lib/Target/X86/X86InstrAVX512.td

   1 // Group template arguments that can be derived from the vector type (EltNum x
   2 // EltVT).  These are things like the register class for the writemask, etc.
   3 // The idea is to pass one of these as the template argument rather than the
   4 // individual arguments.
   5 class X86VectorVTInfo<int numelts, ValueType EltVT, RegisterClass rc,
   6                       string suffix = ""> {
   7   RegisterClass RC = rc;
   8   int NumElts = numelts;
   9
  10   // Corresponding mask register class.
  11   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  12
  13   // Corresponding write-mask register class.
  14   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  15
  16   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  17   // than 8 elements.  Use shift-right and equal to work around the lack of
  18   // !lt in tablegen.
  19   RegisterClass MRC =
  20     !cast<RegisterClass>("GR" #
  21                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  22
  23   // Suffix used in the instruction mnemonic.
  24   string Suffix = suffix;
  25
  26   string VTName = "v" # NumElts # EltVT;
  27
  28   // The vector VT.
  29   ValueType VT = !cast<ValueType>(VTName);
  30
  31   string EltTypeName = !cast<string>(EltVT);
  32   // Size of the element type in bits, e.g. 32 for v16i32.
  33   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  34   int EltSize = EltVT.Size;
  35
  36   // "i" for integer types and "f" for floating-point types
  37   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  38
  39   // Size of RC in bits, e.g. 512 for VR512.
  40   int Size = VT.Size;
  41
  42   // The corresponding memory operand, e.g. i512mem for VR512.
  43   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  44   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  45
  46   // Load patterns
  47   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  48   //       due to load promotion during legalization
  49   PatFrag LdFrag = !cast<PatFrag>("load" #
  50                                   !if (!eq (TypeVariantName, "i"),
  51                                        !if (!eq (Size, 128), "v2i64",
  52                                        !if (!eq (Size, 256), "v4i64",
  53                                             VTName)), VTName));
  54   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  55
  56   // Load patterns used for memory operands.  We only have this defined in
  57   // case of i64 element types for sub-512 integer vectors.  For now, keep
  58   // MemOpFrag undefined in these cases.
  59   PatFrag MemOpFrag =
  60     !if (!eq (TypeVariantName, "f"), !cast<PatFrag>("memop" # VTName),
  61     !if (!eq (EltTypeName, "i64"),   !cast<PatFrag>("memop" # VTName),
  62     !if (!eq (VTName, "v16i32"),     !cast<PatFrag>("memop" # VTName), ?)));
  63
  64   // The corresponding float type, e.g. v16f32 for v16i32
  65   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  66   //       fails to compile, so we choose FloatVT = VT
  67   ValueType FloatVT = !cast<ValueType>(
  68                         !if (!eq (!srl(EltSize,5),0),
  69                              VTName,
  70                              !if (!eq(TypeVariantName, "i"),
  71                                   "v" # NumElts # "f" # EltSize,
  72                                   VTName)));
  73
  74   // The string to specify embedded broadcast in assembly.
  75   string BroadcastStr = "{1to" # NumElts # "}";
  76
  77   // 8-bit compressed displacement tuple/subvector format.  This is only
  78   // defined for NumElts <= 8.
  79   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
  80                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
  81
  82   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
  83                           !if (!eq (Size, 256), sub_ymm, ?));
  84
  85   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
  86                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
  87                      SSEPackedInt));
  88
  89   // A vector type of the same width with element type i32.  This is used to
  90   // create the canonical constant zero node ImmAllZerosV.
  91   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
  92   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
  93 }
  94
  95 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
  96 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
  97 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
  98 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
  99 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 100 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 101
 102 // "x" in v32i8x_info means RC = VR256X
 103 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 104 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 105 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 106 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 107 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 108 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 109
 110 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 111 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 112 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 113 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 114 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 115 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 116
 117 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 118                            X86VectorVTInfo i128> {
 119   X86VectorVTInfo info512 = i512;
 120   X86VectorVTInfo info256 = i256;
 121   X86VectorVTInfo info128 = i128;
 122 }
 123
 124 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 125                                              v16i8x_info>;
 126 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 127                                              v8i16x_info>;
 128 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 129                                              v4i32x_info>;
 130 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 131                                              v2i64x_info>;
 132
 133 // This multiclass generates the masking variants from the non-masking
 134 // variant.  It only provides the assembly pieces for the masking variants.
 135 // It assumes custom ISel patterns for masking which can be provided as
 136 // template arguments.
 137 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 138                                   dag Outs,
 139                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 140                                   string OpcodeStr,
 141                                   string AttSrcAsm, string IntelSrcAsm,
 142                                   list<dag> Pattern,
 143                                   list<dag> MaskingPattern,
 144                                   list<dag> ZeroMaskingPattern,
 145                                   string MaskingConstraint = "",
 146                                   InstrItinClass itin = NoItinerary,
 147                                   bit IsCommutable = 0> {
 148   let isCommutable = IsCommutable in
 149     def NAME: AVX512<O, F, Outs, Ins,
 150                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 151                                      "$dst, "#IntelSrcAsm#"}",
 152                        Pattern, itin>;
 153
 154   // Prefer over VMOV*rrk Pat<>
 155   let AddedComplexity = 20 in
 156     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 157                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 158                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 159                        MaskingPattern, itin>,
 160               EVEX_K {
 161       // In case of the 3src subclass this is overridden with a let.
 162       string Constraints = MaskingConstraint;
 163   }
 164   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 165     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 166                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 167                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 168                        ZeroMaskingPattern,
 169                        itin>,
 170               EVEX_KZ;
 171 }
 172
 173
 174 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 175 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   dag RHS, dag MaskingRHS,
 181                                   string MaskingConstraint = "",
 182                                   InstrItinClass itin = NoItinerary,
 183                                   bit IsCommutable = 0> :
 184   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 185                          AttSrcAsm, IntelSrcAsm,
 186                          [(set _.RC:$dst, RHS)],
 187                          [(set _.RC:$dst, MaskingRHS)],
 188                          [(set _.RC:$dst,
 189                                (vselect _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 190                          MaskingConstraint, NoItinerary, IsCommutable>;
 191
 192 // This multiclass generates the unconditional/non-masking, the masking and
 193 // the zero-masking variant of the instruction.  In the masking case, the
 194 // perserved vector elements come from a new dummy input operand tied to $dst.
 195 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 196                            dag Outs, dag Ins, string OpcodeStr,
 197                            string AttSrcAsm, string IntelSrcAsm,
 198                            dag RHS, InstrItinClass itin = NoItinerary,
 199                            bit IsCommutable = 0> :
 200    AVX512_maskable_common<O, F, _, Outs, Ins,
 201                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 202                           !con((ins _.KRCWM:$mask), Ins),
 203                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 204                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0),
 205                           "$src0 = $dst", itin, IsCommutable>;
 206
 207 // Similar to AVX512_maskable but in this case one of the source operands
 208 // ($src1) is already tied to $dst so we just use that for the preserved
 209 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 210 // $src1.
 211 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 212                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 213                                 string AttSrcAsm, string IntelSrcAsm,
 214                                 dag RHS> :
 215    AVX512_maskable_common<O, F, _, Outs,
 216                           !con((ins _.RC:$src1), NonTiedIns),
 217                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 218                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 219                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 220                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 221
 222
 223 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 224                                   dag Outs, dag Ins,
 225                                   string OpcodeStr,
 226                                   string AttSrcAsm, string IntelSrcAsm,
 227                                   list<dag> Pattern> :
 228    AVX512_maskable_custom<O, F, Outs, Ins,
 229                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 230                           !con((ins _.KRCWM:$mask), Ins),
 231                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 232                           "$src0 = $dst">;
 233
 234 // Bitcasts between 512-bit vector types. Return the original type since
 235 // no instruction is needed for the conversion
 236 let Predicates = [HasAVX512] in {
 237   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 238   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 239   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 240   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 241   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 242   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 243   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 244   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 245   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 246   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 247   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 248   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 249   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 250   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 251   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 252   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 253   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 254   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 255   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 256   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 257   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 258   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 259   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 260   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 261   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 262   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 263   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 264   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 265   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 266   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 267   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 268
 269   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 270   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 271   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 272   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 273   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 274   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 275   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 276   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 277   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 278   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 279   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 280   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 281   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 282   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 283   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 284   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 285   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 286   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 287   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 288   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 289   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 290   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 291   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 292   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 293   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 294   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 295   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 296   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 297   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 298   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 299
 300 // Bitcasts between 256-bit vector types. Return the original type since
 301 // no instruction is needed for the conversion
 302   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 303   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 304   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 305   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 306   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 307   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 308   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 309   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 310   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 311   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 312   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 313   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 314   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 315   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 316   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 317   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 318   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 319   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 320   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 321   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 322   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 323   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 324   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 325   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 326   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 327   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 328   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 329   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 330   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 331   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 332 }
 333
 334 //
 335 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 336 //
 337
 338 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 339     isPseudo = 1, Predicates = [HasAVX512] in {
 340 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 341                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 342 }
 343
 344 let Predicates = [HasAVX512] in {
 345 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 346 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 347 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 348 }
 349
 350 //===----------------------------------------------------------------------===//
 351 // AVX-512 - VECTOR INSERT
 352 //
 353
 354 multiclass vinsert_for_size_no_alt<int Opcode,
 355                                    X86VectorVTInfo From, X86VectorVTInfo To,
 356                                    PatFrag vinsert_insert,
 357                                    SDNodeXForm INSERT_get_vinsert_imm> {
 358   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 359     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 360                (ins VR512:$src1, From.RC:$src2, i8imm:$src3),
 361                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 362                                                 "\t{$src3, $src2, $src1, $dst|"
 363                                                    "$dst, $src1, $src2, $src3}",
 364                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 365                                                        (From.VT From.RC:$src2),
 366                                                        (iPTR imm)))]>,
 367              EVEX_4V, EVEX_V512;
 368
 369     let mayLoad = 1 in
 370     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 371                (ins VR512:$src1, From.MemOp:$src2, i8imm:$src3),
 372                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 373                                                 "\t{$src3, $src2, $src1, $dst|"
 374                                                    "$dst, $src1, $src2, $src3}",
 375                []>,
 376              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 377   }
 378 }
 379
 380 multiclass vinsert_for_size<int Opcode,
 381                             X86VectorVTInfo From, X86VectorVTInfo To,
 382                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 383                             PatFrag vinsert_insert,
 384                             SDNodeXForm INSERT_get_vinsert_imm> :
 385   vinsert_for_size_no_alt<Opcode, From, To,
 386                           vinsert_insert, INSERT_get_vinsert_imm> {
 387   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 388   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 389   // natively via AVX512DQ.
 390   let Predicates = [NoDQI] in
 391     def : Pat<(vinsert_insert:$ins
 392                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 393               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 394                             VR512:$src1, From.RC:$src2,
 395                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 396 }
 397
 398 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 399                             ValueType EltVT64, int Opcode256> {
 400   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 401                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 402                                  X86VectorVTInfo<16, EltVT32, VR512>,
 403                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 404                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 405                                  vinsert128_insert,
 406                                  INSERT_get_vinsert128_imm>;
 407   let Predicates = [HasDQI] in
 408     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 409                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 410                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 411                                  vinsert128_insert,
 412                                  INSERT_get_vinsert128_imm>, VEX_W;
 413   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 414                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 415                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 416                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 417                                  X86VectorVTInfo<16, EltVT32, VR512>,
 418                                  vinsert256_insert,
 419                                  INSERT_get_vinsert256_imm>, VEX_W;
 420   let Predicates = [HasDQI] in
 421     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 422                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 423                                  X86VectorVTInfo<16, EltVT32, VR512>,
 424                                  vinsert256_insert,
 425                                  INSERT_get_vinsert256_imm>;
 426 }
 427
 428 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 429 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 430
 431 // vinsertps - insert f32 to XMM
 432 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 433       (ins VR128X:$src1, VR128X:$src2, i8imm:$src3),
 434       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 435       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 436       EVEX_4V;
 437 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 438       (ins VR128X:$src1, f32mem:$src2, i8imm:$src3),
 439       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 440       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 441                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 442                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 443
 444 //===----------------------------------------------------------------------===//
 445 // AVX-512 VECTOR EXTRACT
 446 //---
 447
 448 multiclass vextract_for_size<int Opcode,
 449                              X86VectorVTInfo From, X86VectorVTInfo To,
 450                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 451                              PatFrag vextract_extract,
 452                              SDNodeXForm EXTRACT_get_vextract_imm> {
 453   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 454     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 455                 (ins VR512:$src1, i8imm:$idx),
 456                 "vextract" # To.EltTypeName # "x4",
 457                 "$idx, $src1", "$src1, $idx",
 458                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 459                                                          (iPTR imm)))]>,
 460               AVX512AIi8Base, EVEX, EVEX_V512;
 461     let mayStore = 1 in
 462     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 463             (ins To.MemOp:$dst, VR512:$src1, i8imm:$src2),
 464             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 465                                                "$dst, $src1, $src2}",
 466             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 467   }
 468
 469   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 470   // vextracti32x4
 471   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 472             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 473                           VR512:$src1,
 474                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 475
 476   // A 128/256-bit subvector extract from the first 512-bit vector position is
 477   // a subregister copy that needs no instruction.
 478   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 479             (To.VT
 480                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 481
 482   // And for the alternative types.
 483   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 484             (AltTo.VT
 485                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 486
 487   // Intrinsic call with masking.
 488   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 489                               "x4_512")
 490                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 491             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 492                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 493                 VR512:$src1, imm:$idx)>;
 494
 495   // Intrinsic call with zero-masking.
 496   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 497                               "x4_512")
 498                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 499             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 500                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 501                 VR512:$src1, imm:$idx)>;
 502
 503   // Intrinsic call without masking.
 504   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 505                               "x4_512")
 506                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 507             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 508                 VR512:$src1, imm:$idx)>;
 509 }
 510
 511 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 512                              ValueType EltVT64, int Opcode64> {
 513   defm NAME # "32x4" : vextract_for_size<Opcode32,
 514                                  X86VectorVTInfo<16, EltVT32, VR512>,
 515                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 516                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 517                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 518                                  vextract128_extract,
 519                                  EXTRACT_get_vextract128_imm>;
 520   defm NAME # "64x4" : vextract_for_size<Opcode64,
 521                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 522                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 523                                  X86VectorVTInfo<16, EltVT32, VR512>,
 524                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 525                                  vextract256_extract,
 526                                  EXTRACT_get_vextract256_imm>, VEX_W;
 527 }
 528
 529 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 530 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 531
 532 // A 128-bit subvector insert to the first 512-bit vector position
 533 // is a subregister copy that needs no instruction.
 534 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 535           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 536           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 537           sub_ymm)>;
 538 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 539           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 540           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 541           sub_ymm)>;
 542 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 543           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 544           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 545           sub_ymm)>;
 546 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 547           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 548           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 549           sub_ymm)>;
 550
 551 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 552           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 553 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 554           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 555 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 556           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 557 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 558           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 559
 560 // vextractps - extract 32 bits from XMM
 561 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 562       (ins VR128X:$src1, i32i8imm:$src2),
 563       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 564       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 565       EVEX;
 566
 567 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 568       (ins f32mem:$dst, VR128X:$src1, i32i8imm:$src2),
 569       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 570       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 571                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 572
 573 //===---------------------------------------------------------------------===//
 574 // AVX-512 BROADCAST
 575 //---
 576 multiclass avx512_fp_broadcast<bits<8> opc, string OpcodeStr,
 577                          RegisterClass DestRC,
 578                          RegisterClass SrcRC, X86MemOperand x86memop> {
 579   def rr : AVX5128I<opc, MRMSrcReg, (outs DestRC:$dst), (ins SrcRC:$src),
 580          !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 581          []>, EVEX;
 582   def rm : AVX5128I<opc, MRMSrcMem, (outs DestRC:$dst), (ins x86memop:$src),
 583         !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),[]>, EVEX;
 584 }
 585 let ExeDomain = SSEPackedSingle in {
 586   defm VBROADCASTSSZ  : avx512_fp_broadcast<0x18, "vbroadcastss", VR512,
 587                                        VR128X, f32mem>,
 588                                        EVEX_V512, EVEX_CD8<32, CD8VT1>;
 589 }
 590
 591 let ExeDomain = SSEPackedDouble in {
 592   defm VBROADCASTSDZ  : avx512_fp_broadcast<0x19, "vbroadcastsd", VR512,
 593                                        VR128X, f64mem>,
 594                                        EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
 595 }
 596
 597 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 598           (VBROADCASTSSZrm addr:$src)>;
 599 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 600           (VBROADCASTSDZrm addr:$src)>;
 601
 602 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 603           (VBROADCASTSSZrm addr:$src)>;
 604 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 605           (VBROADCASTSDZrm addr:$src)>;
 606
 607 multiclass avx512_int_broadcast_reg<bits<8> opc, string OpcodeStr,
 608                           RegisterClass SrcRC, RegisterClass KRC> {
 609   def Zrr : AVX5128I<opc, MRMSrcReg, (outs VR512:$dst), (ins SrcRC:$src),
 610                    !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 611                    []>, EVEX, EVEX_V512;
 612   def Zkrr : AVX5128I<opc, MRMSrcReg, (outs VR512:$dst),
 613                    (ins KRC:$mask, SrcRC:$src),
 614                    !strconcat(OpcodeStr,
 615                         " \t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
 616                    []>, EVEX, EVEX_V512, EVEX_KZ;
 617 }
 618
 619 defm VPBROADCASTDr  : avx512_int_broadcast_reg<0x7C, "vpbroadcastd", GR32, VK16WM>;
 620 defm VPBROADCASTQr  : avx512_int_broadcast_reg<0x7C, "vpbroadcastq", GR64, VK8WM>,
 621                                             VEX_W;
 622
 623 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 624            (VPBROADCASTDrZkrr VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 625
 626 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 627            (VPBROADCASTQrZkrr VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 628
 629 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 630         (VPBROADCASTDrZrr GR32:$src)>;
 631 def : Pat<(v16i32 (X86VBroadcastm VK16WM:$mask, (i32 GR32:$src))),
 632         (VPBROADCASTDrZkrr VK16WM:$mask, GR32:$src)>;
 633 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 634         (VPBROADCASTQrZrr GR64:$src)>;
 635 def : Pat<(v8i64 (X86VBroadcastm VK8WM:$mask, (i64 GR64:$src))),
 636         (VPBROADCASTQrZkrr VK8WM:$mask, GR64:$src)>;
 637
 638 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 639         (VPBROADCASTDrZrr GR32:$src)>;
 640 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 641         (VPBROADCASTQrZrr GR64:$src)>;
 642
 643 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 644                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 645           (VPBROADCASTDrZkrr (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 646 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 647                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 648           (VPBROADCASTQrZkrr (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 649
 650 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 651                           X86MemOperand x86memop, PatFrag ld_frag,
 652                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 653                           RegisterClass KRC> {
 654   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 655                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 656                   [(set DstRC:$dst,
 657                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 658   def krr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 659                                                          VR128X:$src),
 660                     !strconcat(OpcodeStr,
 661                     " \t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 662                     [(set DstRC:$dst,
 663                       (OpVT (X86VBroadcastm KRC:$mask, (SrcVT VR128X:$src))))]>,
 664                     EVEX, EVEX_KZ;
 665   let mayLoad = 1 in {
 666   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 667                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 668                   [(set DstRC:$dst,
 669                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 670   def krm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 671                                                          x86memop:$src),
 672                   !strconcat(OpcodeStr,
 673                       " \t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 674                   [(set DstRC:$dst, (OpVT (X86VBroadcastm KRC:$mask,
 675                                      (ld_frag addr:$src))))]>, EVEX, EVEX_KZ;
 676   }
 677 }
 678
 679 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 680                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 681                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 682 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 683                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 684                       EVEX_CD8<64, CD8VT1>;
 685
 686 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 687                           X86MemOperand x86memop, PatFrag ld_frag,
 688                           RegisterClass KRC> {
 689   let mayLoad = 1 in {
 690   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 691                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 692                   []>, EVEX;
 693   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 694                                                          x86memop:$src),
 695                   !strconcat(OpcodeStr,
 696                       " \t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 697                   []>, EVEX, EVEX_KZ;
 698   }
 699 }
 700
 701 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 702                        i128mem, loadv2i64, VK16WM>,
 703                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 704 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 705                        i256mem, loadv4i64, VK16WM>, VEX_W,
 706                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 707
 708 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 709           (VPBROADCASTDZrr VR128X:$src)>;
 710 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 711           (VPBROADCASTQZrr VR128X:$src)>;
 712
 713 def : Pat<(v16f32 (X86VBroadcast (v4f32 VR128X:$src))),
 714           (VBROADCASTSSZrr VR128X:$src)>;
 715 def : Pat<(v8f64 (X86VBroadcast (v2f64 VR128X:$src))),
 716           (VBROADCASTSDZrr VR128X:$src)>;
 717
 718 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 719           (VBROADCASTSSZrr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 720 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 721           (VBROADCASTSDZrr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 722
 723 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 724           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 725 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 726           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 727
 728 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 729           (VBROADCASTSSZrr VR128X:$src)>;
 730 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 731           (VBROADCASTSDZrr VR128X:$src)>;
 732
 733 // Provide fallback in case the load node that is used in the patterns above
 734 // is used by additional users, which prevents the pattern selection.
 735 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 736           (VBROADCASTSSZrr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 737 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 738           (VBROADCASTSDZrr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 739
 740
 741 let Predicates = [HasAVX512] in {
 742 def : Pat<(v8i32 (X86VBroadcastm (v8i1 VK8WM:$mask), (loadi32 addr:$src))),
 743            (EXTRACT_SUBREG
 744               (v16i32 (VPBROADCASTDZkrm (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
 745                        addr:$src)), sub_ymm)>;
 746 }
 747 //===----------------------------------------------------------------------===//
 748 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 749 //---
 750
 751 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 752                        RegisterClass KRC> {
 753 let Predicates = [HasCDI] in
 754 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 755                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 756                   []>, EVEX, EVEX_V512;
 757
 758 let Predicates = [HasCDI, HasVLX] in {
 759 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 760                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 761                   []>, EVEX, EVEX_V128;
 762 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 763                   !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
 764                   []>, EVEX, EVEX_V256;
 765 }
 766 }
 767
 768 let Predicates = [HasCDI] in {
 769 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 770                                              VK16>;
 771 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 772                                              VK8>, VEX_W;
 773 }
 774
 775 //===----------------------------------------------------------------------===//
 776 // AVX-512 - VPERM
 777 //
 778 // -- immediate form --
 779 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 780                            X86VectorVTInfo _> {
 781   let ExeDomain = _.ExeDomain in {
 782   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 783                      (ins _.RC:$src1, i8imm:$src2),
 784                      !strconcat(OpcodeStr,
 785                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 786                      [(set _.RC:$dst,
 787                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 788                      EVEX;
 789   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 790                      (ins _.MemOp:$src1, i8imm:$src2),
 791                      !strconcat(OpcodeStr,
 792                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 793                      [(set _.RC:$dst,
 794                        (_.VT (OpNode (_.MemOpFrag addr:$src1),
 795                               (i8 imm:$src2))))]>,
 796            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 797 }
 798 }
 799
 800 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 801                          X86VectorVTInfo Ctrl> :
 802      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 803   let ExeDomain = _.ExeDomain in {
 804     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 805                      (ins _.RC:$src1, _.RC:$src2),
 806                      !strconcat("vpermil" # _.Suffix,
 807                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 808                      [(set _.RC:$dst,
 809                          (_.VT (X86VPermilpv _.RC:$src1,
 810                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 811              EVEX_4V;
 812     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 813                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 814                      !strconcat("vpermil" # _.Suffix,
 815                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 816                      [(set _.RC:$dst,
 817                          (_.VT (X86VPermilpv _.RC:$src1,
 818                                   (Ctrl.VT (Ctrl.MemOpFrag addr:$src2)))))]>,
 819              EVEX_4V;
 820   }
 821 }
 822
 823 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 824                   EVEX_V512, VEX_W;
 825 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 826                   EVEX_V512, VEX_W;
 827
 828 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 829                   EVEX_V512;
 830 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
 831                   EVEX_V512, VEX_W;
 832
 833 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 834           (VPERMILPSZri VR512:$src1, imm:$imm)>;
 835 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 836           (VPERMILPDZri VR512:$src1, imm:$imm)>;
 837
 838 // -- VPERM - register form --
 839 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
 840                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
 841
 842   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 843                    (ins RC:$src1, RC:$src2),
 844                    !strconcat(OpcodeStr,
 845                        " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 846                    [(set RC:$dst,
 847                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
 848
 849   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 850                    (ins RC:$src1, x86memop:$src2),
 851                    !strconcat(OpcodeStr,
 852                        " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 853                    [(set RC:$dst,
 854                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
 855                      EVEX_4V;
 856 }
 857
 858 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  memopv16i32, i512mem,
 859                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 860 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  memopv8i64,  i512mem,
 861                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 862 let ExeDomain = SSEPackedSingle in
 863 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  memopv16f32, f512mem,
 864                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 865 let ExeDomain = SSEPackedDouble in
 866 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  memopv8f64, f512mem,
 867                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 868
 869 // -- VPERM2I - 3 source operands form --
 870 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
 871                           PatFrag mem_frag, X86MemOperand x86memop,
 872                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
 873 let Constraints = "$src1 = $dst" in {
 874   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 875                    (ins RC:$src1, RC:$src2, RC:$src3),
 876                    !strconcat(OpcodeStr,
 877                        " \t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 878                    [(set RC:$dst,
 879                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
 880                     EVEX_4V;
 881
 882   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 883                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
 884                    !strconcat(OpcodeStr,
 885                        " \t{$src3, $src2, $dst {${mask}}|"
 886                        "$dst {${mask}}, $src2, $src3}"),
 887                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
 888                                            (OpNode RC:$src1, RC:$src2,
 889                                               RC:$src3),
 890                                            RC:$src1)))]>,
 891                     EVEX_4V, EVEX_K;
 892
 893   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 894     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 895                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
 896                    !strconcat(OpcodeStr,
 897                        " \t{$src3, $src2, $dst {${mask}} {z} |",
 898                        "$dst {${mask}} {z}, $src2, $src3}"),
 899                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
 900                                            (OpNode RC:$src1, RC:$src2,
 901                                               RC:$src3),
 902                                            (OpVT (bitconvert
 903                                               (v16i32 immAllZerosV))))))]>,
 904                     EVEX_4V, EVEX_KZ;
 905
 906   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 907                    (ins RC:$src1, RC:$src2, x86memop:$src3),
 908                    !strconcat(OpcodeStr,
 909                     " \t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 910                    [(set RC:$dst,
 911                      (OpVT (OpNode RC:$src1, RC:$src2,
 912                       (mem_frag addr:$src3))))]>, EVEX_4V;
 913
 914   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 915                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
 916                    !strconcat(OpcodeStr,
 917                     " \t{$src3, $src2, $dst {${mask}}|"
 918                     "$dst {${mask}}, $src2, $src3}"),
 919                    [(set RC:$dst,
 920                        (OpVT (vselect KRC:$mask,
 921                                       (OpNode RC:$src1, RC:$src2,
 922                                          (mem_frag addr:$src3)),
 923                                       RC:$src1)))]>,
 924                     EVEX_4V, EVEX_K;
 925
 926   let AddedComplexity = 10 in // Prefer over the rrkz variant
 927     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 928                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
 929                    !strconcat(OpcodeStr,
 930                     " \t{$src3, $src2, $dst {${mask}} {z}|"
 931                     "$dst {${mask}} {z}, $src2, $src3}"),
 932                    [(set RC:$dst,
 933                      (OpVT (vselect KRC:$mask,
 934                                     (OpNode RC:$src1, RC:$src2,
 935                                             (mem_frag addr:$src3)),
 936                                     (OpVT (bitconvert
 937                                        (v16i32 immAllZerosV))))))]>,
 938                     EVEX_4V, EVEX_KZ;
 939   }
 940 }
 941 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, memopv16i32,
 942                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
 943                  EVEX_V512, EVEX_CD8<32, CD8VF>;
 944 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, memopv8i64,
 945                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
 946                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 947 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, memopv16f32,
 948                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
 949                  EVEX_V512, EVEX_CD8<32, CD8VF>;
 950 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, memopv8f64,
 951                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
 952                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 953
 954 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
 955                           PatFrag mem_frag, X86MemOperand x86memop,
 956                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
 957                           ValueType MaskVT, RegisterClass MRC> :
 958         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
 959                          OpVT, KRC> {
 960   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
 961                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
 962             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
 963
 964   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
 965                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
 966             (!cast<Instruction>(NAME#rrk) VR512:$src1,
 967               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
 968 }
 969
 970 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, memopv16i32, i512mem,
 971                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
 972                  EVEX_V512, EVEX_CD8<32, CD8VF>;
 973 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, memopv8i64, i512mem,
 974                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
 975                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 976 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, memopv16f32, i512mem,
 977                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
 978                  EVEX_V512, EVEX_CD8<32, CD8VF>;
 979 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, memopv8f64, i512mem,
 980                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
 981                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 982
 983 //===----------------------------------------------------------------------===//
 984 // AVX-512 - BLEND using mask
 985 //
 986 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr,
 987                           RegisterClass KRC, RegisterClass RC,
 988                           X86MemOperand x86memop, PatFrag mem_frag,
 989                           SDNode OpNode, ValueType vt> {
 990   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 991              (ins KRC:$mask, RC:$src1, RC:$src2),
 992              !strconcat(OpcodeStr,
 993              " \t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
 994              [(set RC:$dst, (OpNode KRC:$mask, (vt RC:$src2),
 995                  (vt RC:$src1)))]>, EVEX_4V, EVEX_K;
 996   let mayLoad = 1 in
 997   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 998              (ins KRC:$mask, RC:$src1, x86memop:$src2),
 999              !strconcat(OpcodeStr,
1000              " \t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1001              []>, EVEX_4V, EVEX_K;
1002 }
1003
1004 let ExeDomain = SSEPackedSingle in
1005 defm VBLENDMPSZ : avx512_blendmask<0x65, "vblendmps",
1006                               VK16WM, VR512, f512mem,
1007                               memopv16f32, vselect, v16f32>,
1008                               EVEX_CD8<32, CD8VF>, EVEX_V512;
1009 let ExeDomain = SSEPackedDouble in
1010 defm VBLENDMPDZ : avx512_blendmask<0x65, "vblendmpd",
1011                               VK8WM, VR512, f512mem,
1012                               memopv8f64, vselect, v8f64>,
1013                               VEX_W, EVEX_CD8<64, CD8VF>, EVEX_V512;
1014
1015 def : Pat<(v16f32 (int_x86_avx512_mask_blend_ps_512 (v16f32 VR512:$src1),
1016                  (v16f32 VR512:$src2), (i16 GR16:$mask))),
1017         (VBLENDMPSZrr (COPY_TO_REGCLASS GR16:$mask, VK16WM),
1018          VR512:$src1, VR512:$src2)>;
1019
1020 def : Pat<(v8f64 (int_x86_avx512_mask_blend_pd_512 (v8f64 VR512:$src1),
1021                  (v8f64 VR512:$src2), (i8 GR8:$mask))),
1022         (VBLENDMPDZrr (COPY_TO_REGCLASS GR8:$mask, VK8WM),
1023          VR512:$src1, VR512:$src2)>;
1024
1025 defm VPBLENDMDZ : avx512_blendmask<0x64, "vpblendmd",
1026                               VK16WM, VR512, f512mem,
1027                               memopv16i32, vselect, v16i32>,
1028                               EVEX_CD8<32, CD8VF>, EVEX_V512;
1029
1030 defm VPBLENDMQZ : avx512_blendmask<0x64, "vpblendmq",
1031                               VK8WM, VR512, f512mem,
1032                               memopv8i64, vselect, v8i64>,
1033                               VEX_W, EVEX_CD8<64, CD8VF>, EVEX_V512;
1034
1035 def : Pat<(v16i32 (int_x86_avx512_mask_blend_d_512 (v16i32 VR512:$src1),
1036                  (v16i32 VR512:$src2), (i16 GR16:$mask))),
1037         (VPBLENDMDZrr (COPY_TO_REGCLASS GR16:$mask, VK16),
1038          VR512:$src1, VR512:$src2)>;
1039
1040 def : Pat<(v8i64 (int_x86_avx512_mask_blend_q_512 (v8i64 VR512:$src1),
1041                  (v8i64 VR512:$src2), (i8 GR8:$mask))),
1042         (VPBLENDMQZrr (COPY_TO_REGCLASS GR8:$mask, VK8),
1043          VR512:$src1, VR512:$src2)>;
1044
1045 let Predicates = [HasAVX512] in {
1046 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1047                             (v8f32 VR256X:$src2))),
1048             (EXTRACT_SUBREG
1049               (v16f32 (VBLENDMPSZrr (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1050             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1051             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1052
1053 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1054                             (v8i32 VR256X:$src2))),
1055             (EXTRACT_SUBREG
1056                 (v16i32 (VPBLENDMDZrr (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1057             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1058             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1059 }
1060 //===----------------------------------------------------------------------===//
1061 // Compare Instructions
1062 //===----------------------------------------------------------------------===//
1063
1064 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1065 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1066                             Operand CC, SDNode OpNode, ValueType VT,
1067                             PatFrag ld_frag, string asm, string asm_alt> {
1068   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1069                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
1070                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1071                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1072   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1073                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
1074                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1075                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1076   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1077     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1078                (outs VK1:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
1079                asm_alt, [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1080     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1081                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
1082                asm_alt, [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1083   }
1084 }
1085
1086 let Predicates = [HasAVX512] in {
1087 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, AVXCC, X86cmpms, f32, loadf32,
1088                  "vcmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1089                  "vcmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
1090                  XS;
1091 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, AVXCC, X86cmpms, f64, loadf64,
1092                  "vcmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1093                  "vcmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
1094                  XD, VEX_W;
1095 }
1096
1097 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1098               X86VectorVTInfo _> {
1099   def rr : AVX512BI<opc, MRMSrcReg,
1100              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1101              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1102              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1103              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1104   let mayLoad = 1 in
1105   def rm : AVX512BI<opc, MRMSrcMem,
1106              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1107              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1108              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1109                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1110              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1111   def rrk : AVX512BI<opc, MRMSrcReg,
1112               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1113               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1114                           "$dst {${mask}}, $src1, $src2}"),
1115               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1116                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1117               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1118   let mayLoad = 1 in
1119   def rmk : AVX512BI<opc, MRMSrcMem,
1120               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1121               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1122                           "$dst {${mask}}, $src1, $src2}"),
1123               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1124                                    (OpNode (_.VT _.RC:$src1),
1125                                        (_.VT (bitconvert
1126                                               (_.LdFrag addr:$src2))))))],
1127               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1128 }
1129
1130 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1131               X86VectorVTInfo _> :
1132            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1133   let mayLoad = 1 in {
1134   def rmb : AVX512BI<opc, MRMSrcMem,
1135               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1136               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1137                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1138               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1139                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1140               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1141   def rmbk : AVX512BI<opc, MRMSrcMem,
1142                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1143                                        _.ScalarMemOp:$src2),
1144                !strconcat(OpcodeStr,
1145                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1146                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1147                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1148                                       (OpNode (_.VT _.RC:$src1),
1149                                         (X86VBroadcast
1150                                           (_.ScalarLdFrag addr:$src2)))))],
1151                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1152   }
1153 }
1154
1155 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1156                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1157   let Predicates = [prd] in
1158   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1159            EVEX_V512;
1160
1161   let Predicates = [prd, HasVLX] in {
1162     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1163                 EVEX_V256;
1164     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1165                 EVEX_V128;
1166   }
1167 }
1168
1169 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1170                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1171                                   Predicate prd> {
1172   let Predicates = [prd] in
1173   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1174            EVEX_V512;
1175
1176   let Predicates = [prd, HasVLX] in {
1177     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1178                 EVEX_V256;
1179     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1180                 EVEX_V128;
1181   }
1182 }
1183
1184 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1185                       avx512vl_i8_info, HasBWI>,
1186                 EVEX_CD8<8, CD8VF>;
1187
1188 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1189                       avx512vl_i16_info, HasBWI>,
1190                 EVEX_CD8<16, CD8VF>;
1191
1192 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1193                       avx512vl_i32_info, HasAVX512>,
1194                 EVEX_CD8<32, CD8VF>;
1195
1196 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1197                       avx512vl_i64_info, HasAVX512>,
1198                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1199
1200 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1201                       avx512vl_i8_info, HasBWI>,
1202                 EVEX_CD8<8, CD8VF>;
1203
1204 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1205                       avx512vl_i16_info, HasBWI>,
1206                 EVEX_CD8<16, CD8VF>;
1207
1208 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1209                       avx512vl_i32_info, HasAVX512>,
1210                 EVEX_CD8<32, CD8VF>;
1211
1212 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1213                       avx512vl_i64_info, HasAVX512>,
1214                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1215
1216 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1217             (COPY_TO_REGCLASS (VPCMPGTDZrr
1218             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1219             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1220
1221 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1222             (COPY_TO_REGCLASS (VPCMPEQDZrr
1223             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1224             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1225
1226 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1227                           X86VectorVTInfo _> {
1228   def rri : AVX512AIi8<opc, MRMSrcReg,
1229              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1230              !strconcat("vpcmp${cc}", Suffix,
1231                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1232              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1233                                        imm:$cc))],
1234              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1235   let mayLoad = 1 in
1236   def rmi : AVX512AIi8<opc, MRMSrcMem,
1237              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1238              !strconcat("vpcmp${cc}", Suffix,
1239                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1240              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1241                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1242                               imm:$cc))],
1243              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1244   def rrik : AVX512AIi8<opc, MRMSrcReg,
1245               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1246                                       AVXCC:$cc),
1247               !strconcat("vpcmp${cc}", Suffix,
1248                          "\t{$src2, $src1, $dst {${mask}}|",
1249                          "$dst {${mask}}, $src1, $src2}"),
1250               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1251                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1252                                           imm:$cc)))],
1253               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1254   let mayLoad = 1 in
1255   def rmik : AVX512AIi8<opc, MRMSrcMem,
1256               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1257                                     AVXCC:$cc),
1258               !strconcat("vpcmp${cc}", Suffix,
1259                          "\t{$src2, $src1, $dst {${mask}}|",
1260                          "$dst {${mask}}, $src1, $src2}"),
1261               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1262                                    (OpNode (_.VT _.RC:$src1),
1263                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1264                                       imm:$cc)))],
1265               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1266
1267   // Accept explicit immediate argument form instead of comparison code.
1268   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1269     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1270                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, i8imm:$cc),
1271                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1272                           "$dst, $src1, $src2, $cc}"),
1273                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1274     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1275                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, i8imm:$cc),
1276                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1277                           "$dst, $src1, $src2, $cc}"),
1278                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1279     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1280                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1281                                        i8imm:$cc),
1282                !strconcat("vpcmp", Suffix,
1283                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1284                           "$dst {${mask}}, $src1, $src2, $cc}"),
1285                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1286     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1287                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1288                                        i8imm:$cc),
1289                !strconcat("vpcmp", Suffix,
1290                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1291                           "$dst {${mask}}, $src1, $src2, $cc}"),
1292                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1293   }
1294 }
1295
1296 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1297                               X86VectorVTInfo _> :
1298            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1299   let mayLoad = 1 in {
1300   def rmib : AVX512AIi8<opc, MRMSrcMem,
1301              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1302                                      AVXCC:$cc),
1303              !strconcat("vpcmp${cc}", Suffix,
1304                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1305                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1306              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1307                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1308                                imm:$cc))],
1309              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1310   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1311               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1312                                        _.ScalarMemOp:$src2, AVXCC:$cc),
1313               !strconcat("vpcmp${cc}", Suffix,
1314                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1315                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1316               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1317                                   (OpNode (_.VT _.RC:$src1),
1318                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1319                                     imm:$cc)))],
1320               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1321   }
1322
1323   // Accept explicit immediate argument form instead of comparison code.
1324   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1325     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1326                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1327                                        i8imm:$cc),
1328                !strconcat("vpcmp", Suffix,
1329                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1330                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1331                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1332     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1333                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1334                                        _.ScalarMemOp:$src2, i8imm:$cc),
1335                !strconcat("vpcmp", Suffix,
1336                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1337                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1338                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1339   }
1340 }
1341
1342 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1343                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1344   let Predicates = [prd] in
1345   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1346
1347   let Predicates = [prd, HasVLX] in {
1348     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1349     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1350   }
1351 }
1352
1353 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1354                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1355   let Predicates = [prd] in
1356   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1357            EVEX_V512;
1358
1359   let Predicates = [prd, HasVLX] in {
1360     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1361                 EVEX_V256;
1362     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1363                 EVEX_V128;
1364   }
1365 }
1366
1367 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1368                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1369 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1370                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1371
1372 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1373                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1374 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1375                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1376
1377 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1378                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1379 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1380                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1381
1382 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1383                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1384 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1385                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1386
1387 // avx512_cmp_packed - compare packed instructions
1388 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1389                            X86MemOperand x86memop, ValueType vt,
1390                            string suffix, Domain d> {
1391   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1392              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1393              !strconcat("vcmp${cc}", suffix,
1394                         " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1395              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1396   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1397              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1398      !strconcat("vcmp${cc}", suffix,
1399                 " \t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1400                 [], d>, EVEX_B;
1401   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1402              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1403               !strconcat("vcmp${cc}", suffix,
1404                          " \t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1405              [(set KRC:$dst,
1406               (X86cmpm (vt RC:$src1), (memop addr:$src2), imm:$cc))], d>;
1407
1408   // Accept explicit immediate argument form instead of comparison code.
1409   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1410     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1411                (outs KRC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
1412               !strconcat("vcmp", suffix,
1413                         " \t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1414     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1415                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
1416               !strconcat("vcmp", suffix,
1417                         " \t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1418   }
1419 }
1420
1421 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1422                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1423                EVEX_CD8<32, CD8VF>;
1424 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1425                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1426                EVEX_CD8<64, CD8VF>;
1427
1428 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1429           (COPY_TO_REGCLASS (VCMPPSZrri
1430             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1431             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1432             imm:$cc), VK8)>;
1433 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1434           (COPY_TO_REGCLASS (VPCMPDZrri
1435             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1436             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1437             imm:$cc), VK8)>;
1438 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1439           (COPY_TO_REGCLASS (VPCMPUDZrri
1440             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1441             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1442             imm:$cc), VK8)>;
1443
1444 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1445                 (v16f32 VR512:$src2), imm:$cc, (i16 -1),
1446                  FROUND_NO_EXC)),
1447           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1448                              (I8Imm imm:$cc)), GR16)>;
1449
1450 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1451                 (v8f64 VR512:$src2), imm:$cc, (i8 -1),
1452                  FROUND_NO_EXC)),
1453           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1454                              (I8Imm imm:$cc)), GR8)>;
1455
1456 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1457                 (v16f32 VR512:$src2), imm:$cc, (i16 -1),
1458                 FROUND_CURRENT)),
1459           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1460                              (I8Imm imm:$cc)), GR16)>;
1461
1462 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1463                 (v8f64 VR512:$src2), imm:$cc, (i8 -1),
1464                  FROUND_CURRENT)),
1465           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1466                              (I8Imm imm:$cc)), GR8)>;
1467
1468 // Mask register copy, including
1469 // - copy between mask registers
1470 // - load/store mask registers
1471 // - copy from GPR to mask register and vice versa
1472 //
1473 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1474                          string OpcodeStr, RegisterClass KRC,
1475                          ValueType vvt, ValueType ivt, X86MemOperand x86memop> {
1476   let hasSideEffects = 0 in {
1477     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1478                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"), []>;
1479     let mayLoad = 1 in
1480     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1481                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
1482                [(set KRC:$dst, (vvt (bitconvert (ivt (load addr:$src)))))]>;
1483     let mayStore = 1 in
1484     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1485                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"), []>;
1486   }
1487 }
1488
1489 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1490                              string OpcodeStr,
1491                              RegisterClass KRC, RegisterClass GRC> {
1492   let hasSideEffects = 0 in {
1493     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1494                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"), []>;
1495     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1496                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"), []>;
1497   }
1498 }
1499
1500 let Predicates = [HasDQI] in
1501   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8,
1502                                i8mem>,
1503                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1504                VEX, PD;
1505
1506 let Predicates = [HasAVX512] in
1507   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16,
1508                                i16mem>,
1509                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1510                VEX, PS;
1511
1512 let Predicates = [HasBWI] in {
1513   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1, i32,
1514                                i32mem>, VEX, PD, VEX_W;
1515   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1516                VEX, XD;
1517 }
1518
1519 let Predicates = [HasBWI] in {
1520   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64,
1521                                i64mem>, VEX, PS, VEX_W;
1522   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1523                VEX, XD, VEX_W;
1524 }
1525
1526 // GR from/to mask register
1527 let Predicates = [HasDQI] in {
1528   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1529             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1530   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1531             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1532 }
1533 let Predicates = [HasAVX512] in {
1534   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1535             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1536   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1537             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1538 }
1539 let Predicates = [HasBWI] in {
1540   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1541   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1542 }
1543 let Predicates = [HasBWI] in {
1544   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1545   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1546 }
1547
1548 // Load/store kreg
1549 let Predicates = [HasDQI] in {
1550   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1551             (KMOVBmk addr:$dst, VK8:$src)>;
1552 }
1553 let Predicates = [HasAVX512] in {
1554   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1555             (KMOVWmk addr:$dst, VK16:$src)>;
1556   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1557             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1558   def : Pat<(i1 (load addr:$src)),
1559             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1560   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1561             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1562 }
1563 let Predicates = [HasBWI] in {
1564   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1565             (KMOVDmk addr:$dst, VK32:$src)>;
1566 }
1567 let Predicates = [HasBWI] in {
1568   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1569             (KMOVQmk addr:$dst, VK64:$src)>;
1570 }
1571
1572 let Predicates = [HasAVX512] in {
1573   def : Pat<(i1 (trunc (i64 GR64:$src))),
1574             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1575                                         (i32 1))), VK1)>;
1576
1577   def : Pat<(i1 (trunc (i32 GR32:$src))),
1578             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1579
1580   def : Pat<(i1 (trunc (i8 GR8:$src))),
1581        (COPY_TO_REGCLASS
1582         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1583        VK1)>;
1584   def : Pat<(i1 (trunc (i16 GR16:$src))),
1585        (COPY_TO_REGCLASS
1586         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1587        VK1)>;
1588
1589   def : Pat<(i32 (zext VK1:$src)),
1590             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1591   def : Pat<(i8 (zext VK1:$src)),
1592             (EXTRACT_SUBREG
1593              (AND32ri (KMOVWrk
1594                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1595   def : Pat<(i64 (zext VK1:$src)),
1596             (AND64ri8 (SUBREG_TO_REG (i64 0),
1597              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1598   def : Pat<(i16 (zext VK1:$src)),
1599             (EXTRACT_SUBREG
1600              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1601               sub_16bit)>;
1602   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1603             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1604   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1605             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1606 }
1607 let Predicates = [HasBWI] in {
1608   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1609             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1610   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1611             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1612 }
1613
1614
1615 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1616 let Predicates = [HasAVX512] in {
1617   // GR from/to 8-bit mask without native support
1618   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1619             (COPY_TO_REGCLASS
1620               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1621               VK8)>;
1622   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1623             (EXTRACT_SUBREG
1624               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1625               sub_8bit)>;
1626
1627   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1628             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1629   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1630             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1631 }
1632 let Predicates = [HasBWI] in {
1633   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1634             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1635   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1636             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1637 }
1638
1639 // Mask unary operation
1640 // - KNOT
1641 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1642                             RegisterClass KRC, SDPatternOperator OpNode,
1643                             Predicate prd> {
1644   let Predicates = [prd] in
1645     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1646                !strconcat(OpcodeStr, " \t{$src, $dst|$dst, $src}"),
1647                [(set KRC:$dst, (OpNode KRC:$src))]>;
1648 }
1649
1650 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1651                                 SDPatternOperator OpNode> {
1652   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1653                             HasDQI>, VEX, PD;
1654   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1655                             HasAVX512>, VEX, PS;
1656   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1657                             HasBWI>, VEX, PD, VEX_W;
1658   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1659                             HasBWI>, VEX, PS, VEX_W;
1660 }
1661
1662 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1663
1664 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1665   let Predicates = [HasAVX512] in
1666     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1667                 (i16 GR16:$src)),
1668               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1669               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1670 }
1671 defm : avx512_mask_unop_int<"knot", "KNOT">;
1672
1673 let Predicates = [HasDQI] in
1674 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1675 let Predicates = [HasAVX512] in
1676 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1677 let Predicates = [HasBWI] in
1678 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1679 let Predicates = [HasBWI] in
1680 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1681
1682 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1683 let Predicates = [HasAVX512] in {
1684 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1685           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1686
1687 def : Pat<(not VK8:$src),
1688           (COPY_TO_REGCLASS
1689             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1690 }
1691
1692 // Mask binary operation
1693 // - KAND, KANDN, KOR, KXNOR, KXOR
1694 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1695                            RegisterClass KRC, SDPatternOperator OpNode,
1696                            Predicate prd> {
1697   let Predicates = [prd] in
1698     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1699                !strconcat(OpcodeStr,
1700                           " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1701                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1702 }
1703
1704 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1705                                SDPatternOperator OpNode> {
1706   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1707                              HasDQI>, VEX_4V, VEX_L, PD;
1708   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1709                              HasAVX512>, VEX_4V, VEX_L, PS;
1710   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1711                              HasBWI>, VEX_4V, VEX_L, VEX_W, PD;
1712   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1713                              HasBWI>, VEX_4V, VEX_L, VEX_W, PS;
1714 }
1715
1716 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1717 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1718
1719 let isCommutable = 1 in {
1720   defm KAND  : avx512_mask_binop_all<0x41, "kand",  and>;
1721   defm KOR   : avx512_mask_binop_all<0x45, "kor",   or>;
1722   defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor>;
1723   defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor>;
1724 }
1725 let isCommutable = 0 in
1726   defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn>;
1727
1728 def : Pat<(xor VK1:$src1, VK1:$src2),
1729      (COPY_TO_REGCLASS (KXORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1730                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1731
1732 def : Pat<(or VK1:$src1, VK1:$src2),
1733      (COPY_TO_REGCLASS (KORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1734                                (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1735
1736 def : Pat<(and VK1:$src1, VK1:$src2),
1737      (COPY_TO_REGCLASS (KANDWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1738                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1739
1740 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1741   let Predicates = [HasAVX512] in
1742     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1743                 (i16 GR16:$src1), (i16 GR16:$src2)),
1744               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1745               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1746               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1747 }
1748
1749 defm : avx512_mask_binop_int<"kand",  "KAND">;
1750 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1751 defm : avx512_mask_binop_int<"kor",   "KOR">;
1752 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1753 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1754
1755 // With AVX-512, 8-bit mask is promoted to 16-bit mask.
1756 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1757   let Predicates = [HasAVX512] in
1758     def : Pat<(OpNode VK8:$src1, VK8:$src2),
1759               (COPY_TO_REGCLASS
1760                 (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1761                       (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1762 }
1763
1764 defm : avx512_binop_pat<and,  KANDWrr>;
1765 defm : avx512_binop_pat<andn, KANDNWrr>;
1766 defm : avx512_binop_pat<or,   KORWrr>;
1767 defm : avx512_binop_pat<xnor, KXNORWrr>;
1768 defm : avx512_binop_pat<xor,  KXORWrr>;
1769
1770 // Mask unpacking
1771 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
1772                            RegisterClass KRC> {
1773   let Predicates = [HasAVX512] in
1774     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1775                !strconcat(OpcodeStr,
1776                           " \t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1777 }
1778
1779 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
1780   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
1781                             VEX_4V, VEX_L, PD;
1782 }
1783
1784 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
1785 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
1786           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
1787                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
1788
1789
1790 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
1791   let Predicates = [HasAVX512] in
1792     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
1793                 (i16 GR16:$src1), (i16 GR16:$src2)),
1794               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
1795               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1796               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1797 }
1798 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
1799
1800 // Mask bit testing
1801 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1802                             SDNode OpNode> {
1803   let Predicates = [HasAVX512], Defs = [EFLAGS] in
1804     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
1805                !strconcat(OpcodeStr, " \t{$src2, $src1|$src1, $src2}"),
1806                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
1807 }
1808
1809 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1810   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
1811                             VEX, PS;
1812 }
1813
1814 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
1815
1816 def : Pat<(X86cmp VK1:$src1, (i1 0)),
1817           (KORTESTWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1818            (COPY_TO_REGCLASS VK1:$src1, VK16))>;
1819
1820 // Mask shift
1821 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1822                              SDNode OpNode> {
1823   let Predicates = [HasAVX512] in
1824     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, i8imm:$imm),
1825                  !strconcat(OpcodeStr,
1826                             " \t{$imm, $src, $dst|$dst, $src, $imm}"),
1827                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
1828 }
1829
1830 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
1831                                SDNode OpNode> {
1832   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
1833                              VEX, TAPD, VEX_W;
1834 }
1835
1836 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
1837 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
1838
1839 // Mask setting all 0s or 1s
1840 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
1841   let Predicates = [HasAVX512] in
1842     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
1843       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
1844                      [(set KRC:$dst, (VT Val))]>;
1845 }
1846
1847 multiclass avx512_mask_setop_w<PatFrag Val> {
1848   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
1849   defm W : avx512_mask_setop<VK16, v16i1, Val>;
1850 }
1851
1852 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
1853 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
1854
1855 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1856 let Predicates = [HasAVX512] in {
1857   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
1858   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
1859   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
1860   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
1861   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
1862 }
1863 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
1864           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
1865
1866 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
1867           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
1868
1869 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
1870           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
1871
1872 let Predicates = [HasVLX] in {
1873   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
1874             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
1875   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
1876             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
1877   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
1878             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
1879   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
1880             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
1881 }
1882
1883 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
1884           (v8i1 (COPY_TO_REGCLASS (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16), (I8Imm $imm)), VK8))>;
1885
1886 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
1887           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16), (I8Imm $imm)), VK8))>;
1888 //===----------------------------------------------------------------------===//
1889 // AVX-512 - Aligned and unaligned load and store
1890 //
1891
1892 multiclass avx512_load<bits<8> opc, string OpcodeStr, PatFrag ld_frag,
1893                        RegisterClass KRC, RegisterClass RC,
1894                        ValueType vt, ValueType zvt, X86MemOperand memop,
1895                        Domain d, bit IsReMaterializable = 1> {
1896 let hasSideEffects = 0 in {
1897   def rr : AVX512PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
1898                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
1899                     d>, EVEX;
1900   def rrkz : AVX512PI<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
1901                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
1902                        "${dst} {${mask}} {z}, $src}"), [], d>, EVEX, EVEX_KZ;
1903   }
1904   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
1905       SchedRW = [WriteLoad] in
1906   def rm : AVX512PI<opc, MRMSrcMem, (outs RC:$dst), (ins memop:$src),
1907                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1908                     [(set RC:$dst, (vt (bitconvert (ld_frag addr:$src))))],
1909                     d>, EVEX;
1910
1911   let AddedComplexity = 20 in {
1912   let Constraints = "$src0 = $dst",  hasSideEffects = 0 in {
1913   let hasSideEffects = 0 in
1914     def rrk : AVX512PI<opc, MRMSrcReg, (outs RC:$dst),
1915                      (ins RC:$src0, KRC:$mask, RC:$src1),
1916                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
1917                       "${dst} {${mask}}, $src1}"),
1918                      [(set RC:$dst, (vt (vselect KRC:$mask,
1919                                           (vt RC:$src1),
1920                                           (vt RC:$src0))))],
1921                      d>, EVEX, EVEX_K;
1922   let mayLoad = 1, SchedRW = [WriteLoad] in
1923     def rmk : AVX512PI<opc, MRMSrcMem, (outs RC:$dst),
1924                      (ins RC:$src0, KRC:$mask, memop:$src1),
1925                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
1926                       "${dst} {${mask}}, $src1}"),
1927                      [(set RC:$dst, (vt
1928                          (vselect KRC:$mask,
1929                                  (vt (bitconvert (ld_frag addr:$src1))),
1930                                  (vt RC:$src0))))],
1931                      d>, EVEX, EVEX_K;
1932   }
1933   let mayLoad = 1, SchedRW = [WriteLoad] in
1934     def rmkz : AVX512PI<opc, MRMSrcMem, (outs RC:$dst),
1935                       (ins KRC:$mask, memop:$src),
1936                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
1937                        "${dst} {${mask}} {z}, $src}"),
1938                       [(set RC:$dst, (vt
1939                            (vselect KRC:$mask,
1940                                      (vt (bitconvert (ld_frag addr:$src))),
1941                                      (vt (bitconvert (zvt immAllZerosV))))))],
1942                       d>, EVEX, EVEX_KZ;
1943   }
1944 }
1945
1946 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr, string ld_pat,
1947                           string elty, string elsz, string vsz512,
1948                           string vsz256, string vsz128, Domain d,
1949                           Predicate prd, bit IsReMaterializable = 1> {
1950   let Predicates = [prd] in
1951   defm Z : avx512_load<opc, OpcodeStr,
1952                        !cast<PatFrag>(ld_pat##"v"##vsz512##elty##elsz),
1953                        !cast<RegisterClass>("VK"##vsz512##"WM"), VR512,
1954                        !cast<ValueType>("v"##vsz512##elty##elsz), v16i32,
1955                        !cast<X86MemOperand>(elty##"512mem"), d,
1956                        IsReMaterializable>, EVEX_V512;
1957
1958   let Predicates = [prd, HasVLX] in {
1959     defm Z256 : avx512_load<opc, OpcodeStr,
1960                        !cast<PatFrag>(ld_pat##!if(!eq(elty,"f"),
1961                              "v"##vsz256##elty##elsz, "v4i64")),
1962                        !cast<RegisterClass>("VK"##vsz256##"WM"), VR256X,
1963                        !cast<ValueType>("v"##vsz256##elty##elsz), v8i32,
1964                        !cast<X86MemOperand>(elty##"256mem"), d,
1965                        IsReMaterializable>, EVEX_V256;
1966
1967     defm Z128 : avx512_load<opc, OpcodeStr,
1968                        !cast<PatFrag>(ld_pat##!if(!eq(elty,"f"),
1969                              "v"##vsz128##elty##elsz, "v2i64")),
1970                        !cast<RegisterClass>("VK"##vsz128##"WM"), VR128X,
1971                        !cast<ValueType>("v"##vsz128##elty##elsz), v4i32,
1972                        !cast<X86MemOperand>(elty##"128mem"), d,
1973                        IsReMaterializable>, EVEX_V128;
1974   }
1975 }
1976
1977
1978 multiclass avx512_store<bits<8> opc, string OpcodeStr, PatFrag st_frag,
1979                         ValueType OpVT, RegisterClass KRC, RegisterClass RC,
1980                         X86MemOperand memop, Domain d> {
1981   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1982   def rr_alt : AVX512PI<opc, MRMDestReg, (outs RC:$dst), (ins RC:$src),
1983               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [], d>,
1984               EVEX;
1985   let Constraints = "$src1 = $dst" in
1986   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  RC:$dst),
1987                                           (ins RC:$src1, KRC:$mask, RC:$src2),
1988               !strconcat(OpcodeStr,
1989               "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"), [], d>,
1990               EVEX, EVEX_K;
1991   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  RC:$dst),
1992                                            (ins KRC:$mask, RC:$src),
1993               !strconcat(OpcodeStr,
1994               "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1995               [], d>, EVEX, EVEX_KZ;
1996   }
1997   let mayStore = 1 in {
1998   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
1999                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2000                     [(st_frag (OpVT RC:$src), addr:$dst)], d>, EVEX;
2001   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2002                                       (ins memop:$dst, KRC:$mask, RC:$src),
2003               !strconcat(OpcodeStr,
2004               "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
2005                [], d>, EVEX, EVEX_K;
2006   }
2007 }
2008
2009
2010 multiclass avx512_store_vl<bits<8> opc, string OpcodeStr, string st_pat,
2011                            string st_suff_512, string st_suff_256,
2012                            string st_suff_128, string elty, string elsz,
2013                            string vsz512, string vsz256, string vsz128,
2014                            Domain d, Predicate prd> {
2015   let Predicates = [prd] in
2016   defm Z : avx512_store<opc, OpcodeStr, !cast<PatFrag>(st_pat##st_suff_512),
2017                         !cast<ValueType>("v"##vsz512##elty##elsz),
2018                         !cast<RegisterClass>("VK"##vsz512##"WM"), VR512,
2019                         !cast<X86MemOperand>(elty##"512mem"), d>, EVEX_V512;
2020
2021   let Predicates = [prd, HasVLX] in {
2022     defm Z256 : avx512_store<opc, OpcodeStr, !cast<PatFrag>(st_pat##st_suff_256),
2023                              !cast<ValueType>("v"##vsz256##elty##elsz),
2024                              !cast<RegisterClass>("VK"##vsz256##"WM"), VR256X,
2025                              !cast<X86MemOperand>(elty##"256mem"), d>, EVEX_V256;
2026
2027     defm Z128 : avx512_store<opc, OpcodeStr, !cast<PatFrag>(st_pat##st_suff_128),
2028                              !cast<ValueType>("v"##vsz128##elty##elsz),
2029                              !cast<RegisterClass>("VK"##vsz128##"WM"), VR128X,
2030                              !cast<X86MemOperand>(elty##"128mem"), d>, EVEX_V128;
2031   }
2032 }
2033
2034 defm VMOVAPS : avx512_load_vl<0x28, "vmovaps", "alignedload", "f", "32",
2035                               "16", "8", "4", SSEPackedSingle, HasAVX512>,
2036                avx512_store_vl<0x29, "vmovaps", "alignedstore",
2037                                "512", "256", "", "f", "32", "16", "8", "4",
2038                                SSEPackedSingle, HasAVX512>,
2039                               PS, EVEX_CD8<32, CD8VF>;
2040
2041 defm VMOVAPD : avx512_load_vl<0x28, "vmovapd", "alignedload", "f", "64",
2042                               "8", "4", "2", SSEPackedDouble, HasAVX512>,
2043                avx512_store_vl<0x29, "vmovapd", "alignedstore",
2044                                "512", "256", "", "f", "64", "8", "4", "2",
2045                                SSEPackedDouble, HasAVX512>,
2046                               PD, VEX_W, EVEX_CD8<64, CD8VF>;
2047
2048 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", "load", "f", "32",
2049                               "16", "8", "4", SSEPackedSingle, HasAVX512>,
2050                avx512_store_vl<0x11, "vmovups", "store", "", "", "", "f", "32",
2051                               "16", "8", "4", SSEPackedSingle, HasAVX512>,
2052                               PS, EVEX_CD8<32, CD8VF>;
2053
2054 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", "load", "f", "64",
2055                               "8", "4", "2", SSEPackedDouble, HasAVX512, 0>,
2056                avx512_store_vl<0x11, "vmovupd", "store", "", "", "", "f", "64",
2057                               "8", "4", "2", SSEPackedDouble, HasAVX512>,
2058                              PD, VEX_W, EVEX_CD8<64, CD8VF>;
2059
2060 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2061                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2062        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2063
2064 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2065                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2066        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2067
2068 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2069           GR16:$mask),
2070          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2071             VR512:$src)>;
2072 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2073           GR8:$mask),
2074          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2075             VR512:$src)>;
2076
2077 defm VMOVDQA32 : avx512_load_vl<0x6F, "vmovdqa32", "alignedload", "i", "32",
2078                                 "16", "8", "4", SSEPackedInt, HasAVX512>,
2079                  avx512_store_vl<0x7F, "vmovdqa32", "alignedstore",
2080                                  "512", "256", "", "i", "32", "16", "8", "4",
2081                                  SSEPackedInt, HasAVX512>,
2082                                 PD, EVEX_CD8<32, CD8VF>;
2083
2084 defm VMOVDQA64 : avx512_load_vl<0x6F, "vmovdqa64", "alignedload", "i", "64",
2085                                 "8", "4", "2", SSEPackedInt, HasAVX512>,
2086                  avx512_store_vl<0x7F, "vmovdqa64", "alignedstore",
2087                                  "512", "256", "", "i", "64", "8", "4", "2",
2088                                  SSEPackedInt, HasAVX512>,
2089                                 PD, VEX_W, EVEX_CD8<64, CD8VF>;
2090
2091 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", "load", "i", "8",
2092                                "64", "32", "16", SSEPackedInt, HasBWI>,
2093                  avx512_store_vl<0x7F, "vmovdqu8", "store", "", "", "",
2094                                  "i", "8", "64", "32", "16", SSEPackedInt,
2095                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2096
2097 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", "load", "i", "16",
2098                                 "32", "16", "8", SSEPackedInt, HasBWI>,
2099                  avx512_store_vl<0x7F, "vmovdqu16", "store", "", "", "",
2100                                  "i", "16", "32", "16", "8", SSEPackedInt,
2101                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2102
2103 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", "load", "i", "32",
2104                                 "16", "8", "4", SSEPackedInt, HasAVX512>,
2105                  avx512_store_vl<0x7F, "vmovdqu32", "store", "", "", "",
2106                                  "i", "32", "16", "8", "4", SSEPackedInt,
2107                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2108
2109 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", "load", "i", "64",
2110                                 "8", "4", "2", SSEPackedInt, HasAVX512>,
2111                  avx512_store_vl<0x7F, "vmovdqu64", "store", "", "", "",
2112                                  "i", "64", "8", "4", "2", SSEPackedInt,
2113                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2114
2115 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2116                  (v16i32 immAllZerosV), GR16:$mask)),
2117        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2118
2119 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2120                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2121        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2122
2123 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2124             GR16:$mask),
2125          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2126             VR512:$src)>;
2127 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2128             GR8:$mask),
2129          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2130             VR512:$src)>;
2131
2132 let AddedComplexity = 20 in {
2133 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2134                           (bc_v8i64 (v16i32 immAllZerosV)))),
2135                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2136
2137 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2138                           (v8i64 VR512:$src))),
2139    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2140                                               VK8), VR512:$src)>;
2141
2142 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2143                            (v16i32 immAllZerosV))),
2144                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2145
2146 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2147                            (v16i32 VR512:$src))),
2148                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2149 }
2150
2151 // Move Int Doubleword to Packed Double Int
2152 //
2153 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2154                       "vmovd\t{$src, $dst|$dst, $src}",
2155                       [(set VR128X:$dst,
2156                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2157                         EVEX, VEX_LIG;
2158 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2159                       "vmovd\t{$src, $dst|$dst, $src}",
2160                       [(set VR128X:$dst,
2161                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2162                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2163 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2164                       "vmovq\t{$src, $dst|$dst, $src}",
2165                         [(set VR128X:$dst,
2166                           (v2i64 (scalar_to_vector GR64:$src)))],
2167                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2168 let isCodeGenOnly = 1 in {
2169 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2170                        "vmovq\t{$src, $dst|$dst, $src}",
2171                        [(set FR64:$dst, (bitconvert GR64:$src))],
2172                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2173 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2174                          "vmovq\t{$src, $dst|$dst, $src}",
2175                          [(set GR64:$dst, (bitconvert FR64:$src))],
2176                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2177 }
2178 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2179                          "vmovq\t{$src, $dst|$dst, $src}",
2180                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2181                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2182                          EVEX_CD8<64, CD8VT1>;
2183
2184 // Move Int Doubleword to Single Scalar
2185 //
2186 let isCodeGenOnly = 1 in {
2187 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2188                       "vmovd\t{$src, $dst|$dst, $src}",
2189                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2190                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2191
2192 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2193                       "vmovd\t{$src, $dst|$dst, $src}",
2194                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2195                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2196 }
2197
2198 // Move doubleword from xmm register to r/m32
2199 //
2200 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2201                        "vmovd\t{$src, $dst|$dst, $src}",
2202                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2203                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2204                        EVEX, VEX_LIG;
2205 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2206                        (ins i32mem:$dst, VR128X:$src),
2207                        "vmovd\t{$src, $dst|$dst, $src}",
2208                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2209                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2210                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2211
2212 // Move quadword from xmm1 register to r/m64
2213 //
2214 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2215                       "vmovq\t{$src, $dst|$dst, $src}",
2216                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2217                                                    (iPTR 0)))],
2218                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2219                       Requires<[HasAVX512, In64BitMode]>;
2220
2221 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2222                        (ins i64mem:$dst, VR128X:$src),
2223                        "vmovq\t{$src, $dst|$dst, $src}",
2224                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2225                                addr:$dst)], IIC_SSE_MOVDQ>,
2226                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2227                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2228
2229 // Move Scalar Single to Double Int
2230 //
2231 let isCodeGenOnly = 1 in {
2232 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2233                       (ins FR32X:$src),
2234                       "vmovd\t{$src, $dst|$dst, $src}",
2235                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2236                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2237 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2238                       (ins i32mem:$dst, FR32X:$src),
2239                       "vmovd\t{$src, $dst|$dst, $src}",
2240                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2241                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2242 }
2243
2244 // Move Quadword Int to Packed Quadword Int
2245 //
2246 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2247                       (ins i64mem:$src),
2248                       "vmovq\t{$src, $dst|$dst, $src}",
2249                       [(set VR128X:$dst,
2250                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2251                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2252
2253 //===----------------------------------------------------------------------===//
2254 // AVX-512  MOVSS, MOVSD
2255 //===----------------------------------------------------------------------===//
2256
2257 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2258                               SDNode OpNode, ValueType vt,
2259                               X86MemOperand x86memop, PatFrag mem_pat> {
2260   let hasSideEffects = 0 in {
2261   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2262               !strconcat(asm, " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2263               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2264                                       (scalar_to_vector RC:$src2))))],
2265               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2266   let Constraints = "$src1 = $dst" in
2267   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2268               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2269               !strconcat(asm,
2270                 " \t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2271               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2272   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2273               !strconcat(asm, " \t{$src, $dst|$dst, $src}"),
2274               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2275               EVEX, VEX_LIG;
2276   let mayStore = 1 in {
2277   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2278              !strconcat(asm, " \t{$src, $dst|$dst, $src}"),
2279              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2280              EVEX, VEX_LIG;
2281   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2282              !strconcat(asm, " \t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2283              [], IIC_SSE_MOV_S_MR>,
2284              EVEX, VEX_LIG, EVEX_K;
2285   } // mayStore
2286   } //hasSideEffects = 0
2287 }
2288
2289 let ExeDomain = SSEPackedSingle in
2290 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2291                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2292
2293 let ExeDomain = SSEPackedDouble in
2294 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2295                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2296
2297 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2298           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2299            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2300
2301 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2302           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2303            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2304
2305 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2306           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2307            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2308
2309 // For the disassembler
2310 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2311   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2312                         (ins VR128X:$src1, FR32X:$src2),
2313                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2314                         IIC_SSE_MOV_S_RR>,
2315                         XS, EVEX_4V, VEX_LIG;
2316   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2317                         (ins VR128X:$src1, FR64X:$src2),
2318                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2319                         IIC_SSE_MOV_S_RR>,
2320                         XD, EVEX_4V, VEX_LIG, VEX_W;
2321 }
2322
2323 let Predicates = [HasAVX512] in {
2324   let AddedComplexity = 15 in {
2325   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2326   // MOVS{S,D} to the lower bits.
2327   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2328             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2329   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2330             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2331   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2332             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2333   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2334             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2335
2336   // Move low f32 and clear high bits.
2337   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2338             (SUBREG_TO_REG (i32 0),
2339              (VMOVSSZrr (v4f32 (V_SET0)),
2340               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2341   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2342             (SUBREG_TO_REG (i32 0),
2343              (VMOVSSZrr (v4i32 (V_SET0)),
2344                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2345   }
2346
2347   let AddedComplexity = 20 in {
2348   // MOVSSrm zeros the high parts of the register; represent this
2349   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2350   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2351             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2352   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2353             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2354   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2355             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2356
2357   // MOVSDrm zeros the high parts of the register; represent this
2358   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2359   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2360             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2361   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2362             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2363   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2364             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2365   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2366             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2367   def : Pat<(v2f64 (X86vzload addr:$src)),
2368             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2369
2370   // Represent the same patterns above but in the form they appear for
2371   // 256-bit types
2372   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2373                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2374             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2375   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2376                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2377             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2378   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2379                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2380             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2381   }
2382   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2383                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2384             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2385                                             FR32X:$src)), sub_xmm)>;
2386   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2387                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2388             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2389                                      FR64X:$src)), sub_xmm)>;
2390   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2391                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2392             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2393
2394   // Move low f64 and clear high bits.
2395   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2396             (SUBREG_TO_REG (i32 0),
2397              (VMOVSDZrr (v2f64 (V_SET0)),
2398                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2399
2400   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2401             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2402                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2403
2404   // Extract and store.
2405   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2406                    addr:$dst),
2407             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2408   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2409                    addr:$dst),
2410             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2411
2412   // Shuffle with VMOVSS
2413   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2414             (VMOVSSZrr (v4i32 VR128X:$src1),
2415                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2416   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2417             (VMOVSSZrr (v4f32 VR128X:$src1),
2418                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2419
2420   // 256-bit variants
2421   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2422             (SUBREG_TO_REG (i32 0),
2423               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2424                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2425               sub_xmm)>;
2426   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2427             (SUBREG_TO_REG (i32 0),
2428               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2429                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2430               sub_xmm)>;
2431
2432   // Shuffle with VMOVSD
2433   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2434             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2435   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2436             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2437   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2438             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2439   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2440             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2441
2442   // 256-bit variants
2443   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2444             (SUBREG_TO_REG (i32 0),
2445               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2446                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2447               sub_xmm)>;
2448   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2449             (SUBREG_TO_REG (i32 0),
2450               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2451                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2452               sub_xmm)>;
2453
2454   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2455             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2456   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2457             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2458   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2459             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2460   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2461             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2462 }
2463
2464 let AddedComplexity = 15 in
2465 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2466                                 (ins VR128X:$src),
2467                                 "vmovq\t{$src, $dst|$dst, $src}",
2468                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2469                                                    (v2i64 VR128X:$src))))],
2470                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2471
2472 let AddedComplexity = 20 in
2473 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2474                                  (ins i128mem:$src),
2475                                  "vmovq\t{$src, $dst|$dst, $src}",
2476                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2477                                                      (loadv2i64 addr:$src))))],
2478                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2479                                  EVEX_CD8<8, CD8VT8>;
2480
2481 let Predicates = [HasAVX512] in {
2482   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2483   let AddedComplexity = 20 in {
2484     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2485               (VMOVDI2PDIZrm addr:$src)>;
2486     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2487               (VMOV64toPQIZrr GR64:$src)>;
2488     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2489               (VMOVDI2PDIZrr GR32:$src)>;
2490
2491     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2492               (VMOVDI2PDIZrm addr:$src)>;
2493     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2494               (VMOVDI2PDIZrm addr:$src)>;
2495     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2496             (VMOVZPQILo2PQIZrm addr:$src)>;
2497     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2498             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2499     def : Pat<(v2i64 (X86vzload addr:$src)),
2500             (VMOVZPQILo2PQIZrm addr:$src)>;
2501   }
2502
2503   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2504   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2505                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2506             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2507   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2508                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2509             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2510 }
2511
2512 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2513         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2514
2515 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2516         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2517
2518 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2519         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2520
2521 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2522         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2523
2524 //===----------------------------------------------------------------------===//
2525 // AVX-512 - Non-temporals
2526 //===----------------------------------------------------------------------===//
2527 let SchedRW = [WriteLoad] in {
2528   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2529                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2530                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2531                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2532                         EVEX_CD8<64, CD8VF>;
2533
2534   let Predicates = [HasAVX512, HasVLX] in {
2535     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2536                              (ins i256mem:$src),
2537                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2538                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2539                              EVEX_CD8<64, CD8VF>;
2540
2541     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2542                              (ins i128mem:$src),
2543                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2544                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2545                              EVEX_CD8<64, CD8VF>;
2546   }
2547 }
2548
2549 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2550                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2551                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2552   let SchedRW = [WriteStore], mayStore = 1,
2553       AddedComplexity = 400 in
2554   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2555                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2556                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2557 }
2558
2559 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2560                            string elty, string elsz, string vsz512,
2561                            string vsz256, string vsz128, Domain d,
2562                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2563   let Predicates = [prd] in
2564   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2565                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2566                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2567                         EVEX_V512;
2568
2569   let Predicates = [prd, HasVLX] in {
2570     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2571                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2572                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2573                              EVEX_V256;
2574
2575     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2576                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2577                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2578                              EVEX_V128;
2579   }
2580 }
2581
2582 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2583                                 "i", "64", "8", "4", "2", SSEPackedInt,
2584                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2585
2586 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2587                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2588                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2589
2590 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2591                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2592                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2593
2594 //===----------------------------------------------------------------------===//
2595 // AVX-512 - Integer arithmetic
2596 //
2597 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2598                            X86VectorVTInfo _, OpndItins itins,
2599                            bit IsCommutable = 0> {
2600   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2601                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2602                     "$src2, $src1", "$src1, $src2",
2603                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2604                     itins.rr, IsCommutable>,
2605             AVX512BIBase, EVEX_4V;
2606
2607   let mayLoad = 1 in
2608     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2609                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2610                     "$src2, $src1", "$src1, $src2",
2611                     (_.VT (OpNode _.RC:$src1,
2612                                   (bitconvert (_.LdFrag addr:$src2)))),
2613                     itins.rm>,
2614               AVX512BIBase, EVEX_4V;
2615 }
2616
2617 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2618                             X86VectorVTInfo _, OpndItins itins,
2619                             bit IsCommutable = 0> :
2620            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2621   let mayLoad = 1 in
2622     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2623                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2624                     "${src2}"##_.BroadcastStr##", $src1",
2625                     "$src1, ${src2}"##_.BroadcastStr,
2626                     (_.VT (OpNode _.RC:$src1,
2627                                   (X86VBroadcast
2628                                       (_.ScalarLdFrag addr:$src2)))),
2629                     itins.rm>,
2630                AVX512BIBase, EVEX_4V, EVEX_B;
2631 }
2632
2633 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2634                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2635                               Predicate prd, bit IsCommutable = 0> {
2636   let Predicates = [prd] in
2637     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2638                              IsCommutable>, EVEX_V512;
2639
2640   let Predicates = [prd, HasVLX] in {
2641     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2642                              IsCommutable>, EVEX_V256;
2643     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2644                              IsCommutable>, EVEX_V128;
2645   }
2646 }
2647
2648 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2649                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2650                                Predicate prd, bit IsCommutable = 0> {
2651   let Predicates = [prd] in
2652     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2653                              IsCommutable>, EVEX_V512;
2654
2655   let Predicates = [prd, HasVLX] in {
2656     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2657                              IsCommutable>, EVEX_V256;
2658     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2659                              IsCommutable>, EVEX_V128;
2660   }
2661 }
2662
2663 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2664                                 OpndItins itins, Predicate prd,
2665                                 bit IsCommutable = 0> {
2666   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2667                                itins, prd, IsCommutable>,
2668                                VEX_W, EVEX_CD8<64, CD8VF>;
2669 }
2670
2671 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
2672                                 OpndItins itins, Predicate prd,
2673                                 bit IsCommutable = 0> {
2674   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
2675                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
2676 }
2677
2678 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2679                                 OpndItins itins, Predicate prd,
2680                                 bit IsCommutable = 0> {
2681   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
2682                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
2683 }
2684
2685 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
2686                                 OpndItins itins, Predicate prd,
2687                                 bit IsCommutable = 0> {
2688   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
2689                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
2690 }
2691
2692 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
2693                                  SDNode OpNode, OpndItins itins, Predicate prd,
2694                                  bit IsCommutable = 0> {
2695   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
2696                                    IsCommutable>;
2697
2698   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
2699                                    IsCommutable>;
2700 }
2701
2702 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
2703                                  SDNode OpNode, OpndItins itins, Predicate prd,
2704                                  bit IsCommutable = 0> {
2705   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
2706                                    IsCommutable>;
2707
2708   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
2709                                    IsCommutable>;
2710 }
2711
2712 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
2713                                   bits<8> opc_d, bits<8> opc_q,
2714                                   string OpcodeStr, SDNode OpNode,
2715                                   OpndItins itins, bit IsCommutable = 0> {
2716   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
2717                                     itins, HasAVX512, IsCommutable>,
2718               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
2719                                     itins, HasBWI, IsCommutable>;
2720 }
2721
2722 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, ValueType DstVT,
2723                             ValueType SrcVT, RegisterClass KRC, RegisterClass RC,
2724                             PatFrag memop_frag, X86MemOperand x86memop,
2725                             PatFrag scalar_mfrag, X86MemOperand x86scalar_mop,
2726                             string BrdcstStr, OpndItins itins, bit IsCommutable = 0> {
2727   let isCommutable = IsCommutable in
2728   {
2729     def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2730        (ins RC:$src1, RC:$src2),
2731        !strconcat(OpcodeStr, " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2732        []>, EVEX_4V;
2733     def rrk : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2734                (ins KRC:$mask, RC:$src1, RC:$src2),
2735                !strconcat(OpcodeStr,
2736                   " \t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
2737                [], itins.rr>, EVEX_4V, EVEX_K;
2738     def rrkz : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2739                 (ins KRC:$mask, RC:$src1, RC:$src2),
2740                 !strconcat(OpcodeStr, " \t{$src2, $src1, $dst {${mask}} {z}" ,
2741                     "|$dst {${mask}} {z}, $src1, $src2}"),
2742                 [], itins.rr>, EVEX_4V, EVEX_KZ;
2743   }
2744   let mayLoad = 1 in {
2745     def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2746               (ins RC:$src1, x86memop:$src2),
2747               !strconcat(OpcodeStr, " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2748               []>, EVEX_4V;
2749     def rmk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2750                (ins KRC:$mask, RC:$src1, x86memop:$src2),
2751                !strconcat(OpcodeStr,
2752                    " \t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
2753                [], itins.rm>, EVEX_4V, EVEX_K;
2754     def rmkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2755                 (ins KRC:$mask, RC:$src1, x86memop:$src2),
2756                 !strconcat(OpcodeStr,
2757                     " \t{$src2, $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, $src2}"),
2758                 [], itins.rm>, EVEX_4V, EVEX_KZ;
2759     def rmb : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2760                (ins RC:$src1, x86scalar_mop:$src2),
2761                !strconcat(OpcodeStr, " \t{${src2}", BrdcstStr,
2762                           ", $src1, $dst|$dst, $src1, ${src2}", BrdcstStr, "}"),
2763                [], itins.rm>, EVEX_4V, EVEX_B;
2764     def rmbk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2765                 (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
2766                 !strconcat(OpcodeStr, " \t{${src2}", BrdcstStr,
2767                            ", $src1, $dst {${mask}}|$dst {${mask}}, $src1, ${src2}",
2768                            BrdcstStr, "}"),
2769                 [], itins.rm>, EVEX_4V, EVEX_B, EVEX_K;
2770     def rmbkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2771                  (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
2772                  !strconcat(OpcodeStr, " \t{${src2}", BrdcstStr,
2773                             ", $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, ${src2}",
2774                             BrdcstStr, "}"),
2775                  [], itins.rm>, EVEX_4V, EVEX_B, EVEX_KZ;
2776   }
2777 }
2778
2779 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
2780                                     SSE_INTALU_ITINS_P, 1>;
2781 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
2782                                     SSE_INTALU_ITINS_P, 0>;
2783 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
2784                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
2785 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
2786                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
2787 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
2788                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
2789
2790 defm VPMULDQZ : avx512_binop_rm2<0x28, "vpmuldq", v8i64, v16i32, VK8WM, VR512,
2791                    memopv8i64, i512mem, loadi64, i64mem, "{1to8}",
2792                    SSE_INTALU_ITINS_P, 1>, T8PD, EVEX_V512,
2793                    EVEX_CD8<64, CD8VF>, VEX_W;
2794
2795 defm VPMULUDQZ : avx512_binop_rm2<0xF4, "vpmuludq", v8i64, v16i32, VK8WM, VR512,
2796                    memopv8i64, i512mem, loadi64, i64mem, "{1to8}",
2797                    SSE_INTMUL_ITINS_P, 1>, EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
2798
2799 def : Pat<(v8i64 (X86pmuludq (v16i32 VR512:$src1), (v16i32 VR512:$src2))),
2800           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
2801
2802 def : Pat<(v8i64 (int_x86_avx512_mask_pmulu_dq_512 (v16i32 VR512:$src1),
2803            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2804           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
2805 def : Pat<(v8i64 (int_x86_avx512_mask_pmul_dq_512 (v16i32 VR512:$src1),
2806            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2807           (VPMULDQZrr VR512:$src1, VR512:$src2)>;
2808
2809 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
2810                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
2811 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
2812                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
2813 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
2814                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
2815
2816 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
2817                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
2818 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
2819                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
2820 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
2821                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
2822
2823 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
2824                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
2825 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
2826                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
2827 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
2828                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
2829
2830 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
2831                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
2832 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
2833                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
2834 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
2835                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
2836
2837 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
2838                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
2839            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
2840 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
2841                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
2842            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
2843 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
2844                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2845            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
2846 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
2847                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2848            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
2849 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
2850                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
2851            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
2852 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
2853                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
2854            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
2855 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
2856                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2857            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
2858 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
2859                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
2860            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
2861 //===----------------------------------------------------------------------===//
2862 // AVX-512 - Unpack Instructions
2863 //===----------------------------------------------------------------------===//
2864
2865 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
2866                                    PatFrag mem_frag, RegisterClass RC,
2867                                    X86MemOperand x86memop, string asm,
2868                                    Domain d> {
2869     def rr : AVX512PI<opc, MRMSrcReg,
2870                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2871                 asm, [(set RC:$dst,
2872                            (vt (OpNode RC:$src1, RC:$src2)))],
2873                            d>, EVEX_4V;
2874     def rm : AVX512PI<opc, MRMSrcMem,
2875                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2876                 asm, [(set RC:$dst,
2877                        (vt (OpNode RC:$src1,
2878                             (bitconvert (mem_frag addr:$src2)))))],
2879                         d>, EVEX_4V;
2880 }
2881
2882 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, memopv8f64,
2883       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2884       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
2885 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, memopv8f64,
2886       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2887       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
2888 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, memopv8f64,
2889       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2890       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
2891 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, memopv8f64,
2892       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2893       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
2894
2895 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
2896                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2897                         X86MemOperand x86memop> {
2898   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2899        (ins RC:$src1, RC:$src2),
2900        !strconcat(OpcodeStr, " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2901        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
2902        IIC_SSE_UNPCK>, EVEX_4V;
2903   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2904        (ins RC:$src1, x86memop:$src2),
2905        !strconcat(OpcodeStr, " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2906        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
2907                                      (bitconvert (memop_frag addr:$src2)))))],
2908                                      IIC_SSE_UNPCK>, EVEX_4V;
2909 }
2910 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
2911                                 VR512, memopv16i32, i512mem>, EVEX_V512,
2912                                 EVEX_CD8<32, CD8VF>;
2913 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
2914                                 VR512, memopv8i64, i512mem>, EVEX_V512,
2915                                 VEX_W, EVEX_CD8<64, CD8VF>;
2916 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
2917                                 VR512, memopv16i32, i512mem>, EVEX_V512,
2918                                 EVEX_CD8<32, CD8VF>;
2919 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
2920                                 VR512, memopv8i64, i512mem>, EVEX_V512,
2921                                 VEX_W, EVEX_CD8<64, CD8VF>;
2922 //===----------------------------------------------------------------------===//
2923 // AVX-512 - PSHUFD
2924 //
2925
2926 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
2927                          SDNode OpNode, PatFrag mem_frag,
2928                          X86MemOperand x86memop, ValueType OpVT> {
2929   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
2930                      (ins RC:$src1, i8imm:$src2),
2931                      !strconcat(OpcodeStr,
2932                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2933                      [(set RC:$dst,
2934                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
2935                      EVEX;
2936   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
2937                      (ins x86memop:$src1, i8imm:$src2),
2938                      !strconcat(OpcodeStr,
2939                          " \t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2940                      [(set RC:$dst,
2941                        (OpVT (OpNode (mem_frag addr:$src1),
2942                               (i8 imm:$src2))))]>, EVEX;
2943 }
2944
2945 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, memopv16i32,
2946                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
2947
2948 //===----------------------------------------------------------------------===//
2949 // AVX-512  Logical Instructions
2950 //===----------------------------------------------------------------------===//
2951
2952 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
2953                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
2954 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
2955                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
2956 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
2957                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
2958 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
2959                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
2960
2961 //===----------------------------------------------------------------------===//
2962 // AVX-512  FP arithmetic
2963 //===----------------------------------------------------------------------===//
2964
2965 multiclass avx512_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2966                                   SizeItins itins> {
2967   defm SSZ : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"), OpNode, FR32X,
2968                              f32mem, itins.s, 0>, XS, EVEX_4V, VEX_LIG,
2969                              EVEX_CD8<32, CD8VT1>;
2970   defm SDZ : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"), OpNod