lib/Target/X86/X86ISelSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 // This file defines a simple peephole instruction selector for the x86 platform
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "X86.h"
   8 #include "X86InstrInfo.h"
   9 #include "X86InstrBuilder.h"
  10 #include "llvm/Function.h"
  11 #include "llvm/iTerminators.h"
  12 #include "llvm/iOperators.h"
  13 #include "llvm/iOther.h"
  14 #include "llvm/iPHINode.h"
  15 #include "llvm/iMemory.h"
  16 #include "llvm/Type.h"
  17 #include "llvm/Constants.h"
  18 #include "llvm/Pass.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/Target/TargetMachine.h"
  22 #include "llvm/Support/InstVisitor.h"
  23 #include "llvm/Target/MRegisterInfo.h"
  24 #include <map>
  25
  26 using namespace MOTy;  // Get Use, Def, UseAndDef
  27
  28 namespace {
  29   struct ISel : public FunctionPass, InstVisitor<ISel> {
  30     TargetMachine &TM;
  31     MachineFunction *F;                    // The function we are compiling into
  32     MachineBasicBlock *BB;                 // The current MBB we are compiling
  33
  34     unsigned CurReg;
  35     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  36
  37     ISel(TargetMachine &tm)
  38       : TM(tm), F(0), BB(0), CurReg(MRegisterInfo::FirstVirtualRegister) {}
  39
  40     /// runOnFunction - Top level implementation of instruction selection for
  41     /// the entire function.
  42     ///
  43     bool runOnFunction(Function &Fn) {
  44       F = &MachineFunction::construct(&Fn, TM);
  45       visit(Fn);
  46       RegMap.clear();
  47       CurReg = MRegisterInfo::FirstVirtualRegister;
  48       F = 0;
  49       return false;  // We never modify the LLVM itself.
  50     }
  51
  52     /// visitBasicBlock - This method is called when we are visiting a new basic
  53     /// block.  This simply creates a new MachineBasicBlock to emit code into
  54     /// and adds it to the current MachineFunction.  Subsequent visit* for
  55     /// instructions will be invoked for all instructions in the basic block.
  56     ///
  57     void visitBasicBlock(BasicBlock &LLVM_BB) {
  58       BB = new MachineBasicBlock(&LLVM_BB);
  59       // FIXME: Use the auto-insert form when it's available
  60       F->getBasicBlockList().push_back(BB);
  61     }
  62
  63     // Visitation methods for various instructions.  These methods simply emit
  64     // fixed X86 code for each instruction.
  65     //
  66
  67     // Control flow operators
  68     void visitReturnInst(ReturnInst &RI);
  69     void visitBranchInst(BranchInst &BI);
  70     void visitCallInst(CallInst &I);
  71
  72     // Arithmetic operators
  73     void visitSimpleBinary(BinaryOperator &B, unsigned OpcodeClass);
  74     void visitAdd(BinaryOperator &B) { visitSimpleBinary(B, 0); }
  75     void visitSub(BinaryOperator &B) { visitSimpleBinary(B, 1); }
  76     void visitMul(BinaryOperator &B);
  77
  78     void visitDiv(BinaryOperator &B) { visitDivRem(B); }
  79     void visitRem(BinaryOperator &B) { visitDivRem(B); }
  80     void visitDivRem(BinaryOperator &B);
  81
  82     // Bitwise operators
  83     void visitAnd(BinaryOperator &B) { visitSimpleBinary(B, 2); }
  84     void visitOr (BinaryOperator &B) { visitSimpleBinary(B, 3); }
  85     void visitXor(BinaryOperator &B) { visitSimpleBinary(B, 4); }
  86
  87     // Binary comparison operators
  88     void visitSetCCInst(SetCondInst &I, unsigned OpNum);
  89     void visitSetEQ(SetCondInst &I) { visitSetCCInst(I, 0); }
  90     void visitSetNE(SetCondInst &I) { visitSetCCInst(I, 1); }
  91     void visitSetLT(SetCondInst &I) { visitSetCCInst(I, 2); }
  92     void visitSetGT(SetCondInst &I) { visitSetCCInst(I, 3); }
  93     void visitSetLE(SetCondInst &I) { visitSetCCInst(I, 4); }
  94     void visitSetGE(SetCondInst &I) { visitSetCCInst(I, 5); }
  95
  96     // Memory Instructions
  97     void visitLoadInst(LoadInst &I);
  98     void visitStoreInst(StoreInst &I);
  99
 100     // Other operators
 101     void visitShiftInst(ShiftInst &I);
 102     void visitPHINode(PHINode &I);
 103     void visitCastInst(CastInst &I);
 104
 105     void visitInstruction(Instruction &I) {
 106       std::cerr << "Cannot instruction select: " << I;
 107       abort();
 108     }
 109
 110     void promote32 (const unsigned targetReg, Value *v);
 111
 112     /// copyConstantToRegister - Output the instructions required to put the
 113     /// specified constant into the specified register.
 114     ///
 115     void copyConstantToRegister(Constant *C, unsigned Reg);
 116
 117     /// getReg - This method turns an LLVM value into a register number.  This
 118     /// is guaranteed to produce the same register number for a particular value
 119     /// every time it is queried.
 120     ///
 121     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
 122     unsigned getReg(Value *V) {
 123       unsigned &Reg = RegMap[V];
 124       if (Reg == 0) {
 125         Reg = CurReg++;
 126         RegMap[V] = Reg;
 127
 128         // Add the mapping of regnumber => reg class to MachineFunction
 129         F->addRegMap(Reg,
 130                      TM.getRegisterInfo()->getRegClassForType(V->getType()));
 131       }
 132
 133       // If this operand is a constant, emit the code to copy the constant into
 134       // the register here...
 135       //
 136       if (Constant *C = dyn_cast<Constant>(V)) {
 137         copyConstantToRegister(C, Reg);
 138       } else if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 139         // Move the address of the global into the register
 140         BuildMI(BB, X86::MOVir32, 1, Reg).addReg(GV);
 141       } else {
 142         assert(0 && "Don't know how to handle a value of this type!");
 143       }
 144
 145       return Reg;
 146     }
 147   };
 148 }
 149
 150 /// TypeClass - Used by the X86 backend to group LLVM types by their basic X86
 151 /// Representation.
 152 ///
 153 enum TypeClass {
 154   cByte, cShort, cInt, cLong, cFloat, cDouble
 155 };
 156
 157 /// getClass - Turn a primitive type into a "class" number which is based on the
 158 /// size of the type, and whether or not it is floating point.
 159 ///
 160 static inline TypeClass getClass(const Type *Ty) {
 161   switch (Ty->getPrimitiveID()) {
 162   case Type::SByteTyID:
 163   case Type::UByteTyID:   return cByte;      // Byte operands are class #0
 164   case Type::ShortTyID:
 165   case Type::UShortTyID:  return cShort;     // Short operands are class #1
 166   case Type::IntTyID:
 167   case Type::UIntTyID:
 168   case Type::PointerTyID: return cInt;       // Int's and pointers are class #2
 169
 170   case Type::LongTyID:
 171   case Type::ULongTyID:   return cLong;      // Longs are class #3
 172   case Type::FloatTyID:   return cFloat;     // Float is class #4
 173   case Type::DoubleTyID:  return cDouble;    // Doubles are class #5
 174   default:
 175     assert(0 && "Invalid type to getClass!");
 176     return cByte;  // not reached
 177   }
 178 }
 179
 180
 181 /// copyConstantToRegister - Output the instructions required to put the
 182 /// specified constant into the specified register.
 183 ///
 184 void ISel::copyConstantToRegister(Constant *C, unsigned R) {
 185   assert (!isa<ConstantExpr>(C) && "Constant expressions not yet handled!\n");
 186
 187   if (C->getType()->isIntegral()) {
 188     unsigned Class = getClass(C->getType());
 189     assert(Class != 3 && "Type not handled yet!");
 190
 191     static const unsigned IntegralOpcodeTab[] = {
 192       X86::MOVir8, X86::MOVir16, X86::MOVir32
 193     };
 194
 195     if (C->getType()->isSigned()) {
 196       ConstantSInt *CSI = cast<ConstantSInt>(C);
 197       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addSImm(CSI->getValue());
 198     } else {
 199       ConstantUInt *CUI = cast<ConstantUInt>(C);
 200       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addZImm(CUI->getValue());
 201     }
 202   } else {
 203     assert(0 && "Type not handled yet!");
 204   }
 205 }
 206
 207
 208 /// SetCC instructions - Here we just emit boilerplate code to set a byte-sized
 209 /// register, then move it to wherever the result should be.
 210 /// We handle FP setcc instructions by pushing them, doing a
 211 /// compare-and-pop-twice, and then copying the concodes to the main
 212 /// processor's concodes (I didn't make this up, it's in the Intel manual)
 213 ///
 214 void ISel::visitSetCCInst(SetCondInst &I, unsigned OpNum) {
 215   // The arguments are already supposed to be of the same type.
 216   const Type *CompTy = I.getOperand(0)->getType();
 217   unsigned reg1 = getReg(I.getOperand(0));
 218   unsigned reg2 = getReg(I.getOperand(1));
 219
 220   unsigned Class = getClass(CompTy);
 221   switch (Class) {
 222     // Emit: cmp <var1>, <var2> (do the comparison).  We can
 223     // compare 8-bit with 8-bit, 16-bit with 16-bit, 32-bit with
 224     // 32-bit.
 225   case cByte:
 226     BuildMI (BB, X86::CMPrr8, 2).addReg (reg1).addReg (reg2);
 227     break;
 228   case cShort:
 229     BuildMI (BB, X86::CMPrr16, 2).addReg (reg1).addReg (reg2);
 230     break;
 231   case cInt:
 232     BuildMI (BB, X86::CMPrr32, 2).addReg (reg1).addReg (reg2);
 233     break;
 234
 235     // Push the variables on the stack with fldl opcodes.
 236     // FIXME: assuming var1, var2 are in memory, if not, spill to
 237     // stack first
 238   case cFloat:  // Floats
 239     BuildMI (BB, X86::FLDr4, 1).addReg (reg1);
 240     BuildMI (BB, X86::FLDr4, 1).addReg (reg2);
 241     break;
 242   case cDouble:  // Doubles
 243     BuildMI (BB, X86::FLDr8, 1).addReg (reg1);
 244     BuildMI (BB, X86::FLDr8, 1).addReg (reg2);
 245     break;
 246   case cLong:
 247   default:
 248     visitInstruction(I);
 249   }
 250
 251   if (CompTy->isFloatingPoint()) {
 252     // (Non-trapping) compare and pop twice.
 253     BuildMI (BB, X86::FUCOMPP, 0);
 254     // Move fp status word (concodes) to ax.
 255     BuildMI (BB, X86::FNSTSWr8, 1, X86::AX);
 256     // Load real concodes from ax.
 257     BuildMI (BB, X86::SAHF, 1).addReg(X86::AH);
 258   }
 259
 260   // Emit setOp instruction (extract concode; clobbers ax),
 261   // using the following mapping:
 262   // LLVM  -> X86 signed  X86 unsigned
 263   // -----    -----       -----
 264   // seteq -> sete        sete
 265   // setne -> setne       setne
 266   // setlt -> setl        setb
 267   // setgt -> setg        seta
 268   // setle -> setle       setbe
 269   // setge -> setge       setae
 270
 271   static const unsigned OpcodeTab[2][6] = {
 272     {X86::SETEr, X86::SETNEr, X86::SETBr, X86::SETAr, X86::SETBEr, X86::SETAEr},
 273     {X86::SETEr, X86::SETNEr, X86::SETLr, X86::SETGr, X86::SETLEr, X86::SETGEr},
 274   };
 275
 276   BuildMI(BB, OpcodeTab[CompTy->isSigned()][OpNum], 0, X86::AL);
 277
 278   // Put it in the result using a move.
 279   BuildMI (BB, X86::MOVrr8, 1, getReg(I)).addReg(X86::AL);
 280 }
 281
 282 /// promote32 - Emit instructions to turn a narrow operand into a 32-bit-wide
 283 /// operand, in the specified target register.
 284 void
 285 ISel::promote32 (const unsigned targetReg, Value *v)
 286 {
 287   unsigned vReg = getReg (v);
 288   unsigned Class = getClass (v->getType ());
 289   bool isUnsigned = v->getType ()->isUnsigned ();
 290   assert (((Class == cByte) || (Class == cShort) || (Class == cInt))
 291           && "Unpromotable operand class in promote32");
 292   switch (Class)
 293     {
 294     case cByte:
 295       // Extend value into target register (8->32)
 296       if (isUnsigned)
 297         BuildMI (BB, X86::MOVZXr32r8, 1, targetReg).addReg (vReg);
 298       else
 299         BuildMI (BB, X86::MOVSXr32r8, 1, targetReg).addReg (vReg);
 300       break;
 301     case cShort:
 302       // Extend value into target register (16->32)
 303       if (isUnsigned)
 304         BuildMI (BB, X86::MOVZXr32r16, 1, targetReg).addReg (vReg);
 305       else
 306         BuildMI (BB, X86::MOVSXr32r16, 1, targetReg).addReg (vReg);
 307       break;
 308     case cInt:
 309       // Move value into target register (32->32)
 310       BuildMI (BB, X86::MOVrr32, 1, targetReg).addReg (vReg);
 311       break;
 312     }
 313 }
 314
 315 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 316 /// we have the following possibilities:
 317 ///
 318 ///   ret void: No return value, simply emit a 'ret' instruction
 319 ///   ret sbyte, ubyte : Extend value into EAX and return
 320 ///   ret short, ushort: Extend value into EAX and return
 321 ///   ret int, uint    : Move value into EAX and return
 322 ///   ret pointer      : Move value into EAX and return
 323 ///   ret long, ulong  : Move value into EAX/EDX and return
 324 ///   ret float/double : Top of FP stack
 325 ///
 326 void
 327 ISel::visitReturnInst (ReturnInst &I)
 328 {
 329   if (I.getNumOperands () == 0)
 330     {
 331       // Emit a 'ret' instruction
 332       BuildMI (BB, X86::RET, 0);
 333       return;
 334     }
 335   Value *rv = I.getOperand (0);
 336   unsigned Class = getClass (rv->getType ());
 337   switch (Class)
 338     {
 339       // integral return values: extend or move into EAX and return.
 340     case cByte:
 341     case cShort:
 342     case cInt:
 343       promote32 (X86::EAX, rv);
 344       break;
 345       // ret float/double: top of FP stack
 346       // FLD <val>
 347     case cFloat:                // Floats
 348       BuildMI (BB, X86::FLDr4, 1).addReg (getReg (rv));
 349       break;
 350     case cDouble:               // Doubles
 351       BuildMI (BB, X86::FLDr8, 1).addReg (getReg (rv));
 352       break;
 353     case cLong:
 354       // ret long: use EAX(least significant 32 bits)/EDX (most
 355       // significant 32)...uh, I think so Brain, but how do i call
 356       // up the two parts of the value from inside this mouse
 357       // cage? *zort*
 358     default:
 359       visitInstruction (I);
 360     }
 361   // Emit a 'ret' instruction
 362   BuildMI (BB, X86::RET, 0);
 363 }
 364
 365 /// visitBranchInst - Handle conditional and unconditional branches here.  Note
 366 /// that since code layout is frozen at this point, that if we are trying to
 367 /// jump to a block that is the immediate successor of the current block, we can
 368 /// just make a fall-through. (but we don't currently).
 369 ///
 370 void
 371 ISel::visitBranchInst (BranchInst & BI)
 372 {
 373   if (BI.isConditional ())
 374     {
 375       BasicBlock *ifTrue = BI.getSuccessor (0);
 376       BasicBlock *ifFalse = BI.getSuccessor (1); // this is really unobvious
 377
 378       // simplest thing I can think of: compare condition with zero,
 379       // followed by jump-if-equal to ifFalse, and jump-if-nonequal to
 380       // ifTrue
 381       unsigned int condReg = getReg (BI.getCondition ());
 382       BuildMI (BB, X86::CMPri8, 2).addReg (condReg).addZImm (0);
 383       BuildMI (BB, X86::JNE, 1).addPCDisp (BI.getSuccessor (0));
 384       BuildMI (BB, X86::JE, 1).addPCDisp (BI.getSuccessor (1));
 385     }
 386   else // unconditional branch
 387     {
 388       BuildMI (BB, X86::JMP, 1).addPCDisp (BI.getSuccessor (0));
 389     }
 390 }
 391
 392 /// visitCallInst - Push args on stack and do a procedure call instruction.
 393 void
 394 ISel::visitCallInst (CallInst & CI)
 395 {
 396   // Push the arguments on the stack in reverse order, as specified by
 397   // the ABI.
 398   for (unsigned i = CI.getNumOperands()-1; i >= 1; --i)
 399     {
 400       Value *v = CI.getOperand (i);
 401       switch (getClass (v->getType ()))
 402         {
 403         case cByte:
 404         case cShort:
 405           // Promote V to 32 bits wide, and move the result into EAX,
 406           // then push EAX.
 407           promote32 (X86::EAX, v);
 408           BuildMI (BB, X86::PUSHr32, 1).addReg (X86::EAX);
 409           break;
 410         case cInt:
 411         case cFloat: {
 412           unsigned Reg = getReg(v);
 413           BuildMI (BB, X86::PUSHr32, 1).addReg(Reg);
 414           break;
 415         }
 416         default:
 417           // FIXME: long/ulong/double args not handled.
 418           visitInstruction (CI);
 419           break;
 420         }
 421     }
 422   // Emit a CALL instruction with PC-relative displacement.
 423   BuildMI (BB, X86::CALLpcrel32, 1).addPCDisp (CI.getCalledValue ());
 424 }
 425
 426 /// visitSimpleBinary - Implement simple binary operators for integral types...
 427 /// OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for Or,
 428 /// 4 for Xor.
 429 ///
 430 void ISel::visitSimpleBinary(BinaryOperator &B, unsigned OperatorClass) {
 431   if (B.getType() == Type::BoolTy)  // FIXME: Handle bools for logicals
 432     visitInstruction(B);
 433
 434   unsigned Class = getClass(B.getType());
 435   if (Class > 2)  // FIXME: Handle longs
 436     visitInstruction(B);
 437
 438   static const unsigned OpcodeTab[][4] = {
 439     // Arithmetic operators
 440     { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32, 0 },  // ADD
 441     { X86::SUBrr8, X86::SUBrr16, X86::SUBrr32, 0 },  // SUB
 442
 443     // Bitwise operators
 444     { X86::ANDrr8, X86::ANDrr16, X86::ANDrr32, 0 },  // AND
 445     { X86:: ORrr8, X86:: ORrr16, X86:: ORrr32, 0 },  // OR
 446     { X86::XORrr8, X86::XORrr16, X86::XORrr32, 0 },  // XOR
 447   };
 448
 449   unsigned Opcode = OpcodeTab[OperatorClass][Class];
 450   unsigned Op0r = getReg(B.getOperand(0));
 451   unsigned Op1r = getReg(B.getOperand(1));
 452   BuildMI(BB, Opcode, 2, getReg(B)).addReg(Op0r).addReg(Op1r);
 453 }
 454
 455 /// visitMul - Multiplies are not simple binary operators because they must deal
 456 /// with the EAX register explicitly.
 457 ///
 458 void ISel::visitMul(BinaryOperator &I) {
 459   unsigned Class = getClass(I.getType());
 460   if (Class > 2)  // FIXME: Handle longs
 461     visitInstruction(I);
 462
 463   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 464   static const unsigned MulOpcode[]={ X86::MULrr8, X86::MULrr16, X86::MULrr32 };
 465   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 466
 467   unsigned Reg     = Regs[Class];
 468   unsigned Op0Reg  = getReg(I.getOperand(0));
 469   unsigned Op1Reg  = getReg(I.getOperand(1));
 470
 471   // Put the first operand into one of the A registers...
 472   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 473
 474   // Emit the appropriate multiply instruction...
 475   BuildMI(BB, MulOpcode[Class], 1).addReg(Op1Reg);
 476
 477   // Put the result into the destination register...
 478   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(Reg);
 479 }
 480
 481
 482 /// visitDivRem - Handle division and remainder instructions... these
 483 /// instruction both require the same instructions to be generated, they just
 484 /// select the result from a different register.  Note that both of these
 485 /// instructions work differently for signed and unsigned operands.
 486 ///
 487 void ISel::visitDivRem(BinaryOperator &I) {
 488   unsigned Class = getClass(I.getType());
 489   if (Class > 2)  // FIXME: Handle longs
 490     visitInstruction(I);
 491
 492   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 493   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 494   static const unsigned ExtOpcode[]={ X86::CBW   , X86::CWD    , X86::CDQ     };
 495   static const unsigned ClrOpcode[]={ X86::XORrr8, X86::XORrr16, X86::XORrr32 };
 496   static const unsigned ExtRegs[]  ={ X86::AH    , X86::DX     , X86::EDX     };
 497
 498   static const unsigned DivOpcode[][4] = {
 499     { X86::DIVrr8 , X86::DIVrr16 , X86::DIVrr32 , 0 },  // Unsigned division
 500     { X86::IDIVrr8, X86::IDIVrr16, X86::IDIVrr32, 0 },  // Signed division
 501   };
 502
 503   bool isSigned   = I.getType()->isSigned();
 504   unsigned Reg    = Regs[Class];
 505   unsigned ExtReg = ExtRegs[Class];
 506   unsigned Op0Reg = getReg(I.getOperand(0));
 507   unsigned Op1Reg = getReg(I.getOperand(1));
 508
 509   // Put the first operand into one of the A registers...
 510   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 511
 512   if (isSigned) {
 513     // Emit a sign extension instruction...
 514     BuildMI(BB, ExtOpcode[Class], 0);
 515   } else {
 516     // If unsigned, emit a zeroing instruction... (reg = xor reg, reg)
 517     BuildMI(BB, ClrOpcode[Class], 2, ExtReg).addReg(ExtReg).addReg(ExtReg);
 518   }
 519
 520   // Emit the appropriate divide or remainder instruction...
 521   BuildMI(BB, DivOpcode[isSigned][Class], 1).addReg(Op1Reg);
 522
 523   // Figure out which register we want to pick the result out of...
 524   unsigned DestReg = (I.getOpcode() == Instruction::Div) ? Reg : ExtReg;
 525
 526   // Put the result into the destination register...
 527   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(DestReg);
 528 }
 529
 530
 531 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
 532 /// for constant immediate shift values, and for constant immediate
 533 /// shift values equal to 1. Even the general case is sort of special,
 534 /// because the shift amount has to be in CL, not just any old register.
 535 ///
 536 void ISel::visitShiftInst (ShiftInst &I) {
 537   unsigned Op0r = getReg (I.getOperand(0));
 538   unsigned DestReg = getReg(I);
 539   bool isLeftShift = I.getOpcode() == Instruction::Shl;
 540   bool isOperandSigned = I.getType()->isUnsigned();
 541   unsigned OperandClass = getClass(I.getType());
 542
 543   if (OperandClass > 2)
 544     visitInstruction(I); // Can't handle longs yet!
 545
 546   if (ConstantUInt *CUI = dyn_cast <ConstantUInt> (I.getOperand (1)))
 547     {
 548       // The shift amount is constant, guaranteed to be a ubyte. Get its value.
 549       assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
 550       unsigned char shAmt = CUI->getValue();
 551
 552       static const unsigned ConstantOperand[][4] = {
 553         { X86::SHRir8, X86::SHRir16, X86::SHRir32, 0 },  // SHR
 554         { X86::SARir8, X86::SARir16, X86::SARir32, 0 },  // SAR
 555         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SHL
 556         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SAL = SHL
 557       };
 558
 559       const unsigned *OpTab = // Figure out the operand table to use
 560         ConstantOperand[isLeftShift*2+isOperandSigned];
 561
 562       // Emit: <insn> reg, shamt  (shift-by-immediate opcode "ir" form.)
 563       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addZImm(shAmt);
 564     }
 565   else
 566     {
 567       // The shift amount is non-constant.
 568       //
 569       // In fact, you can only shift with a variable shift amount if
 570       // that amount is already in the CL register, so we have to put it
 571       // there first.
 572       //
 573
 574       // Emit: move cl, shiftAmount (put the shift amount in CL.)
 575       BuildMI(BB, X86::MOVrr8, 1, X86::CL).addReg(getReg(I.getOperand(1)));
 576
 577       // This is a shift right (SHR).
 578       static const unsigned NonConstantOperand[][4] = {
 579         { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32, 0 },  // SHR
 580         { X86::SARrr8, X86::SARrr16, X86::SARrr32, 0 },  // SAR
 581         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SHL
 582         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SAL = SHL
 583       };
 584
 585       const unsigned *OpTab = // Figure out the operand table to use
 586         NonConstantOperand[isLeftShift*2+isOperandSigned];
 587
 588       BuildMI(BB, OpTab[OperandClass], 1, DestReg).addReg(Op0r);
 589     }
 590 }
 591
 592
 593 /// visitLoadInst - Implement LLVM load instructions in terms of the x86 'mov'
 594 /// instruction.
 595 ///
 596 void ISel::visitLoadInst(LoadInst &I) {
 597   unsigned Class = getClass(I.getType());
 598   if (Class > 2)  // FIXME: Handle longs and others...
 599     visitInstruction(I);
 600
 601   static const unsigned Opcode[] = { X86::MOVmr8, X86::MOVmr16, X86::MOVmr32 };
 602
 603   unsigned AddressReg = getReg(I.getOperand(0));
 604   addDirectMem(BuildMI(BB, Opcode[Class], 4, getReg(I)), AddressReg);
 605 }
 606
 607
 608 /// visitStoreInst - Implement LLVM store instructions in terms of the x86 'mov'
 609 /// instruction.
 610 ///
 611 void ISel::visitStoreInst(StoreInst &I) {
 612   unsigned Class = getClass(I.getOperand(0)->getType());
 613   if (Class > 2)  // FIXME: Handle longs and others...
 614     visitInstruction(I);
 615
 616   static const unsigned Opcode[] = { X86::MOVrm8, X86::MOVrm16, X86::MOVrm32 };
 617
 618   unsigned ValReg = getReg(I.getOperand(0));
 619   unsigned AddressReg = getReg(I.getOperand(1));
 620   addDirectMem(BuildMI(BB, Opcode[Class], 1+4), AddressReg).addReg(ValReg);
 621 }
 622
 623
 624 /// visitPHINode - Turn an LLVM PHI node into an X86 PHI node...
 625 ///
 626 void ISel::visitPHINode(PHINode &PN) {
 627   MachineInstr *MI = BuildMI(BB, X86::PHI, PN.getNumOperands(), getReg(PN));
 628
 629   for (unsigned i = 0, e = PN.getNumIncomingValues(); i != e; ++i) {
 630     // FIXME: This will put constants after the PHI nodes in the block, which
 631     // is invalid.  They should be put inline into the PHI node eventually.
 632     //
 633     MI->addRegOperand(getReg(PN.getIncomingValue(i)));
 634     MI->addPCDispOperand(PN.getIncomingBlock(i));
 635   }
 636 }
 637
 638 /// visitCastInst - Here we have various kinds of copying with or without
 639 /// sign extension going on.
 640 void
 641 ISel::visitCastInst (CastInst &CI)
 642 {
 643 //> cast larger int to smaller int -->  copy least significant byte/word w/ mov?
 644 //
 645 //I'm not really sure what to do with this.  We could insert a pseudo-op
 646 //that says take the low X bits of a Y bit register, but for now we can just
 647 //force the value into, say, EAX, then rip out AL or AX.  The advantage of
 648 //the former is that the register allocator could use any register it wants,
 649 //but for now this obviously doesn't matter.  :)
 650
 651   const Type *targetType = CI.getType ();
 652   Value *operand = CI.getOperand (0);
 653   unsigned int operandReg = getReg (operand);
 654   const Type *sourceType = operand->getType ();
 655   unsigned int destReg = getReg (CI);
 656
 657   // cast to bool:
 658   if (targetType == Type::BoolTy) {
 659     // Emit Compare
 660     BuildMI (BB, X86::CMPri8, 2).addReg (operandReg).addZImm (0);
 661     // Emit Set-if-not-zero
 662     BuildMI (BB, X86::SETNEr, 1, destReg);
 663     return;
 664   }
 665
 666 // if size of target type == size of source type
 667 // Emit Mov reg(target) <- reg(source)
 668
 669 // if size of target type > size of source type
 670 //      if both types are integer types
 671 //              if source type is signed
 672 //                 sbyte to short, ushort: Emit movsx 8->16
 673 //                 sbyte to int, uint:     Emit movsx 8->32
 674 //                 short to int, uint:     Emit movsx 16->32
 675 //              else if source type is unsigned
 676 //                 ubyte to short, ushort: Emit movzx 8->16
 677 //                 ubyte to int, uint:     Emit movzx 8->32
 678 //                 ushort to int, uint:    Emit movzx 16->32
 679 //      if both types are fp types
 680 //              float to double: Emit fstp, fld (???)
 681
 682   visitInstruction (CI);
 683 }
 684
 685 /// createSimpleX86InstructionSelector - This pass converts an LLVM function
 686 /// into a machine code representation is a very simple peep-hole fashion.  The
 687 /// generated code sucks but the implementation is nice and simple.
 688 ///
 689 Pass *createSimpleX86InstructionSelector(TargetMachine &TM) {
 690   return new ISel(TM);
 691 }