lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       //Fix Up Special Packed Float32/64 values
 393       VFIXUPIMM,
 394       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 395       VRANGE,
 396       // Reduce - Perform Reduction Transformation on scalar\packed FP
 397       VREDUCE,
 398       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 399       VRNDSCALE,
 400       // Broadcast scalar to vector
 401       VBROADCAST,
 402       // Broadcast subvector to vector
 403       SUBV_BROADCAST,
 404       // Insert/Extract vector element
 405       VINSERT,
 406       VEXTRACT,
 407
 408       /// SSE4A Extraction and Insertion.
 409       EXTRQI, INSERTQI,
 410
 411       // Vector multiply packed unsigned doubleword integers
 412       PMULUDQ,
 413       // Vector multiply packed signed doubleword integers
 414       PMULDQ,
 415       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 416       MULHRS,
 417       // Multiply and Add Packed Integers
 418       VPMADDUBSW, VPMADDWD,
 419       // FMA nodes
 420       FMADD,
 421       FNMADD,
 422       FMSUB,
 423       FNMSUB,
 424       FMADDSUB,
 425       FMSUBADD,
 426       // FMA with rounding mode
 427       FMADD_RND,
 428       FNMADD_RND,
 429       FMSUB_RND,
 430       FNMSUB_RND,
 431       FMADDSUB_RND,
 432       FMSUBADD_RND,
 433
 434       // Compress and expand
 435       COMPRESS,
 436       EXPAND,
 437
 438       //Convert Unsigned/Integer to Scalar Floating-Point Value
 439       //with rounding mode
 440       SINT_TO_FP_RND,
 441       UINT_TO_FP_RND,
 442
 443       // Vector float/double to signed/unsigned integer.
 444       FP_TO_SINT_RND, FP_TO_UINT_RND,
 445       // Save xmm argument registers to the stack, according to %al. An operator
 446       // is needed so that this can be expanded with control flow.
 447       VASTART_SAVE_XMM_REGS,
 448
 449       // Windows's _chkstk call to do stack probing.
 450       WIN_ALLOCA,
 451
 452       // For allocating variable amounts of stack space when using
 453       // segmented stacks. Check if the current stacklet has enough space, and
 454       // falls back to heap allocation if not.
 455       SEG_ALLOCA,
 456
 457       // Memory barrier
 458       MEMBARRIER,
 459       MFENCE,
 460       SFENCE,
 461       LFENCE,
 462
 463       // Store FP status word into i16 register.
 464       FNSTSW16r,
 465
 466       // Store contents of %ah into %eflags.
 467       SAHF,
 468
 469       // Get a random integer and indicate whether it is valid in CF.
 470       RDRAND,
 471
 472       // Get a NIST SP800-90B & C compliant random integer and
 473       // indicate whether it is valid in CF.
 474       RDSEED,
 475
 476       PCMPISTRI,
 477       PCMPESTRI,
 478
 479       // Test if in transactional execution.
 480       XTEST,
 481
 482       // ERI instructions
 483       RSQRT28, RCP28, EXP2,
 484
 485       // Compare and swap.
 486       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 487       LCMPXCHG8_DAG,
 488       LCMPXCHG16_DAG,
 489
 490       // Load, scalar_to_vector, and zero extend.
 491       VZEXT_LOAD,
 492
 493       // Store FP control world into i16 memory.
 494       FNSTCW16m,
 495
 496       /// This instruction implements FP_TO_SINT with the
 497       /// integer destination in memory and a FP reg source.  This corresponds
 498       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 499       /// has two inputs (token chain and address) and two outputs (int value
 500       /// and token chain).
 501       FP_TO_INT16_IN_MEM,
 502       FP_TO_INT32_IN_MEM,
 503       FP_TO_INT64_IN_MEM,
 504
 505       /// This instruction implements SINT_TO_FP with the
 506       /// integer source in memory and FP reg result.  This corresponds to the
 507       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 508       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 509       /// also produces a flag).
 510       FILD,
 511       FILD_FLAG,
 512
 513       /// This instruction implements an extending load to FP stack slots.
 514       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 515       /// operand, ptr to load from, and a ValueType node indicating the type
 516       /// to load to.
 517       FLD,
 518
 519       /// This instruction implements a truncating store to FP stack
 520       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 521       /// chain operand, value to store, address, and a ValueType to store it
 522       /// as.
 523       FST,
 524
 525       /// This instruction grabs the address of the next argument
 526       /// from a va_list. (reads and modifies the va_list in memory)
 527       VAARG_64
 528
 529       // WARNING: Do not add anything in the end unless you want the node to
 530       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 531       // thought as target memory ops!
 532     };
 533   }
 534
 535   /// Define some predicates that are used for node matching.
 536   namespace X86 {
 537     /// Return true if the specified
 538     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 539     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 540     bool isVEXTRACT128Index(SDNode *N);
 541
 542     /// Return true if the specified
 543     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 544     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 545     bool isVINSERT128Index(SDNode *N);
 546
 547     /// Return true if the specified
 548     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 549     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 550     bool isVEXTRACT256Index(SDNode *N);
 551
 552     /// Return true if the specified
 553     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 554     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 555     bool isVINSERT256Index(SDNode *N);
 556
 557     /// Return the appropriate
 558     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 559     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 560     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 561
 562     /// Return the appropriate
 563     /// immediate to insert at the specified INSERT_SUBVECTOR index
 564     /// with VINSERTF128, VINSERT128 instructions.
 565     unsigned getInsertVINSERT128Immediate(SDNode *N);
 566
 567     /// Return the appropriate
 568     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 569     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 570     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 571
 572     /// Return the appropriate
 573     /// immediate to insert at the specified INSERT_SUBVECTOR index
 574     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 575     unsigned getInsertVINSERT256Immediate(SDNode *N);
 576
 577     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 578     bool isZeroNode(SDValue Elt);
 579
 580     /// Returns true of the given offset can be
 581     /// fit into displacement field of the instruction.
 582     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 583                                       bool hasSymbolicDisplacement = true);
 584
 585
 586     /// Determines whether the callee is required to pop its
 587     /// own arguments. Callee pop is necessary to support tail calls.
 588     bool isCalleePop(CallingConv::ID CallingConv,
 589                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 590
 591     /// AVX512 static rounding constants.  These need to match the values in
 592     /// avx512fintrin.h.
 593     enum STATIC_ROUNDING {
 594       TO_NEAREST_INT = 0,
 595       TO_NEG_INF = 1,
 596       TO_POS_INF = 2,
 597       TO_ZERO = 3,
 598       CUR_DIRECTION = 4
 599     };
 600   }
 601
 602   //===--------------------------------------------------------------------===//
 603   //  X86 Implementation of the TargetLowering interface
 604   class X86TargetLowering final : public TargetLowering {
 605   public:
 606     explicit X86TargetLowering(const X86TargetMachine &TM,
 607                                const X86Subtarget &STI);
 608
 609     unsigned getJumpTableEncoding() const override;
 610     bool useSoftFloat() const override;
 611
 612     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 613       return MVT::i8;
 614     }
 615
 616     const MCExpr *
 617     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 618                               const MachineBasicBlock *MBB, unsigned uid,
 619                               MCContext &Ctx) const override;
 620
 621     /// Returns relocation base for the given PIC jumptable.
 622     SDValue getPICJumpTableRelocBase(SDValue Table,
 623                                      SelectionDAG &DAG) const override;
 624     const MCExpr *
 625     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 626                                  unsigned JTI, MCContext &Ctx) const override;
 627
 628     /// Return the desired alignment for ByVal aggregate
 629     /// function arguments in the caller parameter area. For X86, aggregates
 630     /// that contains are placed at 16-byte boundaries while the rest are at
 631     /// 4-byte boundaries.
 632     unsigned getByValTypeAlignment(Type *Ty,
 633                                    const DataLayout &DL) const override;
 634
 635     /// Returns the target specific optimal type for load
 636     /// and store operations as a result of memset, memcpy, and memmove
 637     /// lowering. If DstAlign is zero that means it's safe to destination
 638     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 639     /// means there isn't a need to check it against alignment requirement,
 640     /// probably because the source does not need to be loaded. If 'IsMemset' is
 641     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 642     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 643     /// source is constant so it does not need to be loaded.
 644     /// It returns EVT::Other if the type should be determined using generic
 645     /// target-independent logic.
 646     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 647                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 648                             MachineFunction &MF) const override;
 649
 650     /// Returns true if it's safe to use load / store of the
 651     /// specified type to expand memcpy / memset inline. This is mostly true
 652     /// for all types except for some special cases. For example, on X86
 653     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 654     /// also does type conversion. Note the specified type doesn't have to be
 655     /// legal as the hook is used before type legalization.
 656     bool isSafeMemOpType(MVT VT) const override;
 657
 658     /// Returns true if the target allows unaligned memory accesses of the
 659     /// specified type. Returns whether it is "fast" in the last argument.
 660     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 661                                        bool *Fast) const override;
 662
 663     /// Provide custom lowering hooks for some operations.
 664     ///
 665     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 666
 667     /// Replace the results of node with an illegal result
 668     /// type with new values built out of custom code.
 669     ///
 670     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 671                             SelectionDAG &DAG) const override;
 672
 673
 674     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 675
 676     /// Return true if the target has native support for
 677     /// the specified value type and it is 'desirable' to use the type for the
 678     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 679     /// instruction encodings are longer and some i16 instructions are slow.
 680     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 681
 682     /// Return true if the target has native support for the
 683     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 684     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 685     /// and some i16 instructions are slow.
 686     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 687
 688     MachineBasicBlock *
 689       EmitInstrWithCustomInserter(MachineInstr *MI,
 690                                   MachineBasicBlock *MBB) const override;
 691
 692
 693     /// This method returns the name of a target specific DAG node.
 694     const char *getTargetNodeName(unsigned Opcode) const override;
 695
 696     bool isCheapToSpeculateCttz() const override;
 697
 698     bool isCheapToSpeculateCtlz() const override;
 699
 700     /// Return the value type to use for ISD::SETCC.
 701     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 702                            EVT VT) const override;
 703
 704     /// Determine which of the bits specified in Mask are known to be either
 705     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 706     void computeKnownBitsForTargetNode(const SDValue Op,
 707                                        APInt &KnownZero,
 708                                        APInt &KnownOne,
 709                                        const SelectionDAG &DAG,
 710                                        unsigned Depth = 0) const override;
 711
 712     /// Determine the number of bits in the operation that are sign bits.
 713     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 714                                              const SelectionDAG &DAG,
 715                                              unsigned Depth) const override;
 716
 717     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 718                         int64_t &Offset) const override;
 719
 720     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 721
 722     bool ExpandInlineAsm(CallInst *CI) const override;
 723
 724     ConstraintType getConstraintType(StringRef Constraint) const override;
 725
 726     /// Examine constraint string and operand type and determine a weight value.
 727     /// The operand object must already have been set up with the operand type.
 728     ConstraintWeight
 729       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 730                                      const char *constraint) const override;
 731
 732     const char *LowerXConstraint(EVT ConstraintVT) const override;
 733
 734     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 735     /// add anything to Ops. If hasMemory is true it means one of the asm
 736     /// constraint of the inline asm instruction being processed is 'm'.
 737     void LowerAsmOperandForConstraint(SDValue Op,
 738                                       std::string &Constraint,
 739                                       std::vector<SDValue> &Ops,
 740                                       SelectionDAG &DAG) const override;
 741
 742     unsigned
 743     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 744       if (ConstraintCode == "i")
 745         return InlineAsm::Constraint_i;
 746       else if (ConstraintCode == "o")
 747         return InlineAsm::Constraint_o;
 748       else if (ConstraintCode == "v")
 749         return InlineAsm::Constraint_v;
 750       else if (ConstraintCode == "X")
 751         return InlineAsm::Constraint_X;
 752       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 753     }
 754
 755     /// Given a physical register constraint
 756     /// (e.g. {edx}), return the register number and the register class for the
 757     /// register.  This should only be used for C_Register constraints.  On
 758     /// error, this returns a register number of 0.
 759     std::pair<unsigned, const TargetRegisterClass *>
 760     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 761                                  StringRef Constraint, MVT VT) const override;
 762
 763     /// Return true if the addressing mode represented
 764     /// by AM is legal for this target, for a load/store of the specified type.
 765     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 766                                Type *Ty, unsigned AS) const override;
 767
 768     /// Return true if the specified immediate is legal
 769     /// icmp immediate, that is the target has icmp instructions which can
 770     /// compare a register against the immediate without having to materialize
 771     /// the immediate into a register.
 772     bool isLegalICmpImmediate(int64_t Imm) const override;
 773
 774     /// Return true if the specified immediate is legal
 775     /// add immediate, that is the target has add instructions which can
 776     /// add a register and the immediate without having to materialize
 777     /// the immediate into a register.
 778     bool isLegalAddImmediate(int64_t Imm) const override;
 779
 780     /// \brief Return the cost of the scaling factor used in the addressing
 781     /// mode represented by AM for this target, for a load/store
 782     /// of the specified type.
 783     /// If the AM is supported, the return value must be >= 0.
 784     /// If the AM is not supported, it returns a negative value.
 785     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 786                              unsigned AS) const override;
 787
 788     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 789
 790     /// Return true if it's free to truncate a value of
 791     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 792     /// register EAX to i16 by referencing its sub-register AX.
 793     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 794     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 795
 796     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 797
 798     /// Return true if any actual instruction that defines a
 799     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 800     /// register. This does not necessarily include registers defined in
 801     /// unknown ways, such as incoming arguments, or copies from unknown
 802     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 803     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 804     /// all instructions that define 32-bit values implicit zero-extend the
 805     /// result out to 64 bits.
 806     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 807     bool isZExtFree(EVT VT1, EVT VT2) const override;
 808     bool isZExtFree(SDValue Val, EVT VT2) const override;
 809
 810     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 811     /// extend node) is profitable.
 812     bool isVectorLoadExtDesirable(SDValue) const override;
 813
 814     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 815     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 816     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 817     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 818
 819     /// Return true if it's profitable to narrow
 820     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 821     /// from i32 to i8 but not from i32 to i16.
 822     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 823
 824     /// Returns true if the target can instruction select the
 825     /// specified FP immediate natively. If false, the legalizer will
 826     /// materialize the FP immediate as a load from a constant pool.
 827     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 828
 829     /// Targets can use this to indicate that they only support *some*
 830     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 831     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 832     /// be legal.
 833     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 834                             EVT VT) const override;
 835
 836     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 837     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 838     /// replace a VAND with a constant pool entry.
 839     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 840                                 EVT VT) const override;
 841
 842     /// If true, then instruction selection should
 843     /// seek to shrink the FP constant of the specified type to a smaller type
 844     /// in order to save space and / or reduce runtime.
 845     bool ShouldShrinkFPConstant(EVT VT) const override {
 846       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 847       // expensive than a straight movsd. On the other hand, it's important to
 848       // shrink long double fp constant since fldt is very slow.
 849       return !X86ScalarSSEf64 || VT == MVT::f80;
 850     }
 851
 852     /// Return true if we believe it is correct and profitable to reduce the
 853     /// load node to a smaller type.
 854     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 855                                EVT NewVT) const override;
 856
 857     /// Return true if the specified scalar FP type is computed in an SSE
 858     /// register, not on the X87 floating point stack.
 859     bool isScalarFPTypeInSSEReg(EVT VT) const {
 860       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 861       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 862     }
 863
 864     /// \brief Returns true if it is beneficial to convert a load of a constant
 865     /// to just the constant itself.
 866     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 867                                            Type *Ty) const override;
 868
 869     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 870     /// with this index.
 871     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 872
 873     /// Intel processors have a unified instruction and data cache
 874     const char * getClearCacheBuiltinName() const override {
 875       return nullptr; // nothing to do, move along.
 876     }
 877
 878     unsigned getRegisterByName(const char* RegName, EVT VT,
 879                                SelectionDAG &DAG) const override;
 880
 881     /// This method returns a target specific FastISel object,
 882     /// or null if the target does not support "fast" ISel.
 883     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 884                              const TargetLibraryInfo *libInfo) const override;
 885
 886     /// Return true if the target stores stack protector cookies at a fixed
 887     /// offset in some non-standard address space, and populates the address
 888     /// space and offset as appropriate.
 889     bool getStackCookieLocation(unsigned &AddressSpace,
 890                                 unsigned &Offset) const override;
 891
 892     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 893                       SelectionDAG &DAG) const;
 894
 895     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 896
 897     bool useLoadStackGuardNode() const override;
 898     /// \brief Customize the preferred legalization strategy for certain types.
 899     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 900
 901     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 902
 903   protected:
 904     std::pair<const TargetRegisterClass *, uint8_t>
 905     findRepresentativeClass(const TargetRegisterInfo *TRI,
 906                             MVT VT) const override;
 907
 908   private:
 909     /// Keep a pointer to the X86Subtarget around so that we can
 910     /// make the right decision when generating code for different targets.
 911     const X86Subtarget *Subtarget;
 912     const DataLayout *TD;
 913
 914     /// Select between SSE or x87 floating point ops.
 915     /// When SSE is available, use it for f32 operations.
 916     /// When SSE2 is available, use it for f64 operations.
 917     bool X86ScalarSSEf32;
 918     bool X86ScalarSSEf64;
 919
 920     /// A list of legal FP immediates.
 921     std::vector<APFloat> LegalFPImmediates;
 922
 923     /// Indicate that this x86 target can instruction
 924     /// select the specified FP immediate natively.
 925     void addLegalFPImmediate(const APFloat& Imm) {
 926       LegalFPImmediates.push_back(Imm);
 927     }
 928
 929     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 930                             CallingConv::ID CallConv, bool isVarArg,
 931                             const SmallVectorImpl<ISD::InputArg> &Ins,
 932                             SDLoc dl, SelectionDAG &DAG,
 933                             SmallVectorImpl<SDValue> &InVals) const;
 934     SDValue LowerMemArgument(SDValue Chain,
 935                              CallingConv::ID CallConv,
 936                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 937                              SDLoc dl, SelectionDAG &DAG,
 938                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 939                               unsigned i) const;
 940     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 941                              SDLoc dl, SelectionDAG &DAG,
 942                              const CCValAssign &VA,
 943                              ISD::ArgFlagsTy Flags) const;
 944
 945     // Call lowering helpers.
 946
 947     /// Check whether the call is eligible for tail call optimization. Targets
 948     /// that want to do tail call optimization should implement this function.
 949     bool IsEligibleForTailCallOptimization(SDValue Callee,
 950                                            CallingConv::ID CalleeCC,
 951                                            bool isVarArg,
 952                                            bool isCalleeStructRet,
 953                                            bool isCallerStructRet,
 954                                            Type *RetTy,
 955                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 956                                     const SmallVectorImpl<SDValue> &OutVals,
 957                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 958                                            SelectionDAG& DAG) const;
 959     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 960     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 961                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 962                                 int FPDiff, SDLoc dl) const;
 963
 964     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 965                                          SelectionDAG &DAG) const;
 966
 967     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 968                                                bool isSigned,
 969                                                bool isReplace) const;
 970
 971     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 978
 979     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 983                                int64_t Offset, SelectionDAG &DAG) const;
 984     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 996                       SDLoc dl, SelectionDAG &DAG) const;
 997     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerCLEANUPRET(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1017
1018     SDValue
1019       LowerFormalArguments(SDValue Chain,
1020                            CallingConv::ID CallConv, bool isVarArg,
1021                            const SmallVectorImpl<ISD::InputArg> &Ins,
1022                            SDLoc dl, SelectionDAG &DAG,
1023                            SmallVectorImpl<SDValue> &InVals) const override;
1024     SDValue LowerCall(CallLoweringInfo &CLI,
1025                       SmallVectorImpl<SDValue> &InVals) const override;
1026
1027     SDValue LowerReturn(SDValue Chain,
1028                         CallingConv::ID CallConv, bool isVarArg,
1029                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1030                         const SmallVectorImpl<SDValue> &OutVals,
1031                         SDLoc dl, SelectionDAG &DAG) const override;
1032
1033     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1034
1035     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1036
1037     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1038                                  ISD::NodeType ExtendKind) const override;
1039
1040     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1041                         bool isVarArg,
1042                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1043                         LLVMContext &Context) const override;
1044
1045     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1046
1047     TargetLoweringBase::AtomicExpansionKind
1048     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1049     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1050     TargetLoweringBase::AtomicExpansionKind
1051     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1052
1053     LoadInst *
1054     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1055
1056     bool needsCmpXchgNb(Type *MemType) const;
1057
1058     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1059     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1060     /// expand, the associated machine basic block, and the associated X86
1061     /// opcodes for reg/reg.
1062     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1063                                            MachineBasicBlock *MBB) const;
1064
1065     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1066     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1067     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1068                                                MachineBasicBlock *MBB) const;
1069
1070     // Utility function to emit the low-level va_arg code for X86-64.
1071     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1072                        MachineInstr *MI,
1073                        MachineBasicBlock *MBB) const;
1074
1075     /// Utility function to emit the xmm reg save portion of va_start.
1076     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1077                                                    MachineInstr *BInstr,
1078                                                    MachineBasicBlock *BB) const;
1079
1080     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1081                                          MachineBasicBlock *BB) const;
1082
1083     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1084                                            MachineBasicBlock *BB) const;
1085
1086     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1087                                               MachineBasicBlock *BB) const;
1088
1089     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1090                                             MachineBasicBlock *BB) const;
1091
1092     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1093                                           MachineBasicBlock *BB) const;
1094
1095     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1096                                           MachineBasicBlock *BB) const;
1097
1098     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1099                                         MachineBasicBlock *MBB) const;
1100
1101     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1102                                          MachineBasicBlock *MBB) const;
1103
1104     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1105                                      MachineBasicBlock *MBB) const;
1106
1107     /// Emit nodes that will be selected as "test Op0,Op0", or something
1108     /// equivalent, for use with the given x86 condition code.
1109     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1110                      SelectionDAG &DAG) const;
1111
1112     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1113     /// equivalent, for use with the given x86 condition code.
1114     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1115                     SelectionDAG &DAG) const;
1116
1117     /// Convert a comparison if required by the subtarget.
1118     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1119
1120     /// Use rsqrt* to speed up sqrt calculations.
1121     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1122                              unsigned &RefinementSteps,
1123                              bool &UseOneConstNR) const override;
1124
1125     /// Use rcp* to speed up fdiv calculations.
1126     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1127                              unsigned &RefinementSteps) const override;
1128
1129     /// Reassociate floating point divisions into multiply by reciprocal.
1130     unsigned combineRepeatedFPDivisors() const override;
1131   };
1132
1133   namespace X86 {
1134     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1135                              const TargetLibraryInfo *libInfo);
1136   }
1137 }
1138
1139 #endif    // X86ISELLOWERING_H