[C++11] Add 'override' keyword to virtual methods that override their base class.
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.h
1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef X86ISELLOWERING_H
16 #define X86ISELLOWERING_H
17
18 #include "X86MachineFunctionInfo.h"
19 #include "X86RegisterInfo.h"
20 #include "X86Subtarget.h"
21 #include "llvm/CodeGen/CallingConvLower.h"
22 #include "llvm/CodeGen/FastISel.h"
23 #include "llvm/CodeGen/SelectionDAG.h"
24 #include "llvm/Target/TargetLowering.h"
25 #include "llvm/Target/TargetOptions.h"
26
27 namespace llvm {
28   namespace X86ISD {
29     // X86 Specific DAG Nodes
30     enum NodeType {
31       // Start the numbering where the builtin ops leave off.
32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
33
34       /// BSF - Bit scan forward.
35       /// BSR - Bit scan reverse.
36       BSF,
37       BSR,
38
39       /// SHLD, SHRD - Double shift instructions. These correspond to
40       /// X86::SHLDxx and X86::SHRDxx instructions.
41       SHLD,
42       SHRD,
43
44       /// FAND - Bitwise logical AND of floating point values. This corresponds
45       /// to X86::ANDPS or X86::ANDPD.
46       FAND,
47
48       /// FOR - Bitwise logical OR of floating point values. This corresponds
49       /// to X86::ORPS or X86::ORPD.
50       FOR,
51
52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
53       /// to X86::XORPS or X86::XORPD.
54       FXOR,
55
56       /// FANDN - Bitwise logical ANDNOT of floating point values. This
57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
58       FANDN,
59
60       /// FSRL - Bitwise logical right shift of floating point values. These
61       /// corresponds to X86::PSRLDQ.
62       FSRL,
63
64       /// CALL - These operations represent an abstract X86 call
65       /// instruction, which includes a bunch of information.  In particular the
66       /// operands of these node are:
67       ///
68       ///     #0 - The incoming token chain
69       ///     #1 - The callee
70       ///     #2 - The number of arg bytes the caller pushes on the stack.
71       ///     #3 - The number of arg bytes the callee pops off the stack.
72       ///     #4 - The value to pass in AL/AX/EAX (optional)
73       ///     #5 - The value to pass in DL/DX/EDX (optional)
74       ///
75       /// The result values of these nodes are:
76       ///
77       ///     #0 - The outgoing token chain
78       ///     #1 - The first register result value (optional)
79       ///     #2 - The second register result value (optional)
80       ///
81       CALL,
82
83       /// RDTSC_DAG - This operation implements the lowering for
84       /// readcyclecounter
85       RDTSC_DAG,
86
87       /// X86 compare and logical compare instructions.
88       CMP, COMI, UCOMI,
89
90       /// X86 bit-test instructions.
91       BT,
92
93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
94       /// operand, usually produced by a CMP instruction.
95       SETCC,
96
97       /// X86 Select
98       SELECT,
99
100       // Same as SETCC except it's materialized with a sbb and the value is all
101       // one's or all zero's.
102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
103
104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
105       /// Operands are two FP values to compare; result is a mask of
106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
107       FSETCC,
108
109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
110       /// result in an integer GPR.  Needs masking for scalar result.
111       FGETSIGNx86,
112
113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
114       /// to select from. Operand 2 is the condition code, and operand 3 is the
115       /// flag operand produced by a CMP or TEST instruction. It also writes a
116       /// flag result.
117       CMOV,
118
119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
120       /// is the block to branch if condition is true, operand 2 is the
121       /// condition code, and operand 3 is the flag operand produced by a CMP
122       /// or TEST instruction.
123       BRCOND,
124
125       /// Return with a flag operand. Operand 0 is the chain operand, operand
126       /// 1 is the number of bytes of stack to pop.
127       RET_FLAG,
128
129       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
130       REP_STOS,
131
132       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
133       REP_MOVS,
134
135       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
136       /// at function entry, used for PIC code.
137       GlobalBaseReg,
138
139       /// Wrapper - A wrapper node for TargetConstantPool,
140       /// TargetExternalSymbol, and TargetGlobalAddress.
141       Wrapper,
142
143       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
144       /// relative displacements.
145       WrapperRIP,
146
147       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
148       /// to an MMX vector.  If you think this is too close to the previous
149       /// mnemonic, so do I; blame Intel.
150       MOVDQ2Q,
151
152       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
153       /// vector to a GPR.
154       MMX_MOVD2W,
155
156       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
157       /// i32, corresponds to X86::PEXTRB.
158       PEXTRB,
159
160       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
161       /// i32, corresponds to X86::PEXTRW.
162       PEXTRW,
163
164       /// INSERTPS - Insert any element of a 4 x float vector into any element
165       /// of a destination 4 x floatvector.
166       INSERTPS,
167
168       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
169       /// corresponds to X86::PINSRB.
170       PINSRB,
171
172       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
173       /// corresponds to X86::PINSRW.
174       PINSRW, MMX_PINSRW,
175
176       /// PSHUFB - Shuffle 16 8-bit values within a vector.
177       PSHUFB,
178
179       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
180       ANDNP,
181
182       /// PSIGN - Copy integer sign.
183       PSIGN,
184
185       /// BLENDV - Blend where the selector is a register.
186       BLENDV,
187
188       /// BLENDI - Blend where the selector is an immediate.
189       BLENDI,
190
191       // SUBUS - Integer sub with unsigned saturation.
192       SUBUS,
193
194       /// HADD - Integer horizontal add.
195       HADD,
196
197       /// HSUB - Integer horizontal sub.
198       HSUB,
199
200       /// FHADD - Floating point horizontal add.
201       FHADD,
202
203       /// FHSUB - Floating point horizontal sub.
204       FHSUB,
205
206       /// UMAX, UMIN - Unsigned integer max and min.
207       UMAX, UMIN,
208
209       /// SMAX, SMIN - Signed integer max and min.
210       SMAX, SMIN,
211
212       /// FMAX, FMIN - Floating point max and min.
213       ///
214       FMAX, FMIN,
215
216       /// FMAXC, FMINC - Commutative FMIN and FMAX.
217       FMAXC, FMINC,
218
219       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
220       /// approximation.  Note that these typically require refinement
221       /// in order to obtain suitable precision.
222       FRSQRT, FRCP,
223
224       // TLSADDR - Thread Local Storage.
225       TLSADDR,
226
227       // TLSBASEADDR - Thread Local Storage. A call to get the start address
228       // of the TLS block for the current module.
229       TLSBASEADDR,
230
231       // TLSCALL - Thread Local Storage.  When calling to an OS provided
232       // thunk at the address from an earlier relocation.
233       TLSCALL,
234
235       // EH_RETURN - Exception Handling helpers.
236       EH_RETURN,
237
238       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
239       EH_SJLJ_SETJMP,
240
241       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
242       EH_SJLJ_LONGJMP,
243
244       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
245       /// the list of operands.
246       TC_RETURN,
247
248       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
249       VZEXT_MOVL,
250
251       // VZEXT - Vector integer zero-extend.
252       VZEXT,
253
254       // VSEXT - Vector integer signed-extend.
255       VSEXT,
256
257       // VTRUNC - Vector integer truncate.
258       VTRUNC,
259
260       // VTRUNC - Vector integer truncate with mask.
261       VTRUNCM,
262
263       // VFPEXT - Vector FP extend.
264       VFPEXT,
265
266       // VFPROUND - Vector FP round.
267       VFPROUND,
268
269       // VSHL, VSRL - 128-bit vector logical left / right shift
270       VSHLDQ, VSRLDQ,
271
272       // VSHL, VSRL, VSRA - Vector shift elements
273       VSHL, VSRL, VSRA,
274
275       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
276       VSHLI, VSRLI, VSRAI,
277
278       // CMPP - Vector packed double/float comparison.
279       CMPP,
280
281       // PCMP* - Vector integer comparisons.
282       PCMPEQ, PCMPGT,
283       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
284       PCMPEQM, PCMPGTM,
285
286       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
287       /// integer signed and unsigned data types.
288       CMPM,
289       CMPMU,
290
291       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
292       ADD, SUB, ADC, SBB, SMUL,
293       INC, DEC, OR, XOR, AND,
294
295       BZHI,   // BZHI - Zero high bits
296       BEXTR,  // BEXTR - Bit field extract
297
298       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
299
300       // MUL_IMM - X86 specific multiply by immediate.
301       MUL_IMM,
302
303       // PTEST - Vector bitwise comparisons.
304       PTEST,
305
306       // TESTP - Vector packed fp sign bitwise comparisons.
307       TESTP,
308
309       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
310       TESTM,
311       TESTNM,
312
313       // OR/AND test for masks
314       KORTEST,
315
316       // Several flavors of instructions with vector shuffle behaviors.
317       PALIGNR,
318       PSHUFD,
319       PSHUFHW,
320       PSHUFLW,
321       SHUFP,
322       MOVDDUP,
323       MOVSHDUP,
324       MOVSLDUP,
325       MOVLHPS,
326       MOVLHPD,
327       MOVHLPS,
328       MOVLPS,
329       MOVLPD,
330       MOVSD,
331       MOVSS,
332       UNPCKL,
333       UNPCKH,
334       VPERMILP,
335       VPERMV,
336       VPERMV3,
337       VPERMIV3,
338       VPERMI,
339       VPERM2X128,
340       VBROADCAST,
341       // masked broadcast
342       VBROADCASTM,
343       // Insert/Extract vector element
344       VINSERT,
345       VEXTRACT,
346
347       // PMULUDQ - Vector multiply packed unsigned doubleword integers
348       PMULUDQ,
349
350       // FMA nodes
351       FMADD,
352       FNMADD,
353       FMSUB,
354       FNMSUB,
355       FMADDSUB,
356       FMSUBADD,
357
358       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
359       // according to %al. An operator is needed so that this can be expanded
360       // with control flow.
361       VASTART_SAVE_XMM_REGS,
362
363       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
364       WIN_ALLOCA,
365
366       // SEG_ALLOCA - For allocating variable amounts of stack space when using
367       // segmented stacks. Check if the current stacklet has enough space, and
368       // falls back to heap allocation if not.
369       SEG_ALLOCA,
370
371       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
372       WIN_FTOL,
373
374       // Memory barrier
375       MEMBARRIER,
376       MFENCE,
377       SFENCE,
378       LFENCE,
379
380       // FNSTSW16r - Store FP status word into i16 register.
381       FNSTSW16r,
382
383       // SAHF - Store contents of %ah into %eflags.
384       SAHF,
385
386       // RDRAND - Get a random integer and indicate whether it is valid in CF.
387       RDRAND,
388
389       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
390       // indicate whether it is valid in CF.
391       RDSEED,
392
393       // PCMP*STRI
394       PCMPISTRI,
395       PCMPESTRI,
396
397       // XTEST - Test if in transactional execution.
398       XTEST,
399
400       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
401       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
402       // Atomic 64-bit binary operations.
403       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
404       ATOMSUB64_DAG,
405       ATOMOR64_DAG,
406       ATOMXOR64_DAG,
407       ATOMAND64_DAG,
408       ATOMNAND64_DAG,
409       ATOMMAX64_DAG,
410       ATOMMIN64_DAG,
411       ATOMUMAX64_DAG,
412       ATOMUMIN64_DAG,
413       ATOMSWAP64_DAG,
414
415       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
416       LCMPXCHG_DAG,
417       LCMPXCHG8_DAG,
418       LCMPXCHG16_DAG,
419
420       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
421       VZEXT_LOAD,
422
423       // FNSTCW16m - Store FP control world into i16 memory.
424       FNSTCW16m,
425
426       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
427       /// integer destination in memory and a FP reg source.  This corresponds
428       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
429       /// has two inputs (token chain and address) and two outputs (int value
430       /// and token chain).
431       FP_TO_INT16_IN_MEM,
432       FP_TO_INT32_IN_MEM,
433       FP_TO_INT64_IN_MEM,
434
435       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
436       /// integer source in memory and FP reg result.  This corresponds to the
437       /// X86::FILD*m instructions. It has three inputs (token chain, address,
438       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
439       /// also produces a flag).
440       FILD,
441       FILD_FLAG,
442
443       /// FLD - This instruction implements an extending load to FP stack slots.
444       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
445       /// operand, ptr to load from, and a ValueType node indicating the type
446       /// to load to.
447       FLD,
448
449       /// FST - This instruction implements a truncating store to FP stack
450       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
451       /// chain operand, value to store, address, and a ValueType to store it
452       /// as.
453       FST,
454
455       /// VAARG_64 - This instruction grabs the address of the next argument
456       /// from a va_list. (reads and modifies the va_list in memory)
457       VAARG_64
458
459       // WARNING: Do not add anything in the end unless you want the node to
460       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
461       // thought as target memory ops!
462     };
463   }
464
465   /// Define some predicates that are used for node matching.
466   namespace X86 {
467     /// isVEXTRACT128Index - Return true if the specified
468     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
469     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
470     bool isVEXTRACT128Index(SDNode *N);
471
472     /// isVINSERT128Index - Return true if the specified
473     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
474     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
475     bool isVINSERT128Index(SDNode *N);
476
477     /// isVEXTRACT256Index - Return true if the specified
478     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
479     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
480     bool isVEXTRACT256Index(SDNode *N);
481
482     /// isVINSERT256Index - Return true if the specified
483     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
484     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
485     bool isVINSERT256Index(SDNode *N);
486
487     /// getExtractVEXTRACT128Immediate - Return the appropriate
488     /// immediate to extract the specified EXTRACT_SUBVECTOR index
489     /// with VEXTRACTF128, VEXTRACTI128 instructions.
490     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
491
492     /// getInsertVINSERT128Immediate - Return the appropriate
493     /// immediate to insert at the specified INSERT_SUBVECTOR index
494     /// with VINSERTF128, VINSERT128 instructions.
495     unsigned getInsertVINSERT128Immediate(SDNode *N);
496
497     /// getExtractVEXTRACT256Immediate - Return the appropriate
498     /// immediate to extract the specified EXTRACT_SUBVECTOR index
499     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
500     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
501
502     /// getInsertVINSERT256Immediate - Return the appropriate
503     /// immediate to insert at the specified INSERT_SUBVECTOR index
504     /// with VINSERTF64x4, VINSERTI64x4 instructions.
505     unsigned getInsertVINSERT256Immediate(SDNode *N);
506
507     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
508     /// constant +0.0.
509     bool isZeroNode(SDValue Elt);
510
511     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
512     /// fit into displacement field of the instruction.
513     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
514                                       bool hasSymbolicDisplacement = true);
515
516
517     /// isCalleePop - Determines whether the callee is required to pop its
518     /// own arguments. Callee pop is necessary to support tail calls.
519     bool isCalleePop(CallingConv::ID CallingConv,
520                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
521   }
522
523   //===--------------------------------------------------------------------===//
524   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
525   class X86TargetLowering : public TargetLowering {
526   public:
527     explicit X86TargetLowering(X86TargetMachine &TM);
528
529     unsigned getJumpTableEncoding() const override;
530
531     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
532
533     const MCExpr *
534     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
535                               const MachineBasicBlock *MBB, unsigned uid,
536                               MCContext &Ctx) const override;
537
538     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
539     /// jumptable.
540     SDValue getPICJumpTableRelocBase(SDValue Table,
541                                      SelectionDAG &DAG) const override;
542     const MCExpr *
543     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
544                                  unsigned JTI, MCContext &Ctx) const override;
545
546     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
547     /// function arguments in the caller parameter area. For X86, aggregates
548     /// that contains are placed at 16-byte boundaries while the rest are at
549     /// 4-byte boundaries.
550     unsigned getByValTypeAlignment(Type *Ty) const override;
551
552     /// getOptimalMemOpType - Returns the target specific optimal type for load
553     /// and store operations as a result of memset, memcpy, and memmove
554     /// lowering. If DstAlign is zero that means it's safe to destination
555     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
556     /// means there isn't a need to check it against alignment requirement,
557     /// probably because the source does not need to be loaded. If 'IsMemset' is
558     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
559     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
560     /// source is constant so it does not need to be loaded.
561     /// It returns EVT::Other if the type should be determined using generic
562     /// target-independent logic.
563     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
564                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
565                             MachineFunction &MF) const override;
566
567     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
568     /// specified type to expand memcpy / memset inline. This is mostly true
569     /// for all types except for some special cases. For example, on X86
570     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
571     /// also does type conversion. Note the specified type doesn't have to be
572     /// legal as the hook is used before type legalization.
573     bool isSafeMemOpType(MVT VT) const override;
574
575     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
576     /// unaligned memory accesses. of the specified type. Returns whether it
577     /// is "fast" by reference in the second argument.
578     bool allowsUnalignedMemoryAccesses(EVT VT, unsigned AS,
579                                        bool *Fast) const override;
580
581     /// LowerOperation - Provide custom lowering hooks for some operations.
582     ///
583     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
584
585     /// ReplaceNodeResults - Replace the results of node with an illegal result
586     /// type with new values built out of custom code.
587     ///
588     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
589                             SelectionDAG &DAG) const override;
590
591
592     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
593
594     /// isTypeDesirableForOp - Return true if the target has native support for
595     /// the specified value type and it is 'desirable' to use the type for the
596     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
597     /// instruction encodings are longer and some i16 instructions are slow.
598     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
599
600     /// isTypeDesirable - Return true if the target has native support for the
601     /// specified value type and it is 'desirable' to use the type. e.g. On x86
602     /// i16 is legal, but undesirable since i16 instruction encodings are longer
603     /// and some i16 instructions are slow.
604     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
605
606     MachineBasicBlock *
607       EmitInstrWithCustomInserter(MachineInstr *MI,
608                                   MachineBasicBlock *MBB) const override;
609
610
611     /// getTargetNodeName - This method returns the name of a target specific
612     /// DAG node.
613     const char *getTargetNodeName(unsigned Opcode) const override;
614
615     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
616     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
617
618     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
619     /// in Mask are known to be either zero or one and return them in the
620     /// KnownZero/KnownOne bitsets.
621     void computeMaskedBitsForTargetNode(const SDValue Op,
622                                         APInt &KnownZero,
623                                         APInt &KnownOne,
624                                         const SelectionDAG &DAG,
625                                         unsigned Depth = 0) const override;
626
627     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
628     // operation that are sign bits.
629     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
630                                              unsigned Depth) const override;
631
632     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
633                         int64_t &Offset) const override;
634
635     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
636
637     bool ExpandInlineAsm(CallInst *CI) const override;
638
639     ConstraintType
640       getConstraintType(const std::string &Constraint) const override;
641
642     /// Examine constraint string and operand type and determine a weight value.
643     /// The operand object must already have been set up with the operand type.
644     ConstraintWeight
645       getSingleConstraintMatchWeight(AsmOperandInfo &info,
646                                      const char *constraint) const override;
647
648     const char *LowerXConstraint(EVT ConstraintVT) const override;
649
650     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
651     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
652     /// true it means one of the asm constraint of the inline asm instruction
653     /// being processed is 'm'.
654     void LowerAsmOperandForConstraint(SDValue Op,
655                                       std::string &Constraint,
656                                       std::vector<SDValue> &Ops,
657                                       SelectionDAG &DAG) const override;
658
659     /// getRegForInlineAsmConstraint - Given a physical register constraint
660     /// (e.g. {edx}), return the register number and the register class for the
661     /// register.  This should only be used for C_Register constraints.  On
662     /// error, this returns a register number of 0.
663     std::pair<unsigned, const TargetRegisterClass*>
664       getRegForInlineAsmConstraint(const std::string &Constraint,
665                                    MVT VT) const override;
666
667     /// isLegalAddressingMode - Return true if the addressing mode represented
668     /// by AM is legal for this target, for a load/store of the specified type.
669     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
670
671     /// isLegalICmpImmediate - Return true if the specified immediate is legal
672     /// icmp immediate, that is the target has icmp instructions which can
673     /// compare a register against the immediate without having to materialize
674     /// the immediate into a register.
675     bool isLegalICmpImmediate(int64_t Imm) const override;
676
677     /// isLegalAddImmediate - Return true if the specified immediate is legal
678     /// add immediate, that is the target has add instructions which can
679     /// add a register and the immediate without having to materialize
680     /// the immediate into a register.
681     bool isLegalAddImmediate(int64_t Imm) const override;
682
683
684     bool isVectorShiftByScalarCheap(Type *Ty) const override;
685
686     /// isTruncateFree - Return true if it's free to truncate a value of
687     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
688     /// register EAX to i16 by referencing its sub-register AX.
689     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
690     bool isTruncateFree(EVT VT1, EVT VT2) const override;
691
692     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
693
694     /// isZExtFree - Return true if any actual instruction that defines a
695     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
696     /// register. This does not necessarily include registers defined in
697     /// unknown ways, such as incoming arguments, or copies from unknown
698     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
699     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
700     /// all instructions that define 32-bit values implicit zero-extend the
701     /// result out to 64 bits.
702     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
703     bool isZExtFree(EVT VT1, EVT VT2) const override;
704     bool isZExtFree(SDValue Val, EVT VT2) const override;
705
706     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
707     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
708     /// expanded to FMAs when this method returns true, otherwise fmuladd is
709     /// expanded to fmul + fadd.
710     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
711
712     /// isNarrowingProfitable - Return true if it's profitable to narrow
713     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
714     /// from i32 to i8 but not from i32 to i16.
715     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
716
717     /// isFPImmLegal - Returns true if the target can instruction select the
718     /// specified FP immediate natively. If false, the legalizer will
719     /// materialize the FP immediate as a load from a constant pool.
720     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
721
722     /// isShuffleMaskLegal - Targets can use this to indicate that they only
723     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
724     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
725     /// values are assumed to be legal.
726     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
727                             EVT VT) const override;
728
729     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
730     /// used by Targets can use this to indicate if there is a suitable
731     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
732     /// pool entry.
733     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
734                                 EVT VT) const override;
735
736     /// ShouldShrinkFPConstant - If true, then instruction selection should
737     /// seek to shrink the FP constant of the specified type to a smaller type
738     /// in order to save space and / or reduce runtime.
739     bool ShouldShrinkFPConstant(EVT VT) const override {
740       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
741       // expensive than a straight movsd. On the other hand, it's important to
742       // shrink long double fp constant since fldt is very slow.
743       return !X86ScalarSSEf64 || VT == MVT::f80;
744     }
745
746     const X86Subtarget* getSubtarget() const {
747       return Subtarget;
748     }
749
750     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
751     /// computed in an SSE register, not on the X87 floating point stack.
752     bool isScalarFPTypeInSSEReg(EVT VT) const {
753       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
754       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
755     }
756
757     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
758     /// for fptoui.
759     bool isTargetFTOL() const {
760       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
761     }
762
763     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
764     /// used for fptoui to the given type.
765     bool isIntegerTypeFTOL(EVT VT) const {
766       return isTargetFTOL() && VT == MVT::i64;
767     }
768
769     /// \brief Returns true if it is beneficial to convert a load of a constant
770     /// to just the constant itself.
771     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
772                                            Type *Ty) const override;
773
774     /// createFastISel - This method returns a target specific FastISel object,
775     /// or null if the target does not support "fast" ISel.
776     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
777                              const TargetLibraryInfo *libInfo) const override;
778
779     /// getStackCookieLocation - Return true if the target stores stack
780     /// protector cookies at a fixed offset in some non-standard address
781     /// space, and populates the address space and offset as
782     /// appropriate.
783     bool getStackCookieLocation(unsigned &AddressSpace,
784                                 unsigned &Offset) const override;
785
786     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
787                       SelectionDAG &DAG) const;
788
789     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
790
791     /// \brief Reset the operation actions based on target options.
792     void resetOperationActions() override;
793
794   protected:
795     std::pair<const TargetRegisterClass*, uint8_t>
796     findRepresentativeClass(MVT VT) const override;
797
798   private:
799     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
800     /// make the right decision when generating code for different targets.
801     const X86Subtarget *Subtarget;
802     const DataLayout *TD;
803
804     /// Used to store the TargetOptions so that we don't waste time resetting
805     /// the operation actions unless we have to.
806     TargetOptions TO;
807
808     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
809     /// floating point ops.
810     /// When SSE is available, use it for f32 operations.
811     /// When SSE2 is available, use it for f64 operations.
812     bool X86ScalarSSEf32;
813     bool X86ScalarSSEf64;
814
815     /// LegalFPImmediates - A list of legal fp immediates.
816     std::vector<APFloat> LegalFPImmediates;
817
818     /// addLegalFPImmediate - Indicate that this x86 target can instruction
819     /// select the specified FP immediate natively.
820     void addLegalFPImmediate(const APFloat& Imm) {
821       LegalFPImmediates.push_back(Imm);
822     }
823
824     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
825                             CallingConv::ID CallConv, bool isVarArg,
826                             const SmallVectorImpl<ISD::InputArg> &Ins,
827                             SDLoc dl, SelectionDAG &DAG,
828                             SmallVectorImpl<SDValue> &InVals) const;
829     SDValue LowerMemArgument(SDValue Chain,
830                              CallingConv::ID CallConv,
831                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
832                              SDLoc dl, SelectionDAG &DAG,
833                              const CCValAssign &VA,  MachineFrameInfo *MFI,
834                               unsigned i) const;
835     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
836                              SDLoc dl, SelectionDAG &DAG,
837                              const CCValAssign &VA,
838                              ISD::ArgFlagsTy Flags) const;
839
840     // Call lowering helpers.
841
842     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
843     /// for tail call optimization. Targets which want to do tail call
844     /// optimization should implement this function.
845     bool IsEligibleForTailCallOptimization(SDValue Callee,
846                                            CallingConv::ID CalleeCC,
847                                            bool isVarArg,
848                                            bool isCalleeStructRet,
849                                            bool isCallerStructRet,
850                                            Type *RetTy,
851                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
852                                     const SmallVectorImpl<SDValue> &OutVals,
853                                     const SmallVectorImpl<ISD::InputArg> &Ins,
854                                            SelectionDAG& DAG) const;
855     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
856     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
857                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
858                                 int FPDiff, SDLoc dl) const;
859
860     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
861                                          SelectionDAG &DAG) const;
862
863     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
864                                                bool isSigned,
865                                                bool isReplace) const;
866
867     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
868     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
869     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
870     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
871     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
872     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
873     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
874     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
875     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
876                                int64_t Offset, SelectionDAG &DAG) const;
877     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
878     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
879     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
880     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
881     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
882     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
883     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
884     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
885     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
886     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
887     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
888     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
889                       SDLoc dl, SelectionDAG &DAG) const;
890     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
891     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
892     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
893     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
894     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
895     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
896     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
897     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
898     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
899     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
900     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
901     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
902     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
903     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
904     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
905     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
906     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
907
908     SDValue
909       LowerFormalArguments(SDValue Chain,
910                            CallingConv::ID CallConv, bool isVarArg,
911                            const SmallVectorImpl<ISD::InputArg> &Ins,
912                            SDLoc dl, SelectionDAG &DAG,
913                            SmallVectorImpl<SDValue> &InVals) const override;
914     SDValue LowerCall(CallLoweringInfo &CLI,
915                       SmallVectorImpl<SDValue> &InVals) const override;
916
917     SDValue LowerReturn(SDValue Chain,
918                         CallingConv::ID CallConv, bool isVarArg,
919                         const SmallVectorImpl<ISD::OutputArg> &Outs,
920                         const SmallVectorImpl<SDValue> &OutVals,
921                         SDLoc dl, SelectionDAG &DAG) const override;
922
923     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
924
925     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
926
927     MVT getTypeForExtArgOrReturn(MVT VT,
928                                  ISD::NodeType ExtendKind) const override;
929
930     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
931                         bool isVarArg,
932                         const SmallVectorImpl<ISD::OutputArg> &Outs,
933                         LLVMContext &Context) const override;
934
935     const uint16_t *getScratchRegisters(CallingConv::ID CC) const override;
936
937     /// Utility function to emit atomic-load-arith operations (and, or, xor,
938     /// nand, max, min, umax, umin). It takes the corresponding instruction to
939     /// expand, the associated machine basic block, and the associated X86
940     /// opcodes for reg/reg.
941     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
942                                            MachineBasicBlock *MBB) const;
943
944     /// Utility function to emit atomic-load-arith operations (and, or, xor,
945     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
946     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
947                                                MachineBasicBlock *MBB) const;
948
949     // Utility function to emit the low-level va_arg code for X86-64.
950     MachineBasicBlock *EmitVAARG64WithCustomInserter(
951                        MachineInstr *MI,
952                        MachineBasicBlock *MBB) const;
953
954     /// Utility function to emit the xmm reg save portion of va_start.
955     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
956                                                    MachineInstr *BInstr,
957                                                    MachineBasicBlock *BB) const;
958
959     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
960                                          MachineBasicBlock *BB) const;
961
962     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
963                                               MachineBasicBlock *BB) const;
964
965     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
966                                             MachineBasicBlock *BB,
967                                             bool Is64Bit) const;
968
969     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
970                                           MachineBasicBlock *BB) const;
971
972     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
973                                           MachineBasicBlock *BB) const;
974
975     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
976                                         MachineBasicBlock *MBB) const;
977
978     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
979                                          MachineBasicBlock *MBB) const;
980
981     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
982                                      MachineBasicBlock *MBB) const;
983
984     /// Emit nodes that will be selected as "test Op0,Op0", or something
985     /// equivalent, for use with the given x86 condition code.
986     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
987
988     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
989     /// equivalent, for use with the given x86 condition code.
990     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
991                     SelectionDAG &DAG) const;
992
993     /// Convert a comparison if required by the subtarget.
994     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
995   };
996
997   namespace X86 {
998     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
999                              const TargetLibraryInfo *libInfo);
1000   }
1001 }
1002
1003 #endif    // X86ISELLOWERING_H