lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// Bitwise logical right shift of floating point values. This
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// This operation implements the lowering for readcyclecounter
  83       RDTSC_DAG,
  84
  85       /// X86 Read Time-Stamp Counter and Processor ID.
  86       RDTSCP_DAG,
  87
  88       /// X86 Read Performance Monitoring Counters.
  89       RDPMC_DAG,
  90
  91       /// X86 compare and logical compare instructions.
  92       CMP, COMI, UCOMI,
  93
  94       /// X86 bit-test instructions.
  95       BT,
  96
  97       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  98       /// operand, usually produced by a CMP instruction.
  99       SETCC,
 100
 101       /// X86 Select
 102       SELECT,
 103
 104       // Same as SETCC except it's materialized with a sbb and the value is all
 105       // one's or all zero's.
 106       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 107
 108       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 109       /// Operands are two FP values to compare; result is a mask of
 110       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 111       FSETCC,
 112
 113       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 114       /// result in an integer GPR.  Needs masking for scalar result.
 115       FGETSIGNx86,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// Copies a 64-bit value from the low word of an XMM vector
 152       /// to an MMX vector.  If you think this is too close to the previous
 153       /// mnemonic, so do I; blame Intel.
 154       MOVDQ2Q,
 155
 156       /// Copies a 32-bit value from the low word of a MMX
 157       /// vector to a GPR.
 158       MMX_MOVD2W,
 159
 160       /// Copies a GPR into the low 32-bit word of a MMX vector
 161       /// and zero out the high word.
 162       MMX_MOVW2D,
 163
 164       /// Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW, MMX_PINSRW,
 183
 184       /// Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// Bitwise Logical AND NOT of Packed FP values.
 188       ANDNP,
 189
 190       /// Copy integer sign.
 191       PSIGN,
 192
 193       /// Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       /// Blend where the condition has been shrunk.
 197       /// This is used to emphasize that the condition mask is
 198       /// no more valid for generic VSELECT optimizations.
 199       SHRUNKBLEND,
 200
 201       /// Combined add and sub on an FP vector.
 202       ADDSUB,
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210
 211       // Integer add/sub with unsigned saturation.
 212       ADDUS,
 213       SUBUS,
 214       // Integer add/sub with signed saturation.
 215       ADDS,
 216       SUBS,
 217
 218       /// Integer horizontal add.
 219       HADD,
 220
 221       /// Integer horizontal sub.
 222       HSUB,
 223
 224       /// Floating point horizontal add.
 225       FHADD,
 226
 227       /// Floating point horizontal sub.
 228       FHSUB,
 229
 230       /// Unsigned integer max and min.
 231       UMAX, UMIN,
 232
 233       /// Signed integer max and min.
 234       SMAX, SMIN,
 235
 236       /// Floating point max and min.
 237       FMAX, FMIN,
 238
 239       /// Commutative FMIN and FMAX.
 240       FMAXC, FMINC,
 241
 242       /// Floating point reciprocal-sqrt and reciprocal approximation.
 243       /// Note that these typically require refinement
 244       /// in order to obtain suitable precision.
 245       FRSQRT, FRCP,
 246
 247       // Thread Local Storage.
 248       TLSADDR,
 249
 250       // Thread Local Storage. A call to get the start address
 251       // of the TLS block for the current module.
 252       TLSBASEADDR,
 253
 254       // Thread Local Storage.  When calling to an OS provided
 255       // thunk at the address from an earlier relocation.
 256       TLSCALL,
 257
 258       // Exception Handling helpers.
 259       EH_RETURN,
 260
 261       // SjLj exception handling setjmp.
 262       EH_SJLJ_SETJMP,
 263
 264       // SjLj exception handling longjmp.
 265       EH_SJLJ_LONGJMP,
 266
 267       /// Tail call return. See X86TargetLowering::LowerCall for
 268       /// the list of operands.
 269       TC_RETURN,
 270
 271       // Vector move to low scalar and zero higher vector elements.
 272       VZEXT_MOVL,
 273
 274       // Vector integer zero-extend.
 275       VZEXT,
 276
 277       // Vector integer signed-extend.
 278       VSEXT,
 279
 280       // Vector integer truncate.
 281       VTRUNC,
 282
 283       // Vector integer truncate with mask.
 284       VTRUNCM,
 285
 286       // Vector FP extend.
 287       VFPEXT,
 288
 289       // Vector FP round.
 290       VFPROUND,
 291
 292       // 128-bit vector logical left / right shift
 293       VSHLDQ, VSRLDQ,
 294
 295       // Vector shift elements
 296       VSHL, VSRL, VSRA,
 297
 298       // Vector shift elements by immediate
 299       VSHLI, VSRLI, VSRAI,
 300
 301       // Vector packed double/float comparison.
 302       CMPP,
 303
 304       // Vector integer comparisons.
 305       PCMPEQ, PCMPGT,
 306       // Vector integer comparisons, the result is in a mask vector.
 307       PCMPEQM, PCMPGTM,
 308
 309       /// Vector comparison generating mask bits for fp and
 310       /// integer signed and unsigned data types.
 311       CMPM,
 312       CMPMU,
 313       // Vector comparison with rounding mode for FP values
 314       CMPM_RND,
 315
 316       // Arithmetic operations with FLAGS results.
 317       ADD, SUB, ADC, SBB, SMUL,
 318       INC, DEC, OR, XOR, AND,
 319
 320       BEXTR,  // Bit field extract
 321
 322       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 323
 324       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 325       SMUL8, UMUL8,
 326
 327       // 8-bit divrem that zero-extend the high result (AH).
 328       UDIVREM8_ZEXT_HREG,
 329       SDIVREM8_SEXT_HREG,
 330
 331       // X86-specific multiply by immediate.
 332       MUL_IMM,
 333
 334       // Vector bitwise comparisons.
 335       PTEST,
 336
 337       // Vector packed fp sign bitwise comparisons.
 338       TESTP,
 339
 340       // Vector "test" in AVX-512, the result is in a mask vector.
 341       TESTM,
 342       TESTNM,
 343
 344       // OR/AND test for masks
 345       KORTEST,
 346
 347       // Several flavors of instructions with vector shuffle behaviors.
 348       PACKSS,
 349       PACKUS,
 350       // Intra-lane alignr
 351       PALIGNR,
 352       // AVX512 inter-lane alignr
 353       VALIGN,
 354       PSHUFD,
 355       PSHUFHW,
 356       PSHUFLW,
 357       SHUFP,
 358       MOVDDUP,
 359       MOVSHDUP,
 360       MOVSLDUP,
 361       MOVLHPS,
 362       MOVLHPD,
 363       MOVHLPS,
 364       MOVLPS,
 365       MOVLPD,
 366       MOVSD,
 367       MOVSS,
 368       UNPCKL,
 369       UNPCKH,
 370       VPERMILPV,
 371       VPERMILPI,
 372       VPERMV,
 373       VPERMV3,
 374       VPERMIV3,
 375       VPERMI,
 376       VPERM2X128,
 377       VBROADCAST,
 378       // Insert/Extract vector element
 379       VINSERT,
 380       VEXTRACT,
 381
 382       // Vector multiply packed unsigned doubleword integers
 383       PMULUDQ,
 384       // Vector multiply packed signed doubleword integers
 385       PMULDQ,
 386
 387       // FMA nodes
 388       FMADD,
 389       FNMADD,
 390       FMSUB,
 391       FNMSUB,
 392       FMADDSUB,
 393       FMSUBADD,
 394       // FMA with rounding mode
 395       FMADD_RND,
 396       FNMADD_RND,
 397       FMSUB_RND,
 398       FNMSUB_RND,
 399       FMADDSUB_RND,
 400       FMSUBADD_RND,
 401       RNDSCALE,
 402
 403       // Compress and expand
 404       COMPRESS,
 405       EXPAND,
 406
 407       // Save xmm argument registers to the stack, according to %al. An operator
 408       // is needed so that this can be expanded with control flow.
 409       VASTART_SAVE_XMM_REGS,
 410
 411       // Windows's _chkstk call to do stack probing.
 412       WIN_ALLOCA,
 413
 414       // For allocating variable amounts of stack space when using
 415       // segmented stacks. Check if the current stacklet has enough space, and
 416       // falls back to heap allocation if not.
 417       SEG_ALLOCA,
 418
 419       // Windows's _ftol2 runtime routine to do fptoui.
 420       WIN_FTOL,
 421
 422       // Memory barrier
 423       MEMBARRIER,
 424       MFENCE,
 425       SFENCE,
 426       LFENCE,
 427
 428       // Store FP status word into i16 register.
 429       FNSTSW16r,
 430
 431       // Store contents of %ah into %eflags.
 432       SAHF,
 433
 434       // Get a random integer and indicate whether it is valid in CF.
 435       RDRAND,
 436
 437       // Get a NIST SP800-90B & C compliant random integer and
 438       // indicate whether it is valid in CF.
 439       RDSEED,
 440
 441       PCMPISTRI,
 442       PCMPESTRI,
 443
 444       // Test if in transactional execution.
 445       XTEST,
 446
 447       // ERI instructions
 448       RSQRT28, RCP28, EXP2,
 449
 450       // Compare and swap.
 451       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 452       LCMPXCHG8_DAG,
 453       LCMPXCHG16_DAG,
 454
 455       // Load, scalar_to_vector, and zero extend.
 456       VZEXT_LOAD,
 457
 458       // Store FP control world into i16 memory.
 459       FNSTCW16m,
 460
 461       /// This instruction implements FP_TO_SINT with the
 462       /// integer destination in memory and a FP reg source.  This corresponds
 463       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 464       /// has two inputs (token chain and address) and two outputs (int value
 465       /// and token chain).
 466       FP_TO_INT16_IN_MEM,
 467       FP_TO_INT32_IN_MEM,
 468       FP_TO_INT64_IN_MEM,
 469
 470       /// This instruction implements SINT_TO_FP with the
 471       /// integer source in memory and FP reg result.  This corresponds to the
 472       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 473       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 474       /// also produces a flag).
 475       FILD,
 476       FILD_FLAG,
 477
 478       /// This instruction implements an extending load to FP stack slots.
 479       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 480       /// operand, ptr to load from, and a ValueType node indicating the type
 481       /// to load to.
 482       FLD,
 483
 484       /// This instruction implements a truncating store to FP stack
 485       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 486       /// chain operand, value to store, address, and a ValueType to store it
 487       /// as.
 488       FST,
 489
 490       /// This instruction grabs the address of the next argument
 491       /// from a va_list. (reads and modifies the va_list in memory)
 492       VAARG_64
 493
 494       // WARNING: Do not add anything in the end unless you want the node to
 495       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 496       // thought as target memory ops!
 497     };
 498   }
 499
 500   /// Define some predicates that are used for node matching.
 501   namespace X86 {
 502     /// Return true if the specified
 503     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 504     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 505     bool isVEXTRACT128Index(SDNode *N);
 506
 507     /// Return true if the specified
 508     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 509     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 510     bool isVINSERT128Index(SDNode *N);
 511
 512     /// Return true if the specified
 513     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 514     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 515     bool isVEXTRACT256Index(SDNode *N);
 516
 517     /// Return true if the specified
 518     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 519     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 520     bool isVINSERT256Index(SDNode *N);
 521
 522     /// Return the appropriate
 523     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 524     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 525     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 526
 527     /// Return the appropriate
 528     /// immediate to insert at the specified INSERT_SUBVECTOR index
 529     /// with VINSERTF128, VINSERT128 instructions.
 530     unsigned getInsertVINSERT128Immediate(SDNode *N);
 531
 532     /// Return the appropriate
 533     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 534     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 535     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 536
 537     /// Return the appropriate
 538     /// immediate to insert at the specified INSERT_SUBVECTOR index
 539     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 540     unsigned getInsertVINSERT256Immediate(SDNode *N);
 541
 542     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 543     bool isZeroNode(SDValue Elt);
 544
 545     /// Returns true of the given offset can be
 546     /// fit into displacement field of the instruction.
 547     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 548                                       bool hasSymbolicDisplacement = true);
 549
 550
 551     /// Determines whether the callee is required to pop its
 552     /// own arguments. Callee pop is necessary to support tail calls.
 553     bool isCalleePop(CallingConv::ID CallingConv,
 554                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 555
 556     /// AVX512 static rounding constants.  These need to match the values in
 557     /// avx512fintrin.h.
 558     enum STATIC_ROUNDING {
 559       TO_NEAREST_INT = 0,
 560       TO_NEG_INF = 1,
 561       TO_POS_INF = 2,
 562       TO_ZERO = 3,
 563       CUR_DIRECTION = 4
 564     };
 565   }
 566
 567   //===--------------------------------------------------------------------===//
 568   //  X86 Implementation of the TargetLowering interface
 569   class X86TargetLowering final : public TargetLowering {
 570   public:
 571     explicit X86TargetLowering(const X86TargetMachine &TM,
 572                                const X86Subtarget &STI);
 573
 574     unsigned getJumpTableEncoding() const override;
 575     bool useSoftFloat() const override;
 576
 577     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 578
 579     const MCExpr *
 580     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 581                               const MachineBasicBlock *MBB, unsigned uid,
 582                               MCContext &Ctx) const override;
 583
 584     /// Returns relocation base for the given PIC jumptable.
 585     SDValue getPICJumpTableRelocBase(SDValue Table,
 586                                      SelectionDAG &DAG) const override;
 587     const MCExpr *
 588     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 589                                  unsigned JTI, MCContext &Ctx) const override;
 590
 591     /// Return the desired alignment for ByVal aggregate
 592     /// function arguments in the caller parameter area. For X86, aggregates
 593     /// that contains are placed at 16-byte boundaries while the rest are at
 594     /// 4-byte boundaries.
 595     unsigned getByValTypeAlignment(Type *Ty) const override;
 596
 597     /// Returns the target specific optimal type for load
 598     /// and store operations as a result of memset, memcpy, and memmove
 599     /// lowering. If DstAlign is zero that means it's safe to destination
 600     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 601     /// means there isn't a need to check it against alignment requirement,
 602     /// probably because the source does not need to be loaded. If 'IsMemset' is
 603     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 604     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 605     /// source is constant so it does not need to be loaded.
 606     /// It returns EVT::Other if the type should be determined using generic
 607     /// target-independent logic.
 608     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 609                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 610                             MachineFunction &MF) const override;
 611
 612     /// Returns true if it's safe to use load / store of the
 613     /// specified type to expand memcpy / memset inline. This is mostly true
 614     /// for all types except for some special cases. For example, on X86
 615     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 616     /// also does type conversion. Note the specified type doesn't have to be
 617     /// legal as the hook is used before type legalization.
 618     bool isSafeMemOpType(MVT VT) const override;
 619
 620     /// Returns true if the target allows
 621     /// unaligned memory accesses. of the specified type. Returns whether it
 622     /// is "fast" by reference in the second argument.
 623     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 624                                        bool *Fast) const override;
 625
 626     /// Provide custom lowering hooks for some operations.
 627     ///
 628     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 629
 630     /// Replace the results of node with an illegal result
 631     /// type with new values built out of custom code.
 632     ///
 633     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 634                             SelectionDAG &DAG) const override;
 635
 636
 637     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 638
 639     /// Return true if the target has native support for
 640     /// the specified value type and it is 'desirable' to use the type for the
 641     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 642     /// instruction encodings are longer and some i16 instructions are slow.
 643     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 644
 645     /// Return true if the target has native support for the
 646     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 647     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 648     /// and some i16 instructions are slow.
 649     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 650
 651     MachineBasicBlock *
 652       EmitInstrWithCustomInserter(MachineInstr *MI,
 653                                   MachineBasicBlock *MBB) const override;
 654
 655
 656     /// This method returns the name of a target specific DAG node.
 657     const char *getTargetNodeName(unsigned Opcode) const override;
 658
 659     bool isCheapToSpeculateCttz() const override;
 660
 661     bool isCheapToSpeculateCtlz() const override;
 662
 663     /// Return the value type to use for ISD::SETCC.
 664     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 665
 666     /// Determine which of the bits specified in Mask are known to be either
 667     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 668     void computeKnownBitsForTargetNode(const SDValue Op,
 669                                        APInt &KnownZero,
 670                                        APInt &KnownOne,
 671                                        const SelectionDAG &DAG,
 672                                        unsigned Depth = 0) const override;
 673
 674     /// Determine the number of bits in the operation that are sign bits.
 675     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 676                                              const SelectionDAG &DAG,
 677                                              unsigned Depth) const override;
 678
 679     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 680                         int64_t &Offset) const override;
 681
 682     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 683
 684     bool ExpandInlineAsm(CallInst *CI) const override;
 685
 686     ConstraintType
 687       getConstraintType(const std::string &Constraint) const override;
 688
 689     /// Examine constraint string and operand type and determine a weight value.
 690     /// The operand object must already have been set up with the operand type.
 691     ConstraintWeight
 692       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 693                                      const char *constraint) const override;
 694
 695     const char *LowerXConstraint(EVT ConstraintVT) const override;
 696
 697     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 698     /// add anything to Ops. If hasMemory is true it means one of the asm
 699     /// constraint of the inline asm instruction being processed is 'm'.
 700     void LowerAsmOperandForConstraint(SDValue Op,
 701                                       std::string &Constraint,
 702                                       std::vector<SDValue> &Ops,
 703                                       SelectionDAG &DAG) const override;
 704
 705     unsigned getInlineAsmMemConstraint(
 706         const std::string &ConstraintCode) const override {
 707       if (ConstraintCode == "i")
 708         return InlineAsm::Constraint_i;
 709       else if (ConstraintCode == "o")
 710         return InlineAsm::Constraint_o;
 711       else if (ConstraintCode == "v")
 712         return InlineAsm::Constraint_v;
 713       else if (ConstraintCode == "X")
 714         return InlineAsm::Constraint_X;
 715       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 716     }
 717
 718     /// Given a physical register constraint
 719     /// (e.g. {edx}), return the register number and the register class for the
 720     /// register.  This should only be used for C_Register constraints.  On
 721     /// error, this returns a register number of 0.
 722     std::pair<unsigned, const TargetRegisterClass *>
 723     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 724                                  const std::string &Constraint,
 725                                  MVT VT) const override;
 726
 727     /// Return true if the addressing mode represented
 728     /// by AM is legal for this target, for a load/store of the specified type.
 729     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 730
 731     /// Return true if the specified immediate is legal
 732     /// icmp immediate, that is the target has icmp instructions which can
 733     /// compare a register against the immediate without having to materialize
 734     /// the immediate into a register.
 735     bool isLegalICmpImmediate(int64_t Imm) const override;
 736
 737     /// Return true if the specified immediate is legal
 738     /// add immediate, that is the target has add instructions which can
 739     /// add a register and the immediate without having to materialize
 740     /// the immediate into a register.
 741     bool isLegalAddImmediate(int64_t Imm) const override;
 742
 743     /// \brief Return the cost of the scaling factor used in the addressing
 744     /// mode represented by AM for this target, for a load/store
 745     /// of the specified type.
 746     /// If the AM is supported, the return value must be >= 0.
 747     /// If the AM is not supported, it returns a negative value.
 748     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 749
 750     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 751
 752     /// Return true if it's free to truncate a value of
 753     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 754     /// register EAX to i16 by referencing its sub-register AX.
 755     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 756     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 757
 758     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 759
 760     /// Return true if any actual instruction that defines a
 761     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 762     /// register. This does not necessarily include registers defined in
 763     /// unknown ways, such as incoming arguments, or copies from unknown
 764     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 765     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 766     /// all instructions that define 32-bit values implicit zero-extend the
 767     /// result out to 64 bits.
 768     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 769     bool isZExtFree(EVT VT1, EVT VT2) const override;
 770     bool isZExtFree(SDValue Val, EVT VT2) const override;
 771
 772     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 773     /// extend node) is profitable.
 774     bool isVectorLoadExtDesirable(SDValue) const override;
 775
 776     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 777     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 778     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 779     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 780
 781     /// Return true if it's profitable to narrow
 782     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 783     /// from i32 to i8 but not from i32 to i16.
 784     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 785
 786     /// Returns true if the target can instruction select the
 787     /// specified FP immediate natively. If false, the legalizer will
 788     /// materialize the FP immediate as a load from a constant pool.
 789     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 790
 791     /// Targets can use this to indicate that they only support *some*
 792     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 793     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 794     /// be legal.
 795     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 796                             EVT VT) const override;
 797
 798     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 799     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 800     /// replace a VAND with a constant pool entry.
 801     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 802                                 EVT VT) const override;
 803
 804     /// If true, then instruction selection should
 805     /// seek to shrink the FP constant of the specified type to a smaller type
 806     /// in order to save space and / or reduce runtime.
 807     bool ShouldShrinkFPConstant(EVT VT) const override {
 808       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 809       // expensive than a straight movsd. On the other hand, it's important to
 810       // shrink long double fp constant since fldt is very slow.
 811       return !X86ScalarSSEf64 || VT == MVT::f80;
 812     }
 813
 814     /// Return true if we believe it is correct and profitable to reduce the
 815     /// load node to a smaller type.
 816     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 817                                EVT NewVT) const override;
 818
 819     /// Return true if the specified scalar FP type is computed in an SSE
 820     /// register, not on the X87 floating point stack.
 821     bool isScalarFPTypeInSSEReg(EVT VT) const {
 822       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 823       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 824     }
 825
 826     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 827     bool isTargetFTOL() const;
 828
 829     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 830     /// given type.
 831     bool isIntegerTypeFTOL(EVT VT) const {
 832       return isTargetFTOL() && VT == MVT::i64;
 833     }
 834
 835     /// \brief Returns true if it is beneficial to convert a load of a constant
 836     /// to just the constant itself.
 837     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 838                                            Type *Ty) const override;
 839
 840     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 841     /// with this index.
 842     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 843
 844     /// Intel processors have a unified instruction and data cache
 845     const char * getClearCacheBuiltinName() const override {
 846       return nullptr; // nothing to do, move along.
 847     }
 848
 849     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 850
 851     /// This method returns a target specific FastISel object,
 852     /// or null if the target does not support "fast" ISel.
 853     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 854                              const TargetLibraryInfo *libInfo) const override;
 855
 856     /// Return true if the target stores stack protector cookies at a fixed
 857     /// offset in some non-standard address space, and populates the address
 858     /// space and offset as appropriate.
 859     bool getStackCookieLocation(unsigned &AddressSpace,
 860                                 unsigned &Offset) const override;
 861
 862     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 863                       SelectionDAG &DAG) const;
 864
 865     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 866
 867     bool useLoadStackGuardNode() const override;
 868     /// \brief Customize the preferred legalization strategy for certain types.
 869     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 870
 871   protected:
 872     std::pair<const TargetRegisterClass *, uint8_t>
 873     findRepresentativeClass(const TargetRegisterInfo *TRI,
 874                             MVT VT) const override;
 875
 876   private:
 877     /// Keep a pointer to the X86Subtarget around so that we can
 878     /// make the right decision when generating code for different targets.
 879     const X86Subtarget *Subtarget;
 880     const DataLayout *TD;
 881
 882     /// Select between SSE or x87 floating point ops.
 883     /// When SSE is available, use it for f32 operations.
 884     /// When SSE2 is available, use it for f64 operations.
 885     bool X86ScalarSSEf32;
 886     bool X86ScalarSSEf64;
 887
 888     /// A list of legal FP immediates.
 889     std::vector<APFloat> LegalFPImmediates;
 890
 891     /// Indicate that this x86 target can instruction
 892     /// select the specified FP immediate natively.
 893     void addLegalFPImmediate(const APFloat& Imm) {
 894       LegalFPImmediates.push_back(Imm);
 895     }
 896
 897     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 898                             CallingConv::ID CallConv, bool isVarArg,
 899                             const SmallVectorImpl<ISD::InputArg> &Ins,
 900                             SDLoc dl, SelectionDAG &DAG,
 901                             SmallVectorImpl<SDValue> &InVals) const;
 902     SDValue LowerMemArgument(SDValue Chain,
 903                              CallingConv::ID CallConv,
 904                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 905                              SDLoc dl, SelectionDAG &DAG,
 906                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 907                               unsigned i) const;
 908     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 909                              SDLoc dl, SelectionDAG &DAG,
 910                              const CCValAssign &VA,
 911                              ISD::ArgFlagsTy Flags) const;
 912
 913     // Call lowering helpers.
 914
 915     /// Check whether the call is eligible for tail call optimization. Targets
 916     /// that want to do tail call optimization should implement this function.
 917     bool IsEligibleForTailCallOptimization(SDValue Callee,
 918                                            CallingConv::ID CalleeCC,
 919                                            bool isVarArg,
 920                                            bool isCalleeStructRet,
 921                                            bool isCallerStructRet,
 922                                            Type *RetTy,
 923                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 924                                     const SmallVectorImpl<SDValue> &OutVals,
 925                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 926                                            SelectionDAG& DAG) const;
 927     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 928     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 929                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 930                                 int FPDiff, SDLoc dl) const;
 931
 932     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 933                                          SelectionDAG &DAG) const;
 934
 935     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 936                                                bool isSigned,
 937                                                bool isReplace) const;
 938
 939     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 946
 947     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 949     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 950     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 951                                int64_t Offset, SelectionDAG &DAG) const;
 952     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 953     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 954     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 964                       SDLoc dl, SelectionDAG &DAG) const;
 965     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
 984
 985     SDValue
 986       LowerFormalArguments(SDValue Chain,
 987                            CallingConv::ID CallConv, bool isVarArg,
 988                            const SmallVectorImpl<ISD::InputArg> &Ins,
 989                            SDLoc dl, SelectionDAG &DAG,
 990                            SmallVectorImpl<SDValue> &InVals) const override;
 991     SDValue LowerCall(CallLoweringInfo &CLI,
 992                       SmallVectorImpl<SDValue> &InVals) const override;
 993
 994     SDValue LowerReturn(SDValue Chain,
 995                         CallingConv::ID CallConv, bool isVarArg,
 996                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 997                         const SmallVectorImpl<SDValue> &OutVals,
 998                         SDLoc dl, SelectionDAG &DAG) const override;
 999
1000     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1001
1002     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1003
1004     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1005                                  ISD::NodeType ExtendKind) const override;
1006
1007     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1008                         bool isVarArg,
1009                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1010                         LLVMContext &Context) const override;
1011
1012     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1013
1014     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1015     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1016     TargetLoweringBase::AtomicRMWExpansionKind
1017     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1018
1019     LoadInst *
1020     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1021
1022     bool needsCmpXchgNb(const Type *MemType) const;
1023
1024     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1025     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1026     /// expand, the associated machine basic block, and the associated X86
1027     /// opcodes for reg/reg.
1028     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1029                                            MachineBasicBlock *MBB) const;
1030
1031     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1032     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1033     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1034                                                MachineBasicBlock *MBB) const;
1035
1036     // Utility function to emit the low-level va_arg code for X86-64.
1037     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1038                        MachineInstr *MI,
1039                        MachineBasicBlock *MBB) const;
1040
1041     /// Utility function to emit the xmm reg save portion of va_start.
1042     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1043                                                    MachineInstr *BInstr,
1044                                                    MachineBasicBlock *BB) const;
1045
1046     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1047                                          MachineBasicBlock *BB) const;
1048
1049     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1050                                               MachineBasicBlock *BB) const;
1051
1052     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1053                                             MachineBasicBlock *BB) const;
1054
1055     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1056                                           MachineBasicBlock *BB) const;
1057
1058     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1059                                           MachineBasicBlock *BB) const;
1060
1061     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1062                                         MachineBasicBlock *MBB) const;
1063
1064     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1065                                          MachineBasicBlock *MBB) const;
1066
1067     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1068                                      MachineBasicBlock *MBB) const;
1069
1070     /// Emit nodes that will be selected as "test Op0,Op0", or something
1071     /// equivalent, for use with the given x86 condition code.
1072     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1073                      SelectionDAG &DAG) const;
1074
1075     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1076     /// equivalent, for use with the given x86 condition code.
1077     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1078                     SelectionDAG &DAG) const;
1079
1080     /// Convert a comparison if required by the subtarget.
1081     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1082
1083     /// Use rsqrt* to speed up sqrt calculations.
1084     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1085                              unsigned &RefinementSteps,
1086                              bool &UseOneConstNR) const override;
1087
1088     /// Use rcp* to speed up fdiv calculations.
1089     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1090                              unsigned &RefinementSteps) const override;
1091
1092     /// Reassociate floating point divisions into multiply by reciprocal.
1093     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1094   };
1095
1096   namespace X86 {
1097     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1098                              const TargetLibraryInfo *libInfo);
1099   }
1100 }
1101
1102 #endif    // X86ISELLOWERING_H