lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDV - Blend where the selector is a register.
 191       BLENDV,
 192
 193       /// BLENDI - Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       // SUBUS - Integer sub with unsigned saturation.
 197       SUBUS,
 198
 199       /// HADD - Integer horizontal add.
 200       HADD,
 201
 202       /// HSUB - Integer horizontal sub.
 203       HSUB,
 204
 205       /// FHADD - Floating point horizontal add.
 206       FHADD,
 207
 208       /// FHSUB - Floating point horizontal sub.
 209       FHSUB,
 210
 211       /// UMAX, UMIN - Unsigned integer max and min.
 212       UMAX, UMIN,
 213
 214       /// SMAX, SMIN - Signed integer max and min.
 215       SMAX, SMIN,
 216
 217       /// FMAX, FMIN - Floating point max and min.
 218       ///
 219       FMAX, FMIN,
 220
 221       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 222       FMAXC, FMINC,
 223
 224       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 225       /// approximation.  Note that these typically require refinement
 226       /// in order to obtain suitable precision.
 227       FRSQRT, FRCP,
 228
 229       // TLSADDR - Thread Local Storage.
 230       TLSADDR,
 231
 232       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 233       // of the TLS block for the current module.
 234       TLSBASEADDR,
 235
 236       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 237       // thunk at the address from an earlier relocation.
 238       TLSCALL,
 239
 240       // EH_RETURN - Exception Handling helpers.
 241       EH_RETURN,
 242
 243       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 244       EH_SJLJ_SETJMP,
 245
 246       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 247       EH_SJLJ_LONGJMP,
 248
 249       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 250       /// the list of operands.
 251       TC_RETURN,
 252
 253       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 254       VZEXT_MOVL,
 255
 256       // VZEXT - Vector integer zero-extend.
 257       VZEXT,
 258
 259       // VSEXT - Vector integer signed-extend.
 260       VSEXT,
 261
 262       // VTRUNC - Vector integer truncate.
 263       VTRUNC,
 264
 265       // VTRUNC - Vector integer truncate with mask.
 266       VTRUNCM,
 267
 268       // VFPEXT - Vector FP extend.
 269       VFPEXT,
 270
 271       // VFPROUND - Vector FP round.
 272       VFPROUND,
 273
 274       // VSHL, VSRL - 128-bit vector logical left / right shift
 275       VSHLDQ, VSRLDQ,
 276
 277       // VSHL, VSRL, VSRA - Vector shift elements
 278       VSHL, VSRL, VSRA,
 279
 280       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 281       VSHLI, VSRLI, VSRAI,
 282
 283       // CMPP - Vector packed double/float comparison.
 284       CMPP,
 285
 286       // PCMP* - Vector integer comparisons.
 287       PCMPEQ, PCMPGT,
 288       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 289       PCMPEQM, PCMPGTM,
 290
 291       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 292       /// integer signed and unsigned data types.
 293       CMPM,
 294       CMPMU,
 295
 296       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 297       ADD, SUB, ADC, SBB, SMUL,
 298       INC, DEC, OR, XOR, AND,
 299
 300       BEXTR,  // BEXTR - Bit field extract
 301
 302       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 303
 304       // MUL_IMM - X86 specific multiply by immediate.
 305       MUL_IMM,
 306
 307       // PTEST - Vector bitwise comparisons.
 308       PTEST,
 309
 310       // TESTP - Vector packed fp sign bitwise comparisons.
 311       TESTP,
 312
 313       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 314       TESTM,
 315       TESTNM,
 316
 317       // OR/AND test for masks
 318       KORTEST,
 319
 320       // Several flavors of instructions with vector shuffle behaviors.
 321       PACKSS,
 322       PACKUS,
 323       PALIGNR,
 324       PSHUFD,
 325       PSHUFHW,
 326       PSHUFLW,
 327       SHUFP,
 328       MOVDDUP,
 329       MOVSHDUP,
 330       MOVSLDUP,
 331       MOVLHPS,
 332       MOVLHPD,
 333       MOVHLPS,
 334       MOVLPS,
 335       MOVLPD,
 336       MOVSD,
 337       MOVSS,
 338       UNPCKL,
 339       UNPCKH,
 340       VPERMILP,
 341       VPERMV,
 342       VPERMV3,
 343       VPERMIV3,
 344       VPERMI,
 345       VPERM2X128,
 346       VBROADCAST,
 347       // masked broadcast
 348       VBROADCASTM,
 349       // Insert/Extract vector element
 350       VINSERT,
 351       VEXTRACT,
 352
 353       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 354       PMULUDQ,
 355       // PMULUDQ - Vector multiply packed signed doubleword integers
 356       PMULDQ,
 357
 358       // FMA nodes
 359       FMADD,
 360       FNMADD,
 361       FMSUB,
 362       FNMSUB,
 363       FMADDSUB,
 364       FMSUBADD,
 365
 366       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 367       // according to %al. An operator is needed so that this can be expanded
 368       // with control flow.
 369       VASTART_SAVE_XMM_REGS,
 370
 371       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 372       WIN_ALLOCA,
 373
 374       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 375       // segmented stacks. Check if the current stacklet has enough space, and
 376       // falls back to heap allocation if not.
 377       SEG_ALLOCA,
 378
 379       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 380       WIN_FTOL,
 381
 382       // Memory barrier
 383       MEMBARRIER,
 384       MFENCE,
 385       SFENCE,
 386       LFENCE,
 387
 388       // FNSTSW16r - Store FP status word into i16 register.
 389       FNSTSW16r,
 390
 391       // SAHF - Store contents of %ah into %eflags.
 392       SAHF,
 393
 394       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 395       RDRAND,
 396
 397       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 398       // indicate whether it is valid in CF.
 399       RDSEED,
 400
 401       // PCMP*STRI
 402       PCMPISTRI,
 403       PCMPESTRI,
 404
 405       // XTEST - Test if in transactional execution.
 406       XTEST,
 407
 408       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 409       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 410       // Atomic 64-bit binary operations.
 411       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 412       ATOMSUB64_DAG,
 413       ATOMOR64_DAG,
 414       ATOMXOR64_DAG,
 415       ATOMAND64_DAG,
 416       ATOMNAND64_DAG,
 417       ATOMMAX64_DAG,
 418       ATOMMIN64_DAG,
 419       ATOMUMAX64_DAG,
 420       ATOMUMIN64_DAG,
 421       ATOMSWAP64_DAG,
 422
 423       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 424       LCMPXCHG_DAG,
 425       LCMPXCHG8_DAG,
 426       LCMPXCHG16_DAG,
 427
 428       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 429       VZEXT_LOAD,
 430
 431       // FNSTCW16m - Store FP control world into i16 memory.
 432       FNSTCW16m,
 433
 434       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 435       /// integer destination in memory and a FP reg source.  This corresponds
 436       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 437       /// has two inputs (token chain and address) and two outputs (int value
 438       /// and token chain).
 439       FP_TO_INT16_IN_MEM,
 440       FP_TO_INT32_IN_MEM,
 441       FP_TO_INT64_IN_MEM,
 442
 443       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 444       /// integer source in memory and FP reg result.  This corresponds to the
 445       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 446       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 447       /// also produces a flag).
 448       FILD,
 449       FILD_FLAG,
 450
 451       /// FLD - This instruction implements an extending load to FP stack slots.
 452       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 453       /// operand, ptr to load from, and a ValueType node indicating the type
 454       /// to load to.
 455       FLD,
 456
 457       /// FST - This instruction implements a truncating store to FP stack
 458       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 459       /// chain operand, value to store, address, and a ValueType to store it
 460       /// as.
 461       FST,
 462
 463       /// VAARG_64 - This instruction grabs the address of the next argument
 464       /// from a va_list. (reads and modifies the va_list in memory)
 465       VAARG_64
 466
 467       // WARNING: Do not add anything in the end unless you want the node to
 468       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 469       // thought as target memory ops!
 470     };
 471   }
 472
 473   /// Define some predicates that are used for node matching.
 474   namespace X86 {
 475     /// isVEXTRACT128Index - Return true if the specified
 476     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 477     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 478     bool isVEXTRACT128Index(SDNode *N);
 479
 480     /// isVINSERT128Index - Return true if the specified
 481     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 482     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 483     bool isVINSERT128Index(SDNode *N);
 484
 485     /// isVEXTRACT256Index - Return true if the specified
 486     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 487     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 488     bool isVEXTRACT256Index(SDNode *N);
 489
 490     /// isVINSERT256Index - Return true if the specified
 491     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 492     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 493     bool isVINSERT256Index(SDNode *N);
 494
 495     /// getExtractVEXTRACT128Immediate - Return the appropriate
 496     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 497     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 498     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 499
 500     /// getInsertVINSERT128Immediate - Return the appropriate
 501     /// immediate to insert at the specified INSERT_SUBVECTOR index
 502     /// with VINSERTF128, VINSERT128 instructions.
 503     unsigned getInsertVINSERT128Immediate(SDNode *N);
 504
 505     /// getExtractVEXTRACT256Immediate - Return the appropriate
 506     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 507     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 508     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 509
 510     /// getInsertVINSERT256Immediate - Return the appropriate
 511     /// immediate to insert at the specified INSERT_SUBVECTOR index
 512     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 513     unsigned getInsertVINSERT256Immediate(SDNode *N);
 514
 515     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 516     /// constant +0.0.
 517     bool isZeroNode(SDValue Elt);
 518
 519     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 520     /// fit into displacement field of the instruction.
 521     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 522                                       bool hasSymbolicDisplacement = true);
 523
 524
 525     /// isCalleePop - Determines whether the callee is required to pop its
 526     /// own arguments. Callee pop is necessary to support tail calls.
 527     bool isCalleePop(CallingConv::ID CallingConv,
 528                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 529   }
 530
 531   //===--------------------------------------------------------------------===//
 532   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 533   class X86TargetLowering final : public TargetLowering {
 534   public:
 535     explicit X86TargetLowering(X86TargetMachine &TM);
 536
 537     unsigned getJumpTableEncoding() const override;
 538
 539     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 540
 541     const MCExpr *
 542     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 543                               const MachineBasicBlock *MBB, unsigned uid,
 544                               MCContext &Ctx) const override;
 545
 546     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 547     /// jumptable.
 548     SDValue getPICJumpTableRelocBase(SDValue Table,
 549                                      SelectionDAG &DAG) const override;
 550     const MCExpr *
 551     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 552                                  unsigned JTI, MCContext &Ctx) const override;
 553
 554     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 555     /// function arguments in the caller parameter area. For X86, aggregates
 556     /// that contains are placed at 16-byte boundaries while the rest are at
 557     /// 4-byte boundaries.
 558     unsigned getByValTypeAlignment(Type *Ty) const override;
 559
 560     /// getOptimalMemOpType - Returns the target specific optimal type for load
 561     /// and store operations as a result of memset, memcpy, and memmove
 562     /// lowering. If DstAlign is zero that means it's safe to destination
 563     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 564     /// means there isn't a need to check it against alignment requirement,
 565     /// probably because the source does not need to be loaded. If 'IsMemset' is
 566     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 567     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 568     /// source is constant so it does not need to be loaded.
 569     /// It returns EVT::Other if the type should be determined using generic
 570     /// target-independent logic.
 571     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 572                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 573                             MachineFunction &MF) const override;
 574
 575     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 576     /// specified type to expand memcpy / memset inline. This is mostly true
 577     /// for all types except for some special cases. For example, on X86
 578     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 579     /// also does type conversion. Note the specified type doesn't have to be
 580     /// legal as the hook is used before type legalization.
 581     bool isSafeMemOpType(MVT VT) const override;
 582
 583     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 584     /// unaligned memory accesses. of the specified type. Returns whether it
 585     /// is "fast" by reference in the second argument.
 586     bool allowsUnalignedMemoryAccesses(EVT VT, unsigned AS,
 587                                        bool *Fast) const override;
 588
 589     /// LowerOperation - Provide custom lowering hooks for some operations.
 590     ///
 591     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 592
 593     /// ReplaceNodeResults - Replace the results of node with an illegal result
 594     /// type with new values built out of custom code.
 595     ///
 596     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 597                             SelectionDAG &DAG) const override;
 598
 599
 600     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 601
 602     /// isTypeDesirableForOp - Return true if the target has native support for
 603     /// the specified value type and it is 'desirable' to use the type for the
 604     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 605     /// instruction encodings are longer and some i16 instructions are slow.
 606     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 607
 608     /// isTypeDesirable - Return true if the target has native support for the
 609     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 610     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 611     /// and some i16 instructions are slow.
 612     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 613
 614     MachineBasicBlock *
 615       EmitInstrWithCustomInserter(MachineInstr *MI,
 616                                   MachineBasicBlock *MBB) const override;
 617
 618
 619     /// getTargetNodeName - This method returns the name of a target specific
 620     /// DAG node.
 621     const char *getTargetNodeName(unsigned Opcode) const override;
 622
 623     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 624     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 625
 626     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 627     /// in Mask are known to be either zero or one and return them in the
 628     /// KnownZero/KnownOne bitsets.
 629     void computeKnownBitsForTargetNode(const SDValue Op,
 630                                        APInt &KnownZero,
 631                                        APInt &KnownOne,
 632                                        const SelectionDAG &DAG,
 633                                        unsigned Depth = 0) const override;
 634
 635     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 636     // operation that are sign bits.
 637     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 638                                              const SelectionDAG &DAG,
 639                                              unsigned Depth) const override;
 640
 641     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 642                         int64_t &Offset) const override;
 643
 644     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 645
 646     bool ExpandInlineAsm(CallInst *CI) const override;
 647
 648     ConstraintType
 649       getConstraintType(const std::string &Constraint) const override;
 650
 651     /// Examine constraint string and operand type and determine a weight value.
 652     /// The operand object must already have been set up with the operand type.
 653     ConstraintWeight
 654       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 655                                      const char *constraint) const override;
 656
 657     const char *LowerXConstraint(EVT ConstraintVT) const override;
 658
 659     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 660     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 661     /// true it means one of the asm constraint of the inline asm instruction
 662     /// being processed is 'm'.
 663     void LowerAsmOperandForConstraint(SDValue Op,
 664                                       std::string &Constraint,
 665                                       std::vector<SDValue> &Ops,
 666                                       SelectionDAG &DAG) const override;
 667
 668     /// getRegForInlineAsmConstraint - Given a physical register constraint
 669     /// (e.g. {edx}), return the register number and the register class for the
 670     /// register.  This should only be used for C_Register constraints.  On
 671     /// error, this returns a register number of 0.
 672     std::pair<unsigned, const TargetRegisterClass*>
 673       getRegForInlineAsmConstraint(const std::string &Constraint,
 674                                    MVT VT) const override;
 675
 676     /// isLegalAddressingMode - Return true if the addressing mode represented
 677     /// by AM is legal for this target, for a load/store of the specified type.
 678     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 679
 680     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 681     /// icmp immediate, that is the target has icmp instructions which can
 682     /// compare a register against the immediate without having to materialize
 683     /// the immediate into a register.
 684     bool isLegalICmpImmediate(int64_t Imm) const override;
 685
 686     /// isLegalAddImmediate - Return true if the specified immediate is legal
 687     /// add immediate, that is the target has add instructions which can
 688     /// add a register and the immediate without having to materialize
 689     /// the immediate into a register.
 690     bool isLegalAddImmediate(int64_t Imm) const override;
 691
 692     /// \brief Return the cost of the scaling factor used in the addressing
 693     /// mode represented by AM for this target, for a load/store
 694     /// of the specified type.
 695     /// If the AM is supported, the return value must be >= 0.
 696     /// If the AM is not supported, it returns a negative value.
 697     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 698
 699     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 700
 701     /// isTruncateFree - Return true if it's free to truncate a value of
 702     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 703     /// register EAX to i16 by referencing its sub-register AX.
 704     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 705     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 706
 707     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 708
 709     /// isZExtFree - Return true if any actual instruction that defines a
 710     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 711     /// register. This does not necessarily include registers defined in
 712     /// unknown ways, such as incoming arguments, or copies from unknown
 713     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 714     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 715     /// all instructions that define 32-bit values implicit zero-extend the
 716     /// result out to 64 bits.
 717     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 718     bool isZExtFree(EVT VT1, EVT VT2) const override;
 719     bool isZExtFree(SDValue Val, EVT VT2) const override;
 720
 721     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 722     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 723     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 724     /// expanded to fmul + fadd.
 725     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 726
 727     /// isNarrowingProfitable - Return true if it's profitable to narrow
 728     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 729     /// from i32 to i8 but not from i32 to i16.
 730     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 731
 732     /// isFPImmLegal - Returns true if the target can instruction select the
 733     /// specified FP immediate natively. If false, the legalizer will
 734     /// materialize the FP immediate as a load from a constant pool.
 735     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 736
 737     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 738     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 739     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 740     /// values are assumed to be legal.
 741     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 742                             EVT VT) const override;
 743
 744     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 745     /// used by Targets can use this to indicate if there is a suitable
 746     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 747     /// pool entry.
 748     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 749                                 EVT VT) const override;
 750
 751     /// ShouldShrinkFPConstant - If true, then instruction selection should
 752     /// seek to shrink the FP constant of the specified type to a smaller type
 753     /// in order to save space and / or reduce runtime.
 754     bool ShouldShrinkFPConstant(EVT VT) const override {
 755       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 756       // expensive than a straight movsd. On the other hand, it's important to
 757       // shrink long double fp constant since fldt is very slow.
 758       return !X86ScalarSSEf64 || VT == MVT::f80;
 759     }
 760
 761     const X86Subtarget* getSubtarget() const {
 762       return Subtarget;
 763     }
 764
 765     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 766     /// computed in an SSE register, not on the X87 floating point stack.
 767     bool isScalarFPTypeInSSEReg(EVT VT) const {
 768       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 769       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 770     }
 771
 772     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 773     /// for fptoui.
 774     bool isTargetFTOL() const;
 775
 776     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 777     /// used for fptoui to the given type.
 778     bool isIntegerTypeFTOL(EVT VT) const {
 779       return isTargetFTOL() && VT == MVT::i64;
 780     }
 781
 782     /// \brief Returns true if it is beneficial to convert a load of a constant
 783     /// to just the constant itself.
 784     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 785                                            Type *Ty) const override;
 786
 787     /// Intel processors have a unified instruction and data cache
 788     const char * getClearCacheBuiltinName() const override {
 789       return nullptr; // nothing to do, move along.
 790     }
 791
 792     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 793
 794     /// createFastISel - This method returns a target specific FastISel object,
 795     /// or null if the target does not support "fast" ISel.
 796     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 797                              const TargetLibraryInfo *libInfo) const override;
 798
 799     /// getStackCookieLocation - Return true if the target stores stack
 800     /// protector cookies at a fixed offset in some non-standard address
 801     /// space, and populates the address space and offset as
 802     /// appropriate.
 803     bool getStackCookieLocation(unsigned &AddressSpace,
 804                                 unsigned &Offset) const override;
 805
 806     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 807                       SelectionDAG &DAG) const;
 808
 809     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 810
 811     /// \brief Reset the operation actions based on target options.
 812     void resetOperationActions() override;
 813
 814   protected:
 815     std::pair<const TargetRegisterClass*, uint8_t>
 816     findRepresentativeClass(MVT VT) const override;
 817
 818   private:
 819     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 820     /// make the right decision when generating code for different targets.
 821     const X86Subtarget *Subtarget;
 822     const DataLayout *TD;
 823
 824     /// Used to store the TargetOptions so that we don't waste time resetting
 825     /// the operation actions unless we have to.
 826     TargetOptions TO;
 827
 828     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 829     /// floating point ops.
 830     /// When SSE is available, use it for f32 operations.
 831     /// When SSE2 is available, use it for f64 operations.
 832     bool X86ScalarSSEf32;
 833     bool X86ScalarSSEf64;
 834
 835     /// LegalFPImmediates - A list of legal fp immediates.
 836     std::vector<APFloat> LegalFPImmediates;
 837
 838     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 839     /// select the specified FP immediate natively.
 840     void addLegalFPImmediate(const APFloat& Imm) {
 841       LegalFPImmediates.push_back(Imm);
 842     }
 843
 844     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 845                             CallingConv::ID CallConv, bool isVarArg,
 846                             const SmallVectorImpl<ISD::InputArg> &Ins,
 847                             SDLoc dl, SelectionDAG &DAG,
 848                             SmallVectorImpl<SDValue> &InVals) const;
 849     SDValue LowerMemArgument(SDValue Chain,
 850                              CallingConv::ID CallConv,
 851                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 852                              SDLoc dl, SelectionDAG &DAG,
 853                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 854                               unsigned i) const;
 855     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 856                              SDLoc dl, SelectionDAG &DAG,
 857                              const CCValAssign &VA,
 858                              ISD::ArgFlagsTy Flags) const;
 859
 860     // Call lowering helpers.
 861
 862     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 863     /// for tail call optimization. Targets which want to do tail call
 864     /// optimization should implement this function.
 865     bool IsEligibleForTailCallOptimization(SDValue Callee,
 866                                            CallingConv::ID CalleeCC,
 867                                            bool isVarArg,
 868                                            bool isCalleeStructRet,
 869                                            bool isCallerStructRet,
 870                                            Type *RetTy,
 871                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 872                                     const SmallVectorImpl<SDValue> &OutVals,
 873                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 874                                            SelectionDAG& DAG) const;
 875     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 876     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 877                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 878                                 int FPDiff, SDLoc dl) const;
 879
 880     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 881                                          SelectionDAG &DAG) const;
 882
 883     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 884                                                bool isSigned,
 885                                                bool isReplace) const;
 886
 887     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 894
 895     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 899                                int64_t Offset, SelectionDAG &DAG) const;
 900     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 912                       SDLoc dl, SelectionDAG &DAG) const;
 913     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 931
 932     SDValue
 933       LowerFormalArguments(SDValue Chain,
 934                            CallingConv::ID CallConv, bool isVarArg,
 935                            const SmallVectorImpl<ISD::InputArg> &Ins,
 936                            SDLoc dl, SelectionDAG &DAG,
 937                            SmallVectorImpl<SDValue> &InVals) const override;
 938     SDValue LowerCall(CallLoweringInfo &CLI,
 939                       SmallVectorImpl<SDValue> &InVals) const override;
 940
 941     SDValue LowerReturn(SDValue Chain,
 942                         CallingConv::ID CallConv, bool isVarArg,
 943                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 944                         const SmallVectorImpl<SDValue> &OutVals,
 945                         SDLoc dl, SelectionDAG &DAG) const override;
 946
 947     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 948
 949     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 950
 951     MVT getTypeForExtArgOrReturn(MVT VT,
 952                                  ISD::NodeType ExtendKind) const override;
 953
 954     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 955                         bool isVarArg,
 956                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 957                         LLVMContext &Context) const override;
 958
 959     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 960
 961     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 962     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 963     /// expand, the associated machine basic block, and the associated X86
 964     /// opcodes for reg/reg.
 965     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 966                                            MachineBasicBlock *MBB) const;
 967
 968     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 969     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 970     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 971                                                MachineBasicBlock *MBB) const;
 972
 973     // Utility function to emit the low-level va_arg code for X86-64.
 974     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 975                        MachineInstr *MI,
 976                        MachineBasicBlock *MBB) const;
 977
 978     /// Utility function to emit the xmm reg save portion of va_start.
 979     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 980                                                    MachineInstr *BInstr,
 981                                                    MachineBasicBlock *BB) const;
 982
 983     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 984                                          MachineBasicBlock *BB) const;
 985
 986     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 987                                               MachineBasicBlock *BB) const;
 988
 989     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 990                                             MachineBasicBlock *BB,
 991                                             bool Is64Bit) const;
 992
 993     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 994                                           MachineBasicBlock *BB) const;
 995
 996     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 997                                           MachineBasicBlock *BB) const;
 998
 999     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1000                                         MachineBasicBlock *MBB) const;
1001
1002     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1003                                          MachineBasicBlock *MBB) const;
1004
1005     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1006                                      MachineBasicBlock *MBB) const;
1007
1008     /// Emit nodes that will be selected as "test Op0,Op0", or something
1009     /// equivalent, for use with the given x86 condition code.
1010     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1011                      SelectionDAG &DAG) const;
1012
1013     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1014     /// equivalent, for use with the given x86 condition code.
1015     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1016                     SelectionDAG &DAG) const;
1017
1018     /// Convert a comparison if required by the subtarget.
1019     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1020   };
1021
1022   namespace X86 {
1023     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1024                              const TargetLibraryInfo *libInfo);
1025   }
1026 }
1027
1028 #endif    // X86ISELLOWERING_H