lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VZEXT_MOVL - Vector move low and sign extend.
 223       VSEXT_MOVL,
 224
 225       // VSHL, VSRL - 128-bit vector logical left / right shift
 226       VSHLDQ, VSRLDQ,
 227
 228       // VSHL, VSRL, VSRA - Vector shift elements
 229       VSHL, VSRL, VSRA,
 230
 231       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 232       VSHLI, VSRLI, VSRAI,
 233
 234       // CMPP - Vector packed double/float comparison.
 235       CMPP,
 236
 237       // PCMP* - Vector integer comparisons.
 238       PCMPEQ, PCMPGT,
 239
 240       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 241       VPCOM, VPCOMU,
 242
 243       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 244       ADD, SUB, ADC, SBB, SMUL,
 245       INC, DEC, OR, XOR, AND,
 246
 247       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 248
 249       BLSI,   // BLSI - Extract lowest set isolated bit
 250       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 251       BLSR,   // BLSR - Reset lowest set bit
 252
 253       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 254
 255       // MUL_IMM - X86 specific multiply by immediate.
 256       MUL_IMM,
 257
 258       // PTEST - Vector bitwise comparisons
 259       PTEST,
 260
 261       // TESTP - Vector packed fp sign bitwise comparisons
 262       TESTP,
 263
 264       // Several flavors of instructions with vector shuffle behaviors.
 265       PALIGN,
 266       PSHUFD,
 267       PSHUFHW,
 268       PSHUFLW,
 269       SHUFP,
 270       MOVDDUP,
 271       MOVSHDUP,
 272       MOVSLDUP,
 273       MOVLHPS,
 274       MOVLHPD,
 275       MOVHLPS,
 276       MOVLPS,
 277       MOVLPD,
 278       MOVSD,
 279       MOVSS,
 280       UNPCKL,
 281       UNPCKH,
 282       VPERMILP,
 283       VPERM2X128,
 284       VBROADCAST,
 285
 286       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 287       // according to %al. An operator is needed so that this can be expanded
 288       // with control flow.
 289       VASTART_SAVE_XMM_REGS,
 290
 291       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 292       WIN_ALLOCA,
 293
 294       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 295       // segmented stacks. Check if the current stacklet has enough space, and
 296       // falls back to heap allocation if not.
 297       SEG_ALLOCA,
 298
 299       // Memory barrier
 300       MEMBARRIER,
 301       MFENCE,
 302       SFENCE,
 303       LFENCE,
 304
 305       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 306       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 307       // Atomic 64-bit binary operations.
 308       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 309       ATOMSUB64_DAG,
 310       ATOMOR64_DAG,
 311       ATOMXOR64_DAG,
 312       ATOMAND64_DAG,
 313       ATOMNAND64_DAG,
 314       ATOMSWAP64_DAG,
 315
 316       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 317       LCMPXCHG_DAG,
 318       LCMPXCHG8_DAG,
 319       LCMPXCHG16_DAG,
 320
 321       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 322       VZEXT_LOAD,
 323
 324       // FNSTCW16m - Store FP control world into i16 memory.
 325       FNSTCW16m,
 326
 327       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 328       /// integer destination in memory and a FP reg source.  This corresponds
 329       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 330       /// has two inputs (token chain and address) and two outputs (int value
 331       /// and token chain).
 332       FP_TO_INT16_IN_MEM,
 333       FP_TO_INT32_IN_MEM,
 334       FP_TO_INT64_IN_MEM,
 335
 336       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 337       /// integer source in memory and FP reg result.  This corresponds to the
 338       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 339       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 340       /// also produces a flag).
 341       FILD,
 342       FILD_FLAG,
 343
 344       /// FLD - This instruction implements an extending load to FP stack slots.
 345       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 346       /// operand, ptr to load from, and a ValueType node indicating the type
 347       /// to load to.
 348       FLD,
 349
 350       /// FST - This instruction implements a truncating store to FP stack
 351       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 352       /// chain operand, value to store, address, and a ValueType to store it
 353       /// as.
 354       FST,
 355
 356       /// VAARG_64 - This instruction grabs the address of the next argument
 357       /// from a va_list. (reads and modifies the va_list in memory)
 358       VAARG_64
 359
 360       // WARNING: Do not add anything in the end unless you want the node to
 361       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 362       // thought as target memory ops!
 363     };
 364   }
 365
 366   /// Define some predicates that are used for node matching.
 367   namespace X86 {
 368     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 369     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 370     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 371
 372     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 373     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 374     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 375
 376     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 377     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 378     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 379
 380     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 381     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 382     bool isSHUFPMask(ShuffleVectorSDNode *N, bool HasAVX);
 383
 384     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 385     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 386     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 387
 388     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 389     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 390     /// <2, 3, 2, 3>
 391     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 392
 393     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 394     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 395     bool isMOVLPMask(ShuffleVectorSDNode *N);
 396
 397     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 398     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 399     /// as well as MOVLHPS.
 400     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 401
 402     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 403     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 404     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool HasAVX2,
 405                       bool V2IsSplat = false);
 406
 407     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 408     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 409     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool HasAVX2,
 410                       bool V2IsSplat = false);
 411
 412     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 413     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 414     /// <0, 0, 1, 1>
 415     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 416
 417     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 418     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 419     /// <2, 2, 3, 3>
 420     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 421
 422     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 423     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 424     /// MOVSD, and MOVD, i.e. setting the lowest element.
 425     bool isMOVLMask(ShuffleVectorSDNode *N);
 426
 427     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 428     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 429     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 430
 431     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 432     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 433     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 434
 435     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 436     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 437     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 438
 439     /// isVEXTRACTF128Index - Return true if the specified
 440     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 441     /// suitable for input to VEXTRACTF128.
 442     bool isVEXTRACTF128Index(SDNode *N);
 443
 444     /// isVINSERTF128Index - Return true if the specified
 445     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 446     /// suitable for input to VINSERTF128.
 447     bool isVINSERTF128Index(SDNode *N);
 448
 449     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 450     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 451     /// instructions. Handles 128-bit and 256-bit.
 452     unsigned getShuffleSHUFImmediate(ShuffleVectorSDNode *N);
 453
 454     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 455     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 456     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 457
 458     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 459     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 460     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 461
 462     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 463     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 464     /// with VEXTRACTF128 instructions.
 465     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 466
 467     /// getInsertVINSERTF128Immediate - Return the appropriate
 468     /// immediate to insert at the specified INSERT_SUBVECTOR index
 469     /// with VINSERTF128 instructions.
 470     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 471
 472     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 473     /// constant +0.0.
 474     bool isZeroNode(SDValue Elt);
 475
 476     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 477     /// fit into displacement field of the instruction.
 478     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 479                                       bool hasSymbolicDisplacement = true);
 480
 481
 482     /// isCalleePop - Determines whether the callee is required to pop its
 483     /// own arguments. Callee pop is necessary to support tail calls.
 484     bool isCalleePop(CallingConv::ID CallingConv,
 485                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 486   }
 487
 488   //===--------------------------------------------------------------------===//
 489   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 490   class X86TargetLowering : public TargetLowering {
 491   public:
 492     explicit X86TargetLowering(X86TargetMachine &TM);
 493
 494     virtual unsigned getJumpTableEncoding() const;
 495
 496     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 497
 498     virtual const MCExpr *
 499     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 500                               const MachineBasicBlock *MBB, unsigned uid,
 501                               MCContext &Ctx) const;
 502
 503     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 504     /// jumptable.
 505     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 506                                              SelectionDAG &DAG) const;
 507     virtual const MCExpr *
 508     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 509                                  unsigned JTI, MCContext &Ctx) const;
 510
 511     /// getStackPtrReg - Return the stack pointer register we are using: either
 512     /// ESP or RSP.
 513     unsigned getStackPtrReg() const { return X86StackPtr; }
 514
 515     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 516     /// function arguments in the caller parameter area. For X86, aggregates
 517     /// that contains are placed at 16-byte boundaries while the rest are at
 518     /// 4-byte boundaries.
 519     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 520
 521     /// getOptimalMemOpType - Returns the target specific optimal type for load
 522     /// and store operations as a result of memset, memcpy, and memmove
 523     /// lowering. If DstAlign is zero that means it's safe to destination
 524     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 525     /// means there isn't a need to check it against alignment requirement,
 526     /// probably because the source does not need to be loaded. If
 527     /// 'IsZeroVal' is true, that means it's safe to return a
 528     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 529     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 530     /// constant so it does not need to be loaded.
 531     /// It returns EVT::Other if the type should be determined using generic
 532     /// target-independent logic.
 533     virtual EVT
 534     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 535                         bool IsZeroVal, bool MemcpyStrSrc,
 536                         MachineFunction &MF) const;
 537
 538     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 539     /// unaligned memory accesses. of the specified type.
 540     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 541       return true;
 542     }
 543
 544     /// LowerOperation - Provide custom lowering hooks for some operations.
 545     ///
 546     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 547
 548     /// ReplaceNodeResults - Replace the results of node with an illegal result
 549     /// type with new values built out of custom code.
 550     ///
 551     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 552                                     SelectionDAG &DAG) const;
 553
 554
 555     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 556
 557     /// isTypeDesirableForOp - Return true if the target has native support for
 558     /// the specified value type and it is 'desirable' to use the type for the
 559     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 560     /// instruction encodings are longer and some i16 instructions are slow.
 561     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 562
 563     /// isTypeDesirable - Return true if the target has native support for the
 564     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 565     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 566     /// and some i16 instructions are slow.
 567     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 568
 569     virtual MachineBasicBlock *
 570       EmitInstrWithCustomInserter(MachineInstr *MI,
 571                                   MachineBasicBlock *MBB) const;
 572
 573
 574     /// getTargetNodeName - This method returns the name of a target specific
 575     /// DAG node.
 576     virtual const char *getTargetNodeName(unsigned Opcode) const;
 577
 578     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 579     virtual EVT getSetCCResultType(EVT VT) const;
 580
 581     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 582     /// in Mask are known to be either zero or one and return them in the
 583     /// KnownZero/KnownOne bitsets.
 584     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 585                                                 const APInt &Mask,
 586                                                 APInt &KnownZero,
 587                                                 APInt &KnownOne,
 588                                                 const SelectionDAG &DAG,
 589                                                 unsigned Depth = 0) const;
 590
 591     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 592     // operation that are sign bits.
 593     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 594                                                      unsigned Depth) const;
 595
 596     virtual bool
 597     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 598
 599     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 600
 601     virtual bool ExpandInlineAsm(CallInst *CI) const;
 602
 603     ConstraintType getConstraintType(const std::string &Constraint) const;
 604
 605     /// Examine constraint string and operand type and determine a weight value.
 606     /// The operand object must already have been set up with the operand type.
 607     virtual ConstraintWeight getSingleConstraintMatchWeight(
 608       AsmOperandInfo &info, const char *constraint) const;
 609
 610     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 611
 612     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 613     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 614     /// true it means one of the asm constraint of the inline asm instruction
 615     /// being processed is 'm'.
 616     virtual void LowerAsmOperandForConstraint(SDValue Op,
 617                                               std::string &Constraint,
 618                                               std::vector<SDValue> &Ops,
 619                                               SelectionDAG &DAG) const;
 620
 621     /// getRegForInlineAsmConstraint - Given a physical register constraint
 622     /// (e.g. {edx}), return the register number and the register class for the
 623     /// register.  This should only be used for C_Register constraints.  On
 624     /// error, this returns a register number of 0.
 625     std::pair<unsigned, const TargetRegisterClass*>
 626       getRegForInlineAsmConstraint(const std::string &Constraint,
 627                                    EVT VT) const;
 628
 629     /// isLegalAddressingMode - Return true if the addressing mode represented
 630     /// by AM is legal for this target, for a load/store of the specified type.
 631     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 632
 633     /// isTruncateFree - Return true if it's free to truncate a value of
 634     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 635     /// register EAX to i16 by referencing its sub-register AX.
 636     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 637     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 638
 639     /// isZExtFree - Return true if any actual instruction that defines a
 640     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 641     /// register. This does not necessarily include registers defined in
 642     /// unknown ways, such as incoming arguments, or copies from unknown
 643     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 644     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 645     /// all instructions that define 32-bit values implicit zero-extend the
 646     /// result out to 64 bits.
 647     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 648     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 649
 650     /// isNarrowingProfitable - Return true if it's profitable to narrow
 651     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 652     /// from i32 to i8 but not from i32 to i16.
 653     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 654
 655     /// isFPImmLegal - Returns true if the target can instruction select the
 656     /// specified FP immediate natively. If false, the legalizer will
 657     /// materialize the FP immediate as a load from a constant pool.
 658     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 659
 660     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 661     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 662     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 663     /// values are assumed to be legal.
 664     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 665                                     EVT VT) const;
 666
 667     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 668     /// used by Targets can use this to indicate if there is a suitable
 669     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 670     /// pool entry.
 671     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 672                                         EVT VT) const;
 673
 674     /// ShouldShrinkFPConstant - If true, then instruction selection should
 675     /// seek to shrink the FP constant of the specified type to a smaller type
 676     /// in order to save space and / or reduce runtime.
 677     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 678       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 679       // expensive than a straight movsd. On the other hand, it's important to
 680       // shrink long double fp constant since fldt is very slow.
 681       return !X86ScalarSSEf64 || VT == MVT::f80;
 682     }
 683
 684     const X86Subtarget* getSubtarget() const {
 685       return Subtarget;
 686     }
 687
 688     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 689     /// computed in an SSE register, not on the X87 floating point stack.
 690     bool isScalarFPTypeInSSEReg(EVT VT) const {
 691       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 692       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 693     }
 694
 695     /// createFastISel - This method returns a target specific FastISel object,
 696     /// or null if the target does not support "fast" ISel.
 697     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 698
 699     /// getStackCookieLocation - Return true if the target stores stack
 700     /// protector cookies at a fixed offset in some non-standard address
 701     /// space, and populates the address space and offset as
 702     /// appropriate.
 703     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 704
 705     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 706                       SelectionDAG &DAG) const;
 707
 708   protected:
 709     std::pair<const TargetRegisterClass*, uint8_t>
 710     findRepresentativeClass(EVT VT) const;
 711
 712   private:
 713     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 714     /// make the right decision when generating code for different targets.
 715     const X86Subtarget *Subtarget;
 716     const X86RegisterInfo *RegInfo;
 717     const TargetData *TD;
 718
 719     /// X86StackPtr - X86 physical register used as stack ptr.
 720     unsigned X86StackPtr;
 721
 722     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 723     /// floating point ops.
 724     /// When SSE is available, use it for f32 operations.
 725     /// When SSE2 is available, use it for f64 operations.
 726     bool X86ScalarSSEf32;
 727     bool X86ScalarSSEf64;
 728
 729     /// LegalFPImmediates - A list of legal fp immediates.
 730     std::vector<APFloat> LegalFPImmediates;
 731
 732     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 733     /// select the specified FP immediate natively.
 734     void addLegalFPImmediate(const APFloat& Imm) {
 735       LegalFPImmediates.push_back(Imm);
 736     }
 737
 738     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 739                             CallingConv::ID CallConv, bool isVarArg,
 740                             const SmallVectorImpl<ISD::InputArg> &Ins,
 741                             DebugLoc dl, SelectionDAG &DAG,
 742                             SmallVectorImpl<SDValue> &InVals) const;
 743     SDValue LowerMemArgument(SDValue Chain,
 744                              CallingConv::ID CallConv,
 745                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 746                              DebugLoc dl, SelectionDAG &DAG,
 747                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 748                               unsigned i) const;
 749     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 750                              DebugLoc dl, SelectionDAG &DAG,
 751                              const CCValAssign &VA,
 752                              ISD::ArgFlagsTy Flags) const;
 753
 754     // Call lowering helpers.
 755
 756     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 757     /// for tail call optimization. Targets which want to do tail call
 758     /// optimization should implement this function.
 759     bool IsEligibleForTailCallOptimization(SDValue Callee,
 760                                            CallingConv::ID CalleeCC,
 761                                            bool isVarArg,
 762                                            bool isCalleeStructRet,
 763                                            bool isCallerStructRet,
 764                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 765                                     const SmallVectorImpl<SDValue> &OutVals,
 766                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 767                                            SelectionDAG& DAG) const;
 768     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 769     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 770                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 771                                 int FPDiff, DebugLoc dl) const;
 772
 773     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 774                                          SelectionDAG &DAG) const;
 775
 776     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 777                                                bool isSigned) const;
 778
 779     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 780                                    SelectionDAG &DAG) const;
 781     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 794                                int64_t Offset, SelectionDAG &DAG) const;
 795     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 800     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 811                       DebugLoc dl, SelectionDAG &DAG) const;
 812     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 838
 839     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 846
 847     // Utility functions to help LowerVECTOR_SHUFFLE
 848     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 849
 850     virtual SDValue
 851       LowerFormalArguments(SDValue Chain,
 852                            CallingConv::ID CallConv, bool isVarArg,
 853                            const SmallVectorImpl<ISD::InputArg> &Ins,
 854                            DebugLoc dl, SelectionDAG &DAG,
 855                            SmallVectorImpl<SDValue> &InVals) const;
 856     virtual SDValue
 857       LowerCall(SDValue Chain, SDValue Callee,
 858                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 859                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 860                 const SmallVectorImpl<SDValue> &OutVals,
 861                 const SmallVectorImpl<ISD::InputArg> &Ins,
 862                 DebugLoc dl, SelectionDAG &DAG,
 863                 SmallVectorImpl<SDValue> &InVals) const;
 864
 865     virtual SDValue
 866       LowerReturn(SDValue Chain,
 867                   CallingConv::ID CallConv, bool isVarArg,
 868                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 869                   const SmallVectorImpl<SDValue> &OutVals,
 870                   DebugLoc dl, SelectionDAG &DAG) const;
 871
 872     virtual bool isUsedByReturnOnly(SDNode *N) const;
 873
 874     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 875
 876     virtual EVT
 877     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 878                              ISD::NodeType ExtendKind) const;
 879
 880     virtual bool
 881     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 882                    bool isVarArg,
 883                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 884                    LLVMContext &Context) const;
 885
 886     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 887                                  SelectionDAG &DAG, unsigned NewOp) const;
 888
 889     /// Utility function to emit string processing sse4.2 instructions
 890     /// that return in xmm0.
 891     /// This takes the instruction to expand, the associated machine basic
 892     /// block, the number of args, and whether or not the second arg is
 893     /// in memory or not.
 894     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 895                                 unsigned argNum, bool inMem) const;
 896
 897     /// Utility functions to emit monitor and mwait instructions. These
 898     /// need to make sure that the arguments to the intrinsic are in the
 899     /// correct registers.
 900     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 901                                    MachineBasicBlock *BB) const;
 902     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 903
 904     /// Utility function to emit atomic bitwise operations (and, or, xor).
 905     /// It takes the bitwise instruction to expand, the associated machine basic
 906     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 907     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 908                                                     MachineInstr *BInstr,
 909                                                     MachineBasicBlock *BB,
 910                                                     unsigned regOpc,
 911                                                     unsigned immOpc,
 912                                                     unsigned loadOpc,
 913                                                     unsigned cxchgOpc,
 914                                                     unsigned notOpc,
 915                                                     unsigned EAXreg,
 916                                                     TargetRegisterClass *RC,
 917                                                     bool invSrc = false) const;
 918
 919     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 920                                                     MachineInstr *BInstr,
 921                                                     MachineBasicBlock *BB,
 922                                                     unsigned regOpcL,
 923                                                     unsigned regOpcH,
 924                                                     unsigned immOpcL,
 925                                                     unsigned immOpcH,
 926                                                     bool invSrc = false) const;
 927
 928     /// Utility function to emit atomic min and max.  It takes the min/max
 929     /// instruction to expand, the associated basic block, and the associated
 930     /// cmov opcode for moving the min or max value.
 931     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 932                                                           MachineBasicBlock *BB,
 933                                                         unsigned cmovOpc) const;
 934
 935     // Utility function to emit the low-level va_arg code for X86-64.
 936     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 937                        MachineInstr *MI,
 938                        MachineBasicBlock *MBB) const;
 939
 940     /// Utility function to emit the xmm reg save portion of va_start.
 941     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 942                                                    MachineInstr *BInstr,
 943                                                    MachineBasicBlock *BB) const;
 944
 945     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 946                                          MachineBasicBlock *BB) const;
 947
 948     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 949                                               MachineBasicBlock *BB) const;
 950
 951     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 952                                             MachineBasicBlock *BB,
 953                                             bool Is64Bit) const;
 954
 955     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 956                                           MachineBasicBlock *BB) const;
 957
 958     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 959                                           MachineBasicBlock *BB) const;
 960
 961     /// Emit nodes that will be selected as "test Op0,Op0", or something
 962     /// equivalent, for use with the given x86 condition code.
 963     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 964
 965     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 966     /// equivalent, for use with the given x86 condition code.
 967     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 968                     SelectionDAG &DAG) const;
 969   };
 970
 971   namespace X86 {
 972     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 973   }
 974 }
 975
 976 #endif    // X86ISELLOWERING_H