lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       CATCHRET,
 272
 273       // SjLj exception handling setjmp.
 274       EH_SJLJ_SETJMP,
 275
 276       // SjLj exception handling longjmp.
 277       EH_SJLJ_LONGJMP,
 278
 279       /// Tail call return. See X86TargetLowering::LowerCall for
 280       /// the list of operands.
 281       TC_RETURN,
 282
 283       // Vector move to low scalar and zero higher vector elements.
 284       VZEXT_MOVL,
 285
 286       // Vector integer zero-extend.
 287       VZEXT,
 288
 289       // Vector integer signed-extend.
 290       VSEXT,
 291
 292       // Vector integer truncate.
 293       VTRUNC,
 294       // Vector integer truncate with unsigned/signed saturation.
 295       VTRUNCUS, VTRUNCS,
 296
 297       // Vector FP extend.
 298       VFPEXT,
 299
 300       // Vector FP round.
 301       VFPROUND,
 302
 303       // Vector signed/unsigned integer to double.
 304       CVTDQ2PD, CVTUDQ2PD,
 305
 306       // 128-bit vector logical left / right shift
 307       VSHLDQ, VSRLDQ,
 308
 309       // Vector shift elements
 310       VSHL, VSRL, VSRA,
 311
 312       // Vector shift elements by immediate
 313       VSHLI, VSRLI, VSRAI,
 314
 315       // Vector packed double/float comparison.
 316       CMPP,
 317
 318       // Vector integer comparisons.
 319       PCMPEQ, PCMPGT,
 320       // Vector integer comparisons, the result is in a mask vector.
 321       PCMPEQM, PCMPGTM,
 322
 323       /// Vector comparison generating mask bits for fp and
 324       /// integer signed and unsigned data types.
 325       CMPM,
 326       CMPMU,
 327       // Vector comparison with rounding mode for FP values
 328       CMPM_RND,
 329
 330       // Arithmetic operations with FLAGS results.
 331       ADD, SUB, ADC, SBB, SMUL,
 332       INC, DEC, OR, XOR, AND,
 333
 334       BEXTR,  // Bit field extract
 335
 336       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 337
 338       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 339       SMUL8, UMUL8,
 340
 341       // 8-bit divrem that zero-extend the high result (AH).
 342       UDIVREM8_ZEXT_HREG,
 343       SDIVREM8_SEXT_HREG,
 344
 345       // X86-specific multiply by immediate.
 346       MUL_IMM,
 347
 348       // Vector bitwise comparisons.
 349       PTEST,
 350
 351       // Vector packed fp sign bitwise comparisons.
 352       TESTP,
 353
 354       // Vector "test" in AVX-512, the result is in a mask vector.
 355       TESTM,
 356       TESTNM,
 357
 358       // OR/AND test for masks
 359       KORTEST,
 360       KTEST,
 361
 362       // Several flavors of instructions with vector shuffle behaviors.
 363       PACKSS,
 364       PACKUS,
 365       // Intra-lane alignr
 366       PALIGNR,
 367       // AVX512 inter-lane alignr
 368       VALIGN,
 369       PSHUFD,
 370       PSHUFHW,
 371       PSHUFLW,
 372       SHUFP,
 373       //Shuffle Packed Values at 128-bit granularity
 374       SHUF128,
 375       MOVDDUP,
 376       MOVSHDUP,
 377       MOVSLDUP,
 378       MOVLHPS,
 379       MOVLHPD,
 380       MOVHLPS,
 381       MOVLPS,
 382       MOVLPD,
 383       MOVSD,
 384       MOVSS,
 385       UNPCKL,
 386       UNPCKH,
 387       VPERMILPV,
 388       VPERMILPI,
 389       VPERMV,
 390       VPERMV3,
 391       VPERMIV3,
 392       VPERMI,
 393       VPERM2X128,
 394       //Fix Up Special Packed Float32/64 values
 395       VFIXUPIMM,
 396       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 397       VRANGE,
 398       // Reduce - Perform Reduction Transformation on scalar\packed FP
 399       VREDUCE,
 400       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 401       VRNDSCALE,
 402       // Broadcast scalar to vector
 403       VBROADCAST,
 404       // Broadcast subvector to vector
 405       SUBV_BROADCAST,
 406       // Insert/Extract vector element
 407       VINSERT,
 408       VEXTRACT,
 409
 410       /// SSE4A Extraction and Insertion.
 411       EXTRQI, INSERTQI,
 412
 413       // Vector multiply packed unsigned doubleword integers
 414       PMULUDQ,
 415       // Vector multiply packed signed doubleword integers
 416       PMULDQ,
 417       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 418       MULHRS,
 419       // Multiply and Add Packed Integers
 420       VPMADDUBSW, VPMADDWD,
 421       // FMA nodes
 422       FMADD,
 423       FNMADD,
 424       FMSUB,
 425       FNMSUB,
 426       FMADDSUB,
 427       FMSUBADD,
 428       // FMA with rounding mode
 429       FMADD_RND,
 430       FNMADD_RND,
 431       FMSUB_RND,
 432       FNMSUB_RND,
 433       FMADDSUB_RND,
 434       FMSUBADD_RND,
 435
 436       // Compress and expand
 437       COMPRESS,
 438       EXPAND,
 439
 440       //Convert Unsigned/Integer to Scalar Floating-Point Value
 441       //with rounding mode
 442       SINT_TO_FP_RND,
 443       UINT_TO_FP_RND,
 444
 445       // Vector float/double to signed/unsigned integer.
 446       FP_TO_SINT_RND, FP_TO_UINT_RND,
 447       // Save xmm argument registers to the stack, according to %al. An operator
 448       // is needed so that this can be expanded with control flow.
 449       VASTART_SAVE_XMM_REGS,
 450
 451       // Windows's _chkstk call to do stack probing.
 452       WIN_ALLOCA,
 453
 454       // For allocating variable amounts of stack space when using
 455       // segmented stacks. Check if the current stacklet has enough space, and
 456       // falls back to heap allocation if not.
 457       SEG_ALLOCA,
 458
 459       // Memory barrier
 460       MEMBARRIER,
 461       MFENCE,
 462       SFENCE,
 463       LFENCE,
 464
 465       // Store FP status word into i16 register.
 466       FNSTSW16r,
 467
 468       // Store contents of %ah into %eflags.
 469       SAHF,
 470
 471       // Get a random integer and indicate whether it is valid in CF.
 472       RDRAND,
 473
 474       // Get a NIST SP800-90B & C compliant random integer and
 475       // indicate whether it is valid in CF.
 476       RDSEED,
 477
 478       PCMPISTRI,
 479       PCMPESTRI,
 480
 481       // Test if in transactional execution.
 482       XTEST,
 483
 484       // ERI instructions
 485       RSQRT28, RCP28, EXP2,
 486
 487       // Compare and swap.
 488       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 489       LCMPXCHG8_DAG,
 490       LCMPXCHG16_DAG,
 491
 492       // Load, scalar_to_vector, and zero extend.
 493       VZEXT_LOAD,
 494
 495       // Store FP control world into i16 memory.
 496       FNSTCW16m,
 497
 498       /// This instruction implements FP_TO_SINT with the
 499       /// integer destination in memory and a FP reg source.  This corresponds
 500       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 501       /// has two inputs (token chain and address) and two outputs (int value
 502       /// and token chain).
 503       FP_TO_INT16_IN_MEM,
 504       FP_TO_INT32_IN_MEM,
 505       FP_TO_INT64_IN_MEM,
 506
 507       /// This instruction implements SINT_TO_FP with the
 508       /// integer source in memory and FP reg result.  This corresponds to the
 509       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 510       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 511       /// also produces a flag).
 512       FILD,
 513       FILD_FLAG,
 514
 515       /// This instruction implements an extending load to FP stack slots.
 516       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 517       /// operand, ptr to load from, and a ValueType node indicating the type
 518       /// to load to.
 519       FLD,
 520
 521       /// This instruction implements a truncating store to FP stack
 522       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 523       /// chain operand, value to store, address, and a ValueType to store it
 524       /// as.
 525       FST,
 526
 527       /// This instruction grabs the address of the next argument
 528       /// from a va_list. (reads and modifies the va_list in memory)
 529       VAARG_64
 530
 531       // WARNING: Do not add anything in the end unless you want the node to
 532       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 533       // thought as target memory ops!
 534     };
 535   }
 536
 537   /// Define some predicates that are used for node matching.
 538   namespace X86 {
 539     /// Return true if the specified
 540     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 541     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 542     bool isVEXTRACT128Index(SDNode *N);
 543
 544     /// Return true if the specified
 545     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 546     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 547     bool isVINSERT128Index(SDNode *N);
 548
 549     /// Return true if the specified
 550     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 551     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 552     bool isVEXTRACT256Index(SDNode *N);
 553
 554     /// Return true if the specified
 555     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 556     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 557     bool isVINSERT256Index(SDNode *N);
 558
 559     /// Return the appropriate
 560     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 561     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 562     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 563
 564     /// Return the appropriate
 565     /// immediate to insert at the specified INSERT_SUBVECTOR index
 566     /// with VINSERTF128, VINSERT128 instructions.
 567     unsigned getInsertVINSERT128Immediate(SDNode *N);
 568
 569     /// Return the appropriate
 570     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 571     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 572     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 573
 574     /// Return the appropriate
 575     /// immediate to insert at the specified INSERT_SUBVECTOR index
 576     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 577     unsigned getInsertVINSERT256Immediate(SDNode *N);
 578
 579     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 580     bool isZeroNode(SDValue Elt);
 581
 582     /// Returns true of the given offset can be
 583     /// fit into displacement field of the instruction.
 584     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 585                                       bool hasSymbolicDisplacement = true);
 586
 587
 588     /// Determines whether the callee is required to pop its
 589     /// own arguments. Callee pop is necessary to support tail calls.
 590     bool isCalleePop(CallingConv::ID CallingConv,
 591                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 592
 593     /// AVX512 static rounding constants.  These need to match the values in
 594     /// avx512fintrin.h.
 595     enum STATIC_ROUNDING {
 596       TO_NEAREST_INT = 0,
 597       TO_NEG_INF = 1,
 598       TO_POS_INF = 2,
 599       TO_ZERO = 3,
 600       CUR_DIRECTION = 4
 601     };
 602   }
 603
 604   //===--------------------------------------------------------------------===//
 605   //  X86 Implementation of the TargetLowering interface
 606   class X86TargetLowering final : public TargetLowering {
 607   public:
 608     explicit X86TargetLowering(const X86TargetMachine &TM,
 609                                const X86Subtarget &STI);
 610
 611     unsigned getJumpTableEncoding() const override;
 612     bool useSoftFloat() const override;
 613
 614     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 615       return MVT::i8;
 616     }
 617
 618     const MCExpr *
 619     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 620                               const MachineBasicBlock *MBB, unsigned uid,
 621                               MCContext &Ctx) const override;
 622
 623     /// Returns relocation base for the given PIC jumptable.
 624     SDValue getPICJumpTableRelocBase(SDValue Table,
 625                                      SelectionDAG &DAG) const override;
 626     const MCExpr *
 627     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 628                                  unsigned JTI, MCContext &Ctx) const override;
 629
 630     /// Return the desired alignment for ByVal aggregate
 631     /// function arguments in the caller parameter area. For X86, aggregates
 632     /// that contains are placed at 16-byte boundaries while the rest are at
 633     /// 4-byte boundaries.
 634     unsigned getByValTypeAlignment(Type *Ty,
 635                                    const DataLayout &DL) const override;
 636
 637     /// Returns the target specific optimal type for load
 638     /// and store operations as a result of memset, memcpy, and memmove
 639     /// lowering. If DstAlign is zero that means it's safe to destination
 640     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 641     /// means there isn't a need to check it against alignment requirement,
 642     /// probably because the source does not need to be loaded. If 'IsMemset' is
 643     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 644     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 645     /// source is constant so it does not need to be loaded.
 646     /// It returns EVT::Other if the type should be determined using generic
 647     /// target-independent logic.
 648     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 649                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 650                             MachineFunction &MF) const override;
 651
 652     /// Returns true if it's safe to use load / store of the
 653     /// specified type to expand memcpy / memset inline. This is mostly true
 654     /// for all types except for some special cases. For example, on X86
 655     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 656     /// also does type conversion. Note the specified type doesn't have to be
 657     /// legal as the hook is used before type legalization.
 658     bool isSafeMemOpType(MVT VT) const override;
 659
 660     /// Returns true if the target allows unaligned memory accesses of the
 661     /// specified type. Returns whether it is "fast" in the last argument.
 662     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 663                                        bool *Fast) const override;
 664
 665     /// Provide custom lowering hooks for some operations.
 666     ///
 667     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 668
 669     /// Replace the results of node with an illegal result
 670     /// type with new values built out of custom code.
 671     ///
 672     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 673                             SelectionDAG &DAG) const override;
 674
 675
 676     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 677
 678     /// Return true if the target has native support for
 679     /// the specified value type and it is 'desirable' to use the type for the
 680     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 681     /// instruction encodings are longer and some i16 instructions are slow.
 682     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 683
 684     /// Return true if the target has native support for the
 685     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 686     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 687     /// and some i16 instructions are slow.
 688     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 689
 690     MachineBasicBlock *
 691       EmitInstrWithCustomInserter(MachineInstr *MI,
 692                                   MachineBasicBlock *MBB) const override;
 693
 694
 695     /// This method returns the name of a target specific DAG node.
 696     const char *getTargetNodeName(unsigned Opcode) const override;
 697
 698     bool isCheapToSpeculateCttz() const override;
 699
 700     bool isCheapToSpeculateCtlz() const override;
 701
 702     /// Return the value type to use for ISD::SETCC.
 703     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 704                            EVT VT) const override;
 705
 706     /// Determine which of the bits specified in Mask are known to be either
 707     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 708     void computeKnownBitsForTargetNode(const SDValue Op,
 709                                        APInt &KnownZero,
 710                                        APInt &KnownOne,
 711                                        const SelectionDAG &DAG,
 712                                        unsigned Depth = 0) const override;
 713
 714     /// Determine the number of bits in the operation that are sign bits.
 715     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 716                                              const SelectionDAG &DAG,
 717                                              unsigned Depth) const override;
 718
 719     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 720                         int64_t &Offset) const override;
 721
 722     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 723
 724     bool ExpandInlineAsm(CallInst *CI) const override;
 725
 726     ConstraintType getConstraintType(StringRef Constraint) const override;
 727
 728     /// Examine constraint string and operand type and determine a weight value.
 729     /// The operand object must already have been set up with the operand type.
 730     ConstraintWeight
 731       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 732                                      const char *constraint) const override;
 733
 734     const char *LowerXConstraint(EVT ConstraintVT) const override;
 735
 736     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 737     /// add anything to Ops. If hasMemory is true it means one of the asm
 738     /// constraint of the inline asm instruction being processed is 'm'.
 739     void LowerAsmOperandForConstraint(SDValue Op,
 740                                       std::string &Constraint,
 741                                       std::vector<SDValue> &Ops,
 742                                       SelectionDAG &DAG) const override;
 743
 744     unsigned
 745     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 746       if (ConstraintCode == "i")
 747         return InlineAsm::Constraint_i;
 748       else if (ConstraintCode == "o")
 749         return InlineAsm::Constraint_o;
 750       else if (ConstraintCode == "v")
 751         return InlineAsm::Constraint_v;
 752       else if (ConstraintCode == "X")
 753         return InlineAsm::Constraint_X;
 754       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 755     }
 756
 757     /// Given a physical register constraint
 758     /// (e.g. {edx}), return the register number and the register class for the
 759     /// register.  This should only be used for C_Register constraints.  On
 760     /// error, this returns a register number of 0.
 761     std::pair<unsigned, const TargetRegisterClass *>
 762     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 763                                  StringRef Constraint, MVT VT) const override;
 764
 765     /// Return true if the addressing mode represented
 766     /// by AM is legal for this target, for a load/store of the specified type.
 767     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 768                                Type *Ty, unsigned AS) const override;
 769
 770     /// Return true if the specified immediate is legal
 771     /// icmp immediate, that is the target has icmp instructions which can
 772     /// compare a register against the immediate without having to materialize
 773     /// the immediate into a register.
 774     bool isLegalICmpImmediate(int64_t Imm) const override;
 775
 776     /// Return true if the specified immediate is legal
 777     /// add immediate, that is the target has add instructions which can
 778     /// add a register and the immediate without having to materialize
 779     /// the immediate into a register.
 780     bool isLegalAddImmediate(int64_t Imm) const override;
 781
 782     /// \brief Return the cost of the scaling factor used in the addressing
 783     /// mode represented by AM for this target, for a load/store
 784     /// of the specified type.
 785     /// If the AM is supported, the return value must be >= 0.
 786     /// If the AM is not supported, it returns a negative value.
 787     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 788                              unsigned AS) const override;
 789
 790     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 791
 792     /// Return true if it's free to truncate a value of
 793     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 794     /// register EAX to i16 by referencing its sub-register AX.
 795     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 796     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 797
 798     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 799
 800     /// Return true if any actual instruction that defines a
 801     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 802     /// register. This does not necessarily include registers defined in
 803     /// unknown ways, such as incoming arguments, or copies from unknown
 804     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 805     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 806     /// all instructions that define 32-bit values implicit zero-extend the
 807     /// result out to 64 bits.
 808     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 809     bool isZExtFree(EVT VT1, EVT VT2) const override;
 810     bool isZExtFree(SDValue Val, EVT VT2) const override;
 811
 812     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 813     /// extend node) is profitable.
 814     bool isVectorLoadExtDesirable(SDValue) const override;
 815
 816     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 817     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 818     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 819     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 820
 821     /// Return true if it's profitable to narrow
 822     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 823     /// from i32 to i8 but not from i32 to i16.
 824     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 825
 826     /// Returns true if the target can instruction select the
 827     /// specified FP immediate natively. If false, the legalizer will
 828     /// materialize the FP immediate as a load from a constant pool.
 829     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 830
 831     /// Targets can use this to indicate that they only support *some*
 832     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 833     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 834     /// be legal.
 835     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 836                             EVT VT) const override;
 837
 838     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 839     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 840     /// replace a VAND with a constant pool entry.
 841     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 842                                 EVT VT) const override;
 843
 844     /// If true, then instruction selection should
 845     /// seek to shrink the FP constant of the specified type to a smaller type
 846     /// in order to save space and / or reduce runtime.
 847     bool ShouldShrinkFPConstant(EVT VT) const override {
 848       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 849       // expensive than a straight movsd. On the other hand, it's important to
 850       // shrink long double fp constant since fldt is very slow.
 851       return !X86ScalarSSEf64 || VT == MVT::f80;
 852     }
 853
 854     /// Return true if we believe it is correct and profitable to reduce the
 855     /// load node to a smaller type.
 856     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 857                                EVT NewVT) const override;
 858
 859     /// Return true if the specified scalar FP type is computed in an SSE
 860     /// register, not on the X87 floating point stack.
 861     bool isScalarFPTypeInSSEReg(EVT VT) const {
 862       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 863       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 864     }
 865
 866     /// \brief Returns true if it is beneficial to convert a load of a constant
 867     /// to just the constant itself.
 868     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 869                                            Type *Ty) const override;
 870
 871     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 872     /// with this index.
 873     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 874
 875     /// Intel processors have a unified instruction and data cache
 876     const char * getClearCacheBuiltinName() const override {
 877       return nullptr; // nothing to do, move along.
 878     }
 879
 880     unsigned getRegisterByName(const char* RegName, EVT VT,
 881                                SelectionDAG &DAG) const override;
 882
 883     /// This method returns a target specific FastISel object,
 884     /// or null if the target does not support "fast" ISel.
 885     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 886                              const TargetLibraryInfo *libInfo) const override;
 887
 888     /// Return true if the target stores stack protector cookies at a fixed
 889     /// offset in some non-standard address space, and populates the address
 890     /// space and offset as appropriate.
 891     bool getStackCookieLocation(unsigned &AddressSpace,
 892                                 unsigned &Offset) const override;
 893
 894     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 895                       SelectionDAG &DAG) const;
 896
 897     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 898
 899     bool useLoadStackGuardNode() const override;
 900     /// \brief Customize the preferred legalization strategy for certain types.
 901     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 902
 903     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 904
 905   protected:
 906     std::pair<const TargetRegisterClass *, uint8_t>
 907     findRepresentativeClass(const TargetRegisterInfo *TRI,
 908                             MVT VT) const override;
 909
 910   private:
 911     /// Keep a pointer to the X86Subtarget around so that we can
 912     /// make the right decision when generating code for different targets.
 913     const X86Subtarget *Subtarget;
 914     const DataLayout *TD;
 915
 916     /// Select between SSE or x87 floating point ops.
 917     /// When SSE is available, use it for f32 operations.
 918     /// When SSE2 is available, use it for f64 operations.
 919     bool X86ScalarSSEf32;
 920     bool X86ScalarSSEf64;
 921
 922     /// A list of legal FP immediates.
 923     std::vector<APFloat> LegalFPImmediates;
 924
 925     /// Indicate that this x86 target can instruction
 926     /// select the specified FP immediate natively.
 927     void addLegalFPImmediate(const APFloat& Imm) {
 928       LegalFPImmediates.push_back(Imm);
 929     }
 930
 931     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 932                             CallingConv::ID CallConv, bool isVarArg,
 933                             const SmallVectorImpl<ISD::InputArg> &Ins,
 934                             SDLoc dl, SelectionDAG &DAG,
 935                             SmallVectorImpl<SDValue> &InVals) const;
 936     SDValue LowerMemArgument(SDValue Chain,
 937                              CallingConv::ID CallConv,
 938                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 939                              SDLoc dl, SelectionDAG &DAG,
 940                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 941                               unsigned i) const;
 942     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 943                              SDLoc dl, SelectionDAG &DAG,
 944                              const CCValAssign &VA,
 945                              ISD::ArgFlagsTy Flags) const;
 946
 947     // Call lowering helpers.
 948
 949     /// Check whether the call is eligible for tail call optimization. Targets
 950     /// that want to do tail call optimization should implement this function.
 951     bool IsEligibleForTailCallOptimization(SDValue Callee,
 952                                            CallingConv::ID CalleeCC,
 953                                            bool isVarArg,
 954                                            bool isCalleeStructRet,
 955                                            bool isCallerStructRet,
 956                                            Type *RetTy,
 957                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 958                                     const SmallVectorImpl<SDValue> &OutVals,
 959                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 960                                            SelectionDAG& DAG) const;
 961     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 962     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 963                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 964                                 int FPDiff, SDLoc dl) const;
 965
 966     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 967                                          SelectionDAG &DAG) const;
 968
 969     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 970                                                bool isSigned,
 971                                                bool isReplace) const;
 972
 973     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 980
 981     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 985                                int64_t Offset, SelectionDAG &DAG) const;
 986     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 998                       SDLoc dl, SelectionDAG &DAG) const;
 999     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerCATCHRET(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1019
1020     SDValue
1021       LowerFormalArguments(SDValue Chain,
1022                            CallingConv::ID CallConv, bool isVarArg,
1023                            const SmallVectorImpl<ISD::InputArg> &Ins,
1024                            SDLoc dl, SelectionDAG &DAG,
1025                            SmallVectorImpl<SDValue> &InVals) const override;
1026     SDValue LowerCall(CallLoweringInfo &CLI,
1027                       SmallVectorImpl<SDValue> &InVals) const override;
1028
1029     SDValue LowerReturn(SDValue Chain,
1030                         CallingConv::ID CallConv, bool isVarArg,
1031                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1032                         const SmallVectorImpl<SDValue> &OutVals,
1033                         SDLoc dl, SelectionDAG &DAG) const override;
1034
1035     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1036
1037     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1038
1039     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1040                                  ISD::NodeType ExtendKind) const override;
1041
1042     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1043                         bool isVarArg,
1044                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1045                         LLVMContext &Context) const override;
1046
1047     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1048
1049     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1050     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1051     TargetLoweringBase::AtomicRMWExpansionKind
1052     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1053
1054     LoadInst *
1055     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1056
1057     bool needsCmpXchgNb(Type *MemType) const;
1058
1059     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1060     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1061     /// expand, the associated machine basic block, and the associated X86
1062     /// opcodes for reg/reg.
1063     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1064                                            MachineBasicBlock *MBB) const;
1065
1066     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1067     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1068     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1069                                                MachineBasicBlock *MBB) const;
1070
1071     // Utility function to emit the low-level va_arg code for X86-64.
1072     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1073                        MachineInstr *MI,
1074                        MachineBasicBlock *MBB) const;
1075
1076     /// Utility function to emit the xmm reg save portion of va_start.
1077     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1078                                                    MachineInstr *BInstr,
1079                                                    MachineBasicBlock *BB) const;
1080
1081     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1082                                          MachineBasicBlock *BB) const;
1083
1084     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1085                                            MachineBasicBlock *BB) const;
1086
1087     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1088                                               MachineBasicBlock *BB) const;
1089
1090     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1091                                             MachineBasicBlock *BB) const;
1092
1093     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1094                                           MachineBasicBlock *BB) const;
1095
1096     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1097                                           MachineBasicBlock *BB) const;
1098
1099     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1100                                         MachineBasicBlock *MBB) const;
1101
1102     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1103                                          MachineBasicBlock *MBB) const;
1104
1105     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1106                                      MachineBasicBlock *MBB) const;
1107
1108     /// Emit nodes that will be selected as "test Op0,Op0", or something
1109     /// equivalent, for use with the given x86 condition code.
1110     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1111                      SelectionDAG &DAG) const;
1112
1113     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1114     /// equivalent, for use with the given x86 condition code.
1115     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1116                     SelectionDAG &DAG) const;
1117
1118     /// Convert a comparison if required by the subtarget.
1119     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1120
1121     /// Use rsqrt* to speed up sqrt calculations.
1122     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1123                              unsigned &RefinementSteps,
1124                              bool &UseOneConstNR) const override;
1125
1126     /// Use rcp* to speed up fdiv calculations.
1127     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1128                              unsigned &RefinementSteps) const override;
1129
1130     /// Reassociate floating point divisions into multiply by reciprocal.
1131     unsigned combineRepeatedFPDivisors() const override;
1132   };
1133
1134   namespace X86 {
1135     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1136                              const TargetLibraryInfo *libInfo);
1137   }
1138 }
1139
1140 #endif    // X86ISELLOWERING_H