lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDV - Blend where the selector is a register.
 191       BLENDV,
 192
 193       /// BLENDI - Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       // SUBUS - Integer sub with unsigned saturation.
 197       SUBUS,
 198
 199       /// HADD - Integer horizontal add.
 200       HADD,
 201
 202       /// HSUB - Integer horizontal sub.
 203       HSUB,
 204
 205       /// FHADD - Floating point horizontal add.
 206       FHADD,
 207
 208       /// FHSUB - Floating point horizontal sub.
 209       FHSUB,
 210
 211       /// UMAX, UMIN - Unsigned integer max and min.
 212       UMAX, UMIN,
 213
 214       /// SMAX, SMIN - Signed integer max and min.
 215       SMAX, SMIN,
 216
 217       /// FMAX, FMIN - Floating point max and min.
 218       ///
 219       FMAX, FMIN,
 220
 221       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 222       FMAXC, FMINC,
 223
 224       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 225       /// approximation.  Note that these typically require refinement
 226       /// in order to obtain suitable precision.
 227       FRSQRT, FRCP,
 228
 229       // TLSADDR - Thread Local Storage.
 230       TLSADDR,
 231
 232       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 233       // of the TLS block for the current module.
 234       TLSBASEADDR,
 235
 236       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 237       // thunk at the address from an earlier relocation.
 238       TLSCALL,
 239
 240       // EH_RETURN - Exception Handling helpers.
 241       EH_RETURN,
 242
 243       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 244       EH_SJLJ_SETJMP,
 245
 246       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 247       EH_SJLJ_LONGJMP,
 248
 249       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 250       /// the list of operands.
 251       TC_RETURN,
 252
 253       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 254       VZEXT_MOVL,
 255
 256       // VZEXT - Vector integer zero-extend.
 257       VZEXT,
 258
 259       // VSEXT - Vector integer signed-extend.
 260       VSEXT,
 261
 262       // VTRUNC - Vector integer truncate.
 263       VTRUNC,
 264
 265       // VTRUNC - Vector integer truncate with mask.
 266       VTRUNCM,
 267
 268       // VFPEXT - Vector FP extend.
 269       VFPEXT,
 270
 271       // VFPROUND - Vector FP round.
 272       VFPROUND,
 273
 274       // VSHL, VSRL - 128-bit vector logical left / right shift
 275       VSHLDQ, VSRLDQ,
 276
 277       // VSHL, VSRL, VSRA - Vector shift elements
 278       VSHL, VSRL, VSRA,
 279
 280       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 281       VSHLI, VSRLI, VSRAI,
 282
 283       // CMPP - Vector packed double/float comparison.
 284       CMPP,
 285
 286       // PCMP* - Vector integer comparisons.
 287       PCMPEQ, PCMPGT,
 288       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 289       PCMPEQM, PCMPGTM,
 290
 291       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 292       /// integer signed and unsigned data types.
 293       CMPM,
 294       CMPMU,
 295
 296       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 297       ADD, SUB, ADC, SBB, SMUL,
 298       INC, DEC, OR, XOR, AND,
 299
 300       BEXTR,  // BEXTR - Bit field extract
 301
 302       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 303
 304       // MUL_IMM - X86 specific multiply by immediate.
 305       MUL_IMM,
 306
 307       // PTEST - Vector bitwise comparisons.
 308       PTEST,
 309
 310       // TESTP - Vector packed fp sign bitwise comparisons.
 311       TESTP,
 312
 313       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 314       TESTM,
 315       TESTNM,
 316
 317       // OR/AND test for masks
 318       KORTEST,
 319
 320       // Several flavors of instructions with vector shuffle behaviors.
 321       PACKSS,
 322       PACKUS,
 323       // Intra-lane alignr
 324       PALIGNR,
 325       // AVX512 inter-lane alignr
 326       VALIGN,
 327       PSHUFD,
 328       PSHUFHW,
 329       PSHUFLW,
 330       SHUFP,
 331       MOVDDUP,
 332       MOVSHDUP,
 333       MOVSLDUP,
 334       MOVLHPS,
 335       MOVLHPD,
 336       MOVHLPS,
 337       MOVLPS,
 338       MOVLPD,
 339       MOVSD,
 340       MOVSS,
 341       UNPCKL,
 342       UNPCKH,
 343       VPERMILP,
 344       VPERMV,
 345       VPERMV3,
 346       VPERMIV3,
 347       VPERMI,
 348       VPERM2X128,
 349       VBROADCAST,
 350       // masked broadcast
 351       VBROADCASTM,
 352       // Insert/Extract vector element
 353       VINSERT,
 354       VEXTRACT,
 355
 356       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 357       PMULUDQ,
 358       // PMULUDQ - Vector multiply packed signed doubleword integers
 359       PMULDQ,
 360
 361       // FMA nodes
 362       FMADD,
 363       FNMADD,
 364       FMSUB,
 365       FNMSUB,
 366       FMADDSUB,
 367       FMSUBADD,
 368
 369       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 370       // according to %al. An operator is needed so that this can be expanded
 371       // with control flow.
 372       VASTART_SAVE_XMM_REGS,
 373
 374       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 375       WIN_ALLOCA,
 376
 377       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 378       // segmented stacks. Check if the current stacklet has enough space, and
 379       // falls back to heap allocation if not.
 380       SEG_ALLOCA,
 381
 382       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 383       WIN_FTOL,
 384
 385       // Memory barrier
 386       MEMBARRIER,
 387       MFENCE,
 388       SFENCE,
 389       LFENCE,
 390
 391       // FNSTSW16r - Store FP status word into i16 register.
 392       FNSTSW16r,
 393
 394       // SAHF - Store contents of %ah into %eflags.
 395       SAHF,
 396
 397       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 398       RDRAND,
 399
 400       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 401       // indicate whether it is valid in CF.
 402       RDSEED,
 403
 404       // PCMP*STRI
 405       PCMPISTRI,
 406       PCMPESTRI,
 407
 408       // XTEST - Test if in transactional execution.
 409       XTEST,
 410
 411       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 412       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 413       LCMPXCHG8_DAG,
 414       LCMPXCHG16_DAG,
 415
 416       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 417       VZEXT_LOAD,
 418
 419       // FNSTCW16m - Store FP control world into i16 memory.
 420       FNSTCW16m,
 421
 422       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 423       /// integer destination in memory and a FP reg source.  This corresponds
 424       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 425       /// has two inputs (token chain and address) and two outputs (int value
 426       /// and token chain).
 427       FP_TO_INT16_IN_MEM,
 428       FP_TO_INT32_IN_MEM,
 429       FP_TO_INT64_IN_MEM,
 430
 431       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 432       /// integer source in memory and FP reg result.  This corresponds to the
 433       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 434       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 435       /// also produces a flag).
 436       FILD,
 437       FILD_FLAG,
 438
 439       /// FLD - This instruction implements an extending load to FP stack slots.
 440       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 441       /// operand, ptr to load from, and a ValueType node indicating the type
 442       /// to load to.
 443       FLD,
 444
 445       /// FST - This instruction implements a truncating store to FP stack
 446       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 447       /// chain operand, value to store, address, and a ValueType to store it
 448       /// as.
 449       FST,
 450
 451       /// VAARG_64 - This instruction grabs the address of the next argument
 452       /// from a va_list. (reads and modifies the va_list in memory)
 453       VAARG_64
 454
 455       // WARNING: Do not add anything in the end unless you want the node to
 456       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 457       // thought as target memory ops!
 458     };
 459   }
 460
 461   /// Define some predicates that are used for node matching.
 462   namespace X86 {
 463     /// isVEXTRACT128Index - Return true if the specified
 464     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 465     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 466     bool isVEXTRACT128Index(SDNode *N);
 467
 468     /// isVINSERT128Index - Return true if the specified
 469     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 470     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 471     bool isVINSERT128Index(SDNode *N);
 472
 473     /// isVEXTRACT256Index - Return true if the specified
 474     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 475     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 476     bool isVEXTRACT256Index(SDNode *N);
 477
 478     /// isVINSERT256Index - Return true if the specified
 479     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 480     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 481     bool isVINSERT256Index(SDNode *N);
 482
 483     /// getExtractVEXTRACT128Immediate - Return the appropriate
 484     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 485     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 486     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 487
 488     /// getInsertVINSERT128Immediate - Return the appropriate
 489     /// immediate to insert at the specified INSERT_SUBVECTOR index
 490     /// with VINSERTF128, VINSERT128 instructions.
 491     unsigned getInsertVINSERT128Immediate(SDNode *N);
 492
 493     /// getExtractVEXTRACT256Immediate - Return the appropriate
 494     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 495     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 496     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 497
 498     /// getInsertVINSERT256Immediate - Return the appropriate
 499     /// immediate to insert at the specified INSERT_SUBVECTOR index
 500     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 501     unsigned getInsertVINSERT256Immediate(SDNode *N);
 502
 503     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 504     /// constant +0.0.
 505     bool isZeroNode(SDValue Elt);
 506
 507     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 508     /// fit into displacement field of the instruction.
 509     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 510                                       bool hasSymbolicDisplacement = true);
 511
 512
 513     /// isCalleePop - Determines whether the callee is required to pop its
 514     /// own arguments. Callee pop is necessary to support tail calls.
 515     bool isCalleePop(CallingConv::ID CallingConv,
 516                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 517   }
 518
 519   //===--------------------------------------------------------------------===//
 520   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 521   class X86TargetLowering final : public TargetLowering {
 522   public:
 523     explicit X86TargetLowering(X86TargetMachine &TM);
 524
 525     unsigned getJumpTableEncoding() const override;
 526
 527     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 528
 529     const MCExpr *
 530     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 531                               const MachineBasicBlock *MBB, unsigned uid,
 532                               MCContext &Ctx) const override;
 533
 534     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 535     /// jumptable.
 536     SDValue getPICJumpTableRelocBase(SDValue Table,
 537                                      SelectionDAG &DAG) const override;
 538     const MCExpr *
 539     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 540                                  unsigned JTI, MCContext &Ctx) const override;
 541
 542     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 543     /// function arguments in the caller parameter area. For X86, aggregates
 544     /// that contains are placed at 16-byte boundaries while the rest are at
 545     /// 4-byte boundaries.
 546     unsigned getByValTypeAlignment(Type *Ty) const override;
 547
 548     /// getOptimalMemOpType - Returns the target specific optimal type for load
 549     /// and store operations as a result of memset, memcpy, and memmove
 550     /// lowering. If DstAlign is zero that means it's safe to destination
 551     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 552     /// means there isn't a need to check it against alignment requirement,
 553     /// probably because the source does not need to be loaded. If 'IsMemset' is
 554     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 555     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 556     /// source is constant so it does not need to be loaded.
 557     /// It returns EVT::Other if the type should be determined using generic
 558     /// target-independent logic.
 559     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 560                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 561                             MachineFunction &MF) const override;
 562
 563     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 564     /// specified type to expand memcpy / memset inline. This is mostly true
 565     /// for all types except for some special cases. For example, on X86
 566     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 567     /// also does type conversion. Note the specified type doesn't have to be
 568     /// legal as the hook is used before type legalization.
 569     bool isSafeMemOpType(MVT VT) const override;
 570
 571     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 572     /// unaligned memory accesses. of the specified type. Returns whether it
 573     /// is "fast" by reference in the second argument.
 574     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 575                                        bool *Fast) const override;
 576
 577     /// LowerOperation - Provide custom lowering hooks for some operations.
 578     ///
 579     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 580
 581     /// ReplaceNodeResults - Replace the results of node with an illegal result
 582     /// type with new values built out of custom code.
 583     ///
 584     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 585                             SelectionDAG &DAG) const override;
 586
 587
 588     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 589
 590     /// isTypeDesirableForOp - Return true if the target has native support for
 591     /// the specified value type and it is 'desirable' to use the type for the
 592     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 593     /// instruction encodings are longer and some i16 instructions are slow.
 594     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 595
 596     /// isTypeDesirable - Return true if the target has native support for the
 597     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 598     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 599     /// and some i16 instructions are slow.
 600     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 601
 602     MachineBasicBlock *
 603       EmitInstrWithCustomInserter(MachineInstr *MI,
 604                                   MachineBasicBlock *MBB) const override;
 605
 606
 607     /// getTargetNodeName - This method returns the name of a target specific
 608     /// DAG node.
 609     const char *getTargetNodeName(unsigned Opcode) const override;
 610
 611     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 612     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 613
 614     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 615     /// in Mask are known to be either zero or one and return them in the
 616     /// KnownZero/KnownOne bitsets.
 617     void computeKnownBitsForTargetNode(const SDValue Op,
 618                                        APInt &KnownZero,
 619                                        APInt &KnownOne,
 620                                        const SelectionDAG &DAG,
 621                                        unsigned Depth = 0) const override;
 622
 623     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 624     // operation that are sign bits.
 625     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 626                                              const SelectionDAG &DAG,
 627                                              unsigned Depth) const override;
 628
 629     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 630                         int64_t &Offset) const override;
 631
 632     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 633
 634     bool ExpandInlineAsm(CallInst *CI) const override;
 635
 636     ConstraintType
 637       getConstraintType(const std::string &Constraint) const override;
 638
 639     /// Examine constraint string and operand type and determine a weight value.
 640     /// The operand object must already have been set up with the operand type.
 641     ConstraintWeight
 642       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 643                                      const char *constraint) const override;
 644
 645     const char *LowerXConstraint(EVT ConstraintVT) const override;
 646
 647     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 648     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 649     /// true it means one of the asm constraint of the inline asm instruction
 650     /// being processed is 'm'.
 651     void LowerAsmOperandForConstraint(SDValue Op,
 652                                       std::string &Constraint,
 653                                       std::vector<SDValue> &Ops,
 654                                       SelectionDAG &DAG) const override;
 655
 656     /// getRegForInlineAsmConstraint - Given a physical register constraint
 657     /// (e.g. {edx}), return the register number and the register class for the
 658     /// register.  This should only be used for C_Register constraints.  On
 659     /// error, this returns a register number of 0.
 660     std::pair<unsigned, const TargetRegisterClass*>
 661       getRegForInlineAsmConstraint(const std::string &Constraint,
 662                                    MVT VT) const override;
 663
 664     /// isLegalAddressingMode - Return true if the addressing mode represented
 665     /// by AM is legal for this target, for a load/store of the specified type.
 666     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 667
 668     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 669     /// icmp immediate, that is the target has icmp instructions which can
 670     /// compare a register against the immediate without having to materialize
 671     /// the immediate into a register.
 672     bool isLegalICmpImmediate(int64_t Imm) const override;
 673
 674     /// isLegalAddImmediate - Return true if the specified immediate is legal
 675     /// add immediate, that is the target has add instructions which can
 676     /// add a register and the immediate without having to materialize
 677     /// the immediate into a register.
 678     bool isLegalAddImmediate(int64_t Imm) const override;
 679
 680     /// \brief Return the cost of the scaling factor used in the addressing
 681     /// mode represented by AM for this target, for a load/store
 682     /// of the specified type.
 683     /// If the AM is supported, the return value must be >= 0.
 684     /// If the AM is not supported, it returns a negative value.
 685     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 686
 687     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 688
 689     /// isTruncateFree - Return true if it's free to truncate a value of
 690     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 691     /// register EAX to i16 by referencing its sub-register AX.
 692     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 693     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 694
 695     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 696
 697     /// isZExtFree - Return true if any actual instruction that defines a
 698     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 699     /// register. This does not necessarily include registers defined in
 700     /// unknown ways, such as incoming arguments, or copies from unknown
 701     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 702     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 703     /// all instructions that define 32-bit values implicit zero-extend the
 704     /// result out to 64 bits.
 705     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 706     bool isZExtFree(EVT VT1, EVT VT2) const override;
 707     bool isZExtFree(SDValue Val, EVT VT2) const override;
 708
 709     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 710     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 711     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 712     /// expanded to fmul + fadd.
 713     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 714
 715     /// isNarrowingProfitable - Return true if it's profitable to narrow
 716     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 717     /// from i32 to i8 but not from i32 to i16.
 718     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 719
 720     /// isFPImmLegal - Returns true if the target can instruction select the
 721     /// specified FP immediate natively. If false, the legalizer will
 722     /// materialize the FP immediate as a load from a constant pool.
 723     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 724
 725     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 726     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 727     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 728     /// values are assumed to be legal.
 729     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 730                             EVT VT) const override;
 731
 732     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 733     /// used by Targets can use this to indicate if there is a suitable
 734     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 735     /// pool entry.
 736     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 737                                 EVT VT) const override;
 738
 739     /// ShouldShrinkFPConstant - If true, then instruction selection should
 740     /// seek to shrink the FP constant of the specified type to a smaller type
 741     /// in order to save space and / or reduce runtime.
 742     bool ShouldShrinkFPConstant(EVT VT) const override {
 743       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 744       // expensive than a straight movsd. On the other hand, it's important to
 745       // shrink long double fp constant since fldt is very slow.
 746       return !X86ScalarSSEf64 || VT == MVT::f80;
 747     }
 748
 749     const X86Subtarget* getSubtarget() const {
 750       return Subtarget;
 751     }
 752
 753     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 754     /// computed in an SSE register, not on the X87 floating point stack.
 755     bool isScalarFPTypeInSSEReg(EVT VT) const {
 756       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 757       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 758     }
 759
 760     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 761     /// for fptoui.
 762     bool isTargetFTOL() const;
 763
 764     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 765     /// used for fptoui to the given type.
 766     bool isIntegerTypeFTOL(EVT VT) const {
 767       return isTargetFTOL() && VT == MVT::i64;
 768     }
 769
 770     /// \brief Returns true if it is beneficial to convert a load of a constant
 771     /// to just the constant itself.
 772     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 773                                            Type *Ty) const override;
 774
 775     /// Intel processors have a unified instruction and data cache
 776     const char * getClearCacheBuiltinName() const override {
 777       return nullptr; // nothing to do, move along.
 778     }
 779
 780     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 781
 782     /// createFastISel - This method returns a target specific FastISel object,
 783     /// or null if the target does not support "fast" ISel.
 784     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 785                              const TargetLibraryInfo *libInfo) const override;
 786
 787     /// getStackCookieLocation - Return true if the target stores stack
 788     /// protector cookies at a fixed offset in some non-standard address
 789     /// space, and populates the address space and offset as
 790     /// appropriate.
 791     bool getStackCookieLocation(unsigned &AddressSpace,
 792                                 unsigned &Offset) const override;
 793
 794     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 795                       SelectionDAG &DAG) const;
 796
 797     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 798
 799     /// \brief Reset the operation actions based on target options.
 800     void resetOperationActions() override;
 801
 802     bool useLoadStackGuardNode() const override;
 803     /// \brief Customize the preferred legalization strategy for certain types.
 804     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 805
 806   protected:
 807     std::pair<const TargetRegisterClass*, uint8_t>
 808     findRepresentativeClass(MVT VT) const override;
 809
 810   private:
 811     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 812     /// make the right decision when generating code for different targets.
 813     const X86Subtarget *Subtarget;
 814     const DataLayout *TD;
 815
 816     /// Used to store the TargetOptions so that we don't waste time resetting
 817     /// the operation actions unless we have to.
 818     TargetOptions TO;
 819
 820     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 821     /// floating point ops.
 822     /// When SSE is available, use it for f32 operations.
 823     /// When SSE2 is available, use it for f64 operations.
 824     bool X86ScalarSSEf32;
 825     bool X86ScalarSSEf64;
 826
 827     /// LegalFPImmediates - A list of legal fp immediates.
 828     std::vector<APFloat> LegalFPImmediates;
 829
 830     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 831     /// select the specified FP immediate natively.
 832     void addLegalFPImmediate(const APFloat& Imm) {
 833       LegalFPImmediates.push_back(Imm);
 834     }
 835
 836     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 837                             CallingConv::ID CallConv, bool isVarArg,
 838                             const SmallVectorImpl<ISD::InputArg> &Ins,
 839                             SDLoc dl, SelectionDAG &DAG,
 840                             SmallVectorImpl<SDValue> &InVals) const;
 841     SDValue LowerMemArgument(SDValue Chain,
 842                              CallingConv::ID CallConv,
 843                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 844                              SDLoc dl, SelectionDAG &DAG,
 845                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 846                               unsigned i) const;
 847     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 848                              SDLoc dl, SelectionDAG &DAG,
 849                              const CCValAssign &VA,
 850                              ISD::ArgFlagsTy Flags) const;
 851
 852     // Call lowering helpers.
 853
 854     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 855     /// for tail call optimization. Targets which want to do tail call
 856     /// optimization should implement this function.
 857     bool IsEligibleForTailCallOptimization(SDValue Callee,
 858                                            CallingConv::ID CalleeCC,
 859                                            bool isVarArg,
 860                                            bool isCalleeStructRet,
 861                                            bool isCallerStructRet,
 862                                            Type *RetTy,
 863                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 864                                     const SmallVectorImpl<SDValue> &OutVals,
 865                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 866                                            SelectionDAG& DAG) const;
 867     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 868     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 869                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 870                                 int FPDiff, SDLoc dl) const;
 871
 872     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 873                                          SelectionDAG &DAG) const;
 874
 875     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 876                                                bool isSigned,
 877                                                bool isReplace) const;
 878
 879     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 886
 887     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 891                                int64_t Offset, SelectionDAG &DAG) const;
 892     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 904                       SDLoc dl, SelectionDAG &DAG) const;
 905     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 923
 924     SDValue
 925       LowerFormalArguments(SDValue Chain,
 926                            CallingConv::ID CallConv, bool isVarArg,
 927                            const SmallVectorImpl<ISD::InputArg> &Ins,
 928                            SDLoc dl, SelectionDAG &DAG,
 929                            SmallVectorImpl<SDValue> &InVals) const override;
 930     SDValue LowerCall(CallLoweringInfo &CLI,
 931                       SmallVectorImpl<SDValue> &InVals) const override;
 932
 933     SDValue LowerReturn(SDValue Chain,
 934                         CallingConv::ID CallConv, bool isVarArg,
 935                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 936                         const SmallVectorImpl<SDValue> &OutVals,
 937                         SDLoc dl, SelectionDAG &DAG) const override;
 938
 939     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 940
 941     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 942
 943     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 944                                  ISD::NodeType ExtendKind) const override;
 945
 946     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 947                         bool isVarArg,
 948                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 949                         LLVMContext &Context) const override;
 950
 951     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 952
 953     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 954     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 955     /// expand, the associated machine basic block, and the associated X86
 956     /// opcodes for reg/reg.
 957     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 958                                            MachineBasicBlock *MBB) const;
 959
 960     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 961     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 962     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 963                                                MachineBasicBlock *MBB) const;
 964
 965     // Utility function to emit the low-level va_arg code for X86-64.
 966     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 967                        MachineInstr *MI,
 968                        MachineBasicBlock *MBB) const;
 969
 970     /// Utility function to emit the xmm reg save portion of va_start.
 971     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 972                                                    MachineInstr *BInstr,
 973                                                    MachineBasicBlock *BB) const;
 974
 975     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 976                                          MachineBasicBlock *BB) const;
 977
 978     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 979                                               MachineBasicBlock *BB) const;
 980
 981     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 982                                             MachineBasicBlock *BB,
 983                                             bool Is64Bit) const;
 984
 985     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 986                                           MachineBasicBlock *BB) const;
 987
 988     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 989                                           MachineBasicBlock *BB) const;
 990
 991     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 992                                         MachineBasicBlock *MBB) const;
 993
 994     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 995                                          MachineBasicBlock *MBB) const;
 996
 997     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
 998                                      MachineBasicBlock *MBB) const;
 999
1000     /// Emit nodes that will be selected as "test Op0,Op0", or something
1001     /// equivalent, for use with the given x86 condition code.
1002     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1003                      SelectionDAG &DAG) const;
1004
1005     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1006     /// equivalent, for use with the given x86 condition code.
1007     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1008                     SelectionDAG &DAG) const;
1009
1010     /// Convert a comparison if required by the subtarget.
1011     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1012   };
1013
1014   namespace X86 {
1015     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1016                              const TargetLibraryInfo *libInfo);
1017   }
1018 }
1019
1020 #endif    // X86ISELLOWERING_H