lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 compare and logical compare instructions.
  90       CMP, COMI, UCOMI,
  91
  92       /// X86 bit-test instructions.
  93       BT,
  94
  95       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  96       /// operand, usually produced by a CMP instruction.
  97       SETCC,
  98
  99       /// X86 Select
 100       SELECT,
 101
 102       // Same as SETCC except it's materialized with a sbb and the value is all
 103       // one's or all zero's.
 104       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 105
 106       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 107       /// Operands are two FP values to compare; result is a mask of
 108       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 109       FSETCC,
 110
 111       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 112       /// result in an integer GPR.  Needs masking for scalar result.
 113       FGETSIGNx86,
 114
 115       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 116       /// to select from. Operand 2 is the condition code, and operand 3 is the
 117       /// flag operand produced by a CMP or TEST instruction. It also writes a
 118       /// flag result.
 119       CMOV,
 120
 121       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 122       /// is the block to branch if condition is true, operand 2 is the
 123       /// condition code, and operand 3 is the flag operand produced by a CMP
 124       /// or TEST instruction.
 125       BRCOND,
 126
 127       /// Return with a flag operand. Operand 0 is the chain operand, operand
 128       /// 1 is the number of bytes of stack to pop.
 129       RET_FLAG,
 130
 131       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 132       REP_STOS,
 133
 134       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 135       REP_MOVS,
 136
 137       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 138       /// at function entry, used for PIC code.
 139       GlobalBaseReg,
 140
 141       /// Wrapper - A wrapper node for TargetConstantPool,
 142       /// TargetExternalSymbol, and TargetGlobalAddress.
 143       Wrapper,
 144
 145       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 146       /// relative displacements.
 147       WrapperRIP,
 148
 149       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 150       /// to an MMX vector.  If you think this is too close to the previous
 151       /// mnemonic, so do I; blame Intel.
 152       MOVDQ2Q,
 153
 154       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 155       /// vector to a GPR.
 156       MMX_MOVD2W,
 157
 158       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 159       /// i32, corresponds to X86::PEXTRB.
 160       PEXTRB,
 161
 162       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 163       /// i32, corresponds to X86::PEXTRW.
 164       PEXTRW,
 165
 166       /// INSERTPS - Insert any element of a 4 x float vector into any element
 167       /// of a destination 4 x floatvector.
 168       INSERTPS,
 169
 170       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 171       /// corresponds to X86::PINSRB.
 172       PINSRB,
 173
 174       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 175       /// corresponds to X86::PINSRW.
 176       PINSRW, MMX_PINSRW,
 177
 178       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 179       PSHUFB,
 180
 181       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 182       ANDNP,
 183
 184       /// PSIGN - Copy integer sign.
 185       PSIGN,
 186
 187       /// BLENDV - Blend where the selector is a register.
 188       BLENDV,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       // SUBUS - Integer sub with unsigned saturation.
 194       SUBUS,
 195
 196       /// HADD - Integer horizontal add.
 197       HADD,
 198
 199       /// HSUB - Integer horizontal sub.
 200       HSUB,
 201
 202       /// FHADD - Floating point horizontal add.
 203       FHADD,
 204
 205       /// FHSUB - Floating point horizontal sub.
 206       FHSUB,
 207
 208       /// UMAX, UMIN - Unsigned integer max and min.
 209       UMAX, UMIN,
 210
 211       /// SMAX, SMIN - Signed integer max and min.
 212       SMAX, SMIN,
 213
 214       /// FMAX, FMIN - Floating point max and min.
 215       ///
 216       FMAX, FMIN,
 217
 218       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 219       FMAXC, FMINC,
 220
 221       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 222       /// approximation.  Note that these typically require refinement
 223       /// in order to obtain suitable precision.
 224       FRSQRT, FRCP,
 225
 226       // TLSADDR - Thread Local Storage.
 227       TLSADDR,
 228
 229       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 230       // of the TLS block for the current module.
 231       TLSBASEADDR,
 232
 233       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 234       // thunk at the address from an earlier relocation.
 235       TLSCALL,
 236
 237       // EH_RETURN - Exception Handling helpers.
 238       EH_RETURN,
 239
 240       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 241       EH_SJLJ_SETJMP,
 242
 243       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 244       EH_SJLJ_LONGJMP,
 245
 246       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 247       /// the list of operands.
 248       TC_RETURN,
 249
 250       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 251       VZEXT_MOVL,
 252
 253       // VZEXT - Vector integer zero-extend.
 254       VZEXT,
 255
 256       // VSEXT - Vector integer signed-extend.
 257       VSEXT,
 258
 259       // VTRUNC - Vector integer truncate.
 260       VTRUNC,
 261
 262       // VTRUNC - Vector integer truncate with mask.
 263       VTRUNCM,
 264
 265       // VFPEXT - Vector FP extend.
 266       VFPEXT,
 267
 268       // VFPROUND - Vector FP round.
 269       VFPROUND,
 270
 271       // VSHL, VSRL - 128-bit vector logical left / right shift
 272       VSHLDQ, VSRLDQ,
 273
 274       // VSHL, VSRL, VSRA - Vector shift elements
 275       VSHL, VSRL, VSRA,
 276
 277       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 278       VSHLI, VSRLI, VSRAI,
 279
 280       // CMPP - Vector packed double/float comparison.
 281       CMPP,
 282
 283       // PCMP* - Vector integer comparisons.
 284       PCMPEQ, PCMPGT,
 285       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 286       PCMPEQM, PCMPGTM,
 287
 288       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 289       /// integer signed and unsigned data types.
 290       CMPM,
 291       CMPMU,
 292
 293       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 294       ADD, SUB, ADC, SBB, SMUL,
 295       INC, DEC, OR, XOR, AND,
 296
 297       BEXTR,  // BEXTR - Bit field extract
 298
 299       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 300
 301       // MUL_IMM - X86 specific multiply by immediate.
 302       MUL_IMM,
 303
 304       // PTEST - Vector bitwise comparisons.
 305       PTEST,
 306
 307       // TESTP - Vector packed fp sign bitwise comparisons.
 308       TESTP,
 309
 310       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 311       TESTM,
 312       TESTNM,
 313
 314       // OR/AND test for masks
 315       KORTEST,
 316
 317       // Several flavors of instructions with vector shuffle behaviors.
 318       PACKSS,
 319       PACKUS,
 320       PALIGNR,
 321       PSHUFD,
 322       PSHUFHW,
 323       PSHUFLW,
 324       SHUFP,
 325       MOVDDUP,
 326       MOVSHDUP,
 327       MOVSLDUP,
 328       MOVLHPS,
 329       MOVLHPD,
 330       MOVHLPS,
 331       MOVLPS,
 332       MOVLPD,
 333       MOVSD,
 334       MOVSS,
 335       UNPCKL,
 336       UNPCKH,
 337       VPERMILP,
 338       VPERMV,
 339       VPERMV3,
 340       VPERMIV3,
 341       VPERMI,
 342       VPERM2X128,
 343       VBROADCAST,
 344       // masked broadcast
 345       VBROADCASTM,
 346       // Insert/Extract vector element
 347       VINSERT,
 348       VEXTRACT,
 349
 350       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 351       PMULUDQ,
 352       // PMULUDQ - Vector multiply packed signed doubleword integers
 353       PMULDQ,
 354
 355       // FMA nodes
 356       FMADD,
 357       FNMADD,
 358       FMSUB,
 359       FNMSUB,
 360       FMADDSUB,
 361       FMSUBADD,
 362
 363       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 364       // according to %al. An operator is needed so that this can be expanded
 365       // with control flow.
 366       VASTART_SAVE_XMM_REGS,
 367
 368       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 369       WIN_ALLOCA,
 370
 371       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 372       // segmented stacks. Check if the current stacklet has enough space, and
 373       // falls back to heap allocation if not.
 374       SEG_ALLOCA,
 375
 376       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 377       WIN_FTOL,
 378
 379       // Memory barrier
 380       MEMBARRIER,
 381       MFENCE,
 382       SFENCE,
 383       LFENCE,
 384
 385       // FNSTSW16r - Store FP status word into i16 register.
 386       FNSTSW16r,
 387
 388       // SAHF - Store contents of %ah into %eflags.
 389       SAHF,
 390
 391       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 392       RDRAND,
 393
 394       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 395       // indicate whether it is valid in CF.
 396       RDSEED,
 397
 398       // PCMP*STRI
 399       PCMPISTRI,
 400       PCMPESTRI,
 401
 402       // XTEST - Test if in transactional execution.
 403       XTEST,
 404
 405       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 406       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 407       // Atomic 64-bit binary operations.
 408       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 409       ATOMSUB64_DAG,
 410       ATOMOR64_DAG,
 411       ATOMXOR64_DAG,
 412       ATOMAND64_DAG,
 413       ATOMNAND64_DAG,
 414       ATOMMAX64_DAG,
 415       ATOMMIN64_DAG,
 416       ATOMUMAX64_DAG,
 417       ATOMUMIN64_DAG,
 418       ATOMSWAP64_DAG,
 419
 420       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 421       LCMPXCHG_DAG,
 422       LCMPXCHG8_DAG,
 423       LCMPXCHG16_DAG,
 424
 425       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 426       VZEXT_LOAD,
 427
 428       // FNSTCW16m - Store FP control world into i16 memory.
 429       FNSTCW16m,
 430
 431       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 432       /// integer destination in memory and a FP reg source.  This corresponds
 433       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 434       /// has two inputs (token chain and address) and two outputs (int value
 435       /// and token chain).
 436       FP_TO_INT16_IN_MEM,
 437       FP_TO_INT32_IN_MEM,
 438       FP_TO_INT64_IN_MEM,
 439
 440       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 441       /// integer source in memory and FP reg result.  This corresponds to the
 442       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 443       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 444       /// also produces a flag).
 445       FILD,
 446       FILD_FLAG,
 447
 448       /// FLD - This instruction implements an extending load to FP stack slots.
 449       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 450       /// operand, ptr to load from, and a ValueType node indicating the type
 451       /// to load to.
 452       FLD,
 453
 454       /// FST - This instruction implements a truncating store to FP stack
 455       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 456       /// chain operand, value to store, address, and a ValueType to store it
 457       /// as.
 458       FST,
 459
 460       /// VAARG_64 - This instruction grabs the address of the next argument
 461       /// from a va_list. (reads and modifies the va_list in memory)
 462       VAARG_64
 463
 464       // WARNING: Do not add anything in the end unless you want the node to
 465       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 466       // thought as target memory ops!
 467     };
 468   }
 469
 470   /// Define some predicates that are used for node matching.
 471   namespace X86 {
 472     /// isVEXTRACT128Index - Return true if the specified
 473     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 474     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 475     bool isVEXTRACT128Index(SDNode *N);
 476
 477     /// isVINSERT128Index - Return true if the specified
 478     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 479     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 480     bool isVINSERT128Index(SDNode *N);
 481
 482     /// isVEXTRACT256Index - Return true if the specified
 483     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 484     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 485     bool isVEXTRACT256Index(SDNode *N);
 486
 487     /// isVINSERT256Index - Return true if the specified
 488     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 489     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 490     bool isVINSERT256Index(SDNode *N);
 491
 492     /// getExtractVEXTRACT128Immediate - Return the appropriate
 493     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 494     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 495     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 496
 497     /// getInsertVINSERT128Immediate - Return the appropriate
 498     /// immediate to insert at the specified INSERT_SUBVECTOR index
 499     /// with VINSERTF128, VINSERT128 instructions.
 500     unsigned getInsertVINSERT128Immediate(SDNode *N);
 501
 502     /// getExtractVEXTRACT256Immediate - Return the appropriate
 503     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 504     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 505     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 506
 507     /// getInsertVINSERT256Immediate - Return the appropriate
 508     /// immediate to insert at the specified INSERT_SUBVECTOR index
 509     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 510     unsigned getInsertVINSERT256Immediate(SDNode *N);
 511
 512     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 513     /// constant +0.0.
 514     bool isZeroNode(SDValue Elt);
 515
 516     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 517     /// fit into displacement field of the instruction.
 518     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 519                                       bool hasSymbolicDisplacement = true);
 520
 521
 522     /// isCalleePop - Determines whether the callee is required to pop its
 523     /// own arguments. Callee pop is necessary to support tail calls.
 524     bool isCalleePop(CallingConv::ID CallingConv,
 525                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 526   }
 527
 528   //===--------------------------------------------------------------------===//
 529   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 530   class X86TargetLowering final : public TargetLowering {
 531   public:
 532     explicit X86TargetLowering(X86TargetMachine &TM);
 533
 534     unsigned getJumpTableEncoding() const override;
 535
 536     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 537
 538     const MCExpr *
 539     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 540                               const MachineBasicBlock *MBB, unsigned uid,
 541                               MCContext &Ctx) const override;
 542
 543     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 544     /// jumptable.
 545     SDValue getPICJumpTableRelocBase(SDValue Table,
 546                                      SelectionDAG &DAG) const override;
 547     const MCExpr *
 548     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 549                                  unsigned JTI, MCContext &Ctx) const override;
 550
 551     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 552     /// function arguments in the caller parameter area. For X86, aggregates
 553     /// that contains are placed at 16-byte boundaries while the rest are at
 554     /// 4-byte boundaries.
 555     unsigned getByValTypeAlignment(Type *Ty) const override;
 556
 557     /// getOptimalMemOpType - Returns the target specific optimal type for load
 558     /// and store operations as a result of memset, memcpy, and memmove
 559     /// lowering. If DstAlign is zero that means it's safe to destination
 560     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 561     /// means there isn't a need to check it against alignment requirement,
 562     /// probably because the source does not need to be loaded. If 'IsMemset' is
 563     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 564     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 565     /// source is constant so it does not need to be loaded.
 566     /// It returns EVT::Other if the type should be determined using generic
 567     /// target-independent logic.
 568     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 569                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 570                             MachineFunction &MF) const override;
 571
 572     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 573     /// specified type to expand memcpy / memset inline. This is mostly true
 574     /// for all types except for some special cases. For example, on X86
 575     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 576     /// also does type conversion. Note the specified type doesn't have to be
 577     /// legal as the hook is used before type legalization.
 578     bool isSafeMemOpType(MVT VT) const override;
 579
 580     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 581     /// unaligned memory accesses. of the specified type. Returns whether it
 582     /// is "fast" by reference in the second argument.
 583     bool allowsUnalignedMemoryAccesses(EVT VT, unsigned AS,
 584                                        bool *Fast) const override;
 585
 586     /// LowerOperation - Provide custom lowering hooks for some operations.
 587     ///
 588     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 589
 590     /// ReplaceNodeResults - Replace the results of node with an illegal result
 591     /// type with new values built out of custom code.
 592     ///
 593     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 594                             SelectionDAG &DAG) const override;
 595
 596
 597     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 598
 599     /// isTypeDesirableForOp - Return true if the target has native support for
 600     /// the specified value type and it is 'desirable' to use the type for the
 601     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 602     /// instruction encodings are longer and some i16 instructions are slow.
 603     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 604
 605     /// isTypeDesirable - Return true if the target has native support for the
 606     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 607     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 608     /// and some i16 instructions are slow.
 609     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 610
 611     MachineBasicBlock *
 612       EmitInstrWithCustomInserter(MachineInstr *MI,
 613                                   MachineBasicBlock *MBB) const override;
 614
 615
 616     /// getTargetNodeName - This method returns the name of a target specific
 617     /// DAG node.
 618     const char *getTargetNodeName(unsigned Opcode) const override;
 619
 620     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 621     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 622
 623     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 624     /// in Mask are known to be either zero or one and return them in the
 625     /// KnownZero/KnownOne bitsets.
 626     void computeKnownBitsForTargetNode(const SDValue Op,
 627                                        APInt &KnownZero,
 628                                        APInt &KnownOne,
 629                                        const SelectionDAG &DAG,
 630                                        unsigned Depth = 0) const override;
 631
 632     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 633     // operation that are sign bits.
 634     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 635                                              const SelectionDAG &DAG,
 636                                              unsigned Depth) const override;
 637
 638     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 639                         int64_t &Offset) const override;
 640
 641     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 642
 643     bool ExpandInlineAsm(CallInst *CI) const override;
 644
 645     ConstraintType
 646       getConstraintType(const std::string &Constraint) const override;
 647
 648     /// Examine constraint string and operand type and determine a weight value.
 649     /// The operand object must already have been set up with the operand type.
 650     ConstraintWeight
 651       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 652                                      const char *constraint) const override;
 653
 654     const char *LowerXConstraint(EVT ConstraintVT) const override;
 655
 656     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 657     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 658     /// true it means one of the asm constraint of the inline asm instruction
 659     /// being processed is 'm'.
 660     void LowerAsmOperandForConstraint(SDValue Op,
 661                                       std::string &Constraint,
 662                                       std::vector<SDValue> &Ops,
 663                                       SelectionDAG &DAG) const override;
 664
 665     /// getRegForInlineAsmConstraint - Given a physical register constraint
 666     /// (e.g. {edx}), return the register number and the register class for the
 667     /// register.  This should only be used for C_Register constraints.  On
 668     /// error, this returns a register number of 0.
 669     std::pair<unsigned, const TargetRegisterClass*>
 670       getRegForInlineAsmConstraint(const std::string &Constraint,
 671                                    MVT VT) const override;
 672
 673     /// isLegalAddressingMode - Return true if the addressing mode represented
 674     /// by AM is legal for this target, for a load/store of the specified type.
 675     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 676
 677     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 678     /// icmp immediate, that is the target has icmp instructions which can
 679     /// compare a register against the immediate without having to materialize
 680     /// the immediate into a register.
 681     bool isLegalICmpImmediate(int64_t Imm) const override;
 682
 683     /// isLegalAddImmediate - Return true if the specified immediate is legal
 684     /// add immediate, that is the target has add instructions which can
 685     /// add a register and the immediate without having to materialize
 686     /// the immediate into a register.
 687     bool isLegalAddImmediate(int64_t Imm) const override;
 688
 689     /// \brief Return the cost of the scaling factor used in the addressing
 690     /// mode represented by AM for this target, for a load/store
 691     /// of the specified type.
 692     /// If the AM is supported, the return value must be >= 0.
 693     /// If the AM is not supported, it returns a negative value.
 694     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 695
 696     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 697
 698     /// isTruncateFree - Return true if it's free to truncate a value of
 699     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 700     /// register EAX to i16 by referencing its sub-register AX.
 701     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 702     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 703
 704     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 705
 706     /// isZExtFree - Return true if any actual instruction that defines a
 707     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 708     /// register. This does not necessarily include registers defined in
 709     /// unknown ways, such as incoming arguments, or copies from unknown
 710     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 711     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 712     /// all instructions that define 32-bit values implicit zero-extend the
 713     /// result out to 64 bits.
 714     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 715     bool isZExtFree(EVT VT1, EVT VT2) const override;
 716     bool isZExtFree(SDValue Val, EVT VT2) const override;
 717
 718     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 719     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 720     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 721     /// expanded to fmul + fadd.
 722     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 723
 724     /// isNarrowingProfitable - Return true if it's profitable to narrow
 725     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 726     /// from i32 to i8 but not from i32 to i16.
 727     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 728
 729     /// isFPImmLegal - Returns true if the target can instruction select the
 730     /// specified FP immediate natively. If false, the legalizer will
 731     /// materialize the FP immediate as a load from a constant pool.
 732     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 733
 734     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 735     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 736     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 737     /// values are assumed to be legal.
 738     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 739                             EVT VT) const override;
 740
 741     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 742     /// used by Targets can use this to indicate if there is a suitable
 743     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 744     /// pool entry.
 745     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 746                                 EVT VT) const override;
 747
 748     /// ShouldShrinkFPConstant - If true, then instruction selection should
 749     /// seek to shrink the FP constant of the specified type to a smaller type
 750     /// in order to save space and / or reduce runtime.
 751     bool ShouldShrinkFPConstant(EVT VT) const override {
 752       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 753       // expensive than a straight movsd. On the other hand, it's important to
 754       // shrink long double fp constant since fldt is very slow.
 755       return !X86ScalarSSEf64 || VT == MVT::f80;
 756     }
 757
 758     const X86Subtarget* getSubtarget() const {
 759       return Subtarget;
 760     }
 761
 762     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 763     /// computed in an SSE register, not on the X87 floating point stack.
 764     bool isScalarFPTypeInSSEReg(EVT VT) const {
 765       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 766       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 767     }
 768
 769     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 770     /// for fptoui.
 771     bool isTargetFTOL() const;
 772
 773     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 774     /// used for fptoui to the given type.
 775     bool isIntegerTypeFTOL(EVT VT) const {
 776       return isTargetFTOL() && VT == MVT::i64;
 777     }
 778
 779     /// \brief Returns true if it is beneficial to convert a load of a constant
 780     /// to just the constant itself.
 781     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 782                                            Type *Ty) const override;
 783
 784     /// Intel processors have a unified instruction and data cache
 785     const char * getClearCacheBuiltinName() const override {
 786       return nullptr; // nothing to do, move along.
 787     }
 788
 789     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 790
 791     /// createFastISel - This method returns a target specific FastISel object,
 792     /// or null if the target does not support "fast" ISel.
 793     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 794                              const TargetLibraryInfo *libInfo) const override;
 795
 796     /// getStackCookieLocation - Return true if the target stores stack
 797     /// protector cookies at a fixed offset in some non-standard address
 798     /// space, and populates the address space and offset as
 799     /// appropriate.
 800     bool getStackCookieLocation(unsigned &AddressSpace,
 801                                 unsigned &Offset) const override;
 802
 803     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 804                       SelectionDAG &DAG) const;
 805
 806     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 807
 808     /// \brief Reset the operation actions based on target options.
 809     void resetOperationActions() override;
 810
 811   protected:
 812     std::pair<const TargetRegisterClass*, uint8_t>
 813     findRepresentativeClass(MVT VT) const override;
 814
 815   private:
 816     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 817     /// make the right decision when generating code for different targets.
 818     const X86Subtarget *Subtarget;
 819     const DataLayout *TD;
 820
 821     /// Used to store the TargetOptions so that we don't waste time resetting
 822     /// the operation actions unless we have to.
 823     TargetOptions TO;
 824
 825     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 826     /// floating point ops.
 827     /// When SSE is available, use it for f32 operations.
 828     /// When SSE2 is available, use it for f64 operations.
 829     bool X86ScalarSSEf32;
 830     bool X86ScalarSSEf64;
 831
 832     /// LegalFPImmediates - A list of legal fp immediates.
 833     std::vector<APFloat> LegalFPImmediates;
 834
 835     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 836     /// select the specified FP immediate natively.
 837     void addLegalFPImmediate(const APFloat& Imm) {
 838       LegalFPImmediates.push_back(Imm);
 839     }
 840
 841     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 842                             CallingConv::ID CallConv, bool isVarArg,
 843                             const SmallVectorImpl<ISD::InputArg> &Ins,
 844                             SDLoc dl, SelectionDAG &DAG,
 845                             SmallVectorImpl<SDValue> &InVals) const;
 846     SDValue LowerMemArgument(SDValue Chain,
 847                              CallingConv::ID CallConv,
 848                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 849                              SDLoc dl, SelectionDAG &DAG,
 850                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 851                               unsigned i) const;
 852     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 853                              SDLoc dl, SelectionDAG &DAG,
 854                              const CCValAssign &VA,
 855                              ISD::ArgFlagsTy Flags) const;
 856
 857     // Call lowering helpers.
 858
 859     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 860     /// for tail call optimization. Targets which want to do tail call
 861     /// optimization should implement this function.
 862     bool IsEligibleForTailCallOptimization(SDValue Callee,
 863                                            CallingConv::ID CalleeCC,
 864                                            bool isVarArg,
 865                                            bool isCalleeStructRet,
 866                                            bool isCallerStructRet,
 867                                            Type *RetTy,
 868                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 869                                     const SmallVectorImpl<SDValue> &OutVals,
 870                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 871                                            SelectionDAG& DAG) const;
 872     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 873     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 874                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 875                                 int FPDiff, SDLoc dl) const;
 876
 877     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 878                                          SelectionDAG &DAG) const;
 879
 880     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 881                                                bool isSigned,
 882                                                bool isReplace) const;
 883
 884     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 891
 892     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 896                                int64_t Offset, SelectionDAG &DAG) const;
 897     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 909                       SDLoc dl, SelectionDAG &DAG) const;
 910     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 928
 929     SDValue
 930       LowerFormalArguments(SDValue Chain,
 931                            CallingConv::ID CallConv, bool isVarArg,
 932                            const SmallVectorImpl<ISD::InputArg> &Ins,
 933                            SDLoc dl, SelectionDAG &DAG,
 934                            SmallVectorImpl<SDValue> &InVals) const override;
 935     SDValue LowerCall(CallLoweringInfo &CLI,
 936                       SmallVectorImpl<SDValue> &InVals) const override;
 937
 938     SDValue LowerReturn(SDValue Chain,
 939                         CallingConv::ID CallConv, bool isVarArg,
 940                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 941                         const SmallVectorImpl<SDValue> &OutVals,
 942                         SDLoc dl, SelectionDAG &DAG) const override;
 943
 944     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 945
 946     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 947
 948     MVT getTypeForExtArgOrReturn(MVT VT,
 949                                  ISD::NodeType ExtendKind) const override;
 950
 951     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 952                         bool isVarArg,
 953                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 954                         LLVMContext &Context) const override;
 955
 956     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 957
 958     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 959     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 960     /// expand, the associated machine basic block, and the associated X86
 961     /// opcodes for reg/reg.
 962     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 963                                            MachineBasicBlock *MBB) const;
 964
 965     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 966     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 967     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 968                                                MachineBasicBlock *MBB) const;
 969
 970     // Utility function to emit the low-level va_arg code for X86-64.
 971     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 972                        MachineInstr *MI,
 973                        MachineBasicBlock *MBB) const;
 974
 975     /// Utility function to emit the xmm reg save portion of va_start.
 976     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 977                                                    MachineInstr *BInstr,
 978                                                    MachineBasicBlock *BB) const;
 979
 980     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 981                                          MachineBasicBlock *BB) const;
 982
 983     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 984                                               MachineBasicBlock *BB) const;
 985
 986     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 987                                             MachineBasicBlock *BB,
 988                                             bool Is64Bit) const;
 989
 990     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 991                                           MachineBasicBlock *BB) const;
 992
 993     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 994                                           MachineBasicBlock *BB) const;
 995
 996     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 997                                         MachineBasicBlock *MBB) const;
 998
 999     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1000                                          MachineBasicBlock *MBB) const;
1001
1002     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1003                                      MachineBasicBlock *MBB) const;
1004
1005     /// Emit nodes that will be selected as "test Op0,Op0", or something
1006     /// equivalent, for use with the given x86 condition code.
1007     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1008                      SelectionDAG &DAG) const;
1009
1010     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1011     /// equivalent, for use with the given x86 condition code.
1012     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1013                     SelectionDAG &DAG) const;
1014
1015     /// Convert a comparison if required by the subtarget.
1016     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1017   };
1018
1019   namespace X86 {
1020     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1021                              const TargetLibraryInfo *libInfo);
1022   }
1023 }
1024
1025 #endif    // X86ISELLOWERING_H