lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// Bitwise logical right shift of floating point values. This
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// This operation implements the lowering for readcyclecounter
  83       RDTSC_DAG,
  84
  85       /// X86 Read Time-Stamp Counter and Processor ID.
  86       RDTSCP_DAG,
  87
  88       /// X86 Read Performance Monitoring Counters.
  89       RDPMC_DAG,
  90
  91       /// X86 compare and logical compare instructions.
  92       CMP, COMI, UCOMI,
  93
  94       /// X86 bit-test instructions.
  95       BT,
  96
  97       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  98       /// operand, usually produced by a CMP instruction.
  99       SETCC,
 100
 101       /// X86 Select
 102       SELECT,
 103
 104       // Same as SETCC except it's materialized with a sbb and the value is all
 105       // one's or all zero's.
 106       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 107
 108       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 109       /// Operands are two FP values to compare; result is a mask of
 110       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 111       FSETCC,
 112
 113       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 114       /// result in an integer GPR.  Needs masking for scalar result.
 115       FGETSIGNx86,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// Copies a 64-bit value from the low word of an XMM vector
 152       /// to an MMX vector.  If you think this is too close to the previous
 153       /// mnemonic, so do I; blame Intel.
 154       MOVDQ2Q,
 155
 156       /// Copies a 32-bit value from the low word of a MMX
 157       /// vector to a GPR.
 158       MMX_MOVD2W,
 159
 160       /// Copies a GPR into the low 32-bit word of a MMX vector
 161       /// and zero out the high word.
 162       MMX_MOVW2D,
 163
 164       /// Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW, MMX_PINSRW,
 183
 184       /// Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// Bitwise Logical AND NOT of Packed FP values.
 188       ANDNP,
 189
 190       /// Copy integer sign.
 191       PSIGN,
 192
 193       /// Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       /// Blend where the condition has been shrunk.
 197       /// This is used to emphasize that the condition mask is
 198       /// no more valid for generic VSELECT optimizations.
 199       SHRUNKBLEND,
 200
 201       /// Combined add and sub on an FP vector.
 202       ADDSUB,
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210
 211       // Integer add/sub with unsigned saturation.
 212       ADDUS,
 213       SUBUS,
 214       // Integer add/sub with signed saturation.
 215       ADDS,
 216       SUBS,
 217
 218       /// Integer horizontal add.
 219       HADD,
 220
 221       /// Integer horizontal sub.
 222       HSUB,
 223
 224       /// Floating point horizontal add.
 225       FHADD,
 226
 227       /// Floating point horizontal sub.
 228       FHSUB,
 229
 230       /// Unsigned integer max and min.
 231       UMAX, UMIN,
 232
 233       /// Signed integer max and min.
 234       SMAX, SMIN,
 235
 236       /// Floating point max and min.
 237       FMAX, FMIN,
 238
 239       /// Commutative FMIN and FMAX.
 240       FMAXC, FMINC,
 241
 242       /// Floating point reciprocal-sqrt and reciprocal approximation.
 243       /// Note that these typically require refinement
 244       /// in order to obtain suitable precision.
 245       FRSQRT, FRCP,
 246
 247       // Thread Local Storage.
 248       TLSADDR,
 249
 250       // Thread Local Storage. A call to get the start address
 251       // of the TLS block for the current module.
 252       TLSBASEADDR,
 253
 254       // Thread Local Storage.  When calling to an OS provided
 255       // thunk at the address from an earlier relocation.
 256       TLSCALL,
 257
 258       // Exception Handling helpers.
 259       EH_RETURN,
 260
 261       // SjLj exception handling setjmp.
 262       EH_SJLJ_SETJMP,
 263
 264       // SjLj exception handling longjmp.
 265       EH_SJLJ_LONGJMP,
 266
 267       /// Tail call return. See X86TargetLowering::LowerCall for
 268       /// the list of operands.
 269       TC_RETURN,
 270
 271       // Vector move to low scalar and zero higher vector elements.
 272       VZEXT_MOVL,
 273
 274       // Vector integer zero-extend.
 275       VZEXT,
 276
 277       // Vector integer signed-extend.
 278       VSEXT,
 279
 280       // Vector integer truncate.
 281       VTRUNC,
 282
 283       // Vector integer truncate with mask.
 284       VTRUNCM,
 285
 286       // Vector FP extend.
 287       VFPEXT,
 288
 289       // Vector FP round.
 290       VFPROUND,
 291
 292       // 128-bit vector logical left / right shift
 293       VSHLDQ, VSRLDQ,
 294
 295       // Vector shift elements
 296       VSHL, VSRL, VSRA,
 297
 298       // Vector shift elements by immediate
 299       VSHLI, VSRLI, VSRAI,
 300
 301       // Vector packed double/float comparison.
 302       CMPP,
 303
 304       // Vector integer comparisons.
 305       PCMPEQ, PCMPGT,
 306       // Vector integer comparisons, the result is in a mask vector.
 307       PCMPEQM, PCMPGTM,
 308
 309       /// Vector comparison generating mask bits for fp and
 310       /// integer signed and unsigned data types.
 311       CMPM,
 312       CMPMU,
 313       // Vector comparison with rounding mode for FP values
 314       CMPM_RND,
 315
 316       // Arithmetic operations with FLAGS results.
 317       ADD, SUB, ADC, SBB, SMUL,
 318       INC, DEC, OR, XOR, AND,
 319
 320       BEXTR,  // Bit field extract
 321
 322       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 323
 324       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 325       SMUL8, UMUL8,
 326
 327       // 8-bit divrem that zero-extend the high result (AH).
 328       UDIVREM8_ZEXT_HREG,
 329       SDIVREM8_SEXT_HREG,
 330
 331       // X86-specific multiply by immediate.
 332       MUL_IMM,
 333
 334       // Vector bitwise comparisons.
 335       PTEST,
 336
 337       // Vector packed fp sign bitwise comparisons.
 338       TESTP,
 339
 340       // Vector "test" in AVX-512, the result is in a mask vector.
 341       TESTM,
 342       TESTNM,
 343
 344       // OR/AND test for masks
 345       KORTEST,
 346
 347       // Several flavors of instructions with vector shuffle behaviors.
 348       PACKSS,
 349       PACKUS,
 350       // Intra-lane alignr
 351       PALIGNR,
 352       // AVX512 inter-lane alignr
 353       VALIGN,
 354       PSHUFD,
 355       PSHUFHW,
 356       PSHUFLW,
 357       SHUFP,
 358       MOVDDUP,
 359       MOVSHDUP,
 360       MOVSLDUP,
 361       MOVLHPS,
 362       MOVLHPD,
 363       MOVHLPS,
 364       MOVLPS,
 365       MOVLPD,
 366       MOVSD,
 367       MOVSS,
 368       UNPCKL,
 369       UNPCKH,
 370       VPERMILPV,
 371       VPERMILPI,
 372       VPERMV,
 373       VPERMV3,
 374       VPERMIV3,
 375       VPERMI,
 376       VPERM2X128,
 377       // Broadcast scalar to vector
 378       VBROADCAST,
 379       // Broadcast subvector to vector
 380       SUBV_BROADCAST,
 381       // Insert/Extract vector element
 382       VINSERT,
 383       VEXTRACT,
 384
 385       // Vector multiply packed unsigned doubleword integers
 386       PMULUDQ,
 387       // Vector multiply packed signed doubleword integers
 388       PMULDQ,
 389
 390       // FMA nodes
 391       FMADD,
 392       FNMADD,
 393       FMSUB,
 394       FNMSUB,
 395       FMADDSUB,
 396       FMSUBADD,
 397       // FMA with rounding mode
 398       FMADD_RND,
 399       FNMADD_RND,
 400       FMSUB_RND,
 401       FNMSUB_RND,
 402       FMADDSUB_RND,
 403       FMSUBADD_RND,
 404       RNDSCALE,
 405
 406       // Compress and expand
 407       COMPRESS,
 408       EXPAND,
 409
 410       // Save xmm argument registers to the stack, according to %al. An operator
 411       // is needed so that this can be expanded with control flow.
 412       VASTART_SAVE_XMM_REGS,
 413
 414       // Windows's _chkstk call to do stack probing.
 415       WIN_ALLOCA,
 416
 417       // For allocating variable amounts of stack space when using
 418       // segmented stacks. Check if the current stacklet has enough space, and
 419       // falls back to heap allocation if not.
 420       SEG_ALLOCA,
 421
 422       // Windows's _ftol2 runtime routine to do fptoui.
 423       WIN_FTOL,
 424
 425       // Memory barrier
 426       MEMBARRIER,
 427       MFENCE,
 428       SFENCE,
 429       LFENCE,
 430
 431       // Store FP status word into i16 register.
 432       FNSTSW16r,
 433
 434       // Store contents of %ah into %eflags.
 435       SAHF,
 436
 437       // Get a random integer and indicate whether it is valid in CF.
 438       RDRAND,
 439
 440       // Get a NIST SP800-90B & C compliant random integer and
 441       // indicate whether it is valid in CF.
 442       RDSEED,
 443
 444       PCMPISTRI,
 445       PCMPESTRI,
 446
 447       // Test if in transactional execution.
 448       XTEST,
 449
 450       // ERI instructions
 451       RSQRT28, RCP28, EXP2,
 452
 453       // Compare and swap.
 454       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 455       LCMPXCHG8_DAG,
 456       LCMPXCHG16_DAG,
 457
 458       // Load, scalar_to_vector, and zero extend.
 459       VZEXT_LOAD,
 460
 461       // Store FP control world into i16 memory.
 462       FNSTCW16m,
 463
 464       /// This instruction implements FP_TO_SINT with the
 465       /// integer destination in memory and a FP reg source.  This corresponds
 466       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 467       /// has two inputs (token chain and address) and two outputs (int value
 468       /// and token chain).
 469       FP_TO_INT16_IN_MEM,
 470       FP_TO_INT32_IN_MEM,
 471       FP_TO_INT64_IN_MEM,
 472
 473       /// This instruction implements SINT_TO_FP with the
 474       /// integer source in memory and FP reg result.  This corresponds to the
 475       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 476       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 477       /// also produces a flag).
 478       FILD,
 479       FILD_FLAG,
 480
 481       /// This instruction implements an extending load to FP stack slots.
 482       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 483       /// operand, ptr to load from, and a ValueType node indicating the type
 484       /// to load to.
 485       FLD,
 486
 487       /// This instruction implements a truncating store to FP stack
 488       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 489       /// chain operand, value to store, address, and a ValueType to store it
 490       /// as.
 491       FST,
 492
 493       /// This instruction grabs the address of the next argument
 494       /// from a va_list. (reads and modifies the va_list in memory)
 495       VAARG_64
 496
 497       // WARNING: Do not add anything in the end unless you want the node to
 498       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 499       // thought as target memory ops!
 500     };
 501   }
 502
 503   /// Define some predicates that are used for node matching.
 504   namespace X86 {
 505     /// Return true if the specified
 506     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 507     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 508     bool isVEXTRACT128Index(SDNode *N);
 509
 510     /// Return true if the specified
 511     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 512     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 513     bool isVINSERT128Index(SDNode *N);
 514
 515     /// Return true if the specified
 516     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 517     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 518     bool isVEXTRACT256Index(SDNode *N);
 519
 520     /// Return true if the specified
 521     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 522     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 523     bool isVINSERT256Index(SDNode *N);
 524
 525     /// Return the appropriate
 526     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 527     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 528     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 529
 530     /// Return the appropriate
 531     /// immediate to insert at the specified INSERT_SUBVECTOR index
 532     /// with VINSERTF128, VINSERT128 instructions.
 533     unsigned getInsertVINSERT128Immediate(SDNode *N);
 534
 535     /// Return the appropriate
 536     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 537     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 538     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 539
 540     /// Return the appropriate
 541     /// immediate to insert at the specified INSERT_SUBVECTOR index
 542     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 543     unsigned getInsertVINSERT256Immediate(SDNode *N);
 544
 545     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 546     bool isZeroNode(SDValue Elt);
 547
 548     /// Returns true of the given offset can be
 549     /// fit into displacement field of the instruction.
 550     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 551                                       bool hasSymbolicDisplacement = true);
 552
 553
 554     /// Determines whether the callee is required to pop its
 555     /// own arguments. Callee pop is necessary to support tail calls.
 556     bool isCalleePop(CallingConv::ID CallingConv,
 557                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 558
 559     /// AVX512 static rounding constants.  These need to match the values in
 560     /// avx512fintrin.h.
 561     enum STATIC_ROUNDING {
 562       TO_NEAREST_INT = 0,
 563       TO_NEG_INF = 1,
 564       TO_POS_INF = 2,
 565       TO_ZERO = 3,
 566       CUR_DIRECTION = 4
 567     };
 568   }
 569
 570   //===--------------------------------------------------------------------===//
 571   //  X86 Implementation of the TargetLowering interface
 572   class X86TargetLowering final : public TargetLowering {
 573   public:
 574     explicit X86TargetLowering(const X86TargetMachine &TM,
 575                                const X86Subtarget &STI);
 576
 577     unsigned getJumpTableEncoding() const override;
 578     bool useSoftFloat() const override;
 579
 580     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 581
 582     const MCExpr *
 583     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 584                               const MachineBasicBlock *MBB, unsigned uid,
 585                               MCContext &Ctx) const override;
 586
 587     /// Returns relocation base for the given PIC jumptable.
 588     SDValue getPICJumpTableRelocBase(SDValue Table,
 589                                      SelectionDAG &DAG) const override;
 590     const MCExpr *
 591     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 592                                  unsigned JTI, MCContext &Ctx) const override;
 593
 594     /// Return the desired alignment for ByVal aggregate
 595     /// function arguments in the caller parameter area. For X86, aggregates
 596     /// that contains are placed at 16-byte boundaries while the rest are at
 597     /// 4-byte boundaries.
 598     unsigned getByValTypeAlignment(Type *Ty) const override;
 599
 600     /// Returns the target specific optimal type for load
 601     /// and store operations as a result of memset, memcpy, and memmove
 602     /// lowering. If DstAlign is zero that means it's safe to destination
 603     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 604     /// means there isn't a need to check it against alignment requirement,
 605     /// probably because the source does not need to be loaded. If 'IsMemset' is
 606     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 607     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 608     /// source is constant so it does not need to be loaded.
 609     /// It returns EVT::Other if the type should be determined using generic
 610     /// target-independent logic.
 611     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 612                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 613                             MachineFunction &MF) const override;
 614
 615     /// Returns true if it's safe to use load / store of the
 616     /// specified type to expand memcpy / memset inline. This is mostly true
 617     /// for all types except for some special cases. For example, on X86
 618     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 619     /// also does type conversion. Note the specified type doesn't have to be
 620     /// legal as the hook is used before type legalization.
 621     bool isSafeMemOpType(MVT VT) const override;
 622
 623     /// Returns true if the target allows
 624     /// unaligned memory accesses. of the specified type. Returns whether it
 625     /// is "fast" by reference in the second argument.
 626     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 627                                        bool *Fast) const override;
 628
 629     /// Provide custom lowering hooks for some operations.
 630     ///
 631     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 632
 633     /// Replace the results of node with an illegal result
 634     /// type with new values built out of custom code.
 635     ///
 636     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 637                             SelectionDAG &DAG) const override;
 638
 639
 640     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 641
 642     /// Return true if the target has native support for
 643     /// the specified value type and it is 'desirable' to use the type for the
 644     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 645     /// instruction encodings are longer and some i16 instructions are slow.
 646     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 647
 648     /// Return true if the target has native support for the
 649     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 650     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 651     /// and some i16 instructions are slow.
 652     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 653
 654     MachineBasicBlock *
 655       EmitInstrWithCustomInserter(MachineInstr *MI,
 656                                   MachineBasicBlock *MBB) const override;
 657
 658
 659     /// This method returns the name of a target specific DAG node.
 660     const char *getTargetNodeName(unsigned Opcode) const override;
 661
 662     bool isCheapToSpeculateCttz() const override;
 663
 664     bool isCheapToSpeculateCtlz() const override;
 665
 666     /// Return the value type to use for ISD::SETCC.
 667     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 668
 669     /// Determine which of the bits specified in Mask are known to be either
 670     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 671     void computeKnownBitsForTargetNode(const SDValue Op,
 672                                        APInt &KnownZero,
 673                                        APInt &KnownOne,
 674                                        const SelectionDAG &DAG,
 675                                        unsigned Depth = 0) const override;
 676
 677     /// Determine the number of bits in the operation that are sign bits.
 678     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 679                                              const SelectionDAG &DAG,
 680                                              unsigned Depth) const override;
 681
 682     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 683                         int64_t &Offset) const override;
 684
 685     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 686
 687     bool ExpandInlineAsm(CallInst *CI) const override;
 688
 689     ConstraintType
 690       getConstraintType(const std::string &Constraint) const override;
 691
 692     /// Examine constraint string and operand type and determine a weight value.
 693     /// The operand object must already have been set up with the operand type.
 694     ConstraintWeight
 695       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 696                                      const char *constraint) const override;
 697
 698     const char *LowerXConstraint(EVT ConstraintVT) const override;
 699
 700     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 701     /// add anything to Ops. If hasMemory is true it means one of the asm
 702     /// constraint of the inline asm instruction being processed is 'm'.
 703     void LowerAsmOperandForConstraint(SDValue Op,
 704                                       std::string &Constraint,
 705                                       std::vector<SDValue> &Ops,
 706                                       SelectionDAG &DAG) const override;
 707
 708     unsigned getInlineAsmMemConstraint(
 709         const std::string &ConstraintCode) const override {
 710       if (ConstraintCode == "i")
 711         return InlineAsm::Constraint_i;
 712       else if (ConstraintCode == "o")
 713         return InlineAsm::Constraint_o;
 714       else if (ConstraintCode == "v")
 715         return InlineAsm::Constraint_v;
 716       else if (ConstraintCode == "X")
 717         return InlineAsm::Constraint_X;
 718       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 719     }
 720
 721     /// Given a physical register constraint
 722     /// (e.g. {edx}), return the register number and the register class for the
 723     /// register.  This should only be used for C_Register constraints.  On
 724     /// error, this returns a register number of 0.
 725     std::pair<unsigned, const TargetRegisterClass *>
 726     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 727                                  const std::string &Constraint,
 728                                  MVT VT) const override;
 729
 730     /// Return true if the addressing mode represented
 731     /// by AM is legal for this target, for a load/store of the specified type.
 732     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 733
 734     /// Return true if the specified immediate is legal
 735     /// icmp immediate, that is the target has icmp instructions which can
 736     /// compare a register against the immediate without having to materialize
 737     /// the immediate into a register.
 738     bool isLegalICmpImmediate(int64_t Imm) const override;
 739
 740     /// Return true if the specified immediate is legal
 741     /// add immediate, that is the target has add instructions which can
 742     /// add a register and the immediate without having to materialize
 743     /// the immediate into a register.
 744     bool isLegalAddImmediate(int64_t Imm) const override;
 745
 746     /// \brief Return the cost of the scaling factor used in the addressing
 747     /// mode represented by AM for this target, for a load/store
 748     /// of the specified type.
 749     /// If the AM is supported, the return value must be >= 0.
 750     /// If the AM is not supported, it returns a negative value.
 751     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 752
 753     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 754
 755     /// Return true if it's free to truncate a value of
 756     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 757     /// register EAX to i16 by referencing its sub-register AX.
 758     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 759     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 760
 761     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 762
 763     /// Return true if any actual instruction that defines a
 764     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 765     /// register. This does not necessarily include registers defined in
 766     /// unknown ways, such as incoming arguments, or copies from unknown
 767     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 768     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 769     /// all instructions that define 32-bit values implicit zero-extend the
 770     /// result out to 64 bits.
 771     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 772     bool isZExtFree(EVT VT1, EVT VT2) const override;
 773     bool isZExtFree(SDValue Val, EVT VT2) const override;
 774
 775     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 776     /// extend node) is profitable.
 777     bool isVectorLoadExtDesirable(SDValue) const override;
 778
 779     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 780     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 781     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 782     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 783
 784     /// Return true if it's profitable to narrow
 785     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 786     /// from i32 to i8 but not from i32 to i16.
 787     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 788
 789     /// Returns true if the target can instruction select the
 790     /// specified FP immediate natively. If false, the legalizer will
 791     /// materialize the FP immediate as a load from a constant pool.
 792     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 793
 794     /// Targets can use this to indicate that they only support *some*
 795     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 796     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 797     /// be legal.
 798     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 799                             EVT VT) const override;
 800
 801     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 802     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 803     /// replace a VAND with a constant pool entry.
 804     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 805                                 EVT VT) const override;
 806
 807     /// If true, then instruction selection should
 808     /// seek to shrink the FP constant of the specified type to a smaller type
 809     /// in order to save space and / or reduce runtime.
 810     bool ShouldShrinkFPConstant(EVT VT) const override {
 811       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 812       // expensive than a straight movsd. On the other hand, it's important to
 813       // shrink long double fp constant since fldt is very slow.
 814       return !X86ScalarSSEf64 || VT == MVT::f80;
 815     }
 816
 817     /// Return true if we believe it is correct and profitable to reduce the
 818     /// load node to a smaller type.
 819     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 820                                EVT NewVT) const override;
 821
 822     /// Return true if the specified scalar FP type is computed in an SSE
 823     /// register, not on the X87 floating point stack.
 824     bool isScalarFPTypeInSSEReg(EVT VT) const {
 825       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 826       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 827     }
 828
 829     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 830     bool isTargetFTOL() const;
 831
 832     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 833     /// given type.
 834     bool isIntegerTypeFTOL(EVT VT) const {
 835       return isTargetFTOL() && VT == MVT::i64;
 836     }
 837
 838     /// \brief Returns true if it is beneficial to convert a load of a constant
 839     /// to just the constant itself.
 840     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 841                                            Type *Ty) const override;
 842
 843     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 844     /// with this index.
 845     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 846
 847     /// Intel processors have a unified instruction and data cache
 848     const char * getClearCacheBuiltinName() const override {
 849       return nullptr; // nothing to do, move along.
 850     }
 851
 852     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 853
 854     /// This method returns a target specific FastISel object,
 855     /// or null if the target does not support "fast" ISel.
 856     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 857                              const TargetLibraryInfo *libInfo) const override;
 858
 859     /// Return true if the target stores stack protector cookies at a fixed
 860     /// offset in some non-standard address space, and populates the address
 861     /// space and offset as appropriate.
 862     bool getStackCookieLocation(unsigned &AddressSpace,
 863                                 unsigned &Offset) const override;
 864
 865     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 866                       SelectionDAG &DAG) const;
 867
 868     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 869
 870     bool useLoadStackGuardNode() const override;
 871     /// \brief Customize the preferred legalization strategy for certain types.
 872     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 873
 874   protected:
 875     std::pair<const TargetRegisterClass *, uint8_t>
 876     findRepresentativeClass(const TargetRegisterInfo *TRI,
 877                             MVT VT) const override;
 878
 879   private:
 880     /// Keep a pointer to the X86Subtarget around so that we can
 881     /// make the right decision when generating code for different targets.
 882     const X86Subtarget *Subtarget;
 883     const DataLayout *TD;
 884
 885     /// Select between SSE or x87 floating point ops.
 886     /// When SSE is available, use it for f32 operations.
 887     /// When SSE2 is available, use it for f64 operations.
 888     bool X86ScalarSSEf32;
 889     bool X86ScalarSSEf64;
 890
 891     /// A list of legal FP immediates.
 892     std::vector<APFloat> LegalFPImmediates;
 893
 894     /// Indicate that this x86 target can instruction
 895     /// select the specified FP immediate natively.
 896     void addLegalFPImmediate(const APFloat& Imm) {
 897       LegalFPImmediates.push_back(Imm);
 898     }
 899
 900     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 901                             CallingConv::ID CallConv, bool isVarArg,
 902                             const SmallVectorImpl<ISD::InputArg> &Ins,
 903                             SDLoc dl, SelectionDAG &DAG,
 904                             SmallVectorImpl<SDValue> &InVals) const;
 905     SDValue LowerMemArgument(SDValue Chain,
 906                              CallingConv::ID CallConv,
 907                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 908                              SDLoc dl, SelectionDAG &DAG,
 909                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 910                               unsigned i) const;
 911     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 912                              SDLoc dl, SelectionDAG &DAG,
 913                              const CCValAssign &VA,
 914                              ISD::ArgFlagsTy Flags) const;
 915
 916     // Call lowering helpers.
 917
 918     /// Check whether the call is eligible for tail call optimization. Targets
 919     /// that want to do tail call optimization should implement this function.
 920     bool IsEligibleForTailCallOptimization(SDValue Callee,
 921                                            CallingConv::ID CalleeCC,
 922                                            bool isVarArg,
 923                                            bool isCalleeStructRet,
 924                                            bool isCallerStructRet,
 925                                            Type *RetTy,
 926                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 927                                     const SmallVectorImpl<SDValue> &OutVals,
 928                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 929                                            SelectionDAG& DAG) const;
 930     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 931     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 932                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 933                                 int FPDiff, SDLoc dl) const;
 934
 935     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 936                                          SelectionDAG &DAG) const;
 937
 938     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 939                                                bool isSigned,
 940                                                bool isReplace) const;
 941
 942     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 949
 950     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 951     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 952     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 953     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 954                                int64_t Offset, SelectionDAG &DAG) const;
 955     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 967                       SDLoc dl, SelectionDAG &DAG) const;
 968     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
 987
 988     SDValue
 989       LowerFormalArguments(SDValue Chain,
 990                            CallingConv::ID CallConv, bool isVarArg,
 991                            const SmallVectorImpl<ISD::InputArg> &Ins,
 992                            SDLoc dl, SelectionDAG &DAG,
 993                            SmallVectorImpl<SDValue> &InVals) const override;
 994     SDValue LowerCall(CallLoweringInfo &CLI,
 995                       SmallVectorImpl<SDValue> &InVals) const override;
 996
 997     SDValue LowerReturn(SDValue Chain,
 998                         CallingConv::ID CallConv, bool isVarArg,
 999                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1000                         const SmallVectorImpl<SDValue> &OutVals,
1001                         SDLoc dl, SelectionDAG &DAG) const override;
1002
1003     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1004
1005     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1006
1007     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1008                                  ISD::NodeType ExtendKind) const override;
1009
1010     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1011                         bool isVarArg,
1012                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1013                         LLVMContext &Context) const override;
1014
1015     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1016
1017     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1018     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1019     TargetLoweringBase::AtomicRMWExpansionKind
1020     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1021
1022     LoadInst *
1023     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1024
1025     bool needsCmpXchgNb(const Type *MemType) const;
1026
1027     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1028     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1029     /// expand, the associated machine basic block, and the associated X86
1030     /// opcodes for reg/reg.
1031     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1032                                            MachineBasicBlock *MBB) const;
1033
1034     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1035     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1036     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1037                                                MachineBasicBlock *MBB) const;
1038
1039     // Utility function to emit the low-level va_arg code for X86-64.
1040     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1041                        MachineInstr *MI,
1042                        MachineBasicBlock *MBB) const;
1043
1044     /// Utility function to emit the xmm reg save portion of va_start.
1045     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1046                                                    MachineInstr *BInstr,
1047                                                    MachineBasicBlock *BB) const;
1048
1049     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1050                                          MachineBasicBlock *BB) const;
1051
1052     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1053                                               MachineBasicBlock *BB) const;
1054
1055     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1056                                             MachineBasicBlock *BB) const;
1057
1058     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1059                                           MachineBasicBlock *BB) const;
1060
1061     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1062                                           MachineBasicBlock *BB) const;
1063
1064     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1065                                         MachineBasicBlock *MBB) const;
1066
1067     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1068                                          MachineBasicBlock *MBB) const;
1069
1070     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1071                                      MachineBasicBlock *MBB) const;
1072
1073     /// Emit nodes that will be selected as "test Op0,Op0", or something
1074     /// equivalent, for use with the given x86 condition code.
1075     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1076                      SelectionDAG &DAG) const;
1077
1078     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1079     /// equivalent, for use with the given x86 condition code.
1080     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1081                     SelectionDAG &DAG) const;
1082
1083     /// Convert a comparison if required by the subtarget.
1084     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1085
1086     /// Use rsqrt* to speed up sqrt calculations.
1087     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1088                              unsigned &RefinementSteps,
1089                              bool &UseOneConstNR) const override;
1090
1091     /// Use rcp* to speed up fdiv calculations.
1092     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1093                              unsigned &RefinementSteps) const override;
1094
1095     /// Reassociate floating point divisions into multiply by reciprocal.
1096     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1097   };
1098
1099   namespace X86 {
1100     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1101                              const TargetLibraryInfo *libInfo);
1102   }
1103 }
1104
1105 #endif    // X86ISELLOWERING_H