lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214
 215       // Integer add/sub with unsigned saturation.
 216       ADDUS,
 217       SUBUS,
 218       // Integer add/sub with signed saturation.
 219       ADDS,
 220       SUBS,
 221       // Unsigned Integer average
 222       AVG,
 223       /// Integer horizontal add.
 224       HADD,
 225
 226       /// Integer horizontal sub.
 227       HSUB,
 228
 229       /// Floating point horizontal add.
 230       FHADD,
 231
 232       /// Floating point horizontal sub.
 233       FHSUB,
 234
 235       /// Unsigned integer max and min.
 236       UMAX, UMIN,
 237
 238       /// Signed integer max and min.
 239       SMAX, SMIN,
 240
 241       /// Floating point max and min.
 242       FMAX, FMIN,
 243
 244       /// Commutative FMIN and FMAX.
 245       FMAXC, FMINC,
 246
 247       /// Floating point reciprocal-sqrt and reciprocal approximation.
 248       /// Note that these typically require refinement
 249       /// in order to obtain suitable precision.
 250       FRSQRT, FRCP,
 251
 252       // Thread Local Storage.
 253       TLSADDR,
 254
 255       // Thread Local Storage. A call to get the start address
 256       // of the TLS block for the current module.
 257       TLSBASEADDR,
 258
 259       // Thread Local Storage.  When calling to an OS provided
 260       // thunk at the address from an earlier relocation.
 261       TLSCALL,
 262
 263       // Exception Handling helpers.
 264       EH_RETURN,
 265
 266       // SjLj exception handling setjmp.
 267       EH_SJLJ_SETJMP,
 268
 269       // SjLj exception handling longjmp.
 270       EH_SJLJ_LONGJMP,
 271
 272       /// Tail call return. See X86TargetLowering::LowerCall for
 273       /// the list of operands.
 274       TC_RETURN,
 275
 276       // Vector move to low scalar and zero higher vector elements.
 277       VZEXT_MOVL,
 278
 279       // Vector integer zero-extend.
 280       VZEXT,
 281
 282       // Vector integer signed-extend.
 283       VSEXT,
 284
 285       // Vector integer truncate.
 286       VTRUNC,
 287
 288       // Vector integer truncate with mask.
 289       VTRUNCM,
 290
 291       // Vector FP extend.
 292       VFPEXT,
 293
 294       // Vector FP round.
 295       VFPROUND,
 296
 297       // Vector signed integer to double.
 298       CVTDQ2PD,
 299
 300       // 128-bit vector logical left / right shift
 301       VSHLDQ, VSRLDQ,
 302
 303       // Vector shift elements
 304       VSHL, VSRL, VSRA,
 305
 306       // Vector shift elements by immediate
 307       VSHLI, VSRLI, VSRAI,
 308
 309       // Vector packed double/float comparison.
 310       CMPP,
 311
 312       // Vector integer comparisons.
 313       PCMPEQ, PCMPGT,
 314       // Vector integer comparisons, the result is in a mask vector.
 315       PCMPEQM, PCMPGTM,
 316
 317       /// Vector comparison generating mask bits for fp and
 318       /// integer signed and unsigned data types.
 319       CMPM,
 320       CMPMU,
 321       // Vector comparison with rounding mode for FP values
 322       CMPM_RND,
 323
 324       // Arithmetic operations with FLAGS results.
 325       ADD, SUB, ADC, SBB, SMUL,
 326       INC, DEC, OR, XOR, AND,
 327
 328       BEXTR,  // Bit field extract
 329
 330       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 331
 332       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 333       SMUL8, UMUL8,
 334
 335       // 8-bit divrem that zero-extend the high result (AH).
 336       UDIVREM8_ZEXT_HREG,
 337       SDIVREM8_SEXT_HREG,
 338
 339       // X86-specific multiply by immediate.
 340       MUL_IMM,
 341
 342       // Vector bitwise comparisons.
 343       PTEST,
 344
 345       // Vector packed fp sign bitwise comparisons.
 346       TESTP,
 347
 348       // Vector "test" in AVX-512, the result is in a mask vector.
 349       TESTM,
 350       TESTNM,
 351
 352       // OR/AND test for masks
 353       KORTEST,
 354
 355       // Several flavors of instructions with vector shuffle behaviors.
 356       PACKSS,
 357       PACKUS,
 358       // Intra-lane alignr
 359       PALIGNR,
 360       // AVX512 inter-lane alignr
 361       VALIGN,
 362       PSHUFD,
 363       PSHUFHW,
 364       PSHUFLW,
 365       SHUFP,
 366       //Shuffle Packed Values at 128-bit granularity
 367       SHUF128,
 368       MOVDDUP,
 369       MOVSHDUP,
 370       MOVSLDUP,
 371       MOVLHPS,
 372       MOVLHPD,
 373       MOVHLPS,
 374       MOVLPS,
 375       MOVLPD,
 376       MOVSD,
 377       MOVSS,
 378       UNPCKL,
 379       UNPCKH,
 380       VPERMILPV,
 381       VPERMILPI,
 382       VPERMV,
 383       VPERMV3,
 384       VPERMIV3,
 385       VPERMI,
 386       VPERM2X128,
 387       //Fix Up Special Packed Float32/64 values
 388       VFIXUPIMM,
 389       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 390       VRANGE,
 391       // Broadcast scalar to vector
 392       VBROADCAST,
 393       // Broadcast subvector to vector
 394       SUBV_BROADCAST,
 395       // Insert/Extract vector element
 396       VINSERT,
 397       VEXTRACT,
 398
 399       // Vector multiply packed unsigned doubleword integers
 400       PMULUDQ,
 401       // Vector multiply packed signed doubleword integers
 402       PMULDQ,
 403
 404       // FMA nodes
 405       FMADD,
 406       FNMADD,
 407       FMSUB,
 408       FNMSUB,
 409       FMADDSUB,
 410       FMSUBADD,
 411       // FMA with rounding mode
 412       FMADD_RND,
 413       FNMADD_RND,
 414       FMSUB_RND,
 415       FNMSUB_RND,
 416       FMADDSUB_RND,
 417       FMSUBADD_RND,
 418       RNDSCALE,
 419
 420       // Compress and expand
 421       COMPRESS,
 422       EXPAND,
 423
 424       //Convert Unsigned/Integer to Scalar Floating-Point Value
 425       //with rounding mode
 426       SINT_TO_FP_RND,
 427       UINT_TO_FP_RND,
 428       // Save xmm argument registers to the stack, according to %al. An operator
 429       // is needed so that this can be expanded with control flow.
 430       VASTART_SAVE_XMM_REGS,
 431
 432       // Windows's _chkstk call to do stack probing.
 433       WIN_ALLOCA,
 434
 435       // For allocating variable amounts of stack space when using
 436       // segmented stacks. Check if the current stacklet has enough space, and
 437       // falls back to heap allocation if not.
 438       SEG_ALLOCA,
 439
 440       // Windows's _ftol2 runtime routine to do fptoui.
 441       WIN_FTOL,
 442
 443       // Memory barrier
 444       MEMBARRIER,
 445       MFENCE,
 446       SFENCE,
 447       LFENCE,
 448
 449       // Store FP status word into i16 register.
 450       FNSTSW16r,
 451
 452       // Store contents of %ah into %eflags.
 453       SAHF,
 454
 455       // Get a random integer and indicate whether it is valid in CF.
 456       RDRAND,
 457
 458       // Get a NIST SP800-90B & C compliant random integer and
 459       // indicate whether it is valid in CF.
 460       RDSEED,
 461
 462       PCMPISTRI,
 463       PCMPESTRI,
 464
 465       // Test if in transactional execution.
 466       XTEST,
 467
 468       // ERI instructions
 469       RSQRT28, RCP28, EXP2,
 470
 471       // Compare and swap.
 472       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 473       LCMPXCHG8_DAG,
 474       LCMPXCHG16_DAG,
 475
 476       // Load, scalar_to_vector, and zero extend.
 477       VZEXT_LOAD,
 478
 479       // Store FP control world into i16 memory.
 480       FNSTCW16m,
 481
 482       /// This instruction implements FP_TO_SINT with the
 483       /// integer destination in memory and a FP reg source.  This corresponds
 484       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 485       /// has two inputs (token chain and address) and two outputs (int value
 486       /// and token chain).
 487       FP_TO_INT16_IN_MEM,
 488       FP_TO_INT32_IN_MEM,
 489       FP_TO_INT64_IN_MEM,
 490
 491       /// This instruction implements SINT_TO_FP with the
 492       /// integer source in memory and FP reg result.  This corresponds to the
 493       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 494       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 495       /// also produces a flag).
 496       FILD,
 497       FILD_FLAG,
 498
 499       /// This instruction implements an extending load to FP stack slots.
 500       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 501       /// operand, ptr to load from, and a ValueType node indicating the type
 502       /// to load to.
 503       FLD,
 504
 505       /// This instruction implements a truncating store to FP stack
 506       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 507       /// chain operand, value to store, address, and a ValueType to store it
 508       /// as.
 509       FST,
 510
 511       /// This instruction grabs the address of the next argument
 512       /// from a va_list. (reads and modifies the va_list in memory)
 513       VAARG_64
 514
 515       // WARNING: Do not add anything in the end unless you want the node to
 516       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 517       // thought as target memory ops!
 518     };
 519   }
 520
 521   /// Define some predicates that are used for node matching.
 522   namespace X86 {
 523     /// Return true if the specified
 524     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 525     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 526     bool isVEXTRACT128Index(SDNode *N);
 527
 528     /// Return true if the specified
 529     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 530     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 531     bool isVINSERT128Index(SDNode *N);
 532
 533     /// Return true if the specified
 534     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 535     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 536     bool isVEXTRACT256Index(SDNode *N);
 537
 538     /// Return true if the specified
 539     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 540     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 541     bool isVINSERT256Index(SDNode *N);
 542
 543     /// Return the appropriate
 544     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 545     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 546     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 547
 548     /// Return the appropriate
 549     /// immediate to insert at the specified INSERT_SUBVECTOR index
 550     /// with VINSERTF128, VINSERT128 instructions.
 551     unsigned getInsertVINSERT128Immediate(SDNode *N);
 552
 553     /// Return the appropriate
 554     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 555     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 556     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 557
 558     /// Return the appropriate
 559     /// immediate to insert at the specified INSERT_SUBVECTOR index
 560     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 561     unsigned getInsertVINSERT256Immediate(SDNode *N);
 562
 563     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 564     bool isZeroNode(SDValue Elt);
 565
 566     /// Returns true of the given offset can be
 567     /// fit into displacement field of the instruction.
 568     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 569                                       bool hasSymbolicDisplacement = true);
 570
 571
 572     /// Determines whether the callee is required to pop its
 573     /// own arguments. Callee pop is necessary to support tail calls.
 574     bool isCalleePop(CallingConv::ID CallingConv,
 575                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 576
 577     /// AVX512 static rounding constants.  These need to match the values in
 578     /// avx512fintrin.h.
 579     enum STATIC_ROUNDING {
 580       TO_NEAREST_INT = 0,
 581       TO_NEG_INF = 1,
 582       TO_POS_INF = 2,
 583       TO_ZERO = 3,
 584       CUR_DIRECTION = 4
 585     };
 586   }
 587
 588   //===--------------------------------------------------------------------===//
 589   //  X86 Implementation of the TargetLowering interface
 590   class X86TargetLowering final : public TargetLowering {
 591   public:
 592     explicit X86TargetLowering(const X86TargetMachine &TM,
 593                                const X86Subtarget &STI);
 594
 595     unsigned getJumpTableEncoding() const override;
 596     bool useSoftFloat() const override;
 597
 598     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 599
 600     const MCExpr *
 601     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 602                               const MachineBasicBlock *MBB, unsigned uid,
 603                               MCContext &Ctx) const override;
 604
 605     /// Returns relocation base for the given PIC jumptable.
 606     SDValue getPICJumpTableRelocBase(SDValue Table,
 607                                      SelectionDAG &DAG) const override;
 608     const MCExpr *
 609     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 610                                  unsigned JTI, MCContext &Ctx) const override;
 611
 612     /// Return the desired alignment for ByVal aggregate
 613     /// function arguments in the caller parameter area. For X86, aggregates
 614     /// that contains are placed at 16-byte boundaries while the rest are at
 615     /// 4-byte boundaries.
 616     unsigned getByValTypeAlignment(Type *Ty) const override;
 617
 618     /// Returns the target specific optimal type for load
 619     /// and store operations as a result of memset, memcpy, and memmove
 620     /// lowering. If DstAlign is zero that means it's safe to destination
 621     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 622     /// means there isn't a need to check it against alignment requirement,
 623     /// probably because the source does not need to be loaded. If 'IsMemset' is
 624     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 625     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 626     /// source is constant so it does not need to be loaded.
 627     /// It returns EVT::Other if the type should be determined using generic
 628     /// target-independent logic.
 629     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 630                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 631                             MachineFunction &MF) const override;
 632
 633     /// Returns true if it's safe to use load / store of the
 634     /// specified type to expand memcpy / memset inline. This is mostly true
 635     /// for all types except for some special cases. For example, on X86
 636     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 637     /// also does type conversion. Note the specified type doesn't have to be
 638     /// legal as the hook is used before type legalization.
 639     bool isSafeMemOpType(MVT VT) const override;
 640
 641     /// Returns true if the target allows
 642     /// unaligned memory accesses. of the specified type. Returns whether it
 643     /// is "fast" by reference in the second argument.
 644     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 645                                        bool *Fast) const override;
 646
 647     /// Provide custom lowering hooks for some operations.
 648     ///
 649     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 650
 651     /// Replace the results of node with an illegal result
 652     /// type with new values built out of custom code.
 653     ///
 654     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 655                             SelectionDAG &DAG) const override;
 656
 657
 658     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 659
 660     /// Return true if the target has native support for
 661     /// the specified value type and it is 'desirable' to use the type for the
 662     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 663     /// instruction encodings are longer and some i16 instructions are slow.
 664     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 665
 666     /// Return true if the target has native support for the
 667     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 668     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 669     /// and some i16 instructions are slow.
 670     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 671
 672     MachineBasicBlock *
 673       EmitInstrWithCustomInserter(MachineInstr *MI,
 674                                   MachineBasicBlock *MBB) const override;
 675
 676
 677     /// This method returns the name of a target specific DAG node.
 678     const char *getTargetNodeName(unsigned Opcode) const override;
 679
 680     bool isCheapToSpeculateCttz() const override;
 681
 682     bool isCheapToSpeculateCtlz() const override;
 683
 684     /// Return the value type to use for ISD::SETCC.
 685     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 686
 687     /// Determine which of the bits specified in Mask are known to be either
 688     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 689     void computeKnownBitsForTargetNode(const SDValue Op,
 690                                        APInt &KnownZero,
 691                                        APInt &KnownOne,
 692                                        const SelectionDAG &DAG,
 693                                        unsigned Depth = 0) const override;
 694
 695     /// Determine the number of bits in the operation that are sign bits.
 696     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 697                                              const SelectionDAG &DAG,
 698                                              unsigned Depth) const override;
 699
 700     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 701                         int64_t &Offset) const override;
 702
 703     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 704
 705     bool ExpandInlineAsm(CallInst *CI) const override;
 706
 707     ConstraintType
 708       getConstraintType(const std::string &Constraint) const override;
 709
 710     /// Examine constraint string and operand type and determine a weight value.
 711     /// The operand object must already have been set up with the operand type.
 712     ConstraintWeight
 713       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 714                                      const char *constraint) const override;
 715
 716     const char *LowerXConstraint(EVT ConstraintVT) const override;
 717
 718     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 719     /// add anything to Ops. If hasMemory is true it means one of the asm
 720     /// constraint of the inline asm instruction being processed is 'm'.
 721     void LowerAsmOperandForConstraint(SDValue Op,
 722                                       std::string &Constraint,
 723                                       std::vector<SDValue> &Ops,
 724                                       SelectionDAG &DAG) const override;
 725
 726     unsigned getInlineAsmMemConstraint(
 727         const std::string &ConstraintCode) const override {
 728       if (ConstraintCode == "i")
 729         return InlineAsm::Constraint_i;
 730       else if (ConstraintCode == "o")
 731         return InlineAsm::Constraint_o;
 732       else if (ConstraintCode == "v")
 733         return InlineAsm::Constraint_v;
 734       else if (ConstraintCode == "X")
 735         return InlineAsm::Constraint_X;
 736       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 737     }
 738
 739     /// Given a physical register constraint
 740     /// (e.g. {edx}), return the register number and the register class for the
 741     /// register.  This should only be used for C_Register constraints.  On
 742     /// error, this returns a register number of 0.
 743     std::pair<unsigned, const TargetRegisterClass *>
 744     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 745                                  const std::string &Constraint,
 746                                  MVT VT) const override;
 747
 748     /// Return true if the addressing mode represented
 749     /// by AM is legal for this target, for a load/store of the specified type.
 750     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 751                                unsigned AS) const override;
 752
 753     /// Return true if the specified immediate is legal
 754     /// icmp immediate, that is the target has icmp instructions which can
 755     /// compare a register against the immediate without having to materialize
 756     /// the immediate into a register.
 757     bool isLegalICmpImmediate(int64_t Imm) const override;
 758
 759     /// Return true if the specified immediate is legal
 760     /// add immediate, that is the target has add instructions which can
 761     /// add a register and the immediate without having to materialize
 762     /// the immediate into a register.
 763     bool isLegalAddImmediate(int64_t Imm) const override;
 764
 765     /// \brief Return the cost of the scaling factor used in the addressing
 766     /// mode represented by AM for this target, for a load/store
 767     /// of the specified type.
 768     /// If the AM is supported, the return value must be >= 0.
 769     /// If the AM is not supported, it returns a negative value.
 770     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 771                              unsigned AS) const override;
 772
 773     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 774
 775     /// Return true if it's free to truncate a value of
 776     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 777     /// register EAX to i16 by referencing its sub-register AX.
 778     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 779     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 780
 781     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 782
 783     /// Return true if any actual instruction that defines a
 784     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 785     /// register. This does not necessarily include registers defined in
 786     /// unknown ways, such as incoming arguments, or copies from unknown
 787     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 788     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 789     /// all instructions that define 32-bit values implicit zero-extend the
 790     /// result out to 64 bits.
 791     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 792     bool isZExtFree(EVT VT1, EVT VT2) const override;
 793     bool isZExtFree(SDValue Val, EVT VT2) const override;
 794
 795     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 796     /// extend node) is profitable.
 797     bool isVectorLoadExtDesirable(SDValue) const override;
 798
 799     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 800     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 801     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 802     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 803
 804     /// Return true if it's profitable to narrow
 805     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 806     /// from i32 to i8 but not from i32 to i16.
 807     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 808
 809     /// Returns true if the target can instruction select the
 810     /// specified FP immediate natively. If false, the legalizer will
 811     /// materialize the FP immediate as a load from a constant pool.
 812     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 813
 814     /// Targets can use this to indicate that they only support *some*
 815     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 816     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 817     /// be legal.
 818     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 819                             EVT VT) const override;
 820
 821     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 822     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 823     /// replace a VAND with a constant pool entry.
 824     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 825                                 EVT VT) const override;
 826
 827     /// If true, then instruction selection should
 828     /// seek to shrink the FP constant of the specified type to a smaller type
 829     /// in order to save space and / or reduce runtime.
 830     bool ShouldShrinkFPConstant(EVT VT) const override {
 831       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 832       // expensive than a straight movsd. On the other hand, it's important to
 833       // shrink long double fp constant since fldt is very slow.
 834       return !X86ScalarSSEf64 || VT == MVT::f80;
 835     }
 836
 837     /// Return true if we believe it is correct and profitable to reduce the
 838     /// load node to a smaller type.
 839     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 840                                EVT NewVT) const override;
 841
 842     /// Return true if the specified scalar FP type is computed in an SSE
 843     /// register, not on the X87 floating point stack.
 844     bool isScalarFPTypeInSSEReg(EVT VT) const {
 845       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 846       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 847     }
 848
 849     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 850     bool isTargetFTOL() const;
 851
 852     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 853     /// given type.
 854     bool isIntegerTypeFTOL(EVT VT) const {
 855       return isTargetFTOL() && VT == MVT::i64;
 856     }
 857
 858     /// \brief Returns true if it is beneficial to convert a load of a constant
 859     /// to just the constant itself.
 860     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 861                                            Type *Ty) const override;
 862
 863     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 864     /// with this index.
 865     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 866
 867     /// Intel processors have a unified instruction and data cache
 868     const char * getClearCacheBuiltinName() const override {
 869       return nullptr; // nothing to do, move along.
 870     }
 871
 872     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 873
 874     /// This method returns a target specific FastISel object,
 875     /// or null if the target does not support "fast" ISel.
 876     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 877                              const TargetLibraryInfo *libInfo) const override;
 878
 879     /// Return true if the target stores stack protector cookies at a fixed
 880     /// offset in some non-standard address space, and populates the address
 881     /// space and offset as appropriate.
 882     bool getStackCookieLocation(unsigned &AddressSpace,
 883                                 unsigned &Offset) const override;
 884
 885     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 886                       SelectionDAG &DAG) const;
 887
 888     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 889
 890     bool useLoadStackGuardNode() const override;
 891     /// \brief Customize the preferred legalization strategy for certain types.
 892     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 893
 894   protected:
 895     std::pair<const TargetRegisterClass *, uint8_t>
 896     findRepresentativeClass(const TargetRegisterInfo *TRI,
 897                             MVT VT) const override;
 898
 899   private:
 900     /// Keep a pointer to the X86Subtarget around so that we can
 901     /// make the right decision when generating code for different targets.
 902     const X86Subtarget *Subtarget;
 903     const DataLayout *TD;
 904
 905     /// Select between SSE or x87 floating point ops.
 906     /// When SSE is available, use it for f32 operations.
 907     /// When SSE2 is available, use it for f64 operations.
 908     bool X86ScalarSSEf32;
 909     bool X86ScalarSSEf64;
 910
 911     /// A list of legal FP immediates.
 912     std::vector<APFloat> LegalFPImmediates;
 913
 914     /// Indicate that this x86 target can instruction
 915     /// select the specified FP immediate natively.
 916     void addLegalFPImmediate(const APFloat& Imm) {
 917       LegalFPImmediates.push_back(Imm);
 918     }
 919
 920     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 921                             CallingConv::ID CallConv, bool isVarArg,
 922                             const SmallVectorImpl<ISD::InputArg> &Ins,
 923                             SDLoc dl, SelectionDAG &DAG,
 924                             SmallVectorImpl<SDValue> &InVals) const;
 925     SDValue LowerMemArgument(SDValue Chain,
 926                              CallingConv::ID CallConv,
 927                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 928                              SDLoc dl, SelectionDAG &DAG,
 929                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 930                               unsigned i) const;
 931     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 932                              SDLoc dl, SelectionDAG &DAG,
 933                              const CCValAssign &VA,
 934                              ISD::ArgFlagsTy Flags) const;
 935
 936     // Call lowering helpers.
 937
 938     /// Check whether the call is eligible for tail call optimization. Targets
 939     /// that want to do tail call optimization should implement this function.
 940     bool IsEligibleForTailCallOptimization(SDValue Callee,
 941                                            CallingConv::ID CalleeCC,
 942                                            bool isVarArg,
 943                                            bool isCalleeStructRet,
 944                                            bool isCallerStructRet,
 945                                            Type *RetTy,
 946                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 947                                     const SmallVectorImpl<SDValue> &OutVals,
 948                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 949                                            SelectionDAG& DAG) const;
 950     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 951     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 952                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 953                                 int FPDiff, SDLoc dl) const;
 954
 955     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 956                                          SelectionDAG &DAG) const;
 957
 958     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 959                                                bool isSigned,
 960                                                bool isReplace) const;
 961
 962     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 969
 970     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 974                                int64_t Offset, SelectionDAG &DAG) const;
 975     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 987                       SDLoc dl, SelectionDAG &DAG) const;
 988     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1007
1008     SDValue
1009       LowerFormalArguments(SDValue Chain,
1010                            CallingConv::ID CallConv, bool isVarArg,
1011                            const SmallVectorImpl<ISD::InputArg> &Ins,
1012                            SDLoc dl, SelectionDAG &DAG,
1013                            SmallVectorImpl<SDValue> &InVals) const override;
1014     SDValue LowerCall(CallLoweringInfo &CLI,
1015                       SmallVectorImpl<SDValue> &InVals) const override;
1016
1017     SDValue LowerReturn(SDValue Chain,
1018                         CallingConv::ID CallConv, bool isVarArg,
1019                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1020                         const SmallVectorImpl<SDValue> &OutVals,
1021                         SDLoc dl, SelectionDAG &DAG) const override;
1022
1023     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1024
1025     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1026
1027     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1028                                  ISD::NodeType ExtendKind) const override;
1029
1030     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1031                         bool isVarArg,
1032                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1033                         LLVMContext &Context) const override;
1034
1035     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1036
1037     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1038     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1039     TargetLoweringBase::AtomicRMWExpansionKind
1040     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1041
1042     LoadInst *
1043     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1044
1045     bool needsCmpXchgNb(const Type *MemType) const;
1046
1047     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1048     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1049     /// expand, the associated machine basic block, and the associated X86
1050     /// opcodes for reg/reg.
1051     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1052                                            MachineBasicBlock *MBB) const;
1053
1054     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1055     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1056     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1057                                                MachineBasicBlock *MBB) const;
1058
1059     // Utility function to emit the low-level va_arg code for X86-64.
1060     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1061                        MachineInstr *MI,
1062                        MachineBasicBlock *MBB) const;
1063
1064     /// Utility function to emit the xmm reg save portion of va_start.
1065     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1066                                                    MachineInstr *BInstr,
1067                                                    MachineBasicBlock *BB) const;
1068
1069     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1070                                          MachineBasicBlock *BB) const;
1071
1072     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1073                                               MachineBasicBlock *BB) const;
1074
1075     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1076                                             MachineBasicBlock *BB) const;
1077
1078     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1079                                           MachineBasicBlock *BB) const;
1080
1081     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1082                                           MachineBasicBlock *BB) const;
1083
1084     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1085                                         MachineBasicBlock *MBB) const;
1086
1087     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1088                                          MachineBasicBlock *MBB) const;
1089
1090     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1091                                      MachineBasicBlock *MBB) const;
1092
1093     /// Emit nodes that will be selected as "test Op0,Op0", or something
1094     /// equivalent, for use with the given x86 condition code.
1095     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1096                      SelectionDAG &DAG) const;
1097
1098     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1099     /// equivalent, for use with the given x86 condition code.
1100     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1101                     SelectionDAG &DAG) const;
1102
1103     /// Convert a comparison if required by the subtarget.
1104     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1105
1106     /// Use rsqrt* to speed up sqrt calculations.
1107     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1108                              unsigned &RefinementSteps,
1109                              bool &UseOneConstNR) const override;
1110
1111     /// Use rcp* to speed up fdiv calculations.
1112     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1113                              unsigned &RefinementSteps) const override;
1114
1115     /// Reassociate floating point divisions into multiply by reciprocal.
1116     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1117   };
1118
1119   namespace X86 {
1120     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1121                              const TargetLibraryInfo *libInfo);
1122   }
1123 }
1124
1125 #endif    // X86ISELLOWERING_H