lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// Bitwise logical right shift of floating point values. This
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// This operation implements the lowering for readcyclecounter
  83       RDTSC_DAG,
  84
  85       /// X86 Read Time-Stamp Counter and Processor ID.
  86       RDTSCP_DAG,
  87
  88       /// X86 Read Performance Monitoring Counters.
  89       RDPMC_DAG,
  90
  91       /// X86 compare and logical compare instructions.
  92       CMP, COMI, UCOMI,
  93
  94       /// X86 bit-test instructions.
  95       BT,
  96
  97       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  98       /// operand, usually produced by a CMP instruction.
  99       SETCC,
 100
 101       /// X86 Select
 102       SELECT,
 103
 104       // Same as SETCC except it's materialized with a sbb and the value is all
 105       // one's or all zero's.
 106       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 107
 108       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 109       /// Operands are two FP values to compare; result is a mask of
 110       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 111       FSETCC,
 112
 113       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 114       /// result in an integer GPR.  Needs masking for scalar result.
 115       FGETSIGNx86,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// Copies a 64-bit value from the low word of an XMM vector
 152       /// to an MMX vector.  If you think this is too close to the previous
 153       /// mnemonic, so do I; blame Intel.
 154       MOVDQ2Q,
 155
 156       /// Copies a 32-bit value from the low word of a MMX
 157       /// vector to a GPR.
 158       MMX_MOVD2W,
 159
 160       /// Copies a GPR into the low 32-bit word of a MMX vector
 161       /// and zero out the high word.
 162       MMX_MOVW2D,
 163
 164       /// Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW, MMX_PINSRW,
 183
 184       /// Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// Compute Sum of Absolute Differences.
 188       PSADBW,
 189
 190       /// Bitwise Logical AND NOT of Packed FP values.
 191       ANDNP,
 192
 193       /// Copy integer sign.
 194       PSIGN,
 195
 196       /// Blend where the selector is an immediate.
 197       BLENDI,
 198
 199       /// Blend where the condition has been shrunk.
 200       /// This is used to emphasize that the condition mask is
 201       /// no more valid for generic VSELECT optimizations.
 202       SHRUNKBLEND,
 203
 204       /// Combined add and sub on an FP vector.
 205       ADDSUB,
 206       //  FP vector ops with rounding mode.
 207       FADD_RND,
 208       FSUB_RND,
 209       FMUL_RND,
 210       FDIV_RND,
 211       FMAX_RND,
 212       FMIN_RND,
 213
 214       // Integer add/sub with unsigned saturation.
 215       ADDUS,
 216       SUBUS,
 217       // Integer add/sub with signed saturation.
 218       ADDS,
 219       SUBS,
 220
 221       /// Integer horizontal add.
 222       HADD,
 223
 224       /// Integer horizontal sub.
 225       HSUB,
 226
 227       /// Floating point horizontal add.
 228       FHADD,
 229
 230       /// Floating point horizontal sub.
 231       FHSUB,
 232
 233       /// Unsigned integer max and min.
 234       UMAX, UMIN,
 235
 236       /// Signed integer max and min.
 237       SMAX, SMIN,
 238
 239       /// Floating point max and min.
 240       FMAX, FMIN,
 241
 242       /// Commutative FMIN and FMAX.
 243       FMAXC, FMINC,
 244
 245       /// Floating point reciprocal-sqrt and reciprocal approximation.
 246       /// Note that these typically require refinement
 247       /// in order to obtain suitable precision.
 248       FRSQRT, FRCP,
 249
 250       // Thread Local Storage.
 251       TLSADDR,
 252
 253       // Thread Local Storage. A call to get the start address
 254       // of the TLS block for the current module.
 255       TLSBASEADDR,
 256
 257       // Thread Local Storage.  When calling to an OS provided
 258       // thunk at the address from an earlier relocation.
 259       TLSCALL,
 260
 261       // Exception Handling helpers.
 262       EH_RETURN,
 263
 264       // SjLj exception handling setjmp.
 265       EH_SJLJ_SETJMP,
 266
 267       // SjLj exception handling longjmp.
 268       EH_SJLJ_LONGJMP,
 269
 270       /// Tail call return. See X86TargetLowering::LowerCall for
 271       /// the list of operands.
 272       TC_RETURN,
 273
 274       // Vector move to low scalar and zero higher vector elements.
 275       VZEXT_MOVL,
 276
 277       // Vector integer zero-extend.
 278       VZEXT,
 279
 280       // Vector integer signed-extend.
 281       VSEXT,
 282
 283       // Vector integer truncate.
 284       VTRUNC,
 285
 286       // Vector integer truncate with mask.
 287       VTRUNCM,
 288
 289       // Vector FP extend.
 290       VFPEXT,
 291
 292       // Vector FP round.
 293       VFPROUND,
 294
 295       // 128-bit vector logical left / right shift
 296       VSHLDQ, VSRLDQ,
 297
 298       // Vector shift elements
 299       VSHL, VSRL, VSRA,
 300
 301       // Vector shift elements by immediate
 302       VSHLI, VSRLI, VSRAI,
 303
 304       // Vector packed double/float comparison.
 305       CMPP,
 306
 307       // Vector integer comparisons.
 308       PCMPEQ, PCMPGT,
 309       // Vector integer comparisons, the result is in a mask vector.
 310       PCMPEQM, PCMPGTM,
 311
 312       /// Vector comparison generating mask bits for fp and
 313       /// integer signed and unsigned data types.
 314       CMPM,
 315       CMPMU,
 316       // Vector comparison with rounding mode for FP values
 317       CMPM_RND,
 318
 319       // Arithmetic operations with FLAGS results.
 320       ADD, SUB, ADC, SBB, SMUL,
 321       INC, DEC, OR, XOR, AND,
 322
 323       BEXTR,  // Bit field extract
 324
 325       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 326
 327       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 328       SMUL8, UMUL8,
 329
 330       // 8-bit divrem that zero-extend the high result (AH).
 331       UDIVREM8_ZEXT_HREG,
 332       SDIVREM8_SEXT_HREG,
 333
 334       // X86-specific multiply by immediate.
 335       MUL_IMM,
 336
 337       // Vector bitwise comparisons.
 338       PTEST,
 339
 340       // Vector packed fp sign bitwise comparisons.
 341       TESTP,
 342
 343       // Vector "test" in AVX-512, the result is in a mask vector.
 344       TESTM,
 345       TESTNM,
 346
 347       // OR/AND test for masks
 348       KORTEST,
 349
 350       // Several flavors of instructions with vector shuffle behaviors.
 351       PACKSS,
 352       PACKUS,
 353       // Intra-lane alignr
 354       PALIGNR,
 355       // AVX512 inter-lane alignr
 356       VALIGN,
 357       PSHUFD,
 358       PSHUFHW,
 359       PSHUFLW,
 360       SHUFP,
 361       MOVDDUP,
 362       MOVSHDUP,
 363       MOVSLDUP,
 364       MOVLHPS,
 365       MOVLHPD,
 366       MOVHLPS,
 367       MOVLPS,
 368       MOVLPD,
 369       MOVSD,
 370       MOVSS,
 371       UNPCKL,
 372       UNPCKH,
 373       VPERMILPV,
 374       VPERMILPI,
 375       VPERMV,
 376       VPERMV3,
 377       VPERMIV3,
 378       VPERMI,
 379       VPERM2X128,
 380       //Fix Up Special Packed Float32/64 values
 381       VFIXUPIMM,
 382       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 383       VRANGE,
 384       // Broadcast scalar to vector
 385       VBROADCAST,
 386       // Broadcast subvector to vector
 387       SUBV_BROADCAST,
 388       // Insert/Extract vector element
 389       VINSERT,
 390       VEXTRACT,
 391
 392       // Vector multiply packed unsigned doubleword integers
 393       PMULUDQ,
 394       // Vector multiply packed signed doubleword integers
 395       PMULDQ,
 396
 397       // FMA nodes
 398       FMADD,
 399       FNMADD,
 400       FMSUB,
 401       FNMSUB,
 402       FMADDSUB,
 403       FMSUBADD,
 404       // FMA with rounding mode
 405       FMADD_RND,
 406       FNMADD_RND,
 407       FMSUB_RND,
 408       FNMSUB_RND,
 409       FMADDSUB_RND,
 410       FMSUBADD_RND,
 411       RNDSCALE,
 412
 413       // Compress and expand
 414       COMPRESS,
 415       EXPAND,
 416
 417       // Save xmm argument registers to the stack, according to %al. An operator
 418       // is needed so that this can be expanded with control flow.
 419       VASTART_SAVE_XMM_REGS,
 420
 421       // Windows's _chkstk call to do stack probing.
 422       WIN_ALLOCA,
 423
 424       // For allocating variable amounts of stack space when using
 425       // segmented stacks. Check if the current stacklet has enough space, and
 426       // falls back to heap allocation if not.
 427       SEG_ALLOCA,
 428
 429       // Windows's _ftol2 runtime routine to do fptoui.
 430       WIN_FTOL,
 431
 432       // Memory barrier
 433       MEMBARRIER,
 434       MFENCE,
 435       SFENCE,
 436       LFENCE,
 437
 438       // Store FP status word into i16 register.
 439       FNSTSW16r,
 440
 441       // Store contents of %ah into %eflags.
 442       SAHF,
 443
 444       // Get a random integer and indicate whether it is valid in CF.
 445       RDRAND,
 446
 447       // Get a NIST SP800-90B & C compliant random integer and
 448       // indicate whether it is valid in CF.
 449       RDSEED,
 450
 451       PCMPISTRI,
 452       PCMPESTRI,
 453
 454       // Test if in transactional execution.
 455       XTEST,
 456
 457       // ERI instructions
 458       RSQRT28, RCP28, EXP2,
 459
 460       // Compare and swap.
 461       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 462       LCMPXCHG8_DAG,
 463       LCMPXCHG16_DAG,
 464
 465       // Load, scalar_to_vector, and zero extend.
 466       VZEXT_LOAD,
 467
 468       // Store FP control world into i16 memory.
 469       FNSTCW16m,
 470
 471       /// This instruction implements FP_TO_SINT with the
 472       /// integer destination in memory and a FP reg source.  This corresponds
 473       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 474       /// has two inputs (token chain and address) and two outputs (int value
 475       /// and token chain).
 476       FP_TO_INT16_IN_MEM,
 477       FP_TO_INT32_IN_MEM,
 478       FP_TO_INT64_IN_MEM,
 479
 480       /// This instruction implements SINT_TO_FP with the
 481       /// integer source in memory and FP reg result.  This corresponds to the
 482       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 483       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 484       /// also produces a flag).
 485       FILD,
 486       FILD_FLAG,
 487
 488       /// This instruction implements an extending load to FP stack slots.
 489       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 490       /// operand, ptr to load from, and a ValueType node indicating the type
 491       /// to load to.
 492       FLD,
 493
 494       /// This instruction implements a truncating store to FP stack
 495       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 496       /// chain operand, value to store, address, and a ValueType to store it
 497       /// as.
 498       FST,
 499
 500       /// This instruction grabs the address of the next argument
 501       /// from a va_list. (reads and modifies the va_list in memory)
 502       VAARG_64
 503
 504       // WARNING: Do not add anything in the end unless you want the node to
 505       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 506       // thought as target memory ops!
 507     };
 508   }
 509
 510   /// Define some predicates that are used for node matching.
 511   namespace X86 {
 512     /// Return true if the specified
 513     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 514     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 515     bool isVEXTRACT128Index(SDNode *N);
 516
 517     /// Return true if the specified
 518     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 519     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 520     bool isVINSERT128Index(SDNode *N);
 521
 522     /// Return true if the specified
 523     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 524     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 525     bool isVEXTRACT256Index(SDNode *N);
 526
 527     /// Return true if the specified
 528     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 529     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 530     bool isVINSERT256Index(SDNode *N);
 531
 532     /// Return the appropriate
 533     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 534     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 535     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 536
 537     /// Return the appropriate
 538     /// immediate to insert at the specified INSERT_SUBVECTOR index
 539     /// with VINSERTF128, VINSERT128 instructions.
 540     unsigned getInsertVINSERT128Immediate(SDNode *N);
 541
 542     /// Return the appropriate
 543     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 544     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 545     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 546
 547     /// Return the appropriate
 548     /// immediate to insert at the specified INSERT_SUBVECTOR index
 549     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 550     unsigned getInsertVINSERT256Immediate(SDNode *N);
 551
 552     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 553     bool isZeroNode(SDValue Elt);
 554
 555     /// Returns true of the given offset can be
 556     /// fit into displacement field of the instruction.
 557     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 558                                       bool hasSymbolicDisplacement = true);
 559
 560
 561     /// Determines whether the callee is required to pop its
 562     /// own arguments. Callee pop is necessary to support tail calls.
 563     bool isCalleePop(CallingConv::ID CallingConv,
 564                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 565
 566     /// AVX512 static rounding constants.  These need to match the values in
 567     /// avx512fintrin.h.
 568     enum STATIC_ROUNDING {
 569       TO_NEAREST_INT = 0,
 570       TO_NEG_INF = 1,
 571       TO_POS_INF = 2,
 572       TO_ZERO = 3,
 573       CUR_DIRECTION = 4
 574     };
 575   }
 576
 577   //===--------------------------------------------------------------------===//
 578   //  X86 Implementation of the TargetLowering interface
 579   class X86TargetLowering final : public TargetLowering {
 580   public:
 581     explicit X86TargetLowering(const X86TargetMachine &TM,
 582                                const X86Subtarget &STI);
 583
 584     unsigned getJumpTableEncoding() const override;
 585     bool useSoftFloat() const override;
 586
 587     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 588
 589     const MCExpr *
 590     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 591                               const MachineBasicBlock *MBB, unsigned uid,
 592                               MCContext &Ctx) const override;
 593
 594     /// Returns relocation base for the given PIC jumptable.
 595     SDValue getPICJumpTableRelocBase(SDValue Table,
 596                                      SelectionDAG &DAG) const override;
 597     const MCExpr *
 598     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 599                                  unsigned JTI, MCContext &Ctx) const override;
 600
 601     /// Return the desired alignment for ByVal aggregate
 602     /// function arguments in the caller parameter area. For X86, aggregates
 603     /// that contains are placed at 16-byte boundaries while the rest are at
 604     /// 4-byte boundaries.
 605     unsigned getByValTypeAlignment(Type *Ty) const override;
 606
 607     /// Returns the target specific optimal type for load
 608     /// and store operations as a result of memset, memcpy, and memmove
 609     /// lowering. If DstAlign is zero that means it's safe to destination
 610     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 611     /// means there isn't a need to check it against alignment requirement,
 612     /// probably because the source does not need to be loaded. If 'IsMemset' is
 613     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 614     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 615     /// source is constant so it does not need to be loaded.
 616     /// It returns EVT::Other if the type should be determined using generic
 617     /// target-independent logic.
 618     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 619                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 620                             MachineFunction &MF) const override;
 621
 622     /// Returns true if it's safe to use load / store of the
 623     /// specified type to expand memcpy / memset inline. This is mostly true
 624     /// for all types except for some special cases. For example, on X86
 625     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 626     /// also does type conversion. Note the specified type doesn't have to be
 627     /// legal as the hook is used before type legalization.
 628     bool isSafeMemOpType(MVT VT) const override;
 629
 630     /// Returns true if the target allows
 631     /// unaligned memory accesses. of the specified type. Returns whether it
 632     /// is "fast" by reference in the second argument.
 633     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 634                                        bool *Fast) const override;
 635
 636     /// Provide custom lowering hooks for some operations.
 637     ///
 638     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 639
 640     /// Replace the results of node with an illegal result
 641     /// type with new values built out of custom code.
 642     ///
 643     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 644                             SelectionDAG &DAG) const override;
 645
 646
 647     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 648
 649     /// Return true if the target has native support for
 650     /// the specified value type and it is 'desirable' to use the type for the
 651     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 652     /// instruction encodings are longer and some i16 instructions are slow.
 653     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 654
 655     /// Return true if the target has native support for the
 656     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 657     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 658     /// and some i16 instructions are slow.
 659     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 660
 661     MachineBasicBlock *
 662       EmitInstrWithCustomInserter(MachineInstr *MI,
 663                                   MachineBasicBlock *MBB) const override;
 664
 665
 666     /// This method returns the name of a target specific DAG node.
 667     const char *getTargetNodeName(unsigned Opcode) const override;
 668
 669     bool isCheapToSpeculateCttz() const override;
 670
 671     bool isCheapToSpeculateCtlz() const override;
 672
 673     /// Return the value type to use for ISD::SETCC.
 674     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 675
 676     /// Determine which of the bits specified in Mask are known to be either
 677     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 678     void computeKnownBitsForTargetNode(const SDValue Op,
 679                                        APInt &KnownZero,
 680                                        APInt &KnownOne,
 681                                        const SelectionDAG &DAG,
 682                                        unsigned Depth = 0) const override;
 683
 684     /// Determine the number of bits in the operation that are sign bits.
 685     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 686                                              const SelectionDAG &DAG,
 687                                              unsigned Depth) const override;
 688
 689     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 690                         int64_t &Offset) const override;
 691
 692     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 693
 694     bool ExpandInlineAsm(CallInst *CI) const override;
 695
 696     ConstraintType
 697       getConstraintType(const std::string &Constraint) const override;
 698
 699     /// Examine constraint string and operand type and determine a weight value.
 700     /// The operand object must already have been set up with the operand type.
 701     ConstraintWeight
 702       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 703                                      const char *constraint) const override;
 704
 705     const char *LowerXConstraint(EVT ConstraintVT) const override;
 706
 707     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 708     /// add anything to Ops. If hasMemory is true it means one of the asm
 709     /// constraint of the inline asm instruction being processed is 'm'.
 710     void LowerAsmOperandForConstraint(SDValue Op,
 711                                       std::string &Constraint,
 712                                       std::vector<SDValue> &Ops,
 713                                       SelectionDAG &DAG) const override;
 714
 715     unsigned getInlineAsmMemConstraint(
 716         const std::string &ConstraintCode) const override {
 717       if (ConstraintCode == "i")
 718         return InlineAsm::Constraint_i;
 719       else if (ConstraintCode == "o")
 720         return InlineAsm::Constraint_o;
 721       else if (ConstraintCode == "v")
 722         return InlineAsm::Constraint_v;
 723       else if (ConstraintCode == "X")
 724         return InlineAsm::Constraint_X;
 725       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 726     }
 727
 728     /// Given a physical register constraint
 729     /// (e.g. {edx}), return the register number and the register class for the
 730     /// register.  This should only be used for C_Register constraints.  On
 731     /// error, this returns a register number of 0.
 732     std::pair<unsigned, const TargetRegisterClass *>
 733     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 734                                  const std::string &Constraint,
 735                                  MVT VT) const override;
 736
 737     /// Return true if the addressing mode represented
 738     /// by AM is legal for this target, for a load/store of the specified type.
 739     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 740                                unsigned AS) const override;
 741
 742     /// Return true if the specified immediate is legal
 743     /// icmp immediate, that is the target has icmp instructions which can
 744     /// compare a register against the immediate without having to materialize
 745     /// the immediate into a register.
 746     bool isLegalICmpImmediate(int64_t Imm) const override;
 747
 748     /// Return true if the specified immediate is legal
 749     /// add immediate, that is the target has add instructions which can
 750     /// add a register and the immediate without having to materialize
 751     /// the immediate into a register.
 752     bool isLegalAddImmediate(int64_t Imm) const override;
 753
 754     /// \brief Return the cost of the scaling factor used in the addressing
 755     /// mode represented by AM for this target, for a load/store
 756     /// of the specified type.
 757     /// If the AM is supported, the return value must be >= 0.
 758     /// If the AM is not supported, it returns a negative value.
 759     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 760                              unsigned AS) const override;
 761
 762     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 763
 764     /// Return true if it's free to truncate a value of
 765     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 766     /// register EAX to i16 by referencing its sub-register AX.
 767     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 768     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 769
 770     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 771
 772     /// Return true if any actual instruction that defines a
 773     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 774     /// register. This does not necessarily include registers defined in
 775     /// unknown ways, such as incoming arguments, or copies from unknown
 776     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 777     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 778     /// all instructions that define 32-bit values implicit zero-extend the
 779     /// result out to 64 bits.
 780     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 781     bool isZExtFree(EVT VT1, EVT VT2) const override;
 782     bool isZExtFree(SDValue Val, EVT VT2) const override;
 783
 784     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 785     /// extend node) is profitable.
 786     bool isVectorLoadExtDesirable(SDValue) const override;
 787
 788     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 789     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 790     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 791     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 792
 793     /// Return true if it's profitable to narrow
 794     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 795     /// from i32 to i8 but not from i32 to i16.
 796     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 797
 798     /// Returns true if the target can instruction select the
 799     /// specified FP immediate natively. If false, the legalizer will
 800     /// materialize the FP immediate as a load from a constant pool.
 801     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 802
 803     /// Targets can use this to indicate that they only support *some*
 804     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 805     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 806     /// be legal.
 807     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 808                             EVT VT) const override;
 809
 810     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 811     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 812     /// replace a VAND with a constant pool entry.
 813     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 814                                 EVT VT) const override;
 815
 816     /// If true, then instruction selection should
 817     /// seek to shrink the FP constant of the specified type to a smaller type
 818     /// in order to save space and / or reduce runtime.
 819     bool ShouldShrinkFPConstant(EVT VT) const override {
 820       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 821       // expensive than a straight movsd. On the other hand, it's important to
 822       // shrink long double fp constant since fldt is very slow.
 823       return !X86ScalarSSEf64 || VT == MVT::f80;
 824     }
 825
 826     /// Return true if we believe it is correct and profitable to reduce the
 827     /// load node to a smaller type.
 828     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 829                                EVT NewVT) const override;
 830
 831     /// Return true if the specified scalar FP type is computed in an SSE
 832     /// register, not on the X87 floating point stack.
 833     bool isScalarFPTypeInSSEReg(EVT VT) const {
 834       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 835       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 836     }
 837
 838     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 839     bool isTargetFTOL() const;
 840
 841     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 842     /// given type.
 843     bool isIntegerTypeFTOL(EVT VT) const {
 844       return isTargetFTOL() && VT == MVT::i64;
 845     }
 846
 847     /// \brief Returns true if it is beneficial to convert a load of a constant
 848     /// to just the constant itself.
 849     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 850                                            Type *Ty) const override;
 851
 852     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 853     /// with this index.
 854     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 855
 856     /// Intel processors have a unified instruction and data cache
 857     const char * getClearCacheBuiltinName() const override {
 858       return nullptr; // nothing to do, move along.
 859     }
 860
 861     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 862
 863     /// This method returns a target specific FastISel object,
 864     /// or null if the target does not support "fast" ISel.
 865     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 866                              const TargetLibraryInfo *libInfo) const override;
 867
 868     /// Return true if the target stores stack protector cookies at a fixed
 869     /// offset in some non-standard address space, and populates the address
 870     /// space and offset as appropriate.
 871     bool getStackCookieLocation(unsigned &AddressSpace,
 872                                 unsigned &Offset) const override;
 873
 874     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 875                       SelectionDAG &DAG) const;
 876
 877     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 878
 879     bool useLoadStackGuardNode() const override;
 880     /// \brief Customize the preferred legalization strategy for certain types.
 881     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 882
 883   protected:
 884     std::pair<const TargetRegisterClass *, uint8_t>
 885     findRepresentativeClass(const TargetRegisterInfo *TRI,
 886                             MVT VT) const override;
 887
 888   private:
 889     /// Keep a pointer to the X86Subtarget around so that we can
 890     /// make the right decision when generating code for different targets.
 891     const X86Subtarget *Subtarget;
 892     const DataLayout *TD;
 893
 894     /// Select between SSE or x87 floating point ops.
 895     /// When SSE is available, use it for f32 operations.
 896     /// When SSE2 is available, use it for f64 operations.
 897     bool X86ScalarSSEf32;
 898     bool X86ScalarSSEf64;
 899
 900     /// A list of legal FP immediates.
 901     std::vector<APFloat> LegalFPImmediates;
 902
 903     /// Indicate that this x86 target can instruction
 904     /// select the specified FP immediate natively.
 905     void addLegalFPImmediate(const APFloat& Imm) {
 906       LegalFPImmediates.push_back(Imm);
 907     }
 908
 909     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 910                             CallingConv::ID CallConv, bool isVarArg,
 911                             const SmallVectorImpl<ISD::InputArg> &Ins,
 912                             SDLoc dl, SelectionDAG &DAG,
 913                             SmallVectorImpl<SDValue> &InVals) const;
 914     SDValue LowerMemArgument(SDValue Chain,
 915                              CallingConv::ID CallConv,
 916                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 917                              SDLoc dl, SelectionDAG &DAG,
 918                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 919                               unsigned i) const;
 920     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 921                              SDLoc dl, SelectionDAG &DAG,
 922                              const CCValAssign &VA,
 923                              ISD::ArgFlagsTy Flags) const;
 924
 925     // Call lowering helpers.
 926
 927     /// Check whether the call is eligible for tail call optimization. Targets
 928     /// that want to do tail call optimization should implement this function.
 929     bool IsEligibleForTailCallOptimization(SDValue Callee,
 930                                            CallingConv::ID CalleeCC,
 931                                            bool isVarArg,
 932                                            bool isCalleeStructRet,
 933                                            bool isCallerStructRet,
 934                                            Type *RetTy,
 935                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 936                                     const SmallVectorImpl<SDValue> &OutVals,
 937                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 938                                            SelectionDAG& DAG) const;
 939     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 940     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 941                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 942                                 int FPDiff, SDLoc dl) const;
 943
 944     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 945                                          SelectionDAG &DAG) const;
 946
 947     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 948                                                bool isSigned,
 949                                                bool isReplace) const;
 950
 951     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 952     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 953     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 954     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 958
 959     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 963                                int64_t Offset, SelectionDAG &DAG) const;
 964     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 976                       SDLoc dl, SelectionDAG &DAG) const;
 977     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
 996
 997     SDValue
 998       LowerFormalArguments(SDValue Chain,
 999                            CallingConv::ID CallConv, bool isVarArg,
1000                            const SmallVectorImpl<ISD::InputArg> &Ins,
1001                            SDLoc dl, SelectionDAG &DAG,
1002                            SmallVectorImpl<SDValue> &InVals) const override;
1003     SDValue LowerCall(CallLoweringInfo &CLI,
1004                       SmallVectorImpl<SDValue> &InVals) const override;
1005
1006     SDValue LowerReturn(SDValue Chain,
1007                         CallingConv::ID CallConv, bool isVarArg,
1008                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1009                         const SmallVectorImpl<SDValue> &OutVals,
1010                         SDLoc dl, SelectionDAG &DAG) const override;
1011
1012     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1013
1014     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1015
1016     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1017                                  ISD::NodeType ExtendKind) const override;
1018
1019     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1020                         bool isVarArg,
1021                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1022                         LLVMContext &Context) const override;
1023
1024     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1025
1026     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1027     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1028     TargetLoweringBase::AtomicRMWExpansionKind
1029     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1030
1031     LoadInst *
1032     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1033
1034     bool needsCmpXchgNb(const Type *MemType) const;
1035
1036     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1037     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1038     /// expand, the associated machine basic block, and the associated X86
1039     /// opcodes for reg/reg.
1040     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1041                                            MachineBasicBlock *MBB) const;
1042
1043     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1044     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1045     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1046                                                MachineBasicBlock *MBB) const;
1047
1048     // Utility function to emit the low-level va_arg code for X86-64.
1049     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1050                        MachineInstr *MI,
1051                        MachineBasicBlock *MBB) const;
1052
1053     /// Utility function to emit the xmm reg save portion of va_start.
1054     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1055                                                    MachineInstr *BInstr,
1056                                                    MachineBasicBlock *BB) const;
1057
1058     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1059                                          MachineBasicBlock *BB) const;
1060
1061     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1062                                               MachineBasicBlock *BB) const;
1063
1064     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1065                                             MachineBasicBlock *BB) const;
1066
1067     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1068                                           MachineBasicBlock *BB) const;
1069
1070     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1071                                           MachineBasicBlock *BB) const;
1072
1073     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1074                                         MachineBasicBlock *MBB) const;
1075
1076     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1077                                          MachineBasicBlock *MBB) const;
1078
1079     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1080                                      MachineBasicBlock *MBB) const;
1081
1082     /// Emit nodes that will be selected as "test Op0,Op0", or something
1083     /// equivalent, for use with the given x86 condition code.
1084     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1085                      SelectionDAG &DAG) const;
1086
1087     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1088     /// equivalent, for use with the given x86 condition code.
1089     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1090                     SelectionDAG &DAG) const;
1091
1092     /// Convert a comparison if required by the subtarget.
1093     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1094
1095     /// Use rsqrt* to speed up sqrt calculations.
1096     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1097                              unsigned &RefinementSteps,
1098                              bool &UseOneConstNR) const override;
1099
1100     /// Use rcp* to speed up fdiv calculations.
1101     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1102                              unsigned &RefinementSteps) const override;
1103
1104     /// Reassociate floating point divisions into multiply by reciprocal.
1105     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1106   };
1107
1108   namespace X86 {
1109     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1110                              const TargetLibraryInfo *libInfo);
1111   }
1112 }
1113
1114 #endif    // X86ISELLOWERING_H