lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDV - Blend where the selector is a register.
 191       BLENDV,
 192
 193       /// BLENDI - Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       /// ADDSUB - Combined add and sub on an FP vector.
 197       ADDSUB,
 198
 199       // SUBUS - Integer sub with unsigned saturation.
 200       SUBUS,
 201
 202       /// HADD - Integer horizontal add.
 203       HADD,
 204
 205       /// HSUB - Integer horizontal sub.
 206       HSUB,
 207
 208       /// FHADD - Floating point horizontal add.
 209       FHADD,
 210
 211       /// FHSUB - Floating point horizontal sub.
 212       FHSUB,
 213
 214       /// UMAX, UMIN - Unsigned integer max and min.
 215       UMAX, UMIN,
 216
 217       /// SMAX, SMIN - Signed integer max and min.
 218       SMAX, SMIN,
 219
 220       /// FMAX, FMIN - Floating point max and min.
 221       ///
 222       FMAX, FMIN,
 223
 224       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 225       FMAXC, FMINC,
 226
 227       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 228       /// approximation.  Note that these typically require refinement
 229       /// in order to obtain suitable precision.
 230       FRSQRT, FRCP,
 231
 232       // TLSADDR - Thread Local Storage.
 233       TLSADDR,
 234
 235       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 236       // of the TLS block for the current module.
 237       TLSBASEADDR,
 238
 239       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 240       // thunk at the address from an earlier relocation.
 241       TLSCALL,
 242
 243       // EH_RETURN - Exception Handling helpers.
 244       EH_RETURN,
 245
 246       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 247       EH_SJLJ_SETJMP,
 248
 249       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 250       EH_SJLJ_LONGJMP,
 251
 252       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 253       /// the list of operands.
 254       TC_RETURN,
 255
 256       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 257       VZEXT_MOVL,
 258
 259       // VZEXT - Vector integer zero-extend.
 260       VZEXT,
 261
 262       // VSEXT - Vector integer signed-extend.
 263       VSEXT,
 264
 265       // VTRUNC - Vector integer truncate.
 266       VTRUNC,
 267
 268       // VTRUNC - Vector integer truncate with mask.
 269       VTRUNCM,
 270
 271       // VFPEXT - Vector FP extend.
 272       VFPEXT,
 273
 274       // VFPROUND - Vector FP round.
 275       VFPROUND,
 276
 277       // VSHL, VSRL - 128-bit vector logical left / right shift
 278       VSHLDQ, VSRLDQ,
 279
 280       // VSHL, VSRL, VSRA - Vector shift elements
 281       VSHL, VSRL, VSRA,
 282
 283       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 284       VSHLI, VSRLI, VSRAI,
 285
 286       // CMPP - Vector packed double/float comparison.
 287       CMPP,
 288
 289       // PCMP* - Vector integer comparisons.
 290       PCMPEQ, PCMPGT,
 291       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 292       PCMPEQM, PCMPGTM,
 293
 294       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 295       /// integer signed and unsigned data types.
 296       CMPM,
 297       CMPMU,
 298
 299       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 300       ADD, SUB, ADC, SBB, SMUL,
 301       INC, DEC, OR, XOR, AND,
 302
 303       BEXTR,  // BEXTR - Bit field extract
 304
 305       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 306
 307       // MUL_IMM - X86 specific multiply by immediate.
 308       MUL_IMM,
 309
 310       // PTEST - Vector bitwise comparisons.
 311       PTEST,
 312
 313       // TESTP - Vector packed fp sign bitwise comparisons.
 314       TESTP,
 315
 316       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 317       TESTM,
 318       TESTNM,
 319
 320       // OR/AND test for masks
 321       KORTEST,
 322
 323       // Several flavors of instructions with vector shuffle behaviors.
 324       PACKSS,
 325       PACKUS,
 326       // Intra-lane alignr
 327       PALIGNR,
 328       // AVX512 inter-lane alignr
 329       VALIGN,
 330       PSHUFD,
 331       PSHUFHW,
 332       PSHUFLW,
 333       SHUFP,
 334       MOVDDUP,
 335       MOVSHDUP,
 336       MOVSLDUP,
 337       MOVLHPS,
 338       MOVLHPD,
 339       MOVHLPS,
 340       MOVLPS,
 341       MOVLPD,
 342       MOVSD,
 343       MOVSS,
 344       UNPCKL,
 345       UNPCKH,
 346       VPERMILPV,
 347       VPERMILPI,
 348       VPERMV,
 349       VPERMV3,
 350       VPERMIV3,
 351       VPERMI,
 352       VPERM2X128,
 353       VBROADCAST,
 354       // masked broadcast
 355       VBROADCASTM,
 356       // Insert/Extract vector element
 357       VINSERT,
 358       VEXTRACT,
 359
 360       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 361       PMULUDQ,
 362       // PMULUDQ - Vector multiply packed signed doubleword integers
 363       PMULDQ,
 364
 365       // FMA nodes
 366       FMADD,
 367       FNMADD,
 368       FMSUB,
 369       FNMSUB,
 370       FMADDSUB,
 371       FMSUBADD,
 372
 373       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 374       // according to %al. An operator is needed so that this can be expanded
 375       // with control flow.
 376       VASTART_SAVE_XMM_REGS,
 377
 378       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 379       WIN_ALLOCA,
 380
 381       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 382       // segmented stacks. Check if the current stacklet has enough space, and
 383       // falls back to heap allocation if not.
 384       SEG_ALLOCA,
 385
 386       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 387       WIN_FTOL,
 388
 389       // Memory barrier
 390       MEMBARRIER,
 391       MFENCE,
 392       SFENCE,
 393       LFENCE,
 394
 395       // FNSTSW16r - Store FP status word into i16 register.
 396       FNSTSW16r,
 397
 398       // SAHF - Store contents of %ah into %eflags.
 399       SAHF,
 400
 401       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 402       RDRAND,
 403
 404       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 405       // indicate whether it is valid in CF.
 406       RDSEED,
 407
 408       // PCMP*STRI
 409       PCMPISTRI,
 410       PCMPESTRI,
 411
 412       // XTEST - Test if in transactional execution.
 413       XTEST,
 414
 415       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 416       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 417       LCMPXCHG8_DAG,
 418       LCMPXCHG16_DAG,
 419
 420       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 421       VZEXT_LOAD,
 422
 423       // FNSTCW16m - Store FP control world into i16 memory.
 424       FNSTCW16m,
 425
 426       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 427       /// integer destination in memory and a FP reg source.  This corresponds
 428       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 429       /// has two inputs (token chain and address) and two outputs (int value
 430       /// and token chain).
 431       FP_TO_INT16_IN_MEM,
 432       FP_TO_INT32_IN_MEM,
 433       FP_TO_INT64_IN_MEM,
 434
 435       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 436       /// integer source in memory and FP reg result.  This corresponds to the
 437       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 438       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 439       /// also produces a flag).
 440       FILD,
 441       FILD_FLAG,
 442
 443       /// FLD - This instruction implements an extending load to FP stack slots.
 444       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 445       /// operand, ptr to load from, and a ValueType node indicating the type
 446       /// to load to.
 447       FLD,
 448
 449       /// FST - This instruction implements a truncating store to FP stack
 450       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 451       /// chain operand, value to store, address, and a ValueType to store it
 452       /// as.
 453       FST,
 454
 455       /// VAARG_64 - This instruction grabs the address of the next argument
 456       /// from a va_list. (reads and modifies the va_list in memory)
 457       VAARG_64
 458
 459       // WARNING: Do not add anything in the end unless you want the node to
 460       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 461       // thought as target memory ops!
 462     };
 463   }
 464
 465   /// Define some predicates that are used for node matching.
 466   namespace X86 {
 467     /// isVEXTRACT128Index - Return true if the specified
 468     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 469     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 470     bool isVEXTRACT128Index(SDNode *N);
 471
 472     /// isVINSERT128Index - Return true if the specified
 473     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 474     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 475     bool isVINSERT128Index(SDNode *N);
 476
 477     /// isVEXTRACT256Index - Return true if the specified
 478     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 479     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 480     bool isVEXTRACT256Index(SDNode *N);
 481
 482     /// isVINSERT256Index - Return true if the specified
 483     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 484     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 485     bool isVINSERT256Index(SDNode *N);
 486
 487     /// getExtractVEXTRACT128Immediate - Return the appropriate
 488     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 489     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 490     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 491
 492     /// getInsertVINSERT128Immediate - Return the appropriate
 493     /// immediate to insert at the specified INSERT_SUBVECTOR index
 494     /// with VINSERTF128, VINSERT128 instructions.
 495     unsigned getInsertVINSERT128Immediate(SDNode *N);
 496
 497     /// getExtractVEXTRACT256Immediate - Return the appropriate
 498     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 499     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 500     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 501
 502     /// getInsertVINSERT256Immediate - Return the appropriate
 503     /// immediate to insert at the specified INSERT_SUBVECTOR index
 504     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 505     unsigned getInsertVINSERT256Immediate(SDNode *N);
 506
 507     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 508     /// constant +0.0.
 509     bool isZeroNode(SDValue Elt);
 510
 511     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 512     /// fit into displacement field of the instruction.
 513     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 514                                       bool hasSymbolicDisplacement = true);
 515
 516
 517     /// isCalleePop - Determines whether the callee is required to pop its
 518     /// own arguments. Callee pop is necessary to support tail calls.
 519     bool isCalleePop(CallingConv::ID CallingConv,
 520                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 521
 522     /// AVX512 static rounding constants.  These need to match the values in
 523     /// avx512fintrin.h.
 524     enum STATIC_ROUNDING {
 525       TO_NEAREST_INT = 0,
 526       TO_NEG_INF = 1,
 527       TO_POS_INF = 2,
 528       TO_ZERO = 3,
 529       CUR_DIRECTION = 4
 530     };
 531   }
 532
 533   //===--------------------------------------------------------------------===//
 534   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 535   class X86TargetLowering final : public TargetLowering {
 536   public:
 537     explicit X86TargetLowering(X86TargetMachine &TM);
 538
 539     unsigned getJumpTableEncoding() const override;
 540
 541     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 542
 543     const MCExpr *
 544     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 545                               const MachineBasicBlock *MBB, unsigned uid,
 546                               MCContext &Ctx) const override;
 547
 548     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 549     /// jumptable.
 550     SDValue getPICJumpTableRelocBase(SDValue Table,
 551                                      SelectionDAG &DAG) const override;
 552     const MCExpr *
 553     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 554                                  unsigned JTI, MCContext &Ctx) const override;
 555
 556     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 557     /// function arguments in the caller parameter area. For X86, aggregates
 558     /// that contains are placed at 16-byte boundaries while the rest are at
 559     /// 4-byte boundaries.
 560     unsigned getByValTypeAlignment(Type *Ty) const override;
 561
 562     /// getOptimalMemOpType - Returns the target specific optimal type for load
 563     /// and store operations as a result of memset, memcpy, and memmove
 564     /// lowering. If DstAlign is zero that means it's safe to destination
 565     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 566     /// means there isn't a need to check it against alignment requirement,
 567     /// probably because the source does not need to be loaded. If 'IsMemset' is
 568     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 569     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 570     /// source is constant so it does not need to be loaded.
 571     /// It returns EVT::Other if the type should be determined using generic
 572     /// target-independent logic.
 573     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 574                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 575                             MachineFunction &MF) const override;
 576
 577     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 578     /// specified type to expand memcpy / memset inline. This is mostly true
 579     /// for all types except for some special cases. For example, on X86
 580     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 581     /// also does type conversion. Note the specified type doesn't have to be
 582     /// legal as the hook is used before type legalization.
 583     bool isSafeMemOpType(MVT VT) const override;
 584
 585     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 586     /// unaligned memory accesses. of the specified type. Returns whether it
 587     /// is "fast" by reference in the second argument.
 588     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 589                                        bool *Fast) const override;
 590
 591     /// LowerOperation - Provide custom lowering hooks for some operations.
 592     ///
 593     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 594
 595     /// ReplaceNodeResults - Replace the results of node with an illegal result
 596     /// type with new values built out of custom code.
 597     ///
 598     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 599                             SelectionDAG &DAG) const override;
 600
 601
 602     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 603
 604     /// isTypeDesirableForOp - Return true if the target has native support for
 605     /// the specified value type and it is 'desirable' to use the type for the
 606     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 607     /// instruction encodings are longer and some i16 instructions are slow.
 608     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 609
 610     /// isTypeDesirable - Return true if the target has native support for the
 611     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 612     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 613     /// and some i16 instructions are slow.
 614     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 615
 616     MachineBasicBlock *
 617       EmitInstrWithCustomInserter(MachineInstr *MI,
 618                                   MachineBasicBlock *MBB) const override;
 619
 620
 621     /// getTargetNodeName - This method returns the name of a target specific
 622     /// DAG node.
 623     const char *getTargetNodeName(unsigned Opcode) const override;
 624
 625     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 626     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 627
 628     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 629     /// in Mask are known to be either zero or one and return them in the
 630     /// KnownZero/KnownOne bitsets.
 631     void computeKnownBitsForTargetNode(const SDValue Op,
 632                                        APInt &KnownZero,
 633                                        APInt &KnownOne,
 634                                        const SelectionDAG &DAG,
 635                                        unsigned Depth = 0) const override;
 636
 637     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 638     // operation that are sign bits.
 639     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 640                                              const SelectionDAG &DAG,
 641                                              unsigned Depth) const override;
 642
 643     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 644                         int64_t &Offset) const override;
 645
 646     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 647
 648     bool ExpandInlineAsm(CallInst *CI) const override;
 649
 650     ConstraintType
 651       getConstraintType(const std::string &Constraint) const override;
 652
 653     /// Examine constraint string and operand type and determine a weight value.
 654     /// The operand object must already have been set up with the operand type.
 655     ConstraintWeight
 656       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 657                                      const char *constraint) const override;
 658
 659     const char *LowerXConstraint(EVT ConstraintVT) const override;
 660
 661     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 662     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 663     /// true it means one of the asm constraint of the inline asm instruction
 664     /// being processed is 'm'.
 665     void LowerAsmOperandForConstraint(SDValue Op,
 666                                       std::string &Constraint,
 667                                       std::vector<SDValue> &Ops,
 668                                       SelectionDAG &DAG) const override;
 669
 670     /// getRegForInlineAsmConstraint - Given a physical register constraint
 671     /// (e.g. {edx}), return the register number and the register class for the
 672     /// register.  This should only be used for C_Register constraints.  On
 673     /// error, this returns a register number of 0.
 674     std::pair<unsigned, const TargetRegisterClass*>
 675       getRegForInlineAsmConstraint(const std::string &Constraint,
 676                                    MVT VT) const override;
 677
 678     /// isLegalAddressingMode - Return true if the addressing mode represented
 679     /// by AM is legal for this target, for a load/store of the specified type.
 680     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 681
 682     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 683     /// icmp immediate, that is the target has icmp instructions which can
 684     /// compare a register against the immediate without having to materialize
 685     /// the immediate into a register.
 686     bool isLegalICmpImmediate(int64_t Imm) const override;
 687
 688     /// isLegalAddImmediate - Return true if the specified immediate is legal
 689     /// add immediate, that is the target has add instructions which can
 690     /// add a register and the immediate without having to materialize
 691     /// the immediate into a register.
 692     bool isLegalAddImmediate(int64_t Imm) const override;
 693
 694     /// \brief Return the cost of the scaling factor used in the addressing
 695     /// mode represented by AM for this target, for a load/store
 696     /// of the specified type.
 697     /// If the AM is supported, the return value must be >= 0.
 698     /// If the AM is not supported, it returns a negative value.
 699     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 700
 701     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 702
 703     /// isTruncateFree - Return true if it's free to truncate a value of
 704     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 705     /// register EAX to i16 by referencing its sub-register AX.
 706     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 707     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 708
 709     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 710
 711     /// isZExtFree - Return true if any actual instruction that defines a
 712     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 713     /// register. This does not necessarily include registers defined in
 714     /// unknown ways, such as incoming arguments, or copies from unknown
 715     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 716     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 717     /// all instructions that define 32-bit values implicit zero-extend the
 718     /// result out to 64 bits.
 719     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 720     bool isZExtFree(EVT VT1, EVT VT2) const override;
 721     bool isZExtFree(SDValue Val, EVT VT2) const override;
 722
 723     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 724     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 725     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 726     /// expanded to fmul + fadd.
 727     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 728
 729     /// isNarrowingProfitable - Return true if it's profitable to narrow
 730     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 731     /// from i32 to i8 but not from i32 to i16.
 732     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 733
 734     /// isFPImmLegal - Returns true if the target can instruction select the
 735     /// specified FP immediate natively. If false, the legalizer will
 736     /// materialize the FP immediate as a load from a constant pool.
 737     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 738
 739     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 740     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 741     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 742     /// values are assumed to be legal.
 743     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 744                             EVT VT) const override;
 745
 746     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 747     /// used by Targets can use this to indicate if there is a suitable
 748     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 749     /// pool entry.
 750     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 751                                 EVT VT) const override;
 752
 753     /// ShouldShrinkFPConstant - If true, then instruction selection should
 754     /// seek to shrink the FP constant of the specified type to a smaller type
 755     /// in order to save space and / or reduce runtime.
 756     bool ShouldShrinkFPConstant(EVT VT) const override {
 757       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 758       // expensive than a straight movsd. On the other hand, it's important to
 759       // shrink long double fp constant since fldt is very slow.
 760       return !X86ScalarSSEf64 || VT == MVT::f80;
 761     }
 762
 763     const X86Subtarget* getSubtarget() const {
 764       return Subtarget;
 765     }
 766
 767     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 768     /// computed in an SSE register, not on the X87 floating point stack.
 769     bool isScalarFPTypeInSSEReg(EVT VT) const {
 770       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 771       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 772     }
 773
 774     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 775     /// for fptoui.
 776     bool isTargetFTOL() const;
 777
 778     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 779     /// used for fptoui to the given type.
 780     bool isIntegerTypeFTOL(EVT VT) const {
 781       return isTargetFTOL() && VT == MVT::i64;
 782     }
 783
 784     /// \brief Returns true if it is beneficial to convert a load of a constant
 785     /// to just the constant itself.
 786     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 787                                            Type *Ty) const override;
 788
 789     /// Intel processors have a unified instruction and data cache
 790     const char * getClearCacheBuiltinName() const override {
 791       return nullptr; // nothing to do, move along.
 792     }
 793
 794     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 795
 796     /// createFastISel - This method returns a target specific FastISel object,
 797     /// or null if the target does not support "fast" ISel.
 798     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 799                              const TargetLibraryInfo *libInfo) const override;
 800
 801     /// getStackCookieLocation - Return true if the target stores stack
 802     /// protector cookies at a fixed offset in some non-standard address
 803     /// space, and populates the address space and offset as
 804     /// appropriate.
 805     bool getStackCookieLocation(unsigned &AddressSpace,
 806                                 unsigned &Offset) const override;
 807
 808     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 809                       SelectionDAG &DAG) const;
 810
 811     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 812
 813     /// \brief Reset the operation actions based on target options.
 814     void resetOperationActions() override;
 815
 816     bool useLoadStackGuardNode() const override;
 817     /// \brief Customize the preferred legalization strategy for certain types.
 818     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 819
 820   protected:
 821     std::pair<const TargetRegisterClass*, uint8_t>
 822     findRepresentativeClass(MVT VT) const override;
 823
 824   private:
 825     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 826     /// make the right decision when generating code for different targets.
 827     const X86Subtarget *Subtarget;
 828     const DataLayout *TD;
 829
 830     /// Used to store the TargetOptions so that we don't waste time resetting
 831     /// the operation actions unless we have to.
 832     TargetOptions TO;
 833
 834     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 835     /// floating point ops.
 836     /// When SSE is available, use it for f32 operations.
 837     /// When SSE2 is available, use it for f64 operations.
 838     bool X86ScalarSSEf32;
 839     bool X86ScalarSSEf64;
 840
 841     /// LegalFPImmediates - A list of legal fp immediates.
 842     std::vector<APFloat> LegalFPImmediates;
 843
 844     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 845     /// select the specified FP immediate natively.
 846     void addLegalFPImmediate(const APFloat& Imm) {
 847       LegalFPImmediates.push_back(Imm);
 848     }
 849
 850     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 851                             CallingConv::ID CallConv, bool isVarArg,
 852                             const SmallVectorImpl<ISD::InputArg> &Ins,
 853                             SDLoc dl, SelectionDAG &DAG,
 854                             SmallVectorImpl<SDValue> &InVals) const;
 855     SDValue LowerMemArgument(SDValue Chain,
 856                              CallingConv::ID CallConv,
 857                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 858                              SDLoc dl, SelectionDAG &DAG,
 859                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 860                               unsigned i) const;
 861     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 862                              SDLoc dl, SelectionDAG &DAG,
 863                              const CCValAssign &VA,
 864                              ISD::ArgFlagsTy Flags) const;
 865
 866     // Call lowering helpers.
 867
 868     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 869     /// for tail call optimization. Targets which want to do tail call
 870     /// optimization should implement this function.
 871     bool IsEligibleForTailCallOptimization(SDValue Callee,
 872                                            CallingConv::ID CalleeCC,
 873                                            bool isVarArg,
 874                                            bool isCalleeStructRet,
 875                                            bool isCallerStructRet,
 876                                            Type *RetTy,
 877                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 878                                     const SmallVectorImpl<SDValue> &OutVals,
 879                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 880                                            SelectionDAG& DAG) const;
 881     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 882     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 883                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 884                                 int FPDiff, SDLoc dl) const;
 885
 886     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 887                                          SelectionDAG &DAG) const;
 888
 889     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 890                                                bool isSigned,
 891                                                bool isReplace) const;
 892
 893     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 900
 901     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 905                                int64_t Offset, SelectionDAG &DAG) const;
 906     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 918                       SDLoc dl, SelectionDAG &DAG) const;
 919     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 937
 938     SDValue
 939       LowerFormalArguments(SDValue Chain,
 940                            CallingConv::ID CallConv, bool isVarArg,
 941                            const SmallVectorImpl<ISD::InputArg> &Ins,
 942                            SDLoc dl, SelectionDAG &DAG,
 943                            SmallVectorImpl<SDValue> &InVals) const override;
 944     SDValue LowerCall(CallLoweringInfo &CLI,
 945                       SmallVectorImpl<SDValue> &InVals) const override;
 946
 947     SDValue LowerReturn(SDValue Chain,
 948                         CallingConv::ID CallConv, bool isVarArg,
 949                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 950                         const SmallVectorImpl<SDValue> &OutVals,
 951                         SDLoc dl, SelectionDAG &DAG) const override;
 952
 953     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 954
 955     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 956
 957     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 958                                  ISD::NodeType ExtendKind) const override;
 959
 960     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 961                         bool isVarArg,
 962                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 963                         LLVMContext &Context) const override;
 964
 965     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 966
 967     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 968     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 969     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 970
 971     bool needsCmpXchgNb(const Type *MemType) const;
 972
 973     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 974     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 975     /// expand, the associated machine basic block, and the associated X86
 976     /// opcodes for reg/reg.
 977     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 978                                            MachineBasicBlock *MBB) const;
 979
 980     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 981     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 982     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 983                                                MachineBasicBlock *MBB) const;
 984
 985     // Utility function to emit the low-level va_arg code for X86-64.
 986     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 987                        MachineInstr *MI,
 988                        MachineBasicBlock *MBB) const;
 989
 990     /// Utility function to emit the xmm reg save portion of va_start.
 991     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 992                                                    MachineInstr *BInstr,
 993                                                    MachineBasicBlock *BB) const;
 994
 995     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 996                                          MachineBasicBlock *BB) const;
 997
 998     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 999                                               MachineBasicBlock *BB) const;
1000
1001     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1002                                             MachineBasicBlock *BB) const;
1003
1004     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1005                                           MachineBasicBlock *BB) const;
1006
1007     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1008                                           MachineBasicBlock *BB) const;
1009
1010     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1011                                         MachineBasicBlock *MBB) const;
1012
1013     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1014                                          MachineBasicBlock *MBB) const;
1015
1016     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1017                                      MachineBasicBlock *MBB) const;
1018
1019     /// Emit nodes that will be selected as "test Op0,Op0", or something
1020     /// equivalent, for use with the given x86 condition code.
1021     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1022                      SelectionDAG &DAG) const;
1023
1024     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1025     /// equivalent, for use with the given x86 condition code.
1026     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1027                     SelectionDAG &DAG) const;
1028
1029     /// Convert a comparison if required by the subtarget.
1030     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1031   };
1032
1033   namespace X86 {
1034     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1035                              const TargetLibraryInfo *libInfo);
1036   }
1037 }
1038
1039 #endif    // X86ISELLOWERING_H