lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VFPEXT - Vector FP extend.
 258       VFPEXT,
 259
 260       // VFPROUND - Vector FP round.
 261       VFPROUND,
 262
 263       // VSHL, VSRL - 128-bit vector logical left / right shift
 264       VSHLDQ, VSRLDQ,
 265
 266       // VSHL, VSRL, VSRA - Vector shift elements
 267       VSHL, VSRL, VSRA,
 268
 269       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 270       VSHLI, VSRLI, VSRAI,
 271
 272       // CMPP - Vector packed double/float comparison.
 273       CMPP,
 274
 275       // PCMP* - Vector integer comparisons.
 276       PCMPEQ, PCMPGT,
 277       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 278       PCMPEQM, PCMPGTM,
 279
 280       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 281       /// integer signed and unsigned data types.
 282       CMPM,
 283       CMPMU,
 284
 285       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 286       ADD, SUB, ADC, SBB, SMUL,
 287       INC, DEC, OR, XOR, AND,
 288
 289       BLSI,   // BLSI - Extract lowest set isolated bit
 290       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 291       BLSR,   // BLSR - Reset lowest set bit
 292
 293       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 294
 295       // MUL_IMM - X86 specific multiply by immediate.
 296       MUL_IMM,
 297
 298       // PTEST - Vector bitwise comparisons.
 299       PTEST,
 300
 301       // TESTP - Vector packed fp sign bitwise comparisons.
 302       TESTP,
 303
 304       // TESTM - Vector "test" in AVX-512, the result is in a mask vector.
 305       TESTM,
 306
 307       // OR/AND test for masks
 308       KORTEST,
 309       KTEST,
 310
 311       // Several flavors of instructions with vector shuffle behaviors.
 312       PALIGNR,
 313       PSHUFD,
 314       PSHUFHW,
 315       PSHUFLW,
 316       SHUFP,
 317       MOVDDUP,
 318       MOVSHDUP,
 319       MOVSLDUP,
 320       MOVLHPS,
 321       MOVLHPD,
 322       MOVHLPS,
 323       MOVLPS,
 324       MOVLPD,
 325       MOVSD,
 326       MOVSS,
 327       UNPCKL,
 328       UNPCKH,
 329       VPERMILP,
 330       VPERMV,
 331       VPERMV3,
 332       VPERMI,
 333       VPERM2X128,
 334       VBROADCAST,
 335       // masked broadcast
 336       VBROADCASTM,
 337
 338       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 339       PMULUDQ,
 340
 341       // FMA nodes
 342       FMADD,
 343       FNMADD,
 344       FMSUB,
 345       FNMSUB,
 346       FMADDSUB,
 347       FMSUBADD,
 348
 349       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 350       // according to %al. An operator is needed so that this can be expanded
 351       // with control flow.
 352       VASTART_SAVE_XMM_REGS,
 353
 354       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 355       WIN_ALLOCA,
 356
 357       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 358       // segmented stacks. Check if the current stacklet has enough space, and
 359       // falls back to heap allocation if not.
 360       SEG_ALLOCA,
 361
 362       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 363       WIN_FTOL,
 364
 365       // Memory barrier
 366       MEMBARRIER,
 367       MFENCE,
 368       SFENCE,
 369       LFENCE,
 370
 371       // FNSTSW16r - Store FP status word into i16 register.
 372       FNSTSW16r,
 373
 374       // SAHF - Store contents of %ah into %eflags.
 375       SAHF,
 376
 377       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 378       RDRAND,
 379
 380       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 381       // indicate whether it is valid in CF.
 382       RDSEED,
 383
 384       // PCMP*STRI
 385       PCMPISTRI,
 386       PCMPESTRI,
 387
 388       // XTEST - Test if in transactional execution.
 389       XTEST,
 390
 391       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 392       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 393       // Atomic 64-bit binary operations.
 394       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 395       ATOMSUB64_DAG,
 396       ATOMOR64_DAG,
 397       ATOMXOR64_DAG,
 398       ATOMAND64_DAG,
 399       ATOMNAND64_DAG,
 400       ATOMMAX64_DAG,
 401       ATOMMIN64_DAG,
 402       ATOMUMAX64_DAG,
 403       ATOMUMIN64_DAG,
 404       ATOMSWAP64_DAG,
 405
 406       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 407       LCMPXCHG_DAG,
 408       LCMPXCHG8_DAG,
 409       LCMPXCHG16_DAG,
 410
 411       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 412       VZEXT_LOAD,
 413
 414       // FNSTCW16m - Store FP control world into i16 memory.
 415       FNSTCW16m,
 416
 417       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 418       /// integer destination in memory and a FP reg source.  This corresponds
 419       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 420       /// has two inputs (token chain and address) and two outputs (int value
 421       /// and token chain).
 422       FP_TO_INT16_IN_MEM,
 423       FP_TO_INT32_IN_MEM,
 424       FP_TO_INT64_IN_MEM,
 425
 426       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 427       /// integer source in memory and FP reg result.  This corresponds to the
 428       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 429       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 430       /// also produces a flag).
 431       FILD,
 432       FILD_FLAG,
 433
 434       /// FLD - This instruction implements an extending load to FP stack slots.
 435       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 436       /// operand, ptr to load from, and a ValueType node indicating the type
 437       /// to load to.
 438       FLD,
 439
 440       /// FST - This instruction implements a truncating store to FP stack
 441       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 442       /// chain operand, value to store, address, and a ValueType to store it
 443       /// as.
 444       FST,
 445
 446       /// VAARG_64 - This instruction grabs the address of the next argument
 447       /// from a va_list. (reads and modifies the va_list in memory)
 448       VAARG_64
 449
 450       // WARNING: Do not add anything in the end unless you want the node to
 451       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 452       // thought as target memory ops!
 453     };
 454   }
 455
 456   /// Define some predicates that are used for node matching.
 457   namespace X86 {
 458     /// isVEXTRACT128Index - Return true if the specified
 459     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 460     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 461     bool isVEXTRACT128Index(SDNode *N);
 462
 463     /// isVINSERT128Index - Return true if the specified
 464     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 465     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 466     bool isVINSERT128Index(SDNode *N);
 467
 468     /// isVEXTRACT256Index - Return true if the specified
 469     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 470     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 471     bool isVEXTRACT256Index(SDNode *N);
 472
 473     /// isVINSERT256Index - Return true if the specified
 474     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 475     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 476     bool isVINSERT256Index(SDNode *N);
 477
 478     /// getExtractVEXTRACT128Immediate - Return the appropriate
 479     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 480     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 481     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 482
 483     /// getInsertVINSERT128Immediate - Return the appropriate
 484     /// immediate to insert at the specified INSERT_SUBVECTOR index
 485     /// with VINSERTF128, VINSERT128 instructions.
 486     unsigned getInsertVINSERT128Immediate(SDNode *N);
 487
 488     /// getExtractVEXTRACT256Immediate - Return the appropriate
 489     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 490     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 491     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 492
 493     /// getInsertVINSERT256Immediate - Return the appropriate
 494     /// immediate to insert at the specified INSERT_SUBVECTOR index
 495     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 496     unsigned getInsertVINSERT256Immediate(SDNode *N);
 497
 498     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 499     /// constant +0.0.
 500     bool isZeroNode(SDValue Elt);
 501
 502     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 503     /// fit into displacement field of the instruction.
 504     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 505                                       bool hasSymbolicDisplacement = true);
 506
 507
 508     /// isCalleePop - Determines whether the callee is required to pop its
 509     /// own arguments. Callee pop is necessary to support tail calls.
 510     bool isCalleePop(CallingConv::ID CallingConv,
 511                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 512   }
 513
 514   //===--------------------------------------------------------------------===//
 515   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 516   class X86TargetLowering : public TargetLowering {
 517   public:
 518     explicit X86TargetLowering(X86TargetMachine &TM);
 519
 520     virtual unsigned getJumpTableEncoding() const;
 521
 522     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 523
 524     virtual const MCExpr *
 525     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 526                               const MachineBasicBlock *MBB, unsigned uid,
 527                               MCContext &Ctx) const;
 528
 529     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 530     /// jumptable.
 531     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 532                                              SelectionDAG &DAG) const;
 533     virtual const MCExpr *
 534     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 535                                  unsigned JTI, MCContext &Ctx) const;
 536
 537     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 538     /// function arguments in the caller parameter area. For X86, aggregates
 539     /// that contains are placed at 16-byte boundaries while the rest are at
 540     /// 4-byte boundaries.
 541     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 542
 543     /// getOptimalMemOpType - Returns the target specific optimal type for load
 544     /// and store operations as a result of memset, memcpy, and memmove
 545     /// lowering. If DstAlign is zero that means it's safe to destination
 546     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 547     /// means there isn't a need to check it against alignment requirement,
 548     /// probably because the source does not need to be loaded. If 'IsMemset' is
 549     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 550     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 551     /// source is constant so it does not need to be loaded.
 552     /// It returns EVT::Other if the type should be determined using generic
 553     /// target-independent logic.
 554     virtual EVT
 555     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 556                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 557                         MachineFunction &MF) const;
 558
 559     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 560     /// specified type to expand memcpy / memset inline. This is mostly true
 561     /// for all types except for some special cases. For example, on X86
 562     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 563     /// also does type conversion. Note the specified type doesn't have to be
 564     /// legal as the hook is used before type legalization.
 565     virtual bool isSafeMemOpType(MVT VT) const;
 566
 567     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 568     /// unaligned memory accesses. of the specified type. Returns whether it
 569     /// is "fast" by reference in the second argument.
 570     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 571
 572     /// LowerOperation - Provide custom lowering hooks for some operations.
 573     ///
 574     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 575
 576     /// ReplaceNodeResults - Replace the results of node with an illegal result
 577     /// type with new values built out of custom code.
 578     ///
 579     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 580                                     SelectionDAG &DAG) const;
 581
 582
 583     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 584
 585     /// isTypeDesirableForOp - Return true if the target has native support for
 586     /// the specified value type and it is 'desirable' to use the type for the
 587     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 588     /// instruction encodings are longer and some i16 instructions are slow.
 589     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 590
 591     /// isTypeDesirable - Return true if the target has native support for the
 592     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 593     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 594     /// and some i16 instructions are slow.
 595     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 596
 597     virtual MachineBasicBlock *
 598       EmitInstrWithCustomInserter(MachineInstr *MI,
 599                                   MachineBasicBlock *MBB) const;
 600
 601
 602     /// getTargetNodeName - This method returns the name of a target specific
 603     /// DAG node.
 604     virtual const char *getTargetNodeName(unsigned Opcode) const;
 605
 606     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 607     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 608
 609     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 610     /// in Mask are known to be either zero or one and return them in the
 611     /// KnownZero/KnownOne bitsets.
 612     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 613                                                 APInt &KnownZero,
 614                                                 APInt &KnownOne,
 615                                                 const SelectionDAG &DAG,
 616                                                 unsigned Depth = 0) const;
 617
 618     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 619     // operation that are sign bits.
 620     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 621                                                      unsigned Depth) const;
 622
 623     virtual bool
 624     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 625
 626     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 627
 628     virtual bool ExpandInlineAsm(CallInst *CI) const;
 629
 630     ConstraintType getConstraintType(const std::string &Constraint) const;
 631
 632     /// Examine constraint string and operand type and determine a weight value.
 633     /// The operand object must already have been set up with the operand type.
 634     virtual ConstraintWeight getSingleConstraintMatchWeight(
 635       AsmOperandInfo &info, const char *constraint) const;
 636
 637     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 638
 639     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 640     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 641     /// true it means one of the asm constraint of the inline asm instruction
 642     /// being processed is 'm'.
 643     virtual void LowerAsmOperandForConstraint(SDValue Op,
 644                                               std::string &Constraint,
 645                                               std::vector<SDValue> &Ops,
 646                                               SelectionDAG &DAG) const;
 647
 648     /// getRegForInlineAsmConstraint - Given a physical register constraint
 649     /// (e.g. {edx}), return the register number and the register class for the
 650     /// register.  This should only be used for C_Register constraints.  On
 651     /// error, this returns a register number of 0.
 652     std::pair<unsigned, const TargetRegisterClass*>
 653       getRegForInlineAsmConstraint(const std::string &Constraint,
 654                                    MVT VT) const;
 655
 656     /// isLegalAddressingMode - Return true if the addressing mode represented
 657     /// by AM is legal for this target, for a load/store of the specified type.
 658     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 659
 660     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 661     /// icmp immediate, that is the target has icmp instructions which can
 662     /// compare a register against the immediate without having to materialize
 663     /// the immediate into a register.
 664     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 665
 666     /// isLegalAddImmediate - Return true if the specified immediate is legal
 667     /// add immediate, that is the target has add instructions which can
 668     /// add a register and the immediate without having to materialize
 669     /// the immediate into a register.
 670     virtual bool isLegalAddImmediate(int64_t Imm) const;
 671
 672     /// isTruncateFree - Return true if it's free to truncate a value of
 673     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 674     /// register EAX to i16 by referencing its sub-register AX.
 675     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 676     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 677
 678     virtual bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const;
 679
 680     /// isZExtFree - Return true if any actual instruction that defines a
 681     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 682     /// register. This does not necessarily include registers defined in
 683     /// unknown ways, such as incoming arguments, or copies from unknown
 684     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 685     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 686     /// all instructions that define 32-bit values implicit zero-extend the
 687     /// result out to 64 bits.
 688     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 689     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 690     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 691
 692     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 693     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 694     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 695     /// expanded to fmul + fadd.
 696     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 697
 698     /// isNarrowingProfitable - Return true if it's profitable to narrow
 699     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 700     /// from i32 to i8 but not from i32 to i16.
 701     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 702
 703     /// isFPImmLegal - Returns true if the target can instruction select the
 704     /// specified FP immediate natively. If false, the legalizer will
 705     /// materialize the FP immediate as a load from a constant pool.
 706     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 707
 708     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 709     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 710     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 711     /// values are assumed to be legal.
 712     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 713                                     EVT VT) const;
 714
 715     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 716     /// used by Targets can use this to indicate if there is a suitable
 717     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 718     /// pool entry.
 719     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 720                                         EVT VT) const;
 721
 722     /// ShouldShrinkFPConstant - If true, then instruction selection should
 723     /// seek to shrink the FP constant of the specified type to a smaller type
 724     /// in order to save space and / or reduce runtime.
 725     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 726       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 727       // expensive than a straight movsd. On the other hand, it's important to
 728       // shrink long double fp constant since fldt is very slow.
 729       return !X86ScalarSSEf64 || VT == MVT::f80;
 730     }
 731
 732     const X86Subtarget* getSubtarget() const {
 733       return Subtarget;
 734     }
 735
 736     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 737     /// computed in an SSE register, not on the X87 floating point stack.
 738     bool isScalarFPTypeInSSEReg(EVT VT) const {
 739       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 740       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 741     }
 742
 743     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 744     /// for fptoui.
 745     bool isTargetFTOL() const {
 746       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 747     }
 748
 749     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 750     /// used for fptoui to the given type.
 751     bool isIntegerTypeFTOL(EVT VT) const {
 752       return isTargetFTOL() && VT == MVT::i64;
 753     }
 754
 755     /// createFastISel - This method returns a target specific FastISel object,
 756     /// or null if the target does not support "fast" ISel.
 757     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 758                                      const TargetLibraryInfo *libInfo) const;
 759
 760     /// getStackCookieLocation - Return true if the target stores stack
 761     /// protector cookies at a fixed offset in some non-standard address
 762     /// space, and populates the address space and offset as
 763     /// appropriate.
 764     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 765
 766     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 767                       SelectionDAG &DAG) const;
 768
 769     /// \brief Reset the operation actions based on target options.
 770     virtual void resetOperationActions();
 771
 772   protected:
 773     std::pair<const TargetRegisterClass*, uint8_t>
 774     findRepresentativeClass(MVT VT) const;
 775
 776   private:
 777     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 778     /// make the right decision when generating code for different targets.
 779     const X86Subtarget *Subtarget;
 780     const DataLayout *TD;
 781
 782     /// Used to store the TargetOptions so that we don't waste time resetting
 783     /// the operation actions unless we have to.
 784     TargetOptions TO;
 785
 786     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 787     /// floating point ops.
 788     /// When SSE is available, use it for f32 operations.
 789     /// When SSE2 is available, use it for f64 operations.
 790     bool X86ScalarSSEf32;
 791     bool X86ScalarSSEf64;
 792
 793     /// LegalFPImmediates - A list of legal fp immediates.
 794     std::vector<APFloat> LegalFPImmediates;
 795
 796     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 797     /// select the specified FP immediate natively.
 798     void addLegalFPImmediate(const APFloat& Imm) {
 799       LegalFPImmediates.push_back(Imm);
 800     }
 801
 802     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 803                             CallingConv::ID CallConv, bool isVarArg,
 804                             const SmallVectorImpl<ISD::InputArg> &Ins,
 805                             SDLoc dl, SelectionDAG &DAG,
 806                             SmallVectorImpl<SDValue> &InVals) const;
 807     SDValue LowerMemArgument(SDValue Chain,
 808                              CallingConv::ID CallConv,
 809                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 810                              SDLoc dl, SelectionDAG &DAG,
 811                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 812                               unsigned i) const;
 813     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 814                              SDLoc dl, SelectionDAG &DAG,
 815                              const CCValAssign &VA,
 816                              ISD::ArgFlagsTy Flags) const;
 817
 818     // Call lowering helpers.
 819
 820     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 821     /// for tail call optimization. Targets which want to do tail call
 822     /// optimization should implement this function.
 823     bool IsEligibleForTailCallOptimization(SDValue Callee,
 824                                            CallingConv::ID CalleeCC,
 825                                            bool isVarArg,
 826                                            bool isCalleeStructRet,
 827                                            bool isCallerStructRet,
 828                                            Type *RetTy,
 829                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 830                                     const SmallVectorImpl<SDValue> &OutVals,
 831                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 832                                            SelectionDAG& DAG) const;
 833     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 834     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 835                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 836                                 int FPDiff, SDLoc dl) const;
 837
 838     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 839                                          SelectionDAG &DAG) const;
 840
 841     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 842                                                bool isSigned,
 843                                                bool isReplace) const;
 844
 845     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 850     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 851     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 853                                int64_t Offset, SelectionDAG &DAG) const;
 854     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 862     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 870                       SDLoc dl, SelectionDAG &DAG) const;
 871     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 888
 889     virtual SDValue
 890       LowerFormalArguments(SDValue Chain,
 891                            CallingConv::ID CallConv, bool isVarArg,
 892                            const SmallVectorImpl<ISD::InputArg> &Ins,
 893                            SDLoc dl, SelectionDAG &DAG,
 894                            SmallVectorImpl<SDValue> &InVals) const;
 895     virtual SDValue
 896       LowerCall(CallLoweringInfo &CLI,
 897                 SmallVectorImpl<SDValue> &InVals) const;
 898
 899     virtual SDValue
 900       LowerReturn(SDValue Chain,
 901                   CallingConv::ID CallConv, bool isVarArg,
 902                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 903                   const SmallVectorImpl<SDValue> &OutVals,
 904                   SDLoc dl, SelectionDAG &DAG) const;
 905
 906     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 907
 908     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 909
 910     virtual MVT
 911     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 912
 913     virtual bool
 914     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 915                    bool isVarArg,
 916                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 917                    LLVMContext &Context) const;
 918
 919     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 920     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 921     /// expand, the associated machine basic block, and the associated X86
 922     /// opcodes for reg/reg.
 923     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 924                                            MachineBasicBlock *MBB) const;
 925
 926     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 927     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 928     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 929                                                MachineBasicBlock *MBB) const;
 930
 931     // Utility function to emit the low-level va_arg code for X86-64.
 932     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 933                        MachineInstr *MI,
 934                        MachineBasicBlock *MBB) const;
 935
 936     /// Utility function to emit the xmm reg save portion of va_start.
 937     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 938                                                    MachineInstr *BInstr,
 939                                                    MachineBasicBlock *BB) const;
 940
 941     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 942                                          MachineBasicBlock *BB) const;
 943
 944     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 945                                               MachineBasicBlock *BB) const;
 946
 947     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 948                                             MachineBasicBlock *BB,
 949                                             bool Is64Bit) const;
 950
 951     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 952                                           MachineBasicBlock *BB) const;
 953
 954     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 955                                           MachineBasicBlock *BB) const;
 956
 957     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 958                                         MachineBasicBlock *MBB) const;
 959
 960     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 961                                          MachineBasicBlock *MBB) const;
 962
 963     /// Emit nodes that will be selected as "test Op0,Op0", or something
 964     /// equivalent, for use with the given x86 condition code.
 965     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 966
 967     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 968     /// equivalent, for use with the given x86 condition code.
 969     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 970                     SelectionDAG &DAG) const;
 971
 972     /// Convert a comparison if required by the subtarget.
 973     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 974   };
 975
 976   namespace X86 {
 977     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 978                              const TargetLibraryInfo *libInfo);
 979   }
 980 }
 981
 982 #endif    // X86ISELLOWERING_H