lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214       // FP Scale
 215       SCALEF,
 216       // Integer add/sub with unsigned saturation.
 217       ADDUS,
 218       SUBUS,
 219       // Integer add/sub with signed saturation.
 220       ADDS,
 221       SUBS,
 222       // Unsigned Integer average
 223       AVG,
 224       /// Integer horizontal add.
 225       HADD,
 226
 227       /// Integer horizontal sub.
 228       HSUB,
 229
 230       /// Floating point horizontal add.
 231       FHADD,
 232
 233       /// Floating point horizontal sub.
 234       FHSUB,
 235
 236       // Integer absolute value
 237       ABS,
 238
 239       /// Floating point max and min.
 240       FMAX, FMIN,
 241
 242       /// Commutative FMIN and FMAX.
 243       FMAXC, FMINC,
 244
 245       /// Floating point reciprocal-sqrt and reciprocal approximation.
 246       /// Note that these typically require refinement
 247       /// in order to obtain suitable precision.
 248       FRSQRT, FRCP,
 249
 250       // Thread Local Storage.
 251       TLSADDR,
 252
 253       // Thread Local Storage. A call to get the start address
 254       // of the TLS block for the current module.
 255       TLSBASEADDR,
 256
 257       // Thread Local Storage.  When calling to an OS provided
 258       // thunk at the address from an earlier relocation.
 259       TLSCALL,
 260
 261       // Exception Handling helpers.
 262       EH_RETURN,
 263
 264       // SjLj exception handling setjmp.
 265       EH_SJLJ_SETJMP,
 266
 267       // SjLj exception handling longjmp.
 268       EH_SJLJ_LONGJMP,
 269
 270       /// Tail call return. See X86TargetLowering::LowerCall for
 271       /// the list of operands.
 272       TC_RETURN,
 273
 274       // Vector move to low scalar and zero higher vector elements.
 275       VZEXT_MOVL,
 276
 277       // Vector integer zero-extend.
 278       VZEXT,
 279
 280       // Vector integer signed-extend.
 281       VSEXT,
 282
 283       // Vector integer truncate.
 284       VTRUNC,
 285       // Vector integer truncate with unsigned/signed saturation.
 286       VTRUNCUS, VTRUNCS,
 287
 288       // Vector FP extend.
 289       VFPEXT,
 290
 291       // Vector FP round.
 292       VFPROUND,
 293
 294       // Vector signed/unsigned integer to double.
 295       CVTDQ2PD, CVTUDQ2PD,
 296
 297       // 128-bit vector logical left / right shift
 298       VSHLDQ, VSRLDQ,
 299
 300       // Vector shift elements
 301       VSHL, VSRL, VSRA,
 302
 303       // Vector shift elements by immediate
 304       VSHLI, VSRLI, VSRAI,
 305
 306       // Vector packed double/float comparison.
 307       CMPP,
 308
 309       // Vector integer comparisons.
 310       PCMPEQ, PCMPGT,
 311       // Vector integer comparisons, the result is in a mask vector.
 312       PCMPEQM, PCMPGTM,
 313
 314       /// Vector comparison generating mask bits for fp and
 315       /// integer signed and unsigned data types.
 316       CMPM,
 317       CMPMU,
 318       // Vector comparison with rounding mode for FP values
 319       CMPM_RND,
 320
 321       // Arithmetic operations with FLAGS results.
 322       ADD, SUB, ADC, SBB, SMUL,
 323       INC, DEC, OR, XOR, AND,
 324
 325       BEXTR,  // Bit field extract
 326
 327       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 328
 329       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 330       SMUL8, UMUL8,
 331
 332       // 8-bit divrem that zero-extend the high result (AH).
 333       UDIVREM8_ZEXT_HREG,
 334       SDIVREM8_SEXT_HREG,
 335
 336       // X86-specific multiply by immediate.
 337       MUL_IMM,
 338
 339       // Vector bitwise comparisons.
 340       PTEST,
 341
 342       // Vector packed fp sign bitwise comparisons.
 343       TESTP,
 344
 345       // Vector "test" in AVX-512, the result is in a mask vector.
 346       TESTM,
 347       TESTNM,
 348
 349       // OR/AND test for masks
 350       KORTEST,
 351
 352       // Several flavors of instructions with vector shuffle behaviors.
 353       PACKSS,
 354       PACKUS,
 355       // Intra-lane alignr
 356       PALIGNR,
 357       // AVX512 inter-lane alignr
 358       VALIGN,
 359       PSHUFD,
 360       PSHUFHW,
 361       PSHUFLW,
 362       SHUFP,
 363       //Shuffle Packed Values at 128-bit granularity
 364       SHUF128,
 365       MOVDDUP,
 366       MOVSHDUP,
 367       MOVSLDUP,
 368       MOVLHPS,
 369       MOVLHPD,
 370       MOVHLPS,
 371       MOVLPS,
 372       MOVLPD,
 373       MOVSD,
 374       MOVSS,
 375       UNPCKL,
 376       UNPCKH,
 377       VPERMILPV,
 378       VPERMILPI,
 379       VPERMV,
 380       VPERMV3,
 381       VPERMIV3,
 382       VPERMI,
 383       VPERM2X128,
 384       //Fix Up Special Packed Float32/64 values
 385       VFIXUPIMM,
 386       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 387       VRANGE,
 388       // Reduce - Perform Reduction Transformation on scalar\packed FP
 389       VREDUCE,
 390       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 391       VRNDSCALE,
 392       // Broadcast scalar to vector
 393       VBROADCAST,
 394       // Broadcast subvector to vector
 395       SUBV_BROADCAST,
 396       // Insert/Extract vector element
 397       VINSERT,
 398       VEXTRACT,
 399
 400       /// SSE4A Extraction and Insertion.
 401       EXTRQI, INSERTQI,
 402
 403       // Vector multiply packed unsigned doubleword integers
 404       PMULUDQ,
 405       // Vector multiply packed signed doubleword integers
 406       PMULDQ,
 407       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 408       MULHRS,
 409       // Multiply and Add Packed Integers
 410       VPMADDUBSW, VPMADDWD,
 411       // FMA nodes
 412       FMADD,
 413       FNMADD,
 414       FMSUB,
 415       FNMSUB,
 416       FMADDSUB,
 417       FMSUBADD,
 418       // FMA with rounding mode
 419       FMADD_RND,
 420       FNMADD_RND,
 421       FMSUB_RND,
 422       FNMSUB_RND,
 423       FMADDSUB_RND,
 424       FMSUBADD_RND,
 425
 426       // Compress and expand
 427       COMPRESS,
 428       EXPAND,
 429
 430       //Convert Unsigned/Integer to Scalar Floating-Point Value
 431       //with rounding mode
 432       SINT_TO_FP_RND,
 433       UINT_TO_FP_RND,
 434
 435       // Vector float/double to signed/unsigned integer.
 436       FP_TO_SINT_RND, FP_TO_UINT_RND,
 437       // Save xmm argument registers to the stack, according to %al. An operator
 438       // is needed so that this can be expanded with control flow.
 439       VASTART_SAVE_XMM_REGS,
 440
 441       // Windows's _chkstk call to do stack probing.
 442       WIN_ALLOCA,
 443
 444       // For allocating variable amounts of stack space when using
 445       // segmented stacks. Check if the current stacklet has enough space, and
 446       // falls back to heap allocation if not.
 447       SEG_ALLOCA,
 448
 449       // Memory barrier
 450       MEMBARRIER,
 451       MFENCE,
 452       SFENCE,
 453       LFENCE,
 454
 455       // Store FP status word into i16 register.
 456       FNSTSW16r,
 457
 458       // Store contents of %ah into %eflags.
 459       SAHF,
 460
 461       // Get a random integer and indicate whether it is valid in CF.
 462       RDRAND,
 463
 464       // Get a NIST SP800-90B & C compliant random integer and
 465       // indicate whether it is valid in CF.
 466       RDSEED,
 467
 468       PCMPISTRI,
 469       PCMPESTRI,
 470
 471       // Test if in transactional execution.
 472       XTEST,
 473
 474       // ERI instructions
 475       RSQRT28, RCP28, EXP2,
 476
 477       // Compare and swap.
 478       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 479       LCMPXCHG8_DAG,
 480       LCMPXCHG16_DAG,
 481
 482       // Load, scalar_to_vector, and zero extend.
 483       VZEXT_LOAD,
 484
 485       // Store FP control world into i16 memory.
 486       FNSTCW16m,
 487
 488       /// This instruction implements FP_TO_SINT with the
 489       /// integer destination in memory and a FP reg source.  This corresponds
 490       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 491       /// has two inputs (token chain and address) and two outputs (int value
 492       /// and token chain).
 493       FP_TO_INT16_IN_MEM,
 494       FP_TO_INT32_IN_MEM,
 495       FP_TO_INT64_IN_MEM,
 496
 497       /// This instruction implements SINT_TO_FP with the
 498       /// integer source in memory and FP reg result.  This corresponds to the
 499       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 500       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 501       /// also produces a flag).
 502       FILD,
 503       FILD_FLAG,
 504
 505       /// This instruction implements an extending load to FP stack slots.
 506       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 507       /// operand, ptr to load from, and a ValueType node indicating the type
 508       /// to load to.
 509       FLD,
 510
 511       /// This instruction implements a truncating store to FP stack
 512       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 513       /// chain operand, value to store, address, and a ValueType to store it
 514       /// as.
 515       FST,
 516
 517       /// This instruction grabs the address of the next argument
 518       /// from a va_list. (reads and modifies the va_list in memory)
 519       VAARG_64
 520
 521       // WARNING: Do not add anything in the end unless you want the node to
 522       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 523       // thought as target memory ops!
 524     };
 525   }
 526
 527   /// Define some predicates that are used for node matching.
 528   namespace X86 {
 529     /// Return true if the specified
 530     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 531     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 532     bool isVEXTRACT128Index(SDNode *N);
 533
 534     /// Return true if the specified
 535     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 536     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 537     bool isVINSERT128Index(SDNode *N);
 538
 539     /// Return true if the specified
 540     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 541     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 542     bool isVEXTRACT256Index(SDNode *N);
 543
 544     /// Return true if the specified
 545     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 546     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 547     bool isVINSERT256Index(SDNode *N);
 548
 549     /// Return the appropriate
 550     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 551     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 552     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 553
 554     /// Return the appropriate
 555     /// immediate to insert at the specified INSERT_SUBVECTOR index
 556     /// with VINSERTF128, VINSERT128 instructions.
 557     unsigned getInsertVINSERT128Immediate(SDNode *N);
 558
 559     /// Return the appropriate
 560     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 561     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 562     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 563
 564     /// Return the appropriate
 565     /// immediate to insert at the specified INSERT_SUBVECTOR index
 566     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 567     unsigned getInsertVINSERT256Immediate(SDNode *N);
 568
 569     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 570     bool isZeroNode(SDValue Elt);
 571
 572     /// Returns true of the given offset can be
 573     /// fit into displacement field of the instruction.
 574     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 575                                       bool hasSymbolicDisplacement = true);
 576
 577
 578     /// Determines whether the callee is required to pop its
 579     /// own arguments. Callee pop is necessary to support tail calls.
 580     bool isCalleePop(CallingConv::ID CallingConv,
 581                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 582
 583     /// AVX512 static rounding constants.  These need to match the values in
 584     /// avx512fintrin.h.
 585     enum STATIC_ROUNDING {
 586       TO_NEAREST_INT = 0,
 587       TO_NEG_INF = 1,
 588       TO_POS_INF = 2,
 589       TO_ZERO = 3,
 590       CUR_DIRECTION = 4
 591     };
 592   }
 593
 594   //===--------------------------------------------------------------------===//
 595   //  X86 Implementation of the TargetLowering interface
 596   class X86TargetLowering final : public TargetLowering {
 597   public:
 598     explicit X86TargetLowering(const X86TargetMachine &TM,
 599                                const X86Subtarget &STI);
 600
 601     unsigned getJumpTableEncoding() const override;
 602     bool useSoftFloat() const override;
 603
 604     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 605       return MVT::i8;
 606     }
 607
 608     const MCExpr *
 609     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 610                               const MachineBasicBlock *MBB, unsigned uid,
 611                               MCContext &Ctx) const override;
 612
 613     /// Returns relocation base for the given PIC jumptable.
 614     SDValue getPICJumpTableRelocBase(SDValue Table,
 615                                      SelectionDAG &DAG) const override;
 616     const MCExpr *
 617     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 618                                  unsigned JTI, MCContext &Ctx) const override;
 619
 620     /// Return the desired alignment for ByVal aggregate
 621     /// function arguments in the caller parameter area. For X86, aggregates
 622     /// that contains are placed at 16-byte boundaries while the rest are at
 623     /// 4-byte boundaries.
 624     unsigned getByValTypeAlignment(Type *Ty,
 625                                    const DataLayout &DL) const override;
 626
 627     /// Returns the target specific optimal type for load
 628     /// and store operations as a result of memset, memcpy, and memmove
 629     /// lowering. If DstAlign is zero that means it's safe to destination
 630     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 631     /// means there isn't a need to check it against alignment requirement,
 632     /// probably because the source does not need to be loaded. If 'IsMemset' is
 633     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 634     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 635     /// source is constant so it does not need to be loaded.
 636     /// It returns EVT::Other if the type should be determined using generic
 637     /// target-independent logic.
 638     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 639                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 640                             MachineFunction &MF) const override;
 641
 642     /// Returns true if it's safe to use load / store of the
 643     /// specified type to expand memcpy / memset inline. This is mostly true
 644     /// for all types except for some special cases. For example, on X86
 645     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 646     /// also does type conversion. Note the specified type doesn't have to be
 647     /// legal as the hook is used before type legalization.
 648     bool isSafeMemOpType(MVT VT) const override;
 649
 650     /// Returns true if the target allows unaligned memory accesses of the
 651     /// specified type. Returns whether it is "fast" in the last argument.
 652     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 653                                        bool *Fast) const override;
 654
 655     /// Provide custom lowering hooks for some operations.
 656     ///
 657     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 658
 659     /// Replace the results of node with an illegal result
 660     /// type with new values built out of custom code.
 661     ///
 662     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 663                             SelectionDAG &DAG) const override;
 664
 665
 666     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 667
 668     /// Return true if the target has native support for
 669     /// the specified value type and it is 'desirable' to use the type for the
 670     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 671     /// instruction encodings are longer and some i16 instructions are slow.
 672     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 673
 674     /// Return true if the target has native support for the
 675     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 676     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 677     /// and some i16 instructions are slow.
 678     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 679
 680     MachineBasicBlock *
 681       EmitInstrWithCustomInserter(MachineInstr *MI,
 682                                   MachineBasicBlock *MBB) const override;
 683
 684
 685     /// This method returns the name of a target specific DAG node.
 686     const char *getTargetNodeName(unsigned Opcode) const override;
 687
 688     bool isCheapToSpeculateCttz() const override;
 689
 690     bool isCheapToSpeculateCtlz() const override;
 691
 692     /// Return the value type to use for ISD::SETCC.
 693     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 694                            EVT VT) const override;
 695
 696     /// Determine which of the bits specified in Mask are known to be either
 697     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 698     void computeKnownBitsForTargetNode(const SDValue Op,
 699                                        APInt &KnownZero,
 700                                        APInt &KnownOne,
 701                                        const SelectionDAG &DAG,
 702                                        unsigned Depth = 0) const override;
 703
 704     /// Determine the number of bits in the operation that are sign bits.
 705     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 706                                              const SelectionDAG &DAG,
 707                                              unsigned Depth) const override;
 708
 709     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 710                         int64_t &Offset) const override;
 711
 712     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 713
 714     bool ExpandInlineAsm(CallInst *CI) const override;
 715
 716     ConstraintType getConstraintType(StringRef Constraint) const override;
 717
 718     /// Examine constraint string and operand type and determine a weight value.
 719     /// The operand object must already have been set up with the operand type.
 720     ConstraintWeight
 721       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 722                                      const char *constraint) const override;
 723
 724     const char *LowerXConstraint(EVT ConstraintVT) const override;
 725
 726     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 727     /// add anything to Ops. If hasMemory is true it means one of the asm
 728     /// constraint of the inline asm instruction being processed is 'm'.
 729     void LowerAsmOperandForConstraint(SDValue Op,
 730                                       std::string &Constraint,
 731                                       std::vector<SDValue> &Ops,
 732                                       SelectionDAG &DAG) const override;
 733
 734     unsigned
 735     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 736       if (ConstraintCode == "i")
 737         return InlineAsm::Constraint_i;
 738       else if (ConstraintCode == "o")
 739         return InlineAsm::Constraint_o;
 740       else if (ConstraintCode == "v")
 741         return InlineAsm::Constraint_v;
 742       else if (ConstraintCode == "X")
 743         return InlineAsm::Constraint_X;
 744       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 745     }
 746
 747     /// Given a physical register constraint
 748     /// (e.g. {edx}), return the register number and the register class for the
 749     /// register.  This should only be used for C_Register constraints.  On
 750     /// error, this returns a register number of 0.
 751     std::pair<unsigned, const TargetRegisterClass *>
 752     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 753                                  StringRef Constraint, MVT VT) const override;
 754
 755     /// Return true if the addressing mode represented
 756     /// by AM is legal for this target, for a load/store of the specified type.
 757     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 758                                Type *Ty, unsigned AS) const override;
 759
 760     /// Return true if the specified immediate is legal
 761     /// icmp immediate, that is the target has icmp instructions which can
 762     /// compare a register against the immediate without having to materialize
 763     /// the immediate into a register.
 764     bool isLegalICmpImmediate(int64_t Imm) const override;
 765
 766     /// Return true if the specified immediate is legal
 767     /// add immediate, that is the target has add instructions which can
 768     /// add a register and the immediate without having to materialize
 769     /// the immediate into a register.
 770     bool isLegalAddImmediate(int64_t Imm) const override;
 771
 772     /// \brief Return the cost of the scaling factor used in the addressing
 773     /// mode represented by AM for this target, for a load/store
 774     /// of the specified type.
 775     /// If the AM is supported, the return value must be >= 0.
 776     /// If the AM is not supported, it returns a negative value.
 777     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 778                              unsigned AS) const override;
 779
 780     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 781
 782     /// Return true if it's free to truncate a value of
 783     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 784     /// register EAX to i16 by referencing its sub-register AX.
 785     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 786     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 787
 788     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 789
 790     /// Return true if any actual instruction that defines a
 791     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 792     /// register. This does not necessarily include registers defined in
 793     /// unknown ways, such as incoming arguments, or copies from unknown
 794     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 795     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 796     /// all instructions that define 32-bit values implicit zero-extend the
 797     /// result out to 64 bits.
 798     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 799     bool isZExtFree(EVT VT1, EVT VT2) const override;
 800     bool isZExtFree(SDValue Val, EVT VT2) const override;
 801
 802     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 803     /// extend node) is profitable.
 804     bool isVectorLoadExtDesirable(SDValue) const override;
 805
 806     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 807     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 808     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 809     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 810
 811     /// Return true if it's profitable to narrow
 812     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 813     /// from i32 to i8 but not from i32 to i16.
 814     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 815
 816     /// Returns true if the target can instruction select the
 817     /// specified FP immediate natively. If false, the legalizer will
 818     /// materialize the FP immediate as a load from a constant pool.
 819     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 820
 821     /// Targets can use this to indicate that they only support *some*
 822     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 823     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 824     /// be legal.
 825     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 826                             EVT VT) const override;
 827
 828     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 829     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 830     /// replace a VAND with a constant pool entry.
 831     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 832                                 EVT VT) const override;
 833
 834     /// If true, then instruction selection should
 835     /// seek to shrink the FP constant of the specified type to a smaller type
 836     /// in order to save space and / or reduce runtime.
 837     bool ShouldShrinkFPConstant(EVT VT) const override {
 838       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 839       // expensive than a straight movsd. On the other hand, it's important to
 840       // shrink long double fp constant since fldt is very slow.
 841       return !X86ScalarSSEf64 || VT == MVT::f80;
 842     }
 843
 844     /// Return true if we believe it is correct and profitable to reduce the
 845     /// load node to a smaller type.
 846     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 847                                EVT NewVT) const override;
 848
 849     /// Return true if the specified scalar FP type is computed in an SSE
 850     /// register, not on the X87 floating point stack.
 851     bool isScalarFPTypeInSSEReg(EVT VT) const {
 852       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 853       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 854     }
 855
 856     /// \brief Returns true if it is beneficial to convert a load of a constant
 857     /// to just the constant itself.
 858     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 859                                            Type *Ty) const override;
 860
 861     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 862     /// with this index.
 863     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 864
 865     /// Intel processors have a unified instruction and data cache
 866     const char * getClearCacheBuiltinName() const override {
 867       return nullptr; // nothing to do, move along.
 868     }
 869
 870     unsigned getRegisterByName(const char* RegName, EVT VT,
 871                                SelectionDAG &DAG) const override;
 872
 873     /// This method returns a target specific FastISel object,
 874     /// or null if the target does not support "fast" ISel.
 875     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 876                              const TargetLibraryInfo *libInfo) const override;
 877
 878     /// Return true if the target stores stack protector cookies at a fixed
 879     /// offset in some non-standard address space, and populates the address
 880     /// space and offset as appropriate.
 881     bool getStackCookieLocation(unsigned &AddressSpace,
 882                                 unsigned &Offset) const override;
 883
 884     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 885                       SelectionDAG &DAG) const;
 886
 887     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 888
 889     bool useLoadStackGuardNode() const override;
 890     /// \brief Customize the preferred legalization strategy for certain types.
 891     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 892
 893     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 894
 895   protected:
 896     std::pair<const TargetRegisterClass *, uint8_t>
 897     findRepresentativeClass(const TargetRegisterInfo *TRI,
 898                             MVT VT) const override;
 899
 900   private:
 901     /// Keep a pointer to the X86Subtarget around so that we can
 902     /// make the right decision when generating code for different targets.
 903     const X86Subtarget *Subtarget;
 904     const DataLayout *TD;
 905
 906     /// Select between SSE or x87 floating point ops.
 907     /// When SSE is available, use it for f32 operations.
 908     /// When SSE2 is available, use it for f64 operations.
 909     bool X86ScalarSSEf32;
 910     bool X86ScalarSSEf64;
 911
 912     /// A list of legal FP immediates.
 913     std::vector<APFloat> LegalFPImmediates;
 914
 915     /// Indicate that this x86 target can instruction
 916     /// select the specified FP immediate natively.
 917     void addLegalFPImmediate(const APFloat& Imm) {
 918       LegalFPImmediates.push_back(Imm);
 919     }
 920
 921     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 922                             CallingConv::ID CallConv, bool isVarArg,
 923                             const SmallVectorImpl<ISD::InputArg> &Ins,
 924                             SDLoc dl, SelectionDAG &DAG,
 925                             SmallVectorImpl<SDValue> &InVals) const;
 926     SDValue LowerMemArgument(SDValue Chain,
 927                              CallingConv::ID CallConv,
 928                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 929                              SDLoc dl, SelectionDAG &DAG,
 930                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 931                               unsigned i) const;
 932     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 933                              SDLoc dl, SelectionDAG &DAG,
 934                              const CCValAssign &VA,
 935                              ISD::ArgFlagsTy Flags) const;
 936
 937     // Call lowering helpers.
 938
 939     /// Check whether the call is eligible for tail call optimization. Targets
 940     /// that want to do tail call optimization should implement this function.
 941     bool IsEligibleForTailCallOptimization(SDValue Callee,
 942                                            CallingConv::ID CalleeCC,
 943                                            bool isVarArg,
 944                                            bool isCalleeStructRet,
 945                                            bool isCallerStructRet,
 946                                            Type *RetTy,
 947                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 948                                     const SmallVectorImpl<SDValue> &OutVals,
 949                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 950                                            SelectionDAG& DAG) const;
 951     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 952     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 953                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 954                                 int FPDiff, SDLoc dl) const;
 955
 956     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 957                                          SelectionDAG &DAG) const;
 958
 959     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 960                                                bool isSigned,
 961                                                bool isReplace) const;
 962
 963     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 970
 971     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 975                                int64_t Offset, SelectionDAG &DAG) const;
 976     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 988                       SDLoc dl, SelectionDAG &DAG) const;
 989     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1008
1009     SDValue
1010       LowerFormalArguments(SDValue Chain,
1011                            CallingConv::ID CallConv, bool isVarArg,
1012                            const SmallVectorImpl<ISD::InputArg> &Ins,
1013                            SDLoc dl, SelectionDAG &DAG,
1014                            SmallVectorImpl<SDValue> &InVals) const override;
1015     SDValue LowerCall(CallLoweringInfo &CLI,
1016                       SmallVectorImpl<SDValue> &InVals) const override;
1017
1018     SDValue LowerReturn(SDValue Chain,
1019                         CallingConv::ID CallConv, bool isVarArg,
1020                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1021                         const SmallVectorImpl<SDValue> &OutVals,
1022                         SDLoc dl, SelectionDAG &DAG) const override;
1023
1024     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1025
1026     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1027
1028     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1029                                  ISD::NodeType ExtendKind) const override;
1030
1031     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1032                         bool isVarArg,
1033                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1034                         LLVMContext &Context) const override;
1035
1036     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1037
1038     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1039     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1040     TargetLoweringBase::AtomicRMWExpansionKind
1041     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1042
1043     LoadInst *
1044     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1045
1046     bool needsCmpXchgNb(Type *MemType) const;
1047
1048     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1049     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1050     /// expand, the associated machine basic block, and the associated X86
1051     /// opcodes for reg/reg.
1052     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1053                                            MachineBasicBlock *MBB) const;
1054
1055     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1056     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1057     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1058                                                MachineBasicBlock *MBB) const;
1059
1060     // Utility function to emit the low-level va_arg code for X86-64.
1061     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1062                        MachineInstr *MI,
1063                        MachineBasicBlock *MBB) const;
1064
1065     /// Utility function to emit the xmm reg save portion of va_start.
1066     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1067                                                    MachineInstr *BInstr,
1068                                                    MachineBasicBlock *BB) const;
1069
1070     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1071                                          MachineBasicBlock *BB) const;
1072
1073     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1074                                            MachineBasicBlock *BB) const;
1075
1076     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1077                                               MachineBasicBlock *BB) const;
1078
1079     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1080                                             MachineBasicBlock *BB) const;
1081
1082     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1083                                           MachineBasicBlock *BB) const;
1084
1085     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1086                                           MachineBasicBlock *BB) const;
1087
1088     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1089                                         MachineBasicBlock *MBB) const;
1090
1091     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1092                                          MachineBasicBlock *MBB) const;
1093
1094     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1095                                      MachineBasicBlock *MBB) const;
1096
1097     /// Emit nodes that will be selected as "test Op0,Op0", or something
1098     /// equivalent, for use with the given x86 condition code.
1099     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1100                      SelectionDAG &DAG) const;
1101
1102     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1103     /// equivalent, for use with the given x86 condition code.
1104     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1105                     SelectionDAG &DAG) const;
1106
1107     /// Convert a comparison if required by the subtarget.
1108     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1109
1110     /// Use rsqrt* to speed up sqrt calculations.
1111     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1112                              unsigned &RefinementSteps,
1113                              bool &UseOneConstNR) const override;
1114
1115     /// Use rcp* to speed up fdiv calculations.
1116     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1117                              unsigned &RefinementSteps) const override;
1118
1119     /// Reassociate floating point divisions into multiply by reciprocal.
1120     unsigned combineRepeatedFPDivisors() const override;
1121   };
1122
1123   namespace X86 {
1124     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1125                              const TargetLibraryInfo *libInfo);
1126   }
1127 }
1128
1129 #endif    // X86ISELLOWERING_H