lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// Bitwise logical right shift of floating point values. This
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// This operation implements the lowering for readcyclecounter
  83       RDTSC_DAG,
  84
  85       /// X86 Read Time-Stamp Counter and Processor ID.
  86       RDTSCP_DAG,
  87
  88       /// X86 Read Performance Monitoring Counters.
  89       RDPMC_DAG,
  90
  91       /// X86 compare and logical compare instructions.
  92       CMP, COMI, UCOMI,
  93
  94       /// X86 bit-test instructions.
  95       BT,
  96
  97       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  98       /// operand, usually produced by a CMP instruction.
  99       SETCC,
 100
 101       /// X86 Select
 102       SELECT,
 103
 104       // Same as SETCC except it's materialized with a sbb and the value is all
 105       // one's or all zero's.
 106       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 107
 108       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 109       /// Operands are two FP values to compare; result is a mask of
 110       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 111       FSETCC,
 112
 113       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 114       /// result in an integer GPR.  Needs masking for scalar result.
 115       FGETSIGNx86,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// Copies a 64-bit value from the low word of an XMM vector
 152       /// to an MMX vector.  If you think this is too close to the previous
 153       /// mnemonic, so do I; blame Intel.
 154       MOVDQ2Q,
 155
 156       /// Copies a 32-bit value from the low word of a MMX
 157       /// vector to a GPR.
 158       MMX_MOVD2W,
 159
 160       /// Copies a GPR into the low 32-bit word of a MMX vector
 161       /// and zero out the high word.
 162       MMX_MOVW2D,
 163
 164       /// Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW, MMX_PINSRW,
 183
 184       /// Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// Compute Sum of Absolute Differences.
 188       PSADBW,
 189
 190       /// Bitwise Logical AND NOT of Packed FP values.
 191       ANDNP,
 192
 193       /// Copy integer sign.
 194       PSIGN,
 195
 196       /// Blend where the selector is an immediate.
 197       BLENDI,
 198
 199       /// Blend where the condition has been shrunk.
 200       /// This is used to emphasize that the condition mask is
 201       /// no more valid for generic VSELECT optimizations.
 202       SHRUNKBLEND,
 203
 204       /// Combined add and sub on an FP vector.
 205       ADDSUB,
 206
 207       //  FP vector ops with rounding mode.
 208       FADD_RND,
 209       FSUB_RND,
 210       FMUL_RND,
 211       FDIV_RND,
 212       FMAX_RND,
 213       FMIN_RND,
 214       FSQRT_RND,
 215
 216       // FP vector get exponent
 217       FGETEXP_RND,
 218
 219       // Integer add/sub with unsigned saturation.
 220       ADDUS,
 221       SUBUS,
 222       // Integer add/sub with signed saturation.
 223       ADDS,
 224       SUBS,
 225
 226       /// Integer horizontal add.
 227       HADD,
 228
 229       /// Integer horizontal sub.
 230       HSUB,
 231
 232       /// Floating point horizontal add.
 233       FHADD,
 234
 235       /// Floating point horizontal sub.
 236       FHSUB,
 237
 238       /// Unsigned integer max and min.
 239       UMAX, UMIN,
 240
 241       /// Signed integer max and min.
 242       SMAX, SMIN,
 243
 244       /// Floating point max and min.
 245       FMAX, FMIN,
 246
 247       /// Commutative FMIN and FMAX.
 248       FMAXC, FMINC,
 249
 250       /// Floating point reciprocal-sqrt and reciprocal approximation.
 251       /// Note that these typically require refinement
 252       /// in order to obtain suitable precision.
 253       FRSQRT, FRCP,
 254
 255       // Thread Local Storage.
 256       TLSADDR,
 257
 258       // Thread Local Storage. A call to get the start address
 259       // of the TLS block for the current module.
 260       TLSBASEADDR,
 261
 262       // Thread Local Storage.  When calling to an OS provided
 263       // thunk at the address from an earlier relocation.
 264       TLSCALL,
 265
 266       // Exception Handling helpers.
 267       EH_RETURN,
 268
 269       // SjLj exception handling setjmp.
 270       EH_SJLJ_SETJMP,
 271
 272       // SjLj exception handling longjmp.
 273       EH_SJLJ_LONGJMP,
 274
 275       /// Tail call return. See X86TargetLowering::LowerCall for
 276       /// the list of operands.
 277       TC_RETURN,
 278
 279       // Vector move to low scalar and zero higher vector elements.
 280       VZEXT_MOVL,
 281
 282       // Vector integer zero-extend.
 283       VZEXT,
 284
 285       // Vector integer signed-extend.
 286       VSEXT,
 287
 288       // Vector integer truncate.
 289       VTRUNC,
 290
 291       // Vector integer truncate with mask.
 292       VTRUNCM,
 293
 294       // Vector FP extend.
 295       VFPEXT,
 296
 297       // Vector FP round.
 298       VFPROUND,
 299
 300       // 128-bit vector logical left / right shift
 301       VSHLDQ, VSRLDQ,
 302
 303       // Vector shift elements
 304       VSHL, VSRL, VSRA,
 305
 306       // Vector shift elements by immediate
 307       VSHLI, VSRLI, VSRAI,
 308
 309       // Vector packed double/float comparison.
 310       CMPP,
 311
 312       // Vector integer comparisons.
 313       PCMPEQ, PCMPGT,
 314       // Vector integer comparisons, the result is in a mask vector.
 315       PCMPEQM, PCMPGTM,
 316
 317       /// Vector comparison generating mask bits for fp and
 318       /// integer signed and unsigned data types.
 319       CMPM,
 320       CMPMU,
 321       // Vector comparison with rounding mode for FP values
 322       CMPM_RND,
 323
 324       // Arithmetic operations with FLAGS results.
 325       ADD, SUB, ADC, SBB, SMUL,
 326       INC, DEC, OR, XOR, AND,
 327
 328       BEXTR,  // Bit field extract
 329
 330       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 331
 332       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 333       SMUL8, UMUL8,
 334
 335       // 8-bit divrem that zero-extend the high result (AH).
 336       UDIVREM8_ZEXT_HREG,
 337       SDIVREM8_SEXT_HREG,
 338
 339       // X86-specific multiply by immediate.
 340       MUL_IMM,
 341
 342       // Vector bitwise comparisons.
 343       PTEST,
 344
 345       // Vector packed fp sign bitwise comparisons.
 346       TESTP,
 347
 348       // Vector "test" in AVX-512, the result is in a mask vector.
 349       TESTM,
 350       TESTNM,
 351
 352       // OR/AND test for masks
 353       KORTEST,
 354
 355       // Several flavors of instructions with vector shuffle behaviors.
 356       PACKSS,
 357       PACKUS,
 358       // Intra-lane alignr
 359       PALIGNR,
 360       // AVX512 inter-lane alignr
 361       VALIGN,
 362       PSHUFD,
 363       PSHUFHW,
 364       PSHUFLW,
 365       SHUFP,
 366       MOVDDUP,
 367       MOVSHDUP,
 368       MOVSLDUP,
 369       MOVLHPS,
 370       MOVLHPD,
 371       MOVHLPS,
 372       MOVLPS,
 373       MOVLPD,
 374       MOVSD,
 375       MOVSS,
 376       UNPCKL,
 377       UNPCKH,
 378       VPERMILPV,
 379       VPERMILPI,
 380       VPERMV,
 381       VPERMV3,
 382       VPERMIV3,
 383       VPERMI,
 384       VPERM2X128,
 385       //Fix Up Special Packed Float32/64 values
 386       VFIXUPIMM,
 387       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 388       VRANGE,
 389       // Broadcast scalar to vector
 390       VBROADCAST,
 391       // Broadcast subvector to vector
 392       SUBV_BROADCAST,
 393       // Insert/Extract vector element
 394       VINSERT,
 395       VEXTRACT,
 396
 397       // Vector multiply packed unsigned doubleword integers
 398       PMULUDQ,
 399       // Vector multiply packed signed doubleword integers
 400       PMULDQ,
 401
 402       // FMA nodes
 403       FMADD,
 404       FNMADD,
 405       FMSUB,
 406       FNMSUB,
 407       FMADDSUB,
 408       FMSUBADD,
 409       // FMA with rounding mode
 410       FMADD_RND,
 411       FNMADD_RND,
 412       FMSUB_RND,
 413       FNMSUB_RND,
 414       FMADDSUB_RND,
 415       FMSUBADD_RND,
 416       RNDSCALE,
 417
 418       // Compress and expand
 419       COMPRESS,
 420       EXPAND,
 421
 422       // Save xmm argument registers to the stack, according to %al. An operator
 423       // is needed so that this can be expanded with control flow.
 424       VASTART_SAVE_XMM_REGS,
 425
 426       // Windows's _chkstk call to do stack probing.
 427       WIN_ALLOCA,
 428
 429       // For allocating variable amounts of stack space when using
 430       // segmented stacks. Check if the current stacklet has enough space, and
 431       // falls back to heap allocation if not.
 432       SEG_ALLOCA,
 433
 434       // Windows's _ftol2 runtime routine to do fptoui.
 435       WIN_FTOL,
 436
 437       // Memory barrier
 438       MEMBARRIER,
 439       MFENCE,
 440       SFENCE,
 441       LFENCE,
 442
 443       // Store FP status word into i16 register.
 444       FNSTSW16r,
 445
 446       // Store contents of %ah into %eflags.
 447       SAHF,
 448
 449       // Get a random integer and indicate whether it is valid in CF.
 450       RDRAND,
 451
 452       // Get a NIST SP800-90B & C compliant random integer and
 453       // indicate whether it is valid in CF.
 454       RDSEED,
 455
 456       PCMPISTRI,
 457       PCMPESTRI,
 458
 459       // Test if in transactional execution.
 460       XTEST,
 461
 462       // ERI instructions
 463       RSQRT28, RCP28, EXP2,
 464
 465       // Compare and swap.
 466       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 467       LCMPXCHG8_DAG,
 468       LCMPXCHG16_DAG,
 469
 470       // Load, scalar_to_vector, and zero extend.
 471       VZEXT_LOAD,
 472
 473       // Store FP control world into i16 memory.
 474       FNSTCW16m,
 475
 476       /// This instruction implements FP_TO_SINT with the
 477       /// integer destination in memory and a FP reg source.  This corresponds
 478       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 479       /// has two inputs (token chain and address) and two outputs (int value
 480       /// and token chain).
 481       FP_TO_INT16_IN_MEM,
 482       FP_TO_INT32_IN_MEM,
 483       FP_TO_INT64_IN_MEM,
 484
 485       /// This instruction implements SINT_TO_FP with the
 486       /// integer source in memory and FP reg result.  This corresponds to the
 487       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 488       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 489       /// also produces a flag).
 490       FILD,
 491       FILD_FLAG,
 492
 493       /// This instruction implements an extending load to FP stack slots.
 494       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 495       /// operand, ptr to load from, and a ValueType node indicating the type
 496       /// to load to.
 497       FLD,
 498
 499       /// This instruction implements a truncating store to FP stack
 500       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 501       /// chain operand, value to store, address, and a ValueType to store it
 502       /// as.
 503       FST,
 504
 505       /// This instruction grabs the address of the next argument
 506       /// from a va_list. (reads and modifies the va_list in memory)
 507       VAARG_64
 508
 509       // WARNING: Do not add anything in the end unless you want the node to
 510       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 511       // thought as target memory ops!
 512     };
 513   }
 514
 515   /// Define some predicates that are used for node matching.
 516   namespace X86 {
 517     /// Return true if the specified
 518     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 519     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 520     bool isVEXTRACT128Index(SDNode *N);
 521
 522     /// Return true if the specified
 523     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 524     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 525     bool isVINSERT128Index(SDNode *N);
 526
 527     /// Return true if the specified
 528     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 529     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 530     bool isVEXTRACT256Index(SDNode *N);
 531
 532     /// Return true if the specified
 533     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 534     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 535     bool isVINSERT256Index(SDNode *N);
 536
 537     /// Return the appropriate
 538     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 539     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 540     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 541
 542     /// Return the appropriate
 543     /// immediate to insert at the specified INSERT_SUBVECTOR index
 544     /// with VINSERTF128, VINSERT128 instructions.
 545     unsigned getInsertVINSERT128Immediate(SDNode *N);
 546
 547     /// Return the appropriate
 548     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 549     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 550     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 551
 552     /// Return the appropriate
 553     /// immediate to insert at the specified INSERT_SUBVECTOR index
 554     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 555     unsigned getInsertVINSERT256Immediate(SDNode *N);
 556
 557     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 558     bool isZeroNode(SDValue Elt);
 559
 560     /// Returns true of the given offset can be
 561     /// fit into displacement field of the instruction.
 562     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 563                                       bool hasSymbolicDisplacement = true);
 564
 565
 566     /// Determines whether the callee is required to pop its
 567     /// own arguments. Callee pop is necessary to support tail calls.
 568     bool isCalleePop(CallingConv::ID CallingConv,
 569                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 570
 571     /// AVX512 static rounding constants.  These need to match the values in
 572     /// avx512fintrin.h.
 573     enum STATIC_ROUNDING {
 574       TO_NEAREST_INT = 0,
 575       TO_NEG_INF = 1,
 576       TO_POS_INF = 2,
 577       TO_ZERO = 3,
 578       CUR_DIRECTION = 4
 579     };
 580   }
 581
 582   //===--------------------------------------------------------------------===//
 583   //  X86 Implementation of the TargetLowering interface
 584   class X86TargetLowering final : public TargetLowering {
 585   public:
 586     explicit X86TargetLowering(const X86TargetMachine &TM,
 587                                const X86Subtarget &STI);
 588
 589     unsigned getJumpTableEncoding() const override;
 590     bool useSoftFloat() const override;
 591
 592     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 593
 594     const MCExpr *
 595     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 596                               const MachineBasicBlock *MBB, unsigned uid,
 597                               MCContext &Ctx) const override;
 598
 599     /// Returns relocation base for the given PIC jumptable.
 600     SDValue getPICJumpTableRelocBase(SDValue Table,
 601                                      SelectionDAG &DAG) const override;
 602     const MCExpr *
 603     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 604                                  unsigned JTI, MCContext &Ctx) const override;
 605
 606     /// Return the desired alignment for ByVal aggregate
 607     /// function arguments in the caller parameter area. For X86, aggregates
 608     /// that contains are placed at 16-byte boundaries while the rest are at
 609     /// 4-byte boundaries.
 610     unsigned getByValTypeAlignment(Type *Ty) const override;
 611
 612     /// Returns the target specific optimal type for load
 613     /// and store operations as a result of memset, memcpy, and memmove
 614     /// lowering. If DstAlign is zero that means it's safe to destination
 615     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 616     /// means there isn't a need to check it against alignment requirement,
 617     /// probably because the source does not need to be loaded. If 'IsMemset' is
 618     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 619     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 620     /// source is constant so it does not need to be loaded.
 621     /// It returns EVT::Other if the type should be determined using generic
 622     /// target-independent logic.
 623     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 624                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 625                             MachineFunction &MF) const override;
 626
 627     /// Returns true if it's safe to use load / store of the
 628     /// specified type to expand memcpy / memset inline. This is mostly true
 629     /// for all types except for some special cases. For example, on X86
 630     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 631     /// also does type conversion. Note the specified type doesn't have to be
 632     /// legal as the hook is used before type legalization.
 633     bool isSafeMemOpType(MVT VT) const override;
 634
 635     /// Returns true if the target allows
 636     /// unaligned memory accesses. of the specified type. Returns whether it
 637     /// is "fast" by reference in the second argument.
 638     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 639                                        bool *Fast) const override;
 640
 641     /// Provide custom lowering hooks for some operations.
 642     ///
 643     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 644
 645     /// Replace the results of node with an illegal result
 646     /// type with new values built out of custom code.
 647     ///
 648     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 649                             SelectionDAG &DAG) const override;
 650
 651
 652     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 653
 654     /// Return true if the target has native support for
 655     /// the specified value type and it is 'desirable' to use the type for the
 656     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 657     /// instruction encodings are longer and some i16 instructions are slow.
 658     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 659
 660     /// Return true if the target has native support for the
 661     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 662     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 663     /// and some i16 instructions are slow.
 664     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 665
 666     MachineBasicBlock *
 667       EmitInstrWithCustomInserter(MachineInstr *MI,
 668                                   MachineBasicBlock *MBB) const override;
 669
 670
 671     /// This method returns the name of a target specific DAG node.
 672     const char *getTargetNodeName(unsigned Opcode) const override;
 673
 674     bool isCheapToSpeculateCttz() const override;
 675
 676     bool isCheapToSpeculateCtlz() const override;
 677
 678     /// Return the value type to use for ISD::SETCC.
 679     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 680
 681     /// Determine which of the bits specified in Mask are known to be either
 682     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 683     void computeKnownBitsForTargetNode(const SDValue Op,
 684                                        APInt &KnownZero,
 685                                        APInt &KnownOne,
 686                                        const SelectionDAG &DAG,
 687                                        unsigned Depth = 0) const override;
 688
 689     /// Determine the number of bits in the operation that are sign bits.
 690     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 691                                              const SelectionDAG &DAG,
 692                                              unsigned Depth) const override;
 693
 694     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 695                         int64_t &Offset) const override;
 696
 697     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 698
 699     bool ExpandInlineAsm(CallInst *CI) const override;
 700
 701     ConstraintType
 702       getConstraintType(const std::string &Constraint) const override;
 703
 704     /// Examine constraint string and operand type and determine a weight value.
 705     /// The operand object must already have been set up with the operand type.
 706     ConstraintWeight
 707       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 708                                      const char *constraint) const override;
 709
 710     const char *LowerXConstraint(EVT ConstraintVT) const override;
 711
 712     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 713     /// add anything to Ops. If hasMemory is true it means one of the asm
 714     /// constraint of the inline asm instruction being processed is 'm'.
 715     void LowerAsmOperandForConstraint(SDValue Op,
 716                                       std::string &Constraint,
 717                                       std::vector<SDValue> &Ops,
 718                                       SelectionDAG &DAG) const override;
 719
 720     unsigned getInlineAsmMemConstraint(
 721         const std::string &ConstraintCode) const override {
 722       if (ConstraintCode == "i")
 723         return InlineAsm::Constraint_i;
 724       else if (ConstraintCode == "o")
 725         return InlineAsm::Constraint_o;
 726       else if (ConstraintCode == "v")
 727         return InlineAsm::Constraint_v;
 728       else if (ConstraintCode == "X")
 729         return InlineAsm::Constraint_X;
 730       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 731     }
 732
 733     /// Given a physical register constraint
 734     /// (e.g. {edx}), return the register number and the register class for the
 735     /// register.  This should only be used for C_Register constraints.  On
 736     /// error, this returns a register number of 0.
 737     std::pair<unsigned, const TargetRegisterClass *>
 738     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 739                                  const std::string &Constraint,
 740                                  MVT VT) const override;
 741
 742     /// Return true if the addressing mode represented
 743     /// by AM is legal for this target, for a load/store of the specified type.
 744     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 745                                unsigned AS) const override;
 746
 747     /// Return true if the specified immediate is legal
 748     /// icmp immediate, that is the target has icmp instructions which can
 749     /// compare a register against the immediate without having to materialize
 750     /// the immediate into a register.
 751     bool isLegalICmpImmediate(int64_t Imm) const override;
 752
 753     /// Return true if the specified immediate is legal
 754     /// add immediate, that is the target has add instructions which can
 755     /// add a register and the immediate without having to materialize
 756     /// the immediate into a register.
 757     bool isLegalAddImmediate(int64_t Imm) const override;
 758
 759     /// \brief Return the cost of the scaling factor used in the addressing
 760     /// mode represented by AM for this target, for a load/store
 761     /// of the specified type.
 762     /// If the AM is supported, the return value must be >= 0.
 763     /// If the AM is not supported, it returns a negative value.
 764     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 765                              unsigned AS) const override;
 766
 767     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 768
 769     /// Return true if it's free to truncate a value of
 770     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 771     /// register EAX to i16 by referencing its sub-register AX.
 772     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 773     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 774
 775     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 776
 777     /// Return true if any actual instruction that defines a
 778     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 779     /// register. This does not necessarily include registers defined in
 780     /// unknown ways, such as incoming arguments, or copies from unknown
 781     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 782     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 783     /// all instructions that define 32-bit values implicit zero-extend the
 784     /// result out to 64 bits.
 785     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 786     bool isZExtFree(EVT VT1, EVT VT2) const override;
 787     bool isZExtFree(SDValue Val, EVT VT2) const override;
 788
 789     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 790     /// extend node) is profitable.
 791     bool isVectorLoadExtDesirable(SDValue) const override;
 792
 793     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 794     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 795     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 796     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 797
 798     /// Return true if it's profitable to narrow
 799     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 800     /// from i32 to i8 but not from i32 to i16.
 801     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 802
 803     /// Returns true if the target can instruction select the
 804     /// specified FP immediate natively. If false, the legalizer will
 805     /// materialize the FP immediate as a load from a constant pool.
 806     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 807
 808     /// Targets can use this to indicate that they only support *some*
 809     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 810     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 811     /// be legal.
 812     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 813                             EVT VT) const override;
 814
 815     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 816     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 817     /// replace a VAND with a constant pool entry.
 818     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 819                                 EVT VT) const override;
 820
 821     /// If true, then instruction selection should
 822     /// seek to shrink the FP constant of the specified type to a smaller type
 823     /// in order to save space and / or reduce runtime.
 824     bool ShouldShrinkFPConstant(EVT VT) const override {
 825       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 826       // expensive than a straight movsd. On the other hand, it's important to
 827       // shrink long double fp constant since fldt is very slow.
 828       return !X86ScalarSSEf64 || VT == MVT::f80;
 829     }
 830
 831     /// Return true if we believe it is correct and profitable to reduce the
 832     /// load node to a smaller type.
 833     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 834                                EVT NewVT) const override;
 835
 836     /// Return true if the specified scalar FP type is computed in an SSE
 837     /// register, not on the X87 floating point stack.
 838     bool isScalarFPTypeInSSEReg(EVT VT) const {
 839       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 840       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 841     }
 842
 843     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 844     bool isTargetFTOL() const;
 845
 846     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 847     /// given type.
 848     bool isIntegerTypeFTOL(EVT VT) const {
 849       return isTargetFTOL() && VT == MVT::i64;
 850     }
 851
 852     /// \brief Returns true if it is beneficial to convert a load of a constant
 853     /// to just the constant itself.
 854     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 855                                            Type *Ty) const override;
 856
 857     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 858     /// with this index.
 859     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 860
 861     /// Intel processors have a unified instruction and data cache
 862     const char * getClearCacheBuiltinName() const override {
 863       return nullptr; // nothing to do, move along.
 864     }
 865
 866     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 867
 868     /// This method returns a target specific FastISel object,
 869     /// or null if the target does not support "fast" ISel.
 870     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 871                              const TargetLibraryInfo *libInfo) const override;
 872
 873     /// Return true if the target stores stack protector cookies at a fixed
 874     /// offset in some non-standard address space, and populates the address
 875     /// space and offset as appropriate.
 876     bool getStackCookieLocation(unsigned &AddressSpace,
 877                                 unsigned &Offset) const override;
 878
 879     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 880                       SelectionDAG &DAG) const;
 881
 882     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 883
 884     bool useLoadStackGuardNode() const override;
 885     /// \brief Customize the preferred legalization strategy for certain types.
 886     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 887
 888   protected:
 889     std::pair<const TargetRegisterClass *, uint8_t>
 890     findRepresentativeClass(const TargetRegisterInfo *TRI,
 891                             MVT VT) const override;
 892
 893   private:
 894     /// Keep a pointer to the X86Subtarget around so that we can
 895     /// make the right decision when generating code for different targets.
 896     const X86Subtarget *Subtarget;
 897     const DataLayout *TD;
 898
 899     /// Select between SSE or x87 floating point ops.
 900     /// When SSE is available, use it for f32 operations.
 901     /// When SSE2 is available, use it for f64 operations.
 902     bool X86ScalarSSEf32;
 903     bool X86ScalarSSEf64;
 904
 905     /// A list of legal FP immediates.
 906     std::vector<APFloat> LegalFPImmediates;
 907
 908     /// Indicate that this x86 target can instruction
 909     /// select the specified FP immediate natively.
 910     void addLegalFPImmediate(const APFloat& Imm) {
 911       LegalFPImmediates.push_back(Imm);
 912     }
 913
 914     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 915                             CallingConv::ID CallConv, bool isVarArg,
 916                             const SmallVectorImpl<ISD::InputArg> &Ins,
 917                             SDLoc dl, SelectionDAG &DAG,
 918                             SmallVectorImpl<SDValue> &InVals) const;
 919     SDValue LowerMemArgument(SDValue Chain,
 920                              CallingConv::ID CallConv,
 921                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 922                              SDLoc dl, SelectionDAG &DAG,
 923                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 924                               unsigned i) const;
 925     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 926                              SDLoc dl, SelectionDAG &DAG,
 927                              const CCValAssign &VA,
 928                              ISD::ArgFlagsTy Flags) const;
 929
 930     // Call lowering helpers.
 931
 932     /// Check whether the call is eligible for tail call optimization. Targets
 933     /// that want to do tail call optimization should implement this function.
 934     bool IsEligibleForTailCallOptimization(SDValue Callee,
 935                                            CallingConv::ID CalleeCC,
 936                                            bool isVarArg,
 937                                            bool isCalleeStructRet,
 938                                            bool isCallerStructRet,
 939                                            Type *RetTy,
 940                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 941                                     const SmallVectorImpl<SDValue> &OutVals,
 942                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 943                                            SelectionDAG& DAG) const;
 944     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 945     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 946                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 947                                 int FPDiff, SDLoc dl) const;
 948
 949     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 950                                          SelectionDAG &DAG) const;
 951
 952     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 953                                                bool isSigned,
 954                                                bool isReplace) const;
 955
 956     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 963
 964     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 968                                int64_t Offset, SelectionDAG &DAG) const;
 969     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 981                       SDLoc dl, SelectionDAG &DAG) const;
 982     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1001
1002     SDValue
1003       LowerFormalArguments(SDValue Chain,
1004                            CallingConv::ID CallConv, bool isVarArg,
1005                            const SmallVectorImpl<ISD::InputArg> &Ins,
1006                            SDLoc dl, SelectionDAG &DAG,
1007                            SmallVectorImpl<SDValue> &InVals) const override;
1008     SDValue LowerCall(CallLoweringInfo &CLI,
1009                       SmallVectorImpl<SDValue> &InVals) const override;
1010
1011     SDValue LowerReturn(SDValue Chain,
1012                         CallingConv::ID CallConv, bool isVarArg,
1013                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1014                         const SmallVectorImpl<SDValue> &OutVals,
1015                         SDLoc dl, SelectionDAG &DAG) const override;
1016
1017     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1018
1019     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1020
1021     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1022                                  ISD::NodeType ExtendKind) const override;
1023
1024     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1025                         bool isVarArg,
1026                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1027                         LLVMContext &Context) const override;
1028
1029     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1030
1031     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1032     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1033     TargetLoweringBase::AtomicRMWExpansionKind
1034     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1035
1036     LoadInst *
1037     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1038
1039     bool needsCmpXchgNb(const Type *MemType) const;
1040
1041     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1042     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1043     /// expand, the associated machine basic block, and the associated X86
1044     /// opcodes for reg/reg.
1045     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1046                                            MachineBasicBlock *MBB) const;
1047
1048     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1049     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1050     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1051                                                MachineBasicBlock *MBB) const;
1052
1053     // Utility function to emit the low-level va_arg code for X86-64.
1054     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1055                        MachineInstr *MI,
1056                        MachineBasicBlock *MBB) const;
1057
1058     /// Utility function to emit the xmm reg save portion of va_start.
1059     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1060                                                    MachineInstr *BInstr,
1061                                                    MachineBasicBlock *BB) const;
1062
1063     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1064                                          MachineBasicBlock *BB) const;
1065
1066     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1067                                               MachineBasicBlock *BB) const;
1068
1069     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1070                                             MachineBasicBlock *BB) const;
1071
1072     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1073                                           MachineBasicBlock *BB) const;
1074
1075     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1076                                           MachineBasicBlock *BB) const;
1077
1078     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1079                                         MachineBasicBlock *MBB) const;
1080
1081     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1082                                          MachineBasicBlock *MBB) const;
1083
1084     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1085                                      MachineBasicBlock *MBB) const;
1086
1087     /// Emit nodes that will be selected as "test Op0,Op0", or something
1088     /// equivalent, for use with the given x86 condition code.
1089     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1090                      SelectionDAG &DAG) const;
1091
1092     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1093     /// equivalent, for use with the given x86 condition code.
1094     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1095                     SelectionDAG &DAG) const;
1096
1097     /// Convert a comparison if required by the subtarget.
1098     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1099
1100     /// Use rsqrt* to speed up sqrt calculations.
1101     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1102                              unsigned &RefinementSteps,
1103                              bool &UseOneConstNR) const override;
1104
1105     /// Use rcp* to speed up fdiv calculations.
1106     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1107                              unsigned &RefinementSteps) const override;
1108
1109     /// Reassociate floating point divisions into multiply by reciprocal.
1110     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1111   };
1112
1113   namespace X86 {
1114     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1115                              const TargetLibraryInfo *libInfo);
1116   }
1117 }
1118
1119 #endif    // X86ISELLOWERING_H