lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       // Bitwise ternary logic
 393       VPTERNLOG,
 394       // Fix Up Special Packed Float32/64 values
 395       VFIXUPIMM,
 396       // Range Restriction Calculation For Packed Pairs of Float32/64 values
 397       VRANGE,
 398       // Reduce - Perform Reduction Transformation on scalar\packed FP
 399       VREDUCE,
 400       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 401       VRNDSCALE,
 402       // VFPCLASS - Tests Types Of a FP Values
 403       VFPCLASS,
 404       // Broadcast scalar to vector
 405       VBROADCAST,
 406       // Broadcast subvector to vector
 407       SUBV_BROADCAST,
 408       // Insert/Extract vector element
 409       VINSERT,
 410       VEXTRACT,
 411
 412       /// SSE4A Extraction and Insertion.
 413       EXTRQI, INSERTQI,
 414
 415       // XOP variable/immediate rotations
 416       VPROT, VPROTI,
 417       // XOP arithmetic/logical shifts
 418       VPSHA, VPSHL,
 419       // XOP signed/unsigned integer comparisons
 420       VPCOM, VPCOMU,
 421
 422       // Vector multiply packed unsigned doubleword integers
 423       PMULUDQ,
 424       // Vector multiply packed signed doubleword integers
 425       PMULDQ,
 426       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 427       MULHRS,
 428       // Multiply and Add Packed Integers
 429       VPMADDUBSW, VPMADDWD,
 430       // FMA nodes
 431       FMADD,
 432       FNMADD,
 433       FMSUB,
 434       FNMSUB,
 435       FMADDSUB,
 436       FMSUBADD,
 437       // FMA with rounding mode
 438       FMADD_RND,
 439       FNMADD_RND,
 440       FMSUB_RND,
 441       FNMSUB_RND,
 442       FMADDSUB_RND,
 443       FMSUBADD_RND,
 444
 445       // Compress and expand
 446       COMPRESS,
 447       EXPAND,
 448
 449       //Convert Unsigned/Integer to Scalar Floating-Point Value
 450       //with rounding mode
 451       SINT_TO_FP_RND,
 452       UINT_TO_FP_RND,
 453
 454       // Vector float/double to signed/unsigned integer.
 455       FP_TO_SINT_RND, FP_TO_UINT_RND,
 456       // Save xmm argument registers to the stack, according to %al. An operator
 457       // is needed so that this can be expanded with control flow.
 458       VASTART_SAVE_XMM_REGS,
 459
 460       // Windows's _chkstk call to do stack probing.
 461       WIN_ALLOCA,
 462
 463       // For allocating variable amounts of stack space when using
 464       // segmented stacks. Check if the current stacklet has enough space, and
 465       // falls back to heap allocation if not.
 466       SEG_ALLOCA,
 467
 468       // Memory barrier
 469       MEMBARRIER,
 470       MFENCE,
 471       SFENCE,
 472       LFENCE,
 473
 474       // Store FP status word into i16 register.
 475       FNSTSW16r,
 476
 477       // Store contents of %ah into %eflags.
 478       SAHF,
 479
 480       // Get a random integer and indicate whether it is valid in CF.
 481       RDRAND,
 482
 483       // Get a NIST SP800-90B & C compliant random integer and
 484       // indicate whether it is valid in CF.
 485       RDSEED,
 486
 487       PCMPISTRI,
 488       PCMPESTRI,
 489
 490       // Test if in transactional execution.
 491       XTEST,
 492
 493       // ERI instructions
 494       RSQRT28, RCP28, EXP2,
 495
 496       // Compare and swap.
 497       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 498       LCMPXCHG8_DAG,
 499       LCMPXCHG16_DAG,
 500
 501       // Load, scalar_to_vector, and zero extend.
 502       VZEXT_LOAD,
 503
 504       // Store FP control world into i16 memory.
 505       FNSTCW16m,
 506
 507       /// This instruction implements FP_TO_SINT with the
 508       /// integer destination in memory and a FP reg source.  This corresponds
 509       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 510       /// has two inputs (token chain and address) and two outputs (int value
 511       /// and token chain).
 512       FP_TO_INT16_IN_MEM,
 513       FP_TO_INT32_IN_MEM,
 514       FP_TO_INT64_IN_MEM,
 515
 516       /// This instruction implements SINT_TO_FP with the
 517       /// integer source in memory and FP reg result.  This corresponds to the
 518       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 519       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 520       /// also produces a flag).
 521       FILD,
 522       FILD_FLAG,
 523
 524       /// This instruction implements an extending load to FP stack slots.
 525       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 526       /// operand, ptr to load from, and a ValueType node indicating the type
 527       /// to load to.
 528       FLD,
 529
 530       /// This instruction implements a truncating store to FP stack
 531       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 532       /// chain operand, value to store, address, and a ValueType to store it
 533       /// as.
 534       FST,
 535
 536       /// This instruction grabs the address of the next argument
 537       /// from a va_list. (reads and modifies the va_list in memory)
 538       VAARG_64
 539
 540       // WARNING: Do not add anything in the end unless you want the node to
 541       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 542       // thought as target memory ops!
 543     };
 544   }
 545
 546   /// Define some predicates that are used for node matching.
 547   namespace X86 {
 548     /// Return true if the specified
 549     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 550     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 551     bool isVEXTRACT128Index(SDNode *N);
 552
 553     /// Return true if the specified
 554     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 555     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 556     bool isVINSERT128Index(SDNode *N);
 557
 558     /// Return true if the specified
 559     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 560     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 561     bool isVEXTRACT256Index(SDNode *N);
 562
 563     /// Return true if the specified
 564     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 565     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 566     bool isVINSERT256Index(SDNode *N);
 567
 568     /// Return the appropriate
 569     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 570     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 571     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 572
 573     /// Return the appropriate
 574     /// immediate to insert at the specified INSERT_SUBVECTOR index
 575     /// with VINSERTF128, VINSERT128 instructions.
 576     unsigned getInsertVINSERT128Immediate(SDNode *N);
 577
 578     /// Return the appropriate
 579     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 580     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 581     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 582
 583     /// Return the appropriate
 584     /// immediate to insert at the specified INSERT_SUBVECTOR index
 585     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 586     unsigned getInsertVINSERT256Immediate(SDNode *N);
 587
 588     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 589     bool isZeroNode(SDValue Elt);
 590
 591     /// Returns true of the given offset can be
 592     /// fit into displacement field of the instruction.
 593     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 594                                       bool hasSymbolicDisplacement = true);
 595
 596
 597     /// Determines whether the callee is required to pop its
 598     /// own arguments. Callee pop is necessary to support tail calls.
 599     bool isCalleePop(CallingConv::ID CallingConv,
 600                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 601
 602     /// AVX512 static rounding constants.  These need to match the values in
 603     /// avx512fintrin.h.
 604     enum STATIC_ROUNDING {
 605       TO_NEAREST_INT = 0,
 606       TO_NEG_INF = 1,
 607       TO_POS_INF = 2,
 608       TO_ZERO = 3,
 609       CUR_DIRECTION = 4
 610     };
 611   }
 612
 613   //===--------------------------------------------------------------------===//
 614   //  X86 Implementation of the TargetLowering interface
 615   class X86TargetLowering final : public TargetLowering {
 616   public:
 617     explicit X86TargetLowering(const X86TargetMachine &TM,
 618                                const X86Subtarget &STI);
 619
 620     unsigned getJumpTableEncoding() const override;
 621     bool useSoftFloat() const override;
 622
 623     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 624       return MVT::i8;
 625     }
 626
 627     const MCExpr *
 628     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 629                               const MachineBasicBlock *MBB, unsigned uid,
 630                               MCContext &Ctx) const override;
 631
 632     /// Returns relocation base for the given PIC jumptable.
 633     SDValue getPICJumpTableRelocBase(SDValue Table,
 634                                      SelectionDAG &DAG) const override;
 635     const MCExpr *
 636     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 637                                  unsigned JTI, MCContext &Ctx) const override;
 638
 639     /// Return the desired alignment for ByVal aggregate
 640     /// function arguments in the caller parameter area. For X86, aggregates
 641     /// that contains are placed at 16-byte boundaries while the rest are at
 642     /// 4-byte boundaries.
 643     unsigned getByValTypeAlignment(Type *Ty,
 644                                    const DataLayout &DL) const override;
 645
 646     /// Returns the target specific optimal type for load
 647     /// and store operations as a result of memset, memcpy, and memmove
 648     /// lowering. If DstAlign is zero that means it's safe to destination
 649     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 650     /// means there isn't a need to check it against alignment requirement,
 651     /// probably because the source does not need to be loaded. If 'IsMemset' is
 652     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 653     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 654     /// source is constant so it does not need to be loaded.
 655     /// It returns EVT::Other if the type should be determined using generic
 656     /// target-independent logic.
 657     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 658                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 659                             MachineFunction &MF) const override;
 660
 661     /// Returns true if it's safe to use load / store of the
 662     /// specified type to expand memcpy / memset inline. This is mostly true
 663     /// for all types except for some special cases. For example, on X86
 664     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 665     /// also does type conversion. Note the specified type doesn't have to be
 666     /// legal as the hook is used before type legalization.
 667     bool isSafeMemOpType(MVT VT) const override;
 668
 669     /// Returns true if the target allows unaligned memory accesses of the
 670     /// specified type. Returns whether it is "fast" in the last argument.
 671     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 672                                        bool *Fast) const override;
 673
 674     /// Provide custom lowering hooks for some operations.
 675     ///
 676     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 677
 678     /// Replace the results of node with an illegal result
 679     /// type with new values built out of custom code.
 680     ///
 681     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 682                             SelectionDAG &DAG) const override;
 683
 684
 685     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 686
 687     /// Return true if the target has native support for
 688     /// the specified value type and it is 'desirable' to use the type for the
 689     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 690     /// instruction encodings are longer and some i16 instructions are slow.
 691     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 692
 693     /// Return true if the target has native support for the
 694     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 695     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 696     /// and some i16 instructions are slow.
 697     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 698
 699     MachineBasicBlock *
 700       EmitInstrWithCustomInserter(MachineInstr *MI,
 701                                   MachineBasicBlock *MBB) const override;
 702
 703
 704     /// This method returns the name of a target specific DAG node.
 705     const char *getTargetNodeName(unsigned Opcode) const override;
 706
 707     bool isCheapToSpeculateCttz() const override;
 708
 709     bool isCheapToSpeculateCtlz() const override;
 710
 711     /// Return the value type to use for ISD::SETCC.
 712     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 713                            EVT VT) const override;
 714
 715     /// Determine which of the bits specified in Mask are known to be either
 716     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 717     void computeKnownBitsForTargetNode(const SDValue Op,
 718                                        APInt &KnownZero,
 719                                        APInt &KnownOne,
 720                                        const SelectionDAG &DAG,
 721                                        unsigned Depth = 0) const override;
 722
 723     /// Determine the number of bits in the operation that are sign bits.
 724     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 725                                              const SelectionDAG &DAG,
 726                                              unsigned Depth) const override;
 727
 728     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 729                         int64_t &Offset) const override;
 730
 731     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 732
 733     bool ExpandInlineAsm(CallInst *CI) const override;
 734
 735     ConstraintType getConstraintType(StringRef Constraint) const override;
 736
 737     /// Examine constraint string and operand type and determine a weight value.
 738     /// The operand object must already have been set up with the operand type.
 739     ConstraintWeight
 740       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 741                                      const char *constraint) const override;
 742
 743     const char *LowerXConstraint(EVT ConstraintVT) const override;
 744
 745     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 746     /// add anything to Ops. If hasMemory is true it means one of the asm
 747     /// constraint of the inline asm instruction being processed is 'm'.
 748     void LowerAsmOperandForConstraint(SDValue Op,
 749                                       std::string &Constraint,
 750                                       std::vector<SDValue> &Ops,
 751                                       SelectionDAG &DAG) const override;
 752
 753     unsigned
 754     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 755       if (ConstraintCode == "i")
 756         return InlineAsm::Constraint_i;
 757       else if (ConstraintCode == "o")
 758         return InlineAsm::Constraint_o;
 759       else if (ConstraintCode == "v")
 760         return InlineAsm::Constraint_v;
 761       else if (ConstraintCode == "X")
 762         return InlineAsm::Constraint_X;
 763       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 764     }
 765
 766     /// Given a physical register constraint
 767     /// (e.g. {edx}), return the register number and the register class for the
 768     /// register.  This should only be used for C_Register constraints.  On
 769     /// error, this returns a register number of 0.
 770     std::pair<unsigned, const TargetRegisterClass *>
 771     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 772                                  StringRef Constraint, MVT VT) const override;
 773
 774     /// Return true if the addressing mode represented
 775     /// by AM is legal for this target, for a load/store of the specified type.
 776     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 777                                Type *Ty, unsigned AS) const override;
 778
 779     /// Return true if the specified immediate is legal
 780     /// icmp immediate, that is the target has icmp instructions which can
 781     /// compare a register against the immediate without having to materialize
 782     /// the immediate into a register.
 783     bool isLegalICmpImmediate(int64_t Imm) const override;
 784
 785     /// Return true if the specified immediate is legal
 786     /// add immediate, that is the target has add instructions which can
 787     /// add a register and the immediate without having to materialize
 788     /// the immediate into a register.
 789     bool isLegalAddImmediate(int64_t Imm) const override;
 790
 791     /// \brief Return the cost of the scaling factor used in the addressing
 792     /// mode represented by AM for this target, for a load/store
 793     /// of the specified type.
 794     /// If the AM is supported, the return value must be >= 0.
 795     /// If the AM is not supported, it returns a negative value.
 796     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 797                              unsigned AS) const override;
 798
 799     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 800
 801     /// Return true if it's free to truncate a value of
 802     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 803     /// register EAX to i16 by referencing its sub-register AX.
 804     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 805     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 806
 807     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 808
 809     /// Return true if any actual instruction that defines a
 810     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 811     /// register. This does not necessarily include registers defined in
 812     /// unknown ways, such as incoming arguments, or copies from unknown
 813     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 814     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 815     /// all instructions that define 32-bit values implicit zero-extend the
 816     /// result out to 64 bits.
 817     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 818     bool isZExtFree(EVT VT1, EVT VT2) const override;
 819     bool isZExtFree(SDValue Val, EVT VT2) const override;
 820
 821     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 822     /// extend node) is profitable.
 823     bool isVectorLoadExtDesirable(SDValue) const override;
 824
 825     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 826     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 827     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 828     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 829
 830     /// Return true if it's profitable to narrow
 831     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 832     /// from i32 to i8 but not from i32 to i16.
 833     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 834
 835     /// Returns true if the target can instruction select the
 836     /// specified FP immediate natively. If false, the legalizer will
 837     /// materialize the FP immediate as a load from a constant pool.
 838     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 839
 840     /// Targets can use this to indicate that they only support *some*
 841     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 842     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 843     /// be legal.
 844     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 845                             EVT VT) const override;
 846
 847     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 848     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 849     /// replace a VAND with a constant pool entry.
 850     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 851                                 EVT VT) const override;
 852
 853     /// If true, then instruction selection should
 854     /// seek to shrink the FP constant of the specified type to a smaller type
 855     /// in order to save space and / or reduce runtime.
 856     bool ShouldShrinkFPConstant(EVT VT) const override {
 857       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 858       // expensive than a straight movsd. On the other hand, it's important to
 859       // shrink long double fp constant since fldt is very slow.
 860       return !X86ScalarSSEf64 || VT == MVT::f80;
 861     }
 862
 863     /// Return true if we believe it is correct and profitable to reduce the
 864     /// load node to a smaller type.
 865     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 866                                EVT NewVT) const override;
 867
 868     /// Return true if the specified scalar FP type is computed in an SSE
 869     /// register, not on the X87 floating point stack.
 870     bool isScalarFPTypeInSSEReg(EVT VT) const {
 871       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 872       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 873     }
 874
 875     /// \brief Returns true if it is beneficial to convert a load of a constant
 876     /// to just the constant itself.
 877     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 878                                            Type *Ty) const override;
 879
 880     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 881     /// with this index.
 882     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 883
 884     /// Intel processors have a unified instruction and data cache
 885     const char * getClearCacheBuiltinName() const override {
 886       return nullptr; // nothing to do, move along.
 887     }
 888
 889     unsigned getRegisterByName(const char* RegName, EVT VT,
 890                                SelectionDAG &DAG) const override;
 891
 892     /// This method returns a target specific FastISel object,
 893     /// or null if the target does not support "fast" ISel.
 894     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 895                              const TargetLibraryInfo *libInfo) const override;
 896
 897     /// Return true if the target stores stack protector cookies at a fixed
 898     /// offset in some non-standard address space, and populates the address
 899     /// space and offset as appropriate.
 900     bool getStackCookieLocation(unsigned &AddressSpace,
 901                                 unsigned &Offset) const override;
 902
 903     /// Return true if the target stores SafeStack pointer at a fixed offset in
 904     /// some non-standard address space, and populates the address space and
 905     /// offset as appropriate.
 906     bool getSafeStackPointerLocation(unsigned &AddressSpace,
 907                                      unsigned &Offset) const override;
 908
 909     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 910                       SelectionDAG &DAG) const;
 911
 912     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 913
 914     bool useLoadStackGuardNode() const override;
 915     /// \brief Customize the preferred legalization strategy for certain types.
 916     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 917
 918     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 919
 920     void markInRegArguments(SelectionDAG &DAG, TargetLowering::ArgListTy& Args)
 921       const override;
 922
 923   protected:
 924     std::pair<const TargetRegisterClass *, uint8_t>
 925     findRepresentativeClass(const TargetRegisterInfo *TRI,
 926                             MVT VT) const override;
 927
 928   private:
 929     /// Keep a pointer to the X86Subtarget around so that we can
 930     /// make the right decision when generating code for different targets.
 931     const X86Subtarget *Subtarget;
 932
 933     /// Select between SSE or x87 floating point ops.
 934     /// When SSE is available, use it for f32 operations.
 935     /// When SSE2 is available, use it for f64 operations.
 936     bool X86ScalarSSEf32;
 937     bool X86ScalarSSEf64;
 938
 939     /// A list of legal FP immediates.
 940     std::vector<APFloat> LegalFPImmediates;
 941
 942     /// Indicate that this x86 target can instruction
 943     /// select the specified FP immediate natively.
 944     void addLegalFPImmediate(const APFloat& Imm) {
 945       LegalFPImmediates.push_back(Imm);
 946     }
 947
 948     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 949                             CallingConv::ID CallConv, bool isVarArg,
 950                             const SmallVectorImpl<ISD::InputArg> &Ins,
 951                             SDLoc dl, SelectionDAG &DAG,
 952                             SmallVectorImpl<SDValue> &InVals) const;
 953     SDValue LowerMemArgument(SDValue Chain,
 954                              CallingConv::ID CallConv,
 955                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 956                              SDLoc dl, SelectionDAG &DAG,
 957                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 958                               unsigned i) const;
 959     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 960                              SDLoc dl, SelectionDAG &DAG,
 961                              const CCValAssign &VA,
 962                              ISD::ArgFlagsTy Flags) const;
 963
 964     // Call lowering helpers.
 965
 966     /// Check whether the call is eligible for tail call optimization. Targets
 967     /// that want to do tail call optimization should implement this function.
 968     bool IsEligibleForTailCallOptimization(SDValue Callee,
 969                                            CallingConv::ID CalleeCC,
 970                                            bool isVarArg,
 971                                            bool isCalleeStructRet,
 972                                            bool isCallerStructRet,
 973                                            Type *RetTy,
 974                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 975                                     const SmallVectorImpl<SDValue> &OutVals,
 976                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 977                                            SelectionDAG& DAG) const;
 978     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 979                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 980                                 int FPDiff, SDLoc dl) const;
 981
 982     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 983                                          SelectionDAG &DAG) const;
 984
 985     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 986                                                bool isSigned,
 987                                                bool isReplace) const;
 988
 989     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 995
 996     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
1000                                int64_t Offset, SelectionDAG &DAG) const;
1001     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1013                       SDLoc dl, SelectionDAG &DAG) const;
1014     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1024     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1025     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1028     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1029     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1030     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1031     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1032
1033     SDValue
1034       LowerFormalArguments(SDValue Chain,
1035                            CallingConv::ID CallConv, bool isVarArg,
1036                            const SmallVectorImpl<ISD::InputArg> &Ins,
1037                            SDLoc dl, SelectionDAG &DAG,
1038                            SmallVectorImpl<SDValue> &InVals) const override;
1039     SDValue LowerCall(CallLoweringInfo &CLI,
1040                       SmallVectorImpl<SDValue> &InVals) const override;
1041
1042     SDValue LowerReturn(SDValue Chain,
1043                         CallingConv::ID CallConv, bool isVarArg,
1044                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1045                         const SmallVectorImpl<SDValue> &OutVals,
1046                         SDLoc dl, SelectionDAG &DAG) const override;
1047
1048     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1049
1050     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1051
1052     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1053                                  ISD::NodeType ExtendKind) const override;
1054
1055     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1056                         bool isVarArg,
1057                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1058                         LLVMContext &Context) const override;
1059
1060     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1061
1062     TargetLoweringBase::AtomicExpansionKind
1063     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1064     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1065     TargetLoweringBase::AtomicExpansionKind
1066     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1067
1068     LoadInst *
1069     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1070
1071     bool needsCmpXchgNb(Type *MemType) const;
1072
1073     // Utility function to emit the low-level va_arg code for X86-64.
1074     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1075                        MachineInstr *MI,
1076                        MachineBasicBlock *MBB) const;
1077
1078     /// Utility function to emit the xmm reg save portion of va_start.
1079     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1080                                                    MachineInstr *BInstr,
1081                                                    MachineBasicBlock *BB) const;
1082
1083     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1084                                          MachineBasicBlock *BB) const;
1085
1086     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1087                                            MachineBasicBlock *BB) const;
1088
1089     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1090                                               MachineBasicBlock *BB) const;
1091
1092     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1093                                             MachineBasicBlock *BB) const;
1094
1095     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1096                                           MachineBasicBlock *BB) const;
1097
1098     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1099                                         MachineBasicBlock *MBB) const;
1100
1101     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1102                                          MachineBasicBlock *MBB) const;
1103
1104     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1105                                      MachineBasicBlock *MBB) const;
1106
1107     /// Emit nodes that will be selected as "test Op0,Op0", or something
1108     /// equivalent, for use with the given x86 condition code.
1109     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1110                      SelectionDAG &DAG) const;
1111
1112     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1113     /// equivalent, for use with the given x86 condition code.
1114     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1115                     SelectionDAG &DAG) const;
1116
1117     /// Convert a comparison if required by the subtarget.
1118     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1119
1120     /// Use rsqrt* to speed up sqrt calculations.
1121     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1122                              unsigned &RefinementSteps,
1123                              bool &UseOneConstNR) const override;
1124
1125     /// Use rcp* to speed up fdiv calculations.
1126     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1127                              unsigned &RefinementSteps) const override;
1128
1129     /// Reassociate floating point divisions into multiply by reciprocal.
1130     unsigned combineRepeatedFPDivisors() const override;
1131   };
1132
1133   namespace X86 {
1134     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1135                              const TargetLibraryInfo *libInfo);
1136   }
1137 }
1138
1139 #endif    // X86ISELLOWERING_H