lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214       // FP Scale
 215       SCALEF,
 216       // Integer add/sub with unsigned saturation.
 217       ADDUS,
 218       SUBUS,
 219       // Integer add/sub with signed saturation.
 220       ADDS,
 221       SUBS,
 222       // Unsigned Integer average
 223       AVG,
 224       /// Integer horizontal add.
 225       HADD,
 226
 227       /// Integer horizontal sub.
 228       HSUB,
 229
 230       /// Floating point horizontal add.
 231       FHADD,
 232
 233       /// Floating point horizontal sub.
 234       FHSUB,
 235
 236       // Integer absolute value
 237       ABS,
 238
 239       /// Floating point max and min.
 240       FMAX, FMIN,
 241
 242       /// Commutative FMIN and FMAX.
 243       FMAXC, FMINC,
 244
 245       /// Floating point reciprocal-sqrt and reciprocal approximation.
 246       /// Note that these typically require refinement
 247       /// in order to obtain suitable precision.
 248       FRSQRT, FRCP,
 249
 250       // Thread Local Storage.
 251       TLSADDR,
 252
 253       // Thread Local Storage. A call to get the start address
 254       // of the TLS block for the current module.
 255       TLSBASEADDR,
 256
 257       // Thread Local Storage.  When calling to an OS provided
 258       // thunk at the address from an earlier relocation.
 259       TLSCALL,
 260
 261       // Exception Handling helpers.
 262       EH_RETURN,
 263
 264       // SjLj exception handling setjmp.
 265       EH_SJLJ_SETJMP,
 266
 267       // SjLj exception handling longjmp.
 268       EH_SJLJ_LONGJMP,
 269
 270       /// Tail call return. See X86TargetLowering::LowerCall for
 271       /// the list of operands.
 272       TC_RETURN,
 273
 274       // Vector move to low scalar and zero higher vector elements.
 275       VZEXT_MOVL,
 276
 277       // Vector integer zero-extend.
 278       VZEXT,
 279
 280       // Vector integer signed-extend.
 281       VSEXT,
 282
 283       // Vector integer truncate.
 284       VTRUNC,
 285
 286       // Vector integer truncate with mask.
 287       VTRUNCM,
 288
 289       // Vector FP extend.
 290       VFPEXT,
 291
 292       // Vector FP round.
 293       VFPROUND,
 294
 295       // Vector signed/unsigned integer to double.
 296       CVTDQ2PD, CVTUDQ2PD,
 297
 298       // 128-bit vector logical left / right shift
 299       VSHLDQ, VSRLDQ,
 300
 301       // Vector shift elements
 302       VSHL, VSRL, VSRA,
 303
 304       // Vector shift elements by immediate
 305       VSHLI, VSRLI, VSRAI,
 306
 307       // Vector packed double/float comparison.
 308       CMPP,
 309
 310       // Vector integer comparisons.
 311       PCMPEQ, PCMPGT,
 312       // Vector integer comparisons, the result is in a mask vector.
 313       PCMPEQM, PCMPGTM,
 314
 315       /// Vector comparison generating mask bits for fp and
 316       /// integer signed and unsigned data types.
 317       CMPM,
 318       CMPMU,
 319       // Vector comparison with rounding mode for FP values
 320       CMPM_RND,
 321
 322       // Arithmetic operations with FLAGS results.
 323       ADD, SUB, ADC, SBB, SMUL,
 324       INC, DEC, OR, XOR, AND,
 325
 326       BEXTR,  // Bit field extract
 327
 328       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 329
 330       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 331       SMUL8, UMUL8,
 332
 333       // 8-bit divrem that zero-extend the high result (AH).
 334       UDIVREM8_ZEXT_HREG,
 335       SDIVREM8_SEXT_HREG,
 336
 337       // X86-specific multiply by immediate.
 338       MUL_IMM,
 339
 340       // Vector bitwise comparisons.
 341       PTEST,
 342
 343       // Vector packed fp sign bitwise comparisons.
 344       TESTP,
 345
 346       // Vector "test" in AVX-512, the result is in a mask vector.
 347       TESTM,
 348       TESTNM,
 349
 350       // OR/AND test for masks
 351       KORTEST,
 352
 353       // Several flavors of instructions with vector shuffle behaviors.
 354       PACKSS,
 355       PACKUS,
 356       // Intra-lane alignr
 357       PALIGNR,
 358       // AVX512 inter-lane alignr
 359       VALIGN,
 360       PSHUFD,
 361       PSHUFHW,
 362       PSHUFLW,
 363       SHUFP,
 364       //Shuffle Packed Values at 128-bit granularity
 365       SHUF128,
 366       MOVDDUP,
 367       MOVSHDUP,
 368       MOVSLDUP,
 369       MOVLHPS,
 370       MOVLHPD,
 371       MOVHLPS,
 372       MOVLPS,
 373       MOVLPD,
 374       MOVSD,
 375       MOVSS,
 376       UNPCKL,
 377       UNPCKH,
 378       VPERMILPV,
 379       VPERMILPI,
 380       VPERMV,
 381       VPERMV3,
 382       VPERMIV3,
 383       VPERMI,
 384       VPERM2X128,
 385       //Fix Up Special Packed Float32/64 values
 386       VFIXUPIMM,
 387       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 388       VRANGE,
 389       // Broadcast scalar to vector
 390       VBROADCAST,
 391       // Broadcast subvector to vector
 392       SUBV_BROADCAST,
 393       // Insert/Extract vector element
 394       VINSERT,
 395       VEXTRACT,
 396
 397       /// SSE4A Extraction and Insertion.
 398       EXTRQI, INSERTQI,
 399
 400       // Vector multiply packed unsigned doubleword integers
 401       PMULUDQ,
 402       // Vector multiply packed signed doubleword integers
 403       PMULDQ,
 404       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 405       MULHRS,
 406       // Multiply and Add Packed Integers
 407       VPMADDUBSW, VPMADDWD,
 408       // FMA nodes
 409       FMADD,
 410       FNMADD,
 411       FMSUB,
 412       FNMSUB,
 413       FMADDSUB,
 414       FMSUBADD,
 415       // FMA with rounding mode
 416       FMADD_RND,
 417       FNMADD_RND,
 418       FMSUB_RND,
 419       FNMSUB_RND,
 420       FMADDSUB_RND,
 421       FMSUBADD_RND,
 422       RNDSCALE,
 423
 424       // Compress and expand
 425       COMPRESS,
 426       EXPAND,
 427
 428       //Convert Unsigned/Integer to Scalar Floating-Point Value
 429       //with rounding mode
 430       SINT_TO_FP_RND,
 431       UINT_TO_FP_RND,
 432
 433       // Vector float/double to signed/unsigned integer.
 434       FP_TO_SINT_RND, FP_TO_UINT_RND,
 435       // Save xmm argument registers to the stack, according to %al. An operator
 436       // is needed so that this can be expanded with control flow.
 437       VASTART_SAVE_XMM_REGS,
 438
 439       // Windows's _chkstk call to do stack probing.
 440       WIN_ALLOCA,
 441
 442       // For allocating variable amounts of stack space when using
 443       // segmented stacks. Check if the current stacklet has enough space, and
 444       // falls back to heap allocation if not.
 445       SEG_ALLOCA,
 446
 447       // Windows's _ftol2 runtime routine to do fptoui.
 448       WIN_FTOL,
 449
 450       // Memory barrier
 451       MEMBARRIER,
 452       MFENCE,
 453       SFENCE,
 454       LFENCE,
 455
 456       // Store FP status word into i16 register.
 457       FNSTSW16r,
 458
 459       // Store contents of %ah into %eflags.
 460       SAHF,
 461
 462       // Get a random integer and indicate whether it is valid in CF.
 463       RDRAND,
 464
 465       // Get a NIST SP800-90B & C compliant random integer and
 466       // indicate whether it is valid in CF.
 467       RDSEED,
 468
 469       PCMPISTRI,
 470       PCMPESTRI,
 471
 472       // Test if in transactional execution.
 473       XTEST,
 474
 475       // ERI instructions
 476       RSQRT28, RCP28, EXP2,
 477
 478       // Compare and swap.
 479       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 480       LCMPXCHG8_DAG,
 481       LCMPXCHG16_DAG,
 482
 483       // Load, scalar_to_vector, and zero extend.
 484       VZEXT_LOAD,
 485
 486       // Store FP control world into i16 memory.
 487       FNSTCW16m,
 488
 489       /// This instruction implements FP_TO_SINT with the
 490       /// integer destination in memory and a FP reg source.  This corresponds
 491       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 492       /// has two inputs (token chain and address) and two outputs (int value
 493       /// and token chain).
 494       FP_TO_INT16_IN_MEM,
 495       FP_TO_INT32_IN_MEM,
 496       FP_TO_INT64_IN_MEM,
 497
 498       /// This instruction implements SINT_TO_FP with the
 499       /// integer source in memory and FP reg result.  This corresponds to the
 500       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 501       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 502       /// also produces a flag).
 503       FILD,
 504       FILD_FLAG,
 505
 506       /// This instruction implements an extending load to FP stack slots.
 507       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 508       /// operand, ptr to load from, and a ValueType node indicating the type
 509       /// to load to.
 510       FLD,
 511
 512       /// This instruction implements a truncating store to FP stack
 513       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 514       /// chain operand, value to store, address, and a ValueType to store it
 515       /// as.
 516       FST,
 517
 518       /// This instruction grabs the address of the next argument
 519       /// from a va_list. (reads and modifies the va_list in memory)
 520       VAARG_64
 521
 522       // WARNING: Do not add anything in the end unless you want the node to
 523       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 524       // thought as target memory ops!
 525     };
 526   }
 527
 528   /// Define some predicates that are used for node matching.
 529   namespace X86 {
 530     /// Return true if the specified
 531     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 532     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 533     bool isVEXTRACT128Index(SDNode *N);
 534
 535     /// Return true if the specified
 536     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 537     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 538     bool isVINSERT128Index(SDNode *N);
 539
 540     /// Return true if the specified
 541     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 542     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 543     bool isVEXTRACT256Index(SDNode *N);
 544
 545     /// Return true if the specified
 546     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 547     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 548     bool isVINSERT256Index(SDNode *N);
 549
 550     /// Return the appropriate
 551     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 552     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 553     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 554
 555     /// Return the appropriate
 556     /// immediate to insert at the specified INSERT_SUBVECTOR index
 557     /// with VINSERTF128, VINSERT128 instructions.
 558     unsigned getInsertVINSERT128Immediate(SDNode *N);
 559
 560     /// Return the appropriate
 561     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 562     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 563     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 564
 565     /// Return the appropriate
 566     /// immediate to insert at the specified INSERT_SUBVECTOR index
 567     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 568     unsigned getInsertVINSERT256Immediate(SDNode *N);
 569
 570     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 571     bool isZeroNode(SDValue Elt);
 572
 573     /// Returns true of the given offset can be
 574     /// fit into displacement field of the instruction.
 575     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 576                                       bool hasSymbolicDisplacement = true);
 577
 578
 579     /// Determines whether the callee is required to pop its
 580     /// own arguments. Callee pop is necessary to support tail calls.
 581     bool isCalleePop(CallingConv::ID CallingConv,
 582                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 583
 584     /// AVX512 static rounding constants.  These need to match the values in
 585     /// avx512fintrin.h.
 586     enum STATIC_ROUNDING {
 587       TO_NEAREST_INT = 0,
 588       TO_NEG_INF = 1,
 589       TO_POS_INF = 2,
 590       TO_ZERO = 3,
 591       CUR_DIRECTION = 4
 592     };
 593   }
 594
 595   //===--------------------------------------------------------------------===//
 596   //  X86 Implementation of the TargetLowering interface
 597   class X86TargetLowering final : public TargetLowering {
 598   public:
 599     explicit X86TargetLowering(const X86TargetMachine &TM,
 600                                const X86Subtarget &STI);
 601
 602     unsigned getJumpTableEncoding() const override;
 603     bool useSoftFloat() const override;
 604
 605     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 606       return MVT::i8;
 607     }
 608
 609     const MCExpr *
 610     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 611                               const MachineBasicBlock *MBB, unsigned uid,
 612                               MCContext &Ctx) const override;
 613
 614     /// Returns relocation base for the given PIC jumptable.
 615     SDValue getPICJumpTableRelocBase(SDValue Table,
 616                                      SelectionDAG &DAG) const override;
 617     const MCExpr *
 618     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 619                                  unsigned JTI, MCContext &Ctx) const override;
 620
 621     /// Return the desired alignment for ByVal aggregate
 622     /// function arguments in the caller parameter area. For X86, aggregates
 623     /// that contains are placed at 16-byte boundaries while the rest are at
 624     /// 4-byte boundaries.
 625     unsigned getByValTypeAlignment(Type *Ty,
 626                                    const DataLayout &DL) const override;
 627
 628     /// Returns the target specific optimal type for load
 629     /// and store operations as a result of memset, memcpy, and memmove
 630     /// lowering. If DstAlign is zero that means it's safe to destination
 631     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 632     /// means there isn't a need to check it against alignment requirement,
 633     /// probably because the source does not need to be loaded. If 'IsMemset' is
 634     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 635     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 636     /// source is constant so it does not need to be loaded.
 637     /// It returns EVT::Other if the type should be determined using generic
 638     /// target-independent logic.
 639     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 640                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 641                             MachineFunction &MF) const override;
 642
 643     /// Returns true if it's safe to use load / store of the
 644     /// specified type to expand memcpy / memset inline. This is mostly true
 645     /// for all types except for some special cases. For example, on X86
 646     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 647     /// also does type conversion. Note the specified type doesn't have to be
 648     /// legal as the hook is used before type legalization.
 649     bool isSafeMemOpType(MVT VT) const override;
 650
 651     /// Returns true if the target allows unaligned memory accesses of the
 652     /// specified type. Returns whether it is "fast" in the last argument.
 653     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 654                                        bool *Fast) const override;
 655
 656     /// Provide custom lowering hooks for some operations.
 657     ///
 658     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 659
 660     /// Replace the results of node with an illegal result
 661     /// type with new values built out of custom code.
 662     ///
 663     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 664                             SelectionDAG &DAG) const override;
 665
 666
 667     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 668
 669     /// Return true if the target has native support for
 670     /// the specified value type and it is 'desirable' to use the type for the
 671     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 672     /// instruction encodings are longer and some i16 instructions are slow.
 673     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 674
 675     /// Return true if the target has native support for the
 676     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 677     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 678     /// and some i16 instructions are slow.
 679     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 680
 681     MachineBasicBlock *
 682       EmitInstrWithCustomInserter(MachineInstr *MI,
 683                                   MachineBasicBlock *MBB) const override;
 684
 685
 686     /// This method returns the name of a target specific DAG node.
 687     const char *getTargetNodeName(unsigned Opcode) const override;
 688
 689     bool isCheapToSpeculateCttz() const override;
 690
 691     bool isCheapToSpeculateCtlz() const override;
 692
 693     /// Return the value type to use for ISD::SETCC.
 694     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 695                            EVT VT) const override;
 696
 697     /// Determine which of the bits specified in Mask are known to be either
 698     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 699     void computeKnownBitsForTargetNode(const SDValue Op,
 700                                        APInt &KnownZero,
 701                                        APInt &KnownOne,
 702                                        const SelectionDAG &DAG,
 703                                        unsigned Depth = 0) const override;
 704
 705     /// Determine the number of bits in the operation that are sign bits.
 706     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 707                                              const SelectionDAG &DAG,
 708                                              unsigned Depth) const override;
 709
 710     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 711                         int64_t &Offset) const override;
 712
 713     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 714
 715     bool ExpandInlineAsm(CallInst *CI) const override;
 716
 717     ConstraintType getConstraintType(StringRef Constraint) const override;
 718
 719     /// Examine constraint string and operand type and determine a weight value.
 720     /// The operand object must already have been set up with the operand type.
 721     ConstraintWeight
 722       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 723                                      const char *constraint) const override;
 724
 725     const char *LowerXConstraint(EVT ConstraintVT) const override;
 726
 727     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 728     /// add anything to Ops. If hasMemory is true it means one of the asm
 729     /// constraint of the inline asm instruction being processed is 'm'.
 730     void LowerAsmOperandForConstraint(SDValue Op,
 731                                       std::string &Constraint,
 732                                       std::vector<SDValue> &Ops,
 733                                       SelectionDAG &DAG) const override;
 734
 735     unsigned
 736     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 737       if (ConstraintCode == "i")
 738         return InlineAsm::Constraint_i;
 739       else if (ConstraintCode == "o")
 740         return InlineAsm::Constraint_o;
 741       else if (ConstraintCode == "v")
 742         return InlineAsm::Constraint_v;
 743       else if (ConstraintCode == "X")
 744         return InlineAsm::Constraint_X;
 745       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 746     }
 747
 748     /// Given a physical register constraint
 749     /// (e.g. {edx}), return the register number and the register class for the
 750     /// register.  This should only be used for C_Register constraints.  On
 751     /// error, this returns a register number of 0.
 752     std::pair<unsigned, const TargetRegisterClass *>
 753     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 754                                  StringRef Constraint, MVT VT) const override;
 755
 756     /// Return true if the addressing mode represented
 757     /// by AM is legal for this target, for a load/store of the specified type.
 758     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 759                                Type *Ty, unsigned AS) const override;
 760
 761     /// Return true if the specified immediate is legal
 762     /// icmp immediate, that is the target has icmp instructions which can
 763     /// compare a register against the immediate without having to materialize
 764     /// the immediate into a register.
 765     bool isLegalICmpImmediate(int64_t Imm) const override;
 766
 767     /// Return true if the specified immediate is legal
 768     /// add immediate, that is the target has add instructions which can
 769     /// add a register and the immediate without having to materialize
 770     /// the immediate into a register.
 771     bool isLegalAddImmediate(int64_t Imm) const override;
 772
 773     /// \brief Return the cost of the scaling factor used in the addressing
 774     /// mode represented by AM for this target, for a load/store
 775     /// of the specified type.
 776     /// If the AM is supported, the return value must be >= 0.
 777     /// If the AM is not supported, it returns a negative value.
 778     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 779                              unsigned AS) const override;
 780
 781     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 782
 783     /// Return true if it's free to truncate a value of
 784     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 785     /// register EAX to i16 by referencing its sub-register AX.
 786     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 787     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 788
 789     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 790
 791     /// Return true if any actual instruction that defines a
 792     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 793     /// register. This does not necessarily include registers defined in
 794     /// unknown ways, such as incoming arguments, or copies from unknown
 795     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 796     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 797     /// all instructions that define 32-bit values implicit zero-extend the
 798     /// result out to 64 bits.
 799     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 800     bool isZExtFree(EVT VT1, EVT VT2) const override;
 801     bool isZExtFree(SDValue Val, EVT VT2) const override;
 802
 803     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 804     /// extend node) is profitable.
 805     bool isVectorLoadExtDesirable(SDValue) const override;
 806
 807     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 808     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 809     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 810     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 811
 812     /// Return true if it's profitable to narrow
 813     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 814     /// from i32 to i8 but not from i32 to i16.
 815     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 816
 817     /// Returns true if the target can instruction select the
 818     /// specified FP immediate natively. If false, the legalizer will
 819     /// materialize the FP immediate as a load from a constant pool.
 820     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 821
 822     /// Targets can use this to indicate that they only support *some*
 823     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 824     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 825     /// be legal.
 826     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 827                             EVT VT) const override;
 828
 829     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 830     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 831     /// replace a VAND with a constant pool entry.
 832     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 833                                 EVT VT) const override;
 834
 835     /// If true, then instruction selection should
 836     /// seek to shrink the FP constant of the specified type to a smaller type
 837     /// in order to save space and / or reduce runtime.
 838     bool ShouldShrinkFPConstant(EVT VT) const override {
 839       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 840       // expensive than a straight movsd. On the other hand, it's important to
 841       // shrink long double fp constant since fldt is very slow.
 842       return !X86ScalarSSEf64 || VT == MVT::f80;
 843     }
 844
 845     /// Return true if we believe it is correct and profitable to reduce the
 846     /// load node to a smaller type.
 847     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 848                                EVT NewVT) const override;
 849
 850     /// Return true if the specified scalar FP type is computed in an SSE
 851     /// register, not on the X87 floating point stack.
 852     bool isScalarFPTypeInSSEReg(EVT VT) const {
 853       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 854       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 855     }
 856
 857     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 858     bool isTargetFTOL() const;
 859
 860     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 861     /// given type.
 862     bool isIntegerTypeFTOL(EVT VT) const {
 863       return isTargetFTOL() && VT == MVT::i64;
 864     }
 865
 866     /// \brief Returns true if it is beneficial to convert a load of a constant
 867     /// to just the constant itself.
 868     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 869                                            Type *Ty) const override;
 870
 871     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 872     /// with this index.
 873     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 874
 875     /// Intel processors have a unified instruction and data cache
 876     const char * getClearCacheBuiltinName() const override {
 877       return nullptr; // nothing to do, move along.
 878     }
 879
 880     unsigned getRegisterByName(const char* RegName, EVT VT,
 881                                SelectionDAG &DAG) const override;
 882
 883     /// This method returns a target specific FastISel object,
 884     /// or null if the target does not support "fast" ISel.
 885     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 886                              const TargetLibraryInfo *libInfo) const override;
 887
 888     /// Return true if the target stores stack protector cookies at a fixed
 889     /// offset in some non-standard address space, and populates the address
 890     /// space and offset as appropriate.
 891     bool getStackCookieLocation(unsigned &AddressSpace,
 892                                 unsigned &Offset) const override;
 893
 894     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 895                       SelectionDAG &DAG) const;
 896
 897     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 898
 899     bool useLoadStackGuardNode() const override;
 900     /// \brief Customize the preferred legalization strategy for certain types.
 901     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 902
 903   protected:
 904     std::pair<const TargetRegisterClass *, uint8_t>
 905     findRepresentativeClass(const TargetRegisterInfo *TRI,
 906                             MVT VT) const override;
 907
 908   private:
 909     /// Keep a pointer to the X86Subtarget around so that we can
 910     /// make the right decision when generating code for different targets.
 911     const X86Subtarget *Subtarget;
 912     const DataLayout *TD;
 913
 914     /// Select between SSE or x87 floating point ops.
 915     /// When SSE is available, use it for f32 operations.
 916     /// When SSE2 is available, use it for f64 operations.
 917     bool X86ScalarSSEf32;
 918     bool X86ScalarSSEf64;
 919
 920     /// A list of legal FP immediates.
 921     std::vector<APFloat> LegalFPImmediates;
 922
 923     /// Indicate that this x86 target can instruction
 924     /// select the specified FP immediate natively.
 925     void addLegalFPImmediate(const APFloat& Imm) {
 926       LegalFPImmediates.push_back(Imm);
 927     }
 928
 929     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 930                             CallingConv::ID CallConv, bool isVarArg,
 931                             const SmallVectorImpl<ISD::InputArg> &Ins,
 932                             SDLoc dl, SelectionDAG &DAG,
 933                             SmallVectorImpl<SDValue> &InVals) const;
 934     SDValue LowerMemArgument(SDValue Chain,
 935                              CallingConv::ID CallConv,
 936                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 937                              SDLoc dl, SelectionDAG &DAG,
 938                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 939                               unsigned i) const;
 940     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 941                              SDLoc dl, SelectionDAG &DAG,
 942                              const CCValAssign &VA,
 943                              ISD::ArgFlagsTy Flags) const;
 944
 945     // Call lowering helpers.
 946
 947     /// Check whether the call is eligible for tail call optimization. Targets
 948     /// that want to do tail call optimization should implement this function.
 949     bool IsEligibleForTailCallOptimization(SDValue Callee,
 950                                            CallingConv::ID CalleeCC,
 951                                            bool isVarArg,
 952                                            bool isCalleeStructRet,
 953                                            bool isCallerStructRet,
 954                                            Type *RetTy,
 955                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 956                                     const SmallVectorImpl<SDValue> &OutVals,
 957                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 958                                            SelectionDAG& DAG) const;
 959     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 960     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 961                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 962                                 int FPDiff, SDLoc dl) const;
 963
 964     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 965                                          SelectionDAG &DAG) const;
 966
 967     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 968                                                bool isSigned,
 969                                                bool isReplace) const;
 970
 971     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 978
 979     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 983                                int64_t Offset, SelectionDAG &DAG) const;
 984     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 996                       SDLoc dl, SelectionDAG &DAG) const;
 997     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1016
1017     SDValue
1018       LowerFormalArguments(SDValue Chain,
1019                            CallingConv::ID CallConv, bool isVarArg,
1020                            const SmallVectorImpl<ISD::InputArg> &Ins,
1021                            SDLoc dl, SelectionDAG &DAG,
1022                            SmallVectorImpl<SDValue> &InVals) const override;
1023     SDValue LowerCall(CallLoweringInfo &CLI,
1024                       SmallVectorImpl<SDValue> &InVals) const override;
1025
1026     SDValue LowerReturn(SDValue Chain,
1027                         CallingConv::ID CallConv, bool isVarArg,
1028                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1029                         const SmallVectorImpl<SDValue> &OutVals,
1030                         SDLoc dl, SelectionDAG &DAG) const override;
1031
1032     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1033
1034     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1035
1036     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1037                                  ISD::NodeType ExtendKind) const override;
1038
1039     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1040                         bool isVarArg,
1041                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1042                         LLVMContext &Context) const override;
1043
1044     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1045
1046     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1047     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1048     TargetLoweringBase::AtomicRMWExpansionKind
1049     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1050
1051     LoadInst *
1052     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1053
1054     bool needsCmpXchgNb(const Type *MemType) const;
1055
1056     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1057     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1058     /// expand, the associated machine basic block, and the associated X86
1059     /// opcodes for reg/reg.
1060     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1061                                            MachineBasicBlock *MBB) const;
1062
1063     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1064     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1065     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1066                                                MachineBasicBlock *MBB) const;
1067
1068     // Utility function to emit the low-level va_arg code for X86-64.
1069     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1070                        MachineInstr *MI,
1071                        MachineBasicBlock *MBB) const;
1072
1073     /// Utility function to emit the xmm reg save portion of va_start.
1074     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1075                                                    MachineInstr *BInstr,
1076                                                    MachineBasicBlock *BB) const;
1077
1078     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1079                                          MachineBasicBlock *BB) const;
1080
1081     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1082                                               MachineBasicBlock *BB) const;
1083
1084     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1085                                             MachineBasicBlock *BB) const;
1086
1087     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1088                                           MachineBasicBlock *BB) const;
1089
1090     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1091                                           MachineBasicBlock *BB) const;
1092
1093     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1094                                         MachineBasicBlock *MBB) const;
1095
1096     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1097                                          MachineBasicBlock *MBB) const;
1098
1099     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1100                                      MachineBasicBlock *MBB) const;
1101
1102     /// Emit nodes that will be selected as "test Op0,Op0", or something
1103     /// equivalent, for use with the given x86 condition code.
1104     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1105                      SelectionDAG &DAG) const;
1106
1107     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1108     /// equivalent, for use with the given x86 condition code.
1109     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1110                     SelectionDAG &DAG) const;
1111
1112     /// Convert a comparison if required by the subtarget.
1113     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1114
1115     /// Use rsqrt* to speed up sqrt calculations.
1116     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1117                              unsigned &RefinementSteps,
1118                              bool &UseOneConstNR) const override;
1119
1120     /// Use rcp* to speed up fdiv calculations.
1121     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1122                              unsigned &RefinementSteps) const override;
1123
1124     /// Reassociate floating point divisions into multiply by reciprocal.
1125     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1126   };
1127
1128   namespace X86 {
1129     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1130                              const TargetLibraryInfo *libInfo);
1131   }
1132 }
1133
1134 #endif    // X86ISELLOWERING_H