lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       /// ADDSUB - Combined add and sub on an FP vector.
 194       ADDSUB,
 195
 196       // SUBUS - Integer sub with unsigned saturation.
 197       SUBUS,
 198
 199       /// HADD - Integer horizontal add.
 200       HADD,
 201
 202       /// HSUB - Integer horizontal sub.
 203       HSUB,
 204
 205       /// FHADD - Floating point horizontal add.
 206       FHADD,
 207
 208       /// FHSUB - Floating point horizontal sub.
 209       FHSUB,
 210
 211       /// UMAX, UMIN - Unsigned integer max and min.
 212       UMAX, UMIN,
 213
 214       /// SMAX, SMIN - Signed integer max and min.
 215       SMAX, SMIN,
 216
 217       /// FMAX, FMIN - Floating point max and min.
 218       ///
 219       FMAX, FMIN,
 220
 221       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 222       FMAXC, FMINC,
 223
 224       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 225       /// approximation.  Note that these typically require refinement
 226       /// in order to obtain suitable precision.
 227       FRSQRT, FRCP,
 228
 229       // TLSADDR - Thread Local Storage.
 230       TLSADDR,
 231
 232       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 233       // of the TLS block for the current module.
 234       TLSBASEADDR,
 235
 236       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 237       // thunk at the address from an earlier relocation.
 238       TLSCALL,
 239
 240       // EH_RETURN - Exception Handling helpers.
 241       EH_RETURN,
 242
 243       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 244       EH_SJLJ_SETJMP,
 245
 246       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 247       EH_SJLJ_LONGJMP,
 248
 249       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 250       /// the list of operands.
 251       TC_RETURN,
 252
 253       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 254       VZEXT_MOVL,
 255
 256       // VZEXT - Vector integer zero-extend.
 257       VZEXT,
 258
 259       // VSEXT - Vector integer signed-extend.
 260       VSEXT,
 261
 262       // VTRUNC - Vector integer truncate.
 263       VTRUNC,
 264
 265       // VTRUNC - Vector integer truncate with mask.
 266       VTRUNCM,
 267
 268       // VFPEXT - Vector FP extend.
 269       VFPEXT,
 270
 271       // VFPROUND - Vector FP round.
 272       VFPROUND,
 273
 274       // VSHL, VSRL - 128-bit vector logical left / right shift
 275       VSHLDQ, VSRLDQ,
 276
 277       // VSHL, VSRL, VSRA - Vector shift elements
 278       VSHL, VSRL, VSRA,
 279
 280       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 281       VSHLI, VSRLI, VSRAI,
 282
 283       // CMPP - Vector packed double/float comparison.
 284       CMPP,
 285
 286       // PCMP* - Vector integer comparisons.
 287       PCMPEQ, PCMPGT,
 288       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 289       PCMPEQM, PCMPGTM,
 290
 291       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 292       /// integer signed and unsigned data types.
 293       CMPM,
 294       CMPMU,
 295
 296       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 297       ADD, SUB, ADC, SBB, SMUL,
 298       INC, DEC, OR, XOR, AND,
 299
 300       BEXTR,  // BEXTR - Bit field extract
 301
 302       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 303
 304       // MUL_IMM - X86 specific multiply by immediate.
 305       MUL_IMM,
 306
 307       // PTEST - Vector bitwise comparisons.
 308       PTEST,
 309
 310       // TESTP - Vector packed fp sign bitwise comparisons.
 311       TESTP,
 312
 313       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 314       TESTM,
 315       TESTNM,
 316
 317       // OR/AND test for masks
 318       KORTEST,
 319
 320       // Several flavors of instructions with vector shuffle behaviors.
 321       PACKSS,
 322       PACKUS,
 323       // Intra-lane alignr
 324       PALIGNR,
 325       // AVX512 inter-lane alignr
 326       VALIGN,
 327       PSHUFD,
 328       PSHUFHW,
 329       PSHUFLW,
 330       SHUFP,
 331       MOVDDUP,
 332       MOVSHDUP,
 333       MOVSLDUP,
 334       MOVLHPS,
 335       MOVLHPD,
 336       MOVHLPS,
 337       MOVLPS,
 338       MOVLPD,
 339       MOVSD,
 340       MOVSS,
 341       UNPCKL,
 342       UNPCKH,
 343       VPERMILPV,
 344       VPERMILPI,
 345       VPERMV,
 346       VPERMV3,
 347       VPERMIV3,
 348       VPERMI,
 349       VPERM2X128,
 350       VBROADCAST,
 351       // masked broadcast
 352       VBROADCASTM,
 353       // Insert/Extract vector element
 354       VINSERT,
 355       VEXTRACT,
 356
 357       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 358       PMULUDQ,
 359       // PMULUDQ - Vector multiply packed signed doubleword integers
 360       PMULDQ,
 361
 362       // FMA nodes
 363       FMADD,
 364       FNMADD,
 365       FMSUB,
 366       FNMSUB,
 367       FMADDSUB,
 368       FMSUBADD,
 369
 370       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 371       // according to %al. An operator is needed so that this can be expanded
 372       // with control flow.
 373       VASTART_SAVE_XMM_REGS,
 374
 375       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 376       WIN_ALLOCA,
 377
 378       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 379       // segmented stacks. Check if the current stacklet has enough space, and
 380       // falls back to heap allocation if not.
 381       SEG_ALLOCA,
 382
 383       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 384       WIN_FTOL,
 385
 386       // Memory barrier
 387       MEMBARRIER,
 388       MFENCE,
 389       SFENCE,
 390       LFENCE,
 391
 392       // FNSTSW16r - Store FP status word into i16 register.
 393       FNSTSW16r,
 394
 395       // SAHF - Store contents of %ah into %eflags.
 396       SAHF,
 397
 398       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 399       RDRAND,
 400
 401       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 402       // indicate whether it is valid in CF.
 403       RDSEED,
 404
 405       // PCMP*STRI
 406       PCMPISTRI,
 407       PCMPESTRI,
 408
 409       // XTEST - Test if in transactional execution.
 410       XTEST,
 411
 412       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 413       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 414       LCMPXCHG8_DAG,
 415       LCMPXCHG16_DAG,
 416
 417       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 418       VZEXT_LOAD,
 419
 420       // FNSTCW16m - Store FP control world into i16 memory.
 421       FNSTCW16m,
 422
 423       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 424       /// integer destination in memory and a FP reg source.  This corresponds
 425       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 426       /// has two inputs (token chain and address) and two outputs (int value
 427       /// and token chain).
 428       FP_TO_INT16_IN_MEM,
 429       FP_TO_INT32_IN_MEM,
 430       FP_TO_INT64_IN_MEM,
 431
 432       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 433       /// integer source in memory and FP reg result.  This corresponds to the
 434       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 435       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 436       /// also produces a flag).
 437       FILD,
 438       FILD_FLAG,
 439
 440       /// FLD - This instruction implements an extending load to FP stack slots.
 441       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 442       /// operand, ptr to load from, and a ValueType node indicating the type
 443       /// to load to.
 444       FLD,
 445
 446       /// FST - This instruction implements a truncating store to FP stack
 447       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 448       /// chain operand, value to store, address, and a ValueType to store it
 449       /// as.
 450       FST,
 451
 452       /// VAARG_64 - This instruction grabs the address of the next argument
 453       /// from a va_list. (reads and modifies the va_list in memory)
 454       VAARG_64
 455
 456       // WARNING: Do not add anything in the end unless you want the node to
 457       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 458       // thought as target memory ops!
 459     };
 460   }
 461
 462   /// Define some predicates that are used for node matching.
 463   namespace X86 {
 464     /// isVEXTRACT128Index - Return true if the specified
 465     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 466     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 467     bool isVEXTRACT128Index(SDNode *N);
 468
 469     /// isVINSERT128Index - Return true if the specified
 470     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 471     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 472     bool isVINSERT128Index(SDNode *N);
 473
 474     /// isVEXTRACT256Index - Return true if the specified
 475     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 476     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 477     bool isVEXTRACT256Index(SDNode *N);
 478
 479     /// isVINSERT256Index - Return true if the specified
 480     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 481     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 482     bool isVINSERT256Index(SDNode *N);
 483
 484     /// getExtractVEXTRACT128Immediate - Return the appropriate
 485     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 486     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 487     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 488
 489     /// getInsertVINSERT128Immediate - Return the appropriate
 490     /// immediate to insert at the specified INSERT_SUBVECTOR index
 491     /// with VINSERTF128, VINSERT128 instructions.
 492     unsigned getInsertVINSERT128Immediate(SDNode *N);
 493
 494     /// getExtractVEXTRACT256Immediate - Return the appropriate
 495     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 496     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 497     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 498
 499     /// getInsertVINSERT256Immediate - Return the appropriate
 500     /// immediate to insert at the specified INSERT_SUBVECTOR index
 501     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 502     unsigned getInsertVINSERT256Immediate(SDNode *N);
 503
 504     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 505     /// constant +0.0.
 506     bool isZeroNode(SDValue Elt);
 507
 508     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 509     /// fit into displacement field of the instruction.
 510     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 511                                       bool hasSymbolicDisplacement = true);
 512
 513
 514     /// isCalleePop - Determines whether the callee is required to pop its
 515     /// own arguments. Callee pop is necessary to support tail calls.
 516     bool isCalleePop(CallingConv::ID CallingConv,
 517                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 518
 519     /// AVX512 static rounding constants.  These need to match the values in
 520     /// avx512fintrin.h.
 521     enum STATIC_ROUNDING {
 522       TO_NEAREST_INT = 0,
 523       TO_NEG_INF = 1,
 524       TO_POS_INF = 2,
 525       TO_ZERO = 3,
 526       CUR_DIRECTION = 4
 527     };
 528   }
 529
 530   //===--------------------------------------------------------------------===//
 531   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 532   class X86TargetLowering final : public TargetLowering {
 533   public:
 534     explicit X86TargetLowering(X86TargetMachine &TM);
 535
 536     unsigned getJumpTableEncoding() const override;
 537
 538     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 539
 540     const MCExpr *
 541     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 542                               const MachineBasicBlock *MBB, unsigned uid,
 543                               MCContext &Ctx) const override;
 544
 545     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 546     /// jumptable.
 547     SDValue getPICJumpTableRelocBase(SDValue Table,
 548                                      SelectionDAG &DAG) const override;
 549     const MCExpr *
 550     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 551                                  unsigned JTI, MCContext &Ctx) const override;
 552
 553     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 554     /// function arguments in the caller parameter area. For X86, aggregates
 555     /// that contains are placed at 16-byte boundaries while the rest are at
 556     /// 4-byte boundaries.
 557     unsigned getByValTypeAlignment(Type *Ty) const override;
 558
 559     /// getOptimalMemOpType - Returns the target specific optimal type for load
 560     /// and store operations as a result of memset, memcpy, and memmove
 561     /// lowering. If DstAlign is zero that means it's safe to destination
 562     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 563     /// means there isn't a need to check it against alignment requirement,
 564     /// probably because the source does not need to be loaded. If 'IsMemset' is
 565     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 566     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 567     /// source is constant so it does not need to be loaded.
 568     /// It returns EVT::Other if the type should be determined using generic
 569     /// target-independent logic.
 570     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 571                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 572                             MachineFunction &MF) const override;
 573
 574     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 575     /// specified type to expand memcpy / memset inline. This is mostly true
 576     /// for all types except for some special cases. For example, on X86
 577     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 578     /// also does type conversion. Note the specified type doesn't have to be
 579     /// legal as the hook is used before type legalization.
 580     bool isSafeMemOpType(MVT VT) const override;
 581
 582     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 583     /// unaligned memory accesses. of the specified type. Returns whether it
 584     /// is "fast" by reference in the second argument.
 585     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 586                                        bool *Fast) const override;
 587
 588     /// LowerOperation - Provide custom lowering hooks for some operations.
 589     ///
 590     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 591
 592     /// ReplaceNodeResults - Replace the results of node with an illegal result
 593     /// type with new values built out of custom code.
 594     ///
 595     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 596                             SelectionDAG &DAG) const override;
 597
 598
 599     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 600
 601     /// isTypeDesirableForOp - Return true if the target has native support for
 602     /// the specified value type and it is 'desirable' to use the type for the
 603     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 604     /// instruction encodings are longer and some i16 instructions are slow.
 605     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 606
 607     /// isTypeDesirable - Return true if the target has native support for the
 608     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 609     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 610     /// and some i16 instructions are slow.
 611     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 612
 613     MachineBasicBlock *
 614       EmitInstrWithCustomInserter(MachineInstr *MI,
 615                                   MachineBasicBlock *MBB) const override;
 616
 617
 618     /// getTargetNodeName - This method returns the name of a target specific
 619     /// DAG node.
 620     const char *getTargetNodeName(unsigned Opcode) const override;
 621
 622     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 623     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 624
 625     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 626     /// in Mask are known to be either zero or one and return them in the
 627     /// KnownZero/KnownOne bitsets.
 628     void computeKnownBitsForTargetNode(const SDValue Op,
 629                                        APInt &KnownZero,
 630                                        APInt &KnownOne,
 631                                        const SelectionDAG &DAG,
 632                                        unsigned Depth = 0) const override;
 633
 634     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 635     // operation that are sign bits.
 636     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 637                                              const SelectionDAG &DAG,
 638                                              unsigned Depth) const override;
 639
 640     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 641                         int64_t &Offset) const override;
 642
 643     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 644
 645     bool ExpandInlineAsm(CallInst *CI) const override;
 646
 647     ConstraintType
 648       getConstraintType(const std::string &Constraint) const override;
 649
 650     /// Examine constraint string and operand type and determine a weight value.
 651     /// The operand object must already have been set up with the operand type.
 652     ConstraintWeight
 653       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 654                                      const char *constraint) const override;
 655
 656     const char *LowerXConstraint(EVT ConstraintVT) const override;
 657
 658     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 659     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 660     /// true it means one of the asm constraint of the inline asm instruction
 661     /// being processed is 'm'.
 662     void LowerAsmOperandForConstraint(SDValue Op,
 663                                       std::string &Constraint,
 664                                       std::vector<SDValue> &Ops,
 665                                       SelectionDAG &DAG) const override;
 666
 667     /// getRegForInlineAsmConstraint - Given a physical register constraint
 668     /// (e.g. {edx}), return the register number and the register class for the
 669     /// register.  This should only be used for C_Register constraints.  On
 670     /// error, this returns a register number of 0.
 671     std::pair<unsigned, const TargetRegisterClass*>
 672       getRegForInlineAsmConstraint(const std::string &Constraint,
 673                                    MVT VT) const override;
 674
 675     /// isLegalAddressingMode - Return true if the addressing mode represented
 676     /// by AM is legal for this target, for a load/store of the specified type.
 677     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 678
 679     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 680     /// icmp immediate, that is the target has icmp instructions which can
 681     /// compare a register against the immediate without having to materialize
 682     /// the immediate into a register.
 683     bool isLegalICmpImmediate(int64_t Imm) const override;
 684
 685     /// isLegalAddImmediate - Return true if the specified immediate is legal
 686     /// add immediate, that is the target has add instructions which can
 687     /// add a register and the immediate without having to materialize
 688     /// the immediate into a register.
 689     bool isLegalAddImmediate(int64_t Imm) const override;
 690
 691     /// \brief Return the cost of the scaling factor used in the addressing
 692     /// mode represented by AM for this target, for a load/store
 693     /// of the specified type.
 694     /// If the AM is supported, the return value must be >= 0.
 695     /// If the AM is not supported, it returns a negative value.
 696     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 697
 698     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 699
 700     /// isTruncateFree - Return true if it's free to truncate a value of
 701     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 702     /// register EAX to i16 by referencing its sub-register AX.
 703     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 704     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 705
 706     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 707
 708     /// isZExtFree - Return true if any actual instruction that defines a
 709     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 710     /// register. This does not necessarily include registers defined in
 711     /// unknown ways, such as incoming arguments, or copies from unknown
 712     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 713     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 714     /// all instructions that define 32-bit values implicit zero-extend the
 715     /// result out to 64 bits.
 716     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 717     bool isZExtFree(EVT VT1, EVT VT2) const override;
 718     bool isZExtFree(SDValue Val, EVT VT2) const override;
 719
 720     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 721     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 722     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 723     /// expanded to fmul + fadd.
 724     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 725
 726     /// isNarrowingProfitable - Return true if it's profitable to narrow
 727     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 728     /// from i32 to i8 but not from i32 to i16.
 729     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 730
 731     /// isFPImmLegal - Returns true if the target can instruction select the
 732     /// specified FP immediate natively. If false, the legalizer will
 733     /// materialize the FP immediate as a load from a constant pool.
 734     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 735
 736     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 737     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 738     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 739     /// values are assumed to be legal.
 740     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 741                             EVT VT) const override;
 742
 743     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 744     /// used by Targets can use this to indicate if there is a suitable
 745     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 746     /// pool entry.
 747     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 748                                 EVT VT) const override;
 749
 750     /// ShouldShrinkFPConstant - If true, then instruction selection should
 751     /// seek to shrink the FP constant of the specified type to a smaller type
 752     /// in order to save space and / or reduce runtime.
 753     bool ShouldShrinkFPConstant(EVT VT) const override {
 754       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 755       // expensive than a straight movsd. On the other hand, it's important to
 756       // shrink long double fp constant since fldt is very slow.
 757       return !X86ScalarSSEf64 || VT == MVT::f80;
 758     }
 759
 760     const X86Subtarget* getSubtarget() const {
 761       return Subtarget;
 762     }
 763
 764     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 765     /// computed in an SSE register, not on the X87 floating point stack.
 766     bool isScalarFPTypeInSSEReg(EVT VT) const {
 767       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 768       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 769     }
 770
 771     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 772     /// for fptoui.
 773     bool isTargetFTOL() const;
 774
 775     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 776     /// used for fptoui to the given type.
 777     bool isIntegerTypeFTOL(EVT VT) const {
 778       return isTargetFTOL() && VT == MVT::i64;
 779     }
 780
 781     /// \brief Returns true if it is beneficial to convert a load of a constant
 782     /// to just the constant itself.
 783     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 784                                            Type *Ty) const override;
 785
 786     /// Intel processors have a unified instruction and data cache
 787     const char * getClearCacheBuiltinName() const override {
 788       return nullptr; // nothing to do, move along.
 789     }
 790
 791     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 792
 793     /// createFastISel - This method returns a target specific FastISel object,
 794     /// or null if the target does not support "fast" ISel.
 795     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 796                              const TargetLibraryInfo *libInfo) const override;
 797
 798     /// getStackCookieLocation - Return true if the target stores stack
 799     /// protector cookies at a fixed offset in some non-standard address
 800     /// space, and populates the address space and offset as
 801     /// appropriate.
 802     bool getStackCookieLocation(unsigned &AddressSpace,
 803                                 unsigned &Offset) const override;
 804
 805     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 806                       SelectionDAG &DAG) const;
 807
 808     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 809
 810     /// \brief Reset the operation actions based on target options.
 811     void resetOperationActions() override;
 812
 813     bool useLoadStackGuardNode() const override;
 814     /// \brief Customize the preferred legalization strategy for certain types.
 815     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 816
 817   protected:
 818     std::pair<const TargetRegisterClass*, uint8_t>
 819     findRepresentativeClass(MVT VT) const override;
 820
 821   private:
 822     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 823     /// make the right decision when generating code for different targets.
 824     const X86Subtarget *Subtarget;
 825     const DataLayout *TD;
 826
 827     /// Used to store the TargetOptions so that we don't waste time resetting
 828     /// the operation actions unless we have to.
 829     TargetOptions TO;
 830
 831     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 832     /// floating point ops.
 833     /// When SSE is available, use it for f32 operations.
 834     /// When SSE2 is available, use it for f64 operations.
 835     bool X86ScalarSSEf32;
 836     bool X86ScalarSSEf64;
 837
 838     /// LegalFPImmediates - A list of legal fp immediates.
 839     std::vector<APFloat> LegalFPImmediates;
 840
 841     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 842     /// select the specified FP immediate natively.
 843     void addLegalFPImmediate(const APFloat& Imm) {
 844       LegalFPImmediates.push_back(Imm);
 845     }
 846
 847     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 848                             CallingConv::ID CallConv, bool isVarArg,
 849                             const SmallVectorImpl<ISD::InputArg> &Ins,
 850                             SDLoc dl, SelectionDAG &DAG,
 851                             SmallVectorImpl<SDValue> &InVals) const;
 852     SDValue LowerMemArgument(SDValue Chain,
 853                              CallingConv::ID CallConv,
 854                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 855                              SDLoc dl, SelectionDAG &DAG,
 856                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 857                               unsigned i) const;
 858     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 859                              SDLoc dl, SelectionDAG &DAG,
 860                              const CCValAssign &VA,
 861                              ISD::ArgFlagsTy Flags) const;
 862
 863     // Call lowering helpers.
 864
 865     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 866     /// for tail call optimization. Targets which want to do tail call
 867     /// optimization should implement this function.
 868     bool IsEligibleForTailCallOptimization(SDValue Callee,
 869                                            CallingConv::ID CalleeCC,
 870                                            bool isVarArg,
 871                                            bool isCalleeStructRet,
 872                                            bool isCallerStructRet,
 873                                            Type *RetTy,
 874                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 875                                     const SmallVectorImpl<SDValue> &OutVals,
 876                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 877                                            SelectionDAG& DAG) const;
 878     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 879     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 880                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 881                                 int FPDiff, SDLoc dl) const;
 882
 883     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 884                                          SelectionDAG &DAG) const;
 885
 886     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 887                                                bool isSigned,
 888                                                bool isReplace) const;
 889
 890     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 897
 898     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 902                                int64_t Offset, SelectionDAG &DAG) const;
 903     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 915                       SDLoc dl, SelectionDAG &DAG) const;
 916     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 934
 935     SDValue
 936       LowerFormalArguments(SDValue Chain,
 937                            CallingConv::ID CallConv, bool isVarArg,
 938                            const SmallVectorImpl<ISD::InputArg> &Ins,
 939                            SDLoc dl, SelectionDAG &DAG,
 940                            SmallVectorImpl<SDValue> &InVals) const override;
 941     SDValue LowerCall(CallLoweringInfo &CLI,
 942                       SmallVectorImpl<SDValue> &InVals) const override;
 943
 944     SDValue LowerReturn(SDValue Chain,
 945                         CallingConv::ID CallConv, bool isVarArg,
 946                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 947                         const SmallVectorImpl<SDValue> &OutVals,
 948                         SDLoc dl, SelectionDAG &DAG) const override;
 949
 950     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 951
 952     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 953
 954     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 955                                  ISD::NodeType ExtendKind) const override;
 956
 957     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 958                         bool isVarArg,
 959                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 960                         LLVMContext &Context) const override;
 961
 962     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 963
 964     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 965     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 966     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 967
 968     LoadInst *
 969     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 970
 971     bool needsCmpXchgNb(const Type *MemType) const;
 972
 973     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 974     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 975     /// expand, the associated machine basic block, and the associated X86
 976     /// opcodes for reg/reg.
 977     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 978                                            MachineBasicBlock *MBB) const;
 979
 980     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 981     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 982     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 983                                                MachineBasicBlock *MBB) const;
 984
 985     // Utility function to emit the low-level va_arg code for X86-64.
 986     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 987                        MachineInstr *MI,
 988                        MachineBasicBlock *MBB) const;
 989
 990     /// Utility function to emit the xmm reg save portion of va_start.
 991     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 992                                                    MachineInstr *BInstr,
 993                                                    MachineBasicBlock *BB) const;
 994
 995     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 996                                          MachineBasicBlock *BB) const;
 997
 998     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 999                                               MachineBasicBlock *BB) const;
1000
1001     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1002                                             MachineBasicBlock *BB) const;
1003
1004     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1005                                           MachineBasicBlock *BB) const;
1006
1007     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1008                                           MachineBasicBlock *BB) const;
1009
1010     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1011                                         MachineBasicBlock *MBB) const;
1012
1013     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1014                                          MachineBasicBlock *MBB) const;
1015
1016     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1017                                      MachineBasicBlock *MBB) const;
1018
1019     /// Emit nodes that will be selected as "test Op0,Op0", or something
1020     /// equivalent, for use with the given x86 condition code.
1021     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1022                      SelectionDAG &DAG) const;
1023
1024     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1025     /// equivalent, for use with the given x86 condition code.
1026     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1027                     SelectionDAG &DAG) const;
1028
1029     /// Convert a comparison if required by the subtarget.
1030     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1031   };
1032
1033   namespace X86 {
1034     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1035                              const TargetLibraryInfo *libInfo);
1036   }
1037 }
1038
1039 #endif    // X86ISELLOWERING_H