lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FAND - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VFPEXT - Vector FP extend.
 258       VFPEXT,
 259
 260       // VFPROUND - Vector FP round.
 261       VFPROUND,
 262
 263       // VSHL, VSRL - 128-bit vector logical left / right shift
 264       VSHLDQ, VSRLDQ,
 265
 266       // VSHL, VSRL, VSRA - Vector shift elements
 267       VSHL, VSRL, VSRA,
 268
 269       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 270       VSHLI, VSRLI, VSRAI,
 271
 272       // CMPP - Vector packed double/float comparison.
 273       CMPP,
 274
 275       // PCMP* - Vector integer comparisons.
 276       PCMPEQ, PCMPGT,
 277
 278       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 279       ADD, SUB, ADC, SBB, SMUL,
 280       INC, DEC, OR, XOR, AND,
 281
 282       BLSI,   // BLSI - Extract lowest set isolated bit
 283       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 284       BLSR,   // BLSR - Reset lowest set bit
 285
 286       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 287
 288       // MUL_IMM - X86 specific multiply by immediate.
 289       MUL_IMM,
 290
 291       // PTEST - Vector bitwise comparisons
 292       PTEST,
 293
 294       // TESTP - Vector packed fp sign bitwise comparisons
 295       TESTP,
 296
 297       // Several flavors of instructions with vector shuffle behaviors.
 298       PALIGNR,
 299       PSHUFD,
 300       PSHUFHW,
 301       PSHUFLW,
 302       SHUFP,
 303       MOVDDUP,
 304       MOVSHDUP,
 305       MOVSLDUP,
 306       MOVLHPS,
 307       MOVLHPD,
 308       MOVHLPS,
 309       MOVLPS,
 310       MOVLPD,
 311       MOVSD,
 312       MOVSS,
 313       UNPCKL,
 314       UNPCKH,
 315       VPERMILP,
 316       VPERMV,
 317       VPERMI,
 318       VPERM2X128,
 319       VBROADCAST,
 320
 321       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 322       PMULUDQ,
 323
 324       // FMA nodes
 325       FMADD,
 326       FNMADD,
 327       FMSUB,
 328       FNMSUB,
 329       FMADDSUB,
 330       FMSUBADD,
 331
 332       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 333       // according to %al. An operator is needed so that this can be expanded
 334       // with control flow.
 335       VASTART_SAVE_XMM_REGS,
 336
 337       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 338       WIN_ALLOCA,
 339
 340       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 341       // segmented stacks. Check if the current stacklet has enough space, and
 342       // falls back to heap allocation if not.
 343       SEG_ALLOCA,
 344
 345       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 346       WIN_FTOL,
 347
 348       // Memory barrier
 349       MEMBARRIER,
 350       MFENCE,
 351       SFENCE,
 352       LFENCE,
 353
 354       // FNSTSW16r - Store FP status word into i16 register.
 355       FNSTSW16r,
 356
 357       // SAHF - Store contents of %ah into %eflags.
 358       SAHF,
 359
 360       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 361       RDRAND,
 362
 363       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 364       // indicate whether it is valid in CF.
 365       RDSEED,
 366
 367       // PCMP*STRI
 368       PCMPISTRI,
 369       PCMPESTRI,
 370
 371       // XTEST - Test if in transactional execution.
 372       XTEST,
 373
 374       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 375       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 376       // Atomic 64-bit binary operations.
 377       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 378       ATOMSUB64_DAG,
 379       ATOMOR64_DAG,
 380       ATOMXOR64_DAG,
 381       ATOMAND64_DAG,
 382       ATOMNAND64_DAG,
 383       ATOMMAX64_DAG,
 384       ATOMMIN64_DAG,
 385       ATOMUMAX64_DAG,
 386       ATOMUMIN64_DAG,
 387       ATOMSWAP64_DAG,
 388
 389       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 390       LCMPXCHG_DAG,
 391       LCMPXCHG8_DAG,
 392       LCMPXCHG16_DAG,
 393
 394       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 395       VZEXT_LOAD,
 396
 397       // FNSTCW16m - Store FP control world into i16 memory.
 398       FNSTCW16m,
 399
 400       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 401       /// integer destination in memory and a FP reg source.  This corresponds
 402       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 403       /// has two inputs (token chain and address) and two outputs (int value
 404       /// and token chain).
 405       FP_TO_INT16_IN_MEM,
 406       FP_TO_INT32_IN_MEM,
 407       FP_TO_INT64_IN_MEM,
 408
 409       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 410       /// integer source in memory and FP reg result.  This corresponds to the
 411       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 412       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 413       /// also produces a flag).
 414       FILD,
 415       FILD_FLAG,
 416
 417       /// FLD - This instruction implements an extending load to FP stack slots.
 418       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 419       /// operand, ptr to load from, and a ValueType node indicating the type
 420       /// to load to.
 421       FLD,
 422
 423       /// FST - This instruction implements a truncating store to FP stack
 424       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 425       /// chain operand, value to store, address, and a ValueType to store it
 426       /// as.
 427       FST,
 428
 429       /// VAARG_64 - This instruction grabs the address of the next argument
 430       /// from a va_list. (reads and modifies the va_list in memory)
 431       VAARG_64
 432
 433       // WARNING: Do not add anything in the end unless you want the node to
 434       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 435       // thought as target memory ops!
 436     };
 437   }
 438
 439   /// Define some predicates that are used for node matching.
 440   namespace X86 {
 441     /// isVEXTRACT128Index - Return true if the specified
 442     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 443     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 444     bool isVEXTRACT128Index(SDNode *N);
 445
 446     /// isVINSERT128Index - Return true if the specified
 447     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 448     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 449     bool isVINSERT128Index(SDNode *N);
 450
 451     /// isVEXTRACT256Index - Return true if the specified
 452     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 453     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 454     bool isVEXTRACT256Index(SDNode *N);
 455
 456     /// isVINSERT256Index - Return true if the specified
 457     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 458     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 459     bool isVINSERT256Index(SDNode *N);
 460
 461     /// getExtractVEXTRACT128Immediate - Return the appropriate
 462     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 463     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 464     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 465
 466     /// getInsertVINSERT128Immediate - Return the appropriate
 467     /// immediate to insert at the specified INSERT_SUBVECTOR index
 468     /// with VINSERTF128, VINSERT128 instructions.
 469     unsigned getInsertVINSERT128Immediate(SDNode *N);
 470
 471     /// getExtractVEXTRACT256Immediate - Return the appropriate
 472     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 473     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 474     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 475
 476     /// getInsertVINSERT256Immediate - Return the appropriate
 477     /// immediate to insert at the specified INSERT_SUBVECTOR index
 478     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 479     unsigned getInsertVINSERT256Immediate(SDNode *N);
 480
 481     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 482     /// constant +0.0.
 483     bool isZeroNode(SDValue Elt);
 484
 485     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 486     /// fit into displacement field of the instruction.
 487     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 488                                       bool hasSymbolicDisplacement = true);
 489
 490
 491     /// isCalleePop - Determines whether the callee is required to pop its
 492     /// own arguments. Callee pop is necessary to support tail calls.
 493     bool isCalleePop(CallingConv::ID CallingConv,
 494                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 495   }
 496
 497   //===--------------------------------------------------------------------===//
 498   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 499   class X86TargetLowering : public TargetLowering {
 500   public:
 501     explicit X86TargetLowering(X86TargetMachine &TM);
 502
 503     virtual unsigned getJumpTableEncoding() const;
 504
 505     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 506
 507     virtual const MCExpr *
 508     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 509                               const MachineBasicBlock *MBB, unsigned uid,
 510                               MCContext &Ctx) const;
 511
 512     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 513     /// jumptable.
 514     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 515                                              SelectionDAG &DAG) const;
 516     virtual const MCExpr *
 517     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 518                                  unsigned JTI, MCContext &Ctx) const;
 519
 520     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 521     /// function arguments in the caller parameter area. For X86, aggregates
 522     /// that contains are placed at 16-byte boundaries while the rest are at
 523     /// 4-byte boundaries.
 524     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 525
 526     /// getOptimalMemOpType - Returns the target specific optimal type for load
 527     /// and store operations as a result of memset, memcpy, and memmove
 528     /// lowering. If DstAlign is zero that means it's safe to destination
 529     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 530     /// means there isn't a need to check it against alignment requirement,
 531     /// probably because the source does not need to be loaded. If 'IsMemset' is
 532     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 533     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 534     /// source is constant so it does not need to be loaded.
 535     /// It returns EVT::Other if the type should be determined using generic
 536     /// target-independent logic.
 537     virtual EVT
 538     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 539                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 540                         MachineFunction &MF) const;
 541
 542     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 543     /// specified type to expand memcpy / memset inline. This is mostly true
 544     /// for all types except for some special cases. For example, on X86
 545     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 546     /// also does type conversion. Note the specified type doesn't have to be
 547     /// legal as the hook is used before type legalization.
 548     virtual bool isSafeMemOpType(MVT VT) const;
 549
 550     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 551     /// unaligned memory accesses. of the specified type. Returns whether it
 552     /// is "fast" by reference in the second argument.
 553     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 554
 555     /// LowerOperation - Provide custom lowering hooks for some operations.
 556     ///
 557     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 558
 559     /// ReplaceNodeResults - Replace the results of node with an illegal result
 560     /// type with new values built out of custom code.
 561     ///
 562     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 563                                     SelectionDAG &DAG) const;
 564
 565
 566     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 567
 568     /// isTypeDesirableForOp - Return true if the target has native support for
 569     /// the specified value type and it is 'desirable' to use the type for the
 570     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 571     /// instruction encodings are longer and some i16 instructions are slow.
 572     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 573
 574     /// isTypeDesirable - Return true if the target has native support for the
 575     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 576     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 577     /// and some i16 instructions are slow.
 578     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 579
 580     virtual MachineBasicBlock *
 581       EmitInstrWithCustomInserter(MachineInstr *MI,
 582                                   MachineBasicBlock *MBB) const;
 583
 584
 585     /// getTargetNodeName - This method returns the name of a target specific
 586     /// DAG node.
 587     virtual const char *getTargetNodeName(unsigned Opcode) const;
 588
 589     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 590     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 591
 592     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 593     /// in Mask are known to be either zero or one and return them in the
 594     /// KnownZero/KnownOne bitsets.
 595     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 596                                                 APInt &KnownZero,
 597                                                 APInt &KnownOne,
 598                                                 const SelectionDAG &DAG,
 599                                                 unsigned Depth = 0) const;
 600
 601     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 602     // operation that are sign bits.
 603     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 604                                                      unsigned Depth) const;
 605
 606     virtual bool
 607     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 608
 609     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 610
 611     virtual bool ExpandInlineAsm(CallInst *CI) const;
 612
 613     ConstraintType getConstraintType(const std::string &Constraint) const;
 614
 615     /// Examine constraint string and operand type and determine a weight value.
 616     /// The operand object must already have been set up with the operand type.
 617     virtual ConstraintWeight getSingleConstraintMatchWeight(
 618       AsmOperandInfo &info, const char *constraint) const;
 619
 620     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 621
 622     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 623     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 624     /// true it means one of the asm constraint of the inline asm instruction
 625     /// being processed is 'm'.
 626     virtual void LowerAsmOperandForConstraint(SDValue Op,
 627                                               std::string &Constraint,
 628                                               std::vector<SDValue> &Ops,
 629                                               SelectionDAG &DAG) const;
 630
 631     /// getRegForInlineAsmConstraint - Given a physical register constraint
 632     /// (e.g. {edx}), return the register number and the register class for the
 633     /// register.  This should only be used for C_Register constraints.  On
 634     /// error, this returns a register number of 0.
 635     std::pair<unsigned, const TargetRegisterClass*>
 636       getRegForInlineAsmConstraint(const std::string &Constraint,
 637                                    MVT VT) const;
 638
 639     /// isLegalAddressingMode - Return true if the addressing mode represented
 640     /// by AM is legal for this target, for a load/store of the specified type.
 641     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 642
 643     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 644     /// icmp immediate, that is the target has icmp instructions which can
 645     /// compare a register against the immediate without having to materialize
 646     /// the immediate into a register.
 647     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 648
 649     /// isLegalAddImmediate - Return true if the specified immediate is legal
 650     /// add immediate, that is the target has add instructions which can
 651     /// add a register and the immediate without having to materialize
 652     /// the immediate into a register.
 653     virtual bool isLegalAddImmediate(int64_t Imm) const;
 654
 655     /// isTruncateFree - Return true if it's free to truncate a value of
 656     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 657     /// register EAX to i16 by referencing its sub-register AX.
 658     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 659     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 660
 661     /// isZExtFree - Return true if any actual instruction that defines a
 662     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 663     /// register. This does not necessarily include registers defined in
 664     /// unknown ways, such as incoming arguments, or copies from unknown
 665     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 666     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 667     /// all instructions that define 32-bit values implicit zero-extend the
 668     /// result out to 64 bits.
 669     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 670     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 671     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 672
 673     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 674     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 675     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 676     /// expanded to fmul + fadd.
 677     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 678
 679     /// isNarrowingProfitable - Return true if it's profitable to narrow
 680     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 681     /// from i32 to i8 but not from i32 to i16.
 682     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 683
 684     /// isFPImmLegal - Returns true if the target can instruction select the
 685     /// specified FP immediate natively. If false, the legalizer will
 686     /// materialize the FP immediate as a load from a constant pool.
 687     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 688
 689     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 690     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 691     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 692     /// values are assumed to be legal.
 693     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 694                                     EVT VT) const;
 695
 696     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 697     /// used by Targets can use this to indicate if there is a suitable
 698     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 699     /// pool entry.
 700     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 701                                         EVT VT) const;
 702
 703     /// ShouldShrinkFPConstant - If true, then instruction selection should
 704     /// seek to shrink the FP constant of the specified type to a smaller type
 705     /// in order to save space and / or reduce runtime.
 706     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 707       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 708       // expensive than a straight movsd. On the other hand, it's important to
 709       // shrink long double fp constant since fldt is very slow.
 710       return !X86ScalarSSEf64 || VT == MVT::f80;
 711     }
 712
 713     const X86Subtarget* getSubtarget() const {
 714       return Subtarget;
 715     }
 716
 717     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 718     /// computed in an SSE register, not on the X87 floating point stack.
 719     bool isScalarFPTypeInSSEReg(EVT VT) const {
 720       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 721       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 722     }
 723
 724     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 725     /// for fptoui.
 726     bool isTargetFTOL() const {
 727       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 728     }
 729
 730     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 731     /// used for fptoui to the given type.
 732     bool isIntegerTypeFTOL(EVT VT) const {
 733       return isTargetFTOL() && VT == MVT::i64;
 734     }
 735
 736     /// createFastISel - This method returns a target specific FastISel object,
 737     /// or null if the target does not support "fast" ISel.
 738     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 739                                      const TargetLibraryInfo *libInfo) const;
 740
 741     /// getStackCookieLocation - Return true if the target stores stack
 742     /// protector cookies at a fixed offset in some non-standard address
 743     /// space, and populates the address space and offset as
 744     /// appropriate.
 745     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 746
 747     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 748                       SelectionDAG &DAG) const;
 749
 750     /// \brief Reset the operation actions based on target options.
 751     virtual void resetOperationActions();
 752
 753   protected:
 754     std::pair<const TargetRegisterClass*, uint8_t>
 755     findRepresentativeClass(MVT VT) const;
 756
 757   private:
 758     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 759     /// make the right decision when generating code for different targets.
 760     const X86Subtarget *Subtarget;
 761     const DataLayout *TD;
 762
 763     /// Used to store the TargetOptions so that we don't waste time resetting
 764     /// the operation actions unless we have to.
 765     TargetOptions TO;
 766
 767     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 768     /// floating point ops.
 769     /// When SSE is available, use it for f32 operations.
 770     /// When SSE2 is available, use it for f64 operations.
 771     bool X86ScalarSSEf32;
 772     bool X86ScalarSSEf64;
 773
 774     /// LegalFPImmediates - A list of legal fp immediates.
 775     std::vector<APFloat> LegalFPImmediates;
 776
 777     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 778     /// select the specified FP immediate natively.
 779     void addLegalFPImmediate(const APFloat& Imm) {
 780       LegalFPImmediates.push_back(Imm);
 781     }
 782
 783     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 784                             CallingConv::ID CallConv, bool isVarArg,
 785                             const SmallVectorImpl<ISD::InputArg> &Ins,
 786                             SDLoc dl, SelectionDAG &DAG,
 787                             SmallVectorImpl<SDValue> &InVals) const;
 788     SDValue LowerMemArgument(SDValue Chain,
 789                              CallingConv::ID CallConv,
 790                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 791                              SDLoc dl, SelectionDAG &DAG,
 792                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 793                               unsigned i) const;
 794     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 795                              SDLoc dl, SelectionDAG &DAG,
 796                              const CCValAssign &VA,
 797                              ISD::ArgFlagsTy Flags) const;
 798
 799     // Call lowering helpers.
 800
 801     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 802     /// for tail call optimization. Targets which want to do tail call
 803     /// optimization should implement this function.
 804     bool IsEligibleForTailCallOptimization(SDValue Callee,
 805                                            CallingConv::ID CalleeCC,
 806                                            bool isVarArg,
 807                                            bool isCalleeStructRet,
 808                                            bool isCallerStructRet,
 809                                            Type *RetTy,
 810                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 811                                     const SmallVectorImpl<SDValue> &OutVals,
 812                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 813                                            SelectionDAG& DAG) const;
 814     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 815     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 816                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 817                                 int FPDiff, SDLoc dl) const;
 818
 819     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 820                                          SelectionDAG &DAG) const;
 821
 822     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 823                                                bool isSigned,
 824                                                bool isReplace) const;
 825
 826     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, SDLoc dl,
 827                                    SelectionDAG &DAG) const;
 828     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 835                                int64_t Offset, SelectionDAG &DAG) const;
 836     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 841     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerSIGN_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerANY_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 850     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 851     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 853     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 856                       SDLoc dl, SelectionDAG &DAG) const;
 857     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 862     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 877
 878     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 879     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 882
 883     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 884
 885     SDValue LowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 886
 887     virtual SDValue
 888       LowerFormalArguments(SDValue Chain,
 889                            CallingConv::ID CallConv, bool isVarArg,
 890                            const SmallVectorImpl<ISD::InputArg> &Ins,
 891                            SDLoc dl, SelectionDAG &DAG,
 892                            SmallVectorImpl<SDValue> &InVals) const;
 893     virtual SDValue
 894       LowerCall(CallLoweringInfo &CLI,
 895                 SmallVectorImpl<SDValue> &InVals) const;
 896
 897     virtual SDValue
 898       LowerReturn(SDValue Chain,
 899                   CallingConv::ID CallConv, bool isVarArg,
 900                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 901                   const SmallVectorImpl<SDValue> &OutVals,
 902                   SDLoc dl, SelectionDAG &DAG) const;
 903
 904     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 905
 906     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 907
 908     virtual MVT
 909     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 910
 911     virtual bool
 912     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 913                    bool isVarArg,
 914                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 915                    LLVMContext &Context) const;
 916
 917     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 918     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 919     /// expand, the associated machine basic block, and the associated X86
 920     /// opcodes for reg/reg.
 921     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 922                                            MachineBasicBlock *MBB) const;
 923
 924     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 925     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 926     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 927                                                MachineBasicBlock *MBB) const;
 928
 929     // Utility function to emit the low-level va_arg code for X86-64.
 930     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 931                        MachineInstr *MI,
 932                        MachineBasicBlock *MBB) const;
 933
 934     /// Utility function to emit the xmm reg save portion of va_start.
 935     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 936                                                    MachineInstr *BInstr,
 937                                                    MachineBasicBlock *BB) const;
 938
 939     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 940                                          MachineBasicBlock *BB) const;
 941
 942     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 943                                               MachineBasicBlock *BB) const;
 944
 945     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 946                                             MachineBasicBlock *BB,
 947                                             bool Is64Bit) const;
 948
 949     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 950                                           MachineBasicBlock *BB) const;
 951
 952     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 953                                           MachineBasicBlock *BB) const;
 954
 955     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 956                                         MachineBasicBlock *MBB) const;
 957
 958     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 959                                          MachineBasicBlock *MBB) const;
 960
 961     /// Emit nodes that will be selected as "test Op0,Op0", or something
 962     /// equivalent, for use with the given x86 condition code.
 963     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 964
 965     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 966     /// equivalent, for use with the given x86 condition code.
 967     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 968                     SelectionDAG &DAG) const;
 969
 970     /// Convert a comparison if required by the subtarget.
 971     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 972   };
 973
 974   namespace X86 {
 975     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 976                              const TargetLibraryInfo *libInfo);
 977   }
 978 }
 979
 980 #endif    // X86ISELLOWERING_H