lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Return from interrupt. Operand 0 is the number of bytes to pop.
 130       IRET,
 131
 132       /// Repeat fill, corresponds to X86::REP_STOSx.
 133       REP_STOS,
 134
 135       /// Repeat move, corresponds to X86::REP_MOVSx.
 136       REP_MOVS,
 137
 138       /// On Darwin, this node represents the result of the popl
 139       /// at function entry, used for PIC code.
 140       GlobalBaseReg,
 141
 142       /// A wrapper node for TargetConstantPool,
 143       /// TargetExternalSymbol, and TargetGlobalAddress.
 144       Wrapper,
 145
 146       /// Special wrapper used under X86-64 PIC mode for RIP
 147       /// relative displacements.
 148       WrapperRIP,
 149
 150       /// Copies a 64-bit value from the low word of an XMM vector
 151       /// to an MMX vector.  If you think this is too close to the previous
 152       /// mnemonic, so do I; blame Intel.
 153       MOVDQ2Q,
 154
 155       /// Copies a 32-bit value from the low word of a MMX
 156       /// vector to a GPR.
 157       MMX_MOVD2W,
 158
 159       /// Copies a GPR into the low 32-bit word of a MMX vector
 160       /// and zero out the high word.
 161       MMX_MOVW2D,
 162
 163       /// Extract an 8-bit value from a vector and zero extend it to
 164       /// i32, corresponds to X86::PEXTRB.
 165       PEXTRB,
 166
 167       /// Extract a 16-bit value from a vector and zero extend it to
 168       /// i32, corresponds to X86::PEXTRW.
 169       PEXTRW,
 170
 171       /// Insert any element of a 4 x float vector into any element
 172       /// of a destination 4 x floatvector.
 173       INSERTPS,
 174
 175       /// Insert the lower 8-bits of a 32-bit value to a vector,
 176       /// corresponds to X86::PINSRB.
 177       PINSRB,
 178
 179       /// Insert the lower 16-bits of a 32-bit value to a vector,
 180       /// corresponds to X86::PINSRW.
 181       PINSRW, MMX_PINSRW,
 182
 183       /// Shuffle 16 8-bit values within a vector.
 184       PSHUFB,
 185
 186       /// Compute Sum of Absolute Differences.
 187       PSADBW,
 188       /// Compute Double Block Packed Sum-Absolute-Differences
 189       DBPSADBW,
 190
 191       /// Bitwise Logical AND NOT of Packed FP values.
 192       ANDNP,
 193
 194       /// Copy integer sign.
 195       PSIGN,
 196
 197       /// Blend where the selector is an immediate.
 198       BLENDI,
 199
 200       /// Blend where the condition has been shrunk.
 201       /// This is used to emphasize that the condition mask is
 202       /// no more valid for generic VSELECT optimizations.
 203       SHRUNKBLEND,
 204
 205       /// Combined add and sub on an FP vector.
 206       ADDSUB,
 207
 208       //  FP vector ops with rounding mode.
 209       FADD_RND,
 210       FSUB_RND,
 211       FMUL_RND,
 212       FDIV_RND,
 213       FMAX_RND,
 214       FMIN_RND,
 215       FSQRT_RND,
 216
 217       // FP vector get exponent
 218       FGETEXP_RND,
 219       // Extract Normalized Mantissas
 220       VGETMANT,
 221       // FP Scale
 222       SCALEF,
 223       // Integer add/sub with unsigned saturation.
 224       ADDUS,
 225       SUBUS,
 226       // Integer add/sub with signed saturation.
 227       ADDS,
 228       SUBS,
 229       // Unsigned Integer average
 230       AVG,
 231       /// Integer horizontal add.
 232       HADD,
 233
 234       /// Integer horizontal sub.
 235       HSUB,
 236
 237       /// Floating point horizontal add.
 238       FHADD,
 239
 240       /// Floating point horizontal sub.
 241       FHSUB,
 242
 243       // Integer absolute value
 244       ABS,
 245
 246       // Detect Conflicts Within a Vector
 247       CONFLICT,
 248
 249       /// Floating point max and min.
 250       FMAX, FMIN,
 251
 252       /// Commutative FMIN and FMAX.
 253       FMAXC, FMINC,
 254
 255       /// Floating point reciprocal-sqrt and reciprocal approximation.
 256       /// Note that these typically require refinement
 257       /// in order to obtain suitable precision.
 258       FRSQRT, FRCP,
 259
 260       // Thread Local Storage.
 261       TLSADDR,
 262
 263       // Thread Local Storage. A call to get the start address
 264       // of the TLS block for the current module.
 265       TLSBASEADDR,
 266
 267       // Thread Local Storage.  When calling to an OS provided
 268       // thunk at the address from an earlier relocation.
 269       TLSCALL,
 270
 271       // Exception Handling helpers.
 272       EH_RETURN,
 273
 274       // SjLj exception handling setjmp.
 275       EH_SJLJ_SETJMP,
 276
 277       // SjLj exception handling longjmp.
 278       EH_SJLJ_LONGJMP,
 279
 280       /// Tail call return. See X86TargetLowering::LowerCall for
 281       /// the list of operands.
 282       TC_RETURN,
 283
 284       // Vector move to low scalar and zero higher vector elements.
 285       VZEXT_MOVL,
 286
 287       // Vector integer zero-extend.
 288       VZEXT,
 289
 290       // Vector integer signed-extend.
 291       VSEXT,
 292
 293       // Vector integer truncate.
 294       VTRUNC,
 295       // Vector integer truncate with unsigned/signed saturation.
 296       VTRUNCUS, VTRUNCS,
 297
 298       // Vector FP extend.
 299       VFPEXT,
 300
 301       // Vector FP round.
 302       VFPROUND,
 303
 304       // Vector signed/unsigned integer to double.
 305       CVTDQ2PD, CVTUDQ2PD,
 306
 307       // Convert a vector to mask, set bits base on MSB.
 308       CVT2MASK,
 309
 310       // 128-bit vector logical left / right shift
 311       VSHLDQ, VSRLDQ,
 312
 313       // Vector shift elements
 314       VSHL, VSRL, VSRA,
 315
 316       // Vector shift elements by immediate
 317       VSHLI, VSRLI, VSRAI,
 318
 319       // Vector packed double/float comparison.
 320       CMPP,
 321
 322       // Vector integer comparisons.
 323       PCMPEQ, PCMPGT,
 324       // Vector integer comparisons, the result is in a mask vector.
 325       PCMPEQM, PCMPGTM,
 326
 327       /// Vector comparison generating mask bits for fp and
 328       /// integer signed and unsigned data types.
 329       CMPM,
 330       CMPMU,
 331       // Vector comparison with rounding mode for FP values
 332       CMPM_RND,
 333
 334       // Arithmetic operations with FLAGS results.
 335       ADD, SUB, ADC, SBB, SMUL,
 336       INC, DEC, OR, XOR, AND,
 337
 338       BEXTR,  // Bit field extract
 339
 340       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 341
 342       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 343       SMUL8, UMUL8,
 344
 345       // 8-bit divrem that zero-extend the high result (AH).
 346       UDIVREM8_ZEXT_HREG,
 347       SDIVREM8_SEXT_HREG,
 348
 349       // X86-specific multiply by immediate.
 350       MUL_IMM,
 351
 352       // Vector bitwise comparisons.
 353       PTEST,
 354
 355       // Vector packed fp sign bitwise comparisons.
 356       TESTP,
 357
 358       // Vector "test" in AVX-512, the result is in a mask vector.
 359       TESTM,
 360       TESTNM,
 361
 362       // OR/AND test for masks
 363       KORTEST,
 364       KTEST,
 365
 366       // Several flavors of instructions with vector shuffle behaviors.
 367       PACKSS,
 368       PACKUS,
 369       // Intra-lane alignr
 370       PALIGNR,
 371       // AVX512 inter-lane alignr
 372       VALIGN,
 373       PSHUFD,
 374       PSHUFHW,
 375       PSHUFLW,
 376       SHUFP,
 377       //Shuffle Packed Values at 128-bit granularity
 378       SHUF128,
 379       MOVDDUP,
 380       MOVSHDUP,
 381       MOVSLDUP,
 382       MOVLHPS,
 383       MOVLHPD,
 384       MOVHLPS,
 385       MOVLPS,
 386       MOVLPD,
 387       MOVSD,
 388       MOVSS,
 389       UNPCKL,
 390       UNPCKH,
 391       VPERMILPV,
 392       VPERMILPI,
 393       VPERMV,
 394       VPERMV3,
 395       VPERMIV3,
 396       VPERMI,
 397       VPERM2X128,
 398       // Bitwise ternary logic
 399       VPTERNLOG,
 400       // Fix Up Special Packed Float32/64 values
 401       VFIXUPIMM,
 402       // Range Restriction Calculation For Packed Pairs of Float32/64 values
 403       VRANGE,
 404       // Reduce - Perform Reduction Transformation on scalar\packed FP
 405       VREDUCE,
 406       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 407       VRNDSCALE,
 408       // VFPCLASS - Tests Types Of a FP Values for packed types.
 409       VFPCLASS,
 410       // VFPCLASSS - Tests Types Of a FP Values for scalar types.
 411       VFPCLASSS,
 412       // Broadcast scalar to vector
 413       VBROADCAST,
 414       // Broadcast mask to vector
 415       VBROADCASTM,
 416       // Broadcast subvector to vector
 417       SUBV_BROADCAST,
 418       // Insert/Extract vector element
 419       VINSERT,
 420       VEXTRACT,
 421
 422       /// SSE4A Extraction and Insertion.
 423       EXTRQI, INSERTQI,
 424
 425       // XOP variable/immediate rotations
 426       VPROT, VPROTI,
 427       // XOP arithmetic/logical shifts
 428       VPSHA, VPSHL,
 429       // XOP signed/unsigned integer comparisons
 430       VPCOM, VPCOMU,
 431
 432       // Vector multiply packed unsigned doubleword integers
 433       PMULUDQ,
 434       // Vector multiply packed signed doubleword integers
 435       PMULDQ,
 436       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 437       MULHRS,
 438       // Multiply and Add Packed Integers
 439       VPMADDUBSW, VPMADDWD,
 440       // FMA nodes
 441       FMADD,
 442       FNMADD,
 443       FMSUB,
 444       FNMSUB,
 445       FMADDSUB,
 446       FMSUBADD,
 447       // FMA with rounding mode
 448       FMADD_RND,
 449       FNMADD_RND,
 450       FMSUB_RND,
 451       FNMSUB_RND,
 452       FMADDSUB_RND,
 453       FMSUBADD_RND,
 454
 455       // Compress and expand
 456       COMPRESS,
 457       EXPAND,
 458
 459       //Convert Unsigned/Integer to Scalar Floating-Point Value
 460       //with rounding mode
 461       SINT_TO_FP_RND,
 462       UINT_TO_FP_RND,
 463
 464       // Vector float/double to signed/unsigned integer.
 465       FP_TO_SINT_RND, FP_TO_UINT_RND,
 466       // Save xmm argument registers to the stack, according to %al. An operator
 467       // is needed so that this can be expanded with control flow.
 468       VASTART_SAVE_XMM_REGS,
 469
 470       // Windows's _chkstk call to do stack probing.
 471       WIN_ALLOCA,
 472
 473       // For allocating variable amounts of stack space when using
 474       // segmented stacks. Check if the current stacklet has enough space, and
 475       // falls back to heap allocation if not.
 476       SEG_ALLOCA,
 477
 478       // Memory barrier
 479       MEMBARRIER,
 480       MFENCE,
 481       SFENCE,
 482       LFENCE,
 483
 484       // Store FP status word into i16 register.
 485       FNSTSW16r,
 486
 487       // Store contents of %ah into %eflags.
 488       SAHF,
 489
 490       // Get a random integer and indicate whether it is valid in CF.
 491       RDRAND,
 492
 493       // Get a NIST SP800-90B & C compliant random integer and
 494       // indicate whether it is valid in CF.
 495       RDSEED,
 496
 497       PCMPISTRI,
 498       PCMPESTRI,
 499
 500       // Test if in transactional execution.
 501       XTEST,
 502
 503       // ERI instructions
 504       RSQRT28, RCP28, EXP2,
 505
 506       // Compare and swap.
 507       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 508       LCMPXCHG8_DAG,
 509       LCMPXCHG16_DAG,
 510
 511       // Load, scalar_to_vector, and zero extend.
 512       VZEXT_LOAD,
 513
 514       // Store FP control world into i16 memory.
 515       FNSTCW16m,
 516
 517       /// This instruction implements FP_TO_SINT with the
 518       /// integer destination in memory and a FP reg source.  This corresponds
 519       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 520       /// has two inputs (token chain and address) and two outputs (int value
 521       /// and token chain).
 522       FP_TO_INT16_IN_MEM,
 523       FP_TO_INT32_IN_MEM,
 524       FP_TO_INT64_IN_MEM,
 525
 526       /// This instruction implements SINT_TO_FP with the
 527       /// integer source in memory and FP reg result.  This corresponds to the
 528       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 529       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 530       /// also produces a flag).
 531       FILD,
 532       FILD_FLAG,
 533
 534       /// This instruction implements an extending load to FP stack slots.
 535       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 536       /// operand, ptr to load from, and a ValueType node indicating the type
 537       /// to load to.
 538       FLD,
 539
 540       /// This instruction implements a truncating store to FP stack
 541       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 542       /// chain operand, value to store, address, and a ValueType to store it
 543       /// as.
 544       FST,
 545
 546       /// This instruction grabs the address of the next argument
 547       /// from a va_list. (reads and modifies the va_list in memory)
 548       VAARG_64
 549
 550       // WARNING: Do not add anything in the end unless you want the node to
 551       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 552       // thought as target memory ops!
 553     };
 554   }
 555
 556   /// Define some predicates that are used for node matching.
 557   namespace X86 {
 558     /// Return true if the specified
 559     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 560     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 561     bool isVEXTRACT128Index(SDNode *N);
 562
 563     /// Return true if the specified
 564     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 565     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 566     bool isVINSERT128Index(SDNode *N);
 567
 568     /// Return true if the specified
 569     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 570     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 571     bool isVEXTRACT256Index(SDNode *N);
 572
 573     /// Return true if the specified
 574     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 575     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 576     bool isVINSERT256Index(SDNode *N);
 577
 578     /// Return the appropriate
 579     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 580     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 581     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 582
 583     /// Return the appropriate
 584     /// immediate to insert at the specified INSERT_SUBVECTOR index
 585     /// with VINSERTF128, VINSERT128 instructions.
 586     unsigned getInsertVINSERT128Immediate(SDNode *N);
 587
 588     /// Return the appropriate
 589     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 590     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 591     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 592
 593     /// Return the appropriate
 594     /// immediate to insert at the specified INSERT_SUBVECTOR index
 595     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 596     unsigned getInsertVINSERT256Immediate(SDNode *N);
 597
 598     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 599     bool isZeroNode(SDValue Elt);
 600
 601     /// Returns true of the given offset can be
 602     /// fit into displacement field of the instruction.
 603     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 604                                       bool hasSymbolicDisplacement = true);
 605
 606
 607     /// Determines whether the callee is required to pop its
 608     /// own arguments. Callee pop is necessary to support tail calls.
 609     bool isCalleePop(CallingConv::ID CallingConv,
 610                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 611
 612   }
 613
 614   //===--------------------------------------------------------------------===//
 615   //  X86 Implementation of the TargetLowering interface
 616   class X86TargetLowering final : public TargetLowering {
 617   public:
 618     explicit X86TargetLowering(const X86TargetMachine &TM,
 619                                const X86Subtarget &STI);
 620
 621     unsigned getJumpTableEncoding() const override;
 622     bool useSoftFloat() const override;
 623
 624     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 625       return MVT::i8;
 626     }
 627
 628     const MCExpr *
 629     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 630                               const MachineBasicBlock *MBB, unsigned uid,
 631                               MCContext &Ctx) const override;
 632
 633     /// Returns relocation base for the given PIC jumptable.
 634     SDValue getPICJumpTableRelocBase(SDValue Table,
 635                                      SelectionDAG &DAG) const override;
 636     const MCExpr *
 637     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 638                                  unsigned JTI, MCContext &Ctx) const override;
 639
 640     /// Return the desired alignment for ByVal aggregate
 641     /// function arguments in the caller parameter area. For X86, aggregates
 642     /// that contains are placed at 16-byte boundaries while the rest are at
 643     /// 4-byte boundaries.
 644     unsigned getByValTypeAlignment(Type *Ty,
 645                                    const DataLayout &DL) const override;
 646
 647     /// Returns the target specific optimal type for load
 648     /// and store operations as a result of memset, memcpy, and memmove
 649     /// lowering. If DstAlign is zero that means it's safe to destination
 650     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 651     /// means there isn't a need to check it against alignment requirement,
 652     /// probably because the source does not need to be loaded. If 'IsMemset' is
 653     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 654     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 655     /// source is constant so it does not need to be loaded.
 656     /// It returns EVT::Other if the type should be determined using generic
 657     /// target-independent logic.
 658     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 659                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 660                             MachineFunction &MF) const override;
 661
 662     /// Returns true if it's safe to use load / store of the
 663     /// specified type to expand memcpy / memset inline. This is mostly true
 664     /// for all types except for some special cases. For example, on X86
 665     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 666     /// also does type conversion. Note the specified type doesn't have to be
 667     /// legal as the hook is used before type legalization.
 668     bool isSafeMemOpType(MVT VT) const override;
 669
 670     /// Returns true if the target allows unaligned memory accesses of the
 671     /// specified type. Returns whether it is "fast" in the last argument.
 672     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 673                                        bool *Fast) const override;
 674
 675     /// Provide custom lowering hooks for some operations.
 676     ///
 677     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 678
 679     /// Replace the results of node with an illegal result
 680     /// type with new values built out of custom code.
 681     ///
 682     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 683                             SelectionDAG &DAG) const override;
 684
 685
 686     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 687
 688     /// Return true if the target has native support for
 689     /// the specified value type and it is 'desirable' to use the type for the
 690     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 691     /// instruction encodings are longer and some i16 instructions are slow.
 692     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 693
 694     /// Return true if the target has native support for the
 695     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 696     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 697     /// and some i16 instructions are slow.
 698     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 699
 700     /// Return true if the MachineFunction contains a COPY which would imply
 701     /// HasOpaqueSPAdjustment.
 702     bool hasCopyImplyingStackAdjustment(MachineFunction *MF) const override;
 703
 704     MachineBasicBlock *
 705       EmitInstrWithCustomInserter(MachineInstr *MI,
 706                                   MachineBasicBlock *MBB) const override;
 707
 708
 709     /// This method returns the name of a target specific DAG node.
 710     const char *getTargetNodeName(unsigned Opcode) const override;
 711
 712     bool isCheapToSpeculateCttz() const override;
 713
 714     bool isCheapToSpeculateCtlz() const override;
 715
 716     /// Return the value type to use for ISD::SETCC.
 717     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 718                            EVT VT) const override;
 719
 720     /// Determine which of the bits specified in Mask are known to be either
 721     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 722     void computeKnownBitsForTargetNode(const SDValue Op,
 723                                        APInt &KnownZero,
 724                                        APInt &KnownOne,
 725                                        const SelectionDAG &DAG,
 726                                        unsigned Depth = 0) const override;
 727
 728     /// Determine the number of bits in the operation that are sign bits.
 729     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 730                                              const SelectionDAG &DAG,
 731                                              unsigned Depth) const override;
 732
 733     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 734                         int64_t &Offset) const override;
 735
 736     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 737
 738     bool ExpandInlineAsm(CallInst *CI) const override;
 739
 740     ConstraintType getConstraintType(StringRef Constraint) const override;
 741
 742     /// Examine constraint string and operand type and determine a weight value.
 743     /// The operand object must already have been set up with the operand type.
 744     ConstraintWeight
 745       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 746                                      const char *constraint) const override;
 747
 748     const char *LowerXConstraint(EVT ConstraintVT) const override;
 749
 750     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 751     /// add anything to Ops. If hasMemory is true it means one of the asm
 752     /// constraint of the inline asm instruction being processed is 'm'.
 753     void LowerAsmOperandForConstraint(SDValue Op,
 754                                       std::string &Constraint,
 755                                       std::vector<SDValue> &Ops,
 756                                       SelectionDAG &DAG) const override;
 757
 758     unsigned
 759     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 760       if (ConstraintCode == "i")
 761         return InlineAsm::Constraint_i;
 762       else if (ConstraintCode == "o")
 763         return InlineAsm::Constraint_o;
 764       else if (ConstraintCode == "v")
 765         return InlineAsm::Constraint_v;
 766       else if (ConstraintCode == "X")
 767         return InlineAsm::Constraint_X;
 768       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 769     }
 770
 771     /// Given a physical register constraint
 772     /// (e.g. {edx}), return the register number and the register class for the
 773     /// register.  This should only be used for C_Register constraints.  On
 774     /// error, this returns a register number of 0.
 775     std::pair<unsigned, const TargetRegisterClass *>
 776     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 777                                  StringRef Constraint, MVT VT) const override;
 778
 779     /// Return true if the addressing mode represented
 780     /// by AM is legal for this target, for a load/store of the specified type.
 781     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 782                                Type *Ty, unsigned AS) const override;
 783
 784     /// Return true if the specified immediate is legal
 785     /// icmp immediate, that is the target has icmp instructions which can
 786     /// compare a register against the immediate without having to materialize
 787     /// the immediate into a register.
 788     bool isLegalICmpImmediate(int64_t Imm) const override;
 789
 790     /// Return true if the specified immediate is legal
 791     /// add immediate, that is the target has add instructions which can
 792     /// add a register and the immediate without having to materialize
 793     /// the immediate into a register.
 794     bool isLegalAddImmediate(int64_t Imm) const override;
 795
 796     /// \brief Return the cost of the scaling factor used in the addressing
 797     /// mode represented by AM for this target, for a load/store
 798     /// of the specified type.
 799     /// If the AM is supported, the return value must be >= 0.
 800     /// If the AM is not supported, it returns a negative value.
 801     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 802                              unsigned AS) const override;
 803
 804     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 805
 806     /// Return true if it's free to truncate a value of
 807     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 808     /// register EAX to i16 by referencing its sub-register AX.
 809     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 810     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 811
 812     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 813
 814     /// Return true if any actual instruction that defines a
 815     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 816     /// register. This does not necessarily include registers defined in
 817     /// unknown ways, such as incoming arguments, or copies from unknown
 818     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 819     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 820     /// all instructions that define 32-bit values implicit zero-extend the
 821     /// result out to 64 bits.
 822     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 823     bool isZExtFree(EVT VT1, EVT VT2) const override;
 824     bool isZExtFree(SDValue Val, EVT VT2) const override;
 825
 826     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 827     /// extend node) is profitable.
 828     bool isVectorLoadExtDesirable(SDValue) const override;
 829
 830     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 831     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 832     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 833     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 834
 835     /// Return true if it's profitable to narrow
 836     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 837     /// from i32 to i8 but not from i32 to i16.
 838     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 839
 840     /// Returns true if the target can instruction select the
 841     /// specified FP immediate natively. If false, the legalizer will
 842     /// materialize the FP immediate as a load from a constant pool.
 843     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 844
 845     /// Targets can use this to indicate that they only support *some*
 846     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 847     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 848     /// be legal.
 849     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 850                             EVT VT) const override;
 851
 852     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 853     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 854     /// replace a VAND with a constant pool entry.
 855     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 856                                 EVT VT) const override;
 857
 858     /// If true, then instruction selection should
 859     /// seek to shrink the FP constant of the specified type to a smaller type
 860     /// in order to save space and / or reduce runtime.
 861     bool ShouldShrinkFPConstant(EVT VT) const override {
 862       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 863       // expensive than a straight movsd. On the other hand, it's important to
 864       // shrink long double fp constant since fldt is very slow.
 865       return !X86ScalarSSEf64 || VT == MVT::f80;
 866     }
 867
 868     /// Return true if we believe it is correct and profitable to reduce the
 869     /// load node to a smaller type.
 870     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 871                                EVT NewVT) const override;
 872
 873     /// Return true if the specified scalar FP type is computed in an SSE
 874     /// register, not on the X87 floating point stack.
 875     bool isScalarFPTypeInSSEReg(EVT VT) const {
 876       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 877              (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 878     }
 879
 880     /// \brief Returns true if it is beneficial to convert a load of a constant
 881     /// to just the constant itself.
 882     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 883                                            Type *Ty) const override;
 884
 885     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 886     /// with this index.
 887     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 888
 889     /// Intel processors have a unified instruction and data cache
 890     const char * getClearCacheBuiltinName() const override {
 891       return nullptr; // nothing to do, move along.
 892     }
 893
 894     unsigned getRegisterByName(const char* RegName, EVT VT,
 895                                SelectionDAG &DAG) const override;
 896
 897     /// If a physical register, this returns the register that receives the
 898     /// exception address on entry to an EH pad.
 899     unsigned
 900     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 901
 902     /// If a physical register, this returns the register that receives the
 903     /// exception typeid on entry to a landing pad.
 904     unsigned
 905     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 906
 907     /// This method returns a target specific FastISel object,
 908     /// or null if the target does not support "fast" ISel.
 909     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 910                              const TargetLibraryInfo *libInfo) const override;
 911
 912     /// Return true if the target stores stack protector cookies at a fixed
 913     /// offset in some non-standard address space, and populates the address
 914     /// space and offset as appropriate.
 915     bool getStackCookieLocation(unsigned &AddressSpace,
 916                                 unsigned &Offset) const override;
 917
 918     /// Return true if the target stores SafeStack pointer at a fixed offset in
 919     /// some non-standard address space, and populates the address space and
 920     /// offset as appropriate.
 921     Value *getSafeStackPointerLocation(IRBuilder<> &IRB) const override;
 922
 923     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 924                       SelectionDAG &DAG) const;
 925
 926     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 927
 928     bool useLoadStackGuardNode() const override;
 929     /// \brief Customize the preferred legalization strategy for certain types.
 930     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 931
 932     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 933
 934   protected:
 935     std::pair<const TargetRegisterClass *, uint8_t>
 936     findRepresentativeClass(const TargetRegisterInfo *TRI,
 937                             MVT VT) const override;
 938
 939   private:
 940     /// Keep a pointer to the X86Subtarget around so that we can
 941     /// make the right decision when generating code for different targets.
 942     const X86Subtarget *Subtarget;
 943
 944     /// Select between SSE or x87 floating point ops.
 945     /// When SSE is available, use it for f32 operations.
 946     /// When SSE2 is available, use it for f64 operations.
 947     bool X86ScalarSSEf32;
 948     bool X86ScalarSSEf64;
 949
 950     /// A list of legal FP immediates.
 951     std::vector<APFloat> LegalFPImmediates;
 952
 953     /// Indicate that this x86 target can instruction
 954     /// select the specified FP immediate natively.
 955     void addLegalFPImmediate(const APFloat& Imm) {
 956       LegalFPImmediates.push_back(Imm);
 957     }
 958
 959     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 960                             CallingConv::ID CallConv, bool isVarArg,
 961                             const SmallVectorImpl<ISD::InputArg> &Ins,
 962                             SDLoc dl, SelectionDAG &DAG,
 963                             SmallVectorImpl<SDValue> &InVals) const;
 964     SDValue LowerMemArgument(SDValue Chain,
 965                              CallingConv::ID CallConv,
 966                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 967                              SDLoc dl, SelectionDAG &DAG,
 968                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 969                               unsigned i) const;
 970     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 971                              SDLoc dl, SelectionDAG &DAG,
 972                              const CCValAssign &VA,
 973                              ISD::ArgFlagsTy Flags) const;
 974
 975     // Call lowering helpers.
 976
 977     /// Check whether the call is eligible for tail call optimization. Targets
 978     /// that want to do tail call optimization should implement this function.
 979     bool IsEligibleForTailCallOptimization(SDValue Callee,
 980                                            CallingConv::ID CalleeCC,
 981                                            bool isVarArg,
 982                                            bool isCalleeStructRet,
 983                                            bool isCallerStructRet,
 984                                            Type *RetTy,
 985                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 986                                     const SmallVectorImpl<SDValue> &OutVals,
 987                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 988                                            SelectionDAG& DAG) const;
 989     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 990                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 991                                 int FPDiff, SDLoc dl) const;
 992
 993     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 994                                          SelectionDAG &DAG) const;
 995
 996     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 997                                                bool isSigned,
 998                                                bool isReplace) const;
 999
1000     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
1006
1007     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
1011                                int64_t Offset, SelectionDAG &DAG) const;
1012     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1024                       SDLoc dl, SelectionDAG &DAG) const;
1025     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerSETCCE(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1028     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1029     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1030     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1031     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1032     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1033     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1034     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1035     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1036     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1037     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1038     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1039     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1040     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1041     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1042     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1043     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1044
1045     SDValue
1046       LowerFormalArguments(SDValue Chain,
1047                            CallingConv::ID CallConv, bool isVarArg,
1048                            const SmallVectorImpl<ISD::InputArg> &Ins,
1049                            SDLoc dl, SelectionDAG &DAG,
1050                            SmallVectorImpl<SDValue> &InVals) const override;
1051     SDValue LowerCall(CallLoweringInfo &CLI,
1052                       SmallVectorImpl<SDValue> &InVals) const override;
1053
1054     SDValue LowerReturn(SDValue Chain,
1055                         CallingConv::ID CallConv, bool isVarArg,
1056                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1057                         const SmallVectorImpl<SDValue> &OutVals,
1058                         SDLoc dl, SelectionDAG &DAG) const override;
1059
1060     bool supportSplitCSR(MachineFunction *MF) const override {
1061       return MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
1062           MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
1063     }
1064     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
1065     void insertCopiesSplitCSR(
1066       MachineBasicBlock *Entry,
1067       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
1068
1069     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1070
1071     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1072
1073     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1074                                  ISD::NodeType ExtendKind) const override;
1075
1076     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1077                         bool isVarArg,
1078                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1079                         LLVMContext &Context) const override;
1080
1081     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1082
1083     TargetLoweringBase::AtomicExpansionKind
1084     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1085     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1086     TargetLoweringBase::AtomicExpansionKind
1087     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1088
1089     LoadInst *
1090     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1091
1092     bool needsCmpXchgNb(Type *MemType) const;
1093
1094     // Utility function to emit the low-level va_arg code for X86-64.
1095     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1096                        MachineInstr *MI,
1097                        MachineBasicBlock *MBB) const;
1098
1099     /// Utility function to emit the xmm reg save portion of va_start.
1100     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1101                                                    MachineInstr *BInstr,
1102                                                    MachineBasicBlock *BB) const;
1103
1104     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1105                                          MachineBasicBlock *BB) const;
1106
1107     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1108                                            MachineBasicBlock *BB) const;
1109
1110     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1111                                               MachineBasicBlock *BB) const;
1112
1113     MachineBasicBlock *EmitLoweredCatchRet(MachineInstr *MI,
1114                                            MachineBasicBlock *BB) const;
1115
1116     MachineBasicBlock *EmitLoweredCatchPad(MachineInstr *MI,
1117                                            MachineBasicBlock *BB) const;
1118
1119     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1120                                             MachineBasicBlock *BB) const;
1121
1122     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1123                                           MachineBasicBlock *BB) const;
1124
1125     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1126                                         MachineBasicBlock *MBB) const;
1127
1128     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1129                                          MachineBasicBlock *MBB) const;
1130
1131     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1132                                      MachineBasicBlock *MBB) const;
1133
1134     /// Emit nodes that will be selected as "test Op0,Op0", or something
1135     /// equivalent, for use with the given x86 condition code.
1136     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1137                      SelectionDAG &DAG) const;
1138
1139     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1140     /// equivalent, for use with the given x86 condition code.
1141     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1142                     SelectionDAG &DAG) const;
1143
1144     /// Convert a comparison if required by the subtarget.
1145     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1146
1147     /// Use rsqrt* to speed up sqrt calculations.
1148     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1149                              unsigned &RefinementSteps,
1150                              bool &UseOneConstNR) const override;
1151
1152     /// Use rcp* to speed up fdiv calculations.
1153     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1154                              unsigned &RefinementSteps) const override;
1155
1156     /// Reassociate floating point divisions into multiply by reciprocal.
1157     unsigned combineRepeatedFPDivisors() const override;
1158   };
1159
1160   namespace X86 {
1161     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1162                              const TargetLibraryInfo *libInfo);
1163   }
1164 }
1165
1166 #endif    // X86ISELLOWERING_H