lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214
 215       // Integer add/sub with unsigned saturation.
 216       ADDUS,
 217       SUBUS,
 218       // Integer add/sub with signed saturation.
 219       ADDS,
 220       SUBS,
 221
 222       /// Integer horizontal add.
 223       HADD,
 224
 225       /// Integer horizontal sub.
 226       HSUB,
 227
 228       /// Floating point horizontal add.
 229       FHADD,
 230
 231       /// Floating point horizontal sub.
 232       FHSUB,
 233
 234       /// Unsigned integer max and min.
 235       UMAX, UMIN,
 236
 237       /// Signed integer max and min.
 238       SMAX, SMIN,
 239
 240       /// Floating point max and min.
 241       FMAX, FMIN,
 242
 243       /// Commutative FMIN and FMAX.
 244       FMAXC, FMINC,
 245
 246       /// Floating point reciprocal-sqrt and reciprocal approximation.
 247       /// Note that these typically require refinement
 248       /// in order to obtain suitable precision.
 249       FRSQRT, FRCP,
 250
 251       // Thread Local Storage.
 252       TLSADDR,
 253
 254       // Thread Local Storage. A call to get the start address
 255       // of the TLS block for the current module.
 256       TLSBASEADDR,
 257
 258       // Thread Local Storage.  When calling to an OS provided
 259       // thunk at the address from an earlier relocation.
 260       TLSCALL,
 261
 262       // Exception Handling helpers.
 263       EH_RETURN,
 264
 265       // SjLj exception handling setjmp.
 266       EH_SJLJ_SETJMP,
 267
 268       // SjLj exception handling longjmp.
 269       EH_SJLJ_LONGJMP,
 270
 271       /// Tail call return. See X86TargetLowering::LowerCall for
 272       /// the list of operands.
 273       TC_RETURN,
 274
 275       // Vector move to low scalar and zero higher vector elements.
 276       VZEXT_MOVL,
 277
 278       // Vector integer zero-extend.
 279       VZEXT,
 280
 281       // Vector integer signed-extend.
 282       VSEXT,
 283
 284       // Vector integer truncate.
 285       VTRUNC,
 286
 287       // Vector integer truncate with mask.
 288       VTRUNCM,
 289
 290       // Vector FP extend.
 291       VFPEXT,
 292
 293       // Vector FP round.
 294       VFPROUND,
 295
 296       // 128-bit vector logical left / right shift
 297       VSHLDQ, VSRLDQ,
 298
 299       // Vector shift elements
 300       VSHL, VSRL, VSRA,
 301
 302       // Vector shift elements by immediate
 303       VSHLI, VSRLI, VSRAI,
 304
 305       // Vector packed double/float comparison.
 306       CMPP,
 307
 308       // Vector integer comparisons.
 309       PCMPEQ, PCMPGT,
 310       // Vector integer comparisons, the result is in a mask vector.
 311       PCMPEQM, PCMPGTM,
 312
 313       /// Vector comparison generating mask bits for fp and
 314       /// integer signed and unsigned data types.
 315       CMPM,
 316       CMPMU,
 317       // Vector comparison with rounding mode for FP values
 318       CMPM_RND,
 319
 320       // Arithmetic operations with FLAGS results.
 321       ADD, SUB, ADC, SBB, SMUL,
 322       INC, DEC, OR, XOR, AND,
 323
 324       BEXTR,  // Bit field extract
 325
 326       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 327
 328       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 329       SMUL8, UMUL8,
 330
 331       // 8-bit divrem that zero-extend the high result (AH).
 332       UDIVREM8_ZEXT_HREG,
 333       SDIVREM8_SEXT_HREG,
 334
 335       // X86-specific multiply by immediate.
 336       MUL_IMM,
 337
 338       // Vector bitwise comparisons.
 339       PTEST,
 340
 341       // Vector packed fp sign bitwise comparisons.
 342       TESTP,
 343
 344       // Vector "test" in AVX-512, the result is in a mask vector.
 345       TESTM,
 346       TESTNM,
 347
 348       // OR/AND test for masks
 349       KORTEST,
 350
 351       // Several flavors of instructions with vector shuffle behaviors.
 352       PACKSS,
 353       PACKUS,
 354       // Intra-lane alignr
 355       PALIGNR,
 356       // AVX512 inter-lane alignr
 357       VALIGN,
 358       PSHUFD,
 359       PSHUFHW,
 360       PSHUFLW,
 361       SHUFP,
 362       //Shuffle Packed Values at 128-bit granularity
 363       SHUF128,
 364       MOVDDUP,
 365       MOVSHDUP,
 366       MOVSLDUP,
 367       MOVLHPS,
 368       MOVLHPD,
 369       MOVHLPS,
 370       MOVLPS,
 371       MOVLPD,
 372       MOVSD,
 373       MOVSS,
 374       UNPCKL,
 375       UNPCKH,
 376       VPERMILPV,
 377       VPERMILPI,
 378       VPERMV,
 379       VPERMV3,
 380       VPERMIV3,
 381       VPERMI,
 382       VPERM2X128,
 383       //Fix Up Special Packed Float32/64 values
 384       VFIXUPIMM,
 385       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 386       VRANGE,
 387       // Broadcast scalar to vector
 388       VBROADCAST,
 389       // Broadcast subvector to vector
 390       SUBV_BROADCAST,
 391       // Insert/Extract vector element
 392       VINSERT,
 393       VEXTRACT,
 394
 395       // Vector multiply packed unsigned doubleword integers
 396       PMULUDQ,
 397       // Vector multiply packed signed doubleword integers
 398       PMULDQ,
 399
 400       // FMA nodes
 401       FMADD,
 402       FNMADD,
 403       FMSUB,
 404       FNMSUB,
 405       FMADDSUB,
 406       FMSUBADD,
 407       // FMA with rounding mode
 408       FMADD_RND,
 409       FNMADD_RND,
 410       FMSUB_RND,
 411       FNMSUB_RND,
 412       FMADDSUB_RND,
 413       FMSUBADD_RND,
 414       RNDSCALE,
 415
 416       // Compress and expand
 417       COMPRESS,
 418       EXPAND,
 419
 420       //Convert Unsigned/Integer to Scalar Floating-Point Value
 421       //with rounding mode
 422       SINT_TO_FP_RND,
 423       UINT_TO_FP_RND,
 424       // Save xmm argument registers to the stack, according to %al. An operator
 425       // is needed so that this can be expanded with control flow.
 426       VASTART_SAVE_XMM_REGS,
 427
 428       // Windows's _chkstk call to do stack probing.
 429       WIN_ALLOCA,
 430
 431       // For allocating variable amounts of stack space when using
 432       // segmented stacks. Check if the current stacklet has enough space, and
 433       // falls back to heap allocation if not.
 434       SEG_ALLOCA,
 435
 436       // Windows's _ftol2 runtime routine to do fptoui.
 437       WIN_FTOL,
 438
 439       // Memory barrier
 440       MEMBARRIER,
 441       MFENCE,
 442       SFENCE,
 443       LFENCE,
 444
 445       // Store FP status word into i16 register.
 446       FNSTSW16r,
 447
 448       // Store contents of %ah into %eflags.
 449       SAHF,
 450
 451       // Get a random integer and indicate whether it is valid in CF.
 452       RDRAND,
 453
 454       // Get a NIST SP800-90B & C compliant random integer and
 455       // indicate whether it is valid in CF.
 456       RDSEED,
 457
 458       PCMPISTRI,
 459       PCMPESTRI,
 460
 461       // Test if in transactional execution.
 462       XTEST,
 463
 464       // ERI instructions
 465       RSQRT28, RCP28, EXP2,
 466
 467       // Compare and swap.
 468       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 469       LCMPXCHG8_DAG,
 470       LCMPXCHG16_DAG,
 471
 472       // Load, scalar_to_vector, and zero extend.
 473       VZEXT_LOAD,
 474
 475       // Store FP control world into i16 memory.
 476       FNSTCW16m,
 477
 478       /// This instruction implements FP_TO_SINT with the
 479       /// integer destination in memory and a FP reg source.  This corresponds
 480       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 481       /// has two inputs (token chain and address) and two outputs (int value
 482       /// and token chain).
 483       FP_TO_INT16_IN_MEM,
 484       FP_TO_INT32_IN_MEM,
 485       FP_TO_INT64_IN_MEM,
 486
 487       /// This instruction implements SINT_TO_FP with the
 488       /// integer source in memory and FP reg result.  This corresponds to the
 489       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 490       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 491       /// also produces a flag).
 492       FILD,
 493       FILD_FLAG,
 494
 495       /// This instruction implements an extending load to FP stack slots.
 496       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 497       /// operand, ptr to load from, and a ValueType node indicating the type
 498       /// to load to.
 499       FLD,
 500
 501       /// This instruction implements a truncating store to FP stack
 502       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 503       /// chain operand, value to store, address, and a ValueType to store it
 504       /// as.
 505       FST,
 506
 507       /// This instruction grabs the address of the next argument
 508       /// from a va_list. (reads and modifies the va_list in memory)
 509       VAARG_64
 510
 511       // WARNING: Do not add anything in the end unless you want the node to
 512       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 513       // thought as target memory ops!
 514     };
 515   }
 516
 517   /// Define some predicates that are used for node matching.
 518   namespace X86 {
 519     /// Return true if the specified
 520     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 521     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 522     bool isVEXTRACT128Index(SDNode *N);
 523
 524     /// Return true if the specified
 525     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 526     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 527     bool isVINSERT128Index(SDNode *N);
 528
 529     /// Return true if the specified
 530     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 531     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 532     bool isVEXTRACT256Index(SDNode *N);
 533
 534     /// Return true if the specified
 535     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 536     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 537     bool isVINSERT256Index(SDNode *N);
 538
 539     /// Return the appropriate
 540     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 541     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 542     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 543
 544     /// Return the appropriate
 545     /// immediate to insert at the specified INSERT_SUBVECTOR index
 546     /// with VINSERTF128, VINSERT128 instructions.
 547     unsigned getInsertVINSERT128Immediate(SDNode *N);
 548
 549     /// Return the appropriate
 550     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 551     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 552     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 553
 554     /// Return the appropriate
 555     /// immediate to insert at the specified INSERT_SUBVECTOR index
 556     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 557     unsigned getInsertVINSERT256Immediate(SDNode *N);
 558
 559     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 560     bool isZeroNode(SDValue Elt);
 561
 562     /// Returns true of the given offset can be
 563     /// fit into displacement field of the instruction.
 564     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 565                                       bool hasSymbolicDisplacement = true);
 566
 567
 568     /// Determines whether the callee is required to pop its
 569     /// own arguments. Callee pop is necessary to support tail calls.
 570     bool isCalleePop(CallingConv::ID CallingConv,
 571                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 572
 573     /// AVX512 static rounding constants.  These need to match the values in
 574     /// avx512fintrin.h.
 575     enum STATIC_ROUNDING {
 576       TO_NEAREST_INT = 0,
 577       TO_NEG_INF = 1,
 578       TO_POS_INF = 2,
 579       TO_ZERO = 3,
 580       CUR_DIRECTION = 4
 581     };
 582   }
 583
 584   //===--------------------------------------------------------------------===//
 585   //  X86 Implementation of the TargetLowering interface
 586   class X86TargetLowering final : public TargetLowering {
 587   public:
 588     explicit X86TargetLowering(const X86TargetMachine &TM,
 589                                const X86Subtarget &STI);
 590
 591     unsigned getJumpTableEncoding() const override;
 592     bool useSoftFloat() const override;
 593
 594     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 595
 596     const MCExpr *
 597     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 598                               const MachineBasicBlock *MBB, unsigned uid,
 599                               MCContext &Ctx) const override;
 600
 601     /// Returns relocation base for the given PIC jumptable.
 602     SDValue getPICJumpTableRelocBase(SDValue Table,
 603                                      SelectionDAG &DAG) const override;
 604     const MCExpr *
 605     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 606                                  unsigned JTI, MCContext &Ctx) const override;
 607
 608     /// Return the desired alignment for ByVal aggregate
 609     /// function arguments in the caller parameter area. For X86, aggregates
 610     /// that contains are placed at 16-byte boundaries while the rest are at
 611     /// 4-byte boundaries.
 612     unsigned getByValTypeAlignment(Type *Ty) const override;
 613
 614     /// Returns the target specific optimal type for load
 615     /// and store operations as a result of memset, memcpy, and memmove
 616     /// lowering. If DstAlign is zero that means it's safe to destination
 617     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 618     /// means there isn't a need to check it against alignment requirement,
 619     /// probably because the source does not need to be loaded. If 'IsMemset' is
 620     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 621     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 622     /// source is constant so it does not need to be loaded.
 623     /// It returns EVT::Other if the type should be determined using generic
 624     /// target-independent logic.
 625     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 626                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 627                             MachineFunction &MF) const override;
 628
 629     /// Returns true if it's safe to use load / store of the
 630     /// specified type to expand memcpy / memset inline. This is mostly true
 631     /// for all types except for some special cases. For example, on X86
 632     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 633     /// also does type conversion. Note the specified type doesn't have to be
 634     /// legal as the hook is used before type legalization.
 635     bool isSafeMemOpType(MVT VT) const override;
 636
 637     /// Returns true if the target allows
 638     /// unaligned memory accesses. of the specified type. Returns whether it
 639     /// is "fast" by reference in the second argument.
 640     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 641                                        bool *Fast) const override;
 642
 643     /// Provide custom lowering hooks for some operations.
 644     ///
 645     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 646
 647     /// Replace the results of node with an illegal result
 648     /// type with new values built out of custom code.
 649     ///
 650     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 651                             SelectionDAG &DAG) const override;
 652
 653
 654     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 655
 656     /// Return true if the target has native support for
 657     /// the specified value type and it is 'desirable' to use the type for the
 658     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 659     /// instruction encodings are longer and some i16 instructions are slow.
 660     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 661
 662     /// Return true if the target has native support for the
 663     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 664     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 665     /// and some i16 instructions are slow.
 666     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 667
 668     MachineBasicBlock *
 669       EmitInstrWithCustomInserter(MachineInstr *MI,
 670                                   MachineBasicBlock *MBB) const override;
 671
 672
 673     /// This method returns the name of a target specific DAG node.
 674     const char *getTargetNodeName(unsigned Opcode) const override;
 675
 676     bool isCheapToSpeculateCttz() const override;
 677
 678     bool isCheapToSpeculateCtlz() const override;
 679
 680     /// Return the value type to use for ISD::SETCC.
 681     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 682
 683     /// Determine which of the bits specified in Mask are known to be either
 684     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 685     void computeKnownBitsForTargetNode(const SDValue Op,
 686                                        APInt &KnownZero,
 687                                        APInt &KnownOne,
 688                                        const SelectionDAG &DAG,
 689                                        unsigned Depth = 0) const override;
 690
 691     /// Determine the number of bits in the operation that are sign bits.
 692     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 693                                              const SelectionDAG &DAG,
 694                                              unsigned Depth) const override;
 695
 696     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 697                         int64_t &Offset) const override;
 698
 699     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 700
 701     bool ExpandInlineAsm(CallInst *CI) const override;
 702
 703     ConstraintType
 704       getConstraintType(const std::string &Constraint) const override;
 705
 706     /// Examine constraint string and operand type and determine a weight value.
 707     /// The operand object must already have been set up with the operand type.
 708     ConstraintWeight
 709       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 710                                      const char *constraint) const override;
 711
 712     const char *LowerXConstraint(EVT ConstraintVT) const override;
 713
 714     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 715     /// add anything to Ops. If hasMemory is true it means one of the asm
 716     /// constraint of the inline asm instruction being processed is 'm'.
 717     void LowerAsmOperandForConstraint(SDValue Op,
 718                                       std::string &Constraint,
 719                                       std::vector<SDValue> &Ops,
 720                                       SelectionDAG &DAG) const override;
 721
 722     unsigned getInlineAsmMemConstraint(
 723         const std::string &ConstraintCode) const override {
 724       if (ConstraintCode == "i")
 725         return InlineAsm::Constraint_i;
 726       else if (ConstraintCode == "o")
 727         return InlineAsm::Constraint_o;
 728       else if (ConstraintCode == "v")
 729         return InlineAsm::Constraint_v;
 730       else if (ConstraintCode == "X")
 731         return InlineAsm::Constraint_X;
 732       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 733     }
 734
 735     /// Given a physical register constraint
 736     /// (e.g. {edx}), return the register number and the register class for the
 737     /// register.  This should only be used for C_Register constraints.  On
 738     /// error, this returns a register number of 0.
 739     std::pair<unsigned, const TargetRegisterClass *>
 740     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 741                                  const std::string &Constraint,
 742                                  MVT VT) const override;
 743
 744     /// Return true if the addressing mode represented
 745     /// by AM is legal for this target, for a load/store of the specified type.
 746     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 747                                unsigned AS) const override;
 748
 749     /// Return true if the specified immediate is legal
 750     /// icmp immediate, that is the target has icmp instructions which can
 751     /// compare a register against the immediate without having to materialize
 752     /// the immediate into a register.
 753     bool isLegalICmpImmediate(int64_t Imm) const override;
 754
 755     /// Return true if the specified immediate is legal
 756     /// add immediate, that is the target has add instructions which can
 757     /// add a register and the immediate without having to materialize
 758     /// the immediate into a register.
 759     bool isLegalAddImmediate(int64_t Imm) const override;
 760
 761     /// \brief Return the cost of the scaling factor used in the addressing
 762     /// mode represented by AM for this target, for a load/store
 763     /// of the specified type.
 764     /// If the AM is supported, the return value must be >= 0.
 765     /// If the AM is not supported, it returns a negative value.
 766     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 767                              unsigned AS) const override;
 768
 769     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 770
 771     /// Return true if it's free to truncate a value of
 772     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 773     /// register EAX to i16 by referencing its sub-register AX.
 774     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 775     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 776
 777     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 778
 779     /// Return true if any actual instruction that defines a
 780     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 781     /// register. This does not necessarily include registers defined in
 782     /// unknown ways, such as incoming arguments, or copies from unknown
 783     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 784     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 785     /// all instructions that define 32-bit values implicit zero-extend the
 786     /// result out to 64 bits.
 787     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 788     bool isZExtFree(EVT VT1, EVT VT2) const override;
 789     bool isZExtFree(SDValue Val, EVT VT2) const override;
 790
 791     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 792     /// extend node) is profitable.
 793     bool isVectorLoadExtDesirable(SDValue) const override;
 794
 795     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 796     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 797     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 798     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 799
 800     /// Return true if it's profitable to narrow
 801     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 802     /// from i32 to i8 but not from i32 to i16.
 803     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 804
 805     /// Returns true if the target can instruction select the
 806     /// specified FP immediate natively. If false, the legalizer will
 807     /// materialize the FP immediate as a load from a constant pool.
 808     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 809
 810     /// Targets can use this to indicate that they only support *some*
 811     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 812     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 813     /// be legal.
 814     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 815                             EVT VT) const override;
 816
 817     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 818     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 819     /// replace a VAND with a constant pool entry.
 820     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 821                                 EVT VT) const override;
 822
 823     /// If true, then instruction selection should
 824     /// seek to shrink the FP constant of the specified type to a smaller type
 825     /// in order to save space and / or reduce runtime.
 826     bool ShouldShrinkFPConstant(EVT VT) const override {
 827       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 828       // expensive than a straight movsd. On the other hand, it's important to
 829       // shrink long double fp constant since fldt is very slow.
 830       return !X86ScalarSSEf64 || VT == MVT::f80;
 831     }
 832
 833     /// Return true if we believe it is correct and profitable to reduce the
 834     /// load node to a smaller type.
 835     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 836                                EVT NewVT) const override;
 837
 838     /// Return true if the specified scalar FP type is computed in an SSE
 839     /// register, not on the X87 floating point stack.
 840     bool isScalarFPTypeInSSEReg(EVT VT) const {
 841       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 842       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 843     }
 844
 845     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 846     bool isTargetFTOL() const;
 847
 848     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 849     /// given type.
 850     bool isIntegerTypeFTOL(EVT VT) const {
 851       return isTargetFTOL() && VT == MVT::i64;
 852     }
 853
 854     /// \brief Returns true if it is beneficial to convert a load of a constant
 855     /// to just the constant itself.
 856     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 857                                            Type *Ty) const override;
 858
 859     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 860     /// with this index.
 861     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 862
 863     /// Intel processors have a unified instruction and data cache
 864     const char * getClearCacheBuiltinName() const override {
 865       return nullptr; // nothing to do, move along.
 866     }
 867
 868     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 869
 870     /// This method returns a target specific FastISel object,
 871     /// or null if the target does not support "fast" ISel.
 872     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 873                              const TargetLibraryInfo *libInfo) const override;
 874
 875     /// Return true if the target stores stack protector cookies at a fixed
 876     /// offset in some non-standard address space, and populates the address
 877     /// space and offset as appropriate.
 878     bool getStackCookieLocation(unsigned &AddressSpace,
 879                                 unsigned &Offset) const override;
 880
 881     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 882                       SelectionDAG &DAG) const;
 883
 884     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 885
 886     bool useLoadStackGuardNode() const override;
 887     /// \brief Customize the preferred legalization strategy for certain types.
 888     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 889
 890   protected:
 891     std::pair<const TargetRegisterClass *, uint8_t>
 892     findRepresentativeClass(const TargetRegisterInfo *TRI,
 893                             MVT VT) const override;
 894
 895   private:
 896     /// Keep a pointer to the X86Subtarget around so that we can
 897     /// make the right decision when generating code for different targets.
 898     const X86Subtarget *Subtarget;
 899     const DataLayout *TD;
 900
 901     /// Select between SSE or x87 floating point ops.
 902     /// When SSE is available, use it for f32 operations.
 903     /// When SSE2 is available, use it for f64 operations.
 904     bool X86ScalarSSEf32;
 905     bool X86ScalarSSEf64;
 906
 907     /// A list of legal FP immediates.
 908     std::vector<APFloat> LegalFPImmediates;
 909
 910     /// Indicate that this x86 target can instruction
 911     /// select the specified FP immediate natively.
 912     void addLegalFPImmediate(const APFloat& Imm) {
 913       LegalFPImmediates.push_back(Imm);
 914     }
 915
 916     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 917                             CallingConv::ID CallConv, bool isVarArg,
 918                             const SmallVectorImpl<ISD::InputArg> &Ins,
 919                             SDLoc dl, SelectionDAG &DAG,
 920                             SmallVectorImpl<SDValue> &InVals) const;
 921     SDValue LowerMemArgument(SDValue Chain,
 922                              CallingConv::ID CallConv,
 923                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 924                              SDLoc dl, SelectionDAG &DAG,
 925                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 926                               unsigned i) const;
 927     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 928                              SDLoc dl, SelectionDAG &DAG,
 929                              const CCValAssign &VA,
 930                              ISD::ArgFlagsTy Flags) const;
 931
 932     // Call lowering helpers.
 933
 934     /// Check whether the call is eligible for tail call optimization. Targets
 935     /// that want to do tail call optimization should implement this function.
 936     bool IsEligibleForTailCallOptimization(SDValue Callee,
 937                                            CallingConv::ID CalleeCC,
 938                                            bool isVarArg,
 939                                            bool isCalleeStructRet,
 940                                            bool isCallerStructRet,
 941                                            Type *RetTy,
 942                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 943                                     const SmallVectorImpl<SDValue> &OutVals,
 944                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 945                                            SelectionDAG& DAG) const;
 946     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 947     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 948                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 949                                 int FPDiff, SDLoc dl) const;
 950
 951     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 952                                          SelectionDAG &DAG) const;
 953
 954     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 955                                                bool isSigned,
 956                                                bool isReplace) const;
 957
 958     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 965
 966     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 970                                int64_t Offset, SelectionDAG &DAG) const;
 971     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 983                       SDLoc dl, SelectionDAG &DAG) const;
 984     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1003
1004     SDValue
1005       LowerFormalArguments(SDValue Chain,
1006                            CallingConv::ID CallConv, bool isVarArg,
1007                            const SmallVectorImpl<ISD::InputArg> &Ins,
1008                            SDLoc dl, SelectionDAG &DAG,
1009                            SmallVectorImpl<SDValue> &InVals) const override;
1010     SDValue LowerCall(CallLoweringInfo &CLI,
1011                       SmallVectorImpl<SDValue> &InVals) const override;
1012
1013     SDValue LowerReturn(SDValue Chain,
1014                         CallingConv::ID CallConv, bool isVarArg,
1015                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1016                         const SmallVectorImpl<SDValue> &OutVals,
1017                         SDLoc dl, SelectionDAG &DAG) const override;
1018
1019     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1020
1021     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1022
1023     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1024                                  ISD::NodeType ExtendKind) const override;
1025
1026     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1027                         bool isVarArg,
1028                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1029                         LLVMContext &Context) const override;
1030
1031     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1032
1033     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1034     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1035     TargetLoweringBase::AtomicRMWExpansionKind
1036     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1037
1038     LoadInst *
1039     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1040
1041     bool needsCmpXchgNb(const Type *MemType) const;
1042
1043     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1044     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1045     /// expand, the associated machine basic block, and the associated X86
1046     /// opcodes for reg/reg.
1047     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1048                                            MachineBasicBlock *MBB) const;
1049
1050     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1051     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1052     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1053                                                MachineBasicBlock *MBB) const;
1054
1055     // Utility function to emit the low-level va_arg code for X86-64.
1056     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1057                        MachineInstr *MI,
1058                        MachineBasicBlock *MBB) const;
1059
1060     /// Utility function to emit the xmm reg save portion of va_start.
1061     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1062                                                    MachineInstr *BInstr,
1063                                                    MachineBasicBlock *BB) const;
1064
1065     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1066                                          MachineBasicBlock *BB) const;
1067
1068     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1069                                               MachineBasicBlock *BB) const;
1070
1071     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1072                                             MachineBasicBlock *BB) const;
1073
1074     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1075                                           MachineBasicBlock *BB) const;
1076
1077     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1078                                           MachineBasicBlock *BB) const;
1079
1080     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1081                                         MachineBasicBlock *MBB) const;
1082
1083     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1084                                          MachineBasicBlock *MBB) const;
1085
1086     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1087                                      MachineBasicBlock *MBB) const;
1088
1089     /// Emit nodes that will be selected as "test Op0,Op0", or something
1090     /// equivalent, for use with the given x86 condition code.
1091     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1092                      SelectionDAG &DAG) const;
1093
1094     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1095     /// equivalent, for use with the given x86 condition code.
1096     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1097                     SelectionDAG &DAG) const;
1098
1099     /// Convert a comparison if required by the subtarget.
1100     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1101
1102     /// Use rsqrt* to speed up sqrt calculations.
1103     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1104                              unsigned &RefinementSteps,
1105                              bool &UseOneConstNR) const override;
1106
1107     /// Use rcp* to speed up fdiv calculations.
1108     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1109                              unsigned &RefinementSteps) const override;
1110
1111     /// Reassociate floating point divisions into multiply by reciprocal.
1112     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1113   };
1114
1115   namespace X86 {
1116     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1117                              const TargetLibraryInfo *libInfo);
1118   }
1119 }
1120
1121 #endif    // X86ISELLOWERING_H