lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VTRUNC - Vector integer truncate.
 258       VTRUNC,
 259
 260       // VTRUNC - Vector integer truncate with mask.
 261       VTRUNCM,
 262
 263       // VFPEXT - Vector FP extend.
 264       VFPEXT,
 265
 266       // VFPROUND - Vector FP round.
 267       VFPROUND,
 268
 269       // VSHL, VSRL - 128-bit vector logical left / right shift
 270       VSHLDQ, VSRLDQ,
 271
 272       // VSHL, VSRL, VSRA - Vector shift elements
 273       VSHL, VSRL, VSRA,
 274
 275       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 276       VSHLI, VSRLI, VSRAI,
 277
 278       // CMPP - Vector packed double/float comparison.
 279       CMPP,
 280
 281       // PCMP* - Vector integer comparisons.
 282       PCMPEQ, PCMPGT,
 283       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 284       PCMPEQM, PCMPGTM,
 285
 286       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 287       /// integer signed and unsigned data types.
 288       CMPM,
 289       CMPMU,
 290
 291       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 292       ADD, SUB, ADC, SBB, SMUL,
 293       INC, DEC, OR, XOR, AND,
 294
 295       BLSI,   // BLSI - Extract lowest set isolated bit
 296       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 297       BLSR,   // BLSR - Reset lowest set bit
 298       BZHI,   // BZHI - Zero high bits
 299       BEXTR,  // BEXTR - Bit field extract
 300
 301       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 302
 303       // MUL_IMM - X86 specific multiply by immediate.
 304       MUL_IMM,
 305
 306       // PTEST - Vector bitwise comparisons.
 307       PTEST,
 308
 309       // TESTP - Vector packed fp sign bitwise comparisons.
 310       TESTP,
 311
 312       // TESTM - Vector "test" in AVX-512, the result is in a mask vector.
 313       TESTM,
 314
 315       // OR/AND test for masks
 316       KORTEST,
 317       KTEST,
 318
 319       // Several flavors of instructions with vector shuffle behaviors.
 320       PALIGNR,
 321       PSHUFD,
 322       PSHUFHW,
 323       PSHUFLW,
 324       SHUFP,
 325       MOVDDUP,
 326       MOVSHDUP,
 327       MOVSLDUP,
 328       MOVLHPS,
 329       MOVLHPD,
 330       MOVHLPS,
 331       MOVLPS,
 332       MOVLPD,
 333       MOVSD,
 334       MOVSS,
 335       UNPCKL,
 336       UNPCKH,
 337       VPERMILP,
 338       VPERMV,
 339       VPERMV3,
 340       VPERMI,
 341       VPERM2X128,
 342       VBROADCAST,
 343       // masked broadcast
 344       VBROADCASTM,
 345
 346       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 347       PMULUDQ,
 348
 349       // FMA nodes
 350       FMADD,
 351       FNMADD,
 352       FMSUB,
 353       FNMSUB,
 354       FMADDSUB,
 355       FMSUBADD,
 356
 357       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 358       // according to %al. An operator is needed so that this can be expanded
 359       // with control flow.
 360       VASTART_SAVE_XMM_REGS,
 361
 362       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 363       WIN_ALLOCA,
 364
 365       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 366       // segmented stacks. Check if the current stacklet has enough space, and
 367       // falls back to heap allocation if not.
 368       SEG_ALLOCA,
 369
 370       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 371       WIN_FTOL,
 372
 373       // Memory barrier
 374       MEMBARRIER,
 375       MFENCE,
 376       SFENCE,
 377       LFENCE,
 378
 379       // FNSTSW16r - Store FP status word into i16 register.
 380       FNSTSW16r,
 381
 382       // SAHF - Store contents of %ah into %eflags.
 383       SAHF,
 384
 385       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 386       RDRAND,
 387
 388       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 389       // indicate whether it is valid in CF.
 390       RDSEED,
 391
 392       // PCMP*STRI
 393       PCMPISTRI,
 394       PCMPESTRI,
 395
 396       // XTEST - Test if in transactional execution.
 397       XTEST,
 398
 399       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 400       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 401       // Atomic 64-bit binary operations.
 402       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 403       ATOMSUB64_DAG,
 404       ATOMOR64_DAG,
 405       ATOMXOR64_DAG,
 406       ATOMAND64_DAG,
 407       ATOMNAND64_DAG,
 408       ATOMMAX64_DAG,
 409       ATOMMIN64_DAG,
 410       ATOMUMAX64_DAG,
 411       ATOMUMIN64_DAG,
 412       ATOMSWAP64_DAG,
 413
 414       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 415       LCMPXCHG_DAG,
 416       LCMPXCHG8_DAG,
 417       LCMPXCHG16_DAG,
 418
 419       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 420       VZEXT_LOAD,
 421
 422       // FNSTCW16m - Store FP control world into i16 memory.
 423       FNSTCW16m,
 424
 425       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 426       /// integer destination in memory and a FP reg source.  This corresponds
 427       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 428       /// has two inputs (token chain and address) and two outputs (int value
 429       /// and token chain).
 430       FP_TO_INT16_IN_MEM,
 431       FP_TO_INT32_IN_MEM,
 432       FP_TO_INT64_IN_MEM,
 433
 434       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 435       /// integer source in memory and FP reg result.  This corresponds to the
 436       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 437       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 438       /// also produces a flag).
 439       FILD,
 440       FILD_FLAG,
 441
 442       /// FLD - This instruction implements an extending load to FP stack slots.
 443       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 444       /// operand, ptr to load from, and a ValueType node indicating the type
 445       /// to load to.
 446       FLD,
 447
 448       /// FST - This instruction implements a truncating store to FP stack
 449       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 450       /// chain operand, value to store, address, and a ValueType to store it
 451       /// as.
 452       FST,
 453
 454       /// VAARG_64 - This instruction grabs the address of the next argument
 455       /// from a va_list. (reads and modifies the va_list in memory)
 456       VAARG_64
 457
 458       // WARNING: Do not add anything in the end unless you want the node to
 459       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 460       // thought as target memory ops!
 461     };
 462   }
 463
 464   /// Define some predicates that are used for node matching.
 465   namespace X86 {
 466     /// isVEXTRACT128Index - Return true if the specified
 467     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 468     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 469     bool isVEXTRACT128Index(SDNode *N);
 470
 471     /// isVINSERT128Index - Return true if the specified
 472     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 473     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 474     bool isVINSERT128Index(SDNode *N);
 475
 476     /// isVEXTRACT256Index - Return true if the specified
 477     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 478     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 479     bool isVEXTRACT256Index(SDNode *N);
 480
 481     /// isVINSERT256Index - Return true if the specified
 482     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 483     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 484     bool isVINSERT256Index(SDNode *N);
 485
 486     /// getExtractVEXTRACT128Immediate - Return the appropriate
 487     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 488     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 489     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 490
 491     /// getInsertVINSERT128Immediate - Return the appropriate
 492     /// immediate to insert at the specified INSERT_SUBVECTOR index
 493     /// with VINSERTF128, VINSERT128 instructions.
 494     unsigned getInsertVINSERT128Immediate(SDNode *N);
 495
 496     /// getExtractVEXTRACT256Immediate - Return the appropriate
 497     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 498     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 499     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 500
 501     /// getInsertVINSERT256Immediate - Return the appropriate
 502     /// immediate to insert at the specified INSERT_SUBVECTOR index
 503     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 504     unsigned getInsertVINSERT256Immediate(SDNode *N);
 505
 506     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 507     /// constant +0.0.
 508     bool isZeroNode(SDValue Elt);
 509
 510     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 511     /// fit into displacement field of the instruction.
 512     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 513                                       bool hasSymbolicDisplacement = true);
 514
 515
 516     /// isCalleePop - Determines whether the callee is required to pop its
 517     /// own arguments. Callee pop is necessary to support tail calls.
 518     bool isCalleePop(CallingConv::ID CallingConv,
 519                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 520   }
 521
 522   //===--------------------------------------------------------------------===//
 523   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 524   class X86TargetLowering : public TargetLowering {
 525   public:
 526     explicit X86TargetLowering(X86TargetMachine &TM);
 527
 528     virtual unsigned getJumpTableEncoding() const;
 529
 530     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 531
 532     virtual const MCExpr *
 533     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 534                               const MachineBasicBlock *MBB, unsigned uid,
 535                               MCContext &Ctx) const;
 536
 537     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 538     /// jumptable.
 539     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 540                                              SelectionDAG &DAG) const;
 541     virtual const MCExpr *
 542     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 543                                  unsigned JTI, MCContext &Ctx) const;
 544
 545     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 546     /// function arguments in the caller parameter area. For X86, aggregates
 547     /// that contains are placed at 16-byte boundaries while the rest are at
 548     /// 4-byte boundaries.
 549     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 550
 551     /// getOptimalMemOpType - Returns the target specific optimal type for load
 552     /// and store operations as a result of memset, memcpy, and memmove
 553     /// lowering. If DstAlign is zero that means it's safe to destination
 554     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 555     /// means there isn't a need to check it against alignment requirement,
 556     /// probably because the source does not need to be loaded. If 'IsMemset' is
 557     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 558     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 559     /// source is constant so it does not need to be loaded.
 560     /// It returns EVT::Other if the type should be determined using generic
 561     /// target-independent logic.
 562     virtual EVT
 563     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 564                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 565                         MachineFunction &MF) const;
 566
 567     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 568     /// specified type to expand memcpy / memset inline. This is mostly true
 569     /// for all types except for some special cases. For example, on X86
 570     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 571     /// also does type conversion. Note the specified type doesn't have to be
 572     /// legal as the hook is used before type legalization.
 573     virtual bool isSafeMemOpType(MVT VT) const;
 574
 575     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 576     /// unaligned memory accesses. of the specified type. Returns whether it
 577     /// is "fast" by reference in the second argument.
 578     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 579
 580     /// LowerOperation - Provide custom lowering hooks for some operations.
 581     ///
 582     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 583
 584     /// ReplaceNodeResults - Replace the results of node with an illegal result
 585     /// type with new values built out of custom code.
 586     ///
 587     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 588                                     SelectionDAG &DAG) const;
 589
 590
 591     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 592
 593     /// isTypeDesirableForOp - Return true if the target has native support for
 594     /// the specified value type and it is 'desirable' to use the type for the
 595     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 596     /// instruction encodings are longer and some i16 instructions are slow.
 597     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 598
 599     /// isTypeDesirable - Return true if the target has native support for the
 600     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 601     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 602     /// and some i16 instructions are slow.
 603     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 604
 605     virtual MachineBasicBlock *
 606       EmitInstrWithCustomInserter(MachineInstr *MI,
 607                                   MachineBasicBlock *MBB) const;
 608
 609
 610     /// getTargetNodeName - This method returns the name of a target specific
 611     /// DAG node.
 612     virtual const char *getTargetNodeName(unsigned Opcode) const;
 613
 614     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 615     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 616
 617     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 618     /// in Mask are known to be either zero or one and return them in the
 619     /// KnownZero/KnownOne bitsets.
 620     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 621                                                 APInt &KnownZero,
 622                                                 APInt &KnownOne,
 623                                                 const SelectionDAG &DAG,
 624                                                 unsigned Depth = 0) const;
 625
 626     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 627     // operation that are sign bits.
 628     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 629                                                      unsigned Depth) const;
 630
 631     virtual bool
 632     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 633
 634     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 635
 636     virtual bool ExpandInlineAsm(CallInst *CI) const;
 637
 638     ConstraintType getConstraintType(const std::string &Constraint) const;
 639
 640     /// Examine constraint string and operand type and determine a weight value.
 641     /// The operand object must already have been set up with the operand type.
 642     virtual ConstraintWeight getSingleConstraintMatchWeight(
 643       AsmOperandInfo &info, const char *constraint) const;
 644
 645     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 646
 647     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 648     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 649     /// true it means one of the asm constraint of the inline asm instruction
 650     /// being processed is 'm'.
 651     virtual void LowerAsmOperandForConstraint(SDValue Op,
 652                                               std::string &Constraint,
 653                                               std::vector<SDValue> &Ops,
 654                                               SelectionDAG &DAG) const;
 655
 656     /// getRegForInlineAsmConstraint - Given a physical register constraint
 657     /// (e.g. {edx}), return the register number and the register class for the
 658     /// register.  This should only be used for C_Register constraints.  On
 659     /// error, this returns a register number of 0.
 660     std::pair<unsigned, const TargetRegisterClass*>
 661       getRegForInlineAsmConstraint(const std::string &Constraint,
 662                                    MVT VT) const;
 663
 664     /// isLegalAddressingMode - Return true if the addressing mode represented
 665     /// by AM is legal for this target, for a load/store of the specified type.
 666     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 667
 668     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 669     /// icmp immediate, that is the target has icmp instructions which can
 670     /// compare a register against the immediate without having to materialize
 671     /// the immediate into a register.
 672     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 673
 674     /// isLegalAddImmediate - Return true if the specified immediate is legal
 675     /// add immediate, that is the target has add instructions which can
 676     /// add a register and the immediate without having to materialize
 677     /// the immediate into a register.
 678     virtual bool isLegalAddImmediate(int64_t Imm) const;
 679
 680     /// isTruncateFree - Return true if it's free to truncate a value of
 681     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 682     /// register EAX to i16 by referencing its sub-register AX.
 683     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 684     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 685
 686     virtual bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const;
 687
 688     /// isZExtFree - Return true if any actual instruction that defines a
 689     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 690     /// register. This does not necessarily include registers defined in
 691     /// unknown ways, such as incoming arguments, or copies from unknown
 692     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 693     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 694     /// all instructions that define 32-bit values implicit zero-extend the
 695     /// result out to 64 bits.
 696     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 697     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 698     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 699
 700     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 701     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 702     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 703     /// expanded to fmul + fadd.
 704     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 705
 706     /// isNarrowingProfitable - Return true if it's profitable to narrow
 707     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 708     /// from i32 to i8 but not from i32 to i16.
 709     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 710
 711     /// isFPImmLegal - Returns true if the target can instruction select the
 712     /// specified FP immediate natively. If false, the legalizer will
 713     /// materialize the FP immediate as a load from a constant pool.
 714     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 715
 716     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 717     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 718     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 719     /// values are assumed to be legal.
 720     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 721                                     EVT VT) const;
 722
 723     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 724     /// used by Targets can use this to indicate if there is a suitable
 725     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 726     /// pool entry.
 727     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 728                                         EVT VT) const;
 729
 730     /// ShouldShrinkFPConstant - If true, then instruction selection should
 731     /// seek to shrink the FP constant of the specified type to a smaller type
 732     /// in order to save space and / or reduce runtime.
 733     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 734       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 735       // expensive than a straight movsd. On the other hand, it's important to
 736       // shrink long double fp constant since fldt is very slow.
 737       return !X86ScalarSSEf64 || VT == MVT::f80;
 738     }
 739
 740     const X86Subtarget* getSubtarget() const {
 741       return Subtarget;
 742     }
 743
 744     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 745     /// computed in an SSE register, not on the X87 floating point stack.
 746     bool isScalarFPTypeInSSEReg(EVT VT) const {
 747       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 748       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 749     }
 750
 751     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 752     /// for fptoui.
 753     bool isTargetFTOL() const {
 754       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 755     }
 756
 757     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 758     /// used for fptoui to the given type.
 759     bool isIntegerTypeFTOL(EVT VT) const {
 760       return isTargetFTOL() && VT == MVT::i64;
 761     }
 762
 763     /// createFastISel - This method returns a target specific FastISel object,
 764     /// or null if the target does not support "fast" ISel.
 765     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 766                                      const TargetLibraryInfo *libInfo) const;
 767
 768     /// getStackCookieLocation - Return true if the target stores stack
 769     /// protector cookies at a fixed offset in some non-standard address
 770     /// space, and populates the address space and offset as
 771     /// appropriate.
 772     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 773
 774     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 775                       SelectionDAG &DAG) const;
 776
 777     /// \brief Reset the operation actions based on target options.
 778     virtual void resetOperationActions();
 779
 780   protected:
 781     std::pair<const TargetRegisterClass*, uint8_t>
 782     findRepresentativeClass(MVT VT) const;
 783
 784   private:
 785     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 786     /// make the right decision when generating code for different targets.
 787     const X86Subtarget *Subtarget;
 788     const DataLayout *TD;
 789
 790     /// Used to store the TargetOptions so that we don't waste time resetting
 791     /// the operation actions unless we have to.
 792     TargetOptions TO;
 793
 794     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 795     /// floating point ops.
 796     /// When SSE is available, use it for f32 operations.
 797     /// When SSE2 is available, use it for f64 operations.
 798     bool X86ScalarSSEf32;
 799     bool X86ScalarSSEf64;
 800
 801     /// LegalFPImmediates - A list of legal fp immediates.
 802     std::vector<APFloat> LegalFPImmediates;
 803
 804     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 805     /// select the specified FP immediate natively.
 806     void addLegalFPImmediate(const APFloat& Imm) {
 807       LegalFPImmediates.push_back(Imm);
 808     }
 809
 810     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 811                             CallingConv::ID CallConv, bool isVarArg,
 812                             const SmallVectorImpl<ISD::InputArg> &Ins,
 813                             SDLoc dl, SelectionDAG &DAG,
 814                             SmallVectorImpl<SDValue> &InVals) const;
 815     SDValue LowerMemArgument(SDValue Chain,
 816                              CallingConv::ID CallConv,
 817                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 818                              SDLoc dl, SelectionDAG &DAG,
 819                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 820                               unsigned i) const;
 821     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 822                              SDLoc dl, SelectionDAG &DAG,
 823                              const CCValAssign &VA,
 824                              ISD::ArgFlagsTy Flags) const;
 825
 826     // Call lowering helpers.
 827
 828     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 829     /// for tail call optimization. Targets which want to do tail call
 830     /// optimization should implement this function.
 831     bool IsEligibleForTailCallOptimization(SDValue Callee,
 832                                            CallingConv::ID CalleeCC,
 833                                            bool isVarArg,
 834                                            bool isCalleeStructRet,
 835                                            bool isCallerStructRet,
 836                                            Type *RetTy,
 837                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 838                                     const SmallVectorImpl<SDValue> &OutVals,
 839                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 840                                            SelectionDAG& DAG) const;
 841     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 842     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 843                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 844                                 int FPDiff, SDLoc dl) const;
 845
 846     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 847                                          SelectionDAG &DAG) const;
 848
 849     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 850                                                bool isSigned,
 851                                                bool isReplace) const;
 852
 853     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 861                                int64_t Offset, SelectionDAG &DAG) const;
 862     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 878                       SDLoc dl, SelectionDAG &DAG) const;
 879     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 896
 897     virtual SDValue
 898       LowerFormalArguments(SDValue Chain,
 899                            CallingConv::ID CallConv, bool isVarArg,
 900                            const SmallVectorImpl<ISD::InputArg> &Ins,
 901                            SDLoc dl, SelectionDAG &DAG,
 902                            SmallVectorImpl<SDValue> &InVals) const;
 903     virtual SDValue
 904       LowerCall(CallLoweringInfo &CLI,
 905                 SmallVectorImpl<SDValue> &InVals) const;
 906
 907     virtual SDValue
 908       LowerReturn(SDValue Chain,
 909                   CallingConv::ID CallConv, bool isVarArg,
 910                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 911                   const SmallVectorImpl<SDValue> &OutVals,
 912                   SDLoc dl, SelectionDAG &DAG) const;
 913
 914     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 915
 916     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 917
 918     virtual MVT
 919     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 920
 921     virtual bool
 922     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 923                    bool isVarArg,
 924                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 925                    LLVMContext &Context) const;
 926
 927     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 928     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 929     /// expand, the associated machine basic block, and the associated X86
 930     /// opcodes for reg/reg.
 931     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 932                                            MachineBasicBlock *MBB) const;
 933
 934     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 935     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 936     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 937                                                MachineBasicBlock *MBB) const;
 938
 939     // Utility function to emit the low-level va_arg code for X86-64.
 940     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 941                        MachineInstr *MI,
 942                        MachineBasicBlock *MBB) const;
 943
 944     /// Utility function to emit the xmm reg save portion of va_start.
 945     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 946                                                    MachineInstr *BInstr,
 947                                                    MachineBasicBlock *BB) const;
 948
 949     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 950                                          MachineBasicBlock *BB) const;
 951
 952     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 953                                               MachineBasicBlock *BB) const;
 954
 955     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 956                                             MachineBasicBlock *BB,
 957                                             bool Is64Bit) const;
 958
 959     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 960                                           MachineBasicBlock *BB) const;
 961
 962     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 963                                           MachineBasicBlock *BB) const;
 964
 965     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 966                                         MachineBasicBlock *MBB) const;
 967
 968     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 969                                          MachineBasicBlock *MBB) const;
 970
 971     /// Emit nodes that will be selected as "test Op0,Op0", or something
 972     /// equivalent, for use with the given x86 condition code.
 973     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 974
 975     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 976     /// equivalent, for use with the given x86 condition code.
 977     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 978                     SelectionDAG &DAG) const;
 979
 980     /// Convert a comparison if required by the subtarget.
 981     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 982   };
 983
 984   namespace X86 {
 985     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 986                              const TargetLibraryInfo *libInfo);
 987   }
 988 }
 989
 990 #endif    // X86ISELLOWERING_H