lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26 #include "llvm/Target/TargetTransformImpl.h"
  27
  28 namespace llvm {
  29   namespace X86ISD {
  30     // X86 Specific DAG Nodes
  31     enum NodeType {
  32       // Start the numbering where the builtin ops leave off.
  33       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  34
  35       /// BSF - Bit scan forward.
  36       /// BSR - Bit scan reverse.
  37       BSF,
  38       BSR,
  39
  40       /// SHLD, SHRD - Double shift instructions. These correspond to
  41       /// X86::SHLDxx and X86::SHRDxx instructions.
  42       SHLD,
  43       SHRD,
  44
  45       /// FAND - Bitwise logical AND of floating point values. This corresponds
  46       /// to X86::ANDPS or X86::ANDPD.
  47       FAND,
  48
  49       /// FOR - Bitwise logical OR of floating point values. This corresponds
  50       /// to X86::ORPS or X86::ORPD.
  51       FOR,
  52
  53       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  54       /// to X86::XORPS or X86::XORPD.
  55       FXOR,
  56
  57       /// FSRL - Bitwise logical right shift of floating point values. These
  58       /// corresponds to X86::PSRLDQ.
  59       FSRL,
  60
  61       /// CALL - These operations represent an abstract X86 call
  62       /// instruction, which includes a bunch of information.  In particular the
  63       /// operands of these node are:
  64       ///
  65       ///     #0 - The incoming token chain
  66       ///     #1 - The callee
  67       ///     #2 - The number of arg bytes the caller pushes on the stack.
  68       ///     #3 - The number of arg bytes the callee pops off the stack.
  69       ///     #4 - The value to pass in AL/AX/EAX (optional)
  70       ///     #5 - The value to pass in DL/DX/EDX (optional)
  71       ///
  72       /// The result values of these nodes are:
  73       ///
  74       ///     #0 - The outgoing token chain
  75       ///     #1 - The first register result value (optional)
  76       ///     #2 - The second register result value (optional)
  77       ///
  78       CALL,
  79
  80       /// RDTSC_DAG - This operation implements the lowering for
  81       /// readcyclecounter
  82       RDTSC_DAG,
  83
  84       /// X86 compare and logical compare instructions.
  85       CMP, COMI, UCOMI,
  86
  87       /// X86 bit-test instructions.
  88       BT,
  89
  90       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  91       /// operand, usually produced by a CMP instruction.
  92       SETCC,
  93
  94       // Same as SETCC except it's materialized with a sbb and the value is all
  95       // one's or all zero's.
  96       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  97
  98       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  99       /// Operands are two FP values to compare; result is a mask of
 100       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 101       FSETCCss, FSETCCsd,
 102
 103       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 104       /// result in an integer GPR.  Needs masking for scalar result.
 105       FGETSIGNx86,
 106
 107       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 108       /// to select from. Operand 2 is the condition code, and operand 3 is the
 109       /// flag operand produced by a CMP or TEST instruction. It also writes a
 110       /// flag result.
 111       CMOV,
 112
 113       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 114       /// is the block to branch if condition is true, operand 2 is the
 115       /// condition code, and operand 3 is the flag operand produced by a CMP
 116       /// or TEST instruction.
 117       BRCOND,
 118
 119       /// Return with a flag operand. Operand 0 is the chain operand, operand
 120       /// 1 is the number of bytes of stack to pop.
 121       RET_FLAG,
 122
 123       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 124       REP_STOS,
 125
 126       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 127       REP_MOVS,
 128
 129       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 130       /// at function entry, used for PIC code.
 131       GlobalBaseReg,
 132
 133       /// Wrapper - A wrapper node for TargetConstantPool,
 134       /// TargetExternalSymbol, and TargetGlobalAddress.
 135       Wrapper,
 136
 137       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 138       /// relative displacements.
 139       WrapperRIP,
 140
 141       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 142       /// to an MMX vector.  If you think this is too close to the previous
 143       /// mnemonic, so do I; blame Intel.
 144       MOVDQ2Q,
 145
 146       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 147       /// vector to a GPR.
 148       MMX_MOVD2W,
 149
 150       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 151       /// i32, corresponds to X86::PEXTRB.
 152       PEXTRB,
 153
 154       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 155       /// i32, corresponds to X86::PEXTRW.
 156       PEXTRW,
 157
 158       /// INSERTPS - Insert any element of a 4 x float vector into any element
 159       /// of a destination 4 x floatvector.
 160       INSERTPS,
 161
 162       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 163       /// corresponds to X86::PINSRB.
 164       PINSRB,
 165
 166       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 167       /// corresponds to X86::PINSRW.
 168       PINSRW, MMX_PINSRW,
 169
 170       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 171       PSHUFB,
 172
 173       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 174       ANDNP,
 175
 176       /// PSIGN - Copy integer sign.
 177       PSIGN,
 178
 179       /// BLENDV - Blend where the selector is a register.
 180       BLENDV,
 181
 182       /// BLENDI - Blend where the selector is an immediate.
 183       BLENDI,
 184
 185       /// HADD - Integer horizontal add.
 186       HADD,
 187
 188       /// HSUB - Integer horizontal sub.
 189       HSUB,
 190
 191       /// FHADD - Floating point horizontal add.
 192       FHADD,
 193
 194       /// FHSUB - Floating point horizontal sub.
 195       FHSUB,
 196
 197       /// FMAX, FMIN - Floating point max and min.
 198       ///
 199       FMAX, FMIN,
 200
 201       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 202       FMAXC, FMINC,
 203
 204       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 205       /// approximation.  Note that these typically require refinement
 206       /// in order to obtain suitable precision.
 207       FRSQRT, FRCP,
 208
 209       // TLSADDR - Thread Local Storage.
 210       TLSADDR,
 211
 212       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 213       // of the TLS block for the current module.
 214       TLSBASEADDR,
 215
 216       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 217       // thunk at the address from an earlier relocation.
 218       TLSCALL,
 219
 220       // EH_RETURN - Exception Handling helpers.
 221       EH_RETURN,
 222
 223       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 224       EH_SJLJ_SETJMP,
 225
 226       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 227       EH_SJLJ_LONGJMP,
 228
 229       /// TC_RETURN - Tail call return.
 230       ///   operand #0 chain
 231       ///   operand #1 callee (register or absolute)
 232       ///   operand #2 stack adjustment
 233       ///   operand #3 optional in flag
 234       TC_RETURN,
 235
 236       // VZEXT_MOVL - Vector move low and zero extend.
 237       VZEXT_MOVL,
 238
 239       // VSEXT_MOVL - Vector move low and sign extend.
 240       VSEXT_MOVL,
 241
 242       // VZEXT - Vector integer zero-extend.
 243       VZEXT,
 244
 245       // VSEXT - Vector integer signed-extend.
 246       VSEXT,
 247
 248       // VFPEXT - Vector FP extend.
 249       VFPEXT,
 250
 251       // VFPROUND - Vector FP round.
 252       VFPROUND,
 253
 254       // VSHL, VSRL - 128-bit vector logical left / right shift
 255       VSHLDQ, VSRLDQ,
 256
 257       // VSHL, VSRL, VSRA - Vector shift elements
 258       VSHL, VSRL, VSRA,
 259
 260       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 261       VSHLI, VSRLI, VSRAI,
 262
 263       // CMPP - Vector packed double/float comparison.
 264       CMPP,
 265
 266       // PCMP* - Vector integer comparisons.
 267       PCMPEQ, PCMPGT,
 268
 269       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 270       ADD, SUB, ADC, SBB, SMUL,
 271       INC, DEC, OR, XOR, AND,
 272
 273       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 274
 275       BLSI,   // BLSI - Extract lowest set isolated bit
 276       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 277       BLSR,   // BLSR - Reset lowest set bit
 278
 279       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 280
 281       // MUL_IMM - X86 specific multiply by immediate.
 282       MUL_IMM,
 283
 284       // PTEST - Vector bitwise comparisons
 285       PTEST,
 286
 287       // TESTP - Vector packed fp sign bitwise comparisons
 288       TESTP,
 289
 290       // Several flavors of instructions with vector shuffle behaviors.
 291       PALIGN,
 292       PSHUFD,
 293       PSHUFHW,
 294       PSHUFLW,
 295       SHUFP,
 296       MOVDDUP,
 297       MOVSHDUP,
 298       MOVSLDUP,
 299       MOVLHPS,
 300       MOVLHPD,
 301       MOVHLPS,
 302       MOVLPS,
 303       MOVLPD,
 304       MOVSD,
 305       MOVSS,
 306       UNPCKL,
 307       UNPCKH,
 308       VPERMILP,
 309       VPERMV,
 310       VPERMI,
 311       VPERM2X128,
 312       VBROADCAST,
 313
 314       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 315       PMULUDQ,
 316
 317       // FMA nodes
 318       FMADD,
 319       FNMADD,
 320       FMSUB,
 321       FNMSUB,
 322       FMADDSUB,
 323       FMSUBADD,
 324
 325       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 326       // according to %al. An operator is needed so that this can be expanded
 327       // with control flow.
 328       VASTART_SAVE_XMM_REGS,
 329
 330       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 331       WIN_ALLOCA,
 332
 333       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 334       // segmented stacks. Check if the current stacklet has enough space, and
 335       // falls back to heap allocation if not.
 336       SEG_ALLOCA,
 337
 338       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 339       WIN_FTOL,
 340
 341       // Memory barrier
 342       MEMBARRIER,
 343       MFENCE,
 344       SFENCE,
 345       LFENCE,
 346
 347       // FNSTSW16r - Store FP status word into i16 register.
 348       FNSTSW16r,
 349
 350       // SAHF - Store contents of %ah into %eflags.
 351       SAHF,
 352
 353       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 354       RDRAND,
 355
 356       // PCMP*STRI
 357       PCMPISTRI,
 358       PCMPESTRI,
 359
 360       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 361       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 362       // Atomic 64-bit binary operations.
 363       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 364       ATOMSUB64_DAG,
 365       ATOMOR64_DAG,
 366       ATOMXOR64_DAG,
 367       ATOMAND64_DAG,
 368       ATOMNAND64_DAG,
 369       ATOMMAX64_DAG,
 370       ATOMMIN64_DAG,
 371       ATOMUMAX64_DAG,
 372       ATOMUMIN64_DAG,
 373       ATOMSWAP64_DAG,
 374
 375       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 376       LCMPXCHG_DAG,
 377       LCMPXCHG8_DAG,
 378       LCMPXCHG16_DAG,
 379
 380       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 381       VZEXT_LOAD,
 382
 383       // FNSTCW16m - Store FP control world into i16 memory.
 384       FNSTCW16m,
 385
 386       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 387       /// integer destination in memory and a FP reg source.  This corresponds
 388       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 389       /// has two inputs (token chain and address) and two outputs (int value
 390       /// and token chain).
 391       FP_TO_INT16_IN_MEM,
 392       FP_TO_INT32_IN_MEM,
 393       FP_TO_INT64_IN_MEM,
 394
 395       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 396       /// integer source in memory and FP reg result.  This corresponds to the
 397       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 398       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 399       /// also produces a flag).
 400       FILD,
 401       FILD_FLAG,
 402
 403       /// FLD - This instruction implements an extending load to FP stack slots.
 404       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 405       /// operand, ptr to load from, and a ValueType node indicating the type
 406       /// to load to.
 407       FLD,
 408
 409       /// FST - This instruction implements a truncating store to FP stack
 410       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 411       /// chain operand, value to store, address, and a ValueType to store it
 412       /// as.
 413       FST,
 414
 415       /// VAARG_64 - This instruction grabs the address of the next argument
 416       /// from a va_list. (reads and modifies the va_list in memory)
 417       VAARG_64
 418
 419       // WARNING: Do not add anything in the end unless you want the node to
 420       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 421       // thought as target memory ops!
 422     };
 423   }
 424
 425   /// Define some predicates that are used for node matching.
 426   namespace X86 {
 427     /// isVEXTRACTF128Index - Return true if the specified
 428     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 429     /// suitable for input to VEXTRACTF128.
 430     bool isVEXTRACTF128Index(SDNode *N);
 431
 432     /// isVINSERTF128Index - Return true if the specified
 433     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 434     /// suitable for input to VINSERTF128.
 435     bool isVINSERTF128Index(SDNode *N);
 436
 437     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 438     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 439     /// with VEXTRACTF128 instructions.
 440     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 441
 442     /// getInsertVINSERTF128Immediate - Return the appropriate
 443     /// immediate to insert at the specified INSERT_SUBVECTOR index
 444     /// with VINSERTF128 instructions.
 445     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 446
 447     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 448     /// constant +0.0.
 449     bool isZeroNode(SDValue Elt);
 450
 451     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 452     /// fit into displacement field of the instruction.
 453     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 454                                       bool hasSymbolicDisplacement = true);
 455
 456
 457     /// isCalleePop - Determines whether the callee is required to pop its
 458     /// own arguments. Callee pop is necessary to support tail calls.
 459     bool isCalleePop(CallingConv::ID CallingConv,
 460                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 461   }
 462
 463   //===--------------------------------------------------------------------===//
 464   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 465   class X86TargetLowering : public TargetLowering {
 466   public:
 467     explicit X86TargetLowering(X86TargetMachine &TM);
 468
 469     virtual unsigned getJumpTableEncoding() const;
 470
 471     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 472
 473     virtual const MCExpr *
 474     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 475                               const MachineBasicBlock *MBB, unsigned uid,
 476                               MCContext &Ctx) const;
 477
 478     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 479     /// jumptable.
 480     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 481                                              SelectionDAG &DAG) const;
 482     virtual const MCExpr *
 483     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 484                                  unsigned JTI, MCContext &Ctx) const;
 485
 486     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 487     /// function arguments in the caller parameter area. For X86, aggregates
 488     /// that contains are placed at 16-byte boundaries while the rest are at
 489     /// 4-byte boundaries.
 490     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 491
 492     /// getOptimalMemOpType - Returns the target specific optimal type for load
 493     /// and store operations as a result of memset, memcpy, and memmove
 494     /// lowering. If DstAlign is zero that means it's safe to destination
 495     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 496     /// means there isn't a need to check it against alignment requirement,
 497     /// probably because the source does not need to be loaded. If
 498     /// 'IsZeroVal' is true, that means it's safe to return a
 499     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 500     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 501     /// constant so it does not need to be loaded.
 502     /// It returns EVT::Other if the type should be determined using generic
 503     /// target-independent logic.
 504     virtual EVT
 505     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 506                         bool IsZeroVal, bool MemcpyStrSrc,
 507                         MachineFunction &MF) const;
 508
 509     /// isLegalMemOpType - Returns true if it's legal to use load / store of the
 510     /// specified type to expand memcpy / memset inline. This is mostly true
 511     /// for legal types except for some special cases. For example, on X86
 512     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 513     /// also does type conversion.
 514     virtual bool isLegalMemOpType(MVT VT) const;
 515
 516     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 517     /// unaligned memory accesses. of the specified type. Returns whether it
 518     /// is "fast" by reference in the second argument.
 519     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 520
 521     /// LowerOperation - Provide custom lowering hooks for some operations.
 522     ///
 523     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 524
 525     /// ReplaceNodeResults - Replace the results of node with an illegal result
 526     /// type with new values built out of custom code.
 527     ///
 528     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 529                                     SelectionDAG &DAG) const;
 530
 531
 532     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 533
 534     /// isTypeDesirableForOp - Return true if the target has native support for
 535     /// the specified value type and it is 'desirable' to use the type for the
 536     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 537     /// instruction encodings are longer and some i16 instructions are slow.
 538     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 539
 540     /// isTypeDesirable - Return true if the target has native support for the
 541     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 542     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 543     /// and some i16 instructions are slow.
 544     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 545
 546     virtual MachineBasicBlock *
 547       EmitInstrWithCustomInserter(MachineInstr *MI,
 548                                   MachineBasicBlock *MBB) const;
 549
 550
 551     /// getTargetNodeName - This method returns the name of a target specific
 552     /// DAG node.
 553     virtual const char *getTargetNodeName(unsigned Opcode) const;
 554
 555     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 556     virtual EVT getSetCCResultType(EVT VT) const;
 557
 558     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 559     /// in Mask are known to be either zero or one and return them in the
 560     /// KnownZero/KnownOne bitsets.
 561     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 562                                                 APInt &KnownZero,
 563                                                 APInt &KnownOne,
 564                                                 const SelectionDAG &DAG,
 565                                                 unsigned Depth = 0) const;
 566
 567     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 568     // operation that are sign bits.
 569     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 570                                                      unsigned Depth) const;
 571
 572     virtual bool
 573     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 574
 575     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 576
 577     virtual bool ExpandInlineAsm(CallInst *CI) const;
 578
 579     ConstraintType getConstraintType(const std::string &Constraint) const;
 580
 581     /// Examine constraint string and operand type and determine a weight value.
 582     /// The operand object must already have been set up with the operand type.
 583     virtual ConstraintWeight getSingleConstraintMatchWeight(
 584       AsmOperandInfo &info, const char *constraint) const;
 585
 586     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 587
 588     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 589     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 590     /// true it means one of the asm constraint of the inline asm instruction
 591     /// being processed is 'm'.
 592     virtual void LowerAsmOperandForConstraint(SDValue Op,
 593                                               std::string &Constraint,
 594                                               std::vector<SDValue> &Ops,
 595                                               SelectionDAG &DAG) const;
 596
 597     /// getRegForInlineAsmConstraint - Given a physical register constraint
 598     /// (e.g. {edx}), return the register number and the register class for the
 599     /// register.  This should only be used for C_Register constraints.  On
 600     /// error, this returns a register number of 0.
 601     std::pair<unsigned, const TargetRegisterClass*>
 602       getRegForInlineAsmConstraint(const std::string &Constraint,
 603                                    EVT VT) const;
 604
 605     /// isLegalAddressingMode - Return true if the addressing mode represented
 606     /// by AM is legal for this target, for a load/store of the specified type.
 607     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 608
 609     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 610     /// icmp immediate, that is the target has icmp instructions which can
 611     /// compare a register against the immediate without having to materialize
 612     /// the immediate into a register.
 613     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 614
 615     /// isLegalAddImmediate - Return true if the specified immediate is legal
 616     /// add immediate, that is the target has add instructions which can
 617     /// add a register and the immediate without having to materialize
 618     /// the immediate into a register.
 619     virtual bool isLegalAddImmediate(int64_t Imm) const;
 620
 621     /// isTruncateFree - Return true if it's free to truncate a value of
 622     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 623     /// register EAX to i16 by referencing its sub-register AX.
 624     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 625     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 626
 627     /// isZExtFree - Return true if any actual instruction that defines a
 628     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 629     /// register. This does not necessarily include registers defined in
 630     /// unknown ways, such as incoming arguments, or copies from unknown
 631     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 632     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 633     /// all instructions that define 32-bit values implicit zero-extend the
 634     /// result out to 64 bits.
 635     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 636     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 637     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 638
 639     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 640     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 641     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 642     /// is expanded to mul + add.
 643     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 644
 645     /// isNarrowingProfitable - Return true if it's profitable to narrow
 646     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 647     /// from i32 to i8 but not from i32 to i16.
 648     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 649
 650     /// isFPImmLegal - Returns true if the target can instruction select the
 651     /// specified FP immediate natively. If false, the legalizer will
 652     /// materialize the FP immediate as a load from a constant pool.
 653     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 654
 655     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 656     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 657     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 658     /// values are assumed to be legal.
 659     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 660                                     EVT VT) const;
 661
 662     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 663     /// used by Targets can use this to indicate if there is a suitable
 664     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 665     /// pool entry.
 666     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 667                                         EVT VT) const;
 668
 669     /// ShouldShrinkFPConstant - If true, then instruction selection should
 670     /// seek to shrink the FP constant of the specified type to a smaller type
 671     /// in order to save space and / or reduce runtime.
 672     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 673       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 674       // expensive than a straight movsd. On the other hand, it's important to
 675       // shrink long double fp constant since fldt is very slow.
 676       return !X86ScalarSSEf64 || VT == MVT::f80;
 677     }
 678
 679     const X86Subtarget* getSubtarget() const {
 680       return Subtarget;
 681     }
 682
 683     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 684     /// computed in an SSE register, not on the X87 floating point stack.
 685     bool isScalarFPTypeInSSEReg(EVT VT) const {
 686       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 687       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 688     }
 689
 690     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 691     /// for fptoui.
 692     bool isTargetFTOL() const {
 693       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 694     }
 695
 696     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 697     /// used for fptoui to the given type.
 698     bool isIntegerTypeFTOL(EVT VT) const {
 699       return isTargetFTOL() && VT == MVT::i64;
 700     }
 701
 702     /// createFastISel - This method returns a target specific FastISel object,
 703     /// or null if the target does not support "fast" ISel.
 704     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 705                                      const TargetLibraryInfo *libInfo) const;
 706
 707     /// getStackCookieLocation - Return true if the target stores stack
 708     /// protector cookies at a fixed offset in some non-standard address
 709     /// space, and populates the address space and offset as
 710     /// appropriate.
 711     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 712
 713     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 714                       SelectionDAG &DAG) const;
 715
 716   protected:
 717     std::pair<const TargetRegisterClass*, uint8_t>
 718     findRepresentativeClass(EVT VT) const;
 719
 720   private:
 721     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 722     /// make the right decision when generating code for different targets.
 723     const X86Subtarget *Subtarget;
 724     const X86RegisterInfo *RegInfo;
 725     const DataLayout *TD;
 726
 727     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 728     /// floating point ops.
 729     /// When SSE is available, use it for f32 operations.
 730     /// When SSE2 is available, use it for f64 operations.
 731     bool X86ScalarSSEf32;
 732     bool X86ScalarSSEf64;
 733
 734     /// LegalFPImmediates - A list of legal fp immediates.
 735     std::vector<APFloat> LegalFPImmediates;
 736
 737     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 738     /// select the specified FP immediate natively.
 739     void addLegalFPImmediate(const APFloat& Imm) {
 740       LegalFPImmediates.push_back(Imm);
 741     }
 742
 743     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 744                             CallingConv::ID CallConv, bool isVarArg,
 745                             const SmallVectorImpl<ISD::InputArg> &Ins,
 746                             DebugLoc dl, SelectionDAG &DAG,
 747                             SmallVectorImpl<SDValue> &InVals) const;
 748     SDValue LowerMemArgument(SDValue Chain,
 749                              CallingConv::ID CallConv,
 750                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 751                              DebugLoc dl, SelectionDAG &DAG,
 752                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 753                               unsigned i) const;
 754     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 755                              DebugLoc dl, SelectionDAG &DAG,
 756                              const CCValAssign &VA,
 757                              ISD::ArgFlagsTy Flags) const;
 758
 759     // Call lowering helpers.
 760
 761     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 762     /// for tail call optimization. Targets which want to do tail call
 763     /// optimization should implement this function.
 764     bool IsEligibleForTailCallOptimization(SDValue Callee,
 765                                            CallingConv::ID CalleeCC,
 766                                            bool isVarArg,
 767                                            bool isCalleeStructRet,
 768                                            bool isCallerStructRet,
 769                                            Type *RetTy,
 770                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 771                                     const SmallVectorImpl<SDValue> &OutVals,
 772                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 773                                            SelectionDAG& DAG) const;
 774     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 775     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 776                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 777                                 int FPDiff, DebugLoc dl) const;
 778
 779     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 780                                          SelectionDAG &DAG) const;
 781
 782     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 783                                                bool isSigned,
 784                                                bool isReplace) const;
 785
 786     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 787                                    SelectionDAG &DAG) const;
 788     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 797                                int64_t Offset, SelectionDAG &DAG) const;
 798     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 803     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue lowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue lowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue lowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 817                       DebugLoc dl, SelectionDAG &DAG) const;
 818     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 836
 837     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 838
 839     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 840     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 843
 844     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 845
 846     SDValue lowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 847
 848     virtual SDValue
 849       LowerFormalArguments(SDValue Chain,
 850                            CallingConv::ID CallConv, bool isVarArg,
 851                            const SmallVectorImpl<ISD::InputArg> &Ins,
 852                            DebugLoc dl, SelectionDAG &DAG,
 853                            SmallVectorImpl<SDValue> &InVals) const;
 854     virtual SDValue
 855       LowerCall(CallLoweringInfo &CLI,
 856                 SmallVectorImpl<SDValue> &InVals) const;
 857
 858     virtual SDValue
 859       LowerReturn(SDValue Chain,
 860                   CallingConv::ID CallConv, bool isVarArg,
 861                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 862                   const SmallVectorImpl<SDValue> &OutVals,
 863                   DebugLoc dl, SelectionDAG &DAG) const;
 864
 865     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 866
 867     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 868
 869     virtual EVT
 870     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 871                              ISD::NodeType ExtendKind) const;
 872
 873     virtual bool
 874     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 875                    bool isVarArg,
 876                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 877                    LLVMContext &Context) const;
 878
 879     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 880     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 881     /// expand, the associated machine basic block, and the associated X86
 882     /// opcodes for reg/reg.
 883     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 884                                            MachineBasicBlock *MBB) const;
 885
 886     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 887     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 888     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 889                                                MachineBasicBlock *MBB) const;
 890
 891     // Utility function to emit the low-level va_arg code for X86-64.
 892     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 893                        MachineInstr *MI,
 894                        MachineBasicBlock *MBB) const;
 895
 896     /// Utility function to emit the xmm reg save portion of va_start.
 897     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 898                                                    MachineInstr *BInstr,
 899                                                    MachineBasicBlock *BB) const;
 900
 901     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 902                                          MachineBasicBlock *BB) const;
 903
 904     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 905                                               MachineBasicBlock *BB) const;
 906
 907     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 908                                             MachineBasicBlock *BB,
 909                                             bool Is64Bit) const;
 910
 911     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 912                                           MachineBasicBlock *BB) const;
 913
 914     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 915                                           MachineBasicBlock *BB) const;
 916
 917     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 918                                         MachineBasicBlock *MBB) const;
 919
 920     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 921                                          MachineBasicBlock *MBB) const;
 922
 923     /// Emit nodes that will be selected as "test Op0,Op0", or something
 924     /// equivalent, for use with the given x86 condition code.
 925     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 926
 927     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 928     /// equivalent, for use with the given x86 condition code.
 929     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 930                     SelectionDAG &DAG) const;
 931
 932     /// Convert a comparison if required by the subtarget.
 933     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 934   };
 935
 936   namespace X86 {
 937     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 938                              const TargetLibraryInfo *libInfo);
 939   }
 940
 941   class X86ScalarTargetTransformImpl : public ScalarTargetTransformImpl {
 942   public:
 943     explicit X86ScalarTargetTransformImpl(const TargetLowering *TL) :
 944       ScalarTargetTransformImpl(TL) {};
 945
 946     virtual PopcntHwSupport getPopcntHwSupport(unsigned TyWidth) const;
 947   };
 948
 949   class X86VectorTargetTransformInfo : public VectorTargetTransformImpl {
 950   public:
 951     explicit X86VectorTargetTransformInfo(const TargetLowering *TL) :
 952     VectorTargetTransformImpl(TL) {}
 953
 954     virtual unsigned getArithmeticInstrCost(unsigned Opcode, Type *Ty) const;
 955
 956     virtual unsigned getVectorInstrCost(unsigned Opcode, Type *Val,
 957                                         unsigned Index) const;
 958
 959     unsigned getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
 960                                 Type *CondTy) const;
 961
 962     virtual unsigned getCastInstrCost(unsigned Opcode, Type *Dst,
 963                                       Type *Src) const;
 964   };
 965 }
 966
 967 #endif    // X86ISELLOWERING_H