lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       /// SHRUNKBLEND - Blend where the condition has been shrunk.
 194       /// This is used to emphasize that the condition mask is
 195       /// no more valid for generic VSELECT optimizations.
 196       SHRUNKBLEND,
 197
 198       /// ADDSUB - Combined add and sub on an FP vector.
 199       ADDSUB,
 200
 201       // SUBUS - Integer sub with unsigned saturation.
 202       SUBUS,
 203
 204       /// HADD - Integer horizontal add.
 205       HADD,
 206
 207       /// HSUB - Integer horizontal sub.
 208       HSUB,
 209
 210       /// FHADD - Floating point horizontal add.
 211       FHADD,
 212
 213       /// FHSUB - Floating point horizontal sub.
 214       FHSUB,
 215
 216       /// UMAX, UMIN - Unsigned integer max and min.
 217       UMAX, UMIN,
 218
 219       /// SMAX, SMIN - Signed integer max and min.
 220       SMAX, SMIN,
 221
 222       /// FMAX, FMIN - Floating point max and min.
 223       ///
 224       FMAX, FMIN,
 225
 226       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 227       FMAXC, FMINC,
 228
 229       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 230       /// approximation.  Note that these typically require refinement
 231       /// in order to obtain suitable precision.
 232       FRSQRT, FRCP,
 233
 234       // TLSADDR - Thread Local Storage.
 235       TLSADDR,
 236
 237       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 238       // of the TLS block for the current module.
 239       TLSBASEADDR,
 240
 241       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 242       // thunk at the address from an earlier relocation.
 243       TLSCALL,
 244
 245       // EH_RETURN - Exception Handling helpers.
 246       EH_RETURN,
 247
 248       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 249       EH_SJLJ_SETJMP,
 250
 251       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 252       EH_SJLJ_LONGJMP,
 253
 254       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 255       /// the list of operands.
 256       TC_RETURN,
 257
 258       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 259       VZEXT_MOVL,
 260
 261       // VZEXT - Vector integer zero-extend.
 262       VZEXT,
 263
 264       // VSEXT - Vector integer signed-extend.
 265       VSEXT,
 266
 267       // VTRUNC - Vector integer truncate.
 268       VTRUNC,
 269
 270       // VTRUNC - Vector integer truncate with mask.
 271       VTRUNCM,
 272
 273       // VFPEXT - Vector FP extend.
 274       VFPEXT,
 275
 276       // VFPROUND - Vector FP round.
 277       VFPROUND,
 278
 279       // VSHL, VSRL - 128-bit vector logical left / right shift
 280       VSHLDQ, VSRLDQ,
 281
 282       // VSHL, VSRL, VSRA - Vector shift elements
 283       VSHL, VSRL, VSRA,
 284
 285       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 286       VSHLI, VSRLI, VSRAI,
 287
 288       // CMPP - Vector packed double/float comparison.
 289       CMPP,
 290
 291       // PCMP* - Vector integer comparisons.
 292       PCMPEQ, PCMPGT,
 293       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 294       PCMPEQM, PCMPGTM,
 295
 296       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 297       /// integer signed and unsigned data types.
 298       CMPM,
 299       CMPMU,
 300
 301       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 302       ADD, SUB, ADC, SBB, SMUL,
 303       INC, DEC, OR, XOR, AND,
 304
 305       BEXTR,  // BEXTR - Bit field extract
 306
 307       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 308
 309       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 310       SMUL8, UMUL8,
 311
 312       // 8-bit divrem that zero-extend the high result (AH).
 313       UDIVREM8_ZEXT_HREG,
 314       SDIVREM8_SEXT_HREG,
 315
 316       // MUL_IMM - X86 specific multiply by immediate.
 317       MUL_IMM,
 318
 319       // PTEST - Vector bitwise comparisons.
 320       PTEST,
 321
 322       // TESTP - Vector packed fp sign bitwise comparisons.
 323       TESTP,
 324
 325       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 326       TESTM,
 327       TESTNM,
 328
 329       // OR/AND test for masks
 330       KORTEST,
 331
 332       // Several flavors of instructions with vector shuffle behaviors.
 333       PACKSS,
 334       PACKUS,
 335       // Intra-lane alignr
 336       PALIGNR,
 337       // AVX512 inter-lane alignr
 338       VALIGN,
 339       PSHUFD,
 340       PSHUFHW,
 341       PSHUFLW,
 342       SHUFP,
 343       MOVDDUP,
 344       MOVSHDUP,
 345       MOVSLDUP,
 346       MOVLHPS,
 347       MOVLHPD,
 348       MOVHLPS,
 349       MOVLPS,
 350       MOVLPD,
 351       MOVSD,
 352       MOVSS,
 353       UNPCKL,
 354       UNPCKH,
 355       VPERMILPV,
 356       VPERMILPI,
 357       VPERMV,
 358       VPERMV3,
 359       VPERMIV3,
 360       VPERMI,
 361       VPERM2X128,
 362       VBROADCAST,
 363       // masked broadcast
 364       VBROADCASTM,
 365       // Insert/Extract vector element
 366       VINSERT,
 367       VEXTRACT,
 368
 369       // Vector multiply packed unsigned doubleword integers
 370       PMULUDQ,
 371       // Vector multiply packed signed doubleword integers
 372       PMULDQ,
 373
 374       // FMA nodes
 375       FMADD,
 376       FNMADD,
 377       FMSUB,
 378       FNMSUB,
 379       FMADDSUB,
 380       FMSUBADD,
 381
 382       // Save xmm argument registers to the stack, according to %al. An operator
 383       // is needed so that this can be expanded with control flow.
 384       VASTART_SAVE_XMM_REGS,
 385
 386       // Windows's _chkstk call to do stack probing.
 387       WIN_ALLOCA,
 388
 389       // For allocating variable amounts of stack space when using
 390       // segmented stacks. Check if the current stacklet has enough space, and
 391       // falls back to heap allocation if not.
 392       SEG_ALLOCA,
 393
 394       // Windows's _ftol2 runtime routine to do fptoui.
 395       WIN_FTOL,
 396
 397       // Memory barrier
 398       MEMBARRIER,
 399       MFENCE,
 400       SFENCE,
 401       LFENCE,
 402
 403       // Store FP status word into i16 register.
 404       FNSTSW16r,
 405
 406       // Store contents of %ah into %eflags.
 407       SAHF,
 408
 409       // Get a random integer and indicate whether it is valid in CF.
 410       RDRAND,
 411
 412       // Get a NIST SP800-90B & C compliant random integer and
 413       // indicate whether it is valid in CF.
 414       RDSEED,
 415
 416       PCMPISTRI,
 417       PCMPESTRI,
 418
 419       // Test if in transactional execution.
 420       XTEST,
 421
 422       // ERI instructions
 423       RSQRT28, RCP28, EXP2,
 424
 425       // Compare and swap.
 426       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 427       LCMPXCHG8_DAG,
 428       LCMPXCHG16_DAG,
 429
 430       // Load, scalar_to_vector, and zero extend.
 431       VZEXT_LOAD,
 432
 433       // Store FP control world into i16 memory.
 434       FNSTCW16m,
 435
 436       /// This instruction implements FP_TO_SINT with the
 437       /// integer destination in memory and a FP reg source.  This corresponds
 438       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 439       /// has two inputs (token chain and address) and two outputs (int value
 440       /// and token chain).
 441       FP_TO_INT16_IN_MEM,
 442       FP_TO_INT32_IN_MEM,
 443       FP_TO_INT64_IN_MEM,
 444
 445       /// This instruction implements SINT_TO_FP with the
 446       /// integer source in memory and FP reg result.  This corresponds to the
 447       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 448       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 449       /// also produces a flag).
 450       FILD,
 451       FILD_FLAG,
 452
 453       /// This instruction implements an extending load to FP stack slots.
 454       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 455       /// operand, ptr to load from, and a ValueType node indicating the type
 456       /// to load to.
 457       FLD,
 458
 459       /// This instruction implements a truncating store to FP stack
 460       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 461       /// chain operand, value to store, address, and a ValueType to store it
 462       /// as.
 463       FST,
 464
 465       /// This instruction grabs the address of the next argument
 466       /// from a va_list. (reads and modifies the va_list in memory)
 467       VAARG_64
 468
 469       // WARNING: Do not add anything in the end unless you want the node to
 470       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 471       // thought as target memory ops!
 472     };
 473   }
 474
 475   /// Define some predicates that are used for node matching.
 476   namespace X86 {
 477     /// Return true if the specified
 478     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 479     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 480     bool isVEXTRACT128Index(SDNode *N);
 481
 482     /// Return true if the specified
 483     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 484     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 485     bool isVINSERT128Index(SDNode *N);
 486
 487     /// Return true if the specified
 488     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 489     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 490     bool isVEXTRACT256Index(SDNode *N);
 491
 492     /// Return true if the specified
 493     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 494     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 495     bool isVINSERT256Index(SDNode *N);
 496
 497     /// Return the appropriate
 498     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 499     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 500     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 501
 502     /// Return the appropriate
 503     /// immediate to insert at the specified INSERT_SUBVECTOR index
 504     /// with VINSERTF128, VINSERT128 instructions.
 505     unsigned getInsertVINSERT128Immediate(SDNode *N);
 506
 507     /// Return the appropriate
 508     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 509     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 510     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 511
 512     /// Return the appropriate
 513     /// immediate to insert at the specified INSERT_SUBVECTOR index
 514     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 515     unsigned getInsertVINSERT256Immediate(SDNode *N);
 516
 517     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 518     bool isZeroNode(SDValue Elt);
 519
 520     /// Returns true of the given offset can be
 521     /// fit into displacement field of the instruction.
 522     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 523                                       bool hasSymbolicDisplacement = true);
 524
 525
 526     /// Determines whether the callee is required to pop its
 527     /// own arguments. Callee pop is necessary to support tail calls.
 528     bool isCalleePop(CallingConv::ID CallingConv,
 529                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 530
 531     /// AVX512 static rounding constants.  These need to match the values in
 532     /// avx512fintrin.h.
 533     enum STATIC_ROUNDING {
 534       TO_NEAREST_INT = 0,
 535       TO_NEG_INF = 1,
 536       TO_POS_INF = 2,
 537       TO_ZERO = 3,
 538       CUR_DIRECTION = 4
 539     };
 540   }
 541
 542   //===--------------------------------------------------------------------===//
 543   //  X86 Implementation of the TargetLowering interface
 544   class X86TargetLowering final : public TargetLowering {
 545   public:
 546     explicit X86TargetLowering(const X86TargetMachine &TM);
 547
 548     unsigned getJumpTableEncoding() const override;
 549
 550     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 551
 552     const MCExpr *
 553     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 554                               const MachineBasicBlock *MBB, unsigned uid,
 555                               MCContext &Ctx) const override;
 556
 557     /// Returns relocation base for the given PIC jumptable.
 558     SDValue getPICJumpTableRelocBase(SDValue Table,
 559                                      SelectionDAG &DAG) const override;
 560     const MCExpr *
 561     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 562                                  unsigned JTI, MCContext &Ctx) const override;
 563
 564     /// Return the desired alignment for ByVal aggregate
 565     /// function arguments in the caller parameter area. For X86, aggregates
 566     /// that contains are placed at 16-byte boundaries while the rest are at
 567     /// 4-byte boundaries.
 568     unsigned getByValTypeAlignment(Type *Ty) const override;
 569
 570     /// Returns the target specific optimal type for load
 571     /// and store operations as a result of memset, memcpy, and memmove
 572     /// lowering. If DstAlign is zero that means it's safe to destination
 573     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 574     /// means there isn't a need to check it against alignment requirement,
 575     /// probably because the source does not need to be loaded. If 'IsMemset' is
 576     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 577     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 578     /// source is constant so it does not need to be loaded.
 579     /// It returns EVT::Other if the type should be determined using generic
 580     /// target-independent logic.
 581     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 582                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 583                             MachineFunction &MF) const override;
 584
 585     /// Returns true if it's safe to use load / store of the
 586     /// specified type to expand memcpy / memset inline. This is mostly true
 587     /// for all types except for some special cases. For example, on X86
 588     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 589     /// also does type conversion. Note the specified type doesn't have to be
 590     /// legal as the hook is used before type legalization.
 591     bool isSafeMemOpType(MVT VT) const override;
 592
 593     /// Returns true if the target allows
 594     /// unaligned memory accesses. of the specified type. Returns whether it
 595     /// is "fast" by reference in the second argument.
 596     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 597                                        bool *Fast) const override;
 598
 599     /// Provide custom lowering hooks for some operations.
 600     ///
 601     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 602
 603     /// Replace the results of node with an illegal result
 604     /// type with new values built out of custom code.
 605     ///
 606     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 607                             SelectionDAG &DAG) const override;
 608
 609
 610     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 611
 612     /// Return true if the target has native support for
 613     /// the specified value type and it is 'desirable' to use the type for the
 614     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 615     /// instruction encodings are longer and some i16 instructions are slow.
 616     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 617
 618     /// Return true if the target has native support for the
 619     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 620     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 621     /// and some i16 instructions are slow.
 622     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 623
 624     MachineBasicBlock *
 625       EmitInstrWithCustomInserter(MachineInstr *MI,
 626                                   MachineBasicBlock *MBB) const override;
 627
 628
 629     /// This method returns the name of a target specific DAG node.
 630     const char *getTargetNodeName(unsigned Opcode) const override;
 631
 632     /// Return the value type to use for ISD::SETCC.
 633     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 634
 635     /// Determine which of the bits specified in Mask are known to be either
 636     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 637     void computeKnownBitsForTargetNode(const SDValue Op,
 638                                        APInt &KnownZero,
 639                                        APInt &KnownOne,
 640                                        const SelectionDAG &DAG,
 641                                        unsigned Depth = 0) const override;
 642
 643     /// Determine the number of bits in the operation that are sign bits.
 644     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 645                                              const SelectionDAG &DAG,
 646                                              unsigned Depth) const override;
 647
 648     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 649                         int64_t &Offset) const override;
 650
 651     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 652
 653     bool ExpandInlineAsm(CallInst *CI) const override;
 654
 655     ConstraintType
 656       getConstraintType(const std::string &Constraint) const override;
 657
 658     /// Examine constraint string and operand type and determine a weight value.
 659     /// The operand object must already have been set up with the operand type.
 660     ConstraintWeight
 661       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 662                                      const char *constraint) const override;
 663
 664     const char *LowerXConstraint(EVT ConstraintVT) const override;
 665
 666     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 667     /// add anything to Ops. If hasMemory is true it means one of the asm
 668     /// constraint of the inline asm instruction being processed is 'm'.
 669     void LowerAsmOperandForConstraint(SDValue Op,
 670                                       std::string &Constraint,
 671                                       std::vector<SDValue> &Ops,
 672                                       SelectionDAG &DAG) const override;
 673
 674     /// Given a physical register constraint
 675     /// (e.g. {edx}), return the register number and the register class for the
 676     /// register.  This should only be used for C_Register constraints.  On
 677     /// error, this returns a register number of 0.
 678     std::pair<unsigned, const TargetRegisterClass*>
 679       getRegForInlineAsmConstraint(const std::string &Constraint,
 680                                    MVT VT) const override;
 681
 682     /// Return true if the addressing mode represented
 683     /// by AM is legal for this target, for a load/store of the specified type.
 684     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 685
 686     /// Return true if the specified immediate is legal
 687     /// icmp immediate, that is the target has icmp instructions which can
 688     /// compare a register against the immediate without having to materialize
 689     /// the immediate into a register.
 690     bool isLegalICmpImmediate(int64_t Imm) const override;
 691
 692     /// Return true if the specified immediate is legal
 693     /// add immediate, that is the target has add instructions which can
 694     /// add a register and the immediate without having to materialize
 695     /// the immediate into a register.
 696     bool isLegalAddImmediate(int64_t Imm) const override;
 697
 698     /// \brief Return the cost of the scaling factor used in the addressing
 699     /// mode represented by AM for this target, for a load/store
 700     /// of the specified type.
 701     /// If the AM is supported, the return value must be >= 0.
 702     /// If the AM is not supported, it returns a negative value.
 703     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 704
 705     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 706
 707     /// Return true if it's free to truncate a value of
 708     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 709     /// register EAX to i16 by referencing its sub-register AX.
 710     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 711     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 712
 713     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 714
 715     /// Return true if any actual instruction that defines a
 716     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 717     /// register. This does not necessarily include registers defined in
 718     /// unknown ways, such as incoming arguments, or copies from unknown
 719     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 720     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 721     /// all instructions that define 32-bit values implicit zero-extend the
 722     /// result out to 64 bits.
 723     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 724     bool isZExtFree(EVT VT1, EVT VT2) const override;
 725     bool isZExtFree(SDValue Val, EVT VT2) const override;
 726
 727     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 728     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 729     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 730     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 731
 732     /// Return true if it's profitable to narrow
 733     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 734     /// from i32 to i8 but not from i32 to i16.
 735     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 736
 737     /// Returns true if the target can instruction select the
 738     /// specified FP immediate natively. If false, the legalizer will
 739     /// materialize the FP immediate as a load from a constant pool.
 740     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 741
 742     /// Targets can use this to indicate that they only support *some*
 743     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 744     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 745     /// be legal.
 746     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 747                             EVT VT) const override;
 748
 749     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 750     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 751     /// replace a VAND with a constant pool entry.
 752     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 753                                 EVT VT) const override;
 754
 755     /// If true, then instruction selection should
 756     /// seek to shrink the FP constant of the specified type to a smaller type
 757     /// in order to save space and / or reduce runtime.
 758     bool ShouldShrinkFPConstant(EVT VT) const override {
 759       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 760       // expensive than a straight movsd. On the other hand, it's important to
 761       // shrink long double fp constant since fldt is very slow.
 762       return !X86ScalarSSEf64 || VT == MVT::f80;
 763     }
 764
 765     const X86Subtarget* getSubtarget() const {
 766       return Subtarget;
 767     }
 768
 769     /// Return true if the specified scalar FP type is computed in an SSE
 770     /// register, not on the X87 floating point stack.
 771     bool isScalarFPTypeInSSEReg(EVT VT) const {
 772       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 773       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 774     }
 775
 776     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 777     bool isTargetFTOL() const;
 778
 779     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 780     /// given type.
 781     bool isIntegerTypeFTOL(EVT VT) const {
 782       return isTargetFTOL() && VT == MVT::i64;
 783     }
 784
 785     /// \brief Returns true if it is beneficial to convert a load of a constant
 786     /// to just the constant itself.
 787     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 788                                            Type *Ty) const override;
 789
 790     /// Intel processors have a unified instruction and data cache
 791     const char * getClearCacheBuiltinName() const override {
 792       return nullptr; // nothing to do, move along.
 793     }
 794
 795     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 796
 797     /// This method returns a target specific FastISel object,
 798     /// or null if the target does not support "fast" ISel.
 799     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 800                              const TargetLibraryInfo *libInfo) const override;
 801
 802     /// Return true if the target stores stack protector cookies at a fixed
 803     /// offset in some non-standard address space, and populates the address
 804     /// space and offset as appropriate.
 805     bool getStackCookieLocation(unsigned &AddressSpace,
 806                                 unsigned &Offset) const override;
 807
 808     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 809                       SelectionDAG &DAG) const;
 810
 811     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 812
 813     /// \brief Reset the operation actions based on target options.
 814     void resetOperationActions() override;
 815
 816     bool useLoadStackGuardNode() const override;
 817     /// \brief Customize the preferred legalization strategy for certain types.
 818     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 819
 820   protected:
 821     std::pair<const TargetRegisterClass*, uint8_t>
 822     findRepresentativeClass(MVT VT) const override;
 823
 824   private:
 825     /// Keep a pointer to the X86Subtarget around so that we can
 826     /// make the right decision when generating code for different targets.
 827     const X86Subtarget *Subtarget;
 828     const DataLayout *TD;
 829
 830     /// Used to store the TargetOptions so that we don't waste time resetting
 831     /// the operation actions unless we have to.
 832     TargetOptions TO;
 833
 834     /// Select between SSE or x87 floating point ops.
 835     /// When SSE is available, use it for f32 operations.
 836     /// When SSE2 is available, use it for f64 operations.
 837     bool X86ScalarSSEf32;
 838     bool X86ScalarSSEf64;
 839
 840     /// A list of legal FP immediates.
 841     std::vector<APFloat> LegalFPImmediates;
 842
 843     /// Indicate that this x86 target can instruction
 844     /// select the specified FP immediate natively.
 845     void addLegalFPImmediate(const APFloat& Imm) {
 846       LegalFPImmediates.push_back(Imm);
 847     }
 848
 849     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 850                             CallingConv::ID CallConv, bool isVarArg,
 851                             const SmallVectorImpl<ISD::InputArg> &Ins,
 852                             SDLoc dl, SelectionDAG &DAG,
 853                             SmallVectorImpl<SDValue> &InVals) const;
 854     SDValue LowerMemArgument(SDValue Chain,
 855                              CallingConv::ID CallConv,
 856                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 857                              SDLoc dl, SelectionDAG &DAG,
 858                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 859                               unsigned i) const;
 860     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 861                              SDLoc dl, SelectionDAG &DAG,
 862                              const CCValAssign &VA,
 863                              ISD::ArgFlagsTy Flags) const;
 864
 865     // Call lowering helpers.
 866
 867     /// Check whether the call is eligible for tail call optimization. Targets
 868     /// that want to do tail call optimization should implement this function.
 869     bool IsEligibleForTailCallOptimization(SDValue Callee,
 870                                            CallingConv::ID CalleeCC,
 871                                            bool isVarArg,
 872                                            bool isCalleeStructRet,
 873                                            bool isCallerStructRet,
 874                                            Type *RetTy,
 875                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 876                                     const SmallVectorImpl<SDValue> &OutVals,
 877                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 878                                            SelectionDAG& DAG) const;
 879     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 880     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 881                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 882                                 int FPDiff, SDLoc dl) const;
 883
 884     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 885                                          SelectionDAG &DAG) const;
 886
 887     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 888                                                bool isSigned,
 889                                                bool isReplace) const;
 890
 891     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 898
 899     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 903                                int64_t Offset, SelectionDAG &DAG) const;
 904     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 916                       SDLoc dl, SelectionDAG &DAG) const;
 917     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 935
 936     SDValue
 937       LowerFormalArguments(SDValue Chain,
 938                            CallingConv::ID CallConv, bool isVarArg,
 939                            const SmallVectorImpl<ISD::InputArg> &Ins,
 940                            SDLoc dl, SelectionDAG &DAG,
 941                            SmallVectorImpl<SDValue> &InVals) const override;
 942     SDValue LowerCall(CallLoweringInfo &CLI,
 943                       SmallVectorImpl<SDValue> &InVals) const override;
 944
 945     SDValue LowerReturn(SDValue Chain,
 946                         CallingConv::ID CallConv, bool isVarArg,
 947                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 948                         const SmallVectorImpl<SDValue> &OutVals,
 949                         SDLoc dl, SelectionDAG &DAG) const override;
 950
 951     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 952
 953     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 954
 955     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 956                                  ISD::NodeType ExtendKind) const override;
 957
 958     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 959                         bool isVarArg,
 960                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 961                         LLVMContext &Context) const override;
 962
 963     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 964
 965     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 966     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 967     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 968
 969     LoadInst *
 970     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 971
 972     bool needsCmpXchgNb(const Type *MemType) const;
 973
 974     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 975     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 976     /// expand, the associated machine basic block, and the associated X86
 977     /// opcodes for reg/reg.
 978     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 979                                            MachineBasicBlock *MBB) const;
 980
 981     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 982     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 983     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 984                                                MachineBasicBlock *MBB) const;
 985
 986     // Utility function to emit the low-level va_arg code for X86-64.
 987     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 988                        MachineInstr *MI,
 989                        MachineBasicBlock *MBB) const;
 990
 991     /// Utility function to emit the xmm reg save portion of va_start.
 992     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 993                                                    MachineInstr *BInstr,
 994                                                    MachineBasicBlock *BB) const;
 995
 996     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 997                                          MachineBasicBlock *BB) const;
 998
 999     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1000                                               MachineBasicBlock *BB) const;
1001
1002     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1003                                             MachineBasicBlock *BB) const;
1004
1005     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1006                                           MachineBasicBlock *BB) const;
1007
1008     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1009                                           MachineBasicBlock *BB) const;
1010
1011     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1012                                         MachineBasicBlock *MBB) const;
1013
1014     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1015                                          MachineBasicBlock *MBB) const;
1016
1017     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1018                                      MachineBasicBlock *MBB) const;
1019
1020     /// Emit nodes that will be selected as "test Op0,Op0", or something
1021     /// equivalent, for use with the given x86 condition code.
1022     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1023                      SelectionDAG &DAG) const;
1024
1025     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1026     /// equivalent, for use with the given x86 condition code.
1027     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1028                     SelectionDAG &DAG) const;
1029
1030     /// Convert a comparison if required by the subtarget.
1031     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1032
1033     /// Use rsqrt* to speed up sqrt calculations.
1034     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1035                              unsigned &RefinementSteps,
1036                              bool &UseOneConstNR) const override;
1037
1038     /// Use rcp* to speed up fdiv calculations.
1039     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1040                              unsigned &RefinementSteps) const override;
1041   };
1042
1043   namespace X86 {
1044     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1045                              const TargetLibraryInfo *libInfo);
1046   }
1047 }
1048
1049 #endif    // X86ISELLOWERING_H