lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VTRUNC - Vector integer truncate.
 258       VTRUNC,
 259
 260       // VTRUNC - Vector integer truncate with mask.
 261       VTRUNCM,
 262
 263       // VFPEXT - Vector FP extend.
 264       VFPEXT,
 265
 266       // VFPROUND - Vector FP round.
 267       VFPROUND,
 268
 269       // VSHL, VSRL - 128-bit vector logical left / right shift
 270       VSHLDQ, VSRLDQ,
 271
 272       // VSHL, VSRL, VSRA - Vector shift elements
 273       VSHL, VSRL, VSRA,
 274
 275       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 276       VSHLI, VSRLI, VSRAI,
 277
 278       // CMPP - Vector packed double/float comparison.
 279       CMPP,
 280
 281       // PCMP* - Vector integer comparisons.
 282       PCMPEQ, PCMPGT,
 283       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 284       PCMPEQM, PCMPGTM,
 285
 286       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 287       /// integer signed and unsigned data types.
 288       CMPM,
 289       CMPMU,
 290
 291       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 292       ADD, SUB, ADC, SBB, SMUL,
 293       INC, DEC, OR, XOR, AND,
 294
 295       BLSI,   // BLSI - Extract lowest set isolated bit
 296       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 297       BLSR,   // BLSR - Reset lowest set bit
 298
 299       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 300
 301       // MUL_IMM - X86 specific multiply by immediate.
 302       MUL_IMM,
 303
 304       // PTEST - Vector bitwise comparisons.
 305       PTEST,
 306
 307       // TESTP - Vector packed fp sign bitwise comparisons.
 308       TESTP,
 309
 310       // TESTM - Vector "test" in AVX-512, the result is in a mask vector.
 311       TESTM,
 312
 313       // OR/AND test for masks
 314       KORTEST,
 315       KTEST,
 316
 317       // Several flavors of instructions with vector shuffle behaviors.
 318       PALIGNR,
 319       PSHUFD,
 320       PSHUFHW,
 321       PSHUFLW,
 322       SHUFP,
 323       MOVDDUP,
 324       MOVSHDUP,
 325       MOVSLDUP,
 326       MOVLHPS,
 327       MOVLHPD,
 328       MOVHLPS,
 329       MOVLPS,
 330       MOVLPD,
 331       MOVSD,
 332       MOVSS,
 333       UNPCKL,
 334       UNPCKH,
 335       VPERMILP,
 336       VPERMV,
 337       VPERMV3,
 338       VPERMI,
 339       VPERM2X128,
 340       VBROADCAST,
 341       // masked broadcast
 342       VBROADCASTM,
 343
 344       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 345       PMULUDQ,
 346
 347       // FMA nodes
 348       FMADD,
 349       FNMADD,
 350       FMSUB,
 351       FNMSUB,
 352       FMADDSUB,
 353       FMSUBADD,
 354
 355       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 356       // according to %al. An operator is needed so that this can be expanded
 357       // with control flow.
 358       VASTART_SAVE_XMM_REGS,
 359
 360       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 361       WIN_ALLOCA,
 362
 363       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 364       // segmented stacks. Check if the current stacklet has enough space, and
 365       // falls back to heap allocation if not.
 366       SEG_ALLOCA,
 367
 368       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 369       WIN_FTOL,
 370
 371       // Memory barrier
 372       MEMBARRIER,
 373       MFENCE,
 374       SFENCE,
 375       LFENCE,
 376
 377       // FNSTSW16r - Store FP status word into i16 register.
 378       FNSTSW16r,
 379
 380       // SAHF - Store contents of %ah into %eflags.
 381       SAHF,
 382
 383       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 384       RDRAND,
 385
 386       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 387       // indicate whether it is valid in CF.
 388       RDSEED,
 389
 390       // PCMP*STRI
 391       PCMPISTRI,
 392       PCMPESTRI,
 393
 394       // XTEST - Test if in transactional execution.
 395       XTEST,
 396
 397       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 398       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 399       // Atomic 64-bit binary operations.
 400       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 401       ATOMSUB64_DAG,
 402       ATOMOR64_DAG,
 403       ATOMXOR64_DAG,
 404       ATOMAND64_DAG,
 405       ATOMNAND64_DAG,
 406       ATOMMAX64_DAG,
 407       ATOMMIN64_DAG,
 408       ATOMUMAX64_DAG,
 409       ATOMUMIN64_DAG,
 410       ATOMSWAP64_DAG,
 411
 412       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 413       LCMPXCHG_DAG,
 414       LCMPXCHG8_DAG,
 415       LCMPXCHG16_DAG,
 416
 417       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 418       VZEXT_LOAD,
 419
 420       // FNSTCW16m - Store FP control world into i16 memory.
 421       FNSTCW16m,
 422
 423       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 424       /// integer destination in memory and a FP reg source.  This corresponds
 425       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 426       /// has two inputs (token chain and address) and two outputs (int value
 427       /// and token chain).
 428       FP_TO_INT16_IN_MEM,
 429       FP_TO_INT32_IN_MEM,
 430       FP_TO_INT64_IN_MEM,
 431
 432       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 433       /// integer source in memory and FP reg result.  This corresponds to the
 434       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 435       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 436       /// also produces a flag).
 437       FILD,
 438       FILD_FLAG,
 439
 440       /// FLD - This instruction implements an extending load to FP stack slots.
 441       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 442       /// operand, ptr to load from, and a ValueType node indicating the type
 443       /// to load to.
 444       FLD,
 445
 446       /// FST - This instruction implements a truncating store to FP stack
 447       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 448       /// chain operand, value to store, address, and a ValueType to store it
 449       /// as.
 450       FST,
 451
 452       /// VAARG_64 - This instruction grabs the address of the next argument
 453       /// from a va_list. (reads and modifies the va_list in memory)
 454       VAARG_64
 455
 456       // WARNING: Do not add anything in the end unless you want the node to
 457       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 458       // thought as target memory ops!
 459     };
 460   }
 461
 462   /// Define some predicates that are used for node matching.
 463   namespace X86 {
 464     /// isVEXTRACT128Index - Return true if the specified
 465     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 466     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 467     bool isVEXTRACT128Index(SDNode *N);
 468
 469     /// isVINSERT128Index - Return true if the specified
 470     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 471     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 472     bool isVINSERT128Index(SDNode *N);
 473
 474     /// isVEXTRACT256Index - Return true if the specified
 475     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 476     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 477     bool isVEXTRACT256Index(SDNode *N);
 478
 479     /// isVINSERT256Index - Return true if the specified
 480     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 481     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 482     bool isVINSERT256Index(SDNode *N);
 483
 484     /// getExtractVEXTRACT128Immediate - Return the appropriate
 485     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 486     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 487     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 488
 489     /// getInsertVINSERT128Immediate - Return the appropriate
 490     /// immediate to insert at the specified INSERT_SUBVECTOR index
 491     /// with VINSERTF128, VINSERT128 instructions.
 492     unsigned getInsertVINSERT128Immediate(SDNode *N);
 493
 494     /// getExtractVEXTRACT256Immediate - Return the appropriate
 495     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 496     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 497     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 498
 499     /// getInsertVINSERT256Immediate - Return the appropriate
 500     /// immediate to insert at the specified INSERT_SUBVECTOR index
 501     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 502     unsigned getInsertVINSERT256Immediate(SDNode *N);
 503
 504     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 505     /// constant +0.0.
 506     bool isZeroNode(SDValue Elt);
 507
 508     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 509     /// fit into displacement field of the instruction.
 510     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 511                                       bool hasSymbolicDisplacement = true);
 512
 513
 514     /// isCalleePop - Determines whether the callee is required to pop its
 515     /// own arguments. Callee pop is necessary to support tail calls.
 516     bool isCalleePop(CallingConv::ID CallingConv,
 517                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 518   }
 519
 520   //===--------------------------------------------------------------------===//
 521   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 522   class X86TargetLowering : public TargetLowering {
 523   public:
 524     explicit X86TargetLowering(X86TargetMachine &TM);
 525
 526     virtual unsigned getJumpTableEncoding() const;
 527
 528     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 529
 530     virtual const MCExpr *
 531     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 532                               const MachineBasicBlock *MBB, unsigned uid,
 533                               MCContext &Ctx) const;
 534
 535     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 536     /// jumptable.
 537     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 538                                              SelectionDAG &DAG) const;
 539     virtual const MCExpr *
 540     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 541                                  unsigned JTI, MCContext &Ctx) const;
 542
 543     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 544     /// function arguments in the caller parameter area. For X86, aggregates
 545     /// that contains are placed at 16-byte boundaries while the rest are at
 546     /// 4-byte boundaries.
 547     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 548
 549     /// getOptimalMemOpType - Returns the target specific optimal type for load
 550     /// and store operations as a result of memset, memcpy, and memmove
 551     /// lowering. If DstAlign is zero that means it's safe to destination
 552     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 553     /// means there isn't a need to check it against alignment requirement,
 554     /// probably because the source does not need to be loaded. If 'IsMemset' is
 555     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 556     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 557     /// source is constant so it does not need to be loaded.
 558     /// It returns EVT::Other if the type should be determined using generic
 559     /// target-independent logic.
 560     virtual EVT
 561     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 562                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 563                         MachineFunction &MF) const;
 564
 565     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 566     /// specified type to expand memcpy / memset inline. This is mostly true
 567     /// for all types except for some special cases. For example, on X86
 568     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 569     /// also does type conversion. Note the specified type doesn't have to be
 570     /// legal as the hook is used before type legalization.
 571     virtual bool isSafeMemOpType(MVT VT) const;
 572
 573     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 574     /// unaligned memory accesses. of the specified type. Returns whether it
 575     /// is "fast" by reference in the second argument.
 576     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 577
 578     /// LowerOperation - Provide custom lowering hooks for some operations.
 579     ///
 580     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 581
 582     /// ReplaceNodeResults - Replace the results of node with an illegal result
 583     /// type with new values built out of custom code.
 584     ///
 585     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 586                                     SelectionDAG &DAG) const;
 587
 588
 589     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 590
 591     /// isTypeDesirableForOp - Return true if the target has native support for
 592     /// the specified value type and it is 'desirable' to use the type for the
 593     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 594     /// instruction encodings are longer and some i16 instructions are slow.
 595     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 596
 597     /// isTypeDesirable - Return true if the target has native support for the
 598     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 599     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 600     /// and some i16 instructions are slow.
 601     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 602
 603     virtual MachineBasicBlock *
 604       EmitInstrWithCustomInserter(MachineInstr *MI,
 605                                   MachineBasicBlock *MBB) const;
 606
 607
 608     /// getTargetNodeName - This method returns the name of a target specific
 609     /// DAG node.
 610     virtual const char *getTargetNodeName(unsigned Opcode) const;
 611
 612     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 613     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 614
 615     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 616     /// in Mask are known to be either zero or one and return them in the
 617     /// KnownZero/KnownOne bitsets.
 618     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 619                                                 APInt &KnownZero,
 620                                                 APInt &KnownOne,
 621                                                 const SelectionDAG &DAG,
 622                                                 unsigned Depth = 0) const;
 623
 624     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 625     // operation that are sign bits.
 626     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 627                                                      unsigned Depth) const;
 628
 629     virtual bool
 630     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 631
 632     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 633
 634     virtual bool ExpandInlineAsm(CallInst *CI) const;
 635
 636     ConstraintType getConstraintType(const std::string &Constraint) const;
 637
 638     /// Examine constraint string and operand type and determine a weight value.
 639     /// The operand object must already have been set up with the operand type.
 640     virtual ConstraintWeight getSingleConstraintMatchWeight(
 641       AsmOperandInfo &info, const char *constraint) const;
 642
 643     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 644
 645     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 646     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 647     /// true it means one of the asm constraint of the inline asm instruction
 648     /// being processed is 'm'.
 649     virtual void LowerAsmOperandForConstraint(SDValue Op,
 650                                               std::string &Constraint,
 651                                               std::vector<SDValue> &Ops,
 652                                               SelectionDAG &DAG) const;
 653
 654     /// getRegForInlineAsmConstraint - Given a physical register constraint
 655     /// (e.g. {edx}), return the register number and the register class for the
 656     /// register.  This should only be used for C_Register constraints.  On
 657     /// error, this returns a register number of 0.
 658     std::pair<unsigned, const TargetRegisterClass*>
 659       getRegForInlineAsmConstraint(const std::string &Constraint,
 660                                    MVT VT) const;
 661
 662     /// isLegalAddressingMode - Return true if the addressing mode represented
 663     /// by AM is legal for this target, for a load/store of the specified type.
 664     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 665
 666     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 667     /// icmp immediate, that is the target has icmp instructions which can
 668     /// compare a register against the immediate without having to materialize
 669     /// the immediate into a register.
 670     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 671
 672     /// isLegalAddImmediate - Return true if the specified immediate is legal
 673     /// add immediate, that is the target has add instructions which can
 674     /// add a register and the immediate without having to materialize
 675     /// the immediate into a register.
 676     virtual bool isLegalAddImmediate(int64_t Imm) const;
 677
 678     /// isTruncateFree - Return true if it's free to truncate a value of
 679     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 680     /// register EAX to i16 by referencing its sub-register AX.
 681     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 682     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 683
 684     virtual bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const;
 685
 686     /// isZExtFree - Return true if any actual instruction that defines a
 687     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 688     /// register. This does not necessarily include registers defined in
 689     /// unknown ways, such as incoming arguments, or copies from unknown
 690     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 691     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 692     /// all instructions that define 32-bit values implicit zero-extend the
 693     /// result out to 64 bits.
 694     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 695     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 696     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 697
 698     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 699     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 700     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 701     /// expanded to fmul + fadd.
 702     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 703
 704     /// isNarrowingProfitable - Return true if it's profitable to narrow
 705     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 706     /// from i32 to i8 but not from i32 to i16.
 707     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 708
 709     /// isFPImmLegal - Returns true if the target can instruction select the
 710     /// specified FP immediate natively. If false, the legalizer will
 711     /// materialize the FP immediate as a load from a constant pool.
 712     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 713
 714     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 715     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 716     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 717     /// values are assumed to be legal.
 718     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 719                                     EVT VT) const;
 720
 721     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 722     /// used by Targets can use this to indicate if there is a suitable
 723     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 724     /// pool entry.
 725     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 726                                         EVT VT) const;
 727
 728     /// ShouldShrinkFPConstant - If true, then instruction selection should
 729     /// seek to shrink the FP constant of the specified type to a smaller type
 730     /// in order to save space and / or reduce runtime.
 731     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 732       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 733       // expensive than a straight movsd. On the other hand, it's important to
 734       // shrink long double fp constant since fldt is very slow.
 735       return !X86ScalarSSEf64 || VT == MVT::f80;
 736     }
 737
 738     const X86Subtarget* getSubtarget() const {
 739       return Subtarget;
 740     }
 741
 742     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 743     /// computed in an SSE register, not on the X87 floating point stack.
 744     bool isScalarFPTypeInSSEReg(EVT VT) const {
 745       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 746       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 747     }
 748
 749     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 750     /// for fptoui.
 751     bool isTargetFTOL() const {
 752       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 753     }
 754
 755     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 756     /// used for fptoui to the given type.
 757     bool isIntegerTypeFTOL(EVT VT) const {
 758       return isTargetFTOL() && VT == MVT::i64;
 759     }
 760
 761     /// createFastISel - This method returns a target specific FastISel object,
 762     /// or null if the target does not support "fast" ISel.
 763     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 764                                      const TargetLibraryInfo *libInfo) const;
 765
 766     /// getStackCookieLocation - Return true if the target stores stack
 767     /// protector cookies at a fixed offset in some non-standard address
 768     /// space, and populates the address space and offset as
 769     /// appropriate.
 770     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 771
 772     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 773                       SelectionDAG &DAG) const;
 774
 775     /// \brief Reset the operation actions based on target options.
 776     virtual void resetOperationActions();
 777
 778   protected:
 779     std::pair<const TargetRegisterClass*, uint8_t>
 780     findRepresentativeClass(MVT VT) const;
 781
 782   private:
 783     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 784     /// make the right decision when generating code for different targets.
 785     const X86Subtarget *Subtarget;
 786     const DataLayout *TD;
 787
 788     /// Used to store the TargetOptions so that we don't waste time resetting
 789     /// the operation actions unless we have to.
 790     TargetOptions TO;
 791
 792     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 793     /// floating point ops.
 794     /// When SSE is available, use it for f32 operations.
 795     /// When SSE2 is available, use it for f64 operations.
 796     bool X86ScalarSSEf32;
 797     bool X86ScalarSSEf64;
 798
 799     /// LegalFPImmediates - A list of legal fp immediates.
 800     std::vector<APFloat> LegalFPImmediates;
 801
 802     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 803     /// select the specified FP immediate natively.
 804     void addLegalFPImmediate(const APFloat& Imm) {
 805       LegalFPImmediates.push_back(Imm);
 806     }
 807
 808     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 809                             CallingConv::ID CallConv, bool isVarArg,
 810                             const SmallVectorImpl<ISD::InputArg> &Ins,
 811                             SDLoc dl, SelectionDAG &DAG,
 812                             SmallVectorImpl<SDValue> &InVals) const;
 813     SDValue LowerMemArgument(SDValue Chain,
 814                              CallingConv::ID CallConv,
 815                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 816                              SDLoc dl, SelectionDAG &DAG,
 817                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 818                               unsigned i) const;
 819     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 820                              SDLoc dl, SelectionDAG &DAG,
 821                              const CCValAssign &VA,
 822                              ISD::ArgFlagsTy Flags) const;
 823
 824     // Call lowering helpers.
 825
 826     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 827     /// for tail call optimization. Targets which want to do tail call
 828     /// optimization should implement this function.
 829     bool IsEligibleForTailCallOptimization(SDValue Callee,
 830                                            CallingConv::ID CalleeCC,
 831                                            bool isVarArg,
 832                                            bool isCalleeStructRet,
 833                                            bool isCallerStructRet,
 834                                            Type *RetTy,
 835                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 836                                     const SmallVectorImpl<SDValue> &OutVals,
 837                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 838                                            SelectionDAG& DAG) const;
 839     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 840     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 841                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 842                                 int FPDiff, SDLoc dl) const;
 843
 844     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 845                                          SelectionDAG &DAG) const;
 846
 847     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 848                                                bool isSigned,
 849                                                bool isReplace) const;
 850
 851     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 853     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 859                                int64_t Offset, SelectionDAG &DAG) const;
 860     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 862     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 876                       SDLoc dl, SelectionDAG &DAG) const;
 877     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 894
 895     virtual SDValue
 896       LowerFormalArguments(SDValue Chain,
 897                            CallingConv::ID CallConv, bool isVarArg,
 898                            const SmallVectorImpl<ISD::InputArg> &Ins,
 899                            SDLoc dl, SelectionDAG &DAG,
 900                            SmallVectorImpl<SDValue> &InVals) const;
 901     virtual SDValue
 902       LowerCall(CallLoweringInfo &CLI,
 903                 SmallVectorImpl<SDValue> &InVals) const;
 904
 905     virtual SDValue
 906       LowerReturn(SDValue Chain,
 907                   CallingConv::ID CallConv, bool isVarArg,
 908                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 909                   const SmallVectorImpl<SDValue> &OutVals,
 910                   SDLoc dl, SelectionDAG &DAG) const;
 911
 912     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 913
 914     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 915
 916     virtual MVT
 917     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 918
 919     virtual bool
 920     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 921                    bool isVarArg,
 922                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 923                    LLVMContext &Context) const;
 924
 925     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 926     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 927     /// expand, the associated machine basic block, and the associated X86
 928     /// opcodes for reg/reg.
 929     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 930                                            MachineBasicBlock *MBB) const;
 931
 932     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 933     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 934     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 935                                                MachineBasicBlock *MBB) const;
 936
 937     // Utility function to emit the low-level va_arg code for X86-64.
 938     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 939                        MachineInstr *MI,
 940                        MachineBasicBlock *MBB) const;
 941
 942     /// Utility function to emit the xmm reg save portion of va_start.
 943     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 944                                                    MachineInstr *BInstr,
 945                                                    MachineBasicBlock *BB) const;
 946
 947     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 948                                          MachineBasicBlock *BB) const;
 949
 950     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 951                                               MachineBasicBlock *BB) const;
 952
 953     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 954                                             MachineBasicBlock *BB,
 955                                             bool Is64Bit) const;
 956
 957     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 958                                           MachineBasicBlock *BB) const;
 959
 960     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 961                                           MachineBasicBlock *BB) const;
 962
 963     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 964                                         MachineBasicBlock *MBB) const;
 965
 966     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 967                                          MachineBasicBlock *MBB) const;
 968
 969     /// Emit nodes that will be selected as "test Op0,Op0", or something
 970     /// equivalent, for use with the given x86 condition code.
 971     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 972
 973     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 974     /// equivalent, for use with the given x86 condition code.
 975     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 976                     SelectionDAG &DAG) const;
 977
 978     /// Convert a comparison if required by the subtarget.
 979     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 980   };
 981
 982   namespace X86 {
 983     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 984                              const TargetLibraryInfo *libInfo);
 985   }
 986 }
 987
 988 #endif    // X86ISELLOWERING_H