lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 141       /// to an MMX vector.  If you think this is too close to the previous
 142       /// mnemonic, so do I; blame Intel.
 143       MOVDQ2Q,
 144
 145       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 146       /// vector to a GPR.
 147       MMX_MOVD2W,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is a register.
 179       BLENDV,
 180
 181       /// BLENDI - Blend where the selector is an immediate.
 182       BLENDI,
 183
 184       // SUBUS - Integer sub with unsigned saturation.
 185       SUBUS,
 186
 187       /// HADD - Integer horizontal add.
 188       HADD,
 189
 190       /// HSUB - Integer horizontal sub.
 191       HSUB,
 192
 193       /// FHADD - Floating point horizontal add.
 194       FHADD,
 195
 196       /// FHSUB - Floating point horizontal sub.
 197       FHSUB,
 198
 199       /// UMAX, UMIN - Unsigned integer max and min.
 200       UMAX, UMIN,
 201
 202       /// SMAX, SMIN - Signed integer max and min.
 203       SMAX, SMIN,
 204
 205       /// FMAX, FMIN - Floating point max and min.
 206       ///
 207       FMAX, FMIN,
 208
 209       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 210       FMAXC, FMINC,
 211
 212       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 213       /// approximation.  Note that these typically require refinement
 214       /// in order to obtain suitable precision.
 215       FRSQRT, FRCP,
 216
 217       // TLSADDR - Thread Local Storage.
 218       TLSADDR,
 219
 220       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 221       // of the TLS block for the current module.
 222       TLSBASEADDR,
 223
 224       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 225       // thunk at the address from an earlier relocation.
 226       TLSCALL,
 227
 228       // EH_RETURN - Exception Handling helpers.
 229       EH_RETURN,
 230
 231       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 232       EH_SJLJ_SETJMP,
 233
 234       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 235       EH_SJLJ_LONGJMP,
 236
 237       /// TC_RETURN - Tail call return.
 238       ///   operand #0 chain
 239       ///   operand #1 callee (register or absolute)
 240       ///   operand #2 stack adjustment
 241       ///   operand #3 optional in flag
 242       TC_RETURN,
 243
 244       // VZEXT_MOVL - Vector move low and zero extend.
 245       VZEXT_MOVL,
 246
 247       // VSEXT_MOVL - Vector move low and sign extend.
 248       VSEXT_MOVL,
 249
 250       // VZEXT - Vector integer zero-extend.
 251       VZEXT,
 252
 253       // VSEXT - Vector integer signed-extend.
 254       VSEXT,
 255
 256       // VFPEXT - Vector FP extend.
 257       VFPEXT,
 258
 259       // VFPROUND - Vector FP round.
 260       VFPROUND,
 261
 262       // VSHL, VSRL - 128-bit vector logical left / right shift
 263       VSHLDQ, VSRLDQ,
 264
 265       // VSHL, VSRL, VSRA - Vector shift elements
 266       VSHL, VSRL, VSRA,
 267
 268       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 269       VSHLI, VSRLI, VSRAI,
 270
 271       // CMPP - Vector packed double/float comparison.
 272       CMPP,
 273
 274       // PCMP* - Vector integer comparisons.
 275       PCMPEQ, PCMPGT,
 276
 277       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 278       ADD, SUB, ADC, SBB, SMUL,
 279       INC, DEC, OR, XOR, AND,
 280
 281       BLSI,   // BLSI - Extract lowest set isolated bit
 282       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 283       BLSR,   // BLSR - Reset lowest set bit
 284
 285       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 286
 287       // MUL_IMM - X86 specific multiply by immediate.
 288       MUL_IMM,
 289
 290       // PTEST - Vector bitwise comparisons
 291       PTEST,
 292
 293       // TESTP - Vector packed fp sign bitwise comparisons
 294       TESTP,
 295
 296       // Several flavors of instructions with vector shuffle behaviors.
 297       PALIGNR,
 298       PSHUFD,
 299       PSHUFHW,
 300       PSHUFLW,
 301       SHUFP,
 302       MOVDDUP,
 303       MOVSHDUP,
 304       MOVSLDUP,
 305       MOVLHPS,
 306       MOVLHPD,
 307       MOVHLPS,
 308       MOVLPS,
 309       MOVLPD,
 310       MOVSD,
 311       MOVSS,
 312       UNPCKL,
 313       UNPCKH,
 314       VPERMILP,
 315       VPERMV,
 316       VPERMI,
 317       VPERM2X128,
 318       VBROADCAST,
 319
 320       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 321       PMULUDQ,
 322
 323       // FMA nodes
 324       FMADD,
 325       FNMADD,
 326       FMSUB,
 327       FNMSUB,
 328       FMADDSUB,
 329       FMSUBADD,
 330
 331       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 332       // according to %al. An operator is needed so that this can be expanded
 333       // with control flow.
 334       VASTART_SAVE_XMM_REGS,
 335
 336       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 337       WIN_ALLOCA,
 338
 339       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 340       // segmented stacks. Check if the current stacklet has enough space, and
 341       // falls back to heap allocation if not.
 342       SEG_ALLOCA,
 343
 344       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 345       WIN_FTOL,
 346
 347       // Memory barrier
 348       MEMBARRIER,
 349       MFENCE,
 350       SFENCE,
 351       LFENCE,
 352
 353       // FNSTSW16r - Store FP status word into i16 register.
 354       FNSTSW16r,
 355
 356       // SAHF - Store contents of %ah into %eflags.
 357       SAHF,
 358
 359       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 360       RDRAND,
 361
 362       // PCMP*STRI
 363       PCMPISTRI,
 364       PCMPESTRI,
 365
 366       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 367       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 368       // Atomic 64-bit binary operations.
 369       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 370       ATOMSUB64_DAG,
 371       ATOMOR64_DAG,
 372       ATOMXOR64_DAG,
 373       ATOMAND64_DAG,
 374       ATOMNAND64_DAG,
 375       ATOMMAX64_DAG,
 376       ATOMMIN64_DAG,
 377       ATOMUMAX64_DAG,
 378       ATOMUMIN64_DAG,
 379       ATOMSWAP64_DAG,
 380
 381       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 382       LCMPXCHG_DAG,
 383       LCMPXCHG8_DAG,
 384       LCMPXCHG16_DAG,
 385
 386       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 387       VZEXT_LOAD,
 388
 389       // FNSTCW16m - Store FP control world into i16 memory.
 390       FNSTCW16m,
 391
 392       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 393       /// integer destination in memory and a FP reg source.  This corresponds
 394       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 395       /// has two inputs (token chain and address) and two outputs (int value
 396       /// and token chain).
 397       FP_TO_INT16_IN_MEM,
 398       FP_TO_INT32_IN_MEM,
 399       FP_TO_INT64_IN_MEM,
 400
 401       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 402       /// integer source in memory and FP reg result.  This corresponds to the
 403       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 404       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 405       /// also produces a flag).
 406       FILD,
 407       FILD_FLAG,
 408
 409       /// FLD - This instruction implements an extending load to FP stack slots.
 410       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 411       /// operand, ptr to load from, and a ValueType node indicating the type
 412       /// to load to.
 413       FLD,
 414
 415       /// FST - This instruction implements a truncating store to FP stack
 416       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 417       /// chain operand, value to store, address, and a ValueType to store it
 418       /// as.
 419       FST,
 420
 421       /// VAARG_64 - This instruction grabs the address of the next argument
 422       /// from a va_list. (reads and modifies the va_list in memory)
 423       VAARG_64
 424
 425       // WARNING: Do not add anything in the end unless you want the node to
 426       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 427       // thought as target memory ops!
 428     };
 429   }
 430
 431   /// Define some predicates that are used for node matching.
 432   namespace X86 {
 433     /// isVEXTRACTF128Index - Return true if the specified
 434     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 435     /// suitable for input to VEXTRACTF128.
 436     bool isVEXTRACTF128Index(SDNode *N);
 437
 438     /// isVINSERTF128Index - Return true if the specified
 439     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 440     /// suitable for input to VINSERTF128.
 441     bool isVINSERTF128Index(SDNode *N);
 442
 443     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 444     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 445     /// with VEXTRACTF128 instructions.
 446     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 447
 448     /// getInsertVINSERTF128Immediate - Return the appropriate
 449     /// immediate to insert at the specified INSERT_SUBVECTOR index
 450     /// with VINSERTF128 instructions.
 451     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 452
 453     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 454     /// constant +0.0.
 455     bool isZeroNode(SDValue Elt);
 456
 457     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 458     /// fit into displacement field of the instruction.
 459     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 460                                       bool hasSymbolicDisplacement = true);
 461
 462
 463     /// isCalleePop - Determines whether the callee is required to pop its
 464     /// own arguments. Callee pop is necessary to support tail calls.
 465     bool isCalleePop(CallingConv::ID CallingConv,
 466                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 467   }
 468
 469   //===--------------------------------------------------------------------===//
 470   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 471   class X86TargetLowering : public TargetLowering {
 472   public:
 473     explicit X86TargetLowering(X86TargetMachine &TM);
 474
 475     virtual unsigned getJumpTableEncoding() const;
 476
 477     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 478
 479     virtual const MCExpr *
 480     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 481                               const MachineBasicBlock *MBB, unsigned uid,
 482                               MCContext &Ctx) const;
 483
 484     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 485     /// jumptable.
 486     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 487                                              SelectionDAG &DAG) const;
 488     virtual const MCExpr *
 489     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 490                                  unsigned JTI, MCContext &Ctx) const;
 491
 492     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 493     /// function arguments in the caller parameter area. For X86, aggregates
 494     /// that contains are placed at 16-byte boundaries while the rest are at
 495     /// 4-byte boundaries.
 496     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 497
 498     /// getOptimalMemOpType - Returns the target specific optimal type for load
 499     /// and store operations as a result of memset, memcpy, and memmove
 500     /// lowering. If DstAlign is zero that means it's safe to destination
 501     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 502     /// means there isn't a need to check it against alignment requirement,
 503     /// probably because the source does not need to be loaded. If 'IsMemset' is
 504     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 505     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 506     /// source is constant so it does not need to be loaded.
 507     /// It returns EVT::Other if the type should be determined using generic
 508     /// target-independent logic.
 509     virtual EVT
 510     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 511                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 512                         MachineFunction &MF) const;
 513
 514     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 515     /// specified type to expand memcpy / memset inline. This is mostly true
 516     /// for all types except for some special cases. For example, on X86
 517     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 518     /// also does type conversion. Note the specified type doesn't have to be
 519     /// legal as the hook is used before type legalization.
 520     virtual bool isSafeMemOpType(MVT VT) const;
 521
 522     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 523     /// unaligned memory accesses. of the specified type. Returns whether it
 524     /// is "fast" by reference in the second argument.
 525     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 526
 527     /// LowerOperation - Provide custom lowering hooks for some operations.
 528     ///
 529     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 530
 531     /// ReplaceNodeResults - Replace the results of node with an illegal result
 532     /// type with new values built out of custom code.
 533     ///
 534     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 535                                     SelectionDAG &DAG) const;
 536
 537
 538     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 539
 540     /// isTypeDesirableForOp - Return true if the target has native support for
 541     /// the specified value type and it is 'desirable' to use the type for the
 542     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 543     /// instruction encodings are longer and some i16 instructions are slow.
 544     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 545
 546     /// isTypeDesirable - Return true if the target has native support for the
 547     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 548     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 549     /// and some i16 instructions are slow.
 550     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 551
 552     virtual MachineBasicBlock *
 553       EmitInstrWithCustomInserter(MachineInstr *MI,
 554                                   MachineBasicBlock *MBB) const;
 555
 556
 557     /// getTargetNodeName - This method returns the name of a target specific
 558     /// DAG node.
 559     virtual const char *getTargetNodeName(unsigned Opcode) const;
 560
 561     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 562     virtual EVT getSetCCResultType(EVT VT) const;
 563
 564     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 565     /// in Mask are known to be either zero or one and return them in the
 566     /// KnownZero/KnownOne bitsets.
 567     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 568                                                 APInt &KnownZero,
 569                                                 APInt &KnownOne,
 570                                                 const SelectionDAG &DAG,
 571                                                 unsigned Depth = 0) const;
 572
 573     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 574     // operation that are sign bits.
 575     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 576                                                      unsigned Depth) const;
 577
 578     virtual bool
 579     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 580
 581     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 582
 583     virtual bool ExpandInlineAsm(CallInst *CI) const;
 584
 585     ConstraintType getConstraintType(const std::string &Constraint) const;
 586
 587     /// Examine constraint string and operand type and determine a weight value.
 588     /// The operand object must already have been set up with the operand type.
 589     virtual ConstraintWeight getSingleConstraintMatchWeight(
 590       AsmOperandInfo &info, const char *constraint) const;
 591
 592     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 593
 594     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 595     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 596     /// true it means one of the asm constraint of the inline asm instruction
 597     /// being processed is 'm'.
 598     virtual void LowerAsmOperandForConstraint(SDValue Op,
 599                                               std::string &Constraint,
 600                                               std::vector<SDValue> &Ops,
 601                                               SelectionDAG &DAG) const;
 602
 603     /// getRegForInlineAsmConstraint - Given a physical register constraint
 604     /// (e.g. {edx}), return the register number and the register class for the
 605     /// register.  This should only be used for C_Register constraints.  On
 606     /// error, this returns a register number of 0.
 607     std::pair<unsigned, const TargetRegisterClass*>
 608       getRegForInlineAsmConstraint(const std::string &Constraint,
 609                                    EVT VT) const;
 610
 611     /// isLegalAddressingMode - Return true if the addressing mode represented
 612     /// by AM is legal for this target, for a load/store of the specified type.
 613     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 614
 615     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 616     /// icmp immediate, that is the target has icmp instructions which can
 617     /// compare a register against the immediate without having to materialize
 618     /// the immediate into a register.
 619     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 620
 621     /// isLegalAddImmediate - Return true if the specified immediate is legal
 622     /// add immediate, that is the target has add instructions which can
 623     /// add a register and the immediate without having to materialize
 624     /// the immediate into a register.
 625     virtual bool isLegalAddImmediate(int64_t Imm) const;
 626
 627     /// isTruncateFree - Return true if it's free to truncate a value of
 628     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 629     /// register EAX to i16 by referencing its sub-register AX.
 630     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 631     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 632
 633     /// isZExtFree - Return true if any actual instruction that defines a
 634     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 635     /// register. This does not necessarily include registers defined in
 636     /// unknown ways, such as incoming arguments, or copies from unknown
 637     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 638     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 639     /// all instructions that define 32-bit values implicit zero-extend the
 640     /// result out to 64 bits.
 641     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 642     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 643     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 644
 645     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 646     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 647     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 648     /// is expanded to mul + add.
 649     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 650
 651     /// isNarrowingProfitable - Return true if it's profitable to narrow
 652     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 653     /// from i32 to i8 but not from i32 to i16.
 654     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 655
 656     /// isFPImmLegal - Returns true if the target can instruction select the
 657     /// specified FP immediate natively. If false, the legalizer will
 658     /// materialize the FP immediate as a load from a constant pool.
 659     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 660
 661     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 662     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 663     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 664     /// values are assumed to be legal.
 665     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 666                                     EVT VT) const;
 667
 668     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 669     /// used by Targets can use this to indicate if there is a suitable
 670     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 671     /// pool entry.
 672     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 673                                         EVT VT) const;
 674
 675     /// ShouldShrinkFPConstant - If true, then instruction selection should
 676     /// seek to shrink the FP constant of the specified type to a smaller type
 677     /// in order to save space and / or reduce runtime.
 678     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 679       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 680       // expensive than a straight movsd. On the other hand, it's important to
 681       // shrink long double fp constant since fldt is very slow.
 682       return !X86ScalarSSEf64 || VT == MVT::f80;
 683     }
 684
 685     const X86Subtarget* getSubtarget() const {
 686       return Subtarget;
 687     }
 688
 689     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 690     /// computed in an SSE register, not on the X87 floating point stack.
 691     bool isScalarFPTypeInSSEReg(EVT VT) const {
 692       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 693       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 694     }
 695
 696     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 697     /// for fptoui.
 698     bool isTargetFTOL() const {
 699       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 700     }
 701
 702     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 703     /// used for fptoui to the given type.
 704     bool isIntegerTypeFTOL(EVT VT) const {
 705       return isTargetFTOL() && VT == MVT::i64;
 706     }
 707
 708     /// createFastISel - This method returns a target specific FastISel object,
 709     /// or null if the target does not support "fast" ISel.
 710     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 711                                      const TargetLibraryInfo *libInfo) const;
 712
 713     /// getStackCookieLocation - Return true if the target stores stack
 714     /// protector cookies at a fixed offset in some non-standard address
 715     /// space, and populates the address space and offset as
 716     /// appropriate.
 717     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 718
 719     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 720                       SelectionDAG &DAG) const;
 721
 722   protected:
 723     std::pair<const TargetRegisterClass*, uint8_t>
 724     findRepresentativeClass(MVT VT) const;
 725
 726   private:
 727     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 728     /// make the right decision when generating code for different targets.
 729     const X86Subtarget *Subtarget;
 730     const X86RegisterInfo *RegInfo;
 731     const DataLayout *TD;
 732
 733     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 734     /// floating point ops.
 735     /// When SSE is available, use it for f32 operations.
 736     /// When SSE2 is available, use it for f64 operations.
 737     bool X86ScalarSSEf32;
 738     bool X86ScalarSSEf64;
 739
 740     /// LegalFPImmediates - A list of legal fp immediates.
 741     std::vector<APFloat> LegalFPImmediates;
 742
 743     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 744     /// select the specified FP immediate natively.
 745     void addLegalFPImmediate(const APFloat& Imm) {
 746       LegalFPImmediates.push_back(Imm);
 747     }
 748
 749     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 750                             CallingConv::ID CallConv, bool isVarArg,
 751                             const SmallVectorImpl<ISD::InputArg> &Ins,
 752                             DebugLoc dl, SelectionDAG &DAG,
 753                             SmallVectorImpl<SDValue> &InVals) const;
 754     SDValue LowerMemArgument(SDValue Chain,
 755                              CallingConv::ID CallConv,
 756                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 757                              DebugLoc dl, SelectionDAG &DAG,
 758                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 759                               unsigned i) const;
 760     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 761                              DebugLoc dl, SelectionDAG &DAG,
 762                              const CCValAssign &VA,
 763                              ISD::ArgFlagsTy Flags) const;
 764
 765     // Call lowering helpers.
 766
 767     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 768     /// for tail call optimization. Targets which want to do tail call
 769     /// optimization should implement this function.
 770     bool IsEligibleForTailCallOptimization(SDValue Callee,
 771                                            CallingConv::ID CalleeCC,
 772                                            bool isVarArg,
 773                                            bool isCalleeStructRet,
 774                                            bool isCallerStructRet,
 775                                            Type *RetTy,
 776                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 777                                     const SmallVectorImpl<SDValue> &OutVals,
 778                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 779                                            SelectionDAG& DAG) const;
 780     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 781     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 782                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 783                                 int FPDiff, DebugLoc dl) const;
 784
 785     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 786                                          SelectionDAG &DAG) const;
 787
 788     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 789                                                bool isSigned,
 790                                                bool isReplace) const;
 791
 792     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 793                                    SelectionDAG &DAG) const;
 794     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 801                                int64_t Offset, SelectionDAG &DAG) const;
 802     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 807     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerSIGN_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerANY_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 822                       DebugLoc dl, SelectionDAG &DAG) const;
 823     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 841
 842     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 843
 844     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 845     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 848
 849     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 850
 851     SDValue LowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 852
 853     virtual SDValue
 854       LowerFormalArguments(SDValue Chain,
 855                            CallingConv::ID CallConv, bool isVarArg,
 856                            const SmallVectorImpl<ISD::InputArg> &Ins,
 857                            DebugLoc dl, SelectionDAG &DAG,
 858                            SmallVectorImpl<SDValue> &InVals) const;
 859     virtual SDValue
 860       LowerCall(CallLoweringInfo &CLI,
 861                 SmallVectorImpl<SDValue> &InVals) const;
 862
 863     virtual SDValue
 864       LowerReturn(SDValue Chain,
 865                   CallingConv::ID CallConv, bool isVarArg,
 866                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 867                   const SmallVectorImpl<SDValue> &OutVals,
 868                   DebugLoc dl, SelectionDAG &DAG) const;
 869
 870     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 871
 872     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 873
 874     virtual MVT
 875     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 876
 877     virtual bool
 878     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 879                    bool isVarArg,
 880                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 881                    LLVMContext &Context) const;
 882
 883     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 884     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 885     /// expand, the associated machine basic block, and the associated X86
 886     /// opcodes for reg/reg.
 887     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 888                                            MachineBasicBlock *MBB) const;
 889
 890     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 891     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 892     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 893                                                MachineBasicBlock *MBB) const;
 894
 895     // Utility function to emit the low-level va_arg code for X86-64.
 896     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 897                        MachineInstr *MI,
 898                        MachineBasicBlock *MBB) const;
 899
 900     /// Utility function to emit the xmm reg save portion of va_start.
 901     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 902                                                    MachineInstr *BInstr,
 903                                                    MachineBasicBlock *BB) const;
 904
 905     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 906                                          MachineBasicBlock *BB) const;
 907
 908     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 909                                               MachineBasicBlock *BB) const;
 910
 911     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 912                                             MachineBasicBlock *BB,
 913                                             bool Is64Bit) const;
 914
 915     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 916                                           MachineBasicBlock *BB) const;
 917
 918     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 919                                           MachineBasicBlock *BB) const;
 920
 921     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 922                                         MachineBasicBlock *MBB) const;
 923
 924     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 925                                          MachineBasicBlock *MBB) const;
 926
 927     /// Emit nodes that will be selected as "test Op0,Op0", or something
 928     /// equivalent, for use with the given x86 condition code.
 929     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 930
 931     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 932     /// equivalent, for use with the given x86 condition code.
 933     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 934                     SelectionDAG &DAG) const;
 935
 936     /// Convert a comparison if required by the subtarget.
 937     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 938   };
 939
 940   namespace X86 {
 941     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 942                              const TargetLibraryInfo *libInfo);
 943   }
 944 }
 945
 946 #endif    // X86ISELLOWERING_H