lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       //Fix Up Special Packed Float32/64 values
 393       VFIXUPIMM,
 394       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 395       VRANGE,
 396       // Reduce - Perform Reduction Transformation on scalar\packed FP
 397       VREDUCE,
 398       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 399       VRNDSCALE,
 400       // VFPCLASS - Tests Types Of a FP Values
 401       VFPCLASS,
 402       // Broadcast scalar to vector
 403       VBROADCAST,
 404       // Broadcast subvector to vector
 405       SUBV_BROADCAST,
 406       // Insert/Extract vector element
 407       VINSERT,
 408       VEXTRACT,
 409
 410       /// SSE4A Extraction and Insertion.
 411       EXTRQI, INSERTQI,
 412
 413       // XOP arithmetic/logical shifts
 414       VPSHA, VPSHL,
 415       // XOP signed/unsigned integer comparisons
 416       VPCOM, VPCOMU,
 417
 418       // Vector multiply packed unsigned doubleword integers
 419       PMULUDQ,
 420       // Vector multiply packed signed doubleword integers
 421       PMULDQ,
 422       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 423       MULHRS,
 424       // Multiply and Add Packed Integers
 425       VPMADDUBSW, VPMADDWD,
 426       // FMA nodes
 427       FMADD,
 428       FNMADD,
 429       FMSUB,
 430       FNMSUB,
 431       FMADDSUB,
 432       FMSUBADD,
 433       // FMA with rounding mode
 434       FMADD_RND,
 435       FNMADD_RND,
 436       FMSUB_RND,
 437       FNMSUB_RND,
 438       FMADDSUB_RND,
 439       FMSUBADD_RND,
 440
 441       // Compress and expand
 442       COMPRESS,
 443       EXPAND,
 444
 445       //Convert Unsigned/Integer to Scalar Floating-Point Value
 446       //with rounding mode
 447       SINT_TO_FP_RND,
 448       UINT_TO_FP_RND,
 449
 450       // Vector float/double to signed/unsigned integer.
 451       FP_TO_SINT_RND, FP_TO_UINT_RND,
 452       // Save xmm argument registers to the stack, according to %al. An operator
 453       // is needed so that this can be expanded with control flow.
 454       VASTART_SAVE_XMM_REGS,
 455
 456       // Windows's _chkstk call to do stack probing.
 457       WIN_ALLOCA,
 458
 459       // For allocating variable amounts of stack space when using
 460       // segmented stacks. Check if the current stacklet has enough space, and
 461       // falls back to heap allocation if not.
 462       SEG_ALLOCA,
 463
 464       // Memory barrier
 465       MEMBARRIER,
 466       MFENCE,
 467       SFENCE,
 468       LFENCE,
 469
 470       // Store FP status word into i16 register.
 471       FNSTSW16r,
 472
 473       // Store contents of %ah into %eflags.
 474       SAHF,
 475
 476       // Get a random integer and indicate whether it is valid in CF.
 477       RDRAND,
 478
 479       // Get a NIST SP800-90B & C compliant random integer and
 480       // indicate whether it is valid in CF.
 481       RDSEED,
 482
 483       PCMPISTRI,
 484       PCMPESTRI,
 485
 486       // Test if in transactional execution.
 487       XTEST,
 488
 489       // ERI instructions
 490       RSQRT28, RCP28, EXP2,
 491
 492       // Compare and swap.
 493       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 494       LCMPXCHG8_DAG,
 495       LCMPXCHG16_DAG,
 496
 497       // Load, scalar_to_vector, and zero extend.
 498       VZEXT_LOAD,
 499
 500       // Store FP control world into i16 memory.
 501       FNSTCW16m,
 502
 503       /// This instruction implements FP_TO_SINT with the
 504       /// integer destination in memory and a FP reg source.  This corresponds
 505       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 506       /// has two inputs (token chain and address) and two outputs (int value
 507       /// and token chain).
 508       FP_TO_INT16_IN_MEM,
 509       FP_TO_INT32_IN_MEM,
 510       FP_TO_INT64_IN_MEM,
 511
 512       /// This instruction implements SINT_TO_FP with the
 513       /// integer source in memory and FP reg result.  This corresponds to the
 514       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 515       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 516       /// also produces a flag).
 517       FILD,
 518       FILD_FLAG,
 519
 520       /// This instruction implements an extending load to FP stack slots.
 521       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 522       /// operand, ptr to load from, and a ValueType node indicating the type
 523       /// to load to.
 524       FLD,
 525
 526       /// This instruction implements a truncating store to FP stack
 527       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 528       /// chain operand, value to store, address, and a ValueType to store it
 529       /// as.
 530       FST,
 531
 532       /// This instruction grabs the address of the next argument
 533       /// from a va_list. (reads and modifies the va_list in memory)
 534       VAARG_64
 535
 536       // WARNING: Do not add anything in the end unless you want the node to
 537       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 538       // thought as target memory ops!
 539     };
 540   }
 541
 542   /// Define some predicates that are used for node matching.
 543   namespace X86 {
 544     /// Return true if the specified
 545     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 546     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 547     bool isVEXTRACT128Index(SDNode *N);
 548
 549     /// Return true if the specified
 550     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 551     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 552     bool isVINSERT128Index(SDNode *N);
 553
 554     /// Return true if the specified
 555     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 556     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 557     bool isVEXTRACT256Index(SDNode *N);
 558
 559     /// Return true if the specified
 560     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 561     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 562     bool isVINSERT256Index(SDNode *N);
 563
 564     /// Return the appropriate
 565     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 566     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 567     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 568
 569     /// Return the appropriate
 570     /// immediate to insert at the specified INSERT_SUBVECTOR index
 571     /// with VINSERTF128, VINSERT128 instructions.
 572     unsigned getInsertVINSERT128Immediate(SDNode *N);
 573
 574     /// Return the appropriate
 575     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 576     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 577     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 578
 579     /// Return the appropriate
 580     /// immediate to insert at the specified INSERT_SUBVECTOR index
 581     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 582     unsigned getInsertVINSERT256Immediate(SDNode *N);
 583
 584     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 585     bool isZeroNode(SDValue Elt);
 586
 587     /// Returns true of the given offset can be
 588     /// fit into displacement field of the instruction.
 589     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 590                                       bool hasSymbolicDisplacement = true);
 591
 592
 593     /// Determines whether the callee is required to pop its
 594     /// own arguments. Callee pop is necessary to support tail calls.
 595     bool isCalleePop(CallingConv::ID CallingConv,
 596                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 597
 598     /// AVX512 static rounding constants.  These need to match the values in
 599     /// avx512fintrin.h.
 600     enum STATIC_ROUNDING {
 601       TO_NEAREST_INT = 0,
 602       TO_NEG_INF = 1,
 603       TO_POS_INF = 2,
 604       TO_ZERO = 3,
 605       CUR_DIRECTION = 4
 606     };
 607   }
 608
 609   //===--------------------------------------------------------------------===//
 610   //  X86 Implementation of the TargetLowering interface
 611   class X86TargetLowering final : public TargetLowering {
 612   public:
 613     explicit X86TargetLowering(const X86TargetMachine &TM,
 614                                const X86Subtarget &STI);
 615
 616     unsigned getJumpTableEncoding() const override;
 617     bool useSoftFloat() const override;
 618
 619     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 620       return MVT::i8;
 621     }
 622
 623     const MCExpr *
 624     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 625                               const MachineBasicBlock *MBB, unsigned uid,
 626                               MCContext &Ctx) const override;
 627
 628     /// Returns relocation base for the given PIC jumptable.
 629     SDValue getPICJumpTableRelocBase(SDValue Table,
 630                                      SelectionDAG &DAG) const override;
 631     const MCExpr *
 632     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 633                                  unsigned JTI, MCContext &Ctx) const override;
 634
 635     /// Return the desired alignment for ByVal aggregate
 636     /// function arguments in the caller parameter area. For X86, aggregates
 637     /// that contains are placed at 16-byte boundaries while the rest are at
 638     /// 4-byte boundaries.
 639     unsigned getByValTypeAlignment(Type *Ty,
 640                                    const DataLayout &DL) const override;
 641
 642     /// Returns the target specific optimal type for load
 643     /// and store operations as a result of memset, memcpy, and memmove
 644     /// lowering. If DstAlign is zero that means it's safe to destination
 645     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 646     /// means there isn't a need to check it against alignment requirement,
 647     /// probably because the source does not need to be loaded. If 'IsMemset' is
 648     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 649     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 650     /// source is constant so it does not need to be loaded.
 651     /// It returns EVT::Other if the type should be determined using generic
 652     /// target-independent logic.
 653     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 654                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 655                             MachineFunction &MF) const override;
 656
 657     /// Returns true if it's safe to use load / store of the
 658     /// specified type to expand memcpy / memset inline. This is mostly true
 659     /// for all types except for some special cases. For example, on X86
 660     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 661     /// also does type conversion. Note the specified type doesn't have to be
 662     /// legal as the hook is used before type legalization.
 663     bool isSafeMemOpType(MVT VT) const override;
 664
 665     /// Returns true if the target allows unaligned memory accesses of the
 666     /// specified type. Returns whether it is "fast" in the last argument.
 667     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 668                                        bool *Fast) const override;
 669
 670     /// Provide custom lowering hooks for some operations.
 671     ///
 672     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 673
 674     /// Replace the results of node with an illegal result
 675     /// type with new values built out of custom code.
 676     ///
 677     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 678                             SelectionDAG &DAG) const override;
 679
 680
 681     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 682
 683     /// Return true if the target has native support for
 684     /// the specified value type and it is 'desirable' to use the type for the
 685     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 686     /// instruction encodings are longer and some i16 instructions are slow.
 687     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 688
 689     /// Return true if the target has native support for the
 690     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 691     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 692     /// and some i16 instructions are slow.
 693     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 694
 695     MachineBasicBlock *
 696       EmitInstrWithCustomInserter(MachineInstr *MI,
 697                                   MachineBasicBlock *MBB) const override;
 698
 699
 700     /// This method returns the name of a target specific DAG node.
 701     const char *getTargetNodeName(unsigned Opcode) const override;
 702
 703     bool isCheapToSpeculateCttz() const override;
 704
 705     bool isCheapToSpeculateCtlz() const override;
 706
 707     /// Return the value type to use for ISD::SETCC.
 708     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 709                            EVT VT) const override;
 710
 711     /// Determine which of the bits specified in Mask are known to be either
 712     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 713     void computeKnownBitsForTargetNode(const SDValue Op,
 714                                        APInt &KnownZero,
 715                                        APInt &KnownOne,
 716                                        const SelectionDAG &DAG,
 717                                        unsigned Depth = 0) const override;
 718
 719     /// Determine the number of bits in the operation that are sign bits.
 720     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 721                                              const SelectionDAG &DAG,
 722                                              unsigned Depth) const override;
 723
 724     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 725                         int64_t &Offset) const override;
 726
 727     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 728
 729     bool ExpandInlineAsm(CallInst *CI) const override;
 730
 731     ConstraintType getConstraintType(StringRef Constraint) const override;
 732
 733     /// Examine constraint string and operand type and determine a weight value.
 734     /// The operand object must already have been set up with the operand type.
 735     ConstraintWeight
 736       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 737                                      const char *constraint) const override;
 738
 739     const char *LowerXConstraint(EVT ConstraintVT) const override;
 740
 741     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 742     /// add anything to Ops. If hasMemory is true it means one of the asm
 743     /// constraint of the inline asm instruction being processed is 'm'.
 744     void LowerAsmOperandForConstraint(SDValue Op,
 745                                       std::string &Constraint,
 746                                       std::vector<SDValue> &Ops,
 747                                       SelectionDAG &DAG) const override;
 748
 749     unsigned
 750     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 751       if (ConstraintCode == "i")
 752         return InlineAsm::Constraint_i;
 753       else if (ConstraintCode == "o")
 754         return InlineAsm::Constraint_o;
 755       else if (ConstraintCode == "v")
 756         return InlineAsm::Constraint_v;
 757       else if (ConstraintCode == "X")
 758         return InlineAsm::Constraint_X;
 759       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 760     }
 761
 762     /// Given a physical register constraint
 763     /// (e.g. {edx}), return the register number and the register class for the
 764     /// register.  This should only be used for C_Register constraints.  On
 765     /// error, this returns a register number of 0.
 766     std::pair<unsigned, const TargetRegisterClass *>
 767     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 768                                  StringRef Constraint, MVT VT) const override;
 769
 770     /// Return true if the addressing mode represented
 771     /// by AM is legal for this target, for a load/store of the specified type.
 772     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 773                                Type *Ty, unsigned AS) const override;
 774
 775     /// Return true if the specified immediate is legal
 776     /// icmp immediate, that is the target has icmp instructions which can
 777     /// compare a register against the immediate without having to materialize
 778     /// the immediate into a register.
 779     bool isLegalICmpImmediate(int64_t Imm) const override;
 780
 781     /// Return true if the specified immediate is legal
 782     /// add immediate, that is the target has add instructions which can
 783     /// add a register and the immediate without having to materialize
 784     /// the immediate into a register.
 785     bool isLegalAddImmediate(int64_t Imm) const override;
 786
 787     /// \brief Return the cost of the scaling factor used in the addressing
 788     /// mode represented by AM for this target, for a load/store
 789     /// of the specified type.
 790     /// If the AM is supported, the return value must be >= 0.
 791     /// If the AM is not supported, it returns a negative value.
 792     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 793                              unsigned AS) const override;
 794
 795     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 796
 797     /// Return true if it's free to truncate a value of
 798     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 799     /// register EAX to i16 by referencing its sub-register AX.
 800     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 801     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 802
 803     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 804
 805     /// Return true if any actual instruction that defines a
 806     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 807     /// register. This does not necessarily include registers defined in
 808     /// unknown ways, such as incoming arguments, or copies from unknown
 809     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 810     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 811     /// all instructions that define 32-bit values implicit zero-extend the
 812     /// result out to 64 bits.
 813     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 814     bool isZExtFree(EVT VT1, EVT VT2) const override;
 815     bool isZExtFree(SDValue Val, EVT VT2) const override;
 816
 817     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 818     /// extend node) is profitable.
 819     bool isVectorLoadExtDesirable(SDValue) const override;
 820
 821     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 822     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 823     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 824     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 825
 826     /// Return true if it's profitable to narrow
 827     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 828     /// from i32 to i8 but not from i32 to i16.
 829     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 830
 831     /// Returns true if the target can instruction select the
 832     /// specified FP immediate natively. If false, the legalizer will
 833     /// materialize the FP immediate as a load from a constant pool.
 834     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 835
 836     /// Targets can use this to indicate that they only support *some*
 837     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 838     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 839     /// be legal.
 840     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 841                             EVT VT) const override;
 842
 843     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 844     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 845     /// replace a VAND with a constant pool entry.
 846     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 847                                 EVT VT) const override;
 848
 849     /// If true, then instruction selection should
 850     /// seek to shrink the FP constant of the specified type to a smaller type
 851     /// in order to save space and / or reduce runtime.
 852     bool ShouldShrinkFPConstant(EVT VT) const override {
 853       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 854       // expensive than a straight movsd. On the other hand, it's important to
 855       // shrink long double fp constant since fldt is very slow.
 856       return !X86ScalarSSEf64 || VT == MVT::f80;
 857     }
 858
 859     /// Return true if we believe it is correct and profitable to reduce the
 860     /// load node to a smaller type.
 861     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 862                                EVT NewVT) const override;
 863
 864     /// Return true if the specified scalar FP type is computed in an SSE
 865     /// register, not on the X87 floating point stack.
 866     bool isScalarFPTypeInSSEReg(EVT VT) const {
 867       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 868       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 869     }
 870
 871     /// \brief Returns true if it is beneficial to convert a load of a constant
 872     /// to just the constant itself.
 873     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 874                                            Type *Ty) const override;
 875
 876     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 877     /// with this index.
 878     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 879
 880     /// Intel processors have a unified instruction and data cache
 881     const char * getClearCacheBuiltinName() const override {
 882       return nullptr; // nothing to do, move along.
 883     }
 884
 885     unsigned getRegisterByName(const char* RegName, EVT VT,
 886                                SelectionDAG &DAG) const override;
 887
 888     /// This method returns a target specific FastISel object,
 889     /// or null if the target does not support "fast" ISel.
 890     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 891                              const TargetLibraryInfo *libInfo) const override;
 892
 893     /// Return true if the target stores stack protector cookies at a fixed
 894     /// offset in some non-standard address space, and populates the address
 895     /// space and offset as appropriate.
 896     bool getStackCookieLocation(unsigned &AddressSpace,
 897                                 unsigned &Offset) const override;
 898
 899     /// Return true if the target stores SafeStack pointer at a fixed offset in
 900     /// some non-standard address space, and populates the address space and
 901     /// offset as appropriate.
 902     bool getSafeStackPointerLocation(unsigned &AddressSpace,
 903                                      unsigned &Offset) const override;
 904
 905     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 906                       SelectionDAG &DAG) const;
 907
 908     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 909
 910     bool useLoadStackGuardNode() const override;
 911     /// \brief Customize the preferred legalization strategy for certain types.
 912     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 913
 914     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 915
 916   protected:
 917     std::pair<const TargetRegisterClass *, uint8_t>
 918     findRepresentativeClass(const TargetRegisterInfo *TRI,
 919                             MVT VT) const override;
 920
 921   private:
 922     /// Keep a pointer to the X86Subtarget around so that we can
 923     /// make the right decision when generating code for different targets.
 924     const X86Subtarget *Subtarget;
 925     const DataLayout *TD;
 926
 927     /// Select between SSE or x87 floating point ops.
 928     /// When SSE is available, use it for f32 operations.
 929     /// When SSE2 is available, use it for f64 operations.
 930     bool X86ScalarSSEf32;
 931     bool X86ScalarSSEf64;
 932
 933     /// A list of legal FP immediates.
 934     std::vector<APFloat> LegalFPImmediates;
 935
 936     /// Indicate that this x86 target can instruction
 937     /// select the specified FP immediate natively.
 938     void addLegalFPImmediate(const APFloat& Imm) {
 939       LegalFPImmediates.push_back(Imm);
 940     }
 941
 942     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 943                             CallingConv::ID CallConv, bool isVarArg,
 944                             const SmallVectorImpl<ISD::InputArg> &Ins,
 945                             SDLoc dl, SelectionDAG &DAG,
 946                             SmallVectorImpl<SDValue> &InVals) const;
 947     SDValue LowerMemArgument(SDValue Chain,
 948                              CallingConv::ID CallConv,
 949                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 950                              SDLoc dl, SelectionDAG &DAG,
 951                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 952                               unsigned i) const;
 953     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 954                              SDLoc dl, SelectionDAG &DAG,
 955                              const CCValAssign &VA,
 956                              ISD::ArgFlagsTy Flags) const;
 957
 958     // Call lowering helpers.
 959
 960     /// Check whether the call is eligible for tail call optimization. Targets
 961     /// that want to do tail call optimization should implement this function.
 962     bool IsEligibleForTailCallOptimization(SDValue Callee,
 963                                            CallingConv::ID CalleeCC,
 964                                            bool isVarArg,
 965                                            bool isCalleeStructRet,
 966                                            bool isCallerStructRet,
 967                                            Type *RetTy,
 968                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 969                                     const SmallVectorImpl<SDValue> &OutVals,
 970                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 971                                            SelectionDAG& DAG) const;
 972     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 973     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 974                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 975                                 int FPDiff, SDLoc dl) const;
 976
 977     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 978                                          SelectionDAG &DAG) const;
 979
 980     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 981                                                bool isSigned,
 982                                                bool isReplace) const;
 983
 984     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 991
 992     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 996                                int64_t Offset, SelectionDAG &DAG) const;
 997     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1009                       SDLoc dl, SelectionDAG &DAG) const;
1010     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue LowerCLEANUPRET(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1024     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1025     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1028     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1029     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1030
1031     SDValue
1032       LowerFormalArguments(SDValue Chain,
1033                            CallingConv::ID CallConv, bool isVarArg,
1034                            const SmallVectorImpl<ISD::InputArg> &Ins,
1035                            SDLoc dl, SelectionDAG &DAG,
1036                            SmallVectorImpl<SDValue> &InVals) const override;
1037     SDValue LowerCall(CallLoweringInfo &CLI,
1038                       SmallVectorImpl<SDValue> &InVals) const override;
1039
1040     SDValue LowerReturn(SDValue Chain,
1041                         CallingConv::ID CallConv, bool isVarArg,
1042                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1043                         const SmallVectorImpl<SDValue> &OutVals,
1044                         SDLoc dl, SelectionDAG &DAG) const override;
1045
1046     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1047
1048     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1049
1050     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1051                                  ISD::NodeType ExtendKind) const override;
1052
1053     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1054                         bool isVarArg,
1055                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1056                         LLVMContext &Context) const override;
1057
1058     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1059
1060     TargetLoweringBase::AtomicExpansionKind
1061     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1062     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1063     TargetLoweringBase::AtomicExpansionKind
1064     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1065
1066     LoadInst *
1067     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1068
1069     bool needsCmpXchgNb(Type *MemType) const;
1070
1071     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1072     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1073     /// expand, the associated machine basic block, and the associated X86
1074     /// opcodes for reg/reg.
1075     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1076                                            MachineBasicBlock *MBB) const;
1077
1078     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1079     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1080     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1081                                                MachineBasicBlock *MBB) const;
1082
1083     // Utility function to emit the low-level va_arg code for X86-64.
1084     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1085                        MachineInstr *MI,
1086                        MachineBasicBlock *MBB) const;
1087
1088     /// Utility function to emit the xmm reg save portion of va_start.
1089     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1090                                                    MachineInstr *BInstr,
1091                                                    MachineBasicBlock *BB) const;
1092
1093     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1094                                          MachineBasicBlock *BB) const;
1095
1096     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1097                                            MachineBasicBlock *BB) const;
1098
1099     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1100                                               MachineBasicBlock *BB) const;
1101
1102     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1103                                             MachineBasicBlock *BB) const;
1104
1105     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1106                                           MachineBasicBlock *BB) const;
1107
1108     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1109                                           MachineBasicBlock *BB) const;
1110
1111     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1112                                         MachineBasicBlock *MBB) const;
1113
1114     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1115                                          MachineBasicBlock *MBB) const;
1116
1117     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1118                                      MachineBasicBlock *MBB) const;
1119
1120     /// Emit nodes that will be selected as "test Op0,Op0", or something
1121     /// equivalent, for use with the given x86 condition code.
1122     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1123                      SelectionDAG &DAG) const;
1124
1125     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1126     /// equivalent, for use with the given x86 condition code.
1127     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1128                     SelectionDAG &DAG) const;
1129
1130     /// Convert a comparison if required by the subtarget.
1131     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1132
1133     /// Use rsqrt* to speed up sqrt calculations.
1134     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1135                              unsigned &RefinementSteps,
1136                              bool &UseOneConstNR) const override;
1137
1138     /// Use rcp* to speed up fdiv calculations.
1139     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1140                              unsigned &RefinementSteps) const override;
1141
1142     /// Reassociate floating point divisions into multiply by reciprocal.
1143     unsigned combineRepeatedFPDivisors() const override;
1144   };
1145
1146   namespace X86 {
1147     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1148                              const TargetLibraryInfo *libInfo);
1149   }
1150 }
1151
1152 #endif    // X86ISELLOWERING_H