lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       /// ADDSUB - Combined add and sub on an FP vector.
 194       ADDSUB,
 195
 196       // SUBUS - Integer sub with unsigned saturation.
 197       SUBUS,
 198
 199       /// HADD - Integer horizontal add.
 200       HADD,
 201
 202       /// HSUB - Integer horizontal sub.
 203       HSUB,
 204
 205       /// FHADD - Floating point horizontal add.
 206       FHADD,
 207
 208       /// FHSUB - Floating point horizontal sub.
 209       FHSUB,
 210
 211       /// UMAX, UMIN - Unsigned integer max and min.
 212       UMAX, UMIN,
 213
 214       /// SMAX, SMIN - Signed integer max and min.
 215       SMAX, SMIN,
 216
 217       /// FMAX, FMIN - Floating point max and min.
 218       ///
 219       FMAX, FMIN,
 220
 221       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 222       FMAXC, FMINC,
 223
 224       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 225       /// approximation.  Note that these typically require refinement
 226       /// in order to obtain suitable precision.
 227       FRSQRT, FRCP,
 228
 229       // TLSADDR - Thread Local Storage.
 230       TLSADDR,
 231
 232       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 233       // of the TLS block for the current module.
 234       TLSBASEADDR,
 235
 236       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 237       // thunk at the address from an earlier relocation.
 238       TLSCALL,
 239
 240       // EH_RETURN - Exception Handling helpers.
 241       EH_RETURN,
 242
 243       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 244       EH_SJLJ_SETJMP,
 245
 246       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 247       EH_SJLJ_LONGJMP,
 248
 249       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 250       /// the list of operands.
 251       TC_RETURN,
 252
 253       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 254       VZEXT_MOVL,
 255
 256       // VZEXT - Vector integer zero-extend.
 257       VZEXT,
 258
 259       // VSEXT - Vector integer signed-extend.
 260       VSEXT,
 261
 262       // VTRUNC - Vector integer truncate.
 263       VTRUNC,
 264
 265       // VTRUNC - Vector integer truncate with mask.
 266       VTRUNCM,
 267
 268       // VFPEXT - Vector FP extend.
 269       VFPEXT,
 270
 271       // VFPROUND - Vector FP round.
 272       VFPROUND,
 273
 274       // VSHL, VSRL - 128-bit vector logical left / right shift
 275       VSHLDQ, VSRLDQ,
 276
 277       // VSHL, VSRL, VSRA - Vector shift elements
 278       VSHL, VSRL, VSRA,
 279
 280       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 281       VSHLI, VSRLI, VSRAI,
 282
 283       // CMPP - Vector packed double/float comparison.
 284       CMPP,
 285
 286       // PCMP* - Vector integer comparisons.
 287       PCMPEQ, PCMPGT,
 288       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 289       PCMPEQM, PCMPGTM,
 290
 291       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 292       /// integer signed and unsigned data types.
 293       CMPM,
 294       CMPMU,
 295
 296       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 297       ADD, SUB, ADC, SBB, SMUL,
 298       INC, DEC, OR, XOR, AND,
 299
 300       BEXTR,  // BEXTR - Bit field extract
 301
 302       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 303
 304       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 305       SMUL8, UMUL8,
 306
 307       // 8-bit divrem that zero-extend the high result (AH).
 308       UDIVREM8_ZEXT_HREG,
 309       SDIVREM8_SEXT_HREG,
 310
 311       // MUL_IMM - X86 specific multiply by immediate.
 312       MUL_IMM,
 313
 314       // PTEST - Vector bitwise comparisons.
 315       PTEST,
 316
 317       // TESTP - Vector packed fp sign bitwise comparisons.
 318       TESTP,
 319
 320       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 321       TESTM,
 322       TESTNM,
 323
 324       // OR/AND test for masks
 325       KORTEST,
 326
 327       // Several flavors of instructions with vector shuffle behaviors.
 328       PACKSS,
 329       PACKUS,
 330       // Intra-lane alignr
 331       PALIGNR,
 332       // AVX512 inter-lane alignr
 333       VALIGN,
 334       PSHUFD,
 335       PSHUFHW,
 336       PSHUFLW,
 337       SHUFP,
 338       MOVDDUP,
 339       MOVSHDUP,
 340       MOVSLDUP,
 341       MOVLHPS,
 342       MOVLHPD,
 343       MOVHLPS,
 344       MOVLPS,
 345       MOVLPD,
 346       MOVSD,
 347       MOVSS,
 348       UNPCKL,
 349       UNPCKH,
 350       VPERMILPV,
 351       VPERMILPI,
 352       VPERMV,
 353       VPERMV3,
 354       VPERMIV3,
 355       VPERMI,
 356       VPERM2X128,
 357       VBROADCAST,
 358       // masked broadcast
 359       VBROADCASTM,
 360       // Insert/Extract vector element
 361       VINSERT,
 362       VEXTRACT,
 363
 364       // Vector multiply packed unsigned doubleword integers
 365       PMULUDQ,
 366       // Vector multiply packed signed doubleword integers
 367       PMULDQ,
 368
 369       // FMA nodes
 370       FMADD,
 371       FNMADD,
 372       FMSUB,
 373       FNMSUB,
 374       FMADDSUB,
 375       FMSUBADD,
 376
 377       // Save xmm argument registers to the stack, according to %al. An operator
 378       // is needed so that this can be expanded with control flow.
 379       VASTART_SAVE_XMM_REGS,
 380
 381       // Windows's _chkstk call to do stack probing.
 382       WIN_ALLOCA,
 383
 384       // For allocating variable amounts of stack space when using
 385       // segmented stacks. Check if the current stacklet has enough space, and
 386       // falls back to heap allocation if not.
 387       SEG_ALLOCA,
 388
 389       // Windows's _ftol2 runtime routine to do fptoui.
 390       WIN_FTOL,
 391
 392       // Memory barrier
 393       MEMBARRIER,
 394       MFENCE,
 395       SFENCE,
 396       LFENCE,
 397
 398       // Store FP status word into i16 register.
 399       FNSTSW16r,
 400
 401       // Store contents of %ah into %eflags.
 402       SAHF,
 403
 404       // Get a random integer and indicate whether it is valid in CF.
 405       RDRAND,
 406
 407       // Get a NIST SP800-90B & C compliant random integer and
 408       // indicate whether it is valid in CF.
 409       RDSEED,
 410
 411       PCMPISTRI,
 412       PCMPESTRI,
 413
 414       // Test if in transactional execution.
 415       XTEST,
 416
 417       // Compare and swap.
 418       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 419       LCMPXCHG8_DAG,
 420       LCMPXCHG16_DAG,
 421
 422       // Load, scalar_to_vector, and zero extend.
 423       VZEXT_LOAD,
 424
 425       // Store FP control world into i16 memory.
 426       FNSTCW16m,
 427
 428       /// This instruction implements FP_TO_SINT with the
 429       /// integer destination in memory and a FP reg source.  This corresponds
 430       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 431       /// has two inputs (token chain and address) and two outputs (int value
 432       /// and token chain).
 433       FP_TO_INT16_IN_MEM,
 434       FP_TO_INT32_IN_MEM,
 435       FP_TO_INT64_IN_MEM,
 436
 437       /// This instruction implements SINT_TO_FP with the
 438       /// integer source in memory and FP reg result.  This corresponds to the
 439       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 440       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 441       /// also produces a flag).
 442       FILD,
 443       FILD_FLAG,
 444
 445       /// This instruction implements an extending load to FP stack slots.
 446       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 447       /// operand, ptr to load from, and a ValueType node indicating the type
 448       /// to load to.
 449       FLD,
 450
 451       /// This instruction implements a truncating store to FP stack
 452       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 453       /// chain operand, value to store, address, and a ValueType to store it
 454       /// as.
 455       FST,
 456
 457       /// This instruction grabs the address of the next argument
 458       /// from a va_list. (reads and modifies the va_list in memory)
 459       VAARG_64
 460
 461       // WARNING: Do not add anything in the end unless you want the node to
 462       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 463       // thought as target memory ops!
 464     };
 465   }
 466
 467   /// Define some predicates that are used for node matching.
 468   namespace X86 {
 469     /// Return true if the specified
 470     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 471     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 472     bool isVEXTRACT128Index(SDNode *N);
 473
 474     /// Return true if the specified
 475     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 476     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 477     bool isVINSERT128Index(SDNode *N);
 478
 479     /// Return true if the specified
 480     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 481     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 482     bool isVEXTRACT256Index(SDNode *N);
 483
 484     /// Return true if the specified
 485     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 486     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 487     bool isVINSERT256Index(SDNode *N);
 488
 489     /// Return the appropriate
 490     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 491     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 492     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 493
 494     /// Return the appropriate
 495     /// immediate to insert at the specified INSERT_SUBVECTOR index
 496     /// with VINSERTF128, VINSERT128 instructions.
 497     unsigned getInsertVINSERT128Immediate(SDNode *N);
 498
 499     /// Return the appropriate
 500     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 501     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 502     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 503
 504     /// Return the appropriate
 505     /// immediate to insert at the specified INSERT_SUBVECTOR index
 506     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 507     unsigned getInsertVINSERT256Immediate(SDNode *N);
 508
 509     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 510     bool isZeroNode(SDValue Elt);
 511
 512     /// Returns true of the given offset can be
 513     /// fit into displacement field of the instruction.
 514     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 515                                       bool hasSymbolicDisplacement = true);
 516
 517
 518     /// Determines whether the callee is required to pop its
 519     /// own arguments. Callee pop is necessary to support tail calls.
 520     bool isCalleePop(CallingConv::ID CallingConv,
 521                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 522
 523     /// AVX512 static rounding constants.  These need to match the values in
 524     /// avx512fintrin.h.
 525     enum STATIC_ROUNDING {
 526       TO_NEAREST_INT = 0,
 527       TO_NEG_INF = 1,
 528       TO_POS_INF = 2,
 529       TO_ZERO = 3,
 530       CUR_DIRECTION = 4
 531     };
 532   }
 533
 534   //===--------------------------------------------------------------------===//
 535   //  X86 Implementation of the TargetLowering interface
 536   class X86TargetLowering final : public TargetLowering {
 537   public:
 538     explicit X86TargetLowering(const X86TargetMachine &TM);
 539
 540     unsigned getJumpTableEncoding() const override;
 541
 542     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 543
 544     const MCExpr *
 545     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 546                               const MachineBasicBlock *MBB, unsigned uid,
 547                               MCContext &Ctx) const override;
 548
 549     /// Returns relocation base for the given PIC jumptable.
 550     SDValue getPICJumpTableRelocBase(SDValue Table,
 551                                      SelectionDAG &DAG) const override;
 552     const MCExpr *
 553     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 554                                  unsigned JTI, MCContext &Ctx) const override;
 555
 556     /// Return the desired alignment for ByVal aggregate
 557     /// function arguments in the caller parameter area. For X86, aggregates
 558     /// that contains are placed at 16-byte boundaries while the rest are at
 559     /// 4-byte boundaries.
 560     unsigned getByValTypeAlignment(Type *Ty) const override;
 561
 562     /// Returns the target specific optimal type for load
 563     /// and store operations as a result of memset, memcpy, and memmove
 564     /// lowering. If DstAlign is zero that means it's safe to destination
 565     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 566     /// means there isn't a need to check it against alignment requirement,
 567     /// probably because the source does not need to be loaded. If 'IsMemset' is
 568     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 569     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 570     /// source is constant so it does not need to be loaded.
 571     /// It returns EVT::Other if the type should be determined using generic
 572     /// target-independent logic.
 573     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 574                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 575                             MachineFunction &MF) const override;
 576
 577     /// Returns true if it's safe to use load / store of the
 578     /// specified type to expand memcpy / memset inline. This is mostly true
 579     /// for all types except for some special cases. For example, on X86
 580     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 581     /// also does type conversion. Note the specified type doesn't have to be
 582     /// legal as the hook is used before type legalization.
 583     bool isSafeMemOpType(MVT VT) const override;
 584
 585     /// Returns true if the target allows
 586     /// unaligned memory accesses. of the specified type. Returns whether it
 587     /// is "fast" by reference in the second argument.
 588     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 589                                        bool *Fast) const override;
 590
 591     /// Provide custom lowering hooks for some operations.
 592     ///
 593     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 594
 595     /// Replace the results of node with an illegal result
 596     /// type with new values built out of custom code.
 597     ///
 598     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 599                             SelectionDAG &DAG) const override;
 600
 601
 602     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 603
 604     /// Return true if the target has native support for
 605     /// the specified value type and it is 'desirable' to use the type for the
 606     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 607     /// instruction encodings are longer and some i16 instructions are slow.
 608     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 609
 610     /// Return true if the target has native support for the
 611     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 612     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 613     /// and some i16 instructions are slow.
 614     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 615
 616     MachineBasicBlock *
 617       EmitInstrWithCustomInserter(MachineInstr *MI,
 618                                   MachineBasicBlock *MBB) const override;
 619
 620
 621     /// This method returns the name of a target specific DAG node.
 622     const char *getTargetNodeName(unsigned Opcode) const override;
 623
 624     /// Return the value type to use for ISD::SETCC.
 625     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 626
 627     /// Determine which of the bits specified in Mask are known to be either
 628     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 629     void computeKnownBitsForTargetNode(const SDValue Op,
 630                                        APInt &KnownZero,
 631                                        APInt &KnownOne,
 632                                        const SelectionDAG &DAG,
 633                                        unsigned Depth = 0) const override;
 634
 635     /// Determine the number of bits in the operation that are sign bits.
 636     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 637                                              const SelectionDAG &DAG,
 638                                              unsigned Depth) const override;
 639
 640     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 641                         int64_t &Offset) const override;
 642
 643     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 644
 645     bool ExpandInlineAsm(CallInst *CI) const override;
 646
 647     ConstraintType
 648       getConstraintType(const std::string &Constraint) const override;
 649
 650     /// Examine constraint string and operand type and determine a weight value.
 651     /// The operand object must already have been set up with the operand type.
 652     ConstraintWeight
 653       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 654                                      const char *constraint) const override;
 655
 656     const char *LowerXConstraint(EVT ConstraintVT) const override;
 657
 658     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 659     /// add anything to Ops. If hasMemory is true it means one of the asm
 660     /// constraint of the inline asm instruction being processed is 'm'.
 661     void LowerAsmOperandForConstraint(SDValue Op,
 662                                       std::string &Constraint,
 663                                       std::vector<SDValue> &Ops,
 664                                       SelectionDAG &DAG) const override;
 665
 666     /// Given a physical register constraint
 667     /// (e.g. {edx}), return the register number and the register class for the
 668     /// register.  This should only be used for C_Register constraints.  On
 669     /// error, this returns a register number of 0.
 670     std::pair<unsigned, const TargetRegisterClass*>
 671       getRegForInlineAsmConstraint(const std::string &Constraint,
 672                                    MVT VT) const override;
 673
 674     /// Return true if the addressing mode represented
 675     /// by AM is legal for this target, for a load/store of the specified type.
 676     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 677
 678     /// Return true if the specified immediate is legal
 679     /// icmp immediate, that is the target has icmp instructions which can
 680     /// compare a register against the immediate without having to materialize
 681     /// the immediate into a register.
 682     bool isLegalICmpImmediate(int64_t Imm) const override;
 683
 684     /// Return true if the specified immediate is legal
 685     /// add immediate, that is the target has add instructions which can
 686     /// add a register and the immediate without having to materialize
 687     /// the immediate into a register.
 688     bool isLegalAddImmediate(int64_t Imm) const override;
 689
 690     /// \brief Return the cost of the scaling factor used in the addressing
 691     /// mode represented by AM for this target, for a load/store
 692     /// of the specified type.
 693     /// If the AM is supported, the return value must be >= 0.
 694     /// If the AM is not supported, it returns a negative value.
 695     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 696
 697     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 698
 699     /// Return true if it's free to truncate a value of
 700     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 701     /// register EAX to i16 by referencing its sub-register AX.
 702     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 703     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 704
 705     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 706
 707     /// Return true if any actual instruction that defines a
 708     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 709     /// register. This does not necessarily include registers defined in
 710     /// unknown ways, such as incoming arguments, or copies from unknown
 711     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 712     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 713     /// all instructions that define 32-bit values implicit zero-extend the
 714     /// result out to 64 bits.
 715     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 716     bool isZExtFree(EVT VT1, EVT VT2) const override;
 717     bool isZExtFree(SDValue Val, EVT VT2) const override;
 718
 719     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 720     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 721     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 722     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 723
 724     /// Return true if it's profitable to narrow
 725     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 726     /// from i32 to i8 but not from i32 to i16.
 727     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 728
 729     /// Returns true if the target can instruction select the
 730     /// specified FP immediate natively. If false, the legalizer will
 731     /// materialize the FP immediate as a load from a constant pool.
 732     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 733
 734     /// Targets can use this to indicate that they only support *some*
 735     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 736     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 737     /// be legal.
 738     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 739                             EVT VT) const override;
 740
 741     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 742     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 743     /// replace a VAND with a constant pool entry.
 744     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 745                                 EVT VT) const override;
 746
 747     /// If true, then instruction selection should
 748     /// seek to shrink the FP constant of the specified type to a smaller type
 749     /// in order to save space and / or reduce runtime.
 750     bool ShouldShrinkFPConstant(EVT VT) const override {
 751       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 752       // expensive than a straight movsd. On the other hand, it's important to
 753       // shrink long double fp constant since fldt is very slow.
 754       return !X86ScalarSSEf64 || VT == MVT::f80;
 755     }
 756
 757     const X86Subtarget* getSubtarget() const {
 758       return Subtarget;
 759     }
 760
 761     /// Return true if the specified scalar FP type is computed in an SSE
 762     /// register, not on the X87 floating point stack.
 763     bool isScalarFPTypeInSSEReg(EVT VT) const {
 764       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 765       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 766     }
 767
 768     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 769     bool isTargetFTOL() const;
 770
 771     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 772     /// given type.
 773     bool isIntegerTypeFTOL(EVT VT) const {
 774       return isTargetFTOL() && VT == MVT::i64;
 775     }
 776
 777     /// \brief Returns true if it is beneficial to convert a load of a constant
 778     /// to just the constant itself.
 779     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 780                                            Type *Ty) const override;
 781
 782     /// Intel processors have a unified instruction and data cache
 783     const char * getClearCacheBuiltinName() const override {
 784       return nullptr; // nothing to do, move along.
 785     }
 786
 787     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 788
 789     /// This method returns a target specific FastISel object,
 790     /// or null if the target does not support "fast" ISel.
 791     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 792                              const TargetLibraryInfo *libInfo) const override;
 793
 794     /// Return true if the target stores stack protector cookies at a fixed
 795     /// offset in some non-standard address space, and populates the address
 796     /// space and offset as appropriate.
 797     bool getStackCookieLocation(unsigned &AddressSpace,
 798                                 unsigned &Offset) const override;
 799
 800     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 801                       SelectionDAG &DAG) const;
 802
 803     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 804
 805     /// \brief Reset the operation actions based on target options.
 806     void resetOperationActions() override;
 807
 808     bool useLoadStackGuardNode() const override;
 809     /// \brief Customize the preferred legalization strategy for certain types.
 810     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 811
 812   protected:
 813     std::pair<const TargetRegisterClass*, uint8_t>
 814     findRepresentativeClass(MVT VT) const override;
 815
 816   private:
 817     /// Keep a pointer to the X86Subtarget around so that we can
 818     /// make the right decision when generating code for different targets.
 819     const X86Subtarget *Subtarget;
 820     const DataLayout *TD;
 821
 822     /// Used to store the TargetOptions so that we don't waste time resetting
 823     /// the operation actions unless we have to.
 824     TargetOptions TO;
 825
 826     /// Select between SSE or x87 floating point ops.
 827     /// When SSE is available, use it for f32 operations.
 828     /// When SSE2 is available, use it for f64 operations.
 829     bool X86ScalarSSEf32;
 830     bool X86ScalarSSEf64;
 831
 832     /// A list of legal FP immediates.
 833     std::vector<APFloat> LegalFPImmediates;
 834
 835     /// Indicate that this x86 target can instruction
 836     /// select the specified FP immediate natively.
 837     void addLegalFPImmediate(const APFloat& Imm) {
 838       LegalFPImmediates.push_back(Imm);
 839     }
 840
 841     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 842                             CallingConv::ID CallConv, bool isVarArg,
 843                             const SmallVectorImpl<ISD::InputArg> &Ins,
 844                             SDLoc dl, SelectionDAG &DAG,
 845                             SmallVectorImpl<SDValue> &InVals) const;
 846     SDValue LowerMemArgument(SDValue Chain,
 847                              CallingConv::ID CallConv,
 848                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 849                              SDLoc dl, SelectionDAG &DAG,
 850                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 851                               unsigned i) const;
 852     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 853                              SDLoc dl, SelectionDAG &DAG,
 854                              const CCValAssign &VA,
 855                              ISD::ArgFlagsTy Flags) const;
 856
 857     // Call lowering helpers.
 858
 859     /// Check whether the call is eligible for tail call optimization. Targets
 860     /// that want to do tail call optimization should implement this function.
 861     bool IsEligibleForTailCallOptimization(SDValue Callee,
 862                                            CallingConv::ID CalleeCC,
 863                                            bool isVarArg,
 864                                            bool isCalleeStructRet,
 865                                            bool isCallerStructRet,
 866                                            Type *RetTy,
 867                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 868                                     const SmallVectorImpl<SDValue> &OutVals,
 869                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 870                                            SelectionDAG& DAG) const;
 871     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 872     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 873                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 874                                 int FPDiff, SDLoc dl) const;
 875
 876     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 877                                          SelectionDAG &DAG) const;
 878
 879     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 880                                                bool isSigned,
 881                                                bool isReplace) const;
 882
 883     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 890
 891     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 895                                int64_t Offset, SelectionDAG &DAG) const;
 896     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 908                       SDLoc dl, SelectionDAG &DAG) const;
 909     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 917     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 918     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 927
 928     SDValue
 929       LowerFormalArguments(SDValue Chain,
 930                            CallingConv::ID CallConv, bool isVarArg,
 931                            const SmallVectorImpl<ISD::InputArg> &Ins,
 932                            SDLoc dl, SelectionDAG &DAG,
 933                            SmallVectorImpl<SDValue> &InVals) const override;
 934     SDValue LowerCall(CallLoweringInfo &CLI,
 935                       SmallVectorImpl<SDValue> &InVals) const override;
 936
 937     SDValue LowerReturn(SDValue Chain,
 938                         CallingConv::ID CallConv, bool isVarArg,
 939                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 940                         const SmallVectorImpl<SDValue> &OutVals,
 941                         SDLoc dl, SelectionDAG &DAG) const override;
 942
 943     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 944
 945     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 946
 947     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 948                                  ISD::NodeType ExtendKind) const override;
 949
 950     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 951                         bool isVarArg,
 952                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 953                         LLVMContext &Context) const override;
 954
 955     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 956
 957     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 958     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 959     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 960
 961     LoadInst *
 962     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 963
 964     bool needsCmpXchgNb(const Type *MemType) const;
 965
 966     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 967     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 968     /// expand, the associated machine basic block, and the associated X86
 969     /// opcodes for reg/reg.
 970     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 971                                            MachineBasicBlock *MBB) const;
 972
 973     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 974     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 975     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 976                                                MachineBasicBlock *MBB) const;
 977
 978     // Utility function to emit the low-level va_arg code for X86-64.
 979     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 980                        MachineInstr *MI,
 981                        MachineBasicBlock *MBB) const;
 982
 983     /// Utility function to emit the xmm reg save portion of va_start.
 984     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 985                                                    MachineInstr *BInstr,
 986                                                    MachineBasicBlock *BB) const;
 987
 988     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 989                                          MachineBasicBlock *BB) const;
 990
 991     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 992                                               MachineBasicBlock *BB) const;
 993
 994     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 995                                             MachineBasicBlock *BB) const;
 996
 997     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 998                                           MachineBasicBlock *BB) const;
 999
1000     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1001                                           MachineBasicBlock *BB) const;
1002
1003     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1004                                         MachineBasicBlock *MBB) const;
1005
1006     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1007                                          MachineBasicBlock *MBB) const;
1008
1009     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1010                                      MachineBasicBlock *MBB) const;
1011
1012     /// Emit nodes that will be selected as "test Op0,Op0", or something
1013     /// equivalent, for use with the given x86 condition code.
1014     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1015                      SelectionDAG &DAG) const;
1016
1017     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1018     /// equivalent, for use with the given x86 condition code.
1019     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1020                     SelectionDAG &DAG) const;
1021
1022     /// Convert a comparison if required by the subtarget.
1023     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1024
1025     /// Use rsqrt* to speed up sqrt calculations.
1026     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1027                              unsigned &RefinementSteps,
1028                              bool &UseOneConstNR) const override;
1029   };
1030
1031   namespace X86 {
1032     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1033                              const TargetLibraryInfo *libInfo);
1034   }
1035 }
1036
1037 #endif    // X86ISELLOWERING_H