lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "llvm/CodeGen/CallingConvLower.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23
  24 namespace llvm {
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 compare and logical compare instructions.
  87       CMP, COMI, UCOMI,
  88
  89       /// X86 bit-test instructions.
  90       BT,
  91
  92       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  93       /// operand, usually produced by a CMP instruction.
  94       SETCC,
  95
  96       /// X86 Select
  97       SELECT,
  98
  99       // Same as SETCC except it's materialized with a sbb and the value is all
 100       // one's or all zero's.
 101       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 102
 103       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 104       /// Operands are two FP values to compare; result is a mask of
 105       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 106       FSETCC,
 107
 108       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 109       /// result in an integer GPR.  Needs masking for scalar result.
 110       FGETSIGNx86,
 111
 112       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 113       /// to select from. Operand 2 is the condition code, and operand 3 is the
 114       /// flag operand produced by a CMP or TEST instruction. It also writes a
 115       /// flag result.
 116       CMOV,
 117
 118       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 119       /// is the block to branch if condition is true, operand 2 is the
 120       /// condition code, and operand 3 is the flag operand produced by a CMP
 121       /// or TEST instruction.
 122       BRCOND,
 123
 124       /// Return with a flag operand. Operand 0 is the chain operand, operand
 125       /// 1 is the number of bytes of stack to pop.
 126       RET_FLAG,
 127
 128       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 129       REP_STOS,
 130
 131       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 132       REP_MOVS,
 133
 134       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 135       /// at function entry, used for PIC code.
 136       GlobalBaseReg,
 137
 138       /// Wrapper - A wrapper node for TargetConstantPool,
 139       /// TargetExternalSymbol, and TargetGlobalAddress.
 140       Wrapper,
 141
 142       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 143       /// relative displacements.
 144       WrapperRIP,
 145
 146       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 147       /// to an MMX vector.  If you think this is too close to the previous
 148       /// mnemonic, so do I; blame Intel.
 149       MOVDQ2Q,
 150
 151       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 152       /// vector to a GPR.
 153       MMX_MOVD2W,
 154
 155       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 156       /// i32, corresponds to X86::PEXTRB.
 157       PEXTRB,
 158
 159       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 160       /// i32, corresponds to X86::PEXTRW.
 161       PEXTRW,
 162
 163       /// INSERTPS - Insert any element of a 4 x float vector into any element
 164       /// of a destination 4 x floatvector.
 165       INSERTPS,
 166
 167       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 168       /// corresponds to X86::PINSRB.
 169       PINSRB,
 170
 171       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 172       /// corresponds to X86::PINSRW.
 173       PINSRW, MMX_PINSRW,
 174
 175       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 176       PSHUFB,
 177
 178       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 179       ANDNP,
 180
 181       /// PSIGN - Copy integer sign.
 182       PSIGN,
 183
 184       /// BLENDV - Blend where the selector is a register.
 185       BLENDV,
 186
 187       /// BLENDI - Blend where the selector is an immediate.
 188       BLENDI,
 189
 190       // SUBUS - Integer sub with unsigned saturation.
 191       SUBUS,
 192
 193       /// HADD - Integer horizontal add.
 194       HADD,
 195
 196       /// HSUB - Integer horizontal sub.
 197       HSUB,
 198
 199       /// FHADD - Floating point horizontal add.
 200       FHADD,
 201
 202       /// FHSUB - Floating point horizontal sub.
 203       FHSUB,
 204
 205       /// UMAX, UMIN - Unsigned integer max and min.
 206       UMAX, UMIN,
 207
 208       /// SMAX, SMIN - Signed integer max and min.
 209       SMAX, SMIN,
 210
 211       /// FMAX, FMIN - Floating point max and min.
 212       ///
 213       FMAX, FMIN,
 214
 215       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 216       FMAXC, FMINC,
 217
 218       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 219       /// approximation.  Note that these typically require refinement
 220       /// in order to obtain suitable precision.
 221       FRSQRT, FRCP,
 222
 223       // TLSADDR - Thread Local Storage.
 224       TLSADDR,
 225
 226       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 227       // of the TLS block for the current module.
 228       TLSBASEADDR,
 229
 230       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 231       // thunk at the address from an earlier relocation.
 232       TLSCALL,
 233
 234       // EH_RETURN - Exception Handling helpers.
 235       EH_RETURN,
 236
 237       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 238       EH_SJLJ_SETJMP,
 239
 240       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 241       EH_SJLJ_LONGJMP,
 242
 243       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 244       /// the list of operands.
 245       TC_RETURN,
 246
 247       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 248       VZEXT_MOVL,
 249
 250       // VZEXT - Vector integer zero-extend.
 251       VZEXT,
 252
 253       // VSEXT - Vector integer signed-extend.
 254       VSEXT,
 255
 256       // VTRUNC - Vector integer truncate.
 257       VTRUNC,
 258
 259       // VTRUNC - Vector integer truncate with mask.
 260       VTRUNCM,
 261
 262       // VFPEXT - Vector FP extend.
 263       VFPEXT,
 264
 265       // VFPROUND - Vector FP round.
 266       VFPROUND,
 267
 268       // VSHL, VSRL - 128-bit vector logical left / right shift
 269       VSHLDQ, VSRLDQ,
 270
 271       // VSHL, VSRL, VSRA - Vector shift elements
 272       VSHL, VSRL, VSRA,
 273
 274       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 275       VSHLI, VSRLI, VSRAI,
 276
 277       // CMPP - Vector packed double/float comparison.
 278       CMPP,
 279
 280       // PCMP* - Vector integer comparisons.
 281       PCMPEQ, PCMPGT,
 282       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 283       PCMPEQM, PCMPGTM,
 284
 285       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 286       /// integer signed and unsigned data types.
 287       CMPM,
 288       CMPMU,
 289
 290       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 291       ADD, SUB, ADC, SBB, SMUL,
 292       INC, DEC, OR, XOR, AND,
 293
 294       BEXTR,  // BEXTR - Bit field extract
 295
 296       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 297
 298       // MUL_IMM - X86 specific multiply by immediate.
 299       MUL_IMM,
 300
 301       // PTEST - Vector bitwise comparisons.
 302       PTEST,
 303
 304       // TESTP - Vector packed fp sign bitwise comparisons.
 305       TESTP,
 306
 307       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 308       TESTM,
 309       TESTNM,
 310
 311       // OR/AND test for masks
 312       KORTEST,
 313
 314       // Several flavors of instructions with vector shuffle behaviors.
 315       PALIGNR,
 316       PSHUFD,
 317       PSHUFHW,
 318       PSHUFLW,
 319       SHUFP,
 320       MOVDDUP,
 321       MOVSHDUP,
 322       MOVSLDUP,
 323       MOVLHPS,
 324       MOVLHPD,
 325       MOVHLPS,
 326       MOVLPS,
 327       MOVLPD,
 328       MOVSD,
 329       MOVSS,
 330       UNPCKL,
 331       UNPCKH,
 332       VPERMILP,
 333       VPERMV,
 334       VPERMV3,
 335       VPERMIV3,
 336       VPERMI,
 337       VPERM2X128,
 338       VBROADCAST,
 339       // masked broadcast
 340       VBROADCASTM,
 341       // Insert/Extract vector element
 342       VINSERT,
 343       VEXTRACT,
 344
 345       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 346       PMULUDQ,
 347
 348       // FMA nodes
 349       FMADD,
 350       FNMADD,
 351       FMSUB,
 352       FNMSUB,
 353       FMADDSUB,
 354       FMSUBADD,
 355
 356       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 357       // according to %al. An operator is needed so that this can be expanded
 358       // with control flow.
 359       VASTART_SAVE_XMM_REGS,
 360
 361       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 362       WIN_ALLOCA,
 363
 364       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 365       // segmented stacks. Check if the current stacklet has enough space, and
 366       // falls back to heap allocation if not.
 367       SEG_ALLOCA,
 368
 369       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 370       WIN_FTOL,
 371
 372       // Memory barrier
 373       MEMBARRIER,
 374       MFENCE,
 375       SFENCE,
 376       LFENCE,
 377
 378       // FNSTSW16r - Store FP status word into i16 register.
 379       FNSTSW16r,
 380
 381       // SAHF - Store contents of %ah into %eflags.
 382       SAHF,
 383
 384       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 385       RDRAND,
 386
 387       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 388       // indicate whether it is valid in CF.
 389       RDSEED,
 390
 391       // PCMP*STRI
 392       PCMPISTRI,
 393       PCMPESTRI,
 394
 395       // XTEST - Test if in transactional execution.
 396       XTEST,
 397
 398       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 399       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 400       // Atomic 64-bit binary operations.
 401       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 402       ATOMSUB64_DAG,
 403       ATOMOR64_DAG,
 404       ATOMXOR64_DAG,
 405       ATOMAND64_DAG,
 406       ATOMNAND64_DAG,
 407       ATOMMAX64_DAG,
 408       ATOMMIN64_DAG,
 409       ATOMUMAX64_DAG,
 410       ATOMUMIN64_DAG,
 411       ATOMSWAP64_DAG,
 412
 413       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 414       LCMPXCHG_DAG,
 415       LCMPXCHG8_DAG,
 416       LCMPXCHG16_DAG,
 417
 418       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 419       VZEXT_LOAD,
 420
 421       // FNSTCW16m - Store FP control world into i16 memory.
 422       FNSTCW16m,
 423
 424       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 425       /// integer destination in memory and a FP reg source.  This corresponds
 426       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 427       /// has two inputs (token chain and address) and two outputs (int value
 428       /// and token chain).
 429       FP_TO_INT16_IN_MEM,
 430       FP_TO_INT32_IN_MEM,
 431       FP_TO_INT64_IN_MEM,
 432
 433       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 434       /// integer source in memory and FP reg result.  This corresponds to the
 435       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 436       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 437       /// also produces a flag).
 438       FILD,
 439       FILD_FLAG,
 440
 441       /// FLD - This instruction implements an extending load to FP stack slots.
 442       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 443       /// operand, ptr to load from, and a ValueType node indicating the type
 444       /// to load to.
 445       FLD,
 446
 447       /// FST - This instruction implements a truncating store to FP stack
 448       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 449       /// chain operand, value to store, address, and a ValueType to store it
 450       /// as.
 451       FST,
 452
 453       /// VAARG_64 - This instruction grabs the address of the next argument
 454       /// from a va_list. (reads and modifies the va_list in memory)
 455       VAARG_64
 456
 457       // WARNING: Do not add anything in the end unless you want the node to
 458       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 459       // thought as target memory ops!
 460     };
 461   }
 462
 463   /// Define some predicates that are used for node matching.
 464   namespace X86 {
 465     /// isVEXTRACT128Index - Return true if the specified
 466     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 467     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 468     bool isVEXTRACT128Index(SDNode *N);
 469
 470     /// isVINSERT128Index - Return true if the specified
 471     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 472     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 473     bool isVINSERT128Index(SDNode *N);
 474
 475     /// isVEXTRACT256Index - Return true if the specified
 476     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 477     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 478     bool isVEXTRACT256Index(SDNode *N);
 479
 480     /// isVINSERT256Index - Return true if the specified
 481     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 482     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 483     bool isVINSERT256Index(SDNode *N);
 484
 485     /// getExtractVEXTRACT128Immediate - Return the appropriate
 486     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 487     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 488     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 489
 490     /// getInsertVINSERT128Immediate - Return the appropriate
 491     /// immediate to insert at the specified INSERT_SUBVECTOR index
 492     /// with VINSERTF128, VINSERT128 instructions.
 493     unsigned getInsertVINSERT128Immediate(SDNode *N);
 494
 495     /// getExtractVEXTRACT256Immediate - Return the appropriate
 496     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 497     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 498     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 499
 500     /// getInsertVINSERT256Immediate - Return the appropriate
 501     /// immediate to insert at the specified INSERT_SUBVECTOR index
 502     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 503     unsigned getInsertVINSERT256Immediate(SDNode *N);
 504
 505     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 506     /// constant +0.0.
 507     bool isZeroNode(SDValue Elt);
 508
 509     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 510     /// fit into displacement field of the instruction.
 511     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 512                                       bool hasSymbolicDisplacement = true);
 513
 514
 515     /// isCalleePop - Determines whether the callee is required to pop its
 516     /// own arguments. Callee pop is necessary to support tail calls.
 517     bool isCalleePop(CallingConv::ID CallingConv,
 518                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 519   }
 520
 521   //===--------------------------------------------------------------------===//
 522   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 523   class X86TargetLowering final : public TargetLowering {
 524   public:
 525     explicit X86TargetLowering(X86TargetMachine &TM);
 526
 527     unsigned getJumpTableEncoding() const override;
 528
 529     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 530
 531     const MCExpr *
 532     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 533                               const MachineBasicBlock *MBB, unsigned uid,
 534                               MCContext &Ctx) const override;
 535
 536     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 537     /// jumptable.
 538     SDValue getPICJumpTableRelocBase(SDValue Table,
 539                                      SelectionDAG &DAG) const override;
 540     const MCExpr *
 541     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 542                                  unsigned JTI, MCContext &Ctx) const override;
 543
 544     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 545     /// function arguments in the caller parameter area. For X86, aggregates
 546     /// that contains are placed at 16-byte boundaries while the rest are at
 547     /// 4-byte boundaries.
 548     unsigned getByValTypeAlignment(Type *Ty) const override;
 549
 550     /// getOptimalMemOpType - Returns the target specific optimal type for load
 551     /// and store operations as a result of memset, memcpy, and memmove
 552     /// lowering. If DstAlign is zero that means it's safe to destination
 553     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 554     /// means there isn't a need to check it against alignment requirement,
 555     /// probably because the source does not need to be loaded. If 'IsMemset' is
 556     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 557     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 558     /// source is constant so it does not need to be loaded.
 559     /// It returns EVT::Other if the type should be determined using generic
 560     /// target-independent logic.
 561     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 562                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 563                             MachineFunction &MF) const override;
 564
 565     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 566     /// specified type to expand memcpy / memset inline. This is mostly true
 567     /// for all types except for some special cases. For example, on X86
 568     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 569     /// also does type conversion. Note the specified type doesn't have to be
 570     /// legal as the hook is used before type legalization.
 571     bool isSafeMemOpType(MVT VT) const override;
 572
 573     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 574     /// unaligned memory accesses. of the specified type. Returns whether it
 575     /// is "fast" by reference in the second argument.
 576     bool allowsUnalignedMemoryAccesses(EVT VT, unsigned AS,
 577                                        bool *Fast) const override;
 578
 579     /// LowerOperation - Provide custom lowering hooks for some operations.
 580     ///
 581     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 582
 583     /// ReplaceNodeResults - Replace the results of node with an illegal result
 584     /// type with new values built out of custom code.
 585     ///
 586     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 587                             SelectionDAG &DAG) const override;
 588
 589
 590     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 591
 592     /// isTypeDesirableForOp - Return true if the target has native support for
 593     /// the specified value type and it is 'desirable' to use the type for the
 594     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 595     /// instruction encodings are longer and some i16 instructions are slow.
 596     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 597
 598     /// isTypeDesirable - Return true if the target has native support for the
 599     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 600     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 601     /// and some i16 instructions are slow.
 602     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 603
 604     MachineBasicBlock *
 605       EmitInstrWithCustomInserter(MachineInstr *MI,
 606                                   MachineBasicBlock *MBB) const override;
 607
 608
 609     /// getTargetNodeName - This method returns the name of a target specific
 610     /// DAG node.
 611     const char *getTargetNodeName(unsigned Opcode) const override;
 612
 613     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 614     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 615
 616     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 617     /// in Mask are known to be either zero or one and return them in the
 618     /// KnownZero/KnownOne bitsets.
 619     void computeMaskedBitsForTargetNode(const SDValue Op,
 620                                         APInt &KnownZero,
 621                                         APInt &KnownOne,
 622                                         const SelectionDAG &DAG,
 623                                         unsigned Depth = 0) const override;
 624
 625     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 626     // operation that are sign bits.
 627     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 628                                              const SelectionDAG &DAG,
 629                                              unsigned Depth) const override;
 630
 631     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 632                         int64_t &Offset) const override;
 633
 634     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 635
 636     bool ExpandInlineAsm(CallInst *CI) const override;
 637
 638     ConstraintType
 639       getConstraintType(const std::string &Constraint) const override;
 640
 641     /// Examine constraint string and operand type and determine a weight value.
 642     /// The operand object must already have been set up with the operand type.
 643     ConstraintWeight
 644       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 645                                      const char *constraint) const override;
 646
 647     const char *LowerXConstraint(EVT ConstraintVT) const override;
 648
 649     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 650     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 651     /// true it means one of the asm constraint of the inline asm instruction
 652     /// being processed is 'm'.
 653     void LowerAsmOperandForConstraint(SDValue Op,
 654                                       std::string &Constraint,
 655                                       std::vector<SDValue> &Ops,
 656                                       SelectionDAG &DAG) const override;
 657
 658     /// getRegForInlineAsmConstraint - Given a physical register constraint
 659     /// (e.g. {edx}), return the register number and the register class for the
 660     /// register.  This should only be used for C_Register constraints.  On
 661     /// error, this returns a register number of 0.
 662     std::pair<unsigned, const TargetRegisterClass*>
 663       getRegForInlineAsmConstraint(const std::string &Constraint,
 664                                    MVT VT) const override;
 665
 666     /// isLegalAddressingMode - Return true if the addressing mode represented
 667     /// by AM is legal for this target, for a load/store of the specified type.
 668     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 669
 670     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 671     /// icmp immediate, that is the target has icmp instructions which can
 672     /// compare a register against the immediate without having to materialize
 673     /// the immediate into a register.
 674     bool isLegalICmpImmediate(int64_t Imm) const override;
 675
 676     /// isLegalAddImmediate - Return true if the specified immediate is legal
 677     /// add immediate, that is the target has add instructions which can
 678     /// add a register and the immediate without having to materialize
 679     /// the immediate into a register.
 680     bool isLegalAddImmediate(int64_t Imm) const override;
 681
 682
 683     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 684
 685     /// isTruncateFree - Return true if it's free to truncate a value of
 686     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 687     /// register EAX to i16 by referencing its sub-register AX.
 688     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 689     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 690
 691     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 692
 693     /// isZExtFree - Return true if any actual instruction that defines a
 694     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 695     /// register. This does not necessarily include registers defined in
 696     /// unknown ways, such as incoming arguments, or copies from unknown
 697     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 698     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 699     /// all instructions that define 32-bit values implicit zero-extend the
 700     /// result out to 64 bits.
 701     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 702     bool isZExtFree(EVT VT1, EVT VT2) const override;
 703     bool isZExtFree(SDValue Val, EVT VT2) const override;
 704
 705     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 706     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 707     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 708     /// expanded to fmul + fadd.
 709     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 710
 711     /// isNarrowingProfitable - Return true if it's profitable to narrow
 712     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 713     /// from i32 to i8 but not from i32 to i16.
 714     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 715
 716     /// isFPImmLegal - Returns true if the target can instruction select the
 717     /// specified FP immediate natively. If false, the legalizer will
 718     /// materialize the FP immediate as a load from a constant pool.
 719     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 720
 721     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 722     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 723     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 724     /// values are assumed to be legal.
 725     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 726                             EVT VT) const override;
 727
 728     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 729     /// used by Targets can use this to indicate if there is a suitable
 730     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 731     /// pool entry.
 732     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 733                                 EVT VT) const override;
 734
 735     /// ShouldShrinkFPConstant - If true, then instruction selection should
 736     /// seek to shrink the FP constant of the specified type to a smaller type
 737     /// in order to save space and / or reduce runtime.
 738     bool ShouldShrinkFPConstant(EVT VT) const override {
 739       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 740       // expensive than a straight movsd. On the other hand, it's important to
 741       // shrink long double fp constant since fldt is very slow.
 742       return !X86ScalarSSEf64 || VT == MVT::f80;
 743     }
 744
 745     const X86Subtarget* getSubtarget() const {
 746       return Subtarget;
 747     }
 748
 749     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 750     /// computed in an SSE register, not on the X87 floating point stack.
 751     bool isScalarFPTypeInSSEReg(EVT VT) const {
 752       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 753       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 754     }
 755
 756     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 757     /// for fptoui.
 758     bool isTargetFTOL() const {
 759       return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
 760     }
 761
 762     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 763     /// used for fptoui to the given type.
 764     bool isIntegerTypeFTOL(EVT VT) const {
 765       return isTargetFTOL() && VT == MVT::i64;
 766     }
 767
 768     /// \brief Returns true if it is beneficial to convert a load of a constant
 769     /// to just the constant itself.
 770     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 771                                            Type *Ty) const override;
 772
 773     /// Intel processors have a unified instruction and data cache
 774     const char * getClearCacheBuiltinName() const {
 775       return 0; // nothing to do, move along.
 776     }
 777
 778     /// createFastISel - This method returns a target specific FastISel object,
 779     /// or null if the target does not support "fast" ISel.
 780     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 781                              const TargetLibraryInfo *libInfo) const override;
 782
 783     /// getStackCookieLocation - Return true if the target stores stack
 784     /// protector cookies at a fixed offset in some non-standard address
 785     /// space, and populates the address space and offset as
 786     /// appropriate.
 787     bool getStackCookieLocation(unsigned &AddressSpace,
 788                                 unsigned &Offset) const override;
 789
 790     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 791                       SelectionDAG &DAG) const;
 792
 793     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 794
 795     /// \brief Reset the operation actions based on target options.
 796     void resetOperationActions() override;
 797
 798   protected:
 799     std::pair<const TargetRegisterClass*, uint8_t>
 800     findRepresentativeClass(MVT VT) const override;
 801
 802   private:
 803     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 804     /// make the right decision when generating code for different targets.
 805     const X86Subtarget *Subtarget;
 806     const DataLayout *TD;
 807
 808     /// Used to store the TargetOptions so that we don't waste time resetting
 809     /// the operation actions unless we have to.
 810     TargetOptions TO;
 811
 812     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 813     /// floating point ops.
 814     /// When SSE is available, use it for f32 operations.
 815     /// When SSE2 is available, use it for f64 operations.
 816     bool X86ScalarSSEf32;
 817     bool X86ScalarSSEf64;
 818
 819     /// LegalFPImmediates - A list of legal fp immediates.
 820     std::vector<APFloat> LegalFPImmediates;
 821
 822     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 823     /// select the specified FP immediate natively.
 824     void addLegalFPImmediate(const APFloat& Imm) {
 825       LegalFPImmediates.push_back(Imm);
 826     }
 827
 828     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 829                             CallingConv::ID CallConv, bool isVarArg,
 830                             const SmallVectorImpl<ISD::InputArg> &Ins,
 831                             SDLoc dl, SelectionDAG &DAG,
 832                             SmallVectorImpl<SDValue> &InVals) const;
 833     SDValue LowerMemArgument(SDValue Chain,
 834                              CallingConv::ID CallConv,
 835                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 836                              SDLoc dl, SelectionDAG &DAG,
 837                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 838                               unsigned i) const;
 839     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 840                              SDLoc dl, SelectionDAG &DAG,
 841                              const CCValAssign &VA,
 842                              ISD::ArgFlagsTy Flags) const;
 843
 844     // Call lowering helpers.
 845
 846     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 847     /// for tail call optimization. Targets which want to do tail call
 848     /// optimization should implement this function.
 849     bool IsEligibleForTailCallOptimization(SDValue Callee,
 850                                            CallingConv::ID CalleeCC,
 851                                            bool isVarArg,
 852                                            bool isCalleeStructRet,
 853                                            bool isCallerStructRet,
 854                                            Type *RetTy,
 855                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 856                                     const SmallVectorImpl<SDValue> &OutVals,
 857                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 858                                            SelectionDAG& DAG) const;
 859     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 860     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 861                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 862                                 int FPDiff, SDLoc dl) const;
 863
 864     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 865                                          SelectionDAG &DAG) const;
 866
 867     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 868                                                bool isSigned,
 869                                                bool isReplace) const;
 870
 871     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 877
 878     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 882                                int64_t Offset, SelectionDAG &DAG) const;
 883     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 895                       SDLoc dl, SelectionDAG &DAG) const;
 896     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 899     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 913
 914     SDValue
 915       LowerFormalArguments(SDValue Chain,
 916                            CallingConv::ID CallConv, bool isVarArg,
 917                            const SmallVectorImpl<ISD::InputArg> &Ins,
 918                            SDLoc dl, SelectionDAG &DAG,
 919                            SmallVectorImpl<SDValue> &InVals) const override;
 920     SDValue LowerCall(CallLoweringInfo &CLI,
 921                       SmallVectorImpl<SDValue> &InVals) const override;
 922
 923     SDValue LowerReturn(SDValue Chain,
 924                         CallingConv::ID CallConv, bool isVarArg,
 925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 926                         const SmallVectorImpl<SDValue> &OutVals,
 927                         SDLoc dl, SelectionDAG &DAG) const override;
 928
 929     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 930
 931     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 932
 933     MVT getTypeForExtArgOrReturn(MVT VT,
 934                                  ISD::NodeType ExtendKind) const override;
 935
 936     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 937                         bool isVarArg,
 938                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 939                         LLVMContext &Context) const override;
 940
 941     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 942
 943     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 944     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 945     /// expand, the associated machine basic block, and the associated X86
 946     /// opcodes for reg/reg.
 947     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 948                                            MachineBasicBlock *MBB) const;
 949
 950     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 951     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 952     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 953                                                MachineBasicBlock *MBB) const;
 954
 955     // Utility function to emit the low-level va_arg code for X86-64.
 956     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 957                        MachineInstr *MI,
 958                        MachineBasicBlock *MBB) const;
 959
 960     /// Utility function to emit the xmm reg save portion of va_start.
 961     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 962                                                    MachineInstr *BInstr,
 963                                                    MachineBasicBlock *BB) const;
 964
 965     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 966                                          MachineBasicBlock *BB) const;
 967
 968     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 969                                               MachineBasicBlock *BB) const;
 970
 971     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 972                                             MachineBasicBlock *BB,
 973                                             bool Is64Bit) const;
 974
 975     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 976                                           MachineBasicBlock *BB) const;
 977
 978     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 979                                           MachineBasicBlock *BB) const;
 980
 981     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 982                                         MachineBasicBlock *MBB) const;
 983
 984     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 985                                          MachineBasicBlock *MBB) const;
 986
 987     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
 988                                      MachineBasicBlock *MBB) const;
 989
 990     /// Emit nodes that will be selected as "test Op0,Op0", or something
 991     /// equivalent, for use with the given x86 condition code.
 992     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
 993                      SelectionDAG &DAG) const;
 994
 995     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 996     /// equivalent, for use with the given x86 condition code.
 997     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
 998                     SelectionDAG &DAG) const;
 999
1000     /// Convert a comparison if required by the subtarget.
1001     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1002   };
1003
1004   namespace X86 {
1005     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1006                              const TargetLibraryInfo *libInfo);
1007   }
1008 }
1009
1010 #endif    // X86ISELLOWERING_H