lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "llvm/CodeGen/CallingConvLower.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23
  24 namespace llvm {
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 compare and logical compare instructions.
  90       CMP, COMI, UCOMI,
  91
  92       /// X86 bit-test instructions.
  93       BT,
  94
  95       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  96       /// operand, usually produced by a CMP instruction.
  97       SETCC,
  98
  99       /// X86 Select
 100       SELECT,
 101
 102       // Same as SETCC except it's materialized with a sbb and the value is all
 103       // one's or all zero's.
 104       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 105
 106       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 107       /// Operands are two FP values to compare; result is a mask of
 108       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 109       FSETCC,
 110
 111       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 112       /// result in an integer GPR.  Needs masking for scalar result.
 113       FGETSIGNx86,
 114
 115       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 116       /// to select from. Operand 2 is the condition code, and operand 3 is the
 117       /// flag operand produced by a CMP or TEST instruction. It also writes a
 118       /// flag result.
 119       CMOV,
 120
 121       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 122       /// is the block to branch if condition is true, operand 2 is the
 123       /// condition code, and operand 3 is the flag operand produced by a CMP
 124       /// or TEST instruction.
 125       BRCOND,
 126
 127       /// Return with a flag operand. Operand 0 is the chain operand, operand
 128       /// 1 is the number of bytes of stack to pop.
 129       RET_FLAG,
 130
 131       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 132       REP_STOS,
 133
 134       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 135       REP_MOVS,
 136
 137       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 138       /// at function entry, used for PIC code.
 139       GlobalBaseReg,
 140
 141       /// Wrapper - A wrapper node for TargetConstantPool,
 142       /// TargetExternalSymbol, and TargetGlobalAddress.
 143       Wrapper,
 144
 145       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 146       /// relative displacements.
 147       WrapperRIP,
 148
 149       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 150       /// to an MMX vector.  If you think this is too close to the previous
 151       /// mnemonic, so do I; blame Intel.
 152       MOVDQ2Q,
 153
 154       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 155       /// vector to a GPR.
 156       MMX_MOVD2W,
 157
 158       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 159       /// i32, corresponds to X86::PEXTRB.
 160       PEXTRB,
 161
 162       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 163       /// i32, corresponds to X86::PEXTRW.
 164       PEXTRW,
 165
 166       /// INSERTPS - Insert any element of a 4 x float vector into any element
 167       /// of a destination 4 x floatvector.
 168       INSERTPS,
 169
 170       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 171       /// corresponds to X86::PINSRB.
 172       PINSRB,
 173
 174       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 175       /// corresponds to X86::PINSRW.
 176       PINSRW, MMX_PINSRW,
 177
 178       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 179       PSHUFB,
 180
 181       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 182       ANDNP,
 183
 184       /// PSIGN - Copy integer sign.
 185       PSIGN,
 186
 187       /// BLENDV - Blend where the selector is a register.
 188       BLENDV,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       // SUBUS - Integer sub with unsigned saturation.
 194       SUBUS,
 195
 196       /// HADD - Integer horizontal add.
 197       HADD,
 198
 199       /// HSUB - Integer horizontal sub.
 200       HSUB,
 201
 202       /// FHADD - Floating point horizontal add.
 203       FHADD,
 204
 205       /// FHSUB - Floating point horizontal sub.
 206       FHSUB,
 207
 208       /// UMAX, UMIN - Unsigned integer max and min.
 209       UMAX, UMIN,
 210
 211       /// SMAX, SMIN - Signed integer max and min.
 212       SMAX, SMIN,
 213
 214       /// FMAX, FMIN - Floating point max and min.
 215       ///
 216       FMAX, FMIN,
 217
 218       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 219       FMAXC, FMINC,
 220
 221       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 222       /// approximation.  Note that these typically require refinement
 223       /// in order to obtain suitable precision.
 224       FRSQRT, FRCP,
 225
 226       // TLSADDR - Thread Local Storage.
 227       TLSADDR,
 228
 229       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 230       // of the TLS block for the current module.
 231       TLSBASEADDR,
 232
 233       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 234       // thunk at the address from an earlier relocation.
 235       TLSCALL,
 236
 237       // EH_RETURN - Exception Handling helpers.
 238       EH_RETURN,
 239
 240       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 241       EH_SJLJ_SETJMP,
 242
 243       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 244       EH_SJLJ_LONGJMP,
 245
 246       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 247       /// the list of operands.
 248       TC_RETURN,
 249
 250       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 251       VZEXT_MOVL,
 252
 253       // VZEXT - Vector integer zero-extend.
 254       VZEXT,
 255
 256       // VSEXT - Vector integer signed-extend.
 257       VSEXT,
 258
 259       // VTRUNC - Vector integer truncate.
 260       VTRUNC,
 261
 262       // VTRUNC - Vector integer truncate with mask.
 263       VTRUNCM,
 264
 265       // VFPEXT - Vector FP extend.
 266       VFPEXT,
 267
 268       // VFPROUND - Vector FP round.
 269       VFPROUND,
 270
 271       // VSHL, VSRL - 128-bit vector logical left / right shift
 272       VSHLDQ, VSRLDQ,
 273
 274       // VSHL, VSRL, VSRA - Vector shift elements
 275       VSHL, VSRL, VSRA,
 276
 277       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 278       VSHLI, VSRLI, VSRAI,
 279
 280       // CMPP - Vector packed double/float comparison.
 281       CMPP,
 282
 283       // PCMP* - Vector integer comparisons.
 284       PCMPEQ, PCMPGT,
 285       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 286       PCMPEQM, PCMPGTM,
 287
 288       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 289       /// integer signed and unsigned data types.
 290       CMPM,
 291       CMPMU,
 292
 293       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 294       ADD, SUB, ADC, SBB, SMUL,
 295       INC, DEC, OR, XOR, AND,
 296
 297       BEXTR,  // BEXTR - Bit field extract
 298
 299       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 300
 301       // MUL_IMM - X86 specific multiply by immediate.
 302       MUL_IMM,
 303
 304       // PTEST - Vector bitwise comparisons.
 305       PTEST,
 306
 307       // TESTP - Vector packed fp sign bitwise comparisons.
 308       TESTP,
 309
 310       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 311       TESTM,
 312       TESTNM,
 313
 314       // OR/AND test for masks
 315       KORTEST,
 316
 317       // Several flavors of instructions with vector shuffle behaviors.
 318       PALIGNR,
 319       PSHUFD,
 320       PSHUFHW,
 321       PSHUFLW,
 322       SHUFP,
 323       MOVDDUP,
 324       MOVSHDUP,
 325       MOVSLDUP,
 326       MOVLHPS,
 327       MOVLHPD,
 328       MOVHLPS,
 329       MOVLPS,
 330       MOVLPD,
 331       MOVSD,
 332       MOVSS,
 333       UNPCKL,
 334       UNPCKH,
 335       VPERMILP,
 336       VPERMV,
 337       VPERMV3,
 338       VPERMIV3,
 339       VPERMI,
 340       VPERM2X128,
 341       VBROADCAST,
 342       // masked broadcast
 343       VBROADCASTM,
 344       // Insert/Extract vector element
 345       VINSERT,
 346       VEXTRACT,
 347
 348       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 349       PMULUDQ,
 350
 351       // FMA nodes
 352       FMADD,
 353       FNMADD,
 354       FMSUB,
 355       FNMSUB,
 356       FMADDSUB,
 357       FMSUBADD,
 358
 359       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 360       // according to %al. An operator is needed so that this can be expanded
 361       // with control flow.
 362       VASTART_SAVE_XMM_REGS,
 363
 364       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 365       WIN_ALLOCA,
 366
 367       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 368       // segmented stacks. Check if the current stacklet has enough space, and
 369       // falls back to heap allocation if not.
 370       SEG_ALLOCA,
 371
 372       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 373       WIN_FTOL,
 374
 375       // Memory barrier
 376       MEMBARRIER,
 377       MFENCE,
 378       SFENCE,
 379       LFENCE,
 380
 381       // FNSTSW16r - Store FP status word into i16 register.
 382       FNSTSW16r,
 383
 384       // SAHF - Store contents of %ah into %eflags.
 385       SAHF,
 386
 387       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 388       RDRAND,
 389
 390       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 391       // indicate whether it is valid in CF.
 392       RDSEED,
 393
 394       // PCMP*STRI
 395       PCMPISTRI,
 396       PCMPESTRI,
 397
 398       // XTEST - Test if in transactional execution.
 399       XTEST,
 400
 401       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 402       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 403       // Atomic 64-bit binary operations.
 404       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 405       ATOMSUB64_DAG,
 406       ATOMOR64_DAG,
 407       ATOMXOR64_DAG,
 408       ATOMAND64_DAG,
 409       ATOMNAND64_DAG,
 410       ATOMMAX64_DAG,
 411       ATOMMIN64_DAG,
 412       ATOMUMAX64_DAG,
 413       ATOMUMIN64_DAG,
 414       ATOMSWAP64_DAG,
 415
 416       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 417       LCMPXCHG_DAG,
 418       LCMPXCHG8_DAG,
 419       LCMPXCHG16_DAG,
 420
 421       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 422       VZEXT_LOAD,
 423
 424       // FNSTCW16m - Store FP control world into i16 memory.
 425       FNSTCW16m,
 426
 427       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 428       /// integer destination in memory and a FP reg source.  This corresponds
 429       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 430       /// has two inputs (token chain and address) and two outputs (int value
 431       /// and token chain).
 432       FP_TO_INT16_IN_MEM,
 433       FP_TO_INT32_IN_MEM,
 434       FP_TO_INT64_IN_MEM,
 435
 436       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 437       /// integer source in memory and FP reg result.  This corresponds to the
 438       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 439       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 440       /// also produces a flag).
 441       FILD,
 442       FILD_FLAG,
 443
 444       /// FLD - This instruction implements an extending load to FP stack slots.
 445       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 446       /// operand, ptr to load from, and a ValueType node indicating the type
 447       /// to load to.
 448       FLD,
 449
 450       /// FST - This instruction implements a truncating store to FP stack
 451       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 452       /// chain operand, value to store, address, and a ValueType to store it
 453       /// as.
 454       FST,
 455
 456       /// VAARG_64 - This instruction grabs the address of the next argument
 457       /// from a va_list. (reads and modifies the va_list in memory)
 458       VAARG_64
 459
 460       // WARNING: Do not add anything in the end unless you want the node to
 461       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 462       // thought as target memory ops!
 463     };
 464   }
 465
 466   /// Define some predicates that are used for node matching.
 467   namespace X86 {
 468     /// isVEXTRACT128Index - Return true if the specified
 469     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 470     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 471     bool isVEXTRACT128Index(SDNode *N);
 472
 473     /// isVINSERT128Index - Return true if the specified
 474     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 475     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 476     bool isVINSERT128Index(SDNode *N);
 477
 478     /// isVEXTRACT256Index - Return true if the specified
 479     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 480     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 481     bool isVEXTRACT256Index(SDNode *N);
 482
 483     /// isVINSERT256Index - Return true if the specified
 484     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 485     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 486     bool isVINSERT256Index(SDNode *N);
 487
 488     /// getExtractVEXTRACT128Immediate - Return the appropriate
 489     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 490     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 491     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 492
 493     /// getInsertVINSERT128Immediate - Return the appropriate
 494     /// immediate to insert at the specified INSERT_SUBVECTOR index
 495     /// with VINSERTF128, VINSERT128 instructions.
 496     unsigned getInsertVINSERT128Immediate(SDNode *N);
 497
 498     /// getExtractVEXTRACT256Immediate - Return the appropriate
 499     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 500     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 501     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 502
 503     /// getInsertVINSERT256Immediate - Return the appropriate
 504     /// immediate to insert at the specified INSERT_SUBVECTOR index
 505     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 506     unsigned getInsertVINSERT256Immediate(SDNode *N);
 507
 508     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 509     /// constant +0.0.
 510     bool isZeroNode(SDValue Elt);
 511
 512     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 513     /// fit into displacement field of the instruction.
 514     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 515                                       bool hasSymbolicDisplacement = true);
 516
 517
 518     /// isCalleePop - Determines whether the callee is required to pop its
 519     /// own arguments. Callee pop is necessary to support tail calls.
 520     bool isCalleePop(CallingConv::ID CallingConv,
 521                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 522   }
 523
 524   //===--------------------------------------------------------------------===//
 525   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 526   class X86TargetLowering final : public TargetLowering {
 527   public:
 528     explicit X86TargetLowering(X86TargetMachine &TM);
 529
 530     unsigned getJumpTableEncoding() const override;
 531
 532     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 533
 534     const MCExpr *
 535     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 536                               const MachineBasicBlock *MBB, unsigned uid,
 537                               MCContext &Ctx) const override;
 538
 539     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 540     /// jumptable.
 541     SDValue getPICJumpTableRelocBase(SDValue Table,
 542                                      SelectionDAG &DAG) const override;
 543     const MCExpr *
 544     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 545                                  unsigned JTI, MCContext &Ctx) const override;
 546
 547     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 548     /// function arguments in the caller parameter area. For X86, aggregates
 549     /// that contains are placed at 16-byte boundaries while the rest are at
 550     /// 4-byte boundaries.
 551     unsigned getByValTypeAlignment(Type *Ty) const override;
 552
 553     /// getOptimalMemOpType - Returns the target specific optimal type for load
 554     /// and store operations as a result of memset, memcpy, and memmove
 555     /// lowering. If DstAlign is zero that means it's safe to destination
 556     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 557     /// means there isn't a need to check it against alignment requirement,
 558     /// probably because the source does not need to be loaded. If 'IsMemset' is
 559     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 560     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 561     /// source is constant so it does not need to be loaded.
 562     /// It returns EVT::Other if the type should be determined using generic
 563     /// target-independent logic.
 564     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 565                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 566                             MachineFunction &MF) const override;
 567
 568     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 569     /// specified type to expand memcpy / memset inline. This is mostly true
 570     /// for all types except for some special cases. For example, on X86
 571     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 572     /// also does type conversion. Note the specified type doesn't have to be
 573     /// legal as the hook is used before type legalization.
 574     bool isSafeMemOpType(MVT VT) const override;
 575
 576     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 577     /// unaligned memory accesses. of the specified type. Returns whether it
 578     /// is "fast" by reference in the second argument.
 579     bool allowsUnalignedMemoryAccesses(EVT VT, unsigned AS,
 580                                        bool *Fast) const override;
 581
 582     /// LowerOperation - Provide custom lowering hooks for some operations.
 583     ///
 584     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 585
 586     /// ReplaceNodeResults - Replace the results of node with an illegal result
 587     /// type with new values built out of custom code.
 588     ///
 589     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 590                             SelectionDAG &DAG) const override;
 591
 592
 593     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 594
 595     /// isTypeDesirableForOp - Return true if the target has native support for
 596     /// the specified value type and it is 'desirable' to use the type for the
 597     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 598     /// instruction encodings are longer and some i16 instructions are slow.
 599     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 600
 601     /// isTypeDesirable - Return true if the target has native support for the
 602     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 603     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 604     /// and some i16 instructions are slow.
 605     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 606
 607     MachineBasicBlock *
 608       EmitInstrWithCustomInserter(MachineInstr *MI,
 609                                   MachineBasicBlock *MBB) const override;
 610
 611
 612     /// getTargetNodeName - This method returns the name of a target specific
 613     /// DAG node.
 614     const char *getTargetNodeName(unsigned Opcode) const override;
 615
 616     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 617     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 618
 619     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 620     /// in Mask are known to be either zero or one and return them in the
 621     /// KnownZero/KnownOne bitsets.
 622     void computeMaskedBitsForTargetNode(const SDValue Op,
 623                                         APInt &KnownZero,
 624                                         APInt &KnownOne,
 625                                         const SelectionDAG &DAG,
 626                                         unsigned Depth = 0) const override;
 627
 628     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 629     // operation that are sign bits.
 630     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 631                                              const SelectionDAG &DAG,
 632                                              unsigned Depth) const override;
 633
 634     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 635                         int64_t &Offset) const override;
 636
 637     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 638
 639     bool ExpandInlineAsm(CallInst *CI) const override;
 640
 641     ConstraintType
 642       getConstraintType(const std::string &Constraint) const override;
 643
 644     /// Examine constraint string and operand type and determine a weight value.
 645     /// The operand object must already have been set up with the operand type.
 646     ConstraintWeight
 647       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 648                                      const char *constraint) const override;
 649
 650     const char *LowerXConstraint(EVT ConstraintVT) const override;
 651
 652     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 653     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 654     /// true it means one of the asm constraint of the inline asm instruction
 655     /// being processed is 'm'.
 656     void LowerAsmOperandForConstraint(SDValue Op,
 657                                       std::string &Constraint,
 658                                       std::vector<SDValue> &Ops,
 659                                       SelectionDAG &DAG) const override;
 660
 661     /// getRegForInlineAsmConstraint - Given a physical register constraint
 662     /// (e.g. {edx}), return the register number and the register class for the
 663     /// register.  This should only be used for C_Register constraints.  On
 664     /// error, this returns a register number of 0.
 665     std::pair<unsigned, const TargetRegisterClass*>
 666       getRegForInlineAsmConstraint(const std::string &Constraint,
 667                                    MVT VT) const override;
 668
 669     /// isLegalAddressingMode - Return true if the addressing mode represented
 670     /// by AM is legal for this target, for a load/store of the specified type.
 671     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 672
 673     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 674     /// icmp immediate, that is the target has icmp instructions which can
 675     /// compare a register against the immediate without having to materialize
 676     /// the immediate into a register.
 677     bool isLegalICmpImmediate(int64_t Imm) const override;
 678
 679     /// isLegalAddImmediate - Return true if the specified immediate is legal
 680     /// add immediate, that is the target has add instructions which can
 681     /// add a register and the immediate without having to materialize
 682     /// the immediate into a register.
 683     bool isLegalAddImmediate(int64_t Imm) const override;
 684
 685
 686     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 687
 688     /// isTruncateFree - Return true if it's free to truncate a value of
 689     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 690     /// register EAX to i16 by referencing its sub-register AX.
 691     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 692     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 693
 694     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 695
 696     /// isZExtFree - Return true if any actual instruction that defines a
 697     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 698     /// register. This does not necessarily include registers defined in
 699     /// unknown ways, such as incoming arguments, or copies from unknown
 700     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 701     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 702     /// all instructions that define 32-bit values implicit zero-extend the
 703     /// result out to 64 bits.
 704     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 705     bool isZExtFree(EVT VT1, EVT VT2) const override;
 706     bool isZExtFree(SDValue Val, EVT VT2) const override;
 707
 708     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 709     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 710     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 711     /// expanded to fmul + fadd.
 712     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 713
 714     /// isNarrowingProfitable - Return true if it's profitable to narrow
 715     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 716     /// from i32 to i8 but not from i32 to i16.
 717     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 718
 719     /// isFPImmLegal - Returns true if the target can instruction select the
 720     /// specified FP immediate natively. If false, the legalizer will
 721     /// materialize the FP immediate as a load from a constant pool.
 722     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 723
 724     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 725     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 726     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 727     /// values are assumed to be legal.
 728     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 729                             EVT VT) const override;
 730
 731     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 732     /// used by Targets can use this to indicate if there is a suitable
 733     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 734     /// pool entry.
 735     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 736                                 EVT VT) const override;
 737
 738     /// ShouldShrinkFPConstant - If true, then instruction selection should
 739     /// seek to shrink the FP constant of the specified type to a smaller type
 740     /// in order to save space and / or reduce runtime.
 741     bool ShouldShrinkFPConstant(EVT VT) const override {
 742       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 743       // expensive than a straight movsd. On the other hand, it's important to
 744       // shrink long double fp constant since fldt is very slow.
 745       return !X86ScalarSSEf64 || VT == MVT::f80;
 746     }
 747
 748     const X86Subtarget* getSubtarget() const {
 749       return Subtarget;
 750     }
 751
 752     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 753     /// computed in an SSE register, not on the X87 floating point stack.
 754     bool isScalarFPTypeInSSEReg(EVT VT) const {
 755       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 756       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 757     }
 758
 759     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 760     /// for fptoui.
 761     bool isTargetFTOL() const {
 762       return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
 763     }
 764
 765     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 766     /// used for fptoui to the given type.
 767     bool isIntegerTypeFTOL(EVT VT) const {
 768       return isTargetFTOL() && VT == MVT::i64;
 769     }
 770
 771     /// \brief Returns true if it is beneficial to convert a load of a constant
 772     /// to just the constant itself.
 773     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 774                                            Type *Ty) const override;
 775
 776     /// Intel processors have a unified instruction and data cache
 777     const char * getClearCacheBuiltinName() const {
 778       return 0; // nothing to do, move along.
 779     }
 780
 781     /// createFastISel - This method returns a target specific FastISel object,
 782     /// or null if the target does not support "fast" ISel.
 783     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 784                              const TargetLibraryInfo *libInfo) const override;
 785
 786     /// getStackCookieLocation - Return true if the target stores stack
 787     /// protector cookies at a fixed offset in some non-standard address
 788     /// space, and populates the address space and offset as
 789     /// appropriate.
 790     bool getStackCookieLocation(unsigned &AddressSpace,
 791                                 unsigned &Offset) const override;
 792
 793     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 794                       SelectionDAG &DAG) const;
 795
 796     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 797
 798     /// \brief Reset the operation actions based on target options.
 799     void resetOperationActions() override;
 800
 801   protected:
 802     std::pair<const TargetRegisterClass*, uint8_t>
 803     findRepresentativeClass(MVT VT) const override;
 804
 805   private:
 806     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 807     /// make the right decision when generating code for different targets.
 808     const X86Subtarget *Subtarget;
 809     const DataLayout *TD;
 810
 811     /// Used to store the TargetOptions so that we don't waste time resetting
 812     /// the operation actions unless we have to.
 813     TargetOptions TO;
 814
 815     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 816     /// floating point ops.
 817     /// When SSE is available, use it for f32 operations.
 818     /// When SSE2 is available, use it for f64 operations.
 819     bool X86ScalarSSEf32;
 820     bool X86ScalarSSEf64;
 821
 822     /// LegalFPImmediates - A list of legal fp immediates.
 823     std::vector<APFloat> LegalFPImmediates;
 824
 825     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 826     /// select the specified FP immediate natively.
 827     void addLegalFPImmediate(const APFloat& Imm) {
 828       LegalFPImmediates.push_back(Imm);
 829     }
 830
 831     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 832                             CallingConv::ID CallConv, bool isVarArg,
 833                             const SmallVectorImpl<ISD::InputArg> &Ins,
 834                             SDLoc dl, SelectionDAG &DAG,
 835                             SmallVectorImpl<SDValue> &InVals) const;
 836     SDValue LowerMemArgument(SDValue Chain,
 837                              CallingConv::ID CallConv,
 838                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 839                              SDLoc dl, SelectionDAG &DAG,
 840                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 841                               unsigned i) const;
 842     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 843                              SDLoc dl, SelectionDAG &DAG,
 844                              const CCValAssign &VA,
 845                              ISD::ArgFlagsTy Flags) const;
 846
 847     // Call lowering helpers.
 848
 849     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 850     /// for tail call optimization. Targets which want to do tail call
 851     /// optimization should implement this function.
 852     bool IsEligibleForTailCallOptimization(SDValue Callee,
 853                                            CallingConv::ID CalleeCC,
 854                                            bool isVarArg,
 855                                            bool isCalleeStructRet,
 856                                            bool isCallerStructRet,
 857                                            Type *RetTy,
 858                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 859                                     const SmallVectorImpl<SDValue> &OutVals,
 860                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 861                                            SelectionDAG& DAG) const;
 862     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 863     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 864                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 865                                 int FPDiff, SDLoc dl) const;
 866
 867     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 868                                          SelectionDAG &DAG) const;
 869
 870     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 871                                                bool isSigned,
 872                                                bool isReplace) const;
 873
 874     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 880
 881     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 885                                int64_t Offset, SelectionDAG &DAG) const;
 886     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 887     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 888     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 889     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 890     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 891     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 892     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 898                       SDLoc dl, SelectionDAG &DAG) const;
 899     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 900     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 904     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 905     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 916
 917     SDValue
 918       LowerFormalArguments(SDValue Chain,
 919                            CallingConv::ID CallConv, bool isVarArg,
 920                            const SmallVectorImpl<ISD::InputArg> &Ins,
 921                            SDLoc dl, SelectionDAG &DAG,
 922                            SmallVectorImpl<SDValue> &InVals) const override;
 923     SDValue LowerCall(CallLoweringInfo &CLI,
 924                       SmallVectorImpl<SDValue> &InVals) const override;
 925
 926     SDValue LowerReturn(SDValue Chain,
 927                         CallingConv::ID CallConv, bool isVarArg,
 928                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 929                         const SmallVectorImpl<SDValue> &OutVals,
 930                         SDLoc dl, SelectionDAG &DAG) const override;
 931
 932     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 933
 934     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 935
 936     MVT getTypeForExtArgOrReturn(MVT VT,
 937                                  ISD::NodeType ExtendKind) const override;
 938
 939     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 940                         bool isVarArg,
 941                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 942                         LLVMContext &Context) const override;
 943
 944     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 945
 946     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 947     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 948     /// expand, the associated machine basic block, and the associated X86
 949     /// opcodes for reg/reg.
 950     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 951                                            MachineBasicBlock *MBB) const;
 952
 953     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 954     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 955     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 956                                                MachineBasicBlock *MBB) const;
 957
 958     // Utility function to emit the low-level va_arg code for X86-64.
 959     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 960                        MachineInstr *MI,
 961                        MachineBasicBlock *MBB) const;
 962
 963     /// Utility function to emit the xmm reg save portion of va_start.
 964     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 965                                                    MachineInstr *BInstr,
 966                                                    MachineBasicBlock *BB) const;
 967
 968     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 969                                          MachineBasicBlock *BB) const;
 970
 971     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 972                                               MachineBasicBlock *BB) const;
 973
 974     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 975                                             MachineBasicBlock *BB,
 976                                             bool Is64Bit) const;
 977
 978     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 979                                           MachineBasicBlock *BB) const;
 980
 981     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 982                                           MachineBasicBlock *BB) const;
 983
 984     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 985                                         MachineBasicBlock *MBB) const;
 986
 987     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 988                                          MachineBasicBlock *MBB) const;
 989
 990     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
 991                                      MachineBasicBlock *MBB) const;
 992
 993     /// Emit nodes that will be selected as "test Op0,Op0", or something
 994     /// equivalent, for use with the given x86 condition code.
 995     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
 996                      SelectionDAG &DAG) const;
 997
 998     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 999     /// equivalent, for use with the given x86 condition code.
1000     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1001                     SelectionDAG &DAG) const;
1002
1003     /// Convert a comparison if required by the subtarget.
1004     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1005   };
1006
1007   namespace X86 {
1008     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1009                              const TargetLibraryInfo *libInfo);
1010   }
1011 }
1012
1013 #endif    // X86ISELLOWERING_H