lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       // Bitwise ternary logic
 393       VPTERNLOG,
 394       // Fix Up Special Packed Float32/64 values
 395       VFIXUPIMM,
 396       // Range Restriction Calculation For Packed Pairs of Float32/64 values
 397       VRANGE,
 398       // Reduce - Perform Reduction Transformation on scalar\packed FP
 399       VREDUCE,
 400       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 401       VRNDSCALE,
 402       // VFPCLASS - Tests Types Of a FP Values
 403       VFPCLASS,
 404       // Broadcast scalar to vector
 405       VBROADCAST,
 406       // Broadcast subvector to vector
 407       SUBV_BROADCAST,
 408       // Insert/Extract vector element
 409       VINSERT,
 410       VEXTRACT,
 411
 412       /// SSE4A Extraction and Insertion.
 413       EXTRQI, INSERTQI,
 414
 415       // XOP arithmetic/logical shifts
 416       VPSHA, VPSHL,
 417       // XOP signed/unsigned integer comparisons
 418       VPCOM, VPCOMU,
 419
 420       // Vector multiply packed unsigned doubleword integers
 421       PMULUDQ,
 422       // Vector multiply packed signed doubleword integers
 423       PMULDQ,
 424       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 425       MULHRS,
 426       // Multiply and Add Packed Integers
 427       VPMADDUBSW, VPMADDWD,
 428       // FMA nodes
 429       FMADD,
 430       FNMADD,
 431       FMSUB,
 432       FNMSUB,
 433       FMADDSUB,
 434       FMSUBADD,
 435       // FMA with rounding mode
 436       FMADD_RND,
 437       FNMADD_RND,
 438       FMSUB_RND,
 439       FNMSUB_RND,
 440       FMADDSUB_RND,
 441       FMSUBADD_RND,
 442
 443       // Compress and expand
 444       COMPRESS,
 445       EXPAND,
 446
 447       //Convert Unsigned/Integer to Scalar Floating-Point Value
 448       //with rounding mode
 449       SINT_TO_FP_RND,
 450       UINT_TO_FP_RND,
 451
 452       // Vector float/double to signed/unsigned integer.
 453       FP_TO_SINT_RND, FP_TO_UINT_RND,
 454       // Save xmm argument registers to the stack, according to %al. An operator
 455       // is needed so that this can be expanded with control flow.
 456       VASTART_SAVE_XMM_REGS,
 457
 458       // Windows's _chkstk call to do stack probing.
 459       WIN_ALLOCA,
 460
 461       // For allocating variable amounts of stack space when using
 462       // segmented stacks. Check if the current stacklet has enough space, and
 463       // falls back to heap allocation if not.
 464       SEG_ALLOCA,
 465
 466       // Memory barrier
 467       MEMBARRIER,
 468       MFENCE,
 469       SFENCE,
 470       LFENCE,
 471
 472       // Store FP status word into i16 register.
 473       FNSTSW16r,
 474
 475       // Store contents of %ah into %eflags.
 476       SAHF,
 477
 478       // Get a random integer and indicate whether it is valid in CF.
 479       RDRAND,
 480
 481       // Get a NIST SP800-90B & C compliant random integer and
 482       // indicate whether it is valid in CF.
 483       RDSEED,
 484
 485       PCMPISTRI,
 486       PCMPESTRI,
 487
 488       // Test if in transactional execution.
 489       XTEST,
 490
 491       // ERI instructions
 492       RSQRT28, RCP28, EXP2,
 493
 494       // Compare and swap.
 495       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 496       LCMPXCHG8_DAG,
 497       LCMPXCHG16_DAG,
 498
 499       // Load, scalar_to_vector, and zero extend.
 500       VZEXT_LOAD,
 501
 502       // Store FP control world into i16 memory.
 503       FNSTCW16m,
 504
 505       /// This instruction implements FP_TO_SINT with the
 506       /// integer destination in memory and a FP reg source.  This corresponds
 507       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 508       /// has two inputs (token chain and address) and two outputs (int value
 509       /// and token chain).
 510       FP_TO_INT16_IN_MEM,
 511       FP_TO_INT32_IN_MEM,
 512       FP_TO_INT64_IN_MEM,
 513
 514       /// This instruction implements SINT_TO_FP with the
 515       /// integer source in memory and FP reg result.  This corresponds to the
 516       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 517       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 518       /// also produces a flag).
 519       FILD,
 520       FILD_FLAG,
 521
 522       /// This instruction implements an extending load to FP stack slots.
 523       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 524       /// operand, ptr to load from, and a ValueType node indicating the type
 525       /// to load to.
 526       FLD,
 527
 528       /// This instruction implements a truncating store to FP stack
 529       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 530       /// chain operand, value to store, address, and a ValueType to store it
 531       /// as.
 532       FST,
 533
 534       /// This instruction grabs the address of the next argument
 535       /// from a va_list. (reads and modifies the va_list in memory)
 536       VAARG_64
 537
 538       // WARNING: Do not add anything in the end unless you want the node to
 539       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 540       // thought as target memory ops!
 541     };
 542   }
 543
 544   /// Define some predicates that are used for node matching.
 545   namespace X86 {
 546     /// Return true if the specified
 547     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 548     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 549     bool isVEXTRACT128Index(SDNode *N);
 550
 551     /// Return true if the specified
 552     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 553     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 554     bool isVINSERT128Index(SDNode *N);
 555
 556     /// Return true if the specified
 557     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 558     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 559     bool isVEXTRACT256Index(SDNode *N);
 560
 561     /// Return true if the specified
 562     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 563     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 564     bool isVINSERT256Index(SDNode *N);
 565
 566     /// Return the appropriate
 567     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 568     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 569     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 570
 571     /// Return the appropriate
 572     /// immediate to insert at the specified INSERT_SUBVECTOR index
 573     /// with VINSERTF128, VINSERT128 instructions.
 574     unsigned getInsertVINSERT128Immediate(SDNode *N);
 575
 576     /// Return the appropriate
 577     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 578     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 579     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 580
 581     /// Return the appropriate
 582     /// immediate to insert at the specified INSERT_SUBVECTOR index
 583     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 584     unsigned getInsertVINSERT256Immediate(SDNode *N);
 585
 586     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 587     bool isZeroNode(SDValue Elt);
 588
 589     /// Returns true of the given offset can be
 590     /// fit into displacement field of the instruction.
 591     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 592                                       bool hasSymbolicDisplacement = true);
 593
 594
 595     /// Determines whether the callee is required to pop its
 596     /// own arguments. Callee pop is necessary to support tail calls.
 597     bool isCalleePop(CallingConv::ID CallingConv,
 598                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 599
 600     /// AVX512 static rounding constants.  These need to match the values in
 601     /// avx512fintrin.h.
 602     enum STATIC_ROUNDING {
 603       TO_NEAREST_INT = 0,
 604       TO_NEG_INF = 1,
 605       TO_POS_INF = 2,
 606       TO_ZERO = 3,
 607       CUR_DIRECTION = 4
 608     };
 609   }
 610
 611   //===--------------------------------------------------------------------===//
 612   //  X86 Implementation of the TargetLowering interface
 613   class X86TargetLowering final : public TargetLowering {
 614   public:
 615     explicit X86TargetLowering(const X86TargetMachine &TM,
 616                                const X86Subtarget &STI);
 617
 618     unsigned getJumpTableEncoding() const override;
 619     bool useSoftFloat() const override;
 620
 621     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 622       return MVT::i8;
 623     }
 624
 625     const MCExpr *
 626     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 627                               const MachineBasicBlock *MBB, unsigned uid,
 628                               MCContext &Ctx) const override;
 629
 630     /// Returns relocation base for the given PIC jumptable.
 631     SDValue getPICJumpTableRelocBase(SDValue Table,
 632                                      SelectionDAG &DAG) const override;
 633     const MCExpr *
 634     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 635                                  unsigned JTI, MCContext &Ctx) const override;
 636
 637     /// Return the desired alignment for ByVal aggregate
 638     /// function arguments in the caller parameter area. For X86, aggregates
 639     /// that contains are placed at 16-byte boundaries while the rest are at
 640     /// 4-byte boundaries.
 641     unsigned getByValTypeAlignment(Type *Ty,
 642                                    const DataLayout &DL) const override;
 643
 644     /// Returns the target specific optimal type for load
 645     /// and store operations as a result of memset, memcpy, and memmove
 646     /// lowering. If DstAlign is zero that means it's safe to destination
 647     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 648     /// means there isn't a need to check it against alignment requirement,
 649     /// probably because the source does not need to be loaded. If 'IsMemset' is
 650     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 651     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 652     /// source is constant so it does not need to be loaded.
 653     /// It returns EVT::Other if the type should be determined using generic
 654     /// target-independent logic.
 655     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 656                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 657                             MachineFunction &MF) const override;
 658
 659     /// Returns true if it's safe to use load / store of the
 660     /// specified type to expand memcpy / memset inline. This is mostly true
 661     /// for all types except for some special cases. For example, on X86
 662     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 663     /// also does type conversion. Note the specified type doesn't have to be
 664     /// legal as the hook is used before type legalization.
 665     bool isSafeMemOpType(MVT VT) const override;
 666
 667     /// Returns true if the target allows unaligned memory accesses of the
 668     /// specified type. Returns whether it is "fast" in the last argument.
 669     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 670                                        bool *Fast) const override;
 671
 672     /// Provide custom lowering hooks for some operations.
 673     ///
 674     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 675
 676     /// Replace the results of node with an illegal result
 677     /// type with new values built out of custom code.
 678     ///
 679     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 680                             SelectionDAG &DAG) const override;
 681
 682
 683     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 684
 685     /// Return true if the target has native support for
 686     /// the specified value type and it is 'desirable' to use the type for the
 687     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 688     /// instruction encodings are longer and some i16 instructions are slow.
 689     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 690
 691     /// Return true if the target has native support for the
 692     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 693     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 694     /// and some i16 instructions are slow.
 695     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 696
 697     MachineBasicBlock *
 698       EmitInstrWithCustomInserter(MachineInstr *MI,
 699                                   MachineBasicBlock *MBB) const override;
 700
 701
 702     /// This method returns the name of a target specific DAG node.
 703     const char *getTargetNodeName(unsigned Opcode) const override;
 704
 705     bool isCheapToSpeculateCttz() const override;
 706
 707     bool isCheapToSpeculateCtlz() const override;
 708
 709     /// Return the value type to use for ISD::SETCC.
 710     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 711                            EVT VT) const override;
 712
 713     /// Determine which of the bits specified in Mask are known to be either
 714     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 715     void computeKnownBitsForTargetNode(const SDValue Op,
 716                                        APInt &KnownZero,
 717                                        APInt &KnownOne,
 718                                        const SelectionDAG &DAG,
 719                                        unsigned Depth = 0) const override;
 720
 721     /// Determine the number of bits in the operation that are sign bits.
 722     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 723                                              const SelectionDAG &DAG,
 724                                              unsigned Depth) const override;
 725
 726     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 727                         int64_t &Offset) const override;
 728
 729     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 730
 731     bool ExpandInlineAsm(CallInst *CI) const override;
 732
 733     ConstraintType getConstraintType(StringRef Constraint) const override;
 734
 735     /// Examine constraint string and operand type and determine a weight value.
 736     /// The operand object must already have been set up with the operand type.
 737     ConstraintWeight
 738       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 739                                      const char *constraint) const override;
 740
 741     const char *LowerXConstraint(EVT ConstraintVT) const override;
 742
 743     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 744     /// add anything to Ops. If hasMemory is true it means one of the asm
 745     /// constraint of the inline asm instruction being processed is 'm'.
 746     void LowerAsmOperandForConstraint(SDValue Op,
 747                                       std::string &Constraint,
 748                                       std::vector<SDValue> &Ops,
 749                                       SelectionDAG &DAG) const override;
 750
 751     unsigned
 752     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 753       if (ConstraintCode == "i")
 754         return InlineAsm::Constraint_i;
 755       else if (ConstraintCode == "o")
 756         return InlineAsm::Constraint_o;
 757       else if (ConstraintCode == "v")
 758         return InlineAsm::Constraint_v;
 759       else if (ConstraintCode == "X")
 760         return InlineAsm::Constraint_X;
 761       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 762     }
 763
 764     /// Given a physical register constraint
 765     /// (e.g. {edx}), return the register number and the register class for the
 766     /// register.  This should only be used for C_Register constraints.  On
 767     /// error, this returns a register number of 0.
 768     std::pair<unsigned, const TargetRegisterClass *>
 769     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 770                                  StringRef Constraint, MVT VT) const override;
 771
 772     /// Return true if the addressing mode represented
 773     /// by AM is legal for this target, for a load/store of the specified type.
 774     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 775                                Type *Ty, unsigned AS) const override;
 776
 777     /// Return true if the specified immediate is legal
 778     /// icmp immediate, that is the target has icmp instructions which can
 779     /// compare a register against the immediate without having to materialize
 780     /// the immediate into a register.
 781     bool isLegalICmpImmediate(int64_t Imm) const override;
 782
 783     /// Return true if the specified immediate is legal
 784     /// add immediate, that is the target has add instructions which can
 785     /// add a register and the immediate without having to materialize
 786     /// the immediate into a register.
 787     bool isLegalAddImmediate(int64_t Imm) const override;
 788
 789     /// \brief Return the cost of the scaling factor used in the addressing
 790     /// mode represented by AM for this target, for a load/store
 791     /// of the specified type.
 792     /// If the AM is supported, the return value must be >= 0.
 793     /// If the AM is not supported, it returns a negative value.
 794     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 795                              unsigned AS) const override;
 796
 797     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 798
 799     /// Return true if it's free to truncate a value of
 800     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 801     /// register EAX to i16 by referencing its sub-register AX.
 802     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 803     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 804
 805     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 806
 807     /// Return true if any actual instruction that defines a
 808     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 809     /// register. This does not necessarily include registers defined in
 810     /// unknown ways, such as incoming arguments, or copies from unknown
 811     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 812     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 813     /// all instructions that define 32-bit values implicit zero-extend the
 814     /// result out to 64 bits.
 815     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 816     bool isZExtFree(EVT VT1, EVT VT2) const override;
 817     bool isZExtFree(SDValue Val, EVT VT2) const override;
 818
 819     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 820     /// extend node) is profitable.
 821     bool isVectorLoadExtDesirable(SDValue) const override;
 822
 823     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 824     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 825     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 826     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 827
 828     /// Return true if it's profitable to narrow
 829     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 830     /// from i32 to i8 but not from i32 to i16.
 831     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 832
 833     /// Returns true if the target can instruction select the
 834     /// specified FP immediate natively. If false, the legalizer will
 835     /// materialize the FP immediate as a load from a constant pool.
 836     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 837
 838     /// Targets can use this to indicate that they only support *some*
 839     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 840     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 841     /// be legal.
 842     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 843                             EVT VT) const override;
 844
 845     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 846     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 847     /// replace a VAND with a constant pool entry.
 848     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 849                                 EVT VT) const override;
 850
 851     /// If true, then instruction selection should
 852     /// seek to shrink the FP constant of the specified type to a smaller type
 853     /// in order to save space and / or reduce runtime.
 854     bool ShouldShrinkFPConstant(EVT VT) const override {
 855       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 856       // expensive than a straight movsd. On the other hand, it's important to
 857       // shrink long double fp constant since fldt is very slow.
 858       return !X86ScalarSSEf64 || VT == MVT::f80;
 859     }
 860
 861     /// Return true if we believe it is correct and profitable to reduce the
 862     /// load node to a smaller type.
 863     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 864                                EVT NewVT) const override;
 865
 866     /// Return true if the specified scalar FP type is computed in an SSE
 867     /// register, not on the X87 floating point stack.
 868     bool isScalarFPTypeInSSEReg(EVT VT) const {
 869       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 870       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 871     }
 872
 873     /// \brief Returns true if it is beneficial to convert a load of a constant
 874     /// to just the constant itself.
 875     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 876                                            Type *Ty) const override;
 877
 878     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 879     /// with this index.
 880     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 881
 882     /// Intel processors have a unified instruction and data cache
 883     const char * getClearCacheBuiltinName() const override {
 884       return nullptr; // nothing to do, move along.
 885     }
 886
 887     unsigned getRegisterByName(const char* RegName, EVT VT,
 888                                SelectionDAG &DAG) const override;
 889
 890     /// This method returns a target specific FastISel object,
 891     /// or null if the target does not support "fast" ISel.
 892     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 893                              const TargetLibraryInfo *libInfo) const override;
 894
 895     /// Return true if the target stores stack protector cookies at a fixed
 896     /// offset in some non-standard address space, and populates the address
 897     /// space and offset as appropriate.
 898     bool getStackCookieLocation(unsigned &AddressSpace,
 899                                 unsigned &Offset) const override;
 900
 901     /// Return true if the target stores SafeStack pointer at a fixed offset in
 902     /// some non-standard address space, and populates the address space and
 903     /// offset as appropriate.
 904     bool getSafeStackPointerLocation(unsigned &AddressSpace,
 905                                      unsigned &Offset) const override;
 906
 907     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 908                       SelectionDAG &DAG) const;
 909
 910     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 911
 912     bool useLoadStackGuardNode() const override;
 913     /// \brief Customize the preferred legalization strategy for certain types.
 914     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 915
 916     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 917
 918   protected:
 919     std::pair<const TargetRegisterClass *, uint8_t>
 920     findRepresentativeClass(const TargetRegisterInfo *TRI,
 921                             MVT VT) const override;
 922
 923   private:
 924     /// Keep a pointer to the X86Subtarget around so that we can
 925     /// make the right decision when generating code for different targets.
 926     const X86Subtarget *Subtarget;
 927
 928     /// Select between SSE or x87 floating point ops.
 929     /// When SSE is available, use it for f32 operations.
 930     /// When SSE2 is available, use it for f64 operations.
 931     bool X86ScalarSSEf32;
 932     bool X86ScalarSSEf64;
 933
 934     /// A list of legal FP immediates.
 935     std::vector<APFloat> LegalFPImmediates;
 936
 937     /// Indicate that this x86 target can instruction
 938     /// select the specified FP immediate natively.
 939     void addLegalFPImmediate(const APFloat& Imm) {
 940       LegalFPImmediates.push_back(Imm);
 941     }
 942
 943     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 944                             CallingConv::ID CallConv, bool isVarArg,
 945                             const SmallVectorImpl<ISD::InputArg> &Ins,
 946                             SDLoc dl, SelectionDAG &DAG,
 947                             SmallVectorImpl<SDValue> &InVals) const;
 948     SDValue LowerMemArgument(SDValue Chain,
 949                              CallingConv::ID CallConv,
 950                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 951                              SDLoc dl, SelectionDAG &DAG,
 952                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 953                               unsigned i) const;
 954     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 955                              SDLoc dl, SelectionDAG &DAG,
 956                              const CCValAssign &VA,
 957                              ISD::ArgFlagsTy Flags) const;
 958
 959     // Call lowering helpers.
 960
 961     /// Check whether the call is eligible for tail call optimization. Targets
 962     /// that want to do tail call optimization should implement this function.
 963     bool IsEligibleForTailCallOptimization(SDValue Callee,
 964                                            CallingConv::ID CalleeCC,
 965                                            bool isVarArg,
 966                                            bool isCalleeStructRet,
 967                                            bool isCallerStructRet,
 968                                            Type *RetTy,
 969                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 970                                     const SmallVectorImpl<SDValue> &OutVals,
 971                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 972                                            SelectionDAG& DAG) const;
 973     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 974                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 975                                 int FPDiff, SDLoc dl) const;
 976
 977     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 978                                          SelectionDAG &DAG) const;
 979
 980     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 981                                                bool isSigned,
 982                                                bool isReplace) const;
 983
 984     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 990
 991     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 995                                int64_t Offset, SelectionDAG &DAG) const;
 996     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1008                       SDLoc dl, SelectionDAG &DAG) const;
1009     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1024     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1025     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1027
1028     SDValue
1029       LowerFormalArguments(SDValue Chain,
1030                            CallingConv::ID CallConv, bool isVarArg,
1031                            const SmallVectorImpl<ISD::InputArg> &Ins,
1032                            SDLoc dl, SelectionDAG &DAG,
1033                            SmallVectorImpl<SDValue> &InVals) const override;
1034     SDValue LowerCall(CallLoweringInfo &CLI,
1035                       SmallVectorImpl<SDValue> &InVals) const override;
1036
1037     SDValue LowerReturn(SDValue Chain,
1038                         CallingConv::ID CallConv, bool isVarArg,
1039                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1040                         const SmallVectorImpl<SDValue> &OutVals,
1041                         SDLoc dl, SelectionDAG &DAG) const override;
1042
1043     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1044
1045     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1046
1047     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1048                                  ISD::NodeType ExtendKind) const override;
1049
1050     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1051                         bool isVarArg,
1052                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1053                         LLVMContext &Context) const override;
1054
1055     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1056
1057     TargetLoweringBase::AtomicExpansionKind
1058     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1059     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1060     TargetLoweringBase::AtomicExpansionKind
1061     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1062
1063     LoadInst *
1064     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1065
1066     bool needsCmpXchgNb(Type *MemType) const;
1067
1068     // Utility function to emit the low-level va_arg code for X86-64.
1069     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1070                        MachineInstr *MI,
1071                        MachineBasicBlock *MBB) const;
1072
1073     /// Utility function to emit the xmm reg save portion of va_start.
1074     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1075                                                    MachineInstr *BInstr,
1076                                                    MachineBasicBlock *BB) const;
1077
1078     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1079                                          MachineBasicBlock *BB) const;
1080
1081     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1082                                            MachineBasicBlock *BB) const;
1083
1084     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1085                                               MachineBasicBlock *BB) const;
1086
1087     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1088                                             MachineBasicBlock *BB) const;
1089
1090     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1091                                           MachineBasicBlock *BB) const;
1092
1093     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1094                                         MachineBasicBlock *MBB) const;
1095
1096     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1097                                          MachineBasicBlock *MBB) const;
1098
1099     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1100                                      MachineBasicBlock *MBB) const;
1101
1102     /// Emit nodes that will be selected as "test Op0,Op0", or something
1103     /// equivalent, for use with the given x86 condition code.
1104     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1105                      SelectionDAG &DAG) const;
1106
1107     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1108     /// equivalent, for use with the given x86 condition code.
1109     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1110                     SelectionDAG &DAG) const;
1111
1112     /// Convert a comparison if required by the subtarget.
1113     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1114
1115     /// Use rsqrt* to speed up sqrt calculations.
1116     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1117                              unsigned &RefinementSteps,
1118                              bool &UseOneConstNR) const override;
1119
1120     /// Use rcp* to speed up fdiv calculations.
1121     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1122                              unsigned &RefinementSteps) const override;
1123
1124     /// Reassociate floating point divisions into multiply by reciprocal.
1125     unsigned combineRepeatedFPDivisors() const override;
1126   };
1127
1128   namespace X86 {
1129     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1130                              const TargetLibraryInfo *libInfo);
1131   }
1132 }
1133
1134 #endif    // X86ISELLOWERING_H