lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDV - Blend where the selector is a register.
 191       BLENDV,
 192
 193       /// BLENDI - Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       /// ADDSUB - Combined add and sub on an FP vector.
 197       ADDSUB,
 198
 199       // SUBUS - Integer sub with unsigned saturation.
 200       SUBUS,
 201
 202       /// HADD - Integer horizontal add.
 203       HADD,
 204
 205       /// HSUB - Integer horizontal sub.
 206       HSUB,
 207
 208       /// FHADD - Floating point horizontal add.
 209       FHADD,
 210
 211       /// FHSUB - Floating point horizontal sub.
 212       FHSUB,
 213
 214       /// UMAX, UMIN - Unsigned integer max and min.
 215       UMAX, UMIN,
 216
 217       /// SMAX, SMIN - Signed integer max and min.
 218       SMAX, SMIN,
 219
 220       /// FMAX, FMIN - Floating point max and min.
 221       ///
 222       FMAX, FMIN,
 223
 224       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 225       FMAXC, FMINC,
 226
 227       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 228       /// approximation.  Note that these typically require refinement
 229       /// in order to obtain suitable precision.
 230       FRSQRT, FRCP,
 231
 232       // TLSADDR - Thread Local Storage.
 233       TLSADDR,
 234
 235       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 236       // of the TLS block for the current module.
 237       TLSBASEADDR,
 238
 239       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 240       // thunk at the address from an earlier relocation.
 241       TLSCALL,
 242
 243       // EH_RETURN - Exception Handling helpers.
 244       EH_RETURN,
 245
 246       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 247       EH_SJLJ_SETJMP,
 248
 249       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 250       EH_SJLJ_LONGJMP,
 251
 252       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 253       /// the list of operands.
 254       TC_RETURN,
 255
 256       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 257       VZEXT_MOVL,
 258
 259       // VZEXT - Vector integer zero-extend.
 260       VZEXT,
 261
 262       // VSEXT - Vector integer signed-extend.
 263       VSEXT,
 264
 265       // VTRUNC - Vector integer truncate.
 266       VTRUNC,
 267
 268       // VTRUNC - Vector integer truncate with mask.
 269       VTRUNCM,
 270
 271       // VFPEXT - Vector FP extend.
 272       VFPEXT,
 273
 274       // VFPROUND - Vector FP round.
 275       VFPROUND,
 276
 277       // VSHL, VSRL - 128-bit vector logical left / right shift
 278       VSHLDQ, VSRLDQ,
 279
 280       // VSHL, VSRL, VSRA - Vector shift elements
 281       VSHL, VSRL, VSRA,
 282
 283       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 284       VSHLI, VSRLI, VSRAI,
 285
 286       // CMPP - Vector packed double/float comparison.
 287       CMPP,
 288
 289       // PCMP* - Vector integer comparisons.
 290       PCMPEQ, PCMPGT,
 291       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 292       PCMPEQM, PCMPGTM,
 293
 294       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 295       /// integer signed and unsigned data types.
 296       CMPM,
 297       CMPMU,
 298
 299       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 300       ADD, SUB, ADC, SBB, SMUL,
 301       INC, DEC, OR, XOR, AND,
 302
 303       BEXTR,  // BEXTR - Bit field extract
 304
 305       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 306
 307       // MUL_IMM - X86 specific multiply by immediate.
 308       MUL_IMM,
 309
 310       // PTEST - Vector bitwise comparisons.
 311       PTEST,
 312
 313       // TESTP - Vector packed fp sign bitwise comparisons.
 314       TESTP,
 315
 316       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 317       TESTM,
 318       TESTNM,
 319
 320       // OR/AND test for masks
 321       KORTEST,
 322
 323       // Several flavors of instructions with vector shuffle behaviors.
 324       PACKSS,
 325       PACKUS,
 326       // Intra-lane alignr
 327       PALIGNR,
 328       // AVX512 inter-lane alignr
 329       VALIGN,
 330       PSHUFD,
 331       PSHUFHW,
 332       PSHUFLW,
 333       SHUFP,
 334       MOVDDUP,
 335       MOVSHDUP,
 336       MOVSLDUP,
 337       MOVLHPS,
 338       MOVLHPD,
 339       MOVHLPS,
 340       MOVLPS,
 341       MOVLPD,
 342       MOVSD,
 343       MOVSS,
 344       UNPCKL,
 345       UNPCKH,
 346       VPERMILP,
 347       VPERMV,
 348       VPERMV3,
 349       VPERMIV3,
 350       VPERMI,
 351       VPERM2X128,
 352       VBROADCAST,
 353       // masked broadcast
 354       VBROADCASTM,
 355       // Insert/Extract vector element
 356       VINSERT,
 357       VEXTRACT,
 358
 359       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 360       PMULUDQ,
 361       // PMULUDQ - Vector multiply packed signed doubleword integers
 362       PMULDQ,
 363
 364       // FMA nodes
 365       FMADD,
 366       FNMADD,
 367       FMSUB,
 368       FNMSUB,
 369       FMADDSUB,
 370       FMSUBADD,
 371
 372       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 373       // according to %al. An operator is needed so that this can be expanded
 374       // with control flow.
 375       VASTART_SAVE_XMM_REGS,
 376
 377       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 378       WIN_ALLOCA,
 379
 380       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 381       // segmented stacks. Check if the current stacklet has enough space, and
 382       // falls back to heap allocation if not.
 383       SEG_ALLOCA,
 384
 385       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 386       WIN_FTOL,
 387
 388       // Memory barrier
 389       MEMBARRIER,
 390       MFENCE,
 391       SFENCE,
 392       LFENCE,
 393
 394       // FNSTSW16r - Store FP status word into i16 register.
 395       FNSTSW16r,
 396
 397       // SAHF - Store contents of %ah into %eflags.
 398       SAHF,
 399
 400       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 401       RDRAND,
 402
 403       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 404       // indicate whether it is valid in CF.
 405       RDSEED,
 406
 407       // PCMP*STRI
 408       PCMPISTRI,
 409       PCMPESTRI,
 410
 411       // XTEST - Test if in transactional execution.
 412       XTEST,
 413
 414       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 415       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 416       LCMPXCHG8_DAG,
 417       LCMPXCHG16_DAG,
 418
 419       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 420       VZEXT_LOAD,
 421
 422       // FNSTCW16m - Store FP control world into i16 memory.
 423       FNSTCW16m,
 424
 425       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 426       /// integer destination in memory and a FP reg source.  This corresponds
 427       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 428       /// has two inputs (token chain and address) and two outputs (int value
 429       /// and token chain).
 430       FP_TO_INT16_IN_MEM,
 431       FP_TO_INT32_IN_MEM,
 432       FP_TO_INT64_IN_MEM,
 433
 434       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 435       /// integer source in memory and FP reg result.  This corresponds to the
 436       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 437       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 438       /// also produces a flag).
 439       FILD,
 440       FILD_FLAG,
 441
 442       /// FLD - This instruction implements an extending load to FP stack slots.
 443       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 444       /// operand, ptr to load from, and a ValueType node indicating the type
 445       /// to load to.
 446       FLD,
 447
 448       /// FST - This instruction implements a truncating store to FP stack
 449       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 450       /// chain operand, value to store, address, and a ValueType to store it
 451       /// as.
 452       FST,
 453
 454       /// VAARG_64 - This instruction grabs the address of the next argument
 455       /// from a va_list. (reads and modifies the va_list in memory)
 456       VAARG_64
 457
 458       // WARNING: Do not add anything in the end unless you want the node to
 459       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 460       // thought as target memory ops!
 461     };
 462   }
 463
 464   /// Define some predicates that are used for node matching.
 465   namespace X86 {
 466     /// isVEXTRACT128Index - Return true if the specified
 467     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 468     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 469     bool isVEXTRACT128Index(SDNode *N);
 470
 471     /// isVINSERT128Index - Return true if the specified
 472     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 473     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 474     bool isVINSERT128Index(SDNode *N);
 475
 476     /// isVEXTRACT256Index - Return true if the specified
 477     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 478     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 479     bool isVEXTRACT256Index(SDNode *N);
 480
 481     /// isVINSERT256Index - Return true if the specified
 482     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 483     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 484     bool isVINSERT256Index(SDNode *N);
 485
 486     /// getExtractVEXTRACT128Immediate - Return the appropriate
 487     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 488     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 489     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 490
 491     /// getInsertVINSERT128Immediate - Return the appropriate
 492     /// immediate to insert at the specified INSERT_SUBVECTOR index
 493     /// with VINSERTF128, VINSERT128 instructions.
 494     unsigned getInsertVINSERT128Immediate(SDNode *N);
 495
 496     /// getExtractVEXTRACT256Immediate - Return the appropriate
 497     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 498     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 499     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 500
 501     /// getInsertVINSERT256Immediate - Return the appropriate
 502     /// immediate to insert at the specified INSERT_SUBVECTOR index
 503     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 504     unsigned getInsertVINSERT256Immediate(SDNode *N);
 505
 506     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 507     /// constant +0.0.
 508     bool isZeroNode(SDValue Elt);
 509
 510     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 511     /// fit into displacement field of the instruction.
 512     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 513                                       bool hasSymbolicDisplacement = true);
 514
 515
 516     /// isCalleePop - Determines whether the callee is required to pop its
 517     /// own arguments. Callee pop is necessary to support tail calls.
 518     bool isCalleePop(CallingConv::ID CallingConv,
 519                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 520
 521     /// AVX512 static rounding constants.  These need to match the values in
 522     /// avx512fintrin.h.
 523     enum STATIC_ROUNDING {
 524       TO_NEAREST_INT = 0,
 525       TO_NEG_INF = 1,
 526       TO_POS_INF = 2,
 527       TO_ZERO = 3,
 528       CUR_DIRECTION = 4
 529     };
 530   }
 531
 532   //===--------------------------------------------------------------------===//
 533   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 534   class X86TargetLowering final : public TargetLowering {
 535   public:
 536     explicit X86TargetLowering(X86TargetMachine &TM);
 537
 538     unsigned getJumpTableEncoding() const override;
 539
 540     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 541
 542     const MCExpr *
 543     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 544                               const MachineBasicBlock *MBB, unsigned uid,
 545                               MCContext &Ctx) const override;
 546
 547     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 548     /// jumptable.
 549     SDValue getPICJumpTableRelocBase(SDValue Table,
 550                                      SelectionDAG &DAG) const override;
 551     const MCExpr *
 552     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 553                                  unsigned JTI, MCContext &Ctx) const override;
 554
 555     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 556     /// function arguments in the caller parameter area. For X86, aggregates
 557     /// that contains are placed at 16-byte boundaries while the rest are at
 558     /// 4-byte boundaries.
 559     unsigned getByValTypeAlignment(Type *Ty) const override;
 560
 561     /// getOptimalMemOpType - Returns the target specific optimal type for load
 562     /// and store operations as a result of memset, memcpy, and memmove
 563     /// lowering. If DstAlign is zero that means it's safe to destination
 564     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 565     /// means there isn't a need to check it against alignment requirement,
 566     /// probably because the source does not need to be loaded. If 'IsMemset' is
 567     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 568     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 569     /// source is constant so it does not need to be loaded.
 570     /// It returns EVT::Other if the type should be determined using generic
 571     /// target-independent logic.
 572     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 573                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 574                             MachineFunction &MF) const override;
 575
 576     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 577     /// specified type to expand memcpy / memset inline. This is mostly true
 578     /// for all types except for some special cases. For example, on X86
 579     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 580     /// also does type conversion. Note the specified type doesn't have to be
 581     /// legal as the hook is used before type legalization.
 582     bool isSafeMemOpType(MVT VT) const override;
 583
 584     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 585     /// unaligned memory accesses. of the specified type. Returns whether it
 586     /// is "fast" by reference in the second argument.
 587     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 588                                        bool *Fast) const override;
 589
 590     /// LowerOperation - Provide custom lowering hooks for some operations.
 591     ///
 592     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 593
 594     /// ReplaceNodeResults - Replace the results of node with an illegal result
 595     /// type with new values built out of custom code.
 596     ///
 597     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 598                             SelectionDAG &DAG) const override;
 599
 600
 601     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 602
 603     /// isTypeDesirableForOp - Return true if the target has native support for
 604     /// the specified value type and it is 'desirable' to use the type for the
 605     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 606     /// instruction encodings are longer and some i16 instructions are slow.
 607     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 608
 609     /// isTypeDesirable - Return true if the target has native support for the
 610     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 611     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 612     /// and some i16 instructions are slow.
 613     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 614
 615     MachineBasicBlock *
 616       EmitInstrWithCustomInserter(MachineInstr *MI,
 617                                   MachineBasicBlock *MBB) const override;
 618
 619
 620     /// getTargetNodeName - This method returns the name of a target specific
 621     /// DAG node.
 622     const char *getTargetNodeName(unsigned Opcode) const override;
 623
 624     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 625     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 626
 627     /// computeKnownBitsForTargetNode - Determine which of the bits specified
 628     /// in Mask are known to be either zero or one and return them in the
 629     /// KnownZero/KnownOne bitsets.
 630     void computeKnownBitsForTargetNode(const SDValue Op,
 631                                        APInt &KnownZero,
 632                                        APInt &KnownOne,
 633                                        const SelectionDAG &DAG,
 634                                        unsigned Depth = 0) const override;
 635
 636     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 637     // operation that are sign bits.
 638     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 639                                              const SelectionDAG &DAG,
 640                                              unsigned Depth) const override;
 641
 642     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 643                         int64_t &Offset) const override;
 644
 645     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 646
 647     bool ExpandInlineAsm(CallInst *CI) const override;
 648
 649     ConstraintType
 650       getConstraintType(const std::string &Constraint) const override;
 651
 652     /// Examine constraint string and operand type and determine a weight value.
 653     /// The operand object must already have been set up with the operand type.
 654     ConstraintWeight
 655       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 656                                      const char *constraint) const override;
 657
 658     const char *LowerXConstraint(EVT ConstraintVT) const override;
 659
 660     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 661     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 662     /// true it means one of the asm constraint of the inline asm instruction
 663     /// being processed is 'm'.
 664     void LowerAsmOperandForConstraint(SDValue Op,
 665                                       std::string &Constraint,
 666                                       std::vector<SDValue> &Ops,
 667                                       SelectionDAG &DAG) const override;
 668
 669     /// getRegForInlineAsmConstraint - Given a physical register constraint
 670     /// (e.g. {edx}), return the register number and the register class for the
 671     /// register.  This should only be used for C_Register constraints.  On
 672     /// error, this returns a register number of 0.
 673     std::pair<unsigned, const TargetRegisterClass*>
 674       getRegForInlineAsmConstraint(const std::string &Constraint,
 675                                    MVT VT) const override;
 676
 677     /// isLegalAddressingMode - Return true if the addressing mode represented
 678     /// by AM is legal for this target, for a load/store of the specified type.
 679     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 680
 681     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 682     /// icmp immediate, that is the target has icmp instructions which can
 683     /// compare a register against the immediate without having to materialize
 684     /// the immediate into a register.
 685     bool isLegalICmpImmediate(int64_t Imm) const override;
 686
 687     /// isLegalAddImmediate - Return true if the specified immediate is legal
 688     /// add immediate, that is the target has add instructions which can
 689     /// add a register and the immediate without having to materialize
 690     /// the immediate into a register.
 691     bool isLegalAddImmediate(int64_t Imm) const override;
 692
 693     /// \brief Return the cost of the scaling factor used in the addressing
 694     /// mode represented by AM for this target, for a load/store
 695     /// of the specified type.
 696     /// If the AM is supported, the return value must be >= 0.
 697     /// If the AM is not supported, it returns a negative value.
 698     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 699
 700     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 701
 702     /// isTruncateFree - Return true if it's free to truncate a value of
 703     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 704     /// register EAX to i16 by referencing its sub-register AX.
 705     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 706     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 707
 708     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 709
 710     /// isZExtFree - Return true if any actual instruction that defines a
 711     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 712     /// register. This does not necessarily include registers defined in
 713     /// unknown ways, such as incoming arguments, or copies from unknown
 714     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 715     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 716     /// all instructions that define 32-bit values implicit zero-extend the
 717     /// result out to 64 bits.
 718     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 719     bool isZExtFree(EVT VT1, EVT VT2) const override;
 720     bool isZExtFree(SDValue Val, EVT VT2) const override;
 721
 722     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 723     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 724     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 725     /// expanded to fmul + fadd.
 726     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 727
 728     /// isNarrowingProfitable - Return true if it's profitable to narrow
 729     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 730     /// from i32 to i8 but not from i32 to i16.
 731     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 732
 733     /// isFPImmLegal - Returns true if the target can instruction select the
 734     /// specified FP immediate natively. If false, the legalizer will
 735     /// materialize the FP immediate as a load from a constant pool.
 736     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 737
 738     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 739     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 740     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 741     /// values are assumed to be legal.
 742     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 743                             EVT VT) const override;
 744
 745     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 746     /// used by Targets can use this to indicate if there is a suitable
 747     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 748     /// pool entry.
 749     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 750                                 EVT VT) const override;
 751
 752     /// ShouldShrinkFPConstant - If true, then instruction selection should
 753     /// seek to shrink the FP constant of the specified type to a smaller type
 754     /// in order to save space and / or reduce runtime.
 755     bool ShouldShrinkFPConstant(EVT VT) const override {
 756       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 757       // expensive than a straight movsd. On the other hand, it's important to
 758       // shrink long double fp constant since fldt is very slow.
 759       return !X86ScalarSSEf64 || VT == MVT::f80;
 760     }
 761
 762     const X86Subtarget* getSubtarget() const {
 763       return Subtarget;
 764     }
 765
 766     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 767     /// computed in an SSE register, not on the X87 floating point stack.
 768     bool isScalarFPTypeInSSEReg(EVT VT) const {
 769       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 770       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 771     }
 772
 773     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 774     /// for fptoui.
 775     bool isTargetFTOL() const;
 776
 777     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 778     /// used for fptoui to the given type.
 779     bool isIntegerTypeFTOL(EVT VT) const {
 780       return isTargetFTOL() && VT == MVT::i64;
 781     }
 782
 783     /// \brief Returns true if it is beneficial to convert a load of a constant
 784     /// to just the constant itself.
 785     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 786                                            Type *Ty) const override;
 787
 788     /// Intel processors have a unified instruction and data cache
 789     const char * getClearCacheBuiltinName() const override {
 790       return nullptr; // nothing to do, move along.
 791     }
 792
 793     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 794
 795     /// createFastISel - This method returns a target specific FastISel object,
 796     /// or null if the target does not support "fast" ISel.
 797     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 798                              const TargetLibraryInfo *libInfo) const override;
 799
 800     /// getStackCookieLocation - Return true if the target stores stack
 801     /// protector cookies at a fixed offset in some non-standard address
 802     /// space, and populates the address space and offset as
 803     /// appropriate.
 804     bool getStackCookieLocation(unsigned &AddressSpace,
 805                                 unsigned &Offset) const override;
 806
 807     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 808                       SelectionDAG &DAG) const;
 809
 810     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 811
 812     /// \brief Reset the operation actions based on target options.
 813     void resetOperationActions() override;
 814
 815     bool useLoadStackGuardNode() const override;
 816     /// \brief Customize the preferred legalization strategy for certain types.
 817     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 818
 819   protected:
 820     std::pair<const TargetRegisterClass*, uint8_t>
 821     findRepresentativeClass(MVT VT) const override;
 822
 823   private:
 824     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 825     /// make the right decision when generating code for different targets.
 826     const X86Subtarget *Subtarget;
 827     const DataLayout *TD;
 828
 829     /// Used to store the TargetOptions so that we don't waste time resetting
 830     /// the operation actions unless we have to.
 831     TargetOptions TO;
 832
 833     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 834     /// floating point ops.
 835     /// When SSE is available, use it for f32 operations.
 836     /// When SSE2 is available, use it for f64 operations.
 837     bool X86ScalarSSEf32;
 838     bool X86ScalarSSEf64;
 839
 840     /// LegalFPImmediates - A list of legal fp immediates.
 841     std::vector<APFloat> LegalFPImmediates;
 842
 843     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 844     /// select the specified FP immediate natively.
 845     void addLegalFPImmediate(const APFloat& Imm) {
 846       LegalFPImmediates.push_back(Imm);
 847     }
 848
 849     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 850                             CallingConv::ID CallConv, bool isVarArg,
 851                             const SmallVectorImpl<ISD::InputArg> &Ins,
 852                             SDLoc dl, SelectionDAG &DAG,
 853                             SmallVectorImpl<SDValue> &InVals) const;
 854     SDValue LowerMemArgument(SDValue Chain,
 855                              CallingConv::ID CallConv,
 856                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 857                              SDLoc dl, SelectionDAG &DAG,
 858                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 859                               unsigned i) const;
 860     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 861                              SDLoc dl, SelectionDAG &DAG,
 862                              const CCValAssign &VA,
 863                              ISD::ArgFlagsTy Flags) const;
 864
 865     // Call lowering helpers.
 866
 867     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 868     /// for tail call optimization. Targets which want to do tail call
 869     /// optimization should implement this function.
 870     bool IsEligibleForTailCallOptimization(SDValue Callee,
 871                                            CallingConv::ID CalleeCC,
 872                                            bool isVarArg,
 873                                            bool isCalleeStructRet,
 874                                            bool isCallerStructRet,
 875                                            Type *RetTy,
 876                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 877                                     const SmallVectorImpl<SDValue> &OutVals,
 878                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 879                                            SelectionDAG& DAG) const;
 880     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 881     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 882                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 883                                 int FPDiff, SDLoc dl) const;
 884
 885     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 886                                          SelectionDAG &DAG) const;
 887
 888     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 889                                                bool isSigned,
 890                                                bool isReplace) const;
 891
 892     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 893     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 894     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 895     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 896     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 897     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 898     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 899
 900     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 901     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 902     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 903     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 904                                int64_t Offset, SelectionDAG &DAG) const;
 905     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 912     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 913     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 917                       SDLoc dl, SelectionDAG &DAG) const;
 918     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 936
 937     SDValue
 938       LowerFormalArguments(SDValue Chain,
 939                            CallingConv::ID CallConv, bool isVarArg,
 940                            const SmallVectorImpl<ISD::InputArg> &Ins,
 941                            SDLoc dl, SelectionDAG &DAG,
 942                            SmallVectorImpl<SDValue> &InVals) const override;
 943     SDValue LowerCall(CallLoweringInfo &CLI,
 944                       SmallVectorImpl<SDValue> &InVals) const override;
 945
 946     SDValue LowerReturn(SDValue Chain,
 947                         CallingConv::ID CallConv, bool isVarArg,
 948                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 949                         const SmallVectorImpl<SDValue> &OutVals,
 950                         SDLoc dl, SelectionDAG &DAG) const override;
 951
 952     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 953
 954     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 955
 956     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 957                                  ISD::NodeType ExtendKind) const override;
 958
 959     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 960                         bool isVarArg,
 961                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 962                         LLVMContext &Context) const override;
 963
 964     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 965
 966     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 967     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 968     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 969
 970     bool needsCmpXchgNb(const Type *MemType) const;
 971
 972     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 973     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 974     /// expand, the associated machine basic block, and the associated X86
 975     /// opcodes for reg/reg.
 976     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 977                                            MachineBasicBlock *MBB) const;
 978
 979     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 980     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 981     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 982                                                MachineBasicBlock *MBB) const;
 983
 984     // Utility function to emit the low-level va_arg code for X86-64.
 985     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 986                        MachineInstr *MI,
 987                        MachineBasicBlock *MBB) const;
 988
 989     /// Utility function to emit the xmm reg save portion of va_start.
 990     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 991                                                    MachineInstr *BInstr,
 992                                                    MachineBasicBlock *BB) const;
 993
 994     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 995                                          MachineBasicBlock *BB) const;
 996
 997     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 998                                               MachineBasicBlock *BB) const;
 999
1000     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1001                                             MachineBasicBlock *BB) const;
1002
1003     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1004                                           MachineBasicBlock *BB) const;
1005
1006     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1007                                           MachineBasicBlock *BB) const;
1008
1009     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1010                                         MachineBasicBlock *MBB) const;
1011
1012     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1013                                          MachineBasicBlock *MBB) const;
1014
1015     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1016                                      MachineBasicBlock *MBB) const;
1017
1018     /// Emit nodes that will be selected as "test Op0,Op0", or something
1019     /// equivalent, for use with the given x86 condition code.
1020     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1021                      SelectionDAG &DAG) const;
1022
1023     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1024     /// equivalent, for use with the given x86 condition code.
1025     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1026                     SelectionDAG &DAG) const;
1027
1028     /// Convert a comparison if required by the subtarget.
1029     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1030   };
1031
1032   namespace X86 {
1033     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1034                              const TargetLibraryInfo *libInfo);
1035   }
1036 }
1037
1038 #endif    // X86ISELLOWERING_H