lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       /// Floating point max and min.
 244       FMAX, FMIN,
 245
 246       /// Commutative FMIN and FMAX.
 247       FMAXC, FMINC,
 248
 249       /// Floating point reciprocal-sqrt and reciprocal approximation.
 250       /// Note that these typically require refinement
 251       /// in order to obtain suitable precision.
 252       FRSQRT, FRCP,
 253
 254       // Thread Local Storage.
 255       TLSADDR,
 256
 257       // Thread Local Storage. A call to get the start address
 258       // of the TLS block for the current module.
 259       TLSBASEADDR,
 260
 261       // Thread Local Storage.  When calling to an OS provided
 262       // thunk at the address from an earlier relocation.
 263       TLSCALL,
 264
 265       // Exception Handling helpers.
 266       EH_RETURN,
 267
 268       CATCHRET,
 269
 270       // SjLj exception handling setjmp.
 271       EH_SJLJ_SETJMP,
 272
 273       // SjLj exception handling longjmp.
 274       EH_SJLJ_LONGJMP,
 275
 276       /// Tail call return. See X86TargetLowering::LowerCall for
 277       /// the list of operands.
 278       TC_RETURN,
 279
 280       // Vector move to low scalar and zero higher vector elements.
 281       VZEXT_MOVL,
 282
 283       // Vector integer zero-extend.
 284       VZEXT,
 285
 286       // Vector integer signed-extend.
 287       VSEXT,
 288
 289       // Vector integer truncate.
 290       VTRUNC,
 291       // Vector integer truncate with unsigned/signed saturation.
 292       VTRUNCUS, VTRUNCS,
 293
 294       // Vector FP extend.
 295       VFPEXT,
 296
 297       // Vector FP round.
 298       VFPROUND,
 299
 300       // Vector signed/unsigned integer to double.
 301       CVTDQ2PD, CVTUDQ2PD,
 302
 303       // 128-bit vector logical left / right shift
 304       VSHLDQ, VSRLDQ,
 305
 306       // Vector shift elements
 307       VSHL, VSRL, VSRA,
 308
 309       // Vector shift elements by immediate
 310       VSHLI, VSRLI, VSRAI,
 311
 312       // Vector packed double/float comparison.
 313       CMPP,
 314
 315       // Vector integer comparisons.
 316       PCMPEQ, PCMPGT,
 317       // Vector integer comparisons, the result is in a mask vector.
 318       PCMPEQM, PCMPGTM,
 319
 320       /// Vector comparison generating mask bits for fp and
 321       /// integer signed and unsigned data types.
 322       CMPM,
 323       CMPMU,
 324       // Vector comparison with rounding mode for FP values
 325       CMPM_RND,
 326
 327       // Arithmetic operations with FLAGS results.
 328       ADD, SUB, ADC, SBB, SMUL,
 329       INC, DEC, OR, XOR, AND,
 330
 331       BEXTR,  // Bit field extract
 332
 333       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 334
 335       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 336       SMUL8, UMUL8,
 337
 338       // 8-bit divrem that zero-extend the high result (AH).
 339       UDIVREM8_ZEXT_HREG,
 340       SDIVREM8_SEXT_HREG,
 341
 342       // X86-specific multiply by immediate.
 343       MUL_IMM,
 344
 345       // Vector bitwise comparisons.
 346       PTEST,
 347
 348       // Vector packed fp sign bitwise comparisons.
 349       TESTP,
 350
 351       // Vector "test" in AVX-512, the result is in a mask vector.
 352       TESTM,
 353       TESTNM,
 354
 355       // OR/AND test for masks
 356       KORTEST,
 357       KTEST,
 358
 359       // Several flavors of instructions with vector shuffle behaviors.
 360       PACKSS,
 361       PACKUS,
 362       // Intra-lane alignr
 363       PALIGNR,
 364       // AVX512 inter-lane alignr
 365       VALIGN,
 366       PSHUFD,
 367       PSHUFHW,
 368       PSHUFLW,
 369       SHUFP,
 370       //Shuffle Packed Values at 128-bit granularity
 371       SHUF128,
 372       MOVDDUP,
 373       MOVSHDUP,
 374       MOVSLDUP,
 375       MOVLHPS,
 376       MOVLHPD,
 377       MOVHLPS,
 378       MOVLPS,
 379       MOVLPD,
 380       MOVSD,
 381       MOVSS,
 382       UNPCKL,
 383       UNPCKH,
 384       VPERMILPV,
 385       VPERMILPI,
 386       VPERMV,
 387       VPERMV3,
 388       VPERMIV3,
 389       VPERMI,
 390       VPERM2X128,
 391       //Fix Up Special Packed Float32/64 values
 392       VFIXUPIMM,
 393       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 394       VRANGE,
 395       // Reduce - Perform Reduction Transformation on scalar\packed FP
 396       VREDUCE,
 397       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 398       VRNDSCALE,
 399       // Broadcast scalar to vector
 400       VBROADCAST,
 401       // Broadcast subvector to vector
 402       SUBV_BROADCAST,
 403       // Insert/Extract vector element
 404       VINSERT,
 405       VEXTRACT,
 406
 407       /// SSE4A Extraction and Insertion.
 408       EXTRQI, INSERTQI,
 409
 410       // Vector multiply packed unsigned doubleword integers
 411       PMULUDQ,
 412       // Vector multiply packed signed doubleword integers
 413       PMULDQ,
 414       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 415       MULHRS,
 416       // Multiply and Add Packed Integers
 417       VPMADDUBSW, VPMADDWD,
 418       // FMA nodes
 419       FMADD,
 420       FNMADD,
 421       FMSUB,
 422       FNMSUB,
 423       FMADDSUB,
 424       FMSUBADD,
 425       // FMA with rounding mode
 426       FMADD_RND,
 427       FNMADD_RND,
 428       FMSUB_RND,
 429       FNMSUB_RND,
 430       FMADDSUB_RND,
 431       FMSUBADD_RND,
 432
 433       // Compress and expand
 434       COMPRESS,
 435       EXPAND,
 436
 437       //Convert Unsigned/Integer to Scalar Floating-Point Value
 438       //with rounding mode
 439       SINT_TO_FP_RND,
 440       UINT_TO_FP_RND,
 441
 442       // Vector float/double to signed/unsigned integer.
 443       FP_TO_SINT_RND, FP_TO_UINT_RND,
 444       // Save xmm argument registers to the stack, according to %al. An operator
 445       // is needed so that this can be expanded with control flow.
 446       VASTART_SAVE_XMM_REGS,
 447
 448       // Windows's _chkstk call to do stack probing.
 449       WIN_ALLOCA,
 450
 451       // For allocating variable amounts of stack space when using
 452       // segmented stacks. Check if the current stacklet has enough space, and
 453       // falls back to heap allocation if not.
 454       SEG_ALLOCA,
 455
 456       // Memory barrier
 457       MEMBARRIER,
 458       MFENCE,
 459       SFENCE,
 460       LFENCE,
 461
 462       // Store FP status word into i16 register.
 463       FNSTSW16r,
 464
 465       // Store contents of %ah into %eflags.
 466       SAHF,
 467
 468       // Get a random integer and indicate whether it is valid in CF.
 469       RDRAND,
 470
 471       // Get a NIST SP800-90B & C compliant random integer and
 472       // indicate whether it is valid in CF.
 473       RDSEED,
 474
 475       PCMPISTRI,
 476       PCMPESTRI,
 477
 478       // Test if in transactional execution.
 479       XTEST,
 480
 481       // ERI instructions
 482       RSQRT28, RCP28, EXP2,
 483
 484       // Compare and swap.
 485       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 486       LCMPXCHG8_DAG,
 487       LCMPXCHG16_DAG,
 488
 489       // Load, scalar_to_vector, and zero extend.
 490       VZEXT_LOAD,
 491
 492       // Store FP control world into i16 memory.
 493       FNSTCW16m,
 494
 495       /// This instruction implements FP_TO_SINT with the
 496       /// integer destination in memory and a FP reg source.  This corresponds
 497       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 498       /// has two inputs (token chain and address) and two outputs (int value
 499       /// and token chain).
 500       FP_TO_INT16_IN_MEM,
 501       FP_TO_INT32_IN_MEM,
 502       FP_TO_INT64_IN_MEM,
 503
 504       /// This instruction implements SINT_TO_FP with the
 505       /// integer source in memory and FP reg result.  This corresponds to the
 506       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 507       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 508       /// also produces a flag).
 509       FILD,
 510       FILD_FLAG,
 511
 512       /// This instruction implements an extending load to FP stack slots.
 513       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 514       /// operand, ptr to load from, and a ValueType node indicating the type
 515       /// to load to.
 516       FLD,
 517
 518       /// This instruction implements a truncating store to FP stack
 519       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 520       /// chain operand, value to store, address, and a ValueType to store it
 521       /// as.
 522       FST,
 523
 524       /// This instruction grabs the address of the next argument
 525       /// from a va_list. (reads and modifies the va_list in memory)
 526       VAARG_64
 527
 528       // WARNING: Do not add anything in the end unless you want the node to
 529       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 530       // thought as target memory ops!
 531     };
 532   }
 533
 534   /// Define some predicates that are used for node matching.
 535   namespace X86 {
 536     /// Return true if the specified
 537     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 538     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 539     bool isVEXTRACT128Index(SDNode *N);
 540
 541     /// Return true if the specified
 542     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 543     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 544     bool isVINSERT128Index(SDNode *N);
 545
 546     /// Return true if the specified
 547     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 548     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 549     bool isVEXTRACT256Index(SDNode *N);
 550
 551     /// Return true if the specified
 552     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 553     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 554     bool isVINSERT256Index(SDNode *N);
 555
 556     /// Return the appropriate
 557     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 558     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 559     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 560
 561     /// Return the appropriate
 562     /// immediate to insert at the specified INSERT_SUBVECTOR index
 563     /// with VINSERTF128, VINSERT128 instructions.
 564     unsigned getInsertVINSERT128Immediate(SDNode *N);
 565
 566     /// Return the appropriate
 567     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 568     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 569     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 570
 571     /// Return the appropriate
 572     /// immediate to insert at the specified INSERT_SUBVECTOR index
 573     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 574     unsigned getInsertVINSERT256Immediate(SDNode *N);
 575
 576     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 577     bool isZeroNode(SDValue Elt);
 578
 579     /// Returns true of the given offset can be
 580     /// fit into displacement field of the instruction.
 581     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 582                                       bool hasSymbolicDisplacement = true);
 583
 584
 585     /// Determines whether the callee is required to pop its
 586     /// own arguments. Callee pop is necessary to support tail calls.
 587     bool isCalleePop(CallingConv::ID CallingConv,
 588                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 589
 590     /// AVX512 static rounding constants.  These need to match the values in
 591     /// avx512fintrin.h.
 592     enum STATIC_ROUNDING {
 593       TO_NEAREST_INT = 0,
 594       TO_NEG_INF = 1,
 595       TO_POS_INF = 2,
 596       TO_ZERO = 3,
 597       CUR_DIRECTION = 4
 598     };
 599   }
 600
 601   //===--------------------------------------------------------------------===//
 602   //  X86 Implementation of the TargetLowering interface
 603   class X86TargetLowering final : public TargetLowering {
 604   public:
 605     explicit X86TargetLowering(const X86TargetMachine &TM,
 606                                const X86Subtarget &STI);
 607
 608     unsigned getJumpTableEncoding() const override;
 609     bool useSoftFloat() const override;
 610
 611     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 612       return MVT::i8;
 613     }
 614
 615     const MCExpr *
 616     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 617                               const MachineBasicBlock *MBB, unsigned uid,
 618                               MCContext &Ctx) const override;
 619
 620     /// Returns relocation base for the given PIC jumptable.
 621     SDValue getPICJumpTableRelocBase(SDValue Table,
 622                                      SelectionDAG &DAG) const override;
 623     const MCExpr *
 624     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 625                                  unsigned JTI, MCContext &Ctx) const override;
 626
 627     /// Return the desired alignment for ByVal aggregate
 628     /// function arguments in the caller parameter area. For X86, aggregates
 629     /// that contains are placed at 16-byte boundaries while the rest are at
 630     /// 4-byte boundaries.
 631     unsigned getByValTypeAlignment(Type *Ty,
 632                                    const DataLayout &DL) const override;
 633
 634     /// Returns the target specific optimal type for load
 635     /// and store operations as a result of memset, memcpy, and memmove
 636     /// lowering. If DstAlign is zero that means it's safe to destination
 637     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 638     /// means there isn't a need to check it against alignment requirement,
 639     /// probably because the source does not need to be loaded. If 'IsMemset' is
 640     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 641     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 642     /// source is constant so it does not need to be loaded.
 643     /// It returns EVT::Other if the type should be determined using generic
 644     /// target-independent logic.
 645     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 646                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 647                             MachineFunction &MF) const override;
 648
 649     /// Returns true if it's safe to use load / store of the
 650     /// specified type to expand memcpy / memset inline. This is mostly true
 651     /// for all types except for some special cases. For example, on X86
 652     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 653     /// also does type conversion. Note the specified type doesn't have to be
 654     /// legal as the hook is used before type legalization.
 655     bool isSafeMemOpType(MVT VT) const override;
 656
 657     /// Returns true if the target allows unaligned memory accesses of the
 658     /// specified type. Returns whether it is "fast" in the last argument.
 659     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 660                                        bool *Fast) const override;
 661
 662     /// Provide custom lowering hooks for some operations.
 663     ///
 664     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 665
 666     /// Replace the results of node with an illegal result
 667     /// type with new values built out of custom code.
 668     ///
 669     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 670                             SelectionDAG &DAG) const override;
 671
 672
 673     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 674
 675     /// Return true if the target has native support for
 676     /// the specified value type and it is 'desirable' to use the type for the
 677     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 678     /// instruction encodings are longer and some i16 instructions are slow.
 679     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 680
 681     /// Return true if the target has native support for the
 682     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 683     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 684     /// and some i16 instructions are slow.
 685     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 686
 687     MachineBasicBlock *
 688       EmitInstrWithCustomInserter(MachineInstr *MI,
 689                                   MachineBasicBlock *MBB) const override;
 690
 691
 692     /// This method returns the name of a target specific DAG node.
 693     const char *getTargetNodeName(unsigned Opcode) const override;
 694
 695     bool isCheapToSpeculateCttz() const override;
 696
 697     bool isCheapToSpeculateCtlz() const override;
 698
 699     /// Return the value type to use for ISD::SETCC.
 700     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 701                            EVT VT) const override;
 702
 703     /// Determine which of the bits specified in Mask are known to be either
 704     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 705     void computeKnownBitsForTargetNode(const SDValue Op,
 706                                        APInt &KnownZero,
 707                                        APInt &KnownOne,
 708                                        const SelectionDAG &DAG,
 709                                        unsigned Depth = 0) const override;
 710
 711     /// Determine the number of bits in the operation that are sign bits.
 712     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 713                                              const SelectionDAG &DAG,
 714                                              unsigned Depth) const override;
 715
 716     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 717                         int64_t &Offset) const override;
 718
 719     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 720
 721     bool ExpandInlineAsm(CallInst *CI) const override;
 722
 723     ConstraintType getConstraintType(StringRef Constraint) const override;
 724
 725     /// Examine constraint string and operand type and determine a weight value.
 726     /// The operand object must already have been set up with the operand type.
 727     ConstraintWeight
 728       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 729                                      const char *constraint) const override;
 730
 731     const char *LowerXConstraint(EVT ConstraintVT) const override;
 732
 733     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 734     /// add anything to Ops. If hasMemory is true it means one of the asm
 735     /// constraint of the inline asm instruction being processed is 'm'.
 736     void LowerAsmOperandForConstraint(SDValue Op,
 737                                       std::string &Constraint,
 738                                       std::vector<SDValue> &Ops,
 739                                       SelectionDAG &DAG) const override;
 740
 741     unsigned
 742     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 743       if (ConstraintCode == "i")
 744         return InlineAsm::Constraint_i;
 745       else if (ConstraintCode == "o")
 746         return InlineAsm::Constraint_o;
 747       else if (ConstraintCode == "v")
 748         return InlineAsm::Constraint_v;
 749       else if (ConstraintCode == "X")
 750         return InlineAsm::Constraint_X;
 751       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 752     }
 753
 754     /// Given a physical register constraint
 755     /// (e.g. {edx}), return the register number and the register class for the
 756     /// register.  This should only be used for C_Register constraints.  On
 757     /// error, this returns a register number of 0.
 758     std::pair<unsigned, const TargetRegisterClass *>
 759     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 760                                  StringRef Constraint, MVT VT) const override;
 761
 762     /// Return true if the addressing mode represented
 763     /// by AM is legal for this target, for a load/store of the specified type.
 764     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 765                                Type *Ty, unsigned AS) const override;
 766
 767     /// Return true if the specified immediate is legal
 768     /// icmp immediate, that is the target has icmp instructions which can
 769     /// compare a register against the immediate without having to materialize
 770     /// the immediate into a register.
 771     bool isLegalICmpImmediate(int64_t Imm) const override;
 772
 773     /// Return true if the specified immediate is legal
 774     /// add immediate, that is the target has add instructions which can
 775     /// add a register and the immediate without having to materialize
 776     /// the immediate into a register.
 777     bool isLegalAddImmediate(int64_t Imm) const override;
 778
 779     /// \brief Return the cost of the scaling factor used in the addressing
 780     /// mode represented by AM for this target, for a load/store
 781     /// of the specified type.
 782     /// If the AM is supported, the return value must be >= 0.
 783     /// If the AM is not supported, it returns a negative value.
 784     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 785                              unsigned AS) const override;
 786
 787     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 788
 789     /// Return true if it's free to truncate a value of
 790     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 791     /// register EAX to i16 by referencing its sub-register AX.
 792     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 793     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 794
 795     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 796
 797     /// Return true if any actual instruction that defines a
 798     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 799     /// register. This does not necessarily include registers defined in
 800     /// unknown ways, such as incoming arguments, or copies from unknown
 801     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 802     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 803     /// all instructions that define 32-bit values implicit zero-extend the
 804     /// result out to 64 bits.
 805     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 806     bool isZExtFree(EVT VT1, EVT VT2) const override;
 807     bool isZExtFree(SDValue Val, EVT VT2) const override;
 808
 809     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 810     /// extend node) is profitable.
 811     bool isVectorLoadExtDesirable(SDValue) const override;
 812
 813     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 814     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 815     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 816     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 817
 818     /// Return true if it's profitable to narrow
 819     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 820     /// from i32 to i8 but not from i32 to i16.
 821     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 822
 823     /// Returns true if the target can instruction select the
 824     /// specified FP immediate natively. If false, the legalizer will
 825     /// materialize the FP immediate as a load from a constant pool.
 826     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 827
 828     /// Targets can use this to indicate that they only support *some*
 829     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 830     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 831     /// be legal.
 832     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 833                             EVT VT) const override;
 834
 835     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 836     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 837     /// replace a VAND with a constant pool entry.
 838     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 839                                 EVT VT) const override;
 840
 841     /// If true, then instruction selection should
 842     /// seek to shrink the FP constant of the specified type to a smaller type
 843     /// in order to save space and / or reduce runtime.
 844     bool ShouldShrinkFPConstant(EVT VT) const override {
 845       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 846       // expensive than a straight movsd. On the other hand, it's important to
 847       // shrink long double fp constant since fldt is very slow.
 848       return !X86ScalarSSEf64 || VT == MVT::f80;
 849     }
 850
 851     /// Return true if we believe it is correct and profitable to reduce the
 852     /// load node to a smaller type.
 853     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 854                                EVT NewVT) const override;
 855
 856     /// Return true if the specified scalar FP type is computed in an SSE
 857     /// register, not on the X87 floating point stack.
 858     bool isScalarFPTypeInSSEReg(EVT VT) const {
 859       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 860       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 861     }
 862
 863     /// \brief Returns true if it is beneficial to convert a load of a constant
 864     /// to just the constant itself.
 865     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 866                                            Type *Ty) const override;
 867
 868     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 869     /// with this index.
 870     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 871
 872     /// Intel processors have a unified instruction and data cache
 873     const char * getClearCacheBuiltinName() const override {
 874       return nullptr; // nothing to do, move along.
 875     }
 876
 877     unsigned getRegisterByName(const char* RegName, EVT VT,
 878                                SelectionDAG &DAG) const override;
 879
 880     /// This method returns a target specific FastISel object,
 881     /// or null if the target does not support "fast" ISel.
 882     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 883                              const TargetLibraryInfo *libInfo) const override;
 884
 885     /// Return true if the target stores stack protector cookies at a fixed
 886     /// offset in some non-standard address space, and populates the address
 887     /// space and offset as appropriate.
 888     bool getStackCookieLocation(unsigned &AddressSpace,
 889                                 unsigned &Offset) const override;
 890
 891     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 892                       SelectionDAG &DAG) const;
 893
 894     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 895
 896     bool useLoadStackGuardNode() const override;
 897     /// \brief Customize the preferred legalization strategy for certain types.
 898     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 899
 900     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 901
 902   protected:
 903     std::pair<const TargetRegisterClass *, uint8_t>
 904     findRepresentativeClass(const TargetRegisterInfo *TRI,
 905                             MVT VT) const override;
 906
 907   private:
 908     /// Keep a pointer to the X86Subtarget around so that we can
 909     /// make the right decision when generating code for different targets.
 910     const X86Subtarget *Subtarget;
 911     const DataLayout *TD;
 912
 913     /// Select between SSE or x87 floating point ops.
 914     /// When SSE is available, use it for f32 operations.
 915     /// When SSE2 is available, use it for f64 operations.
 916     bool X86ScalarSSEf32;
 917     bool X86ScalarSSEf64;
 918
 919     /// A list of legal FP immediates.
 920     std::vector<APFloat> LegalFPImmediates;
 921
 922     /// Indicate that this x86 target can instruction
 923     /// select the specified FP immediate natively.
 924     void addLegalFPImmediate(const APFloat& Imm) {
 925       LegalFPImmediates.push_back(Imm);
 926     }
 927
 928     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 929                             CallingConv::ID CallConv, bool isVarArg,
 930                             const SmallVectorImpl<ISD::InputArg> &Ins,
 931                             SDLoc dl, SelectionDAG &DAG,
 932                             SmallVectorImpl<SDValue> &InVals) const;
 933     SDValue LowerMemArgument(SDValue Chain,
 934                              CallingConv::ID CallConv,
 935                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 936                              SDLoc dl, SelectionDAG &DAG,
 937                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 938                               unsigned i) const;
 939     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 940                              SDLoc dl, SelectionDAG &DAG,
 941                              const CCValAssign &VA,
 942                              ISD::ArgFlagsTy Flags) const;
 943
 944     // Call lowering helpers.
 945
 946     /// Check whether the call is eligible for tail call optimization. Targets
 947     /// that want to do tail call optimization should implement this function.
 948     bool IsEligibleForTailCallOptimization(SDValue Callee,
 949                                            CallingConv::ID CalleeCC,
 950                                            bool isVarArg,
 951                                            bool isCalleeStructRet,
 952                                            bool isCallerStructRet,
 953                                            Type *RetTy,
 954                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 955                                     const SmallVectorImpl<SDValue> &OutVals,
 956                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 957                                            SelectionDAG& DAG) const;
 958     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 959     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 960                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 961                                 int FPDiff, SDLoc dl) const;
 962
 963     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 964                                          SelectionDAG &DAG) const;
 965
 966     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 967                                                bool isSigned,
 968                                                bool isReplace) const;
 969
 970     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 977
 978     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 982                                int64_t Offset, SelectionDAG &DAG) const;
 983     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 995                       SDLoc dl, SelectionDAG &DAG) const;
 996     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerCATCHRET(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1016
1017     SDValue
1018       LowerFormalArguments(SDValue Chain,
1019                            CallingConv::ID CallConv, bool isVarArg,
1020                            const SmallVectorImpl<ISD::InputArg> &Ins,
1021                            SDLoc dl, SelectionDAG &DAG,
1022                            SmallVectorImpl<SDValue> &InVals) const override;
1023     SDValue LowerCall(CallLoweringInfo &CLI,
1024                       SmallVectorImpl<SDValue> &InVals) const override;
1025
1026     SDValue LowerReturn(SDValue Chain,
1027                         CallingConv::ID CallConv, bool isVarArg,
1028                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1029                         const SmallVectorImpl<SDValue> &OutVals,
1030                         SDLoc dl, SelectionDAG &DAG) const override;
1031
1032     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1033
1034     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1035
1036     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1037                                  ISD::NodeType ExtendKind) const override;
1038
1039     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1040                         bool isVarArg,
1041                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1042                         LLVMContext &Context) const override;
1043
1044     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1045
1046     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1047     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1048     TargetLoweringBase::AtomicRMWExpansionKind
1049     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1050
1051     LoadInst *
1052     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1053
1054     bool needsCmpXchgNb(Type *MemType) const;
1055
1056     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1057     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1058     /// expand, the associated machine basic block, and the associated X86
1059     /// opcodes for reg/reg.
1060     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1061                                            MachineBasicBlock *MBB) const;
1062
1063     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1064     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1065     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1066                                                MachineBasicBlock *MBB) const;
1067
1068     // Utility function to emit the low-level va_arg code for X86-64.
1069     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1070                        MachineInstr *MI,
1071                        MachineBasicBlock *MBB) const;
1072
1073     /// Utility function to emit the xmm reg save portion of va_start.
1074     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1075                                                    MachineInstr *BInstr,
1076                                                    MachineBasicBlock *BB) const;
1077
1078     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1079                                          MachineBasicBlock *BB) const;
1080
1081     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1082                                            MachineBasicBlock *BB) const;
1083
1084     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1085                                               MachineBasicBlock *BB) const;
1086
1087     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1088                                             MachineBasicBlock *BB) const;
1089
1090     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1091                                           MachineBasicBlock *BB) const;
1092
1093     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1094                                           MachineBasicBlock *BB) const;
1095
1096     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1097                                         MachineBasicBlock *MBB) const;
1098
1099     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1100                                          MachineBasicBlock *MBB) const;
1101
1102     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1103                                      MachineBasicBlock *MBB) const;
1104
1105     /// Emit nodes that will be selected as "test Op0,Op0", or something
1106     /// equivalent, for use with the given x86 condition code.
1107     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1108                      SelectionDAG &DAG) const;
1109
1110     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1111     /// equivalent, for use with the given x86 condition code.
1112     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1113                     SelectionDAG &DAG) const;
1114
1115     /// Convert a comparison if required by the subtarget.
1116     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1117
1118     /// Use rsqrt* to speed up sqrt calculations.
1119     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1120                              unsigned &RefinementSteps,
1121                              bool &UseOneConstNR) const override;
1122
1123     /// Use rcp* to speed up fdiv calculations.
1124     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1125                              unsigned &RefinementSteps) const override;
1126
1127     /// Reassociate floating point divisions into multiply by reciprocal.
1128     unsigned combineRepeatedFPDivisors() const override;
1129   };
1130
1131   namespace X86 {
1132     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1133                              const TargetLibraryInfo *libInfo);
1134   }
1135 }
1136
1137 #endif    // X86ISELLOWERING_H