lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// Bitwise logical right shift of floating point values. This
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// This operation implements the lowering for readcyclecounter
  83       RDTSC_DAG,
  84
  85       /// X86 Read Time-Stamp Counter and Processor ID.
  86       RDTSCP_DAG,
  87
  88       /// X86 Read Performance Monitoring Counters.
  89       RDPMC_DAG,
  90
  91       /// X86 compare and logical compare instructions.
  92       CMP, COMI, UCOMI,
  93
  94       /// X86 bit-test instructions.
  95       BT,
  96
  97       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  98       /// operand, usually produced by a CMP instruction.
  99       SETCC,
 100
 101       /// X86 Select
 102       SELECT,
 103
 104       // Same as SETCC except it's materialized with a sbb and the value is all
 105       // one's or all zero's.
 106       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 107
 108       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 109       /// Operands are two FP values to compare; result is a mask of
 110       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 111       FSETCC,
 112
 113       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 114       /// result in an integer GPR.  Needs masking for scalar result.
 115       FGETSIGNx86,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// Copies a 64-bit value from the low word of an XMM vector
 152       /// to an MMX vector.  If you think this is too close to the previous
 153       /// mnemonic, so do I; blame Intel.
 154       MOVDQ2Q,
 155
 156       /// Copies a 32-bit value from the low word of a MMX
 157       /// vector to a GPR.
 158       MMX_MOVD2W,
 159
 160       /// Copies a GPR into the low 32-bit word of a MMX vector
 161       /// and zero out the high word.
 162       MMX_MOVW2D,
 163
 164       /// Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW, MMX_PINSRW,
 183
 184       /// Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// Bitwise Logical AND NOT of Packed FP values.
 188       ANDNP,
 189
 190       /// Copy integer sign.
 191       PSIGN,
 192
 193       /// Blend where the selector is an immediate.
 194       BLENDI,
 195
 196       /// Blend where the condition has been shrunk.
 197       /// This is used to emphasize that the condition mask is
 198       /// no more valid for generic VSELECT optimizations.
 199       SHRUNKBLEND,
 200
 201       /// Combined add and sub on an FP vector.
 202       ADDSUB,
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208
 209       // Integer add/sub with unsigned saturation.
 210       ADDUS,
 211       SUBUS,
 212       // Integer add/sub with signed saturation.
 213       ADDS,
 214       SUBS,
 215
 216       /// Integer horizontal add.
 217       HADD,
 218
 219       /// Integer horizontal sub.
 220       HSUB,
 221
 222       /// Floating point horizontal add.
 223       FHADD,
 224
 225       /// Floating point horizontal sub.
 226       FHSUB,
 227
 228       /// Unsigned integer max and min.
 229       UMAX, UMIN,
 230
 231       /// Signed integer max and min.
 232       SMAX, SMIN,
 233
 234       /// Floating point max and min.
 235       FMAX, FMIN,
 236
 237       /// Commutative FMIN and FMAX.
 238       FMAXC, FMINC,
 239
 240       /// Floating point reciprocal-sqrt and reciprocal approximation.
 241       /// Note that these typically require refinement
 242       /// in order to obtain suitable precision.
 243       FRSQRT, FRCP,
 244
 245       // Thread Local Storage.
 246       TLSADDR,
 247
 248       // Thread Local Storage. A call to get the start address
 249       // of the TLS block for the current module.
 250       TLSBASEADDR,
 251
 252       // Thread Local Storage.  When calling to an OS provided
 253       // thunk at the address from an earlier relocation.
 254       TLSCALL,
 255
 256       // Exception Handling helpers.
 257       EH_RETURN,
 258
 259       // SjLj exception handling setjmp.
 260       EH_SJLJ_SETJMP,
 261
 262       // SjLj exception handling longjmp.
 263       EH_SJLJ_LONGJMP,
 264
 265       /// Tail call return. See X86TargetLowering::LowerCall for
 266       /// the list of operands.
 267       TC_RETURN,
 268
 269       // Vector move to low scalar and zero higher vector elements.
 270       VZEXT_MOVL,
 271
 272       // Vector integer zero-extend.
 273       VZEXT,
 274
 275       // Vector integer signed-extend.
 276       VSEXT,
 277
 278       // Vector integer truncate.
 279       VTRUNC,
 280
 281       // Vector integer truncate with mask.
 282       VTRUNCM,
 283
 284       // Vector FP extend.
 285       VFPEXT,
 286
 287       // Vector FP round.
 288       VFPROUND,
 289
 290       // 128-bit vector logical left / right shift
 291       VSHLDQ, VSRLDQ,
 292
 293       // Vector shift elements
 294       VSHL, VSRL, VSRA,
 295
 296       // Vector shift elements by immediate
 297       VSHLI, VSRLI, VSRAI,
 298
 299       // Vector packed double/float comparison.
 300       CMPP,
 301
 302       // Vector integer comparisons.
 303       PCMPEQ, PCMPGT,
 304       // Vector integer comparisons, the result is in a mask vector.
 305       PCMPEQM, PCMPGTM,
 306
 307       /// Vector comparison generating mask bits for fp and
 308       /// integer signed and unsigned data types.
 309       CMPM,
 310       CMPMU,
 311
 312       // Arithmetic operations with FLAGS results.
 313       ADD, SUB, ADC, SBB, SMUL,
 314       INC, DEC, OR, XOR, AND,
 315
 316       BEXTR,  // Bit field extract
 317
 318       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 319
 320       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 321       SMUL8, UMUL8,
 322
 323       // 8-bit divrem that zero-extend the high result (AH).
 324       UDIVREM8_ZEXT_HREG,
 325       SDIVREM8_SEXT_HREG,
 326
 327       // X86-specific multiply by immediate.
 328       MUL_IMM,
 329
 330       // Vector bitwise comparisons.
 331       PTEST,
 332
 333       // Vector packed fp sign bitwise comparisons.
 334       TESTP,
 335
 336       // Vector "test" in AVX-512, the result is in a mask vector.
 337       TESTM,
 338       TESTNM,
 339
 340       // OR/AND test for masks
 341       KORTEST,
 342
 343       // Several flavors of instructions with vector shuffle behaviors.
 344       PACKSS,
 345       PACKUS,
 346       // Intra-lane alignr
 347       PALIGNR,
 348       // AVX512 inter-lane alignr
 349       VALIGN,
 350       PSHUFD,
 351       PSHUFHW,
 352       PSHUFLW,
 353       SHUFP,
 354       MOVDDUP,
 355       MOVSHDUP,
 356       MOVSLDUP,
 357       MOVLHPS,
 358       MOVLHPD,
 359       MOVHLPS,
 360       MOVLPS,
 361       MOVLPD,
 362       MOVSD,
 363       MOVSS,
 364       UNPCKL,
 365       UNPCKH,
 366       VPERMILPV,
 367       VPERMILPI,
 368       VPERMV,
 369       VPERMV3,
 370       VPERMIV3,
 371       VPERMI,
 372       VPERM2X128,
 373       VBROADCAST,
 374       // Insert/Extract vector element
 375       VINSERT,
 376       VEXTRACT,
 377
 378       // Vector multiply packed unsigned doubleword integers
 379       PMULUDQ,
 380       // Vector multiply packed signed doubleword integers
 381       PMULDQ,
 382
 383       // FMA nodes
 384       FMADD,
 385       FNMADD,
 386       FMSUB,
 387       FNMSUB,
 388       FMADDSUB,
 389       FMSUBADD,
 390       // FMA with rounding mode
 391       FMADD_RND,
 392       FNMADD_RND,
 393       FMSUB_RND,
 394       FNMSUB_RND,
 395       FMADDSUB_RND,
 396       FMSUBADD_RND,
 397       RNDSCALE,
 398
 399       // Compress and expand
 400       COMPRESS,
 401       EXPAND,
 402
 403       // Save xmm argument registers to the stack, according to %al. An operator
 404       // is needed so that this can be expanded with control flow.
 405       VASTART_SAVE_XMM_REGS,
 406
 407       // Windows's _chkstk call to do stack probing.
 408       WIN_ALLOCA,
 409
 410       // For allocating variable amounts of stack space when using
 411       // segmented stacks. Check if the current stacklet has enough space, and
 412       // falls back to heap allocation if not.
 413       SEG_ALLOCA,
 414
 415       // Windows's _ftol2 runtime routine to do fptoui.
 416       WIN_FTOL,
 417
 418       // Memory barrier
 419       MEMBARRIER,
 420       MFENCE,
 421       SFENCE,
 422       LFENCE,
 423
 424       // Store FP status word into i16 register.
 425       FNSTSW16r,
 426
 427       // Store contents of %ah into %eflags.
 428       SAHF,
 429
 430       // Get a random integer and indicate whether it is valid in CF.
 431       RDRAND,
 432
 433       // Get a NIST SP800-90B & C compliant random integer and
 434       // indicate whether it is valid in CF.
 435       RDSEED,
 436
 437       PCMPISTRI,
 438       PCMPESTRI,
 439
 440       // Test if in transactional execution.
 441       XTEST,
 442
 443       // ERI instructions
 444       RSQRT28, RCP28, EXP2,
 445
 446       // Compare and swap.
 447       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 448       LCMPXCHG8_DAG,
 449       LCMPXCHG16_DAG,
 450
 451       // Load, scalar_to_vector, and zero extend.
 452       VZEXT_LOAD,
 453
 454       // Store FP control world into i16 memory.
 455       FNSTCW16m,
 456
 457       /// This instruction implements FP_TO_SINT with the
 458       /// integer destination in memory and a FP reg source.  This corresponds
 459       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 460       /// has two inputs (token chain and address) and two outputs (int value
 461       /// and token chain).
 462       FP_TO_INT16_IN_MEM,
 463       FP_TO_INT32_IN_MEM,
 464       FP_TO_INT64_IN_MEM,
 465
 466       /// This instruction implements SINT_TO_FP with the
 467       /// integer source in memory and FP reg result.  This corresponds to the
 468       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 469       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 470       /// also produces a flag).
 471       FILD,
 472       FILD_FLAG,
 473
 474       /// This instruction implements an extending load to FP stack slots.
 475       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 476       /// operand, ptr to load from, and a ValueType node indicating the type
 477       /// to load to.
 478       FLD,
 479
 480       /// This instruction implements a truncating store to FP stack
 481       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 482       /// chain operand, value to store, address, and a ValueType to store it
 483       /// as.
 484       FST,
 485
 486       /// This instruction grabs the address of the next argument
 487       /// from a va_list. (reads and modifies the va_list in memory)
 488       VAARG_64
 489
 490       // WARNING: Do not add anything in the end unless you want the node to
 491       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 492       // thought as target memory ops!
 493     };
 494   }
 495
 496   /// Define some predicates that are used for node matching.
 497   namespace X86 {
 498     /// Return true if the specified
 499     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 500     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 501     bool isVEXTRACT128Index(SDNode *N);
 502
 503     /// Return true if the specified
 504     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 505     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 506     bool isVINSERT128Index(SDNode *N);
 507
 508     /// Return true if the specified
 509     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 510     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 511     bool isVEXTRACT256Index(SDNode *N);
 512
 513     /// Return true if the specified
 514     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 515     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 516     bool isVINSERT256Index(SDNode *N);
 517
 518     /// Return the appropriate
 519     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 520     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 521     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 522
 523     /// Return the appropriate
 524     /// immediate to insert at the specified INSERT_SUBVECTOR index
 525     /// with VINSERTF128, VINSERT128 instructions.
 526     unsigned getInsertVINSERT128Immediate(SDNode *N);
 527
 528     /// Return the appropriate
 529     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 530     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 531     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 532
 533     /// Return the appropriate
 534     /// immediate to insert at the specified INSERT_SUBVECTOR index
 535     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 536     unsigned getInsertVINSERT256Immediate(SDNode *N);
 537
 538     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 539     bool isZeroNode(SDValue Elt);
 540
 541     /// Returns true of the given offset can be
 542     /// fit into displacement field of the instruction.
 543     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 544                                       bool hasSymbolicDisplacement = true);
 545
 546
 547     /// Determines whether the callee is required to pop its
 548     /// own arguments. Callee pop is necessary to support tail calls.
 549     bool isCalleePop(CallingConv::ID CallingConv,
 550                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 551
 552     /// AVX512 static rounding constants.  These need to match the values in
 553     /// avx512fintrin.h.
 554     enum STATIC_ROUNDING {
 555       TO_NEAREST_INT = 0,
 556       TO_NEG_INF = 1,
 557       TO_POS_INF = 2,
 558       TO_ZERO = 3,
 559       CUR_DIRECTION = 4
 560     };
 561   }
 562
 563   //===--------------------------------------------------------------------===//
 564   //  X86 Implementation of the TargetLowering interface
 565   class X86TargetLowering final : public TargetLowering {
 566   public:
 567     explicit X86TargetLowering(const X86TargetMachine &TM,
 568                                const X86Subtarget &STI);
 569
 570     unsigned getJumpTableEncoding() const override;
 571
 572     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 573
 574     const MCExpr *
 575     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 576                               const MachineBasicBlock *MBB, unsigned uid,
 577                               MCContext &Ctx) const override;
 578
 579     /// Returns relocation base for the given PIC jumptable.
 580     SDValue getPICJumpTableRelocBase(SDValue Table,
 581                                      SelectionDAG &DAG) const override;
 582     const MCExpr *
 583     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 584                                  unsigned JTI, MCContext &Ctx) const override;
 585
 586     /// Return the desired alignment for ByVal aggregate
 587     /// function arguments in the caller parameter area. For X86, aggregates
 588     /// that contains are placed at 16-byte boundaries while the rest are at
 589     /// 4-byte boundaries.
 590     unsigned getByValTypeAlignment(Type *Ty) const override;
 591
 592     /// Returns the target specific optimal type for load
 593     /// and store operations as a result of memset, memcpy, and memmove
 594     /// lowering. If DstAlign is zero that means it's safe to destination
 595     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 596     /// means there isn't a need to check it against alignment requirement,
 597     /// probably because the source does not need to be loaded. If 'IsMemset' is
 598     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 599     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 600     /// source is constant so it does not need to be loaded.
 601     /// It returns EVT::Other if the type should be determined using generic
 602     /// target-independent logic.
 603     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 604                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 605                             MachineFunction &MF) const override;
 606
 607     /// Returns true if it's safe to use load / store of the
 608     /// specified type to expand memcpy / memset inline. This is mostly true
 609     /// for all types except for some special cases. For example, on X86
 610     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 611     /// also does type conversion. Note the specified type doesn't have to be
 612     /// legal as the hook is used before type legalization.
 613     bool isSafeMemOpType(MVT VT) const override;
 614
 615     /// Returns true if the target allows
 616     /// unaligned memory accesses. of the specified type. Returns whether it
 617     /// is "fast" by reference in the second argument.
 618     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 619                                        bool *Fast) const override;
 620
 621     /// Provide custom lowering hooks for some operations.
 622     ///
 623     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 624
 625     /// Replace the results of node with an illegal result
 626     /// type with new values built out of custom code.
 627     ///
 628     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 629                             SelectionDAG &DAG) const override;
 630
 631
 632     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 633
 634     /// Return true if the target has native support for
 635     /// the specified value type and it is 'desirable' to use the type for the
 636     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 637     /// instruction encodings are longer and some i16 instructions are slow.
 638     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 639
 640     /// Return true if the target has native support for the
 641     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 642     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 643     /// and some i16 instructions are slow.
 644     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 645
 646     MachineBasicBlock *
 647       EmitInstrWithCustomInserter(MachineInstr *MI,
 648                                   MachineBasicBlock *MBB) const override;
 649
 650
 651     /// This method returns the name of a target specific DAG node.
 652     const char *getTargetNodeName(unsigned Opcode) const override;
 653
 654     bool isCheapToSpeculateCttz() const override;
 655
 656     bool isCheapToSpeculateCtlz() const override;
 657
 658     /// Return the value type to use for ISD::SETCC.
 659     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 660
 661     /// Determine which of the bits specified in Mask are known to be either
 662     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 663     void computeKnownBitsForTargetNode(const SDValue Op,
 664                                        APInt &KnownZero,
 665                                        APInt &KnownOne,
 666                                        const SelectionDAG &DAG,
 667                                        unsigned Depth = 0) const override;
 668
 669     /// Determine the number of bits in the operation that are sign bits.
 670     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 671                                              const SelectionDAG &DAG,
 672                                              unsigned Depth) const override;
 673
 674     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 675                         int64_t &Offset) const override;
 676
 677     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 678
 679     bool ExpandInlineAsm(CallInst *CI) const override;
 680
 681     ConstraintType
 682       getConstraintType(const std::string &Constraint) const override;
 683
 684     /// Examine constraint string and operand type and determine a weight value.
 685     /// The operand object must already have been set up with the operand type.
 686     ConstraintWeight
 687       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 688                                      const char *constraint) const override;
 689
 690     const char *LowerXConstraint(EVT ConstraintVT) const override;
 691
 692     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 693     /// add anything to Ops. If hasMemory is true it means one of the asm
 694     /// constraint of the inline asm instruction being processed is 'm'.
 695     void LowerAsmOperandForConstraint(SDValue Op,
 696                                       std::string &Constraint,
 697                                       std::vector<SDValue> &Ops,
 698                                       SelectionDAG &DAG) const override;
 699
 700     unsigned getInlineAsmMemConstraint(
 701         const std::string &ConstraintCode) const override {
 702       // FIXME: Map different constraints differently.
 703       return InlineAsm::Constraint_m;
 704     }
 705
 706     /// Given a physical register constraint
 707     /// (e.g. {edx}), return the register number and the register class for the
 708     /// register.  This should only be used for C_Register constraints.  On
 709     /// error, this returns a register number of 0.
 710     std::pair<unsigned, const TargetRegisterClass *>
 711     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 712                                  const std::string &Constraint,
 713                                  MVT VT) const override;
 714
 715     /// Return true if the addressing mode represented
 716     /// by AM is legal for this target, for a load/store of the specified type.
 717     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 718
 719     /// Return true if the specified immediate is legal
 720     /// icmp immediate, that is the target has icmp instructions which can
 721     /// compare a register against the immediate without having to materialize
 722     /// the immediate into a register.
 723     bool isLegalICmpImmediate(int64_t Imm) const override;
 724
 725     /// Return true if the specified immediate is legal
 726     /// add immediate, that is the target has add instructions which can
 727     /// add a register and the immediate without having to materialize
 728     /// the immediate into a register.
 729     bool isLegalAddImmediate(int64_t Imm) const override;
 730
 731     /// \brief Return the cost of the scaling factor used in the addressing
 732     /// mode represented by AM for this target, for a load/store
 733     /// of the specified type.
 734     /// If the AM is supported, the return value must be >= 0.
 735     /// If the AM is not supported, it returns a negative value.
 736     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 737
 738     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 739
 740     /// Return true if it's free to truncate a value of
 741     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 742     /// register EAX to i16 by referencing its sub-register AX.
 743     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 744     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 745
 746     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 747
 748     /// Return true if any actual instruction that defines a
 749     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 750     /// register. This does not necessarily include registers defined in
 751     /// unknown ways, such as incoming arguments, or copies from unknown
 752     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 753     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 754     /// all instructions that define 32-bit values implicit zero-extend the
 755     /// result out to 64 bits.
 756     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 757     bool isZExtFree(EVT VT1, EVT VT2) const override;
 758     bool isZExtFree(SDValue Val, EVT VT2) const override;
 759
 760     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 761     /// extend node) is profitable.
 762     bool isVectorLoadExtDesirable(SDValue) const override;
 763
 764     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 765     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 766     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 767     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 768
 769     /// Return true if it's profitable to narrow
 770     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 771     /// from i32 to i8 but not from i32 to i16.
 772     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 773
 774     /// Returns true if the target can instruction select the
 775     /// specified FP immediate natively. If false, the legalizer will
 776     /// materialize the FP immediate as a load from a constant pool.
 777     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 778
 779     /// Targets can use this to indicate that they only support *some*
 780     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 781     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 782     /// be legal.
 783     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 784                             EVT VT) const override;
 785
 786     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 787     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 788     /// replace a VAND with a constant pool entry.
 789     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 790                                 EVT VT) const override;
 791
 792     /// If true, then instruction selection should
 793     /// seek to shrink the FP constant of the specified type to a smaller type
 794     /// in order to save space and / or reduce runtime.
 795     bool ShouldShrinkFPConstant(EVT VT) const override {
 796       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 797       // expensive than a straight movsd. On the other hand, it's important to
 798       // shrink long double fp constant since fldt is very slow.
 799       return !X86ScalarSSEf64 || VT == MVT::f80;
 800     }
 801
 802     /// Return true if we believe it is correct and profitable to reduce the
 803     /// load node to a smaller type.
 804     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 805                                EVT NewVT) const override;
 806
 807     /// Return true if the specified scalar FP type is computed in an SSE
 808     /// register, not on the X87 floating point stack.
 809     bool isScalarFPTypeInSSEReg(EVT VT) const {
 810       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 811       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 812     }
 813
 814     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 815     bool isTargetFTOL() const;
 816
 817     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 818     /// given type.
 819     bool isIntegerTypeFTOL(EVT VT) const {
 820       return isTargetFTOL() && VT == MVT::i64;
 821     }
 822
 823     /// \brief Returns true if it is beneficial to convert a load of a constant
 824     /// to just the constant itself.
 825     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 826                                            Type *Ty) const override;
 827
 828     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 829     /// with this index.
 830     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 831
 832     /// Intel processors have a unified instruction and data cache
 833     const char * getClearCacheBuiltinName() const override {
 834       return nullptr; // nothing to do, move along.
 835     }
 836
 837     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 838
 839     /// This method returns a target specific FastISel object,
 840     /// or null if the target does not support "fast" ISel.
 841     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 842                              const TargetLibraryInfo *libInfo) const override;
 843
 844     /// Return true if the target stores stack protector cookies at a fixed
 845     /// offset in some non-standard address space, and populates the address
 846     /// space and offset as appropriate.
 847     bool getStackCookieLocation(unsigned &AddressSpace,
 848                                 unsigned &Offset) const override;
 849
 850     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 851                       SelectionDAG &DAG) const;
 852
 853     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 854
 855     bool useLoadStackGuardNode() const override;
 856     /// \brief Customize the preferred legalization strategy for certain types.
 857     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 858
 859   protected:
 860     std::pair<const TargetRegisterClass *, uint8_t>
 861     findRepresentativeClass(const TargetRegisterInfo *TRI,
 862                             MVT VT) const override;
 863
 864   private:
 865     /// Keep a pointer to the X86Subtarget around so that we can
 866     /// make the right decision when generating code for different targets.
 867     const X86Subtarget *Subtarget;
 868     const DataLayout *TD;
 869
 870     /// Select between SSE or x87 floating point ops.
 871     /// When SSE is available, use it for f32 operations.
 872     /// When SSE2 is available, use it for f64 operations.
 873     bool X86ScalarSSEf32;
 874     bool X86ScalarSSEf64;
 875
 876     /// A list of legal FP immediates.
 877     std::vector<APFloat> LegalFPImmediates;
 878
 879     /// Indicate that this x86 target can instruction
 880     /// select the specified FP immediate natively.
 881     void addLegalFPImmediate(const APFloat& Imm) {
 882       LegalFPImmediates.push_back(Imm);
 883     }
 884
 885     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 886                             CallingConv::ID CallConv, bool isVarArg,
 887                             const SmallVectorImpl<ISD::InputArg> &Ins,
 888                             SDLoc dl, SelectionDAG &DAG,
 889                             SmallVectorImpl<SDValue> &InVals) const;
 890     SDValue LowerMemArgument(SDValue Chain,
 891                              CallingConv::ID CallConv,
 892                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 893                              SDLoc dl, SelectionDAG &DAG,
 894                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 895                               unsigned i) const;
 896     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 897                              SDLoc dl, SelectionDAG &DAG,
 898                              const CCValAssign &VA,
 899                              ISD::ArgFlagsTy Flags) const;
 900
 901     // Call lowering helpers.
 902
 903     /// Check whether the call is eligible for tail call optimization. Targets
 904     /// that want to do tail call optimization should implement this function.
 905     bool IsEligibleForTailCallOptimization(SDValue Callee,
 906                                            CallingConv::ID CalleeCC,
 907                                            bool isVarArg,
 908                                            bool isCalleeStructRet,
 909                                            bool isCallerStructRet,
 910                                            Type *RetTy,
 911                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 912                                     const SmallVectorImpl<SDValue> &OutVals,
 913                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 914                                            SelectionDAG& DAG) const;
 915     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 916     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 917                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 918                                 int FPDiff, SDLoc dl) const;
 919
 920     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 921                                          SelectionDAG &DAG) const;
 922
 923     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 924                                                bool isSigned,
 925                                                bool isReplace) const;
 926
 927     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 931     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 934
 935     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 939                                int64_t Offset, SelectionDAG &DAG) const;
 940     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 949     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 950     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 951     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 952                       SDLoc dl, SelectionDAG &DAG) const;
 953     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 954     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 970
 971     SDValue
 972       LowerFormalArguments(SDValue Chain,
 973                            CallingConv::ID CallConv, bool isVarArg,
 974                            const SmallVectorImpl<ISD::InputArg> &Ins,
 975                            SDLoc dl, SelectionDAG &DAG,
 976                            SmallVectorImpl<SDValue> &InVals) const override;
 977     SDValue LowerCall(CallLoweringInfo &CLI,
 978                       SmallVectorImpl<SDValue> &InVals) const override;
 979
 980     SDValue LowerReturn(SDValue Chain,
 981                         CallingConv::ID CallConv, bool isVarArg,
 982                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 983                         const SmallVectorImpl<SDValue> &OutVals,
 984                         SDLoc dl, SelectionDAG &DAG) const override;
 985
 986     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 987
 988     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 989
 990     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 991                                  ISD::NodeType ExtendKind) const override;
 992
 993     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 994                         bool isVarArg,
 995                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 996                         LLVMContext &Context) const override;
 997
 998     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 999
1000     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1001     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1002     TargetLoweringBase::AtomicRMWExpansionKind
1003     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1004
1005     LoadInst *
1006     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1007
1008     bool needsCmpXchgNb(const Type *MemType) const;
1009
1010     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1011     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1012     /// expand, the associated machine basic block, and the associated X86
1013     /// opcodes for reg/reg.
1014     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1015                                            MachineBasicBlock *MBB) const;
1016
1017     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1018     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1019     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1020                                                MachineBasicBlock *MBB) const;
1021
1022     // Utility function to emit the low-level va_arg code for X86-64.
1023     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1024                        MachineInstr *MI,
1025                        MachineBasicBlock *MBB) const;
1026
1027     /// Utility function to emit the xmm reg save portion of va_start.
1028     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1029                                                    MachineInstr *BInstr,
1030                                                    MachineBasicBlock *BB) const;
1031
1032     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1033                                          MachineBasicBlock *BB) const;
1034
1035     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1036                                               MachineBasicBlock *BB) const;
1037
1038     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1039                                             MachineBasicBlock *BB) const;
1040
1041     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1042                                           MachineBasicBlock *BB) const;
1043
1044     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1045                                           MachineBasicBlock *BB) const;
1046
1047     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1048                                         MachineBasicBlock *MBB) const;
1049
1050     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1051                                          MachineBasicBlock *MBB) const;
1052
1053     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1054                                      MachineBasicBlock *MBB) const;
1055
1056     /// Emit nodes that will be selected as "test Op0,Op0", or something
1057     /// equivalent, for use with the given x86 condition code.
1058     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1059                      SelectionDAG &DAG) const;
1060
1061     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1062     /// equivalent, for use with the given x86 condition code.
1063     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1064                     SelectionDAG &DAG) const;
1065
1066     /// Convert a comparison if required by the subtarget.
1067     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1068
1069     /// Use rsqrt* to speed up sqrt calculations.
1070     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1071                              unsigned &RefinementSteps,
1072                              bool &UseOneConstNR) const override;
1073
1074     /// Use rcp* to speed up fdiv calculations.
1075     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1076                              unsigned &RefinementSteps) const override;
1077
1078     /// Reassociate floating point divisions into multiply by reciprocal.
1079     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1080   };
1081
1082   namespace X86 {
1083     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1084                              const TargetLibraryInfo *libInfo);
1085   }
1086 }
1087
1088 #endif    // X86ISELLOWERING_H