lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       // Bitwise ternary logic
 393       VPTERNLOG,
 394       // Fix Up Special Packed Float32/64 values
 395       VFIXUPIMM,
 396       // Range Restriction Calculation For Packed Pairs of Float32/64 values
 397       VRANGE,
 398       // Reduce - Perform Reduction Transformation on scalar\packed FP
 399       VREDUCE,
 400       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 401       VRNDSCALE,
 402       // VFPCLASS - Tests Types Of a FP Values
 403       VFPCLASS,
 404       // Broadcast scalar to vector
 405       VBROADCAST,
 406       // Broadcast mask to vector
 407       VBROADCASTM,
 408       // Broadcast subvector to vector
 409       SUBV_BROADCAST,
 410       // Insert/Extract vector element
 411       VINSERT,
 412       VEXTRACT,
 413
 414       /// SSE4A Extraction and Insertion.
 415       EXTRQI, INSERTQI,
 416
 417       // XOP variable/immediate rotations
 418       VPROT, VPROTI,
 419       // XOP arithmetic/logical shifts
 420       VPSHA, VPSHL,
 421       // XOP signed/unsigned integer comparisons
 422       VPCOM, VPCOMU,
 423
 424       // Vector multiply packed unsigned doubleword integers
 425       PMULUDQ,
 426       // Vector multiply packed signed doubleword integers
 427       PMULDQ,
 428       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 429       MULHRS,
 430       // Multiply and Add Packed Integers
 431       VPMADDUBSW, VPMADDWD,
 432       // FMA nodes
 433       FMADD,
 434       FNMADD,
 435       FMSUB,
 436       FNMSUB,
 437       FMADDSUB,
 438       FMSUBADD,
 439       // FMA with rounding mode
 440       FMADD_RND,
 441       FNMADD_RND,
 442       FMSUB_RND,
 443       FNMSUB_RND,
 444       FMADDSUB_RND,
 445       FMSUBADD_RND,
 446
 447       // Compress and expand
 448       COMPRESS,
 449       EXPAND,
 450
 451       //Convert Unsigned/Integer to Scalar Floating-Point Value
 452       //with rounding mode
 453       SINT_TO_FP_RND,
 454       UINT_TO_FP_RND,
 455
 456       // Vector float/double to signed/unsigned integer.
 457       FP_TO_SINT_RND, FP_TO_UINT_RND,
 458       // Save xmm argument registers to the stack, according to %al. An operator
 459       // is needed so that this can be expanded with control flow.
 460       VASTART_SAVE_XMM_REGS,
 461
 462       // Windows's _chkstk call to do stack probing.
 463       WIN_ALLOCA,
 464
 465       // For allocating variable amounts of stack space when using
 466       // segmented stacks. Check if the current stacklet has enough space, and
 467       // falls back to heap allocation if not.
 468       SEG_ALLOCA,
 469
 470       // Memory barrier
 471       MEMBARRIER,
 472       MFENCE,
 473       SFENCE,
 474       LFENCE,
 475
 476       // Store FP status word into i16 register.
 477       FNSTSW16r,
 478
 479       // Store contents of %ah into %eflags.
 480       SAHF,
 481
 482       // Get a random integer and indicate whether it is valid in CF.
 483       RDRAND,
 484
 485       // Get a NIST SP800-90B & C compliant random integer and
 486       // indicate whether it is valid in CF.
 487       RDSEED,
 488
 489       PCMPISTRI,
 490       PCMPESTRI,
 491
 492       // Test if in transactional execution.
 493       XTEST,
 494
 495       // ERI instructions
 496       RSQRT28, RCP28, EXP2,
 497
 498       // Compare and swap.
 499       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 500       LCMPXCHG8_DAG,
 501       LCMPXCHG16_DAG,
 502
 503       // Load, scalar_to_vector, and zero extend.
 504       VZEXT_LOAD,
 505
 506       // Store FP control world into i16 memory.
 507       FNSTCW16m,
 508
 509       /// This instruction implements FP_TO_SINT with the
 510       /// integer destination in memory and a FP reg source.  This corresponds
 511       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 512       /// has two inputs (token chain and address) and two outputs (int value
 513       /// and token chain).
 514       FP_TO_INT16_IN_MEM,
 515       FP_TO_INT32_IN_MEM,
 516       FP_TO_INT64_IN_MEM,
 517
 518       /// This instruction implements SINT_TO_FP with the
 519       /// integer source in memory and FP reg result.  This corresponds to the
 520       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 521       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 522       /// also produces a flag).
 523       FILD,
 524       FILD_FLAG,
 525
 526       /// This instruction implements an extending load to FP stack slots.
 527       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 528       /// operand, ptr to load from, and a ValueType node indicating the type
 529       /// to load to.
 530       FLD,
 531
 532       /// This instruction implements a truncating store to FP stack
 533       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 534       /// chain operand, value to store, address, and a ValueType to store it
 535       /// as.
 536       FST,
 537
 538       /// This instruction grabs the address of the next argument
 539       /// from a va_list. (reads and modifies the va_list in memory)
 540       VAARG_64
 541
 542       // WARNING: Do not add anything in the end unless you want the node to
 543       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 544       // thought as target memory ops!
 545     };
 546   }
 547
 548   /// Define some predicates that are used for node matching.
 549   namespace X86 {
 550     /// Return true if the specified
 551     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 552     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 553     bool isVEXTRACT128Index(SDNode *N);
 554
 555     /// Return true if the specified
 556     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 557     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 558     bool isVINSERT128Index(SDNode *N);
 559
 560     /// Return true if the specified
 561     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 562     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 563     bool isVEXTRACT256Index(SDNode *N);
 564
 565     /// Return true if the specified
 566     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 567     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 568     bool isVINSERT256Index(SDNode *N);
 569
 570     /// Return the appropriate
 571     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 572     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 573     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 574
 575     /// Return the appropriate
 576     /// immediate to insert at the specified INSERT_SUBVECTOR index
 577     /// with VINSERTF128, VINSERT128 instructions.
 578     unsigned getInsertVINSERT128Immediate(SDNode *N);
 579
 580     /// Return the appropriate
 581     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 582     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 583     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 584
 585     /// Return the appropriate
 586     /// immediate to insert at the specified INSERT_SUBVECTOR index
 587     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 588     unsigned getInsertVINSERT256Immediate(SDNode *N);
 589
 590     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 591     bool isZeroNode(SDValue Elt);
 592
 593     /// Returns true of the given offset can be
 594     /// fit into displacement field of the instruction.
 595     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 596                                       bool hasSymbolicDisplacement = true);
 597
 598
 599     /// Determines whether the callee is required to pop its
 600     /// own arguments. Callee pop is necessary to support tail calls.
 601     bool isCalleePop(CallingConv::ID CallingConv,
 602                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 603
 604     /// AVX512 static rounding constants.  These need to match the values in
 605     /// avx512fintrin.h.
 606     enum STATIC_ROUNDING {
 607       TO_NEAREST_INT = 0,
 608       TO_NEG_INF = 1,
 609       TO_POS_INF = 2,
 610       TO_ZERO = 3,
 611       CUR_DIRECTION = 4
 612     };
 613   }
 614
 615   //===--------------------------------------------------------------------===//
 616   //  X86 Implementation of the TargetLowering interface
 617   class X86TargetLowering final : public TargetLowering {
 618   public:
 619     explicit X86TargetLowering(const X86TargetMachine &TM,
 620                                const X86Subtarget &STI);
 621
 622     unsigned getJumpTableEncoding() const override;
 623     bool useSoftFloat() const override;
 624
 625     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 626       return MVT::i8;
 627     }
 628
 629     const MCExpr *
 630     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 631                               const MachineBasicBlock *MBB, unsigned uid,
 632                               MCContext &Ctx) const override;
 633
 634     /// Returns relocation base for the given PIC jumptable.
 635     SDValue getPICJumpTableRelocBase(SDValue Table,
 636                                      SelectionDAG &DAG) const override;
 637     const MCExpr *
 638     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 639                                  unsigned JTI, MCContext &Ctx) const override;
 640
 641     /// Return the desired alignment for ByVal aggregate
 642     /// function arguments in the caller parameter area. For X86, aggregates
 643     /// that contains are placed at 16-byte boundaries while the rest are at
 644     /// 4-byte boundaries.
 645     unsigned getByValTypeAlignment(Type *Ty,
 646                                    const DataLayout &DL) const override;
 647
 648     /// Returns the target specific optimal type for load
 649     /// and store operations as a result of memset, memcpy, and memmove
 650     /// lowering. If DstAlign is zero that means it's safe to destination
 651     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 652     /// means there isn't a need to check it against alignment requirement,
 653     /// probably because the source does not need to be loaded. If 'IsMemset' is
 654     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 655     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 656     /// source is constant so it does not need to be loaded.
 657     /// It returns EVT::Other if the type should be determined using generic
 658     /// target-independent logic.
 659     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 660                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 661                             MachineFunction &MF) const override;
 662
 663     /// Returns true if it's safe to use load / store of the
 664     /// specified type to expand memcpy / memset inline. This is mostly true
 665     /// for all types except for some special cases. For example, on X86
 666     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 667     /// also does type conversion. Note the specified type doesn't have to be
 668     /// legal as the hook is used before type legalization.
 669     bool isSafeMemOpType(MVT VT) const override;
 670
 671     /// Returns true if the target allows unaligned memory accesses of the
 672     /// specified type. Returns whether it is "fast" in the last argument.
 673     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 674                                        bool *Fast) const override;
 675
 676     /// Provide custom lowering hooks for some operations.
 677     ///
 678     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 679
 680     /// Replace the results of node with an illegal result
 681     /// type with new values built out of custom code.
 682     ///
 683     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 684                             SelectionDAG &DAG) const override;
 685
 686
 687     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 688
 689     /// Return true if the target has native support for
 690     /// the specified value type and it is 'desirable' to use the type for the
 691     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 692     /// instruction encodings are longer and some i16 instructions are slow.
 693     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 694
 695     /// Return true if the target has native support for the
 696     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 697     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 698     /// and some i16 instructions are slow.
 699     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 700
 701     MachineBasicBlock *
 702       EmitInstrWithCustomInserter(MachineInstr *MI,
 703                                   MachineBasicBlock *MBB) const override;
 704
 705
 706     /// This method returns the name of a target specific DAG node.
 707     const char *getTargetNodeName(unsigned Opcode) const override;
 708
 709     bool isCheapToSpeculateCttz() const override;
 710
 711     bool isCheapToSpeculateCtlz() const override;
 712
 713     /// Return the value type to use for ISD::SETCC.
 714     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 715                            EVT VT) const override;
 716
 717     /// Determine which of the bits specified in Mask are known to be either
 718     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 719     void computeKnownBitsForTargetNode(const SDValue Op,
 720                                        APInt &KnownZero,
 721                                        APInt &KnownOne,
 722                                        const SelectionDAG &DAG,
 723                                        unsigned Depth = 0) const override;
 724
 725     /// Determine the number of bits in the operation that are sign bits.
 726     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 727                                              const SelectionDAG &DAG,
 728                                              unsigned Depth) const override;
 729
 730     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 731                         int64_t &Offset) const override;
 732
 733     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 734
 735     bool ExpandInlineAsm(CallInst *CI) const override;
 736
 737     ConstraintType getConstraintType(StringRef Constraint) const override;
 738
 739     /// Examine constraint string and operand type and determine a weight value.
 740     /// The operand object must already have been set up with the operand type.
 741     ConstraintWeight
 742       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 743                                      const char *constraint) const override;
 744
 745     const char *LowerXConstraint(EVT ConstraintVT) const override;
 746
 747     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 748     /// add anything to Ops. If hasMemory is true it means one of the asm
 749     /// constraint of the inline asm instruction being processed is 'm'.
 750     void LowerAsmOperandForConstraint(SDValue Op,
 751                                       std::string &Constraint,
 752                                       std::vector<SDValue> &Ops,
 753                                       SelectionDAG &DAG) const override;
 754
 755     unsigned
 756     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 757       if (ConstraintCode == "i")
 758         return InlineAsm::Constraint_i;
 759       else if (ConstraintCode == "o")
 760         return InlineAsm::Constraint_o;
 761       else if (ConstraintCode == "v")
 762         return InlineAsm::Constraint_v;
 763       else if (ConstraintCode == "X")
 764         return InlineAsm::Constraint_X;
 765       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 766     }
 767
 768     /// Given a physical register constraint
 769     /// (e.g. {edx}), return the register number and the register class for the
 770     /// register.  This should only be used for C_Register constraints.  On
 771     /// error, this returns a register number of 0.
 772     std::pair<unsigned, const TargetRegisterClass *>
 773     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 774                                  StringRef Constraint, MVT VT) const override;
 775
 776     /// Return true if the addressing mode represented
 777     /// by AM is legal for this target, for a load/store of the specified type.
 778     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 779                                Type *Ty, unsigned AS) const override;
 780
 781     /// Return true if the specified immediate is legal
 782     /// icmp immediate, that is the target has icmp instructions which can
 783     /// compare a register against the immediate without having to materialize
 784     /// the immediate into a register.
 785     bool isLegalICmpImmediate(int64_t Imm) const override;
 786
 787     /// Return true if the specified immediate is legal
 788     /// add immediate, that is the target has add instructions which can
 789     /// add a register and the immediate without having to materialize
 790     /// the immediate into a register.
 791     bool isLegalAddImmediate(int64_t Imm) const override;
 792
 793     /// \brief Return the cost of the scaling factor used in the addressing
 794     /// mode represented by AM for this target, for a load/store
 795     /// of the specified type.
 796     /// If the AM is supported, the return value must be >= 0.
 797     /// If the AM is not supported, it returns a negative value.
 798     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 799                              unsigned AS) const override;
 800
 801     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 802
 803     /// Return true if it's free to truncate a value of
 804     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 805     /// register EAX to i16 by referencing its sub-register AX.
 806     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 807     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 808
 809     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 810
 811     /// Return true if any actual instruction that defines a
 812     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 813     /// register. This does not necessarily include registers defined in
 814     /// unknown ways, such as incoming arguments, or copies from unknown
 815     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 816     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 817     /// all instructions that define 32-bit values implicit zero-extend the
 818     /// result out to 64 bits.
 819     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 820     bool isZExtFree(EVT VT1, EVT VT2) const override;
 821     bool isZExtFree(SDValue Val, EVT VT2) const override;
 822
 823     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 824     /// extend node) is profitable.
 825     bool isVectorLoadExtDesirable(SDValue) const override;
 826
 827     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 828     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 829     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 830     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 831
 832     /// Return true if it's profitable to narrow
 833     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 834     /// from i32 to i8 but not from i32 to i16.
 835     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 836
 837     /// Returns true if the target can instruction select the
 838     /// specified FP immediate natively. If false, the legalizer will
 839     /// materialize the FP immediate as a load from a constant pool.
 840     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 841
 842     /// Targets can use this to indicate that they only support *some*
 843     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 844     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 845     /// be legal.
 846     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 847                             EVT VT) const override;
 848
 849     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 850     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 851     /// replace a VAND with a constant pool entry.
 852     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 853                                 EVT VT) const override;
 854
 855     /// If true, then instruction selection should
 856     /// seek to shrink the FP constant of the specified type to a smaller type
 857     /// in order to save space and / or reduce runtime.
 858     bool ShouldShrinkFPConstant(EVT VT) const override {
 859       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 860       // expensive than a straight movsd. On the other hand, it's important to
 861       // shrink long double fp constant since fldt is very slow.
 862       return !X86ScalarSSEf64 || VT == MVT::f80;
 863     }
 864
 865     /// Return true if we believe it is correct and profitable to reduce the
 866     /// load node to a smaller type.
 867     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 868                                EVT NewVT) const override;
 869
 870     /// Return true if the specified scalar FP type is computed in an SSE
 871     /// register, not on the X87 floating point stack.
 872     bool isScalarFPTypeInSSEReg(EVT VT) const {
 873       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 874              (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 875     }
 876
 877     /// \brief Returns true if it is beneficial to convert a load of a constant
 878     /// to just the constant itself.
 879     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 880                                            Type *Ty) const override;
 881
 882     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 883     /// with this index.
 884     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 885
 886     /// Intel processors have a unified instruction and data cache
 887     const char * getClearCacheBuiltinName() const override {
 888       return nullptr; // nothing to do, move along.
 889     }
 890
 891     unsigned getRegisterByName(const char* RegName, EVT VT,
 892                                SelectionDAG &DAG) const override;
 893
 894     /// If a physical register, this returns the register that receives the
 895     /// exception address on entry to an EH pad.
 896     unsigned
 897     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 898
 899     /// If a physical register, this returns the register that receives the
 900     /// exception typeid on entry to a landing pad.
 901     unsigned
 902     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 903
 904     /// This method returns a target specific FastISel object,
 905     /// or null if the target does not support "fast" ISel.
 906     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 907                              const TargetLibraryInfo *libInfo) const override;
 908
 909     /// Return true if the target stores stack protector cookies at a fixed
 910     /// offset in some non-standard address space, and populates the address
 911     /// space and offset as appropriate.
 912     bool getStackCookieLocation(unsigned &AddressSpace,
 913                                 unsigned &Offset) const override;
 914
 915     /// Return true if the target stores SafeStack pointer at a fixed offset in
 916     /// some non-standard address space, and populates the address space and
 917     /// offset as appropriate.
 918     Value *getSafeStackPointerLocation(IRBuilder<> &IRB) const override;
 919
 920     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 921                       SelectionDAG &DAG) const;
 922
 923     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 924
 925     bool useLoadStackGuardNode() const override;
 926     /// \brief Customize the preferred legalization strategy for certain types.
 927     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 928
 929     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 930
 931     void markInRegArguments(SelectionDAG &DAG, TargetLowering::ArgListTy& Args)
 932       const override;
 933
 934   protected:
 935     std::pair<const TargetRegisterClass *, uint8_t>
 936     findRepresentativeClass(const TargetRegisterInfo *TRI,
 937                             MVT VT) const override;
 938
 939   private:
 940     /// Keep a pointer to the X86Subtarget around so that we can
 941     /// make the right decision when generating code for different targets.
 942     const X86Subtarget *Subtarget;
 943
 944     /// Select between SSE or x87 floating point ops.
 945     /// When SSE is available, use it for f32 operations.
 946     /// When SSE2 is available, use it for f64 operations.
 947     bool X86ScalarSSEf32;
 948     bool X86ScalarSSEf64;
 949
 950     /// A list of legal FP immediates.
 951     std::vector<APFloat> LegalFPImmediates;
 952
 953     /// Indicate that this x86 target can instruction
 954     /// select the specified FP immediate natively.
 955     void addLegalFPImmediate(const APFloat& Imm) {
 956       LegalFPImmediates.push_back(Imm);
 957     }
 958
 959     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 960                             CallingConv::ID CallConv, bool isVarArg,
 961                             const SmallVectorImpl<ISD::InputArg> &Ins,
 962                             SDLoc dl, SelectionDAG &DAG,
 963                             SmallVectorImpl<SDValue> &InVals) const;
 964     SDValue LowerMemArgument(SDValue Chain,
 965                              CallingConv::ID CallConv,
 966                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 967                              SDLoc dl, SelectionDAG &DAG,
 968                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 969                               unsigned i) const;
 970     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 971                              SDLoc dl, SelectionDAG &DAG,
 972                              const CCValAssign &VA,
 973                              ISD::ArgFlagsTy Flags) const;
 974
 975     // Call lowering helpers.
 976
 977     /// Check whether the call is eligible for tail call optimization. Targets
 978     /// that want to do tail call optimization should implement this function.
 979     bool IsEligibleForTailCallOptimization(SDValue Callee,
 980                                            CallingConv::ID CalleeCC,
 981                                            bool isVarArg,
 982                                            bool isCalleeStructRet,
 983                                            bool isCallerStructRet,
 984                                            Type *RetTy,
 985                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 986                                     const SmallVectorImpl<SDValue> &OutVals,
 987                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 988                                            SelectionDAG& DAG) const;
 989     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 990                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 991                                 int FPDiff, SDLoc dl) const;
 992
 993     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 994                                          SelectionDAG &DAG) const;
 995
 996     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 997                                                bool isSigned,
 998                                                bool isReplace) const;
 999
1000     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
1006
1007     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
1011                                int64_t Offset, SelectionDAG &DAG) const;
1012     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1024                       SDLoc dl, SelectionDAG &DAG) const;
1025     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerSETCCE(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1028     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1029     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1030     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1031     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1032     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1033     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1034     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1035     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1036     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1037     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1038     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1039     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1040     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1041     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1042     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1043     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1044
1045     SDValue
1046       LowerFormalArguments(SDValue Chain,
1047                            CallingConv::ID CallConv, bool isVarArg,
1048                            const SmallVectorImpl<ISD::InputArg> &Ins,
1049                            SDLoc dl, SelectionDAG &DAG,
1050                            SmallVectorImpl<SDValue> &InVals) const override;
1051     SDValue LowerCall(CallLoweringInfo &CLI,
1052                       SmallVectorImpl<SDValue> &InVals) const override;
1053
1054     SDValue LowerReturn(SDValue Chain,
1055                         CallingConv::ID CallConv, bool isVarArg,
1056                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1057                         const SmallVectorImpl<SDValue> &OutVals,
1058                         SDLoc dl, SelectionDAG &DAG) const override;
1059
1060     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1061
1062     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1063
1064     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1065                                  ISD::NodeType ExtendKind) const override;
1066
1067     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1068                         bool isVarArg,
1069                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1070                         LLVMContext &Context) const override;
1071
1072     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1073
1074     TargetLoweringBase::AtomicExpansionKind
1075     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1076     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1077     TargetLoweringBase::AtomicExpansionKind
1078     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1079
1080     LoadInst *
1081     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1082
1083     bool needsCmpXchgNb(Type *MemType) const;
1084
1085     // Utility function to emit the low-level va_arg code for X86-64.
1086     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1087                        MachineInstr *MI,
1088                        MachineBasicBlock *MBB) const;
1089
1090     /// Utility function to emit the xmm reg save portion of va_start.
1091     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1092                                                    MachineInstr *BInstr,
1093                                                    MachineBasicBlock *BB) const;
1094
1095     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1096                                          MachineBasicBlock *BB) const;
1097
1098     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1099                                            MachineBasicBlock *BB) const;
1100
1101     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1102                                               MachineBasicBlock *BB) const;
1103
1104     MachineBasicBlock *EmitLoweredCatchRet(MachineInstr *MI,
1105                                            MachineBasicBlock *BB) const;
1106
1107     MachineBasicBlock *EmitLoweredCatchPad(MachineInstr *MI,
1108                                            MachineBasicBlock *BB) const;
1109
1110     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1111                                             MachineBasicBlock *BB) const;
1112
1113     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1114                                           MachineBasicBlock *BB) const;
1115
1116     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1117                                         MachineBasicBlock *MBB) const;
1118
1119     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1120                                          MachineBasicBlock *MBB) const;
1121
1122     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1123                                      MachineBasicBlock *MBB) const;
1124
1125     /// Emit nodes that will be selected as "test Op0,Op0", or something
1126     /// equivalent, for use with the given x86 condition code.
1127     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1128                      SelectionDAG &DAG) const;
1129
1130     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1131     /// equivalent, for use with the given x86 condition code.
1132     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1133                     SelectionDAG &DAG) const;
1134
1135     /// Convert a comparison if required by the subtarget.
1136     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1137
1138     /// Use rsqrt* to speed up sqrt calculations.
1139     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1140                              unsigned &RefinementSteps,
1141                              bool &UseOneConstNR) const override;
1142
1143     /// Use rcp* to speed up fdiv calculations.
1144     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1145                              unsigned &RefinementSteps) const override;
1146
1147     /// Reassociate floating point divisions into multiply by reciprocal.
1148     unsigned combineRepeatedFPDivisors() const override;
1149   };
1150
1151   namespace X86 {
1152     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1153                              const TargetLibraryInfo *libInfo);
1154   }
1155 }
1156
1157 #endif    // X86ISELLOWERING_H