lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26 #include "llvm/Target/TargetTransformImpl.h"
  27
  28 namespace llvm {
  29   namespace X86ISD {
  30     // X86 Specific DAG Nodes
  31     enum NodeType {
  32       // Start the numbering where the builtin ops leave off.
  33       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  34
  35       /// BSF - Bit scan forward.
  36       /// BSR - Bit scan reverse.
  37       BSF,
  38       BSR,
  39
  40       /// SHLD, SHRD - Double shift instructions. These correspond to
  41       /// X86::SHLDxx and X86::SHRDxx instructions.
  42       SHLD,
  43       SHRD,
  44
  45       /// FAND - Bitwise logical AND of floating point values. This corresponds
  46       /// to X86::ANDPS or X86::ANDPD.
  47       FAND,
  48
  49       /// FOR - Bitwise logical OR of floating point values. This corresponds
  50       /// to X86::ORPS or X86::ORPD.
  51       FOR,
  52
  53       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  54       /// to X86::XORPS or X86::XORPD.
  55       FXOR,
  56
  57       /// FSRL - Bitwise logical right shift of floating point values. These
  58       /// corresponds to X86::PSRLDQ.
  59       FSRL,
  60
  61       /// CALL - These operations represent an abstract X86 call
  62       /// instruction, which includes a bunch of information.  In particular the
  63       /// operands of these node are:
  64       ///
  65       ///     #0 - The incoming token chain
  66       ///     #1 - The callee
  67       ///     #2 - The number of arg bytes the caller pushes on the stack.
  68       ///     #3 - The number of arg bytes the callee pops off the stack.
  69       ///     #4 - The value to pass in AL/AX/EAX (optional)
  70       ///     #5 - The value to pass in DL/DX/EDX (optional)
  71       ///
  72       /// The result values of these nodes are:
  73       ///
  74       ///     #0 - The outgoing token chain
  75       ///     #1 - The first register result value (optional)
  76       ///     #2 - The second register result value (optional)
  77       ///
  78       CALL,
  79
  80       /// RDTSC_DAG - This operation implements the lowering for
  81       /// readcyclecounter
  82       RDTSC_DAG,
  83
  84       /// X86 compare and logical compare instructions.
  85       CMP, COMI, UCOMI,
  86
  87       /// X86 bit-test instructions.
  88       BT,
  89
  90       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  91       /// operand, usually produced by a CMP instruction.
  92       SETCC,
  93
  94       // Same as SETCC except it's materialized with a sbb and the value is all
  95       // one's or all zero's.
  96       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  97
  98       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  99       /// Operands are two FP values to compare; result is a mask of
 100       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 101       FSETCCss, FSETCCsd,
 102
 103       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 104       /// result in an integer GPR.  Needs masking for scalar result.
 105       FGETSIGNx86,
 106
 107       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 108       /// to select from. Operand 2 is the condition code, and operand 3 is the
 109       /// flag operand produced by a CMP or TEST instruction. It also writes a
 110       /// flag result.
 111       CMOV,
 112
 113       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 114       /// is the block to branch if condition is true, operand 2 is the
 115       /// condition code, and operand 3 is the flag operand produced by a CMP
 116       /// or TEST instruction.
 117       BRCOND,
 118
 119       /// Return with a flag operand. Operand 0 is the chain operand, operand
 120       /// 1 is the number of bytes of stack to pop.
 121       RET_FLAG,
 122
 123       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 124       REP_STOS,
 125
 126       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 127       REP_MOVS,
 128
 129       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 130       /// at function entry, used for PIC code.
 131       GlobalBaseReg,
 132
 133       /// Wrapper - A wrapper node for TargetConstantPool,
 134       /// TargetExternalSymbol, and TargetGlobalAddress.
 135       Wrapper,
 136
 137       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 138       /// relative displacements.
 139       WrapperRIP,
 140
 141       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 142       /// to an MMX vector.  If you think this is too close to the previous
 143       /// mnemonic, so do I; blame Intel.
 144       MOVDQ2Q,
 145
 146       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 147       /// vector to a GPR.
 148       MMX_MOVD2W,
 149
 150       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 151       /// i32, corresponds to X86::PEXTRB.
 152       PEXTRB,
 153
 154       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 155       /// i32, corresponds to X86::PEXTRW.
 156       PEXTRW,
 157
 158       /// INSERTPS - Insert any element of a 4 x float vector into any element
 159       /// of a destination 4 x floatvector.
 160       INSERTPS,
 161
 162       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 163       /// corresponds to X86::PINSRB.
 164       PINSRB,
 165
 166       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 167       /// corresponds to X86::PINSRW.
 168       PINSRW, MMX_PINSRW,
 169
 170       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 171       PSHUFB,
 172
 173       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 174       ANDNP,
 175
 176       /// PSIGN - Copy integer sign.
 177       PSIGN,
 178
 179       /// BLENDV - Blend where the selector is a register.
 180       BLENDV,
 181
 182       /// BLENDI - Blend where the selector is an immediate.
 183       BLENDI,
 184
 185       // SUBUS - Integer sub with unsigned saturation.
 186       SUBUS,
 187
 188       /// HADD - Integer horizontal add.
 189       HADD,
 190
 191       /// HSUB - Integer horizontal sub.
 192       HSUB,
 193
 194       /// FHADD - Floating point horizontal add.
 195       FHADD,
 196
 197       /// FHSUB - Floating point horizontal sub.
 198       FHSUB,
 199
 200       /// FMAX, FMIN - Floating point max and min.
 201       ///
 202       FMAX, FMIN,
 203
 204       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 205       FMAXC, FMINC,
 206
 207       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 208       /// approximation.  Note that these typically require refinement
 209       /// in order to obtain suitable precision.
 210       FRSQRT, FRCP,
 211
 212       // TLSADDR - Thread Local Storage.
 213       TLSADDR,
 214
 215       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 216       // of the TLS block for the current module.
 217       TLSBASEADDR,
 218
 219       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 220       // thunk at the address from an earlier relocation.
 221       TLSCALL,
 222
 223       // EH_RETURN - Exception Handling helpers.
 224       EH_RETURN,
 225
 226       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 227       EH_SJLJ_SETJMP,
 228
 229       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 230       EH_SJLJ_LONGJMP,
 231
 232       /// TC_RETURN - Tail call return.
 233       ///   operand #0 chain
 234       ///   operand #1 callee (register or absolute)
 235       ///   operand #2 stack adjustment
 236       ///   operand #3 optional in flag
 237       TC_RETURN,
 238
 239       // VZEXT_MOVL - Vector move low and zero extend.
 240       VZEXT_MOVL,
 241
 242       // VSEXT_MOVL - Vector move low and sign extend.
 243       VSEXT_MOVL,
 244
 245       // VZEXT - Vector integer zero-extend.
 246       VZEXT,
 247
 248       // VSEXT - Vector integer signed-extend.
 249       VSEXT,
 250
 251       // VFPEXT - Vector FP extend.
 252       VFPEXT,
 253
 254       // VFPROUND - Vector FP round.
 255       VFPROUND,
 256
 257       // VSHL, VSRL - 128-bit vector logical left / right shift
 258       VSHLDQ, VSRLDQ,
 259
 260       // VSHL, VSRL, VSRA - Vector shift elements
 261       VSHL, VSRL, VSRA,
 262
 263       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 264       VSHLI, VSRLI, VSRAI,
 265
 266       // CMPP - Vector packed double/float comparison.
 267       CMPP,
 268
 269       // PCMP* - Vector integer comparisons.
 270       PCMPEQ, PCMPGT,
 271
 272       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 273       ADD, SUB, ADC, SBB, SMUL,
 274       INC, DEC, OR, XOR, AND,
 275
 276       BLSI,   // BLSI - Extract lowest set isolated bit
 277       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 278       BLSR,   // BLSR - Reset lowest set bit
 279
 280       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 281
 282       // MUL_IMM - X86 specific multiply by immediate.
 283       MUL_IMM,
 284
 285       // PTEST - Vector bitwise comparisons
 286       PTEST,
 287
 288       // TESTP - Vector packed fp sign bitwise comparisons
 289       TESTP,
 290
 291       // Several flavors of instructions with vector shuffle behaviors.
 292       PALIGN,
 293       PSHUFD,
 294       PSHUFHW,
 295       PSHUFLW,
 296       SHUFP,
 297       MOVDDUP,
 298       MOVSHDUP,
 299       MOVSLDUP,
 300       MOVLHPS,
 301       MOVLHPD,
 302       MOVHLPS,
 303       MOVLPS,
 304       MOVLPD,
 305       MOVSD,
 306       MOVSS,
 307       UNPCKL,
 308       UNPCKH,
 309       VPERMILP,
 310       VPERMV,
 311       VPERMI,
 312       VPERM2X128,
 313       VBROADCAST,
 314
 315       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 316       PMULUDQ,
 317
 318       // FMA nodes
 319       FMADD,
 320       FNMADD,
 321       FMSUB,
 322       FNMSUB,
 323       FMADDSUB,
 324       FMSUBADD,
 325
 326       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 327       // according to %al. An operator is needed so that this can be expanded
 328       // with control flow.
 329       VASTART_SAVE_XMM_REGS,
 330
 331       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 332       WIN_ALLOCA,
 333
 334       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 335       // segmented stacks. Check if the current stacklet has enough space, and
 336       // falls back to heap allocation if not.
 337       SEG_ALLOCA,
 338
 339       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 340       WIN_FTOL,
 341
 342       // Memory barrier
 343       MEMBARRIER,
 344       MFENCE,
 345       SFENCE,
 346       LFENCE,
 347
 348       // FNSTSW16r - Store FP status word into i16 register.
 349       FNSTSW16r,
 350
 351       // SAHF - Store contents of %ah into %eflags.
 352       SAHF,
 353
 354       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 355       RDRAND,
 356
 357       // PCMP*STRI
 358       PCMPISTRI,
 359       PCMPESTRI,
 360
 361       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 362       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 363       // Atomic 64-bit binary operations.
 364       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 365       ATOMSUB64_DAG,
 366       ATOMOR64_DAG,
 367       ATOMXOR64_DAG,
 368       ATOMAND64_DAG,
 369       ATOMNAND64_DAG,
 370       ATOMMAX64_DAG,
 371       ATOMMIN64_DAG,
 372       ATOMUMAX64_DAG,
 373       ATOMUMIN64_DAG,
 374       ATOMSWAP64_DAG,
 375
 376       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 377       LCMPXCHG_DAG,
 378       LCMPXCHG8_DAG,
 379       LCMPXCHG16_DAG,
 380
 381       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 382       VZEXT_LOAD,
 383
 384       // FNSTCW16m - Store FP control world into i16 memory.
 385       FNSTCW16m,
 386
 387       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 388       /// integer destination in memory and a FP reg source.  This corresponds
 389       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 390       /// has two inputs (token chain and address) and two outputs (int value
 391       /// and token chain).
 392       FP_TO_INT16_IN_MEM,
 393       FP_TO_INT32_IN_MEM,
 394       FP_TO_INT64_IN_MEM,
 395
 396       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 397       /// integer source in memory and FP reg result.  This corresponds to the
 398       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 399       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 400       /// also produces a flag).
 401       FILD,
 402       FILD_FLAG,
 403
 404       /// FLD - This instruction implements an extending load to FP stack slots.
 405       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 406       /// operand, ptr to load from, and a ValueType node indicating the type
 407       /// to load to.
 408       FLD,
 409
 410       /// FST - This instruction implements a truncating store to FP stack
 411       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 412       /// chain operand, value to store, address, and a ValueType to store it
 413       /// as.
 414       FST,
 415
 416       /// VAARG_64 - This instruction grabs the address of the next argument
 417       /// from a va_list. (reads and modifies the va_list in memory)
 418       VAARG_64
 419
 420       // WARNING: Do not add anything in the end unless you want the node to
 421       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 422       // thought as target memory ops!
 423     };
 424   }
 425
 426   /// Define some predicates that are used for node matching.
 427   namespace X86 {
 428     /// isVEXTRACTF128Index - Return true if the specified
 429     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 430     /// suitable for input to VEXTRACTF128.
 431     bool isVEXTRACTF128Index(SDNode *N);
 432
 433     /// isVINSERTF128Index - Return true if the specified
 434     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 435     /// suitable for input to VINSERTF128.
 436     bool isVINSERTF128Index(SDNode *N);
 437
 438     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 439     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 440     /// with VEXTRACTF128 instructions.
 441     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 442
 443     /// getInsertVINSERTF128Immediate - Return the appropriate
 444     /// immediate to insert at the specified INSERT_SUBVECTOR index
 445     /// with VINSERTF128 instructions.
 446     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 447
 448     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 449     /// constant +0.0.
 450     bool isZeroNode(SDValue Elt);
 451
 452     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 453     /// fit into displacement field of the instruction.
 454     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 455                                       bool hasSymbolicDisplacement = true);
 456
 457
 458     /// isCalleePop - Determines whether the callee is required to pop its
 459     /// own arguments. Callee pop is necessary to support tail calls.
 460     bool isCalleePop(CallingConv::ID CallingConv,
 461                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 462   }
 463
 464   //===--------------------------------------------------------------------===//
 465   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 466   class X86TargetLowering : public TargetLowering {
 467   public:
 468     explicit X86TargetLowering(X86TargetMachine &TM);
 469
 470     virtual unsigned getJumpTableEncoding() const;
 471
 472     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 473
 474     virtual const MCExpr *
 475     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 476                               const MachineBasicBlock *MBB, unsigned uid,
 477                               MCContext &Ctx) const;
 478
 479     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 480     /// jumptable.
 481     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 482                                              SelectionDAG &DAG) const;
 483     virtual const MCExpr *
 484     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 485                                  unsigned JTI, MCContext &Ctx) const;
 486
 487     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 488     /// function arguments in the caller parameter area. For X86, aggregates
 489     /// that contains are placed at 16-byte boundaries while the rest are at
 490     /// 4-byte boundaries.
 491     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 492
 493     /// getOptimalMemOpType - Returns the target specific optimal type for load
 494     /// and store operations as a result of memset, memcpy, and memmove
 495     /// lowering. If DstAlign is zero that means it's safe to destination
 496     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 497     /// means there isn't a need to check it against alignment requirement,
 498     /// probably because the source does not need to be loaded. If 'IsMemset' is
 499     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 500     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 501     /// source is constant so it does not need to be loaded.
 502     /// It returns EVT::Other if the type should be determined using generic
 503     /// target-independent logic.
 504     virtual EVT
 505     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 506                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 507                         MachineFunction &MF) const;
 508
 509     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 510     /// specified type to expand memcpy / memset inline. This is mostly true
 511     /// for all types except for some special cases. For example, on X86
 512     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 513     /// also does type conversion. Note the specified type doesn't have to be
 514     /// legal as the hook is used before type legalization.
 515     virtual bool isSafeMemOpType(MVT VT) const;
 516
 517     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 518     /// unaligned memory accesses. of the specified type. Returns whether it
 519     /// is "fast" by reference in the second argument.
 520     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 521
 522     /// LowerOperation - Provide custom lowering hooks for some operations.
 523     ///
 524     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 525
 526     /// ReplaceNodeResults - Replace the results of node with an illegal result
 527     /// type with new values built out of custom code.
 528     ///
 529     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 530                                     SelectionDAG &DAG) const;
 531
 532
 533     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 534
 535     /// isTypeDesirableForOp - Return true if the target has native support for
 536     /// the specified value type and it is 'desirable' to use the type for the
 537     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 538     /// instruction encodings are longer and some i16 instructions are slow.
 539     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 540
 541     /// isTypeDesirable - Return true if the target has native support for the
 542     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 543     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 544     /// and some i16 instructions are slow.
 545     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 546
 547     virtual MachineBasicBlock *
 548       EmitInstrWithCustomInserter(MachineInstr *MI,
 549                                   MachineBasicBlock *MBB) const;
 550
 551
 552     /// getTargetNodeName - This method returns the name of a target specific
 553     /// DAG node.
 554     virtual const char *getTargetNodeName(unsigned Opcode) const;
 555
 556     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 557     virtual EVT getSetCCResultType(EVT VT) const;
 558
 559     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 560     /// in Mask are known to be either zero or one and return them in the
 561     /// KnownZero/KnownOne bitsets.
 562     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 563                                                 APInt &KnownZero,
 564                                                 APInt &KnownOne,
 565                                                 const SelectionDAG &DAG,
 566                                                 unsigned Depth = 0) const;
 567
 568     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 569     // operation that are sign bits.
 570     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 571                                                      unsigned Depth) const;
 572
 573     virtual bool
 574     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 575
 576     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 577
 578     virtual bool ExpandInlineAsm(CallInst *CI) const;
 579
 580     ConstraintType getConstraintType(const std::string &Constraint) const;
 581
 582     /// Examine constraint string and operand type and determine a weight value.
 583     /// The operand object must already have been set up with the operand type.
 584     virtual ConstraintWeight getSingleConstraintMatchWeight(
 585       AsmOperandInfo &info, const char *constraint) const;
 586
 587     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 588
 589     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 590     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 591     /// true it means one of the asm constraint of the inline asm instruction
 592     /// being processed is 'm'.
 593     virtual void LowerAsmOperandForConstraint(SDValue Op,
 594                                               std::string &Constraint,
 595                                               std::vector<SDValue> &Ops,
 596                                               SelectionDAG &DAG) const;
 597
 598     /// getRegForInlineAsmConstraint - Given a physical register constraint
 599     /// (e.g. {edx}), return the register number and the register class for the
 600     /// register.  This should only be used for C_Register constraints.  On
 601     /// error, this returns a register number of 0.
 602     std::pair<unsigned, const TargetRegisterClass*>
 603       getRegForInlineAsmConstraint(const std::string &Constraint,
 604                                    EVT VT) const;
 605
 606     /// isLegalAddressingMode - Return true if the addressing mode represented
 607     /// by AM is legal for this target, for a load/store of the specified type.
 608     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 609
 610     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 611     /// icmp immediate, that is the target has icmp instructions which can
 612     /// compare a register against the immediate without having to materialize
 613     /// the immediate into a register.
 614     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 615
 616     /// isLegalAddImmediate - Return true if the specified immediate is legal
 617     /// add immediate, that is the target has add instructions which can
 618     /// add a register and the immediate without having to materialize
 619     /// the immediate into a register.
 620     virtual bool isLegalAddImmediate(int64_t Imm) const;
 621
 622     /// isTruncateFree - Return true if it's free to truncate a value of
 623     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 624     /// register EAX to i16 by referencing its sub-register AX.
 625     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 626     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 627
 628     /// isZExtFree - Return true if any actual instruction that defines a
 629     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 630     /// register. This does not necessarily include registers defined in
 631     /// unknown ways, such as incoming arguments, or copies from unknown
 632     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 633     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 634     /// all instructions that define 32-bit values implicit zero-extend the
 635     /// result out to 64 bits.
 636     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 637     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 638     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 639
 640     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 641     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 642     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 643     /// is expanded to mul + add.
 644     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 645
 646     /// isNarrowingProfitable - Return true if it's profitable to narrow
 647     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 648     /// from i32 to i8 but not from i32 to i16.
 649     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 650
 651     /// isFPImmLegal - Returns true if the target can instruction select the
 652     /// specified FP immediate natively. If false, the legalizer will
 653     /// materialize the FP immediate as a load from a constant pool.
 654     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 655
 656     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 657     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 658     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 659     /// values are assumed to be legal.
 660     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 661                                     EVT VT) const;
 662
 663     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 664     /// used by Targets can use this to indicate if there is a suitable
 665     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 666     /// pool entry.
 667     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 668                                         EVT VT) const;
 669
 670     /// ShouldShrinkFPConstant - If true, then instruction selection should
 671     /// seek to shrink the FP constant of the specified type to a smaller type
 672     /// in order to save space and / or reduce runtime.
 673     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 674       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 675       // expensive than a straight movsd. On the other hand, it's important to
 676       // shrink long double fp constant since fldt is very slow.
 677       return !X86ScalarSSEf64 || VT == MVT::f80;
 678     }
 679
 680     const X86Subtarget* getSubtarget() const {
 681       return Subtarget;
 682     }
 683
 684     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 685     /// computed in an SSE register, not on the X87 floating point stack.
 686     bool isScalarFPTypeInSSEReg(EVT VT) const {
 687       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 688       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 689     }
 690
 691     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 692     /// for fptoui.
 693     bool isTargetFTOL() const {
 694       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 695     }
 696
 697     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 698     /// used for fptoui to the given type.
 699     bool isIntegerTypeFTOL(EVT VT) const {
 700       return isTargetFTOL() && VT == MVT::i64;
 701     }
 702
 703     /// createFastISel - This method returns a target specific FastISel object,
 704     /// or null if the target does not support "fast" ISel.
 705     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 706                                      const TargetLibraryInfo *libInfo) const;
 707
 708     /// getStackCookieLocation - Return true if the target stores stack
 709     /// protector cookies at a fixed offset in some non-standard address
 710     /// space, and populates the address space and offset as
 711     /// appropriate.
 712     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 713
 714     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 715                       SelectionDAG &DAG) const;
 716
 717   protected:
 718     std::pair<const TargetRegisterClass*, uint8_t>
 719     findRepresentativeClass(MVT VT) const;
 720
 721   private:
 722     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 723     /// make the right decision when generating code for different targets.
 724     const X86Subtarget *Subtarget;
 725     const X86RegisterInfo *RegInfo;
 726     const DataLayout *TD;
 727
 728     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 729     /// floating point ops.
 730     /// When SSE is available, use it for f32 operations.
 731     /// When SSE2 is available, use it for f64 operations.
 732     bool X86ScalarSSEf32;
 733     bool X86ScalarSSEf64;
 734
 735     /// LegalFPImmediates - A list of legal fp immediates.
 736     std::vector<APFloat> LegalFPImmediates;
 737
 738     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 739     /// select the specified FP immediate natively.
 740     void addLegalFPImmediate(const APFloat& Imm) {
 741       LegalFPImmediates.push_back(Imm);
 742     }
 743
 744     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 745                             CallingConv::ID CallConv, bool isVarArg,
 746                             const SmallVectorImpl<ISD::InputArg> &Ins,
 747                             DebugLoc dl, SelectionDAG &DAG,
 748                             SmallVectorImpl<SDValue> &InVals) const;
 749     SDValue LowerMemArgument(SDValue Chain,
 750                              CallingConv::ID CallConv,
 751                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 752                              DebugLoc dl, SelectionDAG &DAG,
 753                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 754                               unsigned i) const;
 755     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 756                              DebugLoc dl, SelectionDAG &DAG,
 757                              const CCValAssign &VA,
 758                              ISD::ArgFlagsTy Flags) const;
 759
 760     // Call lowering helpers.
 761
 762     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 763     /// for tail call optimization. Targets which want to do tail call
 764     /// optimization should implement this function.
 765     bool IsEligibleForTailCallOptimization(SDValue Callee,
 766                                            CallingConv::ID CalleeCC,
 767                                            bool isVarArg,
 768                                            bool isCalleeStructRet,
 769                                            bool isCallerStructRet,
 770                                            Type *RetTy,
 771                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 772                                     const SmallVectorImpl<SDValue> &OutVals,
 773                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 774                                            SelectionDAG& DAG) const;
 775     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 776     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 777                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 778                                 int FPDiff, DebugLoc dl) const;
 779
 780     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 781                                          SelectionDAG &DAG) const;
 782
 783     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 784                                                bool isSigned,
 785                                                bool isReplace) const;
 786
 787     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 788                                    SelectionDAG &DAG) const;
 789     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 798                                int64_t Offset, SelectionDAG &DAG) const;
 799     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 804     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue lowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue lowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue lowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 818                       DebugLoc dl, SelectionDAG &DAG) const;
 819     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 837
 838     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 839
 840     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 841     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 844
 845     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 846
 847     SDValue lowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 848
 849     virtual SDValue
 850       LowerFormalArguments(SDValue Chain,
 851                            CallingConv::ID CallConv, bool isVarArg,
 852                            const SmallVectorImpl<ISD::InputArg> &Ins,
 853                            DebugLoc dl, SelectionDAG &DAG,
 854                            SmallVectorImpl<SDValue> &InVals) const;
 855     virtual SDValue
 856       LowerCall(CallLoweringInfo &CLI,
 857                 SmallVectorImpl<SDValue> &InVals) const;
 858
 859     virtual SDValue
 860       LowerReturn(SDValue Chain,
 861                   CallingConv::ID CallConv, bool isVarArg,
 862                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 863                   const SmallVectorImpl<SDValue> &OutVals,
 864                   DebugLoc dl, SelectionDAG &DAG) const;
 865
 866     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 867
 868     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 869
 870     virtual MVT
 871     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 872
 873     virtual bool
 874     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 875                    bool isVarArg,
 876                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 877                    LLVMContext &Context) const;
 878
 879     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 880     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 881     /// expand, the associated machine basic block, and the associated X86
 882     /// opcodes for reg/reg.
 883     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 884                                            MachineBasicBlock *MBB) const;
 885
 886     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 887     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 888     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 889                                                MachineBasicBlock *MBB) const;
 890
 891     // Utility function to emit the low-level va_arg code for X86-64.
 892     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 893                        MachineInstr *MI,
 894                        MachineBasicBlock *MBB) const;
 895
 896     /// Utility function to emit the xmm reg save portion of va_start.
 897     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 898                                                    MachineInstr *BInstr,
 899                                                    MachineBasicBlock *BB) const;
 900
 901     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 902                                          MachineBasicBlock *BB) const;
 903
 904     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 905                                               MachineBasicBlock *BB) const;
 906
 907     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 908                                             MachineBasicBlock *BB,
 909                                             bool Is64Bit) const;
 910
 911     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 912                                           MachineBasicBlock *BB) const;
 913
 914     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 915                                           MachineBasicBlock *BB) const;
 916
 917     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 918                                         MachineBasicBlock *MBB) const;
 919
 920     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 921                                          MachineBasicBlock *MBB) const;
 922
 923     /// Emit nodes that will be selected as "test Op0,Op0", or something
 924     /// equivalent, for use with the given x86 condition code.
 925     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 926
 927     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 928     /// equivalent, for use with the given x86 condition code.
 929     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 930                     SelectionDAG &DAG) const;
 931
 932     /// Convert a comparison if required by the subtarget.
 933     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 934   };
 935
 936   namespace X86 {
 937     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 938                              const TargetLibraryInfo *libInfo);
 939   }
 940
 941   class X86ScalarTargetTransformImpl : public ScalarTargetTransformImpl {
 942   public:
 943     explicit X86ScalarTargetTransformImpl(const TargetLowering *TL) :
 944       ScalarTargetTransformImpl(TL) {};
 945
 946     virtual PopcntHwSupport getPopcntHwSupport(unsigned TyWidth) const;
 947   };
 948
 949   class X86VectorTargetTransformInfo : public VectorTargetTransformImpl {
 950   public:
 951     explicit X86VectorTargetTransformInfo(const TargetLowering *TL) :
 952     VectorTargetTransformImpl(TL) {}
 953
 954     virtual unsigned getArithmeticInstrCost(unsigned Opcode, Type *Ty) const;
 955
 956     virtual unsigned getMemoryOpCost(unsigned Opcode, Type *Src,
 957                                      unsigned Alignment,
 958                                      unsigned AddressSpace) const;
 959
 960     virtual unsigned getVectorInstrCost(unsigned Opcode, Type *Val,
 961                                         unsigned Index) const;
 962
 963     virtual unsigned getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
 964                                         Type *CondTy) const;
 965
 966     virtual unsigned getCastInstrCost(unsigned Opcode, Type *Dst,
 967                                       Type *Src) const;
 968   };
 969 }
 970
 971 #endif    // X86ISELLOWERING_H