lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214       // FP Scale
 215       SCALEF,
 216       // Integer add/sub with unsigned saturation.
 217       ADDUS,
 218       SUBUS,
 219       // Integer add/sub with signed saturation.
 220       ADDS,
 221       SUBS,
 222       // Unsigned Integer average
 223       AVG,
 224       /// Integer horizontal add.
 225       HADD,
 226
 227       /// Integer horizontal sub.
 228       HSUB,
 229
 230       /// Floating point horizontal add.
 231       FHADD,
 232
 233       /// Floating point horizontal sub.
 234       FHSUB,
 235
 236       /// Unsigned integer max and min.
 237       UMAX, UMIN,
 238
 239       /// Signed integer max and min.
 240       SMAX, SMIN,
 241
 242       // Integer absolute value
 243       ABS,
 244
 245       /// Floating point max and min.
 246       FMAX, FMIN,
 247
 248       /// Commutative FMIN and FMAX.
 249       FMAXC, FMINC,
 250
 251       /// Floating point reciprocal-sqrt and reciprocal approximation.
 252       /// Note that these typically require refinement
 253       /// in order to obtain suitable precision.
 254       FRSQRT, FRCP,
 255
 256       // Thread Local Storage.
 257       TLSADDR,
 258
 259       // Thread Local Storage. A call to get the start address
 260       // of the TLS block for the current module.
 261       TLSBASEADDR,
 262
 263       // Thread Local Storage.  When calling to an OS provided
 264       // thunk at the address from an earlier relocation.
 265       TLSCALL,
 266
 267       // Exception Handling helpers.
 268       EH_RETURN,
 269
 270       // SjLj exception handling setjmp.
 271       EH_SJLJ_SETJMP,
 272
 273       // SjLj exception handling longjmp.
 274       EH_SJLJ_LONGJMP,
 275
 276       /// Tail call return. See X86TargetLowering::LowerCall for
 277       /// the list of operands.
 278       TC_RETURN,
 279
 280       // Vector move to low scalar and zero higher vector elements.
 281       VZEXT_MOVL,
 282
 283       // Vector integer zero-extend.
 284       VZEXT,
 285
 286       // Vector integer signed-extend.
 287       VSEXT,
 288
 289       // Vector integer truncate.
 290       VTRUNC,
 291
 292       // Vector integer truncate with mask.
 293       VTRUNCM,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed integer to double.
 302       CVTDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358
 359       // Several flavors of instructions with vector shuffle behaviors.
 360       PACKSS,
 361       PACKUS,
 362       // Intra-lane alignr
 363       PALIGNR,
 364       // AVX512 inter-lane alignr
 365       VALIGN,
 366       PSHUFD,
 367       PSHUFHW,
 368       PSHUFLW,
 369       SHUFP,
 370       //Shuffle Packed Values at 128-bit granularity
 371       SHUF128,
 372       MOVDDUP,
 373       MOVSHDUP,
 374       MOVSLDUP,
 375       MOVLHPS,
 376       MOVLHPD,
 377       MOVHLPS,
 378       MOVLPS,
 379       MOVLPD,
 380       MOVSD,
 381       MOVSS,
 382       UNPCKL,
 383       UNPCKH,
 384       VPERMILPV,
 385       VPERMILPI,
 386       VPERMV,
 387       VPERMV3,
 388       VPERMIV3,
 389       VPERMI,
 390       VPERM2X128,
 391       //Fix Up Special Packed Float32/64 values
 392       VFIXUPIMM,
 393       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 394       VRANGE,
 395       // Broadcast scalar to vector
 396       VBROADCAST,
 397       // Broadcast subvector to vector
 398       SUBV_BROADCAST,
 399       // Insert/Extract vector element
 400       VINSERT,
 401       VEXTRACT,
 402
 403       // Vector multiply packed unsigned doubleword integers
 404       PMULUDQ,
 405       // Vector multiply packed signed doubleword integers
 406       PMULDQ,
 407
 408       // FMA nodes
 409       FMADD,
 410       FNMADD,
 411       FMSUB,
 412       FNMSUB,
 413       FMADDSUB,
 414       FMSUBADD,
 415       // FMA with rounding mode
 416       FMADD_RND,
 417       FNMADD_RND,
 418       FMSUB_RND,
 419       FNMSUB_RND,
 420       FMADDSUB_RND,
 421       FMSUBADD_RND,
 422       RNDSCALE,
 423
 424       // Compress and expand
 425       COMPRESS,
 426       EXPAND,
 427
 428       //Convert Unsigned/Integer to Scalar Floating-Point Value
 429       //with rounding mode
 430       SINT_TO_FP_RND,
 431       UINT_TO_FP_RND,
 432       // Save xmm argument registers to the stack, according to %al. An operator
 433       // is needed so that this can be expanded with control flow.
 434       VASTART_SAVE_XMM_REGS,
 435
 436       // Windows's _chkstk call to do stack probing.
 437       WIN_ALLOCA,
 438
 439       // For allocating variable amounts of stack space when using
 440       // segmented stacks. Check if the current stacklet has enough space, and
 441       // falls back to heap allocation if not.
 442       SEG_ALLOCA,
 443
 444       // Windows's _ftol2 runtime routine to do fptoui.
 445       WIN_FTOL,
 446
 447       // Memory barrier
 448       MEMBARRIER,
 449       MFENCE,
 450       SFENCE,
 451       LFENCE,
 452
 453       // Store FP status word into i16 register.
 454       FNSTSW16r,
 455
 456       // Store contents of %ah into %eflags.
 457       SAHF,
 458
 459       // Get a random integer and indicate whether it is valid in CF.
 460       RDRAND,
 461
 462       // Get a NIST SP800-90B & C compliant random integer and
 463       // indicate whether it is valid in CF.
 464       RDSEED,
 465
 466       PCMPISTRI,
 467       PCMPESTRI,
 468
 469       // Test if in transactional execution.
 470       XTEST,
 471
 472       // ERI instructions
 473       RSQRT28, RCP28, EXP2,
 474
 475       // Compare and swap.
 476       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 477       LCMPXCHG8_DAG,
 478       LCMPXCHG16_DAG,
 479
 480       // Load, scalar_to_vector, and zero extend.
 481       VZEXT_LOAD,
 482
 483       // Store FP control world into i16 memory.
 484       FNSTCW16m,
 485
 486       /// This instruction implements FP_TO_SINT with the
 487       /// integer destination in memory and a FP reg source.  This corresponds
 488       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 489       /// has two inputs (token chain and address) and two outputs (int value
 490       /// and token chain).
 491       FP_TO_INT16_IN_MEM,
 492       FP_TO_INT32_IN_MEM,
 493       FP_TO_INT64_IN_MEM,
 494
 495       /// This instruction implements SINT_TO_FP with the
 496       /// integer source in memory and FP reg result.  This corresponds to the
 497       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 498       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 499       /// also produces a flag).
 500       FILD,
 501       FILD_FLAG,
 502
 503       /// This instruction implements an extending load to FP stack slots.
 504       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 505       /// operand, ptr to load from, and a ValueType node indicating the type
 506       /// to load to.
 507       FLD,
 508
 509       /// This instruction implements a truncating store to FP stack
 510       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 511       /// chain operand, value to store, address, and a ValueType to store it
 512       /// as.
 513       FST,
 514
 515       /// This instruction grabs the address of the next argument
 516       /// from a va_list. (reads and modifies the va_list in memory)
 517       VAARG_64
 518
 519       // WARNING: Do not add anything in the end unless you want the node to
 520       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 521       // thought as target memory ops!
 522     };
 523   }
 524
 525   /// Define some predicates that are used for node matching.
 526   namespace X86 {
 527     /// Return true if the specified
 528     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 529     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 530     bool isVEXTRACT128Index(SDNode *N);
 531
 532     /// Return true if the specified
 533     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 534     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 535     bool isVINSERT128Index(SDNode *N);
 536
 537     /// Return true if the specified
 538     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 539     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 540     bool isVEXTRACT256Index(SDNode *N);
 541
 542     /// Return true if the specified
 543     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 544     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 545     bool isVINSERT256Index(SDNode *N);
 546
 547     /// Return the appropriate
 548     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 549     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 550     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 551
 552     /// Return the appropriate
 553     /// immediate to insert at the specified INSERT_SUBVECTOR index
 554     /// with VINSERTF128, VINSERT128 instructions.
 555     unsigned getInsertVINSERT128Immediate(SDNode *N);
 556
 557     /// Return the appropriate
 558     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 559     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 560     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 561
 562     /// Return the appropriate
 563     /// immediate to insert at the specified INSERT_SUBVECTOR index
 564     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 565     unsigned getInsertVINSERT256Immediate(SDNode *N);
 566
 567     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 568     bool isZeroNode(SDValue Elt);
 569
 570     /// Returns true of the given offset can be
 571     /// fit into displacement field of the instruction.
 572     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 573                                       bool hasSymbolicDisplacement = true);
 574
 575
 576     /// Determines whether the callee is required to pop its
 577     /// own arguments. Callee pop is necessary to support tail calls.
 578     bool isCalleePop(CallingConv::ID CallingConv,
 579                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 580
 581     /// AVX512 static rounding constants.  These need to match the values in
 582     /// avx512fintrin.h.
 583     enum STATIC_ROUNDING {
 584       TO_NEAREST_INT = 0,
 585       TO_NEG_INF = 1,
 586       TO_POS_INF = 2,
 587       TO_ZERO = 3,
 588       CUR_DIRECTION = 4
 589     };
 590   }
 591
 592   //===--------------------------------------------------------------------===//
 593   //  X86 Implementation of the TargetLowering interface
 594   class X86TargetLowering final : public TargetLowering {
 595   public:
 596     explicit X86TargetLowering(const X86TargetMachine &TM,
 597                                const X86Subtarget &STI);
 598
 599     unsigned getJumpTableEncoding() const override;
 600     bool useSoftFloat() const override;
 601
 602     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 603
 604     const MCExpr *
 605     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 606                               const MachineBasicBlock *MBB, unsigned uid,
 607                               MCContext &Ctx) const override;
 608
 609     /// Returns relocation base for the given PIC jumptable.
 610     SDValue getPICJumpTableRelocBase(SDValue Table,
 611                                      SelectionDAG &DAG) const override;
 612     const MCExpr *
 613     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 614                                  unsigned JTI, MCContext &Ctx) const override;
 615
 616     /// Return the desired alignment for ByVal aggregate
 617     /// function arguments in the caller parameter area. For X86, aggregates
 618     /// that contains are placed at 16-byte boundaries while the rest are at
 619     /// 4-byte boundaries.
 620     unsigned getByValTypeAlignment(Type *Ty) const override;
 621
 622     /// Returns the target specific optimal type for load
 623     /// and store operations as a result of memset, memcpy, and memmove
 624     /// lowering. If DstAlign is zero that means it's safe to destination
 625     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 626     /// means there isn't a need to check it against alignment requirement,
 627     /// probably because the source does not need to be loaded. If 'IsMemset' is
 628     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 629     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 630     /// source is constant so it does not need to be loaded.
 631     /// It returns EVT::Other if the type should be determined using generic
 632     /// target-independent logic.
 633     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 634                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 635                             MachineFunction &MF) const override;
 636
 637     /// Returns true if it's safe to use load / store of the
 638     /// specified type to expand memcpy / memset inline. This is mostly true
 639     /// for all types except for some special cases. For example, on X86
 640     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 641     /// also does type conversion. Note the specified type doesn't have to be
 642     /// legal as the hook is used before type legalization.
 643     bool isSafeMemOpType(MVT VT) const override;
 644
 645     /// Returns true if the target allows unaligned memory accesses of the
 646     /// specified type. Returns whether it is "fast" in the last argument.
 647     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 648                                        bool *Fast) const override;
 649
 650     /// Provide custom lowering hooks for some operations.
 651     ///
 652     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 653
 654     /// Replace the results of node with an illegal result
 655     /// type with new values built out of custom code.
 656     ///
 657     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 658                             SelectionDAG &DAG) const override;
 659
 660
 661     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 662
 663     /// Return true if the target has native support for
 664     /// the specified value type and it is 'desirable' to use the type for the
 665     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 666     /// instruction encodings are longer and some i16 instructions are slow.
 667     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 668
 669     /// Return true if the target has native support for the
 670     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 671     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 672     /// and some i16 instructions are slow.
 673     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 674
 675     MachineBasicBlock *
 676       EmitInstrWithCustomInserter(MachineInstr *MI,
 677                                   MachineBasicBlock *MBB) const override;
 678
 679
 680     /// This method returns the name of a target specific DAG node.
 681     const char *getTargetNodeName(unsigned Opcode) const override;
 682
 683     bool isCheapToSpeculateCttz() const override;
 684
 685     bool isCheapToSpeculateCtlz() const override;
 686
 687     /// Return the value type to use for ISD::SETCC.
 688     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 689
 690     /// Determine which of the bits specified in Mask are known to be either
 691     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 692     void computeKnownBitsForTargetNode(const SDValue Op,
 693                                        APInt &KnownZero,
 694                                        APInt &KnownOne,
 695                                        const SelectionDAG &DAG,
 696                                        unsigned Depth = 0) const override;
 697
 698     /// Determine the number of bits in the operation that are sign bits.
 699     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 700                                              const SelectionDAG &DAG,
 701                                              unsigned Depth) const override;
 702
 703     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 704                         int64_t &Offset) const override;
 705
 706     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 707
 708     bool ExpandInlineAsm(CallInst *CI) const override;
 709
 710     ConstraintType getConstraintType(StringRef Constraint) const override;
 711
 712     /// Examine constraint string and operand type and determine a weight value.
 713     /// The operand object must already have been set up with the operand type.
 714     ConstraintWeight
 715       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 716                                      const char *constraint) const override;
 717
 718     const char *LowerXConstraint(EVT ConstraintVT) const override;
 719
 720     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 721     /// add anything to Ops. If hasMemory is true it means one of the asm
 722     /// constraint of the inline asm instruction being processed is 'm'.
 723     void LowerAsmOperandForConstraint(SDValue Op,
 724                                       std::string &Constraint,
 725                                       std::vector<SDValue> &Ops,
 726                                       SelectionDAG &DAG) const override;
 727
 728     unsigned
 729     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 730       if (ConstraintCode == "i")
 731         return InlineAsm::Constraint_i;
 732       else if (ConstraintCode == "o")
 733         return InlineAsm::Constraint_o;
 734       else if (ConstraintCode == "v")
 735         return InlineAsm::Constraint_v;
 736       else if (ConstraintCode == "X")
 737         return InlineAsm::Constraint_X;
 738       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 739     }
 740
 741     /// Given a physical register constraint
 742     /// (e.g. {edx}), return the register number and the register class for the
 743     /// register.  This should only be used for C_Register constraints.  On
 744     /// error, this returns a register number of 0.
 745     std::pair<unsigned, const TargetRegisterClass *>
 746     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 747                                  StringRef Constraint, MVT VT) const override;
 748
 749     /// Return true if the addressing mode represented
 750     /// by AM is legal for this target, for a load/store of the specified type.
 751     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 752                                unsigned AS) const override;
 753
 754     /// Return true if the specified immediate is legal
 755     /// icmp immediate, that is the target has icmp instructions which can
 756     /// compare a register against the immediate without having to materialize
 757     /// the immediate into a register.
 758     bool isLegalICmpImmediate(int64_t Imm) const override;
 759
 760     /// Return true if the specified immediate is legal
 761     /// add immediate, that is the target has add instructions which can
 762     /// add a register and the immediate without having to materialize
 763     /// the immediate into a register.
 764     bool isLegalAddImmediate(int64_t Imm) const override;
 765
 766     /// \brief Return the cost of the scaling factor used in the addressing
 767     /// mode represented by AM for this target, for a load/store
 768     /// of the specified type.
 769     /// If the AM is supported, the return value must be >= 0.
 770     /// If the AM is not supported, it returns a negative value.
 771     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 772                              unsigned AS) const override;
 773
 774     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 775
 776     /// Return true if it's free to truncate a value of
 777     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 778     /// register EAX to i16 by referencing its sub-register AX.
 779     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 780     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 781
 782     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 783
 784     /// Return true if any actual instruction that defines a
 785     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 786     /// register. This does not necessarily include registers defined in
 787     /// unknown ways, such as incoming arguments, or copies from unknown
 788     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 789     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 790     /// all instructions that define 32-bit values implicit zero-extend the
 791     /// result out to 64 bits.
 792     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 793     bool isZExtFree(EVT VT1, EVT VT2) const override;
 794     bool isZExtFree(SDValue Val, EVT VT2) const override;
 795
 796     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 797     /// extend node) is profitable.
 798     bool isVectorLoadExtDesirable(SDValue) const override;
 799
 800     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 801     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 802     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 803     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 804
 805     /// Return true if it's profitable to narrow
 806     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 807     /// from i32 to i8 but not from i32 to i16.
 808     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 809
 810     /// Returns true if the target can instruction select the
 811     /// specified FP immediate natively. If false, the legalizer will
 812     /// materialize the FP immediate as a load from a constant pool.
 813     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 814
 815     /// Targets can use this to indicate that they only support *some*
 816     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 817     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 818     /// be legal.
 819     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 820                             EVT VT) const override;
 821
 822     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 823     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 824     /// replace a VAND with a constant pool entry.
 825     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 826                                 EVT VT) const override;
 827
 828     /// If true, then instruction selection should
 829     /// seek to shrink the FP constant of the specified type to a smaller type
 830     /// in order to save space and / or reduce runtime.
 831     bool ShouldShrinkFPConstant(EVT VT) const override {
 832       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 833       // expensive than a straight movsd. On the other hand, it's important to
 834       // shrink long double fp constant since fldt is very slow.
 835       return !X86ScalarSSEf64 || VT == MVT::f80;
 836     }
 837
 838     /// Return true if we believe it is correct and profitable to reduce the
 839     /// load node to a smaller type.
 840     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 841                                EVT NewVT) const override;
 842
 843     /// Return true if the specified scalar FP type is computed in an SSE
 844     /// register, not on the X87 floating point stack.
 845     bool isScalarFPTypeInSSEReg(EVT VT) const {
 846       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 847       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 848     }
 849
 850     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 851     bool isTargetFTOL() const;
 852
 853     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 854     /// given type.
 855     bool isIntegerTypeFTOL(EVT VT) const {
 856       return isTargetFTOL() && VT == MVT::i64;
 857     }
 858
 859     /// \brief Returns true if it is beneficial to convert a load of a constant
 860     /// to just the constant itself.
 861     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 862                                            Type *Ty) const override;
 863
 864     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 865     /// with this index.
 866     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 867
 868     /// Intel processors have a unified instruction and data cache
 869     const char * getClearCacheBuiltinName() const override {
 870       return nullptr; // nothing to do, move along.
 871     }
 872
 873     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 874
 875     /// This method returns a target specific FastISel object,
 876     /// or null if the target does not support "fast" ISel.
 877     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 878                              const TargetLibraryInfo *libInfo) const override;
 879
 880     /// Return true if the target stores stack protector cookies at a fixed
 881     /// offset in some non-standard address space, and populates the address
 882     /// space and offset as appropriate.
 883     bool getStackCookieLocation(unsigned &AddressSpace,
 884                                 unsigned &Offset) const override;
 885
 886     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 887                       SelectionDAG &DAG) const;
 888
 889     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 890
 891     bool useLoadStackGuardNode() const override;
 892     /// \brief Customize the preferred legalization strategy for certain types.
 893     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 894
 895   protected:
 896     std::pair<const TargetRegisterClass *, uint8_t>
 897     findRepresentativeClass(const TargetRegisterInfo *TRI,
 898                             MVT VT) const override;
 899
 900   private:
 901     /// Keep a pointer to the X86Subtarget around so that we can
 902     /// make the right decision when generating code for different targets.
 903     const X86Subtarget *Subtarget;
 904     const DataLayout *TD;
 905
 906     /// Select between SSE or x87 floating point ops.
 907     /// When SSE is available, use it for f32 operations.
 908     /// When SSE2 is available, use it for f64 operations.
 909     bool X86ScalarSSEf32;
 910     bool X86ScalarSSEf64;
 911
 912     /// A list of legal FP immediates.
 913     std::vector<APFloat> LegalFPImmediates;
 914
 915     /// Indicate that this x86 target can instruction
 916     /// select the specified FP immediate natively.
 917     void addLegalFPImmediate(const APFloat& Imm) {
 918       LegalFPImmediates.push_back(Imm);
 919     }
 920
 921     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 922                             CallingConv::ID CallConv, bool isVarArg,
 923                             const SmallVectorImpl<ISD::InputArg> &Ins,
 924                             SDLoc dl, SelectionDAG &DAG,
 925                             SmallVectorImpl<SDValue> &InVals) const;
 926     SDValue LowerMemArgument(SDValue Chain,
 927                              CallingConv::ID CallConv,
 928                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 929                              SDLoc dl, SelectionDAG &DAG,
 930                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 931                               unsigned i) const;
 932     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 933                              SDLoc dl, SelectionDAG &DAG,
 934                              const CCValAssign &VA,
 935                              ISD::ArgFlagsTy Flags) const;
 936
 937     // Call lowering helpers.
 938
 939     /// Check whether the call is eligible for tail call optimization. Targets
 940     /// that want to do tail call optimization should implement this function.
 941     bool IsEligibleForTailCallOptimization(SDValue Callee,
 942                                            CallingConv::ID CalleeCC,
 943                                            bool isVarArg,
 944                                            bool isCalleeStructRet,
 945                                            bool isCallerStructRet,
 946                                            Type *RetTy,
 947                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 948                                     const SmallVectorImpl<SDValue> &OutVals,
 949                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 950                                            SelectionDAG& DAG) const;
 951     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 952     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 953                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 954                                 int FPDiff, SDLoc dl) const;
 955
 956     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 957                                          SelectionDAG &DAG) const;
 958
 959     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 960                                                bool isSigned,
 961                                                bool isReplace) const;
 962
 963     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 966     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 970
 971     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 975                                int64_t Offset, SelectionDAG &DAG) const;
 976     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 979     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 988                       SDLoc dl, SelectionDAG &DAG) const;
 989     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1008
1009     SDValue
1010       LowerFormalArguments(SDValue Chain,
1011                            CallingConv::ID CallConv, bool isVarArg,
1012                            const SmallVectorImpl<ISD::InputArg> &Ins,
1013                            SDLoc dl, SelectionDAG &DAG,
1014                            SmallVectorImpl<SDValue> &InVals) const override;
1015     SDValue LowerCall(CallLoweringInfo &CLI,
1016                       SmallVectorImpl<SDValue> &InVals) const override;
1017
1018     SDValue LowerReturn(SDValue Chain,
1019                         CallingConv::ID CallConv, bool isVarArg,
1020                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1021                         const SmallVectorImpl<SDValue> &OutVals,
1022                         SDLoc dl, SelectionDAG &DAG) const override;
1023
1024     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1025
1026     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1027
1028     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1029                                  ISD::NodeType ExtendKind) const override;
1030
1031     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1032                         bool isVarArg,
1033                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1034                         LLVMContext &Context) const override;
1035
1036     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1037
1038     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1039     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1040     TargetLoweringBase::AtomicRMWExpansionKind
1041     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1042
1043     LoadInst *
1044     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1045
1046     bool needsCmpXchgNb(const Type *MemType) const;
1047
1048     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1049     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1050     /// expand, the associated machine basic block, and the associated X86
1051     /// opcodes for reg/reg.
1052     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1053                                            MachineBasicBlock *MBB) const;
1054
1055     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1056     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1057     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1058                                                MachineBasicBlock *MBB) const;
1059
1060     // Utility function to emit the low-level va_arg code for X86-64.
1061     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1062                        MachineInstr *MI,
1063                        MachineBasicBlock *MBB) const;
1064
1065     /// Utility function to emit the xmm reg save portion of va_start.
1066     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1067                                                    MachineInstr *BInstr,
1068                                                    MachineBasicBlock *BB) const;
1069
1070     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1071                                          MachineBasicBlock *BB) const;
1072
1073     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1074                                               MachineBasicBlock *BB) const;
1075
1076     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1077                                             MachineBasicBlock *BB) const;
1078
1079     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1080                                           MachineBasicBlock *BB) const;
1081
1082     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1083                                           MachineBasicBlock *BB) const;
1084
1085     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1086                                         MachineBasicBlock *MBB) const;
1087
1088     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1089                                          MachineBasicBlock *MBB) const;
1090
1091     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1092                                      MachineBasicBlock *MBB) const;
1093
1094     /// Emit nodes that will be selected as "test Op0,Op0", or something
1095     /// equivalent, for use with the given x86 condition code.
1096     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1097                      SelectionDAG &DAG) const;
1098
1099     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1100     /// equivalent, for use with the given x86 condition code.
1101     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1102                     SelectionDAG &DAG) const;
1103
1104     /// Convert a comparison if required by the subtarget.
1105     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1106
1107     /// Use rsqrt* to speed up sqrt calculations.
1108     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1109                              unsigned &RefinementSteps,
1110                              bool &UseOneConstNR) const override;
1111
1112     /// Use rcp* to speed up fdiv calculations.
1113     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1114                              unsigned &RefinementSteps) const override;
1115
1116     /// Reassociate floating point divisions into multiply by reciprocal.
1117     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1118   };
1119
1120   namespace X86 {
1121     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1122                              const TargetLibraryInfo *libInfo);
1123   }
1124 }
1125
1126 #endif    // X86ISELLOWERING_H