lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214
 215       // Integer add/sub with unsigned saturation.
 216       ADDUS,
 217       SUBUS,
 218       // Integer add/sub with signed saturation.
 219       ADDS,
 220       SUBS,
 221
 222       /// Integer horizontal add.
 223       HADD,
 224
 225       /// Integer horizontal sub.
 226       HSUB,
 227
 228       /// Floating point horizontal add.
 229       FHADD,
 230
 231       /// Floating point horizontal sub.
 232       FHSUB,
 233
 234       /// Unsigned integer max and min.
 235       UMAX, UMIN,
 236
 237       /// Signed integer max and min.
 238       SMAX, SMIN,
 239
 240       /// Floating point max and min.
 241       FMAX, FMIN,
 242
 243       /// Commutative FMIN and FMAX.
 244       FMAXC, FMINC,
 245
 246       /// Floating point reciprocal-sqrt and reciprocal approximation.
 247       /// Note that these typically require refinement
 248       /// in order to obtain suitable precision.
 249       FRSQRT, FRCP,
 250
 251       // Thread Local Storage.
 252       TLSADDR,
 253
 254       // Thread Local Storage. A call to get the start address
 255       // of the TLS block for the current module.
 256       TLSBASEADDR,
 257
 258       // Thread Local Storage.  When calling to an OS provided
 259       // thunk at the address from an earlier relocation.
 260       TLSCALL,
 261
 262       // Exception Handling helpers.
 263       EH_RETURN,
 264
 265       // SjLj exception handling setjmp.
 266       EH_SJLJ_SETJMP,
 267
 268       // SjLj exception handling longjmp.
 269       EH_SJLJ_LONGJMP,
 270
 271       /// Tail call return. See X86TargetLowering::LowerCall for
 272       /// the list of operands.
 273       TC_RETURN,
 274
 275       // Vector move to low scalar and zero higher vector elements.
 276       VZEXT_MOVL,
 277
 278       // Vector integer zero-extend.
 279       VZEXT,
 280
 281       // Vector integer signed-extend.
 282       VSEXT,
 283
 284       // Vector integer truncate.
 285       VTRUNC,
 286
 287       // Vector integer truncate with mask.
 288       VTRUNCM,
 289
 290       // Vector FP extend.
 291       VFPEXT,
 292
 293       // Vector FP round.
 294       VFPROUND,
 295
 296       // 128-bit vector logical left / right shift
 297       VSHLDQ, VSRLDQ,
 298
 299       // Vector shift elements
 300       VSHL, VSRL, VSRA,
 301
 302       // Vector shift elements by immediate
 303       VSHLI, VSRLI, VSRAI,
 304
 305       // Vector packed double/float comparison.
 306       CMPP,
 307
 308       // Vector integer comparisons.
 309       PCMPEQ, PCMPGT,
 310       // Vector integer comparisons, the result is in a mask vector.
 311       PCMPEQM, PCMPGTM,
 312
 313       /// Vector comparison generating mask bits for fp and
 314       /// integer signed and unsigned data types.
 315       CMPM,
 316       CMPMU,
 317       // Vector comparison with rounding mode for FP values
 318       CMPM_RND,
 319
 320       // Arithmetic operations with FLAGS results.
 321       ADD, SUB, ADC, SBB, SMUL,
 322       INC, DEC, OR, XOR, AND,
 323
 324       BEXTR,  // Bit field extract
 325
 326       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 327
 328       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 329       SMUL8, UMUL8,
 330
 331       // 8-bit divrem that zero-extend the high result (AH).
 332       UDIVREM8_ZEXT_HREG,
 333       SDIVREM8_SEXT_HREG,
 334
 335       // X86-specific multiply by immediate.
 336       MUL_IMM,
 337
 338       // Vector bitwise comparisons.
 339       PTEST,
 340
 341       // Vector packed fp sign bitwise comparisons.
 342       TESTP,
 343
 344       // Vector "test" in AVX-512, the result is in a mask vector.
 345       TESTM,
 346       TESTNM,
 347
 348       // OR/AND test for masks
 349       KORTEST,
 350
 351       // Several flavors of instructions with vector shuffle behaviors.
 352       PACKSS,
 353       PACKUS,
 354       // Intra-lane alignr
 355       PALIGNR,
 356       // AVX512 inter-lane alignr
 357       VALIGN,
 358       PSHUFD,
 359       PSHUFHW,
 360       PSHUFLW,
 361       SHUFP,
 362       //Shuffle Packed Values at 128-bit granularity
 363       SHUF128,
 364       MOVDDUP,
 365       MOVSHDUP,
 366       MOVSLDUP,
 367       MOVLHPS,
 368       MOVLHPD,
 369       MOVHLPS,
 370       MOVLPS,
 371       MOVLPD,
 372       MOVSD,
 373       MOVSS,
 374       UNPCKL,
 375       UNPCKH,
 376       VPERMILPV,
 377       VPERMILPI,
 378       VPERMV,
 379       VPERMV3,
 380       VPERMIV3,
 381       VPERMI,
 382       VPERM2X128,
 383       //Fix Up Special Packed Float32/64 values
 384       VFIXUPIMM,
 385       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 386       VRANGE,
 387       // Broadcast scalar to vector
 388       VBROADCAST,
 389       // Broadcast subvector to vector
 390       SUBV_BROADCAST,
 391       // Insert/Extract vector element
 392       VINSERT,
 393       VEXTRACT,
 394
 395       // Vector multiply packed unsigned doubleword integers
 396       PMULUDQ,
 397       // Vector multiply packed signed doubleword integers
 398       PMULDQ,
 399
 400       // FMA nodes
 401       FMADD,
 402       FNMADD,
 403       FMSUB,
 404       FNMSUB,
 405       FMADDSUB,
 406       FMSUBADD,
 407       // FMA with rounding mode
 408       FMADD_RND,
 409       FNMADD_RND,
 410       FMSUB_RND,
 411       FNMSUB_RND,
 412       FMADDSUB_RND,
 413       FMSUBADD_RND,
 414       RNDSCALE,
 415
 416       // Compress and expand
 417       COMPRESS,
 418       EXPAND,
 419
 420       // Save xmm argument registers to the stack, according to %al. An operator
 421       // is needed so that this can be expanded with control flow.
 422       VASTART_SAVE_XMM_REGS,
 423
 424       // Windows's _chkstk call to do stack probing.
 425       WIN_ALLOCA,
 426
 427       // For allocating variable amounts of stack space when using
 428       // segmented stacks. Check if the current stacklet has enough space, and
 429       // falls back to heap allocation if not.
 430       SEG_ALLOCA,
 431
 432       // Windows's _ftol2 runtime routine to do fptoui.
 433       WIN_FTOL,
 434
 435       // Memory barrier
 436       MEMBARRIER,
 437       MFENCE,
 438       SFENCE,
 439       LFENCE,
 440
 441       // Store FP status word into i16 register.
 442       FNSTSW16r,
 443
 444       // Store contents of %ah into %eflags.
 445       SAHF,
 446
 447       // Get a random integer and indicate whether it is valid in CF.
 448       RDRAND,
 449
 450       // Get a NIST SP800-90B & C compliant random integer and
 451       // indicate whether it is valid in CF.
 452       RDSEED,
 453
 454       PCMPISTRI,
 455       PCMPESTRI,
 456
 457       // Test if in transactional execution.
 458       XTEST,
 459
 460       // ERI instructions
 461       RSQRT28, RCP28, EXP2,
 462
 463       // Compare and swap.
 464       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 465       LCMPXCHG8_DAG,
 466       LCMPXCHG16_DAG,
 467
 468       // Load, scalar_to_vector, and zero extend.
 469       VZEXT_LOAD,
 470
 471       // Store FP control world into i16 memory.
 472       FNSTCW16m,
 473
 474       /// This instruction implements FP_TO_SINT with the
 475       /// integer destination in memory and a FP reg source.  This corresponds
 476       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 477       /// has two inputs (token chain and address) and two outputs (int value
 478       /// and token chain).
 479       FP_TO_INT16_IN_MEM,
 480       FP_TO_INT32_IN_MEM,
 481       FP_TO_INT64_IN_MEM,
 482
 483       /// This instruction implements SINT_TO_FP with the
 484       /// integer source in memory and FP reg result.  This corresponds to the
 485       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 486       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 487       /// also produces a flag).
 488       FILD,
 489       FILD_FLAG,
 490
 491       /// This instruction implements an extending load to FP stack slots.
 492       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 493       /// operand, ptr to load from, and a ValueType node indicating the type
 494       /// to load to.
 495       FLD,
 496
 497       /// This instruction implements a truncating store to FP stack
 498       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 499       /// chain operand, value to store, address, and a ValueType to store it
 500       /// as.
 501       FST,
 502
 503       /// This instruction grabs the address of the next argument
 504       /// from a va_list. (reads and modifies the va_list in memory)
 505       VAARG_64
 506
 507       // WARNING: Do not add anything in the end unless you want the node to
 508       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 509       // thought as target memory ops!
 510     };
 511   }
 512
 513   /// Define some predicates that are used for node matching.
 514   namespace X86 {
 515     /// Return true if the specified
 516     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 517     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 518     bool isVEXTRACT128Index(SDNode *N);
 519
 520     /// Return true if the specified
 521     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 522     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 523     bool isVINSERT128Index(SDNode *N);
 524
 525     /// Return true if the specified
 526     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 527     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 528     bool isVEXTRACT256Index(SDNode *N);
 529
 530     /// Return true if the specified
 531     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 532     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 533     bool isVINSERT256Index(SDNode *N);
 534
 535     /// Return the appropriate
 536     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 537     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 538     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 539
 540     /// Return the appropriate
 541     /// immediate to insert at the specified INSERT_SUBVECTOR index
 542     /// with VINSERTF128, VINSERT128 instructions.
 543     unsigned getInsertVINSERT128Immediate(SDNode *N);
 544
 545     /// Return the appropriate
 546     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 547     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 548     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 549
 550     /// Return the appropriate
 551     /// immediate to insert at the specified INSERT_SUBVECTOR index
 552     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 553     unsigned getInsertVINSERT256Immediate(SDNode *N);
 554
 555     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 556     bool isZeroNode(SDValue Elt);
 557
 558     /// Returns true of the given offset can be
 559     /// fit into displacement field of the instruction.
 560     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 561                                       bool hasSymbolicDisplacement = true);
 562
 563
 564     /// Determines whether the callee is required to pop its
 565     /// own arguments. Callee pop is necessary to support tail calls.
 566     bool isCalleePop(CallingConv::ID CallingConv,
 567                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 568
 569     /// AVX512 static rounding constants.  These need to match the values in
 570     /// avx512fintrin.h.
 571     enum STATIC_ROUNDING {
 572       TO_NEAREST_INT = 0,
 573       TO_NEG_INF = 1,
 574       TO_POS_INF = 2,
 575       TO_ZERO = 3,
 576       CUR_DIRECTION = 4
 577     };
 578   }
 579
 580   //===--------------------------------------------------------------------===//
 581   //  X86 Implementation of the TargetLowering interface
 582   class X86TargetLowering final : public TargetLowering {
 583   public:
 584     explicit X86TargetLowering(const X86TargetMachine &TM,
 585                                const X86Subtarget &STI);
 586
 587     unsigned getJumpTableEncoding() const override;
 588     bool useSoftFloat() const override;
 589
 590     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 591
 592     const MCExpr *
 593     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 594                               const MachineBasicBlock *MBB, unsigned uid,
 595                               MCContext &Ctx) const override;
 596
 597     /// Returns relocation base for the given PIC jumptable.
 598     SDValue getPICJumpTableRelocBase(SDValue Table,
 599                                      SelectionDAG &DAG) const override;
 600     const MCExpr *
 601     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 602                                  unsigned JTI, MCContext &Ctx) const override;
 603
 604     /// Return the desired alignment for ByVal aggregate
 605     /// function arguments in the caller parameter area. For X86, aggregates
 606     /// that contains are placed at 16-byte boundaries while the rest are at
 607     /// 4-byte boundaries.
 608     unsigned getByValTypeAlignment(Type *Ty) const override;
 609
 610     /// Returns the target specific optimal type for load
 611     /// and store operations as a result of memset, memcpy, and memmove
 612     /// lowering. If DstAlign is zero that means it's safe to destination
 613     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 614     /// means there isn't a need to check it against alignment requirement,
 615     /// probably because the source does not need to be loaded. If 'IsMemset' is
 616     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 617     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 618     /// source is constant so it does not need to be loaded.
 619     /// It returns EVT::Other if the type should be determined using generic
 620     /// target-independent logic.
 621     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 622                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 623                             MachineFunction &MF) const override;
 624
 625     /// Returns true if it's safe to use load / store of the
 626     /// specified type to expand memcpy / memset inline. This is mostly true
 627     /// for all types except for some special cases. For example, on X86
 628     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 629     /// also does type conversion. Note the specified type doesn't have to be
 630     /// legal as the hook is used before type legalization.
 631     bool isSafeMemOpType(MVT VT) const override;
 632
 633     /// Returns true if the target allows
 634     /// unaligned memory accesses. of the specified type. Returns whether it
 635     /// is "fast" by reference in the second argument.
 636     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 637                                        bool *Fast) const override;
 638
 639     /// Provide custom lowering hooks for some operations.
 640     ///
 641     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 642
 643     /// Replace the results of node with an illegal result
 644     /// type with new values built out of custom code.
 645     ///
 646     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 647                             SelectionDAG &DAG) const override;
 648
 649
 650     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 651
 652     /// Return true if the target has native support for
 653     /// the specified value type and it is 'desirable' to use the type for the
 654     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 655     /// instruction encodings are longer and some i16 instructions are slow.
 656     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 657
 658     /// Return true if the target has native support for the
 659     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 660     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 661     /// and some i16 instructions are slow.
 662     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 663
 664     MachineBasicBlock *
 665       EmitInstrWithCustomInserter(MachineInstr *MI,
 666                                   MachineBasicBlock *MBB) const override;
 667
 668
 669     /// This method returns the name of a target specific DAG node.
 670     const char *getTargetNodeName(unsigned Opcode) const override;
 671
 672     bool isCheapToSpeculateCttz() const override;
 673
 674     bool isCheapToSpeculateCtlz() const override;
 675
 676     /// Return the value type to use for ISD::SETCC.
 677     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 678
 679     /// Determine which of the bits specified in Mask are known to be either
 680     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 681     void computeKnownBitsForTargetNode(const SDValue Op,
 682                                        APInt &KnownZero,
 683                                        APInt &KnownOne,
 684                                        const SelectionDAG &DAG,
 685                                        unsigned Depth = 0) const override;
 686
 687     /// Determine the number of bits in the operation that are sign bits.
 688     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 689                                              const SelectionDAG &DAG,
 690                                              unsigned Depth) const override;
 691
 692     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 693                         int64_t &Offset) const override;
 694
 695     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 696
 697     bool ExpandInlineAsm(CallInst *CI) const override;
 698
 699     ConstraintType
 700       getConstraintType(const std::string &Constraint) const override;
 701
 702     /// Examine constraint string and operand type and determine a weight value.
 703     /// The operand object must already have been set up with the operand type.
 704     ConstraintWeight
 705       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 706                                      const char *constraint) const override;
 707
 708     const char *LowerXConstraint(EVT ConstraintVT) const override;
 709
 710     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 711     /// add anything to Ops. If hasMemory is true it means one of the asm
 712     /// constraint of the inline asm instruction being processed is 'm'.
 713     void LowerAsmOperandForConstraint(SDValue Op,
 714                                       std::string &Constraint,
 715                                       std::vector<SDValue> &Ops,
 716                                       SelectionDAG &DAG) const override;
 717
 718     unsigned getInlineAsmMemConstraint(
 719         const std::string &ConstraintCode) const override {
 720       if (ConstraintCode == "i")
 721         return InlineAsm::Constraint_i;
 722       else if (ConstraintCode == "o")
 723         return InlineAsm::Constraint_o;
 724       else if (ConstraintCode == "v")
 725         return InlineAsm::Constraint_v;
 726       else if (ConstraintCode == "X")
 727         return InlineAsm::Constraint_X;
 728       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 729     }
 730
 731     /// Given a physical register constraint
 732     /// (e.g. {edx}), return the register number and the register class for the
 733     /// register.  This should only be used for C_Register constraints.  On
 734     /// error, this returns a register number of 0.
 735     std::pair<unsigned, const TargetRegisterClass *>
 736     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 737                                  const std::string &Constraint,
 738                                  MVT VT) const override;
 739
 740     /// Return true if the addressing mode represented
 741     /// by AM is legal for this target, for a load/store of the specified type.
 742     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty,
 743                                unsigned AS) const override;
 744
 745     /// Return true if the specified immediate is legal
 746     /// icmp immediate, that is the target has icmp instructions which can
 747     /// compare a register against the immediate without having to materialize
 748     /// the immediate into a register.
 749     bool isLegalICmpImmediate(int64_t Imm) const override;
 750
 751     /// Return true if the specified immediate is legal
 752     /// add immediate, that is the target has add instructions which can
 753     /// add a register and the immediate without having to materialize
 754     /// the immediate into a register.
 755     bool isLegalAddImmediate(int64_t Imm) const override;
 756
 757     /// \brief Return the cost of the scaling factor used in the addressing
 758     /// mode represented by AM for this target, for a load/store
 759     /// of the specified type.
 760     /// If the AM is supported, the return value must be >= 0.
 761     /// If the AM is not supported, it returns a negative value.
 762     int getScalingFactorCost(const AddrMode &AM, Type *Ty,
 763                              unsigned AS) const override;
 764
 765     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 766
 767     /// Return true if it's free to truncate a value of
 768     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 769     /// register EAX to i16 by referencing its sub-register AX.
 770     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 771     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 772
 773     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 774
 775     /// Return true if any actual instruction that defines a
 776     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 777     /// register. This does not necessarily include registers defined in
 778     /// unknown ways, such as incoming arguments, or copies from unknown
 779     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 780     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 781     /// all instructions that define 32-bit values implicit zero-extend the
 782     /// result out to 64 bits.
 783     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 784     bool isZExtFree(EVT VT1, EVT VT2) const override;
 785     bool isZExtFree(SDValue Val, EVT VT2) const override;
 786
 787     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 788     /// extend node) is profitable.
 789     bool isVectorLoadExtDesirable(SDValue) const override;
 790
 791     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 792     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 793     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 794     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 795
 796     /// Return true if it's profitable to narrow
 797     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 798     /// from i32 to i8 but not from i32 to i16.
 799     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 800
 801     /// Returns true if the target can instruction select the
 802     /// specified FP immediate natively. If false, the legalizer will
 803     /// materialize the FP immediate as a load from a constant pool.
 804     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 805
 806     /// Targets can use this to indicate that they only support *some*
 807     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 808     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 809     /// be legal.
 810     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 811                             EVT VT) const override;
 812
 813     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 814     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 815     /// replace a VAND with a constant pool entry.
 816     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 817                                 EVT VT) const override;
 818
 819     /// If true, then instruction selection should
 820     /// seek to shrink the FP constant of the specified type to a smaller type
 821     /// in order to save space and / or reduce runtime.
 822     bool ShouldShrinkFPConstant(EVT VT) const override {
 823       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 824       // expensive than a straight movsd. On the other hand, it's important to
 825       // shrink long double fp constant since fldt is very slow.
 826       return !X86ScalarSSEf64 || VT == MVT::f80;
 827     }
 828
 829     /// Return true if we believe it is correct and profitable to reduce the
 830     /// load node to a smaller type.
 831     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 832                                EVT NewVT) const override;
 833
 834     /// Return true if the specified scalar FP type is computed in an SSE
 835     /// register, not on the X87 floating point stack.
 836     bool isScalarFPTypeInSSEReg(EVT VT) const {
 837       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 838       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 839     }
 840
 841     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 842     bool isTargetFTOL() const;
 843
 844     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 845     /// given type.
 846     bool isIntegerTypeFTOL(EVT VT) const {
 847       return isTargetFTOL() && VT == MVT::i64;
 848     }
 849
 850     /// \brief Returns true if it is beneficial to convert a load of a constant
 851     /// to just the constant itself.
 852     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 853                                            Type *Ty) const override;
 854
 855     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 856     /// with this index.
 857     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 858
 859     /// Intel processors have a unified instruction and data cache
 860     const char * getClearCacheBuiltinName() const override {
 861       return nullptr; // nothing to do, move along.
 862     }
 863
 864     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 865
 866     /// This method returns a target specific FastISel object,
 867     /// or null if the target does not support "fast" ISel.
 868     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 869                              const TargetLibraryInfo *libInfo) const override;
 870
 871     /// Return true if the target stores stack protector cookies at a fixed
 872     /// offset in some non-standard address space, and populates the address
 873     /// space and offset as appropriate.
 874     bool getStackCookieLocation(unsigned &AddressSpace,
 875                                 unsigned &Offset) const override;
 876
 877     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 878                       SelectionDAG &DAG) const;
 879
 880     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 881
 882     bool useLoadStackGuardNode() const override;
 883     /// \brief Customize the preferred legalization strategy for certain types.
 884     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 885
 886   protected:
 887     std::pair<const TargetRegisterClass *, uint8_t>
 888     findRepresentativeClass(const TargetRegisterInfo *TRI,
 889                             MVT VT) const override;
 890
 891   private:
 892     /// Keep a pointer to the X86Subtarget around so that we can
 893     /// make the right decision when generating code for different targets.
 894     const X86Subtarget *Subtarget;
 895     const DataLayout *TD;
 896
 897     /// Select between SSE or x87 floating point ops.
 898     /// When SSE is available, use it for f32 operations.
 899     /// When SSE2 is available, use it for f64 operations.
 900     bool X86ScalarSSEf32;
 901     bool X86ScalarSSEf64;
 902
 903     /// A list of legal FP immediates.
 904     std::vector<APFloat> LegalFPImmediates;
 905
 906     /// Indicate that this x86 target can instruction
 907     /// select the specified FP immediate natively.
 908     void addLegalFPImmediate(const APFloat& Imm) {
 909       LegalFPImmediates.push_back(Imm);
 910     }
 911
 912     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 913                             CallingConv::ID CallConv, bool isVarArg,
 914                             const SmallVectorImpl<ISD::InputArg> &Ins,
 915                             SDLoc dl, SelectionDAG &DAG,
 916                             SmallVectorImpl<SDValue> &InVals) const;
 917     SDValue LowerMemArgument(SDValue Chain,
 918                              CallingConv::ID CallConv,
 919                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 920                              SDLoc dl, SelectionDAG &DAG,
 921                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 922                               unsigned i) const;
 923     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 924                              SDLoc dl, SelectionDAG &DAG,
 925                              const CCValAssign &VA,
 926                              ISD::ArgFlagsTy Flags) const;
 927
 928     // Call lowering helpers.
 929
 930     /// Check whether the call is eligible for tail call optimization. Targets
 931     /// that want to do tail call optimization should implement this function.
 932     bool IsEligibleForTailCallOptimization(SDValue Callee,
 933                                            CallingConv::ID CalleeCC,
 934                                            bool isVarArg,
 935                                            bool isCalleeStructRet,
 936                                            bool isCallerStructRet,
 937                                            Type *RetTy,
 938                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 939                                     const SmallVectorImpl<SDValue> &OutVals,
 940                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 941                                            SelectionDAG& DAG) const;
 942     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 943     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 944                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 945                                 int FPDiff, SDLoc dl) const;
 946
 947     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 948                                          SelectionDAG &DAG) const;
 949
 950     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 951                                                bool isSigned,
 952                                                bool isReplace) const;
 953
 954     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 961
 962     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 963     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 964     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 965     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 966                                int64_t Offset, SelectionDAG &DAG) const;
 967     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 973     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 974     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 978     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 979                       SDLoc dl, SelectionDAG &DAG) const;
 980     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
 999
1000     SDValue
1001       LowerFormalArguments(SDValue Chain,
1002                            CallingConv::ID CallConv, bool isVarArg,
1003                            const SmallVectorImpl<ISD::InputArg> &Ins,
1004                            SDLoc dl, SelectionDAG &DAG,
1005                            SmallVectorImpl<SDValue> &InVals) const override;
1006     SDValue LowerCall(CallLoweringInfo &CLI,
1007                       SmallVectorImpl<SDValue> &InVals) const override;
1008
1009     SDValue LowerReturn(SDValue Chain,
1010                         CallingConv::ID CallConv, bool isVarArg,
1011                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1012                         const SmallVectorImpl<SDValue> &OutVals,
1013                         SDLoc dl, SelectionDAG &DAG) const override;
1014
1015     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1016
1017     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1018
1019     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1020                                  ISD::NodeType ExtendKind) const override;
1021
1022     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1023                         bool isVarArg,
1024                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1025                         LLVMContext &Context) const override;
1026
1027     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1028
1029     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1030     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1031     TargetLoweringBase::AtomicRMWExpansionKind
1032     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1033
1034     LoadInst *
1035     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1036
1037     bool needsCmpXchgNb(const Type *MemType) const;
1038
1039     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1040     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1041     /// expand, the associated machine basic block, and the associated X86
1042     /// opcodes for reg/reg.
1043     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1044                                            MachineBasicBlock *MBB) const;
1045
1046     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1047     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1048     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1049                                                MachineBasicBlock *MBB) const;
1050
1051     // Utility function to emit the low-level va_arg code for X86-64.
1052     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1053                        MachineInstr *MI,
1054                        MachineBasicBlock *MBB) const;
1055
1056     /// Utility function to emit the xmm reg save portion of va_start.
1057     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1058                                                    MachineInstr *BInstr,
1059                                                    MachineBasicBlock *BB) const;
1060
1061     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1062                                          MachineBasicBlock *BB) const;
1063
1064     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1065                                               MachineBasicBlock *BB) const;
1066
1067     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1068                                             MachineBasicBlock *BB) const;
1069
1070     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1071                                           MachineBasicBlock *BB) const;
1072
1073     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1074                                           MachineBasicBlock *BB) const;
1075
1076     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1077                                         MachineBasicBlock *MBB) const;
1078
1079     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1080                                          MachineBasicBlock *MBB) const;
1081
1082     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1083                                      MachineBasicBlock *MBB) const;
1084
1085     /// Emit nodes that will be selected as "test Op0,Op0", or something
1086     /// equivalent, for use with the given x86 condition code.
1087     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1088                      SelectionDAG &DAG) const;
1089
1090     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1091     /// equivalent, for use with the given x86 condition code.
1092     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1093                     SelectionDAG &DAG) const;
1094
1095     /// Convert a comparison if required by the subtarget.
1096     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1097
1098     /// Use rsqrt* to speed up sqrt calculations.
1099     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1100                              unsigned &RefinementSteps,
1101                              bool &UseOneConstNR) const override;
1102
1103     /// Use rcp* to speed up fdiv calculations.
1104     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1105                              unsigned &RefinementSteps) const override;
1106
1107     /// Reassociate floating point divisions into multiply by reciprocal.
1108     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1109   };
1110
1111   namespace X86 {
1112     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1113                              const TargetLibraryInfo *libInfo);
1114   }
1115 }
1116
1117 #endif    // X86ISELLOWERING_H