lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// MMX_MOVW2D - Copies a GPR into the low 32-bit word of a MMX vector
 162       /// and zero out the high word.
 163       MMX_MOVW2D,
 164
 165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRB.
 167       PEXTRB,
 168
 169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRW.
 171       PEXTRW,
 172
 173       /// INSERTPS - Insert any element of a 4 x float vector into any element
 174       /// of a destination 4 x floatvector.
 175       INSERTPS,
 176
 177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRB.
 179       PINSRB,
 180
 181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRW.
 183       PINSRW, MMX_PINSRW,
 184
 185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 186       PSHUFB,
 187
 188       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// PSIGN - Copy integer sign.
 192       PSIGN,
 193
 194       /// BLENDI - Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// SHRUNKBLEND - Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// ADDSUB - Combined add and sub on an FP vector.
 203       ADDSUB,
 204       //  FADD, FSUB, FMUL, FDIV, FMIN, FMAX - FP vector ops with rounding mode.
 205       FADD_RND,
 206       FSUB_RND,
 207       FMUL_RND,
 208       FDIV_RND,
 209
 210       // SUBUS - Integer sub with unsigned saturation.
 211       SUBUS,
 212
 213       /// HADD - Integer horizontal add.
 214       HADD,
 215
 216       /// HSUB - Integer horizontal sub.
 217       HSUB,
 218
 219       /// FHADD - Floating point horizontal add.
 220       FHADD,
 221
 222       /// FHSUB - Floating point horizontal sub.
 223       FHSUB,
 224
 225       /// UMAX, UMIN - Unsigned integer max and min.
 226       UMAX, UMIN,
 227
 228       /// SMAX, SMIN - Signed integer max and min.
 229       SMAX, SMIN,
 230
 231       /// FMAX, FMIN - Floating point max and min.
 232       ///
 233       FMAX, FMIN,
 234
 235       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 236       FMAXC, FMINC,
 237
 238       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 239       /// approximation.  Note that these typically require refinement
 240       /// in order to obtain suitable precision.
 241       FRSQRT, FRCP,
 242
 243       // TLSADDR - Thread Local Storage.
 244       TLSADDR,
 245
 246       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 247       // of the TLS block for the current module.
 248       TLSBASEADDR,
 249
 250       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 251       // thunk at the address from an earlier relocation.
 252       TLSCALL,
 253
 254       // EH_RETURN - Exception Handling helpers.
 255       EH_RETURN,
 256
 257       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 258       EH_SJLJ_SETJMP,
 259
 260       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 261       EH_SJLJ_LONGJMP,
 262
 263       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 264       /// the list of operands.
 265       TC_RETURN,
 266
 267       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 268       VZEXT_MOVL,
 269
 270       // VZEXT - Vector integer zero-extend.
 271       VZEXT,
 272
 273       // VSEXT - Vector integer signed-extend.
 274       VSEXT,
 275
 276       // VTRUNC - Vector integer truncate.
 277       VTRUNC,
 278
 279       // VTRUNC - Vector integer truncate with mask.
 280       VTRUNCM,
 281
 282       // VFPEXT - Vector FP extend.
 283       VFPEXT,
 284
 285       // VFPROUND - Vector FP round.
 286       VFPROUND,
 287
 288       // VSHL, VSRL - 128-bit vector logical left / right shift
 289       VSHLDQ, VSRLDQ,
 290
 291       // VSHL, VSRL, VSRA - Vector shift elements
 292       VSHL, VSRL, VSRA,
 293
 294       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 295       VSHLI, VSRLI, VSRAI,
 296
 297       // CMPP - Vector packed double/float comparison.
 298       CMPP,
 299
 300       // PCMP* - Vector integer comparisons.
 301       PCMPEQ, PCMPGT,
 302       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 303       PCMPEQM, PCMPGTM,
 304
 305       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 306       /// integer signed and unsigned data types.
 307       CMPM,
 308       CMPMU,
 309
 310       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 311       ADD, SUB, ADC, SBB, SMUL,
 312       INC, DEC, OR, XOR, AND,
 313
 314       BEXTR,  // BEXTR - Bit field extract
 315
 316       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 317
 318       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 319       SMUL8, UMUL8,
 320
 321       // 8-bit divrem that zero-extend the high result (AH).
 322       UDIVREM8_ZEXT_HREG,
 323       SDIVREM8_SEXT_HREG,
 324
 325       // MUL_IMM - X86 specific multiply by immediate.
 326       MUL_IMM,
 327
 328       // PTEST - Vector bitwise comparisons.
 329       PTEST,
 330
 331       // TESTP - Vector packed fp sign bitwise comparisons.
 332       TESTP,
 333
 334       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 335       TESTM,
 336       TESTNM,
 337
 338       // OR/AND test for masks
 339       KORTEST,
 340
 341       // Several flavors of instructions with vector shuffle behaviors.
 342       PACKSS,
 343       PACKUS,
 344       // Intra-lane alignr
 345       PALIGNR,
 346       // AVX512 inter-lane alignr
 347       VALIGN,
 348       PSHUFD,
 349       PSHUFHW,
 350       PSHUFLW,
 351       SHUFP,
 352       MOVDDUP,
 353       MOVSHDUP,
 354       MOVSLDUP,
 355       MOVLHPS,
 356       MOVLHPD,
 357       MOVHLPS,
 358       MOVLPS,
 359       MOVLPD,
 360       MOVSD,
 361       MOVSS,
 362       UNPCKL,
 363       UNPCKH,
 364       VPERMILPV,
 365       VPERMILPI,
 366       VPERMV,
 367       VPERMV3,
 368       VPERMIV3,
 369       VPERMI,
 370       VPERM2X128,
 371       VBROADCAST,
 372       // masked broadcast
 373       VBROADCASTM,
 374       // Insert/Extract vector element
 375       VINSERT,
 376       VEXTRACT,
 377
 378       // Vector multiply packed unsigned doubleword integers
 379       PMULUDQ,
 380       // Vector multiply packed signed doubleword integers
 381       PMULDQ,
 382
 383       // FMA nodes
 384       FMADD,
 385       FNMADD,
 386       FMSUB,
 387       FNMSUB,
 388       FMADDSUB,
 389       FMSUBADD,
 390       // FMA with rounding mode
 391       FMADD_RND,
 392       FNMADD_RND,
 393       FMSUB_RND,
 394       FNMSUB_RND,
 395       FMADDSUB_RND,
 396       FMSUBADD_RND,
 397       RNDSCALE,
 398
 399       // Compress and expand
 400       COMPRESS,
 401       EXPAND,
 402
 403       // Save xmm argument registers to the stack, according to %al. An operator
 404       // is needed so that this can be expanded with control flow.
 405       VASTART_SAVE_XMM_REGS,
 406
 407       // Windows's _chkstk call to do stack probing.
 408       WIN_ALLOCA,
 409
 410       // For allocating variable amounts of stack space when using
 411       // segmented stacks. Check if the current stacklet has enough space, and
 412       // falls back to heap allocation if not.
 413       SEG_ALLOCA,
 414
 415       // Windows's _ftol2 runtime routine to do fptoui.
 416       WIN_FTOL,
 417
 418       // Memory barrier
 419       MEMBARRIER,
 420       MFENCE,
 421       SFENCE,
 422       LFENCE,
 423
 424       // Store FP status word into i16 register.
 425       FNSTSW16r,
 426
 427       // Store contents of %ah into %eflags.
 428       SAHF,
 429
 430       // Get a random integer and indicate whether it is valid in CF.
 431       RDRAND,
 432
 433       // Get a NIST SP800-90B & C compliant random integer and
 434       // indicate whether it is valid in CF.
 435       RDSEED,
 436
 437       PCMPISTRI,
 438       PCMPESTRI,
 439
 440       // Test if in transactional execution.
 441       XTEST,
 442
 443       // ERI instructions
 444       RSQRT28, RCP28, EXP2,
 445
 446       // Compare and swap.
 447       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 448       LCMPXCHG8_DAG,
 449       LCMPXCHG16_DAG,
 450
 451       // Load, scalar_to_vector, and zero extend.
 452       VZEXT_LOAD,
 453
 454       // Store FP control world into i16 memory.
 455       FNSTCW16m,
 456
 457       /// This instruction implements FP_TO_SINT with the
 458       /// integer destination in memory and a FP reg source.  This corresponds
 459       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 460       /// has two inputs (token chain and address) and two outputs (int value
 461       /// and token chain).
 462       FP_TO_INT16_IN_MEM,
 463       FP_TO_INT32_IN_MEM,
 464       FP_TO_INT64_IN_MEM,
 465
 466       /// This instruction implements SINT_TO_FP with the
 467       /// integer source in memory and FP reg result.  This corresponds to the
 468       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 469       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 470       /// also produces a flag).
 471       FILD,
 472       FILD_FLAG,
 473
 474       /// This instruction implements an extending load to FP stack slots.
 475       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 476       /// operand, ptr to load from, and a ValueType node indicating the type
 477       /// to load to.
 478       FLD,
 479
 480       /// This instruction implements a truncating store to FP stack
 481       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 482       /// chain operand, value to store, address, and a ValueType to store it
 483       /// as.
 484       FST,
 485
 486       /// This instruction grabs the address of the next argument
 487       /// from a va_list. (reads and modifies the va_list in memory)
 488       VAARG_64
 489
 490       // WARNING: Do not add anything in the end unless you want the node to
 491       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 492       // thought as target memory ops!
 493     };
 494   }
 495
 496   /// Define some predicates that are used for node matching.
 497   namespace X86 {
 498     /// Return true if the specified
 499     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 500     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 501     bool isVEXTRACT128Index(SDNode *N);
 502
 503     /// Return true if the specified
 504     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 505     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 506     bool isVINSERT128Index(SDNode *N);
 507
 508     /// Return true if the specified
 509     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 510     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 511     bool isVEXTRACT256Index(SDNode *N);
 512
 513     /// Return true if the specified
 514     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 515     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 516     bool isVINSERT256Index(SDNode *N);
 517
 518     /// Return the appropriate
 519     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 520     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 521     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 522
 523     /// Return the appropriate
 524     /// immediate to insert at the specified INSERT_SUBVECTOR index
 525     /// with VINSERTF128, VINSERT128 instructions.
 526     unsigned getInsertVINSERT128Immediate(SDNode *N);
 527
 528     /// Return the appropriate
 529     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 530     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 531     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 532
 533     /// Return the appropriate
 534     /// immediate to insert at the specified INSERT_SUBVECTOR index
 535     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 536     unsigned getInsertVINSERT256Immediate(SDNode *N);
 537
 538     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 539     bool isZeroNode(SDValue Elt);
 540
 541     /// Returns true of the given offset can be
 542     /// fit into displacement field of the instruction.
 543     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 544                                       bool hasSymbolicDisplacement = true);
 545
 546
 547     /// Determines whether the callee is required to pop its
 548     /// own arguments. Callee pop is necessary to support tail calls.
 549     bool isCalleePop(CallingConv::ID CallingConv,
 550                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 551
 552     /// AVX512 static rounding constants.  These need to match the values in
 553     /// avx512fintrin.h.
 554     enum STATIC_ROUNDING {
 555       TO_NEAREST_INT = 0,
 556       TO_NEG_INF = 1,
 557       TO_POS_INF = 2,
 558       TO_ZERO = 3,
 559       CUR_DIRECTION = 4
 560     };
 561   }
 562
 563   //===--------------------------------------------------------------------===//
 564   //  X86 Implementation of the TargetLowering interface
 565   class X86TargetLowering final : public TargetLowering {
 566   public:
 567     explicit X86TargetLowering(const X86TargetMachine &TM,
 568                                const X86Subtarget &STI);
 569
 570     unsigned getJumpTableEncoding() const override;
 571
 572     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 573
 574     const MCExpr *
 575     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 576                               const MachineBasicBlock *MBB, unsigned uid,
 577                               MCContext &Ctx) const override;
 578
 579     /// Returns relocation base for the given PIC jumptable.
 580     SDValue getPICJumpTableRelocBase(SDValue Table,
 581                                      SelectionDAG &DAG) const override;
 582     const MCExpr *
 583     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 584                                  unsigned JTI, MCContext &Ctx) const override;
 585
 586     /// Return the desired alignment for ByVal aggregate
 587     /// function arguments in the caller parameter area. For X86, aggregates
 588     /// that contains are placed at 16-byte boundaries while the rest are at
 589     /// 4-byte boundaries.
 590     unsigned getByValTypeAlignment(Type *Ty) const override;
 591
 592     /// Returns the target specific optimal type for load
 593     /// and store operations as a result of memset, memcpy, and memmove
 594     /// lowering. If DstAlign is zero that means it's safe to destination
 595     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 596     /// means there isn't a need to check it against alignment requirement,
 597     /// probably because the source does not need to be loaded. If 'IsMemset' is
 598     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 599     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 600     /// source is constant so it does not need to be loaded.
 601     /// It returns EVT::Other if the type should be determined using generic
 602     /// target-independent logic.
 603     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 604                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 605                             MachineFunction &MF) const override;
 606
 607     /// Returns true if it's safe to use load / store of the
 608     /// specified type to expand memcpy / memset inline. This is mostly true
 609     /// for all types except for some special cases. For example, on X86
 610     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 611     /// also does type conversion. Note the specified type doesn't have to be
 612     /// legal as the hook is used before type legalization.
 613     bool isSafeMemOpType(MVT VT) const override;
 614
 615     /// Returns true if the target allows
 616     /// unaligned memory accesses. of the specified type. Returns whether it
 617     /// is "fast" by reference in the second argument.
 618     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 619                                        bool *Fast) const override;
 620
 621     /// Provide custom lowering hooks for some operations.
 622     ///
 623     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 624
 625     /// Replace the results of node with an illegal result
 626     /// type with new values built out of custom code.
 627     ///
 628     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 629                             SelectionDAG &DAG) const override;
 630
 631
 632     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 633
 634     /// Return true if the target has native support for
 635     /// the specified value type and it is 'desirable' to use the type for the
 636     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 637     /// instruction encodings are longer and some i16 instructions are slow.
 638     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 639
 640     /// Return true if the target has native support for the
 641     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 642     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 643     /// and some i16 instructions are slow.
 644     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 645
 646     MachineBasicBlock *
 647       EmitInstrWithCustomInserter(MachineInstr *MI,
 648                                   MachineBasicBlock *MBB) const override;
 649
 650
 651     /// This method returns the name of a target specific DAG node.
 652     const char *getTargetNodeName(unsigned Opcode) const override;
 653
 654     bool isCheapToSpeculateCttz() const override;
 655
 656     bool isCheapToSpeculateCtlz() const override;
 657
 658     /// Return the value type to use for ISD::SETCC.
 659     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 660
 661     /// Determine which of the bits specified in Mask are known to be either
 662     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 663     void computeKnownBitsForTargetNode(const SDValue Op,
 664                                        APInt &KnownZero,
 665                                        APInt &KnownOne,
 666                                        const SelectionDAG &DAG,
 667                                        unsigned Depth = 0) const override;
 668
 669     /// Determine the number of bits in the operation that are sign bits.
 670     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 671                                              const SelectionDAG &DAG,
 672                                              unsigned Depth) const override;
 673
 674     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 675                         int64_t &Offset) const override;
 676
 677     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 678
 679     bool ExpandInlineAsm(CallInst *CI) const override;
 680
 681     ConstraintType
 682       getConstraintType(const std::string &Constraint) const override;
 683
 684     /// Examine constraint string and operand type and determine a weight value.
 685     /// The operand object must already have been set up with the operand type.
 686     ConstraintWeight
 687       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 688                                      const char *constraint) const override;
 689
 690     const char *LowerXConstraint(EVT ConstraintVT) const override;
 691
 692     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 693     /// add anything to Ops. If hasMemory is true it means one of the asm
 694     /// constraint of the inline asm instruction being processed is 'm'.
 695     void LowerAsmOperandForConstraint(SDValue Op,
 696                                       std::string &Constraint,
 697                                       std::vector<SDValue> &Ops,
 698                                       SelectionDAG &DAG) const override;
 699
 700     /// Given a physical register constraint
 701     /// (e.g. {edx}), return the register number and the register class for the
 702     /// register.  This should only be used for C_Register constraints.  On
 703     /// error, this returns a register number of 0.
 704     std::pair<unsigned, const TargetRegisterClass*>
 705       getRegForInlineAsmConstraint(const std::string &Constraint,
 706                                    MVT VT) const override;
 707
 708     /// Return true if the addressing mode represented
 709     /// by AM is legal for this target, for a load/store of the specified type.
 710     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 711
 712     /// Return true if the specified immediate is legal
 713     /// icmp immediate, that is the target has icmp instructions which can
 714     /// compare a register against the immediate without having to materialize
 715     /// the immediate into a register.
 716     bool isLegalICmpImmediate(int64_t Imm) const override;
 717
 718     /// Return true if the specified immediate is legal
 719     /// add immediate, that is the target has add instructions which can
 720     /// add a register and the immediate without having to materialize
 721     /// the immediate into a register.
 722     bool isLegalAddImmediate(int64_t Imm) const override;
 723
 724     /// \brief Return the cost of the scaling factor used in the addressing
 725     /// mode represented by AM for this target, for a load/store
 726     /// of the specified type.
 727     /// If the AM is supported, the return value must be >= 0.
 728     /// If the AM is not supported, it returns a negative value.
 729     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 730
 731     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 732
 733     /// Return true if it's free to truncate a value of
 734     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 735     /// register EAX to i16 by referencing its sub-register AX.
 736     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 737     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 738
 739     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 740
 741     /// Return true if any actual instruction that defines a
 742     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 743     /// register. This does not necessarily include registers defined in
 744     /// unknown ways, such as incoming arguments, or copies from unknown
 745     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 746     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 747     /// all instructions that define 32-bit values implicit zero-extend the
 748     /// result out to 64 bits.
 749     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 750     bool isZExtFree(EVT VT1, EVT VT2) const override;
 751     bool isZExtFree(SDValue Val, EVT VT2) const override;
 752
 753     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 754     /// extend node) is profitable.
 755     bool isVectorLoadExtDesirable(SDValue) const override;
 756
 757     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 758     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 759     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 760     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 761
 762     /// Return true if it's profitable to narrow
 763     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 764     /// from i32 to i8 but not from i32 to i16.
 765     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 766
 767     /// Returns true if the target can instruction select the
 768     /// specified FP immediate natively. If false, the legalizer will
 769     /// materialize the FP immediate as a load from a constant pool.
 770     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 771
 772     /// Targets can use this to indicate that they only support *some*
 773     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 774     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 775     /// be legal.
 776     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 777                             EVT VT) const override;
 778
 779     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 780     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 781     /// replace a VAND with a constant pool entry.
 782     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 783                                 EVT VT) const override;
 784
 785     /// If true, then instruction selection should
 786     /// seek to shrink the FP constant of the specified type to a smaller type
 787     /// in order to save space and / or reduce runtime.
 788     bool ShouldShrinkFPConstant(EVT VT) const override {
 789       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 790       // expensive than a straight movsd. On the other hand, it's important to
 791       // shrink long double fp constant since fldt is very slow.
 792       return !X86ScalarSSEf64 || VT == MVT::f80;
 793     }
 794
 795     /// Return true if we believe it is correct and profitable to reduce the
 796     /// load node to a smaller type.
 797     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 798                                EVT NewVT) const override;
 799
 800     /// Return true if the specified scalar FP type is computed in an SSE
 801     /// register, not on the X87 floating point stack.
 802     bool isScalarFPTypeInSSEReg(EVT VT) const {
 803       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 804       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 805     }
 806
 807     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 808     bool isTargetFTOL() const;
 809
 810     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 811     /// given type.
 812     bool isIntegerTypeFTOL(EVT VT) const {
 813       return isTargetFTOL() && VT == MVT::i64;
 814     }
 815
 816     /// \brief Returns true if it is beneficial to convert a load of a constant
 817     /// to just the constant itself.
 818     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 819                                            Type *Ty) const override;
 820
 821     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 822     /// with this index.
 823     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 824
 825     /// Intel processors have a unified instruction and data cache
 826     const char * getClearCacheBuiltinName() const override {
 827       return nullptr; // nothing to do, move along.
 828     }
 829
 830     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 831
 832     /// This method returns a target specific FastISel object,
 833     /// or null if the target does not support "fast" ISel.
 834     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 835                              const TargetLibraryInfo *libInfo) const override;
 836
 837     /// Return true if the target stores stack protector cookies at a fixed
 838     /// offset in some non-standard address space, and populates the address
 839     /// space and offset as appropriate.
 840     bool getStackCookieLocation(unsigned &AddressSpace,
 841                                 unsigned &Offset) const override;
 842
 843     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 844                       SelectionDAG &DAG) const;
 845
 846     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 847
 848     bool useLoadStackGuardNode() const override;
 849     /// \brief Customize the preferred legalization strategy for certain types.
 850     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 851
 852   protected:
 853     std::pair<const TargetRegisterClass*, uint8_t>
 854     findRepresentativeClass(MVT VT) const override;
 855
 856   private:
 857     /// Keep a pointer to the X86Subtarget around so that we can
 858     /// make the right decision when generating code for different targets.
 859     const X86Subtarget *Subtarget;
 860     const DataLayout *TD;
 861
 862     /// Select between SSE or x87 floating point ops.
 863     /// When SSE is available, use it for f32 operations.
 864     /// When SSE2 is available, use it for f64 operations.
 865     bool X86ScalarSSEf32;
 866     bool X86ScalarSSEf64;
 867
 868     /// A list of legal FP immediates.
 869     std::vector<APFloat> LegalFPImmediates;
 870
 871     /// Indicate that this x86 target can instruction
 872     /// select the specified FP immediate natively.
 873     void addLegalFPImmediate(const APFloat& Imm) {
 874       LegalFPImmediates.push_back(Imm);
 875     }
 876
 877     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 878                             CallingConv::ID CallConv, bool isVarArg,
 879                             const SmallVectorImpl<ISD::InputArg> &Ins,
 880                             SDLoc dl, SelectionDAG &DAG,
 881                             SmallVectorImpl<SDValue> &InVals) const;
 882     SDValue LowerMemArgument(SDValue Chain,
 883                              CallingConv::ID CallConv,
 884                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 885                              SDLoc dl, SelectionDAG &DAG,
 886                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 887                               unsigned i) const;
 888     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 889                              SDLoc dl, SelectionDAG &DAG,
 890                              const CCValAssign &VA,
 891                              ISD::ArgFlagsTy Flags) const;
 892
 893     // Call lowering helpers.
 894
 895     /// Check whether the call is eligible for tail call optimization. Targets
 896     /// that want to do tail call optimization should implement this function.
 897     bool IsEligibleForTailCallOptimization(SDValue Callee,
 898                                            CallingConv::ID CalleeCC,
 899                                            bool isVarArg,
 900                                            bool isCalleeStructRet,
 901                                            bool isCallerStructRet,
 902                                            Type *RetTy,
 903                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 904                                     const SmallVectorImpl<SDValue> &OutVals,
 905                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 906                                            SelectionDAG& DAG) const;
 907     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 908     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 909                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 910                                 int FPDiff, SDLoc dl) const;
 911
 912     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 913                                          SelectionDAG &DAG) const;
 914
 915     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 916                                                bool isSigned,
 917                                                bool isReplace) const;
 918
 919     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 926
 927     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 930     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 931                                int64_t Offset, SelectionDAG &DAG) const;
 932     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 939     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 944                       SDLoc dl, SelectionDAG &DAG) const;
 945     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 949     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 950     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 951     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 952     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 953     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 954     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 962     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 963
 964     SDValue
 965       LowerFormalArguments(SDValue Chain,
 966                            CallingConv::ID CallConv, bool isVarArg,
 967                            const SmallVectorImpl<ISD::InputArg> &Ins,
 968                            SDLoc dl, SelectionDAG &DAG,
 969                            SmallVectorImpl<SDValue> &InVals) const override;
 970     SDValue LowerCall(CallLoweringInfo &CLI,
 971                       SmallVectorImpl<SDValue> &InVals) const override;
 972
 973     SDValue LowerReturn(SDValue Chain,
 974                         CallingConv::ID CallConv, bool isVarArg,
 975                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 976                         const SmallVectorImpl<SDValue> &OutVals,
 977                         SDLoc dl, SelectionDAG &DAG) const override;
 978
 979     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 980
 981     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 982
 983     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 984                                  ISD::NodeType ExtendKind) const override;
 985
 986     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 987                         bool isVarArg,
 988                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 989                         LLVMContext &Context) const override;
 990
 991     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 992
 993     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 994     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 995     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 996
 997     LoadInst *
 998     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 999
1000     bool needsCmpXchgNb(const Type *MemType) const;
1001
1002     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1003     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1004     /// expand, the associated machine basic block, and the associated X86
1005     /// opcodes for reg/reg.
1006     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1007                                            MachineBasicBlock *MBB) const;
1008
1009     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1010     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1011     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1012                                                MachineBasicBlock *MBB) const;
1013
1014     // Utility function to emit the low-level va_arg code for X86-64.
1015     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1016                        MachineInstr *MI,
1017                        MachineBasicBlock *MBB) const;
1018
1019     /// Utility function to emit the xmm reg save portion of va_start.
1020     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1021                                                    MachineInstr *BInstr,
1022                                                    MachineBasicBlock *BB) const;
1023
1024     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1025                                          MachineBasicBlock *BB) const;
1026
1027     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1028                                               MachineBasicBlock *BB) const;
1029
1030     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1031                                             MachineBasicBlock *BB) const;
1032
1033     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1034                                           MachineBasicBlock *BB) const;
1035
1036     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1037                                           MachineBasicBlock *BB) const;
1038
1039     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1040                                         MachineBasicBlock *MBB) const;
1041
1042     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1043                                          MachineBasicBlock *MBB) const;
1044
1045     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1046                                      MachineBasicBlock *MBB) const;
1047
1048     /// Emit nodes that will be selected as "test Op0,Op0", or something
1049     /// equivalent, for use with the given x86 condition code.
1050     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1051                      SelectionDAG &DAG) const;
1052
1053     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1054     /// equivalent, for use with the given x86 condition code.
1055     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1056                     SelectionDAG &DAG) const;
1057
1058     /// Convert a comparison if required by the subtarget.
1059     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1060
1061     /// Use rsqrt* to speed up sqrt calculations.
1062     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1063                              unsigned &RefinementSteps,
1064                              bool &UseOneConstNR) const override;
1065
1066     /// Use rcp* to speed up fdiv calculations.
1067     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1068                              unsigned &RefinementSteps) const override;
1069   };
1070
1071   namespace X86 {
1072     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1073                              const TargetLibraryInfo *libInfo);
1074   }
1075 }
1076
1077 #endif    // X86ISELLOWERING_H