lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25
  26 namespace llvm {
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FSRL - Bitwise logical right shift of floating point values. These
  56       /// corresponds to X86::PSRLDQ.
  57       FSRL,
  58
  59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  60       /// integer source in memory and FP reg result.  This corresponds to the
  61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  63       /// also produces a flag).
  64       FILD,
  65       FILD_FLAG,
  66
  67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  68       /// integer destination in memory and a FP reg source.  This corresponds
  69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  70       /// has two inputs (token chain and address) and two outputs (int value
  71       /// and token chain).
  72       FP_TO_INT16_IN_MEM,
  73       FP_TO_INT32_IN_MEM,
  74       FP_TO_INT64_IN_MEM,
  75
  76       /// FLD - This instruction implements an extending load to FP stack slots.
  77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  78       /// operand, ptr to load from, and a ValueType node indicating the type
  79       /// to load to.
  80       FLD,
  81
  82       /// FST - This instruction implements a truncating store to FP stack
  83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  84       /// chain operand, value to store, address, and a ValueType to store it
  85       /// as.
  86       FST,
  87
  88       /// CALL/TAILCALL - These operations represent an abstract X86 call
  89       /// instruction, which includes a bunch of information.  In particular the
  90       /// operands of these node are:
  91       ///
  92       ///     #0 - The incoming token chain
  93       ///     #1 - The callee
  94       ///     #2 - The number of arg bytes the caller pushes on the stack.
  95       ///     #3 - The number of arg bytes the callee pops off the stack.
  96       ///     #4 - The value to pass in AL/AX/EAX (optional)
  97       ///     #5 - The value to pass in DL/DX/EDX (optional)
  98       ///
  99       /// The result values of these nodes are:
 100       ///
 101       ///     #0 - The outgoing token chain
 102       ///     #1 - The first register result value (optional)
 103       ///     #2 - The second register result value (optional)
 104       ///
 105       /// The CALL vs TAILCALL distinction boils down to whether the callee is
 106       /// known not to modify the caller's stack frame, as is standard with
 107       /// LLVM.
 108       CALL,
 109       TAILCALL,
 110
 111       /// RDTSC_DAG - This operation implements the lowering for
 112       /// readcyclecounter
 113       RDTSC_DAG,
 114
 115       /// X86 compare and logical compare instructions.
 116       CMP, COMI, UCOMI,
 117
 118       /// X86 bit-test instructions.
 119       BT,
 120
 121       /// X86 SetCC. Operand 1 is condition code, and operand 2 is the flag
 122       /// operand produced by a CMP instruction.
 123       SETCC,
 124
 125       /// X86 conditional moves. Operand 1 and operand 2 are the two values
 126       /// to select from (operand 1 is a R/W operand). Operand 3 is the
 127       /// condition code, and operand 4 is the flag operand produced by a CMP
 128       /// or TEST instruction. It also writes a flag result.
 129       CMOV,
 130
 131       /// X86 conditional branches. Operand 1 is the chain operand, operand 2
 132       /// is the block to branch if condition is true, operand 3 is the
 133       /// condition code, and operand 4 is the flag operand produced by a CMP
 134       /// or TEST instruction.
 135       BRCOND,
 136
 137       /// Return with a flag operand. Operand 1 is the chain operand, operand
 138       /// 2 is the number of bytes of stack to pop.
 139       RET_FLAG,
 140
 141       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 142       REP_STOS,
 143
 144       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 145       REP_MOVS,
 146
 147       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 148       /// at function entry, used for PIC code.
 149       GlobalBaseReg,
 150
 151       /// Wrapper - A wrapper node for TargetConstantPool,
 152       /// TargetExternalSymbol, and TargetGlobalAddress.
 153       Wrapper,
 154
 155       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 156       /// relative displacements.
 157       WrapperRIP,
 158
 159       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 160       /// i32, corresponds to X86::PEXTRB.
 161       PEXTRB,
 162
 163       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 164       /// i32, corresponds to X86::PEXTRW.
 165       PEXTRW,
 166
 167       /// INSERTPS - Insert any element of a 4 x float vector into any element
 168       /// of a destination 4 x floatvector.
 169       INSERTPS,
 170
 171       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 172       /// corresponds to X86::PINSRB.
 173       PINSRB,
 174
 175       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 176       /// corresponds to X86::PINSRW.
 177       PINSRW,
 178
 179       /// FMAX, FMIN - Floating point max and min.
 180       ///
 181       FMAX, FMIN,
 182
 183       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 184       /// approximation.  Note that these typically require refinement
 185       /// in order to obtain suitable precision.
 186       FRSQRT, FRCP,
 187
 188       // TLSADDR, THREAThread - Thread Local Storage.
 189       TLSADDR, THREAD_POINTER,
 190
 191       // EH_RETURN - Exception Handling helpers.
 192       EH_RETURN,
 193
 194       /// TC_RETURN - Tail call return.
 195       ///   operand #0 chain
 196       ///   operand #1 callee (register or absolute)
 197       ///   operand #2 stack adjustment
 198       ///   operand #3 optional in flag
 199       TC_RETURN,
 200
 201       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 202       LCMPXCHG_DAG,
 203       LCMPXCHG8_DAG,
 204
 205       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 206       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 207       // Atomic 64-bit binary operations.
 208       ATOMADD64_DAG,
 209       ATOMSUB64_DAG,
 210       ATOMOR64_DAG,
 211       ATOMXOR64_DAG,
 212       ATOMAND64_DAG,
 213       ATOMNAND64_DAG,
 214       ATOMSWAP64_DAG,
 215
 216       // FNSTCW16m - Store FP control world into i16 memory.
 217       FNSTCW16m,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 223       VZEXT_LOAD,
 224
 225       // VSHL, VSRL - Vector logical left / right shift.
 226       VSHL, VSRL,
 227
 228       // CMPPD, CMPPS - Vector double/float comparison.
 229       CMPPD, CMPPS,
 230
 231       // PCMP* - Vector integer comparisons.
 232       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 233       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 234
 235       // ADD, SUB, SMUL, UMUL - Arithmetic operations with overflow/carry
 236       // intrinsics.
 237       ADD, SUB, SMUL, UMUL
 238     };
 239   }
 240
 241   /// Define some predicates that are used for node matching.
 242   namespace X86 {
 243     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 244     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 245     bool isPSHUFDMask(SDNode *N);
 246
 247     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 248     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 249     bool isPSHUFHWMask(SDNode *N);
 250
 251     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 252     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 253     bool isPSHUFLWMask(SDNode *N);
 254
 255     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 256     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 257     bool isSHUFPMask(SDNode *N);
 258
 259     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 260     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 261     bool isMOVHLPSMask(SDNode *N);
 262
 263     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 264     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 265     /// <2, 3, 2, 3>
 266     bool isMOVHLPS_v_undef_Mask(SDNode *N);
 267
 268     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 269     /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
 270     bool isMOVLPMask(SDNode *N);
 271
 272     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 273     /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
 274     /// as well as MOVLHPS.
 275     bool isMOVHPMask(SDNode *N);
 276
 277     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 278     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 279     bool isUNPCKLMask(SDNode *N, bool V2IsSplat = false);
 280
 281     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 282     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 283     bool isUNPCKHMask(SDNode *N, bool V2IsSplat = false);
 284
 285     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 286     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 287     /// <0, 0, 1, 1>
 288     bool isUNPCKL_v_undef_Mask(SDNode *N);
 289
 290     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 291     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 292     /// <2, 2, 3, 3>
 293     bool isUNPCKH_v_undef_Mask(SDNode *N);
 294
 295     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 296     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 297     /// MOVSD, and MOVD, i.e. setting the lowest element.
 298     bool isMOVLMask(SDNode *N);
 299
 300     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 301     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 302     bool isMOVSHDUPMask(SDNode *N);
 303
 304     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 305     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 306     bool isMOVSLDUPMask(SDNode *N);
 307
 308     /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand
 309     /// specifies a splat of a single element.
 310     bool isSplatMask(SDNode *N);
 311
 312     /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
 313     /// specifies a splat of zero element.
 314     bool isSplatLoMask(SDNode *N);
 315
 316     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 317     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 318     bool isMOVDDUPMask(SDNode *N);
 319
 320     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 321     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 322     /// instructions.
 323     unsigned getShuffleSHUFImmediate(SDNode *N);
 324
 325     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 326     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 327     /// instructions.
 328     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 329
 330     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 331     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 332     /// instructions.
 333     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 334   }
 335
 336   //===--------------------------------------------------------------------===//
 337   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 338   class X86TargetLowering : public TargetLowering {
 339     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 340     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 341     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 342     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 343     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 344     int BytesCallerReserves;          // Number of arg bytes caller makes.
 345
 346   public:
 347     explicit X86TargetLowering(X86TargetMachine &TM);
 348
 349     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 350     /// jumptable.
 351     SDValue getPICJumpTableRelocBase(SDValue Table,
 352                                        SelectionDAG &DAG) const;
 353
 354     // Return the number of bytes that a function should pop when it returns (in
 355     // addition to the space used by the return address).
 356     //
 357     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 358
 359     // Return the number of bytes that the caller reserves for arguments passed
 360     // to this function.
 361     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 362
 363     /// getStackPtrReg - Return the stack pointer register we are using: either
 364     /// ESP or RSP.
 365     unsigned getStackPtrReg() const { return X86StackPtr; }
 366
 367     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 368     /// function arguments in the caller parameter area. For X86, aggregates
 369     /// that contains are placed at 16-byte boundaries while the rest are at
 370     /// 4-byte boundaries.
 371     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 372
 373     /// getOptimalMemOpType - Returns the target specific optimal type for load
 374     /// and store operations as a result of memset, memcpy, and memmove
 375     /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 376     /// determining it.
 377     virtual
 378     MVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 379                             bool isSrcConst, bool isSrcStr) const;
 380
 381     /// LowerOperation - Provide custom lowering hooks for some operations.
 382     ///
 383     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 384
 385     /// ReplaceNodeResults - Replace the results of node with an illegal result
 386     /// type with new values built out of custom code.
 387     ///
 388     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 389                                     SelectionDAG &DAG);
 390
 391
 392     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 393
 394     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 395                                                         MachineBasicBlock *MBB);
 396
 397
 398     /// getTargetNodeName - This method returns the name of a target specific
 399     /// DAG node.
 400     virtual const char *getTargetNodeName(unsigned Opcode) const;
 401
 402     /// getSetCCResultType - Return the ISD::SETCC ValueType
 403     virtual MVT getSetCCResultType(MVT VT) const;
 404
 405     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 406     /// in Mask are known to be either zero or one and return them in the
 407     /// KnownZero/KnownOne bitsets.
 408     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 409                                                 const APInt &Mask,
 410                                                 APInt &KnownZero,
 411                                                 APInt &KnownOne,
 412                                                 const SelectionDAG &DAG,
 413                                                 unsigned Depth = 0) const;
 414
 415     virtual bool
 416     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 417
 418     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 419
 420     ConstraintType getConstraintType(const std::string &Constraint) const;
 421
 422     std::vector<unsigned>
 423       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 424                                         MVT VT) const;
 425
 426     virtual const char *LowerXConstraint(MVT ConstraintVT) const;
 427
 428     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 429     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 430     /// true it means one of the asm constraint of the inline asm instruction
 431     /// being processed is 'm'.
 432     virtual void LowerAsmOperandForConstraint(SDValue Op,
 433                                               char ConstraintLetter,
 434                                               bool hasMemory,
 435                                               std::vector<SDValue> &Ops,
 436                                               SelectionDAG &DAG) const;
 437
 438     /// getRegForInlineAsmConstraint - Given a physical register constraint
 439     /// (e.g. {edx}), return the register number and the register class for the
 440     /// register.  This should only be used for C_Register constraints.  On
 441     /// error, this returns a register number of 0.
 442     std::pair<unsigned, const TargetRegisterClass*>
 443       getRegForInlineAsmConstraint(const std::string &Constraint,
 444                                    MVT VT) const;
 445
 446     /// isLegalAddressingMode - Return true if the addressing mode represented
 447     /// by AM is legal for this target, for a load/store of the specified type.
 448     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 449
 450     /// isTruncateFree - Return true if it's free to truncate a value of
 451     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 452     /// register EAX to i16 by referencing its sub-register AX.
 453     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 454     virtual bool isTruncateFree(MVT VT1, MVT VT2) const;
 455
 456     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 457     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 458     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 459     /// values are assumed to be legal.
 460     virtual bool isShuffleMaskLegal(SDValue Mask, MVT VT) const;
 461
 462     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 463     /// used by Targets can use this to indicate if there is a suitable
 464     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 465     /// pool entry.
 466     virtual bool isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
 467                                         MVT EVT, SelectionDAG &DAG) const;
 468
 469     /// ShouldShrinkFPConstant - If true, then instruction selection should
 470     /// seek to shrink the FP constant of the specified type to a smaller type
 471     /// in order to save space and / or reduce runtime.
 472     virtual bool ShouldShrinkFPConstant(MVT VT) const {
 473       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 474       // expensive than a straight movsd. On the other hand, it's important to
 475       // shrink long double fp constant since fldt is very slow.
 476       return !X86ScalarSSEf64 || VT == MVT::f80;
 477     }
 478
 479     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 480     /// for tail call optimization. Target which want to do tail call
 481     /// optimization should implement this function.
 482     virtual bool IsEligibleForTailCallOptimization(CallSDNode *TheCall,
 483                                                    SDValue Ret,
 484                                                    SelectionDAG &DAG) const;
 485
 486     virtual const X86Subtarget* getSubtarget() {
 487       return Subtarget;
 488     }
 489
 490     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 491     /// computed in an SSE register, not on the X87 floating point stack.
 492     bool isScalarFPTypeInSSEReg(MVT VT) const {
 493       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 494       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 495     }
 496
 497     /// getWidenVectorType: given a vector type, returns the type to widen
 498     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 499     /// If there is no vector type that we want to widen to, returns MVT::Other
 500     /// When and were to widen is target dependent based on the cost of
 501     /// scalarizing vs using the wider vector type.
 502     virtual MVT getWidenVectorType(MVT VT);
 503
 504     /// createFastISel - This method returns a target specific FastISel object,
 505     /// or null if the target does not support "fast" ISel.
 506     virtual FastISel *
 507     createFastISel(MachineFunction &mf,
 508                    MachineModuleInfo *mmi, DwarfWriter *dw,
 509                    DenseMap<const Value *, unsigned> &,
 510                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 511                    DenseMap<const AllocaInst *, int> &
 512 #ifndef NDEBUG
 513                    , SmallSet<Instruction*, 8> &
 514 #endif
 515                    );
 516
 517   private:
 518     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 519     /// make the right decision when generating code for different targets.
 520     const X86Subtarget *Subtarget;
 521     const X86RegisterInfo *RegInfo;
 522     const TargetData *TD;
 523
 524     /// X86StackPtr - X86 physical register used as stack ptr.
 525     unsigned X86StackPtr;
 526
 527     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 528     /// floating point ops.
 529     /// When SSE is available, use it for f32 operations.
 530     /// When SSE2 is available, use it for f64 operations.
 531     bool X86ScalarSSEf32;
 532     bool X86ScalarSSEf64;
 533
 534     SDNode *LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
 535                             unsigned CallingConv, SelectionDAG &DAG);
 536
 537     SDValue LowerMemArgument(SDValue Op, SelectionDAG &DAG,
 538                                const CCValAssign &VA,  MachineFrameInfo *MFI,
 539                                unsigned CC, SDValue Root, unsigned i);
 540
 541     SDValue LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
 542                                const SDValue &StackPtr,
 543                                const CCValAssign &VA, SDValue Chain,
 544                                SDValue Arg, ISD::ArgFlagsTy Flags);
 545
 546     // Call lowering helpers.
 547     bool IsCalleePop(bool isVarArg, unsigned CallingConv);
 548     bool CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall);
 549     bool CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall);
 550     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 551                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 552                                 int FPDiff);
 553
 554     CCAssignFn *CCAssignFnForNode(unsigned CallingConv) const;
 555     NameDecorationStyle NameDecorationForFORMAL_ARGUMENTS(SDValue Op);
 556     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 557
 558     std::pair<SDValue,SDValue> FP_TO_SINTHelper(SDValue Op,
 559                                                     SelectionDAG &DAG);
 560
 561     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 562     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 563     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 564     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 565     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 566     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 567     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 568     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 569     SDValue LowerGlobalAddress(const GlobalValue *GV, int64_t Offset,
 570                                SelectionDAG &DAG) const;
 571     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 572     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 573     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 574     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 575     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 576     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 577     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 578     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 579     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 580     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 581     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 582     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 583     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 584     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 585     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 586     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 587     SDValue LowerCALL(SDValue Op, SelectionDAG &DAG);
 588     SDValue LowerRET(SDValue Op, SelectionDAG &DAG);
 589     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 590     SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG);
 591     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 592     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 593     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 594     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 595     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 596     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 597     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 598     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 599     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 600     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 601     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 602     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 603     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
 604     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
 605
 606     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 607     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 608     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
 609
 610     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 611                                  SelectionDAG &DAG, unsigned NewOp);
 612
 613     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG,
 614                                     SDValue Chain,
 615                                     SDValue Dst, SDValue Src,
 616                                     SDValue Size, unsigned Align,
 617                                     const Value *DstSV, uint64_t DstSVOff);
 618     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG,
 619                                     SDValue Chain,
 620                                     SDValue Dst, SDValue Src,
 621                                     SDValue Size, unsigned Align,
 622                                     bool AlwaysInline,
 623                                     const Value *DstSV, uint64_t DstSVOff,
 624                                     const Value *SrcSV, uint64_t SrcSVOff);
 625
 626     /// Utility function to emit atomic bitwise operations (and, or, xor).
 627     // It takes the bitwise instruction to expand, the associated machine basic
 628     // block, and the associated X86 opcodes for reg/reg and reg/imm.
 629     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 630                                                     MachineInstr *BInstr,
 631                                                     MachineBasicBlock *BB,
 632                                                     unsigned regOpc,
 633                                                     unsigned immOpc,
 634                                                     unsigned loadOpc,
 635                                                     unsigned cxchgOpc,
 636                                                     unsigned copyOpc,
 637                                                     unsigned notOpc,
 638                                                     unsigned EAXreg,
 639                                                     TargetRegisterClass *RC,
 640                                                     bool invSrc = false);
 641
 642     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 643                                                     MachineInstr *BInstr,
 644                                                     MachineBasicBlock *BB,
 645                                                     unsigned regOpcL,
 646                                                     unsigned regOpcH,
 647                                                     unsigned immOpcL,
 648                                                     unsigned immOpcH,
 649                                                     bool invSrc = false);
 650
 651     /// Utility function to emit atomic min and max.  It takes the min/max
 652     // instruction to expand, the associated basic block, and the associated
 653     // cmov opcode for moving the min or max value.
 654     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 655                                                           MachineBasicBlock *BB,
 656                                                           unsigned cmovOpc);
 657   };
 658
 659   namespace X86 {
 660     FastISel *createFastISel(MachineFunction &mf,
 661                            MachineModuleInfo *mmi, DwarfWriter *dw,
 662                            DenseMap<const Value *, unsigned> &,
 663                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 664                            DenseMap<const AllocaInst *, int> &
 665 #ifndef NDEBUG
 666                            , SmallSet<Instruction*, 8> &
 667 #endif
 668                            );
 669   }
 670 }
 671
 672 #endif    // X86ISELLOWERING_H