lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is an XMM.
 179       BLENDV,
 180
 181       /// BLENDxx - Blend where the selector is an immediate.
 182       BLENDPW,
 183       BLENDPS,
 184       BLENDPD,
 185
 186       /// HADD - Integer horizontal add.
 187       HADD,
 188
 189       /// HSUB - Integer horizontal sub.
 190       HSUB,
 191
 192       /// FHADD - Floating point horizontal add.
 193       FHADD,
 194
 195       /// FHSUB - Floating point horizontal sub.
 196       FHSUB,
 197
 198       /// FMAX, FMIN - Floating point max and min.
 199       ///
 200       FMAX, FMIN,
 201
 202       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 203       /// approximation.  Note that these typically require refinement
 204       /// in order to obtain suitable precision.
 205       FRSQRT, FRCP,
 206
 207       // TLSADDR - Thread Local Storage.
 208       TLSADDR,
 209
 210       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 211       // thunk at the address from an earlier relocation.
 212       TLSCALL,
 213
 214       // EH_RETURN - Exception Handling helpers.
 215       EH_RETURN,
 216
 217       /// TC_RETURN - Tail call return.
 218       ///   operand #0 chain
 219       ///   operand #1 callee (register or absolute)
 220       ///   operand #2 stack adjustment
 221       ///   operand #3 optional in flag
 222       TC_RETURN,
 223
 224       // VZEXT_MOVL - Vector move low and zero extend.
 225       VZEXT_MOVL,
 226
 227       // VSEXT_MOVL - Vector move low and sign extend.
 228       VSEXT_MOVL,
 229
 230       // VSHL, VSRL - 128-bit vector logical left / right shift
 231       VSHLDQ, VSRLDQ,
 232
 233       // VSHL, VSRL, VSRA - Vector shift elements
 234       VSHL, VSRL, VSRA,
 235
 236       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 237       VSHLI, VSRLI, VSRAI,
 238
 239       // CMPP - Vector packed double/float comparison.
 240       CMPP,
 241
 242       // PCMP* - Vector integer comparisons.
 243       PCMPEQ, PCMPGT,
 244
 245       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 246       VPCOM, VPCOMU,
 247
 248       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 249       ADD, SUB, ADC, SBB, SMUL,
 250       INC, DEC, OR, XOR, AND,
 251
 252       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 253
 254       BLSI,   // BLSI - Extract lowest set isolated bit
 255       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 256       BLSR,   // BLSR - Reset lowest set bit
 257
 258       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 259
 260       // MUL_IMM - X86 specific multiply by immediate.
 261       MUL_IMM,
 262
 263       // PTEST - Vector bitwise comparisons
 264       PTEST,
 265
 266       // TESTP - Vector packed fp sign bitwise comparisons
 267       TESTP,
 268
 269       // Several flavors of instructions with vector shuffle behaviors.
 270       PALIGN,
 271       PSHUFD,
 272       PSHUFHW,
 273       PSHUFLW,
 274       SHUFP,
 275       MOVDDUP,
 276       MOVSHDUP,
 277       MOVSLDUP,
 278       MOVLHPS,
 279       MOVLHPD,
 280       MOVHLPS,
 281       MOVLPS,
 282       MOVLPD,
 283       MOVSD,
 284       MOVSS,
 285       UNPCKL,
 286       UNPCKH,
 287       VPERMILP,
 288       VPERMV,
 289       VPERMI,
 290       VPERM2X128,
 291       VBROADCAST,
 292
 293       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 294       PMULUDQ,
 295
 296       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 297       // according to %al. An operator is needed so that this can be expanded
 298       // with control flow.
 299       VASTART_SAVE_XMM_REGS,
 300
 301       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 302       WIN_ALLOCA,
 303
 304       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 305       // segmented stacks. Check if the current stacklet has enough space, and
 306       // falls back to heap allocation if not.
 307       SEG_ALLOCA,
 308
 309       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 310       WIN_FTOL,
 311
 312       // Memory barrier
 313       MEMBARRIER,
 314       MFENCE,
 315       SFENCE,
 316       LFENCE,
 317
 318       // FNSTSW16r - Store FP status word into i16 register.
 319       FNSTSW16r,
 320
 321       // SAHF - Store contents of %ah into %eflags.
 322       SAHF,
 323
 324       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 325       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 326       // Atomic 64-bit binary operations.
 327       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 328       ATOMSUB64_DAG,
 329       ATOMOR64_DAG,
 330       ATOMXOR64_DAG,
 331       ATOMAND64_DAG,
 332       ATOMNAND64_DAG,
 333       ATOMSWAP64_DAG,
 334
 335       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 336       LCMPXCHG_DAG,
 337       LCMPXCHG8_DAG,
 338       LCMPXCHG16_DAG,
 339
 340       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 341       VZEXT_LOAD,
 342
 343       // FNSTCW16m - Store FP control world into i16 memory.
 344       FNSTCW16m,
 345
 346       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 347       /// integer destination in memory and a FP reg source.  This corresponds
 348       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 349       /// has two inputs (token chain and address) and two outputs (int value
 350       /// and token chain).
 351       FP_TO_INT16_IN_MEM,
 352       FP_TO_INT32_IN_MEM,
 353       FP_TO_INT64_IN_MEM,
 354
 355       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 356       /// integer source in memory and FP reg result.  This corresponds to the
 357       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 358       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 359       /// also produces a flag).
 360       FILD,
 361       FILD_FLAG,
 362
 363       /// FLD - This instruction implements an extending load to FP stack slots.
 364       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 365       /// operand, ptr to load from, and a ValueType node indicating the type
 366       /// to load to.
 367       FLD,
 368
 369       /// FST - This instruction implements a truncating store to FP stack
 370       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 371       /// chain operand, value to store, address, and a ValueType to store it
 372       /// as.
 373       FST,
 374
 375       /// VAARG_64 - This instruction grabs the address of the next argument
 376       /// from a va_list. (reads and modifies the va_list in memory)
 377       VAARG_64
 378
 379       // WARNING: Do not add anything in the end unless you want the node to
 380       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 381       // thought as target memory ops!
 382     };
 383   }
 384
 385   /// Define some predicates that are used for node matching.
 386   namespace X86 {
 387     /// isVEXTRACTF128Index - Return true if the specified
 388     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 389     /// suitable for input to VEXTRACTF128.
 390     bool isVEXTRACTF128Index(SDNode *N);
 391
 392     /// isVINSERTF128Index - Return true if the specified
 393     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 394     /// suitable for input to VINSERTF128.
 395     bool isVINSERTF128Index(SDNode *N);
 396
 397     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 398     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 399     /// with VEXTRACTF128 instructions.
 400     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 401
 402     /// getInsertVINSERTF128Immediate - Return the appropriate
 403     /// immediate to insert at the specified INSERT_SUBVECTOR index
 404     /// with VINSERTF128 instructions.
 405     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 406
 407     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 408     /// constant +0.0.
 409     bool isZeroNode(SDValue Elt);
 410
 411     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 412     /// fit into displacement field of the instruction.
 413     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 414                                       bool hasSymbolicDisplacement = true);
 415
 416
 417     /// isCalleePop - Determines whether the callee is required to pop its
 418     /// own arguments. Callee pop is necessary to support tail calls.
 419     bool isCalleePop(CallingConv::ID CallingConv,
 420                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 421   }
 422
 423   //===--------------------------------------------------------------------===//
 424   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 425   class X86TargetLowering : public TargetLowering {
 426   public:
 427     explicit X86TargetLowering(X86TargetMachine &TM);
 428
 429     virtual unsigned getJumpTableEncoding() const;
 430
 431     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 432
 433     virtual const MCExpr *
 434     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 435                               const MachineBasicBlock *MBB, unsigned uid,
 436                               MCContext &Ctx) const;
 437
 438     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 439     /// jumptable.
 440     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 441                                              SelectionDAG &DAG) const;
 442     virtual const MCExpr *
 443     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 444                                  unsigned JTI, MCContext &Ctx) const;
 445
 446     /// getStackPtrReg - Return the stack pointer register we are using: either
 447     /// ESP or RSP.
 448     unsigned getStackPtrReg() const { return X86StackPtr; }
 449
 450     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 451     /// function arguments in the caller parameter area. For X86, aggregates
 452     /// that contains are placed at 16-byte boundaries while the rest are at
 453     /// 4-byte boundaries.
 454     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 455
 456     /// getOptimalMemOpType - Returns the target specific optimal type for load
 457     /// and store operations as a result of memset, memcpy, and memmove
 458     /// lowering. If DstAlign is zero that means it's safe to destination
 459     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 460     /// means there isn't a need to check it against alignment requirement,
 461     /// probably because the source does not need to be loaded. If
 462     /// 'IsZeroVal' is true, that means it's safe to return a
 463     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 464     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 465     /// constant so it does not need to be loaded.
 466     /// It returns EVT::Other if the type should be determined using generic
 467     /// target-independent logic.
 468     virtual EVT
 469     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 470                         bool IsZeroVal, bool MemcpyStrSrc,
 471                         MachineFunction &MF) const;
 472
 473     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 474     /// unaligned memory accesses. of the specified type.
 475     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 476       return true;
 477     }
 478
 479     /// LowerOperation - Provide custom lowering hooks for some operations.
 480     ///
 481     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 482
 483     /// ReplaceNodeResults - Replace the results of node with an illegal result
 484     /// type with new values built out of custom code.
 485     ///
 486     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 487                                     SelectionDAG &DAG) const;
 488
 489
 490     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 491
 492     /// isTypeDesirableForOp - Return true if the target has native support for
 493     /// the specified value type and it is 'desirable' to use the type for the
 494     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 495     /// instruction encodings are longer and some i16 instructions are slow.
 496     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 497
 498     /// isTypeDesirable - Return true if the target has native support for the
 499     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 500     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 501     /// and some i16 instructions are slow.
 502     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 503
 504     virtual MachineBasicBlock *
 505       EmitInstrWithCustomInserter(MachineInstr *MI,
 506                                   MachineBasicBlock *MBB) const;
 507
 508
 509     /// getTargetNodeName - This method returns the name of a target specific
 510     /// DAG node.
 511     virtual const char *getTargetNodeName(unsigned Opcode) const;
 512
 513     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 514     virtual EVT getSetCCResultType(EVT VT) const;
 515
 516     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 517     /// in Mask are known to be either zero or one and return them in the
 518     /// KnownZero/KnownOne bitsets.
 519     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 520                                                 APInt &KnownZero,
 521                                                 APInt &KnownOne,
 522                                                 const SelectionDAG &DAG,
 523                                                 unsigned Depth = 0) const;
 524
 525     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 526     // operation that are sign bits.
 527     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 528                                                      unsigned Depth) const;
 529
 530     virtual bool
 531     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 532
 533     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 534
 535     virtual bool ExpandInlineAsm(CallInst *CI) const;
 536
 537     ConstraintType getConstraintType(const std::string &Constraint) const;
 538
 539     /// Examine constraint string and operand type and determine a weight value.
 540     /// The operand object must already have been set up with the operand type.
 541     virtual ConstraintWeight getSingleConstraintMatchWeight(
 542       AsmOperandInfo &info, const char *constraint) const;
 543
 544     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 545
 546     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 547     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 548     /// true it means one of the asm constraint of the inline asm instruction
 549     /// being processed is 'm'.
 550     virtual void LowerAsmOperandForConstraint(SDValue Op,
 551                                               std::string &Constraint,
 552                                               std::vector<SDValue> &Ops,
 553                                               SelectionDAG &DAG) const;
 554
 555     /// getRegForInlineAsmConstraint - Given a physical register constraint
 556     /// (e.g. {edx}), return the register number and the register class for the
 557     /// register.  This should only be used for C_Register constraints.  On
 558     /// error, this returns a register number of 0.
 559     std::pair<unsigned, const TargetRegisterClass*>
 560       getRegForInlineAsmConstraint(const std::string &Constraint,
 561                                    EVT VT) const;
 562
 563     /// isLegalAddressingMode - Return true if the addressing mode represented
 564     /// by AM is legal for this target, for a load/store of the specified type.
 565     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 566
 567     /// isTruncateFree - Return true if it's free to truncate a value of
 568     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 569     /// register EAX to i16 by referencing its sub-register AX.
 570     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 571     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 572
 573     /// isZExtFree - Return true if any actual instruction that defines a
 574     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 575     /// register. This does not necessarily include registers defined in
 576     /// unknown ways, such as incoming arguments, or copies from unknown
 577     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 578     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 579     /// all instructions that define 32-bit values implicit zero-extend the
 580     /// result out to 64 bits.
 581     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 582     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 583
 584     /// isNarrowingProfitable - Return true if it's profitable to narrow
 585     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 586     /// from i32 to i8 but not from i32 to i16.
 587     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 588
 589     /// isFPImmLegal - Returns true if the target can instruction select the
 590     /// specified FP immediate natively. If false, the legalizer will
 591     /// materialize the FP immediate as a load from a constant pool.
 592     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 593
 594     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 595     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 596     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 597     /// values are assumed to be legal.
 598     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 599                                     EVT VT) const;
 600
 601     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 602     /// used by Targets can use this to indicate if there is a suitable
 603     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 604     /// pool entry.
 605     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 606                                         EVT VT) const;
 607
 608     /// ShouldShrinkFPConstant - If true, then instruction selection should
 609     /// seek to shrink the FP constant of the specified type to a smaller type
 610     /// in order to save space and / or reduce runtime.
 611     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 612       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 613       // expensive than a straight movsd. On the other hand, it's important to
 614       // shrink long double fp constant since fldt is very slow.
 615       return !X86ScalarSSEf64 || VT == MVT::f80;
 616     }
 617
 618     const X86Subtarget* getSubtarget() const {
 619       return Subtarget;
 620     }
 621
 622     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 623     /// computed in an SSE register, not on the X87 floating point stack.
 624     bool isScalarFPTypeInSSEReg(EVT VT) const {
 625       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 626       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 627     }
 628
 629     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 630     /// for fptoui.
 631     bool isTargetFTOL() const {
 632       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 633     }
 634
 635     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 636     /// used for fptoui to the given type.
 637     bool isIntegerTypeFTOL(EVT VT) const {
 638       return isTargetFTOL() && VT == MVT::i64;
 639     }
 640
 641     /// createFastISel - This method returns a target specific FastISel object,
 642     /// or null if the target does not support "fast" ISel.
 643     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 644
 645     /// getStackCookieLocation - Return true if the target stores stack
 646     /// protector cookies at a fixed offset in some non-standard address
 647     /// space, and populates the address space and offset as
 648     /// appropriate.
 649     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 650
 651     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 652                       SelectionDAG &DAG) const;
 653
 654   protected:
 655     std::pair<const TargetRegisterClass*, uint8_t>
 656     findRepresentativeClass(EVT VT) const;
 657
 658   private:
 659     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 660     /// make the right decision when generating code for different targets.
 661     const X86Subtarget *Subtarget;
 662     const X86RegisterInfo *RegInfo;
 663     const TargetData *TD;
 664
 665     /// X86StackPtr - X86 physical register used as stack ptr.
 666     unsigned X86StackPtr;
 667
 668     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 669     /// floating point ops.
 670     /// When SSE is available, use it for f32 operations.
 671     /// When SSE2 is available, use it for f64 operations.
 672     bool X86ScalarSSEf32;
 673     bool X86ScalarSSEf64;
 674
 675     /// LegalFPImmediates - A list of legal fp immediates.
 676     std::vector<APFloat> LegalFPImmediates;
 677
 678     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 679     /// select the specified FP immediate natively.
 680     void addLegalFPImmediate(const APFloat& Imm) {
 681       LegalFPImmediates.push_back(Imm);
 682     }
 683
 684     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 685                             CallingConv::ID CallConv, bool isVarArg,
 686                             const SmallVectorImpl<ISD::InputArg> &Ins,
 687                             DebugLoc dl, SelectionDAG &DAG,
 688                             SmallVectorImpl<SDValue> &InVals) const;
 689     SDValue LowerMemArgument(SDValue Chain,
 690                              CallingConv::ID CallConv,
 691                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 692                              DebugLoc dl, SelectionDAG &DAG,
 693                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 694                               unsigned i) const;
 695     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 696                              DebugLoc dl, SelectionDAG &DAG,
 697                              const CCValAssign &VA,
 698                              ISD::ArgFlagsTy Flags) const;
 699
 700     // Call lowering helpers.
 701
 702     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 703     /// for tail call optimization. Targets which want to do tail call
 704     /// optimization should implement this function.
 705     bool IsEligibleForTailCallOptimization(SDValue Callee,
 706                                            CallingConv::ID CalleeCC,
 707                                            bool isVarArg,
 708                                            bool isCalleeStructRet,
 709                                            bool isCallerStructRet,
 710                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 711                                     const SmallVectorImpl<SDValue> &OutVals,
 712                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 713                                            SelectionDAG& DAG) const;
 714     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 715     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 716                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 717                                 int FPDiff, DebugLoc dl) const;
 718
 719     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 720                                          SelectionDAG &DAG) const;
 721
 722     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 723                                                bool isSigned,
 724                                                bool isReplace) const;
 725
 726     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 727                                    SelectionDAG &DAG) const;
 728     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 737     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 741                                int64_t Offset, SelectionDAG &DAG) const;
 742     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 743     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 744     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 745     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 747     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 755     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 758                       DebugLoc dl, SelectionDAG &DAG) const;
 759     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 785
 786     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 793
 794     // Utility functions to help LowerVECTOR_SHUFFLE
 795     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerVectorBroadcast(SDValue &Op, SelectionDAG &DAG) const;
 797     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 798
 799     virtual SDValue
 800       LowerFormalArguments(SDValue Chain,
 801                            CallingConv::ID CallConv, bool isVarArg,
 802                            const SmallVectorImpl<ISD::InputArg> &Ins,
 803                            DebugLoc dl, SelectionDAG &DAG,
 804                            SmallVectorImpl<SDValue> &InVals) const;
 805     virtual SDValue
 806       LowerCall(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 807                 bool isVarArg, bool doesNotRet, bool &isTailCall,
 808                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 809                 const SmallVectorImpl<SDValue> &OutVals,
 810                 const SmallVectorImpl<ISD::InputArg> &Ins,
 811                 DebugLoc dl, SelectionDAG &DAG,
 812                 SmallVectorImpl<SDValue> &InVals) const;
 813
 814     virtual SDValue
 815       LowerReturn(SDValue Chain,
 816                   CallingConv::ID CallConv, bool isVarArg,
 817                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 818                   const SmallVectorImpl<SDValue> &OutVals,
 819                   DebugLoc dl, SelectionDAG &DAG) const;
 820
 821     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 822
 823     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 824
 825     virtual EVT
 826     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 827                              ISD::NodeType ExtendKind) const;
 828
 829     virtual bool
 830     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 831                    bool isVarArg,
 832                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 833                    LLVMContext &Context) const;
 834
 835     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 836                                  SelectionDAG &DAG, unsigned NewOp) const;
 837
 838     /// Utility function to emit string processing sse4.2 instructions
 839     /// that return in xmm0.
 840     /// This takes the instruction to expand, the associated machine basic
 841     /// block, the number of args, and whether or not the second arg is
 842     /// in memory or not.
 843     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 844                                 unsigned argNum, bool inMem) const;
 845
 846     /// Utility functions to emit monitor and mwait instructions. These
 847     /// need to make sure that the arguments to the intrinsic are in the
 848     /// correct registers.
 849     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 850                                    MachineBasicBlock *BB) const;
 851     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 852
 853     /// Utility function to emit atomic bitwise operations (and, or, xor).
 854     /// It takes the bitwise instruction to expand, the associated machine basic
 855     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 856     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 857                                                     MachineInstr *BInstr,
 858                                                     MachineBasicBlock *BB,
 859                                                     unsigned regOpc,
 860                                                     unsigned immOpc,
 861                                                     unsigned loadOpc,
 862                                                     unsigned cxchgOpc,
 863                                                     unsigned notOpc,
 864                                                     unsigned EAXreg,
 865                                               const TargetRegisterClass *RC,
 866                                                     bool Invert = false) const;
 867
 868     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 869                                                     MachineInstr *BInstr,
 870                                                     MachineBasicBlock *BB,
 871                                                     unsigned regOpcL,
 872                                                     unsigned regOpcH,
 873                                                     unsigned immOpcL,
 874                                                     unsigned immOpcH,
 875                                                     bool Invert = false) const;
 876
 877     /// Utility function to emit atomic min and max.  It takes the min/max
 878     /// instruction to expand, the associated basic block, and the associated
 879     /// cmov opcode for moving the min or max value.
 880     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 881                                                           MachineBasicBlock *BB,
 882                                                         unsigned cmovOpc) const;
 883
 884     // Utility function to emit the low-level va_arg code for X86-64.
 885     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 886                        MachineInstr *MI,
 887                        MachineBasicBlock *MBB) const;
 888
 889     /// Utility function to emit the xmm reg save portion of va_start.
 890     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 891                                                    MachineInstr *BInstr,
 892                                                    MachineBasicBlock *BB) const;
 893
 894     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 895                                          MachineBasicBlock *BB) const;
 896
 897     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 898                                               MachineBasicBlock *BB) const;
 899
 900     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 901                                             MachineBasicBlock *BB,
 902                                             bool Is64Bit) const;
 903
 904     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 905                                           MachineBasicBlock *BB) const;
 906
 907     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 908                                           MachineBasicBlock *BB) const;
 909
 910     /// Emit nodes that will be selected as "test Op0,Op0", or something
 911     /// equivalent, for use with the given x86 condition code.
 912     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 913
 914     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 915     /// equivalent, for use with the given x86 condition code.
 916     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 917                     SelectionDAG &DAG) const;
 918
 919     /// Convert a comparison if required by the subtarget.
 920     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 921   };
 922
 923   namespace X86 {
 924     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 925   }
 926 }
 927
 928 #endif    // X86ISELLOWERING_H