lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1295       MVT VT = (MVT::SimpleValueType)i;
1296
1297       // Do not attempt to promote non-256-bit vectors
1298       if (!VT.is256BitVector())
1299         continue;
1300
1301       setOperationAction(ISD::AND,    VT, Promote);
1302       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1303       setOperationAction(ISD::OR,     VT, Promote);
1304       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1305       setOperationAction(ISD::XOR,    VT, Promote);
1306       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1307       setOperationAction(ISD::LOAD,   VT, Promote);
1308       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1309       setOperationAction(ISD::SELECT, VT, Promote);
1310       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1311     }
1312   }
1313
1314   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1315     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1316     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1317     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1318     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1319
1320     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1321     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1322     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1323
1324     for (MVT VT : MVT::fp_vector_valuetypes())
1325       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1326
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1333     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1334     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1335     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1336     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1337     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1338     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1339
1340     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1341     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1342     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1343     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1344     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1345     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1346     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1347     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1348     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1349     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1352     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1353     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1354
1355     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1356     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1357     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1358     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1359     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1360     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1361
1362     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1363     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1364     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1365     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1366     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1367     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1368     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1369     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1370
1371     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1373     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1374     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1376     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1377     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1378     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1379     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1381     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1382     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1383     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1384     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1385     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1386     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1387
1388     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1389     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1390     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1391     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1392     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1393     if (Subtarget->hasVLX()){
1394       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1395       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1396       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1397       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1398       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1399
1400       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1401       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1402       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1403       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1404       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1405     }
1406     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1407     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1409     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1413       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1414
1415       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1416       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1419       if (Subtarget->hasVLX()) {
1420         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1422         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1424         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1426         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1428       }
1429     }
1430     if (Subtarget->hasVLX()) {
1431       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1432       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1436       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1439     }
1440     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1441     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1443     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1445     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1447     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1452     if (Subtarget->hasDQI()) {
1453       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1455     }
1456     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1457     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1458     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1460     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1462     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1464     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1466
1467     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1472
1473     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1475
1476     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1477
1478     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1480     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1482     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1483     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1489
1490     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1491     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1492     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1498
1499     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1500     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1501
1502     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1503     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1504
1505     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1508     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1509
1510     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1511     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1512
1513     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1514     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1515
1516     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1517     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1518     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1520     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1521     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1522
1523     if (Subtarget->hasCDI()) {
1524       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1525       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1528
1529       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1530       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1531       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1533       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1534       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1537
1538       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1539       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1540
1541       if (Subtarget->hasVLX()) {
1542         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1543         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1544         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1546         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1547         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1550
1551         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1552         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1555       } else {
1556         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1557         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1558         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1560         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1561         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1564       }
1565     } // Subtarget->hasCDI()
1566
1567     if (Subtarget->hasDQI()) {
1568       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1569       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1570       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1571     }
1572     // Custom lower several nodes.
1573     for (MVT VT : MVT::vector_valuetypes()) {
1574       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1575       if (EltSize == 1) {
1576         setOperationAction(ISD::AND, VT, Legal);
1577         setOperationAction(ISD::OR,  VT, Legal);
1578         setOperationAction(ISD::XOR,  VT, Legal);
1579       }
1580       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1581         setOperationAction(ISD::MGATHER,  VT, Custom);
1582         setOperationAction(ISD::MSCATTER, VT, Custom);
1583       }
1584       // Extract subvector is special because the value type
1585       // (result) is 256/128-bit but the source is 512-bit wide.
1586       if (VT.is128BitVector() || VT.is256BitVector()) {
1587         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1588       }
1589       if (VT.getVectorElementType() == MVT::i1)
1590         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1591
1592       // Do not attempt to custom lower other non-512-bit vectors
1593       if (!VT.is512BitVector())
1594         continue;
1595
1596       if (EltSize >= 32) {
1597         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1598         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1599         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1600         setOperationAction(ISD::VSELECT,             VT, Legal);
1601         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1602         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1603         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1604         setOperationAction(ISD::MLOAD,               VT, Legal);
1605         setOperationAction(ISD::MSTORE,              VT, Legal);
1606       }
1607     }
1608     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1609       MVT VT = (MVT::SimpleValueType)i;
1610
1611       // Do not attempt to promote non-512-bit vectors.
1612       if (!VT.is512BitVector())
1613         continue;
1614
1615       setOperationAction(ISD::SELECT, VT, Promote);
1616       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1617     }
1618   }// has  AVX-512
1619
1620   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1621     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1622     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1623
1624     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1625     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1626
1627     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1628     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1629     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1630     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1631     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1635     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1636     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1637     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1640     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1641     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1644     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1645     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1646     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1647     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1648     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1649     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1652     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1653     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1655     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1660     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1661     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1662     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1665     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1668
1669     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1670     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1672     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1674     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1676     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1677
1678     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1679     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1680     if (Subtarget->hasVLX())
1681       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1682
1683     if (Subtarget->hasCDI()) {
1684       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1685       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1687       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1688     }
1689
1690     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1691       const MVT VT = (MVT::SimpleValueType)i;
1692
1693       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1694
1695       // Do not attempt to promote non-512-bit vectors.
1696       if (!VT.is512BitVector())
1697         continue;
1698
1699       if (EltSize < 32) {
1700         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1701         setOperationAction(ISD::VSELECT,             VT, Legal);
1702       }
1703     }
1704   }
1705
1706   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1707     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1708     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1709
1710     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1711     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1714     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1715     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1716     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1717     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1719     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1721     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1722
1723     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1724     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1725     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1726     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1727     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1728     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1729     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1730     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1731
1732     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1733     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1734     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1735     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1736     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1737     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1738     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1739     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1740   }
1741
1742   // We want to custom lower some of our intrinsics.
1743   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1744   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1745   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1746   if (!Subtarget->is64Bit())
1747     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1748
1749   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1750   // handle type legalization for these operations here.
1751   //
1752   // FIXME: We really should do custom legalization for addition and
1753   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1754   // than generic legalization for 64-bit multiplication-with-overflow, though.
1755   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1756     // Add/Sub/Mul with overflow operations are custom lowered.
1757     MVT VT = IntVTs[i];
1758     setOperationAction(ISD::SADDO, VT, Custom);
1759     setOperationAction(ISD::UADDO, VT, Custom);
1760     setOperationAction(ISD::SSUBO, VT, Custom);
1761     setOperationAction(ISD::USUBO, VT, Custom);
1762     setOperationAction(ISD::SMULO, VT, Custom);
1763     setOperationAction(ISD::UMULO, VT, Custom);
1764   }
1765
1766   if (!Subtarget->is64Bit()) {
1767     // These libcalls are not available in 32-bit.
1768     setLibcallName(RTLIB::SHL_I128, nullptr);
1769     setLibcallName(RTLIB::SRL_I128, nullptr);
1770     setLibcallName(RTLIB::SRA_I128, nullptr);
1771   }
1772
1773   // Combine sin / cos into one node or libcall if possible.
1774   if (Subtarget->hasSinCos()) {
1775     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1776     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1777     if (Subtarget->isTargetDarwin()) {
1778       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1779       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1780       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1781       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1782     }
1783   }
1784
1785   if (Subtarget->isTargetWin64()) {
1786     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1787     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1788     setOperationAction(ISD::SREM, MVT::i128, Custom);
1789     setOperationAction(ISD::UREM, MVT::i128, Custom);
1790     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1791     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1792   }
1793
1794   // We have target-specific dag combine patterns for the following nodes:
1795   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1796   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1797   setTargetDAGCombine(ISD::BITCAST);
1798   setTargetDAGCombine(ISD::VSELECT);
1799   setTargetDAGCombine(ISD::SELECT);
1800   setTargetDAGCombine(ISD::SHL);
1801   setTargetDAGCombine(ISD::SRA);
1802   setTargetDAGCombine(ISD::SRL);
1803   setTargetDAGCombine(ISD::OR);
1804   setTargetDAGCombine(ISD::AND);
1805   setTargetDAGCombine(ISD::ADD);
1806   setTargetDAGCombine(ISD::FADD);
1807   setTargetDAGCombine(ISD::FSUB);
1808   setTargetDAGCombine(ISD::FMA);
1809   setTargetDAGCombine(ISD::SUB);
1810   setTargetDAGCombine(ISD::LOAD);
1811   setTargetDAGCombine(ISD::MLOAD);
1812   setTargetDAGCombine(ISD::STORE);
1813   setTargetDAGCombine(ISD::MSTORE);
1814   setTargetDAGCombine(ISD::ZERO_EXTEND);
1815   setTargetDAGCombine(ISD::ANY_EXTEND);
1816   setTargetDAGCombine(ISD::SIGN_EXTEND);
1817   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1818   setTargetDAGCombine(ISD::SINT_TO_FP);
1819   setTargetDAGCombine(ISD::UINT_TO_FP);
1820   setTargetDAGCombine(ISD::SETCC);
1821   setTargetDAGCombine(ISD::BUILD_VECTOR);
1822   setTargetDAGCombine(ISD::MUL);
1823   setTargetDAGCombine(ISD::XOR);
1824
1825   computeRegisterProperties(Subtarget->getRegisterInfo());
1826
1827   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1828   MaxStoresPerMemsetOptSize = 8;
1829   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1830   MaxStoresPerMemcpyOptSize = 4;
1831   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1832   MaxStoresPerMemmoveOptSize = 4;
1833   setPrefLoopAlignment(4); // 2^4 bytes.
1834
1835   // A predictable cmov does not hurt on an in-order CPU.
1836   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1837   PredictableSelectIsExpensive = !Subtarget->isAtom();
1838   EnableExtLdPromotion = true;
1839   setPrefFunctionAlignment(4); // 2^4 bytes.
1840
1841   verifyIntrinsicTables();
1842 }
1843
1844 // This has so far only been implemented for 64-bit MachO.
1845 bool X86TargetLowering::useLoadStackGuardNode() const {
1846   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1847 }
1848
1849 TargetLoweringBase::LegalizeTypeAction
1850 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1851   if (ExperimentalVectorWideningLegalization &&
1852       VT.getVectorNumElements() != 1 &&
1853       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1854     return TypeWidenVector;
1855
1856   return TargetLoweringBase::getPreferredVectorAction(VT);
1857 }
1858
1859 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1860                                           EVT VT) const {
1861   if (!VT.isVector())
1862     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1863
1864   const unsigned NumElts = VT.getVectorNumElements();
1865   const EVT EltVT = VT.getVectorElementType();
1866   if (VT.is512BitVector()) {
1867     if (Subtarget->hasAVX512())
1868       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1869           EltVT == MVT::f32 || EltVT == MVT::f64)
1870         switch(NumElts) {
1871         case  8: return MVT::v8i1;
1872         case 16: return MVT::v16i1;
1873       }
1874     if (Subtarget->hasBWI())
1875       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1876         switch(NumElts) {
1877         case 32: return MVT::v32i1;
1878         case 64: return MVT::v64i1;
1879       }
1880   }
1881
1882   if (VT.is256BitVector() || VT.is128BitVector()) {
1883     if (Subtarget->hasVLX())
1884       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1885           EltVT == MVT::f32 || EltVT == MVT::f64)
1886         switch(NumElts) {
1887         case 2: return MVT::v2i1;
1888         case 4: return MVT::v4i1;
1889         case 8: return MVT::v8i1;
1890       }
1891     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1892       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1893         switch(NumElts) {
1894         case  8: return MVT::v8i1;
1895         case 16: return MVT::v16i1;
1896         case 32: return MVT::v32i1;
1897       }
1898   }
1899
1900   return VT.changeVectorElementTypeToInteger();
1901 }
1902
1903 /// Helper for getByValTypeAlignment to determine
1904 /// the desired ByVal argument alignment.
1905 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1906   if (MaxAlign == 16)
1907     return;
1908   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1909     if (VTy->getBitWidth() == 128)
1910       MaxAlign = 16;
1911   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1912     unsigned EltAlign = 0;
1913     getMaxByValAlign(ATy->getElementType(), EltAlign);
1914     if (EltAlign > MaxAlign)
1915       MaxAlign = EltAlign;
1916   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1917     for (auto *EltTy : STy->elements()) {
1918       unsigned EltAlign = 0;
1919       getMaxByValAlign(EltTy, EltAlign);
1920       if (EltAlign > MaxAlign)
1921         MaxAlign = EltAlign;
1922       if (MaxAlign == 16)
1923         break;
1924     }
1925   }
1926 }
1927
1928 /// Return the desired alignment for ByVal aggregate
1929 /// function arguments in the caller parameter area. For X86, aggregates
1930 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1931 /// are at 4-byte boundaries.
1932 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1933                                                   const DataLayout &DL) const {
1934   if (Subtarget->is64Bit()) {
1935     // Max of 8 and alignment of type.
1936     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1937     if (TyAlign > 8)
1938       return TyAlign;
1939     return 8;
1940   }
1941
1942   unsigned Align = 4;
1943   if (Subtarget->hasSSE1())
1944     getMaxByValAlign(Ty, Align);
1945   return Align;
1946 }
1947
1948 /// Returns the target specific optimal type for load
1949 /// and store operations as a result of memset, memcpy, and memmove
1950 /// lowering. If DstAlign is zero that means it's safe to destination
1951 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1952 /// means there isn't a need to check it against alignment requirement,
1953 /// probably because the source does not need to be loaded. If 'IsMemset' is
1954 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1955 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1956 /// source is constant so it does not need to be loaded.
1957 /// It returns EVT::Other if the type should be determined using generic
1958 /// target-independent logic.
1959 EVT
1960 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1961                                        unsigned DstAlign, unsigned SrcAlign,
1962                                        bool IsMemset, bool ZeroMemset,
1963                                        bool MemcpyStrSrc,
1964                                        MachineFunction &MF) const {
1965   const Function *F = MF.getFunction();
1966   if ((!IsMemset || ZeroMemset) &&
1967       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1968     if (Size >= 16 &&
1969         (!Subtarget->isUnalignedMem16Slow() ||
1970          ((DstAlign == 0 || DstAlign >= 16) &&
1971           (SrcAlign == 0 || SrcAlign >= 16)))) {
1972       if (Size >= 32) {
1973         // FIXME: Check if unaligned 32-byte accesses are slow.
1974         if (Subtarget->hasInt256())
1975           return MVT::v8i32;
1976         if (Subtarget->hasFp256())
1977           return MVT::v8f32;
1978       }
1979       if (Subtarget->hasSSE2())
1980         return MVT::v4i32;
1981       if (Subtarget->hasSSE1())
1982         return MVT::v4f32;
1983     } else if (!MemcpyStrSrc && Size >= 8 &&
1984                !Subtarget->is64Bit() &&
1985                Subtarget->hasSSE2()) {
1986       // Do not use f64 to lower memcpy if source is string constant. It's
1987       // better to use i32 to avoid the loads.
1988       return MVT::f64;
1989     }
1990   }
1991   // This is a compromise. If we reach here, unaligned accesses may be slow on
1992   // this target. However, creating smaller, aligned accesses could be even
1993   // slower and would certainly be a lot more code.
1994   if (Subtarget->is64Bit() && Size >= 8)
1995     return MVT::i64;
1996   return MVT::i32;
1997 }
1998
1999 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2000   if (VT == MVT::f32)
2001     return X86ScalarSSEf32;
2002   else if (VT == MVT::f64)
2003     return X86ScalarSSEf64;
2004   return true;
2005 }
2006
2007 bool
2008 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2009                                                   unsigned,
2010                                                   unsigned,
2011                                                   bool *Fast) const {
2012   if (Fast) {
2013     switch (VT.getSizeInBits()) {
2014     default:
2015       // 8-byte and under are always assumed to be fast.
2016       *Fast = true;
2017       break;
2018     case 128:
2019       *Fast = !Subtarget->isUnalignedMem16Slow();
2020       break;
2021     case 256:
2022       *Fast = !Subtarget->isUnalignedMem32Slow();
2023       break;
2024     // TODO: What about AVX-512 (512-bit) accesses?
2025     }
2026   }
2027   // Misaligned accesses of any size are always allowed.
2028   return true;
2029 }
2030
2031 /// Return the entry encoding for a jump table in the
2032 /// current function.  The returned value is a member of the
2033 /// MachineJumpTableInfo::JTEntryKind enum.
2034 unsigned X86TargetLowering::getJumpTableEncoding() const {
2035   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2036   // symbol.
2037   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2038       Subtarget->isPICStyleGOT())
2039     return MachineJumpTableInfo::EK_Custom32;
2040
2041   // Otherwise, use the normal jump table encoding heuristics.
2042   return TargetLowering::getJumpTableEncoding();
2043 }
2044
2045 bool X86TargetLowering::useSoftFloat() const {
2046   return Subtarget->useSoftFloat();
2047 }
2048
2049 const MCExpr *
2050 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2051                                              const MachineBasicBlock *MBB,
2052                                              unsigned uid,MCContext &Ctx) const{
2053   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2054          Subtarget->isPICStyleGOT());
2055   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2056   // entries.
2057   return MCSymbolRefExpr::create(MBB->getSymbol(),
2058                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2059 }
2060
2061 /// Returns relocation base for the given PIC jumptable.
2062 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2063                                                     SelectionDAG &DAG) const {
2064   if (!Subtarget->is64Bit())
2065     // This doesn't have SDLoc associated with it, but is not really the
2066     // same as a Register.
2067     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2068                        getPointerTy(DAG.getDataLayout()));
2069   return Table;
2070 }
2071
2072 /// This returns the relocation base for the given PIC jumptable,
2073 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2074 const MCExpr *X86TargetLowering::
2075 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2076                              MCContext &Ctx) const {
2077   // X86-64 uses RIP relative addressing based on the jump table label.
2078   if (Subtarget->isPICStyleRIPRel())
2079     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2080
2081   // Otherwise, the reference is relative to the PIC base.
2082   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2083 }
2084
2085 std::pair<const TargetRegisterClass *, uint8_t>
2086 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2087                                            MVT VT) const {
2088   const TargetRegisterClass *RRC = nullptr;
2089   uint8_t Cost = 1;
2090   switch (VT.SimpleTy) {
2091   default:
2092     return TargetLowering::findRepresentativeClass(TRI, VT);
2093   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2094     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2095     break;
2096   case MVT::x86mmx:
2097     RRC = &X86::VR64RegClass;
2098     break;
2099   case MVT::f32: case MVT::f64:
2100   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2101   case MVT::v4f32: case MVT::v2f64:
2102   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2103   case MVT::v4f64:
2104     RRC = &X86::VR128RegClass;
2105     break;
2106   }
2107   return std::make_pair(RRC, Cost);
2108 }
2109
2110 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2111                                                unsigned &Offset) const {
2112   if (!Subtarget->isTargetLinux())
2113     return false;
2114
2115   if (Subtarget->is64Bit()) {
2116     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2117     Offset = 0x28;
2118     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2119       AddressSpace = 256;
2120     else
2121       AddressSpace = 257;
2122   } else {
2123     // %gs:0x14 on i386
2124     Offset = 0x14;
2125     AddressSpace = 256;
2126   }
2127   return true;
2128 }
2129
2130 /// Android provides a fixed TLS slot for the SafeStack pointer.
2131 /// See the definition of TLS_SLOT_SAFESTACK in
2132 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2133 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2134                                                     unsigned &Offset) const {
2135   if (!Subtarget->isTargetAndroid())
2136     return false;
2137
2138   if (Subtarget->is64Bit()) {
2139     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2140     Offset = 0x48;
2141     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2142       AddressSpace = 256;
2143     else
2144       AddressSpace = 257;
2145   } else {
2146     // %gs:0x24 on i386
2147     Offset = 0x24;
2148     AddressSpace = 256;
2149   }
2150   return true;
2151 }
2152
2153 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2154                                             unsigned DestAS) const {
2155   assert(SrcAS != DestAS && "Expected different address spaces!");
2156
2157   return SrcAS < 256 && DestAS < 256;
2158 }
2159
2160 //===----------------------------------------------------------------------===//
2161 //               Return Value Calling Convention Implementation
2162 //===----------------------------------------------------------------------===//
2163
2164 #include "X86GenCallingConv.inc"
2165
2166 bool X86TargetLowering::CanLowerReturn(
2167     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2168     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2169   SmallVector<CCValAssign, 16> RVLocs;
2170   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2171   return CCInfo.CheckReturn(Outs, RetCC_X86);
2172 }
2173
2174 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2175   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2176   return ScratchRegs;
2177 }
2178
2179 SDValue
2180 X86TargetLowering::LowerReturn(SDValue Chain,
2181                                CallingConv::ID CallConv, bool isVarArg,
2182                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2183                                const SmallVectorImpl<SDValue> &OutVals,
2184                                SDLoc dl, SelectionDAG &DAG) const {
2185   MachineFunction &MF = DAG.getMachineFunction();
2186   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2187
2188   SmallVector<CCValAssign, 16> RVLocs;
2189   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2190   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2191
2192   SDValue Flag;
2193   SmallVector<SDValue, 6> RetOps;
2194   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2195   // Operand #1 = Bytes To Pop
2196   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2197                    MVT::i16));
2198
2199   // Copy the result values into the output registers.
2200   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2201     CCValAssign &VA = RVLocs[i];
2202     assert(VA.isRegLoc() && "Can only return in registers!");
2203     SDValue ValToCopy = OutVals[i];
2204     EVT ValVT = ValToCopy.getValueType();
2205
2206     // Promote values to the appropriate types.
2207     if (VA.getLocInfo() == CCValAssign::SExt)
2208       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2209     else if (VA.getLocInfo() == CCValAssign::ZExt)
2210       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2211     else if (VA.getLocInfo() == CCValAssign::AExt) {
2212       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2213         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2214       else
2215         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2216     }
2217     else if (VA.getLocInfo() == CCValAssign::BCvt)
2218       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2219
2220     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2221            "Unexpected FP-extend for return value.");
2222
2223     // If this is x86-64, and we disabled SSE, we can't return FP values,
2224     // or SSE or MMX vectors.
2225     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2226          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2227           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2228       report_fatal_error("SSE register return with SSE disabled");
2229     }
2230     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2231     // llvm-gcc has never done it right and no one has noticed, so this
2232     // should be OK for now.
2233     if (ValVT == MVT::f64 &&
2234         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2235       report_fatal_error("SSE2 register return with SSE2 disabled");
2236
2237     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2238     // the RET instruction and handled by the FP Stackifier.
2239     if (VA.getLocReg() == X86::FP0 ||
2240         VA.getLocReg() == X86::FP1) {
2241       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2242       // change the value to the FP stack register class.
2243       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2244         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2245       RetOps.push_back(ValToCopy);
2246       // Don't emit a copytoreg.
2247       continue;
2248     }
2249
2250     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2251     // which is returned in RAX / RDX.
2252     if (Subtarget->is64Bit()) {
2253       if (ValVT == MVT::x86mmx) {
2254         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2255           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2256           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2257                                   ValToCopy);
2258           // If we don't have SSE2 available, convert to v4f32 so the generated
2259           // register is legal.
2260           if (!Subtarget->hasSSE2())
2261             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2262         }
2263       }
2264     }
2265
2266     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2267     Flag = Chain.getValue(1);
2268     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2269   }
2270
2271   // All x86 ABIs require that for returning structs by value we copy
2272   // the sret argument into %rax/%eax (depending on ABI) for the return.
2273   // We saved the argument into a virtual register in the entry block,
2274   // so now we copy the value out and into %rax/%eax.
2275   //
2276   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2277   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2278   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2279   // either case FuncInfo->setSRetReturnReg() will have been called.
2280   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2281     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2282                                      getPointerTy(MF.getDataLayout()));
2283
2284     unsigned RetValReg
2285         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2286           X86::RAX : X86::EAX;
2287     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2288     Flag = Chain.getValue(1);
2289
2290     // RAX/EAX now acts like a return value.
2291     RetOps.push_back(
2292         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2293   }
2294
2295   RetOps[0] = Chain;  // Update chain.
2296
2297   // Add the flag if we have it.
2298   if (Flag.getNode())
2299     RetOps.push_back(Flag);
2300
2301   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2302 }
2303
2304 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2305   if (N->getNumValues() != 1)
2306     return false;
2307   if (!N->hasNUsesOfValue(1, 0))
2308     return false;
2309
2310   SDValue TCChain = Chain;
2311   SDNode *Copy = *N->use_begin();
2312   if (Copy->getOpcode() == ISD::CopyToReg) {
2313     // If the copy has a glue operand, we conservatively assume it isn't safe to
2314     // perform a tail call.
2315     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2316       return false;
2317     TCChain = Copy->getOperand(0);
2318   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2319     return false;
2320
2321   bool HasRet = false;
2322   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2323        UI != UE; ++UI) {
2324     if (UI->getOpcode() != X86ISD::RET_FLAG)
2325       return false;
2326     // If we are returning more than one value, we can definitely
2327     // not make a tail call see PR19530
2328     if (UI->getNumOperands() > 4)
2329       return false;
2330     if (UI->getNumOperands() == 4 &&
2331         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2332       return false;
2333     HasRet = true;
2334   }
2335
2336   if (!HasRet)
2337     return false;
2338
2339   Chain = TCChain;
2340   return true;
2341 }
2342
2343 EVT
2344 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2345                                             ISD::NodeType ExtendKind) const {
2346   MVT ReturnMVT;
2347   // TODO: Is this also valid on 32-bit?
2348   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2349     ReturnMVT = MVT::i8;
2350   else
2351     ReturnMVT = MVT::i32;
2352
2353   EVT MinVT = getRegisterType(Context, ReturnMVT);
2354   return VT.bitsLT(MinVT) ? MinVT : VT;
2355 }
2356
2357 /// Lower the result values of a call into the
2358 /// appropriate copies out of appropriate physical registers.
2359 ///
2360 SDValue
2361 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2362                                    CallingConv::ID CallConv, bool isVarArg,
2363                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2364                                    SDLoc dl, SelectionDAG &DAG,
2365                                    SmallVectorImpl<SDValue> &InVals) const {
2366
2367   // Assign locations to each value returned by this call.
2368   SmallVector<CCValAssign, 16> RVLocs;
2369   bool Is64Bit = Subtarget->is64Bit();
2370   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2371                  *DAG.getContext());
2372   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2373
2374   // Copy all of the result registers out of their specified physreg.
2375   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2376     CCValAssign &VA = RVLocs[i];
2377     EVT CopyVT = VA.getLocVT();
2378
2379     // If this is x86-64, and we disabled SSE, we can't return FP values
2380     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2381         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2382       report_fatal_error("SSE register return with SSE disabled");
2383     }
2384
2385     // If we prefer to use the value in xmm registers, copy it out as f80 and
2386     // use a truncate to move it from fp stack reg to xmm reg.
2387     bool RoundAfterCopy = false;
2388     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2389         isScalarFPTypeInSSEReg(VA.getValVT())) {
2390       CopyVT = MVT::f80;
2391       RoundAfterCopy = (CopyVT != VA.getLocVT());
2392     }
2393
2394     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2395                                CopyVT, InFlag).getValue(1);
2396     SDValue Val = Chain.getValue(0);
2397
2398     if (RoundAfterCopy)
2399       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2400                         // This truncation won't change the value.
2401                         DAG.getIntPtrConstant(1, dl));
2402
2403     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2404       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2405
2406     InFlag = Chain.getValue(2);
2407     InVals.push_back(Val);
2408   }
2409
2410   return Chain;
2411 }
2412
2413 //===----------------------------------------------------------------------===//
2414 //                C & StdCall & Fast Calling Convention implementation
2415 //===----------------------------------------------------------------------===//
2416 //  StdCall calling convention seems to be standard for many Windows' API
2417 //  routines and around. It differs from C calling convention just a little:
2418 //  callee should clean up the stack, not caller. Symbols should be also
2419 //  decorated in some fancy way :) It doesn't support any vector arguments.
2420 //  For info on fast calling convention see Fast Calling Convention (tail call)
2421 //  implementation LowerX86_32FastCCCallTo.
2422
2423 /// CallIsStructReturn - Determines whether a call uses struct return
2424 /// semantics.
2425 enum StructReturnType {
2426   NotStructReturn,
2427   RegStructReturn,
2428   StackStructReturn
2429 };
2430 static StructReturnType
2431 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2432   if (Outs.empty())
2433     return NotStructReturn;
2434
2435   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2436   if (!Flags.isSRet())
2437     return NotStructReturn;
2438   if (Flags.isInReg())
2439     return RegStructReturn;
2440   return StackStructReturn;
2441 }
2442
2443 /// Determines whether a function uses struct return semantics.
2444 static StructReturnType
2445 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2446   if (Ins.empty())
2447     return NotStructReturn;
2448
2449   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2450   if (!Flags.isSRet())
2451     return NotStructReturn;
2452   if (Flags.isInReg())
2453     return RegStructReturn;
2454   return StackStructReturn;
2455 }
2456
2457 /// Make a copy of an aggregate at address specified by "Src" to address
2458 /// "Dst" with size and alignment information specified by the specific
2459 /// parameter attribute. The copy will be passed as a byval function parameter.
2460 static SDValue
2461 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2462                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2463                           SDLoc dl) {
2464   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2465
2466   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2467                        /*isVolatile*/false, /*AlwaysInline=*/true,
2468                        /*isTailCall*/false,
2469                        MachinePointerInfo(), MachinePointerInfo());
2470 }
2471
2472 /// Return true if the calling convention is one that we can guarantee TCO for.
2473 static bool canGuaranteeTCO(CallingConv::ID CC) {
2474   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2475           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2476 }
2477
2478 /// Return true if we might ever do TCO for calls with this calling convention.
2479 static bool mayTailCallThisCC(CallingConv::ID CC) {
2480   switch (CC) {
2481   // C calling conventions:
2482   case CallingConv::C:
2483   case CallingConv::X86_64_Win64:
2484   case CallingConv::X86_64_SysV:
2485   // Callee pop conventions:
2486   case CallingConv::X86_ThisCall:
2487   case CallingConv::X86_StdCall:
2488   case CallingConv::X86_VectorCall:
2489   case CallingConv::X86_FastCall:
2490     return true;
2491   default:
2492     return canGuaranteeTCO(CC);
2493   }
2494 }
2495
2496 /// Return true if the function is being made into a tailcall target by
2497 /// changing its ABI.
2498 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2499   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2500 }
2501
2502 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2503   auto Attr =
2504       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2505   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2506     return false;
2507
2508   CallSite CS(CI);
2509   CallingConv::ID CalleeCC = CS.getCallingConv();
2510   if (!mayTailCallThisCC(CalleeCC))
2511     return false;
2512
2513   return true;
2514 }
2515
2516 SDValue
2517 X86TargetLowering::LowerMemArgument(SDValue Chain,
2518                                     CallingConv::ID CallConv,
2519                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2520                                     SDLoc dl, SelectionDAG &DAG,
2521                                     const CCValAssign &VA,
2522                                     MachineFrameInfo *MFI,
2523                                     unsigned i) const {
2524   // Create the nodes corresponding to a load from this parameter slot.
2525   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2526   bool AlwaysUseMutable = shouldGuaranteeTCO(
2527       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2528   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2529   EVT ValVT;
2530
2531   // If value is passed by pointer we have address passed instead of the value
2532   // itself.
2533   bool ExtendedInMem = VA.isExtInLoc() &&
2534     VA.getValVT().getScalarType() == MVT::i1;
2535
2536   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2537     ValVT = VA.getLocVT();
2538   else
2539     ValVT = VA.getValVT();
2540
2541   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2542   // changed with more analysis.
2543   // In case of tail call optimization mark all arguments mutable. Since they
2544   // could be overwritten by lowering of arguments in case of a tail call.
2545   if (Flags.isByVal()) {
2546     unsigned Bytes = Flags.getByValSize();
2547     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2548     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2549     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2550   } else {
2551     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2552                                     VA.getLocMemOffset(), isImmutable);
2553     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2554     SDValue Val = DAG.getLoad(
2555         ValVT, dl, Chain, FIN,
2556         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2557         false, false, 0);
2558     return ExtendedInMem ?
2559       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2560   }
2561 }
2562
2563 // FIXME: Get this from tablegen.
2564 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2565                                                 const X86Subtarget *Subtarget) {
2566   assert(Subtarget->is64Bit());
2567
2568   if (Subtarget->isCallingConvWin64(CallConv)) {
2569     static const MCPhysReg GPR64ArgRegsWin64[] = {
2570       X86::RCX, X86::RDX, X86::R8,  X86::R9
2571     };
2572     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2573   }
2574
2575   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2576     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2577   };
2578   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2579 }
2580
2581 // FIXME: Get this from tablegen.
2582 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2583                                                 CallingConv::ID CallConv,
2584                                                 const X86Subtarget *Subtarget) {
2585   assert(Subtarget->is64Bit());
2586   if (Subtarget->isCallingConvWin64(CallConv)) {
2587     // The XMM registers which might contain var arg parameters are shadowed
2588     // in their paired GPR.  So we only need to save the GPR to their home
2589     // slots.
2590     // TODO: __vectorcall will change this.
2591     return None;
2592   }
2593
2594   const Function *Fn = MF.getFunction();
2595   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2596   bool isSoftFloat = Subtarget->useSoftFloat();
2597   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2598          "SSE register cannot be used when SSE is disabled!");
2599   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2600     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2601     // registers.
2602     return None;
2603
2604   static const MCPhysReg XMMArgRegs64Bit[] = {
2605     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2606     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2607   };
2608   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2609 }
2610
2611 SDValue X86TargetLowering::LowerFormalArguments(
2612     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2613     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2614     SmallVectorImpl<SDValue> &InVals) const {
2615   MachineFunction &MF = DAG.getMachineFunction();
2616   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2617   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2618
2619   const Function* Fn = MF.getFunction();
2620   if (Fn->hasExternalLinkage() &&
2621       Subtarget->isTargetCygMing() &&
2622       Fn->getName() == "main")
2623     FuncInfo->setForceFramePointer(true);
2624
2625   MachineFrameInfo *MFI = MF.getFrameInfo();
2626   bool Is64Bit = Subtarget->is64Bit();
2627   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2628
2629   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2630          "Var args not supported with calling convention fastcc, ghc or hipe");
2631
2632   // Assign locations to all of the incoming arguments.
2633   SmallVector<CCValAssign, 16> ArgLocs;
2634   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2635
2636   // Allocate shadow area for Win64
2637   if (IsWin64)
2638     CCInfo.AllocateStack(32, 8);
2639
2640   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2641
2642   unsigned LastVal = ~0U;
2643   SDValue ArgValue;
2644   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2645     CCValAssign &VA = ArgLocs[i];
2646     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2647     // places.
2648     assert(VA.getValNo() != LastVal &&
2649            "Don't support value assigned to multiple locs yet");
2650     (void)LastVal;
2651     LastVal = VA.getValNo();
2652
2653     if (VA.isRegLoc()) {
2654       EVT RegVT = VA.getLocVT();
2655       const TargetRegisterClass *RC;
2656       if (RegVT == MVT::i32)
2657         RC = &X86::GR32RegClass;
2658       else if (Is64Bit && RegVT == MVT::i64)
2659         RC = &X86::GR64RegClass;
2660       else if (RegVT == MVT::f32)
2661         RC = &X86::FR32RegClass;
2662       else if (RegVT == MVT::f64)
2663         RC = &X86::FR64RegClass;
2664       else if (RegVT.is512BitVector())
2665         RC = &X86::VR512RegClass;
2666       else if (RegVT.is256BitVector())
2667         RC = &X86::VR256RegClass;
2668       else if (RegVT.is128BitVector())
2669         RC = &X86::VR128RegClass;
2670       else if (RegVT == MVT::x86mmx)
2671         RC = &X86::VR64RegClass;
2672       else if (RegVT == MVT::i1)
2673         RC = &X86::VK1RegClass;
2674       else if (RegVT == MVT::v8i1)
2675         RC = &X86::VK8RegClass;
2676       else if (RegVT == MVT::v16i1)
2677         RC = &X86::VK16RegClass;
2678       else if (RegVT == MVT::v32i1)
2679         RC = &X86::VK32RegClass;
2680       else if (RegVT == MVT::v64i1)
2681         RC = &X86::VK64RegClass;
2682       else
2683         llvm_unreachable("Unknown argument type!");
2684
2685       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2686       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2687
2688       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2689       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2690       // right size.
2691       if (VA.getLocInfo() == CCValAssign::SExt)
2692         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2693                                DAG.getValueType(VA.getValVT()));
2694       else if (VA.getLocInfo() == CCValAssign::ZExt)
2695         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2696                                DAG.getValueType(VA.getValVT()));
2697       else if (VA.getLocInfo() == CCValAssign::BCvt)
2698         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2699
2700       if (VA.isExtInLoc()) {
2701         // Handle MMX values passed in XMM regs.
2702         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2703           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2704         else
2705           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2706       }
2707     } else {
2708       assert(VA.isMemLoc());
2709       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2710     }
2711
2712     // If value is passed via pointer - do a load.
2713     if (VA.getLocInfo() == CCValAssign::Indirect)
2714       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2715                              MachinePointerInfo(), false, false, false, 0);
2716
2717     InVals.push_back(ArgValue);
2718   }
2719
2720   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2721     // All x86 ABIs require that for returning structs by value we copy the
2722     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2723     // the argument into a virtual register so that we can access it from the
2724     // return points.
2725     if (Ins[i].Flags.isSRet()) {
2726       unsigned Reg = FuncInfo->getSRetReturnReg();
2727       if (!Reg) {
2728         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2729         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2730         FuncInfo->setSRetReturnReg(Reg);
2731       }
2732       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2733       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2734       break;
2735     }
2736   }
2737
2738   unsigned StackSize = CCInfo.getNextStackOffset();
2739   // Align stack specially for tail calls.
2740   if (shouldGuaranteeTCO(CallConv,
2741                          MF.getTarget().Options.GuaranteedTailCallOpt))
2742     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2743
2744   // If the function takes variable number of arguments, make a frame index for
2745   // the start of the first vararg value... for expansion of llvm.va_start. We
2746   // can skip this if there are no va_start calls.
2747   if (MFI->hasVAStart() &&
2748       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2749                    CallConv != CallingConv::X86_ThisCall))) {
2750     FuncInfo->setVarArgsFrameIndex(
2751         MFI->CreateFixedObject(1, StackSize, true));
2752   }
2753
2754   MachineModuleInfo &MMI = MF.getMMI();
2755
2756   // Figure out if XMM registers are in use.
2757   assert(!(Subtarget->useSoftFloat() &&
2758            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2759          "SSE register cannot be used when SSE is disabled!");
2760
2761   // 64-bit calling conventions support varargs and register parameters, so we
2762   // have to do extra work to spill them in the prologue.
2763   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2764     // Find the first unallocated argument registers.
2765     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2766     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2767     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2768     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2769     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2770            "SSE register cannot be used when SSE is disabled!");
2771
2772     // Gather all the live in physical registers.
2773     SmallVector<SDValue, 6> LiveGPRs;
2774     SmallVector<SDValue, 8> LiveXMMRegs;
2775     SDValue ALVal;
2776     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2777       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2778       LiveGPRs.push_back(
2779           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2780     }
2781     if (!ArgXMMs.empty()) {
2782       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2783       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2784       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2785         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2786         LiveXMMRegs.push_back(
2787             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2788       }
2789     }
2790
2791     if (IsWin64) {
2792       // Get to the caller-allocated home save location.  Add 8 to account
2793       // for the return address.
2794       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2795       FuncInfo->setRegSaveFrameIndex(
2796           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2797       // Fixup to set vararg frame on shadow area (4 x i64).
2798       if (NumIntRegs < 4)
2799         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2800     } else {
2801       // For X86-64, if there are vararg parameters that are passed via
2802       // registers, then we must store them to their spots on the stack so
2803       // they may be loaded by deferencing the result of va_next.
2804       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2805       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2806       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2807           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2808     }
2809
2810     // Store the integer parameter registers.
2811     SmallVector<SDValue, 8> MemOps;
2812     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2813                                       getPointerTy(DAG.getDataLayout()));
2814     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2815     for (SDValue Val : LiveGPRs) {
2816       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2817                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2818       SDValue Store =
2819           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2820                        MachinePointerInfo::getFixedStack(
2821                            DAG.getMachineFunction(),
2822                            FuncInfo->getRegSaveFrameIndex(), Offset),
2823                        false, false, 0);
2824       MemOps.push_back(Store);
2825       Offset += 8;
2826     }
2827
2828     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2829       // Now store the XMM (fp + vector) parameter registers.
2830       SmallVector<SDValue, 12> SaveXMMOps;
2831       SaveXMMOps.push_back(Chain);
2832       SaveXMMOps.push_back(ALVal);
2833       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2834                              FuncInfo->getRegSaveFrameIndex(), dl));
2835       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2836                              FuncInfo->getVarArgsFPOffset(), dl));
2837       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2838                         LiveXMMRegs.end());
2839       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2840                                    MVT::Other, SaveXMMOps));
2841     }
2842
2843     if (!MemOps.empty())
2844       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2845   }
2846
2847   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2848     // Find the largest legal vector type.
2849     MVT VecVT = MVT::Other;
2850     // FIXME: Only some x86_32 calling conventions support AVX512.
2851     if (Subtarget->hasAVX512() &&
2852         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2853                      CallConv == CallingConv::Intel_OCL_BI)))
2854       VecVT = MVT::v16f32;
2855     else if (Subtarget->hasAVX())
2856       VecVT = MVT::v8f32;
2857     else if (Subtarget->hasSSE2())
2858       VecVT = MVT::v4f32;
2859
2860     // We forward some GPRs and some vector types.
2861     SmallVector<MVT, 2> RegParmTypes;
2862     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2863     RegParmTypes.push_back(IntVT);
2864     if (VecVT != MVT::Other)
2865       RegParmTypes.push_back(VecVT);
2866
2867     // Compute the set of forwarded registers. The rest are scratch.
2868     SmallVectorImpl<ForwardedRegister> &Forwards =
2869         FuncInfo->getForwardedMustTailRegParms();
2870     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2871
2872     // Conservatively forward AL on x86_64, since it might be used for varargs.
2873     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2874       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2875       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2876     }
2877
2878     // Copy all forwards from physical to virtual registers.
2879     for (ForwardedRegister &F : Forwards) {
2880       // FIXME: Can we use a less constrained schedule?
2881       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2882       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2883       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2884     }
2885   }
2886
2887   // Some CCs need callee pop.
2888   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2889                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2890     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2891   } else {
2892     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2893     // If this is an sret function, the return should pop the hidden pointer.
2894     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2895         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2896         argsAreStructReturn(Ins) == StackStructReturn)
2897       FuncInfo->setBytesToPopOnReturn(4);
2898   }
2899
2900   if (!Is64Bit) {
2901     // RegSaveFrameIndex is X86-64 only.
2902     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2903     if (CallConv == CallingConv::X86_FastCall ||
2904         CallConv == CallingConv::X86_ThisCall)
2905       // fastcc functions can't have varargs.
2906       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2907   }
2908
2909   FuncInfo->setArgumentStackSize(StackSize);
2910
2911   if (MMI.hasWinEHFuncInfo(Fn)) {
2912     if (Is64Bit) {
2913       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2914       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2915       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2916       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2917       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2918                            MachinePointerInfo::getFixedStack(
2919                                DAG.getMachineFunction(), UnwindHelpFI),
2920                            /*isVolatile=*/true,
2921                            /*isNonTemporal=*/false, /*Alignment=*/0);
2922     } else {
2923       // Functions using Win32 EH are considered to have opaque SP adjustments
2924       // to force local variables to be addressed from the frame or base
2925       // pointers.
2926       MFI->setHasOpaqueSPAdjustment(true);
2927     }
2928   }
2929
2930   return Chain;
2931 }
2932
2933 SDValue
2934 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2935                                     SDValue StackPtr, SDValue Arg,
2936                                     SDLoc dl, SelectionDAG &DAG,
2937                                     const CCValAssign &VA,
2938                                     ISD::ArgFlagsTy Flags) const {
2939   unsigned LocMemOffset = VA.getLocMemOffset();
2940   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2941   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2942                        StackPtr, PtrOff);
2943   if (Flags.isByVal())
2944     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2945
2946   return DAG.getStore(
2947       Chain, dl, Arg, PtrOff,
2948       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2949       false, false, 0);
2950 }
2951
2952 /// Emit a load of return address if tail call
2953 /// optimization is performed and it is required.
2954 SDValue
2955 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2956                                            SDValue &OutRetAddr, SDValue Chain,
2957                                            bool IsTailCall, bool Is64Bit,
2958                                            int FPDiff, SDLoc dl) const {
2959   // Adjust the Return address stack slot.
2960   EVT VT = getPointerTy(DAG.getDataLayout());
2961   OutRetAddr = getReturnAddressFrameIndex(DAG);
2962
2963   // Load the "old" Return address.
2964   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2965                            false, false, false, 0);
2966   return SDValue(OutRetAddr.getNode(), 1);
2967 }
2968
2969 /// Emit a store of the return address if tail call
2970 /// optimization is performed and it is required (FPDiff!=0).
2971 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2972                                         SDValue Chain, SDValue RetAddrFrIdx,
2973                                         EVT PtrVT, unsigned SlotSize,
2974                                         int FPDiff, SDLoc dl) {
2975   // Store the return address to the appropriate stack slot.
2976   if (!FPDiff) return Chain;
2977   // Calculate the new stack slot for the return address.
2978   int NewReturnAddrFI =
2979     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2980                                          false);
2981   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2982   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2983                        MachinePointerInfo::getFixedStack(
2984                            DAG.getMachineFunction(), NewReturnAddrFI),
2985                        false, false, 0);
2986   return Chain;
2987 }
2988
2989 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2990 /// operation of specified width.
2991 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2992                        SDValue V2) {
2993   unsigned NumElems = VT.getVectorNumElements();
2994   SmallVector<int, 8> Mask;
2995   Mask.push_back(NumElems);
2996   for (unsigned i = 1; i != NumElems; ++i)
2997     Mask.push_back(i);
2998   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2999 }
3000
3001 SDValue
3002 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3003                              SmallVectorImpl<SDValue> &InVals) const {
3004   SelectionDAG &DAG                     = CLI.DAG;
3005   SDLoc &dl                             = CLI.DL;
3006   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3007   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3008   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3009   SDValue Chain                         = CLI.Chain;
3010   SDValue Callee                        = CLI.Callee;
3011   CallingConv::ID CallConv              = CLI.CallConv;
3012   bool &isTailCall                      = CLI.IsTailCall;
3013   bool isVarArg                         = CLI.IsVarArg;
3014
3015   MachineFunction &MF = DAG.getMachineFunction();
3016   bool Is64Bit        = Subtarget->is64Bit();
3017   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3018   StructReturnType SR = callIsStructReturn(Outs);
3019   bool IsSibcall      = false;
3020   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3021   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3022
3023   if (Attr.getValueAsString() == "true")
3024     isTailCall = false;
3025
3026   if (Subtarget->isPICStyleGOT() &&
3027       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3028     // If we are using a GOT, disable tail calls to external symbols with
3029     // default visibility. Tail calling such a symbol requires using a GOT
3030     // relocation, which forces early binding of the symbol. This breaks code
3031     // that require lazy function symbol resolution. Using musttail or
3032     // GuaranteedTailCallOpt will override this.
3033     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3034     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3035                G->getGlobal()->hasDefaultVisibility()))
3036       isTailCall = false;
3037   }
3038
3039   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3040   if (IsMustTail) {
3041     // Force this to be a tail call.  The verifier rules are enough to ensure
3042     // that we can lower this successfully without moving the return address
3043     // around.
3044     isTailCall = true;
3045   } else if (isTailCall) {
3046     // Check if it's really possible to do a tail call.
3047     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3048                     isVarArg, SR != NotStructReturn,
3049                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3050                     Outs, OutVals, Ins, DAG);
3051
3052     // Sibcalls are automatically detected tailcalls which do not require
3053     // ABI changes.
3054     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3055       IsSibcall = true;
3056
3057     if (isTailCall)
3058       ++NumTailCalls;
3059   }
3060
3061   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3062          "Var args not supported with calling convention fastcc, ghc or hipe");
3063
3064   // Analyze operands of the call, assigning locations to each operand.
3065   SmallVector<CCValAssign, 16> ArgLocs;
3066   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3067
3068   // Allocate shadow area for Win64
3069   if (IsWin64)
3070     CCInfo.AllocateStack(32, 8);
3071
3072   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3073
3074   // Get a count of how many bytes are to be pushed on the stack.
3075   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3076   if (IsSibcall)
3077     // This is a sibcall. The memory operands are available in caller's
3078     // own caller's stack.
3079     NumBytes = 0;
3080   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3081            canGuaranteeTCO(CallConv))
3082     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3083
3084   int FPDiff = 0;
3085   if (isTailCall && !IsSibcall && !IsMustTail) {
3086     // Lower arguments at fp - stackoffset + fpdiff.
3087     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3088
3089     FPDiff = NumBytesCallerPushed - NumBytes;
3090
3091     // Set the delta of movement of the returnaddr stackslot.
3092     // But only set if delta is greater than previous delta.
3093     if (FPDiff < X86Info->getTCReturnAddrDelta())
3094       X86Info->setTCReturnAddrDelta(FPDiff);
3095   }
3096
3097   unsigned NumBytesToPush = NumBytes;
3098   unsigned NumBytesToPop = NumBytes;
3099
3100   // If we have an inalloca argument, all stack space has already been allocated
3101   // for us and be right at the top of the stack.  We don't support multiple
3102   // arguments passed in memory when using inalloca.
3103   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3104     NumBytesToPush = 0;
3105     if (!ArgLocs.back().isMemLoc())
3106       report_fatal_error("cannot use inalloca attribute on a register "
3107                          "parameter");
3108     if (ArgLocs.back().getLocMemOffset() != 0)
3109       report_fatal_error("any parameter with the inalloca attribute must be "
3110                          "the only memory argument");
3111   }
3112
3113   if (!IsSibcall)
3114     Chain = DAG.getCALLSEQ_START(
3115         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3116
3117   SDValue RetAddrFrIdx;
3118   // Load return address for tail calls.
3119   if (isTailCall && FPDiff)
3120     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3121                                     Is64Bit, FPDiff, dl);
3122
3123   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3124   SmallVector<SDValue, 8> MemOpChains;
3125   SDValue StackPtr;
3126
3127   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3128   // of tail call optimization arguments are handle later.
3129   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3130   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3131     // Skip inalloca arguments, they have already been written.
3132     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3133     if (Flags.isInAlloca())
3134       continue;
3135
3136     CCValAssign &VA = ArgLocs[i];
3137     EVT RegVT = VA.getLocVT();
3138     SDValue Arg = OutVals[i];
3139     bool isByVal = Flags.isByVal();
3140
3141     // Promote the value if needed.
3142     switch (VA.getLocInfo()) {
3143     default: llvm_unreachable("Unknown loc info!");
3144     case CCValAssign::Full: break;
3145     case CCValAssign::SExt:
3146       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3147       break;
3148     case CCValAssign::ZExt:
3149       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3150       break;
3151     case CCValAssign::AExt:
3152       if (Arg.getValueType().isVector() &&
3153           Arg.getValueType().getScalarType() == MVT::i1)
3154         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3155       else if (RegVT.is128BitVector()) {
3156         // Special case: passing MMX values in XMM registers.
3157         Arg = DAG.getBitcast(MVT::i64, Arg);
3158         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3159         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3160       } else
3161         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3162       break;
3163     case CCValAssign::BCvt:
3164       Arg = DAG.getBitcast(RegVT, Arg);
3165       break;
3166     case CCValAssign::Indirect: {
3167       // Store the argument.
3168       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3169       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3170       Chain = DAG.getStore(
3171           Chain, dl, Arg, SpillSlot,
3172           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3173           false, false, 0);
3174       Arg = SpillSlot;
3175       break;
3176     }
3177     }
3178
3179     if (VA.isRegLoc()) {
3180       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3181       if (isVarArg && IsWin64) {
3182         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3183         // shadow reg if callee is a varargs function.
3184         unsigned ShadowReg = 0;
3185         switch (VA.getLocReg()) {
3186         case X86::XMM0: ShadowReg = X86::RCX; break;
3187         case X86::XMM1: ShadowReg = X86::RDX; break;
3188         case X86::XMM2: ShadowReg = X86::R8; break;
3189         case X86::XMM3: ShadowReg = X86::R9; break;
3190         }
3191         if (ShadowReg)
3192           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3193       }
3194     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3195       assert(VA.isMemLoc());
3196       if (!StackPtr.getNode())
3197         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3198                                       getPointerTy(DAG.getDataLayout()));
3199       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3200                                              dl, DAG, VA, Flags));
3201     }
3202   }
3203
3204   if (!MemOpChains.empty())
3205     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3206
3207   if (Subtarget->isPICStyleGOT()) {
3208     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3209     // GOT pointer.
3210     if (!isTailCall) {
3211       RegsToPass.push_back(std::make_pair(
3212           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3213                                           getPointerTy(DAG.getDataLayout()))));
3214     } else {
3215       // If we are tail calling and generating PIC/GOT style code load the
3216       // address of the callee into ECX. The value in ecx is used as target of
3217       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3218       // for tail calls on PIC/GOT architectures. Normally we would just put the
3219       // address of GOT into ebx and then call target@PLT. But for tail calls
3220       // ebx would be restored (since ebx is callee saved) before jumping to the
3221       // target@PLT.
3222
3223       // Note: The actual moving to ECX is done further down.
3224       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3225       if (G && !G->getGlobal()->hasLocalLinkage() &&
3226           G->getGlobal()->hasDefaultVisibility())
3227         Callee = LowerGlobalAddress(Callee, DAG);
3228       else if (isa<ExternalSymbolSDNode>(Callee))
3229         Callee = LowerExternalSymbol(Callee, DAG);
3230     }
3231   }
3232
3233   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3234     // From AMD64 ABI document:
3235     // For calls that may call functions that use varargs or stdargs
3236     // (prototype-less calls or calls to functions containing ellipsis (...) in
3237     // the declaration) %al is used as hidden argument to specify the number
3238     // of SSE registers used. The contents of %al do not need to match exactly
3239     // the number of registers, but must be an ubound on the number of SSE
3240     // registers used and is in the range 0 - 8 inclusive.
3241
3242     // Count the number of XMM registers allocated.
3243     static const MCPhysReg XMMArgRegs[] = {
3244       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3245       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3246     };
3247     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3248     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3249            && "SSE registers cannot be used when SSE is disabled");
3250
3251     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3252                                         DAG.getConstant(NumXMMRegs, dl,
3253                                                         MVT::i8)));
3254   }
3255
3256   if (isVarArg && IsMustTail) {
3257     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3258     for (const auto &F : Forwards) {
3259       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3260       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3261     }
3262   }
3263
3264   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3265   // don't need this because the eligibility check rejects calls that require
3266   // shuffling arguments passed in memory.
3267   if (!IsSibcall && isTailCall) {
3268     // Force all the incoming stack arguments to be loaded from the stack
3269     // before any new outgoing arguments are stored to the stack, because the
3270     // outgoing stack slots may alias the incoming argument stack slots, and
3271     // the alias isn't otherwise explicit. This is slightly more conservative
3272     // than necessary, because it means that each store effectively depends
3273     // on every argument instead of just those arguments it would clobber.
3274     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3275
3276     SmallVector<SDValue, 8> MemOpChains2;
3277     SDValue FIN;
3278     int FI = 0;
3279     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3280       CCValAssign &VA = ArgLocs[i];
3281       if (VA.isRegLoc())
3282         continue;
3283       assert(VA.isMemLoc());
3284       SDValue Arg = OutVals[i];
3285       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3286       // Skip inalloca arguments.  They don't require any work.
3287       if (Flags.isInAlloca())
3288         continue;
3289       // Create frame index.
3290       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3291       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3292       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3293       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3294
3295       if (Flags.isByVal()) {
3296         // Copy relative to framepointer.
3297         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3298         if (!StackPtr.getNode())
3299           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3300                                         getPointerTy(DAG.getDataLayout()));
3301         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3302                              StackPtr, Source);
3303
3304         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3305                                                          ArgChain,
3306                                                          Flags, DAG, dl));
3307       } else {
3308         // Store relative to framepointer.
3309         MemOpChains2.push_back(DAG.getStore(
3310             ArgChain, dl, Arg, FIN,
3311             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3312             false, false, 0));
3313       }
3314     }
3315
3316     if (!MemOpChains2.empty())
3317       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3318
3319     // Store the return address to the appropriate stack slot.
3320     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3321                                      getPointerTy(DAG.getDataLayout()),
3322                                      RegInfo->getSlotSize(), FPDiff, dl);
3323   }
3324
3325   // Build a sequence of copy-to-reg nodes chained together with token chain
3326   // and flag operands which copy the outgoing args into registers.
3327   SDValue InFlag;
3328   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3329     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3330                              RegsToPass[i].second, InFlag);
3331     InFlag = Chain.getValue(1);
3332   }
3333
3334   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3335     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3336     // In the 64-bit large code model, we have to make all calls
3337     // through a register, since the call instruction's 32-bit
3338     // pc-relative offset may not be large enough to hold the whole
3339     // address.
3340   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3341     // If the callee is a GlobalAddress node (quite common, every direct call
3342     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3343     // it.
3344     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3345
3346     // We should use extra load for direct calls to dllimported functions in
3347     // non-JIT mode.
3348     const GlobalValue *GV = G->getGlobal();
3349     if (!GV->hasDLLImportStorageClass()) {
3350       unsigned char OpFlags = 0;
3351       bool ExtraLoad = false;
3352       unsigned WrapperKind = ISD::DELETED_NODE;
3353
3354       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3355       // external symbols most go through the PLT in PIC mode.  If the symbol
3356       // has hidden or protected visibility, or if it is static or local, then
3357       // we don't need to use the PLT - we can directly call it.
3358       if (Subtarget->isTargetELF() &&
3359           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3360           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3361         OpFlags = X86II::MO_PLT;
3362       } else if (Subtarget->isPICStyleStubAny() &&
3363                  !GV->isStrongDefinitionForLinker() &&
3364                  (!Subtarget->getTargetTriple().isMacOSX() ||
3365                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3366         // PC-relative references to external symbols should go through $stub,
3367         // unless we're building with the leopard linker or later, which
3368         // automatically synthesizes these stubs.
3369         OpFlags = X86II::MO_DARWIN_STUB;
3370       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3371                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3372         // If the function is marked as non-lazy, generate an indirect call
3373         // which loads from the GOT directly. This avoids runtime overhead
3374         // at the cost of eager binding (and one extra byte of encoding).
3375         OpFlags = X86II::MO_GOTPCREL;
3376         WrapperKind = X86ISD::WrapperRIP;
3377         ExtraLoad = true;
3378       }
3379
3380       Callee = DAG.getTargetGlobalAddress(
3381           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3382
3383       // Add a wrapper if needed.
3384       if (WrapperKind != ISD::DELETED_NODE)
3385         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3386                              getPointerTy(DAG.getDataLayout()), Callee);
3387       // Add extra indirection if needed.
3388       if (ExtraLoad)
3389         Callee = DAG.getLoad(
3390             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3391             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3392             false, 0);
3393     }
3394   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3395     unsigned char OpFlags = 0;
3396
3397     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3398     // external symbols should go through the PLT.
3399     if (Subtarget->isTargetELF() &&
3400         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3401       OpFlags = X86II::MO_PLT;
3402     } else if (Subtarget->isPICStyleStubAny() &&
3403                (!Subtarget->getTargetTriple().isMacOSX() ||
3404                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3405       // PC-relative references to external symbols should go through $stub,
3406       // unless we're building with the leopard linker or later, which
3407       // automatically synthesizes these stubs.
3408       OpFlags = X86II::MO_DARWIN_STUB;
3409     }
3410
3411     Callee = DAG.getTargetExternalSymbol(
3412         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3413   } else if (Subtarget->isTarget64BitILP32() &&
3414              Callee->getValueType(0) == MVT::i32) {
3415     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3416     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3417   }
3418
3419   // Returns a chain & a flag for retval copy to use.
3420   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3421   SmallVector<SDValue, 8> Ops;
3422
3423   if (!IsSibcall && isTailCall) {
3424     Chain = DAG.getCALLSEQ_END(Chain,
3425                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3426                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3427     InFlag = Chain.getValue(1);
3428   }
3429
3430   Ops.push_back(Chain);
3431   Ops.push_back(Callee);
3432
3433   if (isTailCall)
3434     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3435
3436   // Add argument registers to the end of the list so that they are known live
3437   // into the call.
3438   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3439     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3440                                   RegsToPass[i].second.getValueType()));
3441
3442   // Add a register mask operand representing the call-preserved registers.
3443   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3444   assert(Mask && "Missing call preserved mask for calling convention");
3445
3446   // If this is an invoke in a 32-bit function using a funclet-based
3447   // personality, assume the function clobbers all registers. If an exception
3448   // is thrown, the runtime will not restore CSRs.
3449   // FIXME: Model this more precisely so that we can register allocate across
3450   // the normal edge and spill and fill across the exceptional edge.
3451   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3452     const Function *CallerFn = MF.getFunction();
3453     EHPersonality Pers =
3454         CallerFn->hasPersonalityFn()
3455             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3456             : EHPersonality::Unknown;
3457     if (isFuncletEHPersonality(Pers))
3458       Mask = RegInfo->getNoPreservedMask();
3459   }
3460
3461   Ops.push_back(DAG.getRegisterMask(Mask));
3462
3463   if (InFlag.getNode())
3464     Ops.push_back(InFlag);
3465
3466   if (isTailCall) {
3467     // We used to do:
3468     //// If this is the first return lowered for this function, add the regs
3469     //// to the liveout set for the function.
3470     // This isn't right, although it's probably harmless on x86; liveouts
3471     // should be computed from returns not tail calls.  Consider a void
3472     // function making a tail call to a function returning int.
3473     MF.getFrameInfo()->setHasTailCall();
3474     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3475   }
3476
3477   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3478   InFlag = Chain.getValue(1);
3479
3480   // Create the CALLSEQ_END node.
3481   unsigned NumBytesForCalleeToPop;
3482   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3483                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3484     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3485   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3486            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3487            SR == StackStructReturn)
3488     // If this is a call to a struct-return function, the callee
3489     // pops the hidden struct pointer, so we have to push it back.
3490     // This is common for Darwin/X86, Linux & Mingw32 targets.
3491     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3492     NumBytesForCalleeToPop = 4;
3493   else
3494     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3495
3496   // Returns a flag for retval copy to use.
3497   if (!IsSibcall) {
3498     Chain = DAG.getCALLSEQ_END(Chain,
3499                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3500                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3501                                                      true),
3502                                InFlag, dl);
3503     InFlag = Chain.getValue(1);
3504   }
3505
3506   // Handle result values, copying them out of physregs into vregs that we
3507   // return.
3508   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3509                          Ins, dl, DAG, InVals);
3510 }
3511
3512 //===----------------------------------------------------------------------===//
3513 //                Fast Calling Convention (tail call) implementation
3514 //===----------------------------------------------------------------------===//
3515
3516 //  Like std call, callee cleans arguments, convention except that ECX is
3517 //  reserved for storing the tail called function address. Only 2 registers are
3518 //  free for argument passing (inreg). Tail call optimization is performed
3519 //  provided:
3520 //                * tailcallopt is enabled
3521 //                * caller/callee are fastcc
3522 //  On X86_64 architecture with GOT-style position independent code only local
3523 //  (within module) calls are supported at the moment.
3524 //  To keep the stack aligned according to platform abi the function
3525 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3526 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3527 //  If a tail called function callee has more arguments than the caller the
3528 //  caller needs to make sure that there is room to move the RETADDR to. This is
3529 //  achieved by reserving an area the size of the argument delta right after the
3530 //  original RETADDR, but before the saved framepointer or the spilled registers
3531 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3532 //  stack layout:
3533 //    arg1
3534 //    arg2
3535 //    RETADDR
3536 //    [ new RETADDR
3537 //      move area ]
3538 //    (possible EBP)
3539 //    ESI
3540 //    EDI
3541 //    local1 ..
3542
3543 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3544 /// requirement.
3545 unsigned
3546 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3547                                                SelectionDAG& DAG) const {
3548   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3549   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3550   unsigned StackAlignment = TFI.getStackAlignment();
3551   uint64_t AlignMask = StackAlignment - 1;
3552   int64_t Offset = StackSize;
3553   unsigned SlotSize = RegInfo->getSlotSize();
3554   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3555     // Number smaller than 12 so just add the difference.
3556     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3557   } else {
3558     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3559     Offset = ((~AlignMask) & Offset) + StackAlignment +
3560       (StackAlignment-SlotSize);
3561   }
3562   return Offset;
3563 }
3564
3565 /// Return true if the given stack call argument is already available in the
3566 /// same position (relatively) of the caller's incoming argument stack.
3567 static
3568 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3569                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3570                          const X86InstrInfo *TII) {
3571   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3572   int FI = INT_MAX;
3573   if (Arg.getOpcode() == ISD::CopyFromReg) {
3574     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3575     if (!TargetRegisterInfo::isVirtualRegister(VR))
3576       return false;
3577     MachineInstr *Def = MRI->getVRegDef(VR);
3578     if (!Def)
3579       return false;
3580     if (!Flags.isByVal()) {
3581       if (!TII->isLoadFromStackSlot(Def, FI))
3582         return false;
3583     } else {
3584       unsigned Opcode = Def->getOpcode();
3585       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3586            Opcode == X86::LEA64_32r) &&
3587           Def->getOperand(1).isFI()) {
3588         FI = Def->getOperand(1).getIndex();
3589         Bytes = Flags.getByValSize();
3590       } else
3591         return false;
3592     }
3593   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3594     if (Flags.isByVal())
3595       // ByVal argument is passed in as a pointer but it's now being
3596       // dereferenced. e.g.
3597       // define @foo(%struct.X* %A) {
3598       //   tail call @bar(%struct.X* byval %A)
3599       // }
3600       return false;
3601     SDValue Ptr = Ld->getBasePtr();
3602     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3603     if (!FINode)
3604       return false;
3605     FI = FINode->getIndex();
3606   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3607     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3608     FI = FINode->getIndex();
3609     Bytes = Flags.getByValSize();
3610   } else
3611     return false;
3612
3613   assert(FI != INT_MAX);
3614   if (!MFI->isFixedObjectIndex(FI))
3615     return false;
3616   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3617 }
3618
3619 /// Check whether the call is eligible for tail call optimization. Targets
3620 /// that want to do tail call optimization should implement this function.
3621 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3622     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3623     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3624     const SmallVectorImpl<ISD::OutputArg> &Outs,
3625     const SmallVectorImpl<SDValue> &OutVals,
3626     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3627   if (!mayTailCallThisCC(CalleeCC))
3628     return false;
3629
3630   // If -tailcallopt is specified, make fastcc functions tail-callable.
3631   MachineFunction &MF = DAG.getMachineFunction();
3632   const Function *CallerF = MF.getFunction();
3633
3634   // If the function return type is x86_fp80 and the callee return type is not,
3635   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3636   // perform a tailcall optimization here.
3637   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3638     return false;
3639
3640   CallingConv::ID CallerCC = CallerF->getCallingConv();
3641   bool CCMatch = CallerCC == CalleeCC;
3642   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3643   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3644
3645   // Win64 functions have extra shadow space for argument homing. Don't do the
3646   // sibcall if the caller and callee have mismatched expectations for this
3647   // space.
3648   if (IsCalleeWin64 != IsCallerWin64)
3649     return false;
3650
3651   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3652     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3653       return true;
3654     return false;
3655   }
3656
3657   // Look for obvious safe cases to perform tail call optimization that do not
3658   // require ABI changes. This is what gcc calls sibcall.
3659
3660   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3661   // emit a special epilogue.
3662   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3663   if (RegInfo->needsStackRealignment(MF))
3664     return false;
3665
3666   // Also avoid sibcall optimization if either caller or callee uses struct
3667   // return semantics.
3668   if (isCalleeStructRet || isCallerStructRet)
3669     return false;
3670
3671   // Do not sibcall optimize vararg calls unless all arguments are passed via
3672   // registers.
3673   if (isVarArg && !Outs.empty()) {
3674     // Optimizing for varargs on Win64 is unlikely to be safe without
3675     // additional testing.
3676     if (IsCalleeWin64 || IsCallerWin64)
3677       return false;
3678
3679     SmallVector<CCValAssign, 16> ArgLocs;
3680     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3681                    *DAG.getContext());
3682
3683     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3684     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3685       if (!ArgLocs[i].isRegLoc())
3686         return false;
3687   }
3688
3689   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3690   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3691   // this into a sibcall.
3692   bool Unused = false;
3693   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3694     if (!Ins[i].Used) {
3695       Unused = true;
3696       break;
3697     }
3698   }
3699   if (Unused) {
3700     SmallVector<CCValAssign, 16> RVLocs;
3701     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3702                    *DAG.getContext());
3703     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3704     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3705       CCValAssign &VA = RVLocs[i];
3706       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3707         return false;
3708     }
3709   }
3710
3711   // If the calling conventions do not match, then we'd better make sure the
3712   // results are returned in the same way as what the caller expects.
3713   if (!CCMatch) {
3714     SmallVector<CCValAssign, 16> RVLocs1;
3715     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3716                     *DAG.getContext());
3717     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3718
3719     SmallVector<CCValAssign, 16> RVLocs2;
3720     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3721                     *DAG.getContext());
3722     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3723
3724     if (RVLocs1.size() != RVLocs2.size())
3725       return false;
3726     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3727       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3728         return false;
3729       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3730         return false;
3731       if (RVLocs1[i].isRegLoc()) {
3732         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3733           return false;
3734       } else {
3735         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3736           return false;
3737       }
3738     }
3739   }
3740
3741   unsigned StackArgsSize = 0;
3742
3743   // If the callee takes no arguments then go on to check the results of the
3744   // call.
3745   if (!Outs.empty()) {
3746     // Check if stack adjustment is needed. For now, do not do this if any
3747     // argument is passed on the stack.
3748     SmallVector<CCValAssign, 16> ArgLocs;
3749     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3750                    *DAG.getContext());
3751
3752     // Allocate shadow area for Win64
3753     if (IsCalleeWin64)
3754       CCInfo.AllocateStack(32, 8);
3755
3756     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3757     StackArgsSize = CCInfo.getNextStackOffset();
3758
3759     if (CCInfo.getNextStackOffset()) {
3760       // Check if the arguments are already laid out in the right way as
3761       // the caller's fixed stack objects.
3762       MachineFrameInfo *MFI = MF.getFrameInfo();
3763       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3764       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3765       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3766         CCValAssign &VA = ArgLocs[i];
3767         SDValue Arg = OutVals[i];
3768         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3769         if (VA.getLocInfo() == CCValAssign::Indirect)
3770           return false;
3771         if (!VA.isRegLoc()) {
3772           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3773                                    MFI, MRI, TII))
3774             return false;
3775         }
3776       }
3777     }
3778
3779     // If the tailcall address may be in a register, then make sure it's
3780     // possible to register allocate for it. In 32-bit, the call address can
3781     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3782     // callee-saved registers are restored. These happen to be the same
3783     // registers used to pass 'inreg' arguments so watch out for those.
3784     if (!Subtarget->is64Bit() &&
3785         ((!isa<GlobalAddressSDNode>(Callee) &&
3786           !isa<ExternalSymbolSDNode>(Callee)) ||
3787          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3788       unsigned NumInRegs = 0;
3789       // In PIC we need an extra register to formulate the address computation
3790       // for the callee.
3791       unsigned MaxInRegs =
3792         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3793
3794       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3795         CCValAssign &VA = ArgLocs[i];
3796         if (!VA.isRegLoc())
3797           continue;
3798         unsigned Reg = VA.getLocReg();
3799         switch (Reg) {
3800         default: break;
3801         case X86::EAX: case X86::EDX: case X86::ECX:
3802           if (++NumInRegs == MaxInRegs)
3803             return false;
3804           break;
3805         }
3806       }
3807     }
3808   }
3809
3810   bool CalleeWillPop =
3811       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3812                        MF.getTarget().Options.GuaranteedTailCallOpt);
3813
3814   if (unsigned BytesToPop =
3815           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3816     // If we have bytes to pop, the callee must pop them.
3817     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3818     if (!CalleePopMatches)
3819       return false;
3820   } else if (CalleeWillPop && StackArgsSize > 0) {
3821     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3822     return false;
3823   }
3824
3825   return true;
3826 }
3827
3828 FastISel *
3829 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3830                                   const TargetLibraryInfo *libInfo) const {
3831   return X86::createFastISel(funcInfo, libInfo);
3832 }
3833
3834 //===----------------------------------------------------------------------===//
3835 //                           Other Lowering Hooks
3836 //===----------------------------------------------------------------------===//
3837
3838 static bool MayFoldLoad(SDValue Op) {
3839   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3840 }
3841
3842 static bool MayFoldIntoStore(SDValue Op) {
3843   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3844 }
3845
3846 static bool isTargetShuffle(unsigned Opcode) {
3847   switch(Opcode) {
3848   default: return false;
3849   case X86ISD::BLENDI:
3850   case X86ISD::PSHUFB:
3851   case X86ISD::PSHUFD:
3852   case X86ISD::PSHUFHW:
3853   case X86ISD::PSHUFLW:
3854   case X86ISD::SHUFP:
3855   case X86ISD::PALIGNR:
3856   case X86ISD::MOVLHPS:
3857   case X86ISD::MOVLHPD:
3858   case X86ISD::MOVHLPS:
3859   case X86ISD::MOVLPS:
3860   case X86ISD::MOVLPD:
3861   case X86ISD::MOVSHDUP:
3862   case X86ISD::MOVSLDUP:
3863   case X86ISD::MOVDDUP:
3864   case X86ISD::MOVSS:
3865   case X86ISD::MOVSD:
3866   case X86ISD::UNPCKL:
3867   case X86ISD::UNPCKH:
3868   case X86ISD::VPERMILPI:
3869   case X86ISD::VPERM2X128:
3870   case X86ISD::VPERMI:
3871   case X86ISD::VPERMV:
3872   case X86ISD::VPERMV3:
3873     return true;
3874   }
3875 }
3876
3877 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3878                                     SDValue V1, unsigned TargetMask,
3879                                     SelectionDAG &DAG) {
3880   switch(Opc) {
3881   default: llvm_unreachable("Unknown x86 shuffle node");
3882   case X86ISD::PSHUFD:
3883   case X86ISD::PSHUFHW:
3884   case X86ISD::PSHUFLW:
3885   case X86ISD::VPERMILPI:
3886   case X86ISD::VPERMI:
3887     return DAG.getNode(Opc, dl, VT, V1,
3888                        DAG.getConstant(TargetMask, dl, MVT::i8));
3889   }
3890 }
3891
3892 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3893                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3894   switch(Opc) {
3895   default: llvm_unreachable("Unknown x86 shuffle node");
3896   case X86ISD::MOVLHPS:
3897   case X86ISD::MOVLHPD:
3898   case X86ISD::MOVHLPS:
3899   case X86ISD::MOVLPS:
3900   case X86ISD::MOVLPD:
3901   case X86ISD::MOVSS:
3902   case X86ISD::MOVSD:
3903   case X86ISD::UNPCKL:
3904   case X86ISD::UNPCKH:
3905     return DAG.getNode(Opc, dl, VT, V1, V2);
3906   }
3907 }
3908
3909 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3910   MachineFunction &MF = DAG.getMachineFunction();
3911   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3912   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3913   int ReturnAddrIndex = FuncInfo->getRAIndex();
3914
3915   if (ReturnAddrIndex == 0) {
3916     // Set up a frame object for the return address.
3917     unsigned SlotSize = RegInfo->getSlotSize();
3918     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3919                                                            -(int64_t)SlotSize,
3920                                                            false);
3921     FuncInfo->setRAIndex(ReturnAddrIndex);
3922   }
3923
3924   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3925 }
3926
3927 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3928                                        bool hasSymbolicDisplacement) {
3929   // Offset should fit into 32 bit immediate field.
3930   if (!isInt<32>(Offset))
3931     return false;
3932
3933   // If we don't have a symbolic displacement - we don't have any extra
3934   // restrictions.
3935   if (!hasSymbolicDisplacement)
3936     return true;
3937
3938   // FIXME: Some tweaks might be needed for medium code model.
3939   if (M != CodeModel::Small && M != CodeModel::Kernel)
3940     return false;
3941
3942   // For small code model we assume that latest object is 16MB before end of 31
3943   // bits boundary. We may also accept pretty large negative constants knowing
3944   // that all objects are in the positive half of address space.
3945   if (M == CodeModel::Small && Offset < 16*1024*1024)
3946     return true;
3947
3948   // For kernel code model we know that all object resist in the negative half
3949   // of 32bits address space. We may not accept negative offsets, since they may
3950   // be just off and we may accept pretty large positive ones.
3951   if (M == CodeModel::Kernel && Offset >= 0)
3952     return true;
3953
3954   return false;
3955 }
3956
3957 /// Determines whether the callee is required to pop its own arguments.
3958 /// Callee pop is necessary to support tail calls.
3959 bool X86::isCalleePop(CallingConv::ID CallingConv,
3960                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3961   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3962   // can guarantee TCO.
3963   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3964     return true;
3965
3966   switch (CallingConv) {
3967   default:
3968     return false;
3969   case CallingConv::X86_StdCall:
3970   case CallingConv::X86_FastCall:
3971   case CallingConv::X86_ThisCall:
3972   case CallingConv::X86_VectorCall:
3973     return !is64Bit;
3974   }
3975 }
3976
3977 /// \brief Return true if the condition is an unsigned comparison operation.
3978 static bool isX86CCUnsigned(unsigned X86CC) {
3979   switch (X86CC) {
3980   default: llvm_unreachable("Invalid integer condition!");
3981   case X86::COND_E:     return true;
3982   case X86::COND_G:     return false;
3983   case X86::COND_GE:    return false;
3984   case X86::COND_L:     return false;
3985   case X86::COND_LE:    return false;
3986   case X86::COND_NE:    return true;
3987   case X86::COND_B:     return true;
3988   case X86::COND_A:     return true;
3989   case X86::COND_BE:    return true;
3990   case X86::COND_AE:    return true;
3991   }
3992   llvm_unreachable("covered switch fell through?!");
3993 }
3994
3995 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3996 /// condition code, returning the condition code and the LHS/RHS of the
3997 /// comparison to make.
3998 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3999                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4000   if (!isFP) {
4001     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4002       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4003         // X > -1   -> X == 0, jump !sign.
4004         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4005         return X86::COND_NS;
4006       }
4007       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4008         // X < 0   -> X == 0, jump on sign.
4009         return X86::COND_S;
4010       }
4011       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4012         // X < 1   -> X <= 0
4013         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4014         return X86::COND_LE;
4015       }
4016     }
4017
4018     switch (SetCCOpcode) {
4019     default: llvm_unreachable("Invalid integer condition!");
4020     case ISD::SETEQ:  return X86::COND_E;
4021     case ISD::SETGT:  return X86::COND_G;
4022     case ISD::SETGE:  return X86::COND_GE;
4023     case ISD::SETLT:  return X86::COND_L;
4024     case ISD::SETLE:  return X86::COND_LE;
4025     case ISD::SETNE:  return X86::COND_NE;
4026     case ISD::SETULT: return X86::COND_B;
4027     case ISD::SETUGT: return X86::COND_A;
4028     case ISD::SETULE: return X86::COND_BE;
4029     case ISD::SETUGE: return X86::COND_AE;
4030     }
4031   }
4032
4033   // First determine if it is required or is profitable to flip the operands.
4034
4035   // If LHS is a foldable load, but RHS is not, flip the condition.
4036   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4037       !ISD::isNON_EXTLoad(RHS.getNode())) {
4038     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4039     std::swap(LHS, RHS);
4040   }
4041
4042   switch (SetCCOpcode) {
4043   default: break;
4044   case ISD::SETOLT:
4045   case ISD::SETOLE:
4046   case ISD::SETUGT:
4047   case ISD::SETUGE:
4048     std::swap(LHS, RHS);
4049     break;
4050   }
4051
4052   // On a floating point condition, the flags are set as follows:
4053   // ZF  PF  CF   op
4054   //  0 | 0 | 0 | X > Y
4055   //  0 | 0 | 1 | X < Y
4056   //  1 | 0 | 0 | X == Y
4057   //  1 | 1 | 1 | unordered
4058   switch (SetCCOpcode) {
4059   default: llvm_unreachable("Condcode should be pre-legalized away");
4060   case ISD::SETUEQ:
4061   case ISD::SETEQ:   return X86::COND_E;
4062   case ISD::SETOLT:              // flipped
4063   case ISD::SETOGT:
4064   case ISD::SETGT:   return X86::COND_A;
4065   case ISD::SETOLE:              // flipped
4066   case ISD::SETOGE:
4067   case ISD::SETGE:   return X86::COND_AE;
4068   case ISD::SETUGT:              // flipped
4069   case ISD::SETULT:
4070   case ISD::SETLT:   return X86::COND_B;
4071   case ISD::SETUGE:              // flipped
4072   case ISD::SETULE:
4073   case ISD::SETLE:   return X86::COND_BE;
4074   case ISD::SETONE:
4075   case ISD::SETNE:   return X86::COND_NE;
4076   case ISD::SETUO:   return X86::COND_P;
4077   case ISD::SETO:    return X86::COND_NP;
4078   case ISD::SETOEQ:
4079   case ISD::SETUNE:  return X86::COND_INVALID;
4080   }
4081 }
4082
4083 /// Is there a floating point cmov for the specific X86 condition code?
4084 /// Current x86 isa includes the following FP cmov instructions:
4085 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4086 static bool hasFPCMov(unsigned X86CC) {
4087   switch (X86CC) {
4088   default:
4089     return false;
4090   case X86::COND_B:
4091   case X86::COND_BE:
4092   case X86::COND_E:
4093   case X86::COND_P:
4094   case X86::COND_A:
4095   case X86::COND_AE:
4096   case X86::COND_NE:
4097   case X86::COND_NP:
4098     return true;
4099   }
4100 }
4101
4102 /// Returns true if the target can instruction select the
4103 /// specified FP immediate natively. If false, the legalizer will
4104 /// materialize the FP immediate as a load from a constant pool.
4105 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4106   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4107     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4108       return true;
4109   }
4110   return false;
4111 }
4112
4113 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4114                                               ISD::LoadExtType ExtTy,
4115                                               EVT NewVT) const {
4116   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4117   // relocation target a movq or addq instruction: don't let the load shrink.
4118   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4119   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4120     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4121       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4122   return true;
4123 }
4124
4125 /// \brief Returns true if it is beneficial to convert a load of a constant
4126 /// to just the constant itself.
4127 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4128                                                           Type *Ty) const {
4129   assert(Ty->isIntegerTy());
4130
4131   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4132   if (BitSize == 0 || BitSize > 64)
4133     return false;
4134   return true;
4135 }
4136
4137 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4138                                                 unsigned Index) const {
4139   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4140     return false;
4141
4142   return (Index == 0 || Index == ResVT.getVectorNumElements());
4143 }
4144
4145 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4146   // Speculate cttz only if we can directly use TZCNT.
4147   return Subtarget->hasBMI();
4148 }
4149
4150 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4151   // Speculate ctlz only if we can directly use LZCNT.
4152   return Subtarget->hasLZCNT();
4153 }
4154
4155 /// Return true if every element in Mask, beginning
4156 /// from position Pos and ending in Pos+Size is undef.
4157 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4158   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4159     if (0 <= Mask[i])
4160       return false;
4161   return true;
4162 }
4163
4164 /// Return true if Val is undef or if its value falls within the
4165 /// specified range (L, H].
4166 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4167   return (Val < 0) || (Val >= Low && Val < Hi);
4168 }
4169
4170 /// Val is either less than zero (undef) or equal to the specified value.
4171 static bool isUndefOrEqual(int Val, int CmpVal) {
4172   return (Val < 0 || Val == CmpVal);
4173 }
4174
4175 /// Return true if every element in Mask, beginning
4176 /// from position Pos and ending in Pos+Size, falls within the specified
4177 /// sequential range (Low, Low+Size]. or is undef.
4178 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4179                                        unsigned Pos, unsigned Size, int Low) {
4180   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4181     if (!isUndefOrEqual(Mask[i], Low))
4182       return false;
4183   return true;
4184 }
4185
4186 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4187 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4188 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4189   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4190   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4191     return false;
4192
4193   // The index should be aligned on a vecWidth-bit boundary.
4194   uint64_t Index =
4195     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4196
4197   MVT VT = N->getSimpleValueType(0);
4198   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4199   bool Result = (Index * ElSize) % vecWidth == 0;
4200
4201   return Result;
4202 }
4203
4204 /// Return true if the specified INSERT_SUBVECTOR
4205 /// operand specifies a subvector insert that is suitable for input to
4206 /// insertion of 128 or 256-bit subvectors
4207 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4208   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4209   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4210     return false;
4211   // The index should be aligned on a vecWidth-bit boundary.
4212   uint64_t Index =
4213     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4214
4215   MVT VT = N->getSimpleValueType(0);
4216   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4217   bool Result = (Index * ElSize) % vecWidth == 0;
4218
4219   return Result;
4220 }
4221
4222 bool X86::isVINSERT128Index(SDNode *N) {
4223   return isVINSERTIndex(N, 128);
4224 }
4225
4226 bool X86::isVINSERT256Index(SDNode *N) {
4227   return isVINSERTIndex(N, 256);
4228 }
4229
4230 bool X86::isVEXTRACT128Index(SDNode *N) {
4231   return isVEXTRACTIndex(N, 128);
4232 }
4233
4234 bool X86::isVEXTRACT256Index(SDNode *N) {
4235   return isVEXTRACTIndex(N, 256);
4236 }
4237
4238 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4239   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4240   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4241     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4242
4243   uint64_t Index =
4244     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4245
4246   MVT VecVT = N->getOperand(0).getSimpleValueType();
4247   MVT ElVT = VecVT.getVectorElementType();
4248
4249   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4250   return Index / NumElemsPerChunk;
4251 }
4252
4253 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4254   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4255   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4256     llvm_unreachable("Illegal insert subvector for VINSERT");
4257
4258   uint64_t Index =
4259     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4260
4261   MVT VecVT = N->getSimpleValueType(0);
4262   MVT ElVT = VecVT.getVectorElementType();
4263
4264   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4265   return Index / NumElemsPerChunk;
4266 }
4267
4268 /// Return the appropriate immediate to extract the specified
4269 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4270 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4271   return getExtractVEXTRACTImmediate(N, 128);
4272 }
4273
4274 /// Return the appropriate immediate to extract the specified
4275 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4276 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4277   return getExtractVEXTRACTImmediate(N, 256);
4278 }
4279
4280 /// Return the appropriate immediate to insert at the specified
4281 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4282 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4283   return getInsertVINSERTImmediate(N, 128);
4284 }
4285
4286 /// Return the appropriate immediate to insert at the specified
4287 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4288 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4289   return getInsertVINSERTImmediate(N, 256);
4290 }
4291
4292 /// Returns true if V is a constant integer zero.
4293 static bool isZero(SDValue V) {
4294   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4295   return C && C->isNullValue();
4296 }
4297
4298 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4299 bool X86::isZeroNode(SDValue Elt) {
4300   if (isZero(Elt))
4301     return true;
4302   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4303     return CFP->getValueAPF().isPosZero();
4304   return false;
4305 }
4306
4307 // Build a vector of constants
4308 // Use an UNDEF node if MaskElt == -1.
4309 // Spilt 64-bit constants in the 32-bit mode.
4310 static SDValue getConstVector(ArrayRef<int> Values, EVT VT,
4311                               SelectionDAG &DAG,
4312                               SDLoc dl, bool IsMask = false) {
4313
4314   SmallVector<SDValue, 32>  Ops;
4315   bool Split = false;
4316
4317   EVT ConstVecVT = VT;
4318   unsigned NumElts = VT.getVectorNumElements();
4319   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4320   if (!In64BitMode && VT.getScalarType() == MVT::i64) {
4321     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4322     Split = true;
4323   }
4324
4325   EVT EltVT = ConstVecVT.getScalarType();
4326   for (unsigned i = 0; i < NumElts; ++i) {
4327     bool IsUndef = Values[i] < 0 && IsMask;
4328     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4329       DAG.getConstant(Values[i], dl, EltVT);
4330     Ops.push_back(OpNode);
4331     if (Split)
4332       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4333                     DAG.getConstant(0, dl, EltVT));
4334   }
4335   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4336   if (Split)
4337     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4338   return ConstsNode;
4339 }
4340
4341 /// Returns a vector of specified type with all zero elements.
4342 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4343                              SelectionDAG &DAG, SDLoc dl) {
4344   assert(VT.isVector() && "Expected a vector type");
4345
4346   // Always build SSE zero vectors as <4 x i32> bitcasted
4347   // to their dest type. This ensures they get CSE'd.
4348   SDValue Vec;
4349   if (VT.is128BitVector()) {  // SSE
4350     if (Subtarget->hasSSE2()) {  // SSE2
4351       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4352       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4353     } else { // SSE1
4354       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4355       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4356     }
4357   } else if (VT.is256BitVector()) { // AVX
4358     if (Subtarget->hasInt256()) { // AVX2
4359       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4360       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4361       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4362     } else {
4363       // 256-bit logic and arithmetic instructions in AVX are all
4364       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4365       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4366       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4367       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4368     }
4369   } else if (VT.is512BitVector()) { // AVX-512
4370       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4371       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4372                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4373       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4374   } else if (VT.getScalarType() == MVT::i1) {
4375
4376     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4377             && "Unexpected vector type");
4378     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4379             && "Unexpected vector type");
4380     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4381     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4382     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4383   } else
4384     llvm_unreachable("Unexpected vector type");
4385
4386   return DAG.getBitcast(VT, Vec);
4387 }
4388
4389 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4390                                 SelectionDAG &DAG, SDLoc dl,
4391                                 unsigned vectorWidth) {
4392   assert((vectorWidth == 128 || vectorWidth == 256) &&
4393          "Unsupported vector width");
4394   EVT VT = Vec.getValueType();
4395   EVT ElVT = VT.getVectorElementType();
4396   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4397   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4398                                   VT.getVectorNumElements()/Factor);
4399
4400   // Extract from UNDEF is UNDEF.
4401   if (Vec.getOpcode() == ISD::UNDEF)
4402     return DAG.getUNDEF(ResultVT);
4403
4404   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4405   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4406
4407   // This is the index of the first element of the vectorWidth-bit chunk
4408   // we want.
4409   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4410                                * ElemsPerChunk);
4411
4412   // If the input is a buildvector just emit a smaller one.
4413   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4414     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4415                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4416                                     ElemsPerChunk));
4417
4418   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4419   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4420 }
4421
4422 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4423 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4424 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4425 /// instructions or a simple subregister reference. Idx is an index in the
4426 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4427 /// lowering EXTRACT_VECTOR_ELT operations easier.
4428 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4429                                    SelectionDAG &DAG, SDLoc dl) {
4430   assert((Vec.getValueType().is256BitVector() ||
4431           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4432   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4433 }
4434
4435 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4436 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4437                                    SelectionDAG &DAG, SDLoc dl) {
4438   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4439   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4440 }
4441
4442 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4443                                unsigned IdxVal, SelectionDAG &DAG,
4444                                SDLoc dl, unsigned vectorWidth) {
4445   assert((vectorWidth == 128 || vectorWidth == 256) &&
4446          "Unsupported vector width");
4447   // Inserting UNDEF is Result
4448   if (Vec.getOpcode() == ISD::UNDEF)
4449     return Result;
4450   EVT VT = Vec.getValueType();
4451   EVT ElVT = VT.getVectorElementType();
4452   EVT ResultVT = Result.getValueType();
4453
4454   // Insert the relevant vectorWidth bits.
4455   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4456
4457   // This is the index of the first element of the vectorWidth-bit chunk
4458   // we want.
4459   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4460                                * ElemsPerChunk);
4461
4462   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4463   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4464 }
4465
4466 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4467 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4468 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4469 /// simple superregister reference.  Idx is an index in the 128 bits
4470 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4471 /// lowering INSERT_VECTOR_ELT operations easier.
4472 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4473                                   SelectionDAG &DAG, SDLoc dl) {
4474   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4475
4476   // For insertion into the zero index (low half) of a 256-bit vector, it is
4477   // more efficient to generate a blend with immediate instead of an insert*128.
4478   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4479   // extend the subvector to the size of the result vector. Make sure that
4480   // we are not recursing on that node by checking for undef here.
4481   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4482       Result.getOpcode() != ISD::UNDEF) {
4483     EVT ResultVT = Result.getValueType();
4484     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4485     SDValue Undef = DAG.getUNDEF(ResultVT);
4486     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4487                                  Vec, ZeroIndex);
4488
4489     // The blend instruction, and therefore its mask, depend on the data type.
4490     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4491     if (ScalarType.isFloatingPoint()) {
4492       // Choose either vblendps (float) or vblendpd (double).
4493       unsigned ScalarSize = ScalarType.getSizeInBits();
4494       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4495       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4496       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4497       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4498     }
4499
4500     const X86Subtarget &Subtarget =
4501     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4502
4503     // AVX2 is needed for 256-bit integer blend support.
4504     // Integers must be cast to 32-bit because there is only vpblendd;
4505     // vpblendw can't be used for this because it has a handicapped mask.
4506
4507     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4508     // is still more efficient than using the wrong domain vinsertf128 that
4509     // will be created by InsertSubVector().
4510     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4511
4512     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4513     Vec256 = DAG.getBitcast(CastVT, Vec256);
4514     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4515     return DAG.getBitcast(ResultVT, Vec256);
4516   }
4517
4518   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4519 }
4520
4521 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4522                                   SelectionDAG &DAG, SDLoc dl) {
4523   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4524   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4525 }
4526
4527 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4528 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4529 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4530 /// large BUILD_VECTORS.
4531 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4532                                    unsigned NumElems, SelectionDAG &DAG,
4533                                    SDLoc dl) {
4534   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4535   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4536 }
4537
4538 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4539                                    unsigned NumElems, SelectionDAG &DAG,
4540                                    SDLoc dl) {
4541   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4542   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4543 }
4544
4545 /// Returns a vector of specified type with all bits set.
4546 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4547 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4548 /// Then bitcast to their original type, ensuring they get CSE'd.
4549 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4550                              SelectionDAG &DAG, SDLoc dl) {
4551   assert(VT.isVector() && "Expected a vector type");
4552
4553   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4554   SDValue Vec;
4555   if (VT.is512BitVector()) {
4556     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4557                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4558     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4559   } else if (VT.is256BitVector()) {
4560     if (Subtarget->hasInt256()) { // AVX2
4561       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4562       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4563     } else { // AVX
4564       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4565       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4566     }
4567   } else if (VT.is128BitVector()) {
4568     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4569   } else
4570     llvm_unreachable("Unexpected vector type");
4571
4572   return DAG.getBitcast(VT, Vec);
4573 }
4574
4575 /// Returns a vector_shuffle node for an unpackl operation.
4576 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4577                           SDValue V2) {
4578   unsigned NumElems = VT.getVectorNumElements();
4579   SmallVector<int, 8> Mask;
4580   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4581     Mask.push_back(i);
4582     Mask.push_back(i + NumElems);
4583   }
4584   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4585 }
4586
4587 /// Returns a vector_shuffle node for an unpackh operation.
4588 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4589                           SDValue V2) {
4590   unsigned NumElems = VT.getVectorNumElements();
4591   SmallVector<int, 8> Mask;
4592   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4593     Mask.push_back(i + Half);
4594     Mask.push_back(i + NumElems + Half);
4595   }
4596   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4597 }
4598
4599 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4600 /// This produces a shuffle where the low element of V2 is swizzled into the
4601 /// zero/undef vector, landing at element Idx.
4602 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4603 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4604                                            bool IsZero,
4605                                            const X86Subtarget *Subtarget,
4606                                            SelectionDAG &DAG) {
4607   MVT VT = V2.getSimpleValueType();
4608   SDValue V1 = IsZero
4609     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4610   unsigned NumElems = VT.getVectorNumElements();
4611   SmallVector<int, 16> MaskVec;
4612   for (unsigned i = 0; i != NumElems; ++i)
4613     // If this is the insertion idx, put the low elt of V2 here.
4614     MaskVec.push_back(i == Idx ? NumElems : i);
4615   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4616 }
4617
4618 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4619 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4620 /// uses one source. Note that this will set IsUnary for shuffles which use a
4621 /// single input multiple times, and in those cases it will
4622 /// adjust the mask to only have indices within that single input.
4623 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4624 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4625                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4626   unsigned NumElems = VT.getVectorNumElements();
4627   SDValue ImmN;
4628
4629   IsUnary = false;
4630   bool IsFakeUnary = false;
4631   switch(N->getOpcode()) {
4632   case X86ISD::BLENDI:
4633     ImmN = N->getOperand(N->getNumOperands()-1);
4634     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4635     break;
4636   case X86ISD::SHUFP:
4637     ImmN = N->getOperand(N->getNumOperands()-1);
4638     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4639     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4640     break;
4641   case X86ISD::UNPCKH:
4642     DecodeUNPCKHMask(VT, Mask);
4643     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4644     break;
4645   case X86ISD::UNPCKL:
4646     DecodeUNPCKLMask(VT, Mask);
4647     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4648     break;
4649   case X86ISD::MOVHLPS:
4650     DecodeMOVHLPSMask(NumElems, Mask);
4651     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4652     break;
4653   case X86ISD::MOVLHPS:
4654     DecodeMOVLHPSMask(NumElems, Mask);
4655     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4656     break;
4657   case X86ISD::PALIGNR:
4658     ImmN = N->getOperand(N->getNumOperands()-1);
4659     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4660     break;
4661   case X86ISD::PSHUFD:
4662   case X86ISD::VPERMILPI:
4663     ImmN = N->getOperand(N->getNumOperands()-1);
4664     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4665     IsUnary = true;
4666     break;
4667   case X86ISD::PSHUFHW:
4668     ImmN = N->getOperand(N->getNumOperands()-1);
4669     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4670     IsUnary = true;
4671     break;
4672   case X86ISD::PSHUFLW:
4673     ImmN = N->getOperand(N->getNumOperands()-1);
4674     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4675     IsUnary = true;
4676     break;
4677   case X86ISD::PSHUFB: {
4678     IsUnary = true;
4679     SDValue MaskNode = N->getOperand(1);
4680     while (MaskNode->getOpcode() == ISD::BITCAST)
4681       MaskNode = MaskNode->getOperand(0);
4682
4683     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4684       // If we have a build-vector, then things are easy.
4685       EVT VT = MaskNode.getValueType();
4686       assert(VT.isVector() &&
4687              "Can't produce a non-vector with a build_vector!");
4688       if (!VT.isInteger())
4689         return false;
4690
4691       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4692
4693       SmallVector<uint64_t, 32> RawMask;
4694       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4695         SDValue Op = MaskNode->getOperand(i);
4696         if (Op->getOpcode() == ISD::UNDEF) {
4697           RawMask.push_back((uint64_t)SM_SentinelUndef);
4698           continue;
4699         }
4700         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4701         if (!CN)
4702           return false;
4703         APInt MaskElement = CN->getAPIntValue();
4704
4705         // We now have to decode the element which could be any integer size and
4706         // extract each byte of it.
4707         for (int j = 0; j < NumBytesPerElement; ++j) {
4708           // Note that this is x86 and so always little endian: the low byte is
4709           // the first byte of the mask.
4710           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4711           MaskElement = MaskElement.lshr(8);
4712         }
4713       }
4714       DecodePSHUFBMask(RawMask, Mask);
4715       break;
4716     }
4717
4718     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4719     if (!MaskLoad)
4720       return false;
4721
4722     SDValue Ptr = MaskLoad->getBasePtr();
4723     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4724         Ptr->getOpcode() == X86ISD::WrapperRIP)
4725       Ptr = Ptr->getOperand(0);
4726
4727     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4728     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4729       return false;
4730
4731     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4732       DecodePSHUFBMask(C, Mask);
4733       if (Mask.empty())
4734         return false;
4735       break;
4736     }
4737
4738     return false;
4739   }
4740   case X86ISD::VPERMI:
4741     ImmN = N->getOperand(N->getNumOperands()-1);
4742     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4743     IsUnary = true;
4744     break;
4745   case X86ISD::MOVSS:
4746   case X86ISD::MOVSD:
4747     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4748     break;
4749   case X86ISD::VPERM2X128:
4750     ImmN = N->getOperand(N->getNumOperands()-1);
4751     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4752     if (Mask.empty()) return false;
4753     // Mask only contains negative index if an element is zero.
4754     if (std::any_of(Mask.begin(), Mask.end(),
4755                     [](int M){ return M == SM_SentinelZero; }))
4756       return false;
4757     break;
4758   case X86ISD::MOVSLDUP:
4759     DecodeMOVSLDUPMask(VT, Mask);
4760     IsUnary = true;
4761     break;
4762   case X86ISD::MOVSHDUP:
4763     DecodeMOVSHDUPMask(VT, Mask);
4764     IsUnary = true;
4765     break;
4766   case X86ISD::MOVDDUP:
4767     DecodeMOVDDUPMask(VT, Mask);
4768     IsUnary = true;
4769     break;
4770   case X86ISD::MOVLHPD:
4771   case X86ISD::MOVLPD:
4772   case X86ISD::MOVLPS:
4773     // Not yet implemented
4774     return false;
4775   case X86ISD::VPERMV: {
4776     IsUnary = true;
4777     SDValue MaskNode = N->getOperand(0);
4778     while (MaskNode->getOpcode() == ISD::BITCAST)
4779       MaskNode = MaskNode->getOperand(0);
4780
4781     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4782     SmallVector<uint64_t, 32> RawMask;
4783     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4784       // If we have a build-vector, then things are easy.
4785       assert(MaskNode.getValueType().isInteger() &&
4786              MaskNode.getValueType().getVectorNumElements() ==
4787              VT.getVectorNumElements());
4788
4789       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4790         SDValue Op = MaskNode->getOperand(i);
4791         if (Op->getOpcode() == ISD::UNDEF)
4792           RawMask.push_back((uint64_t)SM_SentinelUndef);
4793         else if (isa<ConstantSDNode>(Op)) {
4794           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4795           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4796         } else
4797           return false;
4798       }
4799       DecodeVPERMVMask(RawMask, Mask);
4800       break;
4801     }
4802     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4803       unsigned NumEltsInMask = MaskNode->getNumOperands();
4804       MaskNode = MaskNode->getOperand(0);
4805       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4806       if (CN) {
4807         APInt MaskEltValue = CN->getAPIntValue();
4808         for (unsigned i = 0; i < NumEltsInMask; ++i)
4809           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4810         DecodeVPERMVMask(RawMask, Mask);
4811         break;
4812       }
4813       // It may be a scalar load
4814     }
4815
4816     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4817     if (!MaskLoad)
4818       return false;
4819
4820     SDValue Ptr = MaskLoad->getBasePtr();
4821     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4822         Ptr->getOpcode() == X86ISD::WrapperRIP)
4823       Ptr = Ptr->getOperand(0);
4824
4825     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4826     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4827       return false;
4828
4829     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4830     if (C) {
4831       DecodeVPERMVMask(C, VT, Mask);
4832       if (Mask.empty())
4833         return false;
4834       break;
4835     }
4836     return false;
4837   }
4838   case X86ISD::VPERMV3: {
4839     IsUnary = false;
4840     SDValue MaskNode = N->getOperand(1);
4841     while (MaskNode->getOpcode() == ISD::BITCAST)
4842       MaskNode = MaskNode->getOperand(1);
4843
4844     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4845       // If we have a build-vector, then things are easy.
4846       assert(MaskNode.getValueType().isInteger() &&
4847              MaskNode.getValueType().getVectorNumElements() ==
4848              VT.getVectorNumElements());
4849
4850       SmallVector<uint64_t, 32> RawMask;
4851       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4852
4853       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4854         SDValue Op = MaskNode->getOperand(i);
4855         if (Op->getOpcode() == ISD::UNDEF)
4856           RawMask.push_back((uint64_t)SM_SentinelUndef);
4857         else {
4858           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4859           if (!CN)
4860             return false;
4861           APInt MaskElement = CN->getAPIntValue();
4862           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4863         }
4864       }
4865       DecodeVPERMV3Mask(RawMask, Mask);
4866       break;
4867     }
4868
4869     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4870     if (!MaskLoad)
4871       return false;
4872
4873     SDValue Ptr = MaskLoad->getBasePtr();
4874     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4875         Ptr->getOpcode() == X86ISD::WrapperRIP)
4876       Ptr = Ptr->getOperand(0);
4877
4878     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4879     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4880       return false;
4881
4882     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4883     if (C) {
4884       DecodeVPERMV3Mask(C, VT, Mask);
4885       if (Mask.empty())
4886         return false;
4887       break;
4888     }
4889     return false;
4890   }
4891   default: llvm_unreachable("unknown target shuffle node");
4892   }
4893
4894   // If we have a fake unary shuffle, the shuffle mask is spread across two
4895   // inputs that are actually the same node. Re-map the mask to always point
4896   // into the first input.
4897   if (IsFakeUnary)
4898     for (int &M : Mask)
4899       if (M >= (int)Mask.size())
4900         M -= Mask.size();
4901
4902   return true;
4903 }
4904
4905 /// Returns the scalar element that will make up the ith
4906 /// element of the result of the vector shuffle.
4907 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4908                                    unsigned Depth) {
4909   if (Depth == 6)
4910     return SDValue();  // Limit search depth.
4911
4912   SDValue V = SDValue(N, 0);
4913   EVT VT = V.getValueType();
4914   unsigned Opcode = V.getOpcode();
4915
4916   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4917   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4918     int Elt = SV->getMaskElt(Index);
4919
4920     if (Elt < 0)
4921       return DAG.getUNDEF(VT.getVectorElementType());
4922
4923     unsigned NumElems = VT.getVectorNumElements();
4924     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4925                                          : SV->getOperand(1);
4926     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4927   }
4928
4929   // Recurse into target specific vector shuffles to find scalars.
4930   if (isTargetShuffle(Opcode)) {
4931     MVT ShufVT = V.getSimpleValueType();
4932     unsigned NumElems = ShufVT.getVectorNumElements();
4933     SmallVector<int, 16> ShuffleMask;
4934     bool IsUnary;
4935
4936     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4937       return SDValue();
4938
4939     int Elt = ShuffleMask[Index];
4940     if (Elt < 0)
4941       return DAG.getUNDEF(ShufVT.getVectorElementType());
4942
4943     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4944                                          : N->getOperand(1);
4945     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4946                                Depth+1);
4947   }
4948
4949   // Actual nodes that may contain scalar elements
4950   if (Opcode == ISD::BITCAST) {
4951     V = V.getOperand(0);
4952     EVT SrcVT = V.getValueType();
4953     unsigned NumElems = VT.getVectorNumElements();
4954
4955     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4956       return SDValue();
4957   }
4958
4959   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4960     return (Index == 0) ? V.getOperand(0)
4961                         : DAG.getUNDEF(VT.getVectorElementType());
4962
4963   if (V.getOpcode() == ISD::BUILD_VECTOR)
4964     return V.getOperand(Index);
4965
4966   return SDValue();
4967 }
4968
4969 /// Custom lower build_vector of v16i8.
4970 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4971                                        unsigned NumNonZero, unsigned NumZero,
4972                                        SelectionDAG &DAG,
4973                                        const X86Subtarget* Subtarget,
4974                                        const TargetLowering &TLI) {
4975   if (NumNonZero > 8)
4976     return SDValue();
4977
4978   SDLoc dl(Op);
4979   SDValue V;
4980   bool First = true;
4981
4982   // SSE4.1 - use PINSRB to insert each byte directly.
4983   if (Subtarget->hasSSE41()) {
4984     for (unsigned i = 0; i < 16; ++i) {
4985       bool isNonZero = (NonZeros & (1 << i)) != 0;
4986       if (isNonZero) {
4987         if (First) {
4988           if (NumZero)
4989             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4990           else
4991             V = DAG.getUNDEF(MVT::v16i8);
4992           First = false;
4993         }
4994         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4995                         MVT::v16i8, V, Op.getOperand(i),
4996                         DAG.getIntPtrConstant(i, dl));
4997       }
4998     }
4999
5000     return V;
5001   }
5002
5003   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5004   for (unsigned i = 0; i < 16; ++i) {
5005     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5006     if (ThisIsNonZero && First) {
5007       if (NumZero)
5008         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5009       else
5010         V = DAG.getUNDEF(MVT::v8i16);
5011       First = false;
5012     }
5013
5014     if ((i & 1) != 0) {
5015       SDValue ThisElt, LastElt;
5016       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5017       if (LastIsNonZero) {
5018         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5019                               MVT::i16, Op.getOperand(i-1));
5020       }
5021       if (ThisIsNonZero) {
5022         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5023         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5024                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5025         if (LastIsNonZero)
5026           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5027       } else
5028         ThisElt = LastElt;
5029
5030       if (ThisElt.getNode())
5031         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5032                         DAG.getIntPtrConstant(i/2, dl));
5033     }
5034   }
5035
5036   return DAG.getBitcast(MVT::v16i8, V);
5037 }
5038
5039 /// Custom lower build_vector of v8i16.
5040 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5041                                      unsigned NumNonZero, unsigned NumZero,
5042                                      SelectionDAG &DAG,
5043                                      const X86Subtarget* Subtarget,
5044                                      const TargetLowering &TLI) {
5045   if (NumNonZero > 4)
5046     return SDValue();
5047
5048   SDLoc dl(Op);
5049   SDValue V;
5050   bool First = true;
5051   for (unsigned i = 0; i < 8; ++i) {
5052     bool isNonZero = (NonZeros & (1 << i)) != 0;
5053     if (isNonZero) {
5054       if (First) {
5055         if (NumZero)
5056           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5057         else
5058           V = DAG.getUNDEF(MVT::v8i16);
5059         First = false;
5060       }
5061       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5062                       MVT::v8i16, V, Op.getOperand(i),
5063                       DAG.getIntPtrConstant(i, dl));
5064     }
5065   }
5066
5067   return V;
5068 }
5069
5070 /// Custom lower build_vector of v4i32 or v4f32.
5071 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5072                                      const X86Subtarget *Subtarget,
5073                                      const TargetLowering &TLI) {
5074   // Find all zeroable elements.
5075   std::bitset<4> Zeroable;
5076   for (int i=0; i < 4; ++i) {
5077     SDValue Elt = Op->getOperand(i);
5078     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5079   }
5080   assert(Zeroable.size() - Zeroable.count() > 1 &&
5081          "We expect at least two non-zero elements!");
5082
5083   // We only know how to deal with build_vector nodes where elements are either
5084   // zeroable or extract_vector_elt with constant index.
5085   SDValue FirstNonZero;
5086   unsigned FirstNonZeroIdx;
5087   for (unsigned i=0; i < 4; ++i) {
5088     if (Zeroable[i])
5089       continue;
5090     SDValue Elt = Op->getOperand(i);
5091     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5092         !isa<ConstantSDNode>(Elt.getOperand(1)))
5093       return SDValue();
5094     // Make sure that this node is extracting from a 128-bit vector.
5095     MVT VT = Elt.getOperand(0).getSimpleValueType();
5096     if (!VT.is128BitVector())
5097       return SDValue();
5098     if (!FirstNonZero.getNode()) {
5099       FirstNonZero = Elt;
5100       FirstNonZeroIdx = i;
5101     }
5102   }
5103
5104   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5105   SDValue V1 = FirstNonZero.getOperand(0);
5106   MVT VT = V1.getSimpleValueType();
5107
5108   // See if this build_vector can be lowered as a blend with zero.
5109   SDValue Elt;
5110   unsigned EltMaskIdx, EltIdx;
5111   int Mask[4];
5112   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5113     if (Zeroable[EltIdx]) {
5114       // The zero vector will be on the right hand side.
5115       Mask[EltIdx] = EltIdx+4;
5116       continue;
5117     }
5118
5119     Elt = Op->getOperand(EltIdx);
5120     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5121     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5122     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5123       break;
5124     Mask[EltIdx] = EltIdx;
5125   }
5126
5127   if (EltIdx == 4) {
5128     // Let the shuffle legalizer deal with blend operations.
5129     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5130     if (V1.getSimpleValueType() != VT)
5131       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5132     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5133   }
5134
5135   // See if we can lower this build_vector to a INSERTPS.
5136   if (!Subtarget->hasSSE41())
5137     return SDValue();
5138
5139   SDValue V2 = Elt.getOperand(0);
5140   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5141     V1 = SDValue();
5142
5143   bool CanFold = true;
5144   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5145     if (Zeroable[i])
5146       continue;
5147
5148     SDValue Current = Op->getOperand(i);
5149     SDValue SrcVector = Current->getOperand(0);
5150     if (!V1.getNode())
5151       V1 = SrcVector;
5152     CanFold = SrcVector == V1 &&
5153       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5154   }
5155
5156   if (!CanFold)
5157     return SDValue();
5158
5159   assert(V1.getNode() && "Expected at least two non-zero elements!");
5160   if (V1.getSimpleValueType() != MVT::v4f32)
5161     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5162   if (V2.getSimpleValueType() != MVT::v4f32)
5163     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5164
5165   // Ok, we can emit an INSERTPS instruction.
5166   unsigned ZMask = Zeroable.to_ulong();
5167
5168   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5169   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5170   SDLoc DL(Op);
5171   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5172                                DAG.getIntPtrConstant(InsertPSMask, DL));
5173   return DAG.getBitcast(VT, Result);
5174 }
5175
5176 /// Return a vector logical shift node.
5177 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5178                          unsigned NumBits, SelectionDAG &DAG,
5179                          const TargetLowering &TLI, SDLoc dl) {
5180   assert(VT.is128BitVector() && "Unknown type for VShift");
5181   MVT ShVT = MVT::v2i64;
5182   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5183   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5184   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5185   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5186   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5187   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5188 }
5189
5190 static SDValue
5191 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5192
5193   // Check if the scalar load can be widened into a vector load. And if
5194   // the address is "base + cst" see if the cst can be "absorbed" into
5195   // the shuffle mask.
5196   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5197     SDValue Ptr = LD->getBasePtr();
5198     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5199       return SDValue();
5200     EVT PVT = LD->getValueType(0);
5201     if (PVT != MVT::i32 && PVT != MVT::f32)
5202       return SDValue();
5203
5204     int FI = -1;
5205     int64_t Offset = 0;
5206     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5207       FI = FINode->getIndex();
5208       Offset = 0;
5209     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5210                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5211       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5212       Offset = Ptr.getConstantOperandVal(1);
5213       Ptr = Ptr.getOperand(0);
5214     } else {
5215       return SDValue();
5216     }
5217
5218     // FIXME: 256-bit vector instructions don't require a strict alignment,
5219     // improve this code to support it better.
5220     unsigned RequiredAlign = VT.getSizeInBits()/8;
5221     SDValue Chain = LD->getChain();
5222     // Make sure the stack object alignment is at least 16 or 32.
5223     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5224     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5225       if (MFI->isFixedObjectIndex(FI)) {
5226         // Can't change the alignment. FIXME: It's possible to compute
5227         // the exact stack offset and reference FI + adjust offset instead.
5228         // If someone *really* cares about this. That's the way to implement it.
5229         return SDValue();
5230       } else {
5231         MFI->setObjectAlignment(FI, RequiredAlign);
5232       }
5233     }
5234
5235     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5236     // Ptr + (Offset & ~15).
5237     if (Offset < 0)
5238       return SDValue();
5239     if ((Offset % RequiredAlign) & 3)
5240       return SDValue();
5241     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5242     if (StartOffset) {
5243       SDLoc DL(Ptr);
5244       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5245                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5246     }
5247
5248     int EltNo = (Offset - StartOffset) >> 2;
5249     unsigned NumElems = VT.getVectorNumElements();
5250
5251     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5252     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5253                              LD->getPointerInfo().getWithOffset(StartOffset),
5254                              false, false, false, 0);
5255
5256     SmallVector<int, 8> Mask(NumElems, EltNo);
5257
5258     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5259   }
5260
5261   return SDValue();
5262 }
5263
5264 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5265 /// elements can be replaced by a single large load which has the same value as
5266 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5267 ///
5268 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5269 ///
5270 /// FIXME: we'd also like to handle the case where the last elements are zero
5271 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5272 /// There's even a handy isZeroNode for that purpose.
5273 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5274                                         SDLoc &DL, SelectionDAG &DAG,
5275                                         bool isAfterLegalize) {
5276   unsigned NumElems = Elts.size();
5277
5278   LoadSDNode *LDBase = nullptr;
5279   unsigned LastLoadedElt = -1U;
5280
5281   // For each element in the initializer, see if we've found a load or an undef.
5282   // If we don't find an initial load element, or later load elements are
5283   // non-consecutive, bail out.
5284   for (unsigned i = 0; i < NumElems; ++i) {
5285     SDValue Elt = Elts[i];
5286     // Look through a bitcast.
5287     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5288       Elt = Elt.getOperand(0);
5289     if (!Elt.getNode() ||
5290         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5291       return SDValue();
5292     if (!LDBase) {
5293       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5294         return SDValue();
5295       LDBase = cast<LoadSDNode>(Elt.getNode());
5296       LastLoadedElt = i;
5297       continue;
5298     }
5299     if (Elt.getOpcode() == ISD::UNDEF)
5300       continue;
5301
5302     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5303     EVT LdVT = Elt.getValueType();
5304     // Each loaded element must be the correct fractional portion of the
5305     // requested vector load.
5306     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5307       return SDValue();
5308     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5309       return SDValue();
5310     LastLoadedElt = i;
5311   }
5312
5313   // If we have found an entire vector of loads and undefs, then return a large
5314   // load of the entire vector width starting at the base pointer.  If we found
5315   // consecutive loads for the low half, generate a vzext_load node.
5316   if (LastLoadedElt == NumElems - 1) {
5317     assert(LDBase && "Did not find base load for merging consecutive loads");
5318     EVT EltVT = LDBase->getValueType(0);
5319     // Ensure that the input vector size for the merged loads matches the
5320     // cumulative size of the input elements.
5321     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5322       return SDValue();
5323
5324     if (isAfterLegalize &&
5325         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5326       return SDValue();
5327
5328     SDValue NewLd = SDValue();
5329
5330     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5331                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5332                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5333                         LDBase->getAlignment());
5334
5335     if (LDBase->hasAnyUseOfValue(1)) {
5336       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5337                                      SDValue(LDBase, 1),
5338                                      SDValue(NewLd.getNode(), 1));
5339       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5340       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5341                              SDValue(NewLd.getNode(), 1));
5342     }
5343
5344     return NewLd;
5345   }
5346
5347   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5348   //of a v4i32 / v4f32. It's probably worth generalizing.
5349   EVT EltVT = VT.getVectorElementType();
5350   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5351       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5352     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5353     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5354     SDValue ResNode =
5355         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5356                                 LDBase->getPointerInfo(),
5357                                 LDBase->getAlignment(),
5358                                 false/*isVolatile*/, true/*ReadMem*/,
5359                                 false/*WriteMem*/);
5360
5361     // Make sure the newly-created LOAD is in the same position as LDBase in
5362     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5363     // update uses of LDBase's output chain to use the TokenFactor.
5364     if (LDBase->hasAnyUseOfValue(1)) {
5365       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5366                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5367       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5368       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5369                              SDValue(ResNode.getNode(), 1));
5370     }
5371
5372     return DAG.getBitcast(VT, ResNode);
5373   }
5374   return SDValue();
5375 }
5376
5377 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5378 /// to generate a splat value for the following cases:
5379 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5380 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5381 /// a scalar load, or a constant.
5382 /// The VBROADCAST node is returned when a pattern is found,
5383 /// or SDValue() otherwise.
5384 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5385                                     SelectionDAG &DAG) {
5386   // VBROADCAST requires AVX.
5387   // TODO: Splats could be generated for non-AVX CPUs using SSE
5388   // instructions, but there's less potential gain for only 128-bit vectors.
5389   if (!Subtarget->hasAVX())
5390     return SDValue();
5391
5392   MVT VT = Op.getSimpleValueType();
5393   SDLoc dl(Op);
5394
5395   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5396          "Unsupported vector type for broadcast.");
5397
5398   SDValue Ld;
5399   bool ConstSplatVal;
5400
5401   switch (Op.getOpcode()) {
5402     default:
5403       // Unknown pattern found.
5404       return SDValue();
5405
5406     case ISD::BUILD_VECTOR: {
5407       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5408       BitVector UndefElements;
5409       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5410
5411       // We need a splat of a single value to use broadcast, and it doesn't
5412       // make any sense if the value is only in one element of the vector.
5413       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5414         return SDValue();
5415
5416       Ld = Splat;
5417       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5418                        Ld.getOpcode() == ISD::ConstantFP);
5419
5420       // Make sure that all of the users of a non-constant load are from the
5421       // BUILD_VECTOR node.
5422       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5423         return SDValue();
5424       break;
5425     }
5426
5427     case ISD::VECTOR_SHUFFLE: {
5428       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5429
5430       // Shuffles must have a splat mask where the first element is
5431       // broadcasted.
5432       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5433         return SDValue();
5434
5435       SDValue Sc = Op.getOperand(0);
5436       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5437           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5438
5439         if (!Subtarget->hasInt256())
5440           return SDValue();
5441
5442         // Use the register form of the broadcast instruction available on AVX2.
5443         if (VT.getSizeInBits() >= 256)
5444           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5445         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5446       }
5447
5448       Ld = Sc.getOperand(0);
5449       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5450                        Ld.getOpcode() == ISD::ConstantFP);
5451
5452       // The scalar_to_vector node and the suspected
5453       // load node must have exactly one user.
5454       // Constants may have multiple users.
5455
5456       // AVX-512 has register version of the broadcast
5457       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5458         Ld.getValueType().getSizeInBits() >= 32;
5459       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5460           !hasRegVer))
5461         return SDValue();
5462       break;
5463     }
5464   }
5465
5466   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5467   bool IsGE256 = (VT.getSizeInBits() >= 256);
5468
5469   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5470   // instruction to save 8 or more bytes of constant pool data.
5471   // TODO: If multiple splats are generated to load the same constant,
5472   // it may be detrimental to overall size. There needs to be a way to detect
5473   // that condition to know if this is truly a size win.
5474   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5475
5476   // Handle broadcasting a single constant scalar from the constant pool
5477   // into a vector.
5478   // On Sandybridge (no AVX2), it is still better to load a constant vector
5479   // from the constant pool and not to broadcast it from a scalar.
5480   // But override that restriction when optimizing for size.
5481   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5482   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5483     EVT CVT = Ld.getValueType();
5484     assert(!CVT.isVector() && "Must not broadcast a vector type");
5485
5486     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5487     // For size optimization, also splat v2f64 and v2i64, and for size opt
5488     // with AVX2, also splat i8 and i16.
5489     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5490     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5491         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5492       const Constant *C = nullptr;
5493       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5494         C = CI->getConstantIntValue();
5495       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5496         C = CF->getConstantFPValue();
5497
5498       assert(C && "Invalid constant type");
5499
5500       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5501       SDValue CP =
5502           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5503       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5504       Ld = DAG.getLoad(
5505           CVT, dl, DAG.getEntryNode(), CP,
5506           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5507           false, false, Alignment);
5508
5509       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5510     }
5511   }
5512
5513   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5514
5515   // Handle AVX2 in-register broadcasts.
5516   if (!IsLoad && Subtarget->hasInt256() &&
5517       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5518     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5519
5520   // The scalar source must be a normal load.
5521   if (!IsLoad)
5522     return SDValue();
5523
5524   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5525       (Subtarget->hasVLX() && ScalarSize == 64))
5526     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5527
5528   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5529   // double since there is no vbroadcastsd xmm
5530   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5531     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5532       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5533   }
5534
5535   // Unsupported broadcast.
5536   return SDValue();
5537 }
5538
5539 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5540 /// underlying vector and index.
5541 ///
5542 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5543 /// index.
5544 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5545                                          SDValue ExtIdx) {
5546   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5547   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5548     return Idx;
5549
5550   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5551   // lowered this:
5552   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5553   // to:
5554   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5555   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5556   //                           undef)
5557   //                       Constant<0>)
5558   // In this case the vector is the extract_subvector expression and the index
5559   // is 2, as specified by the shuffle.
5560   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5561   SDValue ShuffleVec = SVOp->getOperand(0);
5562   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5563   assert(ShuffleVecVT.getVectorElementType() ==
5564          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5565
5566   int ShuffleIdx = SVOp->getMaskElt(Idx);
5567   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5568     ExtractedFromVec = ShuffleVec;
5569     return ShuffleIdx;
5570   }
5571   return Idx;
5572 }
5573
5574 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5575   MVT VT = Op.getSimpleValueType();
5576
5577   // Skip if insert_vec_elt is not supported.
5578   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5579   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5580     return SDValue();
5581
5582   SDLoc DL(Op);
5583   unsigned NumElems = Op.getNumOperands();
5584
5585   SDValue VecIn1;
5586   SDValue VecIn2;
5587   SmallVector<unsigned, 4> InsertIndices;
5588   SmallVector<int, 8> Mask(NumElems, -1);
5589
5590   for (unsigned i = 0; i != NumElems; ++i) {
5591     unsigned Opc = Op.getOperand(i).getOpcode();
5592
5593     if (Opc == ISD::UNDEF)
5594       continue;
5595
5596     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5597       // Quit if more than 1 elements need inserting.
5598       if (InsertIndices.size() > 1)
5599         return SDValue();
5600
5601       InsertIndices.push_back(i);
5602       continue;
5603     }
5604
5605     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5606     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5607     // Quit if non-constant index.
5608     if (!isa<ConstantSDNode>(ExtIdx))
5609       return SDValue();
5610     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5611
5612     // Quit if extracted from vector of different type.
5613     if (ExtractedFromVec.getValueType() != VT)
5614       return SDValue();
5615
5616     if (!VecIn1.getNode())
5617       VecIn1 = ExtractedFromVec;
5618     else if (VecIn1 != ExtractedFromVec) {
5619       if (!VecIn2.getNode())
5620         VecIn2 = ExtractedFromVec;
5621       else if (VecIn2 != ExtractedFromVec)
5622         // Quit if more than 2 vectors to shuffle
5623         return SDValue();
5624     }
5625
5626     if (ExtractedFromVec == VecIn1)
5627       Mask[i] = Idx;
5628     else if (ExtractedFromVec == VecIn2)
5629       Mask[i] = Idx + NumElems;
5630   }
5631
5632   if (!VecIn1.getNode())
5633     return SDValue();
5634
5635   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5636   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5637   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5638     unsigned Idx = InsertIndices[i];
5639     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5640                      DAG.getIntPtrConstant(Idx, DL));
5641   }
5642
5643   return NV;
5644 }
5645
5646 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5647   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5648          Op.getScalarValueSizeInBits() == 1 &&
5649          "Can not convert non-constant vector");
5650   uint64_t Immediate = 0;
5651   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5652     SDValue In = Op.getOperand(idx);
5653     if (In.getOpcode() != ISD::UNDEF)
5654       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5655   }
5656   SDLoc dl(Op);
5657   MVT VT =
5658    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5659   return DAG.getConstant(Immediate, dl, VT);
5660 }
5661 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5662 SDValue
5663 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5664
5665   MVT VT = Op.getSimpleValueType();
5666   assert((VT.getVectorElementType() == MVT::i1) &&
5667          "Unexpected type in LowerBUILD_VECTORvXi1!");
5668
5669   SDLoc dl(Op);
5670   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5671     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5672     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5673     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5674   }
5675
5676   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5677     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5678     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5679     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5680   }
5681
5682   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5683     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5684     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5685       return DAG.getBitcast(VT, Imm);
5686     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5687     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5688                         DAG.getIntPtrConstant(0, dl));
5689   }
5690
5691   // Vector has one or more non-const elements
5692   uint64_t Immediate = 0;
5693   SmallVector<unsigned, 16> NonConstIdx;
5694   bool IsSplat = true;
5695   bool HasConstElts = false;
5696   int SplatIdx = -1;
5697   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5698     SDValue In = Op.getOperand(idx);
5699     if (In.getOpcode() == ISD::UNDEF)
5700       continue;
5701     if (!isa<ConstantSDNode>(In))
5702       NonConstIdx.push_back(idx);
5703     else {
5704       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5705       HasConstElts = true;
5706     }
5707     if (SplatIdx == -1)
5708       SplatIdx = idx;
5709     else if (In != Op.getOperand(SplatIdx))
5710       IsSplat = false;
5711   }
5712
5713   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5714   if (IsSplat)
5715     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5716                        DAG.getConstant(1, dl, VT),
5717                        DAG.getConstant(0, dl, VT));
5718
5719   // insert elements one by one
5720   SDValue DstVec;
5721   SDValue Imm;
5722   if (Immediate) {
5723     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5724     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5725   }
5726   else if (HasConstElts)
5727     Imm = DAG.getConstant(0, dl, VT);
5728   else
5729     Imm = DAG.getUNDEF(VT);
5730   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5731     DstVec = DAG.getBitcast(VT, Imm);
5732   else {
5733     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5734     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5735                          DAG.getIntPtrConstant(0, dl));
5736   }
5737
5738   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5739     unsigned InsertIdx = NonConstIdx[i];
5740     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5741                          Op.getOperand(InsertIdx),
5742                          DAG.getIntPtrConstant(InsertIdx, dl));
5743   }
5744   return DstVec;
5745 }
5746
5747 /// \brief Return true if \p N implements a horizontal binop and return the
5748 /// operands for the horizontal binop into V0 and V1.
5749 ///
5750 /// This is a helper function of LowerToHorizontalOp().
5751 /// This function checks that the build_vector \p N in input implements a
5752 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5753 /// operation to match.
5754 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5755 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5756 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5757 /// arithmetic sub.
5758 ///
5759 /// This function only analyzes elements of \p N whose indices are
5760 /// in range [BaseIdx, LastIdx).
5761 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5762                               SelectionDAG &DAG,
5763                               unsigned BaseIdx, unsigned LastIdx,
5764                               SDValue &V0, SDValue &V1) {
5765   EVT VT = N->getValueType(0);
5766
5767   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5768   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5769          "Invalid Vector in input!");
5770
5771   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5772   bool CanFold = true;
5773   unsigned ExpectedVExtractIdx = BaseIdx;
5774   unsigned NumElts = LastIdx - BaseIdx;
5775   V0 = DAG.getUNDEF(VT);
5776   V1 = DAG.getUNDEF(VT);
5777
5778   // Check if N implements a horizontal binop.
5779   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5780     SDValue Op = N->getOperand(i + BaseIdx);
5781
5782     // Skip UNDEFs.
5783     if (Op->getOpcode() == ISD::UNDEF) {
5784       // Update the expected vector extract index.
5785       if (i * 2 == NumElts)
5786         ExpectedVExtractIdx = BaseIdx;
5787       ExpectedVExtractIdx += 2;
5788       continue;
5789     }
5790
5791     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5792
5793     if (!CanFold)
5794       break;
5795
5796     SDValue Op0 = Op.getOperand(0);
5797     SDValue Op1 = Op.getOperand(1);
5798
5799     // Try to match the following pattern:
5800     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5801     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5802         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5803         Op0.getOperand(0) == Op1.getOperand(0) &&
5804         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5805         isa<ConstantSDNode>(Op1.getOperand(1)));
5806     if (!CanFold)
5807       break;
5808
5809     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5810     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5811
5812     if (i * 2 < NumElts) {
5813       if (V0.getOpcode() == ISD::UNDEF) {
5814         V0 = Op0.getOperand(0);
5815         if (V0.getValueType() != VT)
5816           return false;
5817       }
5818     } else {
5819       if (V1.getOpcode() == ISD::UNDEF) {
5820         V1 = Op0.getOperand(0);
5821         if (V1.getValueType() != VT)
5822           return false;
5823       }
5824       if (i * 2 == NumElts)
5825         ExpectedVExtractIdx = BaseIdx;
5826     }
5827
5828     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5829     if (I0 == ExpectedVExtractIdx)
5830       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5831     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5832       // Try to match the following dag sequence:
5833       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5834       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5835     } else
5836       CanFold = false;
5837
5838     ExpectedVExtractIdx += 2;
5839   }
5840
5841   return CanFold;
5842 }
5843
5844 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5845 /// a concat_vector.
5846 ///
5847 /// This is a helper function of LowerToHorizontalOp().
5848 /// This function expects two 256-bit vectors called V0 and V1.
5849 /// At first, each vector is split into two separate 128-bit vectors.
5850 /// Then, the resulting 128-bit vectors are used to implement two
5851 /// horizontal binary operations.
5852 ///
5853 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5854 ///
5855 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5856 /// the two new horizontal binop.
5857 /// When Mode is set, the first horizontal binop dag node would take as input
5858 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5859 /// horizontal binop dag node would take as input the lower 128-bit of V1
5860 /// and the upper 128-bit of V1.
5861 ///   Example:
5862 ///     HADD V0_LO, V0_HI
5863 ///     HADD V1_LO, V1_HI
5864 ///
5865 /// Otherwise, the first horizontal binop dag node takes as input the lower
5866 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5867 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5868 ///   Example:
5869 ///     HADD V0_LO, V1_LO
5870 ///     HADD V0_HI, V1_HI
5871 ///
5872 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5873 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5874 /// the upper 128-bits of the result.
5875 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5876                                      SDLoc DL, SelectionDAG &DAG,
5877                                      unsigned X86Opcode, bool Mode,
5878                                      bool isUndefLO, bool isUndefHI) {
5879   EVT VT = V0.getValueType();
5880   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5881          "Invalid nodes in input!");
5882
5883   unsigned NumElts = VT.getVectorNumElements();
5884   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5885   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5886   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5887   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5888   EVT NewVT = V0_LO.getValueType();
5889
5890   SDValue LO = DAG.getUNDEF(NewVT);
5891   SDValue HI = DAG.getUNDEF(NewVT);
5892
5893   if (Mode) {
5894     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5895     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5896       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5897     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5898       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5899   } else {
5900     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5901     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5902                        V1_LO->getOpcode() != ISD::UNDEF))
5903       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5904
5905     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5906                        V1_HI->getOpcode() != ISD::UNDEF))
5907       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5908   }
5909
5910   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5911 }
5912
5913 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5914 /// node.
5915 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5916                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5917   EVT VT = BV->getValueType(0);
5918   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5919       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5920     return SDValue();
5921
5922   SDLoc DL(BV);
5923   unsigned NumElts = VT.getVectorNumElements();
5924   SDValue InVec0 = DAG.getUNDEF(VT);
5925   SDValue InVec1 = DAG.getUNDEF(VT);
5926
5927   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5928           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5929
5930   // Odd-numbered elements in the input build vector are obtained from
5931   // adding two integer/float elements.
5932   // Even-numbered elements in the input build vector are obtained from
5933   // subtracting two integer/float elements.
5934   unsigned ExpectedOpcode = ISD::FSUB;
5935   unsigned NextExpectedOpcode = ISD::FADD;
5936   bool AddFound = false;
5937   bool SubFound = false;
5938
5939   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5940     SDValue Op = BV->getOperand(i);
5941
5942     // Skip 'undef' values.
5943     unsigned Opcode = Op.getOpcode();
5944     if (Opcode == ISD::UNDEF) {
5945       std::swap(ExpectedOpcode, NextExpectedOpcode);
5946       continue;
5947     }
5948
5949     // Early exit if we found an unexpected opcode.
5950     if (Opcode != ExpectedOpcode)
5951       return SDValue();
5952
5953     SDValue Op0 = Op.getOperand(0);
5954     SDValue Op1 = Op.getOperand(1);
5955
5956     // Try to match the following pattern:
5957     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5958     // Early exit if we cannot match that sequence.
5959     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5960         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5961         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5962         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5963         Op0.getOperand(1) != Op1.getOperand(1))
5964       return SDValue();
5965
5966     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5967     if (I0 != i)
5968       return SDValue();
5969
5970     // We found a valid add/sub node. Update the information accordingly.
5971     if (i & 1)
5972       AddFound = true;
5973     else
5974       SubFound = true;
5975
5976     // Update InVec0 and InVec1.
5977     if (InVec0.getOpcode() == ISD::UNDEF) {
5978       InVec0 = Op0.getOperand(0);
5979       if (InVec0.getValueType() != VT)
5980         return SDValue();
5981     }
5982     if (InVec1.getOpcode() == ISD::UNDEF) {
5983       InVec1 = Op1.getOperand(0);
5984       if (InVec1.getValueType() != VT)
5985         return SDValue();
5986     }
5987
5988     // Make sure that operands in input to each add/sub node always
5989     // come from a same pair of vectors.
5990     if (InVec0 != Op0.getOperand(0)) {
5991       if (ExpectedOpcode == ISD::FSUB)
5992         return SDValue();
5993
5994       // FADD is commutable. Try to commute the operands
5995       // and then test again.
5996       std::swap(Op0, Op1);
5997       if (InVec0 != Op0.getOperand(0))
5998         return SDValue();
5999     }
6000
6001     if (InVec1 != Op1.getOperand(0))
6002       return SDValue();
6003
6004     // Update the pair of expected opcodes.
6005     std::swap(ExpectedOpcode, NextExpectedOpcode);
6006   }
6007
6008   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6009   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6010       InVec1.getOpcode() != ISD::UNDEF)
6011     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6012
6013   return SDValue();
6014 }
6015
6016 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6017 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6018                                    const X86Subtarget *Subtarget,
6019                                    SelectionDAG &DAG) {
6020   EVT VT = BV->getValueType(0);
6021   unsigned NumElts = VT.getVectorNumElements();
6022   unsigned NumUndefsLO = 0;
6023   unsigned NumUndefsHI = 0;
6024   unsigned Half = NumElts/2;
6025
6026   // Count the number of UNDEF operands in the build_vector in input.
6027   for (unsigned i = 0, e = Half; i != e; ++i)
6028     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6029       NumUndefsLO++;
6030
6031   for (unsigned i = Half, e = NumElts; i != e; ++i)
6032     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6033       NumUndefsHI++;
6034
6035   // Early exit if this is either a build_vector of all UNDEFs or all the
6036   // operands but one are UNDEF.
6037   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6038     return SDValue();
6039
6040   SDLoc DL(BV);
6041   SDValue InVec0, InVec1;
6042   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6043     // Try to match an SSE3 float HADD/HSUB.
6044     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6045       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6046
6047     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6048       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6049   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6050     // Try to match an SSSE3 integer HADD/HSUB.
6051     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6052       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6053
6054     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6055       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6056   }
6057
6058   if (!Subtarget->hasAVX())
6059     return SDValue();
6060
6061   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6062     // Try to match an AVX horizontal add/sub of packed single/double
6063     // precision floating point values from 256-bit vectors.
6064     SDValue InVec2, InVec3;
6065     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6066         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6067         ((InVec0.getOpcode() == ISD::UNDEF ||
6068           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6069         ((InVec1.getOpcode() == ISD::UNDEF ||
6070           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6071       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6072
6073     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6074         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6075         ((InVec0.getOpcode() == ISD::UNDEF ||
6076           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6077         ((InVec1.getOpcode() == ISD::UNDEF ||
6078           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6079       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6080   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6081     // Try to match an AVX2 horizontal add/sub of signed integers.
6082     SDValue InVec2, InVec3;
6083     unsigned X86Opcode;
6084     bool CanFold = true;
6085
6086     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6087         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6088         ((InVec0.getOpcode() == ISD::UNDEF ||
6089           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6090         ((InVec1.getOpcode() == ISD::UNDEF ||
6091           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6092       X86Opcode = X86ISD::HADD;
6093     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6094         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6095         ((InVec0.getOpcode() == ISD::UNDEF ||
6096           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6097         ((InVec1.getOpcode() == ISD::UNDEF ||
6098           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6099       X86Opcode = X86ISD::HSUB;
6100     else
6101       CanFold = false;
6102
6103     if (CanFold) {
6104       // Fold this build_vector into a single horizontal add/sub.
6105       // Do this only if the target has AVX2.
6106       if (Subtarget->hasAVX2())
6107         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6108
6109       // Do not try to expand this build_vector into a pair of horizontal
6110       // add/sub if we can emit a pair of scalar add/sub.
6111       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6112         return SDValue();
6113
6114       // Convert this build_vector into a pair of horizontal binop followed by
6115       // a concat vector.
6116       bool isUndefLO = NumUndefsLO == Half;
6117       bool isUndefHI = NumUndefsHI == Half;
6118       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6119                                    isUndefLO, isUndefHI);
6120     }
6121   }
6122
6123   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6124        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6125     unsigned X86Opcode;
6126     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6127       X86Opcode = X86ISD::HADD;
6128     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6129       X86Opcode = X86ISD::HSUB;
6130     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6131       X86Opcode = X86ISD::FHADD;
6132     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6133       X86Opcode = X86ISD::FHSUB;
6134     else
6135       return SDValue();
6136
6137     // Don't try to expand this build_vector into a pair of horizontal add/sub
6138     // if we can simply emit a pair of scalar add/sub.
6139     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6140       return SDValue();
6141
6142     // Convert this build_vector into two horizontal add/sub followed by
6143     // a concat vector.
6144     bool isUndefLO = NumUndefsLO == Half;
6145     bool isUndefHI = NumUndefsHI == Half;
6146     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6147                                  isUndefLO, isUndefHI);
6148   }
6149
6150   return SDValue();
6151 }
6152
6153 SDValue
6154 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6155   SDLoc dl(Op);
6156
6157   MVT VT = Op.getSimpleValueType();
6158   MVT ExtVT = VT.getVectorElementType();
6159   unsigned NumElems = Op.getNumOperands();
6160
6161   // Generate vectors for predicate vectors.
6162   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6163     return LowerBUILD_VECTORvXi1(Op, DAG);
6164
6165   // Vectors containing all zeros can be matched by pxor and xorps later
6166   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6167     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6168     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6169     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6170       return Op;
6171
6172     return getZeroVector(VT, Subtarget, DAG, dl);
6173   }
6174
6175   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6176   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6177   // vpcmpeqd on 256-bit vectors.
6178   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6179     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6180       return Op;
6181
6182     if (!VT.is512BitVector())
6183       return getOnesVector(VT, Subtarget, DAG, dl);
6184   }
6185
6186   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6187   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6188     return AddSub;
6189   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6190     return HorizontalOp;
6191   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6192     return Broadcast;
6193
6194   unsigned EVTBits = ExtVT.getSizeInBits();
6195
6196   unsigned NumZero  = 0;
6197   unsigned NumNonZero = 0;
6198   unsigned NonZeros = 0;
6199   bool IsAllConstants = true;
6200   SmallSet<SDValue, 8> Values;
6201   for (unsigned i = 0; i < NumElems; ++i) {
6202     SDValue Elt = Op.getOperand(i);
6203     if (Elt.getOpcode() == ISD::UNDEF)
6204       continue;
6205     Values.insert(Elt);
6206     if (Elt.getOpcode() != ISD::Constant &&
6207         Elt.getOpcode() != ISD::ConstantFP)
6208       IsAllConstants = false;
6209     if (X86::isZeroNode(Elt))
6210       NumZero++;
6211     else {
6212       NonZeros |= (1 << i);
6213       NumNonZero++;
6214     }
6215   }
6216
6217   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6218   if (NumNonZero == 0)
6219     return DAG.getUNDEF(VT);
6220
6221   // Special case for single non-zero, non-undef, element.
6222   if (NumNonZero == 1) {
6223     unsigned Idx = countTrailingZeros(NonZeros);
6224     SDValue Item = Op.getOperand(Idx);
6225
6226     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6227     // the value are obviously zero, truncate the value to i32 and do the
6228     // insertion that way.  Only do this if the value is non-constant or if the
6229     // value is a constant being inserted into element 0.  It is cheaper to do
6230     // a constant pool load than it is to do a movd + shuffle.
6231     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6232         (!IsAllConstants || Idx == 0)) {
6233       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6234         // Handle SSE only.
6235         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6236         EVT VecVT = MVT::v4i32;
6237
6238         // Truncate the value (which may itself be a constant) to i32, and
6239         // convert it to a vector with movd (S2V+shuffle to zero extend).
6240         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6241         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6242         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6243                                       Item, Idx * 2, true, Subtarget, DAG));
6244       }
6245     }
6246
6247     // If we have a constant or non-constant insertion into the low element of
6248     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6249     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6250     // depending on what the source datatype is.
6251     if (Idx == 0) {
6252       if (NumZero == 0)
6253         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6254
6255       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6256           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6257         if (VT.is512BitVector()) {
6258           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6259           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6260                              Item, DAG.getIntPtrConstant(0, dl));
6261         }
6262         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6263                "Expected an SSE value type!");
6264         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6265         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6266         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6267       }
6268
6269       // We can't directly insert an i8 or i16 into a vector, so zero extend
6270       // it to i32 first.
6271       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6272         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6273         if (VT.is256BitVector()) {
6274           if (Subtarget->hasAVX()) {
6275             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6276             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6277           } else {
6278             // Without AVX, we need to extend to a 128-bit vector and then
6279             // insert into the 256-bit vector.
6280             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6281             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6282             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6283           }
6284         } else {
6285           assert(VT.is128BitVector() && "Expected an SSE value type!");
6286           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6287           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6288         }
6289         return DAG.getBitcast(VT, Item);
6290       }
6291     }
6292
6293     // Is it a vector logical left shift?
6294     if (NumElems == 2 && Idx == 1 &&
6295         X86::isZeroNode(Op.getOperand(0)) &&
6296         !X86::isZeroNode(Op.getOperand(1))) {
6297       unsigned NumBits = VT.getSizeInBits();
6298       return getVShift(true, VT,
6299                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6300                                    VT, Op.getOperand(1)),
6301                        NumBits/2, DAG, *this, dl);
6302     }
6303
6304     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6305       return SDValue();
6306
6307     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6308     // is a non-constant being inserted into an element other than the low one,
6309     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6310     // movd/movss) to move this into the low element, then shuffle it into
6311     // place.
6312     if (EVTBits == 32) {
6313       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6314       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6315     }
6316   }
6317
6318   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6319   if (Values.size() == 1) {
6320     if (EVTBits == 32) {
6321       // Instead of a shuffle like this:
6322       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6323       // Check if it's possible to issue this instead.
6324       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6325       unsigned Idx = countTrailingZeros(NonZeros);
6326       SDValue Item = Op.getOperand(Idx);
6327       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6328         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6329     }
6330     return SDValue();
6331   }
6332
6333   // A vector full of immediates; various special cases are already
6334   // handled, so this is best done with a single constant-pool load.
6335   if (IsAllConstants)
6336     return SDValue();
6337
6338   // For AVX-length vectors, see if we can use a vector load to get all of the
6339   // elements, otherwise build the individual 128-bit pieces and use
6340   // shuffles to put them in place.
6341   if (VT.is256BitVector() || VT.is512BitVector()) {
6342     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6343
6344     // Check for a build vector of consecutive loads.
6345     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6346       return LD;
6347
6348     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6349
6350     // Build both the lower and upper subvector.
6351     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6352                                 makeArrayRef(&V[0], NumElems/2));
6353     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6354                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6355
6356     // Recreate the wider vector with the lower and upper part.
6357     if (VT.is256BitVector())
6358       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6359     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6360   }
6361
6362   // Let legalizer expand 2-wide build_vectors.
6363   if (EVTBits == 64) {
6364     if (NumNonZero == 1) {
6365       // One half is zero or undef.
6366       unsigned Idx = countTrailingZeros(NonZeros);
6367       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6368                                  Op.getOperand(Idx));
6369       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6370     }
6371     return SDValue();
6372   }
6373
6374   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6375   if (EVTBits == 8 && NumElems == 16)
6376     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6377                                         Subtarget, *this))
6378       return V;
6379
6380   if (EVTBits == 16 && NumElems == 8)
6381     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6382                                       Subtarget, *this))
6383       return V;
6384
6385   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6386   if (EVTBits == 32 && NumElems == 4)
6387     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6388       return V;
6389
6390   // If element VT is == 32 bits, turn it into a number of shuffles.
6391   SmallVector<SDValue, 8> V(NumElems);
6392   if (NumElems == 4 && NumZero > 0) {
6393     for (unsigned i = 0; i < 4; ++i) {
6394       bool isZero = !(NonZeros & (1 << i));
6395       if (isZero)
6396         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6397       else
6398         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6399     }
6400
6401     for (unsigned i = 0; i < 2; ++i) {
6402       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6403         default: break;
6404         case 0:
6405           V[i] = V[i*2];  // Must be a zero vector.
6406           break;
6407         case 1:
6408           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6409           break;
6410         case 2:
6411           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6412           break;
6413         case 3:
6414           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6415           break;
6416       }
6417     }
6418
6419     bool Reverse1 = (NonZeros & 0x3) == 2;
6420     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6421     int MaskVec[] = {
6422       Reverse1 ? 1 : 0,
6423       Reverse1 ? 0 : 1,
6424       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6425       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6426     };
6427     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6428   }
6429
6430   if (Values.size() > 1 && VT.is128BitVector()) {
6431     // Check for a build vector of consecutive loads.
6432     for (unsigned i = 0; i < NumElems; ++i)
6433       V[i] = Op.getOperand(i);
6434
6435     // Check for elements which are consecutive loads.
6436     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6437       return LD;
6438
6439     // Check for a build vector from mostly shuffle plus few inserting.
6440     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6441       return Sh;
6442
6443     // For SSE 4.1, use insertps to put the high elements into the low element.
6444     if (Subtarget->hasSSE41()) {
6445       SDValue Result;
6446       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6447         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6448       else
6449         Result = DAG.getUNDEF(VT);
6450
6451       for (unsigned i = 1; i < NumElems; ++i) {
6452         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6453         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6454                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6455       }
6456       return Result;
6457     }
6458
6459     // Otherwise, expand into a number of unpckl*, start by extending each of
6460     // our (non-undef) elements to the full vector width with the element in the
6461     // bottom slot of the vector (which generates no code for SSE).
6462     for (unsigned i = 0; i < NumElems; ++i) {
6463       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6464         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6465       else
6466         V[i] = DAG.getUNDEF(VT);
6467     }
6468
6469     // Next, we iteratively mix elements, e.g. for v4f32:
6470     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6471     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6472     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6473     unsigned EltStride = NumElems >> 1;
6474     while (EltStride != 0) {
6475       for (unsigned i = 0; i < EltStride; ++i) {
6476         // If V[i+EltStride] is undef and this is the first round of mixing,
6477         // then it is safe to just drop this shuffle: V[i] is already in the
6478         // right place, the one element (since it's the first round) being
6479         // inserted as undef can be dropped.  This isn't safe for successive
6480         // rounds because they will permute elements within both vectors.
6481         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6482             EltStride == NumElems/2)
6483           continue;
6484
6485         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6486       }
6487       EltStride >>= 1;
6488     }
6489     return V[0];
6490   }
6491   return SDValue();
6492 }
6493
6494 // 256-bit AVX can use the vinsertf128 instruction
6495 // to create 256-bit vectors from two other 128-bit ones.
6496 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6497   SDLoc dl(Op);
6498   MVT ResVT = Op.getSimpleValueType();
6499
6500   assert((ResVT.is256BitVector() ||
6501           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6502
6503   SDValue V1 = Op.getOperand(0);
6504   SDValue V2 = Op.getOperand(1);
6505   unsigned NumElems = ResVT.getVectorNumElements();
6506   if (ResVT.is256BitVector())
6507     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6508
6509   if (Op.getNumOperands() == 4) {
6510     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6511                                 ResVT.getVectorNumElements()/2);
6512     SDValue V3 = Op.getOperand(2);
6513     SDValue V4 = Op.getOperand(3);
6514     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6515       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6516   }
6517   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6518 }
6519
6520 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6521                                        const X86Subtarget *Subtarget,
6522                                        SelectionDAG & DAG) {
6523   SDLoc dl(Op);
6524   MVT ResVT = Op.getSimpleValueType();
6525   unsigned NumOfOperands = Op.getNumOperands();
6526
6527   assert(isPowerOf2_32(NumOfOperands) &&
6528          "Unexpected number of operands in CONCAT_VECTORS");
6529
6530   if (NumOfOperands > 2) {
6531     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6532                                   ResVT.getVectorNumElements()/2);
6533     SmallVector<SDValue, 2> Ops;
6534     for (unsigned i = 0; i < NumOfOperands/2; i++)
6535       Ops.push_back(Op.getOperand(i));
6536     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6537     Ops.clear();
6538     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6539       Ops.push_back(Op.getOperand(i));
6540     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6541     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6542   }
6543
6544   SDValue V1 = Op.getOperand(0);
6545   SDValue V2 = Op.getOperand(1);
6546   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6547   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6548
6549   if (IsZeroV1 && IsZeroV2)
6550     return getZeroVector(ResVT, Subtarget, DAG, dl);
6551
6552   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6553   SDValue Undef = DAG.getUNDEF(ResVT);
6554   unsigned NumElems = ResVT.getVectorNumElements();
6555   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6556
6557   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6558   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6559   if (IsZeroV1)
6560     return V2;
6561
6562   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6563   // Zero the upper bits of V1
6564   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6565   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6566   if (IsZeroV2)
6567     return V1;
6568   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6569 }
6570
6571 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6572                                    const X86Subtarget *Subtarget,
6573                                    SelectionDAG &DAG) {
6574   MVT VT = Op.getSimpleValueType();
6575   if (VT.getVectorElementType() == MVT::i1)
6576     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6577
6578   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6579          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6580           Op.getNumOperands() == 4)));
6581
6582   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6583   // from two other 128-bit ones.
6584
6585   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6586   return LowerAVXCONCAT_VECTORS(Op, DAG);
6587 }
6588
6589 //===----------------------------------------------------------------------===//
6590 // Vector shuffle lowering
6591 //
6592 // This is an experimental code path for lowering vector shuffles on x86. It is
6593 // designed to handle arbitrary vector shuffles and blends, gracefully
6594 // degrading performance as necessary. It works hard to recognize idiomatic
6595 // shuffles and lower them to optimal instruction patterns without leaving
6596 // a framework that allows reasonably efficient handling of all vector shuffle
6597 // patterns.
6598 //===----------------------------------------------------------------------===//
6599
6600 /// \brief Tiny helper function to identify a no-op mask.
6601 ///
6602 /// This is a somewhat boring predicate function. It checks whether the mask
6603 /// array input, which is assumed to be a single-input shuffle mask of the kind
6604 /// used by the X86 shuffle instructions (not a fully general
6605 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6606 /// in-place shuffle are 'no-op's.
6607 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6608   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6609     if (Mask[i] != -1 && Mask[i] != i)
6610       return false;
6611   return true;
6612 }
6613
6614 /// \brief Helper function to classify a mask as a single-input mask.
6615 ///
6616 /// This isn't a generic single-input test because in the vector shuffle
6617 /// lowering we canonicalize single inputs to be the first input operand. This
6618 /// means we can more quickly test for a single input by only checking whether
6619 /// an input from the second operand exists. We also assume that the size of
6620 /// mask corresponds to the size of the input vectors which isn't true in the
6621 /// fully general case.
6622 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6623   for (int M : Mask)
6624     if (M >= (int)Mask.size())
6625       return false;
6626   return true;
6627 }
6628
6629 /// \brief Test whether there are elements crossing 128-bit lanes in this
6630 /// shuffle mask.
6631 ///
6632 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6633 /// and we routinely test for these.
6634 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6635   int LaneSize = 128 / VT.getScalarSizeInBits();
6636   int Size = Mask.size();
6637   for (int i = 0; i < Size; ++i)
6638     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6639       return true;
6640   return false;
6641 }
6642
6643 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6644 ///
6645 /// This checks a shuffle mask to see if it is performing the same
6646 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6647 /// that it is also not lane-crossing. It may however involve a blend from the
6648 /// same lane of a second vector.
6649 ///
6650 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6651 /// non-trivial to compute in the face of undef lanes. The representation is
6652 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6653 /// entries from both V1 and V2 inputs to the wider mask.
6654 static bool
6655 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6656                                 SmallVectorImpl<int> &RepeatedMask) {
6657   int LaneSize = 128 / VT.getScalarSizeInBits();
6658   RepeatedMask.resize(LaneSize, -1);
6659   int Size = Mask.size();
6660   for (int i = 0; i < Size; ++i) {
6661     if (Mask[i] < 0)
6662       continue;
6663     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6664       // This entry crosses lanes, so there is no way to model this shuffle.
6665       return false;
6666
6667     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6668     if (RepeatedMask[i % LaneSize] == -1)
6669       // This is the first non-undef entry in this slot of a 128-bit lane.
6670       RepeatedMask[i % LaneSize] =
6671           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6672     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6673       // Found a mismatch with the repeated mask.
6674       return false;
6675   }
6676   return true;
6677 }
6678
6679 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6680 /// arguments.
6681 ///
6682 /// This is a fast way to test a shuffle mask against a fixed pattern:
6683 ///
6684 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6685 ///
6686 /// It returns true if the mask is exactly as wide as the argument list, and
6687 /// each element of the mask is either -1 (signifying undef) or the value given
6688 /// in the argument.
6689 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6690                                 ArrayRef<int> ExpectedMask) {
6691   if (Mask.size() != ExpectedMask.size())
6692     return false;
6693
6694   int Size = Mask.size();
6695
6696   // If the values are build vectors, we can look through them to find
6697   // equivalent inputs that make the shuffles equivalent.
6698   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6699   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6700
6701   for (int i = 0; i < Size; ++i)
6702     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6703       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6704       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6705       if (!MaskBV || !ExpectedBV ||
6706           MaskBV->getOperand(Mask[i] % Size) !=
6707               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6708         return false;
6709     }
6710
6711   return true;
6712 }
6713
6714 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6715 ///
6716 /// This helper function produces an 8-bit shuffle immediate corresponding to
6717 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6718 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6719 /// example.
6720 ///
6721 /// NB: We rely heavily on "undef" masks preserving the input lane.
6722 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6723                                           SelectionDAG &DAG) {
6724   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6725   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6726   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6727   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6728   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6729
6730   unsigned Imm = 0;
6731   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6732   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6733   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6734   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6735   return DAG.getConstant(Imm, DL, MVT::i8);
6736 }
6737
6738 /// \brief Compute whether each element of a shuffle is zeroable.
6739 ///
6740 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6741 /// Either it is an undef element in the shuffle mask, the element of the input
6742 /// referenced is undef, or the element of the input referenced is known to be
6743 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6744 /// as many lanes with this technique as possible to simplify the remaining
6745 /// shuffle.
6746 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6747                                                      SDValue V1, SDValue V2) {
6748   SmallBitVector Zeroable(Mask.size(), false);
6749
6750   while (V1.getOpcode() == ISD::BITCAST)
6751     V1 = V1->getOperand(0);
6752   while (V2.getOpcode() == ISD::BITCAST)
6753     V2 = V2->getOperand(0);
6754
6755   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6756   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6757
6758   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6759     int M = Mask[i];
6760     // Handle the easy cases.
6761     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6762       Zeroable[i] = true;
6763       continue;
6764     }
6765
6766     // If this is an index into a build_vector node (which has the same number
6767     // of elements), dig out the input value and use it.
6768     SDValue V = M < Size ? V1 : V2;
6769     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6770       continue;
6771
6772     SDValue Input = V.getOperand(M % Size);
6773     // The UNDEF opcode check really should be dead code here, but not quite
6774     // worth asserting on (it isn't invalid, just unexpected).
6775     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6776       Zeroable[i] = true;
6777   }
6778
6779   return Zeroable;
6780 }
6781
6782 // X86 has dedicated unpack instructions that can handle specific blend
6783 // operations: UNPCKH and UNPCKL.
6784 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6785                                            SDValue V1, SDValue V2,
6786                                            SelectionDAG &DAG) {
6787   int NumElts = VT.getVectorNumElements();
6788   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6789   SmallVector<int, 8> Unpckl;
6790   SmallVector<int, 8> Unpckh;
6791
6792   for (int i = 0; i < NumElts; ++i) {
6793     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6794     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6795     int HiPos = LoPos + NumEltsInLane / 2;
6796     Unpckl.push_back(LoPos);
6797     Unpckh.push_back(HiPos);
6798   }
6799
6800   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6801     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6802   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6803     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6804
6805   // Commute and try again.
6806   ShuffleVectorSDNode::commuteMask(Unpckl);
6807   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6808     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6809
6810   ShuffleVectorSDNode::commuteMask(Unpckh);
6811   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6812     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6813
6814   return SDValue();
6815 }
6816
6817 /// \brief Try to emit a bitmask instruction for a shuffle.
6818 ///
6819 /// This handles cases where we can model a blend exactly as a bitmask due to
6820 /// one of the inputs being zeroable.
6821 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6822                                            SDValue V2, ArrayRef<int> Mask,
6823                                            SelectionDAG &DAG) {
6824   MVT EltVT = VT.getScalarType();
6825   int NumEltBits = EltVT.getSizeInBits();
6826   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6827   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6828   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6829                                     IntEltVT);
6830   if (EltVT.isFloatingPoint()) {
6831     Zero = DAG.getBitcast(EltVT, Zero);
6832     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6833   }
6834   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6835   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6836   SDValue V;
6837   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6838     if (Zeroable[i])
6839       continue;
6840     if (Mask[i] % Size != i)
6841       return SDValue(); // Not a blend.
6842     if (!V)
6843       V = Mask[i] < Size ? V1 : V2;
6844     else if (V != (Mask[i] < Size ? V1 : V2))
6845       return SDValue(); // Can only let one input through the mask.
6846
6847     VMaskOps[i] = AllOnes;
6848   }
6849   if (!V)
6850     return SDValue(); // No non-zeroable elements!
6851
6852   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6853   V = DAG.getNode(VT.isFloatingPoint()
6854                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6855                   DL, VT, V, VMask);
6856   return V;
6857 }
6858
6859 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6860 ///
6861 /// This is used as a fallback approach when first class blend instructions are
6862 /// unavailable. Currently it is only suitable for integer vectors, but could
6863 /// be generalized for floating point vectors if desirable.
6864 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6865                                             SDValue V2, ArrayRef<int> Mask,
6866                                             SelectionDAG &DAG) {
6867   assert(VT.isInteger() && "Only supports integer vector types!");
6868   MVT EltVT = VT.getScalarType();
6869   int NumEltBits = EltVT.getSizeInBits();
6870   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6871   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6872                                     EltVT);
6873   SmallVector<SDValue, 16> MaskOps;
6874   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6875     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6876       return SDValue(); // Shuffled input!
6877     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6878   }
6879
6880   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6881   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6882   // We have to cast V2 around.
6883   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6884   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6885                                       DAG.getBitcast(MaskVT, V1Mask),
6886                                       DAG.getBitcast(MaskVT, V2)));
6887   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6888 }
6889
6890 /// \brief Try to emit a blend instruction for a shuffle.
6891 ///
6892 /// This doesn't do any checks for the availability of instructions for blending
6893 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6894 /// be matched in the backend with the type given. What it does check for is
6895 /// that the shuffle mask is in fact a blend.
6896 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6897                                          SDValue V2, ArrayRef<int> Mask,
6898                                          const X86Subtarget *Subtarget,
6899                                          SelectionDAG &DAG) {
6900   unsigned BlendMask = 0;
6901   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6902     if (Mask[i] >= Size) {
6903       if (Mask[i] != i + Size)
6904         return SDValue(); // Shuffled V2 input!
6905       BlendMask |= 1u << i;
6906       continue;
6907     }
6908     if (Mask[i] >= 0 && Mask[i] != i)
6909       return SDValue(); // Shuffled V1 input!
6910   }
6911   switch (VT.SimpleTy) {
6912   case MVT::v2f64:
6913   case MVT::v4f32:
6914   case MVT::v4f64:
6915   case MVT::v8f32:
6916     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6917                        DAG.getConstant(BlendMask, DL, MVT::i8));
6918
6919   case MVT::v4i64:
6920   case MVT::v8i32:
6921     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6922     // FALLTHROUGH
6923   case MVT::v2i64:
6924   case MVT::v4i32:
6925     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6926     // that instruction.
6927     if (Subtarget->hasAVX2()) {
6928       // Scale the blend by the number of 32-bit dwords per element.
6929       int Scale =  VT.getScalarSizeInBits() / 32;
6930       BlendMask = 0;
6931       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6932         if (Mask[i] >= Size)
6933           for (int j = 0; j < Scale; ++j)
6934             BlendMask |= 1u << (i * Scale + j);
6935
6936       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6937       V1 = DAG.getBitcast(BlendVT, V1);
6938       V2 = DAG.getBitcast(BlendVT, V2);
6939       return DAG.getBitcast(
6940           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6941                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6942     }
6943     // FALLTHROUGH
6944   case MVT::v8i16: {
6945     // For integer shuffles we need to expand the mask and cast the inputs to
6946     // v8i16s prior to blending.
6947     int Scale = 8 / VT.getVectorNumElements();
6948     BlendMask = 0;
6949     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6950       if (Mask[i] >= Size)
6951         for (int j = 0; j < Scale; ++j)
6952           BlendMask |= 1u << (i * Scale + j);
6953
6954     V1 = DAG.getBitcast(MVT::v8i16, V1);
6955     V2 = DAG.getBitcast(MVT::v8i16, V2);
6956     return DAG.getBitcast(VT,
6957                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6958                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6959   }
6960
6961   case MVT::v16i16: {
6962     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6963     SmallVector<int, 8> RepeatedMask;
6964     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6965       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6966       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6967       BlendMask = 0;
6968       for (int i = 0; i < 8; ++i)
6969         if (RepeatedMask[i] >= 16)
6970           BlendMask |= 1u << i;
6971       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6972                          DAG.getConstant(BlendMask, DL, MVT::i8));
6973     }
6974   }
6975     // FALLTHROUGH
6976   case MVT::v16i8:
6977   case MVT::v32i8: {
6978     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6979            "256-bit byte-blends require AVX2 support!");
6980
6981     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6982     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6983       return Masked;
6984
6985     // Scale the blend by the number of bytes per element.
6986     int Scale = VT.getScalarSizeInBits() / 8;
6987
6988     // This form of blend is always done on bytes. Compute the byte vector
6989     // type.
6990     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6991
6992     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6993     // mix of LLVM's code generator and the x86 backend. We tell the code
6994     // generator that boolean values in the elements of an x86 vector register
6995     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6996     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6997     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6998     // of the element (the remaining are ignored) and 0 in that high bit would
6999     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7000     // the LLVM model for boolean values in vector elements gets the relevant
7001     // bit set, it is set backwards and over constrained relative to x86's
7002     // actual model.
7003     SmallVector<SDValue, 32> VSELECTMask;
7004     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7005       for (int j = 0; j < Scale; ++j)
7006         VSELECTMask.push_back(
7007             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7008                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7009                                           MVT::i8));
7010
7011     V1 = DAG.getBitcast(BlendVT, V1);
7012     V2 = DAG.getBitcast(BlendVT, V2);
7013     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7014                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7015                                                       BlendVT, VSELECTMask),
7016                                           V1, V2));
7017   }
7018
7019   default:
7020     llvm_unreachable("Not a supported integer vector type!");
7021   }
7022 }
7023
7024 /// \brief Try to lower as a blend of elements from two inputs followed by
7025 /// a single-input permutation.
7026 ///
7027 /// This matches the pattern where we can blend elements from two inputs and
7028 /// then reduce the shuffle to a single-input permutation.
7029 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7030                                                    SDValue V2,
7031                                                    ArrayRef<int> Mask,
7032                                                    SelectionDAG &DAG) {
7033   // We build up the blend mask while checking whether a blend is a viable way
7034   // to reduce the shuffle.
7035   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7036   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7037
7038   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7039     if (Mask[i] < 0)
7040       continue;
7041
7042     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7043
7044     if (BlendMask[Mask[i] % Size] == -1)
7045       BlendMask[Mask[i] % Size] = Mask[i];
7046     else if (BlendMask[Mask[i] % Size] != Mask[i])
7047       return SDValue(); // Can't blend in the needed input!
7048
7049     PermuteMask[i] = Mask[i] % Size;
7050   }
7051
7052   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7053   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7054 }
7055
7056 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7057 /// blends and permutes.
7058 ///
7059 /// This matches the extremely common pattern for handling combined
7060 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7061 /// operations. It will try to pick the best arrangement of shuffles and
7062 /// blends.
7063 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7064                                                           SDValue V1,
7065                                                           SDValue V2,
7066                                                           ArrayRef<int> Mask,
7067                                                           SelectionDAG &DAG) {
7068   // Shuffle the input elements into the desired positions in V1 and V2 and
7069   // blend them together.
7070   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7071   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7072   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7073   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7074     if (Mask[i] >= 0 && Mask[i] < Size) {
7075       V1Mask[i] = Mask[i];
7076       BlendMask[i] = i;
7077     } else if (Mask[i] >= Size) {
7078       V2Mask[i] = Mask[i] - Size;
7079       BlendMask[i] = i + Size;
7080     }
7081
7082   // Try to lower with the simpler initial blend strategy unless one of the
7083   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7084   // shuffle may be able to fold with a load or other benefit. However, when
7085   // we'll have to do 2x as many shuffles in order to achieve this, blending
7086   // first is a better strategy.
7087   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7088     if (SDValue BlendPerm =
7089             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7090       return BlendPerm;
7091
7092   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7093   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7094   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7095 }
7096
7097 /// \brief Try to lower a vector shuffle as a byte rotation.
7098 ///
7099 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7100 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7101 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7102 /// try to generically lower a vector shuffle through such an pattern. It
7103 /// does not check for the profitability of lowering either as PALIGNR or
7104 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7105 /// This matches shuffle vectors that look like:
7106 ///
7107 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7108 ///
7109 /// Essentially it concatenates V1 and V2, shifts right by some number of
7110 /// elements, and takes the low elements as the result. Note that while this is
7111 /// specified as a *right shift* because x86 is little-endian, it is a *left
7112 /// rotate* of the vector lanes.
7113 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7114                                               SDValue V2,
7115                                               ArrayRef<int> Mask,
7116                                               const X86Subtarget *Subtarget,
7117                                               SelectionDAG &DAG) {
7118   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7119
7120   int NumElts = Mask.size();
7121   int NumLanes = VT.getSizeInBits() / 128;
7122   int NumLaneElts = NumElts / NumLanes;
7123
7124   // We need to detect various ways of spelling a rotation:
7125   //   [11, 12, 13, 14, 15,  0,  1,  2]
7126   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7127   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7128   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7129   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7130   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7131   int Rotation = 0;
7132   SDValue Lo, Hi;
7133   for (int l = 0; l < NumElts; l += NumLaneElts) {
7134     for (int i = 0; i < NumLaneElts; ++i) {
7135       if (Mask[l + i] == -1)
7136         continue;
7137       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7138
7139       // Get the mod-Size index and lane correct it.
7140       int LaneIdx = (Mask[l + i] % NumElts) - l;
7141       // Make sure it was in this lane.
7142       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7143         return SDValue();
7144
7145       // Determine where a rotated vector would have started.
7146       int StartIdx = i - LaneIdx;
7147       if (StartIdx == 0)
7148         // The identity rotation isn't interesting, stop.
7149         return SDValue();
7150
7151       // If we found the tail of a vector the rotation must be the missing
7152       // front. If we found the head of a vector, it must be how much of the
7153       // head.
7154       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7155
7156       if (Rotation == 0)
7157         Rotation = CandidateRotation;
7158       else if (Rotation != CandidateRotation)
7159         // The rotations don't match, so we can't match this mask.
7160         return SDValue();
7161
7162       // Compute which value this mask is pointing at.
7163       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7164
7165       // Compute which of the two target values this index should be assigned
7166       // to. This reflects whether the high elements are remaining or the low
7167       // elements are remaining.
7168       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7169
7170       // Either set up this value if we've not encountered it before, or check
7171       // that it remains consistent.
7172       if (!TargetV)
7173         TargetV = MaskV;
7174       else if (TargetV != MaskV)
7175         // This may be a rotation, but it pulls from the inputs in some
7176         // unsupported interleaving.
7177         return SDValue();
7178     }
7179   }
7180
7181   // Check that we successfully analyzed the mask, and normalize the results.
7182   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7183   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7184   if (!Lo)
7185     Lo = Hi;
7186   else if (!Hi)
7187     Hi = Lo;
7188
7189   // The actual rotate instruction rotates bytes, so we need to scale the
7190   // rotation based on how many bytes are in the vector lane.
7191   int Scale = 16 / NumLaneElts;
7192
7193   // SSSE3 targets can use the palignr instruction.
7194   if (Subtarget->hasSSSE3()) {
7195     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7196     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7197     Lo = DAG.getBitcast(AlignVT, Lo);
7198     Hi = DAG.getBitcast(AlignVT, Hi);
7199
7200     return DAG.getBitcast(
7201         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7202                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7203   }
7204
7205   assert(VT.getSizeInBits() == 128 &&
7206          "Rotate-based lowering only supports 128-bit lowering!");
7207   assert(Mask.size() <= 16 &&
7208          "Can shuffle at most 16 bytes in a 128-bit vector!");
7209
7210   // Default SSE2 implementation
7211   int LoByteShift = 16 - Rotation * Scale;
7212   int HiByteShift = Rotation * Scale;
7213
7214   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7215   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7216   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7217
7218   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7219                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7220   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7221                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7222   return DAG.getBitcast(VT,
7223                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7224 }
7225
7226 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7227 ///
7228 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7229 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7230 /// matches elements from one of the input vectors shuffled to the left or
7231 /// right with zeroable elements 'shifted in'. It handles both the strictly
7232 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7233 /// quad word lane.
7234 ///
7235 /// PSHL : (little-endian) left bit shift.
7236 /// [ zz, 0, zz,  2 ]
7237 /// [ -1, 4, zz, -1 ]
7238 /// PSRL : (little-endian) right bit shift.
7239 /// [  1, zz,  3, zz]
7240 /// [ -1, -1,  7, zz]
7241 /// PSLLDQ : (little-endian) left byte shift
7242 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7243 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7244 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7245 /// PSRLDQ : (little-endian) right byte shift
7246 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7247 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7248 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7249 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7250                                          SDValue V2, ArrayRef<int> Mask,
7251                                          SelectionDAG &DAG) {
7252   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7253
7254   int Size = Mask.size();
7255   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7256
7257   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7258     for (int i = 0; i < Size; i += Scale)
7259       for (int j = 0; j < Shift; ++j)
7260         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7261           return false;
7262
7263     return true;
7264   };
7265
7266   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7267     for (int i = 0; i != Size; i += Scale) {
7268       unsigned Pos = Left ? i + Shift : i;
7269       unsigned Low = Left ? i : i + Shift;
7270       unsigned Len = Scale - Shift;
7271       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7272                                       Low + (V == V1 ? 0 : Size)))
7273         return SDValue();
7274     }
7275
7276     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7277     bool ByteShift = ShiftEltBits > 64;
7278     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7279                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7280     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7281
7282     // Normalize the scale for byte shifts to still produce an i64 element
7283     // type.
7284     Scale = ByteShift ? Scale / 2 : Scale;
7285
7286     // We need to round trip through the appropriate type for the shift.
7287     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7288     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7289     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7290            "Illegal integer vector type");
7291     V = DAG.getBitcast(ShiftVT, V);
7292
7293     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7294                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7295     return DAG.getBitcast(VT, V);
7296   };
7297
7298   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7299   // keep doubling the size of the integer elements up to that. We can
7300   // then shift the elements of the integer vector by whole multiples of
7301   // their width within the elements of the larger integer vector. Test each
7302   // multiple to see if we can find a match with the moved element indices
7303   // and that the shifted in elements are all zeroable.
7304   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7305     for (int Shift = 1; Shift != Scale; ++Shift)
7306       for (bool Left : {true, false})
7307         if (CheckZeros(Shift, Scale, Left))
7308           for (SDValue V : {V1, V2})
7309             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7310               return Match;
7311
7312   // no match
7313   return SDValue();
7314 }
7315
7316 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7317 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7318                                            SDValue V2, ArrayRef<int> Mask,
7319                                            SelectionDAG &DAG) {
7320   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7321   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7322
7323   int Size = Mask.size();
7324   int HalfSize = Size / 2;
7325   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7326
7327   // Upper half must be undefined.
7328   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7329     return SDValue();
7330
7331   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7332   // Remainder of lower half result is zero and upper half is all undef.
7333   auto LowerAsEXTRQ = [&]() {
7334     // Determine the extraction length from the part of the
7335     // lower half that isn't zeroable.
7336     int Len = HalfSize;
7337     for (; Len >= 0; --Len)
7338       if (!Zeroable[Len - 1])
7339         break;
7340     assert(Len > 0 && "Zeroable shuffle mask");
7341
7342     // Attempt to match first Len sequential elements from the lower half.
7343     SDValue Src;
7344     int Idx = -1;
7345     for (int i = 0; i != Len; ++i) {
7346       int M = Mask[i];
7347       if (M < 0)
7348         continue;
7349       SDValue &V = (M < Size ? V1 : V2);
7350       M = M % Size;
7351
7352       // All mask elements must be in the lower half.
7353       if (M > HalfSize)
7354         return SDValue();
7355
7356       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7357         Src = V;
7358         Idx = M - i;
7359         continue;
7360       }
7361       return SDValue();
7362     }
7363
7364     if (Idx < 0)
7365       return SDValue();
7366
7367     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7368     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7369     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7370     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7371                        DAG.getConstant(BitLen, DL, MVT::i8),
7372                        DAG.getConstant(BitIdx, DL, MVT::i8));
7373   };
7374
7375   if (SDValue ExtrQ = LowerAsEXTRQ())
7376     return ExtrQ;
7377
7378   // INSERTQ: Extract lowest Len elements from lower half of second source and
7379   // insert over first source, starting at Idx.
7380   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7381   auto LowerAsInsertQ = [&]() {
7382     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7383       SDValue Base;
7384
7385       // Attempt to match first source from mask before insertion point.
7386       if (isUndefInRange(Mask, 0, Idx)) {
7387         /* EMPTY */
7388       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7389         Base = V1;
7390       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7391         Base = V2;
7392       } else {
7393         continue;
7394       }
7395
7396       // Extend the extraction length looking to match both the insertion of
7397       // the second source and the remaining elements of the first.
7398       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7399         SDValue Insert;
7400         int Len = Hi - Idx;
7401
7402         // Match insertion.
7403         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7404           Insert = V1;
7405         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7406           Insert = V2;
7407         } else {
7408           continue;
7409         }
7410
7411         // Match the remaining elements of the lower half.
7412         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7413           /* EMPTY */
7414         } else if ((!Base || (Base == V1)) &&
7415                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7416           Base = V1;
7417         } else if ((!Base || (Base == V2)) &&
7418                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7419                                               Size + Hi)) {
7420           Base = V2;
7421         } else {
7422           continue;
7423         }
7424
7425         // We may not have a base (first source) - this can safely be undefined.
7426         if (!Base)
7427           Base = DAG.getUNDEF(VT);
7428
7429         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7430         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7431         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7432                            DAG.getConstant(BitLen, DL, MVT::i8),
7433                            DAG.getConstant(BitIdx, DL, MVT::i8));
7434       }
7435     }
7436
7437     return SDValue();
7438   };
7439
7440   if (SDValue InsertQ = LowerAsInsertQ())
7441     return InsertQ;
7442
7443   return SDValue();
7444 }
7445
7446 /// \brief Lower a vector shuffle as a zero or any extension.
7447 ///
7448 /// Given a specific number of elements, element bit width, and extension
7449 /// stride, produce either a zero or any extension based on the available
7450 /// features of the subtarget. The extended elements are consecutive and
7451 /// begin and can start from an offseted element index in the input; to
7452 /// avoid excess shuffling the offset must either being in the bottom lane
7453 /// or at the start of a higher lane. All extended elements must be from
7454 /// the same lane.
7455 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7456     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7457     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7458   assert(Scale > 1 && "Need a scale to extend.");
7459   int EltBits = VT.getScalarSizeInBits();
7460   int NumElements = VT.getVectorNumElements();
7461   int NumEltsPerLane = 128 / EltBits;
7462   int OffsetLane = Offset / NumEltsPerLane;
7463   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7464          "Only 8, 16, and 32 bit elements can be extended.");
7465   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7466   assert(0 <= Offset && "Extension offset must be positive.");
7467   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7468          "Extension offset must be in the first lane or start an upper lane.");
7469
7470   // Check that an index is in same lane as the base offset.
7471   auto SafeOffset = [&](int Idx) {
7472     return OffsetLane == (Idx / NumEltsPerLane);
7473   };
7474
7475   // Shift along an input so that the offset base moves to the first element.
7476   auto ShuffleOffset = [&](SDValue V) {
7477     if (!Offset)
7478       return V;
7479
7480     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7481     for (int i = 0; i * Scale < NumElements; ++i) {
7482       int SrcIdx = i + Offset;
7483       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7484     }
7485     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7486   };
7487
7488   // Found a valid zext mask! Try various lowering strategies based on the
7489   // input type and available ISA extensions.
7490   if (Subtarget->hasSSE41()) {
7491     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7492     // PUNPCK will catch this in a later shuffle match.
7493     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7494       return SDValue();
7495     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7496                                  NumElements / Scale);
7497     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7498     return DAG.getBitcast(VT, InputV);
7499   }
7500
7501   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7502
7503   // For any extends we can cheat for larger element sizes and use shuffle
7504   // instructions that can fold with a load and/or copy.
7505   if (AnyExt && EltBits == 32) {
7506     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7507                          -1};
7508     return DAG.getBitcast(
7509         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7510                         DAG.getBitcast(MVT::v4i32, InputV),
7511                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7512   }
7513   if (AnyExt && EltBits == 16 && Scale > 2) {
7514     int PSHUFDMask[4] = {Offset / 2, -1,
7515                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7516     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7517                          DAG.getBitcast(MVT::v4i32, InputV),
7518                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7519     int PSHUFWMask[4] = {1, -1, -1, -1};
7520     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7521     return DAG.getBitcast(
7522         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7523                         DAG.getBitcast(MVT::v8i16, InputV),
7524                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7525   }
7526
7527   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7528   // to 64-bits.
7529   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7530     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7531     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7532
7533     int LoIdx = Offset * EltBits;
7534     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7535                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7536                                          DAG.getConstant(EltBits, DL, MVT::i8),
7537                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7538
7539     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7540         !SafeOffset(Offset + 1))
7541       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7542
7543     int HiIdx = (Offset + 1) * EltBits;
7544     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7545                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7546                                          DAG.getConstant(EltBits, DL, MVT::i8),
7547                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7548     return DAG.getNode(ISD::BITCAST, DL, VT,
7549                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7550   }
7551
7552   // If this would require more than 2 unpack instructions to expand, use
7553   // pshufb when available. We can only use more than 2 unpack instructions
7554   // when zero extending i8 elements which also makes it easier to use pshufb.
7555   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7556     assert(NumElements == 16 && "Unexpected byte vector width!");
7557     SDValue PSHUFBMask[16];
7558     for (int i = 0; i < 16; ++i) {
7559       int Idx = Offset + (i / Scale);
7560       PSHUFBMask[i] = DAG.getConstant(
7561           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7562     }
7563     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7564     return DAG.getBitcast(VT,
7565                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7566                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7567                                                   MVT::v16i8, PSHUFBMask)));
7568   }
7569
7570   // If we are extending from an offset, ensure we start on a boundary that
7571   // we can unpack from.
7572   int AlignToUnpack = Offset % (NumElements / Scale);
7573   if (AlignToUnpack) {
7574     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7575     for (int i = AlignToUnpack; i < NumElements; ++i)
7576       ShMask[i - AlignToUnpack] = i;
7577     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7578     Offset -= AlignToUnpack;
7579   }
7580
7581   // Otherwise emit a sequence of unpacks.
7582   do {
7583     unsigned UnpackLoHi = X86ISD::UNPCKL;
7584     if (Offset >= (NumElements / 2)) {
7585       UnpackLoHi = X86ISD::UNPCKH;
7586       Offset -= (NumElements / 2);
7587     }
7588
7589     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7590     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7591                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7592     InputV = DAG.getBitcast(InputVT, InputV);
7593     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7594     Scale /= 2;
7595     EltBits *= 2;
7596     NumElements /= 2;
7597   } while (Scale > 1);
7598   return DAG.getBitcast(VT, InputV);
7599 }
7600
7601 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7602 ///
7603 /// This routine will try to do everything in its power to cleverly lower
7604 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7605 /// check for the profitability of this lowering,  it tries to aggressively
7606 /// match this pattern. It will use all of the micro-architectural details it
7607 /// can to emit an efficient lowering. It handles both blends with all-zero
7608 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7609 /// masking out later).
7610 ///
7611 /// The reason we have dedicated lowering for zext-style shuffles is that they
7612 /// are both incredibly common and often quite performance sensitive.
7613 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7614     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7615     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7616   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7617
7618   int Bits = VT.getSizeInBits();
7619   int NumLanes = Bits / 128;
7620   int NumElements = VT.getVectorNumElements();
7621   int NumEltsPerLane = NumElements / NumLanes;
7622   assert(VT.getScalarSizeInBits() <= 32 &&
7623          "Exceeds 32-bit integer zero extension limit");
7624   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7625
7626   // Define a helper function to check a particular ext-scale and lower to it if
7627   // valid.
7628   auto Lower = [&](int Scale) -> SDValue {
7629     SDValue InputV;
7630     bool AnyExt = true;
7631     int Offset = 0;
7632     int Matches = 0;
7633     for (int i = 0; i < NumElements; ++i) {
7634       int M = Mask[i];
7635       if (M == -1)
7636         continue; // Valid anywhere but doesn't tell us anything.
7637       if (i % Scale != 0) {
7638         // Each of the extended elements need to be zeroable.
7639         if (!Zeroable[i])
7640           return SDValue();
7641
7642         // We no longer are in the anyext case.
7643         AnyExt = false;
7644         continue;
7645       }
7646
7647       // Each of the base elements needs to be consecutive indices into the
7648       // same input vector.
7649       SDValue V = M < NumElements ? V1 : V2;
7650       M = M % NumElements;
7651       if (!InputV) {
7652         InputV = V;
7653         Offset = M - (i / Scale);
7654       } else if (InputV != V)
7655         return SDValue(); // Flip-flopping inputs.
7656
7657       // Offset must start in the lowest 128-bit lane or at the start of an
7658       // upper lane.
7659       // FIXME: Is it ever worth allowing a negative base offset?
7660       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7661             (Offset % NumEltsPerLane) == 0))
7662         return SDValue();
7663
7664       // If we are offsetting, all referenced entries must come from the same
7665       // lane.
7666       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7667         return SDValue();
7668
7669       if ((M % NumElements) != (Offset + (i / Scale)))
7670         return SDValue(); // Non-consecutive strided elements.
7671       Matches++;
7672     }
7673
7674     // If we fail to find an input, we have a zero-shuffle which should always
7675     // have already been handled.
7676     // FIXME: Maybe handle this here in case during blending we end up with one?
7677     if (!InputV)
7678       return SDValue();
7679
7680     // If we are offsetting, don't extend if we only match a single input, we
7681     // can always do better by using a basic PSHUF or PUNPCK.
7682     if (Offset != 0 && Matches < 2)
7683       return SDValue();
7684
7685     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7686         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7687   };
7688
7689   // The widest scale possible for extending is to a 64-bit integer.
7690   assert(Bits % 64 == 0 &&
7691          "The number of bits in a vector must be divisible by 64 on x86!");
7692   int NumExtElements = Bits / 64;
7693
7694   // Each iteration, try extending the elements half as much, but into twice as
7695   // many elements.
7696   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7697     assert(NumElements % NumExtElements == 0 &&
7698            "The input vector size must be divisible by the extended size.");
7699     if (SDValue V = Lower(NumElements / NumExtElements))
7700       return V;
7701   }
7702
7703   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7704   if (Bits != 128)
7705     return SDValue();
7706
7707   // Returns one of the source operands if the shuffle can be reduced to a
7708   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7709   auto CanZExtLowHalf = [&]() {
7710     for (int i = NumElements / 2; i != NumElements; ++i)
7711       if (!Zeroable[i])
7712         return SDValue();
7713     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7714       return V1;
7715     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7716       return V2;
7717     return SDValue();
7718   };
7719
7720   if (SDValue V = CanZExtLowHalf()) {
7721     V = DAG.getBitcast(MVT::v2i64, V);
7722     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7723     return DAG.getBitcast(VT, V);
7724   }
7725
7726   // No viable ext lowering found.
7727   return SDValue();
7728 }
7729
7730 /// \brief Try to get a scalar value for a specific element of a vector.
7731 ///
7732 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7733 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7734                                               SelectionDAG &DAG) {
7735   MVT VT = V.getSimpleValueType();
7736   MVT EltVT = VT.getVectorElementType();
7737   while (V.getOpcode() == ISD::BITCAST)
7738     V = V.getOperand(0);
7739   // If the bitcasts shift the element size, we can't extract an equivalent
7740   // element from it.
7741   MVT NewVT = V.getSimpleValueType();
7742   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7743     return SDValue();
7744
7745   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7746       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7747     // Ensure the scalar operand is the same size as the destination.
7748     // FIXME: Add support for scalar truncation where possible.
7749     SDValue S = V.getOperand(Idx);
7750     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7751       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7752   }
7753
7754   return SDValue();
7755 }
7756
7757 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7758 ///
7759 /// This is particularly important because the set of instructions varies
7760 /// significantly based on whether the operand is a load or not.
7761 static bool isShuffleFoldableLoad(SDValue V) {
7762   while (V.getOpcode() == ISD::BITCAST)
7763     V = V.getOperand(0);
7764
7765   return ISD::isNON_EXTLoad(V.getNode());
7766 }
7767
7768 /// \brief Try to lower insertion of a single element into a zero vector.
7769 ///
7770 /// This is a common pattern that we have especially efficient patterns to lower
7771 /// across all subtarget feature sets.
7772 static SDValue lowerVectorShuffleAsElementInsertion(
7773     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7774     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7775   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7776   MVT ExtVT = VT;
7777   MVT EltVT = VT.getVectorElementType();
7778
7779   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7780                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7781                 Mask.begin();
7782   bool IsV1Zeroable = true;
7783   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7784     if (i != V2Index && !Zeroable[i]) {
7785       IsV1Zeroable = false;
7786       break;
7787     }
7788
7789   // Check for a single input from a SCALAR_TO_VECTOR node.
7790   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7791   // all the smarts here sunk into that routine. However, the current
7792   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7793   // vector shuffle lowering is dead.
7794   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7795                                                DAG);
7796   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7797     // We need to zext the scalar if it is smaller than an i32.
7798     V2S = DAG.getBitcast(EltVT, V2S);
7799     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7800       // Using zext to expand a narrow element won't work for non-zero
7801       // insertions.
7802       if (!IsV1Zeroable)
7803         return SDValue();
7804
7805       // Zero-extend directly to i32.
7806       ExtVT = MVT::v4i32;
7807       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7808     }
7809     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7810   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7811              EltVT == MVT::i16) {
7812     // Either not inserting from the low element of the input or the input
7813     // element size is too small to use VZEXT_MOVL to clear the high bits.
7814     return SDValue();
7815   }
7816
7817   if (!IsV1Zeroable) {
7818     // If V1 can't be treated as a zero vector we have fewer options to lower
7819     // this. We can't support integer vectors or non-zero targets cheaply, and
7820     // the V1 elements can't be permuted in any way.
7821     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7822     if (!VT.isFloatingPoint() || V2Index != 0)
7823       return SDValue();
7824     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7825     V1Mask[V2Index] = -1;
7826     if (!isNoopShuffleMask(V1Mask))
7827       return SDValue();
7828     // This is essentially a special case blend operation, but if we have
7829     // general purpose blend operations, they are always faster. Bail and let
7830     // the rest of the lowering handle these as blends.
7831     if (Subtarget->hasSSE41())
7832       return SDValue();
7833
7834     // Otherwise, use MOVSD or MOVSS.
7835     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7836            "Only two types of floating point element types to handle!");
7837     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7838                        ExtVT, V1, V2);
7839   }
7840
7841   // This lowering only works for the low element with floating point vectors.
7842   if (VT.isFloatingPoint() && V2Index != 0)
7843     return SDValue();
7844
7845   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7846   if (ExtVT != VT)
7847     V2 = DAG.getBitcast(VT, V2);
7848
7849   if (V2Index != 0) {
7850     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7851     // the desired position. Otherwise it is more efficient to do a vector
7852     // shift left. We know that we can do a vector shift left because all
7853     // the inputs are zero.
7854     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7855       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7856       V2Shuffle[V2Index] = 0;
7857       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7858     } else {
7859       V2 = DAG.getBitcast(MVT::v2i64, V2);
7860       V2 = DAG.getNode(
7861           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7862           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7863                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7864                               DAG.getDataLayout(), VT)));
7865       V2 = DAG.getBitcast(VT, V2);
7866     }
7867   }
7868   return V2;
7869 }
7870
7871 /// \brief Try to lower broadcast of a single element.
7872 ///
7873 /// For convenience, this code also bundles all of the subtarget feature set
7874 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7875 /// a convenient way to factor it out.
7876 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7877                                              ArrayRef<int> Mask,
7878                                              const X86Subtarget *Subtarget,
7879                                              SelectionDAG &DAG) {
7880   if (!Subtarget->hasAVX())
7881     return SDValue();
7882   if (VT.isInteger() && !Subtarget->hasAVX2())
7883     return SDValue();
7884
7885   // Check that the mask is a broadcast.
7886   int BroadcastIdx = -1;
7887   for (int M : Mask)
7888     if (M >= 0 && BroadcastIdx == -1)
7889       BroadcastIdx = M;
7890     else if (M >= 0 && M != BroadcastIdx)
7891       return SDValue();
7892
7893   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7894                                             "a sorted mask where the broadcast "
7895                                             "comes from V1.");
7896
7897   // Go up the chain of (vector) values to find a scalar load that we can
7898   // combine with the broadcast.
7899   for (;;) {
7900     switch (V.getOpcode()) {
7901     case ISD::CONCAT_VECTORS: {
7902       int OperandSize = Mask.size() / V.getNumOperands();
7903       V = V.getOperand(BroadcastIdx / OperandSize);
7904       BroadcastIdx %= OperandSize;
7905       continue;
7906     }
7907
7908     case ISD::INSERT_SUBVECTOR: {
7909       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7910       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7911       if (!ConstantIdx)
7912         break;
7913
7914       int BeginIdx = (int)ConstantIdx->getZExtValue();
7915       int EndIdx =
7916           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7917       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7918         BroadcastIdx -= BeginIdx;
7919         V = VInner;
7920       } else {
7921         V = VOuter;
7922       }
7923       continue;
7924     }
7925     }
7926     break;
7927   }
7928
7929   // Check if this is a broadcast of a scalar. We special case lowering
7930   // for scalars so that we can more effectively fold with loads.
7931   // First, look through bitcast: if the original value has a larger element
7932   // type than the shuffle, the broadcast element is in essence truncated.
7933   // Make that explicit to ease folding.
7934   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7935     EVT EltVT = VT.getVectorElementType();
7936     SDValue V0 = V.getOperand(0);
7937     EVT V0VT = V0.getValueType();
7938
7939     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7940         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7941          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7942       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7943       BroadcastIdx = 0;
7944     }
7945   }
7946
7947   // Also check the simpler case, where we can directly reuse the scalar.
7948   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7949       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7950     V = V.getOperand(BroadcastIdx);
7951
7952     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7953     // Only AVX2 has register broadcasts.
7954     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7955       return SDValue();
7956   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7957     // We can't broadcast from a vector register without AVX2, and we can only
7958     // broadcast from the zero-element of a vector register.
7959     return SDValue();
7960   }
7961
7962   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7963 }
7964
7965 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7966 // INSERTPS when the V1 elements are already in the correct locations
7967 // because otherwise we can just always use two SHUFPS instructions which
7968 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7969 // perform INSERTPS if a single V1 element is out of place and all V2
7970 // elements are zeroable.
7971 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7972                                             ArrayRef<int> Mask,
7973                                             SelectionDAG &DAG) {
7974   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7975   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7976   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7977   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7978
7979   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7980
7981   unsigned ZMask = 0;
7982   int V1DstIndex = -1;
7983   int V2DstIndex = -1;
7984   bool V1UsedInPlace = false;
7985
7986   for (int i = 0; i < 4; ++i) {
7987     // Synthesize a zero mask from the zeroable elements (includes undefs).
7988     if (Zeroable[i]) {
7989       ZMask |= 1 << i;
7990       continue;
7991     }
7992
7993     // Flag if we use any V1 inputs in place.
7994     if (i == Mask[i]) {
7995       V1UsedInPlace = true;
7996       continue;
7997     }
7998
7999     // We can only insert a single non-zeroable element.
8000     if (V1DstIndex != -1 || V2DstIndex != -1)
8001       return SDValue();
8002
8003     if (Mask[i] < 4) {
8004       // V1 input out of place for insertion.
8005       V1DstIndex = i;
8006     } else {
8007       // V2 input for insertion.
8008       V2DstIndex = i;
8009     }
8010   }
8011
8012   // Don't bother if we have no (non-zeroable) element for insertion.
8013   if (V1DstIndex == -1 && V2DstIndex == -1)
8014     return SDValue();
8015
8016   // Determine element insertion src/dst indices. The src index is from the
8017   // start of the inserted vector, not the start of the concatenated vector.
8018   unsigned V2SrcIndex = 0;
8019   if (V1DstIndex != -1) {
8020     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8021     // and don't use the original V2 at all.
8022     V2SrcIndex = Mask[V1DstIndex];
8023     V2DstIndex = V1DstIndex;
8024     V2 = V1;
8025   } else {
8026     V2SrcIndex = Mask[V2DstIndex] - 4;
8027   }
8028
8029   // If no V1 inputs are used in place, then the result is created only from
8030   // the zero mask and the V2 insertion - so remove V1 dependency.
8031   if (!V1UsedInPlace)
8032     V1 = DAG.getUNDEF(MVT::v4f32);
8033
8034   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8035   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8036
8037   // Insert the V2 element into the desired position.
8038   SDLoc DL(Op);
8039   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8040                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8041 }
8042
8043 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8044 /// UNPCK instruction.
8045 ///
8046 /// This specifically targets cases where we end up with alternating between
8047 /// the two inputs, and so can permute them into something that feeds a single
8048 /// UNPCK instruction. Note that this routine only targets integer vectors
8049 /// because for floating point vectors we have a generalized SHUFPS lowering
8050 /// strategy that handles everything that doesn't *exactly* match an unpack,
8051 /// making this clever lowering unnecessary.
8052 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8053                                                     SDValue V1, SDValue V2,
8054                                                     ArrayRef<int> Mask,
8055                                                     SelectionDAG &DAG) {
8056   assert(!VT.isFloatingPoint() &&
8057          "This routine only supports integer vectors.");
8058   assert(!isSingleInputShuffleMask(Mask) &&
8059          "This routine should only be used when blending two inputs.");
8060   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8061
8062   int Size = Mask.size();
8063
8064   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8065     return M >= 0 && M % Size < Size / 2;
8066   });
8067   int NumHiInputs = std::count_if(
8068       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8069
8070   bool UnpackLo = NumLoInputs >= NumHiInputs;
8071
8072   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8073     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8074     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8075
8076     for (int i = 0; i < Size; ++i) {
8077       if (Mask[i] < 0)
8078         continue;
8079
8080       // Each element of the unpack contains Scale elements from this mask.
8081       int UnpackIdx = i / Scale;
8082
8083       // We only handle the case where V1 feeds the first slots of the unpack.
8084       // We rely on canonicalization to ensure this is the case.
8085       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8086         return SDValue();
8087
8088       // Setup the mask for this input. The indexing is tricky as we have to
8089       // handle the unpack stride.
8090       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8091       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8092           Mask[i] % Size;
8093     }
8094
8095     // If we will have to shuffle both inputs to use the unpack, check whether
8096     // we can just unpack first and shuffle the result. If so, skip this unpack.
8097     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8098         !isNoopShuffleMask(V2Mask))
8099       return SDValue();
8100
8101     // Shuffle the inputs into place.
8102     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8103     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8104
8105     // Cast the inputs to the type we will use to unpack them.
8106     V1 = DAG.getBitcast(UnpackVT, V1);
8107     V2 = DAG.getBitcast(UnpackVT, V2);
8108
8109     // Unpack the inputs and cast the result back to the desired type.
8110     return DAG.getBitcast(
8111         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8112                         UnpackVT, V1, V2));
8113   };
8114
8115   // We try each unpack from the largest to the smallest to try and find one
8116   // that fits this mask.
8117   int OrigNumElements = VT.getVectorNumElements();
8118   int OrigScalarSize = VT.getScalarSizeInBits();
8119   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8120     int Scale = ScalarSize / OrigScalarSize;
8121     int NumElements = OrigNumElements / Scale;
8122     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8123     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8124       return Unpack;
8125   }
8126
8127   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8128   // initial unpack.
8129   if (NumLoInputs == 0 || NumHiInputs == 0) {
8130     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8131            "We have to have *some* inputs!");
8132     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8133
8134     // FIXME: We could consider the total complexity of the permute of each
8135     // possible unpacking. Or at the least we should consider how many
8136     // half-crossings are created.
8137     // FIXME: We could consider commuting the unpacks.
8138
8139     SmallVector<int, 32> PermMask;
8140     PermMask.assign(Size, -1);
8141     for (int i = 0; i < Size; ++i) {
8142       if (Mask[i] < 0)
8143         continue;
8144
8145       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8146
8147       PermMask[i] =
8148           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8149     }
8150     return DAG.getVectorShuffle(
8151         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8152                             DL, VT, V1, V2),
8153         DAG.getUNDEF(VT), PermMask);
8154   }
8155
8156   return SDValue();
8157 }
8158
8159 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8160 ///
8161 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8162 /// support for floating point shuffles but not integer shuffles. These
8163 /// instructions will incur a domain crossing penalty on some chips though so
8164 /// it is better to avoid lowering through this for integer vectors where
8165 /// possible.
8166 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8167                                        const X86Subtarget *Subtarget,
8168                                        SelectionDAG &DAG) {
8169   SDLoc DL(Op);
8170   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8171   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8172   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8173   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8174   ArrayRef<int> Mask = SVOp->getMask();
8175   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8176
8177   if (isSingleInputShuffleMask(Mask)) {
8178     // Use low duplicate instructions for masks that match their pattern.
8179     if (Subtarget->hasSSE3())
8180       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8181         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8182
8183     // Straight shuffle of a single input vector. Simulate this by using the
8184     // single input as both of the "inputs" to this instruction..
8185     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8186
8187     if (Subtarget->hasAVX()) {
8188       // If we have AVX, we can use VPERMILPS which will allow folding a load
8189       // into the shuffle.
8190       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8191                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8192     }
8193
8194     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8195                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8196   }
8197   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8198   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8199
8200   // If we have a single input, insert that into V1 if we can do so cheaply.
8201   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8202     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8203             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8204       return Insertion;
8205     // Try inverting the insertion since for v2 masks it is easy to do and we
8206     // can't reliably sort the mask one way or the other.
8207     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8208                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8209     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8210             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8211       return Insertion;
8212   }
8213
8214   // Try to use one of the special instruction patterns to handle two common
8215   // blend patterns if a zero-blend above didn't work.
8216   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8217       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8218     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8219       // We can either use a special instruction to load over the low double or
8220       // to move just the low double.
8221       return DAG.getNode(
8222           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8223           DL, MVT::v2f64, V2,
8224           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8225
8226   if (Subtarget->hasSSE41())
8227     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8228                                                   Subtarget, DAG))
8229       return Blend;
8230
8231   // Use dedicated unpack instructions for masks that match their pattern.
8232   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8233     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8234   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8235     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8236
8237   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8238   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8239                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8240 }
8241
8242 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8243 ///
8244 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8245 /// the integer unit to minimize domain crossing penalties. However, for blends
8246 /// it falls back to the floating point shuffle operation with appropriate bit
8247 /// casting.
8248 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8249                                        const X86Subtarget *Subtarget,
8250                                        SelectionDAG &DAG) {
8251   SDLoc DL(Op);
8252   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8253   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8254   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8255   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8256   ArrayRef<int> Mask = SVOp->getMask();
8257   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8258
8259   if (isSingleInputShuffleMask(Mask)) {
8260     // Check for being able to broadcast a single element.
8261     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8262                                                           Mask, Subtarget, DAG))
8263       return Broadcast;
8264
8265     // Straight shuffle of a single input vector. For everything from SSE2
8266     // onward this has a single fast instruction with no scary immediates.
8267     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8268     V1 = DAG.getBitcast(MVT::v4i32, V1);
8269     int WidenedMask[4] = {
8270         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8271         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8272     return DAG.getBitcast(
8273         MVT::v2i64,
8274         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8275                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8276   }
8277   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8278   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8279   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8280   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8281
8282   // If we have a blend of two PACKUS operations an the blend aligns with the
8283   // low and half halves, we can just merge the PACKUS operations. This is
8284   // particularly important as it lets us merge shuffles that this routine itself
8285   // creates.
8286   auto GetPackNode = [](SDValue V) {
8287     while (V.getOpcode() == ISD::BITCAST)
8288       V = V.getOperand(0);
8289
8290     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8291   };
8292   if (SDValue V1Pack = GetPackNode(V1))
8293     if (SDValue V2Pack = GetPackNode(V2))
8294       return DAG.getBitcast(MVT::v2i64,
8295                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8296                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8297                                                      : V1Pack.getOperand(1),
8298                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8299                                                      : V2Pack.getOperand(1)));
8300
8301   // Try to use shift instructions.
8302   if (SDValue Shift =
8303           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8304     return Shift;
8305
8306   // When loading a scalar and then shuffling it into a vector we can often do
8307   // the insertion cheaply.
8308   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8309           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8310     return Insertion;
8311   // Try inverting the insertion since for v2 masks it is easy to do and we
8312   // can't reliably sort the mask one way or the other.
8313   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8314   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8315           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8316     return Insertion;
8317
8318   // We have different paths for blend lowering, but they all must use the
8319   // *exact* same predicate.
8320   bool IsBlendSupported = Subtarget->hasSSE41();
8321   if (IsBlendSupported)
8322     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8323                                                   Subtarget, DAG))
8324       return Blend;
8325
8326   // Use dedicated unpack instructions for masks that match their pattern.
8327   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8328     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8329   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8330     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8331
8332   // Try to use byte rotation instructions.
8333   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8334   if (Subtarget->hasSSSE3())
8335     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8336             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8337       return Rotate;
8338
8339   // If we have direct support for blends, we should lower by decomposing into
8340   // a permute. That will be faster than the domain cross.
8341   if (IsBlendSupported)
8342     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8343                                                       Mask, DAG);
8344
8345   // We implement this with SHUFPD which is pretty lame because it will likely
8346   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8347   // However, all the alternatives are still more cycles and newer chips don't
8348   // have this problem. It would be really nice if x86 had better shuffles here.
8349   V1 = DAG.getBitcast(MVT::v2f64, V1);
8350   V2 = DAG.getBitcast(MVT::v2f64, V2);
8351   return DAG.getBitcast(MVT::v2i64,
8352                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8353 }
8354
8355 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8356 ///
8357 /// This is used to disable more specialized lowerings when the shufps lowering
8358 /// will happen to be efficient.
8359 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8360   // This routine only handles 128-bit shufps.
8361   assert(Mask.size() == 4 && "Unsupported mask size!");
8362
8363   // To lower with a single SHUFPS we need to have the low half and high half
8364   // each requiring a single input.
8365   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8366     return false;
8367   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8368     return false;
8369
8370   return true;
8371 }
8372
8373 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8374 ///
8375 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8376 /// It makes no assumptions about whether this is the *best* lowering, it simply
8377 /// uses it.
8378 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8379                                             ArrayRef<int> Mask, SDValue V1,
8380                                             SDValue V2, SelectionDAG &DAG) {
8381   SDValue LowV = V1, HighV = V2;
8382   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8383
8384   int NumV2Elements =
8385       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8386
8387   if (NumV2Elements == 1) {
8388     int V2Index =
8389         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8390         Mask.begin();
8391
8392     // Compute the index adjacent to V2Index and in the same half by toggling
8393     // the low bit.
8394     int V2AdjIndex = V2Index ^ 1;
8395
8396     if (Mask[V2AdjIndex] == -1) {
8397       // Handles all the cases where we have a single V2 element and an undef.
8398       // This will only ever happen in the high lanes because we commute the
8399       // vector otherwise.
8400       if (V2Index < 2)
8401         std::swap(LowV, HighV);
8402       NewMask[V2Index] -= 4;
8403     } else {
8404       // Handle the case where the V2 element ends up adjacent to a V1 element.
8405       // To make this work, blend them together as the first step.
8406       int V1Index = V2AdjIndex;
8407       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8408       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8409                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8410
8411       // Now proceed to reconstruct the final blend as we have the necessary
8412       // high or low half formed.
8413       if (V2Index < 2) {
8414         LowV = V2;
8415         HighV = V1;
8416       } else {
8417         HighV = V2;
8418       }
8419       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8420       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8421     }
8422   } else if (NumV2Elements == 2) {
8423     if (Mask[0] < 4 && Mask[1] < 4) {
8424       // Handle the easy case where we have V1 in the low lanes and V2 in the
8425       // high lanes.
8426       NewMask[2] -= 4;
8427       NewMask[3] -= 4;
8428     } else if (Mask[2] < 4 && Mask[3] < 4) {
8429       // We also handle the reversed case because this utility may get called
8430       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8431       // arrange things in the right direction.
8432       NewMask[0] -= 4;
8433       NewMask[1] -= 4;
8434       HighV = V1;
8435       LowV = V2;
8436     } else {
8437       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8438       // trying to place elements directly, just blend them and set up the final
8439       // shuffle to place them.
8440
8441       // The first two blend mask elements are for V1, the second two are for
8442       // V2.
8443       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8444                           Mask[2] < 4 ? Mask[2] : Mask[3],
8445                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8446                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8447       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8448                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8449
8450       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8451       // a blend.
8452       LowV = HighV = V1;
8453       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8454       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8455       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8456       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8457     }
8458   }
8459   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8460                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8461 }
8462
8463 /// \brief Lower 4-lane 32-bit floating point shuffles.
8464 ///
8465 /// Uses instructions exclusively from the floating point unit to minimize
8466 /// domain crossing penalties, as these are sufficient to implement all v4f32
8467 /// shuffles.
8468 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8469                                        const X86Subtarget *Subtarget,
8470                                        SelectionDAG &DAG) {
8471   SDLoc DL(Op);
8472   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8473   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8474   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8475   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8476   ArrayRef<int> Mask = SVOp->getMask();
8477   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8478
8479   int NumV2Elements =
8480       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8481
8482   if (NumV2Elements == 0) {
8483     // Check for being able to broadcast a single element.
8484     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8485                                                           Mask, Subtarget, DAG))
8486       return Broadcast;
8487
8488     // Use even/odd duplicate instructions for masks that match their pattern.
8489     if (Subtarget->hasSSE3()) {
8490       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8491         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8492       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8493         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8494     }
8495
8496     if (Subtarget->hasAVX()) {
8497       // If we have AVX, we can use VPERMILPS which will allow folding a load
8498       // into the shuffle.
8499       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8500                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8501     }
8502
8503     // Otherwise, use a straight shuffle of a single input vector. We pass the
8504     // input vector to both operands to simulate this with a SHUFPS.
8505     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8506                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8507   }
8508
8509   // There are special ways we can lower some single-element blends. However, we
8510   // have custom ways we can lower more complex single-element blends below that
8511   // we defer to if both this and BLENDPS fail to match, so restrict this to
8512   // when the V2 input is targeting element 0 of the mask -- that is the fast
8513   // case here.
8514   if (NumV2Elements == 1 && Mask[0] >= 4)
8515     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8516                                                          Mask, Subtarget, DAG))
8517       return V;
8518
8519   if (Subtarget->hasSSE41()) {
8520     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8521                                                   Subtarget, DAG))
8522       return Blend;
8523
8524     // Use INSERTPS if we can complete the shuffle efficiently.
8525     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8526       return V;
8527
8528     if (!isSingleSHUFPSMask(Mask))
8529       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8530               DL, MVT::v4f32, V1, V2, Mask, DAG))
8531         return BlendPerm;
8532   }
8533
8534   // Use dedicated unpack instructions for masks that match their pattern.
8535   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8536     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8537   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8538     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8539   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8540     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8541   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8542     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8543
8544   // Otherwise fall back to a SHUFPS lowering strategy.
8545   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8546 }
8547
8548 /// \brief Lower 4-lane i32 vector shuffles.
8549 ///
8550 /// We try to handle these with integer-domain shuffles where we can, but for
8551 /// blends we use the floating point domain blend instructions.
8552 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8553                                        const X86Subtarget *Subtarget,
8554                                        SelectionDAG &DAG) {
8555   SDLoc DL(Op);
8556   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8557   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8558   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8559   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8560   ArrayRef<int> Mask = SVOp->getMask();
8561   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8562
8563   // Whenever we can lower this as a zext, that instruction is strictly faster
8564   // than any alternative. It also allows us to fold memory operands into the
8565   // shuffle in many cases.
8566   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8567                                                          Mask, Subtarget, DAG))
8568     return ZExt;
8569
8570   int NumV2Elements =
8571       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8572
8573   if (NumV2Elements == 0) {
8574     // Check for being able to broadcast a single element.
8575     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8576                                                           Mask, Subtarget, DAG))
8577       return Broadcast;
8578
8579     // Straight shuffle of a single input vector. For everything from SSE2
8580     // onward this has a single fast instruction with no scary immediates.
8581     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8582     // but we aren't actually going to use the UNPCK instruction because doing
8583     // so prevents folding a load into this instruction or making a copy.
8584     const int UnpackLoMask[] = {0, 0, 1, 1};
8585     const int UnpackHiMask[] = {2, 2, 3, 3};
8586     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8587       Mask = UnpackLoMask;
8588     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8589       Mask = UnpackHiMask;
8590
8591     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8592                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8593   }
8594
8595   // Try to use shift instructions.
8596   if (SDValue Shift =
8597           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8598     return Shift;
8599
8600   // There are special ways we can lower some single-element blends.
8601   if (NumV2Elements == 1)
8602     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8603                                                          Mask, Subtarget, DAG))
8604       return V;
8605
8606   // We have different paths for blend lowering, but they all must use the
8607   // *exact* same predicate.
8608   bool IsBlendSupported = Subtarget->hasSSE41();
8609   if (IsBlendSupported)
8610     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8611                                                   Subtarget, DAG))
8612       return Blend;
8613
8614   if (SDValue Masked =
8615           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8616     return Masked;
8617
8618   // Use dedicated unpack instructions for masks that match their pattern.
8619   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8620     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8621   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8622     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8623   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8624     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8625   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8626     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8627
8628   // Try to use byte rotation instructions.
8629   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8630   if (Subtarget->hasSSSE3())
8631     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8632             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8633       return Rotate;
8634
8635   // If we have direct support for blends, we should lower by decomposing into
8636   // a permute. That will be faster than the domain cross.
8637   if (IsBlendSupported)
8638     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8639                                                       Mask, DAG);
8640
8641   // Try to lower by permuting the inputs into an unpack instruction.
8642   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8643                                                             V2, Mask, DAG))
8644     return Unpack;
8645
8646   // We implement this with SHUFPS because it can blend from two vectors.
8647   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8648   // up the inputs, bypassing domain shift penalties that we would encur if we
8649   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8650   // relevant.
8651   return DAG.getBitcast(
8652       MVT::v4i32,
8653       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8654                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8655 }
8656
8657 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8658 /// shuffle lowering, and the most complex part.
8659 ///
8660 /// The lowering strategy is to try to form pairs of input lanes which are
8661 /// targeted at the same half of the final vector, and then use a dword shuffle
8662 /// to place them onto the right half, and finally unpack the paired lanes into
8663 /// their final position.
8664 ///
8665 /// The exact breakdown of how to form these dword pairs and align them on the
8666 /// correct sides is really tricky. See the comments within the function for
8667 /// more of the details.
8668 ///
8669 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8670 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8671 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8672 /// vector, form the analogous 128-bit 8-element Mask.
8673 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8674     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8675     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8676   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8677   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8678
8679   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8680   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8681   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8682
8683   SmallVector<int, 4> LoInputs;
8684   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8685                [](int M) { return M >= 0; });
8686   std::sort(LoInputs.begin(), LoInputs.end());
8687   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8688   SmallVector<int, 4> HiInputs;
8689   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8690                [](int M) { return M >= 0; });
8691   std::sort(HiInputs.begin(), HiInputs.end());
8692   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8693   int NumLToL =
8694       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8695   int NumHToL = LoInputs.size() - NumLToL;
8696   int NumLToH =
8697       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8698   int NumHToH = HiInputs.size() - NumLToH;
8699   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8700   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8701   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8702   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8703
8704   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8705   // such inputs we can swap two of the dwords across the half mark and end up
8706   // with <=2 inputs to each half in each half. Once there, we can fall through
8707   // to the generic code below. For example:
8708   //
8709   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8710   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8711   //
8712   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8713   // and an existing 2-into-2 on the other half. In this case we may have to
8714   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8715   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8716   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8717   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8718   // half than the one we target for fixing) will be fixed when we re-enter this
8719   // path. We will also combine away any sequence of PSHUFD instructions that
8720   // result into a single instruction. Here is an example of the tricky case:
8721   //
8722   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8723   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8724   //
8725   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8726   //
8727   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8728   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8729   //
8730   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8731   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8732   //
8733   // The result is fine to be handled by the generic logic.
8734   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8735                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8736                           int AOffset, int BOffset) {
8737     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8738            "Must call this with A having 3 or 1 inputs from the A half.");
8739     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8740            "Must call this with B having 1 or 3 inputs from the B half.");
8741     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8742            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8743
8744     bool ThreeAInputs = AToAInputs.size() == 3;
8745
8746     // Compute the index of dword with only one word among the three inputs in
8747     // a half by taking the sum of the half with three inputs and subtracting
8748     // the sum of the actual three inputs. The difference is the remaining
8749     // slot.
8750     int ADWord, BDWord;
8751     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8752     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8753     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8754     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8755     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8756     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8757     int TripleNonInputIdx =
8758         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8759     TripleDWord = TripleNonInputIdx / 2;
8760
8761     // We use xor with one to compute the adjacent DWord to whichever one the
8762     // OneInput is in.
8763     OneInputDWord = (OneInput / 2) ^ 1;
8764
8765     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8766     // and BToA inputs. If there is also such a problem with the BToB and AToB
8767     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8768     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8769     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8770     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8771       // Compute how many inputs will be flipped by swapping these DWords. We
8772       // need
8773       // to balance this to ensure we don't form a 3-1 shuffle in the other
8774       // half.
8775       int NumFlippedAToBInputs =
8776           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8777           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8778       int NumFlippedBToBInputs =
8779           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8780           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8781       if ((NumFlippedAToBInputs == 1 &&
8782            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8783           (NumFlippedBToBInputs == 1 &&
8784            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8785         // We choose whether to fix the A half or B half based on whether that
8786         // half has zero flipped inputs. At zero, we may not be able to fix it
8787         // with that half. We also bias towards fixing the B half because that
8788         // will more commonly be the high half, and we have to bias one way.
8789         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8790                                                        ArrayRef<int> Inputs) {
8791           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8792           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8793                                          PinnedIdx ^ 1) != Inputs.end();
8794           // Determine whether the free index is in the flipped dword or the
8795           // unflipped dword based on where the pinned index is. We use this bit
8796           // in an xor to conditionally select the adjacent dword.
8797           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8798           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8799                                              FixFreeIdx) != Inputs.end();
8800           if (IsFixIdxInput == IsFixFreeIdxInput)
8801             FixFreeIdx += 1;
8802           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8803                                         FixFreeIdx) != Inputs.end();
8804           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8805                  "We need to be changing the number of flipped inputs!");
8806           int PSHUFHalfMask[] = {0, 1, 2, 3};
8807           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8808           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8809                           MVT::v8i16, V,
8810                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8811
8812           for (int &M : Mask)
8813             if (M != -1 && M == FixIdx)
8814               M = FixFreeIdx;
8815             else if (M != -1 && M == FixFreeIdx)
8816               M = FixIdx;
8817         };
8818         if (NumFlippedBToBInputs != 0) {
8819           int BPinnedIdx =
8820               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8821           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8822         } else {
8823           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8824           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8825           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8826         }
8827       }
8828     }
8829
8830     int PSHUFDMask[] = {0, 1, 2, 3};
8831     PSHUFDMask[ADWord] = BDWord;
8832     PSHUFDMask[BDWord] = ADWord;
8833     V = DAG.getBitcast(
8834         VT,
8835         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8836                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8837
8838     // Adjust the mask to match the new locations of A and B.
8839     for (int &M : Mask)
8840       if (M != -1 && M/2 == ADWord)
8841         M = 2 * BDWord + M % 2;
8842       else if (M != -1 && M/2 == BDWord)
8843         M = 2 * ADWord + M % 2;
8844
8845     // Recurse back into this routine to re-compute state now that this isn't
8846     // a 3 and 1 problem.
8847     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8848                                                      DAG);
8849   };
8850   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8851     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8852   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8853     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8854
8855   // At this point there are at most two inputs to the low and high halves from
8856   // each half. That means the inputs can always be grouped into dwords and
8857   // those dwords can then be moved to the correct half with a dword shuffle.
8858   // We use at most one low and one high word shuffle to collect these paired
8859   // inputs into dwords, and finally a dword shuffle to place them.
8860   int PSHUFLMask[4] = {-1, -1, -1, -1};
8861   int PSHUFHMask[4] = {-1, -1, -1, -1};
8862   int PSHUFDMask[4] = {-1, -1, -1, -1};
8863
8864   // First fix the masks for all the inputs that are staying in their
8865   // original halves. This will then dictate the targets of the cross-half
8866   // shuffles.
8867   auto fixInPlaceInputs =
8868       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8869                     MutableArrayRef<int> SourceHalfMask,
8870                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8871     if (InPlaceInputs.empty())
8872       return;
8873     if (InPlaceInputs.size() == 1) {
8874       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8875           InPlaceInputs[0] - HalfOffset;
8876       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8877       return;
8878     }
8879     if (IncomingInputs.empty()) {
8880       // Just fix all of the in place inputs.
8881       for (int Input : InPlaceInputs) {
8882         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8883         PSHUFDMask[Input / 2] = Input / 2;
8884       }
8885       return;
8886     }
8887
8888     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8889     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8890         InPlaceInputs[0] - HalfOffset;
8891     // Put the second input next to the first so that they are packed into
8892     // a dword. We find the adjacent index by toggling the low bit.
8893     int AdjIndex = InPlaceInputs[0] ^ 1;
8894     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8895     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8896     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8897   };
8898   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8899   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8900
8901   // Now gather the cross-half inputs and place them into a free dword of
8902   // their target half.
8903   // FIXME: This operation could almost certainly be simplified dramatically to
8904   // look more like the 3-1 fixing operation.
8905   auto moveInputsToRightHalf = [&PSHUFDMask](
8906       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8907       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8908       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8909       int DestOffset) {
8910     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8911       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8912     };
8913     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8914                                                int Word) {
8915       int LowWord = Word & ~1;
8916       int HighWord = Word | 1;
8917       return isWordClobbered(SourceHalfMask, LowWord) ||
8918              isWordClobbered(SourceHalfMask, HighWord);
8919     };
8920
8921     if (IncomingInputs.empty())
8922       return;
8923
8924     if (ExistingInputs.empty()) {
8925       // Map any dwords with inputs from them into the right half.
8926       for (int Input : IncomingInputs) {
8927         // If the source half mask maps over the inputs, turn those into
8928         // swaps and use the swapped lane.
8929         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8930           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8931             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8932                 Input - SourceOffset;
8933             // We have to swap the uses in our half mask in one sweep.
8934             for (int &M : HalfMask)
8935               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8936                 M = Input;
8937               else if (M == Input)
8938                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8939           } else {
8940             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8941                        Input - SourceOffset &&
8942                    "Previous placement doesn't match!");
8943           }
8944           // Note that this correctly re-maps both when we do a swap and when
8945           // we observe the other side of the swap above. We rely on that to
8946           // avoid swapping the members of the input list directly.
8947           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8948         }
8949
8950         // Map the input's dword into the correct half.
8951         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8952           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8953         else
8954           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8955                      Input / 2 &&
8956                  "Previous placement doesn't match!");
8957       }
8958
8959       // And just directly shift any other-half mask elements to be same-half
8960       // as we will have mirrored the dword containing the element into the
8961       // same position within that half.
8962       for (int &M : HalfMask)
8963         if (M >= SourceOffset && M < SourceOffset + 4) {
8964           M = M - SourceOffset + DestOffset;
8965           assert(M >= 0 && "This should never wrap below zero!");
8966         }
8967       return;
8968     }
8969
8970     // Ensure we have the input in a viable dword of its current half. This
8971     // is particularly tricky because the original position may be clobbered
8972     // by inputs being moved and *staying* in that half.
8973     if (IncomingInputs.size() == 1) {
8974       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8975         int InputFixed = std::find(std::begin(SourceHalfMask),
8976                                    std::end(SourceHalfMask), -1) -
8977                          std::begin(SourceHalfMask) + SourceOffset;
8978         SourceHalfMask[InputFixed - SourceOffset] =
8979             IncomingInputs[0] - SourceOffset;
8980         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8981                      InputFixed);
8982         IncomingInputs[0] = InputFixed;
8983       }
8984     } else if (IncomingInputs.size() == 2) {
8985       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8986           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8987         // We have two non-adjacent or clobbered inputs we need to extract from
8988         // the source half. To do this, we need to map them into some adjacent
8989         // dword slot in the source mask.
8990         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8991                               IncomingInputs[1] - SourceOffset};
8992
8993         // If there is a free slot in the source half mask adjacent to one of
8994         // the inputs, place the other input in it. We use (Index XOR 1) to
8995         // compute an adjacent index.
8996         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8997             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8998           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8999           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9000           InputsFixed[1] = InputsFixed[0] ^ 1;
9001         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9002                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9003           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9004           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9005           InputsFixed[0] = InputsFixed[1] ^ 1;
9006         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9007                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9008           // The two inputs are in the same DWord but it is clobbered and the
9009           // adjacent DWord isn't used at all. Move both inputs to the free
9010           // slot.
9011           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9012           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9013           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9014           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9015         } else {
9016           // The only way we hit this point is if there is no clobbering
9017           // (because there are no off-half inputs to this half) and there is no
9018           // free slot adjacent to one of the inputs. In this case, we have to
9019           // swap an input with a non-input.
9020           for (int i = 0; i < 4; ++i)
9021             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9022                    "We can't handle any clobbers here!");
9023           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9024                  "Cannot have adjacent inputs here!");
9025
9026           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9027           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9028
9029           // We also have to update the final source mask in this case because
9030           // it may need to undo the above swap.
9031           for (int &M : FinalSourceHalfMask)
9032             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9033               M = InputsFixed[1] + SourceOffset;
9034             else if (M == InputsFixed[1] + SourceOffset)
9035               M = (InputsFixed[0] ^ 1) + SourceOffset;
9036
9037           InputsFixed[1] = InputsFixed[0] ^ 1;
9038         }
9039
9040         // Point everything at the fixed inputs.
9041         for (int &M : HalfMask)
9042           if (M == IncomingInputs[0])
9043             M = InputsFixed[0] + SourceOffset;
9044           else if (M == IncomingInputs[1])
9045             M = InputsFixed[1] + SourceOffset;
9046
9047         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9048         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9049       }
9050     } else {
9051       llvm_unreachable("Unhandled input size!");
9052     }
9053
9054     // Now hoist the DWord down to the right half.
9055     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9056     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9057     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9058     for (int &M : HalfMask)
9059       for (int Input : IncomingInputs)
9060         if (M == Input)
9061           M = FreeDWord * 2 + Input % 2;
9062   };
9063   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9064                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9065   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9066                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9067
9068   // Now enact all the shuffles we've computed to move the inputs into their
9069   // target half.
9070   if (!isNoopShuffleMask(PSHUFLMask))
9071     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9072                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9073   if (!isNoopShuffleMask(PSHUFHMask))
9074     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9075                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9076   if (!isNoopShuffleMask(PSHUFDMask))
9077     V = DAG.getBitcast(
9078         VT,
9079         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9080                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9081
9082   // At this point, each half should contain all its inputs, and we can then
9083   // just shuffle them into their final position.
9084   assert(std::count_if(LoMask.begin(), LoMask.end(),
9085                        [](int M) { return M >= 4; }) == 0 &&
9086          "Failed to lift all the high half inputs to the low mask!");
9087   assert(std::count_if(HiMask.begin(), HiMask.end(),
9088                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9089          "Failed to lift all the low half inputs to the high mask!");
9090
9091   // Do a half shuffle for the low mask.
9092   if (!isNoopShuffleMask(LoMask))
9093     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9094                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9095
9096   // Do a half shuffle with the high mask after shifting its values down.
9097   for (int &M : HiMask)
9098     if (M >= 0)
9099       M -= 4;
9100   if (!isNoopShuffleMask(HiMask))
9101     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9102                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9103
9104   return V;
9105 }
9106
9107 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9108 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9109                                           SDValue V2, ArrayRef<int> Mask,
9110                                           SelectionDAG &DAG, bool &V1InUse,
9111                                           bool &V2InUse) {
9112   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9113   SDValue V1Mask[16];
9114   SDValue V2Mask[16];
9115   V1InUse = false;
9116   V2InUse = false;
9117
9118   int Size = Mask.size();
9119   int Scale = 16 / Size;
9120   for (int i = 0; i < 16; ++i) {
9121     if (Mask[i / Scale] == -1) {
9122       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9123     } else {
9124       const int ZeroMask = 0x80;
9125       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9126                                           : ZeroMask;
9127       int V2Idx = Mask[i / Scale] < Size
9128                       ? ZeroMask
9129                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9130       if (Zeroable[i / Scale])
9131         V1Idx = V2Idx = ZeroMask;
9132       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9133       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9134       V1InUse |= (ZeroMask != V1Idx);
9135       V2InUse |= (ZeroMask != V2Idx);
9136     }
9137   }
9138
9139   if (V1InUse)
9140     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9141                      DAG.getBitcast(MVT::v16i8, V1),
9142                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9143   if (V2InUse)
9144     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9145                      DAG.getBitcast(MVT::v16i8, V2),
9146                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9147
9148   // If we need shuffled inputs from both, blend the two.
9149   SDValue V;
9150   if (V1InUse && V2InUse)
9151     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9152   else
9153     V = V1InUse ? V1 : V2;
9154
9155   // Cast the result back to the correct type.
9156   return DAG.getBitcast(VT, V);
9157 }
9158
9159 /// \brief Generic lowering of 8-lane i16 shuffles.
9160 ///
9161 /// This handles both single-input shuffles and combined shuffle/blends with
9162 /// two inputs. The single input shuffles are immediately delegated to
9163 /// a dedicated lowering routine.
9164 ///
9165 /// The blends are lowered in one of three fundamental ways. If there are few
9166 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9167 /// of the input is significantly cheaper when lowered as an interleaving of
9168 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9169 /// halves of the inputs separately (making them have relatively few inputs)
9170 /// and then concatenate them.
9171 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9172                                        const X86Subtarget *Subtarget,
9173                                        SelectionDAG &DAG) {
9174   SDLoc DL(Op);
9175   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9176   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9177   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9178   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9179   ArrayRef<int> OrigMask = SVOp->getMask();
9180   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9181                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9182   MutableArrayRef<int> Mask(MaskStorage);
9183
9184   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9185
9186   // Whenever we can lower this as a zext, that instruction is strictly faster
9187   // than any alternative.
9188   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9189           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9190     return ZExt;
9191
9192   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9193   (void)isV1;
9194   auto isV2 = [](int M) { return M >= 8; };
9195
9196   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9197
9198   if (NumV2Inputs == 0) {
9199     // Check for being able to broadcast a single element.
9200     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9201                                                           Mask, Subtarget, DAG))
9202       return Broadcast;
9203
9204     // Try to use shift instructions.
9205     if (SDValue Shift =
9206             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9207       return Shift;
9208
9209     // Use dedicated unpack instructions for masks that match their pattern.
9210     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
9211       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
9212     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
9213       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
9214
9215     // Try to use byte rotation instructions.
9216     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9217                                                         Mask, Subtarget, DAG))
9218       return Rotate;
9219
9220     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9221                                                      Subtarget, DAG);
9222   }
9223
9224   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9225          "All single-input shuffles should be canonicalized to be V1-input "
9226          "shuffles.");
9227
9228   // Try to use shift instructions.
9229   if (SDValue Shift =
9230           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9231     return Shift;
9232
9233   // See if we can use SSE4A Extraction / Insertion.
9234   if (Subtarget->hasSSE4A())
9235     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9236       return V;
9237
9238   // There are special ways we can lower some single-element blends.
9239   if (NumV2Inputs == 1)
9240     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9241                                                          Mask, Subtarget, DAG))
9242       return V;
9243
9244   // We have different paths for blend lowering, but they all must use the
9245   // *exact* same predicate.
9246   bool IsBlendSupported = Subtarget->hasSSE41();
9247   if (IsBlendSupported)
9248     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9249                                                   Subtarget, DAG))
9250       return Blend;
9251
9252   if (SDValue Masked =
9253           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9254     return Masked;
9255
9256   // Use dedicated unpack instructions for masks that match their pattern.
9257   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
9258     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9259   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
9260     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9261
9262   // Try to use byte rotation instructions.
9263   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9264           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9265     return Rotate;
9266
9267   if (SDValue BitBlend =
9268           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9269     return BitBlend;
9270
9271   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9272                                                             V2, Mask, DAG))
9273     return Unpack;
9274
9275   // If we can't directly blend but can use PSHUFB, that will be better as it
9276   // can both shuffle and set up the inefficient blend.
9277   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9278     bool V1InUse, V2InUse;
9279     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9280                                       V1InUse, V2InUse);
9281   }
9282
9283   // We can always bit-blend if we have to so the fallback strategy is to
9284   // decompose into single-input permutes and blends.
9285   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9286                                                       Mask, DAG);
9287 }
9288
9289 /// \brief Check whether a compaction lowering can be done by dropping even
9290 /// elements and compute how many times even elements must be dropped.
9291 ///
9292 /// This handles shuffles which take every Nth element where N is a power of
9293 /// two. Example shuffle masks:
9294 ///
9295 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9296 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9297 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9298 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9299 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9300 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9301 ///
9302 /// Any of these lanes can of course be undef.
9303 ///
9304 /// This routine only supports N <= 3.
9305 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9306 /// for larger N.
9307 ///
9308 /// \returns N above, or the number of times even elements must be dropped if
9309 /// there is such a number. Otherwise returns zero.
9310 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9311   // Figure out whether we're looping over two inputs or just one.
9312   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9313
9314   // The modulus for the shuffle vector entries is based on whether this is
9315   // a single input or not.
9316   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9317   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9318          "We should only be called with masks with a power-of-2 size!");
9319
9320   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9321
9322   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9323   // and 2^3 simultaneously. This is because we may have ambiguity with
9324   // partially undef inputs.
9325   bool ViableForN[3] = {true, true, true};
9326
9327   for (int i = 0, e = Mask.size(); i < e; ++i) {
9328     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9329     // want.
9330     if (Mask[i] == -1)
9331       continue;
9332
9333     bool IsAnyViable = false;
9334     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9335       if (ViableForN[j]) {
9336         uint64_t N = j + 1;
9337
9338         // The shuffle mask must be equal to (i * 2^N) % M.
9339         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9340           IsAnyViable = true;
9341         else
9342           ViableForN[j] = false;
9343       }
9344     // Early exit if we exhaust the possible powers of two.
9345     if (!IsAnyViable)
9346       break;
9347   }
9348
9349   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9350     if (ViableForN[j])
9351       return j + 1;
9352
9353   // Return 0 as there is no viable power of two.
9354   return 0;
9355 }
9356
9357 /// \brief Generic lowering of v16i8 shuffles.
9358 ///
9359 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9360 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9361 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9362 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9363 /// back together.
9364 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9365                                        const X86Subtarget *Subtarget,
9366                                        SelectionDAG &DAG) {
9367   SDLoc DL(Op);
9368   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9369   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9370   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9371   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9372   ArrayRef<int> Mask = SVOp->getMask();
9373   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9374
9375   // Try to use shift instructions.
9376   if (SDValue Shift =
9377           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9378     return Shift;
9379
9380   // Try to use byte rotation instructions.
9381   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9382           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9383     return Rotate;
9384
9385   // Try to use a zext lowering.
9386   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9387           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9388     return ZExt;
9389
9390   // See if we can use SSE4A Extraction / Insertion.
9391   if (Subtarget->hasSSE4A())
9392     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9393       return V;
9394
9395   int NumV2Elements =
9396       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9397
9398   // For single-input shuffles, there are some nicer lowering tricks we can use.
9399   if (NumV2Elements == 0) {
9400     // Check for being able to broadcast a single element.
9401     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9402                                                           Mask, Subtarget, DAG))
9403       return Broadcast;
9404
9405     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9406     // Notably, this handles splat and partial-splat shuffles more efficiently.
9407     // However, it only makes sense if the pre-duplication shuffle simplifies
9408     // things significantly. Currently, this means we need to be able to
9409     // express the pre-duplication shuffle as an i16 shuffle.
9410     //
9411     // FIXME: We should check for other patterns which can be widened into an
9412     // i16 shuffle as well.
9413     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9414       for (int i = 0; i < 16; i += 2)
9415         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9416           return false;
9417
9418       return true;
9419     };
9420     auto tryToWidenViaDuplication = [&]() -> SDValue {
9421       if (!canWidenViaDuplication(Mask))
9422         return SDValue();
9423       SmallVector<int, 4> LoInputs;
9424       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9425                    [](int M) { return M >= 0 && M < 8; });
9426       std::sort(LoInputs.begin(), LoInputs.end());
9427       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9428                      LoInputs.end());
9429       SmallVector<int, 4> HiInputs;
9430       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9431                    [](int M) { return M >= 8; });
9432       std::sort(HiInputs.begin(), HiInputs.end());
9433       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9434                      HiInputs.end());
9435
9436       bool TargetLo = LoInputs.size() >= HiInputs.size();
9437       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9438       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9439
9440       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9441       SmallDenseMap<int, int, 8> LaneMap;
9442       for (int I : InPlaceInputs) {
9443         PreDupI16Shuffle[I/2] = I/2;
9444         LaneMap[I] = I;
9445       }
9446       int j = TargetLo ? 0 : 4, je = j + 4;
9447       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9448         // Check if j is already a shuffle of this input. This happens when
9449         // there are two adjacent bytes after we move the low one.
9450         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9451           // If we haven't yet mapped the input, search for a slot into which
9452           // we can map it.
9453           while (j < je && PreDupI16Shuffle[j] != -1)
9454             ++j;
9455
9456           if (j == je)
9457             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9458             return SDValue();
9459
9460           // Map this input with the i16 shuffle.
9461           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9462         }
9463
9464         // Update the lane map based on the mapping we ended up with.
9465         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9466       }
9467       V1 = DAG.getBitcast(
9468           MVT::v16i8,
9469           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9470                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9471
9472       // Unpack the bytes to form the i16s that will be shuffled into place.
9473       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9474                        MVT::v16i8, V1, V1);
9475
9476       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9477       for (int i = 0; i < 16; ++i)
9478         if (Mask[i] != -1) {
9479           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9480           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9481           if (PostDupI16Shuffle[i / 2] == -1)
9482             PostDupI16Shuffle[i / 2] = MappedMask;
9483           else
9484             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9485                    "Conflicting entrties in the original shuffle!");
9486         }
9487       return DAG.getBitcast(
9488           MVT::v16i8,
9489           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9490                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9491     };
9492     if (SDValue V = tryToWidenViaDuplication())
9493       return V;
9494   }
9495
9496   if (SDValue Masked =
9497           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9498     return Masked;
9499
9500   // Use dedicated unpack instructions for masks that match their pattern.
9501   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9502                                          0, 16, 1, 17, 2, 18, 3, 19,
9503                                          // High half.
9504                                          4, 20, 5, 21, 6, 22, 7, 23}))
9505     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9506   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9507                                          8, 24, 9, 25, 10, 26, 11, 27,
9508                                          // High half.
9509                                          12, 28, 13, 29, 14, 30, 15, 31}))
9510     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9511
9512   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9513   // with PSHUFB. It is important to do this before we attempt to generate any
9514   // blends but after all of the single-input lowerings. If the single input
9515   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9516   // want to preserve that and we can DAG combine any longer sequences into
9517   // a PSHUFB in the end. But once we start blending from multiple inputs,
9518   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9519   // and there are *very* few patterns that would actually be faster than the
9520   // PSHUFB approach because of its ability to zero lanes.
9521   //
9522   // FIXME: The only exceptions to the above are blends which are exact
9523   // interleavings with direct instructions supporting them. We currently don't
9524   // handle those well here.
9525   if (Subtarget->hasSSSE3()) {
9526     bool V1InUse = false;
9527     bool V2InUse = false;
9528
9529     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9530                                                 DAG, V1InUse, V2InUse);
9531
9532     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9533     // do so. This avoids using them to handle blends-with-zero which is
9534     // important as a single pshufb is significantly faster for that.
9535     if (V1InUse && V2InUse) {
9536       if (Subtarget->hasSSE41())
9537         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9538                                                       Mask, Subtarget, DAG))
9539           return Blend;
9540
9541       // We can use an unpack to do the blending rather than an or in some
9542       // cases. Even though the or may be (very minorly) more efficient, we
9543       // preference this lowering because there are common cases where part of
9544       // the complexity of the shuffles goes away when we do the final blend as
9545       // an unpack.
9546       // FIXME: It might be worth trying to detect if the unpack-feeding
9547       // shuffles will both be pshufb, in which case we shouldn't bother with
9548       // this.
9549       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9550               DL, MVT::v16i8, V1, V2, Mask, DAG))
9551         return Unpack;
9552     }
9553
9554     return PSHUFB;
9555   }
9556
9557   // There are special ways we can lower some single-element blends.
9558   if (NumV2Elements == 1)
9559     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9560                                                          Mask, Subtarget, DAG))
9561       return V;
9562
9563   if (SDValue BitBlend =
9564           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9565     return BitBlend;
9566
9567   // Check whether a compaction lowering can be done. This handles shuffles
9568   // which take every Nth element for some even N. See the helper function for
9569   // details.
9570   //
9571   // We special case these as they can be particularly efficiently handled with
9572   // the PACKUSB instruction on x86 and they show up in common patterns of
9573   // rearranging bytes to truncate wide elements.
9574   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9575     // NumEvenDrops is the power of two stride of the elements. Another way of
9576     // thinking about it is that we need to drop the even elements this many
9577     // times to get the original input.
9578     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9579
9580     // First we need to zero all the dropped bytes.
9581     assert(NumEvenDrops <= 3 &&
9582            "No support for dropping even elements more than 3 times.");
9583     // We use the mask type to pick which bytes are preserved based on how many
9584     // elements are dropped.
9585     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9586     SDValue ByteClearMask = DAG.getBitcast(
9587         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9588     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9589     if (!IsSingleInput)
9590       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9591
9592     // Now pack things back together.
9593     V1 = DAG.getBitcast(MVT::v8i16, V1);
9594     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9595     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9596     for (int i = 1; i < NumEvenDrops; ++i) {
9597       Result = DAG.getBitcast(MVT::v8i16, Result);
9598       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9599     }
9600
9601     return Result;
9602   }
9603
9604   // Handle multi-input cases by blending single-input shuffles.
9605   if (NumV2Elements > 0)
9606     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9607                                                       Mask, DAG);
9608
9609   // The fallback path for single-input shuffles widens this into two v8i16
9610   // vectors with unpacks, shuffles those, and then pulls them back together
9611   // with a pack.
9612   SDValue V = V1;
9613
9614   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9615   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9616   for (int i = 0; i < 16; ++i)
9617     if (Mask[i] >= 0)
9618       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9619
9620   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9621
9622   SDValue VLoHalf, VHiHalf;
9623   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9624   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9625   // i16s.
9626   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9627                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9628       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9629                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9630     // Use a mask to drop the high bytes.
9631     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9632     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9633                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9634
9635     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9636     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9637
9638     // Squash the masks to point directly into VLoHalf.
9639     for (int &M : LoBlendMask)
9640       if (M >= 0)
9641         M /= 2;
9642     for (int &M : HiBlendMask)
9643       if (M >= 0)
9644         M /= 2;
9645   } else {
9646     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9647     // VHiHalf so that we can blend them as i16s.
9648     VLoHalf = DAG.getBitcast(
9649         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9650     VHiHalf = DAG.getBitcast(
9651         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9652   }
9653
9654   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9655   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9656
9657   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9658 }
9659
9660 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9661 ///
9662 /// This routine breaks down the specific type of 128-bit shuffle and
9663 /// dispatches to the lowering routines accordingly.
9664 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9665                                         MVT VT, const X86Subtarget *Subtarget,
9666                                         SelectionDAG &DAG) {
9667   switch (VT.SimpleTy) {
9668   case MVT::v2i64:
9669     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9670   case MVT::v2f64:
9671     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9672   case MVT::v4i32:
9673     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9674   case MVT::v4f32:
9675     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9676   case MVT::v8i16:
9677     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9678   case MVT::v16i8:
9679     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9680
9681   default:
9682     llvm_unreachable("Unimplemented!");
9683   }
9684 }
9685
9686 /// \brief Helper function to test whether a shuffle mask could be
9687 /// simplified by widening the elements being shuffled.
9688 ///
9689 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9690 /// leaves it in an unspecified state.
9691 ///
9692 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9693 /// shuffle masks. The latter have the special property of a '-2' representing
9694 /// a zero-ed lane of a vector.
9695 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9696                                     SmallVectorImpl<int> &WidenedMask) {
9697   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9698     // If both elements are undef, its trivial.
9699     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9700       WidenedMask.push_back(SM_SentinelUndef);
9701       continue;
9702     }
9703
9704     // Check for an undef mask and a mask value properly aligned to fit with
9705     // a pair of values. If we find such a case, use the non-undef mask's value.
9706     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9707       WidenedMask.push_back(Mask[i + 1] / 2);
9708       continue;
9709     }
9710     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9711       WidenedMask.push_back(Mask[i] / 2);
9712       continue;
9713     }
9714
9715     // When zeroing, we need to spread the zeroing across both lanes to widen.
9716     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9717       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9718           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9719         WidenedMask.push_back(SM_SentinelZero);
9720         continue;
9721       }
9722       return false;
9723     }
9724
9725     // Finally check if the two mask values are adjacent and aligned with
9726     // a pair.
9727     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9728       WidenedMask.push_back(Mask[i] / 2);
9729       continue;
9730     }
9731
9732     // Otherwise we can't safely widen the elements used in this shuffle.
9733     return false;
9734   }
9735   assert(WidenedMask.size() == Mask.size() / 2 &&
9736          "Incorrect size of mask after widening the elements!");
9737
9738   return true;
9739 }
9740
9741 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9742 ///
9743 /// This routine just extracts two subvectors, shuffles them independently, and
9744 /// then concatenates them back together. This should work effectively with all
9745 /// AVX vector shuffle types.
9746 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9747                                           SDValue V2, ArrayRef<int> Mask,
9748                                           SelectionDAG &DAG) {
9749   assert(VT.getSizeInBits() >= 256 &&
9750          "Only for 256-bit or wider vector shuffles!");
9751   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9752   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9753
9754   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9755   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9756
9757   int NumElements = VT.getVectorNumElements();
9758   int SplitNumElements = NumElements / 2;
9759   MVT ScalarVT = VT.getScalarType();
9760   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9761
9762   // Rather than splitting build-vectors, just build two narrower build
9763   // vectors. This helps shuffling with splats and zeros.
9764   auto SplitVector = [&](SDValue V) {
9765     while (V.getOpcode() == ISD::BITCAST)
9766       V = V->getOperand(0);
9767
9768     MVT OrigVT = V.getSimpleValueType();
9769     int OrigNumElements = OrigVT.getVectorNumElements();
9770     int OrigSplitNumElements = OrigNumElements / 2;
9771     MVT OrigScalarVT = OrigVT.getScalarType();
9772     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9773
9774     SDValue LoV, HiV;
9775
9776     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9777     if (!BV) {
9778       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9779                         DAG.getIntPtrConstant(0, DL));
9780       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9781                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9782     } else {
9783
9784       SmallVector<SDValue, 16> LoOps, HiOps;
9785       for (int i = 0; i < OrigSplitNumElements; ++i) {
9786         LoOps.push_back(BV->getOperand(i));
9787         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9788       }
9789       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9790       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9791     }
9792     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9793                           DAG.getBitcast(SplitVT, HiV));
9794   };
9795
9796   SDValue LoV1, HiV1, LoV2, HiV2;
9797   std::tie(LoV1, HiV1) = SplitVector(V1);
9798   std::tie(LoV2, HiV2) = SplitVector(V2);
9799
9800   // Now create two 4-way blends of these half-width vectors.
9801   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9802     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9803     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9804     for (int i = 0; i < SplitNumElements; ++i) {
9805       int M = HalfMask[i];
9806       if (M >= NumElements) {
9807         if (M >= NumElements + SplitNumElements)
9808           UseHiV2 = true;
9809         else
9810           UseLoV2 = true;
9811         V2BlendMask.push_back(M - NumElements);
9812         V1BlendMask.push_back(-1);
9813         BlendMask.push_back(SplitNumElements + i);
9814       } else if (M >= 0) {
9815         if (M >= SplitNumElements)
9816           UseHiV1 = true;
9817         else
9818           UseLoV1 = true;
9819         V2BlendMask.push_back(-1);
9820         V1BlendMask.push_back(M);
9821         BlendMask.push_back(i);
9822       } else {
9823         V2BlendMask.push_back(-1);
9824         V1BlendMask.push_back(-1);
9825         BlendMask.push_back(-1);
9826       }
9827     }
9828
9829     // Because the lowering happens after all combining takes place, we need to
9830     // manually combine these blend masks as much as possible so that we create
9831     // a minimal number of high-level vector shuffle nodes.
9832
9833     // First try just blending the halves of V1 or V2.
9834     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9835       return DAG.getUNDEF(SplitVT);
9836     if (!UseLoV2 && !UseHiV2)
9837       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9838     if (!UseLoV1 && !UseHiV1)
9839       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9840
9841     SDValue V1Blend, V2Blend;
9842     if (UseLoV1 && UseHiV1) {
9843       V1Blend =
9844         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9845     } else {
9846       // We only use half of V1 so map the usage down into the final blend mask.
9847       V1Blend = UseLoV1 ? LoV1 : HiV1;
9848       for (int i = 0; i < SplitNumElements; ++i)
9849         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9850           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9851     }
9852     if (UseLoV2 && UseHiV2) {
9853       V2Blend =
9854         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9855     } else {
9856       // We only use half of V2 so map the usage down into the final blend mask.
9857       V2Blend = UseLoV2 ? LoV2 : HiV2;
9858       for (int i = 0; i < SplitNumElements; ++i)
9859         if (BlendMask[i] >= SplitNumElements)
9860           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9861     }
9862     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9863   };
9864   SDValue Lo = HalfBlend(LoMask);
9865   SDValue Hi = HalfBlend(HiMask);
9866   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9867 }
9868
9869 /// \brief Either split a vector in halves or decompose the shuffles and the
9870 /// blend.
9871 ///
9872 /// This is provided as a good fallback for many lowerings of non-single-input
9873 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9874 /// between splitting the shuffle into 128-bit components and stitching those
9875 /// back together vs. extracting the single-input shuffles and blending those
9876 /// results.
9877 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9878                                                 SDValue V2, ArrayRef<int> Mask,
9879                                                 SelectionDAG &DAG) {
9880   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9881                                             "lower single-input shuffles as it "
9882                                             "could then recurse on itself.");
9883   int Size = Mask.size();
9884
9885   // If this can be modeled as a broadcast of two elements followed by a blend,
9886   // prefer that lowering. This is especially important because broadcasts can
9887   // often fold with memory operands.
9888   auto DoBothBroadcast = [&] {
9889     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9890     for (int M : Mask)
9891       if (M >= Size) {
9892         if (V2BroadcastIdx == -1)
9893           V2BroadcastIdx = M - Size;
9894         else if (M - Size != V2BroadcastIdx)
9895           return false;
9896       } else if (M >= 0) {
9897         if (V1BroadcastIdx == -1)
9898           V1BroadcastIdx = M;
9899         else if (M != V1BroadcastIdx)
9900           return false;
9901       }
9902     return true;
9903   };
9904   if (DoBothBroadcast())
9905     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9906                                                       DAG);
9907
9908   // If the inputs all stem from a single 128-bit lane of each input, then we
9909   // split them rather than blending because the split will decompose to
9910   // unusually few instructions.
9911   int LaneCount = VT.getSizeInBits() / 128;
9912   int LaneSize = Size / LaneCount;
9913   SmallBitVector LaneInputs[2];
9914   LaneInputs[0].resize(LaneCount, false);
9915   LaneInputs[1].resize(LaneCount, false);
9916   for (int i = 0; i < Size; ++i)
9917     if (Mask[i] >= 0)
9918       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9919   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9920     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9921
9922   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9923   // that the decomposed single-input shuffles don't end up here.
9924   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9925 }
9926
9927 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9928 /// a permutation and blend of those lanes.
9929 ///
9930 /// This essentially blends the out-of-lane inputs to each lane into the lane
9931 /// from a permuted copy of the vector. This lowering strategy results in four
9932 /// instructions in the worst case for a single-input cross lane shuffle which
9933 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9934 /// of. Special cases for each particular shuffle pattern should be handled
9935 /// prior to trying this lowering.
9936 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9937                                                        SDValue V1, SDValue V2,
9938                                                        ArrayRef<int> Mask,
9939                                                        SelectionDAG &DAG) {
9940   // FIXME: This should probably be generalized for 512-bit vectors as well.
9941   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9942   int LaneSize = Mask.size() / 2;
9943
9944   // If there are only inputs from one 128-bit lane, splitting will in fact be
9945   // less expensive. The flags track whether the given lane contains an element
9946   // that crosses to another lane.
9947   bool LaneCrossing[2] = {false, false};
9948   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9949     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9950       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9951   if (!LaneCrossing[0] || !LaneCrossing[1])
9952     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9953
9954   if (isSingleInputShuffleMask(Mask)) {
9955     SmallVector<int, 32> FlippedBlendMask;
9956     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9957       FlippedBlendMask.push_back(
9958           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9959                                   ? Mask[i]
9960                                   : Mask[i] % LaneSize +
9961                                         (i / LaneSize) * LaneSize + Size));
9962
9963     // Flip the vector, and blend the results which should now be in-lane. The
9964     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9965     // 5 for the high source. The value 3 selects the high half of source 2 and
9966     // the value 2 selects the low half of source 2. We only use source 2 to
9967     // allow folding it into a memory operand.
9968     unsigned PERMMask = 3 | 2 << 4;
9969     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9970                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9971     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9972   }
9973
9974   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9975   // will be handled by the above logic and a blend of the results, much like
9976   // other patterns in AVX.
9977   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9978 }
9979
9980 /// \brief Handle lowering 2-lane 128-bit shuffles.
9981 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9982                                         SDValue V2, ArrayRef<int> Mask,
9983                                         const X86Subtarget *Subtarget,
9984                                         SelectionDAG &DAG) {
9985   // TODO: If minimizing size and one of the inputs is a zero vector and the
9986   // the zero vector has only one use, we could use a VPERM2X128 to save the
9987   // instruction bytes needed to explicitly generate the zero vector.
9988
9989   // Blends are faster and handle all the non-lane-crossing cases.
9990   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9991                                                 Subtarget, DAG))
9992     return Blend;
9993
9994   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9995   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9996
9997   // If either input operand is a zero vector, use VPERM2X128 because its mask
9998   // allows us to replace the zero input with an implicit zero.
9999   if (!IsV1Zero && !IsV2Zero) {
10000     // Check for patterns which can be matched with a single insert of a 128-bit
10001     // subvector.
10002     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10003     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10004       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10005                                    VT.getVectorNumElements() / 2);
10006       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10007                                 DAG.getIntPtrConstant(0, DL));
10008       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10009                                 OnlyUsesV1 ? V1 : V2,
10010                                 DAG.getIntPtrConstant(0, DL));
10011       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10012     }
10013   }
10014
10015   // Otherwise form a 128-bit permutation. After accounting for undefs,
10016   // convert the 64-bit shuffle mask selection values into 128-bit
10017   // selection bits by dividing the indexes by 2 and shifting into positions
10018   // defined by a vperm2*128 instruction's immediate control byte.
10019
10020   // The immediate permute control byte looks like this:
10021   //    [1:0] - select 128 bits from sources for low half of destination
10022   //    [2]   - ignore
10023   //    [3]   - zero low half of destination
10024   //    [5:4] - select 128 bits from sources for high half of destination
10025   //    [6]   - ignore
10026   //    [7]   - zero high half of destination
10027
10028   int MaskLO = Mask[0];
10029   if (MaskLO == SM_SentinelUndef)
10030     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10031
10032   int MaskHI = Mask[2];
10033   if (MaskHI == SM_SentinelUndef)
10034     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10035
10036   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10037
10038   // If either input is a zero vector, replace it with an undef input.
10039   // Shuffle mask values <  4 are selecting elements of V1.
10040   // Shuffle mask values >= 4 are selecting elements of V2.
10041   // Adjust each half of the permute mask by clearing the half that was
10042   // selecting the zero vector and setting the zero mask bit.
10043   if (IsV1Zero) {
10044     V1 = DAG.getUNDEF(VT);
10045     if (MaskLO < 4)
10046       PermMask = (PermMask & 0xf0) | 0x08;
10047     if (MaskHI < 4)
10048       PermMask = (PermMask & 0x0f) | 0x80;
10049   }
10050   if (IsV2Zero) {
10051     V2 = DAG.getUNDEF(VT);
10052     if (MaskLO >= 4)
10053       PermMask = (PermMask & 0xf0) | 0x08;
10054     if (MaskHI >= 4)
10055       PermMask = (PermMask & 0x0f) | 0x80;
10056   }
10057
10058   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10059                      DAG.getConstant(PermMask, DL, MVT::i8));
10060 }
10061
10062 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10063 /// shuffling each lane.
10064 ///
10065 /// This will only succeed when the result of fixing the 128-bit lanes results
10066 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10067 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10068 /// the lane crosses early and then use simpler shuffles within each lane.
10069 ///
10070 /// FIXME: It might be worthwhile at some point to support this without
10071 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10072 /// in x86 only floating point has interesting non-repeating shuffles, and even
10073 /// those are still *marginally* more expensive.
10074 static SDValue lowerVectorShuffleByMerging128BitLanes(
10075     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10076     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10077   assert(!isSingleInputShuffleMask(Mask) &&
10078          "This is only useful with multiple inputs.");
10079
10080   int Size = Mask.size();
10081   int LaneSize = 128 / VT.getScalarSizeInBits();
10082   int NumLanes = Size / LaneSize;
10083   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10084
10085   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10086   // check whether the in-128-bit lane shuffles share a repeating pattern.
10087   SmallVector<int, 4> Lanes;
10088   Lanes.resize(NumLanes, -1);
10089   SmallVector<int, 4> InLaneMask;
10090   InLaneMask.resize(LaneSize, -1);
10091   for (int i = 0; i < Size; ++i) {
10092     if (Mask[i] < 0)
10093       continue;
10094
10095     int j = i / LaneSize;
10096
10097     if (Lanes[j] < 0) {
10098       // First entry we've seen for this lane.
10099       Lanes[j] = Mask[i] / LaneSize;
10100     } else if (Lanes[j] != Mask[i] / LaneSize) {
10101       // This doesn't match the lane selected previously!
10102       return SDValue();
10103     }
10104
10105     // Check that within each lane we have a consistent shuffle mask.
10106     int k = i % LaneSize;
10107     if (InLaneMask[k] < 0) {
10108       InLaneMask[k] = Mask[i] % LaneSize;
10109     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10110       // This doesn't fit a repeating in-lane mask.
10111       return SDValue();
10112     }
10113   }
10114
10115   // First shuffle the lanes into place.
10116   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10117                                 VT.getSizeInBits() / 64);
10118   SmallVector<int, 8> LaneMask;
10119   LaneMask.resize(NumLanes * 2, -1);
10120   for (int i = 0; i < NumLanes; ++i)
10121     if (Lanes[i] >= 0) {
10122       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10123       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10124     }
10125
10126   V1 = DAG.getBitcast(LaneVT, V1);
10127   V2 = DAG.getBitcast(LaneVT, V2);
10128   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10129
10130   // Cast it back to the type we actually want.
10131   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10132
10133   // Now do a simple shuffle that isn't lane crossing.
10134   SmallVector<int, 8> NewMask;
10135   NewMask.resize(Size, -1);
10136   for (int i = 0; i < Size; ++i)
10137     if (Mask[i] >= 0)
10138       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10139   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10140          "Must not introduce lane crosses at this point!");
10141
10142   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10143 }
10144
10145 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10146 /// given mask.
10147 ///
10148 /// This returns true if the elements from a particular input are already in the
10149 /// slot required by the given mask and require no permutation.
10150 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10151   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10152   int Size = Mask.size();
10153   for (int i = 0; i < Size; ++i)
10154     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10155       return false;
10156
10157   return true;
10158 }
10159
10160 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10161                                             ArrayRef<int> Mask, SDValue V1,
10162                                             SDValue V2, SelectionDAG &DAG) {
10163
10164   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10165   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10166   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10167   int NumElts = VT.getVectorNumElements();
10168   bool ShufpdMask = true;
10169   bool CommutableMask = true;
10170   unsigned Immediate = 0;
10171   for (int i = 0; i < NumElts; ++i) {
10172     if (Mask[i] < 0)
10173       continue;
10174     int Val = (i & 6) + NumElts * (i & 1);
10175     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10176     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10177       ShufpdMask = false;
10178     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10179       CommutableMask = false;
10180     Immediate |= (Mask[i] % 2) << i;
10181   }
10182   if (ShufpdMask)
10183     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10184                        DAG.getConstant(Immediate, DL, MVT::i8));
10185   if (CommutableMask)
10186     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10187                        DAG.getConstant(Immediate, DL, MVT::i8));
10188   return SDValue();
10189 }
10190
10191 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10192 ///
10193 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10194 /// isn't available.
10195 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10196                                        const X86Subtarget *Subtarget,
10197                                        SelectionDAG &DAG) {
10198   SDLoc DL(Op);
10199   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10200   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10201   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10202   ArrayRef<int> Mask = SVOp->getMask();
10203   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10204
10205   SmallVector<int, 4> WidenedMask;
10206   if (canWidenShuffleElements(Mask, WidenedMask))
10207     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10208                                     DAG);
10209
10210   if (isSingleInputShuffleMask(Mask)) {
10211     // Check for being able to broadcast a single element.
10212     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10213                                                           Mask, Subtarget, DAG))
10214       return Broadcast;
10215
10216     // Use low duplicate instructions for masks that match their pattern.
10217     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10218       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10219
10220     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10221       // Non-half-crossing single input shuffles can be lowerid with an
10222       // interleaved permutation.
10223       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10224                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10225       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10226                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10227     }
10228
10229     // With AVX2 we have direct support for this permutation.
10230     if (Subtarget->hasAVX2())
10231       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10232                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10233
10234     // Otherwise, fall back.
10235     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10236                                                    DAG);
10237   }
10238
10239   // X86 has dedicated unpack instructions that can handle specific blend
10240   // operations: UNPCKH and UNPCKL.
10241   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10242     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10243   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10244     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10245   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10246     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
10247   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10248     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
10249
10250   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10251                                                 Subtarget, DAG))
10252     return Blend;
10253
10254   // Check if the blend happens to exactly fit that of SHUFPD.
10255   if (SDValue Op =
10256       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10257     return Op;
10258
10259   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10260   // shuffle. However, if we have AVX2 and either inputs are already in place,
10261   // we will be able to shuffle even across lanes the other input in a single
10262   // instruction so skip this pattern.
10263   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10264                                  isShuffleMaskInputInPlace(1, Mask))))
10265     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10266             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10267       return Result;
10268
10269   // If we have AVX2 then we always want to lower with a blend because an v4 we
10270   // can fully permute the elements.
10271   if (Subtarget->hasAVX2())
10272     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10273                                                       Mask, DAG);
10274
10275   // Otherwise fall back on generic lowering.
10276   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10277 }
10278
10279 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10280 ///
10281 /// This routine is only called when we have AVX2 and thus a reasonable
10282 /// instruction set for v4i64 shuffling..
10283 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10284                                        const X86Subtarget *Subtarget,
10285                                        SelectionDAG &DAG) {
10286   SDLoc DL(Op);
10287   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10288   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10289   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10290   ArrayRef<int> Mask = SVOp->getMask();
10291   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10292   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10293
10294   SmallVector<int, 4> WidenedMask;
10295   if (canWidenShuffleElements(Mask, WidenedMask))
10296     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10297                                     DAG);
10298
10299   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10300                                                 Subtarget, DAG))
10301     return Blend;
10302
10303   // Check for being able to broadcast a single element.
10304   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10305                                                         Mask, Subtarget, DAG))
10306     return Broadcast;
10307
10308   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10309   // use lower latency instructions that will operate on both 128-bit lanes.
10310   SmallVector<int, 2> RepeatedMask;
10311   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10312     if (isSingleInputShuffleMask(Mask)) {
10313       int PSHUFDMask[] = {-1, -1, -1, -1};
10314       for (int i = 0; i < 2; ++i)
10315         if (RepeatedMask[i] >= 0) {
10316           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10317           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10318         }
10319       return DAG.getBitcast(
10320           MVT::v4i64,
10321           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10322                       DAG.getBitcast(MVT::v8i32, V1),
10323                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10324     }
10325   }
10326
10327   // AVX2 provides a direct instruction for permuting a single input across
10328   // lanes.
10329   if (isSingleInputShuffleMask(Mask))
10330     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10331                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10332
10333   // Try to use shift instructions.
10334   if (SDValue Shift =
10335           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10336     return Shift;
10337
10338   // Use dedicated unpack instructions for masks that match their pattern.
10339   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10340     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10341   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10342     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10343   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10344     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
10345   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10346     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
10347
10348   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10349   // shuffle. However, if we have AVX2 and either inputs are already in place,
10350   // we will be able to shuffle even across lanes the other input in a single
10351   // instruction so skip this pattern.
10352   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10353                                  isShuffleMaskInputInPlace(1, Mask))))
10354     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10355             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10356       return Result;
10357
10358   // Otherwise fall back on generic blend lowering.
10359   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10360                                                     Mask, DAG);
10361 }
10362
10363 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10364 ///
10365 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10366 /// isn't available.
10367 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10368                                        const X86Subtarget *Subtarget,
10369                                        SelectionDAG &DAG) {
10370   SDLoc DL(Op);
10371   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10372   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10373   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10374   ArrayRef<int> Mask = SVOp->getMask();
10375   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10376
10377   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10378                                                 Subtarget, DAG))
10379     return Blend;
10380
10381   // Check for being able to broadcast a single element.
10382   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10383                                                         Mask, Subtarget, DAG))
10384     return Broadcast;
10385
10386   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10387   // options to efficiently lower the shuffle.
10388   SmallVector<int, 4> RepeatedMask;
10389   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10390     assert(RepeatedMask.size() == 4 &&
10391            "Repeated masks must be half the mask width!");
10392
10393     // Use even/odd duplicate instructions for masks that match their pattern.
10394     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10395       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10396     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10397       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10398
10399     if (isSingleInputShuffleMask(Mask))
10400       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10401                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10402
10403     // Use dedicated unpack instructions for masks that match their pattern.
10404     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10405       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10406     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10407       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10408     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10409       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
10410     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10411       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
10412
10413     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10414     // have already handled any direct blends. We also need to squash the
10415     // repeated mask into a simulated v4f32 mask.
10416     for (int i = 0; i < 4; ++i)
10417       if (RepeatedMask[i] >= 8)
10418         RepeatedMask[i] -= 4;
10419     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10420   }
10421
10422   // If we have a single input shuffle with different shuffle patterns in the
10423   // two 128-bit lanes use the variable mask to VPERMILPS.
10424   if (isSingleInputShuffleMask(Mask)) {
10425     SDValue VPermMask[8];
10426     for (int i = 0; i < 8; ++i)
10427       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10428                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10429     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10430       return DAG.getNode(
10431           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10432           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10433
10434     if (Subtarget->hasAVX2())
10435       return DAG.getNode(
10436           X86ISD::VPERMV, DL, MVT::v8f32,
10437           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10438                                                  MVT::v8i32, VPermMask)),
10439           V1);
10440
10441     // Otherwise, fall back.
10442     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10443                                                    DAG);
10444   }
10445
10446   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10447   // shuffle.
10448   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10449           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10450     return Result;
10451
10452   // If we have AVX2 then we always want to lower with a blend because at v8 we
10453   // can fully permute the elements.
10454   if (Subtarget->hasAVX2())
10455     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10456                                                       Mask, DAG);
10457
10458   // Otherwise fall back on generic lowering.
10459   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10460 }
10461
10462 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10463 ///
10464 /// This routine is only called when we have AVX2 and thus a reasonable
10465 /// instruction set for v8i32 shuffling..
10466 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10467                                        const X86Subtarget *Subtarget,
10468                                        SelectionDAG &DAG) {
10469   SDLoc DL(Op);
10470   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10471   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10472   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10473   ArrayRef<int> Mask = SVOp->getMask();
10474   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10475   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10476
10477   // Whenever we can lower this as a zext, that instruction is strictly faster
10478   // than any alternative. It also allows us to fold memory operands into the
10479   // shuffle in many cases.
10480   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10481                                                          Mask, Subtarget, DAG))
10482     return ZExt;
10483
10484   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10485                                                 Subtarget, DAG))
10486     return Blend;
10487
10488   // Check for being able to broadcast a single element.
10489   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10490                                                         Mask, Subtarget, DAG))
10491     return Broadcast;
10492
10493   // If the shuffle mask is repeated in each 128-bit lane we can use more
10494   // efficient instructions that mirror the shuffles across the two 128-bit
10495   // lanes.
10496   SmallVector<int, 4> RepeatedMask;
10497   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10498     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10499     if (isSingleInputShuffleMask(Mask))
10500       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10501                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10502
10503     // Use dedicated unpack instructions for masks that match their pattern.
10504     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10505       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10506     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10507       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10508     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10509       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10510     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10511       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10512   }
10513
10514   // Try to use shift instructions.
10515   if (SDValue Shift =
10516           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10517     return Shift;
10518
10519   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10520           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10521     return Rotate;
10522
10523   // If the shuffle patterns aren't repeated but it is a single input, directly
10524   // generate a cross-lane VPERMD instruction.
10525   if (isSingleInputShuffleMask(Mask)) {
10526     SDValue VPermMask[8];
10527     for (int i = 0; i < 8; ++i)
10528       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10529                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10530     return DAG.getNode(
10531         X86ISD::VPERMV, DL, MVT::v8i32,
10532         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10533   }
10534
10535   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10536   // shuffle.
10537   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10538           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10539     return Result;
10540
10541   // Otherwise fall back on generic blend lowering.
10542   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10543                                                     Mask, DAG);
10544 }
10545
10546 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10547 ///
10548 /// This routine is only called when we have AVX2 and thus a reasonable
10549 /// instruction set for v16i16 shuffling..
10550 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10551                                         const X86Subtarget *Subtarget,
10552                                         SelectionDAG &DAG) {
10553   SDLoc DL(Op);
10554   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10555   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10556   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10557   ArrayRef<int> Mask = SVOp->getMask();
10558   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10559   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10560
10561   // Whenever we can lower this as a zext, that instruction is strictly faster
10562   // than any alternative. It also allows us to fold memory operands into the
10563   // shuffle in many cases.
10564   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10565                                                          Mask, Subtarget, DAG))
10566     return ZExt;
10567
10568   // Check for being able to broadcast a single element.
10569   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10570                                                         Mask, Subtarget, DAG))
10571     return Broadcast;
10572
10573   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10574                                                 Subtarget, DAG))
10575     return Blend;
10576
10577   // Use dedicated unpack instructions for masks that match their pattern.
10578   if (isShuffleEquivalent(V1, V2, Mask,
10579                           {// First 128-bit lane:
10580                            0, 16, 1, 17, 2, 18, 3, 19,
10581                            // Second 128-bit lane:
10582                            8, 24, 9, 25, 10, 26, 11, 27}))
10583     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10584   if (isShuffleEquivalent(V1, V2, Mask,
10585                           {// First 128-bit lane:
10586                            4, 20, 5, 21, 6, 22, 7, 23,
10587                            // Second 128-bit lane:
10588                            12, 28, 13, 29, 14, 30, 15, 31}))
10589     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10590
10591   // Try to use shift instructions.
10592   if (SDValue Shift =
10593           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10594     return Shift;
10595
10596   // Try to use byte rotation instructions.
10597   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10598           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10599     return Rotate;
10600
10601   if (isSingleInputShuffleMask(Mask)) {
10602     // There are no generalized cross-lane shuffle operations available on i16
10603     // element types.
10604     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10605       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10606                                                      Mask, DAG);
10607
10608     SmallVector<int, 8> RepeatedMask;
10609     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10610       // As this is a single-input shuffle, the repeated mask should be
10611       // a strictly valid v8i16 mask that we can pass through to the v8i16
10612       // lowering to handle even the v16 case.
10613       return lowerV8I16GeneralSingleInputVectorShuffle(
10614           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10615     }
10616
10617     SDValue PSHUFBMask[32];
10618     for (int i = 0; i < 16; ++i) {
10619       if (Mask[i] == -1) {
10620         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10621         continue;
10622       }
10623
10624       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10625       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10626       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10627       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10628     }
10629     return DAG.getBitcast(MVT::v16i16,
10630                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10631                                       DAG.getBitcast(MVT::v32i8, V1),
10632                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10633                                                   MVT::v32i8, PSHUFBMask)));
10634   }
10635
10636   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10637   // shuffle.
10638   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10639           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10640     return Result;
10641
10642   // Otherwise fall back on generic lowering.
10643   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10644 }
10645
10646 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10647 ///
10648 /// This routine is only called when we have AVX2 and thus a reasonable
10649 /// instruction set for v32i8 shuffling..
10650 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10651                                        const X86Subtarget *Subtarget,
10652                                        SelectionDAG &DAG) {
10653   SDLoc DL(Op);
10654   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10655   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10656   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10657   ArrayRef<int> Mask = SVOp->getMask();
10658   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10659   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10660
10661   // Whenever we can lower this as a zext, that instruction is strictly faster
10662   // than any alternative. It also allows us to fold memory operands into the
10663   // shuffle in many cases.
10664   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10665                                                          Mask, Subtarget, DAG))
10666     return ZExt;
10667
10668   // Check for being able to broadcast a single element.
10669   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10670                                                         Mask, Subtarget, DAG))
10671     return Broadcast;
10672
10673   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10674                                                 Subtarget, DAG))
10675     return Blend;
10676
10677   // Use dedicated unpack instructions for masks that match their pattern.
10678   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10679   // 256-bit lanes.
10680   if (isShuffleEquivalent(
10681           V1, V2, Mask,
10682           {// First 128-bit lane:
10683            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10684            // Second 128-bit lane:
10685            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10686     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10687   if (isShuffleEquivalent(
10688           V1, V2, Mask,
10689           {// First 128-bit lane:
10690            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10691            // Second 128-bit lane:
10692            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10693     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10694
10695   // Try to use shift instructions.
10696   if (SDValue Shift =
10697           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10698     return Shift;
10699
10700   // Try to use byte rotation instructions.
10701   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10702           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10703     return Rotate;
10704
10705   if (isSingleInputShuffleMask(Mask)) {
10706     // There are no generalized cross-lane shuffle operations available on i8
10707     // element types.
10708     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10709       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10710                                                      Mask, DAG);
10711
10712     SDValue PSHUFBMask[32];
10713     for (int i = 0; i < 32; ++i)
10714       PSHUFBMask[i] =
10715           Mask[i] < 0
10716               ? DAG.getUNDEF(MVT::i8)
10717               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10718                                 MVT::i8);
10719
10720     return DAG.getNode(
10721         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10722         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10723   }
10724
10725   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10726   // shuffle.
10727   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10728           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10729     return Result;
10730
10731   // Otherwise fall back on generic lowering.
10732   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10733 }
10734
10735 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10736 ///
10737 /// This routine either breaks down the specific type of a 256-bit x86 vector
10738 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10739 /// together based on the available instructions.
10740 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10741                                         MVT VT, const X86Subtarget *Subtarget,
10742                                         SelectionDAG &DAG) {
10743   SDLoc DL(Op);
10744   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10745   ArrayRef<int> Mask = SVOp->getMask();
10746
10747   // If we have a single input to the zero element, insert that into V1 if we
10748   // can do so cheaply.
10749   int NumElts = VT.getVectorNumElements();
10750   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10751     return M >= NumElts;
10752   });
10753
10754   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10755     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10756                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10757       return Insertion;
10758
10759   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10760   // can check for those subtargets here and avoid much of the subtarget
10761   // querying in the per-vector-type lowering routines. With AVX1 we have
10762   // essentially *zero* ability to manipulate a 256-bit vector with integer
10763   // types. Since we'll use floating point types there eventually, just
10764   // immediately cast everything to a float and operate entirely in that domain.
10765   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10766     int ElementBits = VT.getScalarSizeInBits();
10767     if (ElementBits < 32)
10768       // No floating point type available, decompose into 128-bit vectors.
10769       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10770
10771     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10772                                 VT.getVectorNumElements());
10773     V1 = DAG.getBitcast(FpVT, V1);
10774     V2 = DAG.getBitcast(FpVT, V2);
10775     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10776   }
10777
10778   switch (VT.SimpleTy) {
10779   case MVT::v4f64:
10780     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10781   case MVT::v4i64:
10782     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10783   case MVT::v8f32:
10784     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10785   case MVT::v8i32:
10786     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10787   case MVT::v16i16:
10788     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10789   case MVT::v32i8:
10790     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10791
10792   default:
10793     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10794   }
10795 }
10796
10797 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10798 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10799                                              ArrayRef<int> Mask,
10800                                              SDValue V1, SDValue V2,
10801                                              SelectionDAG &DAG) {
10802   assert(VT.getScalarSizeInBits() == 64 &&
10803          "Unexpected element type size for 128bit shuffle.");
10804
10805   // To handle 256 bit vector requires VLX and most probably
10806   // function lowerV2X128VectorShuffle() is better solution.
10807   assert(VT.getSizeInBits() == 512 &&
10808          "Unexpected vector size for 128bit shuffle.");
10809
10810   SmallVector<int, 4> WidenedMask;
10811   if (!canWidenShuffleElements(Mask, WidenedMask))
10812     return SDValue();
10813
10814   // Form a 128-bit permutation.
10815   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10816   // bits defined by a vshuf64x2 instruction's immediate control byte.
10817   unsigned PermMask = 0, Imm = 0;
10818   unsigned ControlBitsNum = WidenedMask.size() / 2;
10819
10820   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10821     if (WidenedMask[i] == SM_SentinelZero)
10822       return SDValue();
10823
10824     // Use first element in place of undef mask.
10825     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10826     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10827   }
10828
10829   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10830                      DAG.getConstant(PermMask, DL, MVT::i8));
10831 }
10832
10833 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10834                                            ArrayRef<int> Mask, SDValue V1,
10835                                            SDValue V2, SelectionDAG &DAG) {
10836
10837   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10838
10839   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10840   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10841
10842   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10843   if (isSingleInputShuffleMask(Mask))
10844     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10845
10846   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10847 }
10848
10849 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10850 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10851                                        const X86Subtarget *Subtarget,
10852                                        SelectionDAG &DAG) {
10853   SDLoc DL(Op);
10854   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10855   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10856   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10857   ArrayRef<int> Mask = SVOp->getMask();
10858   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10859
10860   if (SDValue Shuf128 =
10861           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10862     return Shuf128;
10863
10864   if (SDValue Unpck =
10865           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10866     return Unpck;
10867
10868   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10869 }
10870
10871 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10872 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10873                                        const X86Subtarget *Subtarget,
10874                                        SelectionDAG &DAG) {
10875   SDLoc DL(Op);
10876   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10877   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10878   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10879   ArrayRef<int> Mask = SVOp->getMask();
10880   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10881
10882   if (SDValue Unpck =
10883           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10884     return Unpck;
10885
10886   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10887 }
10888
10889 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10890 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10891                                        const X86Subtarget *Subtarget,
10892                                        SelectionDAG &DAG) {
10893   SDLoc DL(Op);
10894   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10895   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10896   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10897   ArrayRef<int> Mask = SVOp->getMask();
10898   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10899
10900   if (SDValue Shuf128 =
10901           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10902     return Shuf128;
10903
10904   if (SDValue Unpck =
10905           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10906     return Unpck;
10907
10908   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10909 }
10910
10911 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10912 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10913                                        const X86Subtarget *Subtarget,
10914                                        SelectionDAG &DAG) {
10915   SDLoc DL(Op);
10916   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10917   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10918   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10919   ArrayRef<int> Mask = SVOp->getMask();
10920   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10921
10922   if (SDValue Unpck =
10923           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10924     return Unpck;
10925
10926   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10927 }
10928
10929 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10930 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10931                                         const X86Subtarget *Subtarget,
10932                                         SelectionDAG &DAG) {
10933   SDLoc DL(Op);
10934   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10935   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10936   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10937   ArrayRef<int> Mask = SVOp->getMask();
10938   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10939   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10940
10941   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10942 }
10943
10944 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10945 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10946                                        const X86Subtarget *Subtarget,
10947                                        SelectionDAG &DAG) {
10948   SDLoc DL(Op);
10949   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10950   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10952   ArrayRef<int> Mask = SVOp->getMask();
10953   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10954   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10955
10956   // FIXME: Implement direct support for this type!
10957   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10958 }
10959
10960 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10961 ///
10962 /// This routine either breaks down the specific type of a 512-bit x86 vector
10963 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10964 /// together based on the available instructions.
10965 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10966                                         MVT VT, const X86Subtarget *Subtarget,
10967                                         SelectionDAG &DAG) {
10968   SDLoc DL(Op);
10969   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10970   ArrayRef<int> Mask = SVOp->getMask();
10971   assert(Subtarget->hasAVX512() &&
10972          "Cannot lower 512-bit vectors w/ basic ISA!");
10973
10974   // Check for being able to broadcast a single element.
10975   if (SDValue Broadcast =
10976           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10977     return Broadcast;
10978
10979   // Dispatch to each element type for lowering. If we don't have supprot for
10980   // specific element type shuffles at 512 bits, immediately split them and
10981   // lower them. Each lowering routine of a given type is allowed to assume that
10982   // the requisite ISA extensions for that element type are available.
10983   switch (VT.SimpleTy) {
10984   case MVT::v8f64:
10985     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10986   case MVT::v16f32:
10987     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10988   case MVT::v8i64:
10989     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10990   case MVT::v16i32:
10991     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10992   case MVT::v32i16:
10993     if (Subtarget->hasBWI())
10994       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10995     break;
10996   case MVT::v64i8:
10997     if (Subtarget->hasBWI())
10998       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10999     break;
11000
11001   default:
11002     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11003   }
11004
11005   // Otherwise fall back on splitting.
11006   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11007 }
11008
11009 // Lower vXi1 vector shuffles.
11010 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11011 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11012 // vector, shuffle and then truncate it back.
11013 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11014                                       MVT VT, const X86Subtarget *Subtarget,
11015                                       SelectionDAG &DAG) {
11016   SDLoc DL(Op);
11017   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11018   ArrayRef<int> Mask = SVOp->getMask();
11019   assert(Subtarget->hasAVX512() &&
11020          "Cannot lower 512-bit vectors w/o basic ISA!");
11021   EVT ExtVT;
11022   switch (VT.SimpleTy) {
11023   default:
11024     assert(false && "Expected a vector of i1 elements");
11025     break;
11026   case MVT::v2i1:
11027     ExtVT = MVT::v2i64;
11028     break;
11029   case MVT::v4i1:
11030     ExtVT = MVT::v4i32;
11031     break;
11032   case MVT::v8i1:
11033     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11034     break;
11035   case MVT::v16i1:
11036     ExtVT = MVT::v16i32;
11037     break;
11038   case MVT::v32i1:
11039     ExtVT = MVT::v32i16;
11040     break;
11041   case MVT::v64i1:
11042     ExtVT = MVT::v64i8;
11043     break;
11044   }
11045
11046   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11047     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11048   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11049     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11050   else
11051     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11052
11053   if (V2.isUndef())
11054     V2 = DAG.getUNDEF(ExtVT);
11055   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11056     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11057   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11058     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11059   else
11060     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11061   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11062                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11063 }
11064 /// \brief Top-level lowering for x86 vector shuffles.
11065 ///
11066 /// This handles decomposition, canonicalization, and lowering of all x86
11067 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11068 /// above in helper routines. The canonicalization attempts to widen shuffles
11069 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11070 /// s.t. only one of the two inputs needs to be tested, etc.
11071 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11072                                   SelectionDAG &DAG) {
11073   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11074   ArrayRef<int> Mask = SVOp->getMask();
11075   SDValue V1 = Op.getOperand(0);
11076   SDValue V2 = Op.getOperand(1);
11077   MVT VT = Op.getSimpleValueType();
11078   int NumElements = VT.getVectorNumElements();
11079   SDLoc dl(Op);
11080   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
11081
11082   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11083          "Can't lower MMX shuffles");
11084
11085   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11086   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11087   if (V1IsUndef && V2IsUndef)
11088     return DAG.getUNDEF(VT);
11089
11090   // When we create a shuffle node we put the UNDEF node to second operand,
11091   // but in some cases the first operand may be transformed to UNDEF.
11092   // In this case we should just commute the node.
11093   if (V1IsUndef)
11094     return DAG.getCommutedVectorShuffle(*SVOp);
11095
11096   // Check for non-undef masks pointing at an undef vector and make the masks
11097   // undef as well. This makes it easier to match the shuffle based solely on
11098   // the mask.
11099   if (V2IsUndef)
11100     for (int M : Mask)
11101       if (M >= NumElements) {
11102         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11103         for (int &M : NewMask)
11104           if (M >= NumElements)
11105             M = -1;
11106         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11107       }
11108
11109   // We actually see shuffles that are entirely re-arrangements of a set of
11110   // zero inputs. This mostly happens while decomposing complex shuffles into
11111   // simple ones. Directly lower these as a buildvector of zeros.
11112   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11113   if (Zeroable.all())
11114     return getZeroVector(VT, Subtarget, DAG, dl);
11115
11116   // Try to collapse shuffles into using a vector type with fewer elements but
11117   // wider element types. We cap this to not form integers or floating point
11118   // elements wider than 64 bits, but it might be interesting to form i128
11119   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11120   SmallVector<int, 16> WidenedMask;
11121   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11122       canWidenShuffleElements(Mask, WidenedMask)) {
11123     MVT NewEltVT = VT.isFloatingPoint()
11124                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11125                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11126     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11127     // Make sure that the new vector type is legal. For example, v2f64 isn't
11128     // legal on SSE1.
11129     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11130       V1 = DAG.getBitcast(NewVT, V1);
11131       V2 = DAG.getBitcast(NewVT, V2);
11132       return DAG.getBitcast(
11133           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11134     }
11135   }
11136
11137   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11138   for (int M : SVOp->getMask())
11139     if (M < 0)
11140       ++NumUndefElements;
11141     else if (M < NumElements)
11142       ++NumV1Elements;
11143     else
11144       ++NumV2Elements;
11145
11146   // Commute the shuffle as needed such that more elements come from V1 than
11147   // V2. This allows us to match the shuffle pattern strictly on how many
11148   // elements come from V1 without handling the symmetric cases.
11149   if (NumV2Elements > NumV1Elements)
11150     return DAG.getCommutedVectorShuffle(*SVOp);
11151
11152   // When the number of V1 and V2 elements are the same, try to minimize the
11153   // number of uses of V2 in the low half of the vector. When that is tied,
11154   // ensure that the sum of indices for V1 is equal to or lower than the sum
11155   // indices for V2. When those are equal, try to ensure that the number of odd
11156   // indices for V1 is lower than the number of odd indices for V2.
11157   if (NumV1Elements == NumV2Elements) {
11158     int LowV1Elements = 0, LowV2Elements = 0;
11159     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11160       if (M >= NumElements)
11161         ++LowV2Elements;
11162       else if (M >= 0)
11163         ++LowV1Elements;
11164     if (LowV2Elements > LowV1Elements) {
11165       return DAG.getCommutedVectorShuffle(*SVOp);
11166     } else if (LowV2Elements == LowV1Elements) {
11167       int SumV1Indices = 0, SumV2Indices = 0;
11168       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11169         if (SVOp->getMask()[i] >= NumElements)
11170           SumV2Indices += i;
11171         else if (SVOp->getMask()[i] >= 0)
11172           SumV1Indices += i;
11173       if (SumV2Indices < SumV1Indices) {
11174         return DAG.getCommutedVectorShuffle(*SVOp);
11175       } else if (SumV2Indices == SumV1Indices) {
11176         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11177         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11178           if (SVOp->getMask()[i] >= NumElements)
11179             NumV2OddIndices += i % 2;
11180           else if (SVOp->getMask()[i] >= 0)
11181             NumV1OddIndices += i % 2;
11182         if (NumV2OddIndices < NumV1OddIndices)
11183           return DAG.getCommutedVectorShuffle(*SVOp);
11184       }
11185     }
11186   }
11187
11188   // For each vector width, delegate to a specialized lowering routine.
11189   if (VT.getSizeInBits() == 128)
11190     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11191
11192   if (VT.getSizeInBits() == 256)
11193     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11194
11195   if (VT.getSizeInBits() == 512)
11196     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11197
11198   if (Is1BitVector)
11199     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11200   llvm_unreachable("Unimplemented!");
11201 }
11202
11203 // This function assumes its argument is a BUILD_VECTOR of constants or
11204 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11205 // true.
11206 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11207                                     unsigned &MaskValue) {
11208   MaskValue = 0;
11209   unsigned NumElems = BuildVector->getNumOperands();
11210
11211   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11212   // We don't handle the >2 lanes case right now.
11213   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11214   if (NumLanes > 2)
11215     return false;
11216
11217   unsigned NumElemsInLane = NumElems / NumLanes;
11218
11219   // Blend for v16i16 should be symmetric for the both lanes.
11220   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11221     SDValue EltCond = BuildVector->getOperand(i);
11222     SDValue SndLaneEltCond =
11223         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11224
11225     int Lane1Cond = -1, Lane2Cond = -1;
11226     if (isa<ConstantSDNode>(EltCond))
11227       Lane1Cond = !isZero(EltCond);
11228     if (isa<ConstantSDNode>(SndLaneEltCond))
11229       Lane2Cond = !isZero(SndLaneEltCond);
11230
11231     unsigned LaneMask = 0;
11232     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11233       // Lane1Cond != 0, means we want the first argument.
11234       // Lane1Cond == 0, means we want the second argument.
11235       // The encoding of this argument is 0 for the first argument, 1
11236       // for the second. Therefore, invert the condition.
11237       LaneMask = !Lane1Cond << i;
11238     else if (Lane1Cond < 0)
11239       LaneMask = !Lane2Cond << i;
11240     else
11241       return false;
11242
11243     MaskValue |= LaneMask;
11244     if (NumLanes == 2)
11245       MaskValue |= LaneMask << NumElemsInLane;
11246   }
11247   return true;
11248 }
11249
11250 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11251 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11252                                            const X86Subtarget *Subtarget,
11253                                            SelectionDAG &DAG) {
11254   SDValue Cond = Op.getOperand(0);
11255   SDValue LHS = Op.getOperand(1);
11256   SDValue RHS = Op.getOperand(2);
11257   SDLoc dl(Op);
11258   MVT VT = Op.getSimpleValueType();
11259
11260   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11261     return SDValue();
11262   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11263
11264   // Only non-legal VSELECTs reach this lowering, convert those into generic
11265   // shuffles and re-use the shuffle lowering path for blends.
11266   SmallVector<int, 32> Mask;
11267   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11268     SDValue CondElt = CondBV->getOperand(i);
11269     Mask.push_back(
11270         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11271   }
11272   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11273 }
11274
11275 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11276   // A vselect where all conditions and data are constants can be optimized into
11277   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11278   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11279       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11280       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11281     return SDValue();
11282
11283   // Try to lower this to a blend-style vector shuffle. This can handle all
11284   // constant condition cases.
11285   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11286     return BlendOp;
11287
11288   // Variable blends are only legal from SSE4.1 onward.
11289   if (!Subtarget->hasSSE41())
11290     return SDValue();
11291
11292   // Only some types will be legal on some subtargets. If we can emit a legal
11293   // VSELECT-matching blend, return Op, and but if we need to expand, return
11294   // a null value.
11295   switch (Op.getSimpleValueType().SimpleTy) {
11296   default:
11297     // Most of the vector types have blends past SSE4.1.
11298     return Op;
11299
11300   case MVT::v32i8:
11301     // The byte blends for AVX vectors were introduced only in AVX2.
11302     if (Subtarget->hasAVX2())
11303       return Op;
11304
11305     return SDValue();
11306
11307   case MVT::v8i16:
11308   case MVT::v16i16:
11309     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11310     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11311       return Op;
11312
11313     // FIXME: We should custom lower this by fixing the condition and using i8
11314     // blends.
11315     return SDValue();
11316   }
11317 }
11318
11319 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11320   MVT VT = Op.getSimpleValueType();
11321   SDLoc dl(Op);
11322
11323   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11324     return SDValue();
11325
11326   if (VT.getSizeInBits() == 8) {
11327     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11328                                   Op.getOperand(0), Op.getOperand(1));
11329     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11330                                   DAG.getValueType(VT));
11331     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11332   }
11333
11334   if (VT.getSizeInBits() == 16) {
11335     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11336     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11337     if (Idx == 0)
11338       return DAG.getNode(
11339           ISD::TRUNCATE, dl, MVT::i16,
11340           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11341                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11342                       Op.getOperand(1)));
11343     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11344                                   Op.getOperand(0), Op.getOperand(1));
11345     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11346                                   DAG.getValueType(VT));
11347     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11348   }
11349
11350   if (VT == MVT::f32) {
11351     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11352     // the result back to FR32 register. It's only worth matching if the
11353     // result has a single use which is a store or a bitcast to i32.  And in
11354     // the case of a store, it's not worth it if the index is a constant 0,
11355     // because a MOVSSmr can be used instead, which is smaller and faster.
11356     if (!Op.hasOneUse())
11357       return SDValue();
11358     SDNode *User = *Op.getNode()->use_begin();
11359     if ((User->getOpcode() != ISD::STORE ||
11360          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11361           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11362         (User->getOpcode() != ISD::BITCAST ||
11363          User->getValueType(0) != MVT::i32))
11364       return SDValue();
11365     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11366                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11367                                   Op.getOperand(1));
11368     return DAG.getBitcast(MVT::f32, Extract);
11369   }
11370
11371   if (VT == MVT::i32 || VT == MVT::i64) {
11372     // ExtractPS/pextrq works with constant index.
11373     if (isa<ConstantSDNode>(Op.getOperand(1)))
11374       return Op;
11375   }
11376   return SDValue();
11377 }
11378
11379 /// Extract one bit from mask vector, like v16i1 or v8i1.
11380 /// AVX-512 feature.
11381 SDValue
11382 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11383   SDValue Vec = Op.getOperand(0);
11384   SDLoc dl(Vec);
11385   MVT VecVT = Vec.getSimpleValueType();
11386   SDValue Idx = Op.getOperand(1);
11387   MVT EltVT = Op.getSimpleValueType();
11388
11389   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11390   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11391          "Unexpected vector type in ExtractBitFromMaskVector");
11392
11393   // variable index can't be handled in mask registers,
11394   // extend vector to VR512
11395   if (!isa<ConstantSDNode>(Idx)) {
11396     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11397     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11398     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11399                               ExtVT.getVectorElementType(), Ext, Idx);
11400     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11401   }
11402
11403   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11404   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11405   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11406     rc = getRegClassFor(MVT::v16i1);
11407   unsigned MaxSift = rc->getSize()*8 - 1;
11408   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11409                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11410   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11411                     DAG.getConstant(MaxSift, dl, MVT::i8));
11412   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11413                        DAG.getIntPtrConstant(0, dl));
11414 }
11415
11416 SDValue
11417 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11418                                            SelectionDAG &DAG) const {
11419   SDLoc dl(Op);
11420   SDValue Vec = Op.getOperand(0);
11421   MVT VecVT = Vec.getSimpleValueType();
11422   SDValue Idx = Op.getOperand(1);
11423
11424   if (Op.getSimpleValueType() == MVT::i1)
11425     return ExtractBitFromMaskVector(Op, DAG);
11426
11427   if (!isa<ConstantSDNode>(Idx)) {
11428     if (VecVT.is512BitVector() ||
11429         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11430          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11431
11432       MVT MaskEltVT =
11433         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11434       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11435                                     MaskEltVT.getSizeInBits());
11436
11437       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11438       auto PtrVT = getPointerTy(DAG.getDataLayout());
11439       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11440                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11441                                  DAG.getConstant(0, dl, PtrVT));
11442       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11443       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11444                          DAG.getConstant(0, dl, PtrVT));
11445     }
11446     return SDValue();
11447   }
11448
11449   // If this is a 256-bit vector result, first extract the 128-bit vector and
11450   // then extract the element from the 128-bit vector.
11451   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11452
11453     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11454     // Get the 128-bit vector.
11455     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11456     MVT EltVT = VecVT.getVectorElementType();
11457
11458     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11459
11460     //if (IdxVal >= NumElems/2)
11461     //  IdxVal -= NumElems/2;
11462     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11463     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11464                        DAG.getConstant(IdxVal, dl, MVT::i32));
11465   }
11466
11467   assert(VecVT.is128BitVector() && "Unexpected vector length");
11468
11469   if (Subtarget->hasSSE41())
11470     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11471       return Res;
11472
11473   MVT VT = Op.getSimpleValueType();
11474   // TODO: handle v16i8.
11475   if (VT.getSizeInBits() == 16) {
11476     SDValue Vec = Op.getOperand(0);
11477     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11478     if (Idx == 0)
11479       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11480                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11481                                      DAG.getBitcast(MVT::v4i32, Vec),
11482                                      Op.getOperand(1)));
11483     // Transform it so it match pextrw which produces a 32-bit result.
11484     MVT EltVT = MVT::i32;
11485     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11486                                   Op.getOperand(0), Op.getOperand(1));
11487     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11488                                   DAG.getValueType(VT));
11489     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11490   }
11491
11492   if (VT.getSizeInBits() == 32) {
11493     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11494     if (Idx == 0)
11495       return Op;
11496
11497     // SHUFPS the element to the lowest double word, then movss.
11498     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11499     MVT VVT = Op.getOperand(0).getSimpleValueType();
11500     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11501                                        DAG.getUNDEF(VVT), Mask);
11502     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11503                        DAG.getIntPtrConstant(0, dl));
11504   }
11505
11506   if (VT.getSizeInBits() == 64) {
11507     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11508     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11509     //        to match extract_elt for f64.
11510     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11511     if (Idx == 0)
11512       return Op;
11513
11514     // UNPCKHPD the element to the lowest double word, then movsd.
11515     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11516     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11517     int Mask[2] = { 1, -1 };
11518     MVT VVT = Op.getOperand(0).getSimpleValueType();
11519     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11520                                        DAG.getUNDEF(VVT), Mask);
11521     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11522                        DAG.getIntPtrConstant(0, dl));
11523   }
11524
11525   return SDValue();
11526 }
11527
11528 /// Insert one bit to mask vector, like v16i1 or v8i1.
11529 /// AVX-512 feature.
11530 SDValue
11531 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11532   SDLoc dl(Op);
11533   SDValue Vec = Op.getOperand(0);
11534   SDValue Elt = Op.getOperand(1);
11535   SDValue Idx = Op.getOperand(2);
11536   MVT VecVT = Vec.getSimpleValueType();
11537
11538   if (!isa<ConstantSDNode>(Idx)) {
11539     // Non constant index. Extend source and destination,
11540     // insert element and then truncate the result.
11541     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11542     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11543     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11544       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11545       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11546     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11547   }
11548
11549   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11550   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11551   if (IdxVal)
11552     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11553                            DAG.getConstant(IdxVal, dl, MVT::i8));
11554   if (Vec.getOpcode() == ISD::UNDEF)
11555     return EltInVec;
11556   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11557 }
11558
11559 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11560                                                   SelectionDAG &DAG) const {
11561   MVT VT = Op.getSimpleValueType();
11562   MVT EltVT = VT.getVectorElementType();
11563
11564   if (EltVT == MVT::i1)
11565     return InsertBitToMaskVector(Op, DAG);
11566
11567   SDLoc dl(Op);
11568   SDValue N0 = Op.getOperand(0);
11569   SDValue N1 = Op.getOperand(1);
11570   SDValue N2 = Op.getOperand(2);
11571   if (!isa<ConstantSDNode>(N2))
11572     return SDValue();
11573   auto *N2C = cast<ConstantSDNode>(N2);
11574   unsigned IdxVal = N2C->getZExtValue();
11575
11576   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11577   // into that, and then insert the subvector back into the result.
11578   if (VT.is256BitVector() || VT.is512BitVector()) {
11579     // With a 256-bit vector, we can insert into the zero element efficiently
11580     // using a blend if we have AVX or AVX2 and the right data type.
11581     if (VT.is256BitVector() && IdxVal == 0) {
11582       // TODO: It is worthwhile to cast integer to floating point and back
11583       // and incur a domain crossing penalty if that's what we'll end up
11584       // doing anyway after extracting to a 128-bit vector.
11585       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11586           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11587         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11588         N2 = DAG.getIntPtrConstant(1, dl);
11589         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11590       }
11591     }
11592
11593     // Get the desired 128-bit vector chunk.
11594     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11595
11596     // Insert the element into the desired chunk.
11597     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11598     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11599
11600     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11601                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11602
11603     // Insert the changed part back into the bigger vector
11604     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11605   }
11606   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11607
11608   if (Subtarget->hasSSE41()) {
11609     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11610       unsigned Opc;
11611       if (VT == MVT::v8i16) {
11612         Opc = X86ISD::PINSRW;
11613       } else {
11614         assert(VT == MVT::v16i8);
11615         Opc = X86ISD::PINSRB;
11616       }
11617
11618       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11619       // argument.
11620       if (N1.getValueType() != MVT::i32)
11621         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11622       if (N2.getValueType() != MVT::i32)
11623         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11624       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11625     }
11626
11627     if (EltVT == MVT::f32) {
11628       // Bits [7:6] of the constant are the source select. This will always be
11629       //   zero here. The DAG Combiner may combine an extract_elt index into
11630       //   these bits. For example (insert (extract, 3), 2) could be matched by
11631       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11632       // Bits [5:4] of the constant are the destination select. This is the
11633       //   value of the incoming immediate.
11634       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11635       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11636
11637       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11638       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11639         // If this is an insertion of 32-bits into the low 32-bits of
11640         // a vector, we prefer to generate a blend with immediate rather
11641         // than an insertps. Blends are simpler operations in hardware and so
11642         // will always have equal or better performance than insertps.
11643         // But if optimizing for size and there's a load folding opportunity,
11644         // generate insertps because blendps does not have a 32-bit memory
11645         // operand form.
11646         N2 = DAG.getIntPtrConstant(1, dl);
11647         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11648         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11649       }
11650       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11651       // Create this as a scalar to vector..
11652       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11653       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11654     }
11655
11656     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11657       // PINSR* works with constant index.
11658       return Op;
11659     }
11660   }
11661
11662   if (EltVT == MVT::i8)
11663     return SDValue();
11664
11665   if (EltVT.getSizeInBits() == 16) {
11666     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11667     // as its second argument.
11668     if (N1.getValueType() != MVT::i32)
11669       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11670     if (N2.getValueType() != MVT::i32)
11671       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11672     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11673   }
11674   return SDValue();
11675 }
11676
11677 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11678   SDLoc dl(Op);
11679   MVT OpVT = Op.getSimpleValueType();
11680
11681   // If this is a 256-bit vector result, first insert into a 128-bit
11682   // vector and then insert into the 256-bit vector.
11683   if (!OpVT.is128BitVector()) {
11684     // Insert into a 128-bit vector.
11685     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11686     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11687                                  OpVT.getVectorNumElements() / SizeFactor);
11688
11689     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11690
11691     // Insert the 128-bit vector.
11692     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11693   }
11694
11695   if (OpVT == MVT::v1i64 &&
11696       Op.getOperand(0).getValueType() == MVT::i64)
11697     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11698
11699   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11700   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11701   return DAG.getBitcast(
11702       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11703 }
11704
11705 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11706 // a simple subregister reference or explicit instructions to grab
11707 // upper bits of a vector.
11708 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11709                                       SelectionDAG &DAG) {
11710   SDLoc dl(Op);
11711   SDValue In =  Op.getOperand(0);
11712   SDValue Idx = Op.getOperand(1);
11713   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11714   MVT ResVT   = Op.getSimpleValueType();
11715   MVT InVT    = In.getSimpleValueType();
11716
11717   if (Subtarget->hasFp256()) {
11718     if (ResVT.is128BitVector() &&
11719         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11720         isa<ConstantSDNode>(Idx)) {
11721       return Extract128BitVector(In, IdxVal, DAG, dl);
11722     }
11723     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11724         isa<ConstantSDNode>(Idx)) {
11725       return Extract256BitVector(In, IdxVal, DAG, dl);
11726     }
11727   }
11728   return SDValue();
11729 }
11730
11731 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11732 // simple superregister reference or explicit instructions to insert
11733 // the upper bits of a vector.
11734 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11735                                      SelectionDAG &DAG) {
11736   if (!Subtarget->hasAVX())
11737     return SDValue();
11738
11739   SDLoc dl(Op);
11740   SDValue Vec = Op.getOperand(0);
11741   SDValue SubVec = Op.getOperand(1);
11742   SDValue Idx = Op.getOperand(2);
11743
11744   if (!isa<ConstantSDNode>(Idx))
11745     return SDValue();
11746
11747   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11748   MVT OpVT = Op.getSimpleValueType();
11749   MVT SubVecVT = SubVec.getSimpleValueType();
11750
11751   // Fold two 16-byte subvector loads into one 32-byte load:
11752   // (insert_subvector (insert_subvector undef, (load addr), 0),
11753   //                   (load addr + 16), Elts/2)
11754   // --> load32 addr
11755   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11756       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11757       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11758     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11759     if (Idx2 && Idx2->getZExtValue() == 0) {
11760       SDValue SubVec2 = Vec.getOperand(1);
11761       // If needed, look through a bitcast to get to the load.
11762       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11763         SubVec2 = SubVec2.getOperand(0);
11764
11765       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11766         bool Fast;
11767         unsigned Alignment = FirstLd->getAlignment();
11768         unsigned AS = FirstLd->getAddressSpace();
11769         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11770         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11771                                     OpVT, AS, Alignment, &Fast) && Fast) {
11772           SDValue Ops[] = { SubVec2, SubVec };
11773           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11774             return Ld;
11775         }
11776       }
11777     }
11778   }
11779
11780   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11781       SubVecVT.is128BitVector())
11782     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11783
11784   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11785     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11786
11787   if (OpVT.getVectorElementType() == MVT::i1) {
11788     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11789       return Op;
11790     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11791     SDValue Undef = DAG.getUNDEF(OpVT);
11792     unsigned NumElems = OpVT.getVectorNumElements();
11793     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11794
11795     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11796       // Zero upper bits of the Vec
11797       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11798       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11799
11800       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11801                                  SubVec, ZeroIdx);
11802       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11803       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11804     }
11805     if (IdxVal == 0) {
11806       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11807                                  SubVec, ZeroIdx);
11808       // Zero upper bits of the Vec2
11809       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11810       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11811       // Zero lower bits of the Vec
11812       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11813       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11814       // Merge them together
11815       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11816     }
11817   }
11818   return SDValue();
11819 }
11820
11821 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11822 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11823 // one of the above mentioned nodes. It has to be wrapped because otherwise
11824 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11825 // be used to form addressing mode. These wrapped nodes will be selected
11826 // into MOV32ri.
11827 SDValue
11828 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11829   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11830
11831   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11832   // global base reg.
11833   unsigned char OpFlag = 0;
11834   unsigned WrapperKind = X86ISD::Wrapper;
11835   CodeModel::Model M = DAG.getTarget().getCodeModel();
11836
11837   if (Subtarget->isPICStyleRIPRel() &&
11838       (M == CodeModel::Small || M == CodeModel::Kernel))
11839     WrapperKind = X86ISD::WrapperRIP;
11840   else if (Subtarget->isPICStyleGOT())
11841     OpFlag = X86II::MO_GOTOFF;
11842   else if (Subtarget->isPICStyleStubPIC())
11843     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11844
11845   auto PtrVT = getPointerTy(DAG.getDataLayout());
11846   SDValue Result = DAG.getTargetConstantPool(
11847       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11848   SDLoc DL(CP);
11849   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11850   // With PIC, the address is actually $g + Offset.
11851   if (OpFlag) {
11852     Result =
11853         DAG.getNode(ISD::ADD, DL, PtrVT,
11854                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11855   }
11856
11857   return Result;
11858 }
11859
11860 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11861   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11862
11863   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11864   // global base reg.
11865   unsigned char OpFlag = 0;
11866   unsigned WrapperKind = X86ISD::Wrapper;
11867   CodeModel::Model M = DAG.getTarget().getCodeModel();
11868
11869   if (Subtarget->isPICStyleRIPRel() &&
11870       (M == CodeModel::Small || M == CodeModel::Kernel))
11871     WrapperKind = X86ISD::WrapperRIP;
11872   else if (Subtarget->isPICStyleGOT())
11873     OpFlag = X86II::MO_GOTOFF;
11874   else if (Subtarget->isPICStyleStubPIC())
11875     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11876
11877   auto PtrVT = getPointerTy(DAG.getDataLayout());
11878   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11879   SDLoc DL(JT);
11880   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11881
11882   // With PIC, the address is actually $g + Offset.
11883   if (OpFlag)
11884     Result =
11885         DAG.getNode(ISD::ADD, DL, PtrVT,
11886                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11887
11888   return Result;
11889 }
11890
11891 SDValue
11892 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11893   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11894
11895   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11896   // global base reg.
11897   unsigned char OpFlag = 0;
11898   unsigned WrapperKind = X86ISD::Wrapper;
11899   CodeModel::Model M = DAG.getTarget().getCodeModel();
11900
11901   if (Subtarget->isPICStyleRIPRel() &&
11902       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11903     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11904       OpFlag = X86II::MO_GOTPCREL;
11905     WrapperKind = X86ISD::WrapperRIP;
11906   } else if (Subtarget->isPICStyleGOT()) {
11907     OpFlag = X86II::MO_GOT;
11908   } else if (Subtarget->isPICStyleStubPIC()) {
11909     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11910   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11911     OpFlag = X86II::MO_DARWIN_NONLAZY;
11912   }
11913
11914   auto PtrVT = getPointerTy(DAG.getDataLayout());
11915   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11916
11917   SDLoc DL(Op);
11918   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11919
11920   // With PIC, the address is actually $g + Offset.
11921   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11922       !Subtarget->is64Bit()) {
11923     Result =
11924         DAG.getNode(ISD::ADD, DL, PtrVT,
11925                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11926   }
11927
11928   // For symbols that require a load from a stub to get the address, emit the
11929   // load.
11930   if (isGlobalStubReference(OpFlag))
11931     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11932                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11933                          false, false, false, 0);
11934
11935   return Result;
11936 }
11937
11938 SDValue
11939 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11940   // Create the TargetBlockAddressAddress node.
11941   unsigned char OpFlags =
11942     Subtarget->ClassifyBlockAddressReference();
11943   CodeModel::Model M = DAG.getTarget().getCodeModel();
11944   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11945   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11946   SDLoc dl(Op);
11947   auto PtrVT = getPointerTy(DAG.getDataLayout());
11948   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11949
11950   if (Subtarget->isPICStyleRIPRel() &&
11951       (M == CodeModel::Small || M == CodeModel::Kernel))
11952     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11953   else
11954     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11955
11956   // With PIC, the address is actually $g + Offset.
11957   if (isGlobalRelativeToPICBase(OpFlags)) {
11958     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11959                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11960   }
11961
11962   return Result;
11963 }
11964
11965 SDValue
11966 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11967                                       int64_t Offset, SelectionDAG &DAG) const {
11968   // Create the TargetGlobalAddress node, folding in the constant
11969   // offset if it is legal.
11970   unsigned char OpFlags =
11971       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11972   CodeModel::Model M = DAG.getTarget().getCodeModel();
11973   auto PtrVT = getPointerTy(DAG.getDataLayout());
11974   SDValue Result;
11975   if (OpFlags == X86II::MO_NO_FLAG &&
11976       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11977     // A direct static reference to a global.
11978     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11979     Offset = 0;
11980   } else {
11981     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11982   }
11983
11984   if (Subtarget->isPICStyleRIPRel() &&
11985       (M == CodeModel::Small || M == CodeModel::Kernel))
11986     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11987   else
11988     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11989
11990   // With PIC, the address is actually $g + Offset.
11991   if (isGlobalRelativeToPICBase(OpFlags)) {
11992     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11993                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11994   }
11995
11996   // For globals that require a load from a stub to get the address, emit the
11997   // load.
11998   if (isGlobalStubReference(OpFlags))
11999     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12000                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12001                          false, false, false, 0);
12002
12003   // If there was a non-zero offset that we didn't fold, create an explicit
12004   // addition for it.
12005   if (Offset != 0)
12006     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12007                          DAG.getConstant(Offset, dl, PtrVT));
12008
12009   return Result;
12010 }
12011
12012 SDValue
12013 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12014   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12015   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12016   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12017 }
12018
12019 static SDValue
12020 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12021            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12022            unsigned char OperandFlags, bool LocalDynamic = false) {
12023   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12024   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12025   SDLoc dl(GA);
12026   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12027                                            GA->getValueType(0),
12028                                            GA->getOffset(),
12029                                            OperandFlags);
12030
12031   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12032                                            : X86ISD::TLSADDR;
12033
12034   if (InFlag) {
12035     SDValue Ops[] = { Chain,  TGA, *InFlag };
12036     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12037   } else {
12038     SDValue Ops[]  = { Chain, TGA };
12039     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12040   }
12041
12042   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12043   MFI->setAdjustsStack(true);
12044   MFI->setHasCalls(true);
12045
12046   SDValue Flag = Chain.getValue(1);
12047   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12048 }
12049
12050 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12051 static SDValue
12052 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12053                                 const EVT PtrVT) {
12054   SDValue InFlag;
12055   SDLoc dl(GA);  // ? function entry point might be better
12056   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12057                                    DAG.getNode(X86ISD::GlobalBaseReg,
12058                                                SDLoc(), PtrVT), InFlag);
12059   InFlag = Chain.getValue(1);
12060
12061   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12062 }
12063
12064 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12065 static SDValue
12066 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12067                                 const EVT PtrVT) {
12068   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12069                     X86::RAX, X86II::MO_TLSGD);
12070 }
12071
12072 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12073                                            SelectionDAG &DAG,
12074                                            const EVT PtrVT,
12075                                            bool is64Bit) {
12076   SDLoc dl(GA);
12077
12078   // Get the start address of the TLS block for this module.
12079   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12080       .getInfo<X86MachineFunctionInfo>();
12081   MFI->incNumLocalDynamicTLSAccesses();
12082
12083   SDValue Base;
12084   if (is64Bit) {
12085     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12086                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12087   } else {
12088     SDValue InFlag;
12089     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12090         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12091     InFlag = Chain.getValue(1);
12092     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12093                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12094   }
12095
12096   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12097   // of Base.
12098
12099   // Build x@dtpoff.
12100   unsigned char OperandFlags = X86II::MO_DTPOFF;
12101   unsigned WrapperKind = X86ISD::Wrapper;
12102   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12103                                            GA->getValueType(0),
12104                                            GA->getOffset(), OperandFlags);
12105   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12106
12107   // Add x@dtpoff with the base.
12108   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12109 }
12110
12111 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12112 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12113                                    const EVT PtrVT, TLSModel::Model model,
12114                                    bool is64Bit, bool isPIC) {
12115   SDLoc dl(GA);
12116
12117   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12118   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12119                                                          is64Bit ? 257 : 256));
12120
12121   SDValue ThreadPointer =
12122       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12123                   MachinePointerInfo(Ptr), false, false, false, 0);
12124
12125   unsigned char OperandFlags = 0;
12126   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12127   // initialexec.
12128   unsigned WrapperKind = X86ISD::Wrapper;
12129   if (model == TLSModel::LocalExec) {
12130     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12131   } else if (model == TLSModel::InitialExec) {
12132     if (is64Bit) {
12133       OperandFlags = X86II::MO_GOTTPOFF;
12134       WrapperKind = X86ISD::WrapperRIP;
12135     } else {
12136       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12137     }
12138   } else {
12139     llvm_unreachable("Unexpected model");
12140   }
12141
12142   // emit "addl x@ntpoff,%eax" (local exec)
12143   // or "addl x@indntpoff,%eax" (initial exec)
12144   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12145   SDValue TGA =
12146       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12147                                  GA->getOffset(), OperandFlags);
12148   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12149
12150   if (model == TLSModel::InitialExec) {
12151     if (isPIC && !is64Bit) {
12152       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12153                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12154                            Offset);
12155     }
12156
12157     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12158                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12159                          false, false, false, 0);
12160   }
12161
12162   // The address of the thread local variable is the add of the thread
12163   // pointer with the offset of the variable.
12164   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12165 }
12166
12167 SDValue
12168 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12169
12170   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12171   const GlobalValue *GV = GA->getGlobal();
12172   auto PtrVT = getPointerTy(DAG.getDataLayout());
12173
12174   if (Subtarget->isTargetELF()) {
12175     if (DAG.getTarget().Options.EmulatedTLS)
12176       return LowerToTLSEmulatedModel(GA, DAG);
12177     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12178     switch (model) {
12179       case TLSModel::GeneralDynamic:
12180         if (Subtarget->is64Bit())
12181           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12182         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12183       case TLSModel::LocalDynamic:
12184         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12185                                            Subtarget->is64Bit());
12186       case TLSModel::InitialExec:
12187       case TLSModel::LocalExec:
12188         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12189                                    DAG.getTarget().getRelocationModel() ==
12190                                        Reloc::PIC_);
12191     }
12192     llvm_unreachable("Unknown TLS model.");
12193   }
12194
12195   if (Subtarget->isTargetDarwin()) {
12196     // Darwin only has one model of TLS.  Lower to that.
12197     unsigned char OpFlag = 0;
12198     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12199                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12200
12201     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12202     // global base reg.
12203     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12204                  !Subtarget->is64Bit();
12205     if (PIC32)
12206       OpFlag = X86II::MO_TLVP_PIC_BASE;
12207     else
12208       OpFlag = X86II::MO_TLVP;
12209     SDLoc DL(Op);
12210     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12211                                                 GA->getValueType(0),
12212                                                 GA->getOffset(), OpFlag);
12213     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12214
12215     // With PIC32, the address is actually $g + Offset.
12216     if (PIC32)
12217       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12218                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12219                            Offset);
12220
12221     // Lowering the machine isd will make sure everything is in the right
12222     // location.
12223     SDValue Chain = DAG.getEntryNode();
12224     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12225     SDValue Args[] = { Chain, Offset };
12226     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12227
12228     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12229     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12230     MFI->setAdjustsStack(true);
12231
12232     // And our return value (tls address) is in the standard call return value
12233     // location.
12234     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12235     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12236   }
12237
12238   if (Subtarget->isTargetKnownWindowsMSVC() ||
12239       Subtarget->isTargetWindowsGNU()) {
12240     // Just use the implicit TLS architecture
12241     // Need to generate someting similar to:
12242     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12243     //                                  ; from TEB
12244     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12245     //   mov     rcx, qword [rdx+rcx*8]
12246     //   mov     eax, .tls$:tlsvar
12247     //   [rax+rcx] contains the address
12248     // Windows 64bit: gs:0x58
12249     // Windows 32bit: fs:__tls_array
12250
12251     SDLoc dl(GA);
12252     SDValue Chain = DAG.getEntryNode();
12253
12254     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12255     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12256     // use its literal value of 0x2C.
12257     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12258                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12259                                                              256)
12260                                         : Type::getInt32PtrTy(*DAG.getContext(),
12261                                                               257));
12262
12263     SDValue TlsArray = Subtarget->is64Bit()
12264                            ? DAG.getIntPtrConstant(0x58, dl)
12265                            : (Subtarget->isTargetWindowsGNU()
12266                                   ? DAG.getIntPtrConstant(0x2C, dl)
12267                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12268
12269     SDValue ThreadPointer =
12270         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12271                     false, false, 0);
12272
12273     SDValue res;
12274     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12275       res = ThreadPointer;
12276     } else {
12277       // Load the _tls_index variable
12278       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12279       if (Subtarget->is64Bit())
12280         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12281                              MachinePointerInfo(), MVT::i32, false, false,
12282                              false, 0);
12283       else
12284         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12285                           false, false, 0);
12286
12287       auto &DL = DAG.getDataLayout();
12288       SDValue Scale =
12289           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12290       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12291
12292       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12293     }
12294
12295     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12296                       false, 0);
12297
12298     // Get the offset of start of .tls section
12299     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12300                                              GA->getValueType(0),
12301                                              GA->getOffset(), X86II::MO_SECREL);
12302     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12303
12304     // The address of the thread local variable is the add of the thread
12305     // pointer with the offset of the variable.
12306     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12307   }
12308
12309   llvm_unreachable("TLS not implemented for this target.");
12310 }
12311
12312 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12313 /// and take a 2 x i32 value to shift plus a shift amount.
12314 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12315   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12316   MVT VT = Op.getSimpleValueType();
12317   unsigned VTBits = VT.getSizeInBits();
12318   SDLoc dl(Op);
12319   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12320   SDValue ShOpLo = Op.getOperand(0);
12321   SDValue ShOpHi = Op.getOperand(1);
12322   SDValue ShAmt  = Op.getOperand(2);
12323   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12324   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12325   // during isel.
12326   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12327                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12328   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12329                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12330                        : DAG.getConstant(0, dl, VT);
12331
12332   SDValue Tmp2, Tmp3;
12333   if (Op.getOpcode() == ISD::SHL_PARTS) {
12334     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12335     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12336   } else {
12337     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12338     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12339   }
12340
12341   // If the shift amount is larger or equal than the width of a part we can't
12342   // rely on the results of shld/shrd. Insert a test and select the appropriate
12343   // values for large shift amounts.
12344   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12345                                 DAG.getConstant(VTBits, dl, MVT::i8));
12346   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12347                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12348
12349   SDValue Hi, Lo;
12350   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12351   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12352   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12353
12354   if (Op.getOpcode() == ISD::SHL_PARTS) {
12355     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12356     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12357   } else {
12358     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12359     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12360   }
12361
12362   SDValue Ops[2] = { Lo, Hi };
12363   return DAG.getMergeValues(Ops, dl);
12364 }
12365
12366 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12367                                            SelectionDAG &DAG) const {
12368   SDValue Src = Op.getOperand(0);
12369   MVT SrcVT = Src.getSimpleValueType();
12370   MVT VT = Op.getSimpleValueType();
12371   SDLoc dl(Op);
12372
12373   if (SrcVT.isVector()) {
12374     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12375       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12376                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12377                          DAG.getUNDEF(SrcVT)));
12378     }
12379     if (SrcVT.getVectorElementType() == MVT::i1) {
12380       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12381       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12382                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12383     }
12384     return SDValue();
12385   }
12386
12387   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12388          "Unknown SINT_TO_FP to lower!");
12389
12390   // These are really Legal; return the operand so the caller accepts it as
12391   // Legal.
12392   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12393     return Op;
12394   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12395       Subtarget->is64Bit()) {
12396     return Op;
12397   }
12398
12399   unsigned Size = SrcVT.getSizeInBits()/8;
12400   MachineFunction &MF = DAG.getMachineFunction();
12401   auto PtrVT = getPointerTy(MF.getDataLayout());
12402   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12403   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12404   SDValue Chain = DAG.getStore(
12405       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12406       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12407       false, 0);
12408   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12409 }
12410
12411 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12412                                      SDValue StackSlot,
12413                                      SelectionDAG &DAG) const {
12414   // Build the FILD
12415   SDLoc DL(Op);
12416   SDVTList Tys;
12417   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12418   if (useSSE)
12419     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12420   else
12421     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12422
12423   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12424
12425   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12426   MachineMemOperand *MMO;
12427   if (FI) {
12428     int SSFI = FI->getIndex();
12429     MMO = DAG.getMachineFunction().getMachineMemOperand(
12430         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12431         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12432   } else {
12433     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12434     StackSlot = StackSlot.getOperand(1);
12435   }
12436   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12437   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12438                                            X86ISD::FILD, DL,
12439                                            Tys, Ops, SrcVT, MMO);
12440
12441   if (useSSE) {
12442     Chain = Result.getValue(1);
12443     SDValue InFlag = Result.getValue(2);
12444
12445     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12446     // shouldn't be necessary except that RFP cannot be live across
12447     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12448     MachineFunction &MF = DAG.getMachineFunction();
12449     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12450     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12451     auto PtrVT = getPointerTy(MF.getDataLayout());
12452     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12453     Tys = DAG.getVTList(MVT::Other);
12454     SDValue Ops[] = {
12455       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12456     };
12457     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12458         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12459         MachineMemOperand::MOStore, SSFISize, SSFISize);
12460
12461     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12462                                     Ops, Op.getValueType(), MMO);
12463     Result = DAG.getLoad(
12464         Op.getValueType(), DL, Chain, StackSlot,
12465         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12466         false, false, false, 0);
12467   }
12468
12469   return Result;
12470 }
12471
12472 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12473 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12474                                                SelectionDAG &DAG) const {
12475   // This algorithm is not obvious. Here it is what we're trying to output:
12476   /*
12477      movq       %rax,  %xmm0
12478      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12479      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12480      #ifdef __SSE3__
12481        haddpd   %xmm0, %xmm0
12482      #else
12483        pshufd   $0x4e, %xmm0, %xmm1
12484        addpd    %xmm1, %xmm0
12485      #endif
12486   */
12487
12488   SDLoc dl(Op);
12489   LLVMContext *Context = DAG.getContext();
12490
12491   // Build some magic constants.
12492   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12493   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12494   auto PtrVT = getPointerTy(DAG.getDataLayout());
12495   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12496
12497   SmallVector<Constant*,2> CV1;
12498   CV1.push_back(
12499     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12500                                       APInt(64, 0x4330000000000000ULL))));
12501   CV1.push_back(
12502     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12503                                       APInt(64, 0x4530000000000000ULL))));
12504   Constant *C1 = ConstantVector::get(CV1);
12505   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12506
12507   // Load the 64-bit value into an XMM register.
12508   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12509                             Op.getOperand(0));
12510   SDValue CLod0 =
12511       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12512                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12513                   false, false, false, 16);
12514   SDValue Unpck1 =
12515       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12516
12517   SDValue CLod1 =
12518       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12519                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12520                   false, false, false, 16);
12521   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12522   // TODO: Are there any fast-math-flags to propagate here?
12523   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12524   SDValue Result;
12525
12526   if (Subtarget->hasSSE3()) {
12527     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12528     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12529   } else {
12530     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12531     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12532                                            S2F, 0x4E, DAG);
12533     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12534                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12535   }
12536
12537   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12538                      DAG.getIntPtrConstant(0, dl));
12539 }
12540
12541 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12542 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12543                                                SelectionDAG &DAG) const {
12544   SDLoc dl(Op);
12545   // FP constant to bias correct the final result.
12546   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12547                                    MVT::f64);
12548
12549   // Load the 32-bit value into an XMM register.
12550   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12551                              Op.getOperand(0));
12552
12553   // Zero out the upper parts of the register.
12554   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12555
12556   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12557                      DAG.getBitcast(MVT::v2f64, Load),
12558                      DAG.getIntPtrConstant(0, dl));
12559
12560   // Or the load with the bias.
12561   SDValue Or = DAG.getNode(
12562       ISD::OR, dl, MVT::v2i64,
12563       DAG.getBitcast(MVT::v2i64,
12564                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12565       DAG.getBitcast(MVT::v2i64,
12566                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12567   Or =
12568       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12569                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12570
12571   // Subtract the bias.
12572   // TODO: Are there any fast-math-flags to propagate here?
12573   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12574
12575   // Handle final rounding.
12576   EVT DestVT = Op.getValueType();
12577
12578   if (DestVT.bitsLT(MVT::f64))
12579     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12580                        DAG.getIntPtrConstant(0, dl));
12581   if (DestVT.bitsGT(MVT::f64))
12582     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12583
12584   // Handle final rounding.
12585   return Sub;
12586 }
12587
12588 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12589                                      const X86Subtarget &Subtarget) {
12590   // The algorithm is the following:
12591   // #ifdef __SSE4_1__
12592   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12593   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12594   //                                 (uint4) 0x53000000, 0xaa);
12595   // #else
12596   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12597   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12598   // #endif
12599   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12600   //     return (float4) lo + fhi;
12601
12602   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12603   // reassociate the two FADDs, and if we do that, the algorithm fails
12604   // spectacularly (PR24512).
12605   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12606   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12607   // there's also the MachineCombiner reassociations happening on Machine IR.
12608   if (DAG.getTarget().Options.UnsafeFPMath)
12609     return SDValue();
12610
12611   SDLoc DL(Op);
12612   SDValue V = Op->getOperand(0);
12613   EVT VecIntVT = V.getValueType();
12614   bool Is128 = VecIntVT == MVT::v4i32;
12615   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12616   // If we convert to something else than the supported type, e.g., to v4f64,
12617   // abort early.
12618   if (VecFloatVT != Op->getValueType(0))
12619     return SDValue();
12620
12621   unsigned NumElts = VecIntVT.getVectorNumElements();
12622   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12623          "Unsupported custom type");
12624   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12625
12626   // In the #idef/#else code, we have in common:
12627   // - The vector of constants:
12628   // -- 0x4b000000
12629   // -- 0x53000000
12630   // - A shift:
12631   // -- v >> 16
12632
12633   // Create the splat vector for 0x4b000000.
12634   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12635   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12636                            CstLow, CstLow, CstLow, CstLow};
12637   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12638                                   makeArrayRef(&CstLowArray[0], NumElts));
12639   // Create the splat vector for 0x53000000.
12640   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12641   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12642                             CstHigh, CstHigh, CstHigh, CstHigh};
12643   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12644                                    makeArrayRef(&CstHighArray[0], NumElts));
12645
12646   // Create the right shift.
12647   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12648   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12649                              CstShift, CstShift, CstShift, CstShift};
12650   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12651                                     makeArrayRef(&CstShiftArray[0], NumElts));
12652   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12653
12654   SDValue Low, High;
12655   if (Subtarget.hasSSE41()) {
12656     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12657     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12658     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12659     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12660     // Low will be bitcasted right away, so do not bother bitcasting back to its
12661     // original type.
12662     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12663                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12664     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12665     //                                 (uint4) 0x53000000, 0xaa);
12666     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12667     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12668     // High will be bitcasted right away, so do not bother bitcasting back to
12669     // its original type.
12670     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12671                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12672   } else {
12673     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12674     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12675                                      CstMask, CstMask, CstMask);
12676     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12677     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12678     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12679
12680     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12681     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12682   }
12683
12684   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12685   SDValue CstFAdd = DAG.getConstantFP(
12686       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12687   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12688                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12689   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12690                                    makeArrayRef(&CstFAddArray[0], NumElts));
12691
12692   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12693   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12694   // TODO: Are there any fast-math-flags to propagate here?
12695   SDValue FHigh =
12696       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12697   //     return (float4) lo + fhi;
12698   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12699   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12700 }
12701
12702 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12703                                                SelectionDAG &DAG) const {
12704   SDValue N0 = Op.getOperand(0);
12705   MVT SVT = N0.getSimpleValueType();
12706   SDLoc dl(Op);
12707
12708   switch (SVT.SimpleTy) {
12709   default:
12710     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12711   case MVT::v4i8:
12712   case MVT::v4i16:
12713   case MVT::v8i8:
12714   case MVT::v8i16: {
12715     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12716     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12717                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12718   }
12719   case MVT::v4i32:
12720   case MVT::v8i32:
12721     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12722   case MVT::v16i8:
12723   case MVT::v16i16:
12724     if (Subtarget->hasAVX512())
12725       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12726                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12727   }
12728   llvm_unreachable(nullptr);
12729 }
12730
12731 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12732                                            SelectionDAG &DAG) const {
12733   SDValue N0 = Op.getOperand(0);
12734   SDLoc dl(Op);
12735   auto PtrVT = getPointerTy(DAG.getDataLayout());
12736
12737   if (Op.getValueType().isVector())
12738     return lowerUINT_TO_FP_vec(Op, DAG);
12739
12740   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12741   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12742   // the optimization here.
12743   if (DAG.SignBitIsZero(N0))
12744     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12745
12746   MVT SrcVT = N0.getSimpleValueType();
12747   MVT DstVT = Op.getSimpleValueType();
12748
12749   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12750       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12751     // Conversions from unsigned i32 to f32/f64 are legal,
12752     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12753     return Op;
12754   }
12755
12756   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12757     return LowerUINT_TO_FP_i64(Op, DAG);
12758   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12759     return LowerUINT_TO_FP_i32(Op, DAG);
12760   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12761     return SDValue();
12762
12763   // Make a 64-bit buffer, and use it to build an FILD.
12764   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12765   if (SrcVT == MVT::i32) {
12766     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12767     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12768     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12769                                   StackSlot, MachinePointerInfo(),
12770                                   false, false, 0);
12771     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12772                                   OffsetSlot, MachinePointerInfo(),
12773                                   false, false, 0);
12774     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12775     return Fild;
12776   }
12777
12778   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12779   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12780                                StackSlot, MachinePointerInfo(),
12781                                false, false, 0);
12782   // For i64 source, we need to add the appropriate power of 2 if the input
12783   // was negative.  This is the same as the optimization in
12784   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12785   // we must be careful to do the computation in x87 extended precision, not
12786   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12787   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12788   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12789       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12790       MachineMemOperand::MOLoad, 8, 8);
12791
12792   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12793   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12794   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12795                                          MVT::i64, MMO);
12796
12797   APInt FF(32, 0x5F800000ULL);
12798
12799   // Check whether the sign bit is set.
12800   SDValue SignSet = DAG.getSetCC(
12801       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12802       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12803
12804   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12805   SDValue FudgePtr = DAG.getConstantPool(
12806       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12807
12808   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12809   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12810   SDValue Four = DAG.getIntPtrConstant(4, dl);
12811   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12812                                Zero, Four);
12813   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12814
12815   // Load the value out, extending it from f32 to f80.
12816   // FIXME: Avoid the extend by constructing the right constant pool?
12817   SDValue Fudge = DAG.getExtLoad(
12818       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12819       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12820       false, false, false, 4);
12821   // Extend everything to 80 bits to force it to be done on x87.
12822   // TODO: Are there any fast-math-flags to propagate here?
12823   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12824   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12825                      DAG.getIntPtrConstant(0, dl));
12826 }
12827
12828 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12829 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12830 // just return an <SDValue(), SDValue()> pair.
12831 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12832 // to i16, i32 or i64, and we lower it to a legal sequence.
12833 // If lowered to the final integer result we return a <result, SDValue()> pair.
12834 // Otherwise we lower it to a sequence ending with a FIST, return a
12835 // <FIST, StackSlot> pair, and the caller is responsible for loading
12836 // the final integer result from StackSlot.
12837 std::pair<SDValue,SDValue>
12838 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12839                                    bool IsSigned, bool IsReplace) const {
12840   SDLoc DL(Op);
12841
12842   EVT DstTy = Op.getValueType();
12843   EVT TheVT = Op.getOperand(0).getValueType();
12844   auto PtrVT = getPointerTy(DAG.getDataLayout());
12845
12846   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12847     // f16 must be promoted before using the lowering in this routine.
12848     // fp128 does not use this lowering.
12849     return std::make_pair(SDValue(), SDValue());
12850   }
12851
12852   // If using FIST to compute an unsigned i64, we'll need some fixup
12853   // to handle values above the maximum signed i64.  A FIST is always
12854   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12855   bool UnsignedFixup = !IsSigned &&
12856                        DstTy == MVT::i64 &&
12857                        (!Subtarget->is64Bit() ||
12858                         !isScalarFPTypeInSSEReg(TheVT));
12859
12860   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12861     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12862     // The low 32 bits of the fist result will have the correct uint32 result.
12863     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12864     DstTy = MVT::i64;
12865   }
12866
12867   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12868          DstTy.getSimpleVT() >= MVT::i16 &&
12869          "Unknown FP_TO_INT to lower!");
12870
12871   // These are really Legal.
12872   if (DstTy == MVT::i32 &&
12873       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12874     return std::make_pair(SDValue(), SDValue());
12875   if (Subtarget->is64Bit() &&
12876       DstTy == MVT::i64 &&
12877       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12878     return std::make_pair(SDValue(), SDValue());
12879
12880   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12881   // stack slot.
12882   MachineFunction &MF = DAG.getMachineFunction();
12883   unsigned MemSize = DstTy.getSizeInBits()/8;
12884   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12885   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12886
12887   unsigned Opc;
12888   switch (DstTy.getSimpleVT().SimpleTy) {
12889   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12890   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12891   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12892   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12893   }
12894
12895   SDValue Chain = DAG.getEntryNode();
12896   SDValue Value = Op.getOperand(0);
12897   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12898
12899   if (UnsignedFixup) {
12900     //
12901     // Conversion to unsigned i64 is implemented with a select,
12902     // depending on whether the source value fits in the range
12903     // of a signed i64.  Let Thresh be the FP equivalent of
12904     // 0x8000000000000000ULL.
12905     //
12906     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12907     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12908     //  Fist-to-mem64 FistSrc
12909     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12910     //  to XOR'ing the high 32 bits with Adjust.
12911     //
12912     // Being a power of 2, Thresh is exactly representable in all FP formats.
12913     // For X87 we'd like to use the smallest FP type for this constant, but
12914     // for DAG type consistency we have to match the FP operand type.
12915
12916     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12917     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12918     bool LosesInfo = false;
12919     if (TheVT == MVT::f64)
12920       // The rounding mode is irrelevant as the conversion should be exact.
12921       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12922                               &LosesInfo);
12923     else if (TheVT == MVT::f80)
12924       Status = Thresh.convert(APFloat::x87DoubleExtended,
12925                               APFloat::rmNearestTiesToEven, &LosesInfo);
12926
12927     assert(Status == APFloat::opOK && !LosesInfo &&
12928            "FP conversion should have been exact");
12929
12930     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12931
12932     SDValue Cmp = DAG.getSetCC(DL,
12933                                getSetCCResultType(DAG.getDataLayout(),
12934                                                   *DAG.getContext(), TheVT),
12935                                Value, ThreshVal, ISD::SETLT);
12936     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12937                            DAG.getConstant(0, DL, MVT::i32),
12938                            DAG.getConstant(0x80000000, DL, MVT::i32));
12939     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12940     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12941                                               *DAG.getContext(), TheVT),
12942                        Value, ThreshVal, ISD::SETLT);
12943     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12944   }
12945
12946   // FIXME This causes a redundant load/store if the SSE-class value is already
12947   // in memory, such as if it is on the callstack.
12948   if (isScalarFPTypeInSSEReg(TheVT)) {
12949     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12950     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12951                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12952                          false, 0);
12953     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12954     SDValue Ops[] = {
12955       Chain, StackSlot, DAG.getValueType(TheVT)
12956     };
12957
12958     MachineMemOperand *MMO =
12959         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12960                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12961     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12962     Chain = Value.getValue(1);
12963     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12964     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12965   }
12966
12967   MachineMemOperand *MMO =
12968       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12969                               MachineMemOperand::MOStore, MemSize, MemSize);
12970
12971   if (UnsignedFixup) {
12972
12973     // Insert the FIST, load its result as two i32's,
12974     // and XOR the high i32 with Adjust.
12975
12976     SDValue FistOps[] = { Chain, Value, StackSlot };
12977     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12978                                            FistOps, DstTy, MMO);
12979
12980     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12981                                 MachinePointerInfo(),
12982                                 false, false, false, 0);
12983     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12984                                    DAG.getConstant(4, DL, PtrVT));
12985
12986     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12987                                  MachinePointerInfo(),
12988                                  false, false, false, 0);
12989     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12990
12991     if (Subtarget->is64Bit()) {
12992       // Join High32 and Low32 into a 64-bit result.
12993       // (High32 << 32) | Low32
12994       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12995       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12996       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12997                            DAG.getConstant(32, DL, MVT::i8));
12998       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12999       return std::make_pair(Result, SDValue());
13000     }
13001
13002     SDValue ResultOps[] = { Low32, High32 };
13003
13004     SDValue pair = IsReplace
13005       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13006       : DAG.getMergeValues(ResultOps, DL);
13007     return std::make_pair(pair, SDValue());
13008   } else {
13009     // Build the FP_TO_INT*_IN_MEM
13010     SDValue Ops[] = { Chain, Value, StackSlot };
13011     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13012                                            Ops, DstTy, MMO);
13013     return std::make_pair(FIST, StackSlot);
13014   }
13015 }
13016
13017 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13018                               const X86Subtarget *Subtarget) {
13019   MVT VT = Op->getSimpleValueType(0);
13020   SDValue In = Op->getOperand(0);
13021   MVT InVT = In.getSimpleValueType();
13022   SDLoc dl(Op);
13023
13024   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
13025     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13026
13027   // Optimize vectors in AVX mode:
13028   //
13029   //   v8i16 -> v8i32
13030   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13031   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13032   //   Concat upper and lower parts.
13033   //
13034   //   v4i32 -> v4i64
13035   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13036   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13037   //   Concat upper and lower parts.
13038   //
13039
13040   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13041       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13042       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13043     return SDValue();
13044
13045   if (Subtarget->hasInt256())
13046     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13047
13048   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13049   SDValue Undef = DAG.getUNDEF(InVT);
13050   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13051   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13052   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13053
13054   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13055                              VT.getVectorNumElements()/2);
13056
13057   OpLo = DAG.getBitcast(HVT, OpLo);
13058   OpHi = DAG.getBitcast(HVT, OpHi);
13059
13060   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13061 }
13062
13063 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13064                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13065   MVT VT = Op->getSimpleValueType(0);
13066   SDValue In = Op->getOperand(0);
13067   MVT InVT = In.getSimpleValueType();
13068   SDLoc DL(Op);
13069   unsigned int NumElts = VT.getVectorNumElements();
13070   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13071     return SDValue();
13072
13073   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13074     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13075
13076   assert(InVT.getVectorElementType() == MVT::i1);
13077   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13078   SDValue One =
13079    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13080   SDValue Zero =
13081    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13082
13083   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13084   if (VT.is512BitVector())
13085     return V;
13086   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13087 }
13088
13089 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13090                                SelectionDAG &DAG) {
13091   if (Subtarget->hasFp256())
13092     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13093       return Res;
13094
13095   return SDValue();
13096 }
13097
13098 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13099                                 SelectionDAG &DAG) {
13100   SDLoc DL(Op);
13101   MVT VT = Op.getSimpleValueType();
13102   SDValue In = Op.getOperand(0);
13103   MVT SVT = In.getSimpleValueType();
13104
13105   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13106     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13107
13108   if (Subtarget->hasFp256())
13109     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13110       return Res;
13111
13112   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13113          VT.getVectorNumElements() != SVT.getVectorNumElements());
13114   return SDValue();
13115 }
13116
13117 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13118   SDLoc DL(Op);
13119   MVT VT = Op.getSimpleValueType();
13120   SDValue In = Op.getOperand(0);
13121   MVT InVT = In.getSimpleValueType();
13122
13123   if (VT == MVT::i1) {
13124     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13125            "Invalid scalar TRUNCATE operation");
13126     if (InVT.getSizeInBits() >= 32)
13127       return SDValue();
13128     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13129     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13130   }
13131   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13132          "Invalid TRUNCATE operation");
13133
13134   // move vector to mask - truncate solution for SKX
13135   if (VT.getVectorElementType() == MVT::i1) {
13136     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13137         Subtarget->hasBWI())
13138       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13139     if ((InVT.is256BitVector() || InVT.is128BitVector())
13140         && InVT.getScalarSizeInBits() <= 16 &&
13141         Subtarget->hasBWI() && Subtarget->hasVLX())
13142       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13143     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13144         Subtarget->hasDQI())
13145       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13146     if ((InVT.is256BitVector() || InVT.is128BitVector())
13147         && InVT.getScalarSizeInBits() >= 32 &&
13148         Subtarget->hasDQI() && Subtarget->hasVLX())
13149       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13150   }
13151
13152   if (VT.getVectorElementType() == MVT::i1) {
13153     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13154     unsigned NumElts = InVT.getVectorNumElements();
13155     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13156     if (InVT.getSizeInBits() < 512) {
13157       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13158       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13159       InVT = ExtVT;
13160     }
13161
13162     SDValue OneV =
13163      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13164     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13165     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13166   }
13167
13168   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13169   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13170       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13171     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13172
13173   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13174     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13175     if (Subtarget->hasInt256()) {
13176       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13177       In = DAG.getBitcast(MVT::v8i32, In);
13178       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13179                                 ShufMask);
13180       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13181                          DAG.getIntPtrConstant(0, DL));
13182     }
13183
13184     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13185                                DAG.getIntPtrConstant(0, DL));
13186     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13187                                DAG.getIntPtrConstant(2, DL));
13188     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13189     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13190     static const int ShufMask[] = {0, 2, 4, 6};
13191     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13192   }
13193
13194   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13195     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13196     if (Subtarget->hasInt256()) {
13197       In = DAG.getBitcast(MVT::v32i8, In);
13198
13199       SmallVector<SDValue,32> pshufbMask;
13200       for (unsigned i = 0; i < 2; ++i) {
13201         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13202         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13203         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13204         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13205         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13206         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13207         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13208         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13209         for (unsigned j = 0; j < 8; ++j)
13210           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13211       }
13212       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13213       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13214       In = DAG.getBitcast(MVT::v4i64, In);
13215
13216       static const int ShufMask[] = {0,  2,  -1,  -1};
13217       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13218                                 &ShufMask[0]);
13219       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13220                        DAG.getIntPtrConstant(0, DL));
13221       return DAG.getBitcast(VT, In);
13222     }
13223
13224     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13225                                DAG.getIntPtrConstant(0, DL));
13226
13227     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13228                                DAG.getIntPtrConstant(4, DL));
13229
13230     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13231     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13232
13233     // The PSHUFB mask:
13234     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13235                                    -1, -1, -1, -1, -1, -1, -1, -1};
13236
13237     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13238     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13239     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13240
13241     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13242     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13243
13244     // The MOVLHPS Mask:
13245     static const int ShufMask2[] = {0, 1, 4, 5};
13246     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13247     return DAG.getBitcast(MVT::v8i16, res);
13248   }
13249
13250   // Handle truncation of V256 to V128 using shuffles.
13251   if (!VT.is128BitVector() || !InVT.is256BitVector())
13252     return SDValue();
13253
13254   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13255
13256   unsigned NumElems = VT.getVectorNumElements();
13257   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13258
13259   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13260   // Prepare truncation shuffle mask
13261   for (unsigned i = 0; i != NumElems; ++i)
13262     MaskVec[i] = i * 2;
13263   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13264                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13265   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13266                      DAG.getIntPtrConstant(0, DL));
13267 }
13268
13269 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13270                                            SelectionDAG &DAG) const {
13271   assert(!Op.getSimpleValueType().isVector());
13272
13273   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13274     /*IsSigned=*/ true, /*IsReplace=*/ false);
13275   SDValue FIST = Vals.first, StackSlot = Vals.second;
13276   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13277   if (!FIST.getNode())
13278     return Op;
13279
13280   if (StackSlot.getNode())
13281     // Load the result.
13282     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13283                        FIST, StackSlot, MachinePointerInfo(),
13284                        false, false, false, 0);
13285
13286   // The node is the result.
13287   return FIST;
13288 }
13289
13290 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13291                                            SelectionDAG &DAG) const {
13292   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13293     /*IsSigned=*/ false, /*IsReplace=*/ false);
13294   SDValue FIST = Vals.first, StackSlot = Vals.second;
13295   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13296   if (!FIST.getNode())
13297     return Op;
13298
13299   if (StackSlot.getNode())
13300     // Load the result.
13301     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13302                        FIST, StackSlot, MachinePointerInfo(),
13303                        false, false, false, 0);
13304
13305   // The node is the result.
13306   return FIST;
13307 }
13308
13309 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13310   SDLoc DL(Op);
13311   MVT VT = Op.getSimpleValueType();
13312   SDValue In = Op.getOperand(0);
13313   MVT SVT = In.getSimpleValueType();
13314
13315   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13316
13317   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13318                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13319                                  In, DAG.getUNDEF(SVT)));
13320 }
13321
13322 /// The only differences between FABS and FNEG are the mask and the logic op.
13323 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13324 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13325   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13326          "Wrong opcode for lowering FABS or FNEG.");
13327
13328   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13329
13330   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13331   // into an FNABS. We'll lower the FABS after that if it is still in use.
13332   if (IsFABS)
13333     for (SDNode *User : Op->uses())
13334       if (User->getOpcode() == ISD::FNEG)
13335         return Op;
13336
13337   SDLoc dl(Op);
13338   MVT VT = Op.getSimpleValueType();
13339
13340   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13341   // decide if we should generate a 16-byte constant mask when we only need 4 or
13342   // 8 bytes for the scalar case.
13343
13344   MVT LogicVT;
13345   MVT EltVT;
13346   unsigned NumElts;
13347
13348   if (VT.isVector()) {
13349     LogicVT = VT;
13350     EltVT = VT.getVectorElementType();
13351     NumElts = VT.getVectorNumElements();
13352   } else {
13353     // There are no scalar bitwise logical SSE/AVX instructions, so we
13354     // generate a 16-byte vector constant and logic op even for the scalar case.
13355     // Using a 16-byte mask allows folding the load of the mask with
13356     // the logic op, so it can save (~4 bytes) on code size.
13357     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13358     EltVT = VT;
13359     NumElts = (VT == MVT::f64) ? 2 : 4;
13360   }
13361
13362   unsigned EltBits = EltVT.getSizeInBits();
13363   LLVMContext *Context = DAG.getContext();
13364   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13365   APInt MaskElt =
13366     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13367   Constant *C = ConstantInt::get(*Context, MaskElt);
13368   C = ConstantVector::getSplat(NumElts, C);
13369   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13370   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13371   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13372   SDValue Mask =
13373       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13374                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13375                   false, false, false, Alignment);
13376
13377   SDValue Op0 = Op.getOperand(0);
13378   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13379   unsigned LogicOp =
13380     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13381   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13382
13383   if (VT.isVector())
13384     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13385
13386   // For the scalar case extend to a 128-bit vector, perform the logic op,
13387   // and extract the scalar result back out.
13388   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13389   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13390   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13391                      DAG.getIntPtrConstant(0, dl));
13392 }
13393
13394 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13395   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13396   LLVMContext *Context = DAG.getContext();
13397   SDValue Op0 = Op.getOperand(0);
13398   SDValue Op1 = Op.getOperand(1);
13399   SDLoc dl(Op);
13400   MVT VT = Op.getSimpleValueType();
13401   MVT SrcVT = Op1.getSimpleValueType();
13402
13403   // If second operand is smaller, extend it first.
13404   if (SrcVT.bitsLT(VT)) {
13405     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13406     SrcVT = VT;
13407   }
13408   // And if it is bigger, shrink it first.
13409   if (SrcVT.bitsGT(VT)) {
13410     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13411     SrcVT = VT;
13412   }
13413
13414   // At this point the operands and the result should have the same
13415   // type, and that won't be f80 since that is not custom lowered.
13416
13417   const fltSemantics &Sem =
13418       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13419   const unsigned SizeInBits = VT.getSizeInBits();
13420
13421   SmallVector<Constant *, 4> CV(
13422       VT == MVT::f64 ? 2 : 4,
13423       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13424
13425   // First, clear all bits but the sign bit from the second operand (sign).
13426   CV[0] = ConstantFP::get(*Context,
13427                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13428   Constant *C = ConstantVector::get(CV);
13429   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13430   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13431
13432   // Perform all logic operations as 16-byte vectors because there are no
13433   // scalar FP logic instructions in SSE. This allows load folding of the
13434   // constants into the logic instructions.
13435   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13436   SDValue Mask1 =
13437       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13438                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13439                   false, false, false, 16);
13440   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13441   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13442
13443   // Next, clear the sign bit from the first operand (magnitude).
13444   // If it's a constant, we can clear it here.
13445   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13446     APFloat APF = Op0CN->getValueAPF();
13447     // If the magnitude is a positive zero, the sign bit alone is enough.
13448     if (APF.isPosZero())
13449       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13450                          DAG.getIntPtrConstant(0, dl));
13451     APF.clearSign();
13452     CV[0] = ConstantFP::get(*Context, APF);
13453   } else {
13454     CV[0] = ConstantFP::get(
13455         *Context,
13456         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13457   }
13458   C = ConstantVector::get(CV);
13459   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13460   SDValue Val =
13461       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13462                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13463                   false, false, false, 16);
13464   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13465   if (!isa<ConstantFPSDNode>(Op0)) {
13466     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13467     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13468   }
13469   // OR the magnitude value with the sign bit.
13470   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13471   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13472                      DAG.getIntPtrConstant(0, dl));
13473 }
13474
13475 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13476   SDValue N0 = Op.getOperand(0);
13477   SDLoc dl(Op);
13478   MVT VT = Op.getSimpleValueType();
13479
13480   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13481   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13482                                   DAG.getConstant(1, dl, VT));
13483   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13484 }
13485
13486 // Check whether an OR'd tree is PTEST-able.
13487 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13488                                       SelectionDAG &DAG) {
13489   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13490
13491   if (!Subtarget->hasSSE41())
13492     return SDValue();
13493
13494   if (!Op->hasOneUse())
13495     return SDValue();
13496
13497   SDNode *N = Op.getNode();
13498   SDLoc DL(N);
13499
13500   SmallVector<SDValue, 8> Opnds;
13501   DenseMap<SDValue, unsigned> VecInMap;
13502   SmallVector<SDValue, 8> VecIns;
13503   EVT VT = MVT::Other;
13504
13505   // Recognize a special case where a vector is casted into wide integer to
13506   // test all 0s.
13507   Opnds.push_back(N->getOperand(0));
13508   Opnds.push_back(N->getOperand(1));
13509
13510   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13511     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13512     // BFS traverse all OR'd operands.
13513     if (I->getOpcode() == ISD::OR) {
13514       Opnds.push_back(I->getOperand(0));
13515       Opnds.push_back(I->getOperand(1));
13516       // Re-evaluate the number of nodes to be traversed.
13517       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13518       continue;
13519     }
13520
13521     // Quit if a non-EXTRACT_VECTOR_ELT
13522     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13523       return SDValue();
13524
13525     // Quit if without a constant index.
13526     SDValue Idx = I->getOperand(1);
13527     if (!isa<ConstantSDNode>(Idx))
13528       return SDValue();
13529
13530     SDValue ExtractedFromVec = I->getOperand(0);
13531     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13532     if (M == VecInMap.end()) {
13533       VT = ExtractedFromVec.getValueType();
13534       // Quit if not 128/256-bit vector.
13535       if (!VT.is128BitVector() && !VT.is256BitVector())
13536         return SDValue();
13537       // Quit if not the same type.
13538       if (VecInMap.begin() != VecInMap.end() &&
13539           VT != VecInMap.begin()->first.getValueType())
13540         return SDValue();
13541       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13542       VecIns.push_back(ExtractedFromVec);
13543     }
13544     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13545   }
13546
13547   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13548          "Not extracted from 128-/256-bit vector.");
13549
13550   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13551
13552   for (DenseMap<SDValue, unsigned>::const_iterator
13553         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13554     // Quit if not all elements are used.
13555     if (I->second != FullMask)
13556       return SDValue();
13557   }
13558
13559   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13560
13561   // Cast all vectors into TestVT for PTEST.
13562   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13563     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13564
13565   // If more than one full vectors are evaluated, OR them first before PTEST.
13566   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13567     // Each iteration will OR 2 nodes and append the result until there is only
13568     // 1 node left, i.e. the final OR'd value of all vectors.
13569     SDValue LHS = VecIns[Slot];
13570     SDValue RHS = VecIns[Slot + 1];
13571     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13572   }
13573
13574   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13575                      VecIns.back(), VecIns.back());
13576 }
13577
13578 /// \brief return true if \c Op has a use that doesn't just read flags.
13579 static bool hasNonFlagsUse(SDValue Op) {
13580   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13581        ++UI) {
13582     SDNode *User = *UI;
13583     unsigned UOpNo = UI.getOperandNo();
13584     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13585       // Look pass truncate.
13586       UOpNo = User->use_begin().getOperandNo();
13587       User = *User->use_begin();
13588     }
13589
13590     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13591         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13592       return true;
13593   }
13594   return false;
13595 }
13596
13597 /// Emit nodes that will be selected as "test Op0,Op0", or something
13598 /// equivalent.
13599 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13600                                     SelectionDAG &DAG) const {
13601   if (Op.getValueType() == MVT::i1) {
13602     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13603     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13604                        DAG.getConstant(0, dl, MVT::i8));
13605   }
13606   // CF and OF aren't always set the way we want. Determine which
13607   // of these we need.
13608   bool NeedCF = false;
13609   bool NeedOF = false;
13610   switch (X86CC) {
13611   default: break;
13612   case X86::COND_A: case X86::COND_AE:
13613   case X86::COND_B: case X86::COND_BE:
13614     NeedCF = true;
13615     break;
13616   case X86::COND_G: case X86::COND_GE:
13617   case X86::COND_L: case X86::COND_LE:
13618   case X86::COND_O: case X86::COND_NO: {
13619     // Check if we really need to set the
13620     // Overflow flag. If NoSignedWrap is present
13621     // that is not actually needed.
13622     switch (Op->getOpcode()) {
13623     case ISD::ADD:
13624     case ISD::SUB:
13625     case ISD::MUL:
13626     case ISD::SHL: {
13627       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13628       if (BinNode->Flags.hasNoSignedWrap())
13629         break;
13630     }
13631     default:
13632       NeedOF = true;
13633       break;
13634     }
13635     break;
13636   }
13637   }
13638   // See if we can use the EFLAGS value from the operand instead of
13639   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13640   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13641   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13642     // Emit a CMP with 0, which is the TEST pattern.
13643     //if (Op.getValueType() == MVT::i1)
13644     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13645     //                     DAG.getConstant(0, MVT::i1));
13646     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13647                        DAG.getConstant(0, dl, Op.getValueType()));
13648   }
13649   unsigned Opcode = 0;
13650   unsigned NumOperands = 0;
13651
13652   // Truncate operations may prevent the merge of the SETCC instruction
13653   // and the arithmetic instruction before it. Attempt to truncate the operands
13654   // of the arithmetic instruction and use a reduced bit-width instruction.
13655   bool NeedTruncation = false;
13656   SDValue ArithOp = Op;
13657   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13658     SDValue Arith = Op->getOperand(0);
13659     // Both the trunc and the arithmetic op need to have one user each.
13660     if (Arith->hasOneUse())
13661       switch (Arith.getOpcode()) {
13662         default: break;
13663         case ISD::ADD:
13664         case ISD::SUB:
13665         case ISD::AND:
13666         case ISD::OR:
13667         case ISD::XOR: {
13668           NeedTruncation = true;
13669           ArithOp = Arith;
13670         }
13671       }
13672   }
13673
13674   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13675   // which may be the result of a CAST.  We use the variable 'Op', which is the
13676   // non-casted variable when we check for possible users.
13677   switch (ArithOp.getOpcode()) {
13678   case ISD::ADD:
13679     // Due to an isel shortcoming, be conservative if this add is likely to be
13680     // selected as part of a load-modify-store instruction. When the root node
13681     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13682     // uses of other nodes in the match, such as the ADD in this case. This
13683     // leads to the ADD being left around and reselected, with the result being
13684     // two adds in the output.  Alas, even if none our users are stores, that
13685     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13686     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13687     // climbing the DAG back to the root, and it doesn't seem to be worth the
13688     // effort.
13689     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13690          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13691       if (UI->getOpcode() != ISD::CopyToReg &&
13692           UI->getOpcode() != ISD::SETCC &&
13693           UI->getOpcode() != ISD::STORE)
13694         goto default_case;
13695
13696     if (ConstantSDNode *C =
13697         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13698       // An add of one will be selected as an INC.
13699       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13700         Opcode = X86ISD::INC;
13701         NumOperands = 1;
13702         break;
13703       }
13704
13705       // An add of negative one (subtract of one) will be selected as a DEC.
13706       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13707         Opcode = X86ISD::DEC;
13708         NumOperands = 1;
13709         break;
13710       }
13711     }
13712
13713     // Otherwise use a regular EFLAGS-setting add.
13714     Opcode = X86ISD::ADD;
13715     NumOperands = 2;
13716     break;
13717   case ISD::SHL:
13718   case ISD::SRL:
13719     // If we have a constant logical shift that's only used in a comparison
13720     // against zero turn it into an equivalent AND. This allows turning it into
13721     // a TEST instruction later.
13722     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13723         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13724       EVT VT = Op.getValueType();
13725       unsigned BitWidth = VT.getSizeInBits();
13726       unsigned ShAmt = Op->getConstantOperandVal(1);
13727       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13728         break;
13729       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13730                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13731                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13732       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13733         break;
13734       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13735                                 DAG.getConstant(Mask, dl, VT));
13736       DAG.ReplaceAllUsesWith(Op, New);
13737       Op = New;
13738     }
13739     break;
13740
13741   case ISD::AND:
13742     // If the primary and result isn't used, don't bother using X86ISD::AND,
13743     // because a TEST instruction will be better.
13744     if (!hasNonFlagsUse(Op))
13745       break;
13746     // FALL THROUGH
13747   case ISD::SUB:
13748   case ISD::OR:
13749   case ISD::XOR:
13750     // Due to the ISEL shortcoming noted above, be conservative if this op is
13751     // likely to be selected as part of a load-modify-store instruction.
13752     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13753            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13754       if (UI->getOpcode() == ISD::STORE)
13755         goto default_case;
13756
13757     // Otherwise use a regular EFLAGS-setting instruction.
13758     switch (ArithOp.getOpcode()) {
13759     default: llvm_unreachable("unexpected operator!");
13760     case ISD::SUB: Opcode = X86ISD::SUB; break;
13761     case ISD::XOR: Opcode = X86ISD::XOR; break;
13762     case ISD::AND: Opcode = X86ISD::AND; break;
13763     case ISD::OR: {
13764       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13765         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13766         if (EFLAGS.getNode())
13767           return EFLAGS;
13768       }
13769       Opcode = X86ISD::OR;
13770       break;
13771     }
13772     }
13773
13774     NumOperands = 2;
13775     break;
13776   case X86ISD::ADD:
13777   case X86ISD::SUB:
13778   case X86ISD::INC:
13779   case X86ISD::DEC:
13780   case X86ISD::OR:
13781   case X86ISD::XOR:
13782   case X86ISD::AND:
13783     return SDValue(Op.getNode(), 1);
13784   default:
13785   default_case:
13786     break;
13787   }
13788
13789   // If we found that truncation is beneficial, perform the truncation and
13790   // update 'Op'.
13791   if (NeedTruncation) {
13792     EVT VT = Op.getValueType();
13793     SDValue WideVal = Op->getOperand(0);
13794     EVT WideVT = WideVal.getValueType();
13795     unsigned ConvertedOp = 0;
13796     // Use a target machine opcode to prevent further DAGCombine
13797     // optimizations that may separate the arithmetic operations
13798     // from the setcc node.
13799     switch (WideVal.getOpcode()) {
13800       default: break;
13801       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13802       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13803       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13804       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13805       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13806     }
13807
13808     if (ConvertedOp) {
13809       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13810       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13811         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13812         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13813         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13814       }
13815     }
13816   }
13817
13818   if (Opcode == 0)
13819     // Emit a CMP with 0, which is the TEST pattern.
13820     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13821                        DAG.getConstant(0, dl, Op.getValueType()));
13822
13823   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13824   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13825
13826   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13827   DAG.ReplaceAllUsesWith(Op, New);
13828   return SDValue(New.getNode(), 1);
13829 }
13830
13831 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13832 /// equivalent.
13833 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13834                                    SDLoc dl, SelectionDAG &DAG) const {
13835   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13836     if (C->getAPIntValue() == 0)
13837       return EmitTest(Op0, X86CC, dl, DAG);
13838
13839      if (Op0.getValueType() == MVT::i1)
13840        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13841   }
13842
13843   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13844        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13845     // Do the comparison at i32 if it's smaller, besides the Atom case.
13846     // This avoids subregister aliasing issues. Keep the smaller reference
13847     // if we're optimizing for size, however, as that'll allow better folding
13848     // of memory operations.
13849     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13850         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13851         !Subtarget->isAtom()) {
13852       unsigned ExtendOp =
13853           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13854       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13855       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13856     }
13857     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13858     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13859     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13860                               Op0, Op1);
13861     return SDValue(Sub.getNode(), 1);
13862   }
13863   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13864 }
13865
13866 /// Convert a comparison if required by the subtarget.
13867 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13868                                                  SelectionDAG &DAG) const {
13869   // If the subtarget does not support the FUCOMI instruction, floating-point
13870   // comparisons have to be converted.
13871   if (Subtarget->hasCMov() ||
13872       Cmp.getOpcode() != X86ISD::CMP ||
13873       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13874       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13875     return Cmp;
13876
13877   // The instruction selector will select an FUCOM instruction instead of
13878   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13879   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13880   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13881   SDLoc dl(Cmp);
13882   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13883   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13884   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13885                             DAG.getConstant(8, dl, MVT::i8));
13886   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13887   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13888 }
13889
13890 /// The minimum architected relative accuracy is 2^-12. We need one
13891 /// Newton-Raphson step to have a good float result (24 bits of precision).
13892 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13893                                             DAGCombinerInfo &DCI,
13894                                             unsigned &RefinementSteps,
13895                                             bool &UseOneConstNR) const {
13896   EVT VT = Op.getValueType();
13897   const char *RecipOp;
13898
13899   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13900   // TODO: Add support for AVX512 (v16f32).
13901   // It is likely not profitable to do this for f64 because a double-precision
13902   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13903   // instructions: convert to single, rsqrtss, convert back to double, refine
13904   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13905   // along with FMA, this could be a throughput win.
13906   if (VT == MVT::f32 && Subtarget->hasSSE1())
13907     RecipOp = "sqrtf";
13908   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13909            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13910     RecipOp = "vec-sqrtf";
13911   else
13912     return SDValue();
13913
13914   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13915   if (!Recips.isEnabled(RecipOp))
13916     return SDValue();
13917
13918   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13919   UseOneConstNR = false;
13920   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13921 }
13922
13923 /// The minimum architected relative accuracy is 2^-12. We need one
13924 /// Newton-Raphson step to have a good float result (24 bits of precision).
13925 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13926                                             DAGCombinerInfo &DCI,
13927                                             unsigned &RefinementSteps) const {
13928   EVT VT = Op.getValueType();
13929   const char *RecipOp;
13930
13931   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13932   // TODO: Add support for AVX512 (v16f32).
13933   // It is likely not profitable to do this for f64 because a double-precision
13934   // reciprocal estimate with refinement on x86 prior to FMA requires
13935   // 15 instructions: convert to single, rcpss, convert back to double, refine
13936   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13937   // along with FMA, this could be a throughput win.
13938   if (VT == MVT::f32 && Subtarget->hasSSE1())
13939     RecipOp = "divf";
13940   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13941            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13942     RecipOp = "vec-divf";
13943   else
13944     return SDValue();
13945
13946   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13947   if (!Recips.isEnabled(RecipOp))
13948     return SDValue();
13949
13950   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13951   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13952 }
13953
13954 /// If we have at least two divisions that use the same divisor, convert to
13955 /// multplication by a reciprocal. This may need to be adjusted for a given
13956 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13957 /// This is because we still need one division to calculate the reciprocal and
13958 /// then we need two multiplies by that reciprocal as replacements for the
13959 /// original divisions.
13960 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13961   return 2;
13962 }
13963
13964 static bool isAllOnes(SDValue V) {
13965   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13966   return C && C->isAllOnesValue();
13967 }
13968
13969 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13970 /// if it's possible.
13971 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13972                                      SDLoc dl, SelectionDAG &DAG) const {
13973   SDValue Op0 = And.getOperand(0);
13974   SDValue Op1 = And.getOperand(1);
13975   if (Op0.getOpcode() == ISD::TRUNCATE)
13976     Op0 = Op0.getOperand(0);
13977   if (Op1.getOpcode() == ISD::TRUNCATE)
13978     Op1 = Op1.getOperand(0);
13979
13980   SDValue LHS, RHS;
13981   if (Op1.getOpcode() == ISD::SHL)
13982     std::swap(Op0, Op1);
13983   if (Op0.getOpcode() == ISD::SHL) {
13984     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13985       if (And00C->getZExtValue() == 1) {
13986         // If we looked past a truncate, check that it's only truncating away
13987         // known zeros.
13988         unsigned BitWidth = Op0.getValueSizeInBits();
13989         unsigned AndBitWidth = And.getValueSizeInBits();
13990         if (BitWidth > AndBitWidth) {
13991           APInt Zeros, Ones;
13992           DAG.computeKnownBits(Op0, Zeros, Ones);
13993           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13994             return SDValue();
13995         }
13996         LHS = Op1;
13997         RHS = Op0.getOperand(1);
13998       }
13999   } else if (Op1.getOpcode() == ISD::Constant) {
14000     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14001     uint64_t AndRHSVal = AndRHS->getZExtValue();
14002     SDValue AndLHS = Op0;
14003
14004     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14005       LHS = AndLHS.getOperand(0);
14006       RHS = AndLHS.getOperand(1);
14007     }
14008
14009     // Use BT if the immediate can't be encoded in a TEST instruction.
14010     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14011       LHS = AndLHS;
14012       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14013     }
14014   }
14015
14016   if (LHS.getNode()) {
14017     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14018     // instruction.  Since the shift amount is in-range-or-undefined, we know
14019     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14020     // the encoding for the i16 version is larger than the i32 version.
14021     // Also promote i16 to i32 for performance / code size reason.
14022     if (LHS.getValueType() == MVT::i8 ||
14023         LHS.getValueType() == MVT::i16)
14024       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14025
14026     // If the operand types disagree, extend the shift amount to match.  Since
14027     // BT ignores high bits (like shifts) we can use anyextend.
14028     if (LHS.getValueType() != RHS.getValueType())
14029       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14030
14031     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14032     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14033     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14034                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14035   }
14036
14037   return SDValue();
14038 }
14039
14040 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14041 /// mask CMPs.
14042 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14043                               SDValue &Op1) {
14044   unsigned SSECC;
14045   bool Swap = false;
14046
14047   // SSE Condition code mapping:
14048   //  0 - EQ
14049   //  1 - LT
14050   //  2 - LE
14051   //  3 - UNORD
14052   //  4 - NEQ
14053   //  5 - NLT
14054   //  6 - NLE
14055   //  7 - ORD
14056   switch (SetCCOpcode) {
14057   default: llvm_unreachable("Unexpected SETCC condition");
14058   case ISD::SETOEQ:
14059   case ISD::SETEQ:  SSECC = 0; break;
14060   case ISD::SETOGT:
14061   case ISD::SETGT:  Swap = true; // Fallthrough
14062   case ISD::SETLT:
14063   case ISD::SETOLT: SSECC = 1; break;
14064   case ISD::SETOGE:
14065   case ISD::SETGE:  Swap = true; // Fallthrough
14066   case ISD::SETLE:
14067   case ISD::SETOLE: SSECC = 2; break;
14068   case ISD::SETUO:  SSECC = 3; break;
14069   case ISD::SETUNE:
14070   case ISD::SETNE:  SSECC = 4; break;
14071   case ISD::SETULE: Swap = true; // Fallthrough
14072   case ISD::SETUGE: SSECC = 5; break;
14073   case ISD::SETULT: Swap = true; // Fallthrough
14074   case ISD::SETUGT: SSECC = 6; break;
14075   case ISD::SETO:   SSECC = 7; break;
14076   case ISD::SETUEQ:
14077   case ISD::SETONE: SSECC = 8; break;
14078   }
14079   if (Swap)
14080     std::swap(Op0, Op1);
14081
14082   return SSECC;
14083 }
14084
14085 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14086 // ones, and then concatenate the result back.
14087 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14088   MVT VT = Op.getSimpleValueType();
14089
14090   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14091          "Unsupported value type for operation");
14092
14093   unsigned NumElems = VT.getVectorNumElements();
14094   SDLoc dl(Op);
14095   SDValue CC = Op.getOperand(2);
14096
14097   // Extract the LHS vectors
14098   SDValue LHS = Op.getOperand(0);
14099   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14100   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14101
14102   // Extract the RHS vectors
14103   SDValue RHS = Op.getOperand(1);
14104   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14105   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14106
14107   // Issue the operation on the smaller types and concatenate the result back
14108   MVT EltVT = VT.getVectorElementType();
14109   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14110   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14111                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14112                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14113 }
14114
14115 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14116   SDValue Op0 = Op.getOperand(0);
14117   SDValue Op1 = Op.getOperand(1);
14118   SDValue CC = Op.getOperand(2);
14119   MVT VT = Op.getSimpleValueType();
14120   SDLoc dl(Op);
14121
14122   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14123          "Unexpected type for boolean compare operation");
14124   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14125   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14126                                DAG.getConstant(-1, dl, VT));
14127   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14128                                DAG.getConstant(-1, dl, VT));
14129   switch (SetCCOpcode) {
14130   default: llvm_unreachable("Unexpected SETCC condition");
14131   case ISD::SETEQ:
14132     // (x == y) -> ~(x ^ y)
14133     return DAG.getNode(ISD::XOR, dl, VT,
14134                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14135                        DAG.getConstant(-1, dl, VT));
14136   case ISD::SETNE:
14137     // (x != y) -> (x ^ y)
14138     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14139   case ISD::SETUGT:
14140   case ISD::SETGT:
14141     // (x > y) -> (x & ~y)
14142     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14143   case ISD::SETULT:
14144   case ISD::SETLT:
14145     // (x < y) -> (~x & y)
14146     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14147   case ISD::SETULE:
14148   case ISD::SETLE:
14149     // (x <= y) -> (~x | y)
14150     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14151   case ISD::SETUGE:
14152   case ISD::SETGE:
14153     // (x >=y) -> (x | ~y)
14154     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14155   }
14156 }
14157
14158 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14159                                      const X86Subtarget *Subtarget) {
14160   SDValue Op0 = Op.getOperand(0);
14161   SDValue Op1 = Op.getOperand(1);
14162   SDValue CC = Op.getOperand(2);
14163   MVT VT = Op.getSimpleValueType();
14164   SDLoc dl(Op);
14165
14166   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14167          Op.getValueType().getScalarType() == MVT::i1 &&
14168          "Cannot set masked compare for this operation");
14169
14170   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14171   unsigned  Opc = 0;
14172   bool Unsigned = false;
14173   bool Swap = false;
14174   unsigned SSECC;
14175   switch (SetCCOpcode) {
14176   default: llvm_unreachable("Unexpected SETCC condition");
14177   case ISD::SETNE:  SSECC = 4; break;
14178   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14179   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14180   case ISD::SETLT:  Swap = true; //fall-through
14181   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14182   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14183   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14184   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14185   case ISD::SETULE: Unsigned = true; //fall-through
14186   case ISD::SETLE:  SSECC = 2; break;
14187   }
14188
14189   if (Swap)
14190     std::swap(Op0, Op1);
14191   if (Opc)
14192     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14193   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14194   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14195                      DAG.getConstant(SSECC, dl, MVT::i8));
14196 }
14197
14198 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14199 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14200 /// return an empty value.
14201 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14202 {
14203   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14204   if (!BV)
14205     return SDValue();
14206
14207   MVT VT = Op1.getSimpleValueType();
14208   MVT EVT = VT.getVectorElementType();
14209   unsigned n = VT.getVectorNumElements();
14210   SmallVector<SDValue, 8> ULTOp1;
14211
14212   for (unsigned i = 0; i < n; ++i) {
14213     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14214     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14215       return SDValue();
14216
14217     // Avoid underflow.
14218     APInt Val = Elt->getAPIntValue();
14219     if (Val == 0)
14220       return SDValue();
14221
14222     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14223   }
14224
14225   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14226 }
14227
14228 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14229                            SelectionDAG &DAG) {
14230   SDValue Op0 = Op.getOperand(0);
14231   SDValue Op1 = Op.getOperand(1);
14232   SDValue CC = Op.getOperand(2);
14233   MVT VT = Op.getSimpleValueType();
14234   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14235   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14236   SDLoc dl(Op);
14237
14238   if (isFP) {
14239 #ifndef NDEBUG
14240     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14241     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14242 #endif
14243
14244     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14245     unsigned Opc = X86ISD::CMPP;
14246     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14247       assert(VT.getVectorNumElements() <= 16);
14248       Opc = X86ISD::CMPM;
14249     }
14250     // In the two special cases we can't handle, emit two comparisons.
14251     if (SSECC == 8) {
14252       unsigned CC0, CC1;
14253       unsigned CombineOpc;
14254       if (SetCCOpcode == ISD::SETUEQ) {
14255         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14256       } else {
14257         assert(SetCCOpcode == ISD::SETONE);
14258         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14259       }
14260
14261       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14262                                  DAG.getConstant(CC0, dl, MVT::i8));
14263       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14264                                  DAG.getConstant(CC1, dl, MVT::i8));
14265       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14266     }
14267     // Handle all other FP comparisons here.
14268     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14269                        DAG.getConstant(SSECC, dl, MVT::i8));
14270   }
14271
14272   MVT VTOp0 = Op0.getSimpleValueType();
14273   assert(VTOp0 == Op1.getSimpleValueType() &&
14274          "Expected operands with same type!");
14275   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14276          "Invalid number of packed elements for source and destination!");
14277
14278   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14279     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14280     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14281     // legalizer firstly checks if the first operand in input to the setcc has
14282     // a legal type. If so, then it promotes the return type to that same type.
14283     // Otherwise, the return type is promoted to the 'next legal type' which,
14284     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14285     //
14286     // We reach this code only if the following two conditions are met:
14287     // 1. Both return type and operand type have been promoted to wider types
14288     //    by the type legalizer.
14289     // 2. The original operand type has been promoted to a 256-bit vector.
14290     //
14291     // Note that condition 2. only applies for AVX targets.
14292     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14293     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14294   }
14295
14296   // The non-AVX512 code below works under the assumption that source and
14297   // destination types are the same.
14298   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14299          "Value types for source and destination must be the same!");
14300
14301   // Break 256-bit integer vector compare into smaller ones.
14302   if (VT.is256BitVector() && !Subtarget->hasInt256())
14303     return Lower256IntVSETCC(Op, DAG);
14304
14305   EVT OpVT = Op1.getValueType();
14306   if (OpVT.getVectorElementType() == MVT::i1)
14307     return LowerBoolVSETCC_AVX512(Op, DAG);
14308
14309   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14310   if (Subtarget->hasAVX512()) {
14311     if (Op1.getValueType().is512BitVector() ||
14312         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14313         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14314       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14315
14316     // In AVX-512 architecture setcc returns mask with i1 elements,
14317     // But there is no compare instruction for i8 and i16 elements in KNL.
14318     // We are not talking about 512-bit operands in this case, these
14319     // types are illegal.
14320     if (MaskResult &&
14321         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14322          OpVT.getVectorElementType().getSizeInBits() >= 8))
14323       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14324                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14325   }
14326
14327   // Lower using XOP integer comparisons.
14328   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14329        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14330     // Translate compare code to XOP PCOM compare mode.
14331     unsigned CmpMode = 0;
14332     switch (SetCCOpcode) {
14333     default: llvm_unreachable("Unexpected SETCC condition");
14334     case ISD::SETULT:
14335     case ISD::SETLT: CmpMode = 0x00; break;
14336     case ISD::SETULE:
14337     case ISD::SETLE: CmpMode = 0x01; break;
14338     case ISD::SETUGT:
14339     case ISD::SETGT: CmpMode = 0x02; break;
14340     case ISD::SETUGE:
14341     case ISD::SETGE: CmpMode = 0x03; break;
14342     case ISD::SETEQ: CmpMode = 0x04; break;
14343     case ISD::SETNE: CmpMode = 0x05; break;
14344     }
14345
14346     // Are we comparing unsigned or signed integers?
14347     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14348       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14349
14350     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14351                        DAG.getConstant(CmpMode, dl, MVT::i8));
14352   }
14353
14354   // We are handling one of the integer comparisons here.  Since SSE only has
14355   // GT and EQ comparisons for integer, swapping operands and multiple
14356   // operations may be required for some comparisons.
14357   unsigned Opc;
14358   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14359   bool Subus = false;
14360
14361   switch (SetCCOpcode) {
14362   default: llvm_unreachable("Unexpected SETCC condition");
14363   case ISD::SETNE:  Invert = true;
14364   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14365   case ISD::SETLT:  Swap = true;
14366   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14367   case ISD::SETGE:  Swap = true;
14368   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14369                     Invert = true; break;
14370   case ISD::SETULT: Swap = true;
14371   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14372                     FlipSigns = true; break;
14373   case ISD::SETUGE: Swap = true;
14374   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14375                     FlipSigns = true; Invert = true; break;
14376   }
14377
14378   // Special case: Use min/max operations for SETULE/SETUGE
14379   MVT VET = VT.getVectorElementType();
14380   bool hasMinMax =
14381        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14382     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14383
14384   if (hasMinMax) {
14385     switch (SetCCOpcode) {
14386     default: break;
14387     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14388     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14389     }
14390
14391     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14392   }
14393
14394   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14395   if (!MinMax && hasSubus) {
14396     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14397     // Op0 u<= Op1:
14398     //   t = psubus Op0, Op1
14399     //   pcmpeq t, <0..0>
14400     switch (SetCCOpcode) {
14401     default: break;
14402     case ISD::SETULT: {
14403       // If the comparison is against a constant we can turn this into a
14404       // setule.  With psubus, setule does not require a swap.  This is
14405       // beneficial because the constant in the register is no longer
14406       // destructed as the destination so it can be hoisted out of a loop.
14407       // Only do this pre-AVX since vpcmp* is no longer destructive.
14408       if (Subtarget->hasAVX())
14409         break;
14410       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14411       if (ULEOp1.getNode()) {
14412         Op1 = ULEOp1;
14413         Subus = true; Invert = false; Swap = false;
14414       }
14415       break;
14416     }
14417     // Psubus is better than flip-sign because it requires no inversion.
14418     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14419     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14420     }
14421
14422     if (Subus) {
14423       Opc = X86ISD::SUBUS;
14424       FlipSigns = false;
14425     }
14426   }
14427
14428   if (Swap)
14429     std::swap(Op0, Op1);
14430
14431   // Check that the operation in question is available (most are plain SSE2,
14432   // but PCMPGTQ and PCMPEQQ have different requirements).
14433   if (VT == MVT::v2i64) {
14434     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14435       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14436
14437       // First cast everything to the right type.
14438       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14439       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14440
14441       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14442       // bits of the inputs before performing those operations. The lower
14443       // compare is always unsigned.
14444       SDValue SB;
14445       if (FlipSigns) {
14446         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14447       } else {
14448         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14449         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14450         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14451                          Sign, Zero, Sign, Zero);
14452       }
14453       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14454       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14455
14456       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14457       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14458       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14459
14460       // Create masks for only the low parts/high parts of the 64 bit integers.
14461       static const int MaskHi[] = { 1, 1, 3, 3 };
14462       static const int MaskLo[] = { 0, 0, 2, 2 };
14463       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14464       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14465       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14466
14467       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14468       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14469
14470       if (Invert)
14471         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14472
14473       return DAG.getBitcast(VT, Result);
14474     }
14475
14476     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14477       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14478       // pcmpeqd + pshufd + pand.
14479       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14480
14481       // First cast everything to the right type.
14482       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14483       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14484
14485       // Do the compare.
14486       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14487
14488       // Make sure the lower and upper halves are both all-ones.
14489       static const int Mask[] = { 1, 0, 3, 2 };
14490       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14491       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14492
14493       if (Invert)
14494         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14495
14496       return DAG.getBitcast(VT, Result);
14497     }
14498   }
14499
14500   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14501   // bits of the inputs before performing those operations.
14502   if (FlipSigns) {
14503     EVT EltVT = VT.getVectorElementType();
14504     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14505                                  VT);
14506     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14507     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14508   }
14509
14510   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14511
14512   // If the logical-not of the result is required, perform that now.
14513   if (Invert)
14514     Result = DAG.getNOT(dl, Result, VT);
14515
14516   if (MinMax)
14517     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14518
14519   if (Subus)
14520     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14521                          getZeroVector(VT, Subtarget, DAG, dl));
14522
14523   return Result;
14524 }
14525
14526 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14527
14528   MVT VT = Op.getSimpleValueType();
14529
14530   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14531
14532   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14533          && "SetCC type must be 8-bit or 1-bit integer");
14534   SDValue Op0 = Op.getOperand(0);
14535   SDValue Op1 = Op.getOperand(1);
14536   SDLoc dl(Op);
14537   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14538
14539   // Optimize to BT if possible.
14540   // Lower (X & (1 << N)) == 0 to BT(X, N).
14541   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14542   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14543   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14544       Op1.getOpcode() == ISD::Constant &&
14545       cast<ConstantSDNode>(Op1)->isNullValue() &&
14546       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14547     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14548     if (NewSetCC.getNode()) {
14549       if (VT == MVT::i1)
14550         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14551       return NewSetCC;
14552     }
14553   }
14554
14555   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14556   // these.
14557   if (Op1.getOpcode() == ISD::Constant &&
14558       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14559        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14560       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14561
14562     // If the input is a setcc, then reuse the input setcc or use a new one with
14563     // the inverted condition.
14564     if (Op0.getOpcode() == X86ISD::SETCC) {
14565       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14566       bool Invert = (CC == ISD::SETNE) ^
14567         cast<ConstantSDNode>(Op1)->isNullValue();
14568       if (!Invert)
14569         return Op0;
14570
14571       CCode = X86::GetOppositeBranchCondition(CCode);
14572       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14573                                   DAG.getConstant(CCode, dl, MVT::i8),
14574                                   Op0.getOperand(1));
14575       if (VT == MVT::i1)
14576         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14577       return SetCC;
14578     }
14579   }
14580   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14581       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14582       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14583
14584     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14585     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14586   }
14587
14588   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14589   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14590   if (X86CC == X86::COND_INVALID)
14591     return SDValue();
14592
14593   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14594   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14595   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14596                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14597   if (VT == MVT::i1)
14598     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14599   return SetCC;
14600 }
14601
14602 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14603 static bool isX86LogicalCmp(SDValue Op) {
14604   unsigned Opc = Op.getNode()->getOpcode();
14605   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14606       Opc == X86ISD::SAHF)
14607     return true;
14608   if (Op.getResNo() == 1 &&
14609       (Opc == X86ISD::ADD ||
14610        Opc == X86ISD::SUB ||
14611        Opc == X86ISD::ADC ||
14612        Opc == X86ISD::SBB ||
14613        Opc == X86ISD::SMUL ||
14614        Opc == X86ISD::UMUL ||
14615        Opc == X86ISD::INC ||
14616        Opc == X86ISD::DEC ||
14617        Opc == X86ISD::OR ||
14618        Opc == X86ISD::XOR ||
14619        Opc == X86ISD::AND))
14620     return true;
14621
14622   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14623     return true;
14624
14625   return false;
14626 }
14627
14628 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14629   if (V.getOpcode() != ISD::TRUNCATE)
14630     return false;
14631
14632   SDValue VOp0 = V.getOperand(0);
14633   unsigned InBits = VOp0.getValueSizeInBits();
14634   unsigned Bits = V.getValueSizeInBits();
14635   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14636 }
14637
14638 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14639   bool addTest = true;
14640   SDValue Cond  = Op.getOperand(0);
14641   SDValue Op1 = Op.getOperand(1);
14642   SDValue Op2 = Op.getOperand(2);
14643   SDLoc DL(Op);
14644   EVT VT = Op1.getValueType();
14645   SDValue CC;
14646
14647   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14648   // are available or VBLENDV if AVX is available.
14649   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14650   if (Cond.getOpcode() == ISD::SETCC &&
14651       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14652        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14653       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14654     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14655     int SSECC = translateX86FSETCC(
14656         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14657
14658     if (SSECC != 8) {
14659       if (Subtarget->hasAVX512()) {
14660         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14661                                   DAG.getConstant(SSECC, DL, MVT::i8));
14662         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14663       }
14664
14665       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14666                                 DAG.getConstant(SSECC, DL, MVT::i8));
14667
14668       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14669       // of 3 logic instructions for size savings and potentially speed.
14670       // Unfortunately, there is no scalar form of VBLENDV.
14671
14672       // If either operand is a constant, don't try this. We can expect to
14673       // optimize away at least one of the logic instructions later in that
14674       // case, so that sequence would be faster than a variable blend.
14675
14676       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14677       // uses XMM0 as the selection register. That may need just as many
14678       // instructions as the AND/ANDN/OR sequence due to register moves, so
14679       // don't bother.
14680
14681       if (Subtarget->hasAVX() &&
14682           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14683
14684         // Convert to vectors, do a VSELECT, and convert back to scalar.
14685         // All of the conversions should be optimized away.
14686
14687         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14688         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14689         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14690         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14691
14692         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14693         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14694
14695         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14696
14697         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14698                            VSel, DAG.getIntPtrConstant(0, DL));
14699       }
14700       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14701       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14702       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14703     }
14704   }
14705
14706   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14707     SDValue Op1Scalar;
14708     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14709       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14710     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14711       Op1Scalar = Op1.getOperand(0);
14712     SDValue Op2Scalar;
14713     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14714       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14715     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14716       Op2Scalar = Op2.getOperand(0);
14717     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14718       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14719                                       Op1Scalar.getValueType(),
14720                                       Cond, Op1Scalar, Op2Scalar);
14721       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14722         return DAG.getBitcast(VT, newSelect);
14723       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14724       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14725                          DAG.getIntPtrConstant(0, DL));
14726     }
14727   }
14728
14729   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14730     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14731     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14732                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14733     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14734                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14735     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14736                                     Cond, Op1, Op2);
14737     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14738   }
14739
14740   if (Cond.getOpcode() == ISD::SETCC) {
14741     SDValue NewCond = LowerSETCC(Cond, DAG);
14742     if (NewCond.getNode())
14743       Cond = NewCond;
14744   }
14745
14746   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14747   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14748   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14749   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14750   if (Cond.getOpcode() == X86ISD::SETCC &&
14751       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14752       isZero(Cond.getOperand(1).getOperand(1))) {
14753     SDValue Cmp = Cond.getOperand(1);
14754
14755     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14756
14757     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14758         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14759       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14760
14761       SDValue CmpOp0 = Cmp.getOperand(0);
14762       // Apply further optimizations for special cases
14763       // (select (x != 0), -1, 0) -> neg & sbb
14764       // (select (x == 0), 0, -1) -> neg & sbb
14765       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14766         if (YC->isNullValue() &&
14767             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14768           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14769           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14770                                     DAG.getConstant(0, DL,
14771                                                     CmpOp0.getValueType()),
14772                                     CmpOp0);
14773           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14774                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14775                                     SDValue(Neg.getNode(), 1));
14776           return Res;
14777         }
14778
14779       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14780                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14781       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14782
14783       SDValue Res =   // Res = 0 or -1.
14784         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14785                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14786
14787       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14788         Res = DAG.getNOT(DL, Res, Res.getValueType());
14789
14790       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14791       if (!N2C || !N2C->isNullValue())
14792         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14793       return Res;
14794     }
14795   }
14796
14797   // Look past (and (setcc_carry (cmp ...)), 1).
14798   if (Cond.getOpcode() == ISD::AND &&
14799       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14800     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14801     if (C && C->getAPIntValue() == 1)
14802       Cond = Cond.getOperand(0);
14803   }
14804
14805   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14806   // setting operand in place of the X86ISD::SETCC.
14807   unsigned CondOpcode = Cond.getOpcode();
14808   if (CondOpcode == X86ISD::SETCC ||
14809       CondOpcode == X86ISD::SETCC_CARRY) {
14810     CC = Cond.getOperand(0);
14811
14812     SDValue Cmp = Cond.getOperand(1);
14813     unsigned Opc = Cmp.getOpcode();
14814     MVT VT = Op.getSimpleValueType();
14815
14816     bool IllegalFPCMov = false;
14817     if (VT.isFloatingPoint() && !VT.isVector() &&
14818         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14819       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14820
14821     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14822         Opc == X86ISD::BT) { // FIXME
14823       Cond = Cmp;
14824       addTest = false;
14825     }
14826   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14827              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14828              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14829               Cond.getOperand(0).getValueType() != MVT::i8)) {
14830     SDValue LHS = Cond.getOperand(0);
14831     SDValue RHS = Cond.getOperand(1);
14832     unsigned X86Opcode;
14833     unsigned X86Cond;
14834     SDVTList VTs;
14835     switch (CondOpcode) {
14836     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14837     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14838     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14839     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14840     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14841     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14842     default: llvm_unreachable("unexpected overflowing operator");
14843     }
14844     if (CondOpcode == ISD::UMULO)
14845       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14846                           MVT::i32);
14847     else
14848       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14849
14850     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14851
14852     if (CondOpcode == ISD::UMULO)
14853       Cond = X86Op.getValue(2);
14854     else
14855       Cond = X86Op.getValue(1);
14856
14857     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14858     addTest = false;
14859   }
14860
14861   if (addTest) {
14862     // Look past the truncate if the high bits are known zero.
14863     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14864       Cond = Cond.getOperand(0);
14865
14866     // We know the result of AND is compared against zero. Try to match
14867     // it to BT.
14868     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14869       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14870       if (NewSetCC.getNode()) {
14871         CC = NewSetCC.getOperand(0);
14872         Cond = NewSetCC.getOperand(1);
14873         addTest = false;
14874       }
14875     }
14876   }
14877
14878   if (addTest) {
14879     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14880     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14881   }
14882
14883   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14884   // a <  b ?  0 : -1 -> RES = setcc_carry
14885   // a >= b ? -1 :  0 -> RES = setcc_carry
14886   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14887   if (Cond.getOpcode() == X86ISD::SUB) {
14888     Cond = ConvertCmpIfNecessary(Cond, DAG);
14889     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14890
14891     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14892         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14893       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14894                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14895                                 Cond);
14896       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14897         return DAG.getNOT(DL, Res, Res.getValueType());
14898       return Res;
14899     }
14900   }
14901
14902   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14903   // widen the cmov and push the truncate through. This avoids introducing a new
14904   // branch during isel and doesn't add any extensions.
14905   if (Op.getValueType() == MVT::i8 &&
14906       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14907     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14908     if (T1.getValueType() == T2.getValueType() &&
14909         // Blacklist CopyFromReg to avoid partial register stalls.
14910         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14911       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14912       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14913       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14914     }
14915   }
14916
14917   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14918   // condition is true.
14919   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14920   SDValue Ops[] = { Op2, Op1, CC, Cond };
14921   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14922 }
14923
14924 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14925                                        const X86Subtarget *Subtarget,
14926                                        SelectionDAG &DAG) {
14927   MVT VT = Op->getSimpleValueType(0);
14928   SDValue In = Op->getOperand(0);
14929   MVT InVT = In.getSimpleValueType();
14930   MVT VTElt = VT.getVectorElementType();
14931   MVT InVTElt = InVT.getVectorElementType();
14932   SDLoc dl(Op);
14933
14934   // SKX processor
14935   if ((InVTElt == MVT::i1) &&
14936       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14937         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14938
14939        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14940         VTElt.getSizeInBits() <= 16)) ||
14941
14942        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14943         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14944
14945        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14946         VTElt.getSizeInBits() >= 32))))
14947     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14948
14949   unsigned int NumElts = VT.getVectorNumElements();
14950
14951   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14952     return SDValue();
14953
14954   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14955     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14956       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14957     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14958   }
14959
14960   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14961   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14962   SDValue NegOne =
14963    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14964                    ExtVT);
14965   SDValue Zero =
14966    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14967
14968   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14969   if (VT.is512BitVector())
14970     return V;
14971   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14972 }
14973
14974 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14975                                              const X86Subtarget *Subtarget,
14976                                              SelectionDAG &DAG) {
14977   SDValue In = Op->getOperand(0);
14978   MVT VT = Op->getSimpleValueType(0);
14979   MVT InVT = In.getSimpleValueType();
14980   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14981
14982   MVT InSVT = InVT.getScalarType();
14983   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14984
14985   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14986     return SDValue();
14987   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14988     return SDValue();
14989
14990   SDLoc dl(Op);
14991
14992   // SSE41 targets can use the pmovsx* instructions directly.
14993   if (Subtarget->hasSSE41())
14994     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14995
14996   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14997   SDValue Curr = In;
14998   MVT CurrVT = InVT;
14999
15000   // As SRAI is only available on i16/i32 types, we expand only up to i32
15001   // and handle i64 separately.
15002   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
15003     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15004     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15005     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15006     Curr = DAG.getBitcast(CurrVT, Curr);
15007   }
15008
15009   SDValue SignExt = Curr;
15010   if (CurrVT != InVT) {
15011     unsigned SignExtShift =
15012         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
15013     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15014                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15015   }
15016
15017   if (CurrVT == VT)
15018     return SignExt;
15019
15020   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15021     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15022                                DAG.getConstant(31, dl, MVT::i8));
15023     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15024     return DAG.getBitcast(VT, Ext);
15025   }
15026
15027   return SDValue();
15028 }
15029
15030 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15031                                 SelectionDAG &DAG) {
15032   MVT VT = Op->getSimpleValueType(0);
15033   SDValue In = Op->getOperand(0);
15034   MVT InVT = In.getSimpleValueType();
15035   SDLoc dl(Op);
15036
15037   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15038     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15039
15040   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15041       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15042       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15043     return SDValue();
15044
15045   if (Subtarget->hasInt256())
15046     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15047
15048   // Optimize vectors in AVX mode
15049   // Sign extend  v8i16 to v8i32 and
15050   //              v4i32 to v4i64
15051   //
15052   // Divide input vector into two parts
15053   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15054   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15055   // concat the vectors to original VT
15056
15057   unsigned NumElems = InVT.getVectorNumElements();
15058   SDValue Undef = DAG.getUNDEF(InVT);
15059
15060   SmallVector<int,8> ShufMask1(NumElems, -1);
15061   for (unsigned i = 0; i != NumElems/2; ++i)
15062     ShufMask1[i] = i;
15063
15064   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15065
15066   SmallVector<int,8> ShufMask2(NumElems, -1);
15067   for (unsigned i = 0; i != NumElems/2; ++i)
15068     ShufMask2[i] = i + NumElems/2;
15069
15070   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15071
15072   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
15073                                 VT.getVectorNumElements()/2);
15074
15075   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15076   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15077
15078   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15079 }
15080
15081 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15082 // may emit an illegal shuffle but the expansion is still better than scalar
15083 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15084 // we'll emit a shuffle and a arithmetic shift.
15085 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15086 // TODO: It is possible to support ZExt by zeroing the undef values during
15087 // the shuffle phase or after the shuffle.
15088 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15089                                  SelectionDAG &DAG) {
15090   MVT RegVT = Op.getSimpleValueType();
15091   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15092   assert(RegVT.isInteger() &&
15093          "We only custom lower integer vector sext loads.");
15094
15095   // Nothing useful we can do without SSE2 shuffles.
15096   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15097
15098   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15099   SDLoc dl(Ld);
15100   EVT MemVT = Ld->getMemoryVT();
15101   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15102   unsigned RegSz = RegVT.getSizeInBits();
15103
15104   ISD::LoadExtType Ext = Ld->getExtensionType();
15105
15106   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15107          && "Only anyext and sext are currently implemented.");
15108   assert(MemVT != RegVT && "Cannot extend to the same type");
15109   assert(MemVT.isVector() && "Must load a vector from memory");
15110
15111   unsigned NumElems = RegVT.getVectorNumElements();
15112   unsigned MemSz = MemVT.getSizeInBits();
15113   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15114
15115   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15116     // The only way in which we have a legal 256-bit vector result but not the
15117     // integer 256-bit operations needed to directly lower a sextload is if we
15118     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15119     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15120     // correctly legalized. We do this late to allow the canonical form of
15121     // sextload to persist throughout the rest of the DAG combiner -- it wants
15122     // to fold together any extensions it can, and so will fuse a sign_extend
15123     // of an sextload into a sextload targeting a wider value.
15124     SDValue Load;
15125     if (MemSz == 128) {
15126       // Just switch this to a normal load.
15127       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15128                                        "it must be a legal 128-bit vector "
15129                                        "type!");
15130       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15131                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15132                   Ld->isInvariant(), Ld->getAlignment());
15133     } else {
15134       assert(MemSz < 128 &&
15135              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15136       // Do an sext load to a 128-bit vector type. We want to use the same
15137       // number of elements, but elements half as wide. This will end up being
15138       // recursively lowered by this routine, but will succeed as we definitely
15139       // have all the necessary features if we're using AVX1.
15140       EVT HalfEltVT =
15141           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15142       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15143       Load =
15144           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15145                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15146                          Ld->isNonTemporal(), Ld->isInvariant(),
15147                          Ld->getAlignment());
15148     }
15149
15150     // Replace chain users with the new chain.
15151     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15152     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15153
15154     // Finally, do a normal sign-extend to the desired register.
15155     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15156   }
15157
15158   // All sizes must be a power of two.
15159   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15160          "Non-power-of-two elements are not custom lowered!");
15161
15162   // Attempt to load the original value using scalar loads.
15163   // Find the largest scalar type that divides the total loaded size.
15164   MVT SclrLoadTy = MVT::i8;
15165   for (MVT Tp : MVT::integer_valuetypes()) {
15166     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15167       SclrLoadTy = Tp;
15168     }
15169   }
15170
15171   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15172   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15173       (64 <= MemSz))
15174     SclrLoadTy = MVT::f64;
15175
15176   // Calculate the number of scalar loads that we need to perform
15177   // in order to load our vector from memory.
15178   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15179
15180   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15181          "Can only lower sext loads with a single scalar load!");
15182
15183   unsigned loadRegZize = RegSz;
15184   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15185     loadRegZize = 128;
15186
15187   // Represent our vector as a sequence of elements which are the
15188   // largest scalar that we can load.
15189   EVT LoadUnitVecVT = EVT::getVectorVT(
15190       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15191
15192   // Represent the data using the same element type that is stored in
15193   // memory. In practice, we ''widen'' MemVT.
15194   EVT WideVecVT =
15195       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15196                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15197
15198   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15199          "Invalid vector type");
15200
15201   // We can't shuffle using an illegal type.
15202   assert(TLI.isTypeLegal(WideVecVT) &&
15203          "We only lower types that form legal widened vector types");
15204
15205   SmallVector<SDValue, 8> Chains;
15206   SDValue Ptr = Ld->getBasePtr();
15207   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15208                                       TLI.getPointerTy(DAG.getDataLayout()));
15209   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15210
15211   for (unsigned i = 0; i < NumLoads; ++i) {
15212     // Perform a single load.
15213     SDValue ScalarLoad =
15214         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15215                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15216                     Ld->getAlignment());
15217     Chains.push_back(ScalarLoad.getValue(1));
15218     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15219     // another round of DAGCombining.
15220     if (i == 0)
15221       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15222     else
15223       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15224                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15225
15226     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15227   }
15228
15229   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15230
15231   // Bitcast the loaded value to a vector of the original element type, in
15232   // the size of the target vector type.
15233   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15234   unsigned SizeRatio = RegSz / MemSz;
15235
15236   if (Ext == ISD::SEXTLOAD) {
15237     // If we have SSE4.1, we can directly emit a VSEXT node.
15238     if (Subtarget->hasSSE41()) {
15239       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15240       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15241       return Sext;
15242     }
15243
15244     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15245     // lanes.
15246     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15247            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15248
15249     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15250     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15251     return Shuff;
15252   }
15253
15254   // Redistribute the loaded elements into the different locations.
15255   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15256   for (unsigned i = 0; i != NumElems; ++i)
15257     ShuffleVec[i * SizeRatio] = i;
15258
15259   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15260                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15261
15262   // Bitcast to the requested type.
15263   Shuff = DAG.getBitcast(RegVT, Shuff);
15264   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15265   return Shuff;
15266 }
15267
15268 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15269 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15270 // from the AND / OR.
15271 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15272   Opc = Op.getOpcode();
15273   if (Opc != ISD::OR && Opc != ISD::AND)
15274     return false;
15275   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15276           Op.getOperand(0).hasOneUse() &&
15277           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15278           Op.getOperand(1).hasOneUse());
15279 }
15280
15281 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15282 // 1 and that the SETCC node has a single use.
15283 static bool isXor1OfSetCC(SDValue Op) {
15284   if (Op.getOpcode() != ISD::XOR)
15285     return false;
15286   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15287   if (N1C && N1C->getAPIntValue() == 1) {
15288     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15289       Op.getOperand(0).hasOneUse();
15290   }
15291   return false;
15292 }
15293
15294 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15295   bool addTest = true;
15296   SDValue Chain = Op.getOperand(0);
15297   SDValue Cond  = Op.getOperand(1);
15298   SDValue Dest  = Op.getOperand(2);
15299   SDLoc dl(Op);
15300   SDValue CC;
15301   bool Inverted = false;
15302
15303   if (Cond.getOpcode() == ISD::SETCC) {
15304     // Check for setcc([su]{add,sub,mul}o == 0).
15305     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15306         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15307         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15308         Cond.getOperand(0).getResNo() == 1 &&
15309         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15310          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15311          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15312          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15313          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15314          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15315       Inverted = true;
15316       Cond = Cond.getOperand(0);
15317     } else {
15318       SDValue NewCond = LowerSETCC(Cond, DAG);
15319       if (NewCond.getNode())
15320         Cond = NewCond;
15321     }
15322   }
15323 #if 0
15324   // FIXME: LowerXALUO doesn't handle these!!
15325   else if (Cond.getOpcode() == X86ISD::ADD  ||
15326            Cond.getOpcode() == X86ISD::SUB  ||
15327            Cond.getOpcode() == X86ISD::SMUL ||
15328            Cond.getOpcode() == X86ISD::UMUL)
15329     Cond = LowerXALUO(Cond, DAG);
15330 #endif
15331
15332   // Look pass (and (setcc_carry (cmp ...)), 1).
15333   if (Cond.getOpcode() == ISD::AND &&
15334       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15335     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15336     if (C && C->getAPIntValue() == 1)
15337       Cond = Cond.getOperand(0);
15338   }
15339
15340   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15341   // setting operand in place of the X86ISD::SETCC.
15342   unsigned CondOpcode = Cond.getOpcode();
15343   if (CondOpcode == X86ISD::SETCC ||
15344       CondOpcode == X86ISD::SETCC_CARRY) {
15345     CC = Cond.getOperand(0);
15346
15347     SDValue Cmp = Cond.getOperand(1);
15348     unsigned Opc = Cmp.getOpcode();
15349     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15350     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15351       Cond = Cmp;
15352       addTest = false;
15353     } else {
15354       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15355       default: break;
15356       case X86::COND_O:
15357       case X86::COND_B:
15358         // These can only come from an arithmetic instruction with overflow,
15359         // e.g. SADDO, UADDO.
15360         Cond = Cond.getNode()->getOperand(1);
15361         addTest = false;
15362         break;
15363       }
15364     }
15365   }
15366   CondOpcode = Cond.getOpcode();
15367   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15368       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15369       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15370        Cond.getOperand(0).getValueType() != MVT::i8)) {
15371     SDValue LHS = Cond.getOperand(0);
15372     SDValue RHS = Cond.getOperand(1);
15373     unsigned X86Opcode;
15374     unsigned X86Cond;
15375     SDVTList VTs;
15376     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15377     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15378     // X86ISD::INC).
15379     switch (CondOpcode) {
15380     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15381     case ISD::SADDO:
15382       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15383         if (C->isOne()) {
15384           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15385           break;
15386         }
15387       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15388     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15389     case ISD::SSUBO:
15390       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15391         if (C->isOne()) {
15392           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15393           break;
15394         }
15395       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15396     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15397     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15398     default: llvm_unreachable("unexpected overflowing operator");
15399     }
15400     if (Inverted)
15401       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15402     if (CondOpcode == ISD::UMULO)
15403       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15404                           MVT::i32);
15405     else
15406       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15407
15408     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15409
15410     if (CondOpcode == ISD::UMULO)
15411       Cond = X86Op.getValue(2);
15412     else
15413       Cond = X86Op.getValue(1);
15414
15415     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15416     addTest = false;
15417   } else {
15418     unsigned CondOpc;
15419     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15420       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15421       if (CondOpc == ISD::OR) {
15422         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15423         // two branches instead of an explicit OR instruction with a
15424         // separate test.
15425         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15426             isX86LogicalCmp(Cmp)) {
15427           CC = Cond.getOperand(0).getOperand(0);
15428           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15429                               Chain, Dest, CC, Cmp);
15430           CC = Cond.getOperand(1).getOperand(0);
15431           Cond = Cmp;
15432           addTest = false;
15433         }
15434       } else { // ISD::AND
15435         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15436         // two branches instead of an explicit AND instruction with a
15437         // separate test. However, we only do this if this block doesn't
15438         // have a fall-through edge, because this requires an explicit
15439         // jmp when the condition is false.
15440         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15441             isX86LogicalCmp(Cmp) &&
15442             Op.getNode()->hasOneUse()) {
15443           X86::CondCode CCode =
15444             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15445           CCode = X86::GetOppositeBranchCondition(CCode);
15446           CC = DAG.getConstant(CCode, dl, MVT::i8);
15447           SDNode *User = *Op.getNode()->use_begin();
15448           // Look for an unconditional branch following this conditional branch.
15449           // We need this because we need to reverse the successors in order
15450           // to implement FCMP_OEQ.
15451           if (User->getOpcode() == ISD::BR) {
15452             SDValue FalseBB = User->getOperand(1);
15453             SDNode *NewBR =
15454               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15455             assert(NewBR == User);
15456             (void)NewBR;
15457             Dest = FalseBB;
15458
15459             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15460                                 Chain, Dest, CC, Cmp);
15461             X86::CondCode CCode =
15462               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15463             CCode = X86::GetOppositeBranchCondition(CCode);
15464             CC = DAG.getConstant(CCode, dl, MVT::i8);
15465             Cond = Cmp;
15466             addTest = false;
15467           }
15468         }
15469       }
15470     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15471       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15472       // It should be transformed during dag combiner except when the condition
15473       // is set by a arithmetics with overflow node.
15474       X86::CondCode CCode =
15475         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15476       CCode = X86::GetOppositeBranchCondition(CCode);
15477       CC = DAG.getConstant(CCode, dl, MVT::i8);
15478       Cond = Cond.getOperand(0).getOperand(1);
15479       addTest = false;
15480     } else if (Cond.getOpcode() == ISD::SETCC &&
15481                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15482       // For FCMP_OEQ, we can emit
15483       // two branches instead of an explicit AND instruction with a
15484       // separate test. However, we only do this if this block doesn't
15485       // have a fall-through edge, because this requires an explicit
15486       // jmp when the condition is false.
15487       if (Op.getNode()->hasOneUse()) {
15488         SDNode *User = *Op.getNode()->use_begin();
15489         // Look for an unconditional branch following this conditional branch.
15490         // We need this because we need to reverse the successors in order
15491         // to implement FCMP_OEQ.
15492         if (User->getOpcode() == ISD::BR) {
15493           SDValue FalseBB = User->getOperand(1);
15494           SDNode *NewBR =
15495             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15496           assert(NewBR == User);
15497           (void)NewBR;
15498           Dest = FalseBB;
15499
15500           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15501                                     Cond.getOperand(0), Cond.getOperand(1));
15502           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15503           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15504           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15505                               Chain, Dest, CC, Cmp);
15506           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15507           Cond = Cmp;
15508           addTest = false;
15509         }
15510       }
15511     } else if (Cond.getOpcode() == ISD::SETCC &&
15512                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15513       // For FCMP_UNE, we can emit
15514       // two branches instead of an explicit AND instruction with a
15515       // separate test. However, we only do this if this block doesn't
15516       // have a fall-through edge, because this requires an explicit
15517       // jmp when the condition is false.
15518       if (Op.getNode()->hasOneUse()) {
15519         SDNode *User = *Op.getNode()->use_begin();
15520         // Look for an unconditional branch following this conditional branch.
15521         // We need this because we need to reverse the successors in order
15522         // to implement FCMP_UNE.
15523         if (User->getOpcode() == ISD::BR) {
15524           SDValue FalseBB = User->getOperand(1);
15525           SDNode *NewBR =
15526             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15527           assert(NewBR == User);
15528           (void)NewBR;
15529
15530           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15531                                     Cond.getOperand(0), Cond.getOperand(1));
15532           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15533           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15534           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15535                               Chain, Dest, CC, Cmp);
15536           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15537           Cond = Cmp;
15538           addTest = false;
15539           Dest = FalseBB;
15540         }
15541       }
15542     }
15543   }
15544
15545   if (addTest) {
15546     // Look pass the truncate if the high bits are known zero.
15547     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15548         Cond = Cond.getOperand(0);
15549
15550     // We know the result of AND is compared against zero. Try to match
15551     // it to BT.
15552     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15553       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15554       if (NewSetCC.getNode()) {
15555         CC = NewSetCC.getOperand(0);
15556         Cond = NewSetCC.getOperand(1);
15557         addTest = false;
15558       }
15559     }
15560   }
15561
15562   if (addTest) {
15563     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15564     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15565     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15566   }
15567   Cond = ConvertCmpIfNecessary(Cond, DAG);
15568   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15569                      Chain, Dest, CC, Cond);
15570 }
15571
15572 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15573 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15574 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15575 // that the guard pages used by the OS virtual memory manager are allocated in
15576 // correct sequence.
15577 SDValue
15578 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15579                                            SelectionDAG &DAG) const {
15580   MachineFunction &MF = DAG.getMachineFunction();
15581   bool SplitStack = MF.shouldSplitStack();
15582   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15583                SplitStack;
15584   SDLoc dl(Op);
15585
15586   if (!Lower) {
15587     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15588     SDNode* Node = Op.getNode();
15589
15590     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15591     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15592         " not tell us which reg is the stack pointer!");
15593     EVT VT = Node->getValueType(0);
15594     SDValue Tmp1 = SDValue(Node, 0);
15595     SDValue Tmp2 = SDValue(Node, 1);
15596     SDValue Tmp3 = Node->getOperand(2);
15597     SDValue Chain = Tmp1.getOperand(0);
15598
15599     // Chain the dynamic stack allocation so that it doesn't modify the stack
15600     // pointer when other instructions are using the stack.
15601     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15602         SDLoc(Node));
15603
15604     SDValue Size = Tmp2.getOperand(1);
15605     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15606     Chain = SP.getValue(1);
15607     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15608     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15609     unsigned StackAlign = TFI.getStackAlignment();
15610     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15611     if (Align > StackAlign)
15612       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15613           DAG.getConstant(-(uint64_t)Align, dl, VT));
15614     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15615
15616     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15617         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15618         SDLoc(Node));
15619
15620     SDValue Ops[2] = { Tmp1, Tmp2 };
15621     return DAG.getMergeValues(Ops, dl);
15622   }
15623
15624   // Get the inputs.
15625   SDValue Chain = Op.getOperand(0);
15626   SDValue Size  = Op.getOperand(1);
15627   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15628   EVT VT = Op.getNode()->getValueType(0);
15629
15630   bool Is64Bit = Subtarget->is64Bit();
15631   MVT SPTy = getPointerTy(DAG.getDataLayout());
15632
15633   if (SplitStack) {
15634     MachineRegisterInfo &MRI = MF.getRegInfo();
15635
15636     if (Is64Bit) {
15637       // The 64 bit implementation of segmented stacks needs to clobber both r10
15638       // r11. This makes it impossible to use it along with nested parameters.
15639       const Function *F = MF.getFunction();
15640
15641       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15642            I != E; ++I)
15643         if (I->hasNestAttr())
15644           report_fatal_error("Cannot use segmented stacks with functions that "
15645                              "have nested arguments.");
15646     }
15647
15648     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15649     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15650     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15651     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15652                                 DAG.getRegister(Vreg, SPTy));
15653     SDValue Ops1[2] = { Value, Chain };
15654     return DAG.getMergeValues(Ops1, dl);
15655   } else {
15656     SDValue Flag;
15657     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15658
15659     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15660     Flag = Chain.getValue(1);
15661     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15662
15663     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15664
15665     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15666     unsigned SPReg = RegInfo->getStackRegister();
15667     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15668     Chain = SP.getValue(1);
15669
15670     if (Align) {
15671       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15672                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15673       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15674     }
15675
15676     SDValue Ops1[2] = { SP, Chain };
15677     return DAG.getMergeValues(Ops1, dl);
15678   }
15679 }
15680
15681 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15682   MachineFunction &MF = DAG.getMachineFunction();
15683   auto PtrVT = getPointerTy(MF.getDataLayout());
15684   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15685
15686   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15687   SDLoc DL(Op);
15688
15689   if (!Subtarget->is64Bit() ||
15690       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15691     // vastart just stores the address of the VarArgsFrameIndex slot into the
15692     // memory location argument.
15693     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15694     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15695                         MachinePointerInfo(SV), false, false, 0);
15696   }
15697
15698   // __va_list_tag:
15699   //   gp_offset         (0 - 6 * 8)
15700   //   fp_offset         (48 - 48 + 8 * 16)
15701   //   overflow_arg_area (point to parameters coming in memory).
15702   //   reg_save_area
15703   SmallVector<SDValue, 8> MemOps;
15704   SDValue FIN = Op.getOperand(1);
15705   // Store gp_offset
15706   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15707                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15708                                                DL, MVT::i32),
15709                                FIN, MachinePointerInfo(SV), false, false, 0);
15710   MemOps.push_back(Store);
15711
15712   // Store fp_offset
15713   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15714   Store = DAG.getStore(Op.getOperand(0), DL,
15715                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15716                                        MVT::i32),
15717                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15718   MemOps.push_back(Store);
15719
15720   // Store ptr to overflow_arg_area
15721   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15722   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15723   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15724                        MachinePointerInfo(SV, 8),
15725                        false, false, 0);
15726   MemOps.push_back(Store);
15727
15728   // Store ptr to reg_save_area.
15729   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15730       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15731   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15732   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15733       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15734   MemOps.push_back(Store);
15735   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15736 }
15737
15738 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15739   assert(Subtarget->is64Bit() &&
15740          "LowerVAARG only handles 64-bit va_arg!");
15741   assert(Op.getNode()->getNumOperands() == 4);
15742
15743   MachineFunction &MF = DAG.getMachineFunction();
15744   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15745     // The Win64 ABI uses char* instead of a structure.
15746     return DAG.expandVAArg(Op.getNode());
15747
15748   SDValue Chain = Op.getOperand(0);
15749   SDValue SrcPtr = Op.getOperand(1);
15750   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15751   unsigned Align = Op.getConstantOperandVal(3);
15752   SDLoc dl(Op);
15753
15754   EVT ArgVT = Op.getNode()->getValueType(0);
15755   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15756   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15757   uint8_t ArgMode;
15758
15759   // Decide which area this value should be read from.
15760   // TODO: Implement the AMD64 ABI in its entirety. This simple
15761   // selection mechanism works only for the basic types.
15762   if (ArgVT == MVT::f80) {
15763     llvm_unreachable("va_arg for f80 not yet implemented");
15764   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15765     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15766   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15767     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15768   } else {
15769     llvm_unreachable("Unhandled argument type in LowerVAARG");
15770   }
15771
15772   if (ArgMode == 2) {
15773     // Sanity Check: Make sure using fp_offset makes sense.
15774     assert(!Subtarget->useSoftFloat() &&
15775            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15776            Subtarget->hasSSE1());
15777   }
15778
15779   // Insert VAARG_64 node into the DAG
15780   // VAARG_64 returns two values: Variable Argument Address, Chain
15781   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15782                        DAG.getConstant(ArgMode, dl, MVT::i8),
15783                        DAG.getConstant(Align, dl, MVT::i32)};
15784   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15785   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15786                                           VTs, InstOps, MVT::i64,
15787                                           MachinePointerInfo(SV),
15788                                           /*Align=*/0,
15789                                           /*Volatile=*/false,
15790                                           /*ReadMem=*/true,
15791                                           /*WriteMem=*/true);
15792   Chain = VAARG.getValue(1);
15793
15794   // Load the next argument and return it
15795   return DAG.getLoad(ArgVT, dl,
15796                      Chain,
15797                      VAARG,
15798                      MachinePointerInfo(),
15799                      false, false, false, 0);
15800 }
15801
15802 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15803                            SelectionDAG &DAG) {
15804   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15805   // where a va_list is still an i8*.
15806   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15807   if (Subtarget->isCallingConvWin64(
15808         DAG.getMachineFunction().getFunction()->getCallingConv()))
15809     // Probably a Win64 va_copy.
15810     return DAG.expandVACopy(Op.getNode());
15811
15812   SDValue Chain = Op.getOperand(0);
15813   SDValue DstPtr = Op.getOperand(1);
15814   SDValue SrcPtr = Op.getOperand(2);
15815   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15816   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15817   SDLoc DL(Op);
15818
15819   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15820                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15821                        false, false,
15822                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15823 }
15824
15825 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15826 // amount is a constant. Takes immediate version of shift as input.
15827 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15828                                           SDValue SrcOp, uint64_t ShiftAmt,
15829                                           SelectionDAG &DAG) {
15830   MVT ElementType = VT.getVectorElementType();
15831
15832   // Fold this packed shift into its first operand if ShiftAmt is 0.
15833   if (ShiftAmt == 0)
15834     return SrcOp;
15835
15836   // Check for ShiftAmt >= element width
15837   if (ShiftAmt >= ElementType.getSizeInBits()) {
15838     if (Opc == X86ISD::VSRAI)
15839       ShiftAmt = ElementType.getSizeInBits() - 1;
15840     else
15841       return DAG.getConstant(0, dl, VT);
15842   }
15843
15844   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15845          && "Unknown target vector shift-by-constant node");
15846
15847   // Fold this packed vector shift into a build vector if SrcOp is a
15848   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15849   if (VT == SrcOp.getSimpleValueType() &&
15850       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15851     SmallVector<SDValue, 8> Elts;
15852     unsigned NumElts = SrcOp->getNumOperands();
15853     ConstantSDNode *ND;
15854
15855     switch(Opc) {
15856     default: llvm_unreachable(nullptr);
15857     case X86ISD::VSHLI:
15858       for (unsigned i=0; i!=NumElts; ++i) {
15859         SDValue CurrentOp = SrcOp->getOperand(i);
15860         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15861           Elts.push_back(CurrentOp);
15862           continue;
15863         }
15864         ND = cast<ConstantSDNode>(CurrentOp);
15865         const APInt &C = ND->getAPIntValue();
15866         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15867       }
15868       break;
15869     case X86ISD::VSRLI:
15870       for (unsigned i=0; i!=NumElts; ++i) {
15871         SDValue CurrentOp = SrcOp->getOperand(i);
15872         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15873           Elts.push_back(CurrentOp);
15874           continue;
15875         }
15876         ND = cast<ConstantSDNode>(CurrentOp);
15877         const APInt &C = ND->getAPIntValue();
15878         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15879       }
15880       break;
15881     case X86ISD::VSRAI:
15882       for (unsigned i=0; i!=NumElts; ++i) {
15883         SDValue CurrentOp = SrcOp->getOperand(i);
15884         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15885           Elts.push_back(CurrentOp);
15886           continue;
15887         }
15888         ND = cast<ConstantSDNode>(CurrentOp);
15889         const APInt &C = ND->getAPIntValue();
15890         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15891       }
15892       break;
15893     }
15894
15895     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15896   }
15897
15898   return DAG.getNode(Opc, dl, VT, SrcOp,
15899                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15900 }
15901
15902 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15903 // may or may not be a constant. Takes immediate version of shift as input.
15904 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15905                                    SDValue SrcOp, SDValue ShAmt,
15906                                    SelectionDAG &DAG) {
15907   MVT SVT = ShAmt.getSimpleValueType();
15908   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15909
15910   // Catch shift-by-constant.
15911   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15912     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15913                                       CShAmt->getZExtValue(), DAG);
15914
15915   // Change opcode to non-immediate version
15916   switch (Opc) {
15917     default: llvm_unreachable("Unknown target vector shift node");
15918     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15919     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15920     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15921   }
15922
15923   const X86Subtarget &Subtarget =
15924       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15925   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15926       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15927     // Let the shuffle legalizer expand this shift amount node.
15928     SDValue Op0 = ShAmt.getOperand(0);
15929     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15930     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15931   } else {
15932     // Need to build a vector containing shift amount.
15933     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15934     SmallVector<SDValue, 4> ShOps;
15935     ShOps.push_back(ShAmt);
15936     if (SVT == MVT::i32) {
15937       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15938       ShOps.push_back(DAG.getUNDEF(SVT));
15939     }
15940     ShOps.push_back(DAG.getUNDEF(SVT));
15941
15942     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15943     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15944   }
15945
15946   // The return type has to be a 128-bit type with the same element
15947   // type as the input type.
15948   MVT EltVT = VT.getVectorElementType();
15949   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15950
15951   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15952   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15953 }
15954
15955 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15956 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15957 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15958 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15959                                     SDValue PreservedSrc,
15960                                     const X86Subtarget *Subtarget,
15961                                     SelectionDAG &DAG) {
15962     EVT VT = Op.getValueType();
15963     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15964                                   MVT::i1, VT.getVectorNumElements());
15965     SDValue VMask = SDValue();
15966     unsigned OpcodeSelect = ISD::VSELECT;
15967     SDLoc dl(Op);
15968
15969     assert(MaskVT.isSimple() && "invalid mask type");
15970
15971     if (isAllOnes(Mask))
15972       return Op;
15973
15974     if (MaskVT.bitsGT(Mask.getValueType())) {
15975       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15976                                          MaskVT.getSizeInBits());
15977       VMask = DAG.getBitcast(MaskVT,
15978                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15979     } else {
15980       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15981                                        Mask.getValueType().getSizeInBits());
15982       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15983       // are extracted by EXTRACT_SUBVECTOR.
15984       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15985                           DAG.getBitcast(BitcastVT, Mask),
15986                           DAG.getIntPtrConstant(0, dl));
15987     }
15988
15989     switch (Op.getOpcode()) {
15990       default: break;
15991       case X86ISD::PCMPEQM:
15992       case X86ISD::PCMPGTM:
15993       case X86ISD::CMPM:
15994       case X86ISD::CMPMU:
15995         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15996       case X86ISD::VFPCLASS:
15997         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15998       case X86ISD::VTRUNC:
15999       case X86ISD::VTRUNCS:
16000       case X86ISD::VTRUNCUS:
16001         // We can't use ISD::VSELECT here because it is not always "Legal"
16002         // for the destination type. For example vpmovqb require only AVX512
16003         // and vselect that can operate on byte element type require BWI
16004         OpcodeSelect = X86ISD::SELECT;
16005         break;
16006     }
16007     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16008       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16009     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16010 }
16011
16012 /// \brief Creates an SDNode for a predicated scalar operation.
16013 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16014 /// The mask is coming as MVT::i8 and it should be truncated
16015 /// to MVT::i1 while lowering masking intrinsics.
16016 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16017 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16018 /// for a scalar instruction.
16019 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16020                                     SDValue PreservedSrc,
16021                                     const X86Subtarget *Subtarget,
16022                                     SelectionDAG &DAG) {
16023   if (isAllOnes(Mask))
16024     return Op;
16025
16026   EVT VT = Op.getValueType();
16027   SDLoc dl(Op);
16028   // The mask should be of type MVT::i1
16029   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16030
16031   if (Op.getOpcode() == X86ISD::FSETCC)
16032     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16033   if (Op.getOpcode() == X86ISD::VFPCLASS)
16034     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16035
16036   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16037     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16038   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16039 }
16040
16041 static int getSEHRegistrationNodeSize(const Function *Fn) {
16042   if (!Fn->hasPersonalityFn())
16043     report_fatal_error(
16044         "querying registration node size for function without personality");
16045   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16046   // WinEHStatePass for the full struct definition.
16047   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16048   case EHPersonality::MSVC_X86SEH: return 24;
16049   case EHPersonality::MSVC_CXX: return 16;
16050   default: break;
16051   }
16052   report_fatal_error("can only recover FP for MSVC EH personality functions");
16053 }
16054
16055 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16056 /// function or when returning to a parent frame after catching an exception, we
16057 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16058 /// Here's the math:
16059 ///   RegNodeBase = EntryEBP - RegNodeSize
16060 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16061 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16062 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16063 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16064                                    SDValue EntryEBP) {
16065   MachineFunction &MF = DAG.getMachineFunction();
16066   SDLoc dl;
16067
16068   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16069   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16070
16071   // It's possible that the parent function no longer has a personality function
16072   // if the exceptional code was optimized away, in which case we just return
16073   // the incoming EBP.
16074   if (!Fn->hasPersonalityFn())
16075     return EntryEBP;
16076
16077   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16078
16079   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16080   // registration.
16081   MCSymbol *OffsetSym =
16082       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16083           GlobalValue::getRealLinkageName(Fn->getName()));
16084   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16085   SDValue RegNodeFrameOffset =
16086       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16087
16088   // RegNodeBase = EntryEBP - RegNodeSize
16089   // ParentFP = RegNodeBase - RegNodeFrameOffset
16090   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16091                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16092   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16093 }
16094
16095 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16096                                        SelectionDAG &DAG) {
16097   SDLoc dl(Op);
16098   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16099   EVT VT = Op.getValueType();
16100   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16101   if (IntrData) {
16102     switch(IntrData->Type) {
16103     case INTR_TYPE_1OP:
16104       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16105     case INTR_TYPE_2OP:
16106       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16107         Op.getOperand(2));
16108     case INTR_TYPE_2OP_IMM8:
16109       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16110                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16111     case INTR_TYPE_3OP:
16112       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16113         Op.getOperand(2), Op.getOperand(3));
16114     case INTR_TYPE_4OP:
16115       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16116         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16117     case INTR_TYPE_1OP_MASK_RM: {
16118       SDValue Src = Op.getOperand(1);
16119       SDValue PassThru = Op.getOperand(2);
16120       SDValue Mask = Op.getOperand(3);
16121       SDValue RoundingMode;
16122       // We allways add rounding mode to the Node.
16123       // If the rounding mode is not specified, we add the
16124       // "current direction" mode.
16125       if (Op.getNumOperands() == 4)
16126         RoundingMode =
16127           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16128       else
16129         RoundingMode = Op.getOperand(4);
16130       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16131       if (IntrWithRoundingModeOpcode != 0)
16132         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16133             X86::STATIC_ROUNDING::CUR_DIRECTION)
16134           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16135                                       dl, Op.getValueType(), Src, RoundingMode),
16136                                       Mask, PassThru, Subtarget, DAG);
16137       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16138                                               RoundingMode),
16139                                   Mask, PassThru, Subtarget, DAG);
16140     }
16141     case INTR_TYPE_1OP_MASK: {
16142       SDValue Src = Op.getOperand(1);
16143       SDValue PassThru = Op.getOperand(2);
16144       SDValue Mask = Op.getOperand(3);
16145       // We add rounding mode to the Node when
16146       //   - RM Opcode is specified and
16147       //   - RM is not "current direction".
16148       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16149       if (IntrWithRoundingModeOpcode != 0) {
16150         SDValue Rnd = Op.getOperand(4);
16151         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16152         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16153           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16154                                       dl, Op.getValueType(),
16155                                       Src, Rnd),
16156                                       Mask, PassThru, Subtarget, DAG);
16157         }
16158       }
16159       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16160                                   Mask, PassThru, Subtarget, DAG);
16161     }
16162     case INTR_TYPE_SCALAR_MASK: {
16163       SDValue Src1 = Op.getOperand(1);
16164       SDValue Src2 = Op.getOperand(2);
16165       SDValue passThru = Op.getOperand(3);
16166       SDValue Mask = Op.getOperand(4);
16167       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16168                                   Mask, passThru, Subtarget, DAG);
16169     }
16170     case INTR_TYPE_SCALAR_MASK_RM: {
16171       SDValue Src1 = Op.getOperand(1);
16172       SDValue Src2 = Op.getOperand(2);
16173       SDValue Src0 = Op.getOperand(3);
16174       SDValue Mask = Op.getOperand(4);
16175       // There are 2 kinds of intrinsics in this group:
16176       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16177       // (2) With rounding mode and sae - 7 operands.
16178       if (Op.getNumOperands() == 6) {
16179         SDValue Sae  = Op.getOperand(5);
16180         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16181         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16182                                                 Sae),
16183                                     Mask, Src0, Subtarget, DAG);
16184       }
16185       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16186       SDValue RoundingMode  = Op.getOperand(5);
16187       SDValue Sae  = Op.getOperand(6);
16188       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16189                                               RoundingMode, Sae),
16190                                   Mask, Src0, Subtarget, DAG);
16191     }
16192     case INTR_TYPE_2OP_MASK:
16193     case INTR_TYPE_2OP_IMM8_MASK: {
16194       SDValue Src1 = Op.getOperand(1);
16195       SDValue Src2 = Op.getOperand(2);
16196       SDValue PassThru = Op.getOperand(3);
16197       SDValue Mask = Op.getOperand(4);
16198
16199       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16200         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16201
16202       // We specify 2 possible opcodes for intrinsics with rounding modes.
16203       // First, we check if the intrinsic may have non-default rounding mode,
16204       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16205       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16206       if (IntrWithRoundingModeOpcode != 0) {
16207         SDValue Rnd = Op.getOperand(5);
16208         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16209         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16210           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16211                                       dl, Op.getValueType(),
16212                                       Src1, Src2, Rnd),
16213                                       Mask, PassThru, Subtarget, DAG);
16214         }
16215       }
16216       // TODO: Intrinsics should have fast-math-flags to propagate.
16217       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16218                                   Mask, PassThru, Subtarget, DAG);
16219     }
16220     case INTR_TYPE_2OP_MASK_RM: {
16221       SDValue Src1 = Op.getOperand(1);
16222       SDValue Src2 = Op.getOperand(2);
16223       SDValue PassThru = Op.getOperand(3);
16224       SDValue Mask = Op.getOperand(4);
16225       // We specify 2 possible modes for intrinsics, with/without rounding
16226       // modes.
16227       // First, we check if the intrinsic have rounding mode (6 operands),
16228       // if not, we set rounding mode to "current".
16229       SDValue Rnd;
16230       if (Op.getNumOperands() == 6)
16231         Rnd = Op.getOperand(5);
16232       else
16233         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16234       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16235                                               Src1, Src2, Rnd),
16236                                   Mask, PassThru, Subtarget, DAG);
16237     }
16238     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16239       SDValue Src1 = Op.getOperand(1);
16240       SDValue Src2 = Op.getOperand(2);
16241       SDValue Src3 = Op.getOperand(3);
16242       SDValue PassThru = Op.getOperand(4);
16243       SDValue Mask = Op.getOperand(5);
16244       SDValue Sae  = Op.getOperand(6);
16245
16246       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16247                                               Src2, Src3, Sae),
16248                                   Mask, PassThru, Subtarget, DAG);
16249     }
16250     case INTR_TYPE_3OP_MASK_RM: {
16251       SDValue Src1 = Op.getOperand(1);
16252       SDValue Src2 = Op.getOperand(2);
16253       SDValue Imm = Op.getOperand(3);
16254       SDValue PassThru = Op.getOperand(4);
16255       SDValue Mask = Op.getOperand(5);
16256       // We specify 2 possible modes for intrinsics, with/without rounding
16257       // modes.
16258       // First, we check if the intrinsic have rounding mode (7 operands),
16259       // if not, we set rounding mode to "current".
16260       SDValue Rnd;
16261       if (Op.getNumOperands() == 7)
16262         Rnd = Op.getOperand(6);
16263       else
16264         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16265       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16266         Src1, Src2, Imm, Rnd),
16267         Mask, PassThru, Subtarget, DAG);
16268     }
16269     case INTR_TYPE_3OP_IMM8_MASK:
16270     case INTR_TYPE_3OP_MASK:
16271     case INSERT_SUBVEC: {
16272       SDValue Src1 = Op.getOperand(1);
16273       SDValue Src2 = Op.getOperand(2);
16274       SDValue Src3 = Op.getOperand(3);
16275       SDValue PassThru = Op.getOperand(4);
16276       SDValue Mask = Op.getOperand(5);
16277
16278       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16279         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16280       else if (IntrData->Type == INSERT_SUBVEC) {
16281         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16282         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16283         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16284         Imm *= Src2.getValueType().getVectorNumElements();
16285         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16286       }
16287
16288       // We specify 2 possible opcodes for intrinsics with rounding modes.
16289       // First, we check if the intrinsic may have non-default rounding mode,
16290       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16291       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16292       if (IntrWithRoundingModeOpcode != 0) {
16293         SDValue Rnd = Op.getOperand(6);
16294         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16295         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16296           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16297                                       dl, Op.getValueType(),
16298                                       Src1, Src2, Src3, Rnd),
16299                                       Mask, PassThru, Subtarget, DAG);
16300         }
16301       }
16302       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16303                                               Src1, Src2, Src3),
16304                                   Mask, PassThru, Subtarget, DAG);
16305     }
16306     case VPERM_3OP_MASKZ:
16307     case VPERM_3OP_MASK:
16308     case FMA_OP_MASK3:
16309     case FMA_OP_MASKZ:
16310     case FMA_OP_MASK: {
16311       SDValue Src1 = Op.getOperand(1);
16312       SDValue Src2 = Op.getOperand(2);
16313       SDValue Src3 = Op.getOperand(3);
16314       SDValue Mask = Op.getOperand(4);
16315       EVT VT = Op.getValueType();
16316       SDValue PassThru = SDValue();
16317
16318       // set PassThru element
16319       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16320         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16321       else if (IntrData->Type == FMA_OP_MASK3)
16322         PassThru = Src3;
16323       else
16324         PassThru = Src1;
16325
16326       // We specify 2 possible opcodes for intrinsics with rounding modes.
16327       // First, we check if the intrinsic may have non-default rounding mode,
16328       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16329       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16330       if (IntrWithRoundingModeOpcode != 0) {
16331         SDValue Rnd = Op.getOperand(5);
16332         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16333             X86::STATIC_ROUNDING::CUR_DIRECTION)
16334           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16335                                                   dl, Op.getValueType(),
16336                                                   Src1, Src2, Src3, Rnd),
16337                                       Mask, PassThru, Subtarget, DAG);
16338       }
16339       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16340                                               dl, Op.getValueType(),
16341                                               Src1, Src2, Src3),
16342                                   Mask, PassThru, Subtarget, DAG);
16343     }
16344     case TERLOG_OP_MASK:
16345     case TERLOG_OP_MASKZ: {
16346       SDValue Src1 = Op.getOperand(1);
16347       SDValue Src2 = Op.getOperand(2);
16348       SDValue Src3 = Op.getOperand(3);
16349       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16350       SDValue Mask = Op.getOperand(5);
16351       EVT VT = Op.getValueType();
16352       SDValue PassThru = Src1;
16353       // Set PassThru element.
16354       if (IntrData->Type == TERLOG_OP_MASKZ)
16355         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16356
16357       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16358                                               Src1, Src2, Src3, Src4),
16359                                   Mask, PassThru, Subtarget, DAG);
16360     }
16361     case FPCLASS: {
16362       // FPclass intrinsics with mask
16363        SDValue Src1 = Op.getOperand(1);
16364        EVT VT = Src1.getValueType();
16365        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16366                                       VT.getVectorNumElements());
16367        SDValue Imm = Op.getOperand(2);
16368        SDValue Mask = Op.getOperand(3);
16369        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16370                                         Mask.getValueType().getSizeInBits());
16371        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16372        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16373                                                  DAG.getTargetConstant(0, dl, MaskVT),
16374                                                  Subtarget, DAG);
16375        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16376                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16377                                  DAG.getIntPtrConstant(0, dl));
16378        return DAG.getBitcast(Op.getValueType(), Res);
16379     }
16380     case FPCLASSS: {
16381       SDValue Src1 = Op.getOperand(1);
16382       SDValue Imm = Op.getOperand(2);
16383       SDValue Mask = Op.getOperand(3);
16384       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16385       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16386         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16387       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16388     }
16389     case CMP_MASK:
16390     case CMP_MASK_CC: {
16391       // Comparison intrinsics with masks.
16392       // Example of transformation:
16393       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16394       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16395       // (i8 (bitcast
16396       //   (v8i1 (insert_subvector undef,
16397       //           (v2i1 (and (PCMPEQM %a, %b),
16398       //                      (extract_subvector
16399       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16400       EVT VT = Op.getOperand(1).getValueType();
16401       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16402                                     VT.getVectorNumElements());
16403       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16404       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16405                                        Mask.getValueType().getSizeInBits());
16406       SDValue Cmp;
16407       if (IntrData->Type == CMP_MASK_CC) {
16408         SDValue CC = Op.getOperand(3);
16409         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16410         // We specify 2 possible opcodes for intrinsics with rounding modes.
16411         // First, we check if the intrinsic may have non-default rounding mode,
16412         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16413         if (IntrData->Opc1 != 0) {
16414           SDValue Rnd = Op.getOperand(5);
16415           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16416               X86::STATIC_ROUNDING::CUR_DIRECTION)
16417             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16418                               Op.getOperand(2), CC, Rnd);
16419         }
16420         //default rounding mode
16421         if(!Cmp.getNode())
16422             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16423                               Op.getOperand(2), CC);
16424
16425       } else {
16426         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16427         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16428                           Op.getOperand(2));
16429       }
16430       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16431                                              DAG.getTargetConstant(0, dl,
16432                                                                    MaskVT),
16433                                              Subtarget, DAG);
16434       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16435                                 DAG.getUNDEF(BitcastVT), CmpMask,
16436                                 DAG.getIntPtrConstant(0, dl));
16437       return DAG.getBitcast(Op.getValueType(), Res);
16438     }
16439     case CMP_MASK_SCALAR_CC: {
16440       SDValue Src1 = Op.getOperand(1);
16441       SDValue Src2 = Op.getOperand(2);
16442       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16443       SDValue Mask = Op.getOperand(4);
16444
16445       SDValue Cmp;
16446       if (IntrData->Opc1 != 0) {
16447         SDValue Rnd = Op.getOperand(5);
16448         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16449             X86::STATIC_ROUNDING::CUR_DIRECTION)
16450           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16451       }
16452       //default rounding mode
16453       if(!Cmp.getNode())
16454         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16455
16456       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16457                                              DAG.getTargetConstant(0, dl,
16458                                                                    MVT::i1),
16459                                              Subtarget, DAG);
16460
16461       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16462                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16463                          DAG.getValueType(MVT::i1));
16464     }
16465     case COMI: { // Comparison intrinsics
16466       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16467       SDValue LHS = Op.getOperand(1);
16468       SDValue RHS = Op.getOperand(2);
16469       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16470       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16471       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16472       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16473                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16474       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16475     }
16476     case VSHIFT:
16477       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16478                                  Op.getOperand(1), Op.getOperand(2), DAG);
16479     case VSHIFT_MASK:
16480       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16481                                                       Op.getSimpleValueType(),
16482                                                       Op.getOperand(1),
16483                                                       Op.getOperand(2), DAG),
16484                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16485                                   DAG);
16486     case COMPRESS_EXPAND_IN_REG: {
16487       SDValue Mask = Op.getOperand(3);
16488       SDValue DataToCompress = Op.getOperand(1);
16489       SDValue PassThru = Op.getOperand(2);
16490       if (isAllOnes(Mask)) // return data as is
16491         return Op.getOperand(1);
16492
16493       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16494                                               DataToCompress),
16495                                   Mask, PassThru, Subtarget, DAG);
16496     }
16497     case BLEND: {
16498       SDValue Mask = Op.getOperand(3);
16499       EVT VT = Op.getValueType();
16500       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16501                                     VT.getVectorNumElements());
16502       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16503                                        Mask.getValueType().getSizeInBits());
16504       SDLoc dl(Op);
16505       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16506                                   DAG.getBitcast(BitcastVT, Mask),
16507                                   DAG.getIntPtrConstant(0, dl));
16508       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16509                          Op.getOperand(2));
16510     }
16511     default:
16512       break;
16513     }
16514   }
16515
16516   switch (IntNo) {
16517   default: return SDValue();    // Don't custom lower most intrinsics.
16518
16519   case Intrinsic::x86_avx2_permd:
16520   case Intrinsic::x86_avx2_permps:
16521     // Operands intentionally swapped. Mask is last operand to intrinsic,
16522     // but second operand for node/instruction.
16523     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16524                        Op.getOperand(2), Op.getOperand(1));
16525
16526   // ptest and testp intrinsics. The intrinsic these come from are designed to
16527   // return an integer value, not just an instruction so lower it to the ptest
16528   // or testp pattern and a setcc for the result.
16529   case Intrinsic::x86_sse41_ptestz:
16530   case Intrinsic::x86_sse41_ptestc:
16531   case Intrinsic::x86_sse41_ptestnzc:
16532   case Intrinsic::x86_avx_ptestz_256:
16533   case Intrinsic::x86_avx_ptestc_256:
16534   case Intrinsic::x86_avx_ptestnzc_256:
16535   case Intrinsic::x86_avx_vtestz_ps:
16536   case Intrinsic::x86_avx_vtestc_ps:
16537   case Intrinsic::x86_avx_vtestnzc_ps:
16538   case Intrinsic::x86_avx_vtestz_pd:
16539   case Intrinsic::x86_avx_vtestc_pd:
16540   case Intrinsic::x86_avx_vtestnzc_pd:
16541   case Intrinsic::x86_avx_vtestz_ps_256:
16542   case Intrinsic::x86_avx_vtestc_ps_256:
16543   case Intrinsic::x86_avx_vtestnzc_ps_256:
16544   case Intrinsic::x86_avx_vtestz_pd_256:
16545   case Intrinsic::x86_avx_vtestc_pd_256:
16546   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16547     bool IsTestPacked = false;
16548     unsigned X86CC;
16549     switch (IntNo) {
16550     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16551     case Intrinsic::x86_avx_vtestz_ps:
16552     case Intrinsic::x86_avx_vtestz_pd:
16553     case Intrinsic::x86_avx_vtestz_ps_256:
16554     case Intrinsic::x86_avx_vtestz_pd_256:
16555       IsTestPacked = true; // Fallthrough
16556     case Intrinsic::x86_sse41_ptestz:
16557     case Intrinsic::x86_avx_ptestz_256:
16558       // ZF = 1
16559       X86CC = X86::COND_E;
16560       break;
16561     case Intrinsic::x86_avx_vtestc_ps:
16562     case Intrinsic::x86_avx_vtestc_pd:
16563     case Intrinsic::x86_avx_vtestc_ps_256:
16564     case Intrinsic::x86_avx_vtestc_pd_256:
16565       IsTestPacked = true; // Fallthrough
16566     case Intrinsic::x86_sse41_ptestc:
16567     case Intrinsic::x86_avx_ptestc_256:
16568       // CF = 1
16569       X86CC = X86::COND_B;
16570       break;
16571     case Intrinsic::x86_avx_vtestnzc_ps:
16572     case Intrinsic::x86_avx_vtestnzc_pd:
16573     case Intrinsic::x86_avx_vtestnzc_ps_256:
16574     case Intrinsic::x86_avx_vtestnzc_pd_256:
16575       IsTestPacked = true; // Fallthrough
16576     case Intrinsic::x86_sse41_ptestnzc:
16577     case Intrinsic::x86_avx_ptestnzc_256:
16578       // ZF and CF = 0
16579       X86CC = X86::COND_A;
16580       break;
16581     }
16582
16583     SDValue LHS = Op.getOperand(1);
16584     SDValue RHS = Op.getOperand(2);
16585     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16586     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16587     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16588     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16589     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16590   }
16591   case Intrinsic::x86_avx512_kortestz_w:
16592   case Intrinsic::x86_avx512_kortestc_w: {
16593     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16594     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16595     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16596     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16597     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16598     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16599     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16600   }
16601
16602   case Intrinsic::x86_sse42_pcmpistria128:
16603   case Intrinsic::x86_sse42_pcmpestria128:
16604   case Intrinsic::x86_sse42_pcmpistric128:
16605   case Intrinsic::x86_sse42_pcmpestric128:
16606   case Intrinsic::x86_sse42_pcmpistrio128:
16607   case Intrinsic::x86_sse42_pcmpestrio128:
16608   case Intrinsic::x86_sse42_pcmpistris128:
16609   case Intrinsic::x86_sse42_pcmpestris128:
16610   case Intrinsic::x86_sse42_pcmpistriz128:
16611   case Intrinsic::x86_sse42_pcmpestriz128: {
16612     unsigned Opcode;
16613     unsigned X86CC;
16614     switch (IntNo) {
16615     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16616     case Intrinsic::x86_sse42_pcmpistria128:
16617       Opcode = X86ISD::PCMPISTRI;
16618       X86CC = X86::COND_A;
16619       break;
16620     case Intrinsic::x86_sse42_pcmpestria128:
16621       Opcode = X86ISD::PCMPESTRI;
16622       X86CC = X86::COND_A;
16623       break;
16624     case Intrinsic::x86_sse42_pcmpistric128:
16625       Opcode = X86ISD::PCMPISTRI;
16626       X86CC = X86::COND_B;
16627       break;
16628     case Intrinsic::x86_sse42_pcmpestric128:
16629       Opcode = X86ISD::PCMPESTRI;
16630       X86CC = X86::COND_B;
16631       break;
16632     case Intrinsic::x86_sse42_pcmpistrio128:
16633       Opcode = X86ISD::PCMPISTRI;
16634       X86CC = X86::COND_O;
16635       break;
16636     case Intrinsic::x86_sse42_pcmpestrio128:
16637       Opcode = X86ISD::PCMPESTRI;
16638       X86CC = X86::COND_O;
16639       break;
16640     case Intrinsic::x86_sse42_pcmpistris128:
16641       Opcode = X86ISD::PCMPISTRI;
16642       X86CC = X86::COND_S;
16643       break;
16644     case Intrinsic::x86_sse42_pcmpestris128:
16645       Opcode = X86ISD::PCMPESTRI;
16646       X86CC = X86::COND_S;
16647       break;
16648     case Intrinsic::x86_sse42_pcmpistriz128:
16649       Opcode = X86ISD::PCMPISTRI;
16650       X86CC = X86::COND_E;
16651       break;
16652     case Intrinsic::x86_sse42_pcmpestriz128:
16653       Opcode = X86ISD::PCMPESTRI;
16654       X86CC = X86::COND_E;
16655       break;
16656     }
16657     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16658     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16659     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16660     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16661                                 DAG.getConstant(X86CC, dl, MVT::i8),
16662                                 SDValue(PCMP.getNode(), 1));
16663     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16664   }
16665
16666   case Intrinsic::x86_sse42_pcmpistri128:
16667   case Intrinsic::x86_sse42_pcmpestri128: {
16668     unsigned Opcode;
16669     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16670       Opcode = X86ISD::PCMPISTRI;
16671     else
16672       Opcode = X86ISD::PCMPESTRI;
16673
16674     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16675     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16676     return DAG.getNode(Opcode, dl, VTs, NewOps);
16677   }
16678
16679   case Intrinsic::x86_seh_lsda: {
16680     // Compute the symbol for the LSDA. We know it'll get emitted later.
16681     MachineFunction &MF = DAG.getMachineFunction();
16682     SDValue Op1 = Op.getOperand(1);
16683     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16684     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16685         GlobalValue::getRealLinkageName(Fn->getName()));
16686
16687     // Generate a simple absolute symbol reference. This intrinsic is only
16688     // supported on 32-bit Windows, which isn't PIC.
16689     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16690     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16691   }
16692
16693   case Intrinsic::x86_seh_recoverfp: {
16694     SDValue FnOp = Op.getOperand(1);
16695     SDValue IncomingFPOp = Op.getOperand(2);
16696     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16697     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16698     if (!Fn)
16699       report_fatal_error(
16700           "llvm.x86.seh.recoverfp must take a function as the first argument");
16701     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16702   }
16703
16704   case Intrinsic::localaddress: {
16705     // Returns one of the stack, base, or frame pointer registers, depending on
16706     // which is used to reference local variables.
16707     MachineFunction &MF = DAG.getMachineFunction();
16708     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16709     unsigned Reg;
16710     if (RegInfo->hasBasePointer(MF))
16711       Reg = RegInfo->getBaseRegister();
16712     else // This function handles the SP or FP case.
16713       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16714     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16715   }
16716   }
16717 }
16718
16719 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16720                               SDValue Src, SDValue Mask, SDValue Base,
16721                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16722                               const X86Subtarget * Subtarget) {
16723   SDLoc dl(Op);
16724   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16725   if (!C)
16726     llvm_unreachable("Invalid scale type");
16727   unsigned ScaleVal = C->getZExtValue();
16728   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16729     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16730
16731   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16732   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16733                              Index.getSimpleValueType().getVectorNumElements());
16734   SDValue MaskInReg;
16735   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16736   if (MaskC)
16737     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16738   else {
16739     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16740                                      Mask.getValueType().getSizeInBits());
16741
16742     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16743     // are extracted by EXTRACT_SUBVECTOR.
16744     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16745                             DAG.getBitcast(BitcastVT, Mask),
16746                             DAG.getIntPtrConstant(0, dl));
16747   }
16748   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16749   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16750   SDValue Segment = DAG.getRegister(0, MVT::i32);
16751   if (Src.getOpcode() == ISD::UNDEF)
16752     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16753   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16754   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16755   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16756   return DAG.getMergeValues(RetOps, dl);
16757 }
16758
16759 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16760                                SDValue Src, SDValue Mask, SDValue Base,
16761                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16762   SDLoc dl(Op);
16763   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16764   if (!C)
16765     llvm_unreachable("Invalid scale type");
16766   unsigned ScaleVal = C->getZExtValue();
16767   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16768     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16769
16770   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16771   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16772   SDValue Segment = DAG.getRegister(0, MVT::i32);
16773   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16774                              Index.getSimpleValueType().getVectorNumElements());
16775   SDValue MaskInReg;
16776   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16777   if (MaskC)
16778     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16779   else {
16780     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16781                                      Mask.getValueType().getSizeInBits());
16782
16783     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16784     // are extracted by EXTRACT_SUBVECTOR.
16785     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16786                             DAG.getBitcast(BitcastVT, Mask),
16787                             DAG.getIntPtrConstant(0, dl));
16788   }
16789   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16790   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16791   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16792   return SDValue(Res, 1);
16793 }
16794
16795 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16796                                SDValue Mask, SDValue Base, SDValue Index,
16797                                SDValue ScaleOp, SDValue Chain) {
16798   SDLoc dl(Op);
16799   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16800   assert(C && "Invalid scale type");
16801   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16802   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16803   SDValue Segment = DAG.getRegister(0, MVT::i32);
16804   EVT MaskVT =
16805     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16806   SDValue MaskInReg;
16807   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16808   if (MaskC)
16809     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16810   else
16811     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16812   //SDVTList VTs = DAG.getVTList(MVT::Other);
16813   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16814   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16815   return SDValue(Res, 0);
16816 }
16817
16818 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16819 // read performance monitor counters (x86_rdpmc).
16820 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16821                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16822                               SmallVectorImpl<SDValue> &Results) {
16823   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16824   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16825   SDValue LO, HI;
16826
16827   // The ECX register is used to select the index of the performance counter
16828   // to read.
16829   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16830                                    N->getOperand(2));
16831   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16832
16833   // Reads the content of a 64-bit performance counter and returns it in the
16834   // registers EDX:EAX.
16835   if (Subtarget->is64Bit()) {
16836     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16837     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16838                             LO.getValue(2));
16839   } else {
16840     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16841     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16842                             LO.getValue(2));
16843   }
16844   Chain = HI.getValue(1);
16845
16846   if (Subtarget->is64Bit()) {
16847     // The EAX register is loaded with the low-order 32 bits. The EDX register
16848     // is loaded with the supported high-order bits of the counter.
16849     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16850                               DAG.getConstant(32, DL, MVT::i8));
16851     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16852     Results.push_back(Chain);
16853     return;
16854   }
16855
16856   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16857   SDValue Ops[] = { LO, HI };
16858   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16859   Results.push_back(Pair);
16860   Results.push_back(Chain);
16861 }
16862
16863 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16864 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16865 // also used to custom lower READCYCLECOUNTER nodes.
16866 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16867                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16868                               SmallVectorImpl<SDValue> &Results) {
16869   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16870   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16871   SDValue LO, HI;
16872
16873   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16874   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16875   // and the EAX register is loaded with the low-order 32 bits.
16876   if (Subtarget->is64Bit()) {
16877     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16878     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16879                             LO.getValue(2));
16880   } else {
16881     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16882     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16883                             LO.getValue(2));
16884   }
16885   SDValue Chain = HI.getValue(1);
16886
16887   if (Opcode == X86ISD::RDTSCP_DAG) {
16888     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16889
16890     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16891     // the ECX register. Add 'ecx' explicitly to the chain.
16892     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16893                                      HI.getValue(2));
16894     // Explicitly store the content of ECX at the location passed in input
16895     // to the 'rdtscp' intrinsic.
16896     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16897                          MachinePointerInfo(), false, false, 0);
16898   }
16899
16900   if (Subtarget->is64Bit()) {
16901     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16902     // the EAX register is loaded with the low-order 32 bits.
16903     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16904                               DAG.getConstant(32, DL, MVT::i8));
16905     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16906     Results.push_back(Chain);
16907     return;
16908   }
16909
16910   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16911   SDValue Ops[] = { LO, HI };
16912   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16913   Results.push_back(Pair);
16914   Results.push_back(Chain);
16915 }
16916
16917 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16918                                      SelectionDAG &DAG) {
16919   SmallVector<SDValue, 2> Results;
16920   SDLoc DL(Op);
16921   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16922                           Results);
16923   return DAG.getMergeValues(Results, DL);
16924 }
16925
16926 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16927                                     SelectionDAG &DAG) {
16928   MachineFunction &MF = DAG.getMachineFunction();
16929   const Function *Fn = MF.getFunction();
16930   SDLoc dl(Op);
16931   SDValue Chain = Op.getOperand(0);
16932
16933   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16934          "using llvm.x86.seh.restoreframe requires a frame pointer");
16935
16936   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16937   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16938
16939   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16940   unsigned FrameReg =
16941       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16942   unsigned SPReg = RegInfo->getStackRegister();
16943   unsigned SlotSize = RegInfo->getSlotSize();
16944
16945   // Get incoming EBP.
16946   SDValue IncomingEBP =
16947       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16948
16949   // SP is saved in the first field of every registration node, so load
16950   // [EBP-RegNodeSize] into SP.
16951   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16952   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16953                                DAG.getConstant(-RegNodeSize, dl, VT));
16954   SDValue NewSP =
16955       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16956                   false, VT.getScalarSizeInBits() / 8);
16957   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16958
16959   if (!RegInfo->needsStackRealignment(MF)) {
16960     // Adjust EBP to point back to the original frame position.
16961     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16962     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16963   } else {
16964     assert(RegInfo->hasBasePointer(MF) &&
16965            "functions with Win32 EH must use frame or base pointer register");
16966
16967     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16968     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16969     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16970
16971     // Reload the spilled EBP value, now that the stack and base pointers are
16972     // set up.
16973     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16974     X86FI->setHasSEHFramePtrSave(true);
16975     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16976     X86FI->setSEHFramePtrSaveIndex(FI);
16977     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16978                                 MachinePointerInfo(), false, false, false,
16979                                 VT.getScalarSizeInBits() / 8);
16980     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16981   }
16982
16983   return Chain;
16984 }
16985
16986 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16987 /// return truncate Store/MaskedStore Node
16988 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16989                                                SelectionDAG &DAG,
16990                                                MVT ElementType) {
16991   SDLoc dl(Op);
16992   SDValue Mask = Op.getOperand(4);
16993   SDValue DataToTruncate = Op.getOperand(3);
16994   SDValue Addr = Op.getOperand(2);
16995   SDValue Chain = Op.getOperand(0);
16996
16997   EVT VT  = DataToTruncate.getValueType();
16998   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16999                              ElementType, VT.getVectorNumElements());
17000
17001   if (isAllOnes(Mask)) // return just a truncate store
17002     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17003                              MachinePointerInfo(), SVT, false, false,
17004                              SVT.getScalarSizeInBits()/8);
17005
17006   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
17007                                 MVT::i1, VT.getVectorNumElements());
17008   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17009                                    Mask.getValueType().getSizeInBits());
17010   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17011   // are extracted by EXTRACT_SUBVECTOR.
17012   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17013                               DAG.getBitcast(BitcastVT, Mask),
17014                               DAG.getIntPtrConstant(0, dl));
17015
17016   MachineMemOperand *MMO = DAG.getMachineFunction().
17017     getMachineMemOperand(MachinePointerInfo(),
17018                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17019                          SVT.getScalarSizeInBits()/8);
17020
17021   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17022                             VMask, SVT, MMO, true);
17023 }
17024
17025 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17026                                       SelectionDAG &DAG) {
17027   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17028
17029   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17030   if (!IntrData) {
17031     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17032       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17033     return SDValue();
17034   }
17035
17036   SDLoc dl(Op);
17037   switch(IntrData->Type) {
17038   default:
17039     llvm_unreachable("Unknown Intrinsic Type");
17040     break;
17041   case RDSEED:
17042   case RDRAND: {
17043     // Emit the node with the right value type.
17044     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17045     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17046
17047     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17048     // Otherwise return the value from Rand, which is always 0, casted to i32.
17049     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17050                       DAG.getConstant(1, dl, Op->getValueType(1)),
17051                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17052                       SDValue(Result.getNode(), 1) };
17053     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17054                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17055                                   Ops);
17056
17057     // Return { result, isValid, chain }.
17058     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17059                        SDValue(Result.getNode(), 2));
17060   }
17061   case GATHER: {
17062   //gather(v1, mask, index, base, scale);
17063     SDValue Chain = Op.getOperand(0);
17064     SDValue Src   = Op.getOperand(2);
17065     SDValue Base  = Op.getOperand(3);
17066     SDValue Index = Op.getOperand(4);
17067     SDValue Mask  = Op.getOperand(5);
17068     SDValue Scale = Op.getOperand(6);
17069     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17070                          Chain, Subtarget);
17071   }
17072   case SCATTER: {
17073   //scatter(base, mask, index, v1, scale);
17074     SDValue Chain = Op.getOperand(0);
17075     SDValue Base  = Op.getOperand(2);
17076     SDValue Mask  = Op.getOperand(3);
17077     SDValue Index = Op.getOperand(4);
17078     SDValue Src   = Op.getOperand(5);
17079     SDValue Scale = Op.getOperand(6);
17080     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17081                           Scale, Chain);
17082   }
17083   case PREFETCH: {
17084     SDValue Hint = Op.getOperand(6);
17085     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17086     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17087     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17088     SDValue Chain = Op.getOperand(0);
17089     SDValue Mask  = Op.getOperand(2);
17090     SDValue Index = Op.getOperand(3);
17091     SDValue Base  = Op.getOperand(4);
17092     SDValue Scale = Op.getOperand(5);
17093     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17094   }
17095   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17096   case RDTSC: {
17097     SmallVector<SDValue, 2> Results;
17098     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17099                             Results);
17100     return DAG.getMergeValues(Results, dl);
17101   }
17102   // Read Performance Monitoring Counters.
17103   case RDPMC: {
17104     SmallVector<SDValue, 2> Results;
17105     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17106     return DAG.getMergeValues(Results, dl);
17107   }
17108   // XTEST intrinsics.
17109   case XTEST: {
17110     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17111     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17112     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17113                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17114                                 InTrans);
17115     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17116     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17117                        Ret, SDValue(InTrans.getNode(), 1));
17118   }
17119   // ADC/ADCX/SBB
17120   case ADX: {
17121     SmallVector<SDValue, 2> Results;
17122     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17123     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17124     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17125                                 DAG.getConstant(-1, dl, MVT::i8));
17126     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17127                               Op.getOperand(4), GenCF.getValue(1));
17128     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17129                                  Op.getOperand(5), MachinePointerInfo(),
17130                                  false, false, 0);
17131     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17132                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17133                                 Res.getValue(1));
17134     Results.push_back(SetCC);
17135     Results.push_back(Store);
17136     return DAG.getMergeValues(Results, dl);
17137   }
17138   case COMPRESS_TO_MEM: {
17139     SDLoc dl(Op);
17140     SDValue Mask = Op.getOperand(4);
17141     SDValue DataToCompress = Op.getOperand(3);
17142     SDValue Addr = Op.getOperand(2);
17143     SDValue Chain = Op.getOperand(0);
17144
17145     EVT VT = DataToCompress.getValueType();
17146     if (isAllOnes(Mask)) // return just a store
17147       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17148                           MachinePointerInfo(), false, false,
17149                           VT.getScalarSizeInBits()/8);
17150
17151     SDValue Compressed =
17152       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17153                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17154     return DAG.getStore(Chain, dl, Compressed, Addr,
17155                         MachinePointerInfo(), false, false,
17156                         VT.getScalarSizeInBits()/8);
17157   }
17158   case TRUNCATE_TO_MEM_VI8:
17159     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17160   case TRUNCATE_TO_MEM_VI16:
17161     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17162   case TRUNCATE_TO_MEM_VI32:
17163     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17164   case EXPAND_FROM_MEM: {
17165     SDLoc dl(Op);
17166     SDValue Mask = Op.getOperand(4);
17167     SDValue PassThru = Op.getOperand(3);
17168     SDValue Addr = Op.getOperand(2);
17169     SDValue Chain = Op.getOperand(0);
17170     EVT VT = Op.getValueType();
17171
17172     if (isAllOnes(Mask)) // return just a load
17173       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17174                          false, VT.getScalarSizeInBits()/8);
17175
17176     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17177                                        false, false, false,
17178                                        VT.getScalarSizeInBits()/8);
17179
17180     SDValue Results[] = {
17181       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17182                            Mask, PassThru, Subtarget, DAG), Chain};
17183     return DAG.getMergeValues(Results, dl);
17184   }
17185   }
17186 }
17187
17188 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17189                                            SelectionDAG &DAG) const {
17190   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17191   MFI->setReturnAddressIsTaken(true);
17192
17193   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17194     return SDValue();
17195
17196   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17197   SDLoc dl(Op);
17198   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17199
17200   if (Depth > 0) {
17201     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17202     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17203     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17204     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17205                        DAG.getNode(ISD::ADD, dl, PtrVT,
17206                                    FrameAddr, Offset),
17207                        MachinePointerInfo(), false, false, false, 0);
17208   }
17209
17210   // Just load the return address.
17211   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17212   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17213                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17214 }
17215
17216 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17217   MachineFunction &MF = DAG.getMachineFunction();
17218   MachineFrameInfo *MFI = MF.getFrameInfo();
17219   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17220   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17221   EVT VT = Op.getValueType();
17222
17223   MFI->setFrameAddressIsTaken(true);
17224
17225   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17226     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17227     // is not possible to crawl up the stack without looking at the unwind codes
17228     // simultaneously.
17229     int FrameAddrIndex = FuncInfo->getFAIndex();
17230     if (!FrameAddrIndex) {
17231       // Set up a frame object for the return address.
17232       unsigned SlotSize = RegInfo->getSlotSize();
17233       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17234           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17235       FuncInfo->setFAIndex(FrameAddrIndex);
17236     }
17237     return DAG.getFrameIndex(FrameAddrIndex, VT);
17238   }
17239
17240   unsigned FrameReg =
17241       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17242   SDLoc dl(Op);  // FIXME probably not meaningful
17243   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17244   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17245           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17246          "Invalid Frame Register!");
17247   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17248   while (Depth--)
17249     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17250                             MachinePointerInfo(),
17251                             false, false, false, 0);
17252   return FrameAddr;
17253 }
17254
17255 // FIXME? Maybe this could be a TableGen attribute on some registers and
17256 // this table could be generated automatically from RegInfo.
17257 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17258                                               SelectionDAG &DAG) const {
17259   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17260   const MachineFunction &MF = DAG.getMachineFunction();
17261
17262   unsigned Reg = StringSwitch<unsigned>(RegName)
17263                        .Case("esp", X86::ESP)
17264                        .Case("rsp", X86::RSP)
17265                        .Case("ebp", X86::EBP)
17266                        .Case("rbp", X86::RBP)
17267                        .Default(0);
17268
17269   if (Reg == X86::EBP || Reg == X86::RBP) {
17270     if (!TFI.hasFP(MF))
17271       report_fatal_error("register " + StringRef(RegName) +
17272                          " is allocatable: function has no frame pointer");
17273 #ifndef NDEBUG
17274     else {
17275       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17276       unsigned FrameReg =
17277           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17278       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17279              "Invalid Frame Register!");
17280     }
17281 #endif
17282   }
17283
17284   if (Reg)
17285     return Reg;
17286
17287   report_fatal_error("Invalid register name global variable");
17288 }
17289
17290 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17291                                                      SelectionDAG &DAG) const {
17292   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17293   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17294 }
17295
17296 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17297   SDValue Chain     = Op.getOperand(0);
17298   SDValue Offset    = Op.getOperand(1);
17299   SDValue Handler   = Op.getOperand(2);
17300   SDLoc dl      (Op);
17301
17302   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17303   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17304   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17305   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17306           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17307          "Invalid Frame Register!");
17308   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17309   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17310
17311   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17312                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17313                                                        dl));
17314   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17315   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17316                        false, false, 0);
17317   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17318
17319   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17320                      DAG.getRegister(StoreAddrReg, PtrVT));
17321 }
17322
17323 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17324                                                SelectionDAG &DAG) const {
17325   SDLoc DL(Op);
17326   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17327                      DAG.getVTList(MVT::i32, MVT::Other),
17328                      Op.getOperand(0), Op.getOperand(1));
17329 }
17330
17331 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17332                                                 SelectionDAG &DAG) const {
17333   SDLoc DL(Op);
17334   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17335                      Op.getOperand(0), Op.getOperand(1));
17336 }
17337
17338 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17339   return Op.getOperand(0);
17340 }
17341
17342 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17343                                                 SelectionDAG &DAG) const {
17344   SDValue Root = Op.getOperand(0);
17345   SDValue Trmp = Op.getOperand(1); // trampoline
17346   SDValue FPtr = Op.getOperand(2); // nested function
17347   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17348   SDLoc dl (Op);
17349
17350   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17351   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17352
17353   if (Subtarget->is64Bit()) {
17354     SDValue OutChains[6];
17355
17356     // Large code-model.
17357     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17358     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17359
17360     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17361     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17362
17363     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17364
17365     // Load the pointer to the nested function into R11.
17366     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17367     SDValue Addr = Trmp;
17368     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17369                                 Addr, MachinePointerInfo(TrmpAddr),
17370                                 false, false, 0);
17371
17372     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17373                        DAG.getConstant(2, dl, MVT::i64));
17374     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17375                                 MachinePointerInfo(TrmpAddr, 2),
17376                                 false, false, 2);
17377
17378     // Load the 'nest' parameter value into R10.
17379     // R10 is specified in X86CallingConv.td
17380     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17381     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17382                        DAG.getConstant(10, dl, MVT::i64));
17383     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17384                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17385                                 false, false, 0);
17386
17387     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17388                        DAG.getConstant(12, dl, MVT::i64));
17389     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17390                                 MachinePointerInfo(TrmpAddr, 12),
17391                                 false, false, 2);
17392
17393     // Jump to the nested function.
17394     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17395     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17396                        DAG.getConstant(20, dl, MVT::i64));
17397     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17398                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17399                                 false, false, 0);
17400
17401     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17402     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17403                        DAG.getConstant(22, dl, MVT::i64));
17404     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17405                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17406                                 false, false, 0);
17407
17408     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17409   } else {
17410     const Function *Func =
17411       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17412     CallingConv::ID CC = Func->getCallingConv();
17413     unsigned NestReg;
17414
17415     switch (CC) {
17416     default:
17417       llvm_unreachable("Unsupported calling convention");
17418     case CallingConv::C:
17419     case CallingConv::X86_StdCall: {
17420       // Pass 'nest' parameter in ECX.
17421       // Must be kept in sync with X86CallingConv.td
17422       NestReg = X86::ECX;
17423
17424       // Check that ECX wasn't needed by an 'inreg' parameter.
17425       FunctionType *FTy = Func->getFunctionType();
17426       const AttributeSet &Attrs = Func->getAttributes();
17427
17428       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17429         unsigned InRegCount = 0;
17430         unsigned Idx = 1;
17431
17432         for (FunctionType::param_iterator I = FTy->param_begin(),
17433              E = FTy->param_end(); I != E; ++I, ++Idx)
17434           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17435             auto &DL = DAG.getDataLayout();
17436             // FIXME: should only count parameters that are lowered to integers.
17437             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17438           }
17439
17440         if (InRegCount > 2) {
17441           report_fatal_error("Nest register in use - reduce number of inreg"
17442                              " parameters!");
17443         }
17444       }
17445       break;
17446     }
17447     case CallingConv::X86_FastCall:
17448     case CallingConv::X86_ThisCall:
17449     case CallingConv::Fast:
17450       // Pass 'nest' parameter in EAX.
17451       // Must be kept in sync with X86CallingConv.td
17452       NestReg = X86::EAX;
17453       break;
17454     }
17455
17456     SDValue OutChains[4];
17457     SDValue Addr, Disp;
17458
17459     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17460                        DAG.getConstant(10, dl, MVT::i32));
17461     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17462
17463     // This is storing the opcode for MOV32ri.
17464     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17465     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17466     OutChains[0] = DAG.getStore(Root, dl,
17467                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17468                                 Trmp, MachinePointerInfo(TrmpAddr),
17469                                 false, false, 0);
17470
17471     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17472                        DAG.getConstant(1, dl, MVT::i32));
17473     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17474                                 MachinePointerInfo(TrmpAddr, 1),
17475                                 false, false, 1);
17476
17477     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17478     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17479                        DAG.getConstant(5, dl, MVT::i32));
17480     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17481                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17482                                 false, false, 1);
17483
17484     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17485                        DAG.getConstant(6, dl, MVT::i32));
17486     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17487                                 MachinePointerInfo(TrmpAddr, 6),
17488                                 false, false, 1);
17489
17490     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17491   }
17492 }
17493
17494 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17495                                             SelectionDAG &DAG) const {
17496   /*
17497    The rounding mode is in bits 11:10 of FPSR, and has the following
17498    settings:
17499      00 Round to nearest
17500      01 Round to -inf
17501      10 Round to +inf
17502      11 Round to 0
17503
17504   FLT_ROUNDS, on the other hand, expects the following:
17505     -1 Undefined
17506      0 Round to 0
17507      1 Round to nearest
17508      2 Round to +inf
17509      3 Round to -inf
17510
17511   To perform the conversion, we do:
17512     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17513   */
17514
17515   MachineFunction &MF = DAG.getMachineFunction();
17516   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17517   unsigned StackAlignment = TFI.getStackAlignment();
17518   MVT VT = Op.getSimpleValueType();
17519   SDLoc DL(Op);
17520
17521   // Save FP Control Word to stack slot
17522   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17523   SDValue StackSlot =
17524       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17525
17526   MachineMemOperand *MMO =
17527       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17528                               MachineMemOperand::MOStore, 2, 2);
17529
17530   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17531   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17532                                           DAG.getVTList(MVT::Other),
17533                                           Ops, MVT::i16, MMO);
17534
17535   // Load FP Control Word from stack slot
17536   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17537                             MachinePointerInfo(), false, false, false, 0);
17538
17539   // Transform as necessary
17540   SDValue CWD1 =
17541     DAG.getNode(ISD::SRL, DL, MVT::i16,
17542                 DAG.getNode(ISD::AND, DL, MVT::i16,
17543                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17544                 DAG.getConstant(11, DL, MVT::i8));
17545   SDValue CWD2 =
17546     DAG.getNode(ISD::SRL, DL, MVT::i16,
17547                 DAG.getNode(ISD::AND, DL, MVT::i16,
17548                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17549                 DAG.getConstant(9, DL, MVT::i8));
17550
17551   SDValue RetVal =
17552     DAG.getNode(ISD::AND, DL, MVT::i16,
17553                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17554                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17555                             DAG.getConstant(1, DL, MVT::i16)),
17556                 DAG.getConstant(3, DL, MVT::i16));
17557
17558   return DAG.getNode((VT.getSizeInBits() < 16 ?
17559                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17560 }
17561
17562 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17563 //
17564 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17565 //    to 512-bit vector.
17566 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17567 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17568 //    split the vector, perform operation on it's Lo a Hi part and
17569 //    concatenate the results.
17570 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17571   SDLoc dl(Op);
17572   MVT VT = Op.getSimpleValueType();
17573   MVT EltVT = VT.getVectorElementType();
17574   unsigned NumElems = VT.getVectorNumElements();
17575
17576   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17577     // Extend to 512 bit vector.
17578     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17579               "Unsupported value type for operation");
17580
17581     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17582     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17583                                  DAG.getUNDEF(NewVT),
17584                                  Op.getOperand(0),
17585                                  DAG.getIntPtrConstant(0, dl));
17586     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17587
17588     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17589                        DAG.getIntPtrConstant(0, dl));
17590   }
17591
17592   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17593           "Unsupported element type");
17594
17595   if (16 < NumElems) {
17596     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17597     SDValue Lo, Hi;
17598     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17599     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17600
17601     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17602     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17603
17604     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17605   }
17606
17607   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17608
17609   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17610           "Unsupported value type for operation");
17611
17612   // Use native supported vector instruction vplzcntd.
17613   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17614   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17615   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17616   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17617
17618   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17619 }
17620
17621 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17622                          SelectionDAG &DAG) {
17623   MVT VT = Op.getSimpleValueType();
17624   EVT OpVT = VT;
17625   unsigned NumBits = VT.getSizeInBits();
17626   SDLoc dl(Op);
17627
17628   if (VT.isVector() && Subtarget->hasAVX512())
17629     return LowerVectorCTLZ_AVX512(Op, DAG);
17630
17631   Op = Op.getOperand(0);
17632   if (VT == MVT::i8) {
17633     // Zero extend to i32 since there is not an i8 bsr.
17634     OpVT = MVT::i32;
17635     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17636   }
17637
17638   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17639   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17640   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17641
17642   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17643   SDValue Ops[] = {
17644     Op,
17645     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17646     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17647     Op.getValue(1)
17648   };
17649   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17650
17651   // Finally xor with NumBits-1.
17652   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17653                    DAG.getConstant(NumBits - 1, dl, OpVT));
17654
17655   if (VT == MVT::i8)
17656     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17657   return Op;
17658 }
17659
17660 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17661                                     SelectionDAG &DAG) {
17662   MVT VT = Op.getSimpleValueType();
17663   EVT OpVT = VT;
17664   unsigned NumBits = VT.getSizeInBits();
17665   SDLoc dl(Op);
17666
17667   if (VT.isVector() && Subtarget->hasAVX512())
17668     return LowerVectorCTLZ_AVX512(Op, DAG);
17669
17670   Op = Op.getOperand(0);
17671   if (VT == MVT::i8) {
17672     // Zero extend to i32 since there is not an i8 bsr.
17673     OpVT = MVT::i32;
17674     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17675   }
17676
17677   // Issue a bsr (scan bits in reverse).
17678   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17679   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17680
17681   // And xor with NumBits-1.
17682   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17683                    DAG.getConstant(NumBits - 1, dl, OpVT));
17684
17685   if (VT == MVT::i8)
17686     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17687   return Op;
17688 }
17689
17690 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17691   MVT VT = Op.getSimpleValueType();
17692   unsigned NumBits = VT.getScalarSizeInBits();
17693   SDLoc dl(Op);
17694
17695   if (VT.isVector()) {
17696     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17697
17698     SDValue N0 = Op.getOperand(0);
17699     SDValue Zero = DAG.getConstant(0, dl, VT);
17700
17701     // lsb(x) = (x & -x)
17702     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17703                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17704
17705     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17706     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17707         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17708       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17709       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17710                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17711     }
17712
17713     // cttz(x) = ctpop(lsb - 1)
17714     SDValue One = DAG.getConstant(1, dl, VT);
17715     return DAG.getNode(ISD::CTPOP, dl, VT,
17716                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17717   }
17718
17719   assert(Op.getOpcode() == ISD::CTTZ &&
17720          "Only scalar CTTZ requires custom lowering");
17721
17722   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17723   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17724   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17725
17726   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17727   SDValue Ops[] = {
17728     Op,
17729     DAG.getConstant(NumBits, dl, VT),
17730     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17731     Op.getValue(1)
17732   };
17733   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17734 }
17735
17736 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17737 // ones, and then concatenate the result back.
17738 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17739   MVT VT = Op.getSimpleValueType();
17740
17741   assert(VT.is256BitVector() && VT.isInteger() &&
17742          "Unsupported value type for operation");
17743
17744   unsigned NumElems = VT.getVectorNumElements();
17745   SDLoc dl(Op);
17746
17747   // Extract the LHS vectors
17748   SDValue LHS = Op.getOperand(0);
17749   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17750   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17751
17752   // Extract the RHS vectors
17753   SDValue RHS = Op.getOperand(1);
17754   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17755   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17756
17757   MVT EltVT = VT.getVectorElementType();
17758   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17759
17760   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17761                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17762                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17763 }
17764
17765 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17766   if (Op.getValueType() == MVT::i1)
17767     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17768                        Op.getOperand(0), Op.getOperand(1));
17769   assert(Op.getSimpleValueType().is256BitVector() &&
17770          Op.getSimpleValueType().isInteger() &&
17771          "Only handle AVX 256-bit vector integer operation");
17772   return Lower256IntArith(Op, DAG);
17773 }
17774
17775 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17776   if (Op.getValueType() == MVT::i1)
17777     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17778                        Op.getOperand(0), Op.getOperand(1));
17779   assert(Op.getSimpleValueType().is256BitVector() &&
17780          Op.getSimpleValueType().isInteger() &&
17781          "Only handle AVX 256-bit vector integer operation");
17782   return Lower256IntArith(Op, DAG);
17783 }
17784
17785 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17786   assert(Op.getSimpleValueType().is256BitVector() &&
17787          Op.getSimpleValueType().isInteger() &&
17788          "Only handle AVX 256-bit vector integer operation");
17789   return Lower256IntArith(Op, DAG);
17790 }
17791
17792 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17793                         SelectionDAG &DAG) {
17794   SDLoc dl(Op);
17795   MVT VT = Op.getSimpleValueType();
17796
17797   if (VT == MVT::i1)
17798     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17799
17800   // Decompose 256-bit ops into smaller 128-bit ops.
17801   if (VT.is256BitVector() && !Subtarget->hasInt256())
17802     return Lower256IntArith(Op, DAG);
17803
17804   SDValue A = Op.getOperand(0);
17805   SDValue B = Op.getOperand(1);
17806
17807   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17808   // pairs, multiply and truncate.
17809   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17810     if (Subtarget->hasInt256()) {
17811       if (VT == MVT::v32i8) {
17812         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17813         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17814         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17815         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17816         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17817         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17818         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17819         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17820                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17821                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17822       }
17823
17824       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17825       return DAG.getNode(
17826           ISD::TRUNCATE, dl, VT,
17827           DAG.getNode(ISD::MUL, dl, ExVT,
17828                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17829                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17830     }
17831
17832     assert(VT == MVT::v16i8 &&
17833            "Pre-AVX2 support only supports v16i8 multiplication");
17834     MVT ExVT = MVT::v8i16;
17835
17836     // Extract the lo parts and sign extend to i16
17837     SDValue ALo, BLo;
17838     if (Subtarget->hasSSE41()) {
17839       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17840       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17841     } else {
17842       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17843                               -1, 4, -1, 5, -1, 6, -1, 7};
17844       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17845       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17846       ALo = DAG.getBitcast(ExVT, ALo);
17847       BLo = DAG.getBitcast(ExVT, BLo);
17848       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17849       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17850     }
17851
17852     // Extract the hi parts and sign extend to i16
17853     SDValue AHi, BHi;
17854     if (Subtarget->hasSSE41()) {
17855       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17856                               -1, -1, -1, -1, -1, -1, -1, -1};
17857       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17858       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17859       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17860       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17861     } else {
17862       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17863                               -1, 12, -1, 13, -1, 14, -1, 15};
17864       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17865       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17866       AHi = DAG.getBitcast(ExVT, AHi);
17867       BHi = DAG.getBitcast(ExVT, BHi);
17868       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17869       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17870     }
17871
17872     // Multiply, mask the lower 8bits of the lo/hi results and pack
17873     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17874     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17875     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17876     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17877     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17878   }
17879
17880   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17881   if (VT == MVT::v4i32) {
17882     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17883            "Should not custom lower when pmuldq is available!");
17884
17885     // Extract the odd parts.
17886     static const int UnpackMask[] = { 1, -1, 3, -1 };
17887     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17888     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17889
17890     // Multiply the even parts.
17891     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17892     // Now multiply odd parts.
17893     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17894
17895     Evens = DAG.getBitcast(VT, Evens);
17896     Odds = DAG.getBitcast(VT, Odds);
17897
17898     // Merge the two vectors back together with a shuffle. This expands into 2
17899     // shuffles.
17900     static const int ShufMask[] = { 0, 4, 2, 6 };
17901     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17902   }
17903
17904   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17905          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17906
17907   //  Ahi = psrlqi(a, 32);
17908   //  Bhi = psrlqi(b, 32);
17909   //
17910   //  AloBlo = pmuludq(a, b);
17911   //  AloBhi = pmuludq(a, Bhi);
17912   //  AhiBlo = pmuludq(Ahi, b);
17913
17914   //  AloBhi = psllqi(AloBhi, 32);
17915   //  AhiBlo = psllqi(AhiBlo, 32);
17916   //  return AloBlo + AloBhi + AhiBlo;
17917
17918   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17919   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17920
17921   SDValue AhiBlo = Ahi;
17922   SDValue AloBhi = Bhi;
17923   // Bit cast to 32-bit vectors for MULUDQ
17924   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17925                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17926   A = DAG.getBitcast(MulVT, A);
17927   B = DAG.getBitcast(MulVT, B);
17928   Ahi = DAG.getBitcast(MulVT, Ahi);
17929   Bhi = DAG.getBitcast(MulVT, Bhi);
17930
17931   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17932   // After shifting right const values the result may be all-zero.
17933   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17934     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17935     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17936   }
17937   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17938     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17939     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17940   }
17941
17942   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17943   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17944 }
17945
17946 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17947   assert(Subtarget->isTargetWin64() && "Unexpected target");
17948   EVT VT = Op.getValueType();
17949   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17950          "Unexpected return type for lowering");
17951
17952   RTLIB::Libcall LC;
17953   bool isSigned;
17954   switch (Op->getOpcode()) {
17955   default: llvm_unreachable("Unexpected request for libcall!");
17956   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17957   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17958   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17959   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17960   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17961   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17962   }
17963
17964   SDLoc dl(Op);
17965   SDValue InChain = DAG.getEntryNode();
17966
17967   TargetLowering::ArgListTy Args;
17968   TargetLowering::ArgListEntry Entry;
17969   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17970     EVT ArgVT = Op->getOperand(i).getValueType();
17971     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17972            "Unexpected argument type for lowering");
17973     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17974     Entry.Node = StackPtr;
17975     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17976                            false, false, 16);
17977     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17978     Entry.Ty = PointerType::get(ArgTy,0);
17979     Entry.isSExt = false;
17980     Entry.isZExt = false;
17981     Args.push_back(Entry);
17982   }
17983
17984   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17985                                          getPointerTy(DAG.getDataLayout()));
17986
17987   TargetLowering::CallLoweringInfo CLI(DAG);
17988   CLI.setDebugLoc(dl).setChain(InChain)
17989     .setCallee(getLibcallCallingConv(LC),
17990                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17991                Callee, std::move(Args), 0)
17992     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17993
17994   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17995   return DAG.getBitcast(VT, CallInfo.first);
17996 }
17997
17998 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17999                              SelectionDAG &DAG) {
18000   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18001   EVT VT = Op0.getValueType();
18002   SDLoc dl(Op);
18003
18004   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18005          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18006
18007   // PMULxD operations multiply each even value (starting at 0) of LHS with
18008   // the related value of RHS and produce a widen result.
18009   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18010   // => <2 x i64> <ae|cg>
18011   //
18012   // In other word, to have all the results, we need to perform two PMULxD:
18013   // 1. one with the even values.
18014   // 2. one with the odd values.
18015   // To achieve #2, with need to place the odd values at an even position.
18016   //
18017   // Place the odd value at an even position (basically, shift all values 1
18018   // step to the left):
18019   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18020   // <a|b|c|d> => <b|undef|d|undef>
18021   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18022   // <e|f|g|h> => <f|undef|h|undef>
18023   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18024
18025   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18026   // ints.
18027   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18028   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18029   unsigned Opcode =
18030       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18031   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18032   // => <2 x i64> <ae|cg>
18033   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18034   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18035   // => <2 x i64> <bf|dh>
18036   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18037
18038   // Shuffle it back into the right order.
18039   SDValue Highs, Lows;
18040   if (VT == MVT::v8i32) {
18041     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18042     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18043     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18044     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18045   } else {
18046     const int HighMask[] = {1, 5, 3, 7};
18047     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18048     const int LowMask[] = {0, 4, 2, 6};
18049     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18050   }
18051
18052   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18053   // unsigned multiply.
18054   if (IsSigned && !Subtarget->hasSSE41()) {
18055     SDValue ShAmt = DAG.getConstant(
18056         31, dl,
18057         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18058     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18059                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18060     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18061                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18062
18063     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18064     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18065   }
18066
18067   // The first result of MUL_LOHI is actually the low value, followed by the
18068   // high value.
18069   SDValue Ops[] = {Lows, Highs};
18070   return DAG.getMergeValues(Ops, dl);
18071 }
18072
18073 // Return true if the required (according to Opcode) shift-imm form is natively
18074 // supported by the Subtarget
18075 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18076                                         unsigned Opcode) {
18077   if (VT.getScalarSizeInBits() < 16)
18078     return false;
18079
18080   if (VT.is512BitVector() &&
18081       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18082     return true;
18083
18084   bool LShift = VT.is128BitVector() ||
18085     (VT.is256BitVector() && Subtarget->hasInt256());
18086
18087   bool AShift = LShift && (Subtarget->hasVLX() ||
18088     (VT != MVT::v2i64 && VT != MVT::v4i64));
18089   return (Opcode == ISD::SRA) ? AShift : LShift;
18090 }
18091
18092 // The shift amount is a variable, but it is the same for all vector lanes.
18093 // These instructions are defined together with shift-immediate.
18094 static
18095 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18096                                       unsigned Opcode) {
18097   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18098 }
18099
18100 // Return true if the required (according to Opcode) variable-shift form is
18101 // natively supported by the Subtarget
18102 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18103                                     unsigned Opcode) {
18104
18105   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18106     return false;
18107
18108   // vXi16 supported only on AVX-512, BWI
18109   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18110     return false;
18111
18112   if (VT.is512BitVector() || Subtarget->hasVLX())
18113     return true;
18114
18115   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18116   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18117   return (Opcode == ISD::SRA) ? AShift : LShift;
18118 }
18119
18120 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18121                                          const X86Subtarget *Subtarget) {
18122   MVT VT = Op.getSimpleValueType();
18123   SDLoc dl(Op);
18124   SDValue R = Op.getOperand(0);
18125   SDValue Amt = Op.getOperand(1);
18126
18127   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18128     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18129
18130   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18131     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18132     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18133     SDValue Ex = DAG.getBitcast(ExVT, R);
18134
18135     if (ShiftAmt >= 32) {
18136       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18137       SDValue Upper =
18138           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18139       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18140                                                  ShiftAmt - 32, DAG);
18141       if (VT == MVT::v2i64)
18142         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18143       if (VT == MVT::v4i64)
18144         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18145                                   {9, 1, 11, 3, 13, 5, 15, 7});
18146     } else {
18147       // SRA upper i32, SHL whole i64 and select lower i32.
18148       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18149                                                  ShiftAmt, DAG);
18150       SDValue Lower =
18151           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18152       Lower = DAG.getBitcast(ExVT, Lower);
18153       if (VT == MVT::v2i64)
18154         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18155       if (VT == MVT::v4i64)
18156         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18157                                   {8, 1, 10, 3, 12, 5, 14, 7});
18158     }
18159     return DAG.getBitcast(VT, Ex);
18160   };
18161
18162   // Optimize shl/srl/sra with constant shift amount.
18163   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18164     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18165       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18166
18167       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18168         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18169
18170       // i64 SRA needs to be performed as partial shifts.
18171       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18172           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18173         return ArithmeticShiftRight64(ShiftAmt);
18174
18175       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18176         unsigned NumElts = VT.getVectorNumElements();
18177         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18178
18179         // Simple i8 add case
18180         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18181           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18182
18183         // ashr(R, 7)  === cmp_slt(R, 0)
18184         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18185           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18186           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18187         }
18188
18189         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18190         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18191           return SDValue();
18192
18193         if (Op.getOpcode() == ISD::SHL) {
18194           // Make a large shift.
18195           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18196                                                    R, ShiftAmt, DAG);
18197           SHL = DAG.getBitcast(VT, SHL);
18198           // Zero out the rightmost bits.
18199           SmallVector<SDValue, 32> V(
18200               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18201           return DAG.getNode(ISD::AND, dl, VT, SHL,
18202                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18203         }
18204         if (Op.getOpcode() == ISD::SRL) {
18205           // Make a large shift.
18206           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18207                                                    R, ShiftAmt, DAG);
18208           SRL = DAG.getBitcast(VT, SRL);
18209           // Zero out the leftmost bits.
18210           SmallVector<SDValue, 32> V(
18211               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18212           return DAG.getNode(ISD::AND, dl, VT, SRL,
18213                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18214         }
18215         if (Op.getOpcode() == ISD::SRA) {
18216           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18217           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18218           SmallVector<SDValue, 32> V(NumElts,
18219                                      DAG.getConstant(128 >> ShiftAmt, dl,
18220                                                      MVT::i8));
18221           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18222           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18223           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18224           return Res;
18225         }
18226         llvm_unreachable("Unknown shift opcode.");
18227       }
18228     }
18229   }
18230
18231   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18232   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18233       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18234
18235     // Peek through any splat that was introduced for i64 shift vectorization.
18236     int SplatIndex = -1;
18237     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18238       if (SVN->isSplat()) {
18239         SplatIndex = SVN->getSplatIndex();
18240         Amt = Amt.getOperand(0);
18241         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18242                "Splat shuffle referencing second operand");
18243       }
18244
18245     if (Amt.getOpcode() != ISD::BITCAST ||
18246         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18247       return SDValue();
18248
18249     Amt = Amt.getOperand(0);
18250     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18251                      VT.getVectorNumElements();
18252     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18253     uint64_t ShiftAmt = 0;
18254     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18255     for (unsigned i = 0; i != Ratio; ++i) {
18256       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18257       if (!C)
18258         return SDValue();
18259       // 6 == Log2(64)
18260       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18261     }
18262
18263     // Check remaining shift amounts (if not a splat).
18264     if (SplatIndex < 0) {
18265       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18266         uint64_t ShAmt = 0;
18267         for (unsigned j = 0; j != Ratio; ++j) {
18268           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18269           if (!C)
18270             return SDValue();
18271           // 6 == Log2(64)
18272           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18273         }
18274         if (ShAmt != ShiftAmt)
18275           return SDValue();
18276       }
18277     }
18278
18279     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18280       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18281
18282     if (Op.getOpcode() == ISD::SRA)
18283       return ArithmeticShiftRight64(ShiftAmt);
18284   }
18285
18286   return SDValue();
18287 }
18288
18289 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18290                                         const X86Subtarget* Subtarget) {
18291   MVT VT = Op.getSimpleValueType();
18292   SDLoc dl(Op);
18293   SDValue R = Op.getOperand(0);
18294   SDValue Amt = Op.getOperand(1);
18295
18296   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18297     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18298
18299   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18300     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18301
18302   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18303     SDValue BaseShAmt;
18304     EVT EltVT = VT.getVectorElementType();
18305
18306     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18307       // Check if this build_vector node is doing a splat.
18308       // If so, then set BaseShAmt equal to the splat value.
18309       BaseShAmt = BV->getSplatValue();
18310       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18311         BaseShAmt = SDValue();
18312     } else {
18313       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18314         Amt = Amt.getOperand(0);
18315
18316       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18317       if (SVN && SVN->isSplat()) {
18318         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18319         SDValue InVec = Amt.getOperand(0);
18320         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18321           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18322                  "Unexpected shuffle index found!");
18323           BaseShAmt = InVec.getOperand(SplatIdx);
18324         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18325            if (ConstantSDNode *C =
18326                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18327              if (C->getZExtValue() == SplatIdx)
18328                BaseShAmt = InVec.getOperand(1);
18329            }
18330         }
18331
18332         if (!BaseShAmt)
18333           // Avoid introducing an extract element from a shuffle.
18334           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18335                                   DAG.getIntPtrConstant(SplatIdx, dl));
18336       }
18337     }
18338
18339     if (BaseShAmt.getNode()) {
18340       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18341       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18342         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18343       else if (EltVT.bitsLT(MVT::i32))
18344         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18345
18346       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18347     }
18348   }
18349
18350   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18351   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18352       Amt.getOpcode() == ISD::BITCAST &&
18353       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18354     Amt = Amt.getOperand(0);
18355     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18356                      VT.getVectorNumElements();
18357     std::vector<SDValue> Vals(Ratio);
18358     for (unsigned i = 0; i != Ratio; ++i)
18359       Vals[i] = Amt.getOperand(i);
18360     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18361       for (unsigned j = 0; j != Ratio; ++j)
18362         if (Vals[j] != Amt.getOperand(i + j))
18363           return SDValue();
18364     }
18365
18366     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18367       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18368   }
18369   return SDValue();
18370 }
18371
18372 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18373                           SelectionDAG &DAG) {
18374   MVT VT = Op.getSimpleValueType();
18375   SDLoc dl(Op);
18376   SDValue R = Op.getOperand(0);
18377   SDValue Amt = Op.getOperand(1);
18378
18379   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18380   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18381
18382   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18383     return V;
18384
18385   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18386     return V;
18387
18388   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18389     return Op;
18390
18391   // XOP has 128-bit variable logical/arithmetic shifts.
18392   // +ve/-ve Amt = shift left/right.
18393   if (Subtarget->hasXOP() &&
18394       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18395        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18396     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18397       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18398       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18399     }
18400     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18401       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18402     if (Op.getOpcode() == ISD::SRA)
18403       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18404   }
18405
18406   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18407   // shifts per-lane and then shuffle the partial results back together.
18408   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18409     // Splat the shift amounts so the scalar shifts above will catch it.
18410     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18411     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18412     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18413     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18414     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18415   }
18416
18417   // i64 vector arithmetic shift can be emulated with the transform:
18418   // M = lshr(SIGN_BIT, Amt)
18419   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18420   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18421       Op.getOpcode() == ISD::SRA) {
18422     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18423     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18424     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18425     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18426     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18427     return R;
18428   }
18429
18430   // If possible, lower this packed shift into a vector multiply instead of
18431   // expanding it into a sequence of scalar shifts.
18432   // Do this only if the vector shift count is a constant build_vector.
18433   if (Op.getOpcode() == ISD::SHL &&
18434       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18435        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18436       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18437     SmallVector<SDValue, 8> Elts;
18438     EVT SVT = VT.getScalarType();
18439     unsigned SVTBits = SVT.getSizeInBits();
18440     const APInt &One = APInt(SVTBits, 1);
18441     unsigned NumElems = VT.getVectorNumElements();
18442
18443     for (unsigned i=0; i !=NumElems; ++i) {
18444       SDValue Op = Amt->getOperand(i);
18445       if (Op->getOpcode() == ISD::UNDEF) {
18446         Elts.push_back(Op);
18447         continue;
18448       }
18449
18450       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18451       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18452       uint64_t ShAmt = C.getZExtValue();
18453       if (ShAmt >= SVTBits) {
18454         Elts.push_back(DAG.getUNDEF(SVT));
18455         continue;
18456       }
18457       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18458     }
18459     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18460     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18461   }
18462
18463   // Lower SHL with variable shift amount.
18464   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18465     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18466
18467     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18468                      DAG.getConstant(0x3f800000U, dl, VT));
18469     Op = DAG.getBitcast(MVT::v4f32, Op);
18470     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18471     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18472   }
18473
18474   // If possible, lower this shift as a sequence of two shifts by
18475   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18476   // Example:
18477   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18478   //
18479   // Could be rewritten as:
18480   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18481   //
18482   // The advantage is that the two shifts from the example would be
18483   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18484   // the vector shift into four scalar shifts plus four pairs of vector
18485   // insert/extract.
18486   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18487       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18488     unsigned TargetOpcode = X86ISD::MOVSS;
18489     bool CanBeSimplified;
18490     // The splat value for the first packed shift (the 'X' from the example).
18491     SDValue Amt1 = Amt->getOperand(0);
18492     // The splat value for the second packed shift (the 'Y' from the example).
18493     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18494                                         Amt->getOperand(2);
18495
18496     // See if it is possible to replace this node with a sequence of
18497     // two shifts followed by a MOVSS/MOVSD
18498     if (VT == MVT::v4i32) {
18499       // Check if it is legal to use a MOVSS.
18500       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18501                         Amt2 == Amt->getOperand(3);
18502       if (!CanBeSimplified) {
18503         // Otherwise, check if we can still simplify this node using a MOVSD.
18504         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18505                           Amt->getOperand(2) == Amt->getOperand(3);
18506         TargetOpcode = X86ISD::MOVSD;
18507         Amt2 = Amt->getOperand(2);
18508       }
18509     } else {
18510       // Do similar checks for the case where the machine value type
18511       // is MVT::v8i16.
18512       CanBeSimplified = Amt1 == Amt->getOperand(1);
18513       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18514         CanBeSimplified = Amt2 == Amt->getOperand(i);
18515
18516       if (!CanBeSimplified) {
18517         TargetOpcode = X86ISD::MOVSD;
18518         CanBeSimplified = true;
18519         Amt2 = Amt->getOperand(4);
18520         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18521           CanBeSimplified = Amt1 == Amt->getOperand(i);
18522         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18523           CanBeSimplified = Amt2 == Amt->getOperand(j);
18524       }
18525     }
18526
18527     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18528         isa<ConstantSDNode>(Amt2)) {
18529       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18530       EVT CastVT = MVT::v4i32;
18531       SDValue Splat1 =
18532         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18533       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18534       SDValue Splat2 =
18535         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18536       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18537       if (TargetOpcode == X86ISD::MOVSD)
18538         CastVT = MVT::v2i64;
18539       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18540       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18541       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18542                                             BitCast1, DAG);
18543       return DAG.getBitcast(VT, Result);
18544     }
18545   }
18546
18547   // v4i32 Non Uniform Shifts.
18548   // If the shift amount is constant we can shift each lane using the SSE2
18549   // immediate shifts, else we need to zero-extend each lane to the lower i64
18550   // and shift using the SSE2 variable shifts.
18551   // The separate results can then be blended together.
18552   if (VT == MVT::v4i32) {
18553     unsigned Opc = Op.getOpcode();
18554     SDValue Amt0, Amt1, Amt2, Amt3;
18555     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18556       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18557       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18558       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18559       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18560     } else {
18561       // ISD::SHL is handled above but we include it here for completeness.
18562       switch (Opc) {
18563       default:
18564         llvm_unreachable("Unknown target vector shift node");
18565       case ISD::SHL:
18566         Opc = X86ISD::VSHL;
18567         break;
18568       case ISD::SRL:
18569         Opc = X86ISD::VSRL;
18570         break;
18571       case ISD::SRA:
18572         Opc = X86ISD::VSRA;
18573         break;
18574       }
18575       // The SSE2 shifts use the lower i64 as the same shift amount for
18576       // all lanes and the upper i64 is ignored. These shuffle masks
18577       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18578       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18579       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18580       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18581       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18582       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18583     }
18584
18585     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18586     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18587     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18588     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18589     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18590     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18591     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18592   }
18593
18594   if (VT == MVT::v16i8 ||
18595       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18596     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18597     unsigned ShiftOpcode = Op->getOpcode();
18598
18599     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18600       // On SSE41 targets we make use of the fact that VSELECT lowers
18601       // to PBLENDVB which selects bytes based just on the sign bit.
18602       if (Subtarget->hasSSE41()) {
18603         V0 = DAG.getBitcast(VT, V0);
18604         V1 = DAG.getBitcast(VT, V1);
18605         Sel = DAG.getBitcast(VT, Sel);
18606         return DAG.getBitcast(SelVT,
18607                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18608       }
18609       // On pre-SSE41 targets we test for the sign bit by comparing to
18610       // zero - a negative value will set all bits of the lanes to true
18611       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18612       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18613       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18614       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18615     };
18616
18617     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18618     // We can safely do this using i16 shifts as we're only interested in
18619     // the 3 lower bits of each byte.
18620     Amt = DAG.getBitcast(ExtVT, Amt);
18621     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18622     Amt = DAG.getBitcast(VT, Amt);
18623
18624     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18625       // r = VSELECT(r, shift(r, 4), a);
18626       SDValue M =
18627           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18628       R = SignBitSelect(VT, Amt, M, R);
18629
18630       // a += a
18631       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18632
18633       // r = VSELECT(r, shift(r, 2), a);
18634       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18635       R = SignBitSelect(VT, Amt, M, R);
18636
18637       // a += a
18638       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18639
18640       // return VSELECT(r, shift(r, 1), a);
18641       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18642       R = SignBitSelect(VT, Amt, M, R);
18643       return R;
18644     }
18645
18646     if (Op->getOpcode() == ISD::SRA) {
18647       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18648       // so we can correctly sign extend. We don't care what happens to the
18649       // lower byte.
18650       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18651       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18652       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18653       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18654       ALo = DAG.getBitcast(ExtVT, ALo);
18655       AHi = DAG.getBitcast(ExtVT, AHi);
18656       RLo = DAG.getBitcast(ExtVT, RLo);
18657       RHi = DAG.getBitcast(ExtVT, RHi);
18658
18659       // r = VSELECT(r, shift(r, 4), a);
18660       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18661                                 DAG.getConstant(4, dl, ExtVT));
18662       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18663                                 DAG.getConstant(4, dl, ExtVT));
18664       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18665       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18666
18667       // a += a
18668       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18669       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18670
18671       // r = VSELECT(r, shift(r, 2), a);
18672       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18673                         DAG.getConstant(2, dl, ExtVT));
18674       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18675                         DAG.getConstant(2, dl, ExtVT));
18676       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18677       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18678
18679       // a += a
18680       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18681       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18682
18683       // r = VSELECT(r, shift(r, 1), a);
18684       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18685                         DAG.getConstant(1, dl, ExtVT));
18686       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18687                         DAG.getConstant(1, dl, ExtVT));
18688       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18689       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18690
18691       // Logical shift the result back to the lower byte, leaving a zero upper
18692       // byte
18693       // meaning that we can safely pack with PACKUSWB.
18694       RLo =
18695           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18696       RHi =
18697           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18698       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18699     }
18700   }
18701
18702   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18703   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18704   // solution better.
18705   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18706     MVT ExtVT = MVT::v8i32;
18707     unsigned ExtOpc =
18708         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18709     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18710     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18711     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18712                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18713   }
18714
18715   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18716     MVT ExtVT = MVT::v8i32;
18717     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18718     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18719     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18720     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18721     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18722     ALo = DAG.getBitcast(ExtVT, ALo);
18723     AHi = DAG.getBitcast(ExtVT, AHi);
18724     RLo = DAG.getBitcast(ExtVT, RLo);
18725     RHi = DAG.getBitcast(ExtVT, RHi);
18726     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18727     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18728     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18729     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18730     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18731   }
18732
18733   if (VT == MVT::v8i16) {
18734     unsigned ShiftOpcode = Op->getOpcode();
18735
18736     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18737       // On SSE41 targets we make use of the fact that VSELECT lowers
18738       // to PBLENDVB which selects bytes based just on the sign bit.
18739       if (Subtarget->hasSSE41()) {
18740         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18741         V0 = DAG.getBitcast(ExtVT, V0);
18742         V1 = DAG.getBitcast(ExtVT, V1);
18743         Sel = DAG.getBitcast(ExtVT, Sel);
18744         return DAG.getBitcast(
18745             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18746       }
18747       // On pre-SSE41 targets we splat the sign bit - a negative value will
18748       // set all bits of the lanes to true and VSELECT uses that in
18749       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18750       SDValue C =
18751           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18752       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18753     };
18754
18755     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18756     if (Subtarget->hasSSE41()) {
18757       // On SSE41 targets we need to replicate the shift mask in both
18758       // bytes for PBLENDVB.
18759       Amt = DAG.getNode(
18760           ISD::OR, dl, VT,
18761           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18762           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18763     } else {
18764       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18765     }
18766
18767     // r = VSELECT(r, shift(r, 8), a);
18768     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18769     R = SignBitSelect(Amt, M, R);
18770
18771     // a += a
18772     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18773
18774     // r = VSELECT(r, shift(r, 4), a);
18775     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18776     R = SignBitSelect(Amt, M, R);
18777
18778     // a += a
18779     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18780
18781     // r = VSELECT(r, shift(r, 2), a);
18782     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18783     R = SignBitSelect(Amt, M, R);
18784
18785     // a += a
18786     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18787
18788     // return VSELECT(r, shift(r, 1), a);
18789     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18790     R = SignBitSelect(Amt, M, R);
18791     return R;
18792   }
18793
18794   // Decompose 256-bit shifts into smaller 128-bit shifts.
18795   if (VT.is256BitVector()) {
18796     unsigned NumElems = VT.getVectorNumElements();
18797     MVT EltVT = VT.getVectorElementType();
18798     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18799
18800     // Extract the two vectors
18801     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18802     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18803
18804     // Recreate the shift amount vectors
18805     SDValue Amt1, Amt2;
18806     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18807       // Constant shift amount
18808       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18809       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18810       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18811
18812       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18813       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18814     } else {
18815       // Variable shift amount
18816       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18817       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18818     }
18819
18820     // Issue new vector shifts for the smaller types
18821     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18822     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18823
18824     // Concatenate the result back
18825     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18826   }
18827
18828   return SDValue();
18829 }
18830
18831 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18832                            SelectionDAG &DAG) {
18833   MVT VT = Op.getSimpleValueType();
18834   SDLoc DL(Op);
18835   SDValue R = Op.getOperand(0);
18836   SDValue Amt = Op.getOperand(1);
18837
18838   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18839   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18840   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18841
18842   // XOP has 128-bit vector variable + immediate rotates.
18843   // +ve/-ve Amt = rotate left/right.
18844
18845   // Split 256-bit integers.
18846   if (VT.getSizeInBits() == 256)
18847     return Lower256IntArith(Op, DAG);
18848
18849   assert(VT.getSizeInBits() == 128 && "Only rotate 128-bit vectors!");
18850
18851   // Attempt to rotate by immediate.
18852   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18853     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18854       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18855       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18856       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18857                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18858     }
18859   }
18860
18861   // Use general rotate by variable (per-element).
18862   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18863 }
18864
18865 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18866   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18867   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18868   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18869   // has only one use.
18870   SDNode *N = Op.getNode();
18871   SDValue LHS = N->getOperand(0);
18872   SDValue RHS = N->getOperand(1);
18873   unsigned BaseOp = 0;
18874   unsigned Cond = 0;
18875   SDLoc DL(Op);
18876   switch (Op.getOpcode()) {
18877   default: llvm_unreachable("Unknown ovf instruction!");
18878   case ISD::SADDO:
18879     // A subtract of one will be selected as a INC. Note that INC doesn't
18880     // set CF, so we can't do this for UADDO.
18881     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18882       if (C->isOne()) {
18883         BaseOp = X86ISD::INC;
18884         Cond = X86::COND_O;
18885         break;
18886       }
18887     BaseOp = X86ISD::ADD;
18888     Cond = X86::COND_O;
18889     break;
18890   case ISD::UADDO:
18891     BaseOp = X86ISD::ADD;
18892     Cond = X86::COND_B;
18893     break;
18894   case ISD::SSUBO:
18895     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18896     // set CF, so we can't do this for USUBO.
18897     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18898       if (C->isOne()) {
18899         BaseOp = X86ISD::DEC;
18900         Cond = X86::COND_O;
18901         break;
18902       }
18903     BaseOp = X86ISD::SUB;
18904     Cond = X86::COND_O;
18905     break;
18906   case ISD::USUBO:
18907     BaseOp = X86ISD::SUB;
18908     Cond = X86::COND_B;
18909     break;
18910   case ISD::SMULO:
18911     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18912     Cond = X86::COND_O;
18913     break;
18914   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18915     if (N->getValueType(0) == MVT::i8) {
18916       BaseOp = X86ISD::UMUL8;
18917       Cond = X86::COND_O;
18918       break;
18919     }
18920     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18921                                  MVT::i32);
18922     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18923
18924     SDValue SetCC =
18925       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18926                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18927                   SDValue(Sum.getNode(), 2));
18928
18929     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18930   }
18931   }
18932
18933   // Also sets EFLAGS.
18934   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18935   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18936
18937   SDValue SetCC =
18938     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18939                 DAG.getConstant(Cond, DL, MVT::i32),
18940                 SDValue(Sum.getNode(), 1));
18941
18942   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18943 }
18944
18945 /// Returns true if the operand type is exactly twice the native width, and
18946 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18947 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18948 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18949 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18950   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18951
18952   if (OpWidth == 64)
18953     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18954   else if (OpWidth == 128)
18955     return Subtarget->hasCmpxchg16b();
18956   else
18957     return false;
18958 }
18959
18960 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18961   return needsCmpXchgNb(SI->getValueOperand()->getType());
18962 }
18963
18964 // Note: this turns large loads into lock cmpxchg8b/16b.
18965 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18966 TargetLowering::AtomicExpansionKind
18967 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18968   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18969   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18970                                                : AtomicExpansionKind::None;
18971 }
18972
18973 TargetLowering::AtomicExpansionKind
18974 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18975   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18976   Type *MemType = AI->getType();
18977
18978   // If the operand is too big, we must see if cmpxchg8/16b is available
18979   // and default to library calls otherwise.
18980   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18981     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18982                                    : AtomicExpansionKind::None;
18983   }
18984
18985   AtomicRMWInst::BinOp Op = AI->getOperation();
18986   switch (Op) {
18987   default:
18988     llvm_unreachable("Unknown atomic operation");
18989   case AtomicRMWInst::Xchg:
18990   case AtomicRMWInst::Add:
18991   case AtomicRMWInst::Sub:
18992     // It's better to use xadd, xsub or xchg for these in all cases.
18993     return AtomicExpansionKind::None;
18994   case AtomicRMWInst::Or:
18995   case AtomicRMWInst::And:
18996   case AtomicRMWInst::Xor:
18997     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18998     // prefix to a normal instruction for these operations.
18999     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19000                             : AtomicExpansionKind::None;
19001   case AtomicRMWInst::Nand:
19002   case AtomicRMWInst::Max:
19003   case AtomicRMWInst::Min:
19004   case AtomicRMWInst::UMax:
19005   case AtomicRMWInst::UMin:
19006     // These always require a non-trivial set of data operations on x86. We must
19007     // use a cmpxchg loop.
19008     return AtomicExpansionKind::CmpXChg;
19009   }
19010 }
19011
19012 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19013   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19014   // no-sse2). There isn't any reason to disable it if the target processor
19015   // supports it.
19016   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19017 }
19018
19019 LoadInst *
19020 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19021   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19022   Type *MemType = AI->getType();
19023   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19024   // there is no benefit in turning such RMWs into loads, and it is actually
19025   // harmful as it introduces a mfence.
19026   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19027     return nullptr;
19028
19029   auto Builder = IRBuilder<>(AI);
19030   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19031   auto SynchScope = AI->getSynchScope();
19032   // We must restrict the ordering to avoid generating loads with Release or
19033   // ReleaseAcquire orderings.
19034   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19035   auto Ptr = AI->getPointerOperand();
19036
19037   // Before the load we need a fence. Here is an example lifted from
19038   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19039   // is required:
19040   // Thread 0:
19041   //   x.store(1, relaxed);
19042   //   r1 = y.fetch_add(0, release);
19043   // Thread 1:
19044   //   y.fetch_add(42, acquire);
19045   //   r2 = x.load(relaxed);
19046   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19047   // lowered to just a load without a fence. A mfence flushes the store buffer,
19048   // making the optimization clearly correct.
19049   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19050   // otherwise, we might be able to be more aggressive on relaxed idempotent
19051   // rmw. In practice, they do not look useful, so we don't try to be
19052   // especially clever.
19053   if (SynchScope == SingleThread)
19054     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19055     // the IR level, so we must wrap it in an intrinsic.
19056     return nullptr;
19057
19058   if (!hasMFENCE(*Subtarget))
19059     // FIXME: it might make sense to use a locked operation here but on a
19060     // different cache-line to prevent cache-line bouncing. In practice it
19061     // is probably a small win, and x86 processors without mfence are rare
19062     // enough that we do not bother.
19063     return nullptr;
19064
19065   Function *MFence =
19066       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19067   Builder.CreateCall(MFence, {});
19068
19069   // Finally we can emit the atomic load.
19070   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19071           AI->getType()->getPrimitiveSizeInBits());
19072   Loaded->setAtomic(Order, SynchScope);
19073   AI->replaceAllUsesWith(Loaded);
19074   AI->eraseFromParent();
19075   return Loaded;
19076 }
19077
19078 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19079                                  SelectionDAG &DAG) {
19080   SDLoc dl(Op);
19081   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19082     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19083   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19084     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19085
19086   // The only fence that needs an instruction is a sequentially-consistent
19087   // cross-thread fence.
19088   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19089     if (hasMFENCE(*Subtarget))
19090       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19091
19092     SDValue Chain = Op.getOperand(0);
19093     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19094     SDValue Ops[] = {
19095       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19096       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19097       DAG.getRegister(0, MVT::i32),            // Index
19098       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19099       DAG.getRegister(0, MVT::i32),            // Segment.
19100       Zero,
19101       Chain
19102     };
19103     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19104     return SDValue(Res, 0);
19105   }
19106
19107   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19108   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19109 }
19110
19111 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19112                              SelectionDAG &DAG) {
19113   MVT T = Op.getSimpleValueType();
19114   SDLoc DL(Op);
19115   unsigned Reg = 0;
19116   unsigned size = 0;
19117   switch(T.SimpleTy) {
19118   default: llvm_unreachable("Invalid value type!");
19119   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19120   case MVT::i16: Reg = X86::AX;  size = 2; break;
19121   case MVT::i32: Reg = X86::EAX; size = 4; break;
19122   case MVT::i64:
19123     assert(Subtarget->is64Bit() && "Node not type legal!");
19124     Reg = X86::RAX; size = 8;
19125     break;
19126   }
19127   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19128                                   Op.getOperand(2), SDValue());
19129   SDValue Ops[] = { cpIn.getValue(0),
19130                     Op.getOperand(1),
19131                     Op.getOperand(3),
19132                     DAG.getTargetConstant(size, DL, MVT::i8),
19133                     cpIn.getValue(1) };
19134   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19135   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19136   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19137                                            Ops, T, MMO);
19138
19139   SDValue cpOut =
19140     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19141   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19142                                       MVT::i32, cpOut.getValue(2));
19143   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19144                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19145                                 EFLAGS);
19146
19147   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19148   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19149   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19150   return SDValue();
19151 }
19152
19153 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19154                             SelectionDAG &DAG) {
19155   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19156   MVT DstVT = Op.getSimpleValueType();
19157
19158   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19159     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19160     if (DstVT != MVT::f64)
19161       // This conversion needs to be expanded.
19162       return SDValue();
19163
19164     SDValue InVec = Op->getOperand(0);
19165     SDLoc dl(Op);
19166     unsigned NumElts = SrcVT.getVectorNumElements();
19167     EVT SVT = SrcVT.getVectorElementType();
19168
19169     // Widen the vector in input in the case of MVT::v2i32.
19170     // Example: from MVT::v2i32 to MVT::v4i32.
19171     SmallVector<SDValue, 16> Elts;
19172     for (unsigned i = 0, e = NumElts; i != e; ++i)
19173       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19174                                  DAG.getIntPtrConstant(i, dl)));
19175
19176     // Explicitly mark the extra elements as Undef.
19177     Elts.append(NumElts, DAG.getUNDEF(SVT));
19178
19179     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19180     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19181     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19182     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19183                        DAG.getIntPtrConstant(0, dl));
19184   }
19185
19186   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19187          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19188   assert((DstVT == MVT::i64 ||
19189           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19190          "Unexpected custom BITCAST");
19191   // i64 <=> MMX conversions are Legal.
19192   if (SrcVT==MVT::i64 && DstVT.isVector())
19193     return Op;
19194   if (DstVT==MVT::i64 && SrcVT.isVector())
19195     return Op;
19196   // MMX <=> MMX conversions are Legal.
19197   if (SrcVT.isVector() && DstVT.isVector())
19198     return Op;
19199   // All other conversions need to be expanded.
19200   return SDValue();
19201 }
19202
19203 /// Compute the horizontal sum of bytes in V for the elements of VT.
19204 ///
19205 /// Requires V to be a byte vector and VT to be an integer vector type with
19206 /// wider elements than V's type. The width of the elements of VT determines
19207 /// how many bytes of V are summed horizontally to produce each element of the
19208 /// result.
19209 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19210                                       const X86Subtarget *Subtarget,
19211                                       SelectionDAG &DAG) {
19212   SDLoc DL(V);
19213   MVT ByteVecVT = V.getSimpleValueType();
19214   MVT EltVT = VT.getVectorElementType();
19215   int NumElts = VT.getVectorNumElements();
19216   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19217          "Expected value to have byte element type.");
19218   assert(EltVT != MVT::i8 &&
19219          "Horizontal byte sum only makes sense for wider elements!");
19220   unsigned VecSize = VT.getSizeInBits();
19221   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19222
19223   // PSADBW instruction horizontally add all bytes and leave the result in i64
19224   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19225   if (EltVT == MVT::i64) {
19226     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19227     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19228     return DAG.getBitcast(VT, V);
19229   }
19230
19231   if (EltVT == MVT::i32) {
19232     // We unpack the low half and high half into i32s interleaved with zeros so
19233     // that we can use PSADBW to horizontally sum them. The most useful part of
19234     // this is that it lines up the results of two PSADBW instructions to be
19235     // two v2i64 vectors which concatenated are the 4 population counts. We can
19236     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19237     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19238     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19239     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19240
19241     // Do the horizontal sums into two v2i64s.
19242     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19243     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19244                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19245     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19246                        DAG.getBitcast(ByteVecVT, High), Zeros);
19247
19248     // Merge them together.
19249     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19250     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19251                     DAG.getBitcast(ShortVecVT, Low),
19252                     DAG.getBitcast(ShortVecVT, High));
19253
19254     return DAG.getBitcast(VT, V);
19255   }
19256
19257   // The only element type left is i16.
19258   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19259
19260   // To obtain pop count for each i16 element starting from the pop count for
19261   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19262   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19263   // directly supported.
19264   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19265   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19266   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19267   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19268                   DAG.getBitcast(ByteVecVT, V));
19269   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19270 }
19271
19272 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19273                                         const X86Subtarget *Subtarget,
19274                                         SelectionDAG &DAG) {
19275   MVT VT = Op.getSimpleValueType();
19276   MVT EltVT = VT.getVectorElementType();
19277   unsigned VecSize = VT.getSizeInBits();
19278
19279   // Implement a lookup table in register by using an algorithm based on:
19280   // http://wm.ite.pl/articles/sse-popcount.html
19281   //
19282   // The general idea is that every lower byte nibble in the input vector is an
19283   // index into a in-register pre-computed pop count table. We then split up the
19284   // input vector in two new ones: (1) a vector with only the shifted-right
19285   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19286   // masked out higher ones) for each byte. PSHUB is used separately with both
19287   // to index the in-register table. Next, both are added and the result is a
19288   // i8 vector where each element contains the pop count for input byte.
19289   //
19290   // To obtain the pop count for elements != i8, we follow up with the same
19291   // approach and use additional tricks as described below.
19292   //
19293   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19294                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19295                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19296                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19297
19298   int NumByteElts = VecSize / 8;
19299   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19300   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19301   SmallVector<SDValue, 16> LUTVec;
19302   for (int i = 0; i < NumByteElts; ++i)
19303     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19304   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19305   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19306                                   DAG.getConstant(0x0F, DL, MVT::i8));
19307   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19308
19309   // High nibbles
19310   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19311   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19312   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19313
19314   // Low nibbles
19315   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19316
19317   // The input vector is used as the shuffle mask that index elements into the
19318   // LUT. After counting low and high nibbles, add the vector to obtain the
19319   // final pop count per i8 element.
19320   SDValue HighPopCnt =
19321       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19322   SDValue LowPopCnt =
19323       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19324   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19325
19326   if (EltVT == MVT::i8)
19327     return PopCnt;
19328
19329   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19330 }
19331
19332 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19333                                        const X86Subtarget *Subtarget,
19334                                        SelectionDAG &DAG) {
19335   MVT VT = Op.getSimpleValueType();
19336   assert(VT.is128BitVector() &&
19337          "Only 128-bit vector bitmath lowering supported.");
19338
19339   int VecSize = VT.getSizeInBits();
19340   MVT EltVT = VT.getVectorElementType();
19341   int Len = EltVT.getSizeInBits();
19342
19343   // This is the vectorized version of the "best" algorithm from
19344   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19345   // with a minor tweak to use a series of adds + shifts instead of vector
19346   // multiplications. Implemented for all integer vector types. We only use
19347   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19348   // much faster, even faster than using native popcnt instructions.
19349
19350   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19351     MVT VT = V.getSimpleValueType();
19352     SmallVector<SDValue, 32> Shifters(
19353         VT.getVectorNumElements(),
19354         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19355     return DAG.getNode(OpCode, DL, VT, V,
19356                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19357   };
19358   auto GetMask = [&](SDValue V, APInt Mask) {
19359     MVT VT = V.getSimpleValueType();
19360     SmallVector<SDValue, 32> Masks(
19361         VT.getVectorNumElements(),
19362         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19363     return DAG.getNode(ISD::AND, DL, VT, V,
19364                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19365   };
19366
19367   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19368   // x86, so set the SRL type to have elements at least i16 wide. This is
19369   // correct because all of our SRLs are followed immediately by a mask anyways
19370   // that handles any bits that sneak into the high bits of the byte elements.
19371   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19372
19373   SDValue V = Op;
19374
19375   // v = v - ((v >> 1) & 0x55555555...)
19376   SDValue Srl =
19377       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19378   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19379   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19380
19381   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19382   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19383   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19384   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19385   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19386
19387   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19388   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19389   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19390   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19391
19392   // At this point, V contains the byte-wise population count, and we are
19393   // merely doing a horizontal sum if necessary to get the wider element
19394   // counts.
19395   if (EltVT == MVT::i8)
19396     return V;
19397
19398   return LowerHorizontalByteSum(
19399       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19400       DAG);
19401 }
19402
19403 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19404                                 SelectionDAG &DAG) {
19405   MVT VT = Op.getSimpleValueType();
19406   // FIXME: Need to add AVX-512 support here!
19407   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19408          "Unknown CTPOP type to handle");
19409   SDLoc DL(Op.getNode());
19410   SDValue Op0 = Op.getOperand(0);
19411
19412   if (!Subtarget->hasSSSE3()) {
19413     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19414     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19415     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19416   }
19417
19418   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19419     unsigned NumElems = VT.getVectorNumElements();
19420
19421     // Extract each 128-bit vector, compute pop count and concat the result.
19422     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19423     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19424
19425     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19426                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19427                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19428   }
19429
19430   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19431 }
19432
19433 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19434                           SelectionDAG &DAG) {
19435   assert(Op.getValueType().isVector() &&
19436          "We only do custom lowering for vector population count.");
19437   return LowerVectorCTPOP(Op, Subtarget, DAG);
19438 }
19439
19440 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19441   SDNode *Node = Op.getNode();
19442   SDLoc dl(Node);
19443   EVT T = Node->getValueType(0);
19444   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19445                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19446   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19447                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19448                        Node->getOperand(0),
19449                        Node->getOperand(1), negOp,
19450                        cast<AtomicSDNode>(Node)->getMemOperand(),
19451                        cast<AtomicSDNode>(Node)->getOrdering(),
19452                        cast<AtomicSDNode>(Node)->getSynchScope());
19453 }
19454
19455 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19456   SDNode *Node = Op.getNode();
19457   SDLoc dl(Node);
19458   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19459
19460   // Convert seq_cst store -> xchg
19461   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19462   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19463   //        (The only way to get a 16-byte store is cmpxchg16b)
19464   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19465   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19466       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19467     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19468                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19469                                  Node->getOperand(0),
19470                                  Node->getOperand(1), Node->getOperand(2),
19471                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19472                                  cast<AtomicSDNode>(Node)->getOrdering(),
19473                                  cast<AtomicSDNode>(Node)->getSynchScope());
19474     return Swap.getValue(1);
19475   }
19476   // Other atomic stores have a simple pattern.
19477   return Op;
19478 }
19479
19480 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19481   EVT VT = Op.getNode()->getSimpleValueType(0);
19482
19483   // Let legalize expand this if it isn't a legal type yet.
19484   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19485     return SDValue();
19486
19487   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19488
19489   unsigned Opc;
19490   bool ExtraOp = false;
19491   switch (Op.getOpcode()) {
19492   default: llvm_unreachable("Invalid code");
19493   case ISD::ADDC: Opc = X86ISD::ADD; break;
19494   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19495   case ISD::SUBC: Opc = X86ISD::SUB; break;
19496   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19497   }
19498
19499   if (!ExtraOp)
19500     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19501                        Op.getOperand(1));
19502   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19503                      Op.getOperand(1), Op.getOperand(2));
19504 }
19505
19506 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19507                             SelectionDAG &DAG) {
19508   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19509
19510   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19511   // which returns the values as { float, float } (in XMM0) or
19512   // { double, double } (which is returned in XMM0, XMM1).
19513   SDLoc dl(Op);
19514   SDValue Arg = Op.getOperand(0);
19515   EVT ArgVT = Arg.getValueType();
19516   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19517
19518   TargetLowering::ArgListTy Args;
19519   TargetLowering::ArgListEntry Entry;
19520
19521   Entry.Node = Arg;
19522   Entry.Ty = ArgTy;
19523   Entry.isSExt = false;
19524   Entry.isZExt = false;
19525   Args.push_back(Entry);
19526
19527   bool isF64 = ArgVT == MVT::f64;
19528   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19529   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19530   // the results are returned via SRet in memory.
19531   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19532   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19533   SDValue Callee =
19534       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19535
19536   Type *RetTy = isF64
19537     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19538     : (Type*)VectorType::get(ArgTy, 4);
19539
19540   TargetLowering::CallLoweringInfo CLI(DAG);
19541   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19542     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19543
19544   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19545
19546   if (isF64)
19547     // Returned in xmm0 and xmm1.
19548     return CallResult.first;
19549
19550   // Returned in bits 0:31 and 32:64 xmm0.
19551   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19552                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19553   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19554                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19555   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19556   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19557 }
19558
19559 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19560                              SelectionDAG &DAG) {
19561   assert(Subtarget->hasAVX512() &&
19562          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19563
19564   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19565   EVT VT = N->getValue().getValueType();
19566   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19567   SDLoc dl(Op);
19568
19569   // X86 scatter kills mask register, so its type should be added to
19570   // the list of return values
19571   if (N->getNumValues() == 1) {
19572     SDValue Index = N->getIndex();
19573     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19574         !Index.getValueType().is512BitVector())
19575       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19576
19577     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19578     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19579                       N->getOperand(3), Index };
19580
19581     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19582     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19583     return SDValue(NewScatter.getNode(), 0);
19584   }
19585   return Op;
19586 }
19587
19588 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19589                             SelectionDAG &DAG) {
19590   assert(Subtarget->hasAVX512() &&
19591          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19592
19593   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19594   EVT VT = Op.getValueType();
19595   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19596   SDLoc dl(Op);
19597
19598   SDValue Index = N->getIndex();
19599   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19600       !Index.getValueType().is512BitVector()) {
19601     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19602     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19603                       N->getOperand(3), Index };
19604     DAG.UpdateNodeOperands(N, Ops);
19605   }
19606   return Op;
19607 }
19608
19609 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19610                                                     SelectionDAG &DAG) const {
19611   // TODO: Eventually, the lowering of these nodes should be informed by or
19612   // deferred to the GC strategy for the function in which they appear. For
19613   // now, however, they must be lowered to something. Since they are logically
19614   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19615   // require special handling for these nodes), lower them as literal NOOPs for
19616   // the time being.
19617   SmallVector<SDValue, 2> Ops;
19618
19619   Ops.push_back(Op.getOperand(0));
19620   if (Op->getGluedNode())
19621     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19622
19623   SDLoc OpDL(Op);
19624   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19625   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19626
19627   return NOOP;
19628 }
19629
19630 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19631                                                   SelectionDAG &DAG) const {
19632   // TODO: Eventually, the lowering of these nodes should be informed by or
19633   // deferred to the GC strategy for the function in which they appear. For
19634   // now, however, they must be lowered to something. Since they are logically
19635   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19636   // require special handling for these nodes), lower them as literal NOOPs for
19637   // the time being.
19638   SmallVector<SDValue, 2> Ops;
19639
19640   Ops.push_back(Op.getOperand(0));
19641   if (Op->getGluedNode())
19642     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19643
19644   SDLoc OpDL(Op);
19645   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19646   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19647
19648   return NOOP;
19649 }
19650
19651 /// LowerOperation - Provide custom lowering hooks for some operations.
19652 ///
19653 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19654   switch (Op.getOpcode()) {
19655   default: llvm_unreachable("Should not custom lower this!");
19656   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19657   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19658     return LowerCMP_SWAP(Op, Subtarget, DAG);
19659   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19660   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19661   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19662   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19663   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19664   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19665   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19666   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19667   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19668   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19669   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19670   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19671   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19672   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19673   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19674   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19675   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19676   case ISD::SHL_PARTS:
19677   case ISD::SRA_PARTS:
19678   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19679   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19680   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19681   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19682   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19683   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19684   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19685   case ISD::SIGN_EXTEND_VECTOR_INREG:
19686     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19687   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19688   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19689   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19690   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19691   case ISD::FABS:
19692   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19693   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19694   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19695   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19696   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19697   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19698   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19699   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19700   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19701   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19702   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19703   case ISD::INTRINSIC_VOID:
19704   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19705   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19706   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19707   case ISD::FRAME_TO_ARGS_OFFSET:
19708                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19709   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19710   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19711   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19712   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19713   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19714   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19715   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19716   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19717   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19718   case ISD::CTTZ:
19719   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19720   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19721   case ISD::UMUL_LOHI:
19722   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19723   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19724   case ISD::SRA:
19725   case ISD::SRL:
19726   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19727   case ISD::SADDO:
19728   case ISD::UADDO:
19729   case ISD::SSUBO:
19730   case ISD::USUBO:
19731   case ISD::SMULO:
19732   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19733   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19734   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19735   case ISD::ADDC:
19736   case ISD::ADDE:
19737   case ISD::SUBC:
19738   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19739   case ISD::ADD:                return LowerADD(Op, DAG);
19740   case ISD::SUB:                return LowerSUB(Op, DAG);
19741   case ISD::SMAX:
19742   case ISD::SMIN:
19743   case ISD::UMAX:
19744   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19745   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19746   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19747   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19748   case ISD::GC_TRANSITION_START:
19749                                 return LowerGC_TRANSITION_START(Op, DAG);
19750   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19751   }
19752 }
19753
19754 /// ReplaceNodeResults - Replace a node with an illegal result type
19755 /// with a new node built out of custom code.
19756 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19757                                            SmallVectorImpl<SDValue>&Results,
19758                                            SelectionDAG &DAG) const {
19759   SDLoc dl(N);
19760   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19761   switch (N->getOpcode()) {
19762   default:
19763     llvm_unreachable("Do not know how to custom type legalize this operation!");
19764   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19765   case X86ISD::FMINC:
19766   case X86ISD::FMIN:
19767   case X86ISD::FMAXC:
19768   case X86ISD::FMAX: {
19769     EVT VT = N->getValueType(0);
19770     if (VT != MVT::v2f32)
19771       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19772     SDValue UNDEF = DAG.getUNDEF(VT);
19773     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19774                               N->getOperand(0), UNDEF);
19775     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19776                               N->getOperand(1), UNDEF);
19777     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19778     return;
19779   }
19780   case ISD::SIGN_EXTEND_INREG:
19781   case ISD::ADDC:
19782   case ISD::ADDE:
19783   case ISD::SUBC:
19784   case ISD::SUBE:
19785     // We don't want to expand or promote these.
19786     return;
19787   case ISD::SDIV:
19788   case ISD::UDIV:
19789   case ISD::SREM:
19790   case ISD::UREM:
19791   case ISD::SDIVREM:
19792   case ISD::UDIVREM: {
19793     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19794     Results.push_back(V);
19795     return;
19796   }
19797   case ISD::FP_TO_SINT:
19798   case ISD::FP_TO_UINT: {
19799     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19800
19801     std::pair<SDValue,SDValue> Vals =
19802         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19803     SDValue FIST = Vals.first, StackSlot = Vals.second;
19804     if (FIST.getNode()) {
19805       EVT VT = N->getValueType(0);
19806       // Return a load from the stack slot.
19807       if (StackSlot.getNode())
19808         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19809                                       MachinePointerInfo(),
19810                                       false, false, false, 0));
19811       else
19812         Results.push_back(FIST);
19813     }
19814     return;
19815   }
19816   case ISD::UINT_TO_FP: {
19817     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19818     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19819         N->getValueType(0) != MVT::v2f32)
19820       return;
19821     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19822                                  N->getOperand(0));
19823     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19824                                      MVT::f64);
19825     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19826     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19827                              DAG.getBitcast(MVT::v2i64, VBias));
19828     Or = DAG.getBitcast(MVT::v2f64, Or);
19829     // TODO: Are there any fast-math-flags to propagate here?
19830     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19831     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19832     return;
19833   }
19834   case ISD::FP_ROUND: {
19835     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19836         return;
19837     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19838     Results.push_back(V);
19839     return;
19840   }
19841   case ISD::FP_EXTEND: {
19842     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19843     // No other ValueType for FP_EXTEND should reach this point.
19844     assert(N->getValueType(0) == MVT::v2f32 &&
19845            "Do not know how to legalize this Node");
19846     return;
19847   }
19848   case ISD::INTRINSIC_W_CHAIN: {
19849     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19850     switch (IntNo) {
19851     default : llvm_unreachable("Do not know how to custom type "
19852                                "legalize this intrinsic operation!");
19853     case Intrinsic::x86_rdtsc:
19854       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19855                                      Results);
19856     case Intrinsic::x86_rdtscp:
19857       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19858                                      Results);
19859     case Intrinsic::x86_rdpmc:
19860       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19861     }
19862   }
19863   case ISD::READCYCLECOUNTER: {
19864     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19865                                    Results);
19866   }
19867   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19868     EVT T = N->getValueType(0);
19869     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19870     bool Regs64bit = T == MVT::i128;
19871     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19872     SDValue cpInL, cpInH;
19873     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19874                         DAG.getConstant(0, dl, HalfT));
19875     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19876                         DAG.getConstant(1, dl, HalfT));
19877     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19878                              Regs64bit ? X86::RAX : X86::EAX,
19879                              cpInL, SDValue());
19880     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19881                              Regs64bit ? X86::RDX : X86::EDX,
19882                              cpInH, cpInL.getValue(1));
19883     SDValue swapInL, swapInH;
19884     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19885                           DAG.getConstant(0, dl, HalfT));
19886     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19887                           DAG.getConstant(1, dl, HalfT));
19888     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19889                                Regs64bit ? X86::RBX : X86::EBX,
19890                                swapInL, cpInH.getValue(1));
19891     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19892                                Regs64bit ? X86::RCX : X86::ECX,
19893                                swapInH, swapInL.getValue(1));
19894     SDValue Ops[] = { swapInH.getValue(0),
19895                       N->getOperand(1),
19896                       swapInH.getValue(1) };
19897     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19898     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19899     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19900                                   X86ISD::LCMPXCHG8_DAG;
19901     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19902     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19903                                         Regs64bit ? X86::RAX : X86::EAX,
19904                                         HalfT, Result.getValue(1));
19905     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19906                                         Regs64bit ? X86::RDX : X86::EDX,
19907                                         HalfT, cpOutL.getValue(2));
19908     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19909
19910     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19911                                         MVT::i32, cpOutH.getValue(2));
19912     SDValue Success =
19913         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19914                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19915     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19916
19917     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19918     Results.push_back(Success);
19919     Results.push_back(EFLAGS.getValue(1));
19920     return;
19921   }
19922   case ISD::ATOMIC_SWAP:
19923   case ISD::ATOMIC_LOAD_ADD:
19924   case ISD::ATOMIC_LOAD_SUB:
19925   case ISD::ATOMIC_LOAD_AND:
19926   case ISD::ATOMIC_LOAD_OR:
19927   case ISD::ATOMIC_LOAD_XOR:
19928   case ISD::ATOMIC_LOAD_NAND:
19929   case ISD::ATOMIC_LOAD_MIN:
19930   case ISD::ATOMIC_LOAD_MAX:
19931   case ISD::ATOMIC_LOAD_UMIN:
19932   case ISD::ATOMIC_LOAD_UMAX:
19933   case ISD::ATOMIC_LOAD: {
19934     // Delegate to generic TypeLegalization. Situations we can really handle
19935     // should have already been dealt with by AtomicExpandPass.cpp.
19936     break;
19937   }
19938   case ISD::BITCAST: {
19939     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19940     EVT DstVT = N->getValueType(0);
19941     EVT SrcVT = N->getOperand(0)->getValueType(0);
19942
19943     if (SrcVT != MVT::f64 ||
19944         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19945       return;
19946
19947     unsigned NumElts = DstVT.getVectorNumElements();
19948     EVT SVT = DstVT.getVectorElementType();
19949     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19950     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19951                                    MVT::v2f64, N->getOperand(0));
19952     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19953
19954     if (ExperimentalVectorWideningLegalization) {
19955       // If we are legalizing vectors by widening, we already have the desired
19956       // legal vector type, just return it.
19957       Results.push_back(ToVecInt);
19958       return;
19959     }
19960
19961     SmallVector<SDValue, 8> Elts;
19962     for (unsigned i = 0, e = NumElts; i != e; ++i)
19963       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19964                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19965
19966     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19967   }
19968   }
19969 }
19970
19971 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19972   switch ((X86ISD::NodeType)Opcode) {
19973   case X86ISD::FIRST_NUMBER:       break;
19974   case X86ISD::BSF:                return "X86ISD::BSF";
19975   case X86ISD::BSR:                return "X86ISD::BSR";
19976   case X86ISD::SHLD:               return "X86ISD::SHLD";
19977   case X86ISD::SHRD:               return "X86ISD::SHRD";
19978   case X86ISD::FAND:               return "X86ISD::FAND";
19979   case X86ISD::FANDN:              return "X86ISD::FANDN";
19980   case X86ISD::FOR:                return "X86ISD::FOR";
19981   case X86ISD::FXOR:               return "X86ISD::FXOR";
19982   case X86ISD::FILD:               return "X86ISD::FILD";
19983   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19984   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19985   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19986   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19987   case X86ISD::FLD:                return "X86ISD::FLD";
19988   case X86ISD::FST:                return "X86ISD::FST";
19989   case X86ISD::CALL:               return "X86ISD::CALL";
19990   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19991   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19992   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19993   case X86ISD::BT:                 return "X86ISD::BT";
19994   case X86ISD::CMP:                return "X86ISD::CMP";
19995   case X86ISD::COMI:               return "X86ISD::COMI";
19996   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19997   case X86ISD::CMPM:               return "X86ISD::CMPM";
19998   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19999   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20000   case X86ISD::SETCC:              return "X86ISD::SETCC";
20001   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20002   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20003   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20004   case X86ISD::CMOV:               return "X86ISD::CMOV";
20005   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20006   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20007   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20008   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20009   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20010   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20011   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20012   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20013   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20014   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20015   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20016   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20017   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20018   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20019   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20020   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20021   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20022   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20023   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20024   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20025   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20026   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20027   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20028   case X86ISD::HADD:               return "X86ISD::HADD";
20029   case X86ISD::HSUB:               return "X86ISD::HSUB";
20030   case X86ISD::FHADD:              return "X86ISD::FHADD";
20031   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20032   case X86ISD::ABS:                return "X86ISD::ABS";
20033   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20034   case X86ISD::FMAX:               return "X86ISD::FMAX";
20035   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20036   case X86ISD::FMIN:               return "X86ISD::FMIN";
20037   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20038   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20039   case X86ISD::FMINC:              return "X86ISD::FMINC";
20040   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20041   case X86ISD::FRCP:               return "X86ISD::FRCP";
20042   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20043   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20044   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20045   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20046   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20047   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20048   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20049   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20050   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20051   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20052   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20053   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20054   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20055   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20056   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20057   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20058   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20059   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20060   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20061   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20062   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20063   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20064   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20065   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20066   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20067   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20068   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20069   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20070   case X86ISD::VSHL:               return "X86ISD::VSHL";
20071   case X86ISD::VSRL:               return "X86ISD::VSRL";
20072   case X86ISD::VSRA:               return "X86ISD::VSRA";
20073   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20074   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20075   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20076   case X86ISD::CMPP:               return "X86ISD::CMPP";
20077   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20078   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20079   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20080   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20081   case X86ISD::ADD:                return "X86ISD::ADD";
20082   case X86ISD::SUB:                return "X86ISD::SUB";
20083   case X86ISD::ADC:                return "X86ISD::ADC";
20084   case X86ISD::SBB:                return "X86ISD::SBB";
20085   case X86ISD::SMUL:               return "X86ISD::SMUL";
20086   case X86ISD::UMUL:               return "X86ISD::UMUL";
20087   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20088   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20089   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20090   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20091   case X86ISD::INC:                return "X86ISD::INC";
20092   case X86ISD::DEC:                return "X86ISD::DEC";
20093   case X86ISD::OR:                 return "X86ISD::OR";
20094   case X86ISD::XOR:                return "X86ISD::XOR";
20095   case X86ISD::AND:                return "X86ISD::AND";
20096   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20097   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20098   case X86ISD::PTEST:              return "X86ISD::PTEST";
20099   case X86ISD::TESTP:              return "X86ISD::TESTP";
20100   case X86ISD::TESTM:              return "X86ISD::TESTM";
20101   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20102   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20103   case X86ISD::KTEST:              return "X86ISD::KTEST";
20104   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20105   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20106   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20107   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20108   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20109   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20110   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20111   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20112   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20113   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20114   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20115   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20116   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20117   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20118   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20119   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20120   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20121   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20122   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20123   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20124   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20125   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20126   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20127   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20128   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20129   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20130   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20131   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20132   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20133   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20134   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20135   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20136   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20137   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20138   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20139   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20140   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20141   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20142   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20143   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20144   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20145   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20146   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20147   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20148   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20149   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20150   case X86ISD::SAHF:               return "X86ISD::SAHF";
20151   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20152   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20153   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20154   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20155   case X86ISD::VPROT:              return "X86ISD::VPROT";
20156   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20157   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20158   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20159   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20160   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20161   case X86ISD::FMADD:              return "X86ISD::FMADD";
20162   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20163   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20164   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20165   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20166   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20167   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20168   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20169   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20170   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20171   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20172   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20173   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20174   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20175   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20176   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20177   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20178   case X86ISD::XTEST:              return "X86ISD::XTEST";
20179   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20180   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20181   case X86ISD::SELECT:             return "X86ISD::SELECT";
20182   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20183   case X86ISD::RCP28:              return "X86ISD::RCP28";
20184   case X86ISD::EXP2:               return "X86ISD::EXP2";
20185   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20186   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20187   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20188   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20189   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20190   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20191   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20192   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20193   case X86ISD::ADDS:               return "X86ISD::ADDS";
20194   case X86ISD::SUBS:               return "X86ISD::SUBS";
20195   case X86ISD::AVG:                return "X86ISD::AVG";
20196   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20197   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20198   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20199   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20200   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20201   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20202   }
20203   return nullptr;
20204 }
20205
20206 // isLegalAddressingMode - Return true if the addressing mode represented
20207 // by AM is legal for this target, for a load/store of the specified type.
20208 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20209                                               const AddrMode &AM, Type *Ty,
20210                                               unsigned AS) const {
20211   // X86 supports extremely general addressing modes.
20212   CodeModel::Model M = getTargetMachine().getCodeModel();
20213   Reloc::Model R = getTargetMachine().getRelocationModel();
20214
20215   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20216   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20217     return false;
20218
20219   if (AM.BaseGV) {
20220     unsigned GVFlags =
20221       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20222
20223     // If a reference to this global requires an extra load, we can't fold it.
20224     if (isGlobalStubReference(GVFlags))
20225       return false;
20226
20227     // If BaseGV requires a register for the PIC base, we cannot also have a
20228     // BaseReg specified.
20229     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20230       return false;
20231
20232     // If lower 4G is not available, then we must use rip-relative addressing.
20233     if ((M != CodeModel::Small || R != Reloc::Static) &&
20234         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20235       return false;
20236   }
20237
20238   switch (AM.Scale) {
20239   case 0:
20240   case 1:
20241   case 2:
20242   case 4:
20243   case 8:
20244     // These scales always work.
20245     break;
20246   case 3:
20247   case 5:
20248   case 9:
20249     // These scales are formed with basereg+scalereg.  Only accept if there is
20250     // no basereg yet.
20251     if (AM.HasBaseReg)
20252       return false;
20253     break;
20254   default:  // Other stuff never works.
20255     return false;
20256   }
20257
20258   return true;
20259 }
20260
20261 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20262   unsigned Bits = Ty->getScalarSizeInBits();
20263
20264   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20265   // particularly cheaper than those without.
20266   if (Bits == 8)
20267     return false;
20268
20269   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20270   // variable shifts just as cheap as scalar ones.
20271   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20272     return false;
20273
20274   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20275   // fully general vector.
20276   return true;
20277 }
20278
20279 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20280   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20281     return false;
20282   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20283   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20284   return NumBits1 > NumBits2;
20285 }
20286
20287 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20288   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20289     return false;
20290
20291   if (!isTypeLegal(EVT::getEVT(Ty1)))
20292     return false;
20293
20294   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20295
20296   // Assuming the caller doesn't have a zeroext or signext return parameter,
20297   // truncation all the way down to i1 is valid.
20298   return true;
20299 }
20300
20301 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20302   return isInt<32>(Imm);
20303 }
20304
20305 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20306   // Can also use sub to handle negated immediates.
20307   return isInt<32>(Imm);
20308 }
20309
20310 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20311   if (!VT1.isInteger() || !VT2.isInteger())
20312     return false;
20313   unsigned NumBits1 = VT1.getSizeInBits();
20314   unsigned NumBits2 = VT2.getSizeInBits();
20315   return NumBits1 > NumBits2;
20316 }
20317
20318 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20319   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20320   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20321 }
20322
20323 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20324   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20325   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20326 }
20327
20328 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20329   EVT VT1 = Val.getValueType();
20330   if (isZExtFree(VT1, VT2))
20331     return true;
20332
20333   if (Val.getOpcode() != ISD::LOAD)
20334     return false;
20335
20336   if (!VT1.isSimple() || !VT1.isInteger() ||
20337       !VT2.isSimple() || !VT2.isInteger())
20338     return false;
20339
20340   switch (VT1.getSimpleVT().SimpleTy) {
20341   default: break;
20342   case MVT::i8:
20343   case MVT::i16:
20344   case MVT::i32:
20345     // X86 has 8, 16, and 32-bit zero-extending loads.
20346     return true;
20347   }
20348
20349   return false;
20350 }
20351
20352 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20353
20354 bool
20355 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20356   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20357     return false;
20358
20359   VT = VT.getScalarType();
20360
20361   if (!VT.isSimple())
20362     return false;
20363
20364   switch (VT.getSimpleVT().SimpleTy) {
20365   case MVT::f32:
20366   case MVT::f64:
20367     return true;
20368   default:
20369     break;
20370   }
20371
20372   return false;
20373 }
20374
20375 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20376   // i16 instructions are longer (0x66 prefix) and potentially slower.
20377   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20378 }
20379
20380 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20381 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20382 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20383 /// are assumed to be legal.
20384 bool
20385 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20386                                       EVT VT) const {
20387   if (!VT.isSimple())
20388     return false;
20389
20390   // Not for i1 vectors
20391   if (VT.getScalarType() == MVT::i1)
20392     return false;
20393
20394   // Very little shuffling can be done for 64-bit vectors right now.
20395   if (VT.getSizeInBits() == 64)
20396     return false;
20397
20398   // We only care that the types being shuffled are legal. The lowering can
20399   // handle any possible shuffle mask that results.
20400   return isTypeLegal(VT.getSimpleVT());
20401 }
20402
20403 bool
20404 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20405                                           EVT VT) const {
20406   // Just delegate to the generic legality, clear masks aren't special.
20407   return isShuffleMaskLegal(Mask, VT);
20408 }
20409
20410 //===----------------------------------------------------------------------===//
20411 //                           X86 Scheduler Hooks
20412 //===----------------------------------------------------------------------===//
20413
20414 /// Utility function to emit xbegin specifying the start of an RTM region.
20415 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20416                                      const TargetInstrInfo *TII) {
20417   DebugLoc DL = MI->getDebugLoc();
20418
20419   const BasicBlock *BB = MBB->getBasicBlock();
20420   MachineFunction::iterator I = ++MBB->getIterator();
20421
20422   // For the v = xbegin(), we generate
20423   //
20424   // thisMBB:
20425   //  xbegin sinkMBB
20426   //
20427   // mainMBB:
20428   //  eax = -1
20429   //
20430   // sinkMBB:
20431   //  v = eax
20432
20433   MachineBasicBlock *thisMBB = MBB;
20434   MachineFunction *MF = MBB->getParent();
20435   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20436   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20437   MF->insert(I, mainMBB);
20438   MF->insert(I, sinkMBB);
20439
20440   // Transfer the remainder of BB and its successor edges to sinkMBB.
20441   sinkMBB->splice(sinkMBB->begin(), MBB,
20442                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20443   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20444
20445   // thisMBB:
20446   //  xbegin sinkMBB
20447   //  # fallthrough to mainMBB
20448   //  # abortion to sinkMBB
20449   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20450   thisMBB->addSuccessor(mainMBB);
20451   thisMBB->addSuccessor(sinkMBB);
20452
20453   // mainMBB:
20454   //  EAX = -1
20455   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20456   mainMBB->addSuccessor(sinkMBB);
20457
20458   // sinkMBB:
20459   // EAX is live into the sinkMBB
20460   sinkMBB->addLiveIn(X86::EAX);
20461   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20462           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20463     .addReg(X86::EAX);
20464
20465   MI->eraseFromParent();
20466   return sinkMBB;
20467 }
20468
20469 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20470 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20471 // in the .td file.
20472 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20473                                        const TargetInstrInfo *TII) {
20474   unsigned Opc;
20475   switch (MI->getOpcode()) {
20476   default: llvm_unreachable("illegal opcode!");
20477   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20478   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20479   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20480   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20481   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20482   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20483   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20484   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20485   }
20486
20487   DebugLoc dl = MI->getDebugLoc();
20488   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20489
20490   unsigned NumArgs = MI->getNumOperands();
20491   for (unsigned i = 1; i < NumArgs; ++i) {
20492     MachineOperand &Op = MI->getOperand(i);
20493     if (!(Op.isReg() && Op.isImplicit()))
20494       MIB.addOperand(Op);
20495   }
20496   if (MI->hasOneMemOperand())
20497     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20498
20499   BuildMI(*BB, MI, dl,
20500     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20501     .addReg(X86::XMM0);
20502
20503   MI->eraseFromParent();
20504   return BB;
20505 }
20506
20507 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20508 // defs in an instruction pattern
20509 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20510                                        const TargetInstrInfo *TII) {
20511   unsigned Opc;
20512   switch (MI->getOpcode()) {
20513   default: llvm_unreachable("illegal opcode!");
20514   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20515   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20516   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20517   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20518   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20519   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20520   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20521   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20522   }
20523
20524   DebugLoc dl = MI->getDebugLoc();
20525   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20526
20527   unsigned NumArgs = MI->getNumOperands(); // remove the results
20528   for (unsigned i = 1; i < NumArgs; ++i) {
20529     MachineOperand &Op = MI->getOperand(i);
20530     if (!(Op.isReg() && Op.isImplicit()))
20531       MIB.addOperand(Op);
20532   }
20533   if (MI->hasOneMemOperand())
20534     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20535
20536   BuildMI(*BB, MI, dl,
20537     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20538     .addReg(X86::ECX);
20539
20540   MI->eraseFromParent();
20541   return BB;
20542 }
20543
20544 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20545                                       const X86Subtarget *Subtarget) {
20546   DebugLoc dl = MI->getDebugLoc();
20547   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20548   // Address into RAX/EAX, other two args into ECX, EDX.
20549   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20550   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20551   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20552   for (int i = 0; i < X86::AddrNumOperands; ++i)
20553     MIB.addOperand(MI->getOperand(i));
20554
20555   unsigned ValOps = X86::AddrNumOperands;
20556   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20557     .addReg(MI->getOperand(ValOps).getReg());
20558   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20559     .addReg(MI->getOperand(ValOps+1).getReg());
20560
20561   // The instruction doesn't actually take any operands though.
20562   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20563
20564   MI->eraseFromParent(); // The pseudo is gone now.
20565   return BB;
20566 }
20567
20568 MachineBasicBlock *
20569 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20570                                                  MachineBasicBlock *MBB) const {
20571   // Emit va_arg instruction on X86-64.
20572
20573   // Operands to this pseudo-instruction:
20574   // 0  ) Output        : destination address (reg)
20575   // 1-5) Input         : va_list address (addr, i64mem)
20576   // 6  ) ArgSize       : Size (in bytes) of vararg type
20577   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20578   // 8  ) Align         : Alignment of type
20579   // 9  ) EFLAGS (implicit-def)
20580
20581   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20582   static_assert(X86::AddrNumOperands == 5,
20583                 "VAARG_64 assumes 5 address operands");
20584
20585   unsigned DestReg = MI->getOperand(0).getReg();
20586   MachineOperand &Base = MI->getOperand(1);
20587   MachineOperand &Scale = MI->getOperand(2);
20588   MachineOperand &Index = MI->getOperand(3);
20589   MachineOperand &Disp = MI->getOperand(4);
20590   MachineOperand &Segment = MI->getOperand(5);
20591   unsigned ArgSize = MI->getOperand(6).getImm();
20592   unsigned ArgMode = MI->getOperand(7).getImm();
20593   unsigned Align = MI->getOperand(8).getImm();
20594
20595   // Memory Reference
20596   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20597   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20598   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20599
20600   // Machine Information
20601   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20602   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20603   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20604   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20605   DebugLoc DL = MI->getDebugLoc();
20606
20607   // struct va_list {
20608   //   i32   gp_offset
20609   //   i32   fp_offset
20610   //   i64   overflow_area (address)
20611   //   i64   reg_save_area (address)
20612   // }
20613   // sizeof(va_list) = 24
20614   // alignment(va_list) = 8
20615
20616   unsigned TotalNumIntRegs = 6;
20617   unsigned TotalNumXMMRegs = 8;
20618   bool UseGPOffset = (ArgMode == 1);
20619   bool UseFPOffset = (ArgMode == 2);
20620   unsigned MaxOffset = TotalNumIntRegs * 8 +
20621                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20622
20623   /* Align ArgSize to a multiple of 8 */
20624   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20625   bool NeedsAlign = (Align > 8);
20626
20627   MachineBasicBlock *thisMBB = MBB;
20628   MachineBasicBlock *overflowMBB;
20629   MachineBasicBlock *offsetMBB;
20630   MachineBasicBlock *endMBB;
20631
20632   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20633   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20634   unsigned OffsetReg = 0;
20635
20636   if (!UseGPOffset && !UseFPOffset) {
20637     // If we only pull from the overflow region, we don't create a branch.
20638     // We don't need to alter control flow.
20639     OffsetDestReg = 0; // unused
20640     OverflowDestReg = DestReg;
20641
20642     offsetMBB = nullptr;
20643     overflowMBB = thisMBB;
20644     endMBB = thisMBB;
20645   } else {
20646     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20647     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20648     // If not, pull from overflow_area. (branch to overflowMBB)
20649     //
20650     //       thisMBB
20651     //         |     .
20652     //         |        .
20653     //     offsetMBB   overflowMBB
20654     //         |        .
20655     //         |     .
20656     //        endMBB
20657
20658     // Registers for the PHI in endMBB
20659     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20660     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20661
20662     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20663     MachineFunction *MF = MBB->getParent();
20664     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20665     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20666     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20667
20668     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20669
20670     // Insert the new basic blocks
20671     MF->insert(MBBIter, offsetMBB);
20672     MF->insert(MBBIter, overflowMBB);
20673     MF->insert(MBBIter, endMBB);
20674
20675     // Transfer the remainder of MBB and its successor edges to endMBB.
20676     endMBB->splice(endMBB->begin(), thisMBB,
20677                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20678     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20679
20680     // Make offsetMBB and overflowMBB successors of thisMBB
20681     thisMBB->addSuccessor(offsetMBB);
20682     thisMBB->addSuccessor(overflowMBB);
20683
20684     // endMBB is a successor of both offsetMBB and overflowMBB
20685     offsetMBB->addSuccessor(endMBB);
20686     overflowMBB->addSuccessor(endMBB);
20687
20688     // Load the offset value into a register
20689     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20690     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20691       .addOperand(Base)
20692       .addOperand(Scale)
20693       .addOperand(Index)
20694       .addDisp(Disp, UseFPOffset ? 4 : 0)
20695       .addOperand(Segment)
20696       .setMemRefs(MMOBegin, MMOEnd);
20697
20698     // Check if there is enough room left to pull this argument.
20699     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20700       .addReg(OffsetReg)
20701       .addImm(MaxOffset + 8 - ArgSizeA8);
20702
20703     // Branch to "overflowMBB" if offset >= max
20704     // Fall through to "offsetMBB" otherwise
20705     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20706       .addMBB(overflowMBB);
20707   }
20708
20709   // In offsetMBB, emit code to use the reg_save_area.
20710   if (offsetMBB) {
20711     assert(OffsetReg != 0);
20712
20713     // Read the reg_save_area address.
20714     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20715     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20716       .addOperand(Base)
20717       .addOperand(Scale)
20718       .addOperand(Index)
20719       .addDisp(Disp, 16)
20720       .addOperand(Segment)
20721       .setMemRefs(MMOBegin, MMOEnd);
20722
20723     // Zero-extend the offset
20724     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20725       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20726         .addImm(0)
20727         .addReg(OffsetReg)
20728         .addImm(X86::sub_32bit);
20729
20730     // Add the offset to the reg_save_area to get the final address.
20731     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20732       .addReg(OffsetReg64)
20733       .addReg(RegSaveReg);
20734
20735     // Compute the offset for the next argument
20736     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20737     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20738       .addReg(OffsetReg)
20739       .addImm(UseFPOffset ? 16 : 8);
20740
20741     // Store it back into the va_list.
20742     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20743       .addOperand(Base)
20744       .addOperand(Scale)
20745       .addOperand(Index)
20746       .addDisp(Disp, UseFPOffset ? 4 : 0)
20747       .addOperand(Segment)
20748       .addReg(NextOffsetReg)
20749       .setMemRefs(MMOBegin, MMOEnd);
20750
20751     // Jump to endMBB
20752     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20753       .addMBB(endMBB);
20754   }
20755
20756   //
20757   // Emit code to use overflow area
20758   //
20759
20760   // Load the overflow_area address into a register.
20761   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20762   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20763     .addOperand(Base)
20764     .addOperand(Scale)
20765     .addOperand(Index)
20766     .addDisp(Disp, 8)
20767     .addOperand(Segment)
20768     .setMemRefs(MMOBegin, MMOEnd);
20769
20770   // If we need to align it, do so. Otherwise, just copy the address
20771   // to OverflowDestReg.
20772   if (NeedsAlign) {
20773     // Align the overflow address
20774     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20775     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20776
20777     // aligned_addr = (addr + (align-1)) & ~(align-1)
20778     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20779       .addReg(OverflowAddrReg)
20780       .addImm(Align-1);
20781
20782     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20783       .addReg(TmpReg)
20784       .addImm(~(uint64_t)(Align-1));
20785   } else {
20786     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20787       .addReg(OverflowAddrReg);
20788   }
20789
20790   // Compute the next overflow address after this argument.
20791   // (the overflow address should be kept 8-byte aligned)
20792   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20793   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20794     .addReg(OverflowDestReg)
20795     .addImm(ArgSizeA8);
20796
20797   // Store the new overflow address.
20798   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20799     .addOperand(Base)
20800     .addOperand(Scale)
20801     .addOperand(Index)
20802     .addDisp(Disp, 8)
20803     .addOperand(Segment)
20804     .addReg(NextAddrReg)
20805     .setMemRefs(MMOBegin, MMOEnd);
20806
20807   // If we branched, emit the PHI to the front of endMBB.
20808   if (offsetMBB) {
20809     BuildMI(*endMBB, endMBB->begin(), DL,
20810             TII->get(X86::PHI), DestReg)
20811       .addReg(OffsetDestReg).addMBB(offsetMBB)
20812       .addReg(OverflowDestReg).addMBB(overflowMBB);
20813   }
20814
20815   // Erase the pseudo instruction
20816   MI->eraseFromParent();
20817
20818   return endMBB;
20819 }
20820
20821 MachineBasicBlock *
20822 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20823                                                  MachineInstr *MI,
20824                                                  MachineBasicBlock *MBB) const {
20825   // Emit code to save XMM registers to the stack. The ABI says that the
20826   // number of registers to save is given in %al, so it's theoretically
20827   // possible to do an indirect jump trick to avoid saving all of them,
20828   // however this code takes a simpler approach and just executes all
20829   // of the stores if %al is non-zero. It's less code, and it's probably
20830   // easier on the hardware branch predictor, and stores aren't all that
20831   // expensive anyway.
20832
20833   // Create the new basic blocks. One block contains all the XMM stores,
20834   // and one block is the final destination regardless of whether any
20835   // stores were performed.
20836   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20837   MachineFunction *F = MBB->getParent();
20838   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20839   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20840   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20841   F->insert(MBBIter, XMMSaveMBB);
20842   F->insert(MBBIter, EndMBB);
20843
20844   // Transfer the remainder of MBB and its successor edges to EndMBB.
20845   EndMBB->splice(EndMBB->begin(), MBB,
20846                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20847   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20848
20849   // The original block will now fall through to the XMM save block.
20850   MBB->addSuccessor(XMMSaveMBB);
20851   // The XMMSaveMBB will fall through to the end block.
20852   XMMSaveMBB->addSuccessor(EndMBB);
20853
20854   // Now add the instructions.
20855   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20856   DebugLoc DL = MI->getDebugLoc();
20857
20858   unsigned CountReg = MI->getOperand(0).getReg();
20859   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20860   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20861
20862   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20863     // If %al is 0, branch around the XMM save block.
20864     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20865     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20866     MBB->addSuccessor(EndMBB);
20867   }
20868
20869   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20870   // that was just emitted, but clearly shouldn't be "saved".
20871   assert((MI->getNumOperands() <= 3 ||
20872           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20873           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20874          && "Expected last argument to be EFLAGS");
20875   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20876   // In the XMM save block, save all the XMM argument registers.
20877   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20878     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20879     MachineMemOperand *MMO = F->getMachineMemOperand(
20880         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20881         MachineMemOperand::MOStore,
20882         /*Size=*/16, /*Align=*/16);
20883     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20884       .addFrameIndex(RegSaveFrameIndex)
20885       .addImm(/*Scale=*/1)
20886       .addReg(/*IndexReg=*/0)
20887       .addImm(/*Disp=*/Offset)
20888       .addReg(/*Segment=*/0)
20889       .addReg(MI->getOperand(i).getReg())
20890       .addMemOperand(MMO);
20891   }
20892
20893   MI->eraseFromParent();   // The pseudo instruction is gone now.
20894
20895   return EndMBB;
20896 }
20897
20898 // The EFLAGS operand of SelectItr might be missing a kill marker
20899 // because there were multiple uses of EFLAGS, and ISel didn't know
20900 // which to mark. Figure out whether SelectItr should have had a
20901 // kill marker, and set it if it should. Returns the correct kill
20902 // marker value.
20903 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20904                                      MachineBasicBlock* BB,
20905                                      const TargetRegisterInfo* TRI) {
20906   // Scan forward through BB for a use/def of EFLAGS.
20907   MachineBasicBlock::iterator miI(std::next(SelectItr));
20908   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20909     const MachineInstr& mi = *miI;
20910     if (mi.readsRegister(X86::EFLAGS))
20911       return false;
20912     if (mi.definesRegister(X86::EFLAGS))
20913       break; // Should have kill-flag - update below.
20914   }
20915
20916   // If we hit the end of the block, check whether EFLAGS is live into a
20917   // successor.
20918   if (miI == BB->end()) {
20919     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20920                                           sEnd = BB->succ_end();
20921          sItr != sEnd; ++sItr) {
20922       MachineBasicBlock* succ = *sItr;
20923       if (succ->isLiveIn(X86::EFLAGS))
20924         return false;
20925     }
20926   }
20927
20928   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20929   // out. SelectMI should have a kill flag on EFLAGS.
20930   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20931   return true;
20932 }
20933
20934 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20935 // together with other CMOV pseudo-opcodes into a single basic-block with
20936 // conditional jump around it.
20937 static bool isCMOVPseudo(MachineInstr *MI) {
20938   switch (MI->getOpcode()) {
20939   case X86::CMOV_FR32:
20940   case X86::CMOV_FR64:
20941   case X86::CMOV_GR8:
20942   case X86::CMOV_GR16:
20943   case X86::CMOV_GR32:
20944   case X86::CMOV_RFP32:
20945   case X86::CMOV_RFP64:
20946   case X86::CMOV_RFP80:
20947   case X86::CMOV_V2F64:
20948   case X86::CMOV_V2I64:
20949   case X86::CMOV_V4F32:
20950   case X86::CMOV_V4F64:
20951   case X86::CMOV_V4I64:
20952   case X86::CMOV_V16F32:
20953   case X86::CMOV_V8F32:
20954   case X86::CMOV_V8F64:
20955   case X86::CMOV_V8I64:
20956   case X86::CMOV_V8I1:
20957   case X86::CMOV_V16I1:
20958   case X86::CMOV_V32I1:
20959   case X86::CMOV_V64I1:
20960     return true;
20961
20962   default:
20963     return false;
20964   }
20965 }
20966
20967 MachineBasicBlock *
20968 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20969                                      MachineBasicBlock *BB) const {
20970   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20971   DebugLoc DL = MI->getDebugLoc();
20972
20973   // To "insert" a SELECT_CC instruction, we actually have to insert the
20974   // diamond control-flow pattern.  The incoming instruction knows the
20975   // destination vreg to set, the condition code register to branch on, the
20976   // true/false values to select between, and a branch opcode to use.
20977   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20978   MachineFunction::iterator It = ++BB->getIterator();
20979
20980   //  thisMBB:
20981   //  ...
20982   //   TrueVal = ...
20983   //   cmpTY ccX, r1, r2
20984   //   bCC copy1MBB
20985   //   fallthrough --> copy0MBB
20986   MachineBasicBlock *thisMBB = BB;
20987   MachineFunction *F = BB->getParent();
20988
20989   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20990   // as described above, by inserting a BB, and then making a PHI at the join
20991   // point to select the true and false operands of the CMOV in the PHI.
20992   //
20993   // The code also handles two different cases of multiple CMOV opcodes
20994   // in a row.
20995   //
20996   // Case 1:
20997   // In this case, there are multiple CMOVs in a row, all which are based on
20998   // the same condition setting (or the exact opposite condition setting).
20999   // In this case we can lower all the CMOVs using a single inserted BB, and
21000   // then make a number of PHIs at the join point to model the CMOVs. The only
21001   // trickiness here, is that in a case like:
21002   //
21003   // t2 = CMOV cond1 t1, f1
21004   // t3 = CMOV cond1 t2, f2
21005   //
21006   // when rewriting this into PHIs, we have to perform some renaming on the
21007   // temps since you cannot have a PHI operand refer to a PHI result earlier
21008   // in the same block.  The "simple" but wrong lowering would be:
21009   //
21010   // t2 = PHI t1(BB1), f1(BB2)
21011   // t3 = PHI t2(BB1), f2(BB2)
21012   //
21013   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21014   // renaming is to note that on the path through BB1, t2 is really just a
21015   // copy of t1, and do that renaming, properly generating:
21016   //
21017   // t2 = PHI t1(BB1), f1(BB2)
21018   // t3 = PHI t1(BB1), f2(BB2)
21019   //
21020   // Case 2, we lower cascaded CMOVs such as
21021   //
21022   //   (CMOV (CMOV F, T, cc1), T, cc2)
21023   //
21024   // to two successives branches.  For that, we look for another CMOV as the
21025   // following instruction.
21026   //
21027   // Without this, we would add a PHI between the two jumps, which ends up
21028   // creating a few copies all around. For instance, for
21029   //
21030   //    (sitofp (zext (fcmp une)))
21031   //
21032   // we would generate:
21033   //
21034   //         ucomiss %xmm1, %xmm0
21035   //         movss  <1.0f>, %xmm0
21036   //         movaps  %xmm0, %xmm1
21037   //         jne     .LBB5_2
21038   //         xorps   %xmm1, %xmm1
21039   // .LBB5_2:
21040   //         jp      .LBB5_4
21041   //         movaps  %xmm1, %xmm0
21042   // .LBB5_4:
21043   //         retq
21044   //
21045   // because this custom-inserter would have generated:
21046   //
21047   //   A
21048   //   | \
21049   //   |  B
21050   //   | /
21051   //   C
21052   //   | \
21053   //   |  D
21054   //   | /
21055   //   E
21056   //
21057   // A: X = ...; Y = ...
21058   // B: empty
21059   // C: Z = PHI [X, A], [Y, B]
21060   // D: empty
21061   // E: PHI [X, C], [Z, D]
21062   //
21063   // If we lower both CMOVs in a single step, we can instead generate:
21064   //
21065   //   A
21066   //   | \
21067   //   |  C
21068   //   | /|
21069   //   |/ |
21070   //   |  |
21071   //   |  D
21072   //   | /
21073   //   E
21074   //
21075   // A: X = ...; Y = ...
21076   // D: empty
21077   // E: PHI [X, A], [X, C], [Y, D]
21078   //
21079   // Which, in our sitofp/fcmp example, gives us something like:
21080   //
21081   //         ucomiss %xmm1, %xmm0
21082   //         movss  <1.0f>, %xmm0
21083   //         jne     .LBB5_4
21084   //         jp      .LBB5_4
21085   //         xorps   %xmm0, %xmm0
21086   // .LBB5_4:
21087   //         retq
21088   //
21089   MachineInstr *CascadedCMOV = nullptr;
21090   MachineInstr *LastCMOV = MI;
21091   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21092   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21093   MachineBasicBlock::iterator NextMIIt =
21094       std::next(MachineBasicBlock::iterator(MI));
21095
21096   // Check for case 1, where there are multiple CMOVs with the same condition
21097   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21098   // number of jumps the most.
21099
21100   if (isCMOVPseudo(MI)) {
21101     // See if we have a string of CMOVS with the same condition.
21102     while (NextMIIt != BB->end() &&
21103            isCMOVPseudo(NextMIIt) &&
21104            (NextMIIt->getOperand(3).getImm() == CC ||
21105             NextMIIt->getOperand(3).getImm() == OppCC)) {
21106       LastCMOV = &*NextMIIt;
21107       ++NextMIIt;
21108     }
21109   }
21110
21111   // This checks for case 2, but only do this if we didn't already find
21112   // case 1, as indicated by LastCMOV == MI.
21113   if (LastCMOV == MI &&
21114       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21115       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21116       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21117     CascadedCMOV = &*NextMIIt;
21118   }
21119
21120   MachineBasicBlock *jcc1MBB = nullptr;
21121
21122   // If we have a cascaded CMOV, we lower it to two successive branches to
21123   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21124   if (CascadedCMOV) {
21125     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21126     F->insert(It, jcc1MBB);
21127     jcc1MBB->addLiveIn(X86::EFLAGS);
21128   }
21129
21130   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21131   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21132   F->insert(It, copy0MBB);
21133   F->insert(It, sinkMBB);
21134
21135   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21136   // live into the sink and copy blocks.
21137   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21138
21139   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21140   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21141       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21142     copy0MBB->addLiveIn(X86::EFLAGS);
21143     sinkMBB->addLiveIn(X86::EFLAGS);
21144   }
21145
21146   // Transfer the remainder of BB and its successor edges to sinkMBB.
21147   sinkMBB->splice(sinkMBB->begin(), BB,
21148                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21149   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21150
21151   // Add the true and fallthrough blocks as its successors.
21152   if (CascadedCMOV) {
21153     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21154     BB->addSuccessor(jcc1MBB);
21155
21156     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21157     // jump to the sinkMBB.
21158     jcc1MBB->addSuccessor(copy0MBB);
21159     jcc1MBB->addSuccessor(sinkMBB);
21160   } else {
21161     BB->addSuccessor(copy0MBB);
21162   }
21163
21164   // The true block target of the first (or only) branch is always sinkMBB.
21165   BB->addSuccessor(sinkMBB);
21166
21167   // Create the conditional branch instruction.
21168   unsigned Opc = X86::GetCondBranchFromCond(CC);
21169   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21170
21171   if (CascadedCMOV) {
21172     unsigned Opc2 = X86::GetCondBranchFromCond(
21173         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21174     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21175   }
21176
21177   //  copy0MBB:
21178   //   %FalseValue = ...
21179   //   # fallthrough to sinkMBB
21180   copy0MBB->addSuccessor(sinkMBB);
21181
21182   //  sinkMBB:
21183   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21184   //  ...
21185   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21186   MachineBasicBlock::iterator MIItEnd =
21187     std::next(MachineBasicBlock::iterator(LastCMOV));
21188   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21189   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21190   MachineInstrBuilder MIB;
21191
21192   // As we are creating the PHIs, we have to be careful if there is more than
21193   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21194   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21195   // That also means that PHI construction must work forward from earlier to
21196   // later, and that the code must maintain a mapping from earlier PHI's
21197   // destination registers, and the registers that went into the PHI.
21198
21199   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21200     unsigned DestReg = MIIt->getOperand(0).getReg();
21201     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21202     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21203
21204     // If this CMOV we are generating is the opposite condition from
21205     // the jump we generated, then we have to swap the operands for the
21206     // PHI that is going to be generated.
21207     if (MIIt->getOperand(3).getImm() == OppCC)
21208         std::swap(Op1Reg, Op2Reg);
21209
21210     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21211       Op1Reg = RegRewriteTable[Op1Reg].first;
21212
21213     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21214       Op2Reg = RegRewriteTable[Op2Reg].second;
21215
21216     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21217                   TII->get(X86::PHI), DestReg)
21218           .addReg(Op1Reg).addMBB(copy0MBB)
21219           .addReg(Op2Reg).addMBB(thisMBB);
21220
21221     // Add this PHI to the rewrite table.
21222     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21223   }
21224
21225   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21226   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21227   if (CascadedCMOV) {
21228     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21229     // Copy the PHI result to the register defined by the second CMOV.
21230     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21231             DL, TII->get(TargetOpcode::COPY),
21232             CascadedCMOV->getOperand(0).getReg())
21233         .addReg(MI->getOperand(0).getReg());
21234     CascadedCMOV->eraseFromParent();
21235   }
21236
21237   // Now remove the CMOV(s).
21238   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21239     (MIIt++)->eraseFromParent();
21240
21241   return sinkMBB;
21242 }
21243
21244 MachineBasicBlock *
21245 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21246                                        MachineBasicBlock *BB) const {
21247   // Combine the following atomic floating-point modification pattern:
21248   //   a.store(reg OP a.load(acquire), release)
21249   // Transform them into:
21250   //   OPss (%gpr), %xmm
21251   //   movss %xmm, (%gpr)
21252   // Or sd equivalent for 64-bit operations.
21253   unsigned MOp, FOp;
21254   switch (MI->getOpcode()) {
21255   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21256   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21257   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21258   }
21259   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21260   DebugLoc DL = MI->getDebugLoc();
21261   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21262   MachineOperand MSrc = MI->getOperand(0);
21263   unsigned VSrc = MI->getOperand(5).getReg();
21264   const MachineOperand &Disp = MI->getOperand(3);
21265   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21266   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21267   if (hasDisp && MSrc.isReg())
21268     MSrc.setIsKill(false);
21269   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21270                                 .addOperand(/*Base=*/MSrc)
21271                                 .addImm(/*Scale=*/1)
21272                                 .addReg(/*Index=*/0)
21273                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21274                                 .addReg(0);
21275   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21276                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21277                           .addReg(VSrc)
21278                           .addOperand(/*Base=*/MSrc)
21279                           .addImm(/*Scale=*/1)
21280                           .addReg(/*Index=*/0)
21281                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21282                           .addReg(/*Segment=*/0);
21283   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21284   MI->eraseFromParent(); // The pseudo instruction is gone now.
21285   return BB;
21286 }
21287
21288 MachineBasicBlock *
21289 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21290                                         MachineBasicBlock *BB) const {
21291   MachineFunction *MF = BB->getParent();
21292   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21293   DebugLoc DL = MI->getDebugLoc();
21294   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21295
21296   assert(MF->shouldSplitStack());
21297
21298   const bool Is64Bit = Subtarget->is64Bit();
21299   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21300
21301   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21302   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21303
21304   // BB:
21305   //  ... [Till the alloca]
21306   // If stacklet is not large enough, jump to mallocMBB
21307   //
21308   // bumpMBB:
21309   //  Allocate by subtracting from RSP
21310   //  Jump to continueMBB
21311   //
21312   // mallocMBB:
21313   //  Allocate by call to runtime
21314   //
21315   // continueMBB:
21316   //  ...
21317   //  [rest of original BB]
21318   //
21319
21320   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21321   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21322   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21323
21324   MachineRegisterInfo &MRI = MF->getRegInfo();
21325   const TargetRegisterClass *AddrRegClass =
21326       getRegClassFor(getPointerTy(MF->getDataLayout()));
21327
21328   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21329     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21330     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21331     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21332     sizeVReg = MI->getOperand(1).getReg(),
21333     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21334
21335   MachineFunction::iterator MBBIter = ++BB->getIterator();
21336
21337   MF->insert(MBBIter, bumpMBB);
21338   MF->insert(MBBIter, mallocMBB);
21339   MF->insert(MBBIter, continueMBB);
21340
21341   continueMBB->splice(continueMBB->begin(), BB,
21342                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21343   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21344
21345   // Add code to the main basic block to check if the stack limit has been hit,
21346   // and if so, jump to mallocMBB otherwise to bumpMBB.
21347   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21348   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21349     .addReg(tmpSPVReg).addReg(sizeVReg);
21350   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21351     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21352     .addReg(SPLimitVReg);
21353   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21354
21355   // bumpMBB simply decreases the stack pointer, since we know the current
21356   // stacklet has enough space.
21357   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21358     .addReg(SPLimitVReg);
21359   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21360     .addReg(SPLimitVReg);
21361   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21362
21363   // Calls into a routine in libgcc to allocate more space from the heap.
21364   const uint32_t *RegMask =
21365       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21366   if (IsLP64) {
21367     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21368       .addReg(sizeVReg);
21369     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21370       .addExternalSymbol("__morestack_allocate_stack_space")
21371       .addRegMask(RegMask)
21372       .addReg(X86::RDI, RegState::Implicit)
21373       .addReg(X86::RAX, RegState::ImplicitDefine);
21374   } else if (Is64Bit) {
21375     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21376       .addReg(sizeVReg);
21377     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21378       .addExternalSymbol("__morestack_allocate_stack_space")
21379       .addRegMask(RegMask)
21380       .addReg(X86::EDI, RegState::Implicit)
21381       .addReg(X86::EAX, RegState::ImplicitDefine);
21382   } else {
21383     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21384       .addImm(12);
21385     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21386     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21387       .addExternalSymbol("__morestack_allocate_stack_space")
21388       .addRegMask(RegMask)
21389       .addReg(X86::EAX, RegState::ImplicitDefine);
21390   }
21391
21392   if (!Is64Bit)
21393     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21394       .addImm(16);
21395
21396   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21397     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21398   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21399
21400   // Set up the CFG correctly.
21401   BB->addSuccessor(bumpMBB);
21402   BB->addSuccessor(mallocMBB);
21403   mallocMBB->addSuccessor(continueMBB);
21404   bumpMBB->addSuccessor(continueMBB);
21405
21406   // Take care of the PHI nodes.
21407   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21408           MI->getOperand(0).getReg())
21409     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21410     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21411
21412   // Delete the original pseudo instruction.
21413   MI->eraseFromParent();
21414
21415   // And we're done.
21416   return continueMBB;
21417 }
21418
21419 MachineBasicBlock *
21420 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21421                                         MachineBasicBlock *BB) const {
21422   DebugLoc DL = MI->getDebugLoc();
21423
21424   assert(!Subtarget->isTargetMachO());
21425
21426   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21427                                                     DL);
21428
21429   MI->eraseFromParent();   // The pseudo instruction is gone now.
21430   return BB;
21431 }
21432
21433 MachineBasicBlock *
21434 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21435                                       MachineBasicBlock *BB) const {
21436   // This is pretty easy.  We're taking the value that we received from
21437   // our load from the relocation, sticking it in either RDI (x86-64)
21438   // or EAX and doing an indirect call.  The return value will then
21439   // be in the normal return register.
21440   MachineFunction *F = BB->getParent();
21441   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21442   DebugLoc DL = MI->getDebugLoc();
21443
21444   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21445   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21446
21447   // Get a register mask for the lowered call.
21448   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21449   // proper register mask.
21450   const uint32_t *RegMask =
21451       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21452   if (Subtarget->is64Bit()) {
21453     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21454                                       TII->get(X86::MOV64rm), X86::RDI)
21455     .addReg(X86::RIP)
21456     .addImm(0).addReg(0)
21457     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21458                       MI->getOperand(3).getTargetFlags())
21459     .addReg(0);
21460     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21461     addDirectMem(MIB, X86::RDI);
21462     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21463   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21464     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21465                                       TII->get(X86::MOV32rm), X86::EAX)
21466     .addReg(0)
21467     .addImm(0).addReg(0)
21468     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21469                       MI->getOperand(3).getTargetFlags())
21470     .addReg(0);
21471     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21472     addDirectMem(MIB, X86::EAX);
21473     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21474   } else {
21475     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21476                                       TII->get(X86::MOV32rm), X86::EAX)
21477     .addReg(TII->getGlobalBaseReg(F))
21478     .addImm(0).addReg(0)
21479     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21480                       MI->getOperand(3).getTargetFlags())
21481     .addReg(0);
21482     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21483     addDirectMem(MIB, X86::EAX);
21484     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21485   }
21486
21487   MI->eraseFromParent(); // The pseudo instruction is gone now.
21488   return BB;
21489 }
21490
21491 MachineBasicBlock *
21492 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21493                                     MachineBasicBlock *MBB) const {
21494   DebugLoc DL = MI->getDebugLoc();
21495   MachineFunction *MF = MBB->getParent();
21496   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21497   MachineRegisterInfo &MRI = MF->getRegInfo();
21498
21499   const BasicBlock *BB = MBB->getBasicBlock();
21500   MachineFunction::iterator I = ++MBB->getIterator();
21501
21502   // Memory Reference
21503   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21504   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21505
21506   unsigned DstReg;
21507   unsigned MemOpndSlot = 0;
21508
21509   unsigned CurOp = 0;
21510
21511   DstReg = MI->getOperand(CurOp++).getReg();
21512   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21513   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21514   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21515   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21516
21517   MemOpndSlot = CurOp;
21518
21519   MVT PVT = getPointerTy(MF->getDataLayout());
21520   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21521          "Invalid Pointer Size!");
21522
21523   // For v = setjmp(buf), we generate
21524   //
21525   // thisMBB:
21526   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21527   //  SjLjSetup restoreMBB
21528   //
21529   // mainMBB:
21530   //  v_main = 0
21531   //
21532   // sinkMBB:
21533   //  v = phi(main, restore)
21534   //
21535   // restoreMBB:
21536   //  if base pointer being used, load it from frame
21537   //  v_restore = 1
21538
21539   MachineBasicBlock *thisMBB = MBB;
21540   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21541   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21542   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21543   MF->insert(I, mainMBB);
21544   MF->insert(I, sinkMBB);
21545   MF->push_back(restoreMBB);
21546   restoreMBB->setHasAddressTaken();
21547
21548   MachineInstrBuilder MIB;
21549
21550   // Transfer the remainder of BB and its successor edges to sinkMBB.
21551   sinkMBB->splice(sinkMBB->begin(), MBB,
21552                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21553   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21554
21555   // thisMBB:
21556   unsigned PtrStoreOpc = 0;
21557   unsigned LabelReg = 0;
21558   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21559   Reloc::Model RM = MF->getTarget().getRelocationModel();
21560   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21561                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21562
21563   // Prepare IP either in reg or imm.
21564   if (!UseImmLabel) {
21565     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21566     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21567     LabelReg = MRI.createVirtualRegister(PtrRC);
21568     if (Subtarget->is64Bit()) {
21569       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21570               .addReg(X86::RIP)
21571               .addImm(0)
21572               .addReg(0)
21573               .addMBB(restoreMBB)
21574               .addReg(0);
21575     } else {
21576       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21577       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21578               .addReg(XII->getGlobalBaseReg(MF))
21579               .addImm(0)
21580               .addReg(0)
21581               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21582               .addReg(0);
21583     }
21584   } else
21585     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21586   // Store IP
21587   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21588   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21589     if (i == X86::AddrDisp)
21590       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21591     else
21592       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21593   }
21594   if (!UseImmLabel)
21595     MIB.addReg(LabelReg);
21596   else
21597     MIB.addMBB(restoreMBB);
21598   MIB.setMemRefs(MMOBegin, MMOEnd);
21599   // Setup
21600   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21601           .addMBB(restoreMBB);
21602
21603   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21604   MIB.addRegMask(RegInfo->getNoPreservedMask());
21605   thisMBB->addSuccessor(mainMBB);
21606   thisMBB->addSuccessor(restoreMBB);
21607
21608   // mainMBB:
21609   //  EAX = 0
21610   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21611   mainMBB->addSuccessor(sinkMBB);
21612
21613   // sinkMBB:
21614   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21615           TII->get(X86::PHI), DstReg)
21616     .addReg(mainDstReg).addMBB(mainMBB)
21617     .addReg(restoreDstReg).addMBB(restoreMBB);
21618
21619   // restoreMBB:
21620   if (RegInfo->hasBasePointer(*MF)) {
21621     const bool Uses64BitFramePtr =
21622         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21623     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21624     X86FI->setRestoreBasePointer(MF);
21625     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21626     unsigned BasePtr = RegInfo->getBaseRegister();
21627     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21628     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21629                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21630       .setMIFlag(MachineInstr::FrameSetup);
21631   }
21632   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21633   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21634   restoreMBB->addSuccessor(sinkMBB);
21635
21636   MI->eraseFromParent();
21637   return sinkMBB;
21638 }
21639
21640 MachineBasicBlock *
21641 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21642                                      MachineBasicBlock *MBB) const {
21643   DebugLoc DL = MI->getDebugLoc();
21644   MachineFunction *MF = MBB->getParent();
21645   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21646   MachineRegisterInfo &MRI = MF->getRegInfo();
21647
21648   // Memory Reference
21649   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21650   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21651
21652   MVT PVT = getPointerTy(MF->getDataLayout());
21653   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21654          "Invalid Pointer Size!");
21655
21656   const TargetRegisterClass *RC =
21657     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21658   unsigned Tmp = MRI.createVirtualRegister(RC);
21659   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21660   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21661   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21662   unsigned SP = RegInfo->getStackRegister();
21663
21664   MachineInstrBuilder MIB;
21665
21666   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21667   const int64_t SPOffset = 2 * PVT.getStoreSize();
21668
21669   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21670   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21671
21672   // Reload FP
21673   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21674   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21675     MIB.addOperand(MI->getOperand(i));
21676   MIB.setMemRefs(MMOBegin, MMOEnd);
21677   // Reload IP
21678   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21679   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21680     if (i == X86::AddrDisp)
21681       MIB.addDisp(MI->getOperand(i), LabelOffset);
21682     else
21683       MIB.addOperand(MI->getOperand(i));
21684   }
21685   MIB.setMemRefs(MMOBegin, MMOEnd);
21686   // Reload SP
21687   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21688   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21689     if (i == X86::AddrDisp)
21690       MIB.addDisp(MI->getOperand(i), SPOffset);
21691     else
21692       MIB.addOperand(MI->getOperand(i));
21693   }
21694   MIB.setMemRefs(MMOBegin, MMOEnd);
21695   // Jump
21696   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21697
21698   MI->eraseFromParent();
21699   return MBB;
21700 }
21701
21702 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21703 // accumulator loops. Writing back to the accumulator allows the coalescer
21704 // to remove extra copies in the loop.
21705 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21706 MachineBasicBlock *
21707 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21708                                  MachineBasicBlock *MBB) const {
21709   MachineOperand &AddendOp = MI->getOperand(3);
21710
21711   // Bail out early if the addend isn't a register - we can't switch these.
21712   if (!AddendOp.isReg())
21713     return MBB;
21714
21715   MachineFunction &MF = *MBB->getParent();
21716   MachineRegisterInfo &MRI = MF.getRegInfo();
21717
21718   // Check whether the addend is defined by a PHI:
21719   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21720   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21721   if (!AddendDef.isPHI())
21722     return MBB;
21723
21724   // Look for the following pattern:
21725   // loop:
21726   //   %addend = phi [%entry, 0], [%loop, %result]
21727   //   ...
21728   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21729
21730   // Replace with:
21731   //   loop:
21732   //   %addend = phi [%entry, 0], [%loop, %result]
21733   //   ...
21734   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21735
21736   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21737     assert(AddendDef.getOperand(i).isReg());
21738     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21739     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21740     if (&PHISrcInst == MI) {
21741       // Found a matching instruction.
21742       unsigned NewFMAOpc = 0;
21743       switch (MI->getOpcode()) {
21744         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21745         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21746         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21747         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21748         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21749         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21750         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21751         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21752         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21753         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21754         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21755         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21756         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21757         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21758         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21759         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21760         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21761         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21762         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21763         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21764
21765         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21766         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21767         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21768         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21769         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21770         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21771         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21772         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21773         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21774         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21775         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21776         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21777         default: llvm_unreachable("Unrecognized FMA variant.");
21778       }
21779
21780       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21781       MachineInstrBuilder MIB =
21782         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21783         .addOperand(MI->getOperand(0))
21784         .addOperand(MI->getOperand(3))
21785         .addOperand(MI->getOperand(2))
21786         .addOperand(MI->getOperand(1));
21787       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21788       MI->eraseFromParent();
21789     }
21790   }
21791
21792   return MBB;
21793 }
21794
21795 MachineBasicBlock *
21796 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21797                                                MachineBasicBlock *BB) const {
21798   switch (MI->getOpcode()) {
21799   default: llvm_unreachable("Unexpected instr type to insert");
21800   case X86::TAILJMPd64:
21801   case X86::TAILJMPr64:
21802   case X86::TAILJMPm64:
21803   case X86::TAILJMPd64_REX:
21804   case X86::TAILJMPr64_REX:
21805   case X86::TAILJMPm64_REX:
21806     llvm_unreachable("TAILJMP64 would not be touched here.");
21807   case X86::TCRETURNdi64:
21808   case X86::TCRETURNri64:
21809   case X86::TCRETURNmi64:
21810     return BB;
21811   case X86::WIN_ALLOCA:
21812     return EmitLoweredWinAlloca(MI, BB);
21813   case X86::SEG_ALLOCA_32:
21814   case X86::SEG_ALLOCA_64:
21815     return EmitLoweredSegAlloca(MI, BB);
21816   case X86::TLSCall_32:
21817   case X86::TLSCall_64:
21818     return EmitLoweredTLSCall(MI, BB);
21819   case X86::CMOV_FR32:
21820   case X86::CMOV_FR64:
21821   case X86::CMOV_GR8:
21822   case X86::CMOV_GR16:
21823   case X86::CMOV_GR32:
21824   case X86::CMOV_RFP32:
21825   case X86::CMOV_RFP64:
21826   case X86::CMOV_RFP80:
21827   case X86::CMOV_V2F64:
21828   case X86::CMOV_V2I64:
21829   case X86::CMOV_V4F32:
21830   case X86::CMOV_V4F64:
21831   case X86::CMOV_V4I64:
21832   case X86::CMOV_V16F32:
21833   case X86::CMOV_V8F32:
21834   case X86::CMOV_V8F64:
21835   case X86::CMOV_V8I64:
21836   case X86::CMOV_V8I1:
21837   case X86::CMOV_V16I1:
21838   case X86::CMOV_V32I1:
21839   case X86::CMOV_V64I1:
21840     return EmitLoweredSelect(MI, BB);
21841
21842   case X86::RELEASE_FADD32mr:
21843   case X86::RELEASE_FADD64mr:
21844     return EmitLoweredAtomicFP(MI, BB);
21845
21846   case X86::FP32_TO_INT16_IN_MEM:
21847   case X86::FP32_TO_INT32_IN_MEM:
21848   case X86::FP32_TO_INT64_IN_MEM:
21849   case X86::FP64_TO_INT16_IN_MEM:
21850   case X86::FP64_TO_INT32_IN_MEM:
21851   case X86::FP64_TO_INT64_IN_MEM:
21852   case X86::FP80_TO_INT16_IN_MEM:
21853   case X86::FP80_TO_INT32_IN_MEM:
21854   case X86::FP80_TO_INT64_IN_MEM: {
21855     MachineFunction *F = BB->getParent();
21856     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21857     DebugLoc DL = MI->getDebugLoc();
21858
21859     // Change the floating point control register to use "round towards zero"
21860     // mode when truncating to an integer value.
21861     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21862     addFrameReference(BuildMI(*BB, MI, DL,
21863                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21864
21865     // Load the old value of the high byte of the control word...
21866     unsigned OldCW =
21867       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21868     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21869                       CWFrameIdx);
21870
21871     // Set the high part to be round to zero...
21872     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21873       .addImm(0xC7F);
21874
21875     // Reload the modified control word now...
21876     addFrameReference(BuildMI(*BB, MI, DL,
21877                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21878
21879     // Restore the memory image of control word to original value
21880     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21881       .addReg(OldCW);
21882
21883     // Get the X86 opcode to use.
21884     unsigned Opc;
21885     switch (MI->getOpcode()) {
21886     default: llvm_unreachable("illegal opcode!");
21887     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21888     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21889     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21890     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21891     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21892     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21893     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21894     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21895     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21896     }
21897
21898     X86AddressMode AM;
21899     MachineOperand &Op = MI->getOperand(0);
21900     if (Op.isReg()) {
21901       AM.BaseType = X86AddressMode::RegBase;
21902       AM.Base.Reg = Op.getReg();
21903     } else {
21904       AM.BaseType = X86AddressMode::FrameIndexBase;
21905       AM.Base.FrameIndex = Op.getIndex();
21906     }
21907     Op = MI->getOperand(1);
21908     if (Op.isImm())
21909       AM.Scale = Op.getImm();
21910     Op = MI->getOperand(2);
21911     if (Op.isImm())
21912       AM.IndexReg = Op.getImm();
21913     Op = MI->getOperand(3);
21914     if (Op.isGlobal()) {
21915       AM.GV = Op.getGlobal();
21916     } else {
21917       AM.Disp = Op.getImm();
21918     }
21919     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21920                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21921
21922     // Reload the original control word now.
21923     addFrameReference(BuildMI(*BB, MI, DL,
21924                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21925
21926     MI->eraseFromParent();   // The pseudo instruction is gone now.
21927     return BB;
21928   }
21929     // String/text processing lowering.
21930   case X86::PCMPISTRM128REG:
21931   case X86::VPCMPISTRM128REG:
21932   case X86::PCMPISTRM128MEM:
21933   case X86::VPCMPISTRM128MEM:
21934   case X86::PCMPESTRM128REG:
21935   case X86::VPCMPESTRM128REG:
21936   case X86::PCMPESTRM128MEM:
21937   case X86::VPCMPESTRM128MEM:
21938     assert(Subtarget->hasSSE42() &&
21939            "Target must have SSE4.2 or AVX features enabled");
21940     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21941
21942   // String/text processing lowering.
21943   case X86::PCMPISTRIREG:
21944   case X86::VPCMPISTRIREG:
21945   case X86::PCMPISTRIMEM:
21946   case X86::VPCMPISTRIMEM:
21947   case X86::PCMPESTRIREG:
21948   case X86::VPCMPESTRIREG:
21949   case X86::PCMPESTRIMEM:
21950   case X86::VPCMPESTRIMEM:
21951     assert(Subtarget->hasSSE42() &&
21952            "Target must have SSE4.2 or AVX features enabled");
21953     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21954
21955   // Thread synchronization.
21956   case X86::MONITOR:
21957     return EmitMonitor(MI, BB, Subtarget);
21958
21959   // xbegin
21960   case X86::XBEGIN:
21961     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21962
21963   case X86::VASTART_SAVE_XMM_REGS:
21964     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21965
21966   case X86::VAARG_64:
21967     return EmitVAARG64WithCustomInserter(MI, BB);
21968
21969   case X86::EH_SjLj_SetJmp32:
21970   case X86::EH_SjLj_SetJmp64:
21971     return emitEHSjLjSetJmp(MI, BB);
21972
21973   case X86::EH_SjLj_LongJmp32:
21974   case X86::EH_SjLj_LongJmp64:
21975     return emitEHSjLjLongJmp(MI, BB);
21976
21977   case TargetOpcode::STATEPOINT:
21978     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21979     // this point in the process.  We diverge later.
21980     return emitPatchPoint(MI, BB);
21981
21982   case TargetOpcode::STACKMAP:
21983   case TargetOpcode::PATCHPOINT:
21984     return emitPatchPoint(MI, BB);
21985
21986   case X86::VFMADDPDr213r:
21987   case X86::VFMADDPSr213r:
21988   case X86::VFMADDSDr213r:
21989   case X86::VFMADDSSr213r:
21990   case X86::VFMSUBPDr213r:
21991   case X86::VFMSUBPSr213r:
21992   case X86::VFMSUBSDr213r:
21993   case X86::VFMSUBSSr213r:
21994   case X86::VFNMADDPDr213r:
21995   case X86::VFNMADDPSr213r:
21996   case X86::VFNMADDSDr213r:
21997   case X86::VFNMADDSSr213r:
21998   case X86::VFNMSUBPDr213r:
21999   case X86::VFNMSUBPSr213r:
22000   case X86::VFNMSUBSDr213r:
22001   case X86::VFNMSUBSSr213r:
22002   case X86::VFMADDSUBPDr213r:
22003   case X86::VFMADDSUBPSr213r:
22004   case X86::VFMSUBADDPDr213r:
22005   case X86::VFMSUBADDPSr213r:
22006   case X86::VFMADDPDr213rY:
22007   case X86::VFMADDPSr213rY:
22008   case X86::VFMSUBPDr213rY:
22009   case X86::VFMSUBPSr213rY:
22010   case X86::VFNMADDPDr213rY:
22011   case X86::VFNMADDPSr213rY:
22012   case X86::VFNMSUBPDr213rY:
22013   case X86::VFNMSUBPSr213rY:
22014   case X86::VFMADDSUBPDr213rY:
22015   case X86::VFMADDSUBPSr213rY:
22016   case X86::VFMSUBADDPDr213rY:
22017   case X86::VFMSUBADDPSr213rY:
22018     return emitFMA3Instr(MI, BB);
22019   }
22020 }
22021
22022 //===----------------------------------------------------------------------===//
22023 //                           X86 Optimization Hooks
22024 //===----------------------------------------------------------------------===//
22025
22026 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22027                                                       APInt &KnownZero,
22028                                                       APInt &KnownOne,
22029                                                       const SelectionDAG &DAG,
22030                                                       unsigned Depth) const {
22031   unsigned BitWidth = KnownZero.getBitWidth();
22032   unsigned Opc = Op.getOpcode();
22033   assert((Opc >= ISD::BUILTIN_OP_END ||
22034           Opc == ISD::INTRINSIC_WO_CHAIN ||
22035           Opc == ISD::INTRINSIC_W_CHAIN ||
22036           Opc == ISD::INTRINSIC_VOID) &&
22037          "Should use MaskedValueIsZero if you don't know whether Op"
22038          " is a target node!");
22039
22040   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22041   switch (Opc) {
22042   default: break;
22043   case X86ISD::ADD:
22044   case X86ISD::SUB:
22045   case X86ISD::ADC:
22046   case X86ISD::SBB:
22047   case X86ISD::SMUL:
22048   case X86ISD::UMUL:
22049   case X86ISD::INC:
22050   case X86ISD::DEC:
22051   case X86ISD::OR:
22052   case X86ISD::XOR:
22053   case X86ISD::AND:
22054     // These nodes' second result is a boolean.
22055     if (Op.getResNo() == 0)
22056       break;
22057     // Fallthrough
22058   case X86ISD::SETCC:
22059     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22060     break;
22061   case ISD::INTRINSIC_WO_CHAIN: {
22062     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22063     unsigned NumLoBits = 0;
22064     switch (IntId) {
22065     default: break;
22066     case Intrinsic::x86_sse_movmsk_ps:
22067     case Intrinsic::x86_avx_movmsk_ps_256:
22068     case Intrinsic::x86_sse2_movmsk_pd:
22069     case Intrinsic::x86_avx_movmsk_pd_256:
22070     case Intrinsic::x86_mmx_pmovmskb:
22071     case Intrinsic::x86_sse2_pmovmskb_128:
22072     case Intrinsic::x86_avx2_pmovmskb: {
22073       // High bits of movmskp{s|d}, pmovmskb are known zero.
22074       switch (IntId) {
22075         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22076         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22077         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22078         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22079         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22080         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22081         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22082         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22083       }
22084       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22085       break;
22086     }
22087     }
22088     break;
22089   }
22090   }
22091 }
22092
22093 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22094   SDValue Op,
22095   const SelectionDAG &,
22096   unsigned Depth) const {
22097   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22098   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22099     return Op.getValueType().getScalarType().getSizeInBits();
22100
22101   // Fallback case.
22102   return 1;
22103 }
22104
22105 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22106 /// node is a GlobalAddress + offset.
22107 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22108                                        const GlobalValue* &GA,
22109                                        int64_t &Offset) const {
22110   if (N->getOpcode() == X86ISD::Wrapper) {
22111     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22112       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22113       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22114       return true;
22115     }
22116   }
22117   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22118 }
22119
22120 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22121 /// same as extracting the high 128-bit part of 256-bit vector and then
22122 /// inserting the result into the low part of a new 256-bit vector
22123 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22124   EVT VT = SVOp->getValueType(0);
22125   unsigned NumElems = VT.getVectorNumElements();
22126
22127   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22128   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22129     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22130         SVOp->getMaskElt(j) >= 0)
22131       return false;
22132
22133   return true;
22134 }
22135
22136 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22137 /// same as extracting the low 128-bit part of 256-bit vector and then
22138 /// inserting the result into the high part of a new 256-bit vector
22139 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22140   EVT VT = SVOp->getValueType(0);
22141   unsigned NumElems = VT.getVectorNumElements();
22142
22143   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22144   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22145     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22146         SVOp->getMaskElt(j) >= 0)
22147       return false;
22148
22149   return true;
22150 }
22151
22152 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22153 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22154                                         TargetLowering::DAGCombinerInfo &DCI,
22155                                         const X86Subtarget* Subtarget) {
22156   SDLoc dl(N);
22157   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22158   SDValue V1 = SVOp->getOperand(0);
22159   SDValue V2 = SVOp->getOperand(1);
22160   EVT VT = SVOp->getValueType(0);
22161   unsigned NumElems = VT.getVectorNumElements();
22162
22163   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22164       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22165     //
22166     //                   0,0,0,...
22167     //                      |
22168     //    V      UNDEF    BUILD_VECTOR    UNDEF
22169     //     \      /           \           /
22170     //  CONCAT_VECTOR         CONCAT_VECTOR
22171     //         \                  /
22172     //          \                /
22173     //          RESULT: V + zero extended
22174     //
22175     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22176         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22177         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22178       return SDValue();
22179
22180     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22181       return SDValue();
22182
22183     // To match the shuffle mask, the first half of the mask should
22184     // be exactly the first vector, and all the rest a splat with the
22185     // first element of the second one.
22186     for (unsigned i = 0; i != NumElems/2; ++i)
22187       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22188           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22189         return SDValue();
22190
22191     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22192     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22193       if (Ld->hasNUsesOfValue(1, 0)) {
22194         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22195         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22196         SDValue ResNode =
22197           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22198                                   Ld->getMemoryVT(),
22199                                   Ld->getPointerInfo(),
22200                                   Ld->getAlignment(),
22201                                   false/*isVolatile*/, true/*ReadMem*/,
22202                                   false/*WriteMem*/);
22203
22204         // Make sure the newly-created LOAD is in the same position as Ld in
22205         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22206         // and update uses of Ld's output chain to use the TokenFactor.
22207         if (Ld->hasAnyUseOfValue(1)) {
22208           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22209                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22210           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22211           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22212                                  SDValue(ResNode.getNode(), 1));
22213         }
22214
22215         return DAG.getBitcast(VT, ResNode);
22216       }
22217     }
22218
22219     // Emit a zeroed vector and insert the desired subvector on its
22220     // first half.
22221     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22222     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22223     return DCI.CombineTo(N, InsV);
22224   }
22225
22226   //===--------------------------------------------------------------------===//
22227   // Combine some shuffles into subvector extracts and inserts:
22228   //
22229
22230   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22231   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22232     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22233     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22234     return DCI.CombineTo(N, InsV);
22235   }
22236
22237   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22238   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22239     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22240     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22241     return DCI.CombineTo(N, InsV);
22242   }
22243
22244   return SDValue();
22245 }
22246
22247 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22248 /// possible.
22249 ///
22250 /// This is the leaf of the recursive combinine below. When we have found some
22251 /// chain of single-use x86 shuffle instructions and accumulated the combined
22252 /// shuffle mask represented by them, this will try to pattern match that mask
22253 /// into either a single instruction if there is a special purpose instruction
22254 /// for this operation, or into a PSHUFB instruction which is a fully general
22255 /// instruction but should only be used to replace chains over a certain depth.
22256 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22257                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22258                                    TargetLowering::DAGCombinerInfo &DCI,
22259                                    const X86Subtarget *Subtarget) {
22260   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22261
22262   // Find the operand that enters the chain. Note that multiple uses are OK
22263   // here, we're not going to remove the operand we find.
22264   SDValue Input = Op.getOperand(0);
22265   while (Input.getOpcode() == ISD::BITCAST)
22266     Input = Input.getOperand(0);
22267
22268   MVT VT = Input.getSimpleValueType();
22269   MVT RootVT = Root.getSimpleValueType();
22270   SDLoc DL(Root);
22271
22272   if (Mask.size() == 1) {
22273     int Index = Mask[0];
22274     assert((Index >= 0 || Index == SM_SentinelUndef ||
22275             Index == SM_SentinelZero) &&
22276            "Invalid shuffle index found!");
22277
22278     // We may end up with an accumulated mask of size 1 as a result of
22279     // widening of shuffle operands (see function canWidenShuffleElements).
22280     // If the only shuffle index is equal to SM_SentinelZero then propagate
22281     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22282     // mask, and therefore the entire chain of shuffles can be folded away.
22283     if (Index == SM_SentinelZero)
22284       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22285     else
22286       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22287                     /*AddTo*/ true);
22288     return true;
22289   }
22290
22291   // Use the float domain if the operand type is a floating point type.
22292   bool FloatDomain = VT.isFloatingPoint();
22293
22294   // For floating point shuffles, we don't have free copies in the shuffle
22295   // instructions or the ability to load as part of the instruction, so
22296   // canonicalize their shuffles to UNPCK or MOV variants.
22297   //
22298   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22299   // vectors because it can have a load folded into it that UNPCK cannot. This
22300   // doesn't preclude something switching to the shorter encoding post-RA.
22301   //
22302   // FIXME: Should teach these routines about AVX vector widths.
22303   if (FloatDomain && VT.getSizeInBits() == 128) {
22304     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22305       bool Lo = Mask.equals({0, 0});
22306       unsigned Shuffle;
22307       MVT ShuffleVT;
22308       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22309       // is no slower than UNPCKLPD but has the option to fold the input operand
22310       // into even an unaligned memory load.
22311       if (Lo && Subtarget->hasSSE3()) {
22312         Shuffle = X86ISD::MOVDDUP;
22313         ShuffleVT = MVT::v2f64;
22314       } else {
22315         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22316         // than the UNPCK variants.
22317         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22318         ShuffleVT = MVT::v4f32;
22319       }
22320       if (Depth == 1 && Root->getOpcode() == Shuffle)
22321         return false; // Nothing to do!
22322       Op = DAG.getBitcast(ShuffleVT, Input);
22323       DCI.AddToWorklist(Op.getNode());
22324       if (Shuffle == X86ISD::MOVDDUP)
22325         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22326       else
22327         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22328       DCI.AddToWorklist(Op.getNode());
22329       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22330                     /*AddTo*/ true);
22331       return true;
22332     }
22333     if (Subtarget->hasSSE3() &&
22334         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22335       bool Lo = Mask.equals({0, 0, 2, 2});
22336       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22337       MVT ShuffleVT = MVT::v4f32;
22338       if (Depth == 1 && Root->getOpcode() == Shuffle)
22339         return false; // Nothing to do!
22340       Op = DAG.getBitcast(ShuffleVT, Input);
22341       DCI.AddToWorklist(Op.getNode());
22342       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22343       DCI.AddToWorklist(Op.getNode());
22344       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22345                     /*AddTo*/ true);
22346       return true;
22347     }
22348     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22349       bool Lo = Mask.equals({0, 0, 1, 1});
22350       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22351       MVT ShuffleVT = MVT::v4f32;
22352       if (Depth == 1 && Root->getOpcode() == Shuffle)
22353         return false; // Nothing to do!
22354       Op = DAG.getBitcast(ShuffleVT, Input);
22355       DCI.AddToWorklist(Op.getNode());
22356       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22357       DCI.AddToWorklist(Op.getNode());
22358       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22359                     /*AddTo*/ true);
22360       return true;
22361     }
22362   }
22363
22364   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22365   // variants as none of these have single-instruction variants that are
22366   // superior to the UNPCK formulation.
22367   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22368       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22369        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22370        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22371        Mask.equals(
22372            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22373     bool Lo = Mask[0] == 0;
22374     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22375     if (Depth == 1 && Root->getOpcode() == Shuffle)
22376       return false; // Nothing to do!
22377     MVT ShuffleVT;
22378     switch (Mask.size()) {
22379     case 8:
22380       ShuffleVT = MVT::v8i16;
22381       break;
22382     case 16:
22383       ShuffleVT = MVT::v16i8;
22384       break;
22385     default:
22386       llvm_unreachable("Impossible mask size!");
22387     };
22388     Op = DAG.getBitcast(ShuffleVT, Input);
22389     DCI.AddToWorklist(Op.getNode());
22390     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22391     DCI.AddToWorklist(Op.getNode());
22392     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22393                   /*AddTo*/ true);
22394     return true;
22395   }
22396
22397   // Don't try to re-form single instruction chains under any circumstances now
22398   // that we've done encoding canonicalization for them.
22399   if (Depth < 2)
22400     return false;
22401
22402   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22403   // can replace them with a single PSHUFB instruction profitably. Intel's
22404   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22405   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22406   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22407     SmallVector<SDValue, 16> PSHUFBMask;
22408     int NumBytes = VT.getSizeInBits() / 8;
22409     int Ratio = NumBytes / Mask.size();
22410     for (int i = 0; i < NumBytes; ++i) {
22411       if (Mask[i / Ratio] == SM_SentinelUndef) {
22412         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22413         continue;
22414       }
22415       int M = Mask[i / Ratio] != SM_SentinelZero
22416                   ? Ratio * Mask[i / Ratio] + i % Ratio
22417                   : 255;
22418       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22419     }
22420     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22421     Op = DAG.getBitcast(ByteVT, Input);
22422     DCI.AddToWorklist(Op.getNode());
22423     SDValue PSHUFBMaskOp =
22424         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22425     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22426     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22427     DCI.AddToWorklist(Op.getNode());
22428     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22429                   /*AddTo*/ true);
22430     return true;
22431   }
22432
22433   // Failed to find any combines.
22434   return false;
22435 }
22436
22437 /// \brief Fully generic combining of x86 shuffle instructions.
22438 ///
22439 /// This should be the last combine run over the x86 shuffle instructions. Once
22440 /// they have been fully optimized, this will recursively consider all chains
22441 /// of single-use shuffle instructions, build a generic model of the cumulative
22442 /// shuffle operation, and check for simpler instructions which implement this
22443 /// operation. We use this primarily for two purposes:
22444 ///
22445 /// 1) Collapse generic shuffles to specialized single instructions when
22446 ///    equivalent. In most cases, this is just an encoding size win, but
22447 ///    sometimes we will collapse multiple generic shuffles into a single
22448 ///    special-purpose shuffle.
22449 /// 2) Look for sequences of shuffle instructions with 3 or more total
22450 ///    instructions, and replace them with the slightly more expensive SSSE3
22451 ///    PSHUFB instruction if available. We do this as the last combining step
22452 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22453 ///    a suitable short sequence of other instructions. The PHUFB will either
22454 ///    use a register or have to read from memory and so is slightly (but only
22455 ///    slightly) more expensive than the other shuffle instructions.
22456 ///
22457 /// Because this is inherently a quadratic operation (for each shuffle in
22458 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22459 /// This should never be an issue in practice as the shuffle lowering doesn't
22460 /// produce sequences of more than 8 instructions.
22461 ///
22462 /// FIXME: We will currently miss some cases where the redundant shuffling
22463 /// would simplify under the threshold for PSHUFB formation because of
22464 /// combine-ordering. To fix this, we should do the redundant instruction
22465 /// combining in this recursive walk.
22466 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22467                                           ArrayRef<int> RootMask,
22468                                           int Depth, bool HasPSHUFB,
22469                                           SelectionDAG &DAG,
22470                                           TargetLowering::DAGCombinerInfo &DCI,
22471                                           const X86Subtarget *Subtarget) {
22472   // Bound the depth of our recursive combine because this is ultimately
22473   // quadratic in nature.
22474   if (Depth > 8)
22475     return false;
22476
22477   // Directly rip through bitcasts to find the underlying operand.
22478   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22479     Op = Op.getOperand(0);
22480
22481   MVT VT = Op.getSimpleValueType();
22482   if (!VT.isVector())
22483     return false; // Bail if we hit a non-vector.
22484
22485   assert(Root.getSimpleValueType().isVector() &&
22486          "Shuffles operate on vector types!");
22487   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22488          "Can only combine shuffles of the same vector register size.");
22489
22490   if (!isTargetShuffle(Op.getOpcode()))
22491     return false;
22492   SmallVector<int, 16> OpMask;
22493   bool IsUnary;
22494   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22495   // We only can combine unary shuffles which we can decode the mask for.
22496   if (!HaveMask || !IsUnary)
22497     return false;
22498
22499   assert(VT.getVectorNumElements() == OpMask.size() &&
22500          "Different mask size from vector size!");
22501   assert(((RootMask.size() > OpMask.size() &&
22502            RootMask.size() % OpMask.size() == 0) ||
22503           (OpMask.size() > RootMask.size() &&
22504            OpMask.size() % RootMask.size() == 0) ||
22505           OpMask.size() == RootMask.size()) &&
22506          "The smaller number of elements must divide the larger.");
22507   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22508   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22509   assert(((RootRatio == 1 && OpRatio == 1) ||
22510           (RootRatio == 1) != (OpRatio == 1)) &&
22511          "Must not have a ratio for both incoming and op masks!");
22512
22513   SmallVector<int, 16> Mask;
22514   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22515
22516   // Merge this shuffle operation's mask into our accumulated mask. Note that
22517   // this shuffle's mask will be the first applied to the input, followed by the
22518   // root mask to get us all the way to the root value arrangement. The reason
22519   // for this order is that we are recursing up the operation chain.
22520   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22521     int RootIdx = i / RootRatio;
22522     if (RootMask[RootIdx] < 0) {
22523       // This is a zero or undef lane, we're done.
22524       Mask.push_back(RootMask[RootIdx]);
22525       continue;
22526     }
22527
22528     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22529     int OpIdx = RootMaskedIdx / OpRatio;
22530     if (OpMask[OpIdx] < 0) {
22531       // The incoming lanes are zero or undef, it doesn't matter which ones we
22532       // are using.
22533       Mask.push_back(OpMask[OpIdx]);
22534       continue;
22535     }
22536
22537     // Ok, we have non-zero lanes, map them through.
22538     Mask.push_back(OpMask[OpIdx] * OpRatio +
22539                    RootMaskedIdx % OpRatio);
22540   }
22541
22542   // See if we can recurse into the operand to combine more things.
22543   switch (Op.getOpcode()) {
22544   case X86ISD::PSHUFB:
22545     HasPSHUFB = true;
22546   case X86ISD::PSHUFD:
22547   case X86ISD::PSHUFHW:
22548   case X86ISD::PSHUFLW:
22549     if (Op.getOperand(0).hasOneUse() &&
22550         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22551                                       HasPSHUFB, DAG, DCI, Subtarget))
22552       return true;
22553     break;
22554
22555   case X86ISD::UNPCKL:
22556   case X86ISD::UNPCKH:
22557     assert(Op.getOperand(0) == Op.getOperand(1) &&
22558            "We only combine unary shuffles!");
22559     // We can't check for single use, we have to check that this shuffle is the
22560     // only user.
22561     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22562         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22563                                       HasPSHUFB, DAG, DCI, Subtarget))
22564       return true;
22565     break;
22566   }
22567
22568   // Minor canonicalization of the accumulated shuffle mask to make it easier
22569   // to match below. All this does is detect masks with squential pairs of
22570   // elements, and shrink them to the half-width mask. It does this in a loop
22571   // so it will reduce the size of the mask to the minimal width mask which
22572   // performs an equivalent shuffle.
22573   SmallVector<int, 16> WidenedMask;
22574   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22575     Mask = std::move(WidenedMask);
22576     WidenedMask.clear();
22577   }
22578
22579   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22580                                 Subtarget);
22581 }
22582
22583 /// \brief Get the PSHUF-style mask from PSHUF node.
22584 ///
22585 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22586 /// PSHUF-style masks that can be reused with such instructions.
22587 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22588   MVT VT = N.getSimpleValueType();
22589   SmallVector<int, 4> Mask;
22590   bool IsUnary;
22591   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22592   (void)HaveMask;
22593   assert(HaveMask);
22594
22595   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22596   // matter. Check that the upper masks are repeats and remove them.
22597   if (VT.getSizeInBits() > 128) {
22598     int LaneElts = 128 / VT.getScalarSizeInBits();
22599 #ifndef NDEBUG
22600     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22601       for (int j = 0; j < LaneElts; ++j)
22602         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22603                "Mask doesn't repeat in high 128-bit lanes!");
22604 #endif
22605     Mask.resize(LaneElts);
22606   }
22607
22608   switch (N.getOpcode()) {
22609   case X86ISD::PSHUFD:
22610     return Mask;
22611   case X86ISD::PSHUFLW:
22612     Mask.resize(4);
22613     return Mask;
22614   case X86ISD::PSHUFHW:
22615     Mask.erase(Mask.begin(), Mask.begin() + 4);
22616     for (int &M : Mask)
22617       M -= 4;
22618     return Mask;
22619   default:
22620     llvm_unreachable("No valid shuffle instruction found!");
22621   }
22622 }
22623
22624 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22625 ///
22626 /// We walk up the chain and look for a combinable shuffle, skipping over
22627 /// shuffles that we could hoist this shuffle's transformation past without
22628 /// altering anything.
22629 static SDValue
22630 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22631                              SelectionDAG &DAG,
22632                              TargetLowering::DAGCombinerInfo &DCI) {
22633   assert(N.getOpcode() == X86ISD::PSHUFD &&
22634          "Called with something other than an x86 128-bit half shuffle!");
22635   SDLoc DL(N);
22636
22637   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22638   // of the shuffles in the chain so that we can form a fresh chain to replace
22639   // this one.
22640   SmallVector<SDValue, 8> Chain;
22641   SDValue V = N.getOperand(0);
22642   for (; V.hasOneUse(); V = V.getOperand(0)) {
22643     switch (V.getOpcode()) {
22644     default:
22645       return SDValue(); // Nothing combined!
22646
22647     case ISD::BITCAST:
22648       // Skip bitcasts as we always know the type for the target specific
22649       // instructions.
22650       continue;
22651
22652     case X86ISD::PSHUFD:
22653       // Found another dword shuffle.
22654       break;
22655
22656     case X86ISD::PSHUFLW:
22657       // Check that the low words (being shuffled) are the identity in the
22658       // dword shuffle, and the high words are self-contained.
22659       if (Mask[0] != 0 || Mask[1] != 1 ||
22660           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22661         return SDValue();
22662
22663       Chain.push_back(V);
22664       continue;
22665
22666     case X86ISD::PSHUFHW:
22667       // Check that the high words (being shuffled) are the identity in the
22668       // dword shuffle, and the low words are self-contained.
22669       if (Mask[2] != 2 || Mask[3] != 3 ||
22670           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22671         return SDValue();
22672
22673       Chain.push_back(V);
22674       continue;
22675
22676     case X86ISD::UNPCKL:
22677     case X86ISD::UNPCKH:
22678       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22679       // shuffle into a preceding word shuffle.
22680       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22681           V.getSimpleValueType().getScalarType() != MVT::i16)
22682         return SDValue();
22683
22684       // Search for a half-shuffle which we can combine with.
22685       unsigned CombineOp =
22686           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22687       if (V.getOperand(0) != V.getOperand(1) ||
22688           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22689         return SDValue();
22690       Chain.push_back(V);
22691       V = V.getOperand(0);
22692       do {
22693         switch (V.getOpcode()) {
22694         default:
22695           return SDValue(); // Nothing to combine.
22696
22697         case X86ISD::PSHUFLW:
22698         case X86ISD::PSHUFHW:
22699           if (V.getOpcode() == CombineOp)
22700             break;
22701
22702           Chain.push_back(V);
22703
22704           // Fallthrough!
22705         case ISD::BITCAST:
22706           V = V.getOperand(0);
22707           continue;
22708         }
22709         break;
22710       } while (V.hasOneUse());
22711       break;
22712     }
22713     // Break out of the loop if we break out of the switch.
22714     break;
22715   }
22716
22717   if (!V.hasOneUse())
22718     // We fell out of the loop without finding a viable combining instruction.
22719     return SDValue();
22720
22721   // Merge this node's mask and our incoming mask.
22722   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22723   for (int &M : Mask)
22724     M = VMask[M];
22725   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22726                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22727
22728   // Rebuild the chain around this new shuffle.
22729   while (!Chain.empty()) {
22730     SDValue W = Chain.pop_back_val();
22731
22732     if (V.getValueType() != W.getOperand(0).getValueType())
22733       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22734
22735     switch (W.getOpcode()) {
22736     default:
22737       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22738
22739     case X86ISD::UNPCKL:
22740     case X86ISD::UNPCKH:
22741       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22742       break;
22743
22744     case X86ISD::PSHUFD:
22745     case X86ISD::PSHUFLW:
22746     case X86ISD::PSHUFHW:
22747       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22748       break;
22749     }
22750   }
22751   if (V.getValueType() != N.getValueType())
22752     V = DAG.getBitcast(N.getValueType(), V);
22753
22754   // Return the new chain to replace N.
22755   return V;
22756 }
22757
22758 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22759 /// pshufhw.
22760 ///
22761 /// We walk up the chain, skipping shuffles of the other half and looking
22762 /// through shuffles which switch halves trying to find a shuffle of the same
22763 /// pair of dwords.
22764 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22765                                         SelectionDAG &DAG,
22766                                         TargetLowering::DAGCombinerInfo &DCI) {
22767   assert(
22768       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22769       "Called with something other than an x86 128-bit half shuffle!");
22770   SDLoc DL(N);
22771   unsigned CombineOpcode = N.getOpcode();
22772
22773   // Walk up a single-use chain looking for a combinable shuffle.
22774   SDValue V = N.getOperand(0);
22775   for (; V.hasOneUse(); V = V.getOperand(0)) {
22776     switch (V.getOpcode()) {
22777     default:
22778       return false; // Nothing combined!
22779
22780     case ISD::BITCAST:
22781       // Skip bitcasts as we always know the type for the target specific
22782       // instructions.
22783       continue;
22784
22785     case X86ISD::PSHUFLW:
22786     case X86ISD::PSHUFHW:
22787       if (V.getOpcode() == CombineOpcode)
22788         break;
22789
22790       // Other-half shuffles are no-ops.
22791       continue;
22792     }
22793     // Break out of the loop if we break out of the switch.
22794     break;
22795   }
22796
22797   if (!V.hasOneUse())
22798     // We fell out of the loop without finding a viable combining instruction.
22799     return false;
22800
22801   // Combine away the bottom node as its shuffle will be accumulated into
22802   // a preceding shuffle.
22803   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22804
22805   // Record the old value.
22806   SDValue Old = V;
22807
22808   // Merge this node's mask and our incoming mask (adjusted to account for all
22809   // the pshufd instructions encountered).
22810   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22811   for (int &M : Mask)
22812     M = VMask[M];
22813   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22814                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22815
22816   // Check that the shuffles didn't cancel each other out. If not, we need to
22817   // combine to the new one.
22818   if (Old != V)
22819     // Replace the combinable shuffle with the combined one, updating all users
22820     // so that we re-evaluate the chain here.
22821     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22822
22823   return true;
22824 }
22825
22826 /// \brief Try to combine x86 target specific shuffles.
22827 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22828                                            TargetLowering::DAGCombinerInfo &DCI,
22829                                            const X86Subtarget *Subtarget) {
22830   SDLoc DL(N);
22831   MVT VT = N.getSimpleValueType();
22832   SmallVector<int, 4> Mask;
22833
22834   switch (N.getOpcode()) {
22835   case X86ISD::PSHUFD:
22836   case X86ISD::PSHUFLW:
22837   case X86ISD::PSHUFHW:
22838     Mask = getPSHUFShuffleMask(N);
22839     assert(Mask.size() == 4);
22840     break;
22841   default:
22842     return SDValue();
22843   }
22844
22845   // Nuke no-op shuffles that show up after combining.
22846   if (isNoopShuffleMask(Mask))
22847     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22848
22849   // Look for simplifications involving one or two shuffle instructions.
22850   SDValue V = N.getOperand(0);
22851   switch (N.getOpcode()) {
22852   default:
22853     break;
22854   case X86ISD::PSHUFLW:
22855   case X86ISD::PSHUFHW:
22856     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22857
22858     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22859       return SDValue(); // We combined away this shuffle, so we're done.
22860
22861     // See if this reduces to a PSHUFD which is no more expensive and can
22862     // combine with more operations. Note that it has to at least flip the
22863     // dwords as otherwise it would have been removed as a no-op.
22864     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22865       int DMask[] = {0, 1, 2, 3};
22866       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22867       DMask[DOffset + 0] = DOffset + 1;
22868       DMask[DOffset + 1] = DOffset + 0;
22869       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22870       V = DAG.getBitcast(DVT, V);
22871       DCI.AddToWorklist(V.getNode());
22872       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22873                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22874       DCI.AddToWorklist(V.getNode());
22875       return DAG.getBitcast(VT, V);
22876     }
22877
22878     // Look for shuffle patterns which can be implemented as a single unpack.
22879     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22880     // only works when we have a PSHUFD followed by two half-shuffles.
22881     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22882         (V.getOpcode() == X86ISD::PSHUFLW ||
22883          V.getOpcode() == X86ISD::PSHUFHW) &&
22884         V.getOpcode() != N.getOpcode() &&
22885         V.hasOneUse()) {
22886       SDValue D = V.getOperand(0);
22887       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22888         D = D.getOperand(0);
22889       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22890         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22891         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22892         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22893         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22894         int WordMask[8];
22895         for (int i = 0; i < 4; ++i) {
22896           WordMask[i + NOffset] = Mask[i] + NOffset;
22897           WordMask[i + VOffset] = VMask[i] + VOffset;
22898         }
22899         // Map the word mask through the DWord mask.
22900         int MappedMask[8];
22901         for (int i = 0; i < 8; ++i)
22902           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22903         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22904             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22905           // We can replace all three shuffles with an unpack.
22906           V = DAG.getBitcast(VT, D.getOperand(0));
22907           DCI.AddToWorklist(V.getNode());
22908           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22909                                                 : X86ISD::UNPCKH,
22910                              DL, VT, V, V);
22911         }
22912       }
22913     }
22914
22915     break;
22916
22917   case X86ISD::PSHUFD:
22918     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22919       return NewN;
22920
22921     break;
22922   }
22923
22924   return SDValue();
22925 }
22926
22927 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22928 ///
22929 /// We combine this directly on the abstract vector shuffle nodes so it is
22930 /// easier to generically match. We also insert dummy vector shuffle nodes for
22931 /// the operands which explicitly discard the lanes which are unused by this
22932 /// operation to try to flow through the rest of the combiner the fact that
22933 /// they're unused.
22934 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22935   SDLoc DL(N);
22936   EVT VT = N->getValueType(0);
22937
22938   // We only handle target-independent shuffles.
22939   // FIXME: It would be easy and harmless to use the target shuffle mask
22940   // extraction tool to support more.
22941   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22942     return SDValue();
22943
22944   auto *SVN = cast<ShuffleVectorSDNode>(N);
22945   ArrayRef<int> Mask = SVN->getMask();
22946   SDValue V1 = N->getOperand(0);
22947   SDValue V2 = N->getOperand(1);
22948
22949   // We require the first shuffle operand to be the SUB node, and the second to
22950   // be the ADD node.
22951   // FIXME: We should support the commuted patterns.
22952   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22953     return SDValue();
22954
22955   // If there are other uses of these operations we can't fold them.
22956   if (!V1->hasOneUse() || !V2->hasOneUse())
22957     return SDValue();
22958
22959   // Ensure that both operations have the same operands. Note that we can
22960   // commute the FADD operands.
22961   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22962   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22963       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22964     return SDValue();
22965
22966   // We're looking for blends between FADD and FSUB nodes. We insist on these
22967   // nodes being lined up in a specific expected pattern.
22968   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22969         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22970         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22971     return SDValue();
22972
22973   // Only specific types are legal at this point, assert so we notice if and
22974   // when these change.
22975   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22976           VT == MVT::v4f64) &&
22977          "Unknown vector type encountered!");
22978
22979   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22980 }
22981
22982 /// PerformShuffleCombine - Performs several different shuffle combines.
22983 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22984                                      TargetLowering::DAGCombinerInfo &DCI,
22985                                      const X86Subtarget *Subtarget) {
22986   SDLoc dl(N);
22987   SDValue N0 = N->getOperand(0);
22988   SDValue N1 = N->getOperand(1);
22989   EVT VT = N->getValueType(0);
22990
22991   // Don't create instructions with illegal types after legalize types has run.
22992   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22993   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22994     return SDValue();
22995
22996   // If we have legalized the vector types, look for blends of FADD and FSUB
22997   // nodes that we can fuse into an ADDSUB node.
22998   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22999     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23000       return AddSub;
23001
23002   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23003   if (Subtarget->hasFp256() && VT.is256BitVector() &&
23004       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23005     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23006
23007   // During Type Legalization, when promoting illegal vector types,
23008   // the backend might introduce new shuffle dag nodes and bitcasts.
23009   //
23010   // This code performs the following transformation:
23011   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23012   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23013   //
23014   // We do this only if both the bitcast and the BINOP dag nodes have
23015   // one use. Also, perform this transformation only if the new binary
23016   // operation is legal. This is to avoid introducing dag nodes that
23017   // potentially need to be further expanded (or custom lowered) into a
23018   // less optimal sequence of dag nodes.
23019   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23020       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23021       N0.getOpcode() == ISD::BITCAST) {
23022     SDValue BC0 = N0.getOperand(0);
23023     EVT SVT = BC0.getValueType();
23024     unsigned Opcode = BC0.getOpcode();
23025     unsigned NumElts = VT.getVectorNumElements();
23026
23027     if (BC0.hasOneUse() && SVT.isVector() &&
23028         SVT.getVectorNumElements() * 2 == NumElts &&
23029         TLI.isOperationLegal(Opcode, VT)) {
23030       bool CanFold = false;
23031       switch (Opcode) {
23032       default : break;
23033       case ISD::ADD :
23034       case ISD::FADD :
23035       case ISD::SUB :
23036       case ISD::FSUB :
23037       case ISD::MUL :
23038       case ISD::FMUL :
23039         CanFold = true;
23040       }
23041
23042       unsigned SVTNumElts = SVT.getVectorNumElements();
23043       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23044       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23045         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23046       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23047         CanFold = SVOp->getMaskElt(i) < 0;
23048
23049       if (CanFold) {
23050         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23051         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23052         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23053         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23054       }
23055     }
23056   }
23057
23058   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23059   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23060   // consecutive, non-overlapping, and in the right order.
23061   SmallVector<SDValue, 16> Elts;
23062   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23063     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23064
23065   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23066     return LD;
23067
23068   if (isTargetShuffle(N->getOpcode())) {
23069     SDValue Shuffle =
23070         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23071     if (Shuffle.getNode())
23072       return Shuffle;
23073
23074     // Try recursively combining arbitrary sequences of x86 shuffle
23075     // instructions into higher-order shuffles. We do this after combining
23076     // specific PSHUF instruction sequences into their minimal form so that we
23077     // can evaluate how many specialized shuffle instructions are involved in
23078     // a particular chain.
23079     SmallVector<int, 1> NonceMask; // Just a placeholder.
23080     NonceMask.push_back(0);
23081     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23082                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23083                                       DCI, Subtarget))
23084       return SDValue(); // This routine will use CombineTo to replace N.
23085   }
23086
23087   return SDValue();
23088 }
23089
23090 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23091 /// specific shuffle of a load can be folded into a single element load.
23092 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23093 /// shuffles have been custom lowered so we need to handle those here.
23094 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23095                                          TargetLowering::DAGCombinerInfo &DCI) {
23096   if (DCI.isBeforeLegalizeOps())
23097     return SDValue();
23098
23099   SDValue InVec = N->getOperand(0);
23100   SDValue EltNo = N->getOperand(1);
23101
23102   if (!isa<ConstantSDNode>(EltNo))
23103     return SDValue();
23104
23105   EVT OriginalVT = InVec.getValueType();
23106
23107   if (InVec.getOpcode() == ISD::BITCAST) {
23108     // Don't duplicate a load with other uses.
23109     if (!InVec.hasOneUse())
23110       return SDValue();
23111     EVT BCVT = InVec.getOperand(0).getValueType();
23112     if (!BCVT.isVector() ||
23113         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23114       return SDValue();
23115     InVec = InVec.getOperand(0);
23116   }
23117
23118   EVT CurrentVT = InVec.getValueType();
23119
23120   if (!isTargetShuffle(InVec.getOpcode()))
23121     return SDValue();
23122
23123   // Don't duplicate a load with other uses.
23124   if (!InVec.hasOneUse())
23125     return SDValue();
23126
23127   SmallVector<int, 16> ShuffleMask;
23128   bool UnaryShuffle;
23129   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23130                             ShuffleMask, UnaryShuffle))
23131     return SDValue();
23132
23133   // Select the input vector, guarding against out of range extract vector.
23134   unsigned NumElems = CurrentVT.getVectorNumElements();
23135   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23136   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23137   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23138                                          : InVec.getOperand(1);
23139
23140   // If inputs to shuffle are the same for both ops, then allow 2 uses
23141   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23142                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23143
23144   if (LdNode.getOpcode() == ISD::BITCAST) {
23145     // Don't duplicate a load with other uses.
23146     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23147       return SDValue();
23148
23149     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23150     LdNode = LdNode.getOperand(0);
23151   }
23152
23153   if (!ISD::isNormalLoad(LdNode.getNode()))
23154     return SDValue();
23155
23156   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23157
23158   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23159     return SDValue();
23160
23161   EVT EltVT = N->getValueType(0);
23162   // If there's a bitcast before the shuffle, check if the load type and
23163   // alignment is valid.
23164   unsigned Align = LN0->getAlignment();
23165   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23166   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23167       EltVT.getTypeForEVT(*DAG.getContext()));
23168
23169   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23170     return SDValue();
23171
23172   // All checks match so transform back to vector_shuffle so that DAG combiner
23173   // can finish the job
23174   SDLoc dl(N);
23175
23176   // Create shuffle node taking into account the case that its a unary shuffle
23177   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23178                                    : InVec.getOperand(1);
23179   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23180                                  InVec.getOperand(0), Shuffle,
23181                                  &ShuffleMask[0]);
23182   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23183   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23184                      EltNo);
23185 }
23186
23187 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23188 /// special and don't usually play with other vector types, it's better to
23189 /// handle them early to be sure we emit efficient code by avoiding
23190 /// store-load conversions.
23191 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
23192   if (N->getValueType(0) != MVT::x86mmx ||
23193       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
23194       N->getOperand(0)->getValueType(0) != MVT::v2i32)
23195     return SDValue();
23196
23197   SDValue V = N->getOperand(0);
23198   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
23199   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
23200     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
23201                        N->getValueType(0), V.getOperand(0));
23202
23203   return SDValue();
23204 }
23205
23206 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23207 /// generation and convert it from being a bunch of shuffles and extracts
23208 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23209 /// storing the value and loading scalars back, while for x64 we should
23210 /// use 64-bit extracts and shifts.
23211 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23212                                          TargetLowering::DAGCombinerInfo &DCI) {
23213   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23214     return NewOp;
23215
23216   SDValue InputVector = N->getOperand(0);
23217   SDLoc dl(InputVector);
23218   // Detect mmx to i32 conversion through a v2i32 elt extract.
23219   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23220       N->getValueType(0) == MVT::i32 &&
23221       InputVector.getValueType() == MVT::v2i32) {
23222
23223     // The bitcast source is a direct mmx result.
23224     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23225     if (MMXSrc.getValueType() == MVT::x86mmx)
23226       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23227                          N->getValueType(0),
23228                          InputVector.getNode()->getOperand(0));
23229
23230     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23231     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23232         MMXSrc.getValueType() == MVT::i64) {
23233       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23234       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23235           MMXSrcOp.getValueType() == MVT::v1i64 &&
23236           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23237         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23238                            N->getValueType(0), MMXSrcOp.getOperand(0));
23239     }
23240   }
23241
23242   EVT VT = N->getValueType(0);
23243
23244   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
23245       InputVector.getOpcode() == ISD::BITCAST &&
23246       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
23247     uint64_t ExtractedElt =
23248         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23249     uint64_t InputValue =
23250         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23251     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23252     return DAG.getConstant(Res, dl, MVT::i1);
23253   }
23254   // Only operate on vectors of 4 elements, where the alternative shuffling
23255   // gets to be more expensive.
23256   if (InputVector.getValueType() != MVT::v4i32)
23257     return SDValue();
23258
23259   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23260   // single use which is a sign-extend or zero-extend, and all elements are
23261   // used.
23262   SmallVector<SDNode *, 4> Uses;
23263   unsigned ExtractedElements = 0;
23264   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23265        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23266     if (UI.getUse().getResNo() != InputVector.getResNo())
23267       return SDValue();
23268
23269     SDNode *Extract = *UI;
23270     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23271       return SDValue();
23272
23273     if (Extract->getValueType(0) != MVT::i32)
23274       return SDValue();
23275     if (!Extract->hasOneUse())
23276       return SDValue();
23277     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23278         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23279       return SDValue();
23280     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23281       return SDValue();
23282
23283     // Record which element was extracted.
23284     ExtractedElements |=
23285       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23286
23287     Uses.push_back(Extract);
23288   }
23289
23290   // If not all the elements were used, this may not be worthwhile.
23291   if (ExtractedElements != 15)
23292     return SDValue();
23293
23294   // Ok, we've now decided to do the transformation.
23295   // If 64-bit shifts are legal, use the extract-shift sequence,
23296   // otherwise bounce the vector off the cache.
23297   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23298   SDValue Vals[4];
23299
23300   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23301     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23302     auto &DL = DAG.getDataLayout();
23303     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23304     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23305       DAG.getConstant(0, dl, VecIdxTy));
23306     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23307       DAG.getConstant(1, dl, VecIdxTy));
23308
23309     SDValue ShAmt = DAG.getConstant(
23310         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23311     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23312     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23313       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23314     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23315     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23316       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23317   } else {
23318     // Store the value to a temporary stack slot.
23319     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23320     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23321       MachinePointerInfo(), false, false, 0);
23322
23323     EVT ElementType = InputVector.getValueType().getVectorElementType();
23324     unsigned EltSize = ElementType.getSizeInBits() / 8;
23325
23326     // Replace each use (extract) with a load of the appropriate element.
23327     for (unsigned i = 0; i < 4; ++i) {
23328       uint64_t Offset = EltSize * i;
23329       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23330       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23331
23332       SDValue ScalarAddr =
23333           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23334
23335       // Load the scalar.
23336       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23337                             ScalarAddr, MachinePointerInfo(),
23338                             false, false, false, 0);
23339
23340     }
23341   }
23342
23343   // Replace the extracts
23344   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23345     UE = Uses.end(); UI != UE; ++UI) {
23346     SDNode *Extract = *UI;
23347
23348     SDValue Idx = Extract->getOperand(1);
23349     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23350     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23351   }
23352
23353   // The replacement was made in place; don't return anything.
23354   return SDValue();
23355 }
23356
23357 static SDValue
23358 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23359                                       const X86Subtarget *Subtarget) {
23360   SDLoc dl(N);
23361   SDValue Cond = N->getOperand(0);
23362   SDValue LHS = N->getOperand(1);
23363   SDValue RHS = N->getOperand(2);
23364
23365   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23366     SDValue CondSrc = Cond->getOperand(0);
23367     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23368       Cond = CondSrc->getOperand(0);
23369   }
23370
23371   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23372     return SDValue();
23373
23374   // A vselect where all conditions and data are constants can be optimized into
23375   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23376   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23377       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23378     return SDValue();
23379
23380   unsigned MaskValue = 0;
23381   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23382     return SDValue();
23383
23384   MVT VT = N->getSimpleValueType(0);
23385   unsigned NumElems = VT.getVectorNumElements();
23386   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23387   for (unsigned i = 0; i < NumElems; ++i) {
23388     // Be sure we emit undef where we can.
23389     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23390       ShuffleMask[i] = -1;
23391     else
23392       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23393   }
23394
23395   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23396   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23397     return SDValue();
23398   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23399 }
23400
23401 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23402 /// nodes.
23403 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23404                                     TargetLowering::DAGCombinerInfo &DCI,
23405                                     const X86Subtarget *Subtarget) {
23406   SDLoc DL(N);
23407   SDValue Cond = N->getOperand(0);
23408   // Get the LHS/RHS of the select.
23409   SDValue LHS = N->getOperand(1);
23410   SDValue RHS = N->getOperand(2);
23411   EVT VT = LHS.getValueType();
23412   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23413
23414   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23415   // instructions match the semantics of the common C idiom x<y?x:y but not
23416   // x<=y?x:y, because of how they handle negative zero (which can be
23417   // ignored in unsafe-math mode).
23418   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23419   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23420       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23421       (Subtarget->hasSSE2() ||
23422        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23423     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23424
23425     unsigned Opcode = 0;
23426     // Check for x CC y ? x : y.
23427     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23428         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23429       switch (CC) {
23430       default: break;
23431       case ISD::SETULT:
23432         // Converting this to a min would handle NaNs incorrectly, and swapping
23433         // the operands would cause it to handle comparisons between positive
23434         // and negative zero incorrectly.
23435         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23436           if (!DAG.getTarget().Options.UnsafeFPMath &&
23437               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23438             break;
23439           std::swap(LHS, RHS);
23440         }
23441         Opcode = X86ISD::FMIN;
23442         break;
23443       case ISD::SETOLE:
23444         // Converting this to a min would handle comparisons between positive
23445         // and negative zero incorrectly.
23446         if (!DAG.getTarget().Options.UnsafeFPMath &&
23447             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23448           break;
23449         Opcode = X86ISD::FMIN;
23450         break;
23451       case ISD::SETULE:
23452         // Converting this to a min would handle both negative zeros and NaNs
23453         // incorrectly, but we can swap the operands to fix both.
23454         std::swap(LHS, RHS);
23455       case ISD::SETOLT:
23456       case ISD::SETLT:
23457       case ISD::SETLE:
23458         Opcode = X86ISD::FMIN;
23459         break;
23460
23461       case ISD::SETOGE:
23462         // Converting this to a max would handle comparisons between positive
23463         // and negative zero incorrectly.
23464         if (!DAG.getTarget().Options.UnsafeFPMath &&
23465             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23466           break;
23467         Opcode = X86ISD::FMAX;
23468         break;
23469       case ISD::SETUGT:
23470         // Converting this to a max would handle NaNs incorrectly, and swapping
23471         // the operands would cause it to handle comparisons between positive
23472         // and negative zero incorrectly.
23473         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23474           if (!DAG.getTarget().Options.UnsafeFPMath &&
23475               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23476             break;
23477           std::swap(LHS, RHS);
23478         }
23479         Opcode = X86ISD::FMAX;
23480         break;
23481       case ISD::SETUGE:
23482         // Converting this to a max would handle both negative zeros and NaNs
23483         // incorrectly, but we can swap the operands to fix both.
23484         std::swap(LHS, RHS);
23485       case ISD::SETOGT:
23486       case ISD::SETGT:
23487       case ISD::SETGE:
23488         Opcode = X86ISD::FMAX;
23489         break;
23490       }
23491     // Check for x CC y ? y : x -- a min/max with reversed arms.
23492     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23493                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23494       switch (CC) {
23495       default: break;
23496       case ISD::SETOGE:
23497         // Converting this to a min would handle comparisons between positive
23498         // and negative zero incorrectly, and swapping the operands would
23499         // cause it to handle NaNs incorrectly.
23500         if (!DAG.getTarget().Options.UnsafeFPMath &&
23501             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23502           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23503             break;
23504           std::swap(LHS, RHS);
23505         }
23506         Opcode = X86ISD::FMIN;
23507         break;
23508       case ISD::SETUGT:
23509         // Converting this to a min would handle NaNs incorrectly.
23510         if (!DAG.getTarget().Options.UnsafeFPMath &&
23511             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23512           break;
23513         Opcode = X86ISD::FMIN;
23514         break;
23515       case ISD::SETUGE:
23516         // Converting this to a min would handle both negative zeros and NaNs
23517         // incorrectly, but we can swap the operands to fix both.
23518         std::swap(LHS, RHS);
23519       case ISD::SETOGT:
23520       case ISD::SETGT:
23521       case ISD::SETGE:
23522         Opcode = X86ISD::FMIN;
23523         break;
23524
23525       case ISD::SETULT:
23526         // Converting this to a max would handle NaNs incorrectly.
23527         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23528           break;
23529         Opcode = X86ISD::FMAX;
23530         break;
23531       case ISD::SETOLE:
23532         // Converting this to a max would handle comparisons between positive
23533         // and negative zero incorrectly, and swapping the operands would
23534         // cause it to handle NaNs incorrectly.
23535         if (!DAG.getTarget().Options.UnsafeFPMath &&
23536             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23537           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23538             break;
23539           std::swap(LHS, RHS);
23540         }
23541         Opcode = X86ISD::FMAX;
23542         break;
23543       case ISD::SETULE:
23544         // Converting this to a max would handle both negative zeros and NaNs
23545         // incorrectly, but we can swap the operands to fix both.
23546         std::swap(LHS, RHS);
23547       case ISD::SETOLT:
23548       case ISD::SETLT:
23549       case ISD::SETLE:
23550         Opcode = X86ISD::FMAX;
23551         break;
23552       }
23553     }
23554
23555     if (Opcode)
23556       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23557   }
23558
23559   EVT CondVT = Cond.getValueType();
23560   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23561       CondVT.getVectorElementType() == MVT::i1) {
23562     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23563     // lowering on KNL. In this case we convert it to
23564     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23565     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23566     // Since SKX these selects have a proper lowering.
23567     EVT OpVT = LHS.getValueType();
23568     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23569         (OpVT.getVectorElementType() == MVT::i8 ||
23570          OpVT.getVectorElementType() == MVT::i16) &&
23571         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23572       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23573       DCI.AddToWorklist(Cond.getNode());
23574       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23575     }
23576   }
23577   // If this is a select between two integer constants, try to do some
23578   // optimizations.
23579   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23580     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23581       // Don't do this for crazy integer types.
23582       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23583         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23584         // so that TrueC (the true value) is larger than FalseC.
23585         bool NeedsCondInvert = false;
23586
23587         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23588             // Efficiently invertible.
23589             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23590              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23591               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23592           NeedsCondInvert = true;
23593           std::swap(TrueC, FalseC);
23594         }
23595
23596         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23597         if (FalseC->getAPIntValue() == 0 &&
23598             TrueC->getAPIntValue().isPowerOf2()) {
23599           if (NeedsCondInvert) // Invert the condition if needed.
23600             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23601                                DAG.getConstant(1, DL, Cond.getValueType()));
23602
23603           // Zero extend the condition if needed.
23604           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23605
23606           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23607           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23608                              DAG.getConstant(ShAmt, DL, MVT::i8));
23609         }
23610
23611         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23612         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23613           if (NeedsCondInvert) // Invert the condition if needed.
23614             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23615                                DAG.getConstant(1, DL, Cond.getValueType()));
23616
23617           // Zero extend the condition if needed.
23618           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23619                              FalseC->getValueType(0), Cond);
23620           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23621                              SDValue(FalseC, 0));
23622         }
23623
23624         // Optimize cases that will turn into an LEA instruction.  This requires
23625         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23626         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23627           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23628           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23629
23630           bool isFastMultiplier = false;
23631           if (Diff < 10) {
23632             switch ((unsigned char)Diff) {
23633               default: break;
23634               case 1:  // result = add base, cond
23635               case 2:  // result = lea base(    , cond*2)
23636               case 3:  // result = lea base(cond, cond*2)
23637               case 4:  // result = lea base(    , cond*4)
23638               case 5:  // result = lea base(cond, cond*4)
23639               case 8:  // result = lea base(    , cond*8)
23640               case 9:  // result = lea base(cond, cond*8)
23641                 isFastMultiplier = true;
23642                 break;
23643             }
23644           }
23645
23646           if (isFastMultiplier) {
23647             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23648             if (NeedsCondInvert) // Invert the condition if needed.
23649               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23650                                  DAG.getConstant(1, DL, Cond.getValueType()));
23651
23652             // Zero extend the condition if needed.
23653             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23654                                Cond);
23655             // Scale the condition by the difference.
23656             if (Diff != 1)
23657               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23658                                  DAG.getConstant(Diff, DL,
23659                                                  Cond.getValueType()));
23660
23661             // Add the base if non-zero.
23662             if (FalseC->getAPIntValue() != 0)
23663               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23664                                  SDValue(FalseC, 0));
23665             return Cond;
23666           }
23667         }
23668       }
23669   }
23670
23671   // Canonicalize max and min:
23672   // (x > y) ? x : y -> (x >= y) ? x : y
23673   // (x < y) ? x : y -> (x <= y) ? x : y
23674   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23675   // the need for an extra compare
23676   // against zero. e.g.
23677   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23678   // subl   %esi, %edi
23679   // testl  %edi, %edi
23680   // movl   $0, %eax
23681   // cmovgl %edi, %eax
23682   // =>
23683   // xorl   %eax, %eax
23684   // subl   %esi, $edi
23685   // cmovsl %eax, %edi
23686   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23687       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23688       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23689     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23690     switch (CC) {
23691     default: break;
23692     case ISD::SETLT:
23693     case ISD::SETGT: {
23694       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23695       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23696                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23697       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23698     }
23699     }
23700   }
23701
23702   // Early exit check
23703   if (!TLI.isTypeLegal(VT))
23704     return SDValue();
23705
23706   // Match VSELECTs into subs with unsigned saturation.
23707   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23708       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23709       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23710        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23711     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23712
23713     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23714     // left side invert the predicate to simplify logic below.
23715     SDValue Other;
23716     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23717       Other = RHS;
23718       CC = ISD::getSetCCInverse(CC, true);
23719     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23720       Other = LHS;
23721     }
23722
23723     if (Other.getNode() && Other->getNumOperands() == 2 &&
23724         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23725       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23726       SDValue CondRHS = Cond->getOperand(1);
23727
23728       // Look for a general sub with unsigned saturation first.
23729       // x >= y ? x-y : 0 --> subus x, y
23730       // x >  y ? x-y : 0 --> subus x, y
23731       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23732           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23733         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23734
23735       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23736         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23737           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23738             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23739               // If the RHS is a constant we have to reverse the const
23740               // canonicalization.
23741               // x > C-1 ? x+-C : 0 --> subus x, C
23742               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23743                   CondRHSConst->getAPIntValue() ==
23744                       (-OpRHSConst->getAPIntValue() - 1))
23745                 return DAG.getNode(
23746                     X86ISD::SUBUS, DL, VT, OpLHS,
23747                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23748
23749           // Another special case: If C was a sign bit, the sub has been
23750           // canonicalized into a xor.
23751           // FIXME: Would it be better to use computeKnownBits to determine
23752           //        whether it's safe to decanonicalize the xor?
23753           // x s< 0 ? x^C : 0 --> subus x, C
23754           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23755               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23756               OpRHSConst->getAPIntValue().isSignBit())
23757             // Note that we have to rebuild the RHS constant here to ensure we
23758             // don't rely on particular values of undef lanes.
23759             return DAG.getNode(
23760                 X86ISD::SUBUS, DL, VT, OpLHS,
23761                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23762         }
23763     }
23764   }
23765
23766   // Simplify vector selection if condition value type matches vselect
23767   // operand type
23768   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23769     assert(Cond.getValueType().isVector() &&
23770            "vector select expects a vector selector!");
23771
23772     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23773     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23774
23775     // Try invert the condition if true value is not all 1s and false value
23776     // is not all 0s.
23777     if (!TValIsAllOnes && !FValIsAllZeros &&
23778         // Check if the selector will be produced by CMPP*/PCMP*
23779         Cond.getOpcode() == ISD::SETCC &&
23780         // Check if SETCC has already been promoted
23781         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23782             CondVT) {
23783       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23784       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23785
23786       if (TValIsAllZeros || FValIsAllOnes) {
23787         SDValue CC = Cond.getOperand(2);
23788         ISD::CondCode NewCC =
23789           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23790                                Cond.getOperand(0).getValueType().isInteger());
23791         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23792         std::swap(LHS, RHS);
23793         TValIsAllOnes = FValIsAllOnes;
23794         FValIsAllZeros = TValIsAllZeros;
23795       }
23796     }
23797
23798     if (TValIsAllOnes || FValIsAllZeros) {
23799       SDValue Ret;
23800
23801       if (TValIsAllOnes && FValIsAllZeros)
23802         Ret = Cond;
23803       else if (TValIsAllOnes)
23804         Ret =
23805             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23806       else if (FValIsAllZeros)
23807         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23808                           DAG.getBitcast(CondVT, LHS));
23809
23810       return DAG.getBitcast(VT, Ret);
23811     }
23812   }
23813
23814   // We should generate an X86ISD::BLENDI from a vselect if its argument
23815   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23816   // constants. This specific pattern gets generated when we split a
23817   // selector for a 512 bit vector in a machine without AVX512 (but with
23818   // 256-bit vectors), during legalization:
23819   //
23820   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23821   //
23822   // Iff we find this pattern and the build_vectors are built from
23823   // constants, we translate the vselect into a shuffle_vector that we
23824   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23825   if ((N->getOpcode() == ISD::VSELECT ||
23826        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23827       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23828     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23829     if (Shuffle.getNode())
23830       return Shuffle;
23831   }
23832
23833   // If this is a *dynamic* select (non-constant condition) and we can match
23834   // this node with one of the variable blend instructions, restructure the
23835   // condition so that the blends can use the high bit of each element and use
23836   // SimplifyDemandedBits to simplify the condition operand.
23837   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23838       !DCI.isBeforeLegalize() &&
23839       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23840     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23841
23842     // Don't optimize vector selects that map to mask-registers.
23843     if (BitWidth == 1)
23844       return SDValue();
23845
23846     // We can only handle the cases where VSELECT is directly legal on the
23847     // subtarget. We custom lower VSELECT nodes with constant conditions and
23848     // this makes it hard to see whether a dynamic VSELECT will correctly
23849     // lower, so we both check the operation's status and explicitly handle the
23850     // cases where a *dynamic* blend will fail even though a constant-condition
23851     // blend could be custom lowered.
23852     // FIXME: We should find a better way to handle this class of problems.
23853     // Potentially, we should combine constant-condition vselect nodes
23854     // pre-legalization into shuffles and not mark as many types as custom
23855     // lowered.
23856     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23857       return SDValue();
23858     // FIXME: We don't support i16-element blends currently. We could and
23859     // should support them by making *all* the bits in the condition be set
23860     // rather than just the high bit and using an i8-element blend.
23861     if (VT.getScalarType() == MVT::i16)
23862       return SDValue();
23863     // Dynamic blending was only available from SSE4.1 onward.
23864     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23865       return SDValue();
23866     // Byte blends are only available in AVX2
23867     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23868         !Subtarget->hasAVX2())
23869       return SDValue();
23870
23871     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23872     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23873
23874     APInt KnownZero, KnownOne;
23875     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23876                                           DCI.isBeforeLegalizeOps());
23877     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23878         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23879                                  TLO)) {
23880       // If we changed the computation somewhere in the DAG, this change
23881       // will affect all users of Cond.
23882       // Make sure it is fine and update all the nodes so that we do not
23883       // use the generic VSELECT anymore. Otherwise, we may perform
23884       // wrong optimizations as we messed up with the actual expectation
23885       // for the vector boolean values.
23886       if (Cond != TLO.Old) {
23887         // Check all uses of that condition operand to check whether it will be
23888         // consumed by non-BLEND instructions, which may depend on all bits are
23889         // set properly.
23890         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23891              I != E; ++I)
23892           if (I->getOpcode() != ISD::VSELECT)
23893             // TODO: Add other opcodes eventually lowered into BLEND.
23894             return SDValue();
23895
23896         // Update all the users of the condition, before committing the change,
23897         // so that the VSELECT optimizations that expect the correct vector
23898         // boolean value will not be triggered.
23899         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23900              I != E; ++I)
23901           DAG.ReplaceAllUsesOfValueWith(
23902               SDValue(*I, 0),
23903               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23904                           Cond, I->getOperand(1), I->getOperand(2)));
23905         DCI.CommitTargetLoweringOpt(TLO);
23906         return SDValue();
23907       }
23908       // At this point, only Cond is changed. Change the condition
23909       // just for N to keep the opportunity to optimize all other
23910       // users their own way.
23911       DAG.ReplaceAllUsesOfValueWith(
23912           SDValue(N, 0),
23913           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23914                       TLO.New, N->getOperand(1), N->getOperand(2)));
23915       return SDValue();
23916     }
23917   }
23918
23919   return SDValue();
23920 }
23921
23922 // Check whether a boolean test is testing a boolean value generated by
23923 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23924 // code.
23925 //
23926 // Simplify the following patterns:
23927 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23928 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23929 // to (Op EFLAGS Cond)
23930 //
23931 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23932 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23933 // to (Op EFLAGS !Cond)
23934 //
23935 // where Op could be BRCOND or CMOV.
23936 //
23937 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23938   // Quit if not CMP and SUB with its value result used.
23939   if (Cmp.getOpcode() != X86ISD::CMP &&
23940       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23941       return SDValue();
23942
23943   // Quit if not used as a boolean value.
23944   if (CC != X86::COND_E && CC != X86::COND_NE)
23945     return SDValue();
23946
23947   // Check CMP operands. One of them should be 0 or 1 and the other should be
23948   // an SetCC or extended from it.
23949   SDValue Op1 = Cmp.getOperand(0);
23950   SDValue Op2 = Cmp.getOperand(1);
23951
23952   SDValue SetCC;
23953   const ConstantSDNode* C = nullptr;
23954   bool needOppositeCond = (CC == X86::COND_E);
23955   bool checkAgainstTrue = false; // Is it a comparison against 1?
23956
23957   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23958     SetCC = Op2;
23959   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23960     SetCC = Op1;
23961   else // Quit if all operands are not constants.
23962     return SDValue();
23963
23964   if (C->getZExtValue() == 1) {
23965     needOppositeCond = !needOppositeCond;
23966     checkAgainstTrue = true;
23967   } else if (C->getZExtValue() != 0)
23968     // Quit if the constant is neither 0 or 1.
23969     return SDValue();
23970
23971   bool truncatedToBoolWithAnd = false;
23972   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23973   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23974          SetCC.getOpcode() == ISD::TRUNCATE ||
23975          SetCC.getOpcode() == ISD::AND) {
23976     if (SetCC.getOpcode() == ISD::AND) {
23977       int OpIdx = -1;
23978       ConstantSDNode *CS;
23979       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23980           CS->getZExtValue() == 1)
23981         OpIdx = 1;
23982       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23983           CS->getZExtValue() == 1)
23984         OpIdx = 0;
23985       if (OpIdx == -1)
23986         break;
23987       SetCC = SetCC.getOperand(OpIdx);
23988       truncatedToBoolWithAnd = true;
23989     } else
23990       SetCC = SetCC.getOperand(0);
23991   }
23992
23993   switch (SetCC.getOpcode()) {
23994   case X86ISD::SETCC_CARRY:
23995     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23996     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23997     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23998     // truncated to i1 using 'and'.
23999     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24000       break;
24001     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24002            "Invalid use of SETCC_CARRY!");
24003     // FALL THROUGH
24004   case X86ISD::SETCC:
24005     // Set the condition code or opposite one if necessary.
24006     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24007     if (needOppositeCond)
24008       CC = X86::GetOppositeBranchCondition(CC);
24009     return SetCC.getOperand(1);
24010   case X86ISD::CMOV: {
24011     // Check whether false/true value has canonical one, i.e. 0 or 1.
24012     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24013     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24014     // Quit if true value is not a constant.
24015     if (!TVal)
24016       return SDValue();
24017     // Quit if false value is not a constant.
24018     if (!FVal) {
24019       SDValue Op = SetCC.getOperand(0);
24020       // Skip 'zext' or 'trunc' node.
24021       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24022           Op.getOpcode() == ISD::TRUNCATE)
24023         Op = Op.getOperand(0);
24024       // A special case for rdrand/rdseed, where 0 is set if false cond is
24025       // found.
24026       if ((Op.getOpcode() != X86ISD::RDRAND &&
24027            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24028         return SDValue();
24029     }
24030     // Quit if false value is not the constant 0 or 1.
24031     bool FValIsFalse = true;
24032     if (FVal && FVal->getZExtValue() != 0) {
24033       if (FVal->getZExtValue() != 1)
24034         return SDValue();
24035       // If FVal is 1, opposite cond is needed.
24036       needOppositeCond = !needOppositeCond;
24037       FValIsFalse = false;
24038     }
24039     // Quit if TVal is not the constant opposite of FVal.
24040     if (FValIsFalse && TVal->getZExtValue() != 1)
24041       return SDValue();
24042     if (!FValIsFalse && TVal->getZExtValue() != 0)
24043       return SDValue();
24044     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24045     if (needOppositeCond)
24046       CC = X86::GetOppositeBranchCondition(CC);
24047     return SetCC.getOperand(3);
24048   }
24049   }
24050
24051   return SDValue();
24052 }
24053
24054 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24055 /// Match:
24056 ///   (X86or (X86setcc) (X86setcc))
24057 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24058 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24059                                            X86::CondCode &CC1, SDValue &Flags,
24060                                            bool &isAnd) {
24061   if (Cond->getOpcode() == X86ISD::CMP) {
24062     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24063     if (!CondOp1C || !CondOp1C->isNullValue())
24064       return false;
24065
24066     Cond = Cond->getOperand(0);
24067   }
24068
24069   isAnd = false;
24070
24071   SDValue SetCC0, SetCC1;
24072   switch (Cond->getOpcode()) {
24073   default: return false;
24074   case ISD::AND:
24075   case X86ISD::AND:
24076     isAnd = true;
24077     // fallthru
24078   case ISD::OR:
24079   case X86ISD::OR:
24080     SetCC0 = Cond->getOperand(0);
24081     SetCC1 = Cond->getOperand(1);
24082     break;
24083   };
24084
24085   // Make sure we have SETCC nodes, using the same flags value.
24086   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24087       SetCC1.getOpcode() != X86ISD::SETCC ||
24088       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24089     return false;
24090
24091   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24092   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24093   Flags = SetCC0->getOperand(1);
24094   return true;
24095 }
24096
24097 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24098 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24099                                   TargetLowering::DAGCombinerInfo &DCI,
24100                                   const X86Subtarget *Subtarget) {
24101   SDLoc DL(N);
24102
24103   // If the flag operand isn't dead, don't touch this CMOV.
24104   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24105     return SDValue();
24106
24107   SDValue FalseOp = N->getOperand(0);
24108   SDValue TrueOp = N->getOperand(1);
24109   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24110   SDValue Cond = N->getOperand(3);
24111
24112   if (CC == X86::COND_E || CC == X86::COND_NE) {
24113     switch (Cond.getOpcode()) {
24114     default: break;
24115     case X86ISD::BSR:
24116     case X86ISD::BSF:
24117       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24118       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24119         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24120     }
24121   }
24122
24123   SDValue Flags;
24124
24125   Flags = checkBoolTestSetCCCombine(Cond, CC);
24126   if (Flags.getNode() &&
24127       // Extra check as FCMOV only supports a subset of X86 cond.
24128       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24129     SDValue Ops[] = { FalseOp, TrueOp,
24130                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24131     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24132   }
24133
24134   // If this is a select between two integer constants, try to do some
24135   // optimizations.  Note that the operands are ordered the opposite of SELECT
24136   // operands.
24137   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24138     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24139       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24140       // larger than FalseC (the false value).
24141       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24142         CC = X86::GetOppositeBranchCondition(CC);
24143         std::swap(TrueC, FalseC);
24144         std::swap(TrueOp, FalseOp);
24145       }
24146
24147       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24148       // This is efficient for any integer data type (including i8/i16) and
24149       // shift amount.
24150       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24151         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24152                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24153
24154         // Zero extend the condition if needed.
24155         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24156
24157         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24158         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24159                            DAG.getConstant(ShAmt, DL, MVT::i8));
24160         if (N->getNumValues() == 2)  // Dead flag value?
24161           return DCI.CombineTo(N, Cond, SDValue());
24162         return Cond;
24163       }
24164
24165       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24166       // for any integer data type, including i8/i16.
24167       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24168         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24169                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24170
24171         // Zero extend the condition if needed.
24172         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24173                            FalseC->getValueType(0), Cond);
24174         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24175                            SDValue(FalseC, 0));
24176
24177         if (N->getNumValues() == 2)  // Dead flag value?
24178           return DCI.CombineTo(N, Cond, SDValue());
24179         return Cond;
24180       }
24181
24182       // Optimize cases that will turn into an LEA instruction.  This requires
24183       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24184       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24185         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24186         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24187
24188         bool isFastMultiplier = false;
24189         if (Diff < 10) {
24190           switch ((unsigned char)Diff) {
24191           default: break;
24192           case 1:  // result = add base, cond
24193           case 2:  // result = lea base(    , cond*2)
24194           case 3:  // result = lea base(cond, cond*2)
24195           case 4:  // result = lea base(    , cond*4)
24196           case 5:  // result = lea base(cond, cond*4)
24197           case 8:  // result = lea base(    , cond*8)
24198           case 9:  // result = lea base(cond, cond*8)
24199             isFastMultiplier = true;
24200             break;
24201           }
24202         }
24203
24204         if (isFastMultiplier) {
24205           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24206           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24207                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24208           // Zero extend the condition if needed.
24209           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24210                              Cond);
24211           // Scale the condition by the difference.
24212           if (Diff != 1)
24213             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24214                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24215
24216           // Add the base if non-zero.
24217           if (FalseC->getAPIntValue() != 0)
24218             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24219                                SDValue(FalseC, 0));
24220           if (N->getNumValues() == 2)  // Dead flag value?
24221             return DCI.CombineTo(N, Cond, SDValue());
24222           return Cond;
24223         }
24224       }
24225     }
24226   }
24227
24228   // Handle these cases:
24229   //   (select (x != c), e, c) -> select (x != c), e, x),
24230   //   (select (x == c), c, e) -> select (x == c), x, e)
24231   // where the c is an integer constant, and the "select" is the combination
24232   // of CMOV and CMP.
24233   //
24234   // The rationale for this change is that the conditional-move from a constant
24235   // needs two instructions, however, conditional-move from a register needs
24236   // only one instruction.
24237   //
24238   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24239   //  some instruction-combining opportunities. This opt needs to be
24240   //  postponed as late as possible.
24241   //
24242   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24243     // the DCI.xxxx conditions are provided to postpone the optimization as
24244     // late as possible.
24245
24246     ConstantSDNode *CmpAgainst = nullptr;
24247     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24248         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24249         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24250
24251       if (CC == X86::COND_NE &&
24252           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24253         CC = X86::GetOppositeBranchCondition(CC);
24254         std::swap(TrueOp, FalseOp);
24255       }
24256
24257       if (CC == X86::COND_E &&
24258           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24259         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24260                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24261         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24262       }
24263     }
24264   }
24265
24266   // Fold and/or of setcc's to double CMOV:
24267   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24268   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24269   //
24270   // This combine lets us generate:
24271   //   cmovcc1 (jcc1 if we don't have CMOV)
24272   //   cmovcc2 (same)
24273   // instead of:
24274   //   setcc1
24275   //   setcc2
24276   //   and/or
24277   //   cmovne (jne if we don't have CMOV)
24278   // When we can't use the CMOV instruction, it might increase branch
24279   // mispredicts.
24280   // When we can use CMOV, or when there is no mispredict, this improves
24281   // throughput and reduces register pressure.
24282   //
24283   if (CC == X86::COND_NE) {
24284     SDValue Flags;
24285     X86::CondCode CC0, CC1;
24286     bool isAndSetCC;
24287     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24288       if (isAndSetCC) {
24289         std::swap(FalseOp, TrueOp);
24290         CC0 = X86::GetOppositeBranchCondition(CC0);
24291         CC1 = X86::GetOppositeBranchCondition(CC1);
24292       }
24293
24294       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24295         Flags};
24296       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24297       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24298       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24299       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24300       return CMOV;
24301     }
24302   }
24303
24304   return SDValue();
24305 }
24306
24307 /// PerformMulCombine - Optimize a single multiply with constant into two
24308 /// in order to implement it with two cheaper instructions, e.g.
24309 /// LEA + SHL, LEA + LEA.
24310 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24311                                  TargetLowering::DAGCombinerInfo &DCI) {
24312   // An imul is usually smaller than the alternative sequence.
24313   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24314     return SDValue();
24315
24316   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24317     return SDValue();
24318
24319   EVT VT = N->getValueType(0);
24320   if (VT != MVT::i64 && VT != MVT::i32)
24321     return SDValue();
24322
24323   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24324   if (!C)
24325     return SDValue();
24326   uint64_t MulAmt = C->getZExtValue();
24327   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24328     return SDValue();
24329
24330   uint64_t MulAmt1 = 0;
24331   uint64_t MulAmt2 = 0;
24332   if ((MulAmt % 9) == 0) {
24333     MulAmt1 = 9;
24334     MulAmt2 = MulAmt / 9;
24335   } else if ((MulAmt % 5) == 0) {
24336     MulAmt1 = 5;
24337     MulAmt2 = MulAmt / 5;
24338   } else if ((MulAmt % 3) == 0) {
24339     MulAmt1 = 3;
24340     MulAmt2 = MulAmt / 3;
24341   }
24342   if (MulAmt2 &&
24343       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24344     SDLoc DL(N);
24345
24346     if (isPowerOf2_64(MulAmt2) &&
24347         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24348       // If second multiplifer is pow2, issue it first. We want the multiply by
24349       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24350       // is an add.
24351       std::swap(MulAmt1, MulAmt2);
24352
24353     SDValue NewMul;
24354     if (isPowerOf2_64(MulAmt1))
24355       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24356                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24357     else
24358       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24359                            DAG.getConstant(MulAmt1, DL, VT));
24360
24361     if (isPowerOf2_64(MulAmt2))
24362       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24363                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24364     else
24365       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24366                            DAG.getConstant(MulAmt2, DL, VT));
24367
24368     // Do not add new nodes to DAG combiner worklist.
24369     DCI.CombineTo(N, NewMul, false);
24370   }
24371   return SDValue();
24372 }
24373
24374 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24375   SDValue N0 = N->getOperand(0);
24376   SDValue N1 = N->getOperand(1);
24377   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24378   EVT VT = N0.getValueType();
24379
24380   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24381   // since the result of setcc_c is all zero's or all ones.
24382   if (VT.isInteger() && !VT.isVector() &&
24383       N1C && N0.getOpcode() == ISD::AND &&
24384       N0.getOperand(1).getOpcode() == ISD::Constant) {
24385     SDValue N00 = N0.getOperand(0);
24386     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24387     APInt ShAmt = N1C->getAPIntValue();
24388     Mask = Mask.shl(ShAmt);
24389     bool MaskOK = false;
24390     // We can handle cases concerning bit-widening nodes containing setcc_c if
24391     // we carefully interrogate the mask to make sure we are semantics
24392     // preserving.
24393     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24394     // of the underlying setcc_c operation if the setcc_c was zero extended.
24395     // Consider the following example:
24396     //   zext(setcc_c)                 -> i32 0x0000FFFF
24397     //   c1                            -> i32 0x0000FFFF
24398     //   c2                            -> i32 0x00000001
24399     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24400     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24401     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24402       MaskOK = true;
24403     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24404                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24405       MaskOK = true;
24406     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24407                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24408                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24409       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24410     }
24411     if (MaskOK && Mask != 0) {
24412       SDLoc DL(N);
24413       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24414     }
24415   }
24416
24417   // Hardware support for vector shifts is sparse which makes us scalarize the
24418   // vector operations in many cases. Also, on sandybridge ADD is faster than
24419   // shl.
24420   // (shl V, 1) -> add V,V
24421   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24422     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24423       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24424       // We shift all of the values by one. In many cases we do not have
24425       // hardware support for this operation. This is better expressed as an ADD
24426       // of two values.
24427       if (N1SplatC->getAPIntValue() == 1)
24428         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24429     }
24430
24431   return SDValue();
24432 }
24433
24434 /// \brief Returns a vector of 0s if the node in input is a vector logical
24435 /// shift by a constant amount which is known to be bigger than or equal
24436 /// to the vector element size in bits.
24437 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24438                                       const X86Subtarget *Subtarget) {
24439   EVT VT = N->getValueType(0);
24440
24441   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24442       (!Subtarget->hasInt256() ||
24443        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24444     return SDValue();
24445
24446   SDValue Amt = N->getOperand(1);
24447   SDLoc DL(N);
24448   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24449     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24450       APInt ShiftAmt = AmtSplat->getAPIntValue();
24451       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24452
24453       // SSE2/AVX2 logical shifts always return a vector of 0s
24454       // if the shift amount is bigger than or equal to
24455       // the element size. The constant shift amount will be
24456       // encoded as a 8-bit immediate.
24457       if (ShiftAmt.trunc(8).uge(MaxAmount))
24458         return getZeroVector(VT, Subtarget, DAG, DL);
24459     }
24460
24461   return SDValue();
24462 }
24463
24464 /// PerformShiftCombine - Combine shifts.
24465 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24466                                    TargetLowering::DAGCombinerInfo &DCI,
24467                                    const X86Subtarget *Subtarget) {
24468   if (N->getOpcode() == ISD::SHL)
24469     if (SDValue V = PerformSHLCombine(N, DAG))
24470       return V;
24471
24472   // Try to fold this logical shift into a zero vector.
24473   if (N->getOpcode() != ISD::SRA)
24474     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24475       return V;
24476
24477   return SDValue();
24478 }
24479
24480 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24481 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24482 // and friends.  Likewise for OR -> CMPNEQSS.
24483 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24484                             TargetLowering::DAGCombinerInfo &DCI,
24485                             const X86Subtarget *Subtarget) {
24486   unsigned opcode;
24487
24488   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24489   // we're requiring SSE2 for both.
24490   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24491     SDValue N0 = N->getOperand(0);
24492     SDValue N1 = N->getOperand(1);
24493     SDValue CMP0 = N0->getOperand(1);
24494     SDValue CMP1 = N1->getOperand(1);
24495     SDLoc DL(N);
24496
24497     // The SETCCs should both refer to the same CMP.
24498     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24499       return SDValue();
24500
24501     SDValue CMP00 = CMP0->getOperand(0);
24502     SDValue CMP01 = CMP0->getOperand(1);
24503     EVT     VT    = CMP00.getValueType();
24504
24505     if (VT == MVT::f32 || VT == MVT::f64) {
24506       bool ExpectingFlags = false;
24507       // Check for any users that want flags:
24508       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24509            !ExpectingFlags && UI != UE; ++UI)
24510         switch (UI->getOpcode()) {
24511         default:
24512         case ISD::BR_CC:
24513         case ISD::BRCOND:
24514         case ISD::SELECT:
24515           ExpectingFlags = true;
24516           break;
24517         case ISD::CopyToReg:
24518         case ISD::SIGN_EXTEND:
24519         case ISD::ZERO_EXTEND:
24520         case ISD::ANY_EXTEND:
24521           break;
24522         }
24523
24524       if (!ExpectingFlags) {
24525         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24526         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24527
24528         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24529           X86::CondCode tmp = cc0;
24530           cc0 = cc1;
24531           cc1 = tmp;
24532         }
24533
24534         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24535             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24536           // FIXME: need symbolic constants for these magic numbers.
24537           // See X86ATTInstPrinter.cpp:printSSECC().
24538           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24539           if (Subtarget->hasAVX512()) {
24540             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24541                                          CMP01,
24542                                          DAG.getConstant(x86cc, DL, MVT::i8));
24543             if (N->getValueType(0) != MVT::i1)
24544               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24545                                  FSetCC);
24546             return FSetCC;
24547           }
24548           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24549                                               CMP00.getValueType(), CMP00, CMP01,
24550                                               DAG.getConstant(x86cc, DL,
24551                                                               MVT::i8));
24552
24553           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24554           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24555
24556           if (is64BitFP && !Subtarget->is64Bit()) {
24557             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24558             // 64-bit integer, since that's not a legal type. Since
24559             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24560             // bits, but can do this little dance to extract the lowest 32 bits
24561             // and work with those going forward.
24562             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24563                                            OnesOrZeroesF);
24564             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24565             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24566                                         Vector32, DAG.getIntPtrConstant(0, DL));
24567             IntVT = MVT::i32;
24568           }
24569
24570           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24571           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24572                                       DAG.getConstant(1, DL, IntVT));
24573           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24574                                               ANDed);
24575           return OneBitOfTruth;
24576         }
24577       }
24578     }
24579   }
24580   return SDValue();
24581 }
24582
24583 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24584 /// so it can be folded inside ANDNP.
24585 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24586   EVT VT = N->getValueType(0);
24587
24588   // Match direct AllOnes for 128 and 256-bit vectors
24589   if (ISD::isBuildVectorAllOnes(N))
24590     return true;
24591
24592   // Look through a bit convert.
24593   if (N->getOpcode() == ISD::BITCAST)
24594     N = N->getOperand(0).getNode();
24595
24596   // Sometimes the operand may come from a insert_subvector building a 256-bit
24597   // allones vector
24598   if (VT.is256BitVector() &&
24599       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24600     SDValue V1 = N->getOperand(0);
24601     SDValue V2 = N->getOperand(1);
24602
24603     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24604         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24605         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24606         ISD::isBuildVectorAllOnes(V2.getNode()))
24607       return true;
24608   }
24609
24610   return false;
24611 }
24612
24613 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24614 // register. In most cases we actually compare or select YMM-sized registers
24615 // and mixing the two types creates horrible code. This method optimizes
24616 // some of the transition sequences.
24617 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24618                                  TargetLowering::DAGCombinerInfo &DCI,
24619                                  const X86Subtarget *Subtarget) {
24620   EVT VT = N->getValueType(0);
24621   if (!VT.is256BitVector())
24622     return SDValue();
24623
24624   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24625           N->getOpcode() == ISD::ZERO_EXTEND ||
24626           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24627
24628   SDValue Narrow = N->getOperand(0);
24629   EVT NarrowVT = Narrow->getValueType(0);
24630   if (!NarrowVT.is128BitVector())
24631     return SDValue();
24632
24633   if (Narrow->getOpcode() != ISD::XOR &&
24634       Narrow->getOpcode() != ISD::AND &&
24635       Narrow->getOpcode() != ISD::OR)
24636     return SDValue();
24637
24638   SDValue N0  = Narrow->getOperand(0);
24639   SDValue N1  = Narrow->getOperand(1);
24640   SDLoc DL(Narrow);
24641
24642   // The Left side has to be a trunc.
24643   if (N0.getOpcode() != ISD::TRUNCATE)
24644     return SDValue();
24645
24646   // The type of the truncated inputs.
24647   EVT WideVT = N0->getOperand(0)->getValueType(0);
24648   if (WideVT != VT)
24649     return SDValue();
24650
24651   // The right side has to be a 'trunc' or a constant vector.
24652   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24653   ConstantSDNode *RHSConstSplat = nullptr;
24654   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24655     RHSConstSplat = RHSBV->getConstantSplatNode();
24656   if (!RHSTrunc && !RHSConstSplat)
24657     return SDValue();
24658
24659   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24660
24661   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24662     return SDValue();
24663
24664   // Set N0 and N1 to hold the inputs to the new wide operation.
24665   N0 = N0->getOperand(0);
24666   if (RHSConstSplat) {
24667     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24668                      SDValue(RHSConstSplat, 0));
24669     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24670     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24671   } else if (RHSTrunc) {
24672     N1 = N1->getOperand(0);
24673   }
24674
24675   // Generate the wide operation.
24676   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24677   unsigned Opcode = N->getOpcode();
24678   switch (Opcode) {
24679   case ISD::ANY_EXTEND:
24680     return Op;
24681   case ISD::ZERO_EXTEND: {
24682     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24683     APInt Mask = APInt::getAllOnesValue(InBits);
24684     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24685     return DAG.getNode(ISD::AND, DL, VT,
24686                        Op, DAG.getConstant(Mask, DL, VT));
24687   }
24688   case ISD::SIGN_EXTEND:
24689     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24690                        Op, DAG.getValueType(NarrowVT));
24691   default:
24692     llvm_unreachable("Unexpected opcode");
24693   }
24694 }
24695
24696 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24697                                  TargetLowering::DAGCombinerInfo &DCI,
24698                                  const X86Subtarget *Subtarget) {
24699   SDValue N0 = N->getOperand(0);
24700   SDValue N1 = N->getOperand(1);
24701   SDLoc DL(N);
24702
24703   // A vector zext_in_reg may be represented as a shuffle,
24704   // feeding into a bitcast (this represents anyext) feeding into
24705   // an and with a mask.
24706   // We'd like to try to combine that into a shuffle with zero
24707   // plus a bitcast, removing the and.
24708   if (N0.getOpcode() != ISD::BITCAST ||
24709       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24710     return SDValue();
24711
24712   // The other side of the AND should be a splat of 2^C, where C
24713   // is the number of bits in the source type.
24714   if (N1.getOpcode() == ISD::BITCAST)
24715     N1 = N1.getOperand(0);
24716   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24717     return SDValue();
24718   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24719
24720   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24721   EVT SrcType = Shuffle->getValueType(0);
24722
24723   // We expect a single-source shuffle
24724   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24725     return SDValue();
24726
24727   unsigned SrcSize = SrcType.getScalarSizeInBits();
24728
24729   APInt SplatValue, SplatUndef;
24730   unsigned SplatBitSize;
24731   bool HasAnyUndefs;
24732   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24733                                 SplatBitSize, HasAnyUndefs))
24734     return SDValue();
24735
24736   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24737   // Make sure the splat matches the mask we expect
24738   if (SplatBitSize > ResSize ||
24739       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24740     return SDValue();
24741
24742   // Make sure the input and output size make sense
24743   if (SrcSize >= ResSize || ResSize % SrcSize)
24744     return SDValue();
24745
24746   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24747   // The number of u's between each two values depends on the ratio between
24748   // the source and dest type.
24749   unsigned ZextRatio = ResSize / SrcSize;
24750   bool IsZext = true;
24751   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24752     if (i % ZextRatio) {
24753       if (Shuffle->getMaskElt(i) > 0) {
24754         // Expected undef
24755         IsZext = false;
24756         break;
24757       }
24758     } else {
24759       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24760         // Expected element number
24761         IsZext = false;
24762         break;
24763       }
24764     }
24765   }
24766
24767   if (!IsZext)
24768     return SDValue();
24769
24770   // Ok, perform the transformation - replace the shuffle with
24771   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24772   // (instead of undef) where the k elements come from the zero vector.
24773   SmallVector<int, 8> Mask;
24774   unsigned NumElems = SrcType.getVectorNumElements();
24775   for (unsigned i = 0; i < NumElems; ++i)
24776     if (i % ZextRatio)
24777       Mask.push_back(NumElems);
24778     else
24779       Mask.push_back(i / ZextRatio);
24780
24781   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24782     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24783   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24784 }
24785
24786 /// If both input operands of a logic op are being cast from floating point
24787 /// types, try to convert this into a floating point logic node to avoid
24788 /// unnecessary moves from SSE to integer registers.
24789 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24790                                         const X86Subtarget *Subtarget) {
24791   unsigned FPOpcode = ISD::DELETED_NODE;
24792   if (N->getOpcode() == ISD::AND)
24793     FPOpcode = X86ISD::FAND;
24794   else if (N->getOpcode() == ISD::OR)
24795     FPOpcode = X86ISD::FOR;
24796   else if (N->getOpcode() == ISD::XOR)
24797     FPOpcode = X86ISD::FXOR;
24798
24799   assert(FPOpcode != ISD::DELETED_NODE &&
24800          "Unexpected input node for FP logic conversion");
24801
24802   EVT VT = N->getValueType(0);
24803   SDValue N0 = N->getOperand(0);
24804   SDValue N1 = N->getOperand(1);
24805   SDLoc DL(N);
24806   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24807       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24808        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24809     SDValue N00 = N0.getOperand(0);
24810     SDValue N10 = N1.getOperand(0);
24811     EVT N00Type = N00.getValueType();
24812     EVT N10Type = N10.getValueType();
24813     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24814       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24815       return DAG.getBitcast(VT, FPLogic);
24816     }
24817   }
24818   return SDValue();
24819 }
24820
24821 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24822                                  TargetLowering::DAGCombinerInfo &DCI,
24823                                  const X86Subtarget *Subtarget) {
24824   if (DCI.isBeforeLegalizeOps())
24825     return SDValue();
24826
24827   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24828     return Zext;
24829
24830   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24831     return R;
24832
24833   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24834     return FPLogic;
24835
24836   EVT VT = N->getValueType(0);
24837   SDValue N0 = N->getOperand(0);
24838   SDValue N1 = N->getOperand(1);
24839   SDLoc DL(N);
24840
24841   // Create BEXTR instructions
24842   // BEXTR is ((X >> imm) & (2**size-1))
24843   if (VT == MVT::i32 || VT == MVT::i64) {
24844     // Check for BEXTR.
24845     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24846         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24847       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24848       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24849       if (MaskNode && ShiftNode) {
24850         uint64_t Mask = MaskNode->getZExtValue();
24851         uint64_t Shift = ShiftNode->getZExtValue();
24852         if (isMask_64(Mask)) {
24853           uint64_t MaskSize = countPopulation(Mask);
24854           if (Shift + MaskSize <= VT.getSizeInBits())
24855             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24856                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24857                                                VT));
24858         }
24859       }
24860     } // BEXTR
24861
24862     return SDValue();
24863   }
24864
24865   // Want to form ANDNP nodes:
24866   // 1) In the hopes of then easily combining them with OR and AND nodes
24867   //    to form PBLEND/PSIGN.
24868   // 2) To match ANDN packed intrinsics
24869   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24870     return SDValue();
24871
24872   // Check LHS for vnot
24873   if (N0.getOpcode() == ISD::XOR &&
24874       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24875       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24876     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24877
24878   // Check RHS for vnot
24879   if (N1.getOpcode() == ISD::XOR &&
24880       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24881       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24882     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24883
24884   return SDValue();
24885 }
24886
24887 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24888                                 TargetLowering::DAGCombinerInfo &DCI,
24889                                 const X86Subtarget *Subtarget) {
24890   if (DCI.isBeforeLegalizeOps())
24891     return SDValue();
24892
24893   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24894     return R;
24895
24896   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24897     return FPLogic;
24898
24899   SDValue N0 = N->getOperand(0);
24900   SDValue N1 = N->getOperand(1);
24901   EVT VT = N->getValueType(0);
24902
24903   // look for psign/blend
24904   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24905     if (!Subtarget->hasSSSE3() ||
24906         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24907       return SDValue();
24908
24909     // Canonicalize pandn to RHS
24910     if (N0.getOpcode() == X86ISD::ANDNP)
24911       std::swap(N0, N1);
24912     // or (and (m, y), (pandn m, x))
24913     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24914       SDValue Mask = N1.getOperand(0);
24915       SDValue X    = N1.getOperand(1);
24916       SDValue Y;
24917       if (N0.getOperand(0) == Mask)
24918         Y = N0.getOperand(1);
24919       if (N0.getOperand(1) == Mask)
24920         Y = N0.getOperand(0);
24921
24922       // Check to see if the mask appeared in both the AND and ANDNP and
24923       if (!Y.getNode())
24924         return SDValue();
24925
24926       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24927       // Look through mask bitcast.
24928       if (Mask.getOpcode() == ISD::BITCAST)
24929         Mask = Mask.getOperand(0);
24930       if (X.getOpcode() == ISD::BITCAST)
24931         X = X.getOperand(0);
24932       if (Y.getOpcode() == ISD::BITCAST)
24933         Y = Y.getOperand(0);
24934
24935       EVT MaskVT = Mask.getValueType();
24936
24937       // Validate that the Mask operand is a vector sra node.
24938       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24939       // there is no psrai.b
24940       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24941       unsigned SraAmt = ~0;
24942       if (Mask.getOpcode() == ISD::SRA) {
24943         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24944           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24945             SraAmt = AmtConst->getZExtValue();
24946       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24947         SDValue SraC = Mask.getOperand(1);
24948         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24949       }
24950       if ((SraAmt + 1) != EltBits)
24951         return SDValue();
24952
24953       SDLoc DL(N);
24954
24955       // Now we know we at least have a plendvb with the mask val.  See if
24956       // we can form a psignb/w/d.
24957       // psign = x.type == y.type == mask.type && y = sub(0, x);
24958       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24959           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24960           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24961         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24962                "Unsupported VT for PSIGN");
24963         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24964         return DAG.getBitcast(VT, Mask);
24965       }
24966       // PBLENDVB only available on SSE 4.1
24967       if (!Subtarget->hasSSE41())
24968         return SDValue();
24969
24970       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24971
24972       X = DAG.getBitcast(BlendVT, X);
24973       Y = DAG.getBitcast(BlendVT, Y);
24974       Mask = DAG.getBitcast(BlendVT, Mask);
24975       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24976       return DAG.getBitcast(VT, Mask);
24977     }
24978   }
24979
24980   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24981     return SDValue();
24982
24983   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24984   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24985
24986   // SHLD/SHRD instructions have lower register pressure, but on some
24987   // platforms they have higher latency than the equivalent
24988   // series of shifts/or that would otherwise be generated.
24989   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24990   // have higher latencies and we are not optimizing for size.
24991   if (!OptForSize && Subtarget->isSHLDSlow())
24992     return SDValue();
24993
24994   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24995     std::swap(N0, N1);
24996   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24997     return SDValue();
24998   if (!N0.hasOneUse() || !N1.hasOneUse())
24999     return SDValue();
25000
25001   SDValue ShAmt0 = N0.getOperand(1);
25002   if (ShAmt0.getValueType() != MVT::i8)
25003     return SDValue();
25004   SDValue ShAmt1 = N1.getOperand(1);
25005   if (ShAmt1.getValueType() != MVT::i8)
25006     return SDValue();
25007   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25008     ShAmt0 = ShAmt0.getOperand(0);
25009   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25010     ShAmt1 = ShAmt1.getOperand(0);
25011
25012   SDLoc DL(N);
25013   unsigned Opc = X86ISD::SHLD;
25014   SDValue Op0 = N0.getOperand(0);
25015   SDValue Op1 = N1.getOperand(0);
25016   if (ShAmt0.getOpcode() == ISD::SUB) {
25017     Opc = X86ISD::SHRD;
25018     std::swap(Op0, Op1);
25019     std::swap(ShAmt0, ShAmt1);
25020   }
25021
25022   unsigned Bits = VT.getSizeInBits();
25023   if (ShAmt1.getOpcode() == ISD::SUB) {
25024     SDValue Sum = ShAmt1.getOperand(0);
25025     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25026       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25027       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25028         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25029       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25030         return DAG.getNode(Opc, DL, VT,
25031                            Op0, Op1,
25032                            DAG.getNode(ISD::TRUNCATE, DL,
25033                                        MVT::i8, ShAmt0));
25034     }
25035   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25036     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25037     if (ShAmt0C &&
25038         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25039       return DAG.getNode(Opc, DL, VT,
25040                          N0.getOperand(0), N1.getOperand(0),
25041                          DAG.getNode(ISD::TRUNCATE, DL,
25042                                        MVT::i8, ShAmt0));
25043   }
25044
25045   return SDValue();
25046 }
25047
25048 // Generate NEG and CMOV for integer abs.
25049 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25050   EVT VT = N->getValueType(0);
25051
25052   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25053   // 8-bit integer abs to NEG and CMOV.
25054   if (VT.isInteger() && VT.getSizeInBits() == 8)
25055     return SDValue();
25056
25057   SDValue N0 = N->getOperand(0);
25058   SDValue N1 = N->getOperand(1);
25059   SDLoc DL(N);
25060
25061   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25062   // and change it to SUB and CMOV.
25063   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25064       N0.getOpcode() == ISD::ADD &&
25065       N0.getOperand(1) == N1 &&
25066       N1.getOpcode() == ISD::SRA &&
25067       N1.getOperand(0) == N0.getOperand(0))
25068     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25069       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25070         // Generate SUB & CMOV.
25071         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25072                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25073
25074         SDValue Ops[] = { N0.getOperand(0), Neg,
25075                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25076                           SDValue(Neg.getNode(), 1) };
25077         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25078       }
25079   return SDValue();
25080 }
25081
25082 // Try to turn tests against the signbit in the form of:
25083 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25084 // into:
25085 //   SETGT(X, -1)
25086 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25087   // This is only worth doing if the output type is i8.
25088   if (N->getValueType(0) != MVT::i8)
25089     return SDValue();
25090
25091   SDValue N0 = N->getOperand(0);
25092   SDValue N1 = N->getOperand(1);
25093
25094   // We should be performing an xor against a truncated shift.
25095   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25096     return SDValue();
25097
25098   // Make sure we are performing an xor against one.
25099   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25100     return SDValue();
25101
25102   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25103   SDValue Shift = N0.getOperand(0);
25104   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25105     return SDValue();
25106
25107   // Make sure we are truncating from one of i16, i32 or i64.
25108   EVT ShiftTy = Shift.getValueType();
25109   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25110     return SDValue();
25111
25112   // Make sure the shift amount extracts the sign bit.
25113   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25114       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25115     return SDValue();
25116
25117   // Create a greater-than comparison against -1.
25118   // N.B. Using SETGE against 0 works but we want a canonical looking
25119   // comparison, using SETGT matches up with what TranslateX86CC.
25120   SDLoc DL(N);
25121   SDValue ShiftOp = Shift.getOperand(0);
25122   EVT ShiftOpTy = ShiftOp.getValueType();
25123   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25124                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25125   return Cond;
25126 }
25127
25128 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25129                                  TargetLowering::DAGCombinerInfo &DCI,
25130                                  const X86Subtarget *Subtarget) {
25131   if (DCI.isBeforeLegalizeOps())
25132     return SDValue();
25133
25134   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25135     return RV;
25136
25137   if (Subtarget->hasCMov())
25138     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25139       return RV;
25140
25141   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25142     return FPLogic;
25143
25144   return SDValue();
25145 }
25146
25147 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25148 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25149                                   TargetLowering::DAGCombinerInfo &DCI,
25150                                   const X86Subtarget *Subtarget) {
25151   LoadSDNode *Ld = cast<LoadSDNode>(N);
25152   EVT RegVT = Ld->getValueType(0);
25153   EVT MemVT = Ld->getMemoryVT();
25154   SDLoc dl(Ld);
25155   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25156
25157   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25158   // into two 16-byte operations.
25159   ISD::LoadExtType Ext = Ld->getExtensionType();
25160   bool Fast;
25161   unsigned AddressSpace = Ld->getAddressSpace();
25162   unsigned Alignment = Ld->getAlignment();
25163   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25164       Ext == ISD::NON_EXTLOAD &&
25165       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25166                              AddressSpace, Alignment, &Fast) && !Fast) {
25167     unsigned NumElems = RegVT.getVectorNumElements();
25168     if (NumElems < 2)
25169       return SDValue();
25170
25171     SDValue Ptr = Ld->getBasePtr();
25172     SDValue Increment =
25173         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25174
25175     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25176                                   NumElems/2);
25177     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25178                                 Ld->getPointerInfo(), Ld->isVolatile(),
25179                                 Ld->isNonTemporal(), Ld->isInvariant(),
25180                                 Alignment);
25181     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25182     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25183                                 Ld->getPointerInfo(), Ld->isVolatile(),
25184                                 Ld->isNonTemporal(), Ld->isInvariant(),
25185                                 std::min(16U, Alignment));
25186     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25187                              Load1.getValue(1),
25188                              Load2.getValue(1));
25189
25190     SDValue NewVec = DAG.getUNDEF(RegVT);
25191     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25192     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25193     return DCI.CombineTo(N, NewVec, TF, true);
25194   }
25195
25196   return SDValue();
25197 }
25198
25199 /// PerformMLOADCombine - Resolve extending loads
25200 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25201                                    TargetLowering::DAGCombinerInfo &DCI,
25202                                    const X86Subtarget *Subtarget) {
25203   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25204   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25205     return SDValue();
25206
25207   EVT VT = Mld->getValueType(0);
25208   unsigned NumElems = VT.getVectorNumElements();
25209   EVT LdVT = Mld->getMemoryVT();
25210   SDLoc dl(Mld);
25211
25212   assert(LdVT != VT && "Cannot extend to the same type");
25213   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25214   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25215   // From, To sizes and ElemCount must be pow of two
25216   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25217     "Unexpected size for extending masked load");
25218
25219   unsigned SizeRatio  = ToSz / FromSz;
25220   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25221
25222   // Create a type on which we perform the shuffle
25223   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25224           LdVT.getScalarType(), NumElems*SizeRatio);
25225   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25226
25227   // Convert Src0 value
25228   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25229   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25230     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25231     for (unsigned i = 0; i != NumElems; ++i)
25232       ShuffleVec[i] = i * SizeRatio;
25233
25234     // Can't shuffle using an illegal type.
25235     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25236            "WideVecVT should be legal");
25237     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25238                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25239   }
25240   // Prepare the new mask
25241   SDValue NewMask;
25242   SDValue Mask = Mld->getMask();
25243   if (Mask.getValueType() == VT) {
25244     // Mask and original value have the same type
25245     NewMask = DAG.getBitcast(WideVecVT, Mask);
25246     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25247     for (unsigned i = 0; i != NumElems; ++i)
25248       ShuffleVec[i] = i * SizeRatio;
25249     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25250       ShuffleVec[i] = NumElems*SizeRatio;
25251     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25252                                    DAG.getConstant(0, dl, WideVecVT),
25253                                    &ShuffleVec[0]);
25254   }
25255   else {
25256     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25257     unsigned WidenNumElts = NumElems*SizeRatio;
25258     unsigned MaskNumElts = VT.getVectorNumElements();
25259     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25260                                      WidenNumElts);
25261
25262     unsigned NumConcat = WidenNumElts / MaskNumElts;
25263     SmallVector<SDValue, 16> Ops(NumConcat);
25264     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25265     Ops[0] = Mask;
25266     for (unsigned i = 1; i != NumConcat; ++i)
25267       Ops[i] = ZeroVal;
25268
25269     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25270   }
25271
25272   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25273                                      Mld->getBasePtr(), NewMask, WideSrc0,
25274                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25275                                      ISD::NON_EXTLOAD);
25276   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25277   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25278 }
25279 /// PerformMSTORECombine - Resolve truncating stores
25280 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25281                                     const X86Subtarget *Subtarget) {
25282   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25283   if (!Mst->isTruncatingStore())
25284     return SDValue();
25285
25286   EVT VT = Mst->getValue().getValueType();
25287   unsigned NumElems = VT.getVectorNumElements();
25288   EVT StVT = Mst->getMemoryVT();
25289   SDLoc dl(Mst);
25290
25291   assert(StVT != VT && "Cannot truncate to the same type");
25292   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25293   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25294
25295   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25296
25297   // The truncating store is legal in some cases. For example
25298   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25299   // are designated for truncate store.
25300   // In this case we don't need any further transformations.
25301   if (TLI.isTruncStoreLegal(VT, StVT))
25302     return SDValue();
25303
25304   // From, To sizes and ElemCount must be pow of two
25305   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25306     "Unexpected size for truncating masked store");
25307   // We are going to use the original vector elt for storing.
25308   // Accumulated smaller vector elements must be a multiple of the store size.
25309   assert (((NumElems * FromSz) % ToSz) == 0 &&
25310           "Unexpected ratio for truncating masked store");
25311
25312   unsigned SizeRatio  = FromSz / ToSz;
25313   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25314
25315   // Create a type on which we perform the shuffle
25316   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25317           StVT.getScalarType(), NumElems*SizeRatio);
25318
25319   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25320
25321   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25322   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25323   for (unsigned i = 0; i != NumElems; ++i)
25324     ShuffleVec[i] = i * SizeRatio;
25325
25326   // Can't shuffle using an illegal type.
25327   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25328          "WideVecVT should be legal");
25329
25330   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25331                                         DAG.getUNDEF(WideVecVT),
25332                                         &ShuffleVec[0]);
25333
25334   SDValue NewMask;
25335   SDValue Mask = Mst->getMask();
25336   if (Mask.getValueType() == VT) {
25337     // Mask and original value have the same type
25338     NewMask = DAG.getBitcast(WideVecVT, Mask);
25339     for (unsigned i = 0; i != NumElems; ++i)
25340       ShuffleVec[i] = i * SizeRatio;
25341     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25342       ShuffleVec[i] = NumElems*SizeRatio;
25343     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25344                                    DAG.getConstant(0, dl, WideVecVT),
25345                                    &ShuffleVec[0]);
25346   }
25347   else {
25348     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25349     unsigned WidenNumElts = NumElems*SizeRatio;
25350     unsigned MaskNumElts = VT.getVectorNumElements();
25351     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25352                                      WidenNumElts);
25353
25354     unsigned NumConcat = WidenNumElts / MaskNumElts;
25355     SmallVector<SDValue, 16> Ops(NumConcat);
25356     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25357     Ops[0] = Mask;
25358     for (unsigned i = 1; i != NumConcat; ++i)
25359       Ops[i] = ZeroVal;
25360
25361     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25362   }
25363
25364   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25365                             NewMask, StVT, Mst->getMemOperand(), false);
25366 }
25367 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25368 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25369                                    const X86Subtarget *Subtarget) {
25370   StoreSDNode *St = cast<StoreSDNode>(N);
25371   EVT VT = St->getValue().getValueType();
25372   EVT StVT = St->getMemoryVT();
25373   SDLoc dl(St);
25374   SDValue StoredVal = St->getOperand(1);
25375   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25376
25377   // If we are saving a concatenation of two XMM registers and 32-byte stores
25378   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25379   bool Fast;
25380   unsigned AddressSpace = St->getAddressSpace();
25381   unsigned Alignment = St->getAlignment();
25382   if (VT.is256BitVector() && StVT == VT &&
25383       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25384                              AddressSpace, Alignment, &Fast) && !Fast) {
25385     unsigned NumElems = VT.getVectorNumElements();
25386     if (NumElems < 2)
25387       return SDValue();
25388
25389     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25390     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25391
25392     SDValue Stride =
25393         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25394     SDValue Ptr0 = St->getBasePtr();
25395     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25396
25397     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25398                                 St->getPointerInfo(), St->isVolatile(),
25399                                 St->isNonTemporal(), Alignment);
25400     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25401                                 St->getPointerInfo(), St->isVolatile(),
25402                                 St->isNonTemporal(),
25403                                 std::min(16U, Alignment));
25404     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25405   }
25406
25407   // Optimize trunc store (of multiple scalars) to shuffle and store.
25408   // First, pack all of the elements in one place. Next, store to memory
25409   // in fewer chunks.
25410   if (St->isTruncatingStore() && VT.isVector()) {
25411     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25412     unsigned NumElems = VT.getVectorNumElements();
25413     assert(StVT != VT && "Cannot truncate to the same type");
25414     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25415     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25416
25417     // The truncating store is legal in some cases. For example
25418     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25419     // are designated for truncate store.
25420     // In this case we don't need any further transformations.
25421     if (TLI.isTruncStoreLegal(VT, StVT))
25422       return SDValue();
25423
25424     // From, To sizes and ElemCount must be pow of two
25425     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25426     // We are going to use the original vector elt for storing.
25427     // Accumulated smaller vector elements must be a multiple of the store size.
25428     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25429
25430     unsigned SizeRatio  = FromSz / ToSz;
25431
25432     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25433
25434     // Create a type on which we perform the shuffle
25435     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25436             StVT.getScalarType(), NumElems*SizeRatio);
25437
25438     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25439
25440     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25441     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25442     for (unsigned i = 0; i != NumElems; ++i)
25443       ShuffleVec[i] = i * SizeRatio;
25444
25445     // Can't shuffle using an illegal type.
25446     if (!TLI.isTypeLegal(WideVecVT))
25447       return SDValue();
25448
25449     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25450                                          DAG.getUNDEF(WideVecVT),
25451                                          &ShuffleVec[0]);
25452     // At this point all of the data is stored at the bottom of the
25453     // register. We now need to save it to mem.
25454
25455     // Find the largest store unit
25456     MVT StoreType = MVT::i8;
25457     for (MVT Tp : MVT::integer_valuetypes()) {
25458       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25459         StoreType = Tp;
25460     }
25461
25462     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25463     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25464         (64 <= NumElems * ToSz))
25465       StoreType = MVT::f64;
25466
25467     // Bitcast the original vector into a vector of store-size units
25468     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25469             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25470     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25471     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25472     SmallVector<SDValue, 8> Chains;
25473     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25474                                         TLI.getPointerTy(DAG.getDataLayout()));
25475     SDValue Ptr = St->getBasePtr();
25476
25477     // Perform one or more big stores into memory.
25478     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25479       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25480                                    StoreType, ShuffWide,
25481                                    DAG.getIntPtrConstant(i, dl));
25482       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25483                                 St->getPointerInfo(), St->isVolatile(),
25484                                 St->isNonTemporal(), St->getAlignment());
25485       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25486       Chains.push_back(Ch);
25487     }
25488
25489     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25490   }
25491
25492   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25493   // the FP state in cases where an emms may be missing.
25494   // A preferable solution to the general problem is to figure out the right
25495   // places to insert EMMS.  This qualifies as a quick hack.
25496
25497   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25498   if (VT.getSizeInBits() != 64)
25499     return SDValue();
25500
25501   const Function *F = DAG.getMachineFunction().getFunction();
25502   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25503   bool F64IsLegal =
25504       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25505   if ((VT.isVector() ||
25506        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25507       isa<LoadSDNode>(St->getValue()) &&
25508       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25509       St->getChain().hasOneUse() && !St->isVolatile()) {
25510     SDNode* LdVal = St->getValue().getNode();
25511     LoadSDNode *Ld = nullptr;
25512     int TokenFactorIndex = -1;
25513     SmallVector<SDValue, 8> Ops;
25514     SDNode* ChainVal = St->getChain().getNode();
25515     // Must be a store of a load.  We currently handle two cases:  the load
25516     // is a direct child, and it's under an intervening TokenFactor.  It is
25517     // possible to dig deeper under nested TokenFactors.
25518     if (ChainVal == LdVal)
25519       Ld = cast<LoadSDNode>(St->getChain());
25520     else if (St->getValue().hasOneUse() &&
25521              ChainVal->getOpcode() == ISD::TokenFactor) {
25522       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25523         if (ChainVal->getOperand(i).getNode() == LdVal) {
25524           TokenFactorIndex = i;
25525           Ld = cast<LoadSDNode>(St->getValue());
25526         } else
25527           Ops.push_back(ChainVal->getOperand(i));
25528       }
25529     }
25530
25531     if (!Ld || !ISD::isNormalLoad(Ld))
25532       return SDValue();
25533
25534     // If this is not the MMX case, i.e. we are just turning i64 load/store
25535     // into f64 load/store, avoid the transformation if there are multiple
25536     // uses of the loaded value.
25537     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25538       return SDValue();
25539
25540     SDLoc LdDL(Ld);
25541     SDLoc StDL(N);
25542     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25543     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25544     // pair instead.
25545     if (Subtarget->is64Bit() || F64IsLegal) {
25546       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25547       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25548                                   Ld->getPointerInfo(), Ld->isVolatile(),
25549                                   Ld->isNonTemporal(), Ld->isInvariant(),
25550                                   Ld->getAlignment());
25551       SDValue NewChain = NewLd.getValue(1);
25552       if (TokenFactorIndex != -1) {
25553         Ops.push_back(NewChain);
25554         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25555       }
25556       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25557                           St->getPointerInfo(),
25558                           St->isVolatile(), St->isNonTemporal(),
25559                           St->getAlignment());
25560     }
25561
25562     // Otherwise, lower to two pairs of 32-bit loads / stores.
25563     SDValue LoAddr = Ld->getBasePtr();
25564     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25565                                  DAG.getConstant(4, LdDL, MVT::i32));
25566
25567     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25568                                Ld->getPointerInfo(),
25569                                Ld->isVolatile(), Ld->isNonTemporal(),
25570                                Ld->isInvariant(), Ld->getAlignment());
25571     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25572                                Ld->getPointerInfo().getWithOffset(4),
25573                                Ld->isVolatile(), Ld->isNonTemporal(),
25574                                Ld->isInvariant(),
25575                                MinAlign(Ld->getAlignment(), 4));
25576
25577     SDValue NewChain = LoLd.getValue(1);
25578     if (TokenFactorIndex != -1) {
25579       Ops.push_back(LoLd);
25580       Ops.push_back(HiLd);
25581       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25582     }
25583
25584     LoAddr = St->getBasePtr();
25585     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25586                          DAG.getConstant(4, StDL, MVT::i32));
25587
25588     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25589                                 St->getPointerInfo(),
25590                                 St->isVolatile(), St->isNonTemporal(),
25591                                 St->getAlignment());
25592     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25593                                 St->getPointerInfo().getWithOffset(4),
25594                                 St->isVolatile(),
25595                                 St->isNonTemporal(),
25596                                 MinAlign(St->getAlignment(), 4));
25597     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25598   }
25599
25600   // This is similar to the above case, but here we handle a scalar 64-bit
25601   // integer store that is extracted from a vector on a 32-bit target.
25602   // If we have SSE2, then we can treat it like a floating-point double
25603   // to get past legalization. The execution dependencies fixup pass will
25604   // choose the optimal machine instruction for the store if this really is
25605   // an integer or v2f32 rather than an f64.
25606   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25607       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25608     SDValue OldExtract = St->getOperand(1);
25609     SDValue ExtOp0 = OldExtract.getOperand(0);
25610     unsigned VecSize = ExtOp0.getValueSizeInBits();
25611     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25612     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25613     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25614                                      BitCast, OldExtract.getOperand(1));
25615     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25616                         St->getPointerInfo(), St->isVolatile(),
25617                         St->isNonTemporal(), St->getAlignment());
25618   }
25619
25620   return SDValue();
25621 }
25622
25623 /// Return 'true' if this vector operation is "horizontal"
25624 /// and return the operands for the horizontal operation in LHS and RHS.  A
25625 /// horizontal operation performs the binary operation on successive elements
25626 /// of its first operand, then on successive elements of its second operand,
25627 /// returning the resulting values in a vector.  For example, if
25628 ///   A = < float a0, float a1, float a2, float a3 >
25629 /// and
25630 ///   B = < float b0, float b1, float b2, float b3 >
25631 /// then the result of doing a horizontal operation on A and B is
25632 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25633 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25634 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25635 /// set to A, RHS to B, and the routine returns 'true'.
25636 /// Note that the binary operation should have the property that if one of the
25637 /// operands is UNDEF then the result is UNDEF.
25638 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25639   // Look for the following pattern: if
25640   //   A = < float a0, float a1, float a2, float a3 >
25641   //   B = < float b0, float b1, float b2, float b3 >
25642   // and
25643   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25644   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25645   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25646   // which is A horizontal-op B.
25647
25648   // At least one of the operands should be a vector shuffle.
25649   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25650       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25651     return false;
25652
25653   MVT VT = LHS.getSimpleValueType();
25654
25655   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25656          "Unsupported vector type for horizontal add/sub");
25657
25658   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25659   // operate independently on 128-bit lanes.
25660   unsigned NumElts = VT.getVectorNumElements();
25661   unsigned NumLanes = VT.getSizeInBits()/128;
25662   unsigned NumLaneElts = NumElts / NumLanes;
25663   assert((NumLaneElts % 2 == 0) &&
25664          "Vector type should have an even number of elements in each lane");
25665   unsigned HalfLaneElts = NumLaneElts/2;
25666
25667   // View LHS in the form
25668   //   LHS = VECTOR_SHUFFLE A, B, LMask
25669   // If LHS is not a shuffle then pretend it is the shuffle
25670   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25671   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25672   // type VT.
25673   SDValue A, B;
25674   SmallVector<int, 16> LMask(NumElts);
25675   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25676     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25677       A = LHS.getOperand(0);
25678     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25679       B = LHS.getOperand(1);
25680     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25681     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25682   } else {
25683     if (LHS.getOpcode() != ISD::UNDEF)
25684       A = LHS;
25685     for (unsigned i = 0; i != NumElts; ++i)
25686       LMask[i] = i;
25687   }
25688
25689   // Likewise, view RHS in the form
25690   //   RHS = VECTOR_SHUFFLE C, D, RMask
25691   SDValue C, D;
25692   SmallVector<int, 16> RMask(NumElts);
25693   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25694     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25695       C = RHS.getOperand(0);
25696     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25697       D = RHS.getOperand(1);
25698     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25699     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25700   } else {
25701     if (RHS.getOpcode() != ISD::UNDEF)
25702       C = RHS;
25703     for (unsigned i = 0; i != NumElts; ++i)
25704       RMask[i] = i;
25705   }
25706
25707   // Check that the shuffles are both shuffling the same vectors.
25708   if (!(A == C && B == D) && !(A == D && B == C))
25709     return false;
25710
25711   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25712   if (!A.getNode() && !B.getNode())
25713     return false;
25714
25715   // If A and B occur in reverse order in RHS, then "swap" them (which means
25716   // rewriting the mask).
25717   if (A != C)
25718     ShuffleVectorSDNode::commuteMask(RMask);
25719
25720   // At this point LHS and RHS are equivalent to
25721   //   LHS = VECTOR_SHUFFLE A, B, LMask
25722   //   RHS = VECTOR_SHUFFLE A, B, RMask
25723   // Check that the masks correspond to performing a horizontal operation.
25724   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25725     for (unsigned i = 0; i != NumLaneElts; ++i) {
25726       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25727
25728       // Ignore any UNDEF components.
25729       if (LIdx < 0 || RIdx < 0 ||
25730           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25731           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25732         continue;
25733
25734       // Check that successive elements are being operated on.  If not, this is
25735       // not a horizontal operation.
25736       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25737       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25738       if (!(LIdx == Index && RIdx == Index + 1) &&
25739           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25740         return false;
25741     }
25742   }
25743
25744   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25745   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25746   return true;
25747 }
25748
25749 /// Do target-specific dag combines on floating point adds.
25750 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25751                                   const X86Subtarget *Subtarget) {
25752   EVT VT = N->getValueType(0);
25753   SDValue LHS = N->getOperand(0);
25754   SDValue RHS = N->getOperand(1);
25755
25756   // Try to synthesize horizontal adds from adds of shuffles.
25757   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25758        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25759       isHorizontalBinOp(LHS, RHS, true))
25760     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25761   return SDValue();
25762 }
25763
25764 /// Do target-specific dag combines on floating point subs.
25765 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25766                                   const X86Subtarget *Subtarget) {
25767   EVT VT = N->getValueType(0);
25768   SDValue LHS = N->getOperand(0);
25769   SDValue RHS = N->getOperand(1);
25770
25771   // Try to synthesize horizontal subs from subs of shuffles.
25772   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25773        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25774       isHorizontalBinOp(LHS, RHS, false))
25775     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25776   return SDValue();
25777 }
25778
25779 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25780 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25781                                  const X86Subtarget *Subtarget) {
25782   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25783
25784   // F[X]OR(0.0, x) -> x
25785   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25786     if (C->getValueAPF().isPosZero())
25787       return N->getOperand(1);
25788
25789   // F[X]OR(x, 0.0) -> x
25790   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25791     if (C->getValueAPF().isPosZero())
25792       return N->getOperand(0);
25793
25794   EVT VT = N->getValueType(0);
25795   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25796     SDLoc dl(N);
25797     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25798     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25799
25800     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25801     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25802     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25803     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25804     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25805   }
25806   return SDValue();
25807 }
25808
25809 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25810 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25811   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25812
25813   // Only perform optimizations if UnsafeMath is used.
25814   if (!DAG.getTarget().Options.UnsafeFPMath)
25815     return SDValue();
25816
25817   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25818   // into FMINC and FMAXC, which are Commutative operations.
25819   unsigned NewOp = 0;
25820   switch (N->getOpcode()) {
25821     default: llvm_unreachable("unknown opcode");
25822     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25823     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25824   }
25825
25826   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25827                      N->getOperand(0), N->getOperand(1));
25828 }
25829
25830 /// Do target-specific dag combines on X86ISD::FAND nodes.
25831 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25832   // FAND(0.0, x) -> 0.0
25833   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25834     if (C->getValueAPF().isPosZero())
25835       return N->getOperand(0);
25836
25837   // FAND(x, 0.0) -> 0.0
25838   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25839     if (C->getValueAPF().isPosZero())
25840       return N->getOperand(1);
25841
25842   return SDValue();
25843 }
25844
25845 /// Do target-specific dag combines on X86ISD::FANDN nodes
25846 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25847   // FANDN(0.0, x) -> x
25848   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25849     if (C->getValueAPF().isPosZero())
25850       return N->getOperand(1);
25851
25852   // FANDN(x, 0.0) -> 0.0
25853   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25854     if (C->getValueAPF().isPosZero())
25855       return N->getOperand(1);
25856
25857   return SDValue();
25858 }
25859
25860 static SDValue PerformBTCombine(SDNode *N,
25861                                 SelectionDAG &DAG,
25862                                 TargetLowering::DAGCombinerInfo &DCI) {
25863   // BT ignores high bits in the bit index operand.
25864   SDValue Op1 = N->getOperand(1);
25865   if (Op1.hasOneUse()) {
25866     unsigned BitWidth = Op1.getValueSizeInBits();
25867     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25868     APInt KnownZero, KnownOne;
25869     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25870                                           !DCI.isBeforeLegalizeOps());
25871     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25872     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25873         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25874       DCI.CommitTargetLoweringOpt(TLO);
25875   }
25876   return SDValue();
25877 }
25878
25879 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25880   SDValue Op = N->getOperand(0);
25881   if (Op.getOpcode() == ISD::BITCAST)
25882     Op = Op.getOperand(0);
25883   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25884   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25885       VT.getVectorElementType().getSizeInBits() ==
25886       OpVT.getVectorElementType().getSizeInBits()) {
25887     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25888   }
25889   return SDValue();
25890 }
25891
25892 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25893                                                const X86Subtarget *Subtarget) {
25894   EVT VT = N->getValueType(0);
25895   if (!VT.isVector())
25896     return SDValue();
25897
25898   SDValue N0 = N->getOperand(0);
25899   SDValue N1 = N->getOperand(1);
25900   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25901   SDLoc dl(N);
25902
25903   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25904   // both SSE and AVX2 since there is no sign-extended shift right
25905   // operation on a vector with 64-bit elements.
25906   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25907   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25908   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25909       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25910     SDValue N00 = N0.getOperand(0);
25911
25912     // EXTLOAD has a better solution on AVX2,
25913     // it may be replaced with X86ISD::VSEXT node.
25914     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25915       if (!ISD::isNormalLoad(N00.getNode()))
25916         return SDValue();
25917
25918     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25919         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25920                                   N00, N1);
25921       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25922     }
25923   }
25924   return SDValue();
25925 }
25926
25927 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25928 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25929 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25930 /// eliminate extend, add, and shift instructions.
25931 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25932                                        const X86Subtarget *Subtarget) {
25933   // TODO: This should be valid for other integer types.
25934   EVT VT = Sext->getValueType(0);
25935   if (VT != MVT::i64)
25936     return SDValue();
25937
25938   // We need an 'add nsw' feeding into the 'sext'.
25939   SDValue Add = Sext->getOperand(0);
25940   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25941     return SDValue();
25942
25943   // Having a constant operand to the 'add' ensures that we are not increasing
25944   // the instruction count because the constant is extended for free below.
25945   // A constant operand can also become the displacement field of an LEA.
25946   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25947   if (!AddOp1)
25948     return SDValue();
25949
25950   // Don't make the 'add' bigger if there's no hope of combining it with some
25951   // other 'add' or 'shl' instruction.
25952   // TODO: It may be profitable to generate simpler LEA instructions in place
25953   // of single 'add' instructions, but the cost model for selecting an LEA
25954   // currently has a high threshold.
25955   bool HasLEAPotential = false;
25956   for (auto *User : Sext->uses()) {
25957     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25958       HasLEAPotential = true;
25959       break;
25960     }
25961   }
25962   if (!HasLEAPotential)
25963     return SDValue();
25964
25965   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25966   int64_t AddConstant = AddOp1->getSExtValue();
25967   SDValue AddOp0 = Add.getOperand(0);
25968   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25969   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25970
25971   // The wider add is guaranteed to not wrap because both operands are
25972   // sign-extended.
25973   SDNodeFlags Flags;
25974   Flags.setNoSignedWrap(true);
25975   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25976 }
25977
25978 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25979                                   TargetLowering::DAGCombinerInfo &DCI,
25980                                   const X86Subtarget *Subtarget) {
25981   SDValue N0 = N->getOperand(0);
25982   EVT VT = N->getValueType(0);
25983   EVT SVT = VT.getScalarType();
25984   EVT InVT = N0.getValueType();
25985   EVT InSVT = InVT.getScalarType();
25986   SDLoc DL(N);
25987
25988   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25989   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25990   // This exposes the sext to the sdivrem lowering, so that it directly extends
25991   // from AH (which we otherwise need to do contortions to access).
25992   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25993       InVT == MVT::i8 && VT == MVT::i32) {
25994     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25995     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25996                             N0.getOperand(0), N0.getOperand(1));
25997     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25998     return R.getValue(1);
25999   }
26000
26001   if (!DCI.isBeforeLegalizeOps()) {
26002     if (InVT == MVT::i1) {
26003       SDValue Zero = DAG.getConstant(0, DL, VT);
26004       SDValue AllOnes =
26005         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26006       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26007     }
26008     return SDValue();
26009   }
26010
26011   if (VT.isVector() && Subtarget->hasSSE2()) {
26012     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26013       EVT InVT = N.getValueType();
26014       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26015                                    Size / InVT.getScalarSizeInBits());
26016       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26017                                     DAG.getUNDEF(InVT));
26018       Opnds[0] = N;
26019       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26020     };
26021
26022     // If target-size is less than 128-bits, extend to a type that would extend
26023     // to 128 bits, extend that and extract the original target vector.
26024     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26025         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26026         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26027       unsigned Scale = 128 / VT.getSizeInBits();
26028       EVT ExVT =
26029           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26030       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26031       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26032       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26033                          DAG.getIntPtrConstant(0, DL));
26034     }
26035
26036     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26037     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26038     if (VT.getSizeInBits() == 128 &&
26039         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26040         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26041       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26042       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26043     }
26044
26045     // On pre-AVX2 targets, split into 128-bit nodes of
26046     // ISD::SIGN_EXTEND_VECTOR_INREG.
26047     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26048         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26049         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26050       unsigned NumVecs = VT.getSizeInBits() / 128;
26051       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26052       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26053       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26054
26055       SmallVector<SDValue, 8> Opnds;
26056       for (unsigned i = 0, Offset = 0; i != NumVecs;
26057            ++i, Offset += NumSubElts) {
26058         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26059                                      DAG.getIntPtrConstant(Offset, DL));
26060         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26061         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26062         Opnds.push_back(SrcVec);
26063       }
26064       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26065     }
26066   }
26067
26068   if (Subtarget->hasAVX() && VT.isVector() && VT.getSizeInBits() == 256)
26069     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26070       return R;
26071
26072   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26073     return NewAdd;
26074
26075   return SDValue();
26076 }
26077
26078 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26079                                  const X86Subtarget* Subtarget) {
26080   SDLoc dl(N);
26081   EVT VT = N->getValueType(0);
26082
26083   // Let legalize expand this if it isn't a legal type yet.
26084   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26085     return SDValue();
26086
26087   EVT ScalarVT = VT.getScalarType();
26088   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26089       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26090        !Subtarget->hasAVX512()))
26091     return SDValue();
26092
26093   SDValue A = N->getOperand(0);
26094   SDValue B = N->getOperand(1);
26095   SDValue C = N->getOperand(2);
26096
26097   bool NegA = (A.getOpcode() == ISD::FNEG);
26098   bool NegB = (B.getOpcode() == ISD::FNEG);
26099   bool NegC = (C.getOpcode() == ISD::FNEG);
26100
26101   // Negative multiplication when NegA xor NegB
26102   bool NegMul = (NegA != NegB);
26103   if (NegA)
26104     A = A.getOperand(0);
26105   if (NegB)
26106     B = B.getOperand(0);
26107   if (NegC)
26108     C = C.getOperand(0);
26109
26110   unsigned Opcode;
26111   if (!NegMul)
26112     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26113   else
26114     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26115
26116   return DAG.getNode(Opcode, dl, VT, A, B, C);
26117 }
26118
26119 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26120                                   TargetLowering::DAGCombinerInfo &DCI,
26121                                   const X86Subtarget *Subtarget) {
26122   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26123   //           (and (i32 x86isd::setcc_carry), 1)
26124   // This eliminates the zext. This transformation is necessary because
26125   // ISD::SETCC is always legalized to i8.
26126   SDLoc dl(N);
26127   SDValue N0 = N->getOperand(0);
26128   EVT VT = N->getValueType(0);
26129
26130   if (N0.getOpcode() == ISD::AND &&
26131       N0.hasOneUse() &&
26132       N0.getOperand(0).hasOneUse()) {
26133     SDValue N00 = N0.getOperand(0);
26134     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26135       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26136       if (!C || C->getZExtValue() != 1)
26137         return SDValue();
26138       return DAG.getNode(ISD::AND, dl, VT,
26139                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26140                                      N00.getOperand(0), N00.getOperand(1)),
26141                          DAG.getConstant(1, dl, VT));
26142     }
26143   }
26144
26145   if (N0.getOpcode() == ISD::TRUNCATE &&
26146       N0.hasOneUse() &&
26147       N0.getOperand(0).hasOneUse()) {
26148     SDValue N00 = N0.getOperand(0);
26149     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26150       return DAG.getNode(ISD::AND, dl, VT,
26151                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26152                                      N00.getOperand(0), N00.getOperand(1)),
26153                          DAG.getConstant(1, dl, VT));
26154     }
26155   }
26156
26157   if (VT.is256BitVector())
26158     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26159       return R;
26160
26161   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26162   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26163   // This exposes the zext to the udivrem lowering, so that it directly extends
26164   // from AH (which we otherwise need to do contortions to access).
26165   if (N0.getOpcode() == ISD::UDIVREM &&
26166       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26167       (VT == MVT::i32 || VT == MVT::i64)) {
26168     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26169     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26170                             N0.getOperand(0), N0.getOperand(1));
26171     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26172     return R.getValue(1);
26173   }
26174
26175   return SDValue();
26176 }
26177
26178 // Optimize x == -y --> x+y == 0
26179 //          x != -y --> x+y != 0
26180 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26181                                       const X86Subtarget* Subtarget) {
26182   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26183   SDValue LHS = N->getOperand(0);
26184   SDValue RHS = N->getOperand(1);
26185   EVT VT = N->getValueType(0);
26186   SDLoc DL(N);
26187
26188   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26189     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26190       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26191         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26192                                    LHS.getOperand(1));
26193         return DAG.getSetCC(DL, N->getValueType(0), addV,
26194                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26195       }
26196   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26197     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26198       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26199         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26200                                    RHS.getOperand(1));
26201         return DAG.getSetCC(DL, N->getValueType(0), addV,
26202                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26203       }
26204
26205   if (VT.getScalarType() == MVT::i1 &&
26206       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26207     bool IsSEXT0 =
26208         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26209         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26210     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26211
26212     if (!IsSEXT0 || !IsVZero1) {
26213       // Swap the operands and update the condition code.
26214       std::swap(LHS, RHS);
26215       CC = ISD::getSetCCSwappedOperands(CC);
26216
26217       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26218                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26219       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26220     }
26221
26222     if (IsSEXT0 && IsVZero1) {
26223       assert(VT == LHS.getOperand(0).getValueType() &&
26224              "Uexpected operand type");
26225       if (CC == ISD::SETGT)
26226         return DAG.getConstant(0, DL, VT);
26227       if (CC == ISD::SETLE)
26228         return DAG.getConstant(1, DL, VT);
26229       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26230         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26231
26232       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26233              "Unexpected condition code!");
26234       return LHS.getOperand(0);
26235     }
26236   }
26237
26238   return SDValue();
26239 }
26240
26241 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
26242                                          SelectionDAG &DAG) {
26243   SDLoc dl(Load);
26244   MVT VT = Load->getSimpleValueType(0);
26245   MVT EVT = VT.getVectorElementType();
26246   SDValue Addr = Load->getOperand(1);
26247   SDValue NewAddr = DAG.getNode(
26248       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
26249       DAG.getConstant(Index * EVT.getStoreSize(), dl,
26250                       Addr.getSimpleValueType()));
26251
26252   SDValue NewLoad =
26253       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
26254                   DAG.getMachineFunction().getMachineMemOperand(
26255                       Load->getMemOperand(), 0, EVT.getStoreSize()));
26256   return NewLoad;
26257 }
26258
26259 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
26260                                       const X86Subtarget *Subtarget) {
26261   SDLoc dl(N);
26262   MVT VT = N->getOperand(1)->getSimpleValueType(0);
26263   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
26264          "X86insertps is only defined for v4x32");
26265
26266   SDValue Ld = N->getOperand(1);
26267   if (MayFoldLoad(Ld)) {
26268     // Extract the countS bits from the immediate so we can get the proper
26269     // address when narrowing the vector load to a specific element.
26270     // When the second source op is a memory address, insertps doesn't use
26271     // countS and just gets an f32 from that address.
26272     unsigned DestIndex =
26273         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
26274
26275     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
26276
26277     // Create this as a scalar to vector to match the instruction pattern.
26278     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
26279     // countS bits are ignored when loading from memory on insertps, which
26280     // means we don't need to explicitly set them to 0.
26281     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
26282                        LoadScalarToVector, N->getOperand(2));
26283   }
26284   return SDValue();
26285 }
26286
26287 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26288   SDValue V0 = N->getOperand(0);
26289   SDValue V1 = N->getOperand(1);
26290   SDLoc DL(N);
26291   EVT VT = N->getValueType(0);
26292
26293   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26294   // operands and changing the mask to 1. This saves us a bunch of
26295   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26296   // x86InstrInfo knows how to commute this back after instruction selection
26297   // if it would help register allocation.
26298
26299   // TODO: If optimizing for size or a processor that doesn't suffer from
26300   // partial register update stalls, this should be transformed into a MOVSD
26301   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26302
26303   if (VT == MVT::v2f64)
26304     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26305       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26306         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26307         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26308       }
26309
26310   return SDValue();
26311 }
26312
26313 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26314 // as "sbb reg,reg", since it can be extended without zext and produces
26315 // an all-ones bit which is more useful than 0/1 in some cases.
26316 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26317                                MVT VT) {
26318   if (VT == MVT::i8)
26319     return DAG.getNode(ISD::AND, DL, VT,
26320                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26321                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26322                                    EFLAGS),
26323                        DAG.getConstant(1, DL, VT));
26324   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26325   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26326                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26327                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26328                                  EFLAGS));
26329 }
26330
26331 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26332 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26333                                    TargetLowering::DAGCombinerInfo &DCI,
26334                                    const X86Subtarget *Subtarget) {
26335   SDLoc DL(N);
26336   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26337   SDValue EFLAGS = N->getOperand(1);
26338
26339   if (CC == X86::COND_A) {
26340     // Try to convert COND_A into COND_B in an attempt to facilitate
26341     // materializing "setb reg".
26342     //
26343     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26344     // cannot take an immediate as its first operand.
26345     //
26346     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26347         EFLAGS.getValueType().isInteger() &&
26348         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26349       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26350                                    EFLAGS.getNode()->getVTList(),
26351                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26352       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26353       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26354     }
26355   }
26356
26357   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26358   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26359   // cases.
26360   if (CC == X86::COND_B)
26361     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26362
26363   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26364     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26365     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26366   }
26367
26368   return SDValue();
26369 }
26370
26371 // Optimize branch condition evaluation.
26372 //
26373 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26374                                     TargetLowering::DAGCombinerInfo &DCI,
26375                                     const X86Subtarget *Subtarget) {
26376   SDLoc DL(N);
26377   SDValue Chain = N->getOperand(0);
26378   SDValue Dest = N->getOperand(1);
26379   SDValue EFLAGS = N->getOperand(3);
26380   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26381
26382   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26383     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26384     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26385                        Flags);
26386   }
26387
26388   return SDValue();
26389 }
26390
26391 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26392                                                          SelectionDAG &DAG) {
26393   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26394   // optimize away operation when it's from a constant.
26395   //
26396   // The general transformation is:
26397   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26398   //       AND(VECTOR_CMP(x,y), constant2)
26399   //    constant2 = UNARYOP(constant)
26400
26401   // Early exit if this isn't a vector operation, the operand of the
26402   // unary operation isn't a bitwise AND, or if the sizes of the operations
26403   // aren't the same.
26404   EVT VT = N->getValueType(0);
26405   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26406       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26407       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26408     return SDValue();
26409
26410   // Now check that the other operand of the AND is a constant. We could
26411   // make the transformation for non-constant splats as well, but it's unclear
26412   // that would be a benefit as it would not eliminate any operations, just
26413   // perform one more step in scalar code before moving to the vector unit.
26414   if (BuildVectorSDNode *BV =
26415           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26416     // Bail out if the vector isn't a constant.
26417     if (!BV->isConstant())
26418       return SDValue();
26419
26420     // Everything checks out. Build up the new and improved node.
26421     SDLoc DL(N);
26422     EVT IntVT = BV->getValueType(0);
26423     // Create a new constant of the appropriate type for the transformed
26424     // DAG.
26425     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26426     // The AND node needs bitcasts to/from an integer vector type around it.
26427     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26428     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26429                                  N->getOperand(0)->getOperand(0), MaskConst);
26430     SDValue Res = DAG.getBitcast(VT, NewAnd);
26431     return Res;
26432   }
26433
26434   return SDValue();
26435 }
26436
26437 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26438                                         const X86Subtarget *Subtarget) {
26439   SDValue Op0 = N->getOperand(0);
26440   EVT VT = N->getValueType(0);
26441   EVT InVT = Op0.getValueType();
26442   EVT InSVT = InVT.getScalarType();
26443   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26444
26445   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26446   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26447   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26448     SDLoc dl(N);
26449     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26450                                  InVT.getVectorNumElements());
26451     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26452
26453     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26454       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26455
26456     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26457   }
26458
26459   return SDValue();
26460 }
26461
26462 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26463                                         const X86Subtarget *Subtarget) {
26464   // First try to optimize away the conversion entirely when it's
26465   // conditionally from a constant. Vectors only.
26466   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26467     return Res;
26468
26469   // Now move on to more general possibilities.
26470   SDValue Op0 = N->getOperand(0);
26471   EVT VT = N->getValueType(0);
26472   EVT InVT = Op0.getValueType();
26473   EVT InSVT = InVT.getScalarType();
26474
26475   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26476   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26477   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26478     SDLoc dl(N);
26479     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26480                                  InVT.getVectorNumElements());
26481     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26482     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26483   }
26484
26485   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26486   // a 32-bit target where SSE doesn't support i64->FP operations.
26487   if (Op0.getOpcode() == ISD::LOAD) {
26488     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26489     EVT LdVT = Ld->getValueType(0);
26490
26491     // This transformation is not supported if the result type is f16
26492     if (VT == MVT::f16)
26493       return SDValue();
26494
26495     if (!Ld->isVolatile() && !VT.isVector() &&
26496         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26497         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26498       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26499           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26500       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26501       return FILDChain;
26502     }
26503   }
26504   return SDValue();
26505 }
26506
26507 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26508 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26509                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26510   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26511   // the result is either zero or one (depending on the input carry bit).
26512   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26513   if (X86::isZeroNode(N->getOperand(0)) &&
26514       X86::isZeroNode(N->getOperand(1)) &&
26515       // We don't have a good way to replace an EFLAGS use, so only do this when
26516       // dead right now.
26517       SDValue(N, 1).use_empty()) {
26518     SDLoc DL(N);
26519     EVT VT = N->getValueType(0);
26520     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26521     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26522                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26523                                            DAG.getConstant(X86::COND_B, DL,
26524                                                            MVT::i8),
26525                                            N->getOperand(2)),
26526                                DAG.getConstant(1, DL, VT));
26527     return DCI.CombineTo(N, Res1, CarryOut);
26528   }
26529
26530   return SDValue();
26531 }
26532
26533 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26534 //      (add Y, (setne X, 0)) -> sbb -1, Y
26535 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26536 //      (sub (setne X, 0), Y) -> adc -1, Y
26537 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26538   SDLoc DL(N);
26539
26540   // Look through ZExts.
26541   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26542   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26543     return SDValue();
26544
26545   SDValue SetCC = Ext.getOperand(0);
26546   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26547     return SDValue();
26548
26549   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26550   if (CC != X86::COND_E && CC != X86::COND_NE)
26551     return SDValue();
26552
26553   SDValue Cmp = SetCC.getOperand(1);
26554   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26555       !X86::isZeroNode(Cmp.getOperand(1)) ||
26556       !Cmp.getOperand(0).getValueType().isInteger())
26557     return SDValue();
26558
26559   SDValue CmpOp0 = Cmp.getOperand(0);
26560   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26561                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26562
26563   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26564   if (CC == X86::COND_NE)
26565     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26566                        DL, OtherVal.getValueType(), OtherVal,
26567                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26568                        NewCmp);
26569   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26570                      DL, OtherVal.getValueType(), OtherVal,
26571                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26572 }
26573
26574 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26575 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26576                                  const X86Subtarget *Subtarget) {
26577   EVT VT = N->getValueType(0);
26578   SDValue Op0 = N->getOperand(0);
26579   SDValue Op1 = N->getOperand(1);
26580
26581   // Try to synthesize horizontal adds from adds of shuffles.
26582   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26583        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26584       isHorizontalBinOp(Op0, Op1, true))
26585     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26586
26587   return OptimizeConditionalInDecrement(N, DAG);
26588 }
26589
26590 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26591                                  const X86Subtarget *Subtarget) {
26592   SDValue Op0 = N->getOperand(0);
26593   SDValue Op1 = N->getOperand(1);
26594
26595   // X86 can't encode an immediate LHS of a sub. See if we can push the
26596   // negation into a preceding instruction.
26597   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26598     // If the RHS of the sub is a XOR with one use and a constant, invert the
26599     // immediate. Then add one to the LHS of the sub so we can turn
26600     // X-Y -> X+~Y+1, saving one register.
26601     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26602         isa<ConstantSDNode>(Op1.getOperand(1))) {
26603       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26604       EVT VT = Op0.getValueType();
26605       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26606                                    Op1.getOperand(0),
26607                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26608       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26609                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26610     }
26611   }
26612
26613   // Try to synthesize horizontal adds from adds of shuffles.
26614   EVT VT = N->getValueType(0);
26615   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26616        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26617       isHorizontalBinOp(Op0, Op1, true))
26618     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26619
26620   return OptimizeConditionalInDecrement(N, DAG);
26621 }
26622
26623 /// performVZEXTCombine - Performs build vector combines
26624 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26625                                    TargetLowering::DAGCombinerInfo &DCI,
26626                                    const X86Subtarget *Subtarget) {
26627   SDLoc DL(N);
26628   MVT VT = N->getSimpleValueType(0);
26629   SDValue Op = N->getOperand(0);
26630   MVT OpVT = Op.getSimpleValueType();
26631   MVT OpEltVT = OpVT.getVectorElementType();
26632   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26633
26634   // (vzext (bitcast (vzext (x)) -> (vzext x)
26635   SDValue V = Op;
26636   while (V.getOpcode() == ISD::BITCAST)
26637     V = V.getOperand(0);
26638
26639   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26640     MVT InnerVT = V.getSimpleValueType();
26641     MVT InnerEltVT = InnerVT.getVectorElementType();
26642
26643     // If the element sizes match exactly, we can just do one larger vzext. This
26644     // is always an exact type match as vzext operates on integer types.
26645     if (OpEltVT == InnerEltVT) {
26646       assert(OpVT == InnerVT && "Types must match for vzext!");
26647       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26648     }
26649
26650     // The only other way we can combine them is if only a single element of the
26651     // inner vzext is used in the input to the outer vzext.
26652     if (InnerEltVT.getSizeInBits() < InputBits)
26653       return SDValue();
26654
26655     // In this case, the inner vzext is completely dead because we're going to
26656     // only look at bits inside of the low element. Just do the outer vzext on
26657     // a bitcast of the input to the inner.
26658     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26659   }
26660
26661   // Check if we can bypass extracting and re-inserting an element of an input
26662   // vector. Essentially:
26663   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26664   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26665       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26666       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26667     SDValue ExtractedV = V.getOperand(0);
26668     SDValue OrigV = ExtractedV.getOperand(0);
26669     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26670       if (ExtractIdx->getZExtValue() == 0) {
26671         MVT OrigVT = OrigV.getSimpleValueType();
26672         // Extract a subvector if necessary...
26673         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26674           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26675           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26676                                     OrigVT.getVectorNumElements() / Ratio);
26677           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26678                               DAG.getIntPtrConstant(0, DL));
26679         }
26680         Op = DAG.getBitcast(OpVT, OrigV);
26681         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26682       }
26683   }
26684
26685   return SDValue();
26686 }
26687
26688 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26689                                              DAGCombinerInfo &DCI) const {
26690   SelectionDAG &DAG = DCI.DAG;
26691   switch (N->getOpcode()) {
26692   default: break;
26693   case ISD::EXTRACT_VECTOR_ELT:
26694     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26695   case ISD::VSELECT:
26696   case ISD::SELECT:
26697   case X86ISD::SHRUNKBLEND:
26698     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26699   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26700   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26701   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26702   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26703   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26704   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26705   case ISD::SHL:
26706   case ISD::SRA:
26707   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26708   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26709   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26710   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26711   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26712   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26713   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26714   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26715   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26716   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26717   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26718   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26719   case X86ISD::FXOR:
26720   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26721   case X86ISD::FMIN:
26722   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26723   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26724   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26725   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26726   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26727   case ISD::ANY_EXTEND:
26728   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26729   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26730   case ISD::SIGN_EXTEND_INREG:
26731     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26732   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26733   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26734   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26735   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26736   case X86ISD::SHUFP:       // Handle all target specific shuffles
26737   case X86ISD::PALIGNR:
26738   case X86ISD::UNPCKH:
26739   case X86ISD::UNPCKL:
26740   case X86ISD::MOVHLPS:
26741   case X86ISD::MOVLHPS:
26742   case X86ISD::PSHUFB:
26743   case X86ISD::PSHUFD:
26744   case X86ISD::PSHUFHW:
26745   case X86ISD::PSHUFLW:
26746   case X86ISD::MOVSS:
26747   case X86ISD::MOVSD:
26748   case X86ISD::VPERMILPI:
26749   case X86ISD::VPERM2X128:
26750   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26751   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26752   case X86ISD::INSERTPS: {
26753     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26754       return PerformINSERTPSCombine(N, DAG, Subtarget);
26755     break;
26756   }
26757   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26758   }
26759
26760   return SDValue();
26761 }
26762
26763 /// isTypeDesirableForOp - Return true if the target has native support for
26764 /// the specified value type and it is 'desirable' to use the type for the
26765 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26766 /// instruction encodings are longer and some i16 instructions are slow.
26767 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26768   if (!isTypeLegal(VT))
26769     return false;
26770   if (VT != MVT::i16)
26771     return true;
26772
26773   switch (Opc) {
26774   default:
26775     return true;
26776   case ISD::LOAD:
26777   case ISD::SIGN_EXTEND:
26778   case ISD::ZERO_EXTEND:
26779   case ISD::ANY_EXTEND:
26780   case ISD::SHL:
26781   case ISD::SRL:
26782   case ISD::SUB:
26783   case ISD::ADD:
26784   case ISD::MUL:
26785   case ISD::AND:
26786   case ISD::OR:
26787   case ISD::XOR:
26788     return false;
26789   }
26790 }
26791
26792 /// IsDesirableToPromoteOp - This method query the target whether it is
26793 /// beneficial for dag combiner to promote the specified node. If true, it
26794 /// should return the desired promotion type by reference.
26795 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26796   EVT VT = Op.getValueType();
26797   if (VT != MVT::i16)
26798     return false;
26799
26800   bool Promote = false;
26801   bool Commute = false;
26802   switch (Op.getOpcode()) {
26803   default: break;
26804   case ISD::LOAD: {
26805     LoadSDNode *LD = cast<LoadSDNode>(Op);
26806     // If the non-extending load has a single use and it's not live out, then it
26807     // might be folded.
26808     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26809                                                      Op.hasOneUse()*/) {
26810       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26811              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26812         // The only case where we'd want to promote LOAD (rather then it being
26813         // promoted as an operand is when it's only use is liveout.
26814         if (UI->getOpcode() != ISD::CopyToReg)
26815           return false;
26816       }
26817     }
26818     Promote = true;
26819     break;
26820   }
26821   case ISD::SIGN_EXTEND:
26822   case ISD::ZERO_EXTEND:
26823   case ISD::ANY_EXTEND:
26824     Promote = true;
26825     break;
26826   case ISD::SHL:
26827   case ISD::SRL: {
26828     SDValue N0 = Op.getOperand(0);
26829     // Look out for (store (shl (load), x)).
26830     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26831       return false;
26832     Promote = true;
26833     break;
26834   }
26835   case ISD::ADD:
26836   case ISD::MUL:
26837   case ISD::AND:
26838   case ISD::OR:
26839   case ISD::XOR:
26840     Commute = true;
26841     // fallthrough
26842   case ISD::SUB: {
26843     SDValue N0 = Op.getOperand(0);
26844     SDValue N1 = Op.getOperand(1);
26845     if (!Commute && MayFoldLoad(N1))
26846       return false;
26847     // Avoid disabling potential load folding opportunities.
26848     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26849       return false;
26850     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26851       return false;
26852     Promote = true;
26853   }
26854   }
26855
26856   PVT = MVT::i32;
26857   return Promote;
26858 }
26859
26860 //===----------------------------------------------------------------------===//
26861 //                           X86 Inline Assembly Support
26862 //===----------------------------------------------------------------------===//
26863
26864 // Helper to match a string separated by whitespace.
26865 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26866   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26867
26868   for (StringRef Piece : Pieces) {
26869     if (!S.startswith(Piece)) // Check if the piece matches.
26870       return false;
26871
26872     S = S.substr(Piece.size());
26873     StringRef::size_type Pos = S.find_first_not_of(" \t");
26874     if (Pos == 0) // We matched a prefix.
26875       return false;
26876
26877     S = S.substr(Pos);
26878   }
26879
26880   return S.empty();
26881 }
26882
26883 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26884
26885   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26886     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26887         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26888         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26889
26890       if (AsmPieces.size() == 3)
26891         return true;
26892       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26893         return true;
26894     }
26895   }
26896   return false;
26897 }
26898
26899 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26900   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26901
26902   std::string AsmStr = IA->getAsmString();
26903
26904   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26905   if (!Ty || Ty->getBitWidth() % 16 != 0)
26906     return false;
26907
26908   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26909   SmallVector<StringRef, 4> AsmPieces;
26910   SplitString(AsmStr, AsmPieces, ";\n");
26911
26912   switch (AsmPieces.size()) {
26913   default: return false;
26914   case 1:
26915     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26916     // we will turn this bswap into something that will be lowered to logical
26917     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26918     // lower so don't worry about this.
26919     // bswap $0
26920     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26921         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26922         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26923         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26924         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26925         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26926       // No need to check constraints, nothing other than the equivalent of
26927       // "=r,0" would be valid here.
26928       return IntrinsicLowering::LowerToByteSwap(CI);
26929     }
26930
26931     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26932     if (CI->getType()->isIntegerTy(16) &&
26933         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26934         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26935          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26936       AsmPieces.clear();
26937       StringRef ConstraintsStr = IA->getConstraintString();
26938       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26939       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26940       if (clobbersFlagRegisters(AsmPieces))
26941         return IntrinsicLowering::LowerToByteSwap(CI);
26942     }
26943     break;
26944   case 3:
26945     if (CI->getType()->isIntegerTy(32) &&
26946         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26947         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26948         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26949         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26950       AsmPieces.clear();
26951       StringRef ConstraintsStr = IA->getConstraintString();
26952       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26953       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26954       if (clobbersFlagRegisters(AsmPieces))
26955         return IntrinsicLowering::LowerToByteSwap(CI);
26956     }
26957
26958     if (CI->getType()->isIntegerTy(64)) {
26959       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26960       if (Constraints.size() >= 2 &&
26961           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26962           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26963         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26964         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26965             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26966             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26967           return IntrinsicLowering::LowerToByteSwap(CI);
26968       }
26969     }
26970     break;
26971   }
26972   return false;
26973 }
26974
26975 /// getConstraintType - Given a constraint letter, return the type of
26976 /// constraint it is for this target.
26977 X86TargetLowering::ConstraintType
26978 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26979   if (Constraint.size() == 1) {
26980     switch (Constraint[0]) {
26981     case 'R':
26982     case 'q':
26983     case 'Q':
26984     case 'f':
26985     case 't':
26986     case 'u':
26987     case 'y':
26988     case 'x':
26989     case 'Y':
26990     case 'l':
26991       return C_RegisterClass;
26992     case 'a':
26993     case 'b':
26994     case 'c':
26995     case 'd':
26996     case 'S':
26997     case 'D':
26998     case 'A':
26999       return C_Register;
27000     case 'I':
27001     case 'J':
27002     case 'K':
27003     case 'L':
27004     case 'M':
27005     case 'N':
27006     case 'G':
27007     case 'C':
27008     case 'e':
27009     case 'Z':
27010       return C_Other;
27011     default:
27012       break;
27013     }
27014   }
27015   return TargetLowering::getConstraintType(Constraint);
27016 }
27017
27018 /// Examine constraint type and operand type and determine a weight value.
27019 /// This object must already have been set up with the operand type
27020 /// and the current alternative constraint selected.
27021 TargetLowering::ConstraintWeight
27022   X86TargetLowering::getSingleConstraintMatchWeight(
27023     AsmOperandInfo &info, const char *constraint) const {
27024   ConstraintWeight weight = CW_Invalid;
27025   Value *CallOperandVal = info.CallOperandVal;
27026     // If we don't have a value, we can't do a match,
27027     // but allow it at the lowest weight.
27028   if (!CallOperandVal)
27029     return CW_Default;
27030   Type *type = CallOperandVal->getType();
27031   // Look at the constraint type.
27032   switch (*constraint) {
27033   default:
27034     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27035   case 'R':
27036   case 'q':
27037   case 'Q':
27038   case 'a':
27039   case 'b':
27040   case 'c':
27041   case 'd':
27042   case 'S':
27043   case 'D':
27044   case 'A':
27045     if (CallOperandVal->getType()->isIntegerTy())
27046       weight = CW_SpecificReg;
27047     break;
27048   case 'f':
27049   case 't':
27050   case 'u':
27051     if (type->isFloatingPointTy())
27052       weight = CW_SpecificReg;
27053     break;
27054   case 'y':
27055     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27056       weight = CW_SpecificReg;
27057     break;
27058   case 'x':
27059   case 'Y':
27060     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27061         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27062       weight = CW_Register;
27063     break;
27064   case 'I':
27065     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27066       if (C->getZExtValue() <= 31)
27067         weight = CW_Constant;
27068     }
27069     break;
27070   case 'J':
27071     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27072       if (C->getZExtValue() <= 63)
27073         weight = CW_Constant;
27074     }
27075     break;
27076   case 'K':
27077     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27078       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27079         weight = CW_Constant;
27080     }
27081     break;
27082   case 'L':
27083     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27084       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27085         weight = CW_Constant;
27086     }
27087     break;
27088   case 'M':
27089     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27090       if (C->getZExtValue() <= 3)
27091         weight = CW_Constant;
27092     }
27093     break;
27094   case 'N':
27095     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27096       if (C->getZExtValue() <= 0xff)
27097         weight = CW_Constant;
27098     }
27099     break;
27100   case 'G':
27101   case 'C':
27102     if (isa<ConstantFP>(CallOperandVal)) {
27103       weight = CW_Constant;
27104     }
27105     break;
27106   case 'e':
27107     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27108       if ((C->getSExtValue() >= -0x80000000LL) &&
27109           (C->getSExtValue() <= 0x7fffffffLL))
27110         weight = CW_Constant;
27111     }
27112     break;
27113   case 'Z':
27114     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27115       if (C->getZExtValue() <= 0xffffffff)
27116         weight = CW_Constant;
27117     }
27118     break;
27119   }
27120   return weight;
27121 }
27122
27123 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27124 /// with another that has more specific requirements based on the type of the
27125 /// corresponding operand.
27126 const char *X86TargetLowering::
27127 LowerXConstraint(EVT ConstraintVT) const {
27128   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27129   // 'f' like normal targets.
27130   if (ConstraintVT.isFloatingPoint()) {
27131     if (Subtarget->hasSSE2())
27132       return "Y";
27133     if (Subtarget->hasSSE1())
27134       return "x";
27135   }
27136
27137   return TargetLowering::LowerXConstraint(ConstraintVT);
27138 }
27139
27140 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27141 /// vector.  If it is invalid, don't add anything to Ops.
27142 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27143                                                      std::string &Constraint,
27144                                                      std::vector<SDValue>&Ops,
27145                                                      SelectionDAG &DAG) const {
27146   SDValue Result;
27147
27148   // Only support length 1 constraints for now.
27149   if (Constraint.length() > 1) return;
27150
27151   char ConstraintLetter = Constraint[0];
27152   switch (ConstraintLetter) {
27153   default: break;
27154   case 'I':
27155     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27156       if (C->getZExtValue() <= 31) {
27157         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27158                                        Op.getValueType());
27159         break;
27160       }
27161     }
27162     return;
27163   case 'J':
27164     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27165       if (C->getZExtValue() <= 63) {
27166         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27167                                        Op.getValueType());
27168         break;
27169       }
27170     }
27171     return;
27172   case 'K':
27173     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27174       if (isInt<8>(C->getSExtValue())) {
27175         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27176                                        Op.getValueType());
27177         break;
27178       }
27179     }
27180     return;
27181   case 'L':
27182     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27183       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27184           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27185         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27186                                        Op.getValueType());
27187         break;
27188       }
27189     }
27190     return;
27191   case 'M':
27192     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27193       if (C->getZExtValue() <= 3) {
27194         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27195                                        Op.getValueType());
27196         break;
27197       }
27198     }
27199     return;
27200   case 'N':
27201     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27202       if (C->getZExtValue() <= 255) {
27203         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27204                                        Op.getValueType());
27205         break;
27206       }
27207     }
27208     return;
27209   case 'O':
27210     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27211       if (C->getZExtValue() <= 127) {
27212         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27213                                        Op.getValueType());
27214         break;
27215       }
27216     }
27217     return;
27218   case 'e': {
27219     // 32-bit signed value
27220     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27221       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27222                                            C->getSExtValue())) {
27223         // Widen to 64 bits here to get it sign extended.
27224         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27225         break;
27226       }
27227     // FIXME gcc accepts some relocatable values here too, but only in certain
27228     // memory models; it's complicated.
27229     }
27230     return;
27231   }
27232   case 'Z': {
27233     // 32-bit unsigned value
27234     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27235       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27236                                            C->getZExtValue())) {
27237         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27238                                        Op.getValueType());
27239         break;
27240       }
27241     }
27242     // FIXME gcc accepts some relocatable values here too, but only in certain
27243     // memory models; it's complicated.
27244     return;
27245   }
27246   case 'i': {
27247     // Literal immediates are always ok.
27248     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27249       // Widen to 64 bits here to get it sign extended.
27250       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27251       break;
27252     }
27253
27254     // In any sort of PIC mode addresses need to be computed at runtime by
27255     // adding in a register or some sort of table lookup.  These can't
27256     // be used as immediates.
27257     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27258       return;
27259
27260     // If we are in non-pic codegen mode, we allow the address of a global (with
27261     // an optional displacement) to be used with 'i'.
27262     GlobalAddressSDNode *GA = nullptr;
27263     int64_t Offset = 0;
27264
27265     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27266     while (1) {
27267       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27268         Offset += GA->getOffset();
27269         break;
27270       } else if (Op.getOpcode() == ISD::ADD) {
27271         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27272           Offset += C->getZExtValue();
27273           Op = Op.getOperand(0);
27274           continue;
27275         }
27276       } else if (Op.getOpcode() == ISD::SUB) {
27277         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27278           Offset += -C->getZExtValue();
27279           Op = Op.getOperand(0);
27280           continue;
27281         }
27282       }
27283
27284       // Otherwise, this isn't something we can handle, reject it.
27285       return;
27286     }
27287
27288     const GlobalValue *GV = GA->getGlobal();
27289     // If we require an extra load to get this address, as in PIC mode, we
27290     // can't accept it.
27291     if (isGlobalStubReference(
27292             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27293       return;
27294
27295     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27296                                         GA->getValueType(0), Offset);
27297     break;
27298   }
27299   }
27300
27301   if (Result.getNode()) {
27302     Ops.push_back(Result);
27303     return;
27304   }
27305   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27306 }
27307
27308 std::pair<unsigned, const TargetRegisterClass *>
27309 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27310                                                 StringRef Constraint,
27311                                                 MVT VT) const {
27312   // First, see if this is a constraint that directly corresponds to an LLVM
27313   // register class.
27314   if (Constraint.size() == 1) {
27315     // GCC Constraint Letters
27316     switch (Constraint[0]) {
27317     default: break;
27318       // TODO: Slight differences here in allocation order and leaving
27319       // RIP in the class. Do they matter any more here than they do
27320       // in the normal allocation?
27321     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27322       if (Subtarget->is64Bit()) {
27323         if (VT == MVT::i32 || VT == MVT::f32)
27324           return std::make_pair(0U, &X86::GR32RegClass);
27325         if (VT == MVT::i16)
27326           return std::make_pair(0U, &X86::GR16RegClass);
27327         if (VT == MVT::i8 || VT == MVT::i1)
27328           return std::make_pair(0U, &X86::GR8RegClass);
27329         if (VT == MVT::i64 || VT == MVT::f64)
27330           return std::make_pair(0U, &X86::GR64RegClass);
27331         break;
27332       }
27333       // 32-bit fallthrough
27334     case 'Q':   // Q_REGS
27335       if (VT == MVT::i32 || VT == MVT::f32)
27336         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27337       if (VT == MVT::i16)
27338         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27339       if (VT == MVT::i8 || VT == MVT::i1)
27340         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27341       if (VT == MVT::i64)
27342         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27343       break;
27344     case 'r':   // GENERAL_REGS
27345     case 'l':   // INDEX_REGS
27346       if (VT == MVT::i8 || VT == MVT::i1)
27347         return std::make_pair(0U, &X86::GR8RegClass);
27348       if (VT == MVT::i16)
27349         return std::make_pair(0U, &X86::GR16RegClass);
27350       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27351         return std::make_pair(0U, &X86::GR32RegClass);
27352       return std::make_pair(0U, &X86::GR64RegClass);
27353     case 'R':   // LEGACY_REGS
27354       if (VT == MVT::i8 || VT == MVT::i1)
27355         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27356       if (VT == MVT::i16)
27357         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27358       if (VT == MVT::i32 || !Subtarget->is64Bit())
27359         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27360       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27361     case 'f':  // FP Stack registers.
27362       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27363       // value to the correct fpstack register class.
27364       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27365         return std::make_pair(0U, &X86::RFP32RegClass);
27366       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27367         return std::make_pair(0U, &X86::RFP64RegClass);
27368       return std::make_pair(0U, &X86::RFP80RegClass);
27369     case 'y':   // MMX_REGS if MMX allowed.
27370       if (!Subtarget->hasMMX()) break;
27371       return std::make_pair(0U, &X86::VR64RegClass);
27372     case 'Y':   // SSE_REGS if SSE2 allowed
27373       if (!Subtarget->hasSSE2()) break;
27374       // FALL THROUGH.
27375     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27376       if (!Subtarget->hasSSE1()) break;
27377
27378       switch (VT.SimpleTy) {
27379       default: break;
27380       // Scalar SSE types.
27381       case MVT::f32:
27382       case MVT::i32:
27383         return std::make_pair(0U, &X86::FR32RegClass);
27384       case MVT::f64:
27385       case MVT::i64:
27386         return std::make_pair(0U, &X86::FR64RegClass);
27387       // Vector types.
27388       case MVT::v16i8:
27389       case MVT::v8i16:
27390       case MVT::v4i32:
27391       case MVT::v2i64:
27392       case MVT::v4f32:
27393       case MVT::v2f64:
27394         return std::make_pair(0U, &X86::VR128RegClass);
27395       // AVX types.
27396       case MVT::v32i8:
27397       case MVT::v16i16:
27398       case MVT::v8i32:
27399       case MVT::v4i64:
27400       case MVT::v8f32:
27401       case MVT::v4f64:
27402         return std::make_pair(0U, &X86::VR256RegClass);
27403       case MVT::v8f64:
27404       case MVT::v16f32:
27405       case MVT::v16i32:
27406       case MVT::v8i64:
27407         return std::make_pair(0U, &X86::VR512RegClass);
27408       }
27409       break;
27410     }
27411   }
27412
27413   // Use the default implementation in TargetLowering to convert the register
27414   // constraint into a member of a register class.
27415   std::pair<unsigned, const TargetRegisterClass*> Res;
27416   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27417
27418   // Not found as a standard register?
27419   if (!Res.second) {
27420     // Map st(0) -> st(7) -> ST0
27421     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27422         tolower(Constraint[1]) == 's' &&
27423         tolower(Constraint[2]) == 't' &&
27424         Constraint[3] == '(' &&
27425         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27426         Constraint[5] == ')' &&
27427         Constraint[6] == '}') {
27428
27429       Res.first = X86::FP0+Constraint[4]-'0';
27430       Res.second = &X86::RFP80RegClass;
27431       return Res;
27432     }
27433
27434     // GCC allows "st(0)" to be called just plain "st".
27435     if (StringRef("{st}").equals_lower(Constraint)) {
27436       Res.first = X86::FP0;
27437       Res.second = &X86::RFP80RegClass;
27438       return Res;
27439     }
27440
27441     // flags -> EFLAGS
27442     if (StringRef("{flags}").equals_lower(Constraint)) {
27443       Res.first = X86::EFLAGS;
27444       Res.second = &X86::CCRRegClass;
27445       return Res;
27446     }
27447
27448     // 'A' means EAX + EDX.
27449     if (Constraint == "A") {
27450       Res.first = X86::EAX;
27451       Res.second = &X86::GR32_ADRegClass;
27452       return Res;
27453     }
27454     return Res;
27455   }
27456
27457   // Otherwise, check to see if this is a register class of the wrong value
27458   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27459   // turn into {ax},{dx}.
27460   // MVT::Other is used to specify clobber names.
27461   if (Res.second->hasType(VT) || VT == MVT::Other)
27462     return Res;   // Correct type already, nothing to do.
27463
27464   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27465   // return "eax". This should even work for things like getting 64bit integer
27466   // registers when given an f64 type.
27467   const TargetRegisterClass *Class = Res.second;
27468   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27469       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27470     unsigned Size = VT.getSizeInBits();
27471     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27472                                   : Size == 16 ? MVT::i16
27473                                   : Size == 32 ? MVT::i32
27474                                   : Size == 64 ? MVT::i64
27475                                   : MVT::Other;
27476     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27477     if (DestReg > 0) {
27478       Res.first = DestReg;
27479       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27480                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27481                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27482                  : &X86::GR64RegClass;
27483       assert(Res.second->contains(Res.first) && "Register in register class");
27484     } else {
27485       // No register found/type mismatch.
27486       Res.first = 0;
27487       Res.second = nullptr;
27488     }
27489   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27490              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27491              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27492              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27493              Class == &X86::VR512RegClass) {
27494     // Handle references to XMM physical registers that got mapped into the
27495     // wrong class.  This can happen with constraints like {xmm0} where the
27496     // target independent register mapper will just pick the first match it can
27497     // find, ignoring the required type.
27498
27499     if (VT == MVT::f32 || VT == MVT::i32)
27500       Res.second = &X86::FR32RegClass;
27501     else if (VT == MVT::f64 || VT == MVT::i64)
27502       Res.second = &X86::FR64RegClass;
27503     else if (X86::VR128RegClass.hasType(VT))
27504       Res.second = &X86::VR128RegClass;
27505     else if (X86::VR256RegClass.hasType(VT))
27506       Res.second = &X86::VR256RegClass;
27507     else if (X86::VR512RegClass.hasType(VT))
27508       Res.second = &X86::VR512RegClass;
27509     else {
27510       // Type mismatch and not a clobber: Return an error;
27511       Res.first = 0;
27512       Res.second = nullptr;
27513     }
27514   }
27515
27516   return Res;
27517 }
27518
27519 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27520                                             const AddrMode &AM, Type *Ty,
27521                                             unsigned AS) const {
27522   // Scaling factors are not free at all.
27523   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27524   // will take 2 allocations in the out of order engine instead of 1
27525   // for plain addressing mode, i.e. inst (reg1).
27526   // E.g.,
27527   // vaddps (%rsi,%drx), %ymm0, %ymm1
27528   // Requires two allocations (one for the load, one for the computation)
27529   // whereas:
27530   // vaddps (%rsi), %ymm0, %ymm1
27531   // Requires just 1 allocation, i.e., freeing allocations for other operations
27532   // and having less micro operations to execute.
27533   //
27534   // For some X86 architectures, this is even worse because for instance for
27535   // stores, the complex addressing mode forces the instruction to use the
27536   // "load" ports instead of the dedicated "store" port.
27537   // E.g., on Haswell:
27538   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27539   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27540   if (isLegalAddressingMode(DL, AM, Ty, AS))
27541     // Scale represents reg2 * scale, thus account for 1
27542     // as soon as we use a second register.
27543     return AM.Scale != 0;
27544   return -1;
27545 }
27546
27547 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27548   // Integer division on x86 is expensive. However, when aggressively optimizing
27549   // for code size, we prefer to use a div instruction, as it is usually smaller
27550   // than the alternative sequence.
27551   // The exception to this is vector division. Since x86 doesn't have vector
27552   // integer division, leaving the division as-is is a loss even in terms of
27553   // size, because it will have to be scalarized, while the alternative code
27554   // sequence can be performed in vector form.
27555   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27556                                    Attribute::MinSize);
27557   return OptSize && !VT.isVector();
27558 }