lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78
  79   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // For 64-bit, since we have so many registers, use the ILP scheduler.
  85   // For 32-bit, use the register pressure specific scheduling.
  86   // For Atom, always use ILP scheduling.
  87   if (Subtarget->isAtom())
  88     setSchedulingPreference(Sched::ILP);
  89   else if (Subtarget->is64Bit())
  90     setSchedulingPreference(Sched::ILP);
  91   else
  92     setSchedulingPreference(Sched::RegPressure);
  93   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  94   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  95
  96   // Bypass expensive divides on Atom when compiling with O2.
  97   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  98     if (Subtarget->hasSlowDivide32())
  99       addBypassSlowDiv(32, 8);
 100     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 101       addBypassSlowDiv(64, 16);
 102   }
 103
 104   if (Subtarget->isTargetKnownWindowsMSVC()) {
 105     // Setup Windows compiler runtime calls.
 106     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 107     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 108     setLibcallName(RTLIB::SREM_I64, "_allrem");
 109     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 110     setLibcallName(RTLIB::MUL_I64, "_allmul");
 111     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 112     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 116   }
 117
 118   if (Subtarget->isTargetDarwin()) {
 119     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 120     setUseUnderscoreSetJmp(false);
 121     setUseUnderscoreLongJmp(false);
 122   } else if (Subtarget->isTargetWindowsGNU()) {
 123     // MS runtime is weird: it exports _setjmp, but longjmp!
 124     setUseUnderscoreSetJmp(true);
 125     setUseUnderscoreLongJmp(false);
 126   } else {
 127     setUseUnderscoreSetJmp(true);
 128     setUseUnderscoreLongJmp(true);
 129   }
 130
 131   // Set up the register classes.
 132   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 133   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 134   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 135   if (Subtarget->is64Bit())
 136     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 137
 138   for (MVT VT : MVT::integer_valuetypes())
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140
 141   // We don't accept any truncstore of integer registers.
 142   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 148
 149   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 150
 151   // SETOEQ and SETUNE require checking two conditions.
 152   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 153   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 155   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 158
 159   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 160   // operation.
 161   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 164
 165   if (Subtarget->is64Bit()) {
 166     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 167       // f32/f64 are legal, f80 is custom.
 168       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169     else
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 171     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 172   } else if (!Subtarget->useSoftFloat()) {
 173     // We have an algorithm for SSE2->double, and we turn this into a
 174     // 64-bit FILD followed by conditional FADD for other targets.
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176     // We have an algorithm for SSE2, and we turn this into a 64-bit
 177     // FILD or VCVTUSI2SS/SD for other targets.
 178     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 179   }
 180
 181   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 185
 186   if (!Subtarget->useSoftFloat()) {
 187     // SSE has no i16 to fp conversion, only i32
 188     if (X86ScalarSSEf32) {
 189       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 190       // f32 and f64 cases are Legal, f80 case is not
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 192     } else {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 195     }
 196   } else {
 197     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 199   }
 200
 201   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 202   // are Legal, f80 is custom lowered.
 203   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 204   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 205
 206   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 207   // this operation.
 208   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 210
 211   if (X86ScalarSSEf32) {
 212     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 213     // f32 and f64 cases are Legal, f80 case is not
 214     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 215   } else {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218   }
 219
 220   // Handle FP_TO_UINT by promoting the destination to a larger signed
 221   // conversion.
 222   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 225
 226   if (Subtarget->is64Bit()) {
 227     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 228       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 229       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 231     } else {
 232       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 234     }
 235   } else if (!Subtarget->useSoftFloat()) {
 236     // Since AVX is a superset of SSE3, only check for SSE here.
 237     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 238       // Expand FP_TO_UINT into a select.
 239       // FIXME: We would like to use a Custom expander here eventually to do
 240       // the optimal thing for SSE vs. the default expansion in the legalizer.
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 242     else
 243       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 244       // With SSE3 we can use fisttpll to convert to a signed i64; without
 245       // SSE, we're stuck with a fistpll.
 246       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 247
 248     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 249   }
 250
 251   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 252   if (!X86ScalarSSEf64) {
 253     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 254     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 255     if (Subtarget->is64Bit()) {
 256       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 257       // Without SSE, i64->f64 goes through memory.
 258       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 259     }
 260   }
 261
 262   // Scalar integer divide and remainder are lowered to use operations that
 263   // produce two results, to match the available instructions. This exposes
 264   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 265   // into a single instruction.
 266   //
 267   // Scalar integer multiply-high is also lowered to use two-result
 268   // operations, to match the available instructions. However, plain multiply
 269   // (low) operations are left as Legal, as there are single-result
 270   // instructions for this in x86. Using the two-result multiply instructions
 271   // when both high and low results are needed must be arranged by dagcombine.
 272   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 273     setOperationAction(ISD::MULHS, VT, Expand);
 274     setOperationAction(ISD::MULHU, VT, Expand);
 275     setOperationAction(ISD::SDIV, VT, Expand);
 276     setOperationAction(ISD::UDIV, VT, Expand);
 277     setOperationAction(ISD::SREM, VT, Expand);
 278     setOperationAction(ISD::UREM, VT, Expand);
 279
 280     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 281     setOperationAction(ISD::ADDC, VT, Custom);
 282     setOperationAction(ISD::ADDE, VT, Custom);
 283     setOperationAction(ISD::SUBC, VT, Custom);
 284     setOperationAction(ISD::SUBE, VT, Custom);
 285   }
 286
 287   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 288   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 289   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 290   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 291   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 296   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 297   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 303   if (Subtarget->is64Bit())
 304     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 305   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 306   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 308   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 309
 310   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 311     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 312     // is. We should promote the value to 64-bits to solve this.
 313     // This is what the CRT headers do - `fmodf` is an inline header
 314     // function casting to f64 and calling `fmod`.
 315     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 316   } else {
 317     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 318   }
 319
 320   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 322   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 323
 324   // Promote the i8 variants and force them on up to i32 which has a shorter
 325   // encoding.
 326   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 327   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 328   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 330   if (Subtarget->hasBMI()) {
 331     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 333     if (Subtarget->is64Bit())
 334       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 335   } else {
 336     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 337     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 338     if (Subtarget->is64Bit())
 339       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 340   }
 341
 342   if (Subtarget->hasLZCNT()) {
 343     // When promoting the i8 variants, force them to i32 for a shorter
 344     // encoding.
 345     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 346     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 347     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 351     if (Subtarget->is64Bit())
 352       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 353   } else {
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 355     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 356     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 360     if (Subtarget->is64Bit()) {
 361       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 363     }
 364   }
 365
 366   // Special handling for half-precision floating point conversions.
 367   // If we don't have F16C support, then lower half float conversions
 368   // into library calls.
 369   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 370     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 371     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 372   }
 373
 374   // There's never any support for operations beyond MVT::f32.
 375   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 376   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 377   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 378   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 379
 380   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 381   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 383   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 384   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 386
 387   if (Subtarget->hasPOPCNT()) {
 388     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 389   } else {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 391     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 392     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 393     if (Subtarget->is64Bit())
 394       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 395   }
 396
 397   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 398
 399   if (!Subtarget->hasMOVBE())
 400     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 423   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 424   // support continuation, user-level threading, and etc.. As a result, no
 425   // other SjLj exception interfaces are implemented and please don't build
 426   // your own exception handling based on them.
 427   // LLVM/Clang supports zero-cost DWARF exception handling.
 428   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 429   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 430
 431   // Darwin ABI issue.
 432   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 433   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 434   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 435   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 436   if (Subtarget->is64Bit())
 437     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 438   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 439   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 440   if (Subtarget->is64Bit()) {
 441     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 442     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 443     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 444     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 445     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 446   }
 447   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 448   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 449   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 450   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 453     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 454     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasSSE1())
 458     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 459
 460   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 461
 462   // Expand certain atomics
 463   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 464     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 465     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 467   }
 468
 469   if (Subtarget->hasCmpxchg16b()) {
 470     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 471   }
 472
 473   // FIXME - use subtarget debug flags
 474   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 475       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 476     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 477   }
 478
 479   if (Subtarget->isTarget64BitLP64()) {
 480     setExceptionPointerRegister(X86::RAX);
 481     setExceptionSelectorRegister(X86::RDX);
 482   } else {
 483     setExceptionPointerRegister(X86::EAX);
 484     setExceptionSelectorRegister(X86::EDX);
 485   }
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   const unsigned NumElts = VT.getVectorNumElements();
1829   const EVT EltVT = VT.getVectorElementType();
1830   if (VT.is512BitVector()) {
1831     if (Subtarget->hasAVX512())
1832       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1833           EltVT == MVT::f32 || EltVT == MVT::f64)
1834         switch(NumElts) {
1835         case  8: return MVT::v8i1;
1836         case 16: return MVT::v16i1;
1837       }
1838     if (Subtarget->hasBWI())
1839       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1840         switch(NumElts) {
1841         case 32: return MVT::v32i1;
1842         case 64: return MVT::v64i1;
1843       }
1844   }
1845
1846   if (VT.is256BitVector() || VT.is128BitVector()) {
1847     if (Subtarget->hasVLX())
1848       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1849           EltVT == MVT::f32 || EltVT == MVT::f64)
1850         switch(NumElts) {
1851         case 2: return MVT::v2i1;
1852         case 4: return MVT::v4i1;
1853         case 8: return MVT::v8i1;
1854       }
1855     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1856       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1857         switch(NumElts) {
1858         case  8: return MVT::v8i1;
1859         case 16: return MVT::v16i1;
1860         case 32: return MVT::v32i1;
1861       }
1862   }
1863
1864   return VT.changeVectorElementTypeToInteger();
1865 }
1866
1867 /// Helper for getByValTypeAlignment to determine
1868 /// the desired ByVal argument alignment.
1869 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1870   if (MaxAlign == 16)
1871     return;
1872   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1873     if (VTy->getBitWidth() == 128)
1874       MaxAlign = 16;
1875   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1876     unsigned EltAlign = 0;
1877     getMaxByValAlign(ATy->getElementType(), EltAlign);
1878     if (EltAlign > MaxAlign)
1879       MaxAlign = EltAlign;
1880   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1881     for (auto *EltTy : STy->elements()) {
1882       unsigned EltAlign = 0;
1883       getMaxByValAlign(EltTy, EltAlign);
1884       if (EltAlign > MaxAlign)
1885         MaxAlign = EltAlign;
1886       if (MaxAlign == 16)
1887         break;
1888     }
1889   }
1890 }
1891
1892 /// Return the desired alignment for ByVal aggregate
1893 /// function arguments in the caller parameter area. For X86, aggregates
1894 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1895 /// are at 4-byte boundaries.
1896 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1897                                                   const DataLayout &DL) const {
1898   if (Subtarget->is64Bit()) {
1899     // Max of 8 and alignment of type.
1900     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1901     if (TyAlign > 8)
1902       return TyAlign;
1903     return 8;
1904   }
1905
1906   unsigned Align = 4;
1907   if (Subtarget->hasSSE1())
1908     getMaxByValAlign(Ty, Align);
1909   return Align;
1910 }
1911
1912 /// Returns the target specific optimal type for load
1913 /// and store operations as a result of memset, memcpy, and memmove
1914 /// lowering. If DstAlign is zero that means it's safe to destination
1915 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1916 /// means there isn't a need to check it against alignment requirement,
1917 /// probably because the source does not need to be loaded. If 'IsMemset' is
1918 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1919 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1920 /// source is constant so it does not need to be loaded.
1921 /// It returns EVT::Other if the type should be determined using generic
1922 /// target-independent logic.
1923 EVT
1924 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1925                                        unsigned DstAlign, unsigned SrcAlign,
1926                                        bool IsMemset, bool ZeroMemset,
1927                                        bool MemcpyStrSrc,
1928                                        MachineFunction &MF) const {
1929   const Function *F = MF.getFunction();
1930   if ((!IsMemset || ZeroMemset) &&
1931       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1932     if (Size >= 16 &&
1933         (!Subtarget->isUnalignedMem16Slow() ||
1934          ((DstAlign == 0 || DstAlign >= 16) &&
1935           (SrcAlign == 0 || SrcAlign >= 16)))) {
1936       if (Size >= 32) {
1937         // FIXME: Check if unaligned 32-byte accesses are slow.
1938         if (Subtarget->hasInt256())
1939           return MVT::v8i32;
1940         if (Subtarget->hasFp256())
1941           return MVT::v8f32;
1942       }
1943       if (Subtarget->hasSSE2())
1944         return MVT::v4i32;
1945       if (Subtarget->hasSSE1())
1946         return MVT::v4f32;
1947     } else if (!MemcpyStrSrc && Size >= 8 &&
1948                !Subtarget->is64Bit() &&
1949                Subtarget->hasSSE2()) {
1950       // Do not use f64 to lower memcpy if source is string constant. It's
1951       // better to use i32 to avoid the loads.
1952       return MVT::f64;
1953     }
1954   }
1955   // This is a compromise. If we reach here, unaligned accesses may be slow on
1956   // this target. However, creating smaller, aligned accesses could be even
1957   // slower and would certainly be a lot more code.
1958   if (Subtarget->is64Bit() && Size >= 8)
1959     return MVT::i64;
1960   return MVT::i32;
1961 }
1962
1963 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1964   if (VT == MVT::f32)
1965     return X86ScalarSSEf32;
1966   else if (VT == MVT::f64)
1967     return X86ScalarSSEf64;
1968   return true;
1969 }
1970
1971 bool
1972 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1973                                                   unsigned,
1974                                                   unsigned,
1975                                                   bool *Fast) const {
1976   if (Fast) {
1977     switch (VT.getSizeInBits()) {
1978     default:
1979       // 8-byte and under are always assumed to be fast.
1980       *Fast = true;
1981       break;
1982     case 128:
1983       *Fast = !Subtarget->isUnalignedMem16Slow();
1984       break;
1985     case 256:
1986       *Fast = !Subtarget->isUnalignedMem32Slow();
1987       break;
1988     // TODO: What about AVX-512 (512-bit) accesses?
1989     }
1990   }
1991   // Misaligned accesses of any size are always allowed.
1992   return true;
1993 }
1994
1995 /// Return the entry encoding for a jump table in the
1996 /// current function.  The returned value is a member of the
1997 /// MachineJumpTableInfo::JTEntryKind enum.
1998 unsigned X86TargetLowering::getJumpTableEncoding() const {
1999   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2000   // symbol.
2001   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2002       Subtarget->isPICStyleGOT())
2003     return MachineJumpTableInfo::EK_Custom32;
2004
2005   // Otherwise, use the normal jump table encoding heuristics.
2006   return TargetLowering::getJumpTableEncoding();
2007 }
2008
2009 bool X86TargetLowering::useSoftFloat() const {
2010   return Subtarget->useSoftFloat();
2011 }
2012
2013 const MCExpr *
2014 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2015                                              const MachineBasicBlock *MBB,
2016                                              unsigned uid,MCContext &Ctx) const{
2017   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2018          Subtarget->isPICStyleGOT());
2019   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2020   // entries.
2021   return MCSymbolRefExpr::create(MBB->getSymbol(),
2022                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2023 }
2024
2025 /// Returns relocation base for the given PIC jumptable.
2026 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2027                                                     SelectionDAG &DAG) const {
2028   if (!Subtarget->is64Bit())
2029     // This doesn't have SDLoc associated with it, but is not really the
2030     // same as a Register.
2031     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2032                        getPointerTy(DAG.getDataLayout()));
2033   return Table;
2034 }
2035
2036 /// This returns the relocation base for the given PIC jumptable,
2037 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2038 const MCExpr *X86TargetLowering::
2039 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2040                              MCContext &Ctx) const {
2041   // X86-64 uses RIP relative addressing based on the jump table label.
2042   if (Subtarget->isPICStyleRIPRel())
2043     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2044
2045   // Otherwise, the reference is relative to the PIC base.
2046   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2047 }
2048
2049 std::pair<const TargetRegisterClass *, uint8_t>
2050 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2051                                            MVT VT) const {
2052   const TargetRegisterClass *RRC = nullptr;
2053   uint8_t Cost = 1;
2054   switch (VT.SimpleTy) {
2055   default:
2056     return TargetLowering::findRepresentativeClass(TRI, VT);
2057   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2058     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2059     break;
2060   case MVT::x86mmx:
2061     RRC = &X86::VR64RegClass;
2062     break;
2063   case MVT::f32: case MVT::f64:
2064   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2065   case MVT::v4f32: case MVT::v2f64:
2066   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2067   case MVT::v4f64:
2068     RRC = &X86::VR128RegClass;
2069     break;
2070   }
2071   return std::make_pair(RRC, Cost);
2072 }
2073
2074 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2075                                                unsigned &Offset) const {
2076   if (!Subtarget->isTargetLinux())
2077     return false;
2078
2079   if (Subtarget->is64Bit()) {
2080     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2081     Offset = 0x28;
2082     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2083       AddressSpace = 256;
2084     else
2085       AddressSpace = 257;
2086   } else {
2087     // %gs:0x14 on i386
2088     Offset = 0x14;
2089     AddressSpace = 256;
2090   }
2091   return true;
2092 }
2093
2094 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2095   if (!Subtarget->isTargetAndroid())
2096     return TargetLowering::getSafeStackPointerLocation(IRB);
2097
2098   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2099   // definition of TLS_SLOT_SAFESTACK in
2100   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2101   unsigned AddressSpace, Offset;
2102   if (Subtarget->is64Bit()) {
2103     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2104     Offset = 0x48;
2105     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2106       AddressSpace = 256;
2107     else
2108       AddressSpace = 257;
2109   } else {
2110     // %gs:0x24 on i386
2111     Offset = 0x24;
2112     AddressSpace = 256;
2113   }
2114
2115   return ConstantExpr::getIntToPtr(
2116       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2117       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2118 }
2119
2120 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2121                                             unsigned DestAS) const {
2122   assert(SrcAS != DestAS && "Expected different address spaces!");
2123
2124   return SrcAS < 256 && DestAS < 256;
2125 }
2126
2127 //===----------------------------------------------------------------------===//
2128 //               Return Value Calling Convention Implementation
2129 //===----------------------------------------------------------------------===//
2130
2131 #include "X86GenCallingConv.inc"
2132
2133 bool X86TargetLowering::CanLowerReturn(
2134     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2135     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2136   SmallVector<CCValAssign, 16> RVLocs;
2137   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2138   return CCInfo.CheckReturn(Outs, RetCC_X86);
2139 }
2140
2141 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2142   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2143   return ScratchRegs;
2144 }
2145
2146 SDValue
2147 X86TargetLowering::LowerReturn(SDValue Chain,
2148                                CallingConv::ID CallConv, bool isVarArg,
2149                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2150                                const SmallVectorImpl<SDValue> &OutVals,
2151                                SDLoc dl, SelectionDAG &DAG) const {
2152   MachineFunction &MF = DAG.getMachineFunction();
2153   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2154
2155   SmallVector<CCValAssign, 16> RVLocs;
2156   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2157   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2158
2159   SDValue Flag;
2160   SmallVector<SDValue, 6> RetOps;
2161   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2162   // Operand #1 = Bytes To Pop
2163   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2164                    MVT::i16));
2165
2166   // Copy the result values into the output registers.
2167   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2168     CCValAssign &VA = RVLocs[i];
2169     assert(VA.isRegLoc() && "Can only return in registers!");
2170     SDValue ValToCopy = OutVals[i];
2171     EVT ValVT = ValToCopy.getValueType();
2172
2173     // Promote values to the appropriate types.
2174     if (VA.getLocInfo() == CCValAssign::SExt)
2175       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2176     else if (VA.getLocInfo() == CCValAssign::ZExt)
2177       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2178     else if (VA.getLocInfo() == CCValAssign::AExt) {
2179       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2180         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181       else
2182         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2183     }
2184     else if (VA.getLocInfo() == CCValAssign::BCvt)
2185       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2186
2187     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2188            "Unexpected FP-extend for return value.");
2189
2190     // If this is x86-64, and we disabled SSE, we can't return FP values,
2191     // or SSE or MMX vectors.
2192     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2193          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2194           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2195       report_fatal_error("SSE register return with SSE disabled");
2196     }
2197     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2198     // llvm-gcc has never done it right and no one has noticed, so this
2199     // should be OK for now.
2200     if (ValVT == MVT::f64 &&
2201         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2202       report_fatal_error("SSE2 register return with SSE2 disabled");
2203
2204     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2205     // the RET instruction and handled by the FP Stackifier.
2206     if (VA.getLocReg() == X86::FP0 ||
2207         VA.getLocReg() == X86::FP1) {
2208       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2209       // change the value to the FP stack register class.
2210       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2211         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2212       RetOps.push_back(ValToCopy);
2213       // Don't emit a copytoreg.
2214       continue;
2215     }
2216
2217     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2218     // which is returned in RAX / RDX.
2219     if (Subtarget->is64Bit()) {
2220       if (ValVT == MVT::x86mmx) {
2221         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2222           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2223           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2224                                   ValToCopy);
2225           // If we don't have SSE2 available, convert to v4f32 so the generated
2226           // register is legal.
2227           if (!Subtarget->hasSSE2())
2228             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2229         }
2230       }
2231     }
2232
2233     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2234     Flag = Chain.getValue(1);
2235     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2236   }
2237
2238   // All x86 ABIs require that for returning structs by value we copy
2239   // the sret argument into %rax/%eax (depending on ABI) for the return.
2240   // We saved the argument into a virtual register in the entry block,
2241   // so now we copy the value out and into %rax/%eax.
2242   //
2243   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2244   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2245   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2246   // either case FuncInfo->setSRetReturnReg() will have been called.
2247   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2248     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2249                                      getPointerTy(MF.getDataLayout()));
2250
2251     unsigned RetValReg
2252         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2253           X86::RAX : X86::EAX;
2254     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2255     Flag = Chain.getValue(1);
2256
2257     // RAX/EAX now acts like a return value.
2258     RetOps.push_back(
2259         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2260   }
2261
2262   RetOps[0] = Chain;  // Update chain.
2263
2264   // Add the flag if we have it.
2265   if (Flag.getNode())
2266     RetOps.push_back(Flag);
2267
2268   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2269 }
2270
2271 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2272   if (N->getNumValues() != 1)
2273     return false;
2274   if (!N->hasNUsesOfValue(1, 0))
2275     return false;
2276
2277   SDValue TCChain = Chain;
2278   SDNode *Copy = *N->use_begin();
2279   if (Copy->getOpcode() == ISD::CopyToReg) {
2280     // If the copy has a glue operand, we conservatively assume it isn't safe to
2281     // perform a tail call.
2282     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2283       return false;
2284     TCChain = Copy->getOperand(0);
2285   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2286     return false;
2287
2288   bool HasRet = false;
2289   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2290        UI != UE; ++UI) {
2291     if (UI->getOpcode() != X86ISD::RET_FLAG)
2292       return false;
2293     // If we are returning more than one value, we can definitely
2294     // not make a tail call see PR19530
2295     if (UI->getNumOperands() > 4)
2296       return false;
2297     if (UI->getNumOperands() == 4 &&
2298         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2299       return false;
2300     HasRet = true;
2301   }
2302
2303   if (!HasRet)
2304     return false;
2305
2306   Chain = TCChain;
2307   return true;
2308 }
2309
2310 EVT
2311 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2312                                             ISD::NodeType ExtendKind) const {
2313   MVT ReturnMVT;
2314   // TODO: Is this also valid on 32-bit?
2315   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2316     ReturnMVT = MVT::i8;
2317   else
2318     ReturnMVT = MVT::i32;
2319
2320   EVT MinVT = getRegisterType(Context, ReturnMVT);
2321   return VT.bitsLT(MinVT) ? MinVT : VT;
2322 }
2323
2324 /// Lower the result values of a call into the
2325 /// appropriate copies out of appropriate physical registers.
2326 ///
2327 SDValue
2328 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2329                                    CallingConv::ID CallConv, bool isVarArg,
2330                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2331                                    SDLoc dl, SelectionDAG &DAG,
2332                                    SmallVectorImpl<SDValue> &InVals) const {
2333
2334   // Assign locations to each value returned by this call.
2335   SmallVector<CCValAssign, 16> RVLocs;
2336   bool Is64Bit = Subtarget->is64Bit();
2337   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2338                  *DAG.getContext());
2339   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2340
2341   // Copy all of the result registers out of their specified physreg.
2342   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2343     CCValAssign &VA = RVLocs[i];
2344     EVT CopyVT = VA.getLocVT();
2345
2346     // If this is x86-64, and we disabled SSE, we can't return FP values
2347     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2348         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2349       report_fatal_error("SSE register return with SSE disabled");
2350     }
2351
2352     // If we prefer to use the value in xmm registers, copy it out as f80 and
2353     // use a truncate to move it from fp stack reg to xmm reg.
2354     bool RoundAfterCopy = false;
2355     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2356         isScalarFPTypeInSSEReg(VA.getValVT())) {
2357       CopyVT = MVT::f80;
2358       RoundAfterCopy = (CopyVT != VA.getLocVT());
2359     }
2360
2361     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2362                                CopyVT, InFlag).getValue(1);
2363     SDValue Val = Chain.getValue(0);
2364
2365     if (RoundAfterCopy)
2366       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2367                         // This truncation won't change the value.
2368                         DAG.getIntPtrConstant(1, dl));
2369
2370     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2371       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2372
2373     InFlag = Chain.getValue(2);
2374     InVals.push_back(Val);
2375   }
2376
2377   return Chain;
2378 }
2379
2380 //===----------------------------------------------------------------------===//
2381 //                C & StdCall & Fast Calling Convention implementation
2382 //===----------------------------------------------------------------------===//
2383 //  StdCall calling convention seems to be standard for many Windows' API
2384 //  routines and around. It differs from C calling convention just a little:
2385 //  callee should clean up the stack, not caller. Symbols should be also
2386 //  decorated in some fancy way :) It doesn't support any vector arguments.
2387 //  For info on fast calling convention see Fast Calling Convention (tail call)
2388 //  implementation LowerX86_32FastCCCallTo.
2389
2390 /// CallIsStructReturn - Determines whether a call uses struct return
2391 /// semantics.
2392 enum StructReturnType {
2393   NotStructReturn,
2394   RegStructReturn,
2395   StackStructReturn
2396 };
2397 static StructReturnType
2398 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2399   if (Outs.empty())
2400     return NotStructReturn;
2401
2402   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2403   if (!Flags.isSRet())
2404     return NotStructReturn;
2405   if (Flags.isInReg())
2406     return RegStructReturn;
2407   return StackStructReturn;
2408 }
2409
2410 /// Determines whether a function uses struct return semantics.
2411 static StructReturnType
2412 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2413   if (Ins.empty())
2414     return NotStructReturn;
2415
2416   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2417   if (!Flags.isSRet())
2418     return NotStructReturn;
2419   if (Flags.isInReg())
2420     return RegStructReturn;
2421   return StackStructReturn;
2422 }
2423
2424 /// Make a copy of an aggregate at address specified by "Src" to address
2425 /// "Dst" with size and alignment information specified by the specific
2426 /// parameter attribute. The copy will be passed as a byval function parameter.
2427 static SDValue
2428 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2429                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2430                           SDLoc dl) {
2431   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2432
2433   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2434                        /*isVolatile*/false, /*AlwaysInline=*/true,
2435                        /*isTailCall*/false,
2436                        MachinePointerInfo(), MachinePointerInfo());
2437 }
2438
2439 /// Return true if the calling convention is one that we can guarantee TCO for.
2440 static bool canGuaranteeTCO(CallingConv::ID CC) {
2441   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2442           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2443 }
2444
2445 /// Return true if we might ever do TCO for calls with this calling convention.
2446 static bool mayTailCallThisCC(CallingConv::ID CC) {
2447   switch (CC) {
2448   // C calling conventions:
2449   case CallingConv::C:
2450   case CallingConv::X86_64_Win64:
2451   case CallingConv::X86_64_SysV:
2452   // Callee pop conventions:
2453   case CallingConv::X86_ThisCall:
2454   case CallingConv::X86_StdCall:
2455   case CallingConv::X86_VectorCall:
2456   case CallingConv::X86_FastCall:
2457     return true;
2458   default:
2459     return canGuaranteeTCO(CC);
2460   }
2461 }
2462
2463 /// Return true if the function is being made into a tailcall target by
2464 /// changing its ABI.
2465 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2466   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2467 }
2468
2469 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2470   auto Attr =
2471       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2472   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2473     return false;
2474
2475   CallSite CS(CI);
2476   CallingConv::ID CalleeCC = CS.getCallingConv();
2477   if (!mayTailCallThisCC(CalleeCC))
2478     return false;
2479
2480   return true;
2481 }
2482
2483 SDValue
2484 X86TargetLowering::LowerMemArgument(SDValue Chain,
2485                                     CallingConv::ID CallConv,
2486                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2487                                     SDLoc dl, SelectionDAG &DAG,
2488                                     const CCValAssign &VA,
2489                                     MachineFrameInfo *MFI,
2490                                     unsigned i) const {
2491   // Create the nodes corresponding to a load from this parameter slot.
2492   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2493   bool AlwaysUseMutable = shouldGuaranteeTCO(
2494       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2495   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2496   EVT ValVT;
2497
2498   // If value is passed by pointer we have address passed instead of the value
2499   // itself.
2500   bool ExtendedInMem = VA.isExtInLoc() &&
2501     VA.getValVT().getScalarType() == MVT::i1;
2502
2503   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2504     ValVT = VA.getLocVT();
2505   else
2506     ValVT = VA.getValVT();
2507
2508   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2509   // changed with more analysis.
2510   // In case of tail call optimization mark all arguments mutable. Since they
2511   // could be overwritten by lowering of arguments in case of a tail call.
2512   if (Flags.isByVal()) {
2513     unsigned Bytes = Flags.getByValSize();
2514     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2515     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2516     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2517   } else {
2518     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2519                                     VA.getLocMemOffset(), isImmutable);
2520     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2521     SDValue Val = DAG.getLoad(
2522         ValVT, dl, Chain, FIN,
2523         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2524         false, false, 0);
2525     return ExtendedInMem ?
2526       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2527   }
2528 }
2529
2530 // FIXME: Get this from tablegen.
2531 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2532                                                 const X86Subtarget *Subtarget) {
2533   assert(Subtarget->is64Bit());
2534
2535   if (Subtarget->isCallingConvWin64(CallConv)) {
2536     static const MCPhysReg GPR64ArgRegsWin64[] = {
2537       X86::RCX, X86::RDX, X86::R8,  X86::R9
2538     };
2539     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2540   }
2541
2542   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2543     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2544   };
2545   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2546 }
2547
2548 // FIXME: Get this from tablegen.
2549 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2550                                                 CallingConv::ID CallConv,
2551                                                 const X86Subtarget *Subtarget) {
2552   assert(Subtarget->is64Bit());
2553   if (Subtarget->isCallingConvWin64(CallConv)) {
2554     // The XMM registers which might contain var arg parameters are shadowed
2555     // in their paired GPR.  So we only need to save the GPR to their home
2556     // slots.
2557     // TODO: __vectorcall will change this.
2558     return None;
2559   }
2560
2561   const Function *Fn = MF.getFunction();
2562   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2563   bool isSoftFloat = Subtarget->useSoftFloat();
2564   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2565          "SSE register cannot be used when SSE is disabled!");
2566   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2567     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2568     // registers.
2569     return None;
2570
2571   static const MCPhysReg XMMArgRegs64Bit[] = {
2572     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2573     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2574   };
2575   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2576 }
2577
2578 SDValue X86TargetLowering::LowerFormalArguments(
2579     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2580     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2581     SmallVectorImpl<SDValue> &InVals) const {
2582   MachineFunction &MF = DAG.getMachineFunction();
2583   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2584   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2585
2586   const Function* Fn = MF.getFunction();
2587   if (Fn->hasExternalLinkage() &&
2588       Subtarget->isTargetCygMing() &&
2589       Fn->getName() == "main")
2590     FuncInfo->setForceFramePointer(true);
2591
2592   MachineFrameInfo *MFI = MF.getFrameInfo();
2593   bool Is64Bit = Subtarget->is64Bit();
2594   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2595
2596   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2597          "Var args not supported with calling convention fastcc, ghc or hipe");
2598
2599   // Assign locations to all of the incoming arguments.
2600   SmallVector<CCValAssign, 16> ArgLocs;
2601   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2602
2603   // Allocate shadow area for Win64
2604   if (IsWin64)
2605     CCInfo.AllocateStack(32, 8);
2606
2607   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2608
2609   unsigned LastVal = ~0U;
2610   SDValue ArgValue;
2611   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2612     CCValAssign &VA = ArgLocs[i];
2613     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2614     // places.
2615     assert(VA.getValNo() != LastVal &&
2616            "Don't support value assigned to multiple locs yet");
2617     (void)LastVal;
2618     LastVal = VA.getValNo();
2619
2620     if (VA.isRegLoc()) {
2621       EVT RegVT = VA.getLocVT();
2622       const TargetRegisterClass *RC;
2623       if (RegVT == MVT::i32)
2624         RC = &X86::GR32RegClass;
2625       else if (Is64Bit && RegVT == MVT::i64)
2626         RC = &X86::GR64RegClass;
2627       else if (RegVT == MVT::f32)
2628         RC = &X86::FR32RegClass;
2629       else if (RegVT == MVT::f64)
2630         RC = &X86::FR64RegClass;
2631       else if (RegVT.is512BitVector())
2632         RC = &X86::VR512RegClass;
2633       else if (RegVT.is256BitVector())
2634         RC = &X86::VR256RegClass;
2635       else if (RegVT.is128BitVector())
2636         RC = &X86::VR128RegClass;
2637       else if (RegVT == MVT::x86mmx)
2638         RC = &X86::VR64RegClass;
2639       else if (RegVT == MVT::i1)
2640         RC = &X86::VK1RegClass;
2641       else if (RegVT == MVT::v8i1)
2642         RC = &X86::VK8RegClass;
2643       else if (RegVT == MVT::v16i1)
2644         RC = &X86::VK16RegClass;
2645       else if (RegVT == MVT::v32i1)
2646         RC = &X86::VK32RegClass;
2647       else if (RegVT == MVT::v64i1)
2648         RC = &X86::VK64RegClass;
2649       else
2650         llvm_unreachable("Unknown argument type!");
2651
2652       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2653       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2654
2655       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2656       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2657       // right size.
2658       if (VA.getLocInfo() == CCValAssign::SExt)
2659         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2660                                DAG.getValueType(VA.getValVT()));
2661       else if (VA.getLocInfo() == CCValAssign::ZExt)
2662         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::BCvt)
2665         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2666
2667       if (VA.isExtInLoc()) {
2668         // Handle MMX values passed in XMM regs.
2669         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2670           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2671         else
2672           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2673       }
2674     } else {
2675       assert(VA.isMemLoc());
2676       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2677     }
2678
2679     // If value is passed via pointer - do a load.
2680     if (VA.getLocInfo() == CCValAssign::Indirect)
2681       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2682                              MachinePointerInfo(), false, false, false, 0);
2683
2684     InVals.push_back(ArgValue);
2685   }
2686
2687   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2688     // All x86 ABIs require that for returning structs by value we copy the
2689     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2690     // the argument into a virtual register so that we can access it from the
2691     // return points.
2692     if (Ins[i].Flags.isSRet()) {
2693       unsigned Reg = FuncInfo->getSRetReturnReg();
2694       if (!Reg) {
2695         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2696         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2697         FuncInfo->setSRetReturnReg(Reg);
2698       }
2699       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2700       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2701       break;
2702     }
2703   }
2704
2705   unsigned StackSize = CCInfo.getNextStackOffset();
2706   // Align stack specially for tail calls.
2707   if (shouldGuaranteeTCO(CallConv,
2708                          MF.getTarget().Options.GuaranteedTailCallOpt))
2709     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2710
2711   // If the function takes variable number of arguments, make a frame index for
2712   // the start of the first vararg value... for expansion of llvm.va_start. We
2713   // can skip this if there are no va_start calls.
2714   if (MFI->hasVAStart() &&
2715       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2716                    CallConv != CallingConv::X86_ThisCall))) {
2717     FuncInfo->setVarArgsFrameIndex(
2718         MFI->CreateFixedObject(1, StackSize, true));
2719   }
2720
2721   MachineModuleInfo &MMI = MF.getMMI();
2722
2723   // Figure out if XMM registers are in use.
2724   assert(!(Subtarget->useSoftFloat() &&
2725            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2726          "SSE register cannot be used when SSE is disabled!");
2727
2728   // 64-bit calling conventions support varargs and register parameters, so we
2729   // have to do extra work to spill them in the prologue.
2730   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2731     // Find the first unallocated argument registers.
2732     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2733     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2734     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2735     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2736     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2737            "SSE register cannot be used when SSE is disabled!");
2738
2739     // Gather all the live in physical registers.
2740     SmallVector<SDValue, 6> LiveGPRs;
2741     SmallVector<SDValue, 8> LiveXMMRegs;
2742     SDValue ALVal;
2743     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2744       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2745       LiveGPRs.push_back(
2746           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2747     }
2748     if (!ArgXMMs.empty()) {
2749       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2750       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2751       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2752         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2753         LiveXMMRegs.push_back(
2754             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2755       }
2756     }
2757
2758     if (IsWin64) {
2759       // Get to the caller-allocated home save location.  Add 8 to account
2760       // for the return address.
2761       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2762       FuncInfo->setRegSaveFrameIndex(
2763           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2764       // Fixup to set vararg frame on shadow area (4 x i64).
2765       if (NumIntRegs < 4)
2766         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2767     } else {
2768       // For X86-64, if there are vararg parameters that are passed via
2769       // registers, then we must store them to their spots on the stack so
2770       // they may be loaded by deferencing the result of va_next.
2771       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2772       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2773       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2774           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2775     }
2776
2777     // Store the integer parameter registers.
2778     SmallVector<SDValue, 8> MemOps;
2779     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2780                                       getPointerTy(DAG.getDataLayout()));
2781     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2782     for (SDValue Val : LiveGPRs) {
2783       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2784                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2785       SDValue Store =
2786           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2787                        MachinePointerInfo::getFixedStack(
2788                            DAG.getMachineFunction(),
2789                            FuncInfo->getRegSaveFrameIndex(), Offset),
2790                        false, false, 0);
2791       MemOps.push_back(Store);
2792       Offset += 8;
2793     }
2794
2795     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2796       // Now store the XMM (fp + vector) parameter registers.
2797       SmallVector<SDValue, 12> SaveXMMOps;
2798       SaveXMMOps.push_back(Chain);
2799       SaveXMMOps.push_back(ALVal);
2800       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2801                              FuncInfo->getRegSaveFrameIndex(), dl));
2802       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2803                              FuncInfo->getVarArgsFPOffset(), dl));
2804       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2805                         LiveXMMRegs.end());
2806       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2807                                    MVT::Other, SaveXMMOps));
2808     }
2809
2810     if (!MemOps.empty())
2811       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2812   }
2813
2814   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2815     // Find the largest legal vector type.
2816     MVT VecVT = MVT::Other;
2817     // FIXME: Only some x86_32 calling conventions support AVX512.
2818     if (Subtarget->hasAVX512() &&
2819         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2820                      CallConv == CallingConv::Intel_OCL_BI)))
2821       VecVT = MVT::v16f32;
2822     else if (Subtarget->hasAVX())
2823       VecVT = MVT::v8f32;
2824     else if (Subtarget->hasSSE2())
2825       VecVT = MVT::v4f32;
2826
2827     // We forward some GPRs and some vector types.
2828     SmallVector<MVT, 2> RegParmTypes;
2829     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2830     RegParmTypes.push_back(IntVT);
2831     if (VecVT != MVT::Other)
2832       RegParmTypes.push_back(VecVT);
2833
2834     // Compute the set of forwarded registers. The rest are scratch.
2835     SmallVectorImpl<ForwardedRegister> &Forwards =
2836         FuncInfo->getForwardedMustTailRegParms();
2837     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2838
2839     // Conservatively forward AL on x86_64, since it might be used for varargs.
2840     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2841       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2842       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2843     }
2844
2845     // Copy all forwards from physical to virtual registers.
2846     for (ForwardedRegister &F : Forwards) {
2847       // FIXME: Can we use a less constrained schedule?
2848       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2849       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2850       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2851     }
2852   }
2853
2854   // Some CCs need callee pop.
2855   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2856                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2857     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2858   } else {
2859     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2860     // If this is an sret function, the return should pop the hidden pointer.
2861     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2862         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2863         argsAreStructReturn(Ins) == StackStructReturn)
2864       FuncInfo->setBytesToPopOnReturn(4);
2865   }
2866
2867   if (!Is64Bit) {
2868     // RegSaveFrameIndex is X86-64 only.
2869     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2870     if (CallConv == CallingConv::X86_FastCall ||
2871         CallConv == CallingConv::X86_ThisCall)
2872       // fastcc functions can't have varargs.
2873       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2874   }
2875
2876   FuncInfo->setArgumentStackSize(StackSize);
2877
2878   if (MMI.hasWinEHFuncInfo(Fn)) {
2879     if (Is64Bit) {
2880       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2881       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2882       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2883       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2884       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2885                            MachinePointerInfo::getFixedStack(
2886                                DAG.getMachineFunction(), UnwindHelpFI),
2887                            /*isVolatile=*/true,
2888                            /*isNonTemporal=*/false, /*Alignment=*/0);
2889     } else {
2890       // Functions using Win32 EH are considered to have opaque SP adjustments
2891       // to force local variables to be addressed from the frame or base
2892       // pointers.
2893       MFI->setHasOpaqueSPAdjustment(true);
2894     }
2895   }
2896
2897   return Chain;
2898 }
2899
2900 SDValue
2901 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2902                                     SDValue StackPtr, SDValue Arg,
2903                                     SDLoc dl, SelectionDAG &DAG,
2904                                     const CCValAssign &VA,
2905                                     ISD::ArgFlagsTy Flags) const {
2906   unsigned LocMemOffset = VA.getLocMemOffset();
2907   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2908   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2909                        StackPtr, PtrOff);
2910   if (Flags.isByVal())
2911     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2912
2913   return DAG.getStore(
2914       Chain, dl, Arg, PtrOff,
2915       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2916       false, false, 0);
2917 }
2918
2919 /// Emit a load of return address if tail call
2920 /// optimization is performed and it is required.
2921 SDValue
2922 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2923                                            SDValue &OutRetAddr, SDValue Chain,
2924                                            bool IsTailCall, bool Is64Bit,
2925                                            int FPDiff, SDLoc dl) const {
2926   // Adjust the Return address stack slot.
2927   EVT VT = getPointerTy(DAG.getDataLayout());
2928   OutRetAddr = getReturnAddressFrameIndex(DAG);
2929
2930   // Load the "old" Return address.
2931   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2932                            false, false, false, 0);
2933   return SDValue(OutRetAddr.getNode(), 1);
2934 }
2935
2936 /// Emit a store of the return address if tail call
2937 /// optimization is performed and it is required (FPDiff!=0).
2938 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2939                                         SDValue Chain, SDValue RetAddrFrIdx,
2940                                         EVT PtrVT, unsigned SlotSize,
2941                                         int FPDiff, SDLoc dl) {
2942   // Store the return address to the appropriate stack slot.
2943   if (!FPDiff) return Chain;
2944   // Calculate the new stack slot for the return address.
2945   int NewReturnAddrFI =
2946     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2947                                          false);
2948   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2949   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2950                        MachinePointerInfo::getFixedStack(
2951                            DAG.getMachineFunction(), NewReturnAddrFI),
2952                        false, false, 0);
2953   return Chain;
2954 }
2955
2956 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2957 /// operation of specified width.
2958 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2959                        SDValue V2) {
2960   unsigned NumElems = VT.getVectorNumElements();
2961   SmallVector<int, 8> Mask;
2962   Mask.push_back(NumElems);
2963   for (unsigned i = 1; i != NumElems; ++i)
2964     Mask.push_back(i);
2965   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2966 }
2967
2968 SDValue
2969 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2970                              SmallVectorImpl<SDValue> &InVals) const {
2971   SelectionDAG &DAG                     = CLI.DAG;
2972   SDLoc &dl                             = CLI.DL;
2973   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2974   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2975   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2976   SDValue Chain                         = CLI.Chain;
2977   SDValue Callee                        = CLI.Callee;
2978   CallingConv::ID CallConv              = CLI.CallConv;
2979   bool &isTailCall                      = CLI.IsTailCall;
2980   bool isVarArg                         = CLI.IsVarArg;
2981
2982   MachineFunction &MF = DAG.getMachineFunction();
2983   bool Is64Bit        = Subtarget->is64Bit();
2984   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2985   StructReturnType SR = callIsStructReturn(Outs);
2986   bool IsSibcall      = false;
2987   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2988   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2989
2990   if (Attr.getValueAsString() == "true")
2991     isTailCall = false;
2992
2993   if (Subtarget->isPICStyleGOT() &&
2994       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2995     // If we are using a GOT, disable tail calls to external symbols with
2996     // default visibility. Tail calling such a symbol requires using a GOT
2997     // relocation, which forces early binding of the symbol. This breaks code
2998     // that require lazy function symbol resolution. Using musttail or
2999     // GuaranteedTailCallOpt will override this.
3000     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3001     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3002                G->getGlobal()->hasDefaultVisibility()))
3003       isTailCall = false;
3004   }
3005
3006   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3007   if (IsMustTail) {
3008     // Force this to be a tail call.  The verifier rules are enough to ensure
3009     // that we can lower this successfully without moving the return address
3010     // around.
3011     isTailCall = true;
3012   } else if (isTailCall) {
3013     // Check if it's really possible to do a tail call.
3014     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3015                     isVarArg, SR != NotStructReturn,
3016                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3017                     Outs, OutVals, Ins, DAG);
3018
3019     // Sibcalls are automatically detected tailcalls which do not require
3020     // ABI changes.
3021     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3022       IsSibcall = true;
3023
3024     if (isTailCall)
3025       ++NumTailCalls;
3026   }
3027
3028   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3029          "Var args not supported with calling convention fastcc, ghc or hipe");
3030
3031   // Analyze operands of the call, assigning locations to each operand.
3032   SmallVector<CCValAssign, 16> ArgLocs;
3033   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3034
3035   // Allocate shadow area for Win64
3036   if (IsWin64)
3037     CCInfo.AllocateStack(32, 8);
3038
3039   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3040
3041   // Get a count of how many bytes are to be pushed on the stack.
3042   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3043   if (IsSibcall)
3044     // This is a sibcall. The memory operands are available in caller's
3045     // own caller's stack.
3046     NumBytes = 0;
3047   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3048            canGuaranteeTCO(CallConv))
3049     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3050
3051   int FPDiff = 0;
3052   if (isTailCall && !IsSibcall && !IsMustTail) {
3053     // Lower arguments at fp - stackoffset + fpdiff.
3054     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3055
3056     FPDiff = NumBytesCallerPushed - NumBytes;
3057
3058     // Set the delta of movement of the returnaddr stackslot.
3059     // But only set if delta is greater than previous delta.
3060     if (FPDiff < X86Info->getTCReturnAddrDelta())
3061       X86Info->setTCReturnAddrDelta(FPDiff);
3062   }
3063
3064   unsigned NumBytesToPush = NumBytes;
3065   unsigned NumBytesToPop = NumBytes;
3066
3067   // If we have an inalloca argument, all stack space has already been allocated
3068   // for us and be right at the top of the stack.  We don't support multiple
3069   // arguments passed in memory when using inalloca.
3070   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3071     NumBytesToPush = 0;
3072     if (!ArgLocs.back().isMemLoc())
3073       report_fatal_error("cannot use inalloca attribute on a register "
3074                          "parameter");
3075     if (ArgLocs.back().getLocMemOffset() != 0)
3076       report_fatal_error("any parameter with the inalloca attribute must be "
3077                          "the only memory argument");
3078   }
3079
3080   if (!IsSibcall)
3081     Chain = DAG.getCALLSEQ_START(
3082         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3083
3084   SDValue RetAddrFrIdx;
3085   // Load return address for tail calls.
3086   if (isTailCall && FPDiff)
3087     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3088                                     Is64Bit, FPDiff, dl);
3089
3090   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3091   SmallVector<SDValue, 8> MemOpChains;
3092   SDValue StackPtr;
3093
3094   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3095   // of tail call optimization arguments are handle later.
3096   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3097   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3098     // Skip inalloca arguments, they have already been written.
3099     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3100     if (Flags.isInAlloca())
3101       continue;
3102
3103     CCValAssign &VA = ArgLocs[i];
3104     EVT RegVT = VA.getLocVT();
3105     SDValue Arg = OutVals[i];
3106     bool isByVal = Flags.isByVal();
3107
3108     // Promote the value if needed.
3109     switch (VA.getLocInfo()) {
3110     default: llvm_unreachable("Unknown loc info!");
3111     case CCValAssign::Full: break;
3112     case CCValAssign::SExt:
3113       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3114       break;
3115     case CCValAssign::ZExt:
3116       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3117       break;
3118     case CCValAssign::AExt:
3119       if (Arg.getValueType().isVector() &&
3120           Arg.getValueType().getScalarType() == MVT::i1)
3121         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3122       else if (RegVT.is128BitVector()) {
3123         // Special case: passing MMX values in XMM registers.
3124         Arg = DAG.getBitcast(MVT::i64, Arg);
3125         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3126         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3127       } else
3128         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3129       break;
3130     case CCValAssign::BCvt:
3131       Arg = DAG.getBitcast(RegVT, Arg);
3132       break;
3133     case CCValAssign::Indirect: {
3134       // Store the argument.
3135       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3136       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3137       Chain = DAG.getStore(
3138           Chain, dl, Arg, SpillSlot,
3139           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3140           false, false, 0);
3141       Arg = SpillSlot;
3142       break;
3143     }
3144     }
3145
3146     if (VA.isRegLoc()) {
3147       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3148       if (isVarArg && IsWin64) {
3149         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3150         // shadow reg if callee is a varargs function.
3151         unsigned ShadowReg = 0;
3152         switch (VA.getLocReg()) {
3153         case X86::XMM0: ShadowReg = X86::RCX; break;
3154         case X86::XMM1: ShadowReg = X86::RDX; break;
3155         case X86::XMM2: ShadowReg = X86::R8; break;
3156         case X86::XMM3: ShadowReg = X86::R9; break;
3157         }
3158         if (ShadowReg)
3159           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3160       }
3161     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3162       assert(VA.isMemLoc());
3163       if (!StackPtr.getNode())
3164         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3165                                       getPointerTy(DAG.getDataLayout()));
3166       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3167                                              dl, DAG, VA, Flags));
3168     }
3169   }
3170
3171   if (!MemOpChains.empty())
3172     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3173
3174   if (Subtarget->isPICStyleGOT()) {
3175     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3176     // GOT pointer.
3177     if (!isTailCall) {
3178       RegsToPass.push_back(std::make_pair(
3179           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3180                                           getPointerTy(DAG.getDataLayout()))));
3181     } else {
3182       // If we are tail calling and generating PIC/GOT style code load the
3183       // address of the callee into ECX. The value in ecx is used as target of
3184       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3185       // for tail calls on PIC/GOT architectures. Normally we would just put the
3186       // address of GOT into ebx and then call target@PLT. But for tail calls
3187       // ebx would be restored (since ebx is callee saved) before jumping to the
3188       // target@PLT.
3189
3190       // Note: The actual moving to ECX is done further down.
3191       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3192       if (G && !G->getGlobal()->hasLocalLinkage() &&
3193           G->getGlobal()->hasDefaultVisibility())
3194         Callee = LowerGlobalAddress(Callee, DAG);
3195       else if (isa<ExternalSymbolSDNode>(Callee))
3196         Callee = LowerExternalSymbol(Callee, DAG);
3197     }
3198   }
3199
3200   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3201     // From AMD64 ABI document:
3202     // For calls that may call functions that use varargs or stdargs
3203     // (prototype-less calls or calls to functions containing ellipsis (...) in
3204     // the declaration) %al is used as hidden argument to specify the number
3205     // of SSE registers used. The contents of %al do not need to match exactly
3206     // the number of registers, but must be an ubound on the number of SSE
3207     // registers used and is in the range 0 - 8 inclusive.
3208
3209     // Count the number of XMM registers allocated.
3210     static const MCPhysReg XMMArgRegs[] = {
3211       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3212       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3213     };
3214     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3215     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3216            && "SSE registers cannot be used when SSE is disabled");
3217
3218     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3219                                         DAG.getConstant(NumXMMRegs, dl,
3220                                                         MVT::i8)));
3221   }
3222
3223   if (isVarArg && IsMustTail) {
3224     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3225     for (const auto &F : Forwards) {
3226       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3227       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3228     }
3229   }
3230
3231   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3232   // don't need this because the eligibility check rejects calls that require
3233   // shuffling arguments passed in memory.
3234   if (!IsSibcall && isTailCall) {
3235     // Force all the incoming stack arguments to be loaded from the stack
3236     // before any new outgoing arguments are stored to the stack, because the
3237     // outgoing stack slots may alias the incoming argument stack slots, and
3238     // the alias isn't otherwise explicit. This is slightly more conservative
3239     // than necessary, because it means that each store effectively depends
3240     // on every argument instead of just those arguments it would clobber.
3241     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3242
3243     SmallVector<SDValue, 8> MemOpChains2;
3244     SDValue FIN;
3245     int FI = 0;
3246     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3247       CCValAssign &VA = ArgLocs[i];
3248       if (VA.isRegLoc())
3249         continue;
3250       assert(VA.isMemLoc());
3251       SDValue Arg = OutVals[i];
3252       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3253       // Skip inalloca arguments.  They don't require any work.
3254       if (Flags.isInAlloca())
3255         continue;
3256       // Create frame index.
3257       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3258       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3259       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3260       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3261
3262       if (Flags.isByVal()) {
3263         // Copy relative to framepointer.
3264         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3265         if (!StackPtr.getNode())
3266           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3267                                         getPointerTy(DAG.getDataLayout()));
3268         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3269                              StackPtr, Source);
3270
3271         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3272                                                          ArgChain,
3273                                                          Flags, DAG, dl));
3274       } else {
3275         // Store relative to framepointer.
3276         MemOpChains2.push_back(DAG.getStore(
3277             ArgChain, dl, Arg, FIN,
3278             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3279             false, false, 0));
3280       }
3281     }
3282
3283     if (!MemOpChains2.empty())
3284       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3285
3286     // Store the return address to the appropriate stack slot.
3287     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3288                                      getPointerTy(DAG.getDataLayout()),
3289                                      RegInfo->getSlotSize(), FPDiff, dl);
3290   }
3291
3292   // Build a sequence of copy-to-reg nodes chained together with token chain
3293   // and flag operands which copy the outgoing args into registers.
3294   SDValue InFlag;
3295   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3296     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3297                              RegsToPass[i].second, InFlag);
3298     InFlag = Chain.getValue(1);
3299   }
3300
3301   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3302     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3303     // In the 64-bit large code model, we have to make all calls
3304     // through a register, since the call instruction's 32-bit
3305     // pc-relative offset may not be large enough to hold the whole
3306     // address.
3307   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3308     // If the callee is a GlobalAddress node (quite common, every direct call
3309     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3310     // it.
3311     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3312
3313     // We should use extra load for direct calls to dllimported functions in
3314     // non-JIT mode.
3315     const GlobalValue *GV = G->getGlobal();
3316     if (!GV->hasDLLImportStorageClass()) {
3317       unsigned char OpFlags = 0;
3318       bool ExtraLoad = false;
3319       unsigned WrapperKind = ISD::DELETED_NODE;
3320
3321       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3322       // external symbols most go through the PLT in PIC mode.  If the symbol
3323       // has hidden or protected visibility, or if it is static or local, then
3324       // we don't need to use the PLT - we can directly call it.
3325       if (Subtarget->isTargetELF() &&
3326           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3327           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3328         OpFlags = X86II::MO_PLT;
3329       } else if (Subtarget->isPICStyleStubAny() &&
3330                  !GV->isStrongDefinitionForLinker() &&
3331                  (!Subtarget->getTargetTriple().isMacOSX() ||
3332                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3333         // PC-relative references to external symbols should go through $stub,
3334         // unless we're building with the leopard linker or later, which
3335         // automatically synthesizes these stubs.
3336         OpFlags = X86II::MO_DARWIN_STUB;
3337       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3338                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3339         // If the function is marked as non-lazy, generate an indirect call
3340         // which loads from the GOT directly. This avoids runtime overhead
3341         // at the cost of eager binding (and one extra byte of encoding).
3342         OpFlags = X86II::MO_GOTPCREL;
3343         WrapperKind = X86ISD::WrapperRIP;
3344         ExtraLoad = true;
3345       }
3346
3347       Callee = DAG.getTargetGlobalAddress(
3348           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3349
3350       // Add a wrapper if needed.
3351       if (WrapperKind != ISD::DELETED_NODE)
3352         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3353                              getPointerTy(DAG.getDataLayout()), Callee);
3354       // Add extra indirection if needed.
3355       if (ExtraLoad)
3356         Callee = DAG.getLoad(
3357             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3358             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3359             false, 0);
3360     }
3361   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3362     unsigned char OpFlags = 0;
3363
3364     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3365     // external symbols should go through the PLT.
3366     if (Subtarget->isTargetELF() &&
3367         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3368       OpFlags = X86II::MO_PLT;
3369     } else if (Subtarget->isPICStyleStubAny() &&
3370                (!Subtarget->getTargetTriple().isMacOSX() ||
3371                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3372       // PC-relative references to external symbols should go through $stub,
3373       // unless we're building with the leopard linker or later, which
3374       // automatically synthesizes these stubs.
3375       OpFlags = X86II::MO_DARWIN_STUB;
3376     }
3377
3378     Callee = DAG.getTargetExternalSymbol(
3379         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3380   } else if (Subtarget->isTarget64BitILP32() &&
3381              Callee->getValueType(0) == MVT::i32) {
3382     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3383     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3384   }
3385
3386   // Returns a chain & a flag for retval copy to use.
3387   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3388   SmallVector<SDValue, 8> Ops;
3389
3390   if (!IsSibcall && isTailCall) {
3391     Chain = DAG.getCALLSEQ_END(Chain,
3392                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3393                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3394     InFlag = Chain.getValue(1);
3395   }
3396
3397   Ops.push_back(Chain);
3398   Ops.push_back(Callee);
3399
3400   if (isTailCall)
3401     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3402
3403   // Add argument registers to the end of the list so that they are known live
3404   // into the call.
3405   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3406     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3407                                   RegsToPass[i].second.getValueType()));
3408
3409   // Add a register mask operand representing the call-preserved registers.
3410   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3411   assert(Mask && "Missing call preserved mask for calling convention");
3412
3413   // If this is an invoke in a 32-bit function using a funclet-based
3414   // personality, assume the function clobbers all registers. If an exception
3415   // is thrown, the runtime will not restore CSRs.
3416   // FIXME: Model this more precisely so that we can register allocate across
3417   // the normal edge and spill and fill across the exceptional edge.
3418   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3419     const Function *CallerFn = MF.getFunction();
3420     EHPersonality Pers =
3421         CallerFn->hasPersonalityFn()
3422             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3423             : EHPersonality::Unknown;
3424     if (isFuncletEHPersonality(Pers))
3425       Mask = RegInfo->getNoPreservedMask();
3426   }
3427
3428   Ops.push_back(DAG.getRegisterMask(Mask));
3429
3430   if (InFlag.getNode())
3431     Ops.push_back(InFlag);
3432
3433   if (isTailCall) {
3434     // We used to do:
3435     //// If this is the first return lowered for this function, add the regs
3436     //// to the liveout set for the function.
3437     // This isn't right, although it's probably harmless on x86; liveouts
3438     // should be computed from returns not tail calls.  Consider a void
3439     // function making a tail call to a function returning int.
3440     MF.getFrameInfo()->setHasTailCall();
3441     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3442   }
3443
3444   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3445   InFlag = Chain.getValue(1);
3446
3447   // Create the CALLSEQ_END node.
3448   unsigned NumBytesForCalleeToPop;
3449   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3450                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3451     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3452   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3453            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3454            SR == StackStructReturn)
3455     // If this is a call to a struct-return function, the callee
3456     // pops the hidden struct pointer, so we have to push it back.
3457     // This is common for Darwin/X86, Linux & Mingw32 targets.
3458     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3459     NumBytesForCalleeToPop = 4;
3460   else
3461     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3462
3463   // Returns a flag for retval copy to use.
3464   if (!IsSibcall) {
3465     Chain = DAG.getCALLSEQ_END(Chain,
3466                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3467                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3468                                                      true),
3469                                InFlag, dl);
3470     InFlag = Chain.getValue(1);
3471   }
3472
3473   // Handle result values, copying them out of physregs into vregs that we
3474   // return.
3475   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3476                          Ins, dl, DAG, InVals);
3477 }
3478
3479 //===----------------------------------------------------------------------===//
3480 //                Fast Calling Convention (tail call) implementation
3481 //===----------------------------------------------------------------------===//
3482
3483 //  Like std call, callee cleans arguments, convention except that ECX is
3484 //  reserved for storing the tail called function address. Only 2 registers are
3485 //  free for argument passing (inreg). Tail call optimization is performed
3486 //  provided:
3487 //                * tailcallopt is enabled
3488 //                * caller/callee are fastcc
3489 //  On X86_64 architecture with GOT-style position independent code only local
3490 //  (within module) calls are supported at the moment.
3491 //  To keep the stack aligned according to platform abi the function
3492 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3493 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3494 //  If a tail called function callee has more arguments than the caller the
3495 //  caller needs to make sure that there is room to move the RETADDR to. This is
3496 //  achieved by reserving an area the size of the argument delta right after the
3497 //  original RETADDR, but before the saved framepointer or the spilled registers
3498 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3499 //  stack layout:
3500 //    arg1
3501 //    arg2
3502 //    RETADDR
3503 //    [ new RETADDR
3504 //      move area ]
3505 //    (possible EBP)
3506 //    ESI
3507 //    EDI
3508 //    local1 ..
3509
3510 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3511 /// requirement.
3512 unsigned
3513 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3514                                                SelectionDAG& DAG) const {
3515   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3516   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3517   unsigned StackAlignment = TFI.getStackAlignment();
3518   uint64_t AlignMask = StackAlignment - 1;
3519   int64_t Offset = StackSize;
3520   unsigned SlotSize = RegInfo->getSlotSize();
3521   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3522     // Number smaller than 12 so just add the difference.
3523     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3524   } else {
3525     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3526     Offset = ((~AlignMask) & Offset) + StackAlignment +
3527       (StackAlignment-SlotSize);
3528   }
3529   return Offset;
3530 }
3531
3532 /// Return true if the given stack call argument is already available in the
3533 /// same position (relatively) of the caller's incoming argument stack.
3534 static
3535 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3536                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3537                          const X86InstrInfo *TII) {
3538   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3539   int FI = INT_MAX;
3540   if (Arg.getOpcode() == ISD::CopyFromReg) {
3541     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3542     if (!TargetRegisterInfo::isVirtualRegister(VR))
3543       return false;
3544     MachineInstr *Def = MRI->getVRegDef(VR);
3545     if (!Def)
3546       return false;
3547     if (!Flags.isByVal()) {
3548       if (!TII->isLoadFromStackSlot(Def, FI))
3549         return false;
3550     } else {
3551       unsigned Opcode = Def->getOpcode();
3552       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3553            Opcode == X86::LEA64_32r) &&
3554           Def->getOperand(1).isFI()) {
3555         FI = Def->getOperand(1).getIndex();
3556         Bytes = Flags.getByValSize();
3557       } else
3558         return false;
3559     }
3560   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3561     if (Flags.isByVal())
3562       // ByVal argument is passed in as a pointer but it's now being
3563       // dereferenced. e.g.
3564       // define @foo(%struct.X* %A) {
3565       //   tail call @bar(%struct.X* byval %A)
3566       // }
3567       return false;
3568     SDValue Ptr = Ld->getBasePtr();
3569     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3570     if (!FINode)
3571       return false;
3572     FI = FINode->getIndex();
3573   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3574     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3575     FI = FINode->getIndex();
3576     Bytes = Flags.getByValSize();
3577   } else
3578     return false;
3579
3580   assert(FI != INT_MAX);
3581   if (!MFI->isFixedObjectIndex(FI))
3582     return false;
3583   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3584 }
3585
3586 /// Check whether the call is eligible for tail call optimization. Targets
3587 /// that want to do tail call optimization should implement this function.
3588 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3589     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3590     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3591     const SmallVectorImpl<ISD::OutputArg> &Outs,
3592     const SmallVectorImpl<SDValue> &OutVals,
3593     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3594   if (!mayTailCallThisCC(CalleeCC))
3595     return false;
3596
3597   // If -tailcallopt is specified, make fastcc functions tail-callable.
3598   MachineFunction &MF = DAG.getMachineFunction();
3599   const Function *CallerF = MF.getFunction();
3600
3601   // If the function return type is x86_fp80 and the callee return type is not,
3602   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3603   // perform a tailcall optimization here.
3604   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3605     return false;
3606
3607   CallingConv::ID CallerCC = CallerF->getCallingConv();
3608   bool CCMatch = CallerCC == CalleeCC;
3609   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3610   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3611
3612   // Win64 functions have extra shadow space for argument homing. Don't do the
3613   // sibcall if the caller and callee have mismatched expectations for this
3614   // space.
3615   if (IsCalleeWin64 != IsCallerWin64)
3616     return false;
3617
3618   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3619     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3620       return true;
3621     return false;
3622   }
3623
3624   // Look for obvious safe cases to perform tail call optimization that do not
3625   // require ABI changes. This is what gcc calls sibcall.
3626
3627   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3628   // emit a special epilogue.
3629   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3630   if (RegInfo->needsStackRealignment(MF))
3631     return false;
3632
3633   // Also avoid sibcall optimization if either caller or callee uses struct
3634   // return semantics.
3635   if (isCalleeStructRet || isCallerStructRet)
3636     return false;
3637
3638   // Do not sibcall optimize vararg calls unless all arguments are passed via
3639   // registers.
3640   if (isVarArg && !Outs.empty()) {
3641     // Optimizing for varargs on Win64 is unlikely to be safe without
3642     // additional testing.
3643     if (IsCalleeWin64 || IsCallerWin64)
3644       return false;
3645
3646     SmallVector<CCValAssign, 16> ArgLocs;
3647     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3648                    *DAG.getContext());
3649
3650     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3651     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3652       if (!ArgLocs[i].isRegLoc())
3653         return false;
3654   }
3655
3656   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3657   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3658   // this into a sibcall.
3659   bool Unused = false;
3660   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3661     if (!Ins[i].Used) {
3662       Unused = true;
3663       break;
3664     }
3665   }
3666   if (Unused) {
3667     SmallVector<CCValAssign, 16> RVLocs;
3668     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3669                    *DAG.getContext());
3670     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3671     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3672       CCValAssign &VA = RVLocs[i];
3673       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3674         return false;
3675     }
3676   }
3677
3678   // If the calling conventions do not match, then we'd better make sure the
3679   // results are returned in the same way as what the caller expects.
3680   if (!CCMatch) {
3681     SmallVector<CCValAssign, 16> RVLocs1;
3682     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3683                     *DAG.getContext());
3684     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3685
3686     SmallVector<CCValAssign, 16> RVLocs2;
3687     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3688                     *DAG.getContext());
3689     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3690
3691     if (RVLocs1.size() != RVLocs2.size())
3692       return false;
3693     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3694       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3695         return false;
3696       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3697         return false;
3698       if (RVLocs1[i].isRegLoc()) {
3699         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3700           return false;
3701       } else {
3702         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3703           return false;
3704       }
3705     }
3706   }
3707
3708   unsigned StackArgsSize = 0;
3709
3710   // If the callee takes no arguments then go on to check the results of the
3711   // call.
3712   if (!Outs.empty()) {
3713     // Check if stack adjustment is needed. For now, do not do this if any
3714     // argument is passed on the stack.
3715     SmallVector<CCValAssign, 16> ArgLocs;
3716     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3717                    *DAG.getContext());
3718
3719     // Allocate shadow area for Win64
3720     if (IsCalleeWin64)
3721       CCInfo.AllocateStack(32, 8);
3722
3723     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3724     StackArgsSize = CCInfo.getNextStackOffset();
3725
3726     if (CCInfo.getNextStackOffset()) {
3727       // Check if the arguments are already laid out in the right way as
3728       // the caller's fixed stack objects.
3729       MachineFrameInfo *MFI = MF.getFrameInfo();
3730       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3731       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3732       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3733         CCValAssign &VA = ArgLocs[i];
3734         SDValue Arg = OutVals[i];
3735         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3736         if (VA.getLocInfo() == CCValAssign::Indirect)
3737           return false;
3738         if (!VA.isRegLoc()) {
3739           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3740                                    MFI, MRI, TII))
3741             return false;
3742         }
3743       }
3744     }
3745
3746     // If the tailcall address may be in a register, then make sure it's
3747     // possible to register allocate for it. In 32-bit, the call address can
3748     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3749     // callee-saved registers are restored. These happen to be the same
3750     // registers used to pass 'inreg' arguments so watch out for those.
3751     if (!Subtarget->is64Bit() &&
3752         ((!isa<GlobalAddressSDNode>(Callee) &&
3753           !isa<ExternalSymbolSDNode>(Callee)) ||
3754          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3755       unsigned NumInRegs = 0;
3756       // In PIC we need an extra register to formulate the address computation
3757       // for the callee.
3758       unsigned MaxInRegs =
3759         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3760
3761       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3762         CCValAssign &VA = ArgLocs[i];
3763         if (!VA.isRegLoc())
3764           continue;
3765         unsigned Reg = VA.getLocReg();
3766         switch (Reg) {
3767         default: break;
3768         case X86::EAX: case X86::EDX: case X86::ECX:
3769           if (++NumInRegs == MaxInRegs)
3770             return false;
3771           break;
3772         }
3773       }
3774     }
3775   }
3776
3777   bool CalleeWillPop =
3778       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3779                        MF.getTarget().Options.GuaranteedTailCallOpt);
3780
3781   if (unsigned BytesToPop =
3782           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3783     // If we have bytes to pop, the callee must pop them.
3784     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3785     if (!CalleePopMatches)
3786       return false;
3787   } else if (CalleeWillPop && StackArgsSize > 0) {
3788     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3789     return false;
3790   }
3791
3792   return true;
3793 }
3794
3795 FastISel *
3796 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3797                                   const TargetLibraryInfo *libInfo) const {
3798   return X86::createFastISel(funcInfo, libInfo);
3799 }
3800
3801 //===----------------------------------------------------------------------===//
3802 //                           Other Lowering Hooks
3803 //===----------------------------------------------------------------------===//
3804
3805 static bool MayFoldLoad(SDValue Op) {
3806   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3807 }
3808
3809 static bool MayFoldIntoStore(SDValue Op) {
3810   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3811 }
3812
3813 static bool isTargetShuffle(unsigned Opcode) {
3814   switch(Opcode) {
3815   default: return false;
3816   case X86ISD::BLENDI:
3817   case X86ISD::PSHUFB:
3818   case X86ISD::PSHUFD:
3819   case X86ISD::PSHUFHW:
3820   case X86ISD::PSHUFLW:
3821   case X86ISD::SHUFP:
3822   case X86ISD::PALIGNR:
3823   case X86ISD::MOVLHPS:
3824   case X86ISD::MOVLHPD:
3825   case X86ISD::MOVHLPS:
3826   case X86ISD::MOVLPS:
3827   case X86ISD::MOVLPD:
3828   case X86ISD::MOVSHDUP:
3829   case X86ISD::MOVSLDUP:
3830   case X86ISD::MOVDDUP:
3831   case X86ISD::MOVSS:
3832   case X86ISD::MOVSD:
3833   case X86ISD::UNPCKL:
3834   case X86ISD::UNPCKH:
3835   case X86ISD::VPERMILPI:
3836   case X86ISD::VPERM2X128:
3837   case X86ISD::VPERMI:
3838   case X86ISD::VPERMV:
3839   case X86ISD::VPERMV3:
3840     return true;
3841   }
3842 }
3843
3844 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3845                                     SDValue V1, unsigned TargetMask,
3846                                     SelectionDAG &DAG) {
3847   switch(Opc) {
3848   default: llvm_unreachable("Unknown x86 shuffle node");
3849   case X86ISD::PSHUFD:
3850   case X86ISD::PSHUFHW:
3851   case X86ISD::PSHUFLW:
3852   case X86ISD::VPERMILPI:
3853   case X86ISD::VPERMI:
3854     return DAG.getNode(Opc, dl, VT, V1,
3855                        DAG.getConstant(TargetMask, dl, MVT::i8));
3856   }
3857 }
3858
3859 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3860                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3861   switch(Opc) {
3862   default: llvm_unreachable("Unknown x86 shuffle node");
3863   case X86ISD::MOVLHPS:
3864   case X86ISD::MOVLHPD:
3865   case X86ISD::MOVHLPS:
3866   case X86ISD::MOVLPS:
3867   case X86ISD::MOVLPD:
3868   case X86ISD::MOVSS:
3869   case X86ISD::MOVSD:
3870   case X86ISD::UNPCKL:
3871   case X86ISD::UNPCKH:
3872     return DAG.getNode(Opc, dl, VT, V1, V2);
3873   }
3874 }
3875
3876 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3877   MachineFunction &MF = DAG.getMachineFunction();
3878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3879   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3880   int ReturnAddrIndex = FuncInfo->getRAIndex();
3881
3882   if (ReturnAddrIndex == 0) {
3883     // Set up a frame object for the return address.
3884     unsigned SlotSize = RegInfo->getSlotSize();
3885     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3886                                                            -(int64_t)SlotSize,
3887                                                            false);
3888     FuncInfo->setRAIndex(ReturnAddrIndex);
3889   }
3890
3891   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3892 }
3893
3894 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3895                                        bool hasSymbolicDisplacement) {
3896   // Offset should fit into 32 bit immediate field.
3897   if (!isInt<32>(Offset))
3898     return false;
3899
3900   // If we don't have a symbolic displacement - we don't have any extra
3901   // restrictions.
3902   if (!hasSymbolicDisplacement)
3903     return true;
3904
3905   // FIXME: Some tweaks might be needed for medium code model.
3906   if (M != CodeModel::Small && M != CodeModel::Kernel)
3907     return false;
3908
3909   // For small code model we assume that latest object is 16MB before end of 31
3910   // bits boundary. We may also accept pretty large negative constants knowing
3911   // that all objects are in the positive half of address space.
3912   if (M == CodeModel::Small && Offset < 16*1024*1024)
3913     return true;
3914
3915   // For kernel code model we know that all object resist in the negative half
3916   // of 32bits address space. We may not accept negative offsets, since they may
3917   // be just off and we may accept pretty large positive ones.
3918   if (M == CodeModel::Kernel && Offset >= 0)
3919     return true;
3920
3921   return false;
3922 }
3923
3924 /// Determines whether the callee is required to pop its own arguments.
3925 /// Callee pop is necessary to support tail calls.
3926 bool X86::isCalleePop(CallingConv::ID CallingConv,
3927                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3928   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3929   // can guarantee TCO.
3930   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3931     return true;
3932
3933   switch (CallingConv) {
3934   default:
3935     return false;
3936   case CallingConv::X86_StdCall:
3937   case CallingConv::X86_FastCall:
3938   case CallingConv::X86_ThisCall:
3939   case CallingConv::X86_VectorCall:
3940     return !is64Bit;
3941   }
3942 }
3943
3944 /// \brief Return true if the condition is an unsigned comparison operation.
3945 static bool isX86CCUnsigned(unsigned X86CC) {
3946   switch (X86CC) {
3947   default: llvm_unreachable("Invalid integer condition!");
3948   case X86::COND_E:     return true;
3949   case X86::COND_G:     return false;
3950   case X86::COND_GE:    return false;
3951   case X86::COND_L:     return false;
3952   case X86::COND_LE:    return false;
3953   case X86::COND_NE:    return true;
3954   case X86::COND_B:     return true;
3955   case X86::COND_A:     return true;
3956   case X86::COND_BE:    return true;
3957   case X86::COND_AE:    return true;
3958   }
3959   llvm_unreachable("covered switch fell through?!");
3960 }
3961
3962 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3963 /// condition code, returning the condition code and the LHS/RHS of the
3964 /// comparison to make.
3965 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3966                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3967   if (!isFP) {
3968     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3969       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3970         // X > -1   -> X == 0, jump !sign.
3971         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3972         return X86::COND_NS;
3973       }
3974       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3975         // X < 0   -> X == 0, jump on sign.
3976         return X86::COND_S;
3977       }
3978       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3979         // X < 1   -> X <= 0
3980         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3981         return X86::COND_LE;
3982       }
3983     }
3984
3985     switch (SetCCOpcode) {
3986     default: llvm_unreachable("Invalid integer condition!");
3987     case ISD::SETEQ:  return X86::COND_E;
3988     case ISD::SETGT:  return X86::COND_G;
3989     case ISD::SETGE:  return X86::COND_GE;
3990     case ISD::SETLT:  return X86::COND_L;
3991     case ISD::SETLE:  return X86::COND_LE;
3992     case ISD::SETNE:  return X86::COND_NE;
3993     case ISD::SETULT: return X86::COND_B;
3994     case ISD::SETUGT: return X86::COND_A;
3995     case ISD::SETULE: return X86::COND_BE;
3996     case ISD::SETUGE: return X86::COND_AE;
3997     }
3998   }
3999
4000   // First determine if it is required or is profitable to flip the operands.
4001
4002   // If LHS is a foldable load, but RHS is not, flip the condition.
4003   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4004       !ISD::isNON_EXTLoad(RHS.getNode())) {
4005     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4006     std::swap(LHS, RHS);
4007   }
4008
4009   switch (SetCCOpcode) {
4010   default: break;
4011   case ISD::SETOLT:
4012   case ISD::SETOLE:
4013   case ISD::SETUGT:
4014   case ISD::SETUGE:
4015     std::swap(LHS, RHS);
4016     break;
4017   }
4018
4019   // On a floating point condition, the flags are set as follows:
4020   // ZF  PF  CF   op
4021   //  0 | 0 | 0 | X > Y
4022   //  0 | 0 | 1 | X < Y
4023   //  1 | 0 | 0 | X == Y
4024   //  1 | 1 | 1 | unordered
4025   switch (SetCCOpcode) {
4026   default: llvm_unreachable("Condcode should be pre-legalized away");
4027   case ISD::SETUEQ:
4028   case ISD::SETEQ:   return X86::COND_E;
4029   case ISD::SETOLT:              // flipped
4030   case ISD::SETOGT:
4031   case ISD::SETGT:   return X86::COND_A;
4032   case ISD::SETOLE:              // flipped
4033   case ISD::SETOGE:
4034   case ISD::SETGE:   return X86::COND_AE;
4035   case ISD::SETUGT:              // flipped
4036   case ISD::SETULT:
4037   case ISD::SETLT:   return X86::COND_B;
4038   case ISD::SETUGE:              // flipped
4039   case ISD::SETULE:
4040   case ISD::SETLE:   return X86::COND_BE;
4041   case ISD::SETONE:
4042   case ISD::SETNE:   return X86::COND_NE;
4043   case ISD::SETUO:   return X86::COND_P;
4044   case ISD::SETO:    return X86::COND_NP;
4045   case ISD::SETOEQ:
4046   case ISD::SETUNE:  return X86::COND_INVALID;
4047   }
4048 }
4049
4050 /// Is there a floating point cmov for the specific X86 condition code?
4051 /// Current x86 isa includes the following FP cmov instructions:
4052 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4053 static bool hasFPCMov(unsigned X86CC) {
4054   switch (X86CC) {
4055   default:
4056     return false;
4057   case X86::COND_B:
4058   case X86::COND_BE:
4059   case X86::COND_E:
4060   case X86::COND_P:
4061   case X86::COND_A:
4062   case X86::COND_AE:
4063   case X86::COND_NE:
4064   case X86::COND_NP:
4065     return true;
4066   }
4067 }
4068
4069 /// Returns true if the target can instruction select the
4070 /// specified FP immediate natively. If false, the legalizer will
4071 /// materialize the FP immediate as a load from a constant pool.
4072 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4073   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4074     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4075       return true;
4076   }
4077   return false;
4078 }
4079
4080 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4081                                               ISD::LoadExtType ExtTy,
4082                                               EVT NewVT) const {
4083   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4084   // relocation target a movq or addq instruction: don't let the load shrink.
4085   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4086   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4087     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4088       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4089   return true;
4090 }
4091
4092 /// \brief Returns true if it is beneficial to convert a load of a constant
4093 /// to just the constant itself.
4094 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4095                                                           Type *Ty) const {
4096   assert(Ty->isIntegerTy());
4097
4098   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4099   if (BitSize == 0 || BitSize > 64)
4100     return false;
4101   return true;
4102 }
4103
4104 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4105                                                 unsigned Index) const {
4106   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4107     return false;
4108
4109   return (Index == 0 || Index == ResVT.getVectorNumElements());
4110 }
4111
4112 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4113   // Speculate cttz only if we can directly use TZCNT.
4114   return Subtarget->hasBMI();
4115 }
4116
4117 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4118   // Speculate ctlz only if we can directly use LZCNT.
4119   return Subtarget->hasLZCNT();
4120 }
4121
4122 /// Return true if every element in Mask, beginning
4123 /// from position Pos and ending in Pos+Size is undef.
4124 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4125   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4126     if (0 <= Mask[i])
4127       return false;
4128   return true;
4129 }
4130
4131 /// Return true if Val is undef or if its value falls within the
4132 /// specified range (L, H].
4133 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4134   return (Val < 0) || (Val >= Low && Val < Hi);
4135 }
4136
4137 /// Val is either less than zero (undef) or equal to the specified value.
4138 static bool isUndefOrEqual(int Val, int CmpVal) {
4139   return (Val < 0 || Val == CmpVal);
4140 }
4141
4142 /// Return true if every element in Mask, beginning
4143 /// from position Pos and ending in Pos+Size, falls within the specified
4144 /// sequential range (Low, Low+Size]. or is undef.
4145 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4146                                        unsigned Pos, unsigned Size, int Low) {
4147   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4148     if (!isUndefOrEqual(Mask[i], Low))
4149       return false;
4150   return true;
4151 }
4152
4153 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4154 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4155 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4156   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4157   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4158     return false;
4159
4160   // The index should be aligned on a vecWidth-bit boundary.
4161   uint64_t Index =
4162     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4163
4164   MVT VT = N->getSimpleValueType(0);
4165   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4166   bool Result = (Index * ElSize) % vecWidth == 0;
4167
4168   return Result;
4169 }
4170
4171 /// Return true if the specified INSERT_SUBVECTOR
4172 /// operand specifies a subvector insert that is suitable for input to
4173 /// insertion of 128 or 256-bit subvectors
4174 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4175   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4176   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4177     return false;
4178   // The index should be aligned on a vecWidth-bit boundary.
4179   uint64_t Index =
4180     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4181
4182   MVT VT = N->getSimpleValueType(0);
4183   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4184   bool Result = (Index * ElSize) % vecWidth == 0;
4185
4186   return Result;
4187 }
4188
4189 bool X86::isVINSERT128Index(SDNode *N) {
4190   return isVINSERTIndex(N, 128);
4191 }
4192
4193 bool X86::isVINSERT256Index(SDNode *N) {
4194   return isVINSERTIndex(N, 256);
4195 }
4196
4197 bool X86::isVEXTRACT128Index(SDNode *N) {
4198   return isVEXTRACTIndex(N, 128);
4199 }
4200
4201 bool X86::isVEXTRACT256Index(SDNode *N) {
4202   return isVEXTRACTIndex(N, 256);
4203 }
4204
4205 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4206   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4207   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4208     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4209
4210   uint64_t Index =
4211     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4212
4213   MVT VecVT = N->getOperand(0).getSimpleValueType();
4214   MVT ElVT = VecVT.getVectorElementType();
4215
4216   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4217   return Index / NumElemsPerChunk;
4218 }
4219
4220 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4221   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4222   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4223     llvm_unreachable("Illegal insert subvector for VINSERT");
4224
4225   uint64_t Index =
4226     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4227
4228   MVT VecVT = N->getSimpleValueType(0);
4229   MVT ElVT = VecVT.getVectorElementType();
4230
4231   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4232   return Index / NumElemsPerChunk;
4233 }
4234
4235 /// Return the appropriate immediate to extract the specified
4236 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4237 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4238   return getExtractVEXTRACTImmediate(N, 128);
4239 }
4240
4241 /// Return the appropriate immediate to extract the specified
4242 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4243 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4244   return getExtractVEXTRACTImmediate(N, 256);
4245 }
4246
4247 /// Return the appropriate immediate to insert at the specified
4248 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4249 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4250   return getInsertVINSERTImmediate(N, 128);
4251 }
4252
4253 /// Return the appropriate immediate to insert at the specified
4254 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4255 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4256   return getInsertVINSERTImmediate(N, 256);
4257 }
4258
4259 /// Returns true if V is a constant integer zero.
4260 static bool isZero(SDValue V) {
4261   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4262   return C && C->isNullValue();
4263 }
4264
4265 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4266 bool X86::isZeroNode(SDValue Elt) {
4267   if (isZero(Elt))
4268     return true;
4269   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4270     return CFP->getValueAPF().isPosZero();
4271   return false;
4272 }
4273
4274 // Build a vector of constants
4275 // Use an UNDEF node if MaskElt == -1.
4276 // Spilt 64-bit constants in the 32-bit mode.
4277 static SDValue getConstVector(ArrayRef<int> Values, EVT VT,
4278                               SelectionDAG &DAG,
4279                               SDLoc dl, bool IsMask = false) {
4280
4281   SmallVector<SDValue, 32>  Ops;
4282   bool Split = false;
4283
4284   EVT ConstVecVT = VT;
4285   unsigned NumElts = VT.getVectorNumElements();
4286   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4287   if (!In64BitMode && VT.getScalarType() == MVT::i64) {
4288     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4289     Split = true;
4290   }
4291
4292   EVT EltVT = ConstVecVT.getScalarType();
4293   for (unsigned i = 0; i < NumElts; ++i) {
4294     bool IsUndef = Values[i] < 0 && IsMask;
4295     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4296       DAG.getConstant(Values[i], dl, EltVT);
4297     Ops.push_back(OpNode);
4298     if (Split)
4299       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4300                     DAG.getConstant(0, dl, EltVT));
4301   }
4302   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4303   if (Split)
4304     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4305   return ConstsNode;
4306 }
4307
4308 /// Returns a vector of specified type with all zero elements.
4309 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4310                              SelectionDAG &DAG, SDLoc dl) {
4311   assert(VT.isVector() && "Expected a vector type");
4312
4313   // Always build SSE zero vectors as <4 x i32> bitcasted
4314   // to their dest type. This ensures they get CSE'd.
4315   SDValue Vec;
4316   if (VT.is128BitVector()) {  // SSE
4317     if (Subtarget->hasSSE2()) {  // SSE2
4318       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4319       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4320     } else { // SSE1
4321       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4322       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4323     }
4324   } else if (VT.is256BitVector()) { // AVX
4325     if (Subtarget->hasInt256()) { // AVX2
4326       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4327       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4328       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4329     } else {
4330       // 256-bit logic and arithmetic instructions in AVX are all
4331       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4332       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4333       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4334       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4335     }
4336   } else if (VT.is512BitVector()) { // AVX-512
4337       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4338       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4339                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4340       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4341   } else if (VT.getScalarType() == MVT::i1) {
4342
4343     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4344             && "Unexpected vector type");
4345     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4346             && "Unexpected vector type");
4347     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4348     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4349     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4350   } else
4351     llvm_unreachable("Unexpected vector type");
4352
4353   return DAG.getBitcast(VT, Vec);
4354 }
4355
4356 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4357                                 SelectionDAG &DAG, SDLoc dl,
4358                                 unsigned vectorWidth) {
4359   assert((vectorWidth == 128 || vectorWidth == 256) &&
4360          "Unsupported vector width");
4361   EVT VT = Vec.getValueType();
4362   EVT ElVT = VT.getVectorElementType();
4363   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4364   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4365                                   VT.getVectorNumElements()/Factor);
4366
4367   // Extract from UNDEF is UNDEF.
4368   if (Vec.getOpcode() == ISD::UNDEF)
4369     return DAG.getUNDEF(ResultVT);
4370
4371   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4372   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4373
4374   // This is the index of the first element of the vectorWidth-bit chunk
4375   // we want.
4376   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4377                                * ElemsPerChunk);
4378
4379   // If the input is a buildvector just emit a smaller one.
4380   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4381     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4382                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4383                                     ElemsPerChunk));
4384
4385   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4386   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4387 }
4388
4389 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4390 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4391 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4392 /// instructions or a simple subregister reference. Idx is an index in the
4393 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4394 /// lowering EXTRACT_VECTOR_ELT operations easier.
4395 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4396                                    SelectionDAG &DAG, SDLoc dl) {
4397   assert((Vec.getValueType().is256BitVector() ||
4398           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4399   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4400 }
4401
4402 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4403 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4404                                    SelectionDAG &DAG, SDLoc dl) {
4405   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4406   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4407 }
4408
4409 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4410                                unsigned IdxVal, SelectionDAG &DAG,
4411                                SDLoc dl, unsigned vectorWidth) {
4412   assert((vectorWidth == 128 || vectorWidth == 256) &&
4413          "Unsupported vector width");
4414   // Inserting UNDEF is Result
4415   if (Vec.getOpcode() == ISD::UNDEF)
4416     return Result;
4417   EVT VT = Vec.getValueType();
4418   EVT ElVT = VT.getVectorElementType();
4419   EVT ResultVT = Result.getValueType();
4420
4421   // Insert the relevant vectorWidth bits.
4422   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4423
4424   // This is the index of the first element of the vectorWidth-bit chunk
4425   // we want.
4426   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4427                                * ElemsPerChunk);
4428
4429   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4430   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4431 }
4432
4433 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4434 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4435 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4436 /// simple superregister reference.  Idx is an index in the 128 bits
4437 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4438 /// lowering INSERT_VECTOR_ELT operations easier.
4439 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4440                                   SelectionDAG &DAG, SDLoc dl) {
4441   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4442
4443   // For insertion into the zero index (low half) of a 256-bit vector, it is
4444   // more efficient to generate a blend with immediate instead of an insert*128.
4445   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4446   // extend the subvector to the size of the result vector. Make sure that
4447   // we are not recursing on that node by checking for undef here.
4448   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4449       Result.getOpcode() != ISD::UNDEF) {
4450     EVT ResultVT = Result.getValueType();
4451     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4452     SDValue Undef = DAG.getUNDEF(ResultVT);
4453     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4454                                  Vec, ZeroIndex);
4455
4456     // The blend instruction, and therefore its mask, depend on the data type.
4457     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4458     if (ScalarType.isFloatingPoint()) {
4459       // Choose either vblendps (float) or vblendpd (double).
4460       unsigned ScalarSize = ScalarType.getSizeInBits();
4461       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4462       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4463       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4464       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4465     }
4466
4467     const X86Subtarget &Subtarget =
4468     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4469
4470     // AVX2 is needed for 256-bit integer blend support.
4471     // Integers must be cast to 32-bit because there is only vpblendd;
4472     // vpblendw can't be used for this because it has a handicapped mask.
4473
4474     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4475     // is still more efficient than using the wrong domain vinsertf128 that
4476     // will be created by InsertSubVector().
4477     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4478
4479     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4480     Vec256 = DAG.getBitcast(CastVT, Vec256);
4481     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4482     return DAG.getBitcast(ResultVT, Vec256);
4483   }
4484
4485   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4486 }
4487
4488 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4489                                   SelectionDAG &DAG, SDLoc dl) {
4490   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4491   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4492 }
4493
4494 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4495 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4496 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4497 /// large BUILD_VECTORS.
4498 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4499                                    unsigned NumElems, SelectionDAG &DAG,
4500                                    SDLoc dl) {
4501   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4502   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4503 }
4504
4505 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4506                                    unsigned NumElems, SelectionDAG &DAG,
4507                                    SDLoc dl) {
4508   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4509   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4510 }
4511
4512 /// Returns a vector of specified type with all bits set.
4513 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4514 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4515 /// Then bitcast to their original type, ensuring they get CSE'd.
4516 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4517                              SelectionDAG &DAG, SDLoc dl) {
4518   assert(VT.isVector() && "Expected a vector type");
4519
4520   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4521   SDValue Vec;
4522   if (VT.is512BitVector()) {
4523     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4524                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4525     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4526   } else if (VT.is256BitVector()) {
4527     if (Subtarget->hasInt256()) { // AVX2
4528       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4529       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4530     } else { // AVX
4531       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4532       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4533     }
4534   } else if (VT.is128BitVector()) {
4535     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4536   } else
4537     llvm_unreachable("Unexpected vector type");
4538
4539   return DAG.getBitcast(VT, Vec);
4540 }
4541
4542 /// Returns a vector_shuffle node for an unpackl operation.
4543 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4544                           SDValue V2) {
4545   unsigned NumElems = VT.getVectorNumElements();
4546   SmallVector<int, 8> Mask;
4547   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4548     Mask.push_back(i);
4549     Mask.push_back(i + NumElems);
4550   }
4551   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4552 }
4553
4554 /// Returns a vector_shuffle node for an unpackh operation.
4555 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4556                           SDValue V2) {
4557   unsigned NumElems = VT.getVectorNumElements();
4558   SmallVector<int, 8> Mask;
4559   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4560     Mask.push_back(i + Half);
4561     Mask.push_back(i + NumElems + Half);
4562   }
4563   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4564 }
4565
4566 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4567 /// This produces a shuffle where the low element of V2 is swizzled into the
4568 /// zero/undef vector, landing at element Idx.
4569 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4570 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4571                                            bool IsZero,
4572                                            const X86Subtarget *Subtarget,
4573                                            SelectionDAG &DAG) {
4574   MVT VT = V2.getSimpleValueType();
4575   SDValue V1 = IsZero
4576     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4577   unsigned NumElems = VT.getVectorNumElements();
4578   SmallVector<int, 16> MaskVec;
4579   for (unsigned i = 0; i != NumElems; ++i)
4580     // If this is the insertion idx, put the low elt of V2 here.
4581     MaskVec.push_back(i == Idx ? NumElems : i);
4582   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4583 }
4584
4585 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4586 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4587 /// uses one source. Note that this will set IsUnary for shuffles which use a
4588 /// single input multiple times, and in those cases it will
4589 /// adjust the mask to only have indices within that single input.
4590 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4591 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4592                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4593   unsigned NumElems = VT.getVectorNumElements();
4594   SDValue ImmN;
4595
4596   IsUnary = false;
4597   bool IsFakeUnary = false;
4598   switch(N->getOpcode()) {
4599   case X86ISD::BLENDI:
4600     ImmN = N->getOperand(N->getNumOperands()-1);
4601     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4602     break;
4603   case X86ISD::SHUFP:
4604     ImmN = N->getOperand(N->getNumOperands()-1);
4605     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4606     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4607     break;
4608   case X86ISD::UNPCKH:
4609     DecodeUNPCKHMask(VT, Mask);
4610     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4611     break;
4612   case X86ISD::UNPCKL:
4613     DecodeUNPCKLMask(VT, Mask);
4614     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4615     break;
4616   case X86ISD::MOVHLPS:
4617     DecodeMOVHLPSMask(NumElems, Mask);
4618     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4619     break;
4620   case X86ISD::MOVLHPS:
4621     DecodeMOVLHPSMask(NumElems, Mask);
4622     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4623     break;
4624   case X86ISD::PALIGNR:
4625     ImmN = N->getOperand(N->getNumOperands()-1);
4626     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4627     break;
4628   case X86ISD::PSHUFD:
4629   case X86ISD::VPERMILPI:
4630     ImmN = N->getOperand(N->getNumOperands()-1);
4631     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4632     IsUnary = true;
4633     break;
4634   case X86ISD::PSHUFHW:
4635     ImmN = N->getOperand(N->getNumOperands()-1);
4636     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4637     IsUnary = true;
4638     break;
4639   case X86ISD::PSHUFLW:
4640     ImmN = N->getOperand(N->getNumOperands()-1);
4641     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4642     IsUnary = true;
4643     break;
4644   case X86ISD::PSHUFB: {
4645     IsUnary = true;
4646     SDValue MaskNode = N->getOperand(1);
4647     while (MaskNode->getOpcode() == ISD::BITCAST)
4648       MaskNode = MaskNode->getOperand(0);
4649
4650     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4651       // If we have a build-vector, then things are easy.
4652       EVT VT = MaskNode.getValueType();
4653       assert(VT.isVector() &&
4654              "Can't produce a non-vector with a build_vector!");
4655       if (!VT.isInteger())
4656         return false;
4657
4658       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4659
4660       SmallVector<uint64_t, 32> RawMask;
4661       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4662         SDValue Op = MaskNode->getOperand(i);
4663         if (Op->getOpcode() == ISD::UNDEF) {
4664           RawMask.push_back((uint64_t)SM_SentinelUndef);
4665           continue;
4666         }
4667         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4668         if (!CN)
4669           return false;
4670         APInt MaskElement = CN->getAPIntValue();
4671
4672         // We now have to decode the element which could be any integer size and
4673         // extract each byte of it.
4674         for (int j = 0; j < NumBytesPerElement; ++j) {
4675           // Note that this is x86 and so always little endian: the low byte is
4676           // the first byte of the mask.
4677           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4678           MaskElement = MaskElement.lshr(8);
4679         }
4680       }
4681       DecodePSHUFBMask(RawMask, Mask);
4682       break;
4683     }
4684
4685     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4686     if (!MaskLoad)
4687       return false;
4688
4689     SDValue Ptr = MaskLoad->getBasePtr();
4690     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4691         Ptr->getOpcode() == X86ISD::WrapperRIP)
4692       Ptr = Ptr->getOperand(0);
4693
4694     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4695     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4696       return false;
4697
4698     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4699       DecodePSHUFBMask(C, Mask);
4700       if (Mask.empty())
4701         return false;
4702       break;
4703     }
4704
4705     return false;
4706   }
4707   case X86ISD::VPERMI:
4708     ImmN = N->getOperand(N->getNumOperands()-1);
4709     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4710     IsUnary = true;
4711     break;
4712   case X86ISD::MOVSS:
4713   case X86ISD::MOVSD:
4714     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4715     break;
4716   case X86ISD::VPERM2X128:
4717     ImmN = N->getOperand(N->getNumOperands()-1);
4718     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4719     if (Mask.empty()) return false;
4720     // Mask only contains negative index if an element is zero.
4721     if (std::any_of(Mask.begin(), Mask.end(),
4722                     [](int M){ return M == SM_SentinelZero; }))
4723       return false;
4724     break;
4725   case X86ISD::MOVSLDUP:
4726     DecodeMOVSLDUPMask(VT, Mask);
4727     IsUnary = true;
4728     break;
4729   case X86ISD::MOVSHDUP:
4730     DecodeMOVSHDUPMask(VT, Mask);
4731     IsUnary = true;
4732     break;
4733   case X86ISD::MOVDDUP:
4734     DecodeMOVDDUPMask(VT, Mask);
4735     IsUnary = true;
4736     break;
4737   case X86ISD::MOVLHPD:
4738   case X86ISD::MOVLPD:
4739   case X86ISD::MOVLPS:
4740     // Not yet implemented
4741     return false;
4742   case X86ISD::VPERMV: {
4743     IsUnary = true;
4744     SDValue MaskNode = N->getOperand(0);
4745     while (MaskNode->getOpcode() == ISD::BITCAST)
4746       MaskNode = MaskNode->getOperand(0);
4747
4748     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4749     SmallVector<uint64_t, 32> RawMask;
4750     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4751       // If we have a build-vector, then things are easy.
4752       assert(MaskNode.getValueType().isInteger() &&
4753              MaskNode.getValueType().getVectorNumElements() ==
4754              VT.getVectorNumElements());
4755
4756       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4757         SDValue Op = MaskNode->getOperand(i);
4758         if (Op->getOpcode() == ISD::UNDEF)
4759           RawMask.push_back((uint64_t)SM_SentinelUndef);
4760         else if (isa<ConstantSDNode>(Op)) {
4761           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4762           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4763         } else
4764           return false;
4765       }
4766       DecodeVPERMVMask(RawMask, Mask);
4767       break;
4768     }
4769     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4770       unsigned NumEltsInMask = MaskNode->getNumOperands();
4771       MaskNode = MaskNode->getOperand(0);
4772       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4773       if (CN) {
4774         APInt MaskEltValue = CN->getAPIntValue();
4775         for (unsigned i = 0; i < NumEltsInMask; ++i)
4776           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4777         DecodeVPERMVMask(RawMask, Mask);
4778         break;
4779       }
4780       // It may be a scalar load
4781     }
4782
4783     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4784     if (!MaskLoad)
4785       return false;
4786
4787     SDValue Ptr = MaskLoad->getBasePtr();
4788     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4789         Ptr->getOpcode() == X86ISD::WrapperRIP)
4790       Ptr = Ptr->getOperand(0);
4791
4792     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4793     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4794       return false;
4795
4796     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4797     if (C) {
4798       DecodeVPERMVMask(C, VT, Mask);
4799       if (Mask.empty())
4800         return false;
4801       break;
4802     }
4803     return false;
4804   }
4805   case X86ISD::VPERMV3: {
4806     IsUnary = false;
4807     SDValue MaskNode = N->getOperand(1);
4808     while (MaskNode->getOpcode() == ISD::BITCAST)
4809       MaskNode = MaskNode->getOperand(1);
4810
4811     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4812       // If we have a build-vector, then things are easy.
4813       assert(MaskNode.getValueType().isInteger() &&
4814              MaskNode.getValueType().getVectorNumElements() ==
4815              VT.getVectorNumElements());
4816
4817       SmallVector<uint64_t, 32> RawMask;
4818       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4819
4820       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4821         SDValue Op = MaskNode->getOperand(i);
4822         if (Op->getOpcode() == ISD::UNDEF)
4823           RawMask.push_back((uint64_t)SM_SentinelUndef);
4824         else {
4825           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4826           if (!CN)
4827             return false;
4828           APInt MaskElement = CN->getAPIntValue();
4829           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4830         }
4831       }
4832       DecodeVPERMV3Mask(RawMask, Mask);
4833       break;
4834     }
4835
4836     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4837     if (!MaskLoad)
4838       return false;
4839
4840     SDValue Ptr = MaskLoad->getBasePtr();
4841     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4842         Ptr->getOpcode() == X86ISD::WrapperRIP)
4843       Ptr = Ptr->getOperand(0);
4844
4845     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4846     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4847       return false;
4848
4849     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4850     if (C) {
4851       DecodeVPERMV3Mask(C, VT, Mask);
4852       if (Mask.empty())
4853         return false;
4854       break;
4855     }
4856     return false;
4857   }
4858   default: llvm_unreachable("unknown target shuffle node");
4859   }
4860
4861   // If we have a fake unary shuffle, the shuffle mask is spread across two
4862   // inputs that are actually the same node. Re-map the mask to always point
4863   // into the first input.
4864   if (IsFakeUnary)
4865     for (int &M : Mask)
4866       if (M >= (int)Mask.size())
4867         M -= Mask.size();
4868
4869   return true;
4870 }
4871
4872 /// Returns the scalar element that will make up the ith
4873 /// element of the result of the vector shuffle.
4874 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4875                                    unsigned Depth) {
4876   if (Depth == 6)
4877     return SDValue();  // Limit search depth.
4878
4879   SDValue V = SDValue(N, 0);
4880   EVT VT = V.getValueType();
4881   unsigned Opcode = V.getOpcode();
4882
4883   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4884   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4885     int Elt = SV->getMaskElt(Index);
4886
4887     if (Elt < 0)
4888       return DAG.getUNDEF(VT.getVectorElementType());
4889
4890     unsigned NumElems = VT.getVectorNumElements();
4891     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4892                                          : SV->getOperand(1);
4893     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4894   }
4895
4896   // Recurse into target specific vector shuffles to find scalars.
4897   if (isTargetShuffle(Opcode)) {
4898     MVT ShufVT = V.getSimpleValueType();
4899     unsigned NumElems = ShufVT.getVectorNumElements();
4900     SmallVector<int, 16> ShuffleMask;
4901     bool IsUnary;
4902
4903     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4904       return SDValue();
4905
4906     int Elt = ShuffleMask[Index];
4907     if (Elt < 0)
4908       return DAG.getUNDEF(ShufVT.getVectorElementType());
4909
4910     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4911                                          : N->getOperand(1);
4912     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4913                                Depth+1);
4914   }
4915
4916   // Actual nodes that may contain scalar elements
4917   if (Opcode == ISD::BITCAST) {
4918     V = V.getOperand(0);
4919     EVT SrcVT = V.getValueType();
4920     unsigned NumElems = VT.getVectorNumElements();
4921
4922     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4923       return SDValue();
4924   }
4925
4926   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4927     return (Index == 0) ? V.getOperand(0)
4928                         : DAG.getUNDEF(VT.getVectorElementType());
4929
4930   if (V.getOpcode() == ISD::BUILD_VECTOR)
4931     return V.getOperand(Index);
4932
4933   return SDValue();
4934 }
4935
4936 /// Custom lower build_vector of v16i8.
4937 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4938                                        unsigned NumNonZero, unsigned NumZero,
4939                                        SelectionDAG &DAG,
4940                                        const X86Subtarget* Subtarget,
4941                                        const TargetLowering &TLI) {
4942   if (NumNonZero > 8)
4943     return SDValue();
4944
4945   SDLoc dl(Op);
4946   SDValue V;
4947   bool First = true;
4948
4949   // SSE4.1 - use PINSRB to insert each byte directly.
4950   if (Subtarget->hasSSE41()) {
4951     for (unsigned i = 0; i < 16; ++i) {
4952       bool isNonZero = (NonZeros & (1 << i)) != 0;
4953       if (isNonZero) {
4954         if (First) {
4955           if (NumZero)
4956             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4957           else
4958             V = DAG.getUNDEF(MVT::v16i8);
4959           First = false;
4960         }
4961         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4962                         MVT::v16i8, V, Op.getOperand(i),
4963                         DAG.getIntPtrConstant(i, dl));
4964       }
4965     }
4966
4967     return V;
4968   }
4969
4970   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4971   for (unsigned i = 0; i < 16; ++i) {
4972     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4973     if (ThisIsNonZero && First) {
4974       if (NumZero)
4975         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4976       else
4977         V = DAG.getUNDEF(MVT::v8i16);
4978       First = false;
4979     }
4980
4981     if ((i & 1) != 0) {
4982       SDValue ThisElt, LastElt;
4983       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4984       if (LastIsNonZero) {
4985         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4986                               MVT::i16, Op.getOperand(i-1));
4987       }
4988       if (ThisIsNonZero) {
4989         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4990         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4991                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4992         if (LastIsNonZero)
4993           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4994       } else
4995         ThisElt = LastElt;
4996
4997       if (ThisElt.getNode())
4998         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4999                         DAG.getIntPtrConstant(i/2, dl));
5000     }
5001   }
5002
5003   return DAG.getBitcast(MVT::v16i8, V);
5004 }
5005
5006 /// Custom lower build_vector of v8i16.
5007 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5008                                      unsigned NumNonZero, unsigned NumZero,
5009                                      SelectionDAG &DAG,
5010                                      const X86Subtarget* Subtarget,
5011                                      const TargetLowering &TLI) {
5012   if (NumNonZero > 4)
5013     return SDValue();
5014
5015   SDLoc dl(Op);
5016   SDValue V;
5017   bool First = true;
5018   for (unsigned i = 0; i < 8; ++i) {
5019     bool isNonZero = (NonZeros & (1 << i)) != 0;
5020     if (isNonZero) {
5021       if (First) {
5022         if (NumZero)
5023           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5024         else
5025           V = DAG.getUNDEF(MVT::v8i16);
5026         First = false;
5027       }
5028       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5029                       MVT::v8i16, V, Op.getOperand(i),
5030                       DAG.getIntPtrConstant(i, dl));
5031     }
5032   }
5033
5034   return V;
5035 }
5036
5037 /// Custom lower build_vector of v4i32 or v4f32.
5038 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5039                                      const X86Subtarget *Subtarget,
5040                                      const TargetLowering &TLI) {
5041   // Find all zeroable elements.
5042   std::bitset<4> Zeroable;
5043   for (int i=0; i < 4; ++i) {
5044     SDValue Elt = Op->getOperand(i);
5045     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5046   }
5047   assert(Zeroable.size() - Zeroable.count() > 1 &&
5048          "We expect at least two non-zero elements!");
5049
5050   // We only know how to deal with build_vector nodes where elements are either
5051   // zeroable or extract_vector_elt with constant index.
5052   SDValue FirstNonZero;
5053   unsigned FirstNonZeroIdx;
5054   for (unsigned i=0; i < 4; ++i) {
5055     if (Zeroable[i])
5056       continue;
5057     SDValue Elt = Op->getOperand(i);
5058     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5059         !isa<ConstantSDNode>(Elt.getOperand(1)))
5060       return SDValue();
5061     // Make sure that this node is extracting from a 128-bit vector.
5062     MVT VT = Elt.getOperand(0).getSimpleValueType();
5063     if (!VT.is128BitVector())
5064       return SDValue();
5065     if (!FirstNonZero.getNode()) {
5066       FirstNonZero = Elt;
5067       FirstNonZeroIdx = i;
5068     }
5069   }
5070
5071   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5072   SDValue V1 = FirstNonZero.getOperand(0);
5073   MVT VT = V1.getSimpleValueType();
5074
5075   // See if this build_vector can be lowered as a blend with zero.
5076   SDValue Elt;
5077   unsigned EltMaskIdx, EltIdx;
5078   int Mask[4];
5079   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5080     if (Zeroable[EltIdx]) {
5081       // The zero vector will be on the right hand side.
5082       Mask[EltIdx] = EltIdx+4;
5083       continue;
5084     }
5085
5086     Elt = Op->getOperand(EltIdx);
5087     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5088     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5089     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5090       break;
5091     Mask[EltIdx] = EltIdx;
5092   }
5093
5094   if (EltIdx == 4) {
5095     // Let the shuffle legalizer deal with blend operations.
5096     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5097     if (V1.getSimpleValueType() != VT)
5098       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5099     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5100   }
5101
5102   // See if we can lower this build_vector to a INSERTPS.
5103   if (!Subtarget->hasSSE41())
5104     return SDValue();
5105
5106   SDValue V2 = Elt.getOperand(0);
5107   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5108     V1 = SDValue();
5109
5110   bool CanFold = true;
5111   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5112     if (Zeroable[i])
5113       continue;
5114
5115     SDValue Current = Op->getOperand(i);
5116     SDValue SrcVector = Current->getOperand(0);
5117     if (!V1.getNode())
5118       V1 = SrcVector;
5119     CanFold = SrcVector == V1 &&
5120       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5121   }
5122
5123   if (!CanFold)
5124     return SDValue();
5125
5126   assert(V1.getNode() && "Expected at least two non-zero elements!");
5127   if (V1.getSimpleValueType() != MVT::v4f32)
5128     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5129   if (V2.getSimpleValueType() != MVT::v4f32)
5130     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5131
5132   // Ok, we can emit an INSERTPS instruction.
5133   unsigned ZMask = Zeroable.to_ulong();
5134
5135   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5136   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5137   SDLoc DL(Op);
5138   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5139                                DAG.getIntPtrConstant(InsertPSMask, DL));
5140   return DAG.getBitcast(VT, Result);
5141 }
5142
5143 /// Return a vector logical shift node.
5144 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5145                          unsigned NumBits, SelectionDAG &DAG,
5146                          const TargetLowering &TLI, SDLoc dl) {
5147   assert(VT.is128BitVector() && "Unknown type for VShift");
5148   MVT ShVT = MVT::v2i64;
5149   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5150   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5151   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5152   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5153   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5154   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5155 }
5156
5157 static SDValue
5158 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5159
5160   // Check if the scalar load can be widened into a vector load. And if
5161   // the address is "base + cst" see if the cst can be "absorbed" into
5162   // the shuffle mask.
5163   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5164     SDValue Ptr = LD->getBasePtr();
5165     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5166       return SDValue();
5167     EVT PVT = LD->getValueType(0);
5168     if (PVT != MVT::i32 && PVT != MVT::f32)
5169       return SDValue();
5170
5171     int FI = -1;
5172     int64_t Offset = 0;
5173     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5174       FI = FINode->getIndex();
5175       Offset = 0;
5176     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5177                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5178       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5179       Offset = Ptr.getConstantOperandVal(1);
5180       Ptr = Ptr.getOperand(0);
5181     } else {
5182       return SDValue();
5183     }
5184
5185     // FIXME: 256-bit vector instructions don't require a strict alignment,
5186     // improve this code to support it better.
5187     unsigned RequiredAlign = VT.getSizeInBits()/8;
5188     SDValue Chain = LD->getChain();
5189     // Make sure the stack object alignment is at least 16 or 32.
5190     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5191     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5192       if (MFI->isFixedObjectIndex(FI)) {
5193         // Can't change the alignment. FIXME: It's possible to compute
5194         // the exact stack offset and reference FI + adjust offset instead.
5195         // If someone *really* cares about this. That's the way to implement it.
5196         return SDValue();
5197       } else {
5198         MFI->setObjectAlignment(FI, RequiredAlign);
5199       }
5200     }
5201
5202     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5203     // Ptr + (Offset & ~15).
5204     if (Offset < 0)
5205       return SDValue();
5206     if ((Offset % RequiredAlign) & 3)
5207       return SDValue();
5208     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5209     if (StartOffset) {
5210       SDLoc DL(Ptr);
5211       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5212                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5213     }
5214
5215     int EltNo = (Offset - StartOffset) >> 2;
5216     unsigned NumElems = VT.getVectorNumElements();
5217
5218     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5219     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5220                              LD->getPointerInfo().getWithOffset(StartOffset),
5221                              false, false, false, 0);
5222
5223     SmallVector<int, 8> Mask(NumElems, EltNo);
5224
5225     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5226   }
5227
5228   return SDValue();
5229 }
5230
5231 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5232 /// elements can be replaced by a single large load which has the same value as
5233 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5234 ///
5235 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5236 ///
5237 /// FIXME: we'd also like to handle the case where the last elements are zero
5238 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5239 /// There's even a handy isZeroNode for that purpose.
5240 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5241                                         SDLoc &DL, SelectionDAG &DAG,
5242                                         bool isAfterLegalize) {
5243   unsigned NumElems = Elts.size();
5244
5245   LoadSDNode *LDBase = nullptr;
5246   unsigned LastLoadedElt = -1U;
5247
5248   // For each element in the initializer, see if we've found a load or an undef.
5249   // If we don't find an initial load element, or later load elements are
5250   // non-consecutive, bail out.
5251   for (unsigned i = 0; i < NumElems; ++i) {
5252     SDValue Elt = Elts[i];
5253     // Look through a bitcast.
5254     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5255       Elt = Elt.getOperand(0);
5256     if (!Elt.getNode() ||
5257         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5258       return SDValue();
5259     if (!LDBase) {
5260       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5261         return SDValue();
5262       LDBase = cast<LoadSDNode>(Elt.getNode());
5263       LastLoadedElt = i;
5264       continue;
5265     }
5266     if (Elt.getOpcode() == ISD::UNDEF)
5267       continue;
5268
5269     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5270     EVT LdVT = Elt.getValueType();
5271     // Each loaded element must be the correct fractional portion of the
5272     // requested vector load.
5273     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5274       return SDValue();
5275     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5276       return SDValue();
5277     LastLoadedElt = i;
5278   }
5279
5280   // If we have found an entire vector of loads and undefs, then return a large
5281   // load of the entire vector width starting at the base pointer.  If we found
5282   // consecutive loads for the low half, generate a vzext_load node.
5283   if (LastLoadedElt == NumElems - 1) {
5284     assert(LDBase && "Did not find base load for merging consecutive loads");
5285     EVT EltVT = LDBase->getValueType(0);
5286     // Ensure that the input vector size for the merged loads matches the
5287     // cumulative size of the input elements.
5288     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5289       return SDValue();
5290
5291     if (isAfterLegalize &&
5292         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5293       return SDValue();
5294
5295     SDValue NewLd = SDValue();
5296
5297     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5298                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5299                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5300                         LDBase->getAlignment());
5301
5302     if (LDBase->hasAnyUseOfValue(1)) {
5303       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5304                                      SDValue(LDBase, 1),
5305                                      SDValue(NewLd.getNode(), 1));
5306       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5307       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5308                              SDValue(NewLd.getNode(), 1));
5309     }
5310
5311     return NewLd;
5312   }
5313
5314   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5315   //of a v4i32 / v4f32. It's probably worth generalizing.
5316   EVT EltVT = VT.getVectorElementType();
5317   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5318       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5319     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5320     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5321     SDValue ResNode =
5322         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5323                                 LDBase->getPointerInfo(),
5324                                 LDBase->getAlignment(),
5325                                 false/*isVolatile*/, true/*ReadMem*/,
5326                                 false/*WriteMem*/);
5327
5328     // Make sure the newly-created LOAD is in the same position as LDBase in
5329     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5330     // update uses of LDBase's output chain to use the TokenFactor.
5331     if (LDBase->hasAnyUseOfValue(1)) {
5332       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5333                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5334       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5335       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5336                              SDValue(ResNode.getNode(), 1));
5337     }
5338
5339     return DAG.getBitcast(VT, ResNode);
5340   }
5341   return SDValue();
5342 }
5343
5344 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5345 /// to generate a splat value for the following cases:
5346 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5347 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5348 /// a scalar load, or a constant.
5349 /// The VBROADCAST node is returned when a pattern is found,
5350 /// or SDValue() otherwise.
5351 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5352                                     SelectionDAG &DAG) {
5353   // VBROADCAST requires AVX.
5354   // TODO: Splats could be generated for non-AVX CPUs using SSE
5355   // instructions, but there's less potential gain for only 128-bit vectors.
5356   if (!Subtarget->hasAVX())
5357     return SDValue();
5358
5359   MVT VT = Op.getSimpleValueType();
5360   SDLoc dl(Op);
5361
5362   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5363          "Unsupported vector type for broadcast.");
5364
5365   SDValue Ld;
5366   bool ConstSplatVal;
5367
5368   switch (Op.getOpcode()) {
5369     default:
5370       // Unknown pattern found.
5371       return SDValue();
5372
5373     case ISD::BUILD_VECTOR: {
5374       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5375       BitVector UndefElements;
5376       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5377
5378       // We need a splat of a single value to use broadcast, and it doesn't
5379       // make any sense if the value is only in one element of the vector.
5380       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5381         return SDValue();
5382
5383       Ld = Splat;
5384       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5385                        Ld.getOpcode() == ISD::ConstantFP);
5386
5387       // Make sure that all of the users of a non-constant load are from the
5388       // BUILD_VECTOR node.
5389       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5390         return SDValue();
5391       break;
5392     }
5393
5394     case ISD::VECTOR_SHUFFLE: {
5395       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5396
5397       // Shuffles must have a splat mask where the first element is
5398       // broadcasted.
5399       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5400         return SDValue();
5401
5402       SDValue Sc = Op.getOperand(0);
5403       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5404           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5405
5406         if (!Subtarget->hasInt256())
5407           return SDValue();
5408
5409         // Use the register form of the broadcast instruction available on AVX2.
5410         if (VT.getSizeInBits() >= 256)
5411           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5412         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5413       }
5414
5415       Ld = Sc.getOperand(0);
5416       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5417                        Ld.getOpcode() == ISD::ConstantFP);
5418
5419       // The scalar_to_vector node and the suspected
5420       // load node must have exactly one user.
5421       // Constants may have multiple users.
5422
5423       // AVX-512 has register version of the broadcast
5424       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5425         Ld.getValueType().getSizeInBits() >= 32;
5426       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5427           !hasRegVer))
5428         return SDValue();
5429       break;
5430     }
5431   }
5432
5433   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5434   bool IsGE256 = (VT.getSizeInBits() >= 256);
5435
5436   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5437   // instruction to save 8 or more bytes of constant pool data.
5438   // TODO: If multiple splats are generated to load the same constant,
5439   // it may be detrimental to overall size. There needs to be a way to detect
5440   // that condition to know if this is truly a size win.
5441   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5442
5443   // Handle broadcasting a single constant scalar from the constant pool
5444   // into a vector.
5445   // On Sandybridge (no AVX2), it is still better to load a constant vector
5446   // from the constant pool and not to broadcast it from a scalar.
5447   // But override that restriction when optimizing for size.
5448   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5449   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5450     EVT CVT = Ld.getValueType();
5451     assert(!CVT.isVector() && "Must not broadcast a vector type");
5452
5453     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5454     // For size optimization, also splat v2f64 and v2i64, and for size opt
5455     // with AVX2, also splat i8 and i16.
5456     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5457     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5458         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5459       const Constant *C = nullptr;
5460       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5461         C = CI->getConstantIntValue();
5462       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5463         C = CF->getConstantFPValue();
5464
5465       assert(C && "Invalid constant type");
5466
5467       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5468       SDValue CP =
5469           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5470       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5471       Ld = DAG.getLoad(
5472           CVT, dl, DAG.getEntryNode(), CP,
5473           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5474           false, false, Alignment);
5475
5476       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5477     }
5478   }
5479
5480   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5481
5482   // Handle AVX2 in-register broadcasts.
5483   if (!IsLoad && Subtarget->hasInt256() &&
5484       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5485     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5486
5487   // The scalar source must be a normal load.
5488   if (!IsLoad)
5489     return SDValue();
5490
5491   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5492       (Subtarget->hasVLX() && ScalarSize == 64))
5493     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5494
5495   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5496   // double since there is no vbroadcastsd xmm
5497   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5498     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5499       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5500   }
5501
5502   // Unsupported broadcast.
5503   return SDValue();
5504 }
5505
5506 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5507 /// underlying vector and index.
5508 ///
5509 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5510 /// index.
5511 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5512                                          SDValue ExtIdx) {
5513   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5514   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5515     return Idx;
5516
5517   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5518   // lowered this:
5519   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5520   // to:
5521   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5522   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5523   //                           undef)
5524   //                       Constant<0>)
5525   // In this case the vector is the extract_subvector expression and the index
5526   // is 2, as specified by the shuffle.
5527   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5528   SDValue ShuffleVec = SVOp->getOperand(0);
5529   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5530   assert(ShuffleVecVT.getVectorElementType() ==
5531          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5532
5533   int ShuffleIdx = SVOp->getMaskElt(Idx);
5534   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5535     ExtractedFromVec = ShuffleVec;
5536     return ShuffleIdx;
5537   }
5538   return Idx;
5539 }
5540
5541 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5542   MVT VT = Op.getSimpleValueType();
5543
5544   // Skip if insert_vec_elt is not supported.
5545   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5546   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5547     return SDValue();
5548
5549   SDLoc DL(Op);
5550   unsigned NumElems = Op.getNumOperands();
5551
5552   SDValue VecIn1;
5553   SDValue VecIn2;
5554   SmallVector<unsigned, 4> InsertIndices;
5555   SmallVector<int, 8> Mask(NumElems, -1);
5556
5557   for (unsigned i = 0; i != NumElems; ++i) {
5558     unsigned Opc = Op.getOperand(i).getOpcode();
5559
5560     if (Opc == ISD::UNDEF)
5561       continue;
5562
5563     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5564       // Quit if more than 1 elements need inserting.
5565       if (InsertIndices.size() > 1)
5566         return SDValue();
5567
5568       InsertIndices.push_back(i);
5569       continue;
5570     }
5571
5572     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5573     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5574     // Quit if non-constant index.
5575     if (!isa<ConstantSDNode>(ExtIdx))
5576       return SDValue();
5577     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5578
5579     // Quit if extracted from vector of different type.
5580     if (ExtractedFromVec.getValueType() != VT)
5581       return SDValue();
5582
5583     if (!VecIn1.getNode())
5584       VecIn1 = ExtractedFromVec;
5585     else if (VecIn1 != ExtractedFromVec) {
5586       if (!VecIn2.getNode())
5587         VecIn2 = ExtractedFromVec;
5588       else if (VecIn2 != ExtractedFromVec)
5589         // Quit if more than 2 vectors to shuffle
5590         return SDValue();
5591     }
5592
5593     if (ExtractedFromVec == VecIn1)
5594       Mask[i] = Idx;
5595     else if (ExtractedFromVec == VecIn2)
5596       Mask[i] = Idx + NumElems;
5597   }
5598
5599   if (!VecIn1.getNode())
5600     return SDValue();
5601
5602   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5603   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5604   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5605     unsigned Idx = InsertIndices[i];
5606     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5607                      DAG.getIntPtrConstant(Idx, DL));
5608   }
5609
5610   return NV;
5611 }
5612
5613 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5614   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5615          Op.getScalarValueSizeInBits() == 1 &&
5616          "Can not convert non-constant vector");
5617   uint64_t Immediate = 0;
5618   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5619     SDValue In = Op.getOperand(idx);
5620     if (In.getOpcode() != ISD::UNDEF)
5621       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5622   }
5623   SDLoc dl(Op);
5624   MVT VT =
5625    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5626   return DAG.getConstant(Immediate, dl, VT);
5627 }
5628 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5629 SDValue
5630 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5631
5632   MVT VT = Op.getSimpleValueType();
5633   assert((VT.getVectorElementType() == MVT::i1) &&
5634          "Unexpected type in LowerBUILD_VECTORvXi1!");
5635
5636   SDLoc dl(Op);
5637   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5638     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5639     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5640     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5641   }
5642
5643   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5644     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5645     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5646     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5647   }
5648
5649   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5650     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5651     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5652       return DAG.getBitcast(VT, Imm);
5653     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5654     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5655                         DAG.getIntPtrConstant(0, dl));
5656   }
5657
5658   // Vector has one or more non-const elements
5659   uint64_t Immediate = 0;
5660   SmallVector<unsigned, 16> NonConstIdx;
5661   bool IsSplat = true;
5662   bool HasConstElts = false;
5663   int SplatIdx = -1;
5664   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5665     SDValue In = Op.getOperand(idx);
5666     if (In.getOpcode() == ISD::UNDEF)
5667       continue;
5668     if (!isa<ConstantSDNode>(In))
5669       NonConstIdx.push_back(idx);
5670     else {
5671       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5672       HasConstElts = true;
5673     }
5674     if (SplatIdx == -1)
5675       SplatIdx = idx;
5676     else if (In != Op.getOperand(SplatIdx))
5677       IsSplat = false;
5678   }
5679
5680   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5681   if (IsSplat)
5682     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5683                        DAG.getConstant(1, dl, VT),
5684                        DAG.getConstant(0, dl, VT));
5685
5686   // insert elements one by one
5687   SDValue DstVec;
5688   SDValue Imm;
5689   if (Immediate) {
5690     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5691     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5692   }
5693   else if (HasConstElts)
5694     Imm = DAG.getConstant(0, dl, VT);
5695   else
5696     Imm = DAG.getUNDEF(VT);
5697   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5698     DstVec = DAG.getBitcast(VT, Imm);
5699   else {
5700     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5701     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5702                          DAG.getIntPtrConstant(0, dl));
5703   }
5704
5705   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5706     unsigned InsertIdx = NonConstIdx[i];
5707     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5708                          Op.getOperand(InsertIdx),
5709                          DAG.getIntPtrConstant(InsertIdx, dl));
5710   }
5711   return DstVec;
5712 }
5713
5714 /// \brief Return true if \p N implements a horizontal binop and return the
5715 /// operands for the horizontal binop into V0 and V1.
5716 ///
5717 /// This is a helper function of LowerToHorizontalOp().
5718 /// This function checks that the build_vector \p N in input implements a
5719 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5720 /// operation to match.
5721 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5722 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5723 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5724 /// arithmetic sub.
5725 ///
5726 /// This function only analyzes elements of \p N whose indices are
5727 /// in range [BaseIdx, LastIdx).
5728 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5729                               SelectionDAG &DAG,
5730                               unsigned BaseIdx, unsigned LastIdx,
5731                               SDValue &V0, SDValue &V1) {
5732   EVT VT = N->getValueType(0);
5733
5734   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5735   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5736          "Invalid Vector in input!");
5737
5738   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5739   bool CanFold = true;
5740   unsigned ExpectedVExtractIdx = BaseIdx;
5741   unsigned NumElts = LastIdx - BaseIdx;
5742   V0 = DAG.getUNDEF(VT);
5743   V1 = DAG.getUNDEF(VT);
5744
5745   // Check if N implements a horizontal binop.
5746   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5747     SDValue Op = N->getOperand(i + BaseIdx);
5748
5749     // Skip UNDEFs.
5750     if (Op->getOpcode() == ISD::UNDEF) {
5751       // Update the expected vector extract index.
5752       if (i * 2 == NumElts)
5753         ExpectedVExtractIdx = BaseIdx;
5754       ExpectedVExtractIdx += 2;
5755       continue;
5756     }
5757
5758     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5759
5760     if (!CanFold)
5761       break;
5762
5763     SDValue Op0 = Op.getOperand(0);
5764     SDValue Op1 = Op.getOperand(1);
5765
5766     // Try to match the following pattern:
5767     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5768     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5769         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5770         Op0.getOperand(0) == Op1.getOperand(0) &&
5771         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5772         isa<ConstantSDNode>(Op1.getOperand(1)));
5773     if (!CanFold)
5774       break;
5775
5776     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5777     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5778
5779     if (i * 2 < NumElts) {
5780       if (V0.getOpcode() == ISD::UNDEF) {
5781         V0 = Op0.getOperand(0);
5782         if (V0.getValueType() != VT)
5783           return false;
5784       }
5785     } else {
5786       if (V1.getOpcode() == ISD::UNDEF) {
5787         V1 = Op0.getOperand(0);
5788         if (V1.getValueType() != VT)
5789           return false;
5790       }
5791       if (i * 2 == NumElts)
5792         ExpectedVExtractIdx = BaseIdx;
5793     }
5794
5795     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5796     if (I0 == ExpectedVExtractIdx)
5797       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5798     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5799       // Try to match the following dag sequence:
5800       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5801       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5802     } else
5803       CanFold = false;
5804
5805     ExpectedVExtractIdx += 2;
5806   }
5807
5808   return CanFold;
5809 }
5810
5811 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5812 /// a concat_vector.
5813 ///
5814 /// This is a helper function of LowerToHorizontalOp().
5815 /// This function expects two 256-bit vectors called V0 and V1.
5816 /// At first, each vector is split into two separate 128-bit vectors.
5817 /// Then, the resulting 128-bit vectors are used to implement two
5818 /// horizontal binary operations.
5819 ///
5820 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5821 ///
5822 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5823 /// the two new horizontal binop.
5824 /// When Mode is set, the first horizontal binop dag node would take as input
5825 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5826 /// horizontal binop dag node would take as input the lower 128-bit of V1
5827 /// and the upper 128-bit of V1.
5828 ///   Example:
5829 ///     HADD V0_LO, V0_HI
5830 ///     HADD V1_LO, V1_HI
5831 ///
5832 /// Otherwise, the first horizontal binop dag node takes as input the lower
5833 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5834 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5835 ///   Example:
5836 ///     HADD V0_LO, V1_LO
5837 ///     HADD V0_HI, V1_HI
5838 ///
5839 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5840 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5841 /// the upper 128-bits of the result.
5842 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5843                                      SDLoc DL, SelectionDAG &DAG,
5844                                      unsigned X86Opcode, bool Mode,
5845                                      bool isUndefLO, bool isUndefHI) {
5846   EVT VT = V0.getValueType();
5847   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5848          "Invalid nodes in input!");
5849
5850   unsigned NumElts = VT.getVectorNumElements();
5851   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5852   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5853   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5854   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5855   EVT NewVT = V0_LO.getValueType();
5856
5857   SDValue LO = DAG.getUNDEF(NewVT);
5858   SDValue HI = DAG.getUNDEF(NewVT);
5859
5860   if (Mode) {
5861     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5862     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5863       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5864     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5865       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5866   } else {
5867     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5868     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5869                        V1_LO->getOpcode() != ISD::UNDEF))
5870       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5871
5872     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5873                        V1_HI->getOpcode() != ISD::UNDEF))
5874       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5875   }
5876
5877   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5878 }
5879
5880 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5881 /// node.
5882 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5883                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5884   EVT VT = BV->getValueType(0);
5885   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5886       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5887     return SDValue();
5888
5889   SDLoc DL(BV);
5890   unsigned NumElts = VT.getVectorNumElements();
5891   SDValue InVec0 = DAG.getUNDEF(VT);
5892   SDValue InVec1 = DAG.getUNDEF(VT);
5893
5894   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5895           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5896
5897   // Odd-numbered elements in the input build vector are obtained from
5898   // adding two integer/float elements.
5899   // Even-numbered elements in the input build vector are obtained from
5900   // subtracting two integer/float elements.
5901   unsigned ExpectedOpcode = ISD::FSUB;
5902   unsigned NextExpectedOpcode = ISD::FADD;
5903   bool AddFound = false;
5904   bool SubFound = false;
5905
5906   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5907     SDValue Op = BV->getOperand(i);
5908
5909     // Skip 'undef' values.
5910     unsigned Opcode = Op.getOpcode();
5911     if (Opcode == ISD::UNDEF) {
5912       std::swap(ExpectedOpcode, NextExpectedOpcode);
5913       continue;
5914     }
5915
5916     // Early exit if we found an unexpected opcode.
5917     if (Opcode != ExpectedOpcode)
5918       return SDValue();
5919
5920     SDValue Op0 = Op.getOperand(0);
5921     SDValue Op1 = Op.getOperand(1);
5922
5923     // Try to match the following pattern:
5924     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5925     // Early exit if we cannot match that sequence.
5926     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5927         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5928         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5929         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5930         Op0.getOperand(1) != Op1.getOperand(1))
5931       return SDValue();
5932
5933     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5934     if (I0 != i)
5935       return SDValue();
5936
5937     // We found a valid add/sub node. Update the information accordingly.
5938     if (i & 1)
5939       AddFound = true;
5940     else
5941       SubFound = true;
5942
5943     // Update InVec0 and InVec1.
5944     if (InVec0.getOpcode() == ISD::UNDEF) {
5945       InVec0 = Op0.getOperand(0);
5946       if (InVec0.getValueType() != VT)
5947         return SDValue();
5948     }
5949     if (InVec1.getOpcode() == ISD::UNDEF) {
5950       InVec1 = Op1.getOperand(0);
5951       if (InVec1.getValueType() != VT)
5952         return SDValue();
5953     }
5954
5955     // Make sure that operands in input to each add/sub node always
5956     // come from a same pair of vectors.
5957     if (InVec0 != Op0.getOperand(0)) {
5958       if (ExpectedOpcode == ISD::FSUB)
5959         return SDValue();
5960
5961       // FADD is commutable. Try to commute the operands
5962       // and then test again.
5963       std::swap(Op0, Op1);
5964       if (InVec0 != Op0.getOperand(0))
5965         return SDValue();
5966     }
5967
5968     if (InVec1 != Op1.getOperand(0))
5969       return SDValue();
5970
5971     // Update the pair of expected opcodes.
5972     std::swap(ExpectedOpcode, NextExpectedOpcode);
5973   }
5974
5975   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5976   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5977       InVec1.getOpcode() != ISD::UNDEF)
5978     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5979
5980   return SDValue();
5981 }
5982
5983 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5984 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5985                                    const X86Subtarget *Subtarget,
5986                                    SelectionDAG &DAG) {
5987   EVT VT = BV->getValueType(0);
5988   unsigned NumElts = VT.getVectorNumElements();
5989   unsigned NumUndefsLO = 0;
5990   unsigned NumUndefsHI = 0;
5991   unsigned Half = NumElts/2;
5992
5993   // Count the number of UNDEF operands in the build_vector in input.
5994   for (unsigned i = 0, e = Half; i != e; ++i)
5995     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5996       NumUndefsLO++;
5997
5998   for (unsigned i = Half, e = NumElts; i != e; ++i)
5999     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6000       NumUndefsHI++;
6001
6002   // Early exit if this is either a build_vector of all UNDEFs or all the
6003   // operands but one are UNDEF.
6004   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6005     return SDValue();
6006
6007   SDLoc DL(BV);
6008   SDValue InVec0, InVec1;
6009   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6010     // Try to match an SSE3 float HADD/HSUB.
6011     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6012       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6013
6014     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6015       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6016   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6017     // Try to match an SSSE3 integer HADD/HSUB.
6018     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6019       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6020
6021     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6022       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6023   }
6024
6025   if (!Subtarget->hasAVX())
6026     return SDValue();
6027
6028   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6029     // Try to match an AVX horizontal add/sub of packed single/double
6030     // precision floating point values from 256-bit vectors.
6031     SDValue InVec2, InVec3;
6032     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6033         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6034         ((InVec0.getOpcode() == ISD::UNDEF ||
6035           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6036         ((InVec1.getOpcode() == ISD::UNDEF ||
6037           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6038       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6039
6040     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6041         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6042         ((InVec0.getOpcode() == ISD::UNDEF ||
6043           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6044         ((InVec1.getOpcode() == ISD::UNDEF ||
6045           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6046       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6047   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6048     // Try to match an AVX2 horizontal add/sub of signed integers.
6049     SDValue InVec2, InVec3;
6050     unsigned X86Opcode;
6051     bool CanFold = true;
6052
6053     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6054         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6055         ((InVec0.getOpcode() == ISD::UNDEF ||
6056           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6057         ((InVec1.getOpcode() == ISD::UNDEF ||
6058           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6059       X86Opcode = X86ISD::HADD;
6060     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6061         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6062         ((InVec0.getOpcode() == ISD::UNDEF ||
6063           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6064         ((InVec1.getOpcode() == ISD::UNDEF ||
6065           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6066       X86Opcode = X86ISD::HSUB;
6067     else
6068       CanFold = false;
6069
6070     if (CanFold) {
6071       // Fold this build_vector into a single horizontal add/sub.
6072       // Do this only if the target has AVX2.
6073       if (Subtarget->hasAVX2())
6074         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6075
6076       // Do not try to expand this build_vector into a pair of horizontal
6077       // add/sub if we can emit a pair of scalar add/sub.
6078       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6079         return SDValue();
6080
6081       // Convert this build_vector into a pair of horizontal binop followed by
6082       // a concat vector.
6083       bool isUndefLO = NumUndefsLO == Half;
6084       bool isUndefHI = NumUndefsHI == Half;
6085       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6086                                    isUndefLO, isUndefHI);
6087     }
6088   }
6089
6090   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6091        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6092     unsigned X86Opcode;
6093     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6094       X86Opcode = X86ISD::HADD;
6095     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6096       X86Opcode = X86ISD::HSUB;
6097     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6098       X86Opcode = X86ISD::FHADD;
6099     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6100       X86Opcode = X86ISD::FHSUB;
6101     else
6102       return SDValue();
6103
6104     // Don't try to expand this build_vector into a pair of horizontal add/sub
6105     // if we can simply emit a pair of scalar add/sub.
6106     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6107       return SDValue();
6108
6109     // Convert this build_vector into two horizontal add/sub followed by
6110     // a concat vector.
6111     bool isUndefLO = NumUndefsLO == Half;
6112     bool isUndefHI = NumUndefsHI == Half;
6113     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6114                                  isUndefLO, isUndefHI);
6115   }
6116
6117   return SDValue();
6118 }
6119
6120 SDValue
6121 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6122   SDLoc dl(Op);
6123
6124   MVT VT = Op.getSimpleValueType();
6125   MVT ExtVT = VT.getVectorElementType();
6126   unsigned NumElems = Op.getNumOperands();
6127
6128   // Generate vectors for predicate vectors.
6129   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6130     return LowerBUILD_VECTORvXi1(Op, DAG);
6131
6132   // Vectors containing all zeros can be matched by pxor and xorps later
6133   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6134     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6135     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6136     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6137       return Op;
6138
6139     return getZeroVector(VT, Subtarget, DAG, dl);
6140   }
6141
6142   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6143   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6144   // vpcmpeqd on 256-bit vectors.
6145   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6146     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6147       return Op;
6148
6149     if (!VT.is512BitVector())
6150       return getOnesVector(VT, Subtarget, DAG, dl);
6151   }
6152
6153   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6154   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6155     return AddSub;
6156   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6157     return HorizontalOp;
6158   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6159     return Broadcast;
6160
6161   unsigned EVTBits = ExtVT.getSizeInBits();
6162
6163   unsigned NumZero  = 0;
6164   unsigned NumNonZero = 0;
6165   unsigned NonZeros = 0;
6166   bool IsAllConstants = true;
6167   SmallSet<SDValue, 8> Values;
6168   for (unsigned i = 0; i < NumElems; ++i) {
6169     SDValue Elt = Op.getOperand(i);
6170     if (Elt.getOpcode() == ISD::UNDEF)
6171       continue;
6172     Values.insert(Elt);
6173     if (Elt.getOpcode() != ISD::Constant &&
6174         Elt.getOpcode() != ISD::ConstantFP)
6175       IsAllConstants = false;
6176     if (X86::isZeroNode(Elt))
6177       NumZero++;
6178     else {
6179       NonZeros |= (1 << i);
6180       NumNonZero++;
6181     }
6182   }
6183
6184   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6185   if (NumNonZero == 0)
6186     return DAG.getUNDEF(VT);
6187
6188   // Special case for single non-zero, non-undef, element.
6189   if (NumNonZero == 1) {
6190     unsigned Idx = countTrailingZeros(NonZeros);
6191     SDValue Item = Op.getOperand(Idx);
6192
6193     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6194     // the value are obviously zero, truncate the value to i32 and do the
6195     // insertion that way.  Only do this if the value is non-constant or if the
6196     // value is a constant being inserted into element 0.  It is cheaper to do
6197     // a constant pool load than it is to do a movd + shuffle.
6198     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6199         (!IsAllConstants || Idx == 0)) {
6200       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6201         // Handle SSE only.
6202         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6203         EVT VecVT = MVT::v4i32;
6204
6205         // Truncate the value (which may itself be a constant) to i32, and
6206         // convert it to a vector with movd (S2V+shuffle to zero extend).
6207         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6208         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6209         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6210                                       Item, Idx * 2, true, Subtarget, DAG));
6211       }
6212     }
6213
6214     // If we have a constant or non-constant insertion into the low element of
6215     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6216     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6217     // depending on what the source datatype is.
6218     if (Idx == 0) {
6219       if (NumZero == 0)
6220         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6221
6222       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6223           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6224         if (VT.is512BitVector()) {
6225           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6226           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6227                              Item, DAG.getIntPtrConstant(0, dl));
6228         }
6229         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6230                "Expected an SSE value type!");
6231         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6232         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6233         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6234       }
6235
6236       // We can't directly insert an i8 or i16 into a vector, so zero extend
6237       // it to i32 first.
6238       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6239         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6240         if (VT.is256BitVector()) {
6241           if (Subtarget->hasAVX()) {
6242             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6243             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6244           } else {
6245             // Without AVX, we need to extend to a 128-bit vector and then
6246             // insert into the 256-bit vector.
6247             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6248             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6249             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6250           }
6251         } else {
6252           assert(VT.is128BitVector() && "Expected an SSE value type!");
6253           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6254           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6255         }
6256         return DAG.getBitcast(VT, Item);
6257       }
6258     }
6259
6260     // Is it a vector logical left shift?
6261     if (NumElems == 2 && Idx == 1 &&
6262         X86::isZeroNode(Op.getOperand(0)) &&
6263         !X86::isZeroNode(Op.getOperand(1))) {
6264       unsigned NumBits = VT.getSizeInBits();
6265       return getVShift(true, VT,
6266                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6267                                    VT, Op.getOperand(1)),
6268                        NumBits/2, DAG, *this, dl);
6269     }
6270
6271     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6272       return SDValue();
6273
6274     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6275     // is a non-constant being inserted into an element other than the low one,
6276     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6277     // movd/movss) to move this into the low element, then shuffle it into
6278     // place.
6279     if (EVTBits == 32) {
6280       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6281       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6282     }
6283   }
6284
6285   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6286   if (Values.size() == 1) {
6287     if (EVTBits == 32) {
6288       // Instead of a shuffle like this:
6289       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6290       // Check if it's possible to issue this instead.
6291       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6292       unsigned Idx = countTrailingZeros(NonZeros);
6293       SDValue Item = Op.getOperand(Idx);
6294       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6295         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6296     }
6297     return SDValue();
6298   }
6299
6300   // A vector full of immediates; various special cases are already
6301   // handled, so this is best done with a single constant-pool load.
6302   if (IsAllConstants)
6303     return SDValue();
6304
6305   // For AVX-length vectors, see if we can use a vector load to get all of the
6306   // elements, otherwise build the individual 128-bit pieces and use
6307   // shuffles to put them in place.
6308   if (VT.is256BitVector() || VT.is512BitVector()) {
6309     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6310
6311     // Check for a build vector of consecutive loads.
6312     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6313       return LD;
6314
6315     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6316
6317     // Build both the lower and upper subvector.
6318     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6319                                 makeArrayRef(&V[0], NumElems/2));
6320     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6321                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6322
6323     // Recreate the wider vector with the lower and upper part.
6324     if (VT.is256BitVector())
6325       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6326     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6327   }
6328
6329   // Let legalizer expand 2-wide build_vectors.
6330   if (EVTBits == 64) {
6331     if (NumNonZero == 1) {
6332       // One half is zero or undef.
6333       unsigned Idx = countTrailingZeros(NonZeros);
6334       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6335                                  Op.getOperand(Idx));
6336       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6337     }
6338     return SDValue();
6339   }
6340
6341   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6342   if (EVTBits == 8 && NumElems == 16)
6343     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6344                                         Subtarget, *this))
6345       return V;
6346
6347   if (EVTBits == 16 && NumElems == 8)
6348     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6349                                       Subtarget, *this))
6350       return V;
6351
6352   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6353   if (EVTBits == 32 && NumElems == 4)
6354     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6355       return V;
6356
6357   // If element VT is == 32 bits, turn it into a number of shuffles.
6358   SmallVector<SDValue, 8> V(NumElems);
6359   if (NumElems == 4 && NumZero > 0) {
6360     for (unsigned i = 0; i < 4; ++i) {
6361       bool isZero = !(NonZeros & (1 << i));
6362       if (isZero)
6363         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6364       else
6365         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6366     }
6367
6368     for (unsigned i = 0; i < 2; ++i) {
6369       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6370         default: break;
6371         case 0:
6372           V[i] = V[i*2];  // Must be a zero vector.
6373           break;
6374         case 1:
6375           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6376           break;
6377         case 2:
6378           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6379           break;
6380         case 3:
6381           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6382           break;
6383       }
6384     }
6385
6386     bool Reverse1 = (NonZeros & 0x3) == 2;
6387     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6388     int MaskVec[] = {
6389       Reverse1 ? 1 : 0,
6390       Reverse1 ? 0 : 1,
6391       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6392       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6393     };
6394     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6395   }
6396
6397   if (Values.size() > 1 && VT.is128BitVector()) {
6398     // Check for a build vector of consecutive loads.
6399     for (unsigned i = 0; i < NumElems; ++i)
6400       V[i] = Op.getOperand(i);
6401
6402     // Check for elements which are consecutive loads.
6403     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6404       return LD;
6405
6406     // Check for a build vector from mostly shuffle plus few inserting.
6407     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6408       return Sh;
6409
6410     // For SSE 4.1, use insertps to put the high elements into the low element.
6411     if (Subtarget->hasSSE41()) {
6412       SDValue Result;
6413       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6414         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6415       else
6416         Result = DAG.getUNDEF(VT);
6417
6418       for (unsigned i = 1; i < NumElems; ++i) {
6419         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6420         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6421                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6422       }
6423       return Result;
6424     }
6425
6426     // Otherwise, expand into a number of unpckl*, start by extending each of
6427     // our (non-undef) elements to the full vector width with the element in the
6428     // bottom slot of the vector (which generates no code for SSE).
6429     for (unsigned i = 0; i < NumElems; ++i) {
6430       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6431         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6432       else
6433         V[i] = DAG.getUNDEF(VT);
6434     }
6435
6436     // Next, we iteratively mix elements, e.g. for v4f32:
6437     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6438     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6439     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6440     unsigned EltStride = NumElems >> 1;
6441     while (EltStride != 0) {
6442       for (unsigned i = 0; i < EltStride; ++i) {
6443         // If V[i+EltStride] is undef and this is the first round of mixing,
6444         // then it is safe to just drop this shuffle: V[i] is already in the
6445         // right place, the one element (since it's the first round) being
6446         // inserted as undef can be dropped.  This isn't safe for successive
6447         // rounds because they will permute elements within both vectors.
6448         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6449             EltStride == NumElems/2)
6450           continue;
6451
6452         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6453       }
6454       EltStride >>= 1;
6455     }
6456     return V[0];
6457   }
6458   return SDValue();
6459 }
6460
6461 // 256-bit AVX can use the vinsertf128 instruction
6462 // to create 256-bit vectors from two other 128-bit ones.
6463 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6464   SDLoc dl(Op);
6465   MVT ResVT = Op.getSimpleValueType();
6466
6467   assert((ResVT.is256BitVector() ||
6468           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6469
6470   SDValue V1 = Op.getOperand(0);
6471   SDValue V2 = Op.getOperand(1);
6472   unsigned NumElems = ResVT.getVectorNumElements();
6473   if (ResVT.is256BitVector())
6474     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6475
6476   if (Op.getNumOperands() == 4) {
6477     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6478                                 ResVT.getVectorNumElements()/2);
6479     SDValue V3 = Op.getOperand(2);
6480     SDValue V4 = Op.getOperand(3);
6481     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6482       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6483   }
6484   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6485 }
6486
6487 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6488                                        const X86Subtarget *Subtarget,
6489                                        SelectionDAG & DAG) {
6490   SDLoc dl(Op);
6491   MVT ResVT = Op.getSimpleValueType();
6492   unsigned NumOfOperands = Op.getNumOperands();
6493
6494   assert(isPowerOf2_32(NumOfOperands) &&
6495          "Unexpected number of operands in CONCAT_VECTORS");
6496
6497   if (NumOfOperands > 2) {
6498     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6499                                   ResVT.getVectorNumElements()/2);
6500     SmallVector<SDValue, 2> Ops;
6501     for (unsigned i = 0; i < NumOfOperands/2; i++)
6502       Ops.push_back(Op.getOperand(i));
6503     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6504     Ops.clear();
6505     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6506       Ops.push_back(Op.getOperand(i));
6507     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6508     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6509   }
6510
6511   SDValue V1 = Op.getOperand(0);
6512   SDValue V2 = Op.getOperand(1);
6513   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6514   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6515
6516   if (IsZeroV1 && IsZeroV2)
6517     return getZeroVector(ResVT, Subtarget, DAG, dl);
6518
6519   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6520   SDValue Undef = DAG.getUNDEF(ResVT);
6521   unsigned NumElems = ResVT.getVectorNumElements();
6522   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6523
6524   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6525   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6526   if (IsZeroV1)
6527     return V2;
6528
6529   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6530   // Zero the upper bits of V1
6531   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6532   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6533   if (IsZeroV2)
6534     return V1;
6535   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6536 }
6537
6538 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6539                                    const X86Subtarget *Subtarget,
6540                                    SelectionDAG &DAG) {
6541   MVT VT = Op.getSimpleValueType();
6542   if (VT.getVectorElementType() == MVT::i1)
6543     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6544
6545   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6546          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6547           Op.getNumOperands() == 4)));
6548
6549   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6550   // from two other 128-bit ones.
6551
6552   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6553   return LowerAVXCONCAT_VECTORS(Op, DAG);
6554 }
6555
6556 //===----------------------------------------------------------------------===//
6557 // Vector shuffle lowering
6558 //
6559 // This is an experimental code path for lowering vector shuffles on x86. It is
6560 // designed to handle arbitrary vector shuffles and blends, gracefully
6561 // degrading performance as necessary. It works hard to recognize idiomatic
6562 // shuffles and lower them to optimal instruction patterns without leaving
6563 // a framework that allows reasonably efficient handling of all vector shuffle
6564 // patterns.
6565 //===----------------------------------------------------------------------===//
6566
6567 /// \brief Tiny helper function to identify a no-op mask.
6568 ///
6569 /// This is a somewhat boring predicate function. It checks whether the mask
6570 /// array input, which is assumed to be a single-input shuffle mask of the kind
6571 /// used by the X86 shuffle instructions (not a fully general
6572 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6573 /// in-place shuffle are 'no-op's.
6574 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6575   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6576     if (Mask[i] != -1 && Mask[i] != i)
6577       return false;
6578   return true;
6579 }
6580
6581 /// \brief Helper function to classify a mask as a single-input mask.
6582 ///
6583 /// This isn't a generic single-input test because in the vector shuffle
6584 /// lowering we canonicalize single inputs to be the first input operand. This
6585 /// means we can more quickly test for a single input by only checking whether
6586 /// an input from the second operand exists. We also assume that the size of
6587 /// mask corresponds to the size of the input vectors which isn't true in the
6588 /// fully general case.
6589 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6590   for (int M : Mask)
6591     if (M >= (int)Mask.size())
6592       return false;
6593   return true;
6594 }
6595
6596 /// \brief Test whether there are elements crossing 128-bit lanes in this
6597 /// shuffle mask.
6598 ///
6599 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6600 /// and we routinely test for these.
6601 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6602   int LaneSize = 128 / VT.getScalarSizeInBits();
6603   int Size = Mask.size();
6604   for (int i = 0; i < Size; ++i)
6605     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6606       return true;
6607   return false;
6608 }
6609
6610 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6611 ///
6612 /// This checks a shuffle mask to see if it is performing the same
6613 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6614 /// that it is also not lane-crossing. It may however involve a blend from the
6615 /// same lane of a second vector.
6616 ///
6617 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6618 /// non-trivial to compute in the face of undef lanes. The representation is
6619 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6620 /// entries from both V1 and V2 inputs to the wider mask.
6621 static bool
6622 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6623                                 SmallVectorImpl<int> &RepeatedMask) {
6624   int LaneSize = 128 / VT.getScalarSizeInBits();
6625   RepeatedMask.resize(LaneSize, -1);
6626   int Size = Mask.size();
6627   for (int i = 0; i < Size; ++i) {
6628     if (Mask[i] < 0)
6629       continue;
6630     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6631       // This entry crosses lanes, so there is no way to model this shuffle.
6632       return false;
6633
6634     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6635     if (RepeatedMask[i % LaneSize] == -1)
6636       // This is the first non-undef entry in this slot of a 128-bit lane.
6637       RepeatedMask[i % LaneSize] =
6638           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6639     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6640       // Found a mismatch with the repeated mask.
6641       return false;
6642   }
6643   return true;
6644 }
6645
6646 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6647 /// arguments.
6648 ///
6649 /// This is a fast way to test a shuffle mask against a fixed pattern:
6650 ///
6651 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6652 ///
6653 /// It returns true if the mask is exactly as wide as the argument list, and
6654 /// each element of the mask is either -1 (signifying undef) or the value given
6655 /// in the argument.
6656 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6657                                 ArrayRef<int> ExpectedMask) {
6658   if (Mask.size() != ExpectedMask.size())
6659     return false;
6660
6661   int Size = Mask.size();
6662
6663   // If the values are build vectors, we can look through them to find
6664   // equivalent inputs that make the shuffles equivalent.
6665   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6666   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6667
6668   for (int i = 0; i < Size; ++i)
6669     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6670       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6671       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6672       if (!MaskBV || !ExpectedBV ||
6673           MaskBV->getOperand(Mask[i] % Size) !=
6674               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6675         return false;
6676     }
6677
6678   return true;
6679 }
6680
6681 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6682 ///
6683 /// This helper function produces an 8-bit shuffle immediate corresponding to
6684 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6685 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6686 /// example.
6687 ///
6688 /// NB: We rely heavily on "undef" masks preserving the input lane.
6689 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6690                                           SelectionDAG &DAG) {
6691   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6692   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6693   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6694   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6695   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6696
6697   unsigned Imm = 0;
6698   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6699   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6700   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6701   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6702   return DAG.getConstant(Imm, DL, MVT::i8);
6703 }
6704
6705 /// \brief Compute whether each element of a shuffle is zeroable.
6706 ///
6707 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6708 /// Either it is an undef element in the shuffle mask, the element of the input
6709 /// referenced is undef, or the element of the input referenced is known to be
6710 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6711 /// as many lanes with this technique as possible to simplify the remaining
6712 /// shuffle.
6713 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6714                                                      SDValue V1, SDValue V2) {
6715   SmallBitVector Zeroable(Mask.size(), false);
6716
6717   while (V1.getOpcode() == ISD::BITCAST)
6718     V1 = V1->getOperand(0);
6719   while (V2.getOpcode() == ISD::BITCAST)
6720     V2 = V2->getOperand(0);
6721
6722   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6723   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6724
6725   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6726     int M = Mask[i];
6727     // Handle the easy cases.
6728     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6729       Zeroable[i] = true;
6730       continue;
6731     }
6732
6733     // If this is an index into a build_vector node (which has the same number
6734     // of elements), dig out the input value and use it.
6735     SDValue V = M < Size ? V1 : V2;
6736     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6737       continue;
6738
6739     SDValue Input = V.getOperand(M % Size);
6740     // The UNDEF opcode check really should be dead code here, but not quite
6741     // worth asserting on (it isn't invalid, just unexpected).
6742     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6743       Zeroable[i] = true;
6744   }
6745
6746   return Zeroable;
6747 }
6748
6749 // X86 has dedicated unpack instructions that can handle specific blend
6750 // operations: UNPCKH and UNPCKL.
6751 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6752                                            SDValue V1, SDValue V2,
6753                                            SelectionDAG &DAG) {
6754   int NumElts = VT.getVectorNumElements();
6755   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6756   SmallVector<int, 8> Unpckl;
6757   SmallVector<int, 8> Unpckh;
6758
6759   for (int i = 0; i < NumElts; ++i) {
6760     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6761     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6762     int HiPos = LoPos + NumEltsInLane / 2;
6763     Unpckl.push_back(LoPos);
6764     Unpckh.push_back(HiPos);
6765   }
6766
6767   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6768     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6769   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6770     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6771
6772   // Commute and try again.
6773   ShuffleVectorSDNode::commuteMask(Unpckl);
6774   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6775     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6776
6777   ShuffleVectorSDNode::commuteMask(Unpckh);
6778   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6779     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6780
6781   return SDValue();
6782 }
6783
6784 /// \brief Try to emit a bitmask instruction for a shuffle.
6785 ///
6786 /// This handles cases where we can model a blend exactly as a bitmask due to
6787 /// one of the inputs being zeroable.
6788 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6789                                            SDValue V2, ArrayRef<int> Mask,
6790                                            SelectionDAG &DAG) {
6791   MVT EltVT = VT.getScalarType();
6792   int NumEltBits = EltVT.getSizeInBits();
6793   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6794   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6795   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6796                                     IntEltVT);
6797   if (EltVT.isFloatingPoint()) {
6798     Zero = DAG.getBitcast(EltVT, Zero);
6799     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6800   }
6801   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6802   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6803   SDValue V;
6804   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6805     if (Zeroable[i])
6806       continue;
6807     if (Mask[i] % Size != i)
6808       return SDValue(); // Not a blend.
6809     if (!V)
6810       V = Mask[i] < Size ? V1 : V2;
6811     else if (V != (Mask[i] < Size ? V1 : V2))
6812       return SDValue(); // Can only let one input through the mask.
6813
6814     VMaskOps[i] = AllOnes;
6815   }
6816   if (!V)
6817     return SDValue(); // No non-zeroable elements!
6818
6819   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6820   V = DAG.getNode(VT.isFloatingPoint()
6821                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6822                   DL, VT, V, VMask);
6823   return V;
6824 }
6825
6826 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6827 ///
6828 /// This is used as a fallback approach when first class blend instructions are
6829 /// unavailable. Currently it is only suitable for integer vectors, but could
6830 /// be generalized for floating point vectors if desirable.
6831 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6832                                             SDValue V2, ArrayRef<int> Mask,
6833                                             SelectionDAG &DAG) {
6834   assert(VT.isInteger() && "Only supports integer vector types!");
6835   MVT EltVT = VT.getScalarType();
6836   int NumEltBits = EltVT.getSizeInBits();
6837   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6838   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6839                                     EltVT);
6840   SmallVector<SDValue, 16> MaskOps;
6841   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6842     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6843       return SDValue(); // Shuffled input!
6844     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6845   }
6846
6847   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6848   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6849   // We have to cast V2 around.
6850   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6851   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6852                                       DAG.getBitcast(MaskVT, V1Mask),
6853                                       DAG.getBitcast(MaskVT, V2)));
6854   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6855 }
6856
6857 /// \brief Try to emit a blend instruction for a shuffle.
6858 ///
6859 /// This doesn't do any checks for the availability of instructions for blending
6860 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6861 /// be matched in the backend with the type given. What it does check for is
6862 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6863 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6864                                          SDValue V2, ArrayRef<int> Original,
6865                                          const X86Subtarget *Subtarget,
6866                                          SelectionDAG &DAG) {
6867   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6868   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6869   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6870   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6871   bool ForceV1Zero = false, ForceV2Zero = false;
6872
6873   // Attempt to generate the binary blend mask. If an input is zero then
6874   // we can use any lane.
6875   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6876   unsigned BlendMask = 0;
6877   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6878     int M = Mask[i];
6879     if (M < 0)
6880       continue;
6881     if (M == i)
6882       continue;
6883     if (M == i + Size) {
6884       BlendMask |= 1u << i;
6885       continue;
6886     }
6887     if (Zeroable[i]) {
6888       if (V1IsZero) {
6889         ForceV1Zero = true;
6890         Mask[i] = i;
6891         continue;
6892       }
6893       if (V2IsZero) {
6894         ForceV2Zero = true;
6895         BlendMask |= 1u << i;
6896         Mask[i] = i + Size;
6897         continue;
6898       }
6899     }
6900     return SDValue(); // Shuffled input!
6901   }
6902
6903   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6904   if (ForceV1Zero)
6905     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6906   if (ForceV2Zero)
6907     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6908
6909   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6910     unsigned ScaledMask = 0;
6911     for (int i = 0; i != Size; ++i)
6912       if (BlendMask & (1u << i))
6913         for (int j = 0; j != Scale; ++j)
6914           ScaledMask |= 1u << (i * Scale + j);
6915     return ScaledMask;
6916   };
6917
6918   switch (VT.SimpleTy) {
6919   case MVT::v2f64:
6920   case MVT::v4f32:
6921   case MVT::v4f64:
6922   case MVT::v8f32:
6923     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6924                        DAG.getConstant(BlendMask, DL, MVT::i8));
6925
6926   case MVT::v4i64:
6927   case MVT::v8i32:
6928     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6929     // FALLTHROUGH
6930   case MVT::v2i64:
6931   case MVT::v4i32:
6932     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6933     // that instruction.
6934     if (Subtarget->hasAVX2()) {
6935       // Scale the blend by the number of 32-bit dwords per element.
6936       int Scale =  VT.getScalarSizeInBits() / 32;
6937       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6938       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6939       V1 = DAG.getBitcast(BlendVT, V1);
6940       V2 = DAG.getBitcast(BlendVT, V2);
6941       return DAG.getBitcast(
6942           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6943                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6944     }
6945     // FALLTHROUGH
6946   case MVT::v8i16: {
6947     // For integer shuffles we need to expand the mask and cast the inputs to
6948     // v8i16s prior to blending.
6949     int Scale = 8 / VT.getVectorNumElements();
6950     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6951     V1 = DAG.getBitcast(MVT::v8i16, V1);
6952     V2 = DAG.getBitcast(MVT::v8i16, V2);
6953     return DAG.getBitcast(VT,
6954                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6955                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6956   }
6957
6958   case MVT::v16i16: {
6959     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6960     SmallVector<int, 8> RepeatedMask;
6961     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6962       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6963       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6964       BlendMask = 0;
6965       for (int i = 0; i < 8; ++i)
6966         if (RepeatedMask[i] >= 16)
6967           BlendMask |= 1u << i;
6968       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6969                          DAG.getConstant(BlendMask, DL, MVT::i8));
6970     }
6971   }
6972     // FALLTHROUGH
6973   case MVT::v16i8:
6974   case MVT::v32i8: {
6975     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6976            "256-bit byte-blends require AVX2 support!");
6977
6978     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6979     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6980       return Masked;
6981
6982     // Scale the blend by the number of bytes per element.
6983     int Scale = VT.getScalarSizeInBits() / 8;
6984
6985     // This form of blend is always done on bytes. Compute the byte vector
6986     // type.
6987     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6988
6989     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6990     // mix of LLVM's code generator and the x86 backend. We tell the code
6991     // generator that boolean values in the elements of an x86 vector register
6992     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6993     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6994     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6995     // of the element (the remaining are ignored) and 0 in that high bit would
6996     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6997     // the LLVM model for boolean values in vector elements gets the relevant
6998     // bit set, it is set backwards and over constrained relative to x86's
6999     // actual model.
7000     SmallVector<SDValue, 32> VSELECTMask;
7001     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7002       for (int j = 0; j < Scale; ++j)
7003         VSELECTMask.push_back(
7004             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7005                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7006                                           MVT::i8));
7007
7008     V1 = DAG.getBitcast(BlendVT, V1);
7009     V2 = DAG.getBitcast(BlendVT, V2);
7010     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7011                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7012                                                       BlendVT, VSELECTMask),
7013                                           V1, V2));
7014   }
7015
7016   default:
7017     llvm_unreachable("Not a supported integer vector type!");
7018   }
7019 }
7020
7021 /// \brief Try to lower as a blend of elements from two inputs followed by
7022 /// a single-input permutation.
7023 ///
7024 /// This matches the pattern where we can blend elements from two inputs and
7025 /// then reduce the shuffle to a single-input permutation.
7026 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7027                                                    SDValue V2,
7028                                                    ArrayRef<int> Mask,
7029                                                    SelectionDAG &DAG) {
7030   // We build up the blend mask while checking whether a blend is a viable way
7031   // to reduce the shuffle.
7032   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7033   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7034
7035   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7036     if (Mask[i] < 0)
7037       continue;
7038
7039     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7040
7041     if (BlendMask[Mask[i] % Size] == -1)
7042       BlendMask[Mask[i] % Size] = Mask[i];
7043     else if (BlendMask[Mask[i] % Size] != Mask[i])
7044       return SDValue(); // Can't blend in the needed input!
7045
7046     PermuteMask[i] = Mask[i] % Size;
7047   }
7048
7049   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7050   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7051 }
7052
7053 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7054 /// blends and permutes.
7055 ///
7056 /// This matches the extremely common pattern for handling combined
7057 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7058 /// operations. It will try to pick the best arrangement of shuffles and
7059 /// blends.
7060 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7061                                                           SDValue V1,
7062                                                           SDValue V2,
7063                                                           ArrayRef<int> Mask,
7064                                                           SelectionDAG &DAG) {
7065   // Shuffle the input elements into the desired positions in V1 and V2 and
7066   // blend them together.
7067   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7068   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7069   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7070   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7071     if (Mask[i] >= 0 && Mask[i] < Size) {
7072       V1Mask[i] = Mask[i];
7073       BlendMask[i] = i;
7074     } else if (Mask[i] >= Size) {
7075       V2Mask[i] = Mask[i] - Size;
7076       BlendMask[i] = i + Size;
7077     }
7078
7079   // Try to lower with the simpler initial blend strategy unless one of the
7080   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7081   // shuffle may be able to fold with a load or other benefit. However, when
7082   // we'll have to do 2x as many shuffles in order to achieve this, blending
7083   // first is a better strategy.
7084   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7085     if (SDValue BlendPerm =
7086             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7087       return BlendPerm;
7088
7089   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7090   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7091   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7092 }
7093
7094 /// \brief Try to lower a vector shuffle as a byte rotation.
7095 ///
7096 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7097 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7098 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7099 /// try to generically lower a vector shuffle through such an pattern. It
7100 /// does not check for the profitability of lowering either as PALIGNR or
7101 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7102 /// This matches shuffle vectors that look like:
7103 ///
7104 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7105 ///
7106 /// Essentially it concatenates V1 and V2, shifts right by some number of
7107 /// elements, and takes the low elements as the result. Note that while this is
7108 /// specified as a *right shift* because x86 is little-endian, it is a *left
7109 /// rotate* of the vector lanes.
7110 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7111                                               SDValue V2,
7112                                               ArrayRef<int> Mask,
7113                                               const X86Subtarget *Subtarget,
7114                                               SelectionDAG &DAG) {
7115   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7116
7117   int NumElts = Mask.size();
7118   int NumLanes = VT.getSizeInBits() / 128;
7119   int NumLaneElts = NumElts / NumLanes;
7120
7121   // We need to detect various ways of spelling a rotation:
7122   //   [11, 12, 13, 14, 15,  0,  1,  2]
7123   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7124   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7125   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7126   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7127   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7128   int Rotation = 0;
7129   SDValue Lo, Hi;
7130   for (int l = 0; l < NumElts; l += NumLaneElts) {
7131     for (int i = 0; i < NumLaneElts; ++i) {
7132       if (Mask[l + i] == -1)
7133         continue;
7134       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7135
7136       // Get the mod-Size index and lane correct it.
7137       int LaneIdx = (Mask[l + i] % NumElts) - l;
7138       // Make sure it was in this lane.
7139       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7140         return SDValue();
7141
7142       // Determine where a rotated vector would have started.
7143       int StartIdx = i - LaneIdx;
7144       if (StartIdx == 0)
7145         // The identity rotation isn't interesting, stop.
7146         return SDValue();
7147
7148       // If we found the tail of a vector the rotation must be the missing
7149       // front. If we found the head of a vector, it must be how much of the
7150       // head.
7151       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7152
7153       if (Rotation == 0)
7154         Rotation = CandidateRotation;
7155       else if (Rotation != CandidateRotation)
7156         // The rotations don't match, so we can't match this mask.
7157         return SDValue();
7158
7159       // Compute which value this mask is pointing at.
7160       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7161
7162       // Compute which of the two target values this index should be assigned
7163       // to. This reflects whether the high elements are remaining or the low
7164       // elements are remaining.
7165       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7166
7167       // Either set up this value if we've not encountered it before, or check
7168       // that it remains consistent.
7169       if (!TargetV)
7170         TargetV = MaskV;
7171       else if (TargetV != MaskV)
7172         // This may be a rotation, but it pulls from the inputs in some
7173         // unsupported interleaving.
7174         return SDValue();
7175     }
7176   }
7177
7178   // Check that we successfully analyzed the mask, and normalize the results.
7179   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7180   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7181   if (!Lo)
7182     Lo = Hi;
7183   else if (!Hi)
7184     Hi = Lo;
7185
7186   // The actual rotate instruction rotates bytes, so we need to scale the
7187   // rotation based on how many bytes are in the vector lane.
7188   int Scale = 16 / NumLaneElts;
7189
7190   // SSSE3 targets can use the palignr instruction.
7191   if (Subtarget->hasSSSE3()) {
7192     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7193     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7194     Lo = DAG.getBitcast(AlignVT, Lo);
7195     Hi = DAG.getBitcast(AlignVT, Hi);
7196
7197     return DAG.getBitcast(
7198         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7199                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7200   }
7201
7202   assert(VT.getSizeInBits() == 128 &&
7203          "Rotate-based lowering only supports 128-bit lowering!");
7204   assert(Mask.size() <= 16 &&
7205          "Can shuffle at most 16 bytes in a 128-bit vector!");
7206
7207   // Default SSE2 implementation
7208   int LoByteShift = 16 - Rotation * Scale;
7209   int HiByteShift = Rotation * Scale;
7210
7211   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7212   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7213   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7214
7215   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7216                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7217   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7218                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7219   return DAG.getBitcast(VT,
7220                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7221 }
7222
7223 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7224 ///
7225 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7226 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7227 /// matches elements from one of the input vectors shuffled to the left or
7228 /// right with zeroable elements 'shifted in'. It handles both the strictly
7229 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7230 /// quad word lane.
7231 ///
7232 /// PSHL : (little-endian) left bit shift.
7233 /// [ zz, 0, zz,  2 ]
7234 /// [ -1, 4, zz, -1 ]
7235 /// PSRL : (little-endian) right bit shift.
7236 /// [  1, zz,  3, zz]
7237 /// [ -1, -1,  7, zz]
7238 /// PSLLDQ : (little-endian) left byte shift
7239 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7240 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7241 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7242 /// PSRLDQ : (little-endian) right byte shift
7243 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7244 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7245 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7246 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7247                                          SDValue V2, ArrayRef<int> Mask,
7248                                          SelectionDAG &DAG) {
7249   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7250
7251   int Size = Mask.size();
7252   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7253
7254   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7255     for (int i = 0; i < Size; i += Scale)
7256       for (int j = 0; j < Shift; ++j)
7257         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7258           return false;
7259
7260     return true;
7261   };
7262
7263   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7264     for (int i = 0; i != Size; i += Scale) {
7265       unsigned Pos = Left ? i + Shift : i;
7266       unsigned Low = Left ? i : i + Shift;
7267       unsigned Len = Scale - Shift;
7268       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7269                                       Low + (V == V1 ? 0 : Size)))
7270         return SDValue();
7271     }
7272
7273     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7274     bool ByteShift = ShiftEltBits > 64;
7275     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7276                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7277     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7278
7279     // Normalize the scale for byte shifts to still produce an i64 element
7280     // type.
7281     Scale = ByteShift ? Scale / 2 : Scale;
7282
7283     // We need to round trip through the appropriate type for the shift.
7284     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7285     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7286     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7287            "Illegal integer vector type");
7288     V = DAG.getBitcast(ShiftVT, V);
7289
7290     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7291                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7292     return DAG.getBitcast(VT, V);
7293   };
7294
7295   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7296   // keep doubling the size of the integer elements up to that. We can
7297   // then shift the elements of the integer vector by whole multiples of
7298   // their width within the elements of the larger integer vector. Test each
7299   // multiple to see if we can find a match with the moved element indices
7300   // and that the shifted in elements are all zeroable.
7301   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7302     for (int Shift = 1; Shift != Scale; ++Shift)
7303       for (bool Left : {true, false})
7304         if (CheckZeros(Shift, Scale, Left))
7305           for (SDValue V : {V1, V2})
7306             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7307               return Match;
7308
7309   // no match
7310   return SDValue();
7311 }
7312
7313 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7314 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7315                                            SDValue V2, ArrayRef<int> Mask,
7316                                            SelectionDAG &DAG) {
7317   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7318   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7319
7320   int Size = Mask.size();
7321   int HalfSize = Size / 2;
7322   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7323
7324   // Upper half must be undefined.
7325   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7326     return SDValue();
7327
7328   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7329   // Remainder of lower half result is zero and upper half is all undef.
7330   auto LowerAsEXTRQ = [&]() {
7331     // Determine the extraction length from the part of the
7332     // lower half that isn't zeroable.
7333     int Len = HalfSize;
7334     for (; Len > 0; --Len)
7335       if (!Zeroable[Len - 1])
7336         break;
7337     assert(Len > 0 && "Zeroable shuffle mask");
7338
7339     // Attempt to match first Len sequential elements from the lower half.
7340     SDValue Src;
7341     int Idx = -1;
7342     for (int i = 0; i != Len; ++i) {
7343       int M = Mask[i];
7344       if (M < 0)
7345         continue;
7346       SDValue &V = (M < Size ? V1 : V2);
7347       M = M % Size;
7348
7349       // All mask elements must be in the lower half.
7350       if (M >= HalfSize)
7351         return SDValue();
7352
7353       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7354         Src = V;
7355         Idx = M - i;
7356         continue;
7357       }
7358       return SDValue();
7359     }
7360
7361     if (Idx < 0)
7362       return SDValue();
7363
7364     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7365     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7366     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7367     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7368                        DAG.getConstant(BitLen, DL, MVT::i8),
7369                        DAG.getConstant(BitIdx, DL, MVT::i8));
7370   };
7371
7372   if (SDValue ExtrQ = LowerAsEXTRQ())
7373     return ExtrQ;
7374
7375   // INSERTQ: Extract lowest Len elements from lower half of second source and
7376   // insert over first source, starting at Idx.
7377   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7378   auto LowerAsInsertQ = [&]() {
7379     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7380       SDValue Base;
7381
7382       // Attempt to match first source from mask before insertion point.
7383       if (isUndefInRange(Mask, 0, Idx)) {
7384         /* EMPTY */
7385       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7386         Base = V1;
7387       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7388         Base = V2;
7389       } else {
7390         continue;
7391       }
7392
7393       // Extend the extraction length looking to match both the insertion of
7394       // the second source and the remaining elements of the first.
7395       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7396         SDValue Insert;
7397         int Len = Hi - Idx;
7398
7399         // Match insertion.
7400         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7401           Insert = V1;
7402         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7403           Insert = V2;
7404         } else {
7405           continue;
7406         }
7407
7408         // Match the remaining elements of the lower half.
7409         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7410           /* EMPTY */
7411         } else if ((!Base || (Base == V1)) &&
7412                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7413           Base = V1;
7414         } else if ((!Base || (Base == V2)) &&
7415                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7416                                               Size + Hi)) {
7417           Base = V2;
7418         } else {
7419           continue;
7420         }
7421
7422         // We may not have a base (first source) - this can safely be undefined.
7423         if (!Base)
7424           Base = DAG.getUNDEF(VT);
7425
7426         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7427         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7428         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7429                            DAG.getConstant(BitLen, DL, MVT::i8),
7430                            DAG.getConstant(BitIdx, DL, MVT::i8));
7431       }
7432     }
7433
7434     return SDValue();
7435   };
7436
7437   if (SDValue InsertQ = LowerAsInsertQ())
7438     return InsertQ;
7439
7440   return SDValue();
7441 }
7442
7443 /// \brief Lower a vector shuffle as a zero or any extension.
7444 ///
7445 /// Given a specific number of elements, element bit width, and extension
7446 /// stride, produce either a zero or any extension based on the available
7447 /// features of the subtarget. The extended elements are consecutive and
7448 /// begin and can start from an offseted element index in the input; to
7449 /// avoid excess shuffling the offset must either being in the bottom lane
7450 /// or at the start of a higher lane. All extended elements must be from
7451 /// the same lane.
7452 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7453     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7454     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7455   assert(Scale > 1 && "Need a scale to extend.");
7456   int EltBits = VT.getScalarSizeInBits();
7457   int NumElements = VT.getVectorNumElements();
7458   int NumEltsPerLane = 128 / EltBits;
7459   int OffsetLane = Offset / NumEltsPerLane;
7460   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7461          "Only 8, 16, and 32 bit elements can be extended.");
7462   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7463   assert(0 <= Offset && "Extension offset must be positive.");
7464   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7465          "Extension offset must be in the first lane or start an upper lane.");
7466
7467   // Check that an index is in same lane as the base offset.
7468   auto SafeOffset = [&](int Idx) {
7469     return OffsetLane == (Idx / NumEltsPerLane);
7470   };
7471
7472   // Shift along an input so that the offset base moves to the first element.
7473   auto ShuffleOffset = [&](SDValue V) {
7474     if (!Offset)
7475       return V;
7476
7477     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7478     for (int i = 0; i * Scale < NumElements; ++i) {
7479       int SrcIdx = i + Offset;
7480       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7481     }
7482     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7483   };
7484
7485   // Found a valid zext mask! Try various lowering strategies based on the
7486   // input type and available ISA extensions.
7487   if (Subtarget->hasSSE41()) {
7488     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7489     // PUNPCK will catch this in a later shuffle match.
7490     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7491       return SDValue();
7492     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7493                                  NumElements / Scale);
7494     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7495     return DAG.getBitcast(VT, InputV);
7496   }
7497
7498   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7499
7500   // For any extends we can cheat for larger element sizes and use shuffle
7501   // instructions that can fold with a load and/or copy.
7502   if (AnyExt && EltBits == 32) {
7503     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7504                          -1};
7505     return DAG.getBitcast(
7506         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7507                         DAG.getBitcast(MVT::v4i32, InputV),
7508                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7509   }
7510   if (AnyExt && EltBits == 16 && Scale > 2) {
7511     int PSHUFDMask[4] = {Offset / 2, -1,
7512                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7513     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7514                          DAG.getBitcast(MVT::v4i32, InputV),
7515                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7516     int PSHUFWMask[4] = {1, -1, -1, -1};
7517     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7518     return DAG.getBitcast(
7519         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7520                         DAG.getBitcast(MVT::v8i16, InputV),
7521                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7522   }
7523
7524   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7525   // to 64-bits.
7526   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7527     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7528     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7529
7530     int LoIdx = Offset * EltBits;
7531     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7532                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7533                                          DAG.getConstant(EltBits, DL, MVT::i8),
7534                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7535
7536     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7537         !SafeOffset(Offset + 1))
7538       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7539
7540     int HiIdx = (Offset + 1) * EltBits;
7541     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7542                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7543                                          DAG.getConstant(EltBits, DL, MVT::i8),
7544                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7545     return DAG.getNode(ISD::BITCAST, DL, VT,
7546                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7547   }
7548
7549   // If this would require more than 2 unpack instructions to expand, use
7550   // pshufb when available. We can only use more than 2 unpack instructions
7551   // when zero extending i8 elements which also makes it easier to use pshufb.
7552   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7553     assert(NumElements == 16 && "Unexpected byte vector width!");
7554     SDValue PSHUFBMask[16];
7555     for (int i = 0; i < 16; ++i) {
7556       int Idx = Offset + (i / Scale);
7557       PSHUFBMask[i] = DAG.getConstant(
7558           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7559     }
7560     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7561     return DAG.getBitcast(VT,
7562                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7563                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7564                                                   MVT::v16i8, PSHUFBMask)));
7565   }
7566
7567   // If we are extending from an offset, ensure we start on a boundary that
7568   // we can unpack from.
7569   int AlignToUnpack = Offset % (NumElements / Scale);
7570   if (AlignToUnpack) {
7571     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7572     for (int i = AlignToUnpack; i < NumElements; ++i)
7573       ShMask[i - AlignToUnpack] = i;
7574     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7575     Offset -= AlignToUnpack;
7576   }
7577
7578   // Otherwise emit a sequence of unpacks.
7579   do {
7580     unsigned UnpackLoHi = X86ISD::UNPCKL;
7581     if (Offset >= (NumElements / 2)) {
7582       UnpackLoHi = X86ISD::UNPCKH;
7583       Offset -= (NumElements / 2);
7584     }
7585
7586     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7587     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7588                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7589     InputV = DAG.getBitcast(InputVT, InputV);
7590     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7591     Scale /= 2;
7592     EltBits *= 2;
7593     NumElements /= 2;
7594   } while (Scale > 1);
7595   return DAG.getBitcast(VT, InputV);
7596 }
7597
7598 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7599 ///
7600 /// This routine will try to do everything in its power to cleverly lower
7601 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7602 /// check for the profitability of this lowering,  it tries to aggressively
7603 /// match this pattern. It will use all of the micro-architectural details it
7604 /// can to emit an efficient lowering. It handles both blends with all-zero
7605 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7606 /// masking out later).
7607 ///
7608 /// The reason we have dedicated lowering for zext-style shuffles is that they
7609 /// are both incredibly common and often quite performance sensitive.
7610 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7611     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7612     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7613   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7614
7615   int Bits = VT.getSizeInBits();
7616   int NumLanes = Bits / 128;
7617   int NumElements = VT.getVectorNumElements();
7618   int NumEltsPerLane = NumElements / NumLanes;
7619   assert(VT.getScalarSizeInBits() <= 32 &&
7620          "Exceeds 32-bit integer zero extension limit");
7621   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7622
7623   // Define a helper function to check a particular ext-scale and lower to it if
7624   // valid.
7625   auto Lower = [&](int Scale) -> SDValue {
7626     SDValue InputV;
7627     bool AnyExt = true;
7628     int Offset = 0;
7629     int Matches = 0;
7630     for (int i = 0; i < NumElements; ++i) {
7631       int M = Mask[i];
7632       if (M == -1)
7633         continue; // Valid anywhere but doesn't tell us anything.
7634       if (i % Scale != 0) {
7635         // Each of the extended elements need to be zeroable.
7636         if (!Zeroable[i])
7637           return SDValue();
7638
7639         // We no longer are in the anyext case.
7640         AnyExt = false;
7641         continue;
7642       }
7643
7644       // Each of the base elements needs to be consecutive indices into the
7645       // same input vector.
7646       SDValue V = M < NumElements ? V1 : V2;
7647       M = M % NumElements;
7648       if (!InputV) {
7649         InputV = V;
7650         Offset = M - (i / Scale);
7651       } else if (InputV != V)
7652         return SDValue(); // Flip-flopping inputs.
7653
7654       // Offset must start in the lowest 128-bit lane or at the start of an
7655       // upper lane.
7656       // FIXME: Is it ever worth allowing a negative base offset?
7657       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7658             (Offset % NumEltsPerLane) == 0))
7659         return SDValue();
7660
7661       // If we are offsetting, all referenced entries must come from the same
7662       // lane.
7663       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7664         return SDValue();
7665
7666       if ((M % NumElements) != (Offset + (i / Scale)))
7667         return SDValue(); // Non-consecutive strided elements.
7668       Matches++;
7669     }
7670
7671     // If we fail to find an input, we have a zero-shuffle which should always
7672     // have already been handled.
7673     // FIXME: Maybe handle this here in case during blending we end up with one?
7674     if (!InputV)
7675       return SDValue();
7676
7677     // If we are offsetting, don't extend if we only match a single input, we
7678     // can always do better by using a basic PSHUF or PUNPCK.
7679     if (Offset != 0 && Matches < 2)
7680       return SDValue();
7681
7682     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7683         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7684   };
7685
7686   // The widest scale possible for extending is to a 64-bit integer.
7687   assert(Bits % 64 == 0 &&
7688          "The number of bits in a vector must be divisible by 64 on x86!");
7689   int NumExtElements = Bits / 64;
7690
7691   // Each iteration, try extending the elements half as much, but into twice as
7692   // many elements.
7693   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7694     assert(NumElements % NumExtElements == 0 &&
7695            "The input vector size must be divisible by the extended size.");
7696     if (SDValue V = Lower(NumElements / NumExtElements))
7697       return V;
7698   }
7699
7700   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7701   if (Bits != 128)
7702     return SDValue();
7703
7704   // Returns one of the source operands if the shuffle can be reduced to a
7705   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7706   auto CanZExtLowHalf = [&]() {
7707     for (int i = NumElements / 2; i != NumElements; ++i)
7708       if (!Zeroable[i])
7709         return SDValue();
7710     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7711       return V1;
7712     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7713       return V2;
7714     return SDValue();
7715   };
7716
7717   if (SDValue V = CanZExtLowHalf()) {
7718     V = DAG.getBitcast(MVT::v2i64, V);
7719     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7720     return DAG.getBitcast(VT, V);
7721   }
7722
7723   // No viable ext lowering found.
7724   return SDValue();
7725 }
7726
7727 /// \brief Try to get a scalar value for a specific element of a vector.
7728 ///
7729 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7730 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7731                                               SelectionDAG &DAG) {
7732   MVT VT = V.getSimpleValueType();
7733   MVT EltVT = VT.getVectorElementType();
7734   while (V.getOpcode() == ISD::BITCAST)
7735     V = V.getOperand(0);
7736   // If the bitcasts shift the element size, we can't extract an equivalent
7737   // element from it.
7738   MVT NewVT = V.getSimpleValueType();
7739   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7740     return SDValue();
7741
7742   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7743       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7744     // Ensure the scalar operand is the same size as the destination.
7745     // FIXME: Add support for scalar truncation where possible.
7746     SDValue S = V.getOperand(Idx);
7747     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7748       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7749   }
7750
7751   return SDValue();
7752 }
7753
7754 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7755 ///
7756 /// This is particularly important because the set of instructions varies
7757 /// significantly based on whether the operand is a load or not.
7758 static bool isShuffleFoldableLoad(SDValue V) {
7759   while (V.getOpcode() == ISD::BITCAST)
7760     V = V.getOperand(0);
7761
7762   return ISD::isNON_EXTLoad(V.getNode());
7763 }
7764
7765 /// \brief Try to lower insertion of a single element into a zero vector.
7766 ///
7767 /// This is a common pattern that we have especially efficient patterns to lower
7768 /// across all subtarget feature sets.
7769 static SDValue lowerVectorShuffleAsElementInsertion(
7770     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7771     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7772   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7773   MVT ExtVT = VT;
7774   MVT EltVT = VT.getVectorElementType();
7775
7776   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7777                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7778                 Mask.begin();
7779   bool IsV1Zeroable = true;
7780   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7781     if (i != V2Index && !Zeroable[i]) {
7782       IsV1Zeroable = false;
7783       break;
7784     }
7785
7786   // Check for a single input from a SCALAR_TO_VECTOR node.
7787   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7788   // all the smarts here sunk into that routine. However, the current
7789   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7790   // vector shuffle lowering is dead.
7791   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7792                                                DAG);
7793   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7794     // We need to zext the scalar if it is smaller than an i32.
7795     V2S = DAG.getBitcast(EltVT, V2S);
7796     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7797       // Using zext to expand a narrow element won't work for non-zero
7798       // insertions.
7799       if (!IsV1Zeroable)
7800         return SDValue();
7801
7802       // Zero-extend directly to i32.
7803       ExtVT = MVT::v4i32;
7804       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7805     }
7806     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7807   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7808              EltVT == MVT::i16) {
7809     // Either not inserting from the low element of the input or the input
7810     // element size is too small to use VZEXT_MOVL to clear the high bits.
7811     return SDValue();
7812   }
7813
7814   if (!IsV1Zeroable) {
7815     // If V1 can't be treated as a zero vector we have fewer options to lower
7816     // this. We can't support integer vectors or non-zero targets cheaply, and
7817     // the V1 elements can't be permuted in any way.
7818     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7819     if (!VT.isFloatingPoint() || V2Index != 0)
7820       return SDValue();
7821     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7822     V1Mask[V2Index] = -1;
7823     if (!isNoopShuffleMask(V1Mask))
7824       return SDValue();
7825     // This is essentially a special case blend operation, but if we have
7826     // general purpose blend operations, they are always faster. Bail and let
7827     // the rest of the lowering handle these as blends.
7828     if (Subtarget->hasSSE41())
7829       return SDValue();
7830
7831     // Otherwise, use MOVSD or MOVSS.
7832     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7833            "Only two types of floating point element types to handle!");
7834     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7835                        ExtVT, V1, V2);
7836   }
7837
7838   // This lowering only works for the low element with floating point vectors.
7839   if (VT.isFloatingPoint() && V2Index != 0)
7840     return SDValue();
7841
7842   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7843   if (ExtVT != VT)
7844     V2 = DAG.getBitcast(VT, V2);
7845
7846   if (V2Index != 0) {
7847     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7848     // the desired position. Otherwise it is more efficient to do a vector
7849     // shift left. We know that we can do a vector shift left because all
7850     // the inputs are zero.
7851     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7852       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7853       V2Shuffle[V2Index] = 0;
7854       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7855     } else {
7856       V2 = DAG.getBitcast(MVT::v2i64, V2);
7857       V2 = DAG.getNode(
7858           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7859           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7860                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7861                               DAG.getDataLayout(), VT)));
7862       V2 = DAG.getBitcast(VT, V2);
7863     }
7864   }
7865   return V2;
7866 }
7867
7868 /// \brief Try to lower broadcast of a single element.
7869 ///
7870 /// For convenience, this code also bundles all of the subtarget feature set
7871 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7872 /// a convenient way to factor it out.
7873 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7874                                              ArrayRef<int> Mask,
7875                                              const X86Subtarget *Subtarget,
7876                                              SelectionDAG &DAG) {
7877   if (!Subtarget->hasAVX())
7878     return SDValue();
7879   if (VT.isInteger() && !Subtarget->hasAVX2())
7880     return SDValue();
7881
7882   // Check that the mask is a broadcast.
7883   int BroadcastIdx = -1;
7884   for (int M : Mask)
7885     if (M >= 0 && BroadcastIdx == -1)
7886       BroadcastIdx = M;
7887     else if (M >= 0 && M != BroadcastIdx)
7888       return SDValue();
7889
7890   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7891                                             "a sorted mask where the broadcast "
7892                                             "comes from V1.");
7893
7894   // Go up the chain of (vector) values to find a scalar load that we can
7895   // combine with the broadcast.
7896   for (;;) {
7897     switch (V.getOpcode()) {
7898     case ISD::CONCAT_VECTORS: {
7899       int OperandSize = Mask.size() / V.getNumOperands();
7900       V = V.getOperand(BroadcastIdx / OperandSize);
7901       BroadcastIdx %= OperandSize;
7902       continue;
7903     }
7904
7905     case ISD::INSERT_SUBVECTOR: {
7906       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7907       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7908       if (!ConstantIdx)
7909         break;
7910
7911       int BeginIdx = (int)ConstantIdx->getZExtValue();
7912       int EndIdx =
7913           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7914       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7915         BroadcastIdx -= BeginIdx;
7916         V = VInner;
7917       } else {
7918         V = VOuter;
7919       }
7920       continue;
7921     }
7922     }
7923     break;
7924   }
7925
7926   // Check if this is a broadcast of a scalar. We special case lowering
7927   // for scalars so that we can more effectively fold with loads.
7928   // First, look through bitcast: if the original value has a larger element
7929   // type than the shuffle, the broadcast element is in essence truncated.
7930   // Make that explicit to ease folding.
7931   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7932     EVT EltVT = VT.getVectorElementType();
7933     SDValue V0 = V.getOperand(0);
7934     EVT V0VT = V0.getValueType();
7935
7936     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7937         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7938          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7939       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7940       BroadcastIdx = 0;
7941     }
7942   }
7943
7944   // Also check the simpler case, where we can directly reuse the scalar.
7945   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7946       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7947     V = V.getOperand(BroadcastIdx);
7948
7949     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7950     // Only AVX2 has register broadcasts.
7951     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7952       return SDValue();
7953   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7954     // We can't broadcast from a vector register without AVX2, and we can only
7955     // broadcast from the zero-element of a vector register.
7956     return SDValue();
7957   }
7958
7959   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7960 }
7961
7962 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7963 // INSERTPS when the V1 elements are already in the correct locations
7964 // because otherwise we can just always use two SHUFPS instructions which
7965 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7966 // perform INSERTPS if a single V1 element is out of place and all V2
7967 // elements are zeroable.
7968 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7969                                             ArrayRef<int> Mask,
7970                                             SelectionDAG &DAG) {
7971   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7972   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7973   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7974   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7975
7976   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7977
7978   unsigned ZMask = 0;
7979   int V1DstIndex = -1;
7980   int V2DstIndex = -1;
7981   bool V1UsedInPlace = false;
7982
7983   for (int i = 0; i < 4; ++i) {
7984     // Synthesize a zero mask from the zeroable elements (includes undefs).
7985     if (Zeroable[i]) {
7986       ZMask |= 1 << i;
7987       continue;
7988     }
7989
7990     // Flag if we use any V1 inputs in place.
7991     if (i == Mask[i]) {
7992       V1UsedInPlace = true;
7993       continue;
7994     }
7995
7996     // We can only insert a single non-zeroable element.
7997     if (V1DstIndex != -1 || V2DstIndex != -1)
7998       return SDValue();
7999
8000     if (Mask[i] < 4) {
8001       // V1 input out of place for insertion.
8002       V1DstIndex = i;
8003     } else {
8004       // V2 input for insertion.
8005       V2DstIndex = i;
8006     }
8007   }
8008
8009   // Don't bother if we have no (non-zeroable) element for insertion.
8010   if (V1DstIndex == -1 && V2DstIndex == -1)
8011     return SDValue();
8012
8013   // Determine element insertion src/dst indices. The src index is from the
8014   // start of the inserted vector, not the start of the concatenated vector.
8015   unsigned V2SrcIndex = 0;
8016   if (V1DstIndex != -1) {
8017     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8018     // and don't use the original V2 at all.
8019     V2SrcIndex = Mask[V1DstIndex];
8020     V2DstIndex = V1DstIndex;
8021     V2 = V1;
8022   } else {
8023     V2SrcIndex = Mask[V2DstIndex] - 4;
8024   }
8025
8026   // If no V1 inputs are used in place, then the result is created only from
8027   // the zero mask and the V2 insertion - so remove V1 dependency.
8028   if (!V1UsedInPlace)
8029     V1 = DAG.getUNDEF(MVT::v4f32);
8030
8031   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8032   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8033
8034   // Insert the V2 element into the desired position.
8035   SDLoc DL(Op);
8036   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8037                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8038 }
8039
8040 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8041 /// UNPCK instruction.
8042 ///
8043 /// This specifically targets cases where we end up with alternating between
8044 /// the two inputs, and so can permute them into something that feeds a single
8045 /// UNPCK instruction. Note that this routine only targets integer vectors
8046 /// because for floating point vectors we have a generalized SHUFPS lowering
8047 /// strategy that handles everything that doesn't *exactly* match an unpack,
8048 /// making this clever lowering unnecessary.
8049 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8050                                                     SDValue V1, SDValue V2,
8051                                                     ArrayRef<int> Mask,
8052                                                     SelectionDAG &DAG) {
8053   assert(!VT.isFloatingPoint() &&
8054          "This routine only supports integer vectors.");
8055   assert(!isSingleInputShuffleMask(Mask) &&
8056          "This routine should only be used when blending two inputs.");
8057   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8058
8059   int Size = Mask.size();
8060
8061   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8062     return M >= 0 && M % Size < Size / 2;
8063   });
8064   int NumHiInputs = std::count_if(
8065       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8066
8067   bool UnpackLo = NumLoInputs >= NumHiInputs;
8068
8069   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8070     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8071     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8072
8073     for (int i = 0; i < Size; ++i) {
8074       if (Mask[i] < 0)
8075         continue;
8076
8077       // Each element of the unpack contains Scale elements from this mask.
8078       int UnpackIdx = i / Scale;
8079
8080       // We only handle the case where V1 feeds the first slots of the unpack.
8081       // We rely on canonicalization to ensure this is the case.
8082       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8083         return SDValue();
8084
8085       // Setup the mask for this input. The indexing is tricky as we have to
8086       // handle the unpack stride.
8087       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8088       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8089           Mask[i] % Size;
8090     }
8091
8092     // If we will have to shuffle both inputs to use the unpack, check whether
8093     // we can just unpack first and shuffle the result. If so, skip this unpack.
8094     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8095         !isNoopShuffleMask(V2Mask))
8096       return SDValue();
8097
8098     // Shuffle the inputs into place.
8099     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8100     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8101
8102     // Cast the inputs to the type we will use to unpack them.
8103     V1 = DAG.getBitcast(UnpackVT, V1);
8104     V2 = DAG.getBitcast(UnpackVT, V2);
8105
8106     // Unpack the inputs and cast the result back to the desired type.
8107     return DAG.getBitcast(
8108         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8109                         UnpackVT, V1, V2));
8110   };
8111
8112   // We try each unpack from the largest to the smallest to try and find one
8113   // that fits this mask.
8114   int OrigNumElements = VT.getVectorNumElements();
8115   int OrigScalarSize = VT.getScalarSizeInBits();
8116   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8117     int Scale = ScalarSize / OrigScalarSize;
8118     int NumElements = OrigNumElements / Scale;
8119     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8120     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8121       return Unpack;
8122   }
8123
8124   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8125   // initial unpack.
8126   if (NumLoInputs == 0 || NumHiInputs == 0) {
8127     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8128            "We have to have *some* inputs!");
8129     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8130
8131     // FIXME: We could consider the total complexity of the permute of each
8132     // possible unpacking. Or at the least we should consider how many
8133     // half-crossings are created.
8134     // FIXME: We could consider commuting the unpacks.
8135
8136     SmallVector<int, 32> PermMask;
8137     PermMask.assign(Size, -1);
8138     for (int i = 0; i < Size; ++i) {
8139       if (Mask[i] < 0)
8140         continue;
8141
8142       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8143
8144       PermMask[i] =
8145           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8146     }
8147     return DAG.getVectorShuffle(
8148         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8149                             DL, VT, V1, V2),
8150         DAG.getUNDEF(VT), PermMask);
8151   }
8152
8153   return SDValue();
8154 }
8155
8156 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8157 ///
8158 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8159 /// support for floating point shuffles but not integer shuffles. These
8160 /// instructions will incur a domain crossing penalty on some chips though so
8161 /// it is better to avoid lowering through this for integer vectors where
8162 /// possible.
8163 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8164                                        const X86Subtarget *Subtarget,
8165                                        SelectionDAG &DAG) {
8166   SDLoc DL(Op);
8167   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8168   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8169   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8170   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8171   ArrayRef<int> Mask = SVOp->getMask();
8172   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8173
8174   if (isSingleInputShuffleMask(Mask)) {
8175     // Use low duplicate instructions for masks that match their pattern.
8176     if (Subtarget->hasSSE3())
8177       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8178         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8179
8180     // Straight shuffle of a single input vector. Simulate this by using the
8181     // single input as both of the "inputs" to this instruction..
8182     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8183
8184     if (Subtarget->hasAVX()) {
8185       // If we have AVX, we can use VPERMILPS which will allow folding a load
8186       // into the shuffle.
8187       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8188                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8189     }
8190
8191     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8192                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8193   }
8194   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8195   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8196
8197   // If we have a single input, insert that into V1 if we can do so cheaply.
8198   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8199     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8200             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8201       return Insertion;
8202     // Try inverting the insertion since for v2 masks it is easy to do and we
8203     // can't reliably sort the mask one way or the other.
8204     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8205                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8206     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8207             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8208       return Insertion;
8209   }
8210
8211   // Try to use one of the special instruction patterns to handle two common
8212   // blend patterns if a zero-blend above didn't work.
8213   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8214       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8215     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8216       // We can either use a special instruction to load over the low double or
8217       // to move just the low double.
8218       return DAG.getNode(
8219           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8220           DL, MVT::v2f64, V2,
8221           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8222
8223   if (Subtarget->hasSSE41())
8224     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8225                                                   Subtarget, DAG))
8226       return Blend;
8227
8228   // Use dedicated unpack instructions for masks that match their pattern.
8229   if (SDValue V =
8230           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8231     return V;
8232
8233   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8234   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8235                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8236 }
8237
8238 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8239 ///
8240 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8241 /// the integer unit to minimize domain crossing penalties. However, for blends
8242 /// it falls back to the floating point shuffle operation with appropriate bit
8243 /// casting.
8244 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8245                                        const X86Subtarget *Subtarget,
8246                                        SelectionDAG &DAG) {
8247   SDLoc DL(Op);
8248   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8249   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8250   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8251   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8252   ArrayRef<int> Mask = SVOp->getMask();
8253   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8254
8255   if (isSingleInputShuffleMask(Mask)) {
8256     // Check for being able to broadcast a single element.
8257     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8258                                                           Mask, Subtarget, DAG))
8259       return Broadcast;
8260
8261     // Straight shuffle of a single input vector. For everything from SSE2
8262     // onward this has a single fast instruction with no scary immediates.
8263     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8264     V1 = DAG.getBitcast(MVT::v4i32, V1);
8265     int WidenedMask[4] = {
8266         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8267         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8268     return DAG.getBitcast(
8269         MVT::v2i64,
8270         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8271                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8272   }
8273   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8274   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8275   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8276   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8277
8278   // If we have a blend of two PACKUS operations an the blend aligns with the
8279   // low and half halves, we can just merge the PACKUS operations. This is
8280   // particularly important as it lets us merge shuffles that this routine itself
8281   // creates.
8282   auto GetPackNode = [](SDValue V) {
8283     while (V.getOpcode() == ISD::BITCAST)
8284       V = V.getOperand(0);
8285
8286     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8287   };
8288   if (SDValue V1Pack = GetPackNode(V1))
8289     if (SDValue V2Pack = GetPackNode(V2))
8290       return DAG.getBitcast(MVT::v2i64,
8291                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8292                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8293                                                      : V1Pack.getOperand(1),
8294                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8295                                                      : V2Pack.getOperand(1)));
8296
8297   // Try to use shift instructions.
8298   if (SDValue Shift =
8299           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8300     return Shift;
8301
8302   // When loading a scalar and then shuffling it into a vector we can often do
8303   // the insertion cheaply.
8304   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8305           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8306     return Insertion;
8307   // Try inverting the insertion since for v2 masks it is easy to do and we
8308   // can't reliably sort the mask one way or the other.
8309   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8310   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8311           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8312     return Insertion;
8313
8314   // We have different paths for blend lowering, but they all must use the
8315   // *exact* same predicate.
8316   bool IsBlendSupported = Subtarget->hasSSE41();
8317   if (IsBlendSupported)
8318     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8319                                                   Subtarget, DAG))
8320       return Blend;
8321
8322   // Use dedicated unpack instructions for masks that match their pattern.
8323   if (SDValue V =
8324           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8325     return V;
8326
8327   // Try to use byte rotation instructions.
8328   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8329   if (Subtarget->hasSSSE3())
8330     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8331             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8332       return Rotate;
8333
8334   // If we have direct support for blends, we should lower by decomposing into
8335   // a permute. That will be faster than the domain cross.
8336   if (IsBlendSupported)
8337     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8338                                                       Mask, DAG);
8339
8340   // We implement this with SHUFPD which is pretty lame because it will likely
8341   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8342   // However, all the alternatives are still more cycles and newer chips don't
8343   // have this problem. It would be really nice if x86 had better shuffles here.
8344   V1 = DAG.getBitcast(MVT::v2f64, V1);
8345   V2 = DAG.getBitcast(MVT::v2f64, V2);
8346   return DAG.getBitcast(MVT::v2i64,
8347                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8348 }
8349
8350 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8351 ///
8352 /// This is used to disable more specialized lowerings when the shufps lowering
8353 /// will happen to be efficient.
8354 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8355   // This routine only handles 128-bit shufps.
8356   assert(Mask.size() == 4 && "Unsupported mask size!");
8357
8358   // To lower with a single SHUFPS we need to have the low half and high half
8359   // each requiring a single input.
8360   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8361     return false;
8362   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8363     return false;
8364
8365   return true;
8366 }
8367
8368 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8369 ///
8370 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8371 /// It makes no assumptions about whether this is the *best* lowering, it simply
8372 /// uses it.
8373 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8374                                             ArrayRef<int> Mask, SDValue V1,
8375                                             SDValue V2, SelectionDAG &DAG) {
8376   SDValue LowV = V1, HighV = V2;
8377   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8378
8379   int NumV2Elements =
8380       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8381
8382   if (NumV2Elements == 1) {
8383     int V2Index =
8384         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8385         Mask.begin();
8386
8387     // Compute the index adjacent to V2Index and in the same half by toggling
8388     // the low bit.
8389     int V2AdjIndex = V2Index ^ 1;
8390
8391     if (Mask[V2AdjIndex] == -1) {
8392       // Handles all the cases where we have a single V2 element and an undef.
8393       // This will only ever happen in the high lanes because we commute the
8394       // vector otherwise.
8395       if (V2Index < 2)
8396         std::swap(LowV, HighV);
8397       NewMask[V2Index] -= 4;
8398     } else {
8399       // Handle the case where the V2 element ends up adjacent to a V1 element.
8400       // To make this work, blend them together as the first step.
8401       int V1Index = V2AdjIndex;
8402       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8403       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8404                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8405
8406       // Now proceed to reconstruct the final blend as we have the necessary
8407       // high or low half formed.
8408       if (V2Index < 2) {
8409         LowV = V2;
8410         HighV = V1;
8411       } else {
8412         HighV = V2;
8413       }
8414       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8415       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8416     }
8417   } else if (NumV2Elements == 2) {
8418     if (Mask[0] < 4 && Mask[1] < 4) {
8419       // Handle the easy case where we have V1 in the low lanes and V2 in the
8420       // high lanes.
8421       NewMask[2] -= 4;
8422       NewMask[3] -= 4;
8423     } else if (Mask[2] < 4 && Mask[3] < 4) {
8424       // We also handle the reversed case because this utility may get called
8425       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8426       // arrange things in the right direction.
8427       NewMask[0] -= 4;
8428       NewMask[1] -= 4;
8429       HighV = V1;
8430       LowV = V2;
8431     } else {
8432       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8433       // trying to place elements directly, just blend them and set up the final
8434       // shuffle to place them.
8435
8436       // The first two blend mask elements are for V1, the second two are for
8437       // V2.
8438       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8439                           Mask[2] < 4 ? Mask[2] : Mask[3],
8440                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8441                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8442       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8443                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8444
8445       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8446       // a blend.
8447       LowV = HighV = V1;
8448       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8449       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8450       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8451       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8452     }
8453   }
8454   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8455                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8456 }
8457
8458 /// \brief Lower 4-lane 32-bit floating point shuffles.
8459 ///
8460 /// Uses instructions exclusively from the floating point unit to minimize
8461 /// domain crossing penalties, as these are sufficient to implement all v4f32
8462 /// shuffles.
8463 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8464                                        const X86Subtarget *Subtarget,
8465                                        SelectionDAG &DAG) {
8466   SDLoc DL(Op);
8467   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8468   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8469   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8470   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8471   ArrayRef<int> Mask = SVOp->getMask();
8472   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8473
8474   int NumV2Elements =
8475       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8476
8477   if (NumV2Elements == 0) {
8478     // Check for being able to broadcast a single element.
8479     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8480                                                           Mask, Subtarget, DAG))
8481       return Broadcast;
8482
8483     // Use even/odd duplicate instructions for masks that match their pattern.
8484     if (Subtarget->hasSSE3()) {
8485       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8486         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8487       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8488         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8489     }
8490
8491     if (Subtarget->hasAVX()) {
8492       // If we have AVX, we can use VPERMILPS which will allow folding a load
8493       // into the shuffle.
8494       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8495                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8496     }
8497
8498     // Otherwise, use a straight shuffle of a single input vector. We pass the
8499     // input vector to both operands to simulate this with a SHUFPS.
8500     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8501                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8502   }
8503
8504   // There are special ways we can lower some single-element blends. However, we
8505   // have custom ways we can lower more complex single-element blends below that
8506   // we defer to if both this and BLENDPS fail to match, so restrict this to
8507   // when the V2 input is targeting element 0 of the mask -- that is the fast
8508   // case here.
8509   if (NumV2Elements == 1 && Mask[0] >= 4)
8510     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8511                                                          Mask, Subtarget, DAG))
8512       return V;
8513
8514   if (Subtarget->hasSSE41()) {
8515     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8516                                                   Subtarget, DAG))
8517       return Blend;
8518
8519     // Use INSERTPS if we can complete the shuffle efficiently.
8520     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8521       return V;
8522
8523     if (!isSingleSHUFPSMask(Mask))
8524       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8525               DL, MVT::v4f32, V1, V2, Mask, DAG))
8526         return BlendPerm;
8527   }
8528
8529   // Use dedicated unpack instructions for masks that match their pattern.
8530   if (SDValue V =
8531           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8532     return V;
8533
8534   // Otherwise fall back to a SHUFPS lowering strategy.
8535   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8536 }
8537
8538 /// \brief Lower 4-lane i32 vector shuffles.
8539 ///
8540 /// We try to handle these with integer-domain shuffles where we can, but for
8541 /// blends we use the floating point domain blend instructions.
8542 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8543                                        const X86Subtarget *Subtarget,
8544                                        SelectionDAG &DAG) {
8545   SDLoc DL(Op);
8546   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8547   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8548   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8549   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8550   ArrayRef<int> Mask = SVOp->getMask();
8551   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8552
8553   // Whenever we can lower this as a zext, that instruction is strictly faster
8554   // than any alternative. It also allows us to fold memory operands into the
8555   // shuffle in many cases.
8556   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8557                                                          Mask, Subtarget, DAG))
8558     return ZExt;
8559
8560   int NumV2Elements =
8561       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8562
8563   if (NumV2Elements == 0) {
8564     // Check for being able to broadcast a single element.
8565     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8566                                                           Mask, Subtarget, DAG))
8567       return Broadcast;
8568
8569     // Straight shuffle of a single input vector. For everything from SSE2
8570     // onward this has a single fast instruction with no scary immediates.
8571     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8572     // but we aren't actually going to use the UNPCK instruction because doing
8573     // so prevents folding a load into this instruction or making a copy.
8574     const int UnpackLoMask[] = {0, 0, 1, 1};
8575     const int UnpackHiMask[] = {2, 2, 3, 3};
8576     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8577       Mask = UnpackLoMask;
8578     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8579       Mask = UnpackHiMask;
8580
8581     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8582                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8583   }
8584
8585   // Try to use shift instructions.
8586   if (SDValue Shift =
8587           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8588     return Shift;
8589
8590   // There are special ways we can lower some single-element blends.
8591   if (NumV2Elements == 1)
8592     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8593                                                          Mask, Subtarget, DAG))
8594       return V;
8595
8596   // We have different paths for blend lowering, but they all must use the
8597   // *exact* same predicate.
8598   bool IsBlendSupported = Subtarget->hasSSE41();
8599   if (IsBlendSupported)
8600     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8601                                                   Subtarget, DAG))
8602       return Blend;
8603
8604   if (SDValue Masked =
8605           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8606     return Masked;
8607
8608   // Use dedicated unpack instructions for masks that match their pattern.
8609   if (SDValue V =
8610           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8611     return V;
8612
8613   // Try to use byte rotation instructions.
8614   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8615   if (Subtarget->hasSSSE3())
8616     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8617             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8618       return Rotate;
8619
8620   // If we have direct support for blends, we should lower by decomposing into
8621   // a permute. That will be faster than the domain cross.
8622   if (IsBlendSupported)
8623     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8624                                                       Mask, DAG);
8625
8626   // Try to lower by permuting the inputs into an unpack instruction.
8627   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8628                                                             V2, Mask, DAG))
8629     return Unpack;
8630
8631   // We implement this with SHUFPS because it can blend from two vectors.
8632   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8633   // up the inputs, bypassing domain shift penalties that we would encur if we
8634   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8635   // relevant.
8636   return DAG.getBitcast(
8637       MVT::v4i32,
8638       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8639                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8640 }
8641
8642 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8643 /// shuffle lowering, and the most complex part.
8644 ///
8645 /// The lowering strategy is to try to form pairs of input lanes which are
8646 /// targeted at the same half of the final vector, and then use a dword shuffle
8647 /// to place them onto the right half, and finally unpack the paired lanes into
8648 /// their final position.
8649 ///
8650 /// The exact breakdown of how to form these dword pairs and align them on the
8651 /// correct sides is really tricky. See the comments within the function for
8652 /// more of the details.
8653 ///
8654 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8655 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8656 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8657 /// vector, form the analogous 128-bit 8-element Mask.
8658 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8659     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8660     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8661   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8662   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8663
8664   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8665   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8666   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8667
8668   SmallVector<int, 4> LoInputs;
8669   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8670                [](int M) { return M >= 0; });
8671   std::sort(LoInputs.begin(), LoInputs.end());
8672   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8673   SmallVector<int, 4> HiInputs;
8674   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8675                [](int M) { return M >= 0; });
8676   std::sort(HiInputs.begin(), HiInputs.end());
8677   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8678   int NumLToL =
8679       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8680   int NumHToL = LoInputs.size() - NumLToL;
8681   int NumLToH =
8682       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8683   int NumHToH = HiInputs.size() - NumLToH;
8684   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8685   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8686   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8687   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8688
8689   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8690   // such inputs we can swap two of the dwords across the half mark and end up
8691   // with <=2 inputs to each half in each half. Once there, we can fall through
8692   // to the generic code below. For example:
8693   //
8694   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8695   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8696   //
8697   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8698   // and an existing 2-into-2 on the other half. In this case we may have to
8699   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8700   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8701   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8702   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8703   // half than the one we target for fixing) will be fixed when we re-enter this
8704   // path. We will also combine away any sequence of PSHUFD instructions that
8705   // result into a single instruction. Here is an example of the tricky case:
8706   //
8707   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8708   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8709   //
8710   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8711   //
8712   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8713   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8714   //
8715   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8716   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8717   //
8718   // The result is fine to be handled by the generic logic.
8719   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8720                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8721                           int AOffset, int BOffset) {
8722     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8723            "Must call this with A having 3 or 1 inputs from the A half.");
8724     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8725            "Must call this with B having 1 or 3 inputs from the B half.");
8726     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8727            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8728
8729     bool ThreeAInputs = AToAInputs.size() == 3;
8730
8731     // Compute the index of dword with only one word among the three inputs in
8732     // a half by taking the sum of the half with three inputs and subtracting
8733     // the sum of the actual three inputs. The difference is the remaining
8734     // slot.
8735     int ADWord, BDWord;
8736     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8737     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8738     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8739     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8740     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8741     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8742     int TripleNonInputIdx =
8743         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8744     TripleDWord = TripleNonInputIdx / 2;
8745
8746     // We use xor with one to compute the adjacent DWord to whichever one the
8747     // OneInput is in.
8748     OneInputDWord = (OneInput / 2) ^ 1;
8749
8750     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8751     // and BToA inputs. If there is also such a problem with the BToB and AToB
8752     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8753     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8754     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8755     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8756       // Compute how many inputs will be flipped by swapping these DWords. We
8757       // need
8758       // to balance this to ensure we don't form a 3-1 shuffle in the other
8759       // half.
8760       int NumFlippedAToBInputs =
8761           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8762           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8763       int NumFlippedBToBInputs =
8764           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8765           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8766       if ((NumFlippedAToBInputs == 1 &&
8767            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8768           (NumFlippedBToBInputs == 1 &&
8769            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8770         // We choose whether to fix the A half or B half based on whether that
8771         // half has zero flipped inputs. At zero, we may not be able to fix it
8772         // with that half. We also bias towards fixing the B half because that
8773         // will more commonly be the high half, and we have to bias one way.
8774         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8775                                                        ArrayRef<int> Inputs) {
8776           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8777           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8778                                          PinnedIdx ^ 1) != Inputs.end();
8779           // Determine whether the free index is in the flipped dword or the
8780           // unflipped dword based on where the pinned index is. We use this bit
8781           // in an xor to conditionally select the adjacent dword.
8782           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8783           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8784                                              FixFreeIdx) != Inputs.end();
8785           if (IsFixIdxInput == IsFixFreeIdxInput)
8786             FixFreeIdx += 1;
8787           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8788                                         FixFreeIdx) != Inputs.end();
8789           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8790                  "We need to be changing the number of flipped inputs!");
8791           int PSHUFHalfMask[] = {0, 1, 2, 3};
8792           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8793           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8794                           MVT::v8i16, V,
8795                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8796
8797           for (int &M : Mask)
8798             if (M != -1 && M == FixIdx)
8799               M = FixFreeIdx;
8800             else if (M != -1 && M == FixFreeIdx)
8801               M = FixIdx;
8802         };
8803         if (NumFlippedBToBInputs != 0) {
8804           int BPinnedIdx =
8805               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8806           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8807         } else {
8808           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8809           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8810           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8811         }
8812       }
8813     }
8814
8815     int PSHUFDMask[] = {0, 1, 2, 3};
8816     PSHUFDMask[ADWord] = BDWord;
8817     PSHUFDMask[BDWord] = ADWord;
8818     V = DAG.getBitcast(
8819         VT,
8820         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8821                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8822
8823     // Adjust the mask to match the new locations of A and B.
8824     for (int &M : Mask)
8825       if (M != -1 && M/2 == ADWord)
8826         M = 2 * BDWord + M % 2;
8827       else if (M != -1 && M/2 == BDWord)
8828         M = 2 * ADWord + M % 2;
8829
8830     // Recurse back into this routine to re-compute state now that this isn't
8831     // a 3 and 1 problem.
8832     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8833                                                      DAG);
8834   };
8835   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8836     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8837   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8838     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8839
8840   // At this point there are at most two inputs to the low and high halves from
8841   // each half. That means the inputs can always be grouped into dwords and
8842   // those dwords can then be moved to the correct half with a dword shuffle.
8843   // We use at most one low and one high word shuffle to collect these paired
8844   // inputs into dwords, and finally a dword shuffle to place them.
8845   int PSHUFLMask[4] = {-1, -1, -1, -1};
8846   int PSHUFHMask[4] = {-1, -1, -1, -1};
8847   int PSHUFDMask[4] = {-1, -1, -1, -1};
8848
8849   // First fix the masks for all the inputs that are staying in their
8850   // original halves. This will then dictate the targets of the cross-half
8851   // shuffles.
8852   auto fixInPlaceInputs =
8853       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8854                     MutableArrayRef<int> SourceHalfMask,
8855                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8856     if (InPlaceInputs.empty())
8857       return;
8858     if (InPlaceInputs.size() == 1) {
8859       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8860           InPlaceInputs[0] - HalfOffset;
8861       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8862       return;
8863     }
8864     if (IncomingInputs.empty()) {
8865       // Just fix all of the in place inputs.
8866       for (int Input : InPlaceInputs) {
8867         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8868         PSHUFDMask[Input / 2] = Input / 2;
8869       }
8870       return;
8871     }
8872
8873     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8874     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8875         InPlaceInputs[0] - HalfOffset;
8876     // Put the second input next to the first so that they are packed into
8877     // a dword. We find the adjacent index by toggling the low bit.
8878     int AdjIndex = InPlaceInputs[0] ^ 1;
8879     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8880     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8881     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8882   };
8883   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8884   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8885
8886   // Now gather the cross-half inputs and place them into a free dword of
8887   // their target half.
8888   // FIXME: This operation could almost certainly be simplified dramatically to
8889   // look more like the 3-1 fixing operation.
8890   auto moveInputsToRightHalf = [&PSHUFDMask](
8891       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8892       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8893       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8894       int DestOffset) {
8895     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8896       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8897     };
8898     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8899                                                int Word) {
8900       int LowWord = Word & ~1;
8901       int HighWord = Word | 1;
8902       return isWordClobbered(SourceHalfMask, LowWord) ||
8903              isWordClobbered(SourceHalfMask, HighWord);
8904     };
8905
8906     if (IncomingInputs.empty())
8907       return;
8908
8909     if (ExistingInputs.empty()) {
8910       // Map any dwords with inputs from them into the right half.
8911       for (int Input : IncomingInputs) {
8912         // If the source half mask maps over the inputs, turn those into
8913         // swaps and use the swapped lane.
8914         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8915           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8916             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8917                 Input - SourceOffset;
8918             // We have to swap the uses in our half mask in one sweep.
8919             for (int &M : HalfMask)
8920               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8921                 M = Input;
8922               else if (M == Input)
8923                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8924           } else {
8925             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8926                        Input - SourceOffset &&
8927                    "Previous placement doesn't match!");
8928           }
8929           // Note that this correctly re-maps both when we do a swap and when
8930           // we observe the other side of the swap above. We rely on that to
8931           // avoid swapping the members of the input list directly.
8932           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8933         }
8934
8935         // Map the input's dword into the correct half.
8936         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8937           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8938         else
8939           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8940                      Input / 2 &&
8941                  "Previous placement doesn't match!");
8942       }
8943
8944       // And just directly shift any other-half mask elements to be same-half
8945       // as we will have mirrored the dword containing the element into the
8946       // same position within that half.
8947       for (int &M : HalfMask)
8948         if (M >= SourceOffset && M < SourceOffset + 4) {
8949           M = M - SourceOffset + DestOffset;
8950           assert(M >= 0 && "This should never wrap below zero!");
8951         }
8952       return;
8953     }
8954
8955     // Ensure we have the input in a viable dword of its current half. This
8956     // is particularly tricky because the original position may be clobbered
8957     // by inputs being moved and *staying* in that half.
8958     if (IncomingInputs.size() == 1) {
8959       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8960         int InputFixed = std::find(std::begin(SourceHalfMask),
8961                                    std::end(SourceHalfMask), -1) -
8962                          std::begin(SourceHalfMask) + SourceOffset;
8963         SourceHalfMask[InputFixed - SourceOffset] =
8964             IncomingInputs[0] - SourceOffset;
8965         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8966                      InputFixed);
8967         IncomingInputs[0] = InputFixed;
8968       }
8969     } else if (IncomingInputs.size() == 2) {
8970       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8971           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8972         // We have two non-adjacent or clobbered inputs we need to extract from
8973         // the source half. To do this, we need to map them into some adjacent
8974         // dword slot in the source mask.
8975         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8976                               IncomingInputs[1] - SourceOffset};
8977
8978         // If there is a free slot in the source half mask adjacent to one of
8979         // the inputs, place the other input in it. We use (Index XOR 1) to
8980         // compute an adjacent index.
8981         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8982             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8983           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8984           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8985           InputsFixed[1] = InputsFixed[0] ^ 1;
8986         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8987                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8988           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8989           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8990           InputsFixed[0] = InputsFixed[1] ^ 1;
8991         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8992                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8993           // The two inputs are in the same DWord but it is clobbered and the
8994           // adjacent DWord isn't used at all. Move both inputs to the free
8995           // slot.
8996           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8997           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8998           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8999           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9000         } else {
9001           // The only way we hit this point is if there is no clobbering
9002           // (because there are no off-half inputs to this half) and there is no
9003           // free slot adjacent to one of the inputs. In this case, we have to
9004           // swap an input with a non-input.
9005           for (int i = 0; i < 4; ++i)
9006             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9007                    "We can't handle any clobbers here!");
9008           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9009                  "Cannot have adjacent inputs here!");
9010
9011           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9012           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9013
9014           // We also have to update the final source mask in this case because
9015           // it may need to undo the above swap.
9016           for (int &M : FinalSourceHalfMask)
9017             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9018               M = InputsFixed[1] + SourceOffset;
9019             else if (M == InputsFixed[1] + SourceOffset)
9020               M = (InputsFixed[0] ^ 1) + SourceOffset;
9021
9022           InputsFixed[1] = InputsFixed[0] ^ 1;
9023         }
9024
9025         // Point everything at the fixed inputs.
9026         for (int &M : HalfMask)
9027           if (M == IncomingInputs[0])
9028             M = InputsFixed[0] + SourceOffset;
9029           else if (M == IncomingInputs[1])
9030             M = InputsFixed[1] + SourceOffset;
9031
9032         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9033         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9034       }
9035     } else {
9036       llvm_unreachable("Unhandled input size!");
9037     }
9038
9039     // Now hoist the DWord down to the right half.
9040     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9041     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9042     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9043     for (int &M : HalfMask)
9044       for (int Input : IncomingInputs)
9045         if (M == Input)
9046           M = FreeDWord * 2 + Input % 2;
9047   };
9048   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9049                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9050   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9051                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9052
9053   // Now enact all the shuffles we've computed to move the inputs into their
9054   // target half.
9055   if (!isNoopShuffleMask(PSHUFLMask))
9056     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9057                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9058   if (!isNoopShuffleMask(PSHUFHMask))
9059     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9060                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9061   if (!isNoopShuffleMask(PSHUFDMask))
9062     V = DAG.getBitcast(
9063         VT,
9064         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9065                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9066
9067   // At this point, each half should contain all its inputs, and we can then
9068   // just shuffle them into their final position.
9069   assert(std::count_if(LoMask.begin(), LoMask.end(),
9070                        [](int M) { return M >= 4; }) == 0 &&
9071          "Failed to lift all the high half inputs to the low mask!");
9072   assert(std::count_if(HiMask.begin(), HiMask.end(),
9073                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9074          "Failed to lift all the low half inputs to the high mask!");
9075
9076   // Do a half shuffle for the low mask.
9077   if (!isNoopShuffleMask(LoMask))
9078     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9079                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9080
9081   // Do a half shuffle with the high mask after shifting its values down.
9082   for (int &M : HiMask)
9083     if (M >= 0)
9084       M -= 4;
9085   if (!isNoopShuffleMask(HiMask))
9086     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9087                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9088
9089   return V;
9090 }
9091
9092 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9093 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9094                                           SDValue V2, ArrayRef<int> Mask,
9095                                           SelectionDAG &DAG, bool &V1InUse,
9096                                           bool &V2InUse) {
9097   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9098   SDValue V1Mask[16];
9099   SDValue V2Mask[16];
9100   V1InUse = false;
9101   V2InUse = false;
9102
9103   int Size = Mask.size();
9104   int Scale = 16 / Size;
9105   for (int i = 0; i < 16; ++i) {
9106     if (Mask[i / Scale] == -1) {
9107       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9108     } else {
9109       const int ZeroMask = 0x80;
9110       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9111                                           : ZeroMask;
9112       int V2Idx = Mask[i / Scale] < Size
9113                       ? ZeroMask
9114                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9115       if (Zeroable[i / Scale])
9116         V1Idx = V2Idx = ZeroMask;
9117       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9118       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9119       V1InUse |= (ZeroMask != V1Idx);
9120       V2InUse |= (ZeroMask != V2Idx);
9121     }
9122   }
9123
9124   if (V1InUse)
9125     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9126                      DAG.getBitcast(MVT::v16i8, V1),
9127                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9128   if (V2InUse)
9129     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9130                      DAG.getBitcast(MVT::v16i8, V2),
9131                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9132
9133   // If we need shuffled inputs from both, blend the two.
9134   SDValue V;
9135   if (V1InUse && V2InUse)
9136     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9137   else
9138     V = V1InUse ? V1 : V2;
9139
9140   // Cast the result back to the correct type.
9141   return DAG.getBitcast(VT, V);
9142 }
9143
9144 /// \brief Generic lowering of 8-lane i16 shuffles.
9145 ///
9146 /// This handles both single-input shuffles and combined shuffle/blends with
9147 /// two inputs. The single input shuffles are immediately delegated to
9148 /// a dedicated lowering routine.
9149 ///
9150 /// The blends are lowered in one of three fundamental ways. If there are few
9151 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9152 /// of the input is significantly cheaper when lowered as an interleaving of
9153 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9154 /// halves of the inputs separately (making them have relatively few inputs)
9155 /// and then concatenate them.
9156 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9157                                        const X86Subtarget *Subtarget,
9158                                        SelectionDAG &DAG) {
9159   SDLoc DL(Op);
9160   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9161   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9162   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9163   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9164   ArrayRef<int> OrigMask = SVOp->getMask();
9165   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9166                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9167   MutableArrayRef<int> Mask(MaskStorage);
9168
9169   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9170
9171   // Whenever we can lower this as a zext, that instruction is strictly faster
9172   // than any alternative.
9173   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9174           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9175     return ZExt;
9176
9177   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9178   (void)isV1;
9179   auto isV2 = [](int M) { return M >= 8; };
9180
9181   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9182
9183   if (NumV2Inputs == 0) {
9184     // Check for being able to broadcast a single element.
9185     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9186                                                           Mask, Subtarget, DAG))
9187       return Broadcast;
9188
9189     // Try to use shift instructions.
9190     if (SDValue Shift =
9191             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9192       return Shift;
9193
9194     // Use dedicated unpack instructions for masks that match their pattern.
9195     if (SDValue V =
9196             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9197       return V;
9198
9199     // Try to use byte rotation instructions.
9200     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9201                                                         Mask, Subtarget, DAG))
9202       return Rotate;
9203
9204     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9205                                                      Subtarget, DAG);
9206   }
9207
9208   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9209          "All single-input shuffles should be canonicalized to be V1-input "
9210          "shuffles.");
9211
9212   // Try to use shift instructions.
9213   if (SDValue Shift =
9214           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9215     return Shift;
9216
9217   // See if we can use SSE4A Extraction / Insertion.
9218   if (Subtarget->hasSSE4A())
9219     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9220       return V;
9221
9222   // There are special ways we can lower some single-element blends.
9223   if (NumV2Inputs == 1)
9224     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9225                                                          Mask, Subtarget, DAG))
9226       return V;
9227
9228   // We have different paths for blend lowering, but they all must use the
9229   // *exact* same predicate.
9230   bool IsBlendSupported = Subtarget->hasSSE41();
9231   if (IsBlendSupported)
9232     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9233                                                   Subtarget, DAG))
9234       return Blend;
9235
9236   if (SDValue Masked =
9237           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9238     return Masked;
9239
9240   // Use dedicated unpack instructions for masks that match their pattern.
9241   if (SDValue V =
9242           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9243     return V;
9244
9245   // Try to use byte rotation instructions.
9246   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9247           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9248     return Rotate;
9249
9250   if (SDValue BitBlend =
9251           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9252     return BitBlend;
9253
9254   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9255                                                             V2, Mask, DAG))
9256     return Unpack;
9257
9258   // If we can't directly blend but can use PSHUFB, that will be better as it
9259   // can both shuffle and set up the inefficient blend.
9260   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9261     bool V1InUse, V2InUse;
9262     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9263                                       V1InUse, V2InUse);
9264   }
9265
9266   // We can always bit-blend if we have to so the fallback strategy is to
9267   // decompose into single-input permutes and blends.
9268   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9269                                                       Mask, DAG);
9270 }
9271
9272 /// \brief Check whether a compaction lowering can be done by dropping even
9273 /// elements and compute how many times even elements must be dropped.
9274 ///
9275 /// This handles shuffles which take every Nth element where N is a power of
9276 /// two. Example shuffle masks:
9277 ///
9278 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9279 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9280 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9281 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9282 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9283 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9284 ///
9285 /// Any of these lanes can of course be undef.
9286 ///
9287 /// This routine only supports N <= 3.
9288 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9289 /// for larger N.
9290 ///
9291 /// \returns N above, or the number of times even elements must be dropped if
9292 /// there is such a number. Otherwise returns zero.
9293 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9294   // Figure out whether we're looping over two inputs or just one.
9295   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9296
9297   // The modulus for the shuffle vector entries is based on whether this is
9298   // a single input or not.
9299   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9300   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9301          "We should only be called with masks with a power-of-2 size!");
9302
9303   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9304
9305   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9306   // and 2^3 simultaneously. This is because we may have ambiguity with
9307   // partially undef inputs.
9308   bool ViableForN[3] = {true, true, true};
9309
9310   for (int i = 0, e = Mask.size(); i < e; ++i) {
9311     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9312     // want.
9313     if (Mask[i] == -1)
9314       continue;
9315
9316     bool IsAnyViable = false;
9317     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9318       if (ViableForN[j]) {
9319         uint64_t N = j + 1;
9320
9321         // The shuffle mask must be equal to (i * 2^N) % M.
9322         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9323           IsAnyViable = true;
9324         else
9325           ViableForN[j] = false;
9326       }
9327     // Early exit if we exhaust the possible powers of two.
9328     if (!IsAnyViable)
9329       break;
9330   }
9331
9332   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9333     if (ViableForN[j])
9334       return j + 1;
9335
9336   // Return 0 as there is no viable power of two.
9337   return 0;
9338 }
9339
9340 /// \brief Generic lowering of v16i8 shuffles.
9341 ///
9342 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9343 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9344 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9345 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9346 /// back together.
9347 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9348                                        const X86Subtarget *Subtarget,
9349                                        SelectionDAG &DAG) {
9350   SDLoc DL(Op);
9351   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9352   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9353   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9354   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9355   ArrayRef<int> Mask = SVOp->getMask();
9356   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9357
9358   // Try to use shift instructions.
9359   if (SDValue Shift =
9360           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9361     return Shift;
9362
9363   // Try to use byte rotation instructions.
9364   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9365           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9366     return Rotate;
9367
9368   // Try to use a zext lowering.
9369   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9370           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9371     return ZExt;
9372
9373   // See if we can use SSE4A Extraction / Insertion.
9374   if (Subtarget->hasSSE4A())
9375     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9376       return V;
9377
9378   int NumV2Elements =
9379       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9380
9381   // For single-input shuffles, there are some nicer lowering tricks we can use.
9382   if (NumV2Elements == 0) {
9383     // Check for being able to broadcast a single element.
9384     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9385                                                           Mask, Subtarget, DAG))
9386       return Broadcast;
9387
9388     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9389     // Notably, this handles splat and partial-splat shuffles more efficiently.
9390     // However, it only makes sense if the pre-duplication shuffle simplifies
9391     // things significantly. Currently, this means we need to be able to
9392     // express the pre-duplication shuffle as an i16 shuffle.
9393     //
9394     // FIXME: We should check for other patterns which can be widened into an
9395     // i16 shuffle as well.
9396     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9397       for (int i = 0; i < 16; i += 2)
9398         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9399           return false;
9400
9401       return true;
9402     };
9403     auto tryToWidenViaDuplication = [&]() -> SDValue {
9404       if (!canWidenViaDuplication(Mask))
9405         return SDValue();
9406       SmallVector<int, 4> LoInputs;
9407       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9408                    [](int M) { return M >= 0 && M < 8; });
9409       std::sort(LoInputs.begin(), LoInputs.end());
9410       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9411                      LoInputs.end());
9412       SmallVector<int, 4> HiInputs;
9413       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9414                    [](int M) { return M >= 8; });
9415       std::sort(HiInputs.begin(), HiInputs.end());
9416       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9417                      HiInputs.end());
9418
9419       bool TargetLo = LoInputs.size() >= HiInputs.size();
9420       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9421       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9422
9423       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9424       SmallDenseMap<int, int, 8> LaneMap;
9425       for (int I : InPlaceInputs) {
9426         PreDupI16Shuffle[I/2] = I/2;
9427         LaneMap[I] = I;
9428       }
9429       int j = TargetLo ? 0 : 4, je = j + 4;
9430       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9431         // Check if j is already a shuffle of this input. This happens when
9432         // there are two adjacent bytes after we move the low one.
9433         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9434           // If we haven't yet mapped the input, search for a slot into which
9435           // we can map it.
9436           while (j < je && PreDupI16Shuffle[j] != -1)
9437             ++j;
9438
9439           if (j == je)
9440             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9441             return SDValue();
9442
9443           // Map this input with the i16 shuffle.
9444           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9445         }
9446
9447         // Update the lane map based on the mapping we ended up with.
9448         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9449       }
9450       V1 = DAG.getBitcast(
9451           MVT::v16i8,
9452           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9453                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9454
9455       // Unpack the bytes to form the i16s that will be shuffled into place.
9456       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9457                        MVT::v16i8, V1, V1);
9458
9459       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9460       for (int i = 0; i < 16; ++i)
9461         if (Mask[i] != -1) {
9462           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9463           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9464           if (PostDupI16Shuffle[i / 2] == -1)
9465             PostDupI16Shuffle[i / 2] = MappedMask;
9466           else
9467             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9468                    "Conflicting entrties in the original shuffle!");
9469         }
9470       return DAG.getBitcast(
9471           MVT::v16i8,
9472           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9473                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9474     };
9475     if (SDValue V = tryToWidenViaDuplication())
9476       return V;
9477   }
9478
9479   if (SDValue Masked =
9480           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9481     return Masked;
9482
9483   // Use dedicated unpack instructions for masks that match their pattern.
9484   if (SDValue V =
9485           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9486     return V;
9487
9488   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9489   // with PSHUFB. It is important to do this before we attempt to generate any
9490   // blends but after all of the single-input lowerings. If the single input
9491   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9492   // want to preserve that and we can DAG combine any longer sequences into
9493   // a PSHUFB in the end. But once we start blending from multiple inputs,
9494   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9495   // and there are *very* few patterns that would actually be faster than the
9496   // PSHUFB approach because of its ability to zero lanes.
9497   //
9498   // FIXME: The only exceptions to the above are blends which are exact
9499   // interleavings with direct instructions supporting them. We currently don't
9500   // handle those well here.
9501   if (Subtarget->hasSSSE3()) {
9502     bool V1InUse = false;
9503     bool V2InUse = false;
9504
9505     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9506                                                 DAG, V1InUse, V2InUse);
9507
9508     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9509     // do so. This avoids using them to handle blends-with-zero which is
9510     // important as a single pshufb is significantly faster for that.
9511     if (V1InUse && V2InUse) {
9512       if (Subtarget->hasSSE41())
9513         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9514                                                       Mask, Subtarget, DAG))
9515           return Blend;
9516
9517       // We can use an unpack to do the blending rather than an or in some
9518       // cases. Even though the or may be (very minorly) more efficient, we
9519       // preference this lowering because there are common cases where part of
9520       // the complexity of the shuffles goes away when we do the final blend as
9521       // an unpack.
9522       // FIXME: It might be worth trying to detect if the unpack-feeding
9523       // shuffles will both be pshufb, in which case we shouldn't bother with
9524       // this.
9525       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9526               DL, MVT::v16i8, V1, V2, Mask, DAG))
9527         return Unpack;
9528     }
9529
9530     return PSHUFB;
9531   }
9532
9533   // There are special ways we can lower some single-element blends.
9534   if (NumV2Elements == 1)
9535     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9536                                                          Mask, Subtarget, DAG))
9537       return V;
9538
9539   if (SDValue BitBlend =
9540           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9541     return BitBlend;
9542
9543   // Check whether a compaction lowering can be done. This handles shuffles
9544   // which take every Nth element for some even N. See the helper function for
9545   // details.
9546   //
9547   // We special case these as they can be particularly efficiently handled with
9548   // the PACKUSB instruction on x86 and they show up in common patterns of
9549   // rearranging bytes to truncate wide elements.
9550   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9551     // NumEvenDrops is the power of two stride of the elements. Another way of
9552     // thinking about it is that we need to drop the even elements this many
9553     // times to get the original input.
9554     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9555
9556     // First we need to zero all the dropped bytes.
9557     assert(NumEvenDrops <= 3 &&
9558            "No support for dropping even elements more than 3 times.");
9559     // We use the mask type to pick which bytes are preserved based on how many
9560     // elements are dropped.
9561     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9562     SDValue ByteClearMask = DAG.getBitcast(
9563         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9564     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9565     if (!IsSingleInput)
9566       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9567
9568     // Now pack things back together.
9569     V1 = DAG.getBitcast(MVT::v8i16, V1);
9570     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9571     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9572     for (int i = 1; i < NumEvenDrops; ++i) {
9573       Result = DAG.getBitcast(MVT::v8i16, Result);
9574       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9575     }
9576
9577     return Result;
9578   }
9579
9580   // Handle multi-input cases by blending single-input shuffles.
9581   if (NumV2Elements > 0)
9582     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9583                                                       Mask, DAG);
9584
9585   // The fallback path for single-input shuffles widens this into two v8i16
9586   // vectors with unpacks, shuffles those, and then pulls them back together
9587   // with a pack.
9588   SDValue V = V1;
9589
9590   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9591   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9592   for (int i = 0; i < 16; ++i)
9593     if (Mask[i] >= 0)
9594       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9595
9596   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9597
9598   SDValue VLoHalf, VHiHalf;
9599   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9600   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9601   // i16s.
9602   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9603                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9604       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9605                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9606     // Use a mask to drop the high bytes.
9607     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9608     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9609                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9610
9611     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9612     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9613
9614     // Squash the masks to point directly into VLoHalf.
9615     for (int &M : LoBlendMask)
9616       if (M >= 0)
9617         M /= 2;
9618     for (int &M : HiBlendMask)
9619       if (M >= 0)
9620         M /= 2;
9621   } else {
9622     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9623     // VHiHalf so that we can blend them as i16s.
9624     VLoHalf = DAG.getBitcast(
9625         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9626     VHiHalf = DAG.getBitcast(
9627         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9628   }
9629
9630   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9631   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9632
9633   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9634 }
9635
9636 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9637 ///
9638 /// This routine breaks down the specific type of 128-bit shuffle and
9639 /// dispatches to the lowering routines accordingly.
9640 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9641                                         MVT VT, const X86Subtarget *Subtarget,
9642                                         SelectionDAG &DAG) {
9643   switch (VT.SimpleTy) {
9644   case MVT::v2i64:
9645     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9646   case MVT::v2f64:
9647     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9648   case MVT::v4i32:
9649     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9650   case MVT::v4f32:
9651     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9652   case MVT::v8i16:
9653     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9654   case MVT::v16i8:
9655     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9656
9657   default:
9658     llvm_unreachable("Unimplemented!");
9659   }
9660 }
9661
9662 /// \brief Helper function to test whether a shuffle mask could be
9663 /// simplified by widening the elements being shuffled.
9664 ///
9665 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9666 /// leaves it in an unspecified state.
9667 ///
9668 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9669 /// shuffle masks. The latter have the special property of a '-2' representing
9670 /// a zero-ed lane of a vector.
9671 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9672                                     SmallVectorImpl<int> &WidenedMask) {
9673   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9674     // If both elements are undef, its trivial.
9675     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9676       WidenedMask.push_back(SM_SentinelUndef);
9677       continue;
9678     }
9679
9680     // Check for an undef mask and a mask value properly aligned to fit with
9681     // a pair of values. If we find such a case, use the non-undef mask's value.
9682     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9683       WidenedMask.push_back(Mask[i + 1] / 2);
9684       continue;
9685     }
9686     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9687       WidenedMask.push_back(Mask[i] / 2);
9688       continue;
9689     }
9690
9691     // When zeroing, we need to spread the zeroing across both lanes to widen.
9692     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9693       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9694           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9695         WidenedMask.push_back(SM_SentinelZero);
9696         continue;
9697       }
9698       return false;
9699     }
9700
9701     // Finally check if the two mask values are adjacent and aligned with
9702     // a pair.
9703     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9704       WidenedMask.push_back(Mask[i] / 2);
9705       continue;
9706     }
9707
9708     // Otherwise we can't safely widen the elements used in this shuffle.
9709     return false;
9710   }
9711   assert(WidenedMask.size() == Mask.size() / 2 &&
9712          "Incorrect size of mask after widening the elements!");
9713
9714   return true;
9715 }
9716
9717 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9718 ///
9719 /// This routine just extracts two subvectors, shuffles them independently, and
9720 /// then concatenates them back together. This should work effectively with all
9721 /// AVX vector shuffle types.
9722 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9723                                           SDValue V2, ArrayRef<int> Mask,
9724                                           SelectionDAG &DAG) {
9725   assert(VT.getSizeInBits() >= 256 &&
9726          "Only for 256-bit or wider vector shuffles!");
9727   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9728   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9729
9730   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9731   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9732
9733   int NumElements = VT.getVectorNumElements();
9734   int SplitNumElements = NumElements / 2;
9735   MVT ScalarVT = VT.getScalarType();
9736   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9737
9738   // Rather than splitting build-vectors, just build two narrower build
9739   // vectors. This helps shuffling with splats and zeros.
9740   auto SplitVector = [&](SDValue V) {
9741     while (V.getOpcode() == ISD::BITCAST)
9742       V = V->getOperand(0);
9743
9744     MVT OrigVT = V.getSimpleValueType();
9745     int OrigNumElements = OrigVT.getVectorNumElements();
9746     int OrigSplitNumElements = OrigNumElements / 2;
9747     MVT OrigScalarVT = OrigVT.getScalarType();
9748     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9749
9750     SDValue LoV, HiV;
9751
9752     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9753     if (!BV) {
9754       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9755                         DAG.getIntPtrConstant(0, DL));
9756       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9757                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9758     } else {
9759
9760       SmallVector<SDValue, 16> LoOps, HiOps;
9761       for (int i = 0; i < OrigSplitNumElements; ++i) {
9762         LoOps.push_back(BV->getOperand(i));
9763         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9764       }
9765       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9766       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9767     }
9768     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9769                           DAG.getBitcast(SplitVT, HiV));
9770   };
9771
9772   SDValue LoV1, HiV1, LoV2, HiV2;
9773   std::tie(LoV1, HiV1) = SplitVector(V1);
9774   std::tie(LoV2, HiV2) = SplitVector(V2);
9775
9776   // Now create two 4-way blends of these half-width vectors.
9777   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9778     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9779     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9780     for (int i = 0; i < SplitNumElements; ++i) {
9781       int M = HalfMask[i];
9782       if (M >= NumElements) {
9783         if (M >= NumElements + SplitNumElements)
9784           UseHiV2 = true;
9785         else
9786           UseLoV2 = true;
9787         V2BlendMask.push_back(M - NumElements);
9788         V1BlendMask.push_back(-1);
9789         BlendMask.push_back(SplitNumElements + i);
9790       } else if (M >= 0) {
9791         if (M >= SplitNumElements)
9792           UseHiV1 = true;
9793         else
9794           UseLoV1 = true;
9795         V2BlendMask.push_back(-1);
9796         V1BlendMask.push_back(M);
9797         BlendMask.push_back(i);
9798       } else {
9799         V2BlendMask.push_back(-1);
9800         V1BlendMask.push_back(-1);
9801         BlendMask.push_back(-1);
9802       }
9803     }
9804
9805     // Because the lowering happens after all combining takes place, we need to
9806     // manually combine these blend masks as much as possible so that we create
9807     // a minimal number of high-level vector shuffle nodes.
9808
9809     // First try just blending the halves of V1 or V2.
9810     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9811       return DAG.getUNDEF(SplitVT);
9812     if (!UseLoV2 && !UseHiV2)
9813       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9814     if (!UseLoV1 && !UseHiV1)
9815       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9816
9817     SDValue V1Blend, V2Blend;
9818     if (UseLoV1 && UseHiV1) {
9819       V1Blend =
9820         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9821     } else {
9822       // We only use half of V1 so map the usage down into the final blend mask.
9823       V1Blend = UseLoV1 ? LoV1 : HiV1;
9824       for (int i = 0; i < SplitNumElements; ++i)
9825         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9826           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9827     }
9828     if (UseLoV2 && UseHiV2) {
9829       V2Blend =
9830         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9831     } else {
9832       // We only use half of V2 so map the usage down into the final blend mask.
9833       V2Blend = UseLoV2 ? LoV2 : HiV2;
9834       for (int i = 0; i < SplitNumElements; ++i)
9835         if (BlendMask[i] >= SplitNumElements)
9836           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9837     }
9838     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9839   };
9840   SDValue Lo = HalfBlend(LoMask);
9841   SDValue Hi = HalfBlend(HiMask);
9842   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9843 }
9844
9845 /// \brief Either split a vector in halves or decompose the shuffles and the
9846 /// blend.
9847 ///
9848 /// This is provided as a good fallback for many lowerings of non-single-input
9849 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9850 /// between splitting the shuffle into 128-bit components and stitching those
9851 /// back together vs. extracting the single-input shuffles and blending those
9852 /// results.
9853 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9854                                                 SDValue V2, ArrayRef<int> Mask,
9855                                                 SelectionDAG &DAG) {
9856   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9857                                             "lower single-input shuffles as it "
9858                                             "could then recurse on itself.");
9859   int Size = Mask.size();
9860
9861   // If this can be modeled as a broadcast of two elements followed by a blend,
9862   // prefer that lowering. This is especially important because broadcasts can
9863   // often fold with memory operands.
9864   auto DoBothBroadcast = [&] {
9865     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9866     for (int M : Mask)
9867       if (M >= Size) {
9868         if (V2BroadcastIdx == -1)
9869           V2BroadcastIdx = M - Size;
9870         else if (M - Size != V2BroadcastIdx)
9871           return false;
9872       } else if (M >= 0) {
9873         if (V1BroadcastIdx == -1)
9874           V1BroadcastIdx = M;
9875         else if (M != V1BroadcastIdx)
9876           return false;
9877       }
9878     return true;
9879   };
9880   if (DoBothBroadcast())
9881     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9882                                                       DAG);
9883
9884   // If the inputs all stem from a single 128-bit lane of each input, then we
9885   // split them rather than blending because the split will decompose to
9886   // unusually few instructions.
9887   int LaneCount = VT.getSizeInBits() / 128;
9888   int LaneSize = Size / LaneCount;
9889   SmallBitVector LaneInputs[2];
9890   LaneInputs[0].resize(LaneCount, false);
9891   LaneInputs[1].resize(LaneCount, false);
9892   for (int i = 0; i < Size; ++i)
9893     if (Mask[i] >= 0)
9894       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9895   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9896     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9897
9898   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9899   // that the decomposed single-input shuffles don't end up here.
9900   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9901 }
9902
9903 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9904 /// a permutation and blend of those lanes.
9905 ///
9906 /// This essentially blends the out-of-lane inputs to each lane into the lane
9907 /// from a permuted copy of the vector. This lowering strategy results in four
9908 /// instructions in the worst case for a single-input cross lane shuffle which
9909 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9910 /// of. Special cases for each particular shuffle pattern should be handled
9911 /// prior to trying this lowering.
9912 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9913                                                        SDValue V1, SDValue V2,
9914                                                        ArrayRef<int> Mask,
9915                                                        SelectionDAG &DAG) {
9916   // FIXME: This should probably be generalized for 512-bit vectors as well.
9917   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9918   int LaneSize = Mask.size() / 2;
9919
9920   // If there are only inputs from one 128-bit lane, splitting will in fact be
9921   // less expensive. The flags track whether the given lane contains an element
9922   // that crosses to another lane.
9923   bool LaneCrossing[2] = {false, false};
9924   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9925     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9926       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9927   if (!LaneCrossing[0] || !LaneCrossing[1])
9928     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9929
9930   if (isSingleInputShuffleMask(Mask)) {
9931     SmallVector<int, 32> FlippedBlendMask;
9932     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9933       FlippedBlendMask.push_back(
9934           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9935                                   ? Mask[i]
9936                                   : Mask[i] % LaneSize +
9937                                         (i / LaneSize) * LaneSize + Size));
9938
9939     // Flip the vector, and blend the results which should now be in-lane. The
9940     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9941     // 5 for the high source. The value 3 selects the high half of source 2 and
9942     // the value 2 selects the low half of source 2. We only use source 2 to
9943     // allow folding it into a memory operand.
9944     unsigned PERMMask = 3 | 2 << 4;
9945     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9946                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9947     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9948   }
9949
9950   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9951   // will be handled by the above logic and a blend of the results, much like
9952   // other patterns in AVX.
9953   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9954 }
9955
9956 /// \brief Handle lowering 2-lane 128-bit shuffles.
9957 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9958                                         SDValue V2, ArrayRef<int> Mask,
9959                                         const X86Subtarget *Subtarget,
9960                                         SelectionDAG &DAG) {
9961   // TODO: If minimizing size and one of the inputs is a zero vector and the
9962   // the zero vector has only one use, we could use a VPERM2X128 to save the
9963   // instruction bytes needed to explicitly generate the zero vector.
9964
9965   // Blends are faster and handle all the non-lane-crossing cases.
9966   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9967                                                 Subtarget, DAG))
9968     return Blend;
9969
9970   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9971   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9972
9973   // If either input operand is a zero vector, use VPERM2X128 because its mask
9974   // allows us to replace the zero input with an implicit zero.
9975   if (!IsV1Zero && !IsV2Zero) {
9976     // Check for patterns which can be matched with a single insert of a 128-bit
9977     // subvector.
9978     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9979     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9980       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9981                                    VT.getVectorNumElements() / 2);
9982       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9983                                 DAG.getIntPtrConstant(0, DL));
9984       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9985                                 OnlyUsesV1 ? V1 : V2,
9986                                 DAG.getIntPtrConstant(0, DL));
9987       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9988     }
9989   }
9990
9991   // Otherwise form a 128-bit permutation. After accounting for undefs,
9992   // convert the 64-bit shuffle mask selection values into 128-bit
9993   // selection bits by dividing the indexes by 2 and shifting into positions
9994   // defined by a vperm2*128 instruction's immediate control byte.
9995
9996   // The immediate permute control byte looks like this:
9997   //    [1:0] - select 128 bits from sources for low half of destination
9998   //    [2]   - ignore
9999   //    [3]   - zero low half of destination
10000   //    [5:4] - select 128 bits from sources for high half of destination
10001   //    [6]   - ignore
10002   //    [7]   - zero high half of destination
10003
10004   int MaskLO = Mask[0];
10005   if (MaskLO == SM_SentinelUndef)
10006     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10007
10008   int MaskHI = Mask[2];
10009   if (MaskHI == SM_SentinelUndef)
10010     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10011
10012   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10013
10014   // If either input is a zero vector, replace it with an undef input.
10015   // Shuffle mask values <  4 are selecting elements of V1.
10016   // Shuffle mask values >= 4 are selecting elements of V2.
10017   // Adjust each half of the permute mask by clearing the half that was
10018   // selecting the zero vector and setting the zero mask bit.
10019   if (IsV1Zero) {
10020     V1 = DAG.getUNDEF(VT);
10021     if (MaskLO < 4)
10022       PermMask = (PermMask & 0xf0) | 0x08;
10023     if (MaskHI < 4)
10024       PermMask = (PermMask & 0x0f) | 0x80;
10025   }
10026   if (IsV2Zero) {
10027     V2 = DAG.getUNDEF(VT);
10028     if (MaskLO >= 4)
10029       PermMask = (PermMask & 0xf0) | 0x08;
10030     if (MaskHI >= 4)
10031       PermMask = (PermMask & 0x0f) | 0x80;
10032   }
10033
10034   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10035                      DAG.getConstant(PermMask, DL, MVT::i8));
10036 }
10037
10038 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10039 /// shuffling each lane.
10040 ///
10041 /// This will only succeed when the result of fixing the 128-bit lanes results
10042 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10043 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10044 /// the lane crosses early and then use simpler shuffles within each lane.
10045 ///
10046 /// FIXME: It might be worthwhile at some point to support this without
10047 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10048 /// in x86 only floating point has interesting non-repeating shuffles, and even
10049 /// those are still *marginally* more expensive.
10050 static SDValue lowerVectorShuffleByMerging128BitLanes(
10051     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10052     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10053   assert(!isSingleInputShuffleMask(Mask) &&
10054          "This is only useful with multiple inputs.");
10055
10056   int Size = Mask.size();
10057   int LaneSize = 128 / VT.getScalarSizeInBits();
10058   int NumLanes = Size / LaneSize;
10059   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10060
10061   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10062   // check whether the in-128-bit lane shuffles share a repeating pattern.
10063   SmallVector<int, 4> Lanes;
10064   Lanes.resize(NumLanes, -1);
10065   SmallVector<int, 4> InLaneMask;
10066   InLaneMask.resize(LaneSize, -1);
10067   for (int i = 0; i < Size; ++i) {
10068     if (Mask[i] < 0)
10069       continue;
10070
10071     int j = i / LaneSize;
10072
10073     if (Lanes[j] < 0) {
10074       // First entry we've seen for this lane.
10075       Lanes[j] = Mask[i] / LaneSize;
10076     } else if (Lanes[j] != Mask[i] / LaneSize) {
10077       // This doesn't match the lane selected previously!
10078       return SDValue();
10079     }
10080
10081     // Check that within each lane we have a consistent shuffle mask.
10082     int k = i % LaneSize;
10083     if (InLaneMask[k] < 0) {
10084       InLaneMask[k] = Mask[i] % LaneSize;
10085     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10086       // This doesn't fit a repeating in-lane mask.
10087       return SDValue();
10088     }
10089   }
10090
10091   // First shuffle the lanes into place.
10092   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10093                                 VT.getSizeInBits() / 64);
10094   SmallVector<int, 8> LaneMask;
10095   LaneMask.resize(NumLanes * 2, -1);
10096   for (int i = 0; i < NumLanes; ++i)
10097     if (Lanes[i] >= 0) {
10098       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10099       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10100     }
10101
10102   V1 = DAG.getBitcast(LaneVT, V1);
10103   V2 = DAG.getBitcast(LaneVT, V2);
10104   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10105
10106   // Cast it back to the type we actually want.
10107   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10108
10109   // Now do a simple shuffle that isn't lane crossing.
10110   SmallVector<int, 8> NewMask;
10111   NewMask.resize(Size, -1);
10112   for (int i = 0; i < Size; ++i)
10113     if (Mask[i] >= 0)
10114       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10115   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10116          "Must not introduce lane crosses at this point!");
10117
10118   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10119 }
10120
10121 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10122 /// given mask.
10123 ///
10124 /// This returns true if the elements from a particular input are already in the
10125 /// slot required by the given mask and require no permutation.
10126 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10127   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10128   int Size = Mask.size();
10129   for (int i = 0; i < Size; ++i)
10130     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10131       return false;
10132
10133   return true;
10134 }
10135
10136 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10137                                             ArrayRef<int> Mask, SDValue V1,
10138                                             SDValue V2, SelectionDAG &DAG) {
10139
10140   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10141   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10142   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10143   int NumElts = VT.getVectorNumElements();
10144   bool ShufpdMask = true;
10145   bool CommutableMask = true;
10146   unsigned Immediate = 0;
10147   for (int i = 0; i < NumElts; ++i) {
10148     if (Mask[i] < 0)
10149       continue;
10150     int Val = (i & 6) + NumElts * (i & 1);
10151     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10152     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10153       ShufpdMask = false;
10154     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10155       CommutableMask = false;
10156     Immediate |= (Mask[i] % 2) << i;
10157   }
10158   if (ShufpdMask)
10159     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10160                        DAG.getConstant(Immediate, DL, MVT::i8));
10161   if (CommutableMask)
10162     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10163                        DAG.getConstant(Immediate, DL, MVT::i8));
10164   return SDValue();
10165 }
10166
10167 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10168 ///
10169 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10170 /// isn't available.
10171 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10172                                        const X86Subtarget *Subtarget,
10173                                        SelectionDAG &DAG) {
10174   SDLoc DL(Op);
10175   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10176   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10177   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10178   ArrayRef<int> Mask = SVOp->getMask();
10179   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10180
10181   SmallVector<int, 4> WidenedMask;
10182   if (canWidenShuffleElements(Mask, WidenedMask))
10183     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10184                                     DAG);
10185
10186   if (isSingleInputShuffleMask(Mask)) {
10187     // Check for being able to broadcast a single element.
10188     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10189                                                           Mask, Subtarget, DAG))
10190       return Broadcast;
10191
10192     // Use low duplicate instructions for masks that match their pattern.
10193     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10194       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10195
10196     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10197       // Non-half-crossing single input shuffles can be lowerid with an
10198       // interleaved permutation.
10199       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10200                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10201       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10202                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10203     }
10204
10205     // With AVX2 we have direct support for this permutation.
10206     if (Subtarget->hasAVX2())
10207       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10208                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10209
10210     // Otherwise, fall back.
10211     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10212                                                    DAG);
10213   }
10214
10215   // Use dedicated unpack instructions for masks that match their pattern.
10216   if (SDValue V =
10217           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10218     return V;
10219
10220   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10221                                                 Subtarget, DAG))
10222     return Blend;
10223
10224   // Check if the blend happens to exactly fit that of SHUFPD.
10225   if (SDValue Op =
10226       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10227     return Op;
10228
10229   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10230   // shuffle. However, if we have AVX2 and either inputs are already in place,
10231   // we will be able to shuffle even across lanes the other input in a single
10232   // instruction so skip this pattern.
10233   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10234                                  isShuffleMaskInputInPlace(1, Mask))))
10235     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10236             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10237       return Result;
10238
10239   // If we have AVX2 then we always want to lower with a blend because an v4 we
10240   // can fully permute the elements.
10241   if (Subtarget->hasAVX2())
10242     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10243                                                       Mask, DAG);
10244
10245   // Otherwise fall back on generic lowering.
10246   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10247 }
10248
10249 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10250 ///
10251 /// This routine is only called when we have AVX2 and thus a reasonable
10252 /// instruction set for v4i64 shuffling..
10253 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10254                                        const X86Subtarget *Subtarget,
10255                                        SelectionDAG &DAG) {
10256   SDLoc DL(Op);
10257   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10258   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10259   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10260   ArrayRef<int> Mask = SVOp->getMask();
10261   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10262   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10263
10264   SmallVector<int, 4> WidenedMask;
10265   if (canWidenShuffleElements(Mask, WidenedMask))
10266     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10267                                     DAG);
10268
10269   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10270                                                 Subtarget, DAG))
10271     return Blend;
10272
10273   // Check for being able to broadcast a single element.
10274   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10275                                                         Mask, Subtarget, DAG))
10276     return Broadcast;
10277
10278   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10279   // use lower latency instructions that will operate on both 128-bit lanes.
10280   SmallVector<int, 2> RepeatedMask;
10281   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10282     if (isSingleInputShuffleMask(Mask)) {
10283       int PSHUFDMask[] = {-1, -1, -1, -1};
10284       for (int i = 0; i < 2; ++i)
10285         if (RepeatedMask[i] >= 0) {
10286           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10287           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10288         }
10289       return DAG.getBitcast(
10290           MVT::v4i64,
10291           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10292                       DAG.getBitcast(MVT::v8i32, V1),
10293                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10294     }
10295   }
10296
10297   // AVX2 provides a direct instruction for permuting a single input across
10298   // lanes.
10299   if (isSingleInputShuffleMask(Mask))
10300     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10301                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10302
10303   // Try to use shift instructions.
10304   if (SDValue Shift =
10305           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10306     return Shift;
10307
10308   // Use dedicated unpack instructions for masks that match their pattern.
10309   if (SDValue V =
10310           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10311     return V;
10312
10313   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10314   // shuffle. However, if we have AVX2 and either inputs are already in place,
10315   // we will be able to shuffle even across lanes the other input in a single
10316   // instruction so skip this pattern.
10317   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10318                                  isShuffleMaskInputInPlace(1, Mask))))
10319     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10320             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10321       return Result;
10322
10323   // Otherwise fall back on generic blend lowering.
10324   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10325                                                     Mask, DAG);
10326 }
10327
10328 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10329 ///
10330 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10331 /// isn't available.
10332 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10333                                        const X86Subtarget *Subtarget,
10334                                        SelectionDAG &DAG) {
10335   SDLoc DL(Op);
10336   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10337   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10338   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10339   ArrayRef<int> Mask = SVOp->getMask();
10340   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10341
10342   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10343                                                 Subtarget, DAG))
10344     return Blend;
10345
10346   // Check for being able to broadcast a single element.
10347   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10348                                                         Mask, Subtarget, DAG))
10349     return Broadcast;
10350
10351   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10352   // options to efficiently lower the shuffle.
10353   SmallVector<int, 4> RepeatedMask;
10354   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10355     assert(RepeatedMask.size() == 4 &&
10356            "Repeated masks must be half the mask width!");
10357
10358     // Use even/odd duplicate instructions for masks that match their pattern.
10359     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10360       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10361     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10362       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10363
10364     if (isSingleInputShuffleMask(Mask))
10365       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10366                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10367
10368     // Use dedicated unpack instructions for masks that match their pattern.
10369     if (SDValue V =
10370             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10371       return V;
10372
10373     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10374     // have already handled any direct blends. We also need to squash the
10375     // repeated mask into a simulated v4f32 mask.
10376     for (int i = 0; i < 4; ++i)
10377       if (RepeatedMask[i] >= 8)
10378         RepeatedMask[i] -= 4;
10379     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10380   }
10381
10382   // If we have a single input shuffle with different shuffle patterns in the
10383   // two 128-bit lanes use the variable mask to VPERMILPS.
10384   if (isSingleInputShuffleMask(Mask)) {
10385     SDValue VPermMask[8];
10386     for (int i = 0; i < 8; ++i)
10387       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10388                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10389     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10390       return DAG.getNode(
10391           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10392           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10393
10394     if (Subtarget->hasAVX2())
10395       return DAG.getNode(
10396           X86ISD::VPERMV, DL, MVT::v8f32,
10397           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10398                                                  MVT::v8i32, VPermMask)),
10399           V1);
10400
10401     // Otherwise, fall back.
10402     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10403                                                    DAG);
10404   }
10405
10406   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10407   // shuffle.
10408   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10409           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10410     return Result;
10411
10412   // If we have AVX2 then we always want to lower with a blend because at v8 we
10413   // can fully permute the elements.
10414   if (Subtarget->hasAVX2())
10415     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10416                                                       Mask, DAG);
10417
10418   // Otherwise fall back on generic lowering.
10419   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10420 }
10421
10422 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10423 ///
10424 /// This routine is only called when we have AVX2 and thus a reasonable
10425 /// instruction set for v8i32 shuffling..
10426 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10427                                        const X86Subtarget *Subtarget,
10428                                        SelectionDAG &DAG) {
10429   SDLoc DL(Op);
10430   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10431   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10432   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10433   ArrayRef<int> Mask = SVOp->getMask();
10434   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10435   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10436
10437   // Whenever we can lower this as a zext, that instruction is strictly faster
10438   // than any alternative. It also allows us to fold memory operands into the
10439   // shuffle in many cases.
10440   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10441                                                          Mask, Subtarget, DAG))
10442     return ZExt;
10443
10444   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10445                                                 Subtarget, DAG))
10446     return Blend;
10447
10448   // Check for being able to broadcast a single element.
10449   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10450                                                         Mask, Subtarget, DAG))
10451     return Broadcast;
10452
10453   // If the shuffle mask is repeated in each 128-bit lane we can use more
10454   // efficient instructions that mirror the shuffles across the two 128-bit
10455   // lanes.
10456   SmallVector<int, 4> RepeatedMask;
10457   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10458     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10459     if (isSingleInputShuffleMask(Mask))
10460       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10461                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10462
10463     // Use dedicated unpack instructions for masks that match their pattern.
10464     if (SDValue V =
10465             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10466       return V;
10467   }
10468
10469   // Try to use shift instructions.
10470   if (SDValue Shift =
10471           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10472     return Shift;
10473
10474   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10475           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10476     return Rotate;
10477
10478   // If the shuffle patterns aren't repeated but it is a single input, directly
10479   // generate a cross-lane VPERMD instruction.
10480   if (isSingleInputShuffleMask(Mask)) {
10481     SDValue VPermMask[8];
10482     for (int i = 0; i < 8; ++i)
10483       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10484                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10485     return DAG.getNode(
10486         X86ISD::VPERMV, DL, MVT::v8i32,
10487         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10488   }
10489
10490   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10491   // shuffle.
10492   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10493           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10494     return Result;
10495
10496   // Otherwise fall back on generic blend lowering.
10497   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10498                                                     Mask, DAG);
10499 }
10500
10501 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10502 ///
10503 /// This routine is only called when we have AVX2 and thus a reasonable
10504 /// instruction set for v16i16 shuffling..
10505 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10506                                         const X86Subtarget *Subtarget,
10507                                         SelectionDAG &DAG) {
10508   SDLoc DL(Op);
10509   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10510   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10511   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10512   ArrayRef<int> Mask = SVOp->getMask();
10513   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10514   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10515
10516   // Whenever we can lower this as a zext, that instruction is strictly faster
10517   // than any alternative. It also allows us to fold memory operands into the
10518   // shuffle in many cases.
10519   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10520                                                          Mask, Subtarget, DAG))
10521     return ZExt;
10522
10523   // Check for being able to broadcast a single element.
10524   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10525                                                         Mask, Subtarget, DAG))
10526     return Broadcast;
10527
10528   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10529                                                 Subtarget, DAG))
10530     return Blend;
10531
10532   // Use dedicated unpack instructions for masks that match their pattern.
10533   if (SDValue V =
10534           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10535     return V;
10536
10537   // Try to use shift instructions.
10538   if (SDValue Shift =
10539           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10540     return Shift;
10541
10542   // Try to use byte rotation instructions.
10543   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10544           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10545     return Rotate;
10546
10547   if (isSingleInputShuffleMask(Mask)) {
10548     // There are no generalized cross-lane shuffle operations available on i16
10549     // element types.
10550     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10551       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10552                                                      Mask, DAG);
10553
10554     SmallVector<int, 8> RepeatedMask;
10555     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10556       // As this is a single-input shuffle, the repeated mask should be
10557       // a strictly valid v8i16 mask that we can pass through to the v8i16
10558       // lowering to handle even the v16 case.
10559       return lowerV8I16GeneralSingleInputVectorShuffle(
10560           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10561     }
10562
10563     SDValue PSHUFBMask[32];
10564     for (int i = 0; i < 16; ++i) {
10565       if (Mask[i] == -1) {
10566         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10567         continue;
10568       }
10569
10570       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10571       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10572       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10573       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10574     }
10575     return DAG.getBitcast(MVT::v16i16,
10576                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10577                                       DAG.getBitcast(MVT::v32i8, V1),
10578                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10579                                                   MVT::v32i8, PSHUFBMask)));
10580   }
10581
10582   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10583   // shuffle.
10584   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10585           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10586     return Result;
10587
10588   // Otherwise fall back on generic lowering.
10589   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10590 }
10591
10592 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10593 ///
10594 /// This routine is only called when we have AVX2 and thus a reasonable
10595 /// instruction set for v32i8 shuffling..
10596 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10597                                        const X86Subtarget *Subtarget,
10598                                        SelectionDAG &DAG) {
10599   SDLoc DL(Op);
10600   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10601   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10602   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10603   ArrayRef<int> Mask = SVOp->getMask();
10604   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10605   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10606
10607   // Whenever we can lower this as a zext, that instruction is strictly faster
10608   // than any alternative. It also allows us to fold memory operands into the
10609   // shuffle in many cases.
10610   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10611                                                          Mask, Subtarget, DAG))
10612     return ZExt;
10613
10614   // Check for being able to broadcast a single element.
10615   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10616                                                         Mask, Subtarget, DAG))
10617     return Broadcast;
10618
10619   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10620                                                 Subtarget, DAG))
10621     return Blend;
10622
10623   // Use dedicated unpack instructions for masks that match their pattern.
10624   if (SDValue V =
10625           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10626     return V;
10627
10628   // Try to use shift instructions.
10629   if (SDValue Shift =
10630           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10631     return Shift;
10632
10633   // Try to use byte rotation instructions.
10634   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10635           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10636     return Rotate;
10637
10638   if (isSingleInputShuffleMask(Mask)) {
10639     // There are no generalized cross-lane shuffle operations available on i8
10640     // element types.
10641     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10642       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10643                                                      Mask, DAG);
10644
10645     SDValue PSHUFBMask[32];
10646     for (int i = 0; i < 32; ++i)
10647       PSHUFBMask[i] =
10648           Mask[i] < 0
10649               ? DAG.getUNDEF(MVT::i8)
10650               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10651                                 MVT::i8);
10652
10653     return DAG.getNode(
10654         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10655         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10656   }
10657
10658   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10659   // shuffle.
10660   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10661           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10662     return Result;
10663
10664   // Otherwise fall back on generic lowering.
10665   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10666 }
10667
10668 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10669 ///
10670 /// This routine either breaks down the specific type of a 256-bit x86 vector
10671 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10672 /// together based on the available instructions.
10673 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10674                                         MVT VT, const X86Subtarget *Subtarget,
10675                                         SelectionDAG &DAG) {
10676   SDLoc DL(Op);
10677   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10678   ArrayRef<int> Mask = SVOp->getMask();
10679
10680   // If we have a single input to the zero element, insert that into V1 if we
10681   // can do so cheaply.
10682   int NumElts = VT.getVectorNumElements();
10683   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10684     return M >= NumElts;
10685   });
10686
10687   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10688     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10689                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10690       return Insertion;
10691
10692   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10693   // can check for those subtargets here and avoid much of the subtarget
10694   // querying in the per-vector-type lowering routines. With AVX1 we have
10695   // essentially *zero* ability to manipulate a 256-bit vector with integer
10696   // types. Since we'll use floating point types there eventually, just
10697   // immediately cast everything to a float and operate entirely in that domain.
10698   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10699     int ElementBits = VT.getScalarSizeInBits();
10700     if (ElementBits < 32)
10701       // No floating point type available, decompose into 128-bit vectors.
10702       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10703
10704     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10705                                 VT.getVectorNumElements());
10706     V1 = DAG.getBitcast(FpVT, V1);
10707     V2 = DAG.getBitcast(FpVT, V2);
10708     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10709   }
10710
10711   switch (VT.SimpleTy) {
10712   case MVT::v4f64:
10713     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10714   case MVT::v4i64:
10715     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10716   case MVT::v8f32:
10717     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10718   case MVT::v8i32:
10719     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10720   case MVT::v16i16:
10721     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10722   case MVT::v32i8:
10723     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10724
10725   default:
10726     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10727   }
10728 }
10729
10730 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10731 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10732                                              ArrayRef<int> Mask,
10733                                              SDValue V1, SDValue V2,
10734                                              SelectionDAG &DAG) {
10735   assert(VT.getScalarSizeInBits() == 64 &&
10736          "Unexpected element type size for 128bit shuffle.");
10737
10738   // To handle 256 bit vector requires VLX and most probably
10739   // function lowerV2X128VectorShuffle() is better solution.
10740   assert(VT.getSizeInBits() == 512 &&
10741          "Unexpected vector size for 128bit shuffle.");
10742
10743   SmallVector<int, 4> WidenedMask;
10744   if (!canWidenShuffleElements(Mask, WidenedMask))
10745     return SDValue();
10746
10747   // Form a 128-bit permutation.
10748   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10749   // bits defined by a vshuf64x2 instruction's immediate control byte.
10750   unsigned PermMask = 0, Imm = 0;
10751   unsigned ControlBitsNum = WidenedMask.size() / 2;
10752
10753   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10754     if (WidenedMask[i] == SM_SentinelZero)
10755       return SDValue();
10756
10757     // Use first element in place of undef mask.
10758     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10759     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10760   }
10761
10762   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10763                      DAG.getConstant(PermMask, DL, MVT::i8));
10764 }
10765
10766 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10767                                            ArrayRef<int> Mask, SDValue V1,
10768                                            SDValue V2, SelectionDAG &DAG) {
10769
10770   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10771
10772   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10773   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10774
10775   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10776   if (isSingleInputShuffleMask(Mask))
10777     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10778
10779   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10780 }
10781
10782 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10783 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10784                                        const X86Subtarget *Subtarget,
10785                                        SelectionDAG &DAG) {
10786   SDLoc DL(Op);
10787   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10788   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10789   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10790   ArrayRef<int> Mask = SVOp->getMask();
10791   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10792
10793   if (SDValue Shuf128 =
10794           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10795     return Shuf128;
10796
10797   if (SDValue Unpck =
10798           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10799     return Unpck;
10800
10801   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10802 }
10803
10804 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10805 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10806                                        const X86Subtarget *Subtarget,
10807                                        SelectionDAG &DAG) {
10808   SDLoc DL(Op);
10809   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10810   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10811   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10812   ArrayRef<int> Mask = SVOp->getMask();
10813   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10814
10815   if (SDValue Unpck =
10816           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10817     return Unpck;
10818
10819   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10820 }
10821
10822 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10823 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10824                                        const X86Subtarget *Subtarget,
10825                                        SelectionDAG &DAG) {
10826   SDLoc DL(Op);
10827   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10828   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10830   ArrayRef<int> Mask = SVOp->getMask();
10831   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10832
10833   if (SDValue Shuf128 =
10834           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10835     return Shuf128;
10836
10837   if (SDValue Unpck =
10838           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10839     return Unpck;
10840
10841   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10842 }
10843
10844 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10845 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10846                                        const X86Subtarget *Subtarget,
10847                                        SelectionDAG &DAG) {
10848   SDLoc DL(Op);
10849   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10850   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10852   ArrayRef<int> Mask = SVOp->getMask();
10853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10854
10855   if (SDValue Unpck =
10856           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10857     return Unpck;
10858
10859   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10860 }
10861
10862 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10863 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10864                                         const X86Subtarget *Subtarget,
10865                                         SelectionDAG &DAG) {
10866   SDLoc DL(Op);
10867   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10868   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10869   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10870   ArrayRef<int> Mask = SVOp->getMask();
10871   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10872   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10873
10874   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10875 }
10876
10877 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10878 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10879                                        const X86Subtarget *Subtarget,
10880                                        SelectionDAG &DAG) {
10881   SDLoc DL(Op);
10882   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10883   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10884   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10885   ArrayRef<int> Mask = SVOp->getMask();
10886   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10887   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10888
10889   // FIXME: Implement direct support for this type!
10890   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10891 }
10892
10893 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10894 ///
10895 /// This routine either breaks down the specific type of a 512-bit x86 vector
10896 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10897 /// together based on the available instructions.
10898 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10899                                         MVT VT, const X86Subtarget *Subtarget,
10900                                         SelectionDAG &DAG) {
10901   SDLoc DL(Op);
10902   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10903   ArrayRef<int> Mask = SVOp->getMask();
10904   assert(Subtarget->hasAVX512() &&
10905          "Cannot lower 512-bit vectors w/ basic ISA!");
10906
10907   // Check for being able to broadcast a single element.
10908   if (SDValue Broadcast =
10909           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10910     return Broadcast;
10911
10912   // Dispatch to each element type for lowering. If we don't have supprot for
10913   // specific element type shuffles at 512 bits, immediately split them and
10914   // lower them. Each lowering routine of a given type is allowed to assume that
10915   // the requisite ISA extensions for that element type are available.
10916   switch (VT.SimpleTy) {
10917   case MVT::v8f64:
10918     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10919   case MVT::v16f32:
10920     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10921   case MVT::v8i64:
10922     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10923   case MVT::v16i32:
10924     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10925   case MVT::v32i16:
10926     if (Subtarget->hasBWI())
10927       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10928     break;
10929   case MVT::v64i8:
10930     if (Subtarget->hasBWI())
10931       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10932     break;
10933
10934   default:
10935     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10936   }
10937
10938   // Otherwise fall back on splitting.
10939   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10940 }
10941
10942 // Lower vXi1 vector shuffles.
10943 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10944 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10945 // vector, shuffle and then truncate it back.
10946 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10947                                       MVT VT, const X86Subtarget *Subtarget,
10948                                       SelectionDAG &DAG) {
10949   SDLoc DL(Op);
10950   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10951   ArrayRef<int> Mask = SVOp->getMask();
10952   assert(Subtarget->hasAVX512() &&
10953          "Cannot lower 512-bit vectors w/o basic ISA!");
10954   EVT ExtVT;
10955   switch (VT.SimpleTy) {
10956   default:
10957     llvm_unreachable("Expected a vector of i1 elements");
10958   case MVT::v2i1:
10959     ExtVT = MVT::v2i64;
10960     break;
10961   case MVT::v4i1:
10962     ExtVT = MVT::v4i32;
10963     break;
10964   case MVT::v8i1:
10965     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10966     break;
10967   case MVT::v16i1:
10968     ExtVT = MVT::v16i32;
10969     break;
10970   case MVT::v32i1:
10971     ExtVT = MVT::v32i16;
10972     break;
10973   case MVT::v64i1:
10974     ExtVT = MVT::v64i8;
10975     break;
10976   }
10977
10978   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10979     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10980   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10981     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10982   else
10983     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10984
10985   if (V2.isUndef())
10986     V2 = DAG.getUNDEF(ExtVT);
10987   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10988     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10989   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10990     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10991   else
10992     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10993   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10994                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10995 }
10996 /// \brief Top-level lowering for x86 vector shuffles.
10997 ///
10998 /// This handles decomposition, canonicalization, and lowering of all x86
10999 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11000 /// above in helper routines. The canonicalization attempts to widen shuffles
11001 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11002 /// s.t. only one of the two inputs needs to be tested, etc.
11003 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11004                                   SelectionDAG &DAG) {
11005   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11006   ArrayRef<int> Mask = SVOp->getMask();
11007   SDValue V1 = Op.getOperand(0);
11008   SDValue V2 = Op.getOperand(1);
11009   MVT VT = Op.getSimpleValueType();
11010   int NumElements = VT.getVectorNumElements();
11011   SDLoc dl(Op);
11012   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
11013
11014   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11015          "Can't lower MMX shuffles");
11016
11017   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11018   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11019   if (V1IsUndef && V2IsUndef)
11020     return DAG.getUNDEF(VT);
11021
11022   // When we create a shuffle node we put the UNDEF node to second operand,
11023   // but in some cases the first operand may be transformed to UNDEF.
11024   // In this case we should just commute the node.
11025   if (V1IsUndef)
11026     return DAG.getCommutedVectorShuffle(*SVOp);
11027
11028   // Check for non-undef masks pointing at an undef vector and make the masks
11029   // undef as well. This makes it easier to match the shuffle based solely on
11030   // the mask.
11031   if (V2IsUndef)
11032     for (int M : Mask)
11033       if (M >= NumElements) {
11034         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11035         for (int &M : NewMask)
11036           if (M >= NumElements)
11037             M = -1;
11038         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11039       }
11040
11041   // We actually see shuffles that are entirely re-arrangements of a set of
11042   // zero inputs. This mostly happens while decomposing complex shuffles into
11043   // simple ones. Directly lower these as a buildvector of zeros.
11044   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11045   if (Zeroable.all())
11046     return getZeroVector(VT, Subtarget, DAG, dl);
11047
11048   // Try to collapse shuffles into using a vector type with fewer elements but
11049   // wider element types. We cap this to not form integers or floating point
11050   // elements wider than 64 bits, but it might be interesting to form i128
11051   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11052   SmallVector<int, 16> WidenedMask;
11053   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11054       canWidenShuffleElements(Mask, WidenedMask)) {
11055     MVT NewEltVT = VT.isFloatingPoint()
11056                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11057                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11058     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11059     // Make sure that the new vector type is legal. For example, v2f64 isn't
11060     // legal on SSE1.
11061     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11062       V1 = DAG.getBitcast(NewVT, V1);
11063       V2 = DAG.getBitcast(NewVT, V2);
11064       return DAG.getBitcast(
11065           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11066     }
11067   }
11068
11069   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11070   for (int M : SVOp->getMask())
11071     if (M < 0)
11072       ++NumUndefElements;
11073     else if (M < NumElements)
11074       ++NumV1Elements;
11075     else
11076       ++NumV2Elements;
11077
11078   // Commute the shuffle as needed such that more elements come from V1 than
11079   // V2. This allows us to match the shuffle pattern strictly on how many
11080   // elements come from V1 without handling the symmetric cases.
11081   if (NumV2Elements > NumV1Elements)
11082     return DAG.getCommutedVectorShuffle(*SVOp);
11083
11084   // When the number of V1 and V2 elements are the same, try to minimize the
11085   // number of uses of V2 in the low half of the vector. When that is tied,
11086   // ensure that the sum of indices for V1 is equal to or lower than the sum
11087   // indices for V2. When those are equal, try to ensure that the number of odd
11088   // indices for V1 is lower than the number of odd indices for V2.
11089   if (NumV1Elements == NumV2Elements) {
11090     int LowV1Elements = 0, LowV2Elements = 0;
11091     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11092       if (M >= NumElements)
11093         ++LowV2Elements;
11094       else if (M >= 0)
11095         ++LowV1Elements;
11096     if (LowV2Elements > LowV1Elements) {
11097       return DAG.getCommutedVectorShuffle(*SVOp);
11098     } else if (LowV2Elements == LowV1Elements) {
11099       int SumV1Indices = 0, SumV2Indices = 0;
11100       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11101         if (SVOp->getMask()[i] >= NumElements)
11102           SumV2Indices += i;
11103         else if (SVOp->getMask()[i] >= 0)
11104           SumV1Indices += i;
11105       if (SumV2Indices < SumV1Indices) {
11106         return DAG.getCommutedVectorShuffle(*SVOp);
11107       } else if (SumV2Indices == SumV1Indices) {
11108         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11109         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11110           if (SVOp->getMask()[i] >= NumElements)
11111             NumV2OddIndices += i % 2;
11112           else if (SVOp->getMask()[i] >= 0)
11113             NumV1OddIndices += i % 2;
11114         if (NumV2OddIndices < NumV1OddIndices)
11115           return DAG.getCommutedVectorShuffle(*SVOp);
11116       }
11117     }
11118   }
11119
11120   // For each vector width, delegate to a specialized lowering routine.
11121   if (VT.getSizeInBits() == 128)
11122     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11123
11124   if (VT.getSizeInBits() == 256)
11125     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11126
11127   if (VT.getSizeInBits() == 512)
11128     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11129
11130   if (Is1BitVector)
11131     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11132   llvm_unreachable("Unimplemented!");
11133 }
11134
11135 // This function assumes its argument is a BUILD_VECTOR of constants or
11136 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11137 // true.
11138 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11139                                     unsigned &MaskValue) {
11140   MaskValue = 0;
11141   unsigned NumElems = BuildVector->getNumOperands();
11142
11143   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11144   // We don't handle the >2 lanes case right now.
11145   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11146   if (NumLanes > 2)
11147     return false;
11148
11149   unsigned NumElemsInLane = NumElems / NumLanes;
11150
11151   // Blend for v16i16 should be symmetric for the both lanes.
11152   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11153     SDValue EltCond = BuildVector->getOperand(i);
11154     SDValue SndLaneEltCond =
11155         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11156
11157     int Lane1Cond = -1, Lane2Cond = -1;
11158     if (isa<ConstantSDNode>(EltCond))
11159       Lane1Cond = !isZero(EltCond);
11160     if (isa<ConstantSDNode>(SndLaneEltCond))
11161       Lane2Cond = !isZero(SndLaneEltCond);
11162
11163     unsigned LaneMask = 0;
11164     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11165       // Lane1Cond != 0, means we want the first argument.
11166       // Lane1Cond == 0, means we want the second argument.
11167       // The encoding of this argument is 0 for the first argument, 1
11168       // for the second. Therefore, invert the condition.
11169       LaneMask = !Lane1Cond << i;
11170     else if (Lane1Cond < 0)
11171       LaneMask = !Lane2Cond << i;
11172     else
11173       return false;
11174
11175     MaskValue |= LaneMask;
11176     if (NumLanes == 2)
11177       MaskValue |= LaneMask << NumElemsInLane;
11178   }
11179   return true;
11180 }
11181
11182 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11183 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11184                                            const X86Subtarget *Subtarget,
11185                                            SelectionDAG &DAG) {
11186   SDValue Cond = Op.getOperand(0);
11187   SDValue LHS = Op.getOperand(1);
11188   SDValue RHS = Op.getOperand(2);
11189   SDLoc dl(Op);
11190   MVT VT = Op.getSimpleValueType();
11191
11192   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11193     return SDValue();
11194   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11195
11196   // Only non-legal VSELECTs reach this lowering, convert those into generic
11197   // shuffles and re-use the shuffle lowering path for blends.
11198   SmallVector<int, 32> Mask;
11199   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11200     SDValue CondElt = CondBV->getOperand(i);
11201     Mask.push_back(
11202         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11203   }
11204   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11205 }
11206
11207 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11208   // A vselect where all conditions and data are constants can be optimized into
11209   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11210   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11211       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11212       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11213     return SDValue();
11214
11215   // Try to lower this to a blend-style vector shuffle. This can handle all
11216   // constant condition cases.
11217   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11218     return BlendOp;
11219
11220   // Variable blends are only legal from SSE4.1 onward.
11221   if (!Subtarget->hasSSE41())
11222     return SDValue();
11223
11224   // Only some types will be legal on some subtargets. If we can emit a legal
11225   // VSELECT-matching blend, return Op, and but if we need to expand, return
11226   // a null value.
11227   switch (Op.getSimpleValueType().SimpleTy) {
11228   default:
11229     // Most of the vector types have blends past SSE4.1.
11230     return Op;
11231
11232   case MVT::v32i8:
11233     // The byte blends for AVX vectors were introduced only in AVX2.
11234     if (Subtarget->hasAVX2())
11235       return Op;
11236
11237     return SDValue();
11238
11239   case MVT::v8i16:
11240   case MVT::v16i16:
11241     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11242     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11243       return Op;
11244
11245     // FIXME: We should custom lower this by fixing the condition and using i8
11246     // blends.
11247     return SDValue();
11248   }
11249 }
11250
11251 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11252   MVT VT = Op.getSimpleValueType();
11253   SDLoc dl(Op);
11254
11255   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11256     return SDValue();
11257
11258   if (VT.getSizeInBits() == 8) {
11259     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11260                                   Op.getOperand(0), Op.getOperand(1));
11261     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11262                                   DAG.getValueType(VT));
11263     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11264   }
11265
11266   if (VT.getSizeInBits() == 16) {
11267     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11268     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11269     if (Idx == 0)
11270       return DAG.getNode(
11271           ISD::TRUNCATE, dl, MVT::i16,
11272           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11273                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11274                       Op.getOperand(1)));
11275     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11276                                   Op.getOperand(0), Op.getOperand(1));
11277     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11278                                   DAG.getValueType(VT));
11279     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11280   }
11281
11282   if (VT == MVT::f32) {
11283     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11284     // the result back to FR32 register. It's only worth matching if the
11285     // result has a single use which is a store or a bitcast to i32.  And in
11286     // the case of a store, it's not worth it if the index is a constant 0,
11287     // because a MOVSSmr can be used instead, which is smaller and faster.
11288     if (!Op.hasOneUse())
11289       return SDValue();
11290     SDNode *User = *Op.getNode()->use_begin();
11291     if ((User->getOpcode() != ISD::STORE ||
11292          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11293           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11294         (User->getOpcode() != ISD::BITCAST ||
11295          User->getValueType(0) != MVT::i32))
11296       return SDValue();
11297     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11298                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11299                                   Op.getOperand(1));
11300     return DAG.getBitcast(MVT::f32, Extract);
11301   }
11302
11303   if (VT == MVT::i32 || VT == MVT::i64) {
11304     // ExtractPS/pextrq works with constant index.
11305     if (isa<ConstantSDNode>(Op.getOperand(1)))
11306       return Op;
11307   }
11308   return SDValue();
11309 }
11310
11311 /// Extract one bit from mask vector, like v16i1 or v8i1.
11312 /// AVX-512 feature.
11313 SDValue
11314 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11315   SDValue Vec = Op.getOperand(0);
11316   SDLoc dl(Vec);
11317   MVT VecVT = Vec.getSimpleValueType();
11318   SDValue Idx = Op.getOperand(1);
11319   MVT EltVT = Op.getSimpleValueType();
11320
11321   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11322   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11323          "Unexpected vector type in ExtractBitFromMaskVector");
11324
11325   // variable index can't be handled in mask registers,
11326   // extend vector to VR512
11327   if (!isa<ConstantSDNode>(Idx)) {
11328     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11329     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11330     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11331                               ExtVT.getVectorElementType(), Ext, Idx);
11332     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11333   }
11334
11335   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11336   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11337   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11338     rc = getRegClassFor(MVT::v16i1);
11339   unsigned MaxSift = rc->getSize()*8 - 1;
11340   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11341                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11342   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11343                     DAG.getConstant(MaxSift, dl, MVT::i8));
11344   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11345                        DAG.getIntPtrConstant(0, dl));
11346 }
11347
11348 SDValue
11349 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11350                                            SelectionDAG &DAG) const {
11351   SDLoc dl(Op);
11352   SDValue Vec = Op.getOperand(0);
11353   MVT VecVT = Vec.getSimpleValueType();
11354   SDValue Idx = Op.getOperand(1);
11355
11356   if (Op.getSimpleValueType() == MVT::i1)
11357     return ExtractBitFromMaskVector(Op, DAG);
11358
11359   if (!isa<ConstantSDNode>(Idx)) {
11360     if (VecVT.is512BitVector() ||
11361         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11362          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11363
11364       MVT MaskEltVT =
11365         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11366       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11367                                     MaskEltVT.getSizeInBits());
11368
11369       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11370       auto PtrVT = getPointerTy(DAG.getDataLayout());
11371       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11372                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11373                                  DAG.getConstant(0, dl, PtrVT));
11374       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11375       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11376                          DAG.getConstant(0, dl, PtrVT));
11377     }
11378     return SDValue();
11379   }
11380
11381   // If this is a 256-bit vector result, first extract the 128-bit vector and
11382   // then extract the element from the 128-bit vector.
11383   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11384
11385     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11386     // Get the 128-bit vector.
11387     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11388     MVT EltVT = VecVT.getVectorElementType();
11389
11390     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11391
11392     //if (IdxVal >= NumElems/2)
11393     //  IdxVal -= NumElems/2;
11394     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11395     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11396                        DAG.getConstant(IdxVal, dl, MVT::i32));
11397   }
11398
11399   assert(VecVT.is128BitVector() && "Unexpected vector length");
11400
11401   if (Subtarget->hasSSE41())
11402     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11403       return Res;
11404
11405   MVT VT = Op.getSimpleValueType();
11406   // TODO: handle v16i8.
11407   if (VT.getSizeInBits() == 16) {
11408     SDValue Vec = Op.getOperand(0);
11409     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11410     if (Idx == 0)
11411       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11412                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11413                                      DAG.getBitcast(MVT::v4i32, Vec),
11414                                      Op.getOperand(1)));
11415     // Transform it so it match pextrw which produces a 32-bit result.
11416     MVT EltVT = MVT::i32;
11417     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11418                                   Op.getOperand(0), Op.getOperand(1));
11419     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11420                                   DAG.getValueType(VT));
11421     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11422   }
11423
11424   if (VT.getSizeInBits() == 32) {
11425     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11426     if (Idx == 0)
11427       return Op;
11428
11429     // SHUFPS the element to the lowest double word, then movss.
11430     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11431     MVT VVT = Op.getOperand(0).getSimpleValueType();
11432     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11433                                        DAG.getUNDEF(VVT), Mask);
11434     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11435                        DAG.getIntPtrConstant(0, dl));
11436   }
11437
11438   if (VT.getSizeInBits() == 64) {
11439     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11440     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11441     //        to match extract_elt for f64.
11442     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11443     if (Idx == 0)
11444       return Op;
11445
11446     // UNPCKHPD the element to the lowest double word, then movsd.
11447     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11448     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11449     int Mask[2] = { 1, -1 };
11450     MVT VVT = Op.getOperand(0).getSimpleValueType();
11451     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11452                                        DAG.getUNDEF(VVT), Mask);
11453     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11454                        DAG.getIntPtrConstant(0, dl));
11455   }
11456
11457   return SDValue();
11458 }
11459
11460 /// Insert one bit to mask vector, like v16i1 or v8i1.
11461 /// AVX-512 feature.
11462 SDValue
11463 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11464   SDLoc dl(Op);
11465   SDValue Vec = Op.getOperand(0);
11466   SDValue Elt = Op.getOperand(1);
11467   SDValue Idx = Op.getOperand(2);
11468   MVT VecVT = Vec.getSimpleValueType();
11469
11470   if (!isa<ConstantSDNode>(Idx)) {
11471     // Non constant index. Extend source and destination,
11472     // insert element and then truncate the result.
11473     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11474     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11475     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11476       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11477       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11478     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11479   }
11480
11481   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11482   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11483   if (IdxVal)
11484     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11485                            DAG.getConstant(IdxVal, dl, MVT::i8));
11486   if (Vec.getOpcode() == ISD::UNDEF)
11487     return EltInVec;
11488   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11489 }
11490
11491 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11492                                                   SelectionDAG &DAG) const {
11493   MVT VT = Op.getSimpleValueType();
11494   MVT EltVT = VT.getVectorElementType();
11495
11496   if (EltVT == MVT::i1)
11497     return InsertBitToMaskVector(Op, DAG);
11498
11499   SDLoc dl(Op);
11500   SDValue N0 = Op.getOperand(0);
11501   SDValue N1 = Op.getOperand(1);
11502   SDValue N2 = Op.getOperand(2);
11503   if (!isa<ConstantSDNode>(N2))
11504     return SDValue();
11505   auto *N2C = cast<ConstantSDNode>(N2);
11506   unsigned IdxVal = N2C->getZExtValue();
11507
11508   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11509   // into that, and then insert the subvector back into the result.
11510   if (VT.is256BitVector() || VT.is512BitVector()) {
11511     // With a 256-bit vector, we can insert into the zero element efficiently
11512     // using a blend if we have AVX or AVX2 and the right data type.
11513     if (VT.is256BitVector() && IdxVal == 0) {
11514       // TODO: It is worthwhile to cast integer to floating point and back
11515       // and incur a domain crossing penalty if that's what we'll end up
11516       // doing anyway after extracting to a 128-bit vector.
11517       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11518           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11519         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11520         N2 = DAG.getIntPtrConstant(1, dl);
11521         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11522       }
11523     }
11524
11525     // Get the desired 128-bit vector chunk.
11526     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11527
11528     // Insert the element into the desired chunk.
11529     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11530     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11531
11532     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11533                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11534
11535     // Insert the changed part back into the bigger vector
11536     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11537   }
11538   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11539
11540   if (Subtarget->hasSSE41()) {
11541     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11542       unsigned Opc;
11543       if (VT == MVT::v8i16) {
11544         Opc = X86ISD::PINSRW;
11545       } else {
11546         assert(VT == MVT::v16i8);
11547         Opc = X86ISD::PINSRB;
11548       }
11549
11550       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11551       // argument.
11552       if (N1.getValueType() != MVT::i32)
11553         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11554       if (N2.getValueType() != MVT::i32)
11555         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11556       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11557     }
11558
11559     if (EltVT == MVT::f32) {
11560       // Bits [7:6] of the constant are the source select. This will always be
11561       //   zero here. The DAG Combiner may combine an extract_elt index into
11562       //   these bits. For example (insert (extract, 3), 2) could be matched by
11563       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11564       // Bits [5:4] of the constant are the destination select. This is the
11565       //   value of the incoming immediate.
11566       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11567       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11568
11569       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11570       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11571         // If this is an insertion of 32-bits into the low 32-bits of
11572         // a vector, we prefer to generate a blend with immediate rather
11573         // than an insertps. Blends are simpler operations in hardware and so
11574         // will always have equal or better performance than insertps.
11575         // But if optimizing for size and there's a load folding opportunity,
11576         // generate insertps because blendps does not have a 32-bit memory
11577         // operand form.
11578         N2 = DAG.getIntPtrConstant(1, dl);
11579         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11580         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11581       }
11582       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11583       // Create this as a scalar to vector..
11584       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11585       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11586     }
11587
11588     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11589       // PINSR* works with constant index.
11590       return Op;
11591     }
11592   }
11593
11594   if (EltVT == MVT::i8)
11595     return SDValue();
11596
11597   if (EltVT.getSizeInBits() == 16) {
11598     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11599     // as its second argument.
11600     if (N1.getValueType() != MVT::i32)
11601       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11602     if (N2.getValueType() != MVT::i32)
11603       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11604     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11605   }
11606   return SDValue();
11607 }
11608
11609 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11610   SDLoc dl(Op);
11611   MVT OpVT = Op.getSimpleValueType();
11612
11613   // If this is a 256-bit vector result, first insert into a 128-bit
11614   // vector and then insert into the 256-bit vector.
11615   if (!OpVT.is128BitVector()) {
11616     // Insert into a 128-bit vector.
11617     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11618     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11619                                  OpVT.getVectorNumElements() / SizeFactor);
11620
11621     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11622
11623     // Insert the 128-bit vector.
11624     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11625   }
11626
11627   if (OpVT == MVT::v1i64 &&
11628       Op.getOperand(0).getValueType() == MVT::i64)
11629     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11630
11631   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11632   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11633   return DAG.getBitcast(
11634       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11635 }
11636
11637 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11638 // a simple subregister reference or explicit instructions to grab
11639 // upper bits of a vector.
11640 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11641                                       SelectionDAG &DAG) {
11642   SDLoc dl(Op);
11643   SDValue In =  Op.getOperand(0);
11644   SDValue Idx = Op.getOperand(1);
11645   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11646   MVT ResVT   = Op.getSimpleValueType();
11647   MVT InVT    = In.getSimpleValueType();
11648
11649   if (Subtarget->hasFp256()) {
11650     if (ResVT.is128BitVector() &&
11651         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11652         isa<ConstantSDNode>(Idx)) {
11653       return Extract128BitVector(In, IdxVal, DAG, dl);
11654     }
11655     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11656         isa<ConstantSDNode>(Idx)) {
11657       return Extract256BitVector(In, IdxVal, DAG, dl);
11658     }
11659   }
11660   return SDValue();
11661 }
11662
11663 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11664 // simple superregister reference or explicit instructions to insert
11665 // the upper bits of a vector.
11666 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11667                                      SelectionDAG &DAG) {
11668   if (!Subtarget->hasAVX())
11669     return SDValue();
11670
11671   SDLoc dl(Op);
11672   SDValue Vec = Op.getOperand(0);
11673   SDValue SubVec = Op.getOperand(1);
11674   SDValue Idx = Op.getOperand(2);
11675
11676   if (!isa<ConstantSDNode>(Idx))
11677     return SDValue();
11678
11679   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11680   MVT OpVT = Op.getSimpleValueType();
11681   MVT SubVecVT = SubVec.getSimpleValueType();
11682
11683   // Fold two 16-byte subvector loads into one 32-byte load:
11684   // (insert_subvector (insert_subvector undef, (load addr), 0),
11685   //                   (load addr + 16), Elts/2)
11686   // --> load32 addr
11687   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11688       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11689       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11690     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11691     if (Idx2 && Idx2->getZExtValue() == 0) {
11692       SDValue SubVec2 = Vec.getOperand(1);
11693       // If needed, look through a bitcast to get to the load.
11694       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11695         SubVec2 = SubVec2.getOperand(0);
11696
11697       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11698         bool Fast;
11699         unsigned Alignment = FirstLd->getAlignment();
11700         unsigned AS = FirstLd->getAddressSpace();
11701         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11702         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11703                                     OpVT, AS, Alignment, &Fast) && Fast) {
11704           SDValue Ops[] = { SubVec2, SubVec };
11705           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11706             return Ld;
11707         }
11708       }
11709     }
11710   }
11711
11712   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11713       SubVecVT.is128BitVector())
11714     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11715
11716   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11717     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11718
11719   if (OpVT.getVectorElementType() == MVT::i1) {
11720     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11721       return Op;
11722     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11723     SDValue Undef = DAG.getUNDEF(OpVT);
11724     unsigned NumElems = OpVT.getVectorNumElements();
11725     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11726
11727     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11728       // Zero upper bits of the Vec
11729       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11730       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11731
11732       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11733                                  SubVec, ZeroIdx);
11734       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11735       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11736     }
11737     if (IdxVal == 0) {
11738       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11739                                  SubVec, ZeroIdx);
11740       // Zero upper bits of the Vec2
11741       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11742       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11743       // Zero lower bits of the Vec
11744       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11745       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11746       // Merge them together
11747       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11748     }
11749   }
11750   return SDValue();
11751 }
11752
11753 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11754 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11755 // one of the above mentioned nodes. It has to be wrapped because otherwise
11756 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11757 // be used to form addressing mode. These wrapped nodes will be selected
11758 // into MOV32ri.
11759 SDValue
11760 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11761   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11762
11763   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11764   // global base reg.
11765   unsigned char OpFlag = 0;
11766   unsigned WrapperKind = X86ISD::Wrapper;
11767   CodeModel::Model M = DAG.getTarget().getCodeModel();
11768
11769   if (Subtarget->isPICStyleRIPRel() &&
11770       (M == CodeModel::Small || M == CodeModel::Kernel))
11771     WrapperKind = X86ISD::WrapperRIP;
11772   else if (Subtarget->isPICStyleGOT())
11773     OpFlag = X86II::MO_GOTOFF;
11774   else if (Subtarget->isPICStyleStubPIC())
11775     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11776
11777   auto PtrVT = getPointerTy(DAG.getDataLayout());
11778   SDValue Result = DAG.getTargetConstantPool(
11779       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11780   SDLoc DL(CP);
11781   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11782   // With PIC, the address is actually $g + Offset.
11783   if (OpFlag) {
11784     Result =
11785         DAG.getNode(ISD::ADD, DL, PtrVT,
11786                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11787   }
11788
11789   return Result;
11790 }
11791
11792 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11793   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11794
11795   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11796   // global base reg.
11797   unsigned char OpFlag = 0;
11798   unsigned WrapperKind = X86ISD::Wrapper;
11799   CodeModel::Model M = DAG.getTarget().getCodeModel();
11800
11801   if (Subtarget->isPICStyleRIPRel() &&
11802       (M == CodeModel::Small || M == CodeModel::Kernel))
11803     WrapperKind = X86ISD::WrapperRIP;
11804   else if (Subtarget->isPICStyleGOT())
11805     OpFlag = X86II::MO_GOTOFF;
11806   else if (Subtarget->isPICStyleStubPIC())
11807     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11808
11809   auto PtrVT = getPointerTy(DAG.getDataLayout());
11810   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11811   SDLoc DL(JT);
11812   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11813
11814   // With PIC, the address is actually $g + Offset.
11815   if (OpFlag)
11816     Result =
11817         DAG.getNode(ISD::ADD, DL, PtrVT,
11818                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11819
11820   return Result;
11821 }
11822
11823 SDValue
11824 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11825   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11826
11827   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11828   // global base reg.
11829   unsigned char OpFlag = 0;
11830   unsigned WrapperKind = X86ISD::Wrapper;
11831   CodeModel::Model M = DAG.getTarget().getCodeModel();
11832
11833   if (Subtarget->isPICStyleRIPRel() &&
11834       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11835     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11836       OpFlag = X86II::MO_GOTPCREL;
11837     WrapperKind = X86ISD::WrapperRIP;
11838   } else if (Subtarget->isPICStyleGOT()) {
11839     OpFlag = X86II::MO_GOT;
11840   } else if (Subtarget->isPICStyleStubPIC()) {
11841     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11842   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11843     OpFlag = X86II::MO_DARWIN_NONLAZY;
11844   }
11845
11846   auto PtrVT = getPointerTy(DAG.getDataLayout());
11847   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11848
11849   SDLoc DL(Op);
11850   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11851
11852   // With PIC, the address is actually $g + Offset.
11853   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11854       !Subtarget->is64Bit()) {
11855     Result =
11856         DAG.getNode(ISD::ADD, DL, PtrVT,
11857                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11858   }
11859
11860   // For symbols that require a load from a stub to get the address, emit the
11861   // load.
11862   if (isGlobalStubReference(OpFlag))
11863     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11864                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11865                          false, false, false, 0);
11866
11867   return Result;
11868 }
11869
11870 SDValue
11871 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11872   // Create the TargetBlockAddressAddress node.
11873   unsigned char OpFlags =
11874     Subtarget->ClassifyBlockAddressReference();
11875   CodeModel::Model M = DAG.getTarget().getCodeModel();
11876   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11877   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11878   SDLoc dl(Op);
11879   auto PtrVT = getPointerTy(DAG.getDataLayout());
11880   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11881
11882   if (Subtarget->isPICStyleRIPRel() &&
11883       (M == CodeModel::Small || M == CodeModel::Kernel))
11884     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11885   else
11886     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11887
11888   // With PIC, the address is actually $g + Offset.
11889   if (isGlobalRelativeToPICBase(OpFlags)) {
11890     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11891                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11892   }
11893
11894   return Result;
11895 }
11896
11897 SDValue
11898 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11899                                       int64_t Offset, SelectionDAG &DAG) const {
11900   // Create the TargetGlobalAddress node, folding in the constant
11901   // offset if it is legal.
11902   unsigned char OpFlags =
11903       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11904   CodeModel::Model M = DAG.getTarget().getCodeModel();
11905   auto PtrVT = getPointerTy(DAG.getDataLayout());
11906   SDValue Result;
11907   if (OpFlags == X86II::MO_NO_FLAG &&
11908       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11909     // A direct static reference to a global.
11910     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11911     Offset = 0;
11912   } else {
11913     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11914   }
11915
11916   if (Subtarget->isPICStyleRIPRel() &&
11917       (M == CodeModel::Small || M == CodeModel::Kernel))
11918     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11919   else
11920     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11921
11922   // With PIC, the address is actually $g + Offset.
11923   if (isGlobalRelativeToPICBase(OpFlags)) {
11924     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11925                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11926   }
11927
11928   // For globals that require a load from a stub to get the address, emit the
11929   // load.
11930   if (isGlobalStubReference(OpFlags))
11931     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11932                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11933                          false, false, false, 0);
11934
11935   // If there was a non-zero offset that we didn't fold, create an explicit
11936   // addition for it.
11937   if (Offset != 0)
11938     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11939                          DAG.getConstant(Offset, dl, PtrVT));
11940
11941   return Result;
11942 }
11943
11944 SDValue
11945 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11946   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11947   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11948   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11949 }
11950
11951 static SDValue
11952 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11953            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11954            unsigned char OperandFlags, bool LocalDynamic = false) {
11955   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11956   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11957   SDLoc dl(GA);
11958   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11959                                            GA->getValueType(0),
11960                                            GA->getOffset(),
11961                                            OperandFlags);
11962
11963   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11964                                            : X86ISD::TLSADDR;
11965
11966   if (InFlag) {
11967     SDValue Ops[] = { Chain,  TGA, *InFlag };
11968     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11969   } else {
11970     SDValue Ops[]  = { Chain, TGA };
11971     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11972   }
11973
11974   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11975   MFI->setAdjustsStack(true);
11976   MFI->setHasCalls(true);
11977
11978   SDValue Flag = Chain.getValue(1);
11979   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11980 }
11981
11982 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11983 static SDValue
11984 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11985                                 const EVT PtrVT) {
11986   SDValue InFlag;
11987   SDLoc dl(GA);  // ? function entry point might be better
11988   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11989                                    DAG.getNode(X86ISD::GlobalBaseReg,
11990                                                SDLoc(), PtrVT), InFlag);
11991   InFlag = Chain.getValue(1);
11992
11993   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11994 }
11995
11996 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11997 static SDValue
11998 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11999                                 const EVT PtrVT) {
12000   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12001                     X86::RAX, X86II::MO_TLSGD);
12002 }
12003
12004 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12005                                            SelectionDAG &DAG,
12006                                            const EVT PtrVT,
12007                                            bool is64Bit) {
12008   SDLoc dl(GA);
12009
12010   // Get the start address of the TLS block for this module.
12011   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12012       .getInfo<X86MachineFunctionInfo>();
12013   MFI->incNumLocalDynamicTLSAccesses();
12014
12015   SDValue Base;
12016   if (is64Bit) {
12017     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12018                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12019   } else {
12020     SDValue InFlag;
12021     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12022         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12023     InFlag = Chain.getValue(1);
12024     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12025                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12026   }
12027
12028   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12029   // of Base.
12030
12031   // Build x@dtpoff.
12032   unsigned char OperandFlags = X86II::MO_DTPOFF;
12033   unsigned WrapperKind = X86ISD::Wrapper;
12034   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12035                                            GA->getValueType(0),
12036                                            GA->getOffset(), OperandFlags);
12037   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12038
12039   // Add x@dtpoff with the base.
12040   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12041 }
12042
12043 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12044 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12045                                    const EVT PtrVT, TLSModel::Model model,
12046                                    bool is64Bit, bool isPIC) {
12047   SDLoc dl(GA);
12048
12049   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12050   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12051                                                          is64Bit ? 257 : 256));
12052
12053   SDValue ThreadPointer =
12054       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12055                   MachinePointerInfo(Ptr), false, false, false, 0);
12056
12057   unsigned char OperandFlags = 0;
12058   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12059   // initialexec.
12060   unsigned WrapperKind = X86ISD::Wrapper;
12061   if (model == TLSModel::LocalExec) {
12062     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12063   } else if (model == TLSModel::InitialExec) {
12064     if (is64Bit) {
12065       OperandFlags = X86II::MO_GOTTPOFF;
12066       WrapperKind = X86ISD::WrapperRIP;
12067     } else {
12068       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12069     }
12070   } else {
12071     llvm_unreachable("Unexpected model");
12072   }
12073
12074   // emit "addl x@ntpoff,%eax" (local exec)
12075   // or "addl x@indntpoff,%eax" (initial exec)
12076   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12077   SDValue TGA =
12078       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12079                                  GA->getOffset(), OperandFlags);
12080   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12081
12082   if (model == TLSModel::InitialExec) {
12083     if (isPIC && !is64Bit) {
12084       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12085                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12086                            Offset);
12087     }
12088
12089     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12090                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12091                          false, false, false, 0);
12092   }
12093
12094   // The address of the thread local variable is the add of the thread
12095   // pointer with the offset of the variable.
12096   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12097 }
12098
12099 SDValue
12100 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12101
12102   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12103   const GlobalValue *GV = GA->getGlobal();
12104   auto PtrVT = getPointerTy(DAG.getDataLayout());
12105
12106   if (Subtarget->isTargetELF()) {
12107     if (DAG.getTarget().Options.EmulatedTLS)
12108       return LowerToTLSEmulatedModel(GA, DAG);
12109     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12110     switch (model) {
12111       case TLSModel::GeneralDynamic:
12112         if (Subtarget->is64Bit())
12113           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12114         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12115       case TLSModel::LocalDynamic:
12116         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12117                                            Subtarget->is64Bit());
12118       case TLSModel::InitialExec:
12119       case TLSModel::LocalExec:
12120         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12121                                    DAG.getTarget().getRelocationModel() ==
12122                                        Reloc::PIC_);
12123     }
12124     llvm_unreachable("Unknown TLS model.");
12125   }
12126
12127   if (Subtarget->isTargetDarwin()) {
12128     // Darwin only has one model of TLS.  Lower to that.
12129     unsigned char OpFlag = 0;
12130     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12131                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12132
12133     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12134     // global base reg.
12135     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12136                  !Subtarget->is64Bit();
12137     if (PIC32)
12138       OpFlag = X86II::MO_TLVP_PIC_BASE;
12139     else
12140       OpFlag = X86II::MO_TLVP;
12141     SDLoc DL(Op);
12142     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12143                                                 GA->getValueType(0),
12144                                                 GA->getOffset(), OpFlag);
12145     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12146
12147     // With PIC32, the address is actually $g + Offset.
12148     if (PIC32)
12149       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12150                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12151                            Offset);
12152
12153     // Lowering the machine isd will make sure everything is in the right
12154     // location.
12155     SDValue Chain = DAG.getEntryNode();
12156     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12157     SDValue Args[] = { Chain, Offset };
12158     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12159
12160     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12161     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12162     MFI->setAdjustsStack(true);
12163
12164     // And our return value (tls address) is in the standard call return value
12165     // location.
12166     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12167     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12168   }
12169
12170   if (Subtarget->isTargetKnownWindowsMSVC() ||
12171       Subtarget->isTargetWindowsGNU()) {
12172     // Just use the implicit TLS architecture
12173     // Need to generate someting similar to:
12174     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12175     //                                  ; from TEB
12176     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12177     //   mov     rcx, qword [rdx+rcx*8]
12178     //   mov     eax, .tls$:tlsvar
12179     //   [rax+rcx] contains the address
12180     // Windows 64bit: gs:0x58
12181     // Windows 32bit: fs:__tls_array
12182
12183     SDLoc dl(GA);
12184     SDValue Chain = DAG.getEntryNode();
12185
12186     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12187     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12188     // use its literal value of 0x2C.
12189     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12190                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12191                                                              256)
12192                                         : Type::getInt32PtrTy(*DAG.getContext(),
12193                                                               257));
12194
12195     SDValue TlsArray = Subtarget->is64Bit()
12196                            ? DAG.getIntPtrConstant(0x58, dl)
12197                            : (Subtarget->isTargetWindowsGNU()
12198                                   ? DAG.getIntPtrConstant(0x2C, dl)
12199                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12200
12201     SDValue ThreadPointer =
12202         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12203                     false, false, 0);
12204
12205     SDValue res;
12206     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12207       res = ThreadPointer;
12208     } else {
12209       // Load the _tls_index variable
12210       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12211       if (Subtarget->is64Bit())
12212         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12213                              MachinePointerInfo(), MVT::i32, false, false,
12214                              false, 0);
12215       else
12216         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12217                           false, false, 0);
12218
12219       auto &DL = DAG.getDataLayout();
12220       SDValue Scale =
12221           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12222       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12223
12224       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12225     }
12226
12227     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12228                       false, 0);
12229
12230     // Get the offset of start of .tls section
12231     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12232                                              GA->getValueType(0),
12233                                              GA->getOffset(), X86II::MO_SECREL);
12234     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12235
12236     // The address of the thread local variable is the add of the thread
12237     // pointer with the offset of the variable.
12238     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12239   }
12240
12241   llvm_unreachable("TLS not implemented for this target.");
12242 }
12243
12244 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12245 /// and take a 2 x i32 value to shift plus a shift amount.
12246 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12247   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12248   MVT VT = Op.getSimpleValueType();
12249   unsigned VTBits = VT.getSizeInBits();
12250   SDLoc dl(Op);
12251   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12252   SDValue ShOpLo = Op.getOperand(0);
12253   SDValue ShOpHi = Op.getOperand(1);
12254   SDValue ShAmt  = Op.getOperand(2);
12255   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12256   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12257   // during isel.
12258   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12259                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12260   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12261                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12262                        : DAG.getConstant(0, dl, VT);
12263
12264   SDValue Tmp2, Tmp3;
12265   if (Op.getOpcode() == ISD::SHL_PARTS) {
12266     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12267     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12268   } else {
12269     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12270     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12271   }
12272
12273   // If the shift amount is larger or equal than the width of a part we can't
12274   // rely on the results of shld/shrd. Insert a test and select the appropriate
12275   // values for large shift amounts.
12276   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12277                                 DAG.getConstant(VTBits, dl, MVT::i8));
12278   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12279                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12280
12281   SDValue Hi, Lo;
12282   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12283   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12284   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12285
12286   if (Op.getOpcode() == ISD::SHL_PARTS) {
12287     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12288     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12289   } else {
12290     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12291     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12292   }
12293
12294   SDValue Ops[2] = { Lo, Hi };
12295   return DAG.getMergeValues(Ops, dl);
12296 }
12297
12298 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12299                                            SelectionDAG &DAG) const {
12300   SDValue Src = Op.getOperand(0);
12301   MVT SrcVT = Src.getSimpleValueType();
12302   MVT VT = Op.getSimpleValueType();
12303   SDLoc dl(Op);
12304
12305   if (SrcVT.isVector()) {
12306     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12307       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12308                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12309                          DAG.getUNDEF(SrcVT)));
12310     }
12311     if (SrcVT.getVectorElementType() == MVT::i1) {
12312       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12313       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12314                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12315     }
12316     return SDValue();
12317   }
12318
12319   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12320          "Unknown SINT_TO_FP to lower!");
12321
12322   // These are really Legal; return the operand so the caller accepts it as
12323   // Legal.
12324   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12325     return Op;
12326   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12327       Subtarget->is64Bit()) {
12328     return Op;
12329   }
12330
12331   unsigned Size = SrcVT.getSizeInBits()/8;
12332   MachineFunction &MF = DAG.getMachineFunction();
12333   auto PtrVT = getPointerTy(MF.getDataLayout());
12334   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12335   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12336   SDValue Chain = DAG.getStore(
12337       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12338       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12339       false, 0);
12340   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12341 }
12342
12343 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12344                                      SDValue StackSlot,
12345                                      SelectionDAG &DAG) const {
12346   // Build the FILD
12347   SDLoc DL(Op);
12348   SDVTList Tys;
12349   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12350   if (useSSE)
12351     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12352   else
12353     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12354
12355   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12356
12357   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12358   MachineMemOperand *MMO;
12359   if (FI) {
12360     int SSFI = FI->getIndex();
12361     MMO = DAG.getMachineFunction().getMachineMemOperand(
12362         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12363         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12364   } else {
12365     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12366     StackSlot = StackSlot.getOperand(1);
12367   }
12368   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12369   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12370                                            X86ISD::FILD, DL,
12371                                            Tys, Ops, SrcVT, MMO);
12372
12373   if (useSSE) {
12374     Chain = Result.getValue(1);
12375     SDValue InFlag = Result.getValue(2);
12376
12377     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12378     // shouldn't be necessary except that RFP cannot be live across
12379     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12380     MachineFunction &MF = DAG.getMachineFunction();
12381     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12382     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12383     auto PtrVT = getPointerTy(MF.getDataLayout());
12384     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12385     Tys = DAG.getVTList(MVT::Other);
12386     SDValue Ops[] = {
12387       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12388     };
12389     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12390         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12391         MachineMemOperand::MOStore, SSFISize, SSFISize);
12392
12393     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12394                                     Ops, Op.getValueType(), MMO);
12395     Result = DAG.getLoad(
12396         Op.getValueType(), DL, Chain, StackSlot,
12397         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12398         false, false, false, 0);
12399   }
12400
12401   return Result;
12402 }
12403
12404 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12405 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12406                                                SelectionDAG &DAG) const {
12407   // This algorithm is not obvious. Here it is what we're trying to output:
12408   /*
12409      movq       %rax,  %xmm0
12410      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12411      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12412      #ifdef __SSE3__
12413        haddpd   %xmm0, %xmm0
12414      #else
12415        pshufd   $0x4e, %xmm0, %xmm1
12416        addpd    %xmm1, %xmm0
12417      #endif
12418   */
12419
12420   SDLoc dl(Op);
12421   LLVMContext *Context = DAG.getContext();
12422
12423   // Build some magic constants.
12424   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12425   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12426   auto PtrVT = getPointerTy(DAG.getDataLayout());
12427   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12428
12429   SmallVector<Constant*,2> CV1;
12430   CV1.push_back(
12431     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12432                                       APInt(64, 0x4330000000000000ULL))));
12433   CV1.push_back(
12434     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12435                                       APInt(64, 0x4530000000000000ULL))));
12436   Constant *C1 = ConstantVector::get(CV1);
12437   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12438
12439   // Load the 64-bit value into an XMM register.
12440   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12441                             Op.getOperand(0));
12442   SDValue CLod0 =
12443       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12444                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12445                   false, false, false, 16);
12446   SDValue Unpck1 =
12447       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12448
12449   SDValue CLod1 =
12450       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12451                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12452                   false, false, false, 16);
12453   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12454   // TODO: Are there any fast-math-flags to propagate here?
12455   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12456   SDValue Result;
12457
12458   if (Subtarget->hasSSE3()) {
12459     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12460     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12461   } else {
12462     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12463     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12464                                            S2F, 0x4E, DAG);
12465     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12466                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12467   }
12468
12469   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12470                      DAG.getIntPtrConstant(0, dl));
12471 }
12472
12473 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12474 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12475                                                SelectionDAG &DAG) const {
12476   SDLoc dl(Op);
12477   // FP constant to bias correct the final result.
12478   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12479                                    MVT::f64);
12480
12481   // Load the 32-bit value into an XMM register.
12482   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12483                              Op.getOperand(0));
12484
12485   // Zero out the upper parts of the register.
12486   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12487
12488   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12489                      DAG.getBitcast(MVT::v2f64, Load),
12490                      DAG.getIntPtrConstant(0, dl));
12491
12492   // Or the load with the bias.
12493   SDValue Or = DAG.getNode(
12494       ISD::OR, dl, MVT::v2i64,
12495       DAG.getBitcast(MVT::v2i64,
12496                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12497       DAG.getBitcast(MVT::v2i64,
12498                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12499   Or =
12500       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12501                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12502
12503   // Subtract the bias.
12504   // TODO: Are there any fast-math-flags to propagate here?
12505   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12506
12507   // Handle final rounding.
12508   EVT DestVT = Op.getValueType();
12509
12510   if (DestVT.bitsLT(MVT::f64))
12511     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12512                        DAG.getIntPtrConstant(0, dl));
12513   if (DestVT.bitsGT(MVT::f64))
12514     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12515
12516   // Handle final rounding.
12517   return Sub;
12518 }
12519
12520 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12521                                      const X86Subtarget &Subtarget) {
12522   // The algorithm is the following:
12523   // #ifdef __SSE4_1__
12524   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12525   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12526   //                                 (uint4) 0x53000000, 0xaa);
12527   // #else
12528   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12529   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12530   // #endif
12531   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12532   //     return (float4) lo + fhi;
12533
12534   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12535   // reassociate the two FADDs, and if we do that, the algorithm fails
12536   // spectacularly (PR24512).
12537   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12538   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12539   // there's also the MachineCombiner reassociations happening on Machine IR.
12540   if (DAG.getTarget().Options.UnsafeFPMath)
12541     return SDValue();
12542
12543   SDLoc DL(Op);
12544   SDValue V = Op->getOperand(0);
12545   EVT VecIntVT = V.getValueType();
12546   bool Is128 = VecIntVT == MVT::v4i32;
12547   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12548   // If we convert to something else than the supported type, e.g., to v4f64,
12549   // abort early.
12550   if (VecFloatVT != Op->getValueType(0))
12551     return SDValue();
12552
12553   unsigned NumElts = VecIntVT.getVectorNumElements();
12554   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12555          "Unsupported custom type");
12556   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12557
12558   // In the #idef/#else code, we have in common:
12559   // - The vector of constants:
12560   // -- 0x4b000000
12561   // -- 0x53000000
12562   // - A shift:
12563   // -- v >> 16
12564
12565   // Create the splat vector for 0x4b000000.
12566   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12567   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12568                            CstLow, CstLow, CstLow, CstLow};
12569   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12570                                   makeArrayRef(&CstLowArray[0], NumElts));
12571   // Create the splat vector for 0x53000000.
12572   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12573   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12574                             CstHigh, CstHigh, CstHigh, CstHigh};
12575   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12576                                    makeArrayRef(&CstHighArray[0], NumElts));
12577
12578   // Create the right shift.
12579   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12580   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12581                              CstShift, CstShift, CstShift, CstShift};
12582   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12583                                     makeArrayRef(&CstShiftArray[0], NumElts));
12584   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12585
12586   SDValue Low, High;
12587   if (Subtarget.hasSSE41()) {
12588     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12589     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12590     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12591     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12592     // Low will be bitcasted right away, so do not bother bitcasting back to its
12593     // original type.
12594     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12595                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12596     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12597     //                                 (uint4) 0x53000000, 0xaa);
12598     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12599     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12600     // High will be bitcasted right away, so do not bother bitcasting back to
12601     // its original type.
12602     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12603                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12604   } else {
12605     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12606     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12607                                      CstMask, CstMask, CstMask);
12608     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12609     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12610     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12611
12612     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12613     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12614   }
12615
12616   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12617   SDValue CstFAdd = DAG.getConstantFP(
12618       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12619   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12620                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12621   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12622                                    makeArrayRef(&CstFAddArray[0], NumElts));
12623
12624   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12625   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12626   // TODO: Are there any fast-math-flags to propagate here?
12627   SDValue FHigh =
12628       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12629   //     return (float4) lo + fhi;
12630   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12631   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12632 }
12633
12634 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12635                                                SelectionDAG &DAG) const {
12636   SDValue N0 = Op.getOperand(0);
12637   MVT SVT = N0.getSimpleValueType();
12638   SDLoc dl(Op);
12639
12640   switch (SVT.SimpleTy) {
12641   default:
12642     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12643   case MVT::v4i8:
12644   case MVT::v4i16:
12645   case MVT::v8i8:
12646   case MVT::v8i16: {
12647     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12648     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12649                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12650   }
12651   case MVT::v4i32:
12652   case MVT::v8i32:
12653     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12654   case MVT::v16i8:
12655   case MVT::v16i16:
12656     if (Subtarget->hasAVX512())
12657       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12658                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12659   }
12660   llvm_unreachable(nullptr);
12661 }
12662
12663 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12664                                            SelectionDAG &DAG) const {
12665   SDValue N0 = Op.getOperand(0);
12666   SDLoc dl(Op);
12667   auto PtrVT = getPointerTy(DAG.getDataLayout());
12668
12669   if (Op.getValueType().isVector())
12670     return lowerUINT_TO_FP_vec(Op, DAG);
12671
12672   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12673   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12674   // the optimization here.
12675   if (DAG.SignBitIsZero(N0))
12676     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12677
12678   MVT SrcVT = N0.getSimpleValueType();
12679   MVT DstVT = Op.getSimpleValueType();
12680
12681   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12682       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12683     // Conversions from unsigned i32 to f32/f64 are legal,
12684     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12685     return Op;
12686   }
12687
12688   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12689     return LowerUINT_TO_FP_i64(Op, DAG);
12690   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12691     return LowerUINT_TO_FP_i32(Op, DAG);
12692   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12693     return SDValue();
12694
12695   // Make a 64-bit buffer, and use it to build an FILD.
12696   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12697   if (SrcVT == MVT::i32) {
12698     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12699     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12700     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12701                                   StackSlot, MachinePointerInfo(),
12702                                   false, false, 0);
12703     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12704                                   OffsetSlot, MachinePointerInfo(),
12705                                   false, false, 0);
12706     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12707     return Fild;
12708   }
12709
12710   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12711   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12712                                StackSlot, MachinePointerInfo(),
12713                                false, false, 0);
12714   // For i64 source, we need to add the appropriate power of 2 if the input
12715   // was negative.  This is the same as the optimization in
12716   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12717   // we must be careful to do the computation in x87 extended precision, not
12718   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12719   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12720   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12721       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12722       MachineMemOperand::MOLoad, 8, 8);
12723
12724   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12725   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12726   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12727                                          MVT::i64, MMO);
12728
12729   APInt FF(32, 0x5F800000ULL);
12730
12731   // Check whether the sign bit is set.
12732   SDValue SignSet = DAG.getSetCC(
12733       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12734       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12735
12736   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12737   SDValue FudgePtr = DAG.getConstantPool(
12738       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12739
12740   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12741   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12742   SDValue Four = DAG.getIntPtrConstant(4, dl);
12743   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12744                                Zero, Four);
12745   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12746
12747   // Load the value out, extending it from f32 to f80.
12748   // FIXME: Avoid the extend by constructing the right constant pool?
12749   SDValue Fudge = DAG.getExtLoad(
12750       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12751       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12752       false, false, false, 4);
12753   // Extend everything to 80 bits to force it to be done on x87.
12754   // TODO: Are there any fast-math-flags to propagate here?
12755   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12756   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12757                      DAG.getIntPtrConstant(0, dl));
12758 }
12759
12760 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12761 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12762 // just return an <SDValue(), SDValue()> pair.
12763 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12764 // to i16, i32 or i64, and we lower it to a legal sequence.
12765 // If lowered to the final integer result we return a <result, SDValue()> pair.
12766 // Otherwise we lower it to a sequence ending with a FIST, return a
12767 // <FIST, StackSlot> pair, and the caller is responsible for loading
12768 // the final integer result from StackSlot.
12769 std::pair<SDValue,SDValue>
12770 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12771                                    bool IsSigned, bool IsReplace) const {
12772   SDLoc DL(Op);
12773
12774   EVT DstTy = Op.getValueType();
12775   EVT TheVT = Op.getOperand(0).getValueType();
12776   auto PtrVT = getPointerTy(DAG.getDataLayout());
12777
12778   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12779     // f16 must be promoted before using the lowering in this routine.
12780     // fp128 does not use this lowering.
12781     return std::make_pair(SDValue(), SDValue());
12782   }
12783
12784   // If using FIST to compute an unsigned i64, we'll need some fixup
12785   // to handle values above the maximum signed i64.  A FIST is always
12786   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12787   bool UnsignedFixup = !IsSigned &&
12788                        DstTy == MVT::i64 &&
12789                        (!Subtarget->is64Bit() ||
12790                         !isScalarFPTypeInSSEReg(TheVT));
12791
12792   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12793     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12794     // The low 32 bits of the fist result will have the correct uint32 result.
12795     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12796     DstTy = MVT::i64;
12797   }
12798
12799   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12800          DstTy.getSimpleVT() >= MVT::i16 &&
12801          "Unknown FP_TO_INT to lower!");
12802
12803   // These are really Legal.
12804   if (DstTy == MVT::i32 &&
12805       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12806     return std::make_pair(SDValue(), SDValue());
12807   if (Subtarget->is64Bit() &&
12808       DstTy == MVT::i64 &&
12809       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12810     return std::make_pair(SDValue(), SDValue());
12811
12812   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12813   // stack slot.
12814   MachineFunction &MF = DAG.getMachineFunction();
12815   unsigned MemSize = DstTy.getSizeInBits()/8;
12816   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12817   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12818
12819   unsigned Opc;
12820   switch (DstTy.getSimpleVT().SimpleTy) {
12821   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12822   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12823   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12824   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12825   }
12826
12827   SDValue Chain = DAG.getEntryNode();
12828   SDValue Value = Op.getOperand(0);
12829   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12830
12831   if (UnsignedFixup) {
12832     //
12833     // Conversion to unsigned i64 is implemented with a select,
12834     // depending on whether the source value fits in the range
12835     // of a signed i64.  Let Thresh be the FP equivalent of
12836     // 0x8000000000000000ULL.
12837     //
12838     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12839     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12840     //  Fist-to-mem64 FistSrc
12841     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12842     //  to XOR'ing the high 32 bits with Adjust.
12843     //
12844     // Being a power of 2, Thresh is exactly representable in all FP formats.
12845     // For X87 we'd like to use the smallest FP type for this constant, but
12846     // for DAG type consistency we have to match the FP operand type.
12847
12848     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12849     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12850     bool LosesInfo = false;
12851     if (TheVT == MVT::f64)
12852       // The rounding mode is irrelevant as the conversion should be exact.
12853       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12854                               &LosesInfo);
12855     else if (TheVT == MVT::f80)
12856       Status = Thresh.convert(APFloat::x87DoubleExtended,
12857                               APFloat::rmNearestTiesToEven, &LosesInfo);
12858
12859     assert(Status == APFloat::opOK && !LosesInfo &&
12860            "FP conversion should have been exact");
12861
12862     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12863
12864     SDValue Cmp = DAG.getSetCC(DL,
12865                                getSetCCResultType(DAG.getDataLayout(),
12866                                                   *DAG.getContext(), TheVT),
12867                                Value, ThreshVal, ISD::SETLT);
12868     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12869                            DAG.getConstant(0, DL, MVT::i32),
12870                            DAG.getConstant(0x80000000, DL, MVT::i32));
12871     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12872     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12873                                               *DAG.getContext(), TheVT),
12874                        Value, ThreshVal, ISD::SETLT);
12875     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12876   }
12877
12878   // FIXME This causes a redundant load/store if the SSE-class value is already
12879   // in memory, such as if it is on the callstack.
12880   if (isScalarFPTypeInSSEReg(TheVT)) {
12881     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12882     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12883                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12884                          false, 0);
12885     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12886     SDValue Ops[] = {
12887       Chain, StackSlot, DAG.getValueType(TheVT)
12888     };
12889
12890     MachineMemOperand *MMO =
12891         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12892                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12893     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12894     Chain = Value.getValue(1);
12895     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12896     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12897   }
12898
12899   MachineMemOperand *MMO =
12900       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12901                               MachineMemOperand::MOStore, MemSize, MemSize);
12902
12903   if (UnsignedFixup) {
12904
12905     // Insert the FIST, load its result as two i32's,
12906     // and XOR the high i32 with Adjust.
12907
12908     SDValue FistOps[] = { Chain, Value, StackSlot };
12909     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12910                                            FistOps, DstTy, MMO);
12911
12912     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12913                                 MachinePointerInfo(),
12914                                 false, false, false, 0);
12915     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12916                                    DAG.getConstant(4, DL, PtrVT));
12917
12918     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12919                                  MachinePointerInfo(),
12920                                  false, false, false, 0);
12921     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12922
12923     if (Subtarget->is64Bit()) {
12924       // Join High32 and Low32 into a 64-bit result.
12925       // (High32 << 32) | Low32
12926       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12927       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12928       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12929                            DAG.getConstant(32, DL, MVT::i8));
12930       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12931       return std::make_pair(Result, SDValue());
12932     }
12933
12934     SDValue ResultOps[] = { Low32, High32 };
12935
12936     SDValue pair = IsReplace
12937       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12938       : DAG.getMergeValues(ResultOps, DL);
12939     return std::make_pair(pair, SDValue());
12940   } else {
12941     // Build the FP_TO_INT*_IN_MEM
12942     SDValue Ops[] = { Chain, Value, StackSlot };
12943     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12944                                            Ops, DstTy, MMO);
12945     return std::make_pair(FIST, StackSlot);
12946   }
12947 }
12948
12949 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12950                               const X86Subtarget *Subtarget) {
12951   MVT VT = Op->getSimpleValueType(0);
12952   SDValue In = Op->getOperand(0);
12953   MVT InVT = In.getSimpleValueType();
12954   SDLoc dl(Op);
12955
12956   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12957     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12958
12959   // Optimize vectors in AVX mode:
12960   //
12961   //   v8i16 -> v8i32
12962   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12963   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12964   //   Concat upper and lower parts.
12965   //
12966   //   v4i32 -> v4i64
12967   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12968   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12969   //   Concat upper and lower parts.
12970   //
12971
12972   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12973       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12974       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12975     return SDValue();
12976
12977   if (Subtarget->hasInt256())
12978     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12979
12980   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12981   SDValue Undef = DAG.getUNDEF(InVT);
12982   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12983   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12984   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12985
12986   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12987                              VT.getVectorNumElements()/2);
12988
12989   OpLo = DAG.getBitcast(HVT, OpLo);
12990   OpHi = DAG.getBitcast(HVT, OpHi);
12991
12992   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12993 }
12994
12995 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12996                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12997   MVT VT = Op->getSimpleValueType(0);
12998   SDValue In = Op->getOperand(0);
12999   MVT InVT = In.getSimpleValueType();
13000   SDLoc DL(Op);
13001   unsigned int NumElts = VT.getVectorNumElements();
13002   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13003     return SDValue();
13004
13005   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13006     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13007
13008   assert(InVT.getVectorElementType() == MVT::i1);
13009   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13010   SDValue One =
13011    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13012   SDValue Zero =
13013    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13014
13015   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13016   if (VT.is512BitVector())
13017     return V;
13018   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13019 }
13020
13021 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13022                                SelectionDAG &DAG) {
13023   if (Subtarget->hasFp256())
13024     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13025       return Res;
13026
13027   return SDValue();
13028 }
13029
13030 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13031                                 SelectionDAG &DAG) {
13032   SDLoc DL(Op);
13033   MVT VT = Op.getSimpleValueType();
13034   SDValue In = Op.getOperand(0);
13035   MVT SVT = In.getSimpleValueType();
13036
13037   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13038     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13039
13040   if (Subtarget->hasFp256())
13041     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13042       return Res;
13043
13044   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13045          VT.getVectorNumElements() != SVT.getVectorNumElements());
13046   return SDValue();
13047 }
13048
13049 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13050   SDLoc DL(Op);
13051   MVT VT = Op.getSimpleValueType();
13052   SDValue In = Op.getOperand(0);
13053   MVT InVT = In.getSimpleValueType();
13054
13055   if (VT == MVT::i1) {
13056     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13057            "Invalid scalar TRUNCATE operation");
13058     if (InVT.getSizeInBits() >= 32)
13059       return SDValue();
13060     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13061     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13062   }
13063   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13064          "Invalid TRUNCATE operation");
13065
13066   // move vector to mask - truncate solution for SKX
13067   if (VT.getVectorElementType() == MVT::i1) {
13068     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13069         Subtarget->hasBWI())
13070       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13071     if ((InVT.is256BitVector() || InVT.is128BitVector())
13072         && InVT.getScalarSizeInBits() <= 16 &&
13073         Subtarget->hasBWI() && Subtarget->hasVLX())
13074       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13075     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13076         Subtarget->hasDQI())
13077       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13078     if ((InVT.is256BitVector() || InVT.is128BitVector())
13079         && InVT.getScalarSizeInBits() >= 32 &&
13080         Subtarget->hasDQI() && Subtarget->hasVLX())
13081       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13082   }
13083
13084   if (VT.getVectorElementType() == MVT::i1) {
13085     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13086     unsigned NumElts = InVT.getVectorNumElements();
13087     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13088     if (InVT.getSizeInBits() < 512) {
13089       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13090       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13091       InVT = ExtVT;
13092     }
13093
13094     SDValue OneV =
13095      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13096     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13097     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13098   }
13099
13100   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13101   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13102       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13103     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13104
13105   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13106     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13107     if (Subtarget->hasInt256()) {
13108       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13109       In = DAG.getBitcast(MVT::v8i32, In);
13110       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13111                                 ShufMask);
13112       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13113                          DAG.getIntPtrConstant(0, DL));
13114     }
13115
13116     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13117                                DAG.getIntPtrConstant(0, DL));
13118     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13119                                DAG.getIntPtrConstant(2, DL));
13120     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13121     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13122     static const int ShufMask[] = {0, 2, 4, 6};
13123     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13124   }
13125
13126   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13127     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13128     if (Subtarget->hasInt256()) {
13129       In = DAG.getBitcast(MVT::v32i8, In);
13130
13131       SmallVector<SDValue,32> pshufbMask;
13132       for (unsigned i = 0; i < 2; ++i) {
13133         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13134         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13135         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13136         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13137         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13138         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13139         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13140         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13141         for (unsigned j = 0; j < 8; ++j)
13142           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13143       }
13144       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13145       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13146       In = DAG.getBitcast(MVT::v4i64, In);
13147
13148       static const int ShufMask[] = {0,  2,  -1,  -1};
13149       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13150                                 &ShufMask[0]);
13151       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13152                        DAG.getIntPtrConstant(0, DL));
13153       return DAG.getBitcast(VT, In);
13154     }
13155
13156     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13157                                DAG.getIntPtrConstant(0, DL));
13158
13159     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13160                                DAG.getIntPtrConstant(4, DL));
13161
13162     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13163     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13164
13165     // The PSHUFB mask:
13166     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13167                                    -1, -1, -1, -1, -1, -1, -1, -1};
13168
13169     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13170     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13171     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13172
13173     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13174     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13175
13176     // The MOVLHPS Mask:
13177     static const int ShufMask2[] = {0, 1, 4, 5};
13178     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13179     return DAG.getBitcast(MVT::v8i16, res);
13180   }
13181
13182   // Handle truncation of V256 to V128 using shuffles.
13183   if (!VT.is128BitVector() || !InVT.is256BitVector())
13184     return SDValue();
13185
13186   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13187
13188   unsigned NumElems = VT.getVectorNumElements();
13189   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13190
13191   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13192   // Prepare truncation shuffle mask
13193   for (unsigned i = 0; i != NumElems; ++i)
13194     MaskVec[i] = i * 2;
13195   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13196                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13197   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13198                      DAG.getIntPtrConstant(0, DL));
13199 }
13200
13201 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13202                                            SelectionDAG &DAG) const {
13203   assert(!Op.getSimpleValueType().isVector());
13204
13205   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13206     /*IsSigned=*/ true, /*IsReplace=*/ false);
13207   SDValue FIST = Vals.first, StackSlot = Vals.second;
13208   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13209   if (!FIST.getNode())
13210     return Op;
13211
13212   if (StackSlot.getNode())
13213     // Load the result.
13214     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13215                        FIST, StackSlot, MachinePointerInfo(),
13216                        false, false, false, 0);
13217
13218   // The node is the result.
13219   return FIST;
13220 }
13221
13222 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13223                                            SelectionDAG &DAG) const {
13224   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13225     /*IsSigned=*/ false, /*IsReplace=*/ false);
13226   SDValue FIST = Vals.first, StackSlot = Vals.second;
13227   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13228   if (!FIST.getNode())
13229     return Op;
13230
13231   if (StackSlot.getNode())
13232     // Load the result.
13233     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13234                        FIST, StackSlot, MachinePointerInfo(),
13235                        false, false, false, 0);
13236
13237   // The node is the result.
13238   return FIST;
13239 }
13240
13241 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13242   SDLoc DL(Op);
13243   MVT VT = Op.getSimpleValueType();
13244   SDValue In = Op.getOperand(0);
13245   MVT SVT = In.getSimpleValueType();
13246
13247   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13248
13249   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13250                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13251                                  In, DAG.getUNDEF(SVT)));
13252 }
13253
13254 /// The only differences between FABS and FNEG are the mask and the logic op.
13255 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13256 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13257   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13258          "Wrong opcode for lowering FABS or FNEG.");
13259
13260   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13261
13262   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13263   // into an FNABS. We'll lower the FABS after that if it is still in use.
13264   if (IsFABS)
13265     for (SDNode *User : Op->uses())
13266       if (User->getOpcode() == ISD::FNEG)
13267         return Op;
13268
13269   SDLoc dl(Op);
13270   MVT VT = Op.getSimpleValueType();
13271
13272   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13273   // decide if we should generate a 16-byte constant mask when we only need 4 or
13274   // 8 bytes for the scalar case.
13275
13276   MVT LogicVT;
13277   MVT EltVT;
13278   unsigned NumElts;
13279
13280   if (VT.isVector()) {
13281     LogicVT = VT;
13282     EltVT = VT.getVectorElementType();
13283     NumElts = VT.getVectorNumElements();
13284   } else {
13285     // There are no scalar bitwise logical SSE/AVX instructions, so we
13286     // generate a 16-byte vector constant and logic op even for the scalar case.
13287     // Using a 16-byte mask allows folding the load of the mask with
13288     // the logic op, so it can save (~4 bytes) on code size.
13289     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13290     EltVT = VT;
13291     NumElts = (VT == MVT::f64) ? 2 : 4;
13292   }
13293
13294   unsigned EltBits = EltVT.getSizeInBits();
13295   LLVMContext *Context = DAG.getContext();
13296   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13297   APInt MaskElt =
13298     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13299   Constant *C = ConstantInt::get(*Context, MaskElt);
13300   C = ConstantVector::getSplat(NumElts, C);
13301   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13302   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13303   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13304   SDValue Mask =
13305       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13306                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13307                   false, false, false, Alignment);
13308
13309   SDValue Op0 = Op.getOperand(0);
13310   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13311   unsigned LogicOp =
13312     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13313   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13314
13315   if (VT.isVector())
13316     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13317
13318   // For the scalar case extend to a 128-bit vector, perform the logic op,
13319   // and extract the scalar result back out.
13320   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13321   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13322   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13323                      DAG.getIntPtrConstant(0, dl));
13324 }
13325
13326 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13327   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13328   LLVMContext *Context = DAG.getContext();
13329   SDValue Op0 = Op.getOperand(0);
13330   SDValue Op1 = Op.getOperand(1);
13331   SDLoc dl(Op);
13332   MVT VT = Op.getSimpleValueType();
13333   MVT SrcVT = Op1.getSimpleValueType();
13334
13335   // If second operand is smaller, extend it first.
13336   if (SrcVT.bitsLT(VT)) {
13337     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13338     SrcVT = VT;
13339   }
13340   // And if it is bigger, shrink it first.
13341   if (SrcVT.bitsGT(VT)) {
13342     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13343     SrcVT = VT;
13344   }
13345
13346   // At this point the operands and the result should have the same
13347   // type, and that won't be f80 since that is not custom lowered.
13348
13349   const fltSemantics &Sem =
13350       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13351   const unsigned SizeInBits = VT.getSizeInBits();
13352
13353   SmallVector<Constant *, 4> CV(
13354       VT == MVT::f64 ? 2 : 4,
13355       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13356
13357   // First, clear all bits but the sign bit from the second operand (sign).
13358   CV[0] = ConstantFP::get(*Context,
13359                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13360   Constant *C = ConstantVector::get(CV);
13361   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13362   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13363
13364   // Perform all logic operations as 16-byte vectors because there are no
13365   // scalar FP logic instructions in SSE. This allows load folding of the
13366   // constants into the logic instructions.
13367   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13368   SDValue Mask1 =
13369       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13370                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13371                   false, false, false, 16);
13372   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13373   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13374
13375   // Next, clear the sign bit from the first operand (magnitude).
13376   // If it's a constant, we can clear it here.
13377   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13378     APFloat APF = Op0CN->getValueAPF();
13379     // If the magnitude is a positive zero, the sign bit alone is enough.
13380     if (APF.isPosZero())
13381       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13382                          DAG.getIntPtrConstant(0, dl));
13383     APF.clearSign();
13384     CV[0] = ConstantFP::get(*Context, APF);
13385   } else {
13386     CV[0] = ConstantFP::get(
13387         *Context,
13388         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13389   }
13390   C = ConstantVector::get(CV);
13391   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13392   SDValue Val =
13393       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13394                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13395                   false, false, false, 16);
13396   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13397   if (!isa<ConstantFPSDNode>(Op0)) {
13398     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13399     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13400   }
13401   // OR the magnitude value with the sign bit.
13402   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13403   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13404                      DAG.getIntPtrConstant(0, dl));
13405 }
13406
13407 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13408   SDValue N0 = Op.getOperand(0);
13409   SDLoc dl(Op);
13410   MVT VT = Op.getSimpleValueType();
13411
13412   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13413   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13414                                   DAG.getConstant(1, dl, VT));
13415   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13416 }
13417
13418 // Check whether an OR'd tree is PTEST-able.
13419 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13420                                       SelectionDAG &DAG) {
13421   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13422
13423   if (!Subtarget->hasSSE41())
13424     return SDValue();
13425
13426   if (!Op->hasOneUse())
13427     return SDValue();
13428
13429   SDNode *N = Op.getNode();
13430   SDLoc DL(N);
13431
13432   SmallVector<SDValue, 8> Opnds;
13433   DenseMap<SDValue, unsigned> VecInMap;
13434   SmallVector<SDValue, 8> VecIns;
13435   EVT VT = MVT::Other;
13436
13437   // Recognize a special case where a vector is casted into wide integer to
13438   // test all 0s.
13439   Opnds.push_back(N->getOperand(0));
13440   Opnds.push_back(N->getOperand(1));
13441
13442   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13443     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13444     // BFS traverse all OR'd operands.
13445     if (I->getOpcode() == ISD::OR) {
13446       Opnds.push_back(I->getOperand(0));
13447       Opnds.push_back(I->getOperand(1));
13448       // Re-evaluate the number of nodes to be traversed.
13449       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13450       continue;
13451     }
13452
13453     // Quit if a non-EXTRACT_VECTOR_ELT
13454     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13455       return SDValue();
13456
13457     // Quit if without a constant index.
13458     SDValue Idx = I->getOperand(1);
13459     if (!isa<ConstantSDNode>(Idx))
13460       return SDValue();
13461
13462     SDValue ExtractedFromVec = I->getOperand(0);
13463     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13464     if (M == VecInMap.end()) {
13465       VT = ExtractedFromVec.getValueType();
13466       // Quit if not 128/256-bit vector.
13467       if (!VT.is128BitVector() && !VT.is256BitVector())
13468         return SDValue();
13469       // Quit if not the same type.
13470       if (VecInMap.begin() != VecInMap.end() &&
13471           VT != VecInMap.begin()->first.getValueType())
13472         return SDValue();
13473       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13474       VecIns.push_back(ExtractedFromVec);
13475     }
13476     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13477   }
13478
13479   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13480          "Not extracted from 128-/256-bit vector.");
13481
13482   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13483
13484   for (DenseMap<SDValue, unsigned>::const_iterator
13485         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13486     // Quit if not all elements are used.
13487     if (I->second != FullMask)
13488       return SDValue();
13489   }
13490
13491   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13492
13493   // Cast all vectors into TestVT for PTEST.
13494   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13495     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13496
13497   // If more than one full vectors are evaluated, OR them first before PTEST.
13498   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13499     // Each iteration will OR 2 nodes and append the result until there is only
13500     // 1 node left, i.e. the final OR'd value of all vectors.
13501     SDValue LHS = VecIns[Slot];
13502     SDValue RHS = VecIns[Slot + 1];
13503     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13504   }
13505
13506   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13507                      VecIns.back(), VecIns.back());
13508 }
13509
13510 /// \brief return true if \c Op has a use that doesn't just read flags.
13511 static bool hasNonFlagsUse(SDValue Op) {
13512   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13513        ++UI) {
13514     SDNode *User = *UI;
13515     unsigned UOpNo = UI.getOperandNo();
13516     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13517       // Look pass truncate.
13518       UOpNo = User->use_begin().getOperandNo();
13519       User = *User->use_begin();
13520     }
13521
13522     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13523         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13524       return true;
13525   }
13526   return false;
13527 }
13528
13529 /// Emit nodes that will be selected as "test Op0,Op0", or something
13530 /// equivalent.
13531 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13532                                     SelectionDAG &DAG) const {
13533   if (Op.getValueType() == MVT::i1) {
13534     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13535     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13536                        DAG.getConstant(0, dl, MVT::i8));
13537   }
13538   // CF and OF aren't always set the way we want. Determine which
13539   // of these we need.
13540   bool NeedCF = false;
13541   bool NeedOF = false;
13542   switch (X86CC) {
13543   default: break;
13544   case X86::COND_A: case X86::COND_AE:
13545   case X86::COND_B: case X86::COND_BE:
13546     NeedCF = true;
13547     break;
13548   case X86::COND_G: case X86::COND_GE:
13549   case X86::COND_L: case X86::COND_LE:
13550   case X86::COND_O: case X86::COND_NO: {
13551     // Check if we really need to set the
13552     // Overflow flag. If NoSignedWrap is present
13553     // that is not actually needed.
13554     switch (Op->getOpcode()) {
13555     case ISD::ADD:
13556     case ISD::SUB:
13557     case ISD::MUL:
13558     case ISD::SHL: {
13559       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13560       if (BinNode->Flags.hasNoSignedWrap())
13561         break;
13562     }
13563     default:
13564       NeedOF = true;
13565       break;
13566     }
13567     break;
13568   }
13569   }
13570   // See if we can use the EFLAGS value from the operand instead of
13571   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13572   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13573   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13574     // Emit a CMP with 0, which is the TEST pattern.
13575     //if (Op.getValueType() == MVT::i1)
13576     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13577     //                     DAG.getConstant(0, MVT::i1));
13578     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13579                        DAG.getConstant(0, dl, Op.getValueType()));
13580   }
13581   unsigned Opcode = 0;
13582   unsigned NumOperands = 0;
13583
13584   // Truncate operations may prevent the merge of the SETCC instruction
13585   // and the arithmetic instruction before it. Attempt to truncate the operands
13586   // of the arithmetic instruction and use a reduced bit-width instruction.
13587   bool NeedTruncation = false;
13588   SDValue ArithOp = Op;
13589   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13590     SDValue Arith = Op->getOperand(0);
13591     // Both the trunc and the arithmetic op need to have one user each.
13592     if (Arith->hasOneUse())
13593       switch (Arith.getOpcode()) {
13594         default: break;
13595         case ISD::ADD:
13596         case ISD::SUB:
13597         case ISD::AND:
13598         case ISD::OR:
13599         case ISD::XOR: {
13600           NeedTruncation = true;
13601           ArithOp = Arith;
13602         }
13603       }
13604   }
13605
13606   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13607   // which may be the result of a CAST.  We use the variable 'Op', which is the
13608   // non-casted variable when we check for possible users.
13609   switch (ArithOp.getOpcode()) {
13610   case ISD::ADD:
13611     // Due to an isel shortcoming, be conservative if this add is likely to be
13612     // selected as part of a load-modify-store instruction. When the root node
13613     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13614     // uses of other nodes in the match, such as the ADD in this case. This
13615     // leads to the ADD being left around and reselected, with the result being
13616     // two adds in the output.  Alas, even if none our users are stores, that
13617     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13618     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13619     // climbing the DAG back to the root, and it doesn't seem to be worth the
13620     // effort.
13621     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13622          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13623       if (UI->getOpcode() != ISD::CopyToReg &&
13624           UI->getOpcode() != ISD::SETCC &&
13625           UI->getOpcode() != ISD::STORE)
13626         goto default_case;
13627
13628     if (ConstantSDNode *C =
13629         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13630       // An add of one will be selected as an INC.
13631       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13632         Opcode = X86ISD::INC;
13633         NumOperands = 1;
13634         break;
13635       }
13636
13637       // An add of negative one (subtract of one) will be selected as a DEC.
13638       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13639         Opcode = X86ISD::DEC;
13640         NumOperands = 1;
13641         break;
13642       }
13643     }
13644
13645     // Otherwise use a regular EFLAGS-setting add.
13646     Opcode = X86ISD::ADD;
13647     NumOperands = 2;
13648     break;
13649   case ISD::SHL:
13650   case ISD::SRL:
13651     // If we have a constant logical shift that's only used in a comparison
13652     // against zero turn it into an equivalent AND. This allows turning it into
13653     // a TEST instruction later.
13654     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13655         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13656       EVT VT = Op.getValueType();
13657       unsigned BitWidth = VT.getSizeInBits();
13658       unsigned ShAmt = Op->getConstantOperandVal(1);
13659       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13660         break;
13661       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13662                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13663                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13664       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13665         break;
13666       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13667                                 DAG.getConstant(Mask, dl, VT));
13668       DAG.ReplaceAllUsesWith(Op, New);
13669       Op = New;
13670     }
13671     break;
13672
13673   case ISD::AND:
13674     // If the primary and result isn't used, don't bother using X86ISD::AND,
13675     // because a TEST instruction will be better.
13676     if (!hasNonFlagsUse(Op))
13677       break;
13678     // FALL THROUGH
13679   case ISD::SUB:
13680   case ISD::OR:
13681   case ISD::XOR:
13682     // Due to the ISEL shortcoming noted above, be conservative if this op is
13683     // likely to be selected as part of a load-modify-store instruction.
13684     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13685            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13686       if (UI->getOpcode() == ISD::STORE)
13687         goto default_case;
13688
13689     // Otherwise use a regular EFLAGS-setting instruction.
13690     switch (ArithOp.getOpcode()) {
13691     default: llvm_unreachable("unexpected operator!");
13692     case ISD::SUB: Opcode = X86ISD::SUB; break;
13693     case ISD::XOR: Opcode = X86ISD::XOR; break;
13694     case ISD::AND: Opcode = X86ISD::AND; break;
13695     case ISD::OR: {
13696       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13697         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13698         if (EFLAGS.getNode())
13699           return EFLAGS;
13700       }
13701       Opcode = X86ISD::OR;
13702       break;
13703     }
13704     }
13705
13706     NumOperands = 2;
13707     break;
13708   case X86ISD::ADD:
13709   case X86ISD::SUB:
13710   case X86ISD::INC:
13711   case X86ISD::DEC:
13712   case X86ISD::OR:
13713   case X86ISD::XOR:
13714   case X86ISD::AND:
13715     return SDValue(Op.getNode(), 1);
13716   default:
13717   default_case:
13718     break;
13719   }
13720
13721   // If we found that truncation is beneficial, perform the truncation and
13722   // update 'Op'.
13723   if (NeedTruncation) {
13724     EVT VT = Op.getValueType();
13725     SDValue WideVal = Op->getOperand(0);
13726     EVT WideVT = WideVal.getValueType();
13727     unsigned ConvertedOp = 0;
13728     // Use a target machine opcode to prevent further DAGCombine
13729     // optimizations that may separate the arithmetic operations
13730     // from the setcc node.
13731     switch (WideVal.getOpcode()) {
13732       default: break;
13733       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13734       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13735       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13736       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13737       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13738     }
13739
13740     if (ConvertedOp) {
13741       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13742       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13743         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13744         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13745         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13746       }
13747     }
13748   }
13749
13750   if (Opcode == 0)
13751     // Emit a CMP with 0, which is the TEST pattern.
13752     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13753                        DAG.getConstant(0, dl, Op.getValueType()));
13754
13755   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13756   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13757
13758   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13759   DAG.ReplaceAllUsesWith(Op, New);
13760   return SDValue(New.getNode(), 1);
13761 }
13762
13763 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13764 /// equivalent.
13765 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13766                                    SDLoc dl, SelectionDAG &DAG) const {
13767   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13768     if (C->getAPIntValue() == 0)
13769       return EmitTest(Op0, X86CC, dl, DAG);
13770
13771      if (Op0.getValueType() == MVT::i1)
13772        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13773   }
13774
13775   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13776        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13777     // Do the comparison at i32 if it's smaller, besides the Atom case.
13778     // This avoids subregister aliasing issues. Keep the smaller reference
13779     // if we're optimizing for size, however, as that'll allow better folding
13780     // of memory operations.
13781     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13782         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13783         !Subtarget->isAtom()) {
13784       unsigned ExtendOp =
13785           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13786       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13787       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13788     }
13789     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13790     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13791     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13792                               Op0, Op1);
13793     return SDValue(Sub.getNode(), 1);
13794   }
13795   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13796 }
13797
13798 /// Convert a comparison if required by the subtarget.
13799 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13800                                                  SelectionDAG &DAG) const {
13801   // If the subtarget does not support the FUCOMI instruction, floating-point
13802   // comparisons have to be converted.
13803   if (Subtarget->hasCMov() ||
13804       Cmp.getOpcode() != X86ISD::CMP ||
13805       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13806       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13807     return Cmp;
13808
13809   // The instruction selector will select an FUCOM instruction instead of
13810   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13811   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13812   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13813   SDLoc dl(Cmp);
13814   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13815   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13816   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13817                             DAG.getConstant(8, dl, MVT::i8));
13818   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13819   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13820 }
13821
13822 /// The minimum architected relative accuracy is 2^-12. We need one
13823 /// Newton-Raphson step to have a good float result (24 bits of precision).
13824 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13825                                             DAGCombinerInfo &DCI,
13826                                             unsigned &RefinementSteps,
13827                                             bool &UseOneConstNR) const {
13828   EVT VT = Op.getValueType();
13829   const char *RecipOp;
13830
13831   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13832   // TODO: Add support for AVX512 (v16f32).
13833   // It is likely not profitable to do this for f64 because a double-precision
13834   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13835   // instructions: convert to single, rsqrtss, convert back to double, refine
13836   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13837   // along with FMA, this could be a throughput win.
13838   if (VT == MVT::f32 && Subtarget->hasSSE1())
13839     RecipOp = "sqrtf";
13840   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13841            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13842     RecipOp = "vec-sqrtf";
13843   else
13844     return SDValue();
13845
13846   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13847   if (!Recips.isEnabled(RecipOp))
13848     return SDValue();
13849
13850   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13851   UseOneConstNR = false;
13852   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13853 }
13854
13855 /// The minimum architected relative accuracy is 2^-12. We need one
13856 /// Newton-Raphson step to have a good float result (24 bits of precision).
13857 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13858                                             DAGCombinerInfo &DCI,
13859                                             unsigned &RefinementSteps) const {
13860   EVT VT = Op.getValueType();
13861   const char *RecipOp;
13862
13863   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13864   // TODO: Add support for AVX512 (v16f32).
13865   // It is likely not profitable to do this for f64 because a double-precision
13866   // reciprocal estimate with refinement on x86 prior to FMA requires
13867   // 15 instructions: convert to single, rcpss, convert back to double, refine
13868   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13869   // along with FMA, this could be a throughput win.
13870   if (VT == MVT::f32 && Subtarget->hasSSE1())
13871     RecipOp = "divf";
13872   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13873            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13874     RecipOp = "vec-divf";
13875   else
13876     return SDValue();
13877
13878   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13879   if (!Recips.isEnabled(RecipOp))
13880     return SDValue();
13881
13882   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13883   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13884 }
13885
13886 /// If we have at least two divisions that use the same divisor, convert to
13887 /// multplication by a reciprocal. This may need to be adjusted for a given
13888 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13889 /// This is because we still need one division to calculate the reciprocal and
13890 /// then we need two multiplies by that reciprocal as replacements for the
13891 /// original divisions.
13892 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13893   return 2;
13894 }
13895
13896 static bool isAllOnes(SDValue V) {
13897   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13898   return C && C->isAllOnesValue();
13899 }
13900
13901 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13902 /// if it's possible.
13903 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13904                                      SDLoc dl, SelectionDAG &DAG) const {
13905   SDValue Op0 = And.getOperand(0);
13906   SDValue Op1 = And.getOperand(1);
13907   if (Op0.getOpcode() == ISD::TRUNCATE)
13908     Op0 = Op0.getOperand(0);
13909   if (Op1.getOpcode() == ISD::TRUNCATE)
13910     Op1 = Op1.getOperand(0);
13911
13912   SDValue LHS, RHS;
13913   if (Op1.getOpcode() == ISD::SHL)
13914     std::swap(Op0, Op1);
13915   if (Op0.getOpcode() == ISD::SHL) {
13916     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13917       if (And00C->getZExtValue() == 1) {
13918         // If we looked past a truncate, check that it's only truncating away
13919         // known zeros.
13920         unsigned BitWidth = Op0.getValueSizeInBits();
13921         unsigned AndBitWidth = And.getValueSizeInBits();
13922         if (BitWidth > AndBitWidth) {
13923           APInt Zeros, Ones;
13924           DAG.computeKnownBits(Op0, Zeros, Ones);
13925           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13926             return SDValue();
13927         }
13928         LHS = Op1;
13929         RHS = Op0.getOperand(1);
13930       }
13931   } else if (Op1.getOpcode() == ISD::Constant) {
13932     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13933     uint64_t AndRHSVal = AndRHS->getZExtValue();
13934     SDValue AndLHS = Op0;
13935
13936     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13937       LHS = AndLHS.getOperand(0);
13938       RHS = AndLHS.getOperand(1);
13939     }
13940
13941     // Use BT if the immediate can't be encoded in a TEST instruction.
13942     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13943       LHS = AndLHS;
13944       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13945     }
13946   }
13947
13948   if (LHS.getNode()) {
13949     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13950     // instruction.  Since the shift amount is in-range-or-undefined, we know
13951     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13952     // the encoding for the i16 version is larger than the i32 version.
13953     // Also promote i16 to i32 for performance / code size reason.
13954     if (LHS.getValueType() == MVT::i8 ||
13955         LHS.getValueType() == MVT::i16)
13956       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13957
13958     // If the operand types disagree, extend the shift amount to match.  Since
13959     // BT ignores high bits (like shifts) we can use anyextend.
13960     if (LHS.getValueType() != RHS.getValueType())
13961       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13962
13963     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13964     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13965     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13966                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13967   }
13968
13969   return SDValue();
13970 }
13971
13972 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13973 /// mask CMPs.
13974 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13975                               SDValue &Op1) {
13976   unsigned SSECC;
13977   bool Swap = false;
13978
13979   // SSE Condition code mapping:
13980   //  0 - EQ
13981   //  1 - LT
13982   //  2 - LE
13983   //  3 - UNORD
13984   //  4 - NEQ
13985   //  5 - NLT
13986   //  6 - NLE
13987   //  7 - ORD
13988   switch (SetCCOpcode) {
13989   default: llvm_unreachable("Unexpected SETCC condition");
13990   case ISD::SETOEQ:
13991   case ISD::SETEQ:  SSECC = 0; break;
13992   case ISD::SETOGT:
13993   case ISD::SETGT:  Swap = true; // Fallthrough
13994   case ISD::SETLT:
13995   case ISD::SETOLT: SSECC = 1; break;
13996   case ISD::SETOGE:
13997   case ISD::SETGE:  Swap = true; // Fallthrough
13998   case ISD::SETLE:
13999   case ISD::SETOLE: SSECC = 2; break;
14000   case ISD::SETUO:  SSECC = 3; break;
14001   case ISD::SETUNE:
14002   case ISD::SETNE:  SSECC = 4; break;
14003   case ISD::SETULE: Swap = true; // Fallthrough
14004   case ISD::SETUGE: SSECC = 5; break;
14005   case ISD::SETULT: Swap = true; // Fallthrough
14006   case ISD::SETUGT: SSECC = 6; break;
14007   case ISD::SETO:   SSECC = 7; break;
14008   case ISD::SETUEQ:
14009   case ISD::SETONE: SSECC = 8; break;
14010   }
14011   if (Swap)
14012     std::swap(Op0, Op1);
14013
14014   return SSECC;
14015 }
14016
14017 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14018 // ones, and then concatenate the result back.
14019 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14020   MVT VT = Op.getSimpleValueType();
14021
14022   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14023          "Unsupported value type for operation");
14024
14025   unsigned NumElems = VT.getVectorNumElements();
14026   SDLoc dl(Op);
14027   SDValue CC = Op.getOperand(2);
14028
14029   // Extract the LHS vectors
14030   SDValue LHS = Op.getOperand(0);
14031   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14032   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14033
14034   // Extract the RHS vectors
14035   SDValue RHS = Op.getOperand(1);
14036   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14037   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14038
14039   // Issue the operation on the smaller types and concatenate the result back
14040   MVT EltVT = VT.getVectorElementType();
14041   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14042   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14043                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14044                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14045 }
14046
14047 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14048   SDValue Op0 = Op.getOperand(0);
14049   SDValue Op1 = Op.getOperand(1);
14050   SDValue CC = Op.getOperand(2);
14051   MVT VT = Op.getSimpleValueType();
14052   SDLoc dl(Op);
14053
14054   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14055          "Unexpected type for boolean compare operation");
14056   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14057   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14058                                DAG.getConstant(-1, dl, VT));
14059   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14060                                DAG.getConstant(-1, dl, VT));
14061   switch (SetCCOpcode) {
14062   default: llvm_unreachable("Unexpected SETCC condition");
14063   case ISD::SETEQ:
14064     // (x == y) -> ~(x ^ y)
14065     return DAG.getNode(ISD::XOR, dl, VT,
14066                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14067                        DAG.getConstant(-1, dl, VT));
14068   case ISD::SETNE:
14069     // (x != y) -> (x ^ y)
14070     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14071   case ISD::SETUGT:
14072   case ISD::SETGT:
14073     // (x > y) -> (x & ~y)
14074     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14075   case ISD::SETULT:
14076   case ISD::SETLT:
14077     // (x < y) -> (~x & y)
14078     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14079   case ISD::SETULE:
14080   case ISD::SETLE:
14081     // (x <= y) -> (~x | y)
14082     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14083   case ISD::SETUGE:
14084   case ISD::SETGE:
14085     // (x >=y) -> (x | ~y)
14086     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14087   }
14088 }
14089
14090 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14091                                      const X86Subtarget *Subtarget) {
14092   SDValue Op0 = Op.getOperand(0);
14093   SDValue Op1 = Op.getOperand(1);
14094   SDValue CC = Op.getOperand(2);
14095   MVT VT = Op.getSimpleValueType();
14096   SDLoc dl(Op);
14097
14098   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14099          Op.getValueType().getScalarType() == MVT::i1 &&
14100          "Cannot set masked compare for this operation");
14101
14102   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14103   unsigned  Opc = 0;
14104   bool Unsigned = false;
14105   bool Swap = false;
14106   unsigned SSECC;
14107   switch (SetCCOpcode) {
14108   default: llvm_unreachable("Unexpected SETCC condition");
14109   case ISD::SETNE:  SSECC = 4; break;
14110   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14111   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14112   case ISD::SETLT:  Swap = true; //fall-through
14113   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14114   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14115   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14116   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14117   case ISD::SETULE: Unsigned = true; //fall-through
14118   case ISD::SETLE:  SSECC = 2; break;
14119   }
14120
14121   if (Swap)
14122     std::swap(Op0, Op1);
14123   if (Opc)
14124     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14125   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14126   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14127                      DAG.getConstant(SSECC, dl, MVT::i8));
14128 }
14129
14130 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14131 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14132 /// return an empty value.
14133 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14134 {
14135   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14136   if (!BV)
14137     return SDValue();
14138
14139   MVT VT = Op1.getSimpleValueType();
14140   MVT EVT = VT.getVectorElementType();
14141   unsigned n = VT.getVectorNumElements();
14142   SmallVector<SDValue, 8> ULTOp1;
14143
14144   for (unsigned i = 0; i < n; ++i) {
14145     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14146     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14147       return SDValue();
14148
14149     // Avoid underflow.
14150     APInt Val = Elt->getAPIntValue();
14151     if (Val == 0)
14152       return SDValue();
14153
14154     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14155   }
14156
14157   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14158 }
14159
14160 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14161                            SelectionDAG &DAG) {
14162   SDValue Op0 = Op.getOperand(0);
14163   SDValue Op1 = Op.getOperand(1);
14164   SDValue CC = Op.getOperand(2);
14165   MVT VT = Op.getSimpleValueType();
14166   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14167   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14168   SDLoc dl(Op);
14169
14170   if (isFP) {
14171 #ifndef NDEBUG
14172     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14173     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14174 #endif
14175
14176     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14177     unsigned Opc = X86ISD::CMPP;
14178     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14179       assert(VT.getVectorNumElements() <= 16);
14180       Opc = X86ISD::CMPM;
14181     }
14182     // In the two special cases we can't handle, emit two comparisons.
14183     if (SSECC == 8) {
14184       unsigned CC0, CC1;
14185       unsigned CombineOpc;
14186       if (SetCCOpcode == ISD::SETUEQ) {
14187         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14188       } else {
14189         assert(SetCCOpcode == ISD::SETONE);
14190         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14191       }
14192
14193       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14194                                  DAG.getConstant(CC0, dl, MVT::i8));
14195       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14196                                  DAG.getConstant(CC1, dl, MVT::i8));
14197       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14198     }
14199     // Handle all other FP comparisons here.
14200     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14201                        DAG.getConstant(SSECC, dl, MVT::i8));
14202   }
14203
14204   MVT VTOp0 = Op0.getSimpleValueType();
14205   assert(VTOp0 == Op1.getSimpleValueType() &&
14206          "Expected operands with same type!");
14207   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14208          "Invalid number of packed elements for source and destination!");
14209
14210   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14211     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14212     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14213     // legalizer firstly checks if the first operand in input to the setcc has
14214     // a legal type. If so, then it promotes the return type to that same type.
14215     // Otherwise, the return type is promoted to the 'next legal type' which,
14216     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14217     //
14218     // We reach this code only if the following two conditions are met:
14219     // 1. Both return type and operand type have been promoted to wider types
14220     //    by the type legalizer.
14221     // 2. The original operand type has been promoted to a 256-bit vector.
14222     //
14223     // Note that condition 2. only applies for AVX targets.
14224     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14225     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14226   }
14227
14228   // The non-AVX512 code below works under the assumption that source and
14229   // destination types are the same.
14230   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14231          "Value types for source and destination must be the same!");
14232
14233   // Break 256-bit integer vector compare into smaller ones.
14234   if (VT.is256BitVector() && !Subtarget->hasInt256())
14235     return Lower256IntVSETCC(Op, DAG);
14236
14237   EVT OpVT = Op1.getValueType();
14238   if (OpVT.getVectorElementType() == MVT::i1)
14239     return LowerBoolVSETCC_AVX512(Op, DAG);
14240
14241   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14242   if (Subtarget->hasAVX512()) {
14243     if (Op1.getValueType().is512BitVector() ||
14244         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14245         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14246       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14247
14248     // In AVX-512 architecture setcc returns mask with i1 elements,
14249     // But there is no compare instruction for i8 and i16 elements in KNL.
14250     // We are not talking about 512-bit operands in this case, these
14251     // types are illegal.
14252     if (MaskResult &&
14253         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14254          OpVT.getVectorElementType().getSizeInBits() >= 8))
14255       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14256                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14257   }
14258
14259   // Lower using XOP integer comparisons.
14260   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14261        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14262     // Translate compare code to XOP PCOM compare mode.
14263     unsigned CmpMode = 0;
14264     switch (SetCCOpcode) {
14265     default: llvm_unreachable("Unexpected SETCC condition");
14266     case ISD::SETULT:
14267     case ISD::SETLT: CmpMode = 0x00; break;
14268     case ISD::SETULE:
14269     case ISD::SETLE: CmpMode = 0x01; break;
14270     case ISD::SETUGT:
14271     case ISD::SETGT: CmpMode = 0x02; break;
14272     case ISD::SETUGE:
14273     case ISD::SETGE: CmpMode = 0x03; break;
14274     case ISD::SETEQ: CmpMode = 0x04; break;
14275     case ISD::SETNE: CmpMode = 0x05; break;
14276     }
14277
14278     // Are we comparing unsigned or signed integers?
14279     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14280       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14281
14282     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14283                        DAG.getConstant(CmpMode, dl, MVT::i8));
14284   }
14285
14286   // We are handling one of the integer comparisons here.  Since SSE only has
14287   // GT and EQ comparisons for integer, swapping operands and multiple
14288   // operations may be required for some comparisons.
14289   unsigned Opc;
14290   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14291   bool Subus = false;
14292
14293   switch (SetCCOpcode) {
14294   default: llvm_unreachable("Unexpected SETCC condition");
14295   case ISD::SETNE:  Invert = true;
14296   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14297   case ISD::SETLT:  Swap = true;
14298   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14299   case ISD::SETGE:  Swap = true;
14300   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14301                     Invert = true; break;
14302   case ISD::SETULT: Swap = true;
14303   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14304                     FlipSigns = true; break;
14305   case ISD::SETUGE: Swap = true;
14306   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14307                     FlipSigns = true; Invert = true; break;
14308   }
14309
14310   // Special case: Use min/max operations for SETULE/SETUGE
14311   MVT VET = VT.getVectorElementType();
14312   bool hasMinMax =
14313        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14314     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14315
14316   if (hasMinMax) {
14317     switch (SetCCOpcode) {
14318     default: break;
14319     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14320     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14321     }
14322
14323     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14324   }
14325
14326   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14327   if (!MinMax && hasSubus) {
14328     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14329     // Op0 u<= Op1:
14330     //   t = psubus Op0, Op1
14331     //   pcmpeq t, <0..0>
14332     switch (SetCCOpcode) {
14333     default: break;
14334     case ISD::SETULT: {
14335       // If the comparison is against a constant we can turn this into a
14336       // setule.  With psubus, setule does not require a swap.  This is
14337       // beneficial because the constant in the register is no longer
14338       // destructed as the destination so it can be hoisted out of a loop.
14339       // Only do this pre-AVX since vpcmp* is no longer destructive.
14340       if (Subtarget->hasAVX())
14341         break;
14342       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14343       if (ULEOp1.getNode()) {
14344         Op1 = ULEOp1;
14345         Subus = true; Invert = false; Swap = false;
14346       }
14347       break;
14348     }
14349     // Psubus is better than flip-sign because it requires no inversion.
14350     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14351     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14352     }
14353
14354     if (Subus) {
14355       Opc = X86ISD::SUBUS;
14356       FlipSigns = false;
14357     }
14358   }
14359
14360   if (Swap)
14361     std::swap(Op0, Op1);
14362
14363   // Check that the operation in question is available (most are plain SSE2,
14364   // but PCMPGTQ and PCMPEQQ have different requirements).
14365   if (VT == MVT::v2i64) {
14366     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14367       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14368
14369       // First cast everything to the right type.
14370       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14371       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14372
14373       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14374       // bits of the inputs before performing those operations. The lower
14375       // compare is always unsigned.
14376       SDValue SB;
14377       if (FlipSigns) {
14378         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14379       } else {
14380         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14381         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14382         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14383                          Sign, Zero, Sign, Zero);
14384       }
14385       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14386       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14387
14388       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14389       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14390       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14391
14392       // Create masks for only the low parts/high parts of the 64 bit integers.
14393       static const int MaskHi[] = { 1, 1, 3, 3 };
14394       static const int MaskLo[] = { 0, 0, 2, 2 };
14395       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14396       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14397       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14398
14399       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14400       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14401
14402       if (Invert)
14403         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14404
14405       return DAG.getBitcast(VT, Result);
14406     }
14407
14408     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14409       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14410       // pcmpeqd + pshufd + pand.
14411       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14412
14413       // First cast everything to the right type.
14414       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14415       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14416
14417       // Do the compare.
14418       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14419
14420       // Make sure the lower and upper halves are both all-ones.
14421       static const int Mask[] = { 1, 0, 3, 2 };
14422       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14423       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14424
14425       if (Invert)
14426         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14427
14428       return DAG.getBitcast(VT, Result);
14429     }
14430   }
14431
14432   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14433   // bits of the inputs before performing those operations.
14434   if (FlipSigns) {
14435     EVT EltVT = VT.getVectorElementType();
14436     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14437                                  VT);
14438     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14439     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14440   }
14441
14442   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14443
14444   // If the logical-not of the result is required, perform that now.
14445   if (Invert)
14446     Result = DAG.getNOT(dl, Result, VT);
14447
14448   if (MinMax)
14449     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14450
14451   if (Subus)
14452     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14453                          getZeroVector(VT, Subtarget, DAG, dl));
14454
14455   return Result;
14456 }
14457
14458 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14459
14460   MVT VT = Op.getSimpleValueType();
14461
14462   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14463
14464   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14465          && "SetCC type must be 8-bit or 1-bit integer");
14466   SDValue Op0 = Op.getOperand(0);
14467   SDValue Op1 = Op.getOperand(1);
14468   SDLoc dl(Op);
14469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14470
14471   // Optimize to BT if possible.
14472   // Lower (X & (1 << N)) == 0 to BT(X, N).
14473   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14474   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14475   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14476       Op1.getOpcode() == ISD::Constant &&
14477       cast<ConstantSDNode>(Op1)->isNullValue() &&
14478       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14479     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14480     if (NewSetCC.getNode()) {
14481       if (VT == MVT::i1)
14482         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14483       return NewSetCC;
14484     }
14485   }
14486
14487   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14488   // these.
14489   if (Op1.getOpcode() == ISD::Constant &&
14490       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14491        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14492       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14493
14494     // If the input is a setcc, then reuse the input setcc or use a new one with
14495     // the inverted condition.
14496     if (Op0.getOpcode() == X86ISD::SETCC) {
14497       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14498       bool Invert = (CC == ISD::SETNE) ^
14499         cast<ConstantSDNode>(Op1)->isNullValue();
14500       if (!Invert)
14501         return Op0;
14502
14503       CCode = X86::GetOppositeBranchCondition(CCode);
14504       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14505                                   DAG.getConstant(CCode, dl, MVT::i8),
14506                                   Op0.getOperand(1));
14507       if (VT == MVT::i1)
14508         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14509       return SetCC;
14510     }
14511   }
14512   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14513       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14514       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14515
14516     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14517     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14518   }
14519
14520   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14521   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14522   if (X86CC == X86::COND_INVALID)
14523     return SDValue();
14524
14525   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14526   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14527   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14528                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14529   if (VT == MVT::i1)
14530     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14531   return SetCC;
14532 }
14533
14534 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14535 static bool isX86LogicalCmp(SDValue Op) {
14536   unsigned Opc = Op.getNode()->getOpcode();
14537   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14538       Opc == X86ISD::SAHF)
14539     return true;
14540   if (Op.getResNo() == 1 &&
14541       (Opc == X86ISD::ADD ||
14542        Opc == X86ISD::SUB ||
14543        Opc == X86ISD::ADC ||
14544        Opc == X86ISD::SBB ||
14545        Opc == X86ISD::SMUL ||
14546        Opc == X86ISD::UMUL ||
14547        Opc == X86ISD::INC ||
14548        Opc == X86ISD::DEC ||
14549        Opc == X86ISD::OR ||
14550        Opc == X86ISD::XOR ||
14551        Opc == X86ISD::AND))
14552     return true;
14553
14554   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14555     return true;
14556
14557   return false;
14558 }
14559
14560 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14561   if (V.getOpcode() != ISD::TRUNCATE)
14562     return false;
14563
14564   SDValue VOp0 = V.getOperand(0);
14565   unsigned InBits = VOp0.getValueSizeInBits();
14566   unsigned Bits = V.getValueSizeInBits();
14567   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14568 }
14569
14570 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14571   bool addTest = true;
14572   SDValue Cond  = Op.getOperand(0);
14573   SDValue Op1 = Op.getOperand(1);
14574   SDValue Op2 = Op.getOperand(2);
14575   SDLoc DL(Op);
14576   EVT VT = Op1.getValueType();
14577   SDValue CC;
14578
14579   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14580   // are available or VBLENDV if AVX is available.
14581   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14582   if (Cond.getOpcode() == ISD::SETCC &&
14583       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14584        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14585       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14586     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14587     int SSECC = translateX86FSETCC(
14588         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14589
14590     if (SSECC != 8) {
14591       if (Subtarget->hasAVX512()) {
14592         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14593                                   DAG.getConstant(SSECC, DL, MVT::i8));
14594         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14595       }
14596
14597       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14598                                 DAG.getConstant(SSECC, DL, MVT::i8));
14599
14600       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14601       // of 3 logic instructions for size savings and potentially speed.
14602       // Unfortunately, there is no scalar form of VBLENDV.
14603
14604       // If either operand is a constant, don't try this. We can expect to
14605       // optimize away at least one of the logic instructions later in that
14606       // case, so that sequence would be faster than a variable blend.
14607
14608       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14609       // uses XMM0 as the selection register. That may need just as many
14610       // instructions as the AND/ANDN/OR sequence due to register moves, so
14611       // don't bother.
14612
14613       if (Subtarget->hasAVX() &&
14614           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14615
14616         // Convert to vectors, do a VSELECT, and convert back to scalar.
14617         // All of the conversions should be optimized away.
14618
14619         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14620         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14621         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14622         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14623
14624         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14625         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14626
14627         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14628
14629         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14630                            VSel, DAG.getIntPtrConstant(0, DL));
14631       }
14632       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14633       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14634       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14635     }
14636   }
14637
14638   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14639     SDValue Op1Scalar;
14640     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14641       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14642     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14643       Op1Scalar = Op1.getOperand(0);
14644     SDValue Op2Scalar;
14645     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14646       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14647     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14648       Op2Scalar = Op2.getOperand(0);
14649     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14650       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14651                                       Op1Scalar.getValueType(),
14652                                       Cond, Op1Scalar, Op2Scalar);
14653       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14654         return DAG.getBitcast(VT, newSelect);
14655       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14656       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14657                          DAG.getIntPtrConstant(0, DL));
14658     }
14659   }
14660
14661   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14662     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14663     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14664                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14665     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14666                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14667     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14668                                     Cond, Op1, Op2);
14669     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14670   }
14671
14672   if (Cond.getOpcode() == ISD::SETCC) {
14673     SDValue NewCond = LowerSETCC(Cond, DAG);
14674     if (NewCond.getNode())
14675       Cond = NewCond;
14676   }
14677
14678   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14679   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14680   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14681   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14682   if (Cond.getOpcode() == X86ISD::SETCC &&
14683       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14684       isZero(Cond.getOperand(1).getOperand(1))) {
14685     SDValue Cmp = Cond.getOperand(1);
14686
14687     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14688
14689     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14690         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14691       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14692
14693       SDValue CmpOp0 = Cmp.getOperand(0);
14694       // Apply further optimizations for special cases
14695       // (select (x != 0), -1, 0) -> neg & sbb
14696       // (select (x == 0), 0, -1) -> neg & sbb
14697       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14698         if (YC->isNullValue() &&
14699             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14700           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14701           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14702                                     DAG.getConstant(0, DL,
14703                                                     CmpOp0.getValueType()),
14704                                     CmpOp0);
14705           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14706                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14707                                     SDValue(Neg.getNode(), 1));
14708           return Res;
14709         }
14710
14711       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14712                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14713       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14714
14715       SDValue Res =   // Res = 0 or -1.
14716         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14717                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14718
14719       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14720         Res = DAG.getNOT(DL, Res, Res.getValueType());
14721
14722       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14723       if (!N2C || !N2C->isNullValue())
14724         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14725       return Res;
14726     }
14727   }
14728
14729   // Look past (and (setcc_carry (cmp ...)), 1).
14730   if (Cond.getOpcode() == ISD::AND &&
14731       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14732     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14733     if (C && C->getAPIntValue() == 1)
14734       Cond = Cond.getOperand(0);
14735   }
14736
14737   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14738   // setting operand in place of the X86ISD::SETCC.
14739   unsigned CondOpcode = Cond.getOpcode();
14740   if (CondOpcode == X86ISD::SETCC ||
14741       CondOpcode == X86ISD::SETCC_CARRY) {
14742     CC = Cond.getOperand(0);
14743
14744     SDValue Cmp = Cond.getOperand(1);
14745     unsigned Opc = Cmp.getOpcode();
14746     MVT VT = Op.getSimpleValueType();
14747
14748     bool IllegalFPCMov = false;
14749     if (VT.isFloatingPoint() && !VT.isVector() &&
14750         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14751       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14752
14753     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14754         Opc == X86ISD::BT) { // FIXME
14755       Cond = Cmp;
14756       addTest = false;
14757     }
14758   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14759              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14760              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14761               Cond.getOperand(0).getValueType() != MVT::i8)) {
14762     SDValue LHS = Cond.getOperand(0);
14763     SDValue RHS = Cond.getOperand(1);
14764     unsigned X86Opcode;
14765     unsigned X86Cond;
14766     SDVTList VTs;
14767     switch (CondOpcode) {
14768     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14769     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14770     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14771     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14772     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14773     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14774     default: llvm_unreachable("unexpected overflowing operator");
14775     }
14776     if (CondOpcode == ISD::UMULO)
14777       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14778                           MVT::i32);
14779     else
14780       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14781
14782     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14783
14784     if (CondOpcode == ISD::UMULO)
14785       Cond = X86Op.getValue(2);
14786     else
14787       Cond = X86Op.getValue(1);
14788
14789     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14790     addTest = false;
14791   }
14792
14793   if (addTest) {
14794     // Look past the truncate if the high bits are known zero.
14795     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14796       Cond = Cond.getOperand(0);
14797
14798     // We know the result of AND is compared against zero. Try to match
14799     // it to BT.
14800     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14801       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14802       if (NewSetCC.getNode()) {
14803         CC = NewSetCC.getOperand(0);
14804         Cond = NewSetCC.getOperand(1);
14805         addTest = false;
14806       }
14807     }
14808   }
14809
14810   if (addTest) {
14811     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14812     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14813   }
14814
14815   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14816   // a <  b ?  0 : -1 -> RES = setcc_carry
14817   // a >= b ? -1 :  0 -> RES = setcc_carry
14818   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14819   if (Cond.getOpcode() == X86ISD::SUB) {
14820     Cond = ConvertCmpIfNecessary(Cond, DAG);
14821     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14822
14823     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14824         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14825       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14826                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14827                                 Cond);
14828       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14829         return DAG.getNOT(DL, Res, Res.getValueType());
14830       return Res;
14831     }
14832   }
14833
14834   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14835   // widen the cmov and push the truncate through. This avoids introducing a new
14836   // branch during isel and doesn't add any extensions.
14837   if (Op.getValueType() == MVT::i8 &&
14838       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14839     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14840     if (T1.getValueType() == T2.getValueType() &&
14841         // Blacklist CopyFromReg to avoid partial register stalls.
14842         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14843       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14844       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14845       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14846     }
14847   }
14848
14849   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14850   // condition is true.
14851   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14852   SDValue Ops[] = { Op2, Op1, CC, Cond };
14853   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14854 }
14855
14856 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14857                                        const X86Subtarget *Subtarget,
14858                                        SelectionDAG &DAG) {
14859   MVT VT = Op->getSimpleValueType(0);
14860   SDValue In = Op->getOperand(0);
14861   MVT InVT = In.getSimpleValueType();
14862   MVT VTElt = VT.getVectorElementType();
14863   MVT InVTElt = InVT.getVectorElementType();
14864   SDLoc dl(Op);
14865
14866   // SKX processor
14867   if ((InVTElt == MVT::i1) &&
14868       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14869         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14870
14871        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14872         VTElt.getSizeInBits() <= 16)) ||
14873
14874        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14875         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14876
14877        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14878         VTElt.getSizeInBits() >= 32))))
14879     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14880
14881   unsigned int NumElts = VT.getVectorNumElements();
14882
14883   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14884     return SDValue();
14885
14886   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14887     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14888       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14889     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14890   }
14891
14892   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14893   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14894   SDValue NegOne =
14895    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14896                    ExtVT);
14897   SDValue Zero =
14898    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14899
14900   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14901   if (VT.is512BitVector())
14902     return V;
14903   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14904 }
14905
14906 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14907                                              const X86Subtarget *Subtarget,
14908                                              SelectionDAG &DAG) {
14909   SDValue In = Op->getOperand(0);
14910   MVT VT = Op->getSimpleValueType(0);
14911   MVT InVT = In.getSimpleValueType();
14912   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14913
14914   MVT InSVT = InVT.getScalarType();
14915   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14916
14917   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14918     return SDValue();
14919   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14920     return SDValue();
14921
14922   SDLoc dl(Op);
14923
14924   // SSE41 targets can use the pmovsx* instructions directly.
14925   if (Subtarget->hasSSE41())
14926     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14927
14928   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14929   SDValue Curr = In;
14930   MVT CurrVT = InVT;
14931
14932   // As SRAI is only available on i16/i32 types, we expand only up to i32
14933   // and handle i64 separately.
14934   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14935     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14936     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14937     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14938     Curr = DAG.getBitcast(CurrVT, Curr);
14939   }
14940
14941   SDValue SignExt = Curr;
14942   if (CurrVT != InVT) {
14943     unsigned SignExtShift =
14944         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14945     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14946                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14947   }
14948
14949   if (CurrVT == VT)
14950     return SignExt;
14951
14952   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14953     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14954                                DAG.getConstant(31, dl, MVT::i8));
14955     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14956     return DAG.getBitcast(VT, Ext);
14957   }
14958
14959   return SDValue();
14960 }
14961
14962 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14963                                 SelectionDAG &DAG) {
14964   MVT VT = Op->getSimpleValueType(0);
14965   SDValue In = Op->getOperand(0);
14966   MVT InVT = In.getSimpleValueType();
14967   SDLoc dl(Op);
14968
14969   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14970     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14971
14972   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14973       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14974       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14975     return SDValue();
14976
14977   if (Subtarget->hasInt256())
14978     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14979
14980   // Optimize vectors in AVX mode
14981   // Sign extend  v8i16 to v8i32 and
14982   //              v4i32 to v4i64
14983   //
14984   // Divide input vector into two parts
14985   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14986   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14987   // concat the vectors to original VT
14988
14989   unsigned NumElems = InVT.getVectorNumElements();
14990   SDValue Undef = DAG.getUNDEF(InVT);
14991
14992   SmallVector<int,8> ShufMask1(NumElems, -1);
14993   for (unsigned i = 0; i != NumElems/2; ++i)
14994     ShufMask1[i] = i;
14995
14996   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14997
14998   SmallVector<int,8> ShufMask2(NumElems, -1);
14999   for (unsigned i = 0; i != NumElems/2; ++i)
15000     ShufMask2[i] = i + NumElems/2;
15001
15002   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15003
15004   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
15005                                 VT.getVectorNumElements()/2);
15006
15007   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15008   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15009
15010   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15011 }
15012
15013 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15014 // may emit an illegal shuffle but the expansion is still better than scalar
15015 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15016 // we'll emit a shuffle and a arithmetic shift.
15017 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15018 // TODO: It is possible to support ZExt by zeroing the undef values during
15019 // the shuffle phase or after the shuffle.
15020 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15021                                  SelectionDAG &DAG) {
15022   MVT RegVT = Op.getSimpleValueType();
15023   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15024   assert(RegVT.isInteger() &&
15025          "We only custom lower integer vector sext loads.");
15026
15027   // Nothing useful we can do without SSE2 shuffles.
15028   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15029
15030   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15031   SDLoc dl(Ld);
15032   EVT MemVT = Ld->getMemoryVT();
15033   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15034   unsigned RegSz = RegVT.getSizeInBits();
15035
15036   ISD::LoadExtType Ext = Ld->getExtensionType();
15037
15038   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15039          && "Only anyext and sext are currently implemented.");
15040   assert(MemVT != RegVT && "Cannot extend to the same type");
15041   assert(MemVT.isVector() && "Must load a vector from memory");
15042
15043   unsigned NumElems = RegVT.getVectorNumElements();
15044   unsigned MemSz = MemVT.getSizeInBits();
15045   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15046
15047   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15048     // The only way in which we have a legal 256-bit vector result but not the
15049     // integer 256-bit operations needed to directly lower a sextload is if we
15050     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15051     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15052     // correctly legalized. We do this late to allow the canonical form of
15053     // sextload to persist throughout the rest of the DAG combiner -- it wants
15054     // to fold together any extensions it can, and so will fuse a sign_extend
15055     // of an sextload into a sextload targeting a wider value.
15056     SDValue Load;
15057     if (MemSz == 128) {
15058       // Just switch this to a normal load.
15059       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15060                                        "it must be a legal 128-bit vector "
15061                                        "type!");
15062       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15063                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15064                   Ld->isInvariant(), Ld->getAlignment());
15065     } else {
15066       assert(MemSz < 128 &&
15067              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15068       // Do an sext load to a 128-bit vector type. We want to use the same
15069       // number of elements, but elements half as wide. This will end up being
15070       // recursively lowered by this routine, but will succeed as we definitely
15071       // have all the necessary features if we're using AVX1.
15072       EVT HalfEltVT =
15073           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15074       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15075       Load =
15076           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15077                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15078                          Ld->isNonTemporal(), Ld->isInvariant(),
15079                          Ld->getAlignment());
15080     }
15081
15082     // Replace chain users with the new chain.
15083     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15084     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15085
15086     // Finally, do a normal sign-extend to the desired register.
15087     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15088   }
15089
15090   // All sizes must be a power of two.
15091   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15092          "Non-power-of-two elements are not custom lowered!");
15093
15094   // Attempt to load the original value using scalar loads.
15095   // Find the largest scalar type that divides the total loaded size.
15096   MVT SclrLoadTy = MVT::i8;
15097   for (MVT Tp : MVT::integer_valuetypes()) {
15098     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15099       SclrLoadTy = Tp;
15100     }
15101   }
15102
15103   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15104   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15105       (64 <= MemSz))
15106     SclrLoadTy = MVT::f64;
15107
15108   // Calculate the number of scalar loads that we need to perform
15109   // in order to load our vector from memory.
15110   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15111
15112   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15113          "Can only lower sext loads with a single scalar load!");
15114
15115   unsigned loadRegZize = RegSz;
15116   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15117     loadRegZize = 128;
15118
15119   // Represent our vector as a sequence of elements which are the
15120   // largest scalar that we can load.
15121   EVT LoadUnitVecVT = EVT::getVectorVT(
15122       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15123
15124   // Represent the data using the same element type that is stored in
15125   // memory. In practice, we ''widen'' MemVT.
15126   EVT WideVecVT =
15127       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15128                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15129
15130   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15131          "Invalid vector type");
15132
15133   // We can't shuffle using an illegal type.
15134   assert(TLI.isTypeLegal(WideVecVT) &&
15135          "We only lower types that form legal widened vector types");
15136
15137   SmallVector<SDValue, 8> Chains;
15138   SDValue Ptr = Ld->getBasePtr();
15139   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15140                                       TLI.getPointerTy(DAG.getDataLayout()));
15141   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15142
15143   for (unsigned i = 0; i < NumLoads; ++i) {
15144     // Perform a single load.
15145     SDValue ScalarLoad =
15146         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15147                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15148                     Ld->getAlignment());
15149     Chains.push_back(ScalarLoad.getValue(1));
15150     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15151     // another round of DAGCombining.
15152     if (i == 0)
15153       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15154     else
15155       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15156                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15157
15158     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15159   }
15160
15161   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15162
15163   // Bitcast the loaded value to a vector of the original element type, in
15164   // the size of the target vector type.
15165   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15166   unsigned SizeRatio = RegSz / MemSz;
15167
15168   if (Ext == ISD::SEXTLOAD) {
15169     // If we have SSE4.1, we can directly emit a VSEXT node.
15170     if (Subtarget->hasSSE41()) {
15171       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15172       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15173       return Sext;
15174     }
15175
15176     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15177     // lanes.
15178     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15179            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15180
15181     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15182     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15183     return Shuff;
15184   }
15185
15186   // Redistribute the loaded elements into the different locations.
15187   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15188   for (unsigned i = 0; i != NumElems; ++i)
15189     ShuffleVec[i * SizeRatio] = i;
15190
15191   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15192                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15193
15194   // Bitcast to the requested type.
15195   Shuff = DAG.getBitcast(RegVT, Shuff);
15196   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15197   return Shuff;
15198 }
15199
15200 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15201 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15202 // from the AND / OR.
15203 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15204   Opc = Op.getOpcode();
15205   if (Opc != ISD::OR && Opc != ISD::AND)
15206     return false;
15207   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15208           Op.getOperand(0).hasOneUse() &&
15209           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15210           Op.getOperand(1).hasOneUse());
15211 }
15212
15213 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15214 // 1 and that the SETCC node has a single use.
15215 static bool isXor1OfSetCC(SDValue Op) {
15216   if (Op.getOpcode() != ISD::XOR)
15217     return false;
15218   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15219   if (N1C && N1C->getAPIntValue() == 1) {
15220     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15221       Op.getOperand(0).hasOneUse();
15222   }
15223   return false;
15224 }
15225
15226 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15227   bool addTest = true;
15228   SDValue Chain = Op.getOperand(0);
15229   SDValue Cond  = Op.getOperand(1);
15230   SDValue Dest  = Op.getOperand(2);
15231   SDLoc dl(Op);
15232   SDValue CC;
15233   bool Inverted = false;
15234
15235   if (Cond.getOpcode() == ISD::SETCC) {
15236     // Check for setcc([su]{add,sub,mul}o == 0).
15237     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15238         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15239         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15240         Cond.getOperand(0).getResNo() == 1 &&
15241         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15242          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15243          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15244          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15245          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15246          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15247       Inverted = true;
15248       Cond = Cond.getOperand(0);
15249     } else {
15250       SDValue NewCond = LowerSETCC(Cond, DAG);
15251       if (NewCond.getNode())
15252         Cond = NewCond;
15253     }
15254   }
15255 #if 0
15256   // FIXME: LowerXALUO doesn't handle these!!
15257   else if (Cond.getOpcode() == X86ISD::ADD  ||
15258            Cond.getOpcode() == X86ISD::SUB  ||
15259            Cond.getOpcode() == X86ISD::SMUL ||
15260            Cond.getOpcode() == X86ISD::UMUL)
15261     Cond = LowerXALUO(Cond, DAG);
15262 #endif
15263
15264   // Look pass (and (setcc_carry (cmp ...)), 1).
15265   if (Cond.getOpcode() == ISD::AND &&
15266       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15267     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15268     if (C && C->getAPIntValue() == 1)
15269       Cond = Cond.getOperand(0);
15270   }
15271
15272   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15273   // setting operand in place of the X86ISD::SETCC.
15274   unsigned CondOpcode = Cond.getOpcode();
15275   if (CondOpcode == X86ISD::SETCC ||
15276       CondOpcode == X86ISD::SETCC_CARRY) {
15277     CC = Cond.getOperand(0);
15278
15279     SDValue Cmp = Cond.getOperand(1);
15280     unsigned Opc = Cmp.getOpcode();
15281     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15282     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15283       Cond = Cmp;
15284       addTest = false;
15285     } else {
15286       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15287       default: break;
15288       case X86::COND_O:
15289       case X86::COND_B:
15290         // These can only come from an arithmetic instruction with overflow,
15291         // e.g. SADDO, UADDO.
15292         Cond = Cond.getNode()->getOperand(1);
15293         addTest = false;
15294         break;
15295       }
15296     }
15297   }
15298   CondOpcode = Cond.getOpcode();
15299   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15300       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15301       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15302        Cond.getOperand(0).getValueType() != MVT::i8)) {
15303     SDValue LHS = Cond.getOperand(0);
15304     SDValue RHS = Cond.getOperand(1);
15305     unsigned X86Opcode;
15306     unsigned X86Cond;
15307     SDVTList VTs;
15308     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15309     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15310     // X86ISD::INC).
15311     switch (CondOpcode) {
15312     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15313     case ISD::SADDO:
15314       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15315         if (C->isOne()) {
15316           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15317           break;
15318         }
15319       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15320     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15321     case ISD::SSUBO:
15322       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15323         if (C->isOne()) {
15324           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15325           break;
15326         }
15327       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15328     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15329     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15330     default: llvm_unreachable("unexpected overflowing operator");
15331     }
15332     if (Inverted)
15333       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15334     if (CondOpcode == ISD::UMULO)
15335       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15336                           MVT::i32);
15337     else
15338       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15339
15340     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15341
15342     if (CondOpcode == ISD::UMULO)
15343       Cond = X86Op.getValue(2);
15344     else
15345       Cond = X86Op.getValue(1);
15346
15347     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15348     addTest = false;
15349   } else {
15350     unsigned CondOpc;
15351     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15352       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15353       if (CondOpc == ISD::OR) {
15354         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15355         // two branches instead of an explicit OR instruction with a
15356         // separate test.
15357         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15358             isX86LogicalCmp(Cmp)) {
15359           CC = Cond.getOperand(0).getOperand(0);
15360           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15361                               Chain, Dest, CC, Cmp);
15362           CC = Cond.getOperand(1).getOperand(0);
15363           Cond = Cmp;
15364           addTest = false;
15365         }
15366       } else { // ISD::AND
15367         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15368         // two branches instead of an explicit AND instruction with a
15369         // separate test. However, we only do this if this block doesn't
15370         // have a fall-through edge, because this requires an explicit
15371         // jmp when the condition is false.
15372         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15373             isX86LogicalCmp(Cmp) &&
15374             Op.getNode()->hasOneUse()) {
15375           X86::CondCode CCode =
15376             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15377           CCode = X86::GetOppositeBranchCondition(CCode);
15378           CC = DAG.getConstant(CCode, dl, MVT::i8);
15379           SDNode *User = *Op.getNode()->use_begin();
15380           // Look for an unconditional branch following this conditional branch.
15381           // We need this because we need to reverse the successors in order
15382           // to implement FCMP_OEQ.
15383           if (User->getOpcode() == ISD::BR) {
15384             SDValue FalseBB = User->getOperand(1);
15385             SDNode *NewBR =
15386               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15387             assert(NewBR == User);
15388             (void)NewBR;
15389             Dest = FalseBB;
15390
15391             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15392                                 Chain, Dest, CC, Cmp);
15393             X86::CondCode CCode =
15394               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15395             CCode = X86::GetOppositeBranchCondition(CCode);
15396             CC = DAG.getConstant(CCode, dl, MVT::i8);
15397             Cond = Cmp;
15398             addTest = false;
15399           }
15400         }
15401       }
15402     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15403       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15404       // It should be transformed during dag combiner except when the condition
15405       // is set by a arithmetics with overflow node.
15406       X86::CondCode CCode =
15407         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15408       CCode = X86::GetOppositeBranchCondition(CCode);
15409       CC = DAG.getConstant(CCode, dl, MVT::i8);
15410       Cond = Cond.getOperand(0).getOperand(1);
15411       addTest = false;
15412     } else if (Cond.getOpcode() == ISD::SETCC &&
15413                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15414       // For FCMP_OEQ, we can emit
15415       // two branches instead of an explicit AND instruction with a
15416       // separate test. However, we only do this if this block doesn't
15417       // have a fall-through edge, because this requires an explicit
15418       // jmp when the condition is false.
15419       if (Op.getNode()->hasOneUse()) {
15420         SDNode *User = *Op.getNode()->use_begin();
15421         // Look for an unconditional branch following this conditional branch.
15422         // We need this because we need to reverse the successors in order
15423         // to implement FCMP_OEQ.
15424         if (User->getOpcode() == ISD::BR) {
15425           SDValue FalseBB = User->getOperand(1);
15426           SDNode *NewBR =
15427             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15428           assert(NewBR == User);
15429           (void)NewBR;
15430           Dest = FalseBB;
15431
15432           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15433                                     Cond.getOperand(0), Cond.getOperand(1));
15434           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15435           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15436           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15437                               Chain, Dest, CC, Cmp);
15438           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15439           Cond = Cmp;
15440           addTest = false;
15441         }
15442       }
15443     } else if (Cond.getOpcode() == ISD::SETCC &&
15444                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15445       // For FCMP_UNE, we can emit
15446       // two branches instead of an explicit AND instruction with a
15447       // separate test. However, we only do this if this block doesn't
15448       // have a fall-through edge, because this requires an explicit
15449       // jmp when the condition is false.
15450       if (Op.getNode()->hasOneUse()) {
15451         SDNode *User = *Op.getNode()->use_begin();
15452         // Look for an unconditional branch following this conditional branch.
15453         // We need this because we need to reverse the successors in order
15454         // to implement FCMP_UNE.
15455         if (User->getOpcode() == ISD::BR) {
15456           SDValue FalseBB = User->getOperand(1);
15457           SDNode *NewBR =
15458             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15459           assert(NewBR == User);
15460           (void)NewBR;
15461
15462           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15463                                     Cond.getOperand(0), Cond.getOperand(1));
15464           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15465           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15466           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15467                               Chain, Dest, CC, Cmp);
15468           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15469           Cond = Cmp;
15470           addTest = false;
15471           Dest = FalseBB;
15472         }
15473       }
15474     }
15475   }
15476
15477   if (addTest) {
15478     // Look pass the truncate if the high bits are known zero.
15479     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15480         Cond = Cond.getOperand(0);
15481
15482     // We know the result of AND is compared against zero. Try to match
15483     // it to BT.
15484     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15485       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15486       if (NewSetCC.getNode()) {
15487         CC = NewSetCC.getOperand(0);
15488         Cond = NewSetCC.getOperand(1);
15489         addTest = false;
15490       }
15491     }
15492   }
15493
15494   if (addTest) {
15495     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15496     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15497     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15498   }
15499   Cond = ConvertCmpIfNecessary(Cond, DAG);
15500   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15501                      Chain, Dest, CC, Cond);
15502 }
15503
15504 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15505 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15506 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15507 // that the guard pages used by the OS virtual memory manager are allocated in
15508 // correct sequence.
15509 SDValue
15510 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15511                                            SelectionDAG &DAG) const {
15512   MachineFunction &MF = DAG.getMachineFunction();
15513   bool SplitStack = MF.shouldSplitStack();
15514   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15515                SplitStack;
15516   SDLoc dl(Op);
15517
15518   if (!Lower) {
15519     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15520     SDNode* Node = Op.getNode();
15521
15522     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15523     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15524         " not tell us which reg is the stack pointer!");
15525     EVT VT = Node->getValueType(0);
15526     SDValue Tmp1 = SDValue(Node, 0);
15527     SDValue Tmp2 = SDValue(Node, 1);
15528     SDValue Tmp3 = Node->getOperand(2);
15529     SDValue Chain = Tmp1.getOperand(0);
15530
15531     // Chain the dynamic stack allocation so that it doesn't modify the stack
15532     // pointer when other instructions are using the stack.
15533     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15534         SDLoc(Node));
15535
15536     SDValue Size = Tmp2.getOperand(1);
15537     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15538     Chain = SP.getValue(1);
15539     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15540     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15541     unsigned StackAlign = TFI.getStackAlignment();
15542     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15543     if (Align > StackAlign)
15544       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15545           DAG.getConstant(-(uint64_t)Align, dl, VT));
15546     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15547
15548     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15549         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15550         SDLoc(Node));
15551
15552     SDValue Ops[2] = { Tmp1, Tmp2 };
15553     return DAG.getMergeValues(Ops, dl);
15554   }
15555
15556   // Get the inputs.
15557   SDValue Chain = Op.getOperand(0);
15558   SDValue Size  = Op.getOperand(1);
15559   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15560   EVT VT = Op.getNode()->getValueType(0);
15561
15562   bool Is64Bit = Subtarget->is64Bit();
15563   MVT SPTy = getPointerTy(DAG.getDataLayout());
15564
15565   if (SplitStack) {
15566     MachineRegisterInfo &MRI = MF.getRegInfo();
15567
15568     if (Is64Bit) {
15569       // The 64 bit implementation of segmented stacks needs to clobber both r10
15570       // r11. This makes it impossible to use it along with nested parameters.
15571       const Function *F = MF.getFunction();
15572
15573       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15574            I != E; ++I)
15575         if (I->hasNestAttr())
15576           report_fatal_error("Cannot use segmented stacks with functions that "
15577                              "have nested arguments.");
15578     }
15579
15580     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15581     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15582     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15583     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15584                                 DAG.getRegister(Vreg, SPTy));
15585     SDValue Ops1[2] = { Value, Chain };
15586     return DAG.getMergeValues(Ops1, dl);
15587   } else {
15588     SDValue Flag;
15589     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15590
15591     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15592     Flag = Chain.getValue(1);
15593     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15594
15595     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15596
15597     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15598     unsigned SPReg = RegInfo->getStackRegister();
15599     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15600     Chain = SP.getValue(1);
15601
15602     if (Align) {
15603       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15604                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15605       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15606     }
15607
15608     SDValue Ops1[2] = { SP, Chain };
15609     return DAG.getMergeValues(Ops1, dl);
15610   }
15611 }
15612
15613 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15614   MachineFunction &MF = DAG.getMachineFunction();
15615   auto PtrVT = getPointerTy(MF.getDataLayout());
15616   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15617
15618   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15619   SDLoc DL(Op);
15620
15621   if (!Subtarget->is64Bit() ||
15622       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15623     // vastart just stores the address of the VarArgsFrameIndex slot into the
15624     // memory location argument.
15625     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15626     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15627                         MachinePointerInfo(SV), false, false, 0);
15628   }
15629
15630   // __va_list_tag:
15631   //   gp_offset         (0 - 6 * 8)
15632   //   fp_offset         (48 - 48 + 8 * 16)
15633   //   overflow_arg_area (point to parameters coming in memory).
15634   //   reg_save_area
15635   SmallVector<SDValue, 8> MemOps;
15636   SDValue FIN = Op.getOperand(1);
15637   // Store gp_offset
15638   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15639                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15640                                                DL, MVT::i32),
15641                                FIN, MachinePointerInfo(SV), false, false, 0);
15642   MemOps.push_back(Store);
15643
15644   // Store fp_offset
15645   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15646   Store = DAG.getStore(Op.getOperand(0), DL,
15647                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15648                                        MVT::i32),
15649                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15650   MemOps.push_back(Store);
15651
15652   // Store ptr to overflow_arg_area
15653   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15654   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15655   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15656                        MachinePointerInfo(SV, 8),
15657                        false, false, 0);
15658   MemOps.push_back(Store);
15659
15660   // Store ptr to reg_save_area.
15661   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15662       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15663   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15664   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15665       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15666   MemOps.push_back(Store);
15667   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15668 }
15669
15670 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15671   assert(Subtarget->is64Bit() &&
15672          "LowerVAARG only handles 64-bit va_arg!");
15673   assert(Op.getNode()->getNumOperands() == 4);
15674
15675   MachineFunction &MF = DAG.getMachineFunction();
15676   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15677     // The Win64 ABI uses char* instead of a structure.
15678     return DAG.expandVAArg(Op.getNode());
15679
15680   SDValue Chain = Op.getOperand(0);
15681   SDValue SrcPtr = Op.getOperand(1);
15682   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15683   unsigned Align = Op.getConstantOperandVal(3);
15684   SDLoc dl(Op);
15685
15686   EVT ArgVT = Op.getNode()->getValueType(0);
15687   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15688   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15689   uint8_t ArgMode;
15690
15691   // Decide which area this value should be read from.
15692   // TODO: Implement the AMD64 ABI in its entirety. This simple
15693   // selection mechanism works only for the basic types.
15694   if (ArgVT == MVT::f80) {
15695     llvm_unreachable("va_arg for f80 not yet implemented");
15696   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15697     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15698   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15699     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15700   } else {
15701     llvm_unreachable("Unhandled argument type in LowerVAARG");
15702   }
15703
15704   if (ArgMode == 2) {
15705     // Sanity Check: Make sure using fp_offset makes sense.
15706     assert(!Subtarget->useSoftFloat() &&
15707            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15708            Subtarget->hasSSE1());
15709   }
15710
15711   // Insert VAARG_64 node into the DAG
15712   // VAARG_64 returns two values: Variable Argument Address, Chain
15713   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15714                        DAG.getConstant(ArgMode, dl, MVT::i8),
15715                        DAG.getConstant(Align, dl, MVT::i32)};
15716   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15717   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15718                                           VTs, InstOps, MVT::i64,
15719                                           MachinePointerInfo(SV),
15720                                           /*Align=*/0,
15721                                           /*Volatile=*/false,
15722                                           /*ReadMem=*/true,
15723                                           /*WriteMem=*/true);
15724   Chain = VAARG.getValue(1);
15725
15726   // Load the next argument and return it
15727   return DAG.getLoad(ArgVT, dl,
15728                      Chain,
15729                      VAARG,
15730                      MachinePointerInfo(),
15731                      false, false, false, 0);
15732 }
15733
15734 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15735                            SelectionDAG &DAG) {
15736   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15737   // where a va_list is still an i8*.
15738   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15739   if (Subtarget->isCallingConvWin64(
15740         DAG.getMachineFunction().getFunction()->getCallingConv()))
15741     // Probably a Win64 va_copy.
15742     return DAG.expandVACopy(Op.getNode());
15743
15744   SDValue Chain = Op.getOperand(0);
15745   SDValue DstPtr = Op.getOperand(1);
15746   SDValue SrcPtr = Op.getOperand(2);
15747   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15748   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15749   SDLoc DL(Op);
15750
15751   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15752                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15753                        false, false,
15754                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15755 }
15756
15757 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15758 // amount is a constant. Takes immediate version of shift as input.
15759 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15760                                           SDValue SrcOp, uint64_t ShiftAmt,
15761                                           SelectionDAG &DAG) {
15762   MVT ElementType = VT.getVectorElementType();
15763
15764   // Fold this packed shift into its first operand if ShiftAmt is 0.
15765   if (ShiftAmt == 0)
15766     return SrcOp;
15767
15768   // Check for ShiftAmt >= element width
15769   if (ShiftAmt >= ElementType.getSizeInBits()) {
15770     if (Opc == X86ISD::VSRAI)
15771       ShiftAmt = ElementType.getSizeInBits() - 1;
15772     else
15773       return DAG.getConstant(0, dl, VT);
15774   }
15775
15776   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15777          && "Unknown target vector shift-by-constant node");
15778
15779   // Fold this packed vector shift into a build vector if SrcOp is a
15780   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15781   if (VT == SrcOp.getSimpleValueType() &&
15782       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15783     SmallVector<SDValue, 8> Elts;
15784     unsigned NumElts = SrcOp->getNumOperands();
15785     ConstantSDNode *ND;
15786
15787     switch(Opc) {
15788     default: llvm_unreachable(nullptr);
15789     case X86ISD::VSHLI:
15790       for (unsigned i=0; i!=NumElts; ++i) {
15791         SDValue CurrentOp = SrcOp->getOperand(i);
15792         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15793           Elts.push_back(CurrentOp);
15794           continue;
15795         }
15796         ND = cast<ConstantSDNode>(CurrentOp);
15797         const APInt &C = ND->getAPIntValue();
15798         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15799       }
15800       break;
15801     case X86ISD::VSRLI:
15802       for (unsigned i=0; i!=NumElts; ++i) {
15803         SDValue CurrentOp = SrcOp->getOperand(i);
15804         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15805           Elts.push_back(CurrentOp);
15806           continue;
15807         }
15808         ND = cast<ConstantSDNode>(CurrentOp);
15809         const APInt &C = ND->getAPIntValue();
15810         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15811       }
15812       break;
15813     case X86ISD::VSRAI:
15814       for (unsigned i=0; i!=NumElts; ++i) {
15815         SDValue CurrentOp = SrcOp->getOperand(i);
15816         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15817           Elts.push_back(CurrentOp);
15818           continue;
15819         }
15820         ND = cast<ConstantSDNode>(CurrentOp);
15821         const APInt &C = ND->getAPIntValue();
15822         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15823       }
15824       break;
15825     }
15826
15827     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15828   }
15829
15830   return DAG.getNode(Opc, dl, VT, SrcOp,
15831                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15832 }
15833
15834 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15835 // may or may not be a constant. Takes immediate version of shift as input.
15836 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15837                                    SDValue SrcOp, SDValue ShAmt,
15838                                    SelectionDAG &DAG) {
15839   MVT SVT = ShAmt.getSimpleValueType();
15840   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15841
15842   // Catch shift-by-constant.
15843   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15844     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15845                                       CShAmt->getZExtValue(), DAG);
15846
15847   // Change opcode to non-immediate version
15848   switch (Opc) {
15849     default: llvm_unreachable("Unknown target vector shift node");
15850     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15851     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15852     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15853   }
15854
15855   const X86Subtarget &Subtarget =
15856       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15857   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15858       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15859     // Let the shuffle legalizer expand this shift amount node.
15860     SDValue Op0 = ShAmt.getOperand(0);
15861     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15862     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15863   } else {
15864     // Need to build a vector containing shift amount.
15865     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15866     SmallVector<SDValue, 4> ShOps;
15867     ShOps.push_back(ShAmt);
15868     if (SVT == MVT::i32) {
15869       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15870       ShOps.push_back(DAG.getUNDEF(SVT));
15871     }
15872     ShOps.push_back(DAG.getUNDEF(SVT));
15873
15874     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15875     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15876   }
15877
15878   // The return type has to be a 128-bit type with the same element
15879   // type as the input type.
15880   MVT EltVT = VT.getVectorElementType();
15881   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15882
15883   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15884   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15885 }
15886
15887 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15888 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15889 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15890 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15891                                     SDValue PreservedSrc,
15892                                     const X86Subtarget *Subtarget,
15893                                     SelectionDAG &DAG) {
15894     EVT VT = Op.getValueType();
15895     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15896                                   MVT::i1, VT.getVectorNumElements());
15897     SDValue VMask = SDValue();
15898     unsigned OpcodeSelect = ISD::VSELECT;
15899     SDLoc dl(Op);
15900
15901     assert(MaskVT.isSimple() && "invalid mask type");
15902
15903     if (isAllOnes(Mask))
15904       return Op;
15905
15906     if (MaskVT.bitsGT(Mask.getValueType())) {
15907       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15908                                          MaskVT.getSizeInBits());
15909       VMask = DAG.getBitcast(MaskVT,
15910                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15911     } else {
15912       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15913                                        Mask.getValueType().getSizeInBits());
15914       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15915       // are extracted by EXTRACT_SUBVECTOR.
15916       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15917                           DAG.getBitcast(BitcastVT, Mask),
15918                           DAG.getIntPtrConstant(0, dl));
15919     }
15920
15921     switch (Op.getOpcode()) {
15922       default: break;
15923       case X86ISD::PCMPEQM:
15924       case X86ISD::PCMPGTM:
15925       case X86ISD::CMPM:
15926       case X86ISD::CMPMU:
15927         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15928       case X86ISD::VFPCLASS:
15929         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15930       case X86ISD::VTRUNC:
15931       case X86ISD::VTRUNCS:
15932       case X86ISD::VTRUNCUS:
15933         // We can't use ISD::VSELECT here because it is not always "Legal"
15934         // for the destination type. For example vpmovqb require only AVX512
15935         // and vselect that can operate on byte element type require BWI
15936         OpcodeSelect = X86ISD::SELECT;
15937         break;
15938     }
15939     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15940       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15941     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15942 }
15943
15944 /// \brief Creates an SDNode for a predicated scalar operation.
15945 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15946 /// The mask is coming as MVT::i8 and it should be truncated
15947 /// to MVT::i1 while lowering masking intrinsics.
15948 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15949 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15950 /// for a scalar instruction.
15951 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15952                                     SDValue PreservedSrc,
15953                                     const X86Subtarget *Subtarget,
15954                                     SelectionDAG &DAG) {
15955   if (isAllOnes(Mask))
15956     return Op;
15957
15958   EVT VT = Op.getValueType();
15959   SDLoc dl(Op);
15960   // The mask should be of type MVT::i1
15961   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15962
15963   if (Op.getOpcode() == X86ISD::FSETCC)
15964     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15965   if (Op.getOpcode() == X86ISD::VFPCLASS)
15966     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
15967
15968   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15969     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15970   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15971 }
15972
15973 static int getSEHRegistrationNodeSize(const Function *Fn) {
15974   if (!Fn->hasPersonalityFn())
15975     report_fatal_error(
15976         "querying registration node size for function without personality");
15977   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15978   // WinEHStatePass for the full struct definition.
15979   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15980   case EHPersonality::MSVC_X86SEH: return 24;
15981   case EHPersonality::MSVC_CXX: return 16;
15982   default: break;
15983   }
15984   report_fatal_error("can only recover FP for MSVC EH personality functions");
15985 }
15986
15987 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15988 /// function or when returning to a parent frame after catching an exception, we
15989 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15990 /// Here's the math:
15991 ///   RegNodeBase = EntryEBP - RegNodeSize
15992 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15993 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15994 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15995 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15996                                    SDValue EntryEBP) {
15997   MachineFunction &MF = DAG.getMachineFunction();
15998   SDLoc dl;
15999
16000   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16001   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16002
16003   // It's possible that the parent function no longer has a personality function
16004   // if the exceptional code was optimized away, in which case we just return
16005   // the incoming EBP.
16006   if (!Fn->hasPersonalityFn())
16007     return EntryEBP;
16008
16009   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16010
16011   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16012   // registration.
16013   MCSymbol *OffsetSym =
16014       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16015           GlobalValue::getRealLinkageName(Fn->getName()));
16016   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16017   SDValue RegNodeFrameOffset =
16018       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16019
16020   // RegNodeBase = EntryEBP - RegNodeSize
16021   // ParentFP = RegNodeBase - RegNodeFrameOffset
16022   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16023                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16024   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16025 }
16026
16027 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16028                                        SelectionDAG &DAG) {
16029   SDLoc dl(Op);
16030   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16031   EVT VT = Op.getValueType();
16032   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16033   if (IntrData) {
16034     switch(IntrData->Type) {
16035     case INTR_TYPE_1OP:
16036       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16037     case INTR_TYPE_2OP:
16038       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16039         Op.getOperand(2));
16040     case INTR_TYPE_2OP_IMM8:
16041       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16042                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16043     case INTR_TYPE_3OP:
16044       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16045         Op.getOperand(2), Op.getOperand(3));
16046     case INTR_TYPE_4OP:
16047       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16048         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16049     case INTR_TYPE_1OP_MASK_RM: {
16050       SDValue Src = Op.getOperand(1);
16051       SDValue PassThru = Op.getOperand(2);
16052       SDValue Mask = Op.getOperand(3);
16053       SDValue RoundingMode;
16054       // We allways add rounding mode to the Node.
16055       // If the rounding mode is not specified, we add the
16056       // "current direction" mode.
16057       if (Op.getNumOperands() == 4)
16058         RoundingMode =
16059           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16060       else
16061         RoundingMode = Op.getOperand(4);
16062       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16063       if (IntrWithRoundingModeOpcode != 0)
16064         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16065             X86::STATIC_ROUNDING::CUR_DIRECTION)
16066           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16067                                       dl, Op.getValueType(), Src, RoundingMode),
16068                                       Mask, PassThru, Subtarget, DAG);
16069       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16070                                               RoundingMode),
16071                                   Mask, PassThru, Subtarget, DAG);
16072     }
16073     case INTR_TYPE_1OP_MASK: {
16074       SDValue Src = Op.getOperand(1);
16075       SDValue PassThru = Op.getOperand(2);
16076       SDValue Mask = Op.getOperand(3);
16077       // We add rounding mode to the Node when
16078       //   - RM Opcode is specified and
16079       //   - RM is not "current direction".
16080       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16081       if (IntrWithRoundingModeOpcode != 0) {
16082         SDValue Rnd = Op.getOperand(4);
16083         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16084         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16085           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16086                                       dl, Op.getValueType(),
16087                                       Src, Rnd),
16088                                       Mask, PassThru, Subtarget, DAG);
16089         }
16090       }
16091       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16092                                   Mask, PassThru, Subtarget, DAG);
16093     }
16094     case INTR_TYPE_SCALAR_MASK: {
16095       SDValue Src1 = Op.getOperand(1);
16096       SDValue Src2 = Op.getOperand(2);
16097       SDValue passThru = Op.getOperand(3);
16098       SDValue Mask = Op.getOperand(4);
16099       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16100                                   Mask, passThru, Subtarget, DAG);
16101     }
16102     case INTR_TYPE_SCALAR_MASK_RM: {
16103       SDValue Src1 = Op.getOperand(1);
16104       SDValue Src2 = Op.getOperand(2);
16105       SDValue Src0 = Op.getOperand(3);
16106       SDValue Mask = Op.getOperand(4);
16107       // There are 2 kinds of intrinsics in this group:
16108       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16109       // (2) With rounding mode and sae - 7 operands.
16110       if (Op.getNumOperands() == 6) {
16111         SDValue Sae  = Op.getOperand(5);
16112         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16113         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16114                                                 Sae),
16115                                     Mask, Src0, Subtarget, DAG);
16116       }
16117       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16118       SDValue RoundingMode  = Op.getOperand(5);
16119       SDValue Sae  = Op.getOperand(6);
16120       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16121                                               RoundingMode, Sae),
16122                                   Mask, Src0, Subtarget, DAG);
16123     }
16124     case INTR_TYPE_2OP_MASK:
16125     case INTR_TYPE_2OP_IMM8_MASK: {
16126       SDValue Src1 = Op.getOperand(1);
16127       SDValue Src2 = Op.getOperand(2);
16128       SDValue PassThru = Op.getOperand(3);
16129       SDValue Mask = Op.getOperand(4);
16130
16131       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16132         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16133
16134       // We specify 2 possible opcodes for intrinsics with rounding modes.
16135       // First, we check if the intrinsic may have non-default rounding mode,
16136       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16137       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16138       if (IntrWithRoundingModeOpcode != 0) {
16139         SDValue Rnd = Op.getOperand(5);
16140         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16141         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16142           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16143                                       dl, Op.getValueType(),
16144                                       Src1, Src2, Rnd),
16145                                       Mask, PassThru, Subtarget, DAG);
16146         }
16147       }
16148       // TODO: Intrinsics should have fast-math-flags to propagate.
16149       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16150                                   Mask, PassThru, Subtarget, DAG);
16151     }
16152     case INTR_TYPE_2OP_MASK_RM: {
16153       SDValue Src1 = Op.getOperand(1);
16154       SDValue Src2 = Op.getOperand(2);
16155       SDValue PassThru = Op.getOperand(3);
16156       SDValue Mask = Op.getOperand(4);
16157       // We specify 2 possible modes for intrinsics, with/without rounding
16158       // modes.
16159       // First, we check if the intrinsic have rounding mode (6 operands),
16160       // if not, we set rounding mode to "current".
16161       SDValue Rnd;
16162       if (Op.getNumOperands() == 6)
16163         Rnd = Op.getOperand(5);
16164       else
16165         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16166       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16167                                               Src1, Src2, Rnd),
16168                                   Mask, PassThru, Subtarget, DAG);
16169     }
16170     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16171       SDValue Src1 = Op.getOperand(1);
16172       SDValue Src2 = Op.getOperand(2);
16173       SDValue Src3 = Op.getOperand(3);
16174       SDValue PassThru = Op.getOperand(4);
16175       SDValue Mask = Op.getOperand(5);
16176       SDValue Sae  = Op.getOperand(6);
16177
16178       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16179                                               Src2, Src3, Sae),
16180                                   Mask, PassThru, Subtarget, DAG);
16181     }
16182     case INTR_TYPE_3OP_MASK_RM: {
16183       SDValue Src1 = Op.getOperand(1);
16184       SDValue Src2 = Op.getOperand(2);
16185       SDValue Imm = Op.getOperand(3);
16186       SDValue PassThru = Op.getOperand(4);
16187       SDValue Mask = Op.getOperand(5);
16188       // We specify 2 possible modes for intrinsics, with/without rounding
16189       // modes.
16190       // First, we check if the intrinsic have rounding mode (7 operands),
16191       // if not, we set rounding mode to "current".
16192       SDValue Rnd;
16193       if (Op.getNumOperands() == 7)
16194         Rnd = Op.getOperand(6);
16195       else
16196         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16197       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16198         Src1, Src2, Imm, Rnd),
16199         Mask, PassThru, Subtarget, DAG);
16200     }
16201     case INTR_TYPE_3OP_IMM8_MASK:
16202     case INTR_TYPE_3OP_MASK:
16203     case INSERT_SUBVEC: {
16204       SDValue Src1 = Op.getOperand(1);
16205       SDValue Src2 = Op.getOperand(2);
16206       SDValue Src3 = Op.getOperand(3);
16207       SDValue PassThru = Op.getOperand(4);
16208       SDValue Mask = Op.getOperand(5);
16209
16210       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16211         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16212       else if (IntrData->Type == INSERT_SUBVEC) {
16213         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16214         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16215         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16216         Imm *= Src2.getValueType().getVectorNumElements();
16217         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16218       }
16219
16220       // We specify 2 possible opcodes for intrinsics with rounding modes.
16221       // First, we check if the intrinsic may have non-default rounding mode,
16222       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16223       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16224       if (IntrWithRoundingModeOpcode != 0) {
16225         SDValue Rnd = Op.getOperand(6);
16226         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16227         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16228           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16229                                       dl, Op.getValueType(),
16230                                       Src1, Src2, Src3, Rnd),
16231                                       Mask, PassThru, Subtarget, DAG);
16232         }
16233       }
16234       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16235                                               Src1, Src2, Src3),
16236                                   Mask, PassThru, Subtarget, DAG);
16237     }
16238     case VPERM_3OP_MASKZ:
16239     case VPERM_3OP_MASK:
16240     case FMA_OP_MASK3:
16241     case FMA_OP_MASKZ:
16242     case FMA_OP_MASK: {
16243       SDValue Src1 = Op.getOperand(1);
16244       SDValue Src2 = Op.getOperand(2);
16245       SDValue Src3 = Op.getOperand(3);
16246       SDValue Mask = Op.getOperand(4);
16247       EVT VT = Op.getValueType();
16248       SDValue PassThru = SDValue();
16249
16250       // set PassThru element
16251       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16252         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16253       else if (IntrData->Type == FMA_OP_MASK3)
16254         PassThru = Src3;
16255       else
16256         PassThru = Src1;
16257
16258       // We specify 2 possible opcodes for intrinsics with rounding modes.
16259       // First, we check if the intrinsic may have non-default rounding mode,
16260       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16261       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16262       if (IntrWithRoundingModeOpcode != 0) {
16263         SDValue Rnd = Op.getOperand(5);
16264         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16265             X86::STATIC_ROUNDING::CUR_DIRECTION)
16266           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16267                                                   dl, Op.getValueType(),
16268                                                   Src1, Src2, Src3, Rnd),
16269                                       Mask, PassThru, Subtarget, DAG);
16270       }
16271       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16272                                               dl, Op.getValueType(),
16273                                               Src1, Src2, Src3),
16274                                   Mask, PassThru, Subtarget, DAG);
16275     }
16276     case TERLOG_OP_MASK:
16277     case TERLOG_OP_MASKZ: {
16278       SDValue Src1 = Op.getOperand(1);
16279       SDValue Src2 = Op.getOperand(2);
16280       SDValue Src3 = Op.getOperand(3);
16281       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16282       SDValue Mask = Op.getOperand(5);
16283       EVT VT = Op.getValueType();
16284       SDValue PassThru = Src1;
16285       // Set PassThru element.
16286       if (IntrData->Type == TERLOG_OP_MASKZ)
16287         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16288
16289       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16290                                               Src1, Src2, Src3, Src4),
16291                                   Mask, PassThru, Subtarget, DAG);
16292     }
16293     case FPCLASS: {
16294       // FPclass intrinsics with mask
16295        SDValue Src1 = Op.getOperand(1);
16296        EVT VT = Src1.getValueType();
16297        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16298                                       VT.getVectorNumElements());
16299        SDValue Imm = Op.getOperand(2);
16300        SDValue Mask = Op.getOperand(3);
16301        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16302                                         Mask.getValueType().getSizeInBits());
16303        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16304        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16305                                                  DAG.getTargetConstant(0, dl, MaskVT),
16306                                                  Subtarget, DAG);
16307        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16308                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16309                                  DAG.getIntPtrConstant(0, dl));
16310        return DAG.getBitcast(Op.getValueType(), Res);
16311     }
16312     case FPCLASSS: {
16313       SDValue Src1 = Op.getOperand(1);
16314       SDValue Imm = Op.getOperand(2);
16315       SDValue Mask = Op.getOperand(3);
16316       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16317       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16318         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16319       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16320     }
16321     case CMP_MASK:
16322     case CMP_MASK_CC: {
16323       // Comparison intrinsics with masks.
16324       // Example of transformation:
16325       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16326       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16327       // (i8 (bitcast
16328       //   (v8i1 (insert_subvector undef,
16329       //           (v2i1 (and (PCMPEQM %a, %b),
16330       //                      (extract_subvector
16331       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16332       EVT VT = Op.getOperand(1).getValueType();
16333       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16334                                     VT.getVectorNumElements());
16335       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16336       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16337                                        Mask.getValueType().getSizeInBits());
16338       SDValue Cmp;
16339       if (IntrData->Type == CMP_MASK_CC) {
16340         SDValue CC = Op.getOperand(3);
16341         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16342         // We specify 2 possible opcodes for intrinsics with rounding modes.
16343         // First, we check if the intrinsic may have non-default rounding mode,
16344         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16345         if (IntrData->Opc1 != 0) {
16346           SDValue Rnd = Op.getOperand(5);
16347           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16348               X86::STATIC_ROUNDING::CUR_DIRECTION)
16349             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16350                               Op.getOperand(2), CC, Rnd);
16351         }
16352         //default rounding mode
16353         if(!Cmp.getNode())
16354             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16355                               Op.getOperand(2), CC);
16356
16357       } else {
16358         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16359         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16360                           Op.getOperand(2));
16361       }
16362       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16363                                              DAG.getTargetConstant(0, dl,
16364                                                                    MaskVT),
16365                                              Subtarget, DAG);
16366       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16367                                 DAG.getUNDEF(BitcastVT), CmpMask,
16368                                 DAG.getIntPtrConstant(0, dl));
16369       return DAG.getBitcast(Op.getValueType(), Res);
16370     }
16371     case CMP_MASK_SCALAR_CC: {
16372       SDValue Src1 = Op.getOperand(1);
16373       SDValue Src2 = Op.getOperand(2);
16374       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16375       SDValue Mask = Op.getOperand(4);
16376
16377       SDValue Cmp;
16378       if (IntrData->Opc1 != 0) {
16379         SDValue Rnd = Op.getOperand(5);
16380         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16381             X86::STATIC_ROUNDING::CUR_DIRECTION)
16382           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16383       }
16384       //default rounding mode
16385       if(!Cmp.getNode())
16386         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16387
16388       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16389                                              DAG.getTargetConstant(0, dl,
16390                                                                    MVT::i1),
16391                                              Subtarget, DAG);
16392
16393       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16394                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16395                          DAG.getValueType(MVT::i1));
16396     }
16397     case COMI: { // Comparison intrinsics
16398       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16399       SDValue LHS = Op.getOperand(1);
16400       SDValue RHS = Op.getOperand(2);
16401       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16402       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16403       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16404       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16405                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16406       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16407     }
16408     case VSHIFT:
16409       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16410                                  Op.getOperand(1), Op.getOperand(2), DAG);
16411     case VSHIFT_MASK:
16412       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16413                                                       Op.getSimpleValueType(),
16414                                                       Op.getOperand(1),
16415                                                       Op.getOperand(2), DAG),
16416                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16417                                   DAG);
16418     case COMPRESS_EXPAND_IN_REG: {
16419       SDValue Mask = Op.getOperand(3);
16420       SDValue DataToCompress = Op.getOperand(1);
16421       SDValue PassThru = Op.getOperand(2);
16422       if (isAllOnes(Mask)) // return data as is
16423         return Op.getOperand(1);
16424
16425       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16426                                               DataToCompress),
16427                                   Mask, PassThru, Subtarget, DAG);
16428     }
16429     case BLEND: {
16430       SDValue Mask = Op.getOperand(3);
16431       EVT VT = Op.getValueType();
16432       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16433                                     VT.getVectorNumElements());
16434       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16435                                        Mask.getValueType().getSizeInBits());
16436       SDLoc dl(Op);
16437       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16438                                   DAG.getBitcast(BitcastVT, Mask),
16439                                   DAG.getIntPtrConstant(0, dl));
16440       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16441                          Op.getOperand(2));
16442     }
16443     default:
16444       break;
16445     }
16446   }
16447
16448   switch (IntNo) {
16449   default: return SDValue();    // Don't custom lower most intrinsics.
16450
16451   case Intrinsic::x86_avx2_permd:
16452   case Intrinsic::x86_avx2_permps:
16453     // Operands intentionally swapped. Mask is last operand to intrinsic,
16454     // but second operand for node/instruction.
16455     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16456                        Op.getOperand(2), Op.getOperand(1));
16457
16458   // ptest and testp intrinsics. The intrinsic these come from are designed to
16459   // return an integer value, not just an instruction so lower it to the ptest
16460   // or testp pattern and a setcc for the result.
16461   case Intrinsic::x86_sse41_ptestz:
16462   case Intrinsic::x86_sse41_ptestc:
16463   case Intrinsic::x86_sse41_ptestnzc:
16464   case Intrinsic::x86_avx_ptestz_256:
16465   case Intrinsic::x86_avx_ptestc_256:
16466   case Intrinsic::x86_avx_ptestnzc_256:
16467   case Intrinsic::x86_avx_vtestz_ps:
16468   case Intrinsic::x86_avx_vtestc_ps:
16469   case Intrinsic::x86_avx_vtestnzc_ps:
16470   case Intrinsic::x86_avx_vtestz_pd:
16471   case Intrinsic::x86_avx_vtestc_pd:
16472   case Intrinsic::x86_avx_vtestnzc_pd:
16473   case Intrinsic::x86_avx_vtestz_ps_256:
16474   case Intrinsic::x86_avx_vtestc_ps_256:
16475   case Intrinsic::x86_avx_vtestnzc_ps_256:
16476   case Intrinsic::x86_avx_vtestz_pd_256:
16477   case Intrinsic::x86_avx_vtestc_pd_256:
16478   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16479     bool IsTestPacked = false;
16480     unsigned X86CC;
16481     switch (IntNo) {
16482     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16483     case Intrinsic::x86_avx_vtestz_ps:
16484     case Intrinsic::x86_avx_vtestz_pd:
16485     case Intrinsic::x86_avx_vtestz_ps_256:
16486     case Intrinsic::x86_avx_vtestz_pd_256:
16487       IsTestPacked = true; // Fallthrough
16488     case Intrinsic::x86_sse41_ptestz:
16489     case Intrinsic::x86_avx_ptestz_256:
16490       // ZF = 1
16491       X86CC = X86::COND_E;
16492       break;
16493     case Intrinsic::x86_avx_vtestc_ps:
16494     case Intrinsic::x86_avx_vtestc_pd:
16495     case Intrinsic::x86_avx_vtestc_ps_256:
16496     case Intrinsic::x86_avx_vtestc_pd_256:
16497       IsTestPacked = true; // Fallthrough
16498     case Intrinsic::x86_sse41_ptestc:
16499     case Intrinsic::x86_avx_ptestc_256:
16500       // CF = 1
16501       X86CC = X86::COND_B;
16502       break;
16503     case Intrinsic::x86_avx_vtestnzc_ps:
16504     case Intrinsic::x86_avx_vtestnzc_pd:
16505     case Intrinsic::x86_avx_vtestnzc_ps_256:
16506     case Intrinsic::x86_avx_vtestnzc_pd_256:
16507       IsTestPacked = true; // Fallthrough
16508     case Intrinsic::x86_sse41_ptestnzc:
16509     case Intrinsic::x86_avx_ptestnzc_256:
16510       // ZF and CF = 0
16511       X86CC = X86::COND_A;
16512       break;
16513     }
16514
16515     SDValue LHS = Op.getOperand(1);
16516     SDValue RHS = Op.getOperand(2);
16517     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16518     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16519     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16520     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16521     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16522   }
16523   case Intrinsic::x86_avx512_kortestz_w:
16524   case Intrinsic::x86_avx512_kortestc_w: {
16525     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16526     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16527     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16528     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16529     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16530     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16531     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16532   }
16533
16534   case Intrinsic::x86_sse42_pcmpistria128:
16535   case Intrinsic::x86_sse42_pcmpestria128:
16536   case Intrinsic::x86_sse42_pcmpistric128:
16537   case Intrinsic::x86_sse42_pcmpestric128:
16538   case Intrinsic::x86_sse42_pcmpistrio128:
16539   case Intrinsic::x86_sse42_pcmpestrio128:
16540   case Intrinsic::x86_sse42_pcmpistris128:
16541   case Intrinsic::x86_sse42_pcmpestris128:
16542   case Intrinsic::x86_sse42_pcmpistriz128:
16543   case Intrinsic::x86_sse42_pcmpestriz128: {
16544     unsigned Opcode;
16545     unsigned X86CC;
16546     switch (IntNo) {
16547     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16548     case Intrinsic::x86_sse42_pcmpistria128:
16549       Opcode = X86ISD::PCMPISTRI;
16550       X86CC = X86::COND_A;
16551       break;
16552     case Intrinsic::x86_sse42_pcmpestria128:
16553       Opcode = X86ISD::PCMPESTRI;
16554       X86CC = X86::COND_A;
16555       break;
16556     case Intrinsic::x86_sse42_pcmpistric128:
16557       Opcode = X86ISD::PCMPISTRI;
16558       X86CC = X86::COND_B;
16559       break;
16560     case Intrinsic::x86_sse42_pcmpestric128:
16561       Opcode = X86ISD::PCMPESTRI;
16562       X86CC = X86::COND_B;
16563       break;
16564     case Intrinsic::x86_sse42_pcmpistrio128:
16565       Opcode = X86ISD::PCMPISTRI;
16566       X86CC = X86::COND_O;
16567       break;
16568     case Intrinsic::x86_sse42_pcmpestrio128:
16569       Opcode = X86ISD::PCMPESTRI;
16570       X86CC = X86::COND_O;
16571       break;
16572     case Intrinsic::x86_sse42_pcmpistris128:
16573       Opcode = X86ISD::PCMPISTRI;
16574       X86CC = X86::COND_S;
16575       break;
16576     case Intrinsic::x86_sse42_pcmpestris128:
16577       Opcode = X86ISD::PCMPESTRI;
16578       X86CC = X86::COND_S;
16579       break;
16580     case Intrinsic::x86_sse42_pcmpistriz128:
16581       Opcode = X86ISD::PCMPISTRI;
16582       X86CC = X86::COND_E;
16583       break;
16584     case Intrinsic::x86_sse42_pcmpestriz128:
16585       Opcode = X86ISD::PCMPESTRI;
16586       X86CC = X86::COND_E;
16587       break;
16588     }
16589     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16590     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16591     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16592     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16593                                 DAG.getConstant(X86CC, dl, MVT::i8),
16594                                 SDValue(PCMP.getNode(), 1));
16595     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16596   }
16597
16598   case Intrinsic::x86_sse42_pcmpistri128:
16599   case Intrinsic::x86_sse42_pcmpestri128: {
16600     unsigned Opcode;
16601     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16602       Opcode = X86ISD::PCMPISTRI;
16603     else
16604       Opcode = X86ISD::PCMPESTRI;
16605
16606     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16607     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16608     return DAG.getNode(Opcode, dl, VTs, NewOps);
16609   }
16610
16611   case Intrinsic::x86_seh_lsda: {
16612     // Compute the symbol for the LSDA. We know it'll get emitted later.
16613     MachineFunction &MF = DAG.getMachineFunction();
16614     SDValue Op1 = Op.getOperand(1);
16615     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16616     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16617         GlobalValue::getRealLinkageName(Fn->getName()));
16618
16619     // Generate a simple absolute symbol reference. This intrinsic is only
16620     // supported on 32-bit Windows, which isn't PIC.
16621     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16622     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16623   }
16624
16625   case Intrinsic::x86_seh_recoverfp: {
16626     SDValue FnOp = Op.getOperand(1);
16627     SDValue IncomingFPOp = Op.getOperand(2);
16628     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16629     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16630     if (!Fn)
16631       report_fatal_error(
16632           "llvm.x86.seh.recoverfp must take a function as the first argument");
16633     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16634   }
16635
16636   case Intrinsic::localaddress: {
16637     // Returns one of the stack, base, or frame pointer registers, depending on
16638     // which is used to reference local variables.
16639     MachineFunction &MF = DAG.getMachineFunction();
16640     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16641     unsigned Reg;
16642     if (RegInfo->hasBasePointer(MF))
16643       Reg = RegInfo->getBaseRegister();
16644     else // This function handles the SP or FP case.
16645       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16646     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16647   }
16648   }
16649 }
16650
16651 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16652                               SDValue Src, SDValue Mask, SDValue Base,
16653                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16654                               const X86Subtarget * Subtarget) {
16655   SDLoc dl(Op);
16656   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16657   if (!C)
16658     llvm_unreachable("Invalid scale type");
16659   unsigned ScaleVal = C->getZExtValue();
16660   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16661     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16662
16663   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16664   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16665                              Index.getSimpleValueType().getVectorNumElements());
16666   SDValue MaskInReg;
16667   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16668   if (MaskC)
16669     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16670   else {
16671     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16672                                      Mask.getValueType().getSizeInBits());
16673
16674     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16675     // are extracted by EXTRACT_SUBVECTOR.
16676     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16677                             DAG.getBitcast(BitcastVT, Mask),
16678                             DAG.getIntPtrConstant(0, dl));
16679   }
16680   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16681   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16682   SDValue Segment = DAG.getRegister(0, MVT::i32);
16683   if (Src.getOpcode() == ISD::UNDEF)
16684     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16685   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16686   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16687   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16688   return DAG.getMergeValues(RetOps, dl);
16689 }
16690
16691 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16692                                SDValue Src, SDValue Mask, SDValue Base,
16693                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16694   SDLoc dl(Op);
16695   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16696   if (!C)
16697     llvm_unreachable("Invalid scale type");
16698   unsigned ScaleVal = C->getZExtValue();
16699   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16700     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16701
16702   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16703   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16704   SDValue Segment = DAG.getRegister(0, MVT::i32);
16705   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16706                              Index.getSimpleValueType().getVectorNumElements());
16707   SDValue MaskInReg;
16708   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16709   if (MaskC)
16710     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16711   else {
16712     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16713                                      Mask.getValueType().getSizeInBits());
16714
16715     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16716     // are extracted by EXTRACT_SUBVECTOR.
16717     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16718                             DAG.getBitcast(BitcastVT, Mask),
16719                             DAG.getIntPtrConstant(0, dl));
16720   }
16721   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16722   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16723   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16724   return SDValue(Res, 1);
16725 }
16726
16727 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16728                                SDValue Mask, SDValue Base, SDValue Index,
16729                                SDValue ScaleOp, SDValue Chain) {
16730   SDLoc dl(Op);
16731   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16732   assert(C && "Invalid scale type");
16733   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16734   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16735   SDValue Segment = DAG.getRegister(0, MVT::i32);
16736   EVT MaskVT =
16737     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16738   SDValue MaskInReg;
16739   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16740   if (MaskC)
16741     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16742   else
16743     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16744   //SDVTList VTs = DAG.getVTList(MVT::Other);
16745   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16746   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16747   return SDValue(Res, 0);
16748 }
16749
16750 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16751 // read performance monitor counters (x86_rdpmc).
16752 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16753                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16754                               SmallVectorImpl<SDValue> &Results) {
16755   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16756   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16757   SDValue LO, HI;
16758
16759   // The ECX register is used to select the index of the performance counter
16760   // to read.
16761   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16762                                    N->getOperand(2));
16763   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16764
16765   // Reads the content of a 64-bit performance counter and returns it in the
16766   // registers EDX:EAX.
16767   if (Subtarget->is64Bit()) {
16768     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16769     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16770                             LO.getValue(2));
16771   } else {
16772     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16773     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16774                             LO.getValue(2));
16775   }
16776   Chain = HI.getValue(1);
16777
16778   if (Subtarget->is64Bit()) {
16779     // The EAX register is loaded with the low-order 32 bits. The EDX register
16780     // is loaded with the supported high-order bits of the counter.
16781     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16782                               DAG.getConstant(32, DL, MVT::i8));
16783     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16784     Results.push_back(Chain);
16785     return;
16786   }
16787
16788   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16789   SDValue Ops[] = { LO, HI };
16790   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16791   Results.push_back(Pair);
16792   Results.push_back(Chain);
16793 }
16794
16795 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16796 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16797 // also used to custom lower READCYCLECOUNTER nodes.
16798 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16799                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16800                               SmallVectorImpl<SDValue> &Results) {
16801   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16802   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16803   SDValue LO, HI;
16804
16805   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16806   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16807   // and the EAX register is loaded with the low-order 32 bits.
16808   if (Subtarget->is64Bit()) {
16809     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16810     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16811                             LO.getValue(2));
16812   } else {
16813     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16814     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16815                             LO.getValue(2));
16816   }
16817   SDValue Chain = HI.getValue(1);
16818
16819   if (Opcode == X86ISD::RDTSCP_DAG) {
16820     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16821
16822     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16823     // the ECX register. Add 'ecx' explicitly to the chain.
16824     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16825                                      HI.getValue(2));
16826     // Explicitly store the content of ECX at the location passed in input
16827     // to the 'rdtscp' intrinsic.
16828     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16829                          MachinePointerInfo(), false, false, 0);
16830   }
16831
16832   if (Subtarget->is64Bit()) {
16833     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16834     // the EAX register is loaded with the low-order 32 bits.
16835     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16836                               DAG.getConstant(32, DL, MVT::i8));
16837     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16838     Results.push_back(Chain);
16839     return;
16840   }
16841
16842   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16843   SDValue Ops[] = { LO, HI };
16844   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16845   Results.push_back(Pair);
16846   Results.push_back(Chain);
16847 }
16848
16849 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16850                                      SelectionDAG &DAG) {
16851   SmallVector<SDValue, 2> Results;
16852   SDLoc DL(Op);
16853   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16854                           Results);
16855   return DAG.getMergeValues(Results, DL);
16856 }
16857
16858 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16859                                     SelectionDAG &DAG) {
16860   MachineFunction &MF = DAG.getMachineFunction();
16861   const Function *Fn = MF.getFunction();
16862   SDLoc dl(Op);
16863   SDValue Chain = Op.getOperand(0);
16864
16865   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16866          "using llvm.x86.seh.restoreframe requires a frame pointer");
16867
16868   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16869   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16870
16871   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16872   unsigned FrameReg =
16873       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16874   unsigned SPReg = RegInfo->getStackRegister();
16875   unsigned SlotSize = RegInfo->getSlotSize();
16876
16877   // Get incoming EBP.
16878   SDValue IncomingEBP =
16879       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16880
16881   // SP is saved in the first field of every registration node, so load
16882   // [EBP-RegNodeSize] into SP.
16883   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16884   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16885                                DAG.getConstant(-RegNodeSize, dl, VT));
16886   SDValue NewSP =
16887       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16888                   false, VT.getScalarSizeInBits() / 8);
16889   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16890
16891   if (!RegInfo->needsStackRealignment(MF)) {
16892     // Adjust EBP to point back to the original frame position.
16893     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16894     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16895   } else {
16896     assert(RegInfo->hasBasePointer(MF) &&
16897            "functions with Win32 EH must use frame or base pointer register");
16898
16899     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16900     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16901     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16902
16903     // Reload the spilled EBP value, now that the stack and base pointers are
16904     // set up.
16905     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16906     X86FI->setHasSEHFramePtrSave(true);
16907     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16908     X86FI->setSEHFramePtrSaveIndex(FI);
16909     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16910                                 MachinePointerInfo(), false, false, false,
16911                                 VT.getScalarSizeInBits() / 8);
16912     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16913   }
16914
16915   return Chain;
16916 }
16917
16918 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16919 /// return truncate Store/MaskedStore Node
16920 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16921                                                SelectionDAG &DAG,
16922                                                MVT ElementType) {
16923   SDLoc dl(Op);
16924   SDValue Mask = Op.getOperand(4);
16925   SDValue DataToTruncate = Op.getOperand(3);
16926   SDValue Addr = Op.getOperand(2);
16927   SDValue Chain = Op.getOperand(0);
16928
16929   EVT VT  = DataToTruncate.getValueType();
16930   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16931                              ElementType, VT.getVectorNumElements());
16932
16933   if (isAllOnes(Mask)) // return just a truncate store
16934     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16935                              MachinePointerInfo(), SVT, false, false,
16936                              SVT.getScalarSizeInBits()/8);
16937
16938   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16939                                 MVT::i1, VT.getVectorNumElements());
16940   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16941                                    Mask.getValueType().getSizeInBits());
16942   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16943   // are extracted by EXTRACT_SUBVECTOR.
16944   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16945                               DAG.getBitcast(BitcastVT, Mask),
16946                               DAG.getIntPtrConstant(0, dl));
16947
16948   MachineMemOperand *MMO = DAG.getMachineFunction().
16949     getMachineMemOperand(MachinePointerInfo(),
16950                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16951                          SVT.getScalarSizeInBits()/8);
16952
16953   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16954                             VMask, SVT, MMO, true);
16955 }
16956
16957 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16958                                       SelectionDAG &DAG) {
16959   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16960
16961   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16962   if (!IntrData) {
16963     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16964       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16965     return SDValue();
16966   }
16967
16968   SDLoc dl(Op);
16969   switch(IntrData->Type) {
16970   default:
16971     llvm_unreachable("Unknown Intrinsic Type");
16972     break;
16973   case RDSEED:
16974   case RDRAND: {
16975     // Emit the node with the right value type.
16976     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16977     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16978
16979     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16980     // Otherwise return the value from Rand, which is always 0, casted to i32.
16981     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16982                       DAG.getConstant(1, dl, Op->getValueType(1)),
16983                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16984                       SDValue(Result.getNode(), 1) };
16985     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16986                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16987                                   Ops);
16988
16989     // Return { result, isValid, chain }.
16990     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16991                        SDValue(Result.getNode(), 2));
16992   }
16993   case GATHER: {
16994   //gather(v1, mask, index, base, scale);
16995     SDValue Chain = Op.getOperand(0);
16996     SDValue Src   = Op.getOperand(2);
16997     SDValue Base  = Op.getOperand(3);
16998     SDValue Index = Op.getOperand(4);
16999     SDValue Mask  = Op.getOperand(5);
17000     SDValue Scale = Op.getOperand(6);
17001     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17002                          Chain, Subtarget);
17003   }
17004   case SCATTER: {
17005   //scatter(base, mask, index, v1, scale);
17006     SDValue Chain = Op.getOperand(0);
17007     SDValue Base  = Op.getOperand(2);
17008     SDValue Mask  = Op.getOperand(3);
17009     SDValue Index = Op.getOperand(4);
17010     SDValue Src   = Op.getOperand(5);
17011     SDValue Scale = Op.getOperand(6);
17012     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17013                           Scale, Chain);
17014   }
17015   case PREFETCH: {
17016     SDValue Hint = Op.getOperand(6);
17017     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17018     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17019     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17020     SDValue Chain = Op.getOperand(0);
17021     SDValue Mask  = Op.getOperand(2);
17022     SDValue Index = Op.getOperand(3);
17023     SDValue Base  = Op.getOperand(4);
17024     SDValue Scale = Op.getOperand(5);
17025     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17026   }
17027   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17028   case RDTSC: {
17029     SmallVector<SDValue, 2> Results;
17030     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17031                             Results);
17032     return DAG.getMergeValues(Results, dl);
17033   }
17034   // Read Performance Monitoring Counters.
17035   case RDPMC: {
17036     SmallVector<SDValue, 2> Results;
17037     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17038     return DAG.getMergeValues(Results, dl);
17039   }
17040   // XTEST intrinsics.
17041   case XTEST: {
17042     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17043     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17044     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17045                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17046                                 InTrans);
17047     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17048     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17049                        Ret, SDValue(InTrans.getNode(), 1));
17050   }
17051   // ADC/ADCX/SBB
17052   case ADX: {
17053     SmallVector<SDValue, 2> Results;
17054     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17055     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17056     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17057                                 DAG.getConstant(-1, dl, MVT::i8));
17058     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17059                               Op.getOperand(4), GenCF.getValue(1));
17060     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17061                                  Op.getOperand(5), MachinePointerInfo(),
17062                                  false, false, 0);
17063     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17064                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17065                                 Res.getValue(1));
17066     Results.push_back(SetCC);
17067     Results.push_back(Store);
17068     return DAG.getMergeValues(Results, dl);
17069   }
17070   case COMPRESS_TO_MEM: {
17071     SDLoc dl(Op);
17072     SDValue Mask = Op.getOperand(4);
17073     SDValue DataToCompress = Op.getOperand(3);
17074     SDValue Addr = Op.getOperand(2);
17075     SDValue Chain = Op.getOperand(0);
17076
17077     EVT VT = DataToCompress.getValueType();
17078     if (isAllOnes(Mask)) // return just a store
17079       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17080                           MachinePointerInfo(), false, false,
17081                           VT.getScalarSizeInBits()/8);
17082
17083     SDValue Compressed =
17084       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17085                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17086     return DAG.getStore(Chain, dl, Compressed, Addr,
17087                         MachinePointerInfo(), false, false,
17088                         VT.getScalarSizeInBits()/8);
17089   }
17090   case TRUNCATE_TO_MEM_VI8:
17091     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17092   case TRUNCATE_TO_MEM_VI16:
17093     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17094   case TRUNCATE_TO_MEM_VI32:
17095     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17096   case EXPAND_FROM_MEM: {
17097     SDLoc dl(Op);
17098     SDValue Mask = Op.getOperand(4);
17099     SDValue PassThru = Op.getOperand(3);
17100     SDValue Addr = Op.getOperand(2);
17101     SDValue Chain = Op.getOperand(0);
17102     EVT VT = Op.getValueType();
17103
17104     if (isAllOnes(Mask)) // return just a load
17105       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17106                          false, VT.getScalarSizeInBits()/8);
17107
17108     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17109                                        false, false, false,
17110                                        VT.getScalarSizeInBits()/8);
17111
17112     SDValue Results[] = {
17113       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17114                            Mask, PassThru, Subtarget, DAG), Chain};
17115     return DAG.getMergeValues(Results, dl);
17116   }
17117   }
17118 }
17119
17120 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17121                                            SelectionDAG &DAG) const {
17122   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17123   MFI->setReturnAddressIsTaken(true);
17124
17125   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17126     return SDValue();
17127
17128   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17129   SDLoc dl(Op);
17130   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17131
17132   if (Depth > 0) {
17133     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17134     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17135     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17136     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17137                        DAG.getNode(ISD::ADD, dl, PtrVT,
17138                                    FrameAddr, Offset),
17139                        MachinePointerInfo(), false, false, false, 0);
17140   }
17141
17142   // Just load the return address.
17143   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17144   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17145                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17146 }
17147
17148 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17149   MachineFunction &MF = DAG.getMachineFunction();
17150   MachineFrameInfo *MFI = MF.getFrameInfo();
17151   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17152   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17153   EVT VT = Op.getValueType();
17154
17155   MFI->setFrameAddressIsTaken(true);
17156
17157   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17158     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17159     // is not possible to crawl up the stack without looking at the unwind codes
17160     // simultaneously.
17161     int FrameAddrIndex = FuncInfo->getFAIndex();
17162     if (!FrameAddrIndex) {
17163       // Set up a frame object for the return address.
17164       unsigned SlotSize = RegInfo->getSlotSize();
17165       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17166           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17167       FuncInfo->setFAIndex(FrameAddrIndex);
17168     }
17169     return DAG.getFrameIndex(FrameAddrIndex, VT);
17170   }
17171
17172   unsigned FrameReg =
17173       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17174   SDLoc dl(Op);  // FIXME probably not meaningful
17175   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17176   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17177           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17178          "Invalid Frame Register!");
17179   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17180   while (Depth--)
17181     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17182                             MachinePointerInfo(),
17183                             false, false, false, 0);
17184   return FrameAddr;
17185 }
17186
17187 // FIXME? Maybe this could be a TableGen attribute on some registers and
17188 // this table could be generated automatically from RegInfo.
17189 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17190                                               SelectionDAG &DAG) const {
17191   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17192   const MachineFunction &MF = DAG.getMachineFunction();
17193
17194   unsigned Reg = StringSwitch<unsigned>(RegName)
17195                        .Case("esp", X86::ESP)
17196                        .Case("rsp", X86::RSP)
17197                        .Case("ebp", X86::EBP)
17198                        .Case("rbp", X86::RBP)
17199                        .Default(0);
17200
17201   if (Reg == X86::EBP || Reg == X86::RBP) {
17202     if (!TFI.hasFP(MF))
17203       report_fatal_error("register " + StringRef(RegName) +
17204                          " is allocatable: function has no frame pointer");
17205 #ifndef NDEBUG
17206     else {
17207       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17208       unsigned FrameReg =
17209           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17210       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17211              "Invalid Frame Register!");
17212     }
17213 #endif
17214   }
17215
17216   if (Reg)
17217     return Reg;
17218
17219   report_fatal_error("Invalid register name global variable");
17220 }
17221
17222 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17223                                                      SelectionDAG &DAG) const {
17224   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17225   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17226 }
17227
17228 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17229   SDValue Chain     = Op.getOperand(0);
17230   SDValue Offset    = Op.getOperand(1);
17231   SDValue Handler   = Op.getOperand(2);
17232   SDLoc dl      (Op);
17233
17234   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17235   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17236   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17237   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17238           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17239          "Invalid Frame Register!");
17240   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17241   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17242
17243   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17244                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17245                                                        dl));
17246   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17247   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17248                        false, false, 0);
17249   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17250
17251   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17252                      DAG.getRegister(StoreAddrReg, PtrVT));
17253 }
17254
17255 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17256                                                SelectionDAG &DAG) const {
17257   SDLoc DL(Op);
17258   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17259                      DAG.getVTList(MVT::i32, MVT::Other),
17260                      Op.getOperand(0), Op.getOperand(1));
17261 }
17262
17263 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17264                                                 SelectionDAG &DAG) const {
17265   SDLoc DL(Op);
17266   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17267                      Op.getOperand(0), Op.getOperand(1));
17268 }
17269
17270 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17271   return Op.getOperand(0);
17272 }
17273
17274 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17275                                                 SelectionDAG &DAG) const {
17276   SDValue Root = Op.getOperand(0);
17277   SDValue Trmp = Op.getOperand(1); // trampoline
17278   SDValue FPtr = Op.getOperand(2); // nested function
17279   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17280   SDLoc dl (Op);
17281
17282   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17283   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17284
17285   if (Subtarget->is64Bit()) {
17286     SDValue OutChains[6];
17287
17288     // Large code-model.
17289     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17290     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17291
17292     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17293     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17294
17295     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17296
17297     // Load the pointer to the nested function into R11.
17298     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17299     SDValue Addr = Trmp;
17300     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17301                                 Addr, MachinePointerInfo(TrmpAddr),
17302                                 false, false, 0);
17303
17304     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17305                        DAG.getConstant(2, dl, MVT::i64));
17306     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17307                                 MachinePointerInfo(TrmpAddr, 2),
17308                                 false, false, 2);
17309
17310     // Load the 'nest' parameter value into R10.
17311     // R10 is specified in X86CallingConv.td
17312     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17313     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17314                        DAG.getConstant(10, dl, MVT::i64));
17315     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17316                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17317                                 false, false, 0);
17318
17319     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17320                        DAG.getConstant(12, dl, MVT::i64));
17321     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17322                                 MachinePointerInfo(TrmpAddr, 12),
17323                                 false, false, 2);
17324
17325     // Jump to the nested function.
17326     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17327     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17328                        DAG.getConstant(20, dl, MVT::i64));
17329     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17330                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17331                                 false, false, 0);
17332
17333     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17334     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17335                        DAG.getConstant(22, dl, MVT::i64));
17336     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17337                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17338                                 false, false, 0);
17339
17340     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17341   } else {
17342     const Function *Func =
17343       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17344     CallingConv::ID CC = Func->getCallingConv();
17345     unsigned NestReg;
17346
17347     switch (CC) {
17348     default:
17349       llvm_unreachable("Unsupported calling convention");
17350     case CallingConv::C:
17351     case CallingConv::X86_StdCall: {
17352       // Pass 'nest' parameter in ECX.
17353       // Must be kept in sync with X86CallingConv.td
17354       NestReg = X86::ECX;
17355
17356       // Check that ECX wasn't needed by an 'inreg' parameter.
17357       FunctionType *FTy = Func->getFunctionType();
17358       const AttributeSet &Attrs = Func->getAttributes();
17359
17360       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17361         unsigned InRegCount = 0;
17362         unsigned Idx = 1;
17363
17364         for (FunctionType::param_iterator I = FTy->param_begin(),
17365              E = FTy->param_end(); I != E; ++I, ++Idx)
17366           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17367             auto &DL = DAG.getDataLayout();
17368             // FIXME: should only count parameters that are lowered to integers.
17369             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17370           }
17371
17372         if (InRegCount > 2) {
17373           report_fatal_error("Nest register in use - reduce number of inreg"
17374                              " parameters!");
17375         }
17376       }
17377       break;
17378     }
17379     case CallingConv::X86_FastCall:
17380     case CallingConv::X86_ThisCall:
17381     case CallingConv::Fast:
17382       // Pass 'nest' parameter in EAX.
17383       // Must be kept in sync with X86CallingConv.td
17384       NestReg = X86::EAX;
17385       break;
17386     }
17387
17388     SDValue OutChains[4];
17389     SDValue Addr, Disp;
17390
17391     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17392                        DAG.getConstant(10, dl, MVT::i32));
17393     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17394
17395     // This is storing the opcode for MOV32ri.
17396     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17397     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17398     OutChains[0] = DAG.getStore(Root, dl,
17399                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17400                                 Trmp, MachinePointerInfo(TrmpAddr),
17401                                 false, false, 0);
17402
17403     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17404                        DAG.getConstant(1, dl, MVT::i32));
17405     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17406                                 MachinePointerInfo(TrmpAddr, 1),
17407                                 false, false, 1);
17408
17409     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17410     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17411                        DAG.getConstant(5, dl, MVT::i32));
17412     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17413                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17414                                 false, false, 1);
17415
17416     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17417                        DAG.getConstant(6, dl, MVT::i32));
17418     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17419                                 MachinePointerInfo(TrmpAddr, 6),
17420                                 false, false, 1);
17421
17422     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17423   }
17424 }
17425
17426 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17427                                             SelectionDAG &DAG) const {
17428   /*
17429    The rounding mode is in bits 11:10 of FPSR, and has the following
17430    settings:
17431      00 Round to nearest
17432      01 Round to -inf
17433      10 Round to +inf
17434      11 Round to 0
17435
17436   FLT_ROUNDS, on the other hand, expects the following:
17437     -1 Undefined
17438      0 Round to 0
17439      1 Round to nearest
17440      2 Round to +inf
17441      3 Round to -inf
17442
17443   To perform the conversion, we do:
17444     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17445   */
17446
17447   MachineFunction &MF = DAG.getMachineFunction();
17448   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17449   unsigned StackAlignment = TFI.getStackAlignment();
17450   MVT VT = Op.getSimpleValueType();
17451   SDLoc DL(Op);
17452
17453   // Save FP Control Word to stack slot
17454   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17455   SDValue StackSlot =
17456       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17457
17458   MachineMemOperand *MMO =
17459       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17460                               MachineMemOperand::MOStore, 2, 2);
17461
17462   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17463   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17464                                           DAG.getVTList(MVT::Other),
17465                                           Ops, MVT::i16, MMO);
17466
17467   // Load FP Control Word from stack slot
17468   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17469                             MachinePointerInfo(), false, false, false, 0);
17470
17471   // Transform as necessary
17472   SDValue CWD1 =
17473     DAG.getNode(ISD::SRL, DL, MVT::i16,
17474                 DAG.getNode(ISD::AND, DL, MVT::i16,
17475                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17476                 DAG.getConstant(11, DL, MVT::i8));
17477   SDValue CWD2 =
17478     DAG.getNode(ISD::SRL, DL, MVT::i16,
17479                 DAG.getNode(ISD::AND, DL, MVT::i16,
17480                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17481                 DAG.getConstant(9, DL, MVT::i8));
17482
17483   SDValue RetVal =
17484     DAG.getNode(ISD::AND, DL, MVT::i16,
17485                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17486                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17487                             DAG.getConstant(1, DL, MVT::i16)),
17488                 DAG.getConstant(3, DL, MVT::i16));
17489
17490   return DAG.getNode((VT.getSizeInBits() < 16 ?
17491                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17492 }
17493
17494 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17495 //
17496 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17497 //    to 512-bit vector.
17498 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17499 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17500 //    split the vector, perform operation on it's Lo a Hi part and
17501 //    concatenate the results.
17502 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17503   SDLoc dl(Op);
17504   MVT VT = Op.getSimpleValueType();
17505   MVT EltVT = VT.getVectorElementType();
17506   unsigned NumElems = VT.getVectorNumElements();
17507
17508   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17509     // Extend to 512 bit vector.
17510     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17511               "Unsupported value type for operation");
17512
17513     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17514     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17515                                  DAG.getUNDEF(NewVT),
17516                                  Op.getOperand(0),
17517                                  DAG.getIntPtrConstant(0, dl));
17518     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17519
17520     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17521                        DAG.getIntPtrConstant(0, dl));
17522   }
17523
17524   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17525           "Unsupported element type");
17526
17527   if (16 < NumElems) {
17528     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17529     SDValue Lo, Hi;
17530     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17531     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17532
17533     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17534     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17535
17536     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17537   }
17538
17539   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17540
17541   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17542           "Unsupported value type for operation");
17543
17544   // Use native supported vector instruction vplzcntd.
17545   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17546   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17547   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17548   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17549
17550   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17551 }
17552
17553 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17554                          SelectionDAG &DAG) {
17555   MVT VT = Op.getSimpleValueType();
17556   EVT OpVT = VT;
17557   unsigned NumBits = VT.getSizeInBits();
17558   SDLoc dl(Op);
17559
17560   if (VT.isVector() && Subtarget->hasAVX512())
17561     return LowerVectorCTLZ_AVX512(Op, DAG);
17562
17563   Op = Op.getOperand(0);
17564   if (VT == MVT::i8) {
17565     // Zero extend to i32 since there is not an i8 bsr.
17566     OpVT = MVT::i32;
17567     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17568   }
17569
17570   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17571   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17572   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17573
17574   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17575   SDValue Ops[] = {
17576     Op,
17577     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17578     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17579     Op.getValue(1)
17580   };
17581   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17582
17583   // Finally xor with NumBits-1.
17584   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17585                    DAG.getConstant(NumBits - 1, dl, OpVT));
17586
17587   if (VT == MVT::i8)
17588     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17589   return Op;
17590 }
17591
17592 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17593                                     SelectionDAG &DAG) {
17594   MVT VT = Op.getSimpleValueType();
17595   EVT OpVT = VT;
17596   unsigned NumBits = VT.getSizeInBits();
17597   SDLoc dl(Op);
17598
17599   if (VT.isVector() && Subtarget->hasAVX512())
17600     return LowerVectorCTLZ_AVX512(Op, DAG);
17601
17602   Op = Op.getOperand(0);
17603   if (VT == MVT::i8) {
17604     // Zero extend to i32 since there is not an i8 bsr.
17605     OpVT = MVT::i32;
17606     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17607   }
17608
17609   // Issue a bsr (scan bits in reverse).
17610   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17611   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17612
17613   // And xor with NumBits-1.
17614   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17615                    DAG.getConstant(NumBits - 1, dl, OpVT));
17616
17617   if (VT == MVT::i8)
17618     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17619   return Op;
17620 }
17621
17622 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17623   MVT VT = Op.getSimpleValueType();
17624   unsigned NumBits = VT.getScalarSizeInBits();
17625   SDLoc dl(Op);
17626
17627   if (VT.isVector()) {
17628     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17629
17630     SDValue N0 = Op.getOperand(0);
17631     SDValue Zero = DAG.getConstant(0, dl, VT);
17632
17633     // lsb(x) = (x & -x)
17634     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17635                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17636
17637     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17638     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17639         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17640       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17641       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17642                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17643     }
17644
17645     // cttz(x) = ctpop(lsb - 1)
17646     SDValue One = DAG.getConstant(1, dl, VT);
17647     return DAG.getNode(ISD::CTPOP, dl, VT,
17648                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17649   }
17650
17651   assert(Op.getOpcode() == ISD::CTTZ &&
17652          "Only scalar CTTZ requires custom lowering");
17653
17654   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17655   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17656   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17657
17658   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17659   SDValue Ops[] = {
17660     Op,
17661     DAG.getConstant(NumBits, dl, VT),
17662     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17663     Op.getValue(1)
17664   };
17665   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17666 }
17667
17668 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17669 // ones, and then concatenate the result back.
17670 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17671   MVT VT = Op.getSimpleValueType();
17672
17673   assert(VT.is256BitVector() && VT.isInteger() &&
17674          "Unsupported value type for operation");
17675
17676   unsigned NumElems = VT.getVectorNumElements();
17677   SDLoc dl(Op);
17678
17679   // Extract the LHS vectors
17680   SDValue LHS = Op.getOperand(0);
17681   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17682   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17683
17684   // Extract the RHS vectors
17685   SDValue RHS = Op.getOperand(1);
17686   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17687   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17688
17689   MVT EltVT = VT.getVectorElementType();
17690   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17691
17692   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17693                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17694                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17695 }
17696
17697 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17698   if (Op.getValueType() == MVT::i1)
17699     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17700                        Op.getOperand(0), Op.getOperand(1));
17701   assert(Op.getSimpleValueType().is256BitVector() &&
17702          Op.getSimpleValueType().isInteger() &&
17703          "Only handle AVX 256-bit vector integer operation");
17704   return Lower256IntArith(Op, DAG);
17705 }
17706
17707 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17708   if (Op.getValueType() == MVT::i1)
17709     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17710                        Op.getOperand(0), Op.getOperand(1));
17711   assert(Op.getSimpleValueType().is256BitVector() &&
17712          Op.getSimpleValueType().isInteger() &&
17713          "Only handle AVX 256-bit vector integer operation");
17714   return Lower256IntArith(Op, DAG);
17715 }
17716
17717 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17718   assert(Op.getSimpleValueType().is256BitVector() &&
17719          Op.getSimpleValueType().isInteger() &&
17720          "Only handle AVX 256-bit vector integer operation");
17721   return Lower256IntArith(Op, DAG);
17722 }
17723
17724 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17725                         SelectionDAG &DAG) {
17726   SDLoc dl(Op);
17727   MVT VT = Op.getSimpleValueType();
17728
17729   if (VT == MVT::i1)
17730     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17731
17732   // Decompose 256-bit ops into smaller 128-bit ops.
17733   if (VT.is256BitVector() && !Subtarget->hasInt256())
17734     return Lower256IntArith(Op, DAG);
17735
17736   SDValue A = Op.getOperand(0);
17737   SDValue B = Op.getOperand(1);
17738
17739   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17740   // pairs, multiply and truncate.
17741   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17742     if (Subtarget->hasInt256()) {
17743       if (VT == MVT::v32i8) {
17744         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17745         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17746         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17747         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17748         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17749         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17750         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17751         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17752                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17753                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17754       }
17755
17756       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17757       return DAG.getNode(
17758           ISD::TRUNCATE, dl, VT,
17759           DAG.getNode(ISD::MUL, dl, ExVT,
17760                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17761                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17762     }
17763
17764     assert(VT == MVT::v16i8 &&
17765            "Pre-AVX2 support only supports v16i8 multiplication");
17766     MVT ExVT = MVT::v8i16;
17767
17768     // Extract the lo parts and sign extend to i16
17769     SDValue ALo, BLo;
17770     if (Subtarget->hasSSE41()) {
17771       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17772       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17773     } else {
17774       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17775                               -1, 4, -1, 5, -1, 6, -1, 7};
17776       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17777       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17778       ALo = DAG.getBitcast(ExVT, ALo);
17779       BLo = DAG.getBitcast(ExVT, BLo);
17780       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17781       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17782     }
17783
17784     // Extract the hi parts and sign extend to i16
17785     SDValue AHi, BHi;
17786     if (Subtarget->hasSSE41()) {
17787       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17788                               -1, -1, -1, -1, -1, -1, -1, -1};
17789       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17790       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17791       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17792       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17793     } else {
17794       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17795                               -1, 12, -1, 13, -1, 14, -1, 15};
17796       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17797       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17798       AHi = DAG.getBitcast(ExVT, AHi);
17799       BHi = DAG.getBitcast(ExVT, BHi);
17800       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17801       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17802     }
17803
17804     // Multiply, mask the lower 8bits of the lo/hi results and pack
17805     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17806     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17807     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17808     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17809     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17810   }
17811
17812   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17813   if (VT == MVT::v4i32) {
17814     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17815            "Should not custom lower when pmuldq is available!");
17816
17817     // Extract the odd parts.
17818     static const int UnpackMask[] = { 1, -1, 3, -1 };
17819     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17820     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17821
17822     // Multiply the even parts.
17823     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17824     // Now multiply odd parts.
17825     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17826
17827     Evens = DAG.getBitcast(VT, Evens);
17828     Odds = DAG.getBitcast(VT, Odds);
17829
17830     // Merge the two vectors back together with a shuffle. This expands into 2
17831     // shuffles.
17832     static const int ShufMask[] = { 0, 4, 2, 6 };
17833     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17834   }
17835
17836   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17837          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17838
17839   //  Ahi = psrlqi(a, 32);
17840   //  Bhi = psrlqi(b, 32);
17841   //
17842   //  AloBlo = pmuludq(a, b);
17843   //  AloBhi = pmuludq(a, Bhi);
17844   //  AhiBlo = pmuludq(Ahi, b);
17845
17846   //  AloBhi = psllqi(AloBhi, 32);
17847   //  AhiBlo = psllqi(AhiBlo, 32);
17848   //  return AloBlo + AloBhi + AhiBlo;
17849
17850   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17851   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17852
17853   SDValue AhiBlo = Ahi;
17854   SDValue AloBhi = Bhi;
17855   // Bit cast to 32-bit vectors for MULUDQ
17856   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17857                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17858   A = DAG.getBitcast(MulVT, A);
17859   B = DAG.getBitcast(MulVT, B);
17860   Ahi = DAG.getBitcast(MulVT, Ahi);
17861   Bhi = DAG.getBitcast(MulVT, Bhi);
17862
17863   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17864   // After shifting right const values the result may be all-zero.
17865   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17866     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17867     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17868   }
17869   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17870     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17871     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17872   }
17873
17874   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17875   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17876 }
17877
17878 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17879   assert(Subtarget->isTargetWin64() && "Unexpected target");
17880   EVT VT = Op.getValueType();
17881   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17882          "Unexpected return type for lowering");
17883
17884   RTLIB::Libcall LC;
17885   bool isSigned;
17886   switch (Op->getOpcode()) {
17887   default: llvm_unreachable("Unexpected request for libcall!");
17888   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17889   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17890   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17891   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17892   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17893   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17894   }
17895
17896   SDLoc dl(Op);
17897   SDValue InChain = DAG.getEntryNode();
17898
17899   TargetLowering::ArgListTy Args;
17900   TargetLowering::ArgListEntry Entry;
17901   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17902     EVT ArgVT = Op->getOperand(i).getValueType();
17903     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17904            "Unexpected argument type for lowering");
17905     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17906     Entry.Node = StackPtr;
17907     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17908                            false, false, 16);
17909     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17910     Entry.Ty = PointerType::get(ArgTy,0);
17911     Entry.isSExt = false;
17912     Entry.isZExt = false;
17913     Args.push_back(Entry);
17914   }
17915
17916   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17917                                          getPointerTy(DAG.getDataLayout()));
17918
17919   TargetLowering::CallLoweringInfo CLI(DAG);
17920   CLI.setDebugLoc(dl).setChain(InChain)
17921     .setCallee(getLibcallCallingConv(LC),
17922                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17923                Callee, std::move(Args), 0)
17924     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17925
17926   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17927   return DAG.getBitcast(VT, CallInfo.first);
17928 }
17929
17930 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17931                              SelectionDAG &DAG) {
17932   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17933   EVT VT = Op0.getValueType();
17934   SDLoc dl(Op);
17935
17936   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17937          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17938
17939   // PMULxD operations multiply each even value (starting at 0) of LHS with
17940   // the related value of RHS and produce a widen result.
17941   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17942   // => <2 x i64> <ae|cg>
17943   //
17944   // In other word, to have all the results, we need to perform two PMULxD:
17945   // 1. one with the even values.
17946   // 2. one with the odd values.
17947   // To achieve #2, with need to place the odd values at an even position.
17948   //
17949   // Place the odd value at an even position (basically, shift all values 1
17950   // step to the left):
17951   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17952   // <a|b|c|d> => <b|undef|d|undef>
17953   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17954   // <e|f|g|h> => <f|undef|h|undef>
17955   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17956
17957   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17958   // ints.
17959   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17960   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17961   unsigned Opcode =
17962       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17963   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17964   // => <2 x i64> <ae|cg>
17965   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17966   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17967   // => <2 x i64> <bf|dh>
17968   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17969
17970   // Shuffle it back into the right order.
17971   SDValue Highs, Lows;
17972   if (VT == MVT::v8i32) {
17973     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17974     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17975     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17976     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17977   } else {
17978     const int HighMask[] = {1, 5, 3, 7};
17979     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17980     const int LowMask[] = {0, 4, 2, 6};
17981     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17982   }
17983
17984   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17985   // unsigned multiply.
17986   if (IsSigned && !Subtarget->hasSSE41()) {
17987     SDValue ShAmt = DAG.getConstant(
17988         31, dl,
17989         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17990     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17991                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17992     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17993                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17994
17995     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17996     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17997   }
17998
17999   // The first result of MUL_LOHI is actually the low value, followed by the
18000   // high value.
18001   SDValue Ops[] = {Lows, Highs};
18002   return DAG.getMergeValues(Ops, dl);
18003 }
18004
18005 // Return true if the required (according to Opcode) shift-imm form is natively
18006 // supported by the Subtarget
18007 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18008                                         unsigned Opcode) {
18009   if (VT.getScalarSizeInBits() < 16)
18010     return false;
18011
18012   if (VT.is512BitVector() &&
18013       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18014     return true;
18015
18016   bool LShift = VT.is128BitVector() ||
18017     (VT.is256BitVector() && Subtarget->hasInt256());
18018
18019   bool AShift = LShift && (Subtarget->hasVLX() ||
18020     (VT != MVT::v2i64 && VT != MVT::v4i64));
18021   return (Opcode == ISD::SRA) ? AShift : LShift;
18022 }
18023
18024 // The shift amount is a variable, but it is the same for all vector lanes.
18025 // These instructions are defined together with shift-immediate.
18026 static
18027 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18028                                       unsigned Opcode) {
18029   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18030 }
18031
18032 // Return true if the required (according to Opcode) variable-shift form is
18033 // natively supported by the Subtarget
18034 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18035                                     unsigned Opcode) {
18036
18037   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18038     return false;
18039
18040   // vXi16 supported only on AVX-512, BWI
18041   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18042     return false;
18043
18044   if (VT.is512BitVector() || Subtarget->hasVLX())
18045     return true;
18046
18047   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18048   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18049   return (Opcode == ISD::SRA) ? AShift : LShift;
18050 }
18051
18052 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18053                                          const X86Subtarget *Subtarget) {
18054   MVT VT = Op.getSimpleValueType();
18055   SDLoc dl(Op);
18056   SDValue R = Op.getOperand(0);
18057   SDValue Amt = Op.getOperand(1);
18058
18059   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18060     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18061
18062   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18063     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18064     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18065     SDValue Ex = DAG.getBitcast(ExVT, R);
18066
18067     if (ShiftAmt >= 32) {
18068       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18069       SDValue Upper =
18070           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18071       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18072                                                  ShiftAmt - 32, DAG);
18073       if (VT == MVT::v2i64)
18074         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18075       if (VT == MVT::v4i64)
18076         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18077                                   {9, 1, 11, 3, 13, 5, 15, 7});
18078     } else {
18079       // SRA upper i32, SHL whole i64 and select lower i32.
18080       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18081                                                  ShiftAmt, DAG);
18082       SDValue Lower =
18083           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18084       Lower = DAG.getBitcast(ExVT, Lower);
18085       if (VT == MVT::v2i64)
18086         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18087       if (VT == MVT::v4i64)
18088         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18089                                   {8, 1, 10, 3, 12, 5, 14, 7});
18090     }
18091     return DAG.getBitcast(VT, Ex);
18092   };
18093
18094   // Optimize shl/srl/sra with constant shift amount.
18095   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18096     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18097       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18098
18099       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18100         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18101
18102       // i64 SRA needs to be performed as partial shifts.
18103       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18104           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18105         return ArithmeticShiftRight64(ShiftAmt);
18106
18107       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18108         unsigned NumElts = VT.getVectorNumElements();
18109         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18110
18111         // Simple i8 add case
18112         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18113           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18114
18115         // ashr(R, 7)  === cmp_slt(R, 0)
18116         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18117           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18118           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18119         }
18120
18121         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18122         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18123           return SDValue();
18124
18125         if (Op.getOpcode() == ISD::SHL) {
18126           // Make a large shift.
18127           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18128                                                    R, ShiftAmt, DAG);
18129           SHL = DAG.getBitcast(VT, SHL);
18130           // Zero out the rightmost bits.
18131           SmallVector<SDValue, 32> V(
18132               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18133           return DAG.getNode(ISD::AND, dl, VT, SHL,
18134                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18135         }
18136         if (Op.getOpcode() == ISD::SRL) {
18137           // Make a large shift.
18138           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18139                                                    R, ShiftAmt, DAG);
18140           SRL = DAG.getBitcast(VT, SRL);
18141           // Zero out the leftmost bits.
18142           SmallVector<SDValue, 32> V(
18143               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18144           return DAG.getNode(ISD::AND, dl, VT, SRL,
18145                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18146         }
18147         if (Op.getOpcode() == ISD::SRA) {
18148           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18149           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18150           SmallVector<SDValue, 32> V(NumElts,
18151                                      DAG.getConstant(128 >> ShiftAmt, dl,
18152                                                      MVT::i8));
18153           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18154           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18155           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18156           return Res;
18157         }
18158         llvm_unreachable("Unknown shift opcode.");
18159       }
18160     }
18161   }
18162
18163   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18164   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18165       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18166
18167     // Peek through any splat that was introduced for i64 shift vectorization.
18168     int SplatIndex = -1;
18169     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18170       if (SVN->isSplat()) {
18171         SplatIndex = SVN->getSplatIndex();
18172         Amt = Amt.getOperand(0);
18173         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18174                "Splat shuffle referencing second operand");
18175       }
18176
18177     if (Amt.getOpcode() != ISD::BITCAST ||
18178         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18179       return SDValue();
18180
18181     Amt = Amt.getOperand(0);
18182     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18183                      VT.getVectorNumElements();
18184     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18185     uint64_t ShiftAmt = 0;
18186     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18187     for (unsigned i = 0; i != Ratio; ++i) {
18188       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18189       if (!C)
18190         return SDValue();
18191       // 6 == Log2(64)
18192       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18193     }
18194
18195     // Check remaining shift amounts (if not a splat).
18196     if (SplatIndex < 0) {
18197       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18198         uint64_t ShAmt = 0;
18199         for (unsigned j = 0; j != Ratio; ++j) {
18200           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18201           if (!C)
18202             return SDValue();
18203           // 6 == Log2(64)
18204           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18205         }
18206         if (ShAmt != ShiftAmt)
18207           return SDValue();
18208       }
18209     }
18210
18211     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18212       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18213
18214     if (Op.getOpcode() == ISD::SRA)
18215       return ArithmeticShiftRight64(ShiftAmt);
18216   }
18217
18218   return SDValue();
18219 }
18220
18221 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18222                                         const X86Subtarget* Subtarget) {
18223   MVT VT = Op.getSimpleValueType();
18224   SDLoc dl(Op);
18225   SDValue R = Op.getOperand(0);
18226   SDValue Amt = Op.getOperand(1);
18227
18228   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18229     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18230
18231   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18232     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18233
18234   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18235     SDValue BaseShAmt;
18236     EVT EltVT = VT.getVectorElementType();
18237
18238     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18239       // Check if this build_vector node is doing a splat.
18240       // If so, then set BaseShAmt equal to the splat value.
18241       BaseShAmt = BV->getSplatValue();
18242       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18243         BaseShAmt = SDValue();
18244     } else {
18245       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18246         Amt = Amt.getOperand(0);
18247
18248       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18249       if (SVN && SVN->isSplat()) {
18250         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18251         SDValue InVec = Amt.getOperand(0);
18252         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18253           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18254                  "Unexpected shuffle index found!");
18255           BaseShAmt = InVec.getOperand(SplatIdx);
18256         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18257            if (ConstantSDNode *C =
18258                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18259              if (C->getZExtValue() == SplatIdx)
18260                BaseShAmt = InVec.getOperand(1);
18261            }
18262         }
18263
18264         if (!BaseShAmt)
18265           // Avoid introducing an extract element from a shuffle.
18266           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18267                                   DAG.getIntPtrConstant(SplatIdx, dl));
18268       }
18269     }
18270
18271     if (BaseShAmt.getNode()) {
18272       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18273       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18274         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18275       else if (EltVT.bitsLT(MVT::i32))
18276         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18277
18278       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18279     }
18280   }
18281
18282   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18283   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18284       Amt.getOpcode() == ISD::BITCAST &&
18285       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18286     Amt = Amt.getOperand(0);
18287     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18288                      VT.getVectorNumElements();
18289     std::vector<SDValue> Vals(Ratio);
18290     for (unsigned i = 0; i != Ratio; ++i)
18291       Vals[i] = Amt.getOperand(i);
18292     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18293       for (unsigned j = 0; j != Ratio; ++j)
18294         if (Vals[j] != Amt.getOperand(i + j))
18295           return SDValue();
18296     }
18297
18298     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18299       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18300   }
18301   return SDValue();
18302 }
18303
18304 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18305                           SelectionDAG &DAG) {
18306   MVT VT = Op.getSimpleValueType();
18307   SDLoc dl(Op);
18308   SDValue R = Op.getOperand(0);
18309   SDValue Amt = Op.getOperand(1);
18310
18311   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18312   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18313
18314   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18315     return V;
18316
18317   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18318     return V;
18319
18320   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18321     return Op;
18322
18323   // XOP has 128-bit variable logical/arithmetic shifts.
18324   // +ve/-ve Amt = shift left/right.
18325   if (Subtarget->hasXOP() &&
18326       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18327        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18328     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18329       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18330       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18331     }
18332     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18333       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18334     if (Op.getOpcode() == ISD::SRA)
18335       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18336   }
18337
18338   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18339   // shifts per-lane and then shuffle the partial results back together.
18340   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18341     // Splat the shift amounts so the scalar shifts above will catch it.
18342     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18343     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18344     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18345     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18346     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18347   }
18348
18349   // i64 vector arithmetic shift can be emulated with the transform:
18350   // M = lshr(SIGN_BIT, Amt)
18351   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18352   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18353       Op.getOpcode() == ISD::SRA) {
18354     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18355     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18356     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18357     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18358     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18359     return R;
18360   }
18361
18362   // If possible, lower this packed shift into a vector multiply instead of
18363   // expanding it into a sequence of scalar shifts.
18364   // Do this only if the vector shift count is a constant build_vector.
18365   if (Op.getOpcode() == ISD::SHL &&
18366       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18367        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18368       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18369     SmallVector<SDValue, 8> Elts;
18370     EVT SVT = VT.getScalarType();
18371     unsigned SVTBits = SVT.getSizeInBits();
18372     const APInt &One = APInt(SVTBits, 1);
18373     unsigned NumElems = VT.getVectorNumElements();
18374
18375     for (unsigned i=0; i !=NumElems; ++i) {
18376       SDValue Op = Amt->getOperand(i);
18377       if (Op->getOpcode() == ISD::UNDEF) {
18378         Elts.push_back(Op);
18379         continue;
18380       }
18381
18382       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18383       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18384       uint64_t ShAmt = C.getZExtValue();
18385       if (ShAmt >= SVTBits) {
18386         Elts.push_back(DAG.getUNDEF(SVT));
18387         continue;
18388       }
18389       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18390     }
18391     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18392     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18393   }
18394
18395   // Lower SHL with variable shift amount.
18396   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18397     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18398
18399     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18400                      DAG.getConstant(0x3f800000U, dl, VT));
18401     Op = DAG.getBitcast(MVT::v4f32, Op);
18402     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18403     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18404   }
18405
18406   // If possible, lower this shift as a sequence of two shifts by
18407   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18408   // Example:
18409   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18410   //
18411   // Could be rewritten as:
18412   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18413   //
18414   // The advantage is that the two shifts from the example would be
18415   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18416   // the vector shift into four scalar shifts plus four pairs of vector
18417   // insert/extract.
18418   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18419       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18420     unsigned TargetOpcode = X86ISD::MOVSS;
18421     bool CanBeSimplified;
18422     // The splat value for the first packed shift (the 'X' from the example).
18423     SDValue Amt1 = Amt->getOperand(0);
18424     // The splat value for the second packed shift (the 'Y' from the example).
18425     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18426                                         Amt->getOperand(2);
18427
18428     // See if it is possible to replace this node with a sequence of
18429     // two shifts followed by a MOVSS/MOVSD
18430     if (VT == MVT::v4i32) {
18431       // Check if it is legal to use a MOVSS.
18432       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18433                         Amt2 == Amt->getOperand(3);
18434       if (!CanBeSimplified) {
18435         // Otherwise, check if we can still simplify this node using a MOVSD.
18436         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18437                           Amt->getOperand(2) == Amt->getOperand(3);
18438         TargetOpcode = X86ISD::MOVSD;
18439         Amt2 = Amt->getOperand(2);
18440       }
18441     } else {
18442       // Do similar checks for the case where the machine value type
18443       // is MVT::v8i16.
18444       CanBeSimplified = Amt1 == Amt->getOperand(1);
18445       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18446         CanBeSimplified = Amt2 == Amt->getOperand(i);
18447
18448       if (!CanBeSimplified) {
18449         TargetOpcode = X86ISD::MOVSD;
18450         CanBeSimplified = true;
18451         Amt2 = Amt->getOperand(4);
18452         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18453           CanBeSimplified = Amt1 == Amt->getOperand(i);
18454         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18455           CanBeSimplified = Amt2 == Amt->getOperand(j);
18456       }
18457     }
18458
18459     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18460         isa<ConstantSDNode>(Amt2)) {
18461       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18462       EVT CastVT = MVT::v4i32;
18463       SDValue Splat1 =
18464         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18465       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18466       SDValue Splat2 =
18467         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18468       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18469       if (TargetOpcode == X86ISD::MOVSD)
18470         CastVT = MVT::v2i64;
18471       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18472       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18473       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18474                                             BitCast1, DAG);
18475       return DAG.getBitcast(VT, Result);
18476     }
18477   }
18478
18479   // v4i32 Non Uniform Shifts.
18480   // If the shift amount is constant we can shift each lane using the SSE2
18481   // immediate shifts, else we need to zero-extend each lane to the lower i64
18482   // and shift using the SSE2 variable shifts.
18483   // The separate results can then be blended together.
18484   if (VT == MVT::v4i32) {
18485     unsigned Opc = Op.getOpcode();
18486     SDValue Amt0, Amt1, Amt2, Amt3;
18487     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18488       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18489       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18490       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18491       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18492     } else {
18493       // ISD::SHL is handled above but we include it here for completeness.
18494       switch (Opc) {
18495       default:
18496         llvm_unreachable("Unknown target vector shift node");
18497       case ISD::SHL:
18498         Opc = X86ISD::VSHL;
18499         break;
18500       case ISD::SRL:
18501         Opc = X86ISD::VSRL;
18502         break;
18503       case ISD::SRA:
18504         Opc = X86ISD::VSRA;
18505         break;
18506       }
18507       // The SSE2 shifts use the lower i64 as the same shift amount for
18508       // all lanes and the upper i64 is ignored. These shuffle masks
18509       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18510       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18511       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18512       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18513       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18514       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18515     }
18516
18517     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18518     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18519     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18520     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18521     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18522     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18523     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18524   }
18525
18526   if (VT == MVT::v16i8 ||
18527       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18528     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18529     unsigned ShiftOpcode = Op->getOpcode();
18530
18531     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18532       // On SSE41 targets we make use of the fact that VSELECT lowers
18533       // to PBLENDVB which selects bytes based just on the sign bit.
18534       if (Subtarget->hasSSE41()) {
18535         V0 = DAG.getBitcast(VT, V0);
18536         V1 = DAG.getBitcast(VT, V1);
18537         Sel = DAG.getBitcast(VT, Sel);
18538         return DAG.getBitcast(SelVT,
18539                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18540       }
18541       // On pre-SSE41 targets we test for the sign bit by comparing to
18542       // zero - a negative value will set all bits of the lanes to true
18543       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18544       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18545       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18546       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18547     };
18548
18549     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18550     // We can safely do this using i16 shifts as we're only interested in
18551     // the 3 lower bits of each byte.
18552     Amt = DAG.getBitcast(ExtVT, Amt);
18553     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18554     Amt = DAG.getBitcast(VT, Amt);
18555
18556     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18557       // r = VSELECT(r, shift(r, 4), a);
18558       SDValue M =
18559           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18560       R = SignBitSelect(VT, Amt, M, R);
18561
18562       // a += a
18563       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18564
18565       // r = VSELECT(r, shift(r, 2), a);
18566       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18567       R = SignBitSelect(VT, Amt, M, R);
18568
18569       // a += a
18570       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18571
18572       // return VSELECT(r, shift(r, 1), a);
18573       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18574       R = SignBitSelect(VT, Amt, M, R);
18575       return R;
18576     }
18577
18578     if (Op->getOpcode() == ISD::SRA) {
18579       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18580       // so we can correctly sign extend. We don't care what happens to the
18581       // lower byte.
18582       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18583       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18584       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18585       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18586       ALo = DAG.getBitcast(ExtVT, ALo);
18587       AHi = DAG.getBitcast(ExtVT, AHi);
18588       RLo = DAG.getBitcast(ExtVT, RLo);
18589       RHi = DAG.getBitcast(ExtVT, RHi);
18590
18591       // r = VSELECT(r, shift(r, 4), a);
18592       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18593                                 DAG.getConstant(4, dl, ExtVT));
18594       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18595                                 DAG.getConstant(4, dl, ExtVT));
18596       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18597       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18598
18599       // a += a
18600       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18601       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18602
18603       // r = VSELECT(r, shift(r, 2), a);
18604       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18605                         DAG.getConstant(2, dl, ExtVT));
18606       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18607                         DAG.getConstant(2, dl, ExtVT));
18608       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18609       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18610
18611       // a += a
18612       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18613       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18614
18615       // r = VSELECT(r, shift(r, 1), a);
18616       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18617                         DAG.getConstant(1, dl, ExtVT));
18618       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18619                         DAG.getConstant(1, dl, ExtVT));
18620       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18621       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18622
18623       // Logical shift the result back to the lower byte, leaving a zero upper
18624       // byte
18625       // meaning that we can safely pack with PACKUSWB.
18626       RLo =
18627           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18628       RHi =
18629           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18630       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18631     }
18632   }
18633
18634   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18635   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18636   // solution better.
18637   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18638     MVT ExtVT = MVT::v8i32;
18639     unsigned ExtOpc =
18640         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18641     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18642     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18643     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18644                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18645   }
18646
18647   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18648     MVT ExtVT = MVT::v8i32;
18649     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18650     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18651     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18652     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18653     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18654     ALo = DAG.getBitcast(ExtVT, ALo);
18655     AHi = DAG.getBitcast(ExtVT, AHi);
18656     RLo = DAG.getBitcast(ExtVT, RLo);
18657     RHi = DAG.getBitcast(ExtVT, RHi);
18658     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18659     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18660     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18661     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18662     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18663   }
18664
18665   if (VT == MVT::v8i16) {
18666     unsigned ShiftOpcode = Op->getOpcode();
18667
18668     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18669       // On SSE41 targets we make use of the fact that VSELECT lowers
18670       // to PBLENDVB which selects bytes based just on the sign bit.
18671       if (Subtarget->hasSSE41()) {
18672         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18673         V0 = DAG.getBitcast(ExtVT, V0);
18674         V1 = DAG.getBitcast(ExtVT, V1);
18675         Sel = DAG.getBitcast(ExtVT, Sel);
18676         return DAG.getBitcast(
18677             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18678       }
18679       // On pre-SSE41 targets we splat the sign bit - a negative value will
18680       // set all bits of the lanes to true and VSELECT uses that in
18681       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18682       SDValue C =
18683           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18684       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18685     };
18686
18687     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18688     if (Subtarget->hasSSE41()) {
18689       // On SSE41 targets we need to replicate the shift mask in both
18690       // bytes for PBLENDVB.
18691       Amt = DAG.getNode(
18692           ISD::OR, dl, VT,
18693           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18694           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18695     } else {
18696       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18697     }
18698
18699     // r = VSELECT(r, shift(r, 8), a);
18700     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18701     R = SignBitSelect(Amt, M, R);
18702
18703     // a += a
18704     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18705
18706     // r = VSELECT(r, shift(r, 4), a);
18707     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18708     R = SignBitSelect(Amt, M, R);
18709
18710     // a += a
18711     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18712
18713     // r = VSELECT(r, shift(r, 2), a);
18714     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18715     R = SignBitSelect(Amt, M, R);
18716
18717     // a += a
18718     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18719
18720     // return VSELECT(r, shift(r, 1), a);
18721     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18722     R = SignBitSelect(Amt, M, R);
18723     return R;
18724   }
18725
18726   // Decompose 256-bit shifts into smaller 128-bit shifts.
18727   if (VT.is256BitVector()) {
18728     unsigned NumElems = VT.getVectorNumElements();
18729     MVT EltVT = VT.getVectorElementType();
18730     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18731
18732     // Extract the two vectors
18733     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18734     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18735
18736     // Recreate the shift amount vectors
18737     SDValue Amt1, Amt2;
18738     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18739       // Constant shift amount
18740       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18741       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18742       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18743
18744       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18745       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18746     } else {
18747       // Variable shift amount
18748       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18749       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18750     }
18751
18752     // Issue new vector shifts for the smaller types
18753     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18754     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18755
18756     // Concatenate the result back
18757     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18758   }
18759
18760   return SDValue();
18761 }
18762
18763 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18764                            SelectionDAG &DAG) {
18765   MVT VT = Op.getSimpleValueType();
18766   SDLoc DL(Op);
18767   SDValue R = Op.getOperand(0);
18768   SDValue Amt = Op.getOperand(1);
18769
18770   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18771   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18772   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18773
18774   // XOP has 128-bit vector variable + immediate rotates.
18775   // +ve/-ve Amt = rotate left/right.
18776
18777   // Split 256-bit integers.
18778   if (VT.getSizeInBits() == 256)
18779     return Lower256IntArith(Op, DAG);
18780
18781   assert(VT.getSizeInBits() == 128 && "Only rotate 128-bit vectors!");
18782
18783   // Attempt to rotate by immediate.
18784   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18785     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18786       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18787       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18788       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18789                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18790     }
18791   }
18792
18793   // Use general rotate by variable (per-element).
18794   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18795 }
18796
18797 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18798   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18799   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18800   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18801   // has only one use.
18802   SDNode *N = Op.getNode();
18803   SDValue LHS = N->getOperand(0);
18804   SDValue RHS = N->getOperand(1);
18805   unsigned BaseOp = 0;
18806   unsigned Cond = 0;
18807   SDLoc DL(Op);
18808   switch (Op.getOpcode()) {
18809   default: llvm_unreachable("Unknown ovf instruction!");
18810   case ISD::SADDO:
18811     // A subtract of one will be selected as a INC. Note that INC doesn't
18812     // set CF, so we can't do this for UADDO.
18813     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18814       if (C->isOne()) {
18815         BaseOp = X86ISD::INC;
18816         Cond = X86::COND_O;
18817         break;
18818       }
18819     BaseOp = X86ISD::ADD;
18820     Cond = X86::COND_O;
18821     break;
18822   case ISD::UADDO:
18823     BaseOp = X86ISD::ADD;
18824     Cond = X86::COND_B;
18825     break;
18826   case ISD::SSUBO:
18827     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18828     // set CF, so we can't do this for USUBO.
18829     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18830       if (C->isOne()) {
18831         BaseOp = X86ISD::DEC;
18832         Cond = X86::COND_O;
18833         break;
18834       }
18835     BaseOp = X86ISD::SUB;
18836     Cond = X86::COND_O;
18837     break;
18838   case ISD::USUBO:
18839     BaseOp = X86ISD::SUB;
18840     Cond = X86::COND_B;
18841     break;
18842   case ISD::SMULO:
18843     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18844     Cond = X86::COND_O;
18845     break;
18846   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18847     if (N->getValueType(0) == MVT::i8) {
18848       BaseOp = X86ISD::UMUL8;
18849       Cond = X86::COND_O;
18850       break;
18851     }
18852     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18853                                  MVT::i32);
18854     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18855
18856     SDValue SetCC =
18857       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18858                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18859                   SDValue(Sum.getNode(), 2));
18860
18861     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18862   }
18863   }
18864
18865   // Also sets EFLAGS.
18866   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18867   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18868
18869   SDValue SetCC =
18870     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18871                 DAG.getConstant(Cond, DL, MVT::i32),
18872                 SDValue(Sum.getNode(), 1));
18873
18874   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18875 }
18876
18877 /// Returns true if the operand type is exactly twice the native width, and
18878 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18879 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18880 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18881 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18882   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18883
18884   if (OpWidth == 64)
18885     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18886   else if (OpWidth == 128)
18887     return Subtarget->hasCmpxchg16b();
18888   else
18889     return false;
18890 }
18891
18892 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18893   return needsCmpXchgNb(SI->getValueOperand()->getType());
18894 }
18895
18896 // Note: this turns large loads into lock cmpxchg8b/16b.
18897 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18898 TargetLowering::AtomicExpansionKind
18899 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18900   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18901   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18902                                                : AtomicExpansionKind::None;
18903 }
18904
18905 TargetLowering::AtomicExpansionKind
18906 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18907   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18908   Type *MemType = AI->getType();
18909
18910   // If the operand is too big, we must see if cmpxchg8/16b is available
18911   // and default to library calls otherwise.
18912   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18913     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18914                                    : AtomicExpansionKind::None;
18915   }
18916
18917   AtomicRMWInst::BinOp Op = AI->getOperation();
18918   switch (Op) {
18919   default:
18920     llvm_unreachable("Unknown atomic operation");
18921   case AtomicRMWInst::Xchg:
18922   case AtomicRMWInst::Add:
18923   case AtomicRMWInst::Sub:
18924     // It's better to use xadd, xsub or xchg for these in all cases.
18925     return AtomicExpansionKind::None;
18926   case AtomicRMWInst::Or:
18927   case AtomicRMWInst::And:
18928   case AtomicRMWInst::Xor:
18929     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18930     // prefix to a normal instruction for these operations.
18931     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18932                             : AtomicExpansionKind::None;
18933   case AtomicRMWInst::Nand:
18934   case AtomicRMWInst::Max:
18935   case AtomicRMWInst::Min:
18936   case AtomicRMWInst::UMax:
18937   case AtomicRMWInst::UMin:
18938     // These always require a non-trivial set of data operations on x86. We must
18939     // use a cmpxchg loop.
18940     return AtomicExpansionKind::CmpXChg;
18941   }
18942 }
18943
18944 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18945   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18946   // no-sse2). There isn't any reason to disable it if the target processor
18947   // supports it.
18948   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18949 }
18950
18951 LoadInst *
18952 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18953   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18954   Type *MemType = AI->getType();
18955   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18956   // there is no benefit in turning such RMWs into loads, and it is actually
18957   // harmful as it introduces a mfence.
18958   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18959     return nullptr;
18960
18961   auto Builder = IRBuilder<>(AI);
18962   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18963   auto SynchScope = AI->getSynchScope();
18964   // We must restrict the ordering to avoid generating loads with Release or
18965   // ReleaseAcquire orderings.
18966   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18967   auto Ptr = AI->getPointerOperand();
18968
18969   // Before the load we need a fence. Here is an example lifted from
18970   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18971   // is required:
18972   // Thread 0:
18973   //   x.store(1, relaxed);
18974   //   r1 = y.fetch_add(0, release);
18975   // Thread 1:
18976   //   y.fetch_add(42, acquire);
18977   //   r2 = x.load(relaxed);
18978   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18979   // lowered to just a load without a fence. A mfence flushes the store buffer,
18980   // making the optimization clearly correct.
18981   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18982   // otherwise, we might be able to be more aggressive on relaxed idempotent
18983   // rmw. In practice, they do not look useful, so we don't try to be
18984   // especially clever.
18985   if (SynchScope == SingleThread)
18986     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18987     // the IR level, so we must wrap it in an intrinsic.
18988     return nullptr;
18989
18990   if (!hasMFENCE(*Subtarget))
18991     // FIXME: it might make sense to use a locked operation here but on a
18992     // different cache-line to prevent cache-line bouncing. In practice it
18993     // is probably a small win, and x86 processors without mfence are rare
18994     // enough that we do not bother.
18995     return nullptr;
18996
18997   Function *MFence =
18998       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18999   Builder.CreateCall(MFence, {});
19000
19001   // Finally we can emit the atomic load.
19002   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19003           AI->getType()->getPrimitiveSizeInBits());
19004   Loaded->setAtomic(Order, SynchScope);
19005   AI->replaceAllUsesWith(Loaded);
19006   AI->eraseFromParent();
19007   return Loaded;
19008 }
19009
19010 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19011                                  SelectionDAG &DAG) {
19012   SDLoc dl(Op);
19013   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19014     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19015   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19016     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19017
19018   // The only fence that needs an instruction is a sequentially-consistent
19019   // cross-thread fence.
19020   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19021     if (hasMFENCE(*Subtarget))
19022       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19023
19024     SDValue Chain = Op.getOperand(0);
19025     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19026     SDValue Ops[] = {
19027       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19028       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19029       DAG.getRegister(0, MVT::i32),            // Index
19030       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19031       DAG.getRegister(0, MVT::i32),            // Segment.
19032       Zero,
19033       Chain
19034     };
19035     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19036     return SDValue(Res, 0);
19037   }
19038
19039   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19040   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19041 }
19042
19043 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19044                              SelectionDAG &DAG) {
19045   MVT T = Op.getSimpleValueType();
19046   SDLoc DL(Op);
19047   unsigned Reg = 0;
19048   unsigned size = 0;
19049   switch(T.SimpleTy) {
19050   default: llvm_unreachable("Invalid value type!");
19051   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19052   case MVT::i16: Reg = X86::AX;  size = 2; break;
19053   case MVT::i32: Reg = X86::EAX; size = 4; break;
19054   case MVT::i64:
19055     assert(Subtarget->is64Bit() && "Node not type legal!");
19056     Reg = X86::RAX; size = 8;
19057     break;
19058   }
19059   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19060                                   Op.getOperand(2), SDValue());
19061   SDValue Ops[] = { cpIn.getValue(0),
19062                     Op.getOperand(1),
19063                     Op.getOperand(3),
19064                     DAG.getTargetConstant(size, DL, MVT::i8),
19065                     cpIn.getValue(1) };
19066   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19067   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19068   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19069                                            Ops, T, MMO);
19070
19071   SDValue cpOut =
19072     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19073   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19074                                       MVT::i32, cpOut.getValue(2));
19075   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19076                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19077                                 EFLAGS);
19078
19079   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19080   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19081   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19082   return SDValue();
19083 }
19084
19085 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19086                             SelectionDAG &DAG) {
19087   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19088   MVT DstVT = Op.getSimpleValueType();
19089
19090   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19091     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19092     if (DstVT != MVT::f64)
19093       // This conversion needs to be expanded.
19094       return SDValue();
19095
19096     SDValue InVec = Op->getOperand(0);
19097     SDLoc dl(Op);
19098     unsigned NumElts = SrcVT.getVectorNumElements();
19099     EVT SVT = SrcVT.getVectorElementType();
19100
19101     // Widen the vector in input in the case of MVT::v2i32.
19102     // Example: from MVT::v2i32 to MVT::v4i32.
19103     SmallVector<SDValue, 16> Elts;
19104     for (unsigned i = 0, e = NumElts; i != e; ++i)
19105       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19106                                  DAG.getIntPtrConstant(i, dl)));
19107
19108     // Explicitly mark the extra elements as Undef.
19109     Elts.append(NumElts, DAG.getUNDEF(SVT));
19110
19111     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19112     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19113     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19114     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19115                        DAG.getIntPtrConstant(0, dl));
19116   }
19117
19118   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19119          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19120   assert((DstVT == MVT::i64 ||
19121           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19122          "Unexpected custom BITCAST");
19123   // i64 <=> MMX conversions are Legal.
19124   if (SrcVT==MVT::i64 && DstVT.isVector())
19125     return Op;
19126   if (DstVT==MVT::i64 && SrcVT.isVector())
19127     return Op;
19128   // MMX <=> MMX conversions are Legal.
19129   if (SrcVT.isVector() && DstVT.isVector())
19130     return Op;
19131   // All other conversions need to be expanded.
19132   return SDValue();
19133 }
19134
19135 /// Compute the horizontal sum of bytes in V for the elements of VT.
19136 ///
19137 /// Requires V to be a byte vector and VT to be an integer vector type with
19138 /// wider elements than V's type. The width of the elements of VT determines
19139 /// how many bytes of V are summed horizontally to produce each element of the
19140 /// result.
19141 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19142                                       const X86Subtarget *Subtarget,
19143                                       SelectionDAG &DAG) {
19144   SDLoc DL(V);
19145   MVT ByteVecVT = V.getSimpleValueType();
19146   MVT EltVT = VT.getVectorElementType();
19147   int NumElts = VT.getVectorNumElements();
19148   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19149          "Expected value to have byte element type.");
19150   assert(EltVT != MVT::i8 &&
19151          "Horizontal byte sum only makes sense for wider elements!");
19152   unsigned VecSize = VT.getSizeInBits();
19153   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19154
19155   // PSADBW instruction horizontally add all bytes and leave the result in i64
19156   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19157   if (EltVT == MVT::i64) {
19158     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19159     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19160     return DAG.getBitcast(VT, V);
19161   }
19162
19163   if (EltVT == MVT::i32) {
19164     // We unpack the low half and high half into i32s interleaved with zeros so
19165     // that we can use PSADBW to horizontally sum them. The most useful part of
19166     // this is that it lines up the results of two PSADBW instructions to be
19167     // two v2i64 vectors which concatenated are the 4 population counts. We can
19168     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19169     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19170     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19171     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19172
19173     // Do the horizontal sums into two v2i64s.
19174     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19175     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19176                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19177     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19178                        DAG.getBitcast(ByteVecVT, High), Zeros);
19179
19180     // Merge them together.
19181     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19182     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19183                     DAG.getBitcast(ShortVecVT, Low),
19184                     DAG.getBitcast(ShortVecVT, High));
19185
19186     return DAG.getBitcast(VT, V);
19187   }
19188
19189   // The only element type left is i16.
19190   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19191
19192   // To obtain pop count for each i16 element starting from the pop count for
19193   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19194   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19195   // directly supported.
19196   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19197   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19198   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19199   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19200                   DAG.getBitcast(ByteVecVT, V));
19201   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19202 }
19203
19204 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19205                                         const X86Subtarget *Subtarget,
19206                                         SelectionDAG &DAG) {
19207   MVT VT = Op.getSimpleValueType();
19208   MVT EltVT = VT.getVectorElementType();
19209   unsigned VecSize = VT.getSizeInBits();
19210
19211   // Implement a lookup table in register by using an algorithm based on:
19212   // http://wm.ite.pl/articles/sse-popcount.html
19213   //
19214   // The general idea is that every lower byte nibble in the input vector is an
19215   // index into a in-register pre-computed pop count table. We then split up the
19216   // input vector in two new ones: (1) a vector with only the shifted-right
19217   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19218   // masked out higher ones) for each byte. PSHUB is used separately with both
19219   // to index the in-register table. Next, both are added and the result is a
19220   // i8 vector where each element contains the pop count for input byte.
19221   //
19222   // To obtain the pop count for elements != i8, we follow up with the same
19223   // approach and use additional tricks as described below.
19224   //
19225   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19226                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19227                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19228                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19229
19230   int NumByteElts = VecSize / 8;
19231   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19232   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19233   SmallVector<SDValue, 16> LUTVec;
19234   for (int i = 0; i < NumByteElts; ++i)
19235     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19236   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19237   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19238                                   DAG.getConstant(0x0F, DL, MVT::i8));
19239   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19240
19241   // High nibbles
19242   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19243   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19244   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19245
19246   // Low nibbles
19247   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19248
19249   // The input vector is used as the shuffle mask that index elements into the
19250   // LUT. After counting low and high nibbles, add the vector to obtain the
19251   // final pop count per i8 element.
19252   SDValue HighPopCnt =
19253       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19254   SDValue LowPopCnt =
19255       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19256   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19257
19258   if (EltVT == MVT::i8)
19259     return PopCnt;
19260
19261   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19262 }
19263
19264 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19265                                        const X86Subtarget *Subtarget,
19266                                        SelectionDAG &DAG) {
19267   MVT VT = Op.getSimpleValueType();
19268   assert(VT.is128BitVector() &&
19269          "Only 128-bit vector bitmath lowering supported.");
19270
19271   int VecSize = VT.getSizeInBits();
19272   MVT EltVT = VT.getVectorElementType();
19273   int Len = EltVT.getSizeInBits();
19274
19275   // This is the vectorized version of the "best" algorithm from
19276   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19277   // with a minor tweak to use a series of adds + shifts instead of vector
19278   // multiplications. Implemented for all integer vector types. We only use
19279   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19280   // much faster, even faster than using native popcnt instructions.
19281
19282   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19283     MVT VT = V.getSimpleValueType();
19284     SmallVector<SDValue, 32> Shifters(
19285         VT.getVectorNumElements(),
19286         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19287     return DAG.getNode(OpCode, DL, VT, V,
19288                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19289   };
19290   auto GetMask = [&](SDValue V, APInt Mask) {
19291     MVT VT = V.getSimpleValueType();
19292     SmallVector<SDValue, 32> Masks(
19293         VT.getVectorNumElements(),
19294         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19295     return DAG.getNode(ISD::AND, DL, VT, V,
19296                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19297   };
19298
19299   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19300   // x86, so set the SRL type to have elements at least i16 wide. This is
19301   // correct because all of our SRLs are followed immediately by a mask anyways
19302   // that handles any bits that sneak into the high bits of the byte elements.
19303   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19304
19305   SDValue V = Op;
19306
19307   // v = v - ((v >> 1) & 0x55555555...)
19308   SDValue Srl =
19309       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19310   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19311   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19312
19313   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19314   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19315   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19316   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19317   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19318
19319   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19320   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19321   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19322   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19323
19324   // At this point, V contains the byte-wise population count, and we are
19325   // merely doing a horizontal sum if necessary to get the wider element
19326   // counts.
19327   if (EltVT == MVT::i8)
19328     return V;
19329
19330   return LowerHorizontalByteSum(
19331       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19332       DAG);
19333 }
19334
19335 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19336                                 SelectionDAG &DAG) {
19337   MVT VT = Op.getSimpleValueType();
19338   // FIXME: Need to add AVX-512 support here!
19339   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19340          "Unknown CTPOP type to handle");
19341   SDLoc DL(Op.getNode());
19342   SDValue Op0 = Op.getOperand(0);
19343
19344   if (!Subtarget->hasSSSE3()) {
19345     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19346     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19347     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19348   }
19349
19350   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19351     unsigned NumElems = VT.getVectorNumElements();
19352
19353     // Extract each 128-bit vector, compute pop count and concat the result.
19354     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19355     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19356
19357     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19358                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19359                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19360   }
19361
19362   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19363 }
19364
19365 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19366                           SelectionDAG &DAG) {
19367   assert(Op.getValueType().isVector() &&
19368          "We only do custom lowering for vector population count.");
19369   return LowerVectorCTPOP(Op, Subtarget, DAG);
19370 }
19371
19372 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19373   SDNode *Node = Op.getNode();
19374   SDLoc dl(Node);
19375   EVT T = Node->getValueType(0);
19376   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19377                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19378   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19379                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19380                        Node->getOperand(0),
19381                        Node->getOperand(1), negOp,
19382                        cast<AtomicSDNode>(Node)->getMemOperand(),
19383                        cast<AtomicSDNode>(Node)->getOrdering(),
19384                        cast<AtomicSDNode>(Node)->getSynchScope());
19385 }
19386
19387 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19388   SDNode *Node = Op.getNode();
19389   SDLoc dl(Node);
19390   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19391
19392   // Convert seq_cst store -> xchg
19393   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19394   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19395   //        (The only way to get a 16-byte store is cmpxchg16b)
19396   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19397   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19398       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19399     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19400                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19401                                  Node->getOperand(0),
19402                                  Node->getOperand(1), Node->getOperand(2),
19403                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19404                                  cast<AtomicSDNode>(Node)->getOrdering(),
19405                                  cast<AtomicSDNode>(Node)->getSynchScope());
19406     return Swap.getValue(1);
19407   }
19408   // Other atomic stores have a simple pattern.
19409   return Op;
19410 }
19411
19412 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19413   EVT VT = Op.getNode()->getSimpleValueType(0);
19414
19415   // Let legalize expand this if it isn't a legal type yet.
19416   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19417     return SDValue();
19418
19419   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19420
19421   unsigned Opc;
19422   bool ExtraOp = false;
19423   switch (Op.getOpcode()) {
19424   default: llvm_unreachable("Invalid code");
19425   case ISD::ADDC: Opc = X86ISD::ADD; break;
19426   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19427   case ISD::SUBC: Opc = X86ISD::SUB; break;
19428   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19429   }
19430
19431   if (!ExtraOp)
19432     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19433                        Op.getOperand(1));
19434   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19435                      Op.getOperand(1), Op.getOperand(2));
19436 }
19437
19438 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19439                             SelectionDAG &DAG) {
19440   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19441
19442   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19443   // which returns the values as { float, float } (in XMM0) or
19444   // { double, double } (which is returned in XMM0, XMM1).
19445   SDLoc dl(Op);
19446   SDValue Arg = Op.getOperand(0);
19447   EVT ArgVT = Arg.getValueType();
19448   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19449
19450   TargetLowering::ArgListTy Args;
19451   TargetLowering::ArgListEntry Entry;
19452
19453   Entry.Node = Arg;
19454   Entry.Ty = ArgTy;
19455   Entry.isSExt = false;
19456   Entry.isZExt = false;
19457   Args.push_back(Entry);
19458
19459   bool isF64 = ArgVT == MVT::f64;
19460   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19461   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19462   // the results are returned via SRet in memory.
19463   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19464   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19465   SDValue Callee =
19466       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19467
19468   Type *RetTy = isF64
19469     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19470     : (Type*)VectorType::get(ArgTy, 4);
19471
19472   TargetLowering::CallLoweringInfo CLI(DAG);
19473   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19474     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19475
19476   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19477
19478   if (isF64)
19479     // Returned in xmm0 and xmm1.
19480     return CallResult.first;
19481
19482   // Returned in bits 0:31 and 32:64 xmm0.
19483   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19484                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19485   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19486                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19487   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19488   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19489 }
19490
19491 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19492                              SelectionDAG &DAG) {
19493   assert(Subtarget->hasAVX512() &&
19494          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19495
19496   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19497   EVT VT = N->getValue().getValueType();
19498   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19499   SDLoc dl(Op);
19500
19501   // X86 scatter kills mask register, so its type should be added to
19502   // the list of return values
19503   if (N->getNumValues() == 1) {
19504     SDValue Index = N->getIndex();
19505     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19506         !Index.getValueType().is512BitVector())
19507       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19508
19509     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19510     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19511                       N->getOperand(3), Index };
19512
19513     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19514     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19515     return SDValue(NewScatter.getNode(), 0);
19516   }
19517   return Op;
19518 }
19519
19520 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19521                             SelectionDAG &DAG) {
19522   assert(Subtarget->hasAVX512() &&
19523          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19524
19525   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19526   EVT VT = Op.getValueType();
19527   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19528   SDLoc dl(Op);
19529
19530   SDValue Index = N->getIndex();
19531   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19532       !Index.getValueType().is512BitVector()) {
19533     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19534     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19535                       N->getOperand(3), Index };
19536     DAG.UpdateNodeOperands(N, Ops);
19537   }
19538   return Op;
19539 }
19540
19541 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19542                                                     SelectionDAG &DAG) const {
19543   // TODO: Eventually, the lowering of these nodes should be informed by or
19544   // deferred to the GC strategy for the function in which they appear. For
19545   // now, however, they must be lowered to something. Since they are logically
19546   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19547   // require special handling for these nodes), lower them as literal NOOPs for
19548   // the time being.
19549   SmallVector<SDValue, 2> Ops;
19550
19551   Ops.push_back(Op.getOperand(0));
19552   if (Op->getGluedNode())
19553     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19554
19555   SDLoc OpDL(Op);
19556   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19557   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19558
19559   return NOOP;
19560 }
19561
19562 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19563                                                   SelectionDAG &DAG) const {
19564   // TODO: Eventually, the lowering of these nodes should be informed by or
19565   // deferred to the GC strategy for the function in which they appear. For
19566   // now, however, they must be lowered to something. Since they are logically
19567   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19568   // require special handling for these nodes), lower them as literal NOOPs for
19569   // the time being.
19570   SmallVector<SDValue, 2> Ops;
19571
19572   Ops.push_back(Op.getOperand(0));
19573   if (Op->getGluedNode())
19574     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19575
19576   SDLoc OpDL(Op);
19577   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19578   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19579
19580   return NOOP;
19581 }
19582
19583 /// LowerOperation - Provide custom lowering hooks for some operations.
19584 ///
19585 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19586   switch (Op.getOpcode()) {
19587   default: llvm_unreachable("Should not custom lower this!");
19588   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19589   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19590     return LowerCMP_SWAP(Op, Subtarget, DAG);
19591   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19592   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19593   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19594   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19595   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19596   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19597   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19598   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19599   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19600   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19601   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19602   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19603   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19604   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19605   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19606   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19607   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19608   case ISD::SHL_PARTS:
19609   case ISD::SRA_PARTS:
19610   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19611   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19612   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19613   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19614   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19615   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19616   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19617   case ISD::SIGN_EXTEND_VECTOR_INREG:
19618     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19619   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19620   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19621   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19622   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19623   case ISD::FABS:
19624   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19625   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19626   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19627   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19628   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19629   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19630   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19631   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19632   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19633   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19634   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19635   case ISD::INTRINSIC_VOID:
19636   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19637   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19638   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19639   case ISD::FRAME_TO_ARGS_OFFSET:
19640                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19641   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19642   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19643   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19644   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19645   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19646   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19647   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19648   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19649   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19650   case ISD::CTTZ:
19651   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19652   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19653   case ISD::UMUL_LOHI:
19654   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19655   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19656   case ISD::SRA:
19657   case ISD::SRL:
19658   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19659   case ISD::SADDO:
19660   case ISD::UADDO:
19661   case ISD::SSUBO:
19662   case ISD::USUBO:
19663   case ISD::SMULO:
19664   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19665   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19666   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19667   case ISD::ADDC:
19668   case ISD::ADDE:
19669   case ISD::SUBC:
19670   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19671   case ISD::ADD:                return LowerADD(Op, DAG);
19672   case ISD::SUB:                return LowerSUB(Op, DAG);
19673   case ISD::SMAX:
19674   case ISD::SMIN:
19675   case ISD::UMAX:
19676   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19677   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19678   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19679   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19680   case ISD::GC_TRANSITION_START:
19681                                 return LowerGC_TRANSITION_START(Op, DAG);
19682   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19683   }
19684 }
19685
19686 /// ReplaceNodeResults - Replace a node with an illegal result type
19687 /// with a new node built out of custom code.
19688 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19689                                            SmallVectorImpl<SDValue>&Results,
19690                                            SelectionDAG &DAG) const {
19691   SDLoc dl(N);
19692   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19693   switch (N->getOpcode()) {
19694   default:
19695     llvm_unreachable("Do not know how to custom type legalize this operation!");
19696   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19697   case X86ISD::FMINC:
19698   case X86ISD::FMIN:
19699   case X86ISD::FMAXC:
19700   case X86ISD::FMAX: {
19701     EVT VT = N->getValueType(0);
19702     if (VT != MVT::v2f32)
19703       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19704     SDValue UNDEF = DAG.getUNDEF(VT);
19705     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19706                               N->getOperand(0), UNDEF);
19707     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19708                               N->getOperand(1), UNDEF);
19709     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19710     return;
19711   }
19712   case ISD::SIGN_EXTEND_INREG:
19713   case ISD::ADDC:
19714   case ISD::ADDE:
19715   case ISD::SUBC:
19716   case ISD::SUBE:
19717     // We don't want to expand or promote these.
19718     return;
19719   case ISD::SDIV:
19720   case ISD::UDIV:
19721   case ISD::SREM:
19722   case ISD::UREM:
19723   case ISD::SDIVREM:
19724   case ISD::UDIVREM: {
19725     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19726     Results.push_back(V);
19727     return;
19728   }
19729   case ISD::FP_TO_SINT:
19730   case ISD::FP_TO_UINT: {
19731     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19732
19733     std::pair<SDValue,SDValue> Vals =
19734         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19735     SDValue FIST = Vals.first, StackSlot = Vals.second;
19736     if (FIST.getNode()) {
19737       EVT VT = N->getValueType(0);
19738       // Return a load from the stack slot.
19739       if (StackSlot.getNode())
19740         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19741                                       MachinePointerInfo(),
19742                                       false, false, false, 0));
19743       else
19744         Results.push_back(FIST);
19745     }
19746     return;
19747   }
19748   case ISD::UINT_TO_FP: {
19749     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19750     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19751         N->getValueType(0) != MVT::v2f32)
19752       return;
19753     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19754                                  N->getOperand(0));
19755     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19756                                      MVT::f64);
19757     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19758     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19759                              DAG.getBitcast(MVT::v2i64, VBias));
19760     Or = DAG.getBitcast(MVT::v2f64, Or);
19761     // TODO: Are there any fast-math-flags to propagate here?
19762     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19763     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19764     return;
19765   }
19766   case ISD::FP_ROUND: {
19767     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19768         return;
19769     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19770     Results.push_back(V);
19771     return;
19772   }
19773   case ISD::FP_EXTEND: {
19774     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19775     // No other ValueType for FP_EXTEND should reach this point.
19776     assert(N->getValueType(0) == MVT::v2f32 &&
19777            "Do not know how to legalize this Node");
19778     return;
19779   }
19780   case ISD::INTRINSIC_W_CHAIN: {
19781     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19782     switch (IntNo) {
19783     default : llvm_unreachable("Do not know how to custom type "
19784                                "legalize this intrinsic operation!");
19785     case Intrinsic::x86_rdtsc:
19786       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19787                                      Results);
19788     case Intrinsic::x86_rdtscp:
19789       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19790                                      Results);
19791     case Intrinsic::x86_rdpmc:
19792       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19793     }
19794   }
19795   case ISD::READCYCLECOUNTER: {
19796     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19797                                    Results);
19798   }
19799   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19800     EVT T = N->getValueType(0);
19801     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19802     bool Regs64bit = T == MVT::i128;
19803     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19804     SDValue cpInL, cpInH;
19805     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19806                         DAG.getConstant(0, dl, HalfT));
19807     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19808                         DAG.getConstant(1, dl, HalfT));
19809     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19810                              Regs64bit ? X86::RAX : X86::EAX,
19811                              cpInL, SDValue());
19812     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19813                              Regs64bit ? X86::RDX : X86::EDX,
19814                              cpInH, cpInL.getValue(1));
19815     SDValue swapInL, swapInH;
19816     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19817                           DAG.getConstant(0, dl, HalfT));
19818     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19819                           DAG.getConstant(1, dl, HalfT));
19820     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19821                                Regs64bit ? X86::RBX : X86::EBX,
19822                                swapInL, cpInH.getValue(1));
19823     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19824                                Regs64bit ? X86::RCX : X86::ECX,
19825                                swapInH, swapInL.getValue(1));
19826     SDValue Ops[] = { swapInH.getValue(0),
19827                       N->getOperand(1),
19828                       swapInH.getValue(1) };
19829     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19830     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19831     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19832                                   X86ISD::LCMPXCHG8_DAG;
19833     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19834     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19835                                         Regs64bit ? X86::RAX : X86::EAX,
19836                                         HalfT, Result.getValue(1));
19837     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19838                                         Regs64bit ? X86::RDX : X86::EDX,
19839                                         HalfT, cpOutL.getValue(2));
19840     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19841
19842     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19843                                         MVT::i32, cpOutH.getValue(2));
19844     SDValue Success =
19845         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19846                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19847     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19848
19849     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19850     Results.push_back(Success);
19851     Results.push_back(EFLAGS.getValue(1));
19852     return;
19853   }
19854   case ISD::ATOMIC_SWAP:
19855   case ISD::ATOMIC_LOAD_ADD:
19856   case ISD::ATOMIC_LOAD_SUB:
19857   case ISD::ATOMIC_LOAD_AND:
19858   case ISD::ATOMIC_LOAD_OR:
19859   case ISD::ATOMIC_LOAD_XOR:
19860   case ISD::ATOMIC_LOAD_NAND:
19861   case ISD::ATOMIC_LOAD_MIN:
19862   case ISD::ATOMIC_LOAD_MAX:
19863   case ISD::ATOMIC_LOAD_UMIN:
19864   case ISD::ATOMIC_LOAD_UMAX:
19865   case ISD::ATOMIC_LOAD: {
19866     // Delegate to generic TypeLegalization. Situations we can really handle
19867     // should have already been dealt with by AtomicExpandPass.cpp.
19868     break;
19869   }
19870   case ISD::BITCAST: {
19871     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19872     EVT DstVT = N->getValueType(0);
19873     EVT SrcVT = N->getOperand(0)->getValueType(0);
19874
19875     if (SrcVT != MVT::f64 ||
19876         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19877       return;
19878
19879     unsigned NumElts = DstVT.getVectorNumElements();
19880     EVT SVT = DstVT.getVectorElementType();
19881     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19882     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19883                                    MVT::v2f64, N->getOperand(0));
19884     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19885
19886     if (ExperimentalVectorWideningLegalization) {
19887       // If we are legalizing vectors by widening, we already have the desired
19888       // legal vector type, just return it.
19889       Results.push_back(ToVecInt);
19890       return;
19891     }
19892
19893     SmallVector<SDValue, 8> Elts;
19894     for (unsigned i = 0, e = NumElts; i != e; ++i)
19895       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19896                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19897
19898     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19899   }
19900   }
19901 }
19902
19903 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19904   switch ((X86ISD::NodeType)Opcode) {
19905   case X86ISD::FIRST_NUMBER:       break;
19906   case X86ISD::BSF:                return "X86ISD::BSF";
19907   case X86ISD::BSR:                return "X86ISD::BSR";
19908   case X86ISD::SHLD:               return "X86ISD::SHLD";
19909   case X86ISD::SHRD:               return "X86ISD::SHRD";
19910   case X86ISD::FAND:               return "X86ISD::FAND";
19911   case X86ISD::FANDN:              return "X86ISD::FANDN";
19912   case X86ISD::FOR:                return "X86ISD::FOR";
19913   case X86ISD::FXOR:               return "X86ISD::FXOR";
19914   case X86ISD::FILD:               return "X86ISD::FILD";
19915   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19916   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19917   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19918   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19919   case X86ISD::FLD:                return "X86ISD::FLD";
19920   case X86ISD::FST:                return "X86ISD::FST";
19921   case X86ISD::CALL:               return "X86ISD::CALL";
19922   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19923   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19924   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19925   case X86ISD::BT:                 return "X86ISD::BT";
19926   case X86ISD::CMP:                return "X86ISD::CMP";
19927   case X86ISD::COMI:               return "X86ISD::COMI";
19928   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19929   case X86ISD::CMPM:               return "X86ISD::CMPM";
19930   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19931   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19932   case X86ISD::SETCC:              return "X86ISD::SETCC";
19933   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19934   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19935   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19936   case X86ISD::CMOV:               return "X86ISD::CMOV";
19937   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19938   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19939   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19940   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19941   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19942   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19943   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19944   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19945   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19946   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19947   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19948   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19949   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19950   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19951   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19952   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19953   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19954   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19955   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19956   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19957   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19958   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19959   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19960   case X86ISD::HADD:               return "X86ISD::HADD";
19961   case X86ISD::HSUB:               return "X86ISD::HSUB";
19962   case X86ISD::FHADD:              return "X86ISD::FHADD";
19963   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19964   case X86ISD::ABS:                return "X86ISD::ABS";
19965   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19966   case X86ISD::FMAX:               return "X86ISD::FMAX";
19967   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19968   case X86ISD::FMIN:               return "X86ISD::FMIN";
19969   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19970   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19971   case X86ISD::FMINC:              return "X86ISD::FMINC";
19972   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19973   case X86ISD::FRCP:               return "X86ISD::FRCP";
19974   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19975   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19976   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19977   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19978   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19979   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19980   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19981   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19982   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19983   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19984   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19985   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19986   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19987   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19988   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19989   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19990   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19991   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19992   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19993   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19994   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19995   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19996   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19997   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19998   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19999   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20000   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20001   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20002   case X86ISD::VSHL:               return "X86ISD::VSHL";
20003   case X86ISD::VSRL:               return "X86ISD::VSRL";
20004   case X86ISD::VSRA:               return "X86ISD::VSRA";
20005   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20006   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20007   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20008   case X86ISD::CMPP:               return "X86ISD::CMPP";
20009   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20010   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20011   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20012   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20013   case X86ISD::ADD:                return "X86ISD::ADD";
20014   case X86ISD::SUB:                return "X86ISD::SUB";
20015   case X86ISD::ADC:                return "X86ISD::ADC";
20016   case X86ISD::SBB:                return "X86ISD::SBB";
20017   case X86ISD::SMUL:               return "X86ISD::SMUL";
20018   case X86ISD::UMUL:               return "X86ISD::UMUL";
20019   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20020   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20021   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20022   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20023   case X86ISD::INC:                return "X86ISD::INC";
20024   case X86ISD::DEC:                return "X86ISD::DEC";
20025   case X86ISD::OR:                 return "X86ISD::OR";
20026   case X86ISD::XOR:                return "X86ISD::XOR";
20027   case X86ISD::AND:                return "X86ISD::AND";
20028   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20029   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20030   case X86ISD::PTEST:              return "X86ISD::PTEST";
20031   case X86ISD::TESTP:              return "X86ISD::TESTP";
20032   case X86ISD::TESTM:              return "X86ISD::TESTM";
20033   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20034   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20035   case X86ISD::KTEST:              return "X86ISD::KTEST";
20036   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20037   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20038   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20039   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20040   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20041   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20042   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20043   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20044   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20045   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20046   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20047   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20048   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20049   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20050   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20051   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20052   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20053   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20054   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20055   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20056   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20057   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20058   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20059   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20060   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20061   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20062   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20063   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20064   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20065   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20066   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20067   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20068   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20069   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20070   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20071   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20072   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20073   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20074   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20075   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20076   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20077   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20078   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20079   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20080   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20081   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20082   case X86ISD::SAHF:               return "X86ISD::SAHF";
20083   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20084   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20085   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20086   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20087   case X86ISD::VPROT:              return "X86ISD::VPROT";
20088   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20089   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20090   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20091   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20092   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20093   case X86ISD::FMADD:              return "X86ISD::FMADD";
20094   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20095   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20096   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20097   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20098   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20099   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20100   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20101   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20102   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20103   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20104   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20105   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20106   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20107   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20108   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20109   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20110   case X86ISD::XTEST:              return "X86ISD::XTEST";
20111   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20112   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20113   case X86ISD::SELECT:             return "X86ISD::SELECT";
20114   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20115   case X86ISD::RCP28:              return "X86ISD::RCP28";
20116   case X86ISD::EXP2:               return "X86ISD::EXP2";
20117   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20118   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20119   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20120   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20121   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20122   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20123   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20124   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20125   case X86ISD::ADDS:               return "X86ISD::ADDS";
20126   case X86ISD::SUBS:               return "X86ISD::SUBS";
20127   case X86ISD::AVG:                return "X86ISD::AVG";
20128   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20129   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20130   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20131   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20132   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20133   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20134   }
20135   return nullptr;
20136 }
20137
20138 // isLegalAddressingMode - Return true if the addressing mode represented
20139 // by AM is legal for this target, for a load/store of the specified type.
20140 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20141                                               const AddrMode &AM, Type *Ty,
20142                                               unsigned AS) const {
20143   // X86 supports extremely general addressing modes.
20144   CodeModel::Model M = getTargetMachine().getCodeModel();
20145   Reloc::Model R = getTargetMachine().getRelocationModel();
20146
20147   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20148   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20149     return false;
20150
20151   if (AM.BaseGV) {
20152     unsigned GVFlags =
20153       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20154
20155     // If a reference to this global requires an extra load, we can't fold it.
20156     if (isGlobalStubReference(GVFlags))
20157       return false;
20158
20159     // If BaseGV requires a register for the PIC base, we cannot also have a
20160     // BaseReg specified.
20161     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20162       return false;
20163
20164     // If lower 4G is not available, then we must use rip-relative addressing.
20165     if ((M != CodeModel::Small || R != Reloc::Static) &&
20166         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20167       return false;
20168   }
20169
20170   switch (AM.Scale) {
20171   case 0:
20172   case 1:
20173   case 2:
20174   case 4:
20175   case 8:
20176     // These scales always work.
20177     break;
20178   case 3:
20179   case 5:
20180   case 9:
20181     // These scales are formed with basereg+scalereg.  Only accept if there is
20182     // no basereg yet.
20183     if (AM.HasBaseReg)
20184       return false;
20185     break;
20186   default:  // Other stuff never works.
20187     return false;
20188   }
20189
20190   return true;
20191 }
20192
20193 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20194   unsigned Bits = Ty->getScalarSizeInBits();
20195
20196   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20197   // particularly cheaper than those without.
20198   if (Bits == 8)
20199     return false;
20200
20201   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20202   // variable shifts just as cheap as scalar ones.
20203   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20204     return false;
20205
20206   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20207   // fully general vector.
20208   return true;
20209 }
20210
20211 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20212   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20213     return false;
20214   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20215   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20216   return NumBits1 > NumBits2;
20217 }
20218
20219 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20220   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20221     return false;
20222
20223   if (!isTypeLegal(EVT::getEVT(Ty1)))
20224     return false;
20225
20226   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20227
20228   // Assuming the caller doesn't have a zeroext or signext return parameter,
20229   // truncation all the way down to i1 is valid.
20230   return true;
20231 }
20232
20233 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20234   return isInt<32>(Imm);
20235 }
20236
20237 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20238   // Can also use sub to handle negated immediates.
20239   return isInt<32>(Imm);
20240 }
20241
20242 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20243   if (!VT1.isInteger() || !VT2.isInteger())
20244     return false;
20245   unsigned NumBits1 = VT1.getSizeInBits();
20246   unsigned NumBits2 = VT2.getSizeInBits();
20247   return NumBits1 > NumBits2;
20248 }
20249
20250 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20251   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20252   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20253 }
20254
20255 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20256   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20257   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20258 }
20259
20260 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20261   EVT VT1 = Val.getValueType();
20262   if (isZExtFree(VT1, VT2))
20263     return true;
20264
20265   if (Val.getOpcode() != ISD::LOAD)
20266     return false;
20267
20268   if (!VT1.isSimple() || !VT1.isInteger() ||
20269       !VT2.isSimple() || !VT2.isInteger())
20270     return false;
20271
20272   switch (VT1.getSimpleVT().SimpleTy) {
20273   default: break;
20274   case MVT::i8:
20275   case MVT::i16:
20276   case MVT::i32:
20277     // X86 has 8, 16, and 32-bit zero-extending loads.
20278     return true;
20279   }
20280
20281   return false;
20282 }
20283
20284 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20285
20286 bool
20287 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20288   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20289     return false;
20290
20291   VT = VT.getScalarType();
20292
20293   if (!VT.isSimple())
20294     return false;
20295
20296   switch (VT.getSimpleVT().SimpleTy) {
20297   case MVT::f32:
20298   case MVT::f64:
20299     return true;
20300   default:
20301     break;
20302   }
20303
20304   return false;
20305 }
20306
20307 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20308   // i16 instructions are longer (0x66 prefix) and potentially slower.
20309   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20310 }
20311
20312 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20313 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20314 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20315 /// are assumed to be legal.
20316 bool
20317 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20318                                       EVT VT) const {
20319   if (!VT.isSimple())
20320     return false;
20321
20322   // Not for i1 vectors
20323   if (VT.getScalarType() == MVT::i1)
20324     return false;
20325
20326   // Very little shuffling can be done for 64-bit vectors right now.
20327   if (VT.getSizeInBits() == 64)
20328     return false;
20329
20330   // We only care that the types being shuffled are legal. The lowering can
20331   // handle any possible shuffle mask that results.
20332   return isTypeLegal(VT.getSimpleVT());
20333 }
20334
20335 bool
20336 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20337                                           EVT VT) const {
20338   // Just delegate to the generic legality, clear masks aren't special.
20339   return isShuffleMaskLegal(Mask, VT);
20340 }
20341
20342 //===----------------------------------------------------------------------===//
20343 //                           X86 Scheduler Hooks
20344 //===----------------------------------------------------------------------===//
20345
20346 /// Utility function to emit xbegin specifying the start of an RTM region.
20347 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20348                                      const TargetInstrInfo *TII) {
20349   DebugLoc DL = MI->getDebugLoc();
20350
20351   const BasicBlock *BB = MBB->getBasicBlock();
20352   MachineFunction::iterator I = ++MBB->getIterator();
20353
20354   // For the v = xbegin(), we generate
20355   //
20356   // thisMBB:
20357   //  xbegin sinkMBB
20358   //
20359   // mainMBB:
20360   //  eax = -1
20361   //
20362   // sinkMBB:
20363   //  v = eax
20364
20365   MachineBasicBlock *thisMBB = MBB;
20366   MachineFunction *MF = MBB->getParent();
20367   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20368   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20369   MF->insert(I, mainMBB);
20370   MF->insert(I, sinkMBB);
20371
20372   // Transfer the remainder of BB and its successor edges to sinkMBB.
20373   sinkMBB->splice(sinkMBB->begin(), MBB,
20374                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20375   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20376
20377   // thisMBB:
20378   //  xbegin sinkMBB
20379   //  # fallthrough to mainMBB
20380   //  # abortion to sinkMBB
20381   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20382   thisMBB->addSuccessor(mainMBB);
20383   thisMBB->addSuccessor(sinkMBB);
20384
20385   // mainMBB:
20386   //  EAX = -1
20387   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20388   mainMBB->addSuccessor(sinkMBB);
20389
20390   // sinkMBB:
20391   // EAX is live into the sinkMBB
20392   sinkMBB->addLiveIn(X86::EAX);
20393   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20394           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20395     .addReg(X86::EAX);
20396
20397   MI->eraseFromParent();
20398   return sinkMBB;
20399 }
20400
20401 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20402 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20403 // in the .td file.
20404 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20405                                        const TargetInstrInfo *TII) {
20406   unsigned Opc;
20407   switch (MI->getOpcode()) {
20408   default: llvm_unreachable("illegal opcode!");
20409   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20410   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20411   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20412   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20413   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20414   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20415   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20416   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20417   }
20418
20419   DebugLoc dl = MI->getDebugLoc();
20420   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20421
20422   unsigned NumArgs = MI->getNumOperands();
20423   for (unsigned i = 1; i < NumArgs; ++i) {
20424     MachineOperand &Op = MI->getOperand(i);
20425     if (!(Op.isReg() && Op.isImplicit()))
20426       MIB.addOperand(Op);
20427   }
20428   if (MI->hasOneMemOperand())
20429     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20430
20431   BuildMI(*BB, MI, dl,
20432     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20433     .addReg(X86::XMM0);
20434
20435   MI->eraseFromParent();
20436   return BB;
20437 }
20438
20439 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20440 // defs in an instruction pattern
20441 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20442                                        const TargetInstrInfo *TII) {
20443   unsigned Opc;
20444   switch (MI->getOpcode()) {
20445   default: llvm_unreachable("illegal opcode!");
20446   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20447   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20448   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20449   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20450   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20451   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20452   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20453   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20454   }
20455
20456   DebugLoc dl = MI->getDebugLoc();
20457   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20458
20459   unsigned NumArgs = MI->getNumOperands(); // remove the results
20460   for (unsigned i = 1; i < NumArgs; ++i) {
20461     MachineOperand &Op = MI->getOperand(i);
20462     if (!(Op.isReg() && Op.isImplicit()))
20463       MIB.addOperand(Op);
20464   }
20465   if (MI->hasOneMemOperand())
20466     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20467
20468   BuildMI(*BB, MI, dl,
20469     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20470     .addReg(X86::ECX);
20471
20472   MI->eraseFromParent();
20473   return BB;
20474 }
20475
20476 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20477                                       const X86Subtarget *Subtarget) {
20478   DebugLoc dl = MI->getDebugLoc();
20479   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20480   // Address into RAX/EAX, other two args into ECX, EDX.
20481   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20482   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20483   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20484   for (int i = 0; i < X86::AddrNumOperands; ++i)
20485     MIB.addOperand(MI->getOperand(i));
20486
20487   unsigned ValOps = X86::AddrNumOperands;
20488   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20489     .addReg(MI->getOperand(ValOps).getReg());
20490   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20491     .addReg(MI->getOperand(ValOps+1).getReg());
20492
20493   // The instruction doesn't actually take any operands though.
20494   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20495
20496   MI->eraseFromParent(); // The pseudo is gone now.
20497   return BB;
20498 }
20499
20500 MachineBasicBlock *
20501 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20502                                                  MachineBasicBlock *MBB) const {
20503   // Emit va_arg instruction on X86-64.
20504
20505   // Operands to this pseudo-instruction:
20506   // 0  ) Output        : destination address (reg)
20507   // 1-5) Input         : va_list address (addr, i64mem)
20508   // 6  ) ArgSize       : Size (in bytes) of vararg type
20509   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20510   // 8  ) Align         : Alignment of type
20511   // 9  ) EFLAGS (implicit-def)
20512
20513   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20514   static_assert(X86::AddrNumOperands == 5,
20515                 "VAARG_64 assumes 5 address operands");
20516
20517   unsigned DestReg = MI->getOperand(0).getReg();
20518   MachineOperand &Base = MI->getOperand(1);
20519   MachineOperand &Scale = MI->getOperand(2);
20520   MachineOperand &Index = MI->getOperand(3);
20521   MachineOperand &Disp = MI->getOperand(4);
20522   MachineOperand &Segment = MI->getOperand(5);
20523   unsigned ArgSize = MI->getOperand(6).getImm();
20524   unsigned ArgMode = MI->getOperand(7).getImm();
20525   unsigned Align = MI->getOperand(8).getImm();
20526
20527   // Memory Reference
20528   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20529   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20530   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20531
20532   // Machine Information
20533   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20534   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20535   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20536   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20537   DebugLoc DL = MI->getDebugLoc();
20538
20539   // struct va_list {
20540   //   i32   gp_offset
20541   //   i32   fp_offset
20542   //   i64   overflow_area (address)
20543   //   i64   reg_save_area (address)
20544   // }
20545   // sizeof(va_list) = 24
20546   // alignment(va_list) = 8
20547
20548   unsigned TotalNumIntRegs = 6;
20549   unsigned TotalNumXMMRegs = 8;
20550   bool UseGPOffset = (ArgMode == 1);
20551   bool UseFPOffset = (ArgMode == 2);
20552   unsigned MaxOffset = TotalNumIntRegs * 8 +
20553                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20554
20555   /* Align ArgSize to a multiple of 8 */
20556   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20557   bool NeedsAlign = (Align > 8);
20558
20559   MachineBasicBlock *thisMBB = MBB;
20560   MachineBasicBlock *overflowMBB;
20561   MachineBasicBlock *offsetMBB;
20562   MachineBasicBlock *endMBB;
20563
20564   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20565   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20566   unsigned OffsetReg = 0;
20567
20568   if (!UseGPOffset && !UseFPOffset) {
20569     // If we only pull from the overflow region, we don't create a branch.
20570     // We don't need to alter control flow.
20571     OffsetDestReg = 0; // unused
20572     OverflowDestReg = DestReg;
20573
20574     offsetMBB = nullptr;
20575     overflowMBB = thisMBB;
20576     endMBB = thisMBB;
20577   } else {
20578     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20579     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20580     // If not, pull from overflow_area. (branch to overflowMBB)
20581     //
20582     //       thisMBB
20583     //         |     .
20584     //         |        .
20585     //     offsetMBB   overflowMBB
20586     //         |        .
20587     //         |     .
20588     //        endMBB
20589
20590     // Registers for the PHI in endMBB
20591     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20592     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20593
20594     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20595     MachineFunction *MF = MBB->getParent();
20596     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20597     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20598     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20599
20600     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20601
20602     // Insert the new basic blocks
20603     MF->insert(MBBIter, offsetMBB);
20604     MF->insert(MBBIter, overflowMBB);
20605     MF->insert(MBBIter, endMBB);
20606
20607     // Transfer the remainder of MBB and its successor edges to endMBB.
20608     endMBB->splice(endMBB->begin(), thisMBB,
20609                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20610     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20611
20612     // Make offsetMBB and overflowMBB successors of thisMBB
20613     thisMBB->addSuccessor(offsetMBB);
20614     thisMBB->addSuccessor(overflowMBB);
20615
20616     // endMBB is a successor of both offsetMBB and overflowMBB
20617     offsetMBB->addSuccessor(endMBB);
20618     overflowMBB->addSuccessor(endMBB);
20619
20620     // Load the offset value into a register
20621     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20622     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20623       .addOperand(Base)
20624       .addOperand(Scale)
20625       .addOperand(Index)
20626       .addDisp(Disp, UseFPOffset ? 4 : 0)
20627       .addOperand(Segment)
20628       .setMemRefs(MMOBegin, MMOEnd);
20629
20630     // Check if there is enough room left to pull this argument.
20631     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20632       .addReg(OffsetReg)
20633       .addImm(MaxOffset + 8 - ArgSizeA8);
20634
20635     // Branch to "overflowMBB" if offset >= max
20636     // Fall through to "offsetMBB" otherwise
20637     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20638       .addMBB(overflowMBB);
20639   }
20640
20641   // In offsetMBB, emit code to use the reg_save_area.
20642   if (offsetMBB) {
20643     assert(OffsetReg != 0);
20644
20645     // Read the reg_save_area address.
20646     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20647     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20648       .addOperand(Base)
20649       .addOperand(Scale)
20650       .addOperand(Index)
20651       .addDisp(Disp, 16)
20652       .addOperand(Segment)
20653       .setMemRefs(MMOBegin, MMOEnd);
20654
20655     // Zero-extend the offset
20656     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20657       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20658         .addImm(0)
20659         .addReg(OffsetReg)
20660         .addImm(X86::sub_32bit);
20661
20662     // Add the offset to the reg_save_area to get the final address.
20663     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20664       .addReg(OffsetReg64)
20665       .addReg(RegSaveReg);
20666
20667     // Compute the offset for the next argument
20668     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20669     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20670       .addReg(OffsetReg)
20671       .addImm(UseFPOffset ? 16 : 8);
20672
20673     // Store it back into the va_list.
20674     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20675       .addOperand(Base)
20676       .addOperand(Scale)
20677       .addOperand(Index)
20678       .addDisp(Disp, UseFPOffset ? 4 : 0)
20679       .addOperand(Segment)
20680       .addReg(NextOffsetReg)
20681       .setMemRefs(MMOBegin, MMOEnd);
20682
20683     // Jump to endMBB
20684     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20685       .addMBB(endMBB);
20686   }
20687
20688   //
20689   // Emit code to use overflow area
20690   //
20691
20692   // Load the overflow_area address into a register.
20693   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20694   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20695     .addOperand(Base)
20696     .addOperand(Scale)
20697     .addOperand(Index)
20698     .addDisp(Disp, 8)
20699     .addOperand(Segment)
20700     .setMemRefs(MMOBegin, MMOEnd);
20701
20702   // If we need to align it, do so. Otherwise, just copy the address
20703   // to OverflowDestReg.
20704   if (NeedsAlign) {
20705     // Align the overflow address
20706     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20707     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20708
20709     // aligned_addr = (addr + (align-1)) & ~(align-1)
20710     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20711       .addReg(OverflowAddrReg)
20712       .addImm(Align-1);
20713
20714     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20715       .addReg(TmpReg)
20716       .addImm(~(uint64_t)(Align-1));
20717   } else {
20718     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20719       .addReg(OverflowAddrReg);
20720   }
20721
20722   // Compute the next overflow address after this argument.
20723   // (the overflow address should be kept 8-byte aligned)
20724   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20725   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20726     .addReg(OverflowDestReg)
20727     .addImm(ArgSizeA8);
20728
20729   // Store the new overflow address.
20730   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20731     .addOperand(Base)
20732     .addOperand(Scale)
20733     .addOperand(Index)
20734     .addDisp(Disp, 8)
20735     .addOperand(Segment)
20736     .addReg(NextAddrReg)
20737     .setMemRefs(MMOBegin, MMOEnd);
20738
20739   // If we branched, emit the PHI to the front of endMBB.
20740   if (offsetMBB) {
20741     BuildMI(*endMBB, endMBB->begin(), DL,
20742             TII->get(X86::PHI), DestReg)
20743       .addReg(OffsetDestReg).addMBB(offsetMBB)
20744       .addReg(OverflowDestReg).addMBB(overflowMBB);
20745   }
20746
20747   // Erase the pseudo instruction
20748   MI->eraseFromParent();
20749
20750   return endMBB;
20751 }
20752
20753 MachineBasicBlock *
20754 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20755                                                  MachineInstr *MI,
20756                                                  MachineBasicBlock *MBB) const {
20757   // Emit code to save XMM registers to the stack. The ABI says that the
20758   // number of registers to save is given in %al, so it's theoretically
20759   // possible to do an indirect jump trick to avoid saving all of them,
20760   // however this code takes a simpler approach and just executes all
20761   // of the stores if %al is non-zero. It's less code, and it's probably
20762   // easier on the hardware branch predictor, and stores aren't all that
20763   // expensive anyway.
20764
20765   // Create the new basic blocks. One block contains all the XMM stores,
20766   // and one block is the final destination regardless of whether any
20767   // stores were performed.
20768   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20769   MachineFunction *F = MBB->getParent();
20770   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20771   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20772   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20773   F->insert(MBBIter, XMMSaveMBB);
20774   F->insert(MBBIter, EndMBB);
20775
20776   // Transfer the remainder of MBB and its successor edges to EndMBB.
20777   EndMBB->splice(EndMBB->begin(), MBB,
20778                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20779   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20780
20781   // The original block will now fall through to the XMM save block.
20782   MBB->addSuccessor(XMMSaveMBB);
20783   // The XMMSaveMBB will fall through to the end block.
20784   XMMSaveMBB->addSuccessor(EndMBB);
20785
20786   // Now add the instructions.
20787   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20788   DebugLoc DL = MI->getDebugLoc();
20789
20790   unsigned CountReg = MI->getOperand(0).getReg();
20791   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20792   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20793
20794   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20795     // If %al is 0, branch around the XMM save block.
20796     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20797     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20798     MBB->addSuccessor(EndMBB);
20799   }
20800
20801   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20802   // that was just emitted, but clearly shouldn't be "saved".
20803   assert((MI->getNumOperands() <= 3 ||
20804           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20805           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20806          && "Expected last argument to be EFLAGS");
20807   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20808   // In the XMM save block, save all the XMM argument registers.
20809   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20810     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20811     MachineMemOperand *MMO = F->getMachineMemOperand(
20812         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20813         MachineMemOperand::MOStore,
20814         /*Size=*/16, /*Align=*/16);
20815     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20816       .addFrameIndex(RegSaveFrameIndex)
20817       .addImm(/*Scale=*/1)
20818       .addReg(/*IndexReg=*/0)
20819       .addImm(/*Disp=*/Offset)
20820       .addReg(/*Segment=*/0)
20821       .addReg(MI->getOperand(i).getReg())
20822       .addMemOperand(MMO);
20823   }
20824
20825   MI->eraseFromParent();   // The pseudo instruction is gone now.
20826
20827   return EndMBB;
20828 }
20829
20830 // The EFLAGS operand of SelectItr might be missing a kill marker
20831 // because there were multiple uses of EFLAGS, and ISel didn't know
20832 // which to mark. Figure out whether SelectItr should have had a
20833 // kill marker, and set it if it should. Returns the correct kill
20834 // marker value.
20835 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20836                                      MachineBasicBlock* BB,
20837                                      const TargetRegisterInfo* TRI) {
20838   // Scan forward through BB for a use/def of EFLAGS.
20839   MachineBasicBlock::iterator miI(std::next(SelectItr));
20840   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20841     const MachineInstr& mi = *miI;
20842     if (mi.readsRegister(X86::EFLAGS))
20843       return false;
20844     if (mi.definesRegister(X86::EFLAGS))
20845       break; // Should have kill-flag - update below.
20846   }
20847
20848   // If we hit the end of the block, check whether EFLAGS is live into a
20849   // successor.
20850   if (miI == BB->end()) {
20851     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20852                                           sEnd = BB->succ_end();
20853          sItr != sEnd; ++sItr) {
20854       MachineBasicBlock* succ = *sItr;
20855       if (succ->isLiveIn(X86::EFLAGS))
20856         return false;
20857     }
20858   }
20859
20860   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20861   // out. SelectMI should have a kill flag on EFLAGS.
20862   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20863   return true;
20864 }
20865
20866 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20867 // together with other CMOV pseudo-opcodes into a single basic-block with
20868 // conditional jump around it.
20869 static bool isCMOVPseudo(MachineInstr *MI) {
20870   switch (MI->getOpcode()) {
20871   case X86::CMOV_FR32:
20872   case X86::CMOV_FR64:
20873   case X86::CMOV_GR8:
20874   case X86::CMOV_GR16:
20875   case X86::CMOV_GR32:
20876   case X86::CMOV_RFP32:
20877   case X86::CMOV_RFP64:
20878   case X86::CMOV_RFP80:
20879   case X86::CMOV_V2F64:
20880   case X86::CMOV_V2I64:
20881   case X86::CMOV_V4F32:
20882   case X86::CMOV_V4F64:
20883   case X86::CMOV_V4I64:
20884   case X86::CMOV_V16F32:
20885   case X86::CMOV_V8F32:
20886   case X86::CMOV_V8F64:
20887   case X86::CMOV_V8I64:
20888   case X86::CMOV_V8I1:
20889   case X86::CMOV_V16I1:
20890   case X86::CMOV_V32I1:
20891   case X86::CMOV_V64I1:
20892     return true;
20893
20894   default:
20895     return false;
20896   }
20897 }
20898
20899 MachineBasicBlock *
20900 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20901                                      MachineBasicBlock *BB) const {
20902   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20903   DebugLoc DL = MI->getDebugLoc();
20904
20905   // To "insert" a SELECT_CC instruction, we actually have to insert the
20906   // diamond control-flow pattern.  The incoming instruction knows the
20907   // destination vreg to set, the condition code register to branch on, the
20908   // true/false values to select between, and a branch opcode to use.
20909   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20910   MachineFunction::iterator It = ++BB->getIterator();
20911
20912   //  thisMBB:
20913   //  ...
20914   //   TrueVal = ...
20915   //   cmpTY ccX, r1, r2
20916   //   bCC copy1MBB
20917   //   fallthrough --> copy0MBB
20918   MachineBasicBlock *thisMBB = BB;
20919   MachineFunction *F = BB->getParent();
20920
20921   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20922   // as described above, by inserting a BB, and then making a PHI at the join
20923   // point to select the true and false operands of the CMOV in the PHI.
20924   //
20925   // The code also handles two different cases of multiple CMOV opcodes
20926   // in a row.
20927   //
20928   // Case 1:
20929   // In this case, there are multiple CMOVs in a row, all which are based on
20930   // the same condition setting (or the exact opposite condition setting).
20931   // In this case we can lower all the CMOVs using a single inserted BB, and
20932   // then make a number of PHIs at the join point to model the CMOVs. The only
20933   // trickiness here, is that in a case like:
20934   //
20935   // t2 = CMOV cond1 t1, f1
20936   // t3 = CMOV cond1 t2, f2
20937   //
20938   // when rewriting this into PHIs, we have to perform some renaming on the
20939   // temps since you cannot have a PHI operand refer to a PHI result earlier
20940   // in the same block.  The "simple" but wrong lowering would be:
20941   //
20942   // t2 = PHI t1(BB1), f1(BB2)
20943   // t3 = PHI t2(BB1), f2(BB2)
20944   //
20945   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20946   // renaming is to note that on the path through BB1, t2 is really just a
20947   // copy of t1, and do that renaming, properly generating:
20948   //
20949   // t2 = PHI t1(BB1), f1(BB2)
20950   // t3 = PHI t1(BB1), f2(BB2)
20951   //
20952   // Case 2, we lower cascaded CMOVs such as
20953   //
20954   //   (CMOV (CMOV F, T, cc1), T, cc2)
20955   //
20956   // to two successives branches.  For that, we look for another CMOV as the
20957   // following instruction.
20958   //
20959   // Without this, we would add a PHI between the two jumps, which ends up
20960   // creating a few copies all around. For instance, for
20961   //
20962   //    (sitofp (zext (fcmp une)))
20963   //
20964   // we would generate:
20965   //
20966   //         ucomiss %xmm1, %xmm0
20967   //         movss  <1.0f>, %xmm0
20968   //         movaps  %xmm0, %xmm1
20969   //         jne     .LBB5_2
20970   //         xorps   %xmm1, %xmm1
20971   // .LBB5_2:
20972   //         jp      .LBB5_4
20973   //         movaps  %xmm1, %xmm0
20974   // .LBB5_4:
20975   //         retq
20976   //
20977   // because this custom-inserter would have generated:
20978   //
20979   //   A
20980   //   | \
20981   //   |  B
20982   //   | /
20983   //   C
20984   //   | \
20985   //   |  D
20986   //   | /
20987   //   E
20988   //
20989   // A: X = ...; Y = ...
20990   // B: empty
20991   // C: Z = PHI [X, A], [Y, B]
20992   // D: empty
20993   // E: PHI [X, C], [Z, D]
20994   //
20995   // If we lower both CMOVs in a single step, we can instead generate:
20996   //
20997   //   A
20998   //   | \
20999   //   |  C
21000   //   | /|
21001   //   |/ |
21002   //   |  |
21003   //   |  D
21004   //   | /
21005   //   E
21006   //
21007   // A: X = ...; Y = ...
21008   // D: empty
21009   // E: PHI [X, A], [X, C], [Y, D]
21010   //
21011   // Which, in our sitofp/fcmp example, gives us something like:
21012   //
21013   //         ucomiss %xmm1, %xmm0
21014   //         movss  <1.0f>, %xmm0
21015   //         jne     .LBB5_4
21016   //         jp      .LBB5_4
21017   //         xorps   %xmm0, %xmm0
21018   // .LBB5_4:
21019   //         retq
21020   //
21021   MachineInstr *CascadedCMOV = nullptr;
21022   MachineInstr *LastCMOV = MI;
21023   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21024   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21025   MachineBasicBlock::iterator NextMIIt =
21026       std::next(MachineBasicBlock::iterator(MI));
21027
21028   // Check for case 1, where there are multiple CMOVs with the same condition
21029   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21030   // number of jumps the most.
21031
21032   if (isCMOVPseudo(MI)) {
21033     // See if we have a string of CMOVS with the same condition.
21034     while (NextMIIt != BB->end() &&
21035            isCMOVPseudo(NextMIIt) &&
21036            (NextMIIt->getOperand(3).getImm() == CC ||
21037             NextMIIt->getOperand(3).getImm() == OppCC)) {
21038       LastCMOV = &*NextMIIt;
21039       ++NextMIIt;
21040     }
21041   }
21042
21043   // This checks for case 2, but only do this if we didn't already find
21044   // case 1, as indicated by LastCMOV == MI.
21045   if (LastCMOV == MI &&
21046       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21047       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21048       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21049     CascadedCMOV = &*NextMIIt;
21050   }
21051
21052   MachineBasicBlock *jcc1MBB = nullptr;
21053
21054   // If we have a cascaded CMOV, we lower it to two successive branches to
21055   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21056   if (CascadedCMOV) {
21057     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21058     F->insert(It, jcc1MBB);
21059     jcc1MBB->addLiveIn(X86::EFLAGS);
21060   }
21061
21062   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21063   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21064   F->insert(It, copy0MBB);
21065   F->insert(It, sinkMBB);
21066
21067   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21068   // live into the sink and copy blocks.
21069   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21070
21071   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21072   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21073       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21074     copy0MBB->addLiveIn(X86::EFLAGS);
21075     sinkMBB->addLiveIn(X86::EFLAGS);
21076   }
21077
21078   // Transfer the remainder of BB and its successor edges to sinkMBB.
21079   sinkMBB->splice(sinkMBB->begin(), BB,
21080                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21081   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21082
21083   // Add the true and fallthrough blocks as its successors.
21084   if (CascadedCMOV) {
21085     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21086     BB->addSuccessor(jcc1MBB);
21087
21088     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21089     // jump to the sinkMBB.
21090     jcc1MBB->addSuccessor(copy0MBB);
21091     jcc1MBB->addSuccessor(sinkMBB);
21092   } else {
21093     BB->addSuccessor(copy0MBB);
21094   }
21095
21096   // The true block target of the first (or only) branch is always sinkMBB.
21097   BB->addSuccessor(sinkMBB);
21098
21099   // Create the conditional branch instruction.
21100   unsigned Opc = X86::GetCondBranchFromCond(CC);
21101   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21102
21103   if (CascadedCMOV) {
21104     unsigned Opc2 = X86::GetCondBranchFromCond(
21105         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21106     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21107   }
21108
21109   //  copy0MBB:
21110   //   %FalseValue = ...
21111   //   # fallthrough to sinkMBB
21112   copy0MBB->addSuccessor(sinkMBB);
21113
21114   //  sinkMBB:
21115   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21116   //  ...
21117   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21118   MachineBasicBlock::iterator MIItEnd =
21119     std::next(MachineBasicBlock::iterator(LastCMOV));
21120   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21121   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21122   MachineInstrBuilder MIB;
21123
21124   // As we are creating the PHIs, we have to be careful if there is more than
21125   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21126   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21127   // That also means that PHI construction must work forward from earlier to
21128   // later, and that the code must maintain a mapping from earlier PHI's
21129   // destination registers, and the registers that went into the PHI.
21130
21131   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21132     unsigned DestReg = MIIt->getOperand(0).getReg();
21133     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21134     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21135
21136     // If this CMOV we are generating is the opposite condition from
21137     // the jump we generated, then we have to swap the operands for the
21138     // PHI that is going to be generated.
21139     if (MIIt->getOperand(3).getImm() == OppCC)
21140         std::swap(Op1Reg, Op2Reg);
21141
21142     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21143       Op1Reg = RegRewriteTable[Op1Reg].first;
21144
21145     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21146       Op2Reg = RegRewriteTable[Op2Reg].second;
21147
21148     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21149                   TII->get(X86::PHI), DestReg)
21150           .addReg(Op1Reg).addMBB(copy0MBB)
21151           .addReg(Op2Reg).addMBB(thisMBB);
21152
21153     // Add this PHI to the rewrite table.
21154     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21155   }
21156
21157   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21158   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21159   if (CascadedCMOV) {
21160     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21161     // Copy the PHI result to the register defined by the second CMOV.
21162     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21163             DL, TII->get(TargetOpcode::COPY),
21164             CascadedCMOV->getOperand(0).getReg())
21165         .addReg(MI->getOperand(0).getReg());
21166     CascadedCMOV->eraseFromParent();
21167   }
21168
21169   // Now remove the CMOV(s).
21170   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21171     (MIIt++)->eraseFromParent();
21172
21173   return sinkMBB;
21174 }
21175
21176 MachineBasicBlock *
21177 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21178                                        MachineBasicBlock *BB) const {
21179   // Combine the following atomic floating-point modification pattern:
21180   //   a.store(reg OP a.load(acquire), release)
21181   // Transform them into:
21182   //   OPss (%gpr), %xmm
21183   //   movss %xmm, (%gpr)
21184   // Or sd equivalent for 64-bit operations.
21185   unsigned MOp, FOp;
21186   switch (MI->getOpcode()) {
21187   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21188   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21189   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21190   }
21191   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21192   DebugLoc DL = MI->getDebugLoc();
21193   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21194   MachineOperand MSrc = MI->getOperand(0);
21195   unsigned VSrc = MI->getOperand(5).getReg();
21196   const MachineOperand &Disp = MI->getOperand(3);
21197   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21198   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21199   if (hasDisp && MSrc.isReg())
21200     MSrc.setIsKill(false);
21201   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21202                                 .addOperand(/*Base=*/MSrc)
21203                                 .addImm(/*Scale=*/1)
21204                                 .addReg(/*Index=*/0)
21205                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21206                                 .addReg(0);
21207   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21208                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21209                           .addReg(VSrc)
21210                           .addOperand(/*Base=*/MSrc)
21211                           .addImm(/*Scale=*/1)
21212                           .addReg(/*Index=*/0)
21213                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21214                           .addReg(/*Segment=*/0);
21215   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21216   MI->eraseFromParent(); // The pseudo instruction is gone now.
21217   return BB;
21218 }
21219
21220 MachineBasicBlock *
21221 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21222                                         MachineBasicBlock *BB) const {
21223   MachineFunction *MF = BB->getParent();
21224   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21225   DebugLoc DL = MI->getDebugLoc();
21226   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21227
21228   assert(MF->shouldSplitStack());
21229
21230   const bool Is64Bit = Subtarget->is64Bit();
21231   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21232
21233   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21234   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21235
21236   // BB:
21237   //  ... [Till the alloca]
21238   // If stacklet is not large enough, jump to mallocMBB
21239   //
21240   // bumpMBB:
21241   //  Allocate by subtracting from RSP
21242   //  Jump to continueMBB
21243   //
21244   // mallocMBB:
21245   //  Allocate by call to runtime
21246   //
21247   // continueMBB:
21248   //  ...
21249   //  [rest of original BB]
21250   //
21251
21252   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21253   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21254   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21255
21256   MachineRegisterInfo &MRI = MF->getRegInfo();
21257   const TargetRegisterClass *AddrRegClass =
21258       getRegClassFor(getPointerTy(MF->getDataLayout()));
21259
21260   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21261     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21262     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21263     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21264     sizeVReg = MI->getOperand(1).getReg(),
21265     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21266
21267   MachineFunction::iterator MBBIter = ++BB->getIterator();
21268
21269   MF->insert(MBBIter, bumpMBB);
21270   MF->insert(MBBIter, mallocMBB);
21271   MF->insert(MBBIter, continueMBB);
21272
21273   continueMBB->splice(continueMBB->begin(), BB,
21274                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21275   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21276
21277   // Add code to the main basic block to check if the stack limit has been hit,
21278   // and if so, jump to mallocMBB otherwise to bumpMBB.
21279   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21280   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21281     .addReg(tmpSPVReg).addReg(sizeVReg);
21282   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21283     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21284     .addReg(SPLimitVReg);
21285   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21286
21287   // bumpMBB simply decreases the stack pointer, since we know the current
21288   // stacklet has enough space.
21289   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21290     .addReg(SPLimitVReg);
21291   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21292     .addReg(SPLimitVReg);
21293   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21294
21295   // Calls into a routine in libgcc to allocate more space from the heap.
21296   const uint32_t *RegMask =
21297       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21298   if (IsLP64) {
21299     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21300       .addReg(sizeVReg);
21301     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21302       .addExternalSymbol("__morestack_allocate_stack_space")
21303       .addRegMask(RegMask)
21304       .addReg(X86::RDI, RegState::Implicit)
21305       .addReg(X86::RAX, RegState::ImplicitDefine);
21306   } else if (Is64Bit) {
21307     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21308       .addReg(sizeVReg);
21309     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21310       .addExternalSymbol("__morestack_allocate_stack_space")
21311       .addRegMask(RegMask)
21312       .addReg(X86::EDI, RegState::Implicit)
21313       .addReg(X86::EAX, RegState::ImplicitDefine);
21314   } else {
21315     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21316       .addImm(12);
21317     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21318     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21319       .addExternalSymbol("__morestack_allocate_stack_space")
21320       .addRegMask(RegMask)
21321       .addReg(X86::EAX, RegState::ImplicitDefine);
21322   }
21323
21324   if (!Is64Bit)
21325     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21326       .addImm(16);
21327
21328   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21329     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21330   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21331
21332   // Set up the CFG correctly.
21333   BB->addSuccessor(bumpMBB);
21334   BB->addSuccessor(mallocMBB);
21335   mallocMBB->addSuccessor(continueMBB);
21336   bumpMBB->addSuccessor(continueMBB);
21337
21338   // Take care of the PHI nodes.
21339   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21340           MI->getOperand(0).getReg())
21341     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21342     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21343
21344   // Delete the original pseudo instruction.
21345   MI->eraseFromParent();
21346
21347   // And we're done.
21348   return continueMBB;
21349 }
21350
21351 MachineBasicBlock *
21352 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21353                                         MachineBasicBlock *BB) const {
21354   DebugLoc DL = MI->getDebugLoc();
21355
21356   assert(!Subtarget->isTargetMachO());
21357
21358   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21359                                                     DL);
21360
21361   MI->eraseFromParent();   // The pseudo instruction is gone now.
21362   return BB;
21363 }
21364
21365 MachineBasicBlock *
21366 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21367                                       MachineBasicBlock *BB) const {
21368   // This is pretty easy.  We're taking the value that we received from
21369   // our load from the relocation, sticking it in either RDI (x86-64)
21370   // or EAX and doing an indirect call.  The return value will then
21371   // be in the normal return register.
21372   MachineFunction *F = BB->getParent();
21373   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21374   DebugLoc DL = MI->getDebugLoc();
21375
21376   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21377   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21378
21379   // Get a register mask for the lowered call.
21380   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21381   // proper register mask.
21382   const uint32_t *RegMask =
21383       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21384   if (Subtarget->is64Bit()) {
21385     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21386                                       TII->get(X86::MOV64rm), X86::RDI)
21387     .addReg(X86::RIP)
21388     .addImm(0).addReg(0)
21389     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21390                       MI->getOperand(3).getTargetFlags())
21391     .addReg(0);
21392     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21393     addDirectMem(MIB, X86::RDI);
21394     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21395   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21396     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21397                                       TII->get(X86::MOV32rm), X86::EAX)
21398     .addReg(0)
21399     .addImm(0).addReg(0)
21400     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21401                       MI->getOperand(3).getTargetFlags())
21402     .addReg(0);
21403     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21404     addDirectMem(MIB, X86::EAX);
21405     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21406   } else {
21407     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21408                                       TII->get(X86::MOV32rm), X86::EAX)
21409     .addReg(TII->getGlobalBaseReg(F))
21410     .addImm(0).addReg(0)
21411     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21412                       MI->getOperand(3).getTargetFlags())
21413     .addReg(0);
21414     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21415     addDirectMem(MIB, X86::EAX);
21416     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21417   }
21418
21419   MI->eraseFromParent(); // The pseudo instruction is gone now.
21420   return BB;
21421 }
21422
21423 MachineBasicBlock *
21424 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21425                                     MachineBasicBlock *MBB) const {
21426   DebugLoc DL = MI->getDebugLoc();
21427   MachineFunction *MF = MBB->getParent();
21428   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21429   MachineRegisterInfo &MRI = MF->getRegInfo();
21430
21431   const BasicBlock *BB = MBB->getBasicBlock();
21432   MachineFunction::iterator I = ++MBB->getIterator();
21433
21434   // Memory Reference
21435   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21436   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21437
21438   unsigned DstReg;
21439   unsigned MemOpndSlot = 0;
21440
21441   unsigned CurOp = 0;
21442
21443   DstReg = MI->getOperand(CurOp++).getReg();
21444   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21445   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21446   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21447   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21448
21449   MemOpndSlot = CurOp;
21450
21451   MVT PVT = getPointerTy(MF->getDataLayout());
21452   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21453          "Invalid Pointer Size!");
21454
21455   // For v = setjmp(buf), we generate
21456   //
21457   // thisMBB:
21458   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21459   //  SjLjSetup restoreMBB
21460   //
21461   // mainMBB:
21462   //  v_main = 0
21463   //
21464   // sinkMBB:
21465   //  v = phi(main, restore)
21466   //
21467   // restoreMBB:
21468   //  if base pointer being used, load it from frame
21469   //  v_restore = 1
21470
21471   MachineBasicBlock *thisMBB = MBB;
21472   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21473   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21474   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21475   MF->insert(I, mainMBB);
21476   MF->insert(I, sinkMBB);
21477   MF->push_back(restoreMBB);
21478   restoreMBB->setHasAddressTaken();
21479
21480   MachineInstrBuilder MIB;
21481
21482   // Transfer the remainder of BB and its successor edges to sinkMBB.
21483   sinkMBB->splice(sinkMBB->begin(), MBB,
21484                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21485   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21486
21487   // thisMBB:
21488   unsigned PtrStoreOpc = 0;
21489   unsigned LabelReg = 0;
21490   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21491   Reloc::Model RM = MF->getTarget().getRelocationModel();
21492   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21493                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21494
21495   // Prepare IP either in reg or imm.
21496   if (!UseImmLabel) {
21497     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21498     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21499     LabelReg = MRI.createVirtualRegister(PtrRC);
21500     if (Subtarget->is64Bit()) {
21501       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21502               .addReg(X86::RIP)
21503               .addImm(0)
21504               .addReg(0)
21505               .addMBB(restoreMBB)
21506               .addReg(0);
21507     } else {
21508       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21509       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21510               .addReg(XII->getGlobalBaseReg(MF))
21511               .addImm(0)
21512               .addReg(0)
21513               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21514               .addReg(0);
21515     }
21516   } else
21517     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21518   // Store IP
21519   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21520   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21521     if (i == X86::AddrDisp)
21522       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21523     else
21524       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21525   }
21526   if (!UseImmLabel)
21527     MIB.addReg(LabelReg);
21528   else
21529     MIB.addMBB(restoreMBB);
21530   MIB.setMemRefs(MMOBegin, MMOEnd);
21531   // Setup
21532   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21533           .addMBB(restoreMBB);
21534
21535   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21536   MIB.addRegMask(RegInfo->getNoPreservedMask());
21537   thisMBB->addSuccessor(mainMBB);
21538   thisMBB->addSuccessor(restoreMBB);
21539
21540   // mainMBB:
21541   //  EAX = 0
21542   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21543   mainMBB->addSuccessor(sinkMBB);
21544
21545   // sinkMBB:
21546   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21547           TII->get(X86::PHI), DstReg)
21548     .addReg(mainDstReg).addMBB(mainMBB)
21549     .addReg(restoreDstReg).addMBB(restoreMBB);
21550
21551   // restoreMBB:
21552   if (RegInfo->hasBasePointer(*MF)) {
21553     const bool Uses64BitFramePtr =
21554         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21555     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21556     X86FI->setRestoreBasePointer(MF);
21557     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21558     unsigned BasePtr = RegInfo->getBaseRegister();
21559     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21560     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21561                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21562       .setMIFlag(MachineInstr::FrameSetup);
21563   }
21564   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21565   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21566   restoreMBB->addSuccessor(sinkMBB);
21567
21568   MI->eraseFromParent();
21569   return sinkMBB;
21570 }
21571
21572 MachineBasicBlock *
21573 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21574                                      MachineBasicBlock *MBB) const {
21575   DebugLoc DL = MI->getDebugLoc();
21576   MachineFunction *MF = MBB->getParent();
21577   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21578   MachineRegisterInfo &MRI = MF->getRegInfo();
21579
21580   // Memory Reference
21581   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21582   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21583
21584   MVT PVT = getPointerTy(MF->getDataLayout());
21585   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21586          "Invalid Pointer Size!");
21587
21588   const TargetRegisterClass *RC =
21589     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21590   unsigned Tmp = MRI.createVirtualRegister(RC);
21591   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21592   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21593   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21594   unsigned SP = RegInfo->getStackRegister();
21595
21596   MachineInstrBuilder MIB;
21597
21598   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21599   const int64_t SPOffset = 2 * PVT.getStoreSize();
21600
21601   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21602   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21603
21604   // Reload FP
21605   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21606   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21607     MIB.addOperand(MI->getOperand(i));
21608   MIB.setMemRefs(MMOBegin, MMOEnd);
21609   // Reload IP
21610   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21611   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21612     if (i == X86::AddrDisp)
21613       MIB.addDisp(MI->getOperand(i), LabelOffset);
21614     else
21615       MIB.addOperand(MI->getOperand(i));
21616   }
21617   MIB.setMemRefs(MMOBegin, MMOEnd);
21618   // Reload SP
21619   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21620   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21621     if (i == X86::AddrDisp)
21622       MIB.addDisp(MI->getOperand(i), SPOffset);
21623     else
21624       MIB.addOperand(MI->getOperand(i));
21625   }
21626   MIB.setMemRefs(MMOBegin, MMOEnd);
21627   // Jump
21628   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21629
21630   MI->eraseFromParent();
21631   return MBB;
21632 }
21633
21634 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21635 // accumulator loops. Writing back to the accumulator allows the coalescer
21636 // to remove extra copies in the loop.
21637 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21638 MachineBasicBlock *
21639 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21640                                  MachineBasicBlock *MBB) const {
21641   MachineOperand &AddendOp = MI->getOperand(3);
21642
21643   // Bail out early if the addend isn't a register - we can't switch these.
21644   if (!AddendOp.isReg())
21645     return MBB;
21646
21647   MachineFunction &MF = *MBB->getParent();
21648   MachineRegisterInfo &MRI = MF.getRegInfo();
21649
21650   // Check whether the addend is defined by a PHI:
21651   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21652   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21653   if (!AddendDef.isPHI())
21654     return MBB;
21655
21656   // Look for the following pattern:
21657   // loop:
21658   //   %addend = phi [%entry, 0], [%loop, %result]
21659   //   ...
21660   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21661
21662   // Replace with:
21663   //   loop:
21664   //   %addend = phi [%entry, 0], [%loop, %result]
21665   //   ...
21666   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21667
21668   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21669     assert(AddendDef.getOperand(i).isReg());
21670     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21671     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21672     if (&PHISrcInst == MI) {
21673       // Found a matching instruction.
21674       unsigned NewFMAOpc = 0;
21675       switch (MI->getOpcode()) {
21676         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21677         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21678         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21679         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21680         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21681         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21682         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21683         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21684         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21685         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21686         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21687         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21688         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21689         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21690         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21691         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21692         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21693         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21694         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21695         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21696
21697         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21698         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21699         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21700         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21701         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21702         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21703         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21704         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21705         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21706         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21707         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21708         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21709         default: llvm_unreachable("Unrecognized FMA variant.");
21710       }
21711
21712       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21713       MachineInstrBuilder MIB =
21714         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21715         .addOperand(MI->getOperand(0))
21716         .addOperand(MI->getOperand(3))
21717         .addOperand(MI->getOperand(2))
21718         .addOperand(MI->getOperand(1));
21719       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21720       MI->eraseFromParent();
21721     }
21722   }
21723
21724   return MBB;
21725 }
21726
21727 MachineBasicBlock *
21728 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21729                                                MachineBasicBlock *BB) const {
21730   switch (MI->getOpcode()) {
21731   default: llvm_unreachable("Unexpected instr type to insert");
21732   case X86::TAILJMPd64:
21733   case X86::TAILJMPr64:
21734   case X86::TAILJMPm64:
21735   case X86::TAILJMPd64_REX:
21736   case X86::TAILJMPr64_REX:
21737   case X86::TAILJMPm64_REX:
21738     llvm_unreachable("TAILJMP64 would not be touched here.");
21739   case X86::TCRETURNdi64:
21740   case X86::TCRETURNri64:
21741   case X86::TCRETURNmi64:
21742     return BB;
21743   case X86::WIN_ALLOCA:
21744     return EmitLoweredWinAlloca(MI, BB);
21745   case X86::SEG_ALLOCA_32:
21746   case X86::SEG_ALLOCA_64:
21747     return EmitLoweredSegAlloca(MI, BB);
21748   case X86::TLSCall_32:
21749   case X86::TLSCall_64:
21750     return EmitLoweredTLSCall(MI, BB);
21751   case X86::CMOV_FR32:
21752   case X86::CMOV_FR64:
21753   case X86::CMOV_GR8:
21754   case X86::CMOV_GR16:
21755   case X86::CMOV_GR32:
21756   case X86::CMOV_RFP32:
21757   case X86::CMOV_RFP64:
21758   case X86::CMOV_RFP80:
21759   case X86::CMOV_V2F64:
21760   case X86::CMOV_V2I64:
21761   case X86::CMOV_V4F32:
21762   case X86::CMOV_V4F64:
21763   case X86::CMOV_V4I64:
21764   case X86::CMOV_V16F32:
21765   case X86::CMOV_V8F32:
21766   case X86::CMOV_V8F64:
21767   case X86::CMOV_V8I64:
21768   case X86::CMOV_V8I1:
21769   case X86::CMOV_V16I1:
21770   case X86::CMOV_V32I1:
21771   case X86::CMOV_V64I1:
21772     return EmitLoweredSelect(MI, BB);
21773
21774   case X86::RELEASE_FADD32mr:
21775   case X86::RELEASE_FADD64mr:
21776     return EmitLoweredAtomicFP(MI, BB);
21777
21778   case X86::FP32_TO_INT16_IN_MEM:
21779   case X86::FP32_TO_INT32_IN_MEM:
21780   case X86::FP32_TO_INT64_IN_MEM:
21781   case X86::FP64_TO_INT16_IN_MEM:
21782   case X86::FP64_TO_INT32_IN_MEM:
21783   case X86::FP64_TO_INT64_IN_MEM:
21784   case X86::FP80_TO_INT16_IN_MEM:
21785   case X86::FP80_TO_INT32_IN_MEM:
21786   case X86::FP80_TO_INT64_IN_MEM: {
21787     MachineFunction *F = BB->getParent();
21788     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21789     DebugLoc DL = MI->getDebugLoc();
21790
21791     // Change the floating point control register to use "round towards zero"
21792     // mode when truncating to an integer value.
21793     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21794     addFrameReference(BuildMI(*BB, MI, DL,
21795                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21796
21797     // Load the old value of the high byte of the control word...
21798     unsigned OldCW =
21799       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21800     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21801                       CWFrameIdx);
21802
21803     // Set the high part to be round to zero...
21804     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21805       .addImm(0xC7F);
21806
21807     // Reload the modified control word now...
21808     addFrameReference(BuildMI(*BB, MI, DL,
21809                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21810
21811     // Restore the memory image of control word to original value
21812     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21813       .addReg(OldCW);
21814
21815     // Get the X86 opcode to use.
21816     unsigned Opc;
21817     switch (MI->getOpcode()) {
21818     default: llvm_unreachable("illegal opcode!");
21819     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21820     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21821     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21822     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21823     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21824     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21825     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21826     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21827     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21828     }
21829
21830     X86AddressMode AM;
21831     MachineOperand &Op = MI->getOperand(0);
21832     if (Op.isReg()) {
21833       AM.BaseType = X86AddressMode::RegBase;
21834       AM.Base.Reg = Op.getReg();
21835     } else {
21836       AM.BaseType = X86AddressMode::FrameIndexBase;
21837       AM.Base.FrameIndex = Op.getIndex();
21838     }
21839     Op = MI->getOperand(1);
21840     if (Op.isImm())
21841       AM.Scale = Op.getImm();
21842     Op = MI->getOperand(2);
21843     if (Op.isImm())
21844       AM.IndexReg = Op.getImm();
21845     Op = MI->getOperand(3);
21846     if (Op.isGlobal()) {
21847       AM.GV = Op.getGlobal();
21848     } else {
21849       AM.Disp = Op.getImm();
21850     }
21851     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21852                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21853
21854     // Reload the original control word now.
21855     addFrameReference(BuildMI(*BB, MI, DL,
21856                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21857
21858     MI->eraseFromParent();   // The pseudo instruction is gone now.
21859     return BB;
21860   }
21861     // String/text processing lowering.
21862   case X86::PCMPISTRM128REG:
21863   case X86::VPCMPISTRM128REG:
21864   case X86::PCMPISTRM128MEM:
21865   case X86::VPCMPISTRM128MEM:
21866   case X86::PCMPESTRM128REG:
21867   case X86::VPCMPESTRM128REG:
21868   case X86::PCMPESTRM128MEM:
21869   case X86::VPCMPESTRM128MEM:
21870     assert(Subtarget->hasSSE42() &&
21871            "Target must have SSE4.2 or AVX features enabled");
21872     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21873
21874   // String/text processing lowering.
21875   case X86::PCMPISTRIREG:
21876   case X86::VPCMPISTRIREG:
21877   case X86::PCMPISTRIMEM:
21878   case X86::VPCMPISTRIMEM:
21879   case X86::PCMPESTRIREG:
21880   case X86::VPCMPESTRIREG:
21881   case X86::PCMPESTRIMEM:
21882   case X86::VPCMPESTRIMEM:
21883     assert(Subtarget->hasSSE42() &&
21884            "Target must have SSE4.2 or AVX features enabled");
21885     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21886
21887   // Thread synchronization.
21888   case X86::MONITOR:
21889     return EmitMonitor(MI, BB, Subtarget);
21890
21891   // xbegin
21892   case X86::XBEGIN:
21893     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21894
21895   case X86::VASTART_SAVE_XMM_REGS:
21896     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21897
21898   case X86::VAARG_64:
21899     return EmitVAARG64WithCustomInserter(MI, BB);
21900
21901   case X86::EH_SjLj_SetJmp32:
21902   case X86::EH_SjLj_SetJmp64:
21903     return emitEHSjLjSetJmp(MI, BB);
21904
21905   case X86::EH_SjLj_LongJmp32:
21906   case X86::EH_SjLj_LongJmp64:
21907     return emitEHSjLjLongJmp(MI, BB);
21908
21909   case TargetOpcode::STATEPOINT:
21910     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21911     // this point in the process.  We diverge later.
21912     return emitPatchPoint(MI, BB);
21913
21914   case TargetOpcode::STACKMAP:
21915   case TargetOpcode::PATCHPOINT:
21916     return emitPatchPoint(MI, BB);
21917
21918   case X86::VFMADDPDr213r:
21919   case X86::VFMADDPSr213r:
21920   case X86::VFMADDSDr213r:
21921   case X86::VFMADDSSr213r:
21922   case X86::VFMSUBPDr213r:
21923   case X86::VFMSUBPSr213r:
21924   case X86::VFMSUBSDr213r:
21925   case X86::VFMSUBSSr213r:
21926   case X86::VFNMADDPDr213r:
21927   case X86::VFNMADDPSr213r:
21928   case X86::VFNMADDSDr213r:
21929   case X86::VFNMADDSSr213r:
21930   case X86::VFNMSUBPDr213r:
21931   case X86::VFNMSUBPSr213r:
21932   case X86::VFNMSUBSDr213r:
21933   case X86::VFNMSUBSSr213r:
21934   case X86::VFMADDSUBPDr213r:
21935   case X86::VFMADDSUBPSr213r:
21936   case X86::VFMSUBADDPDr213r:
21937   case X86::VFMSUBADDPSr213r:
21938   case X86::VFMADDPDr213rY:
21939   case X86::VFMADDPSr213rY:
21940   case X86::VFMSUBPDr213rY:
21941   case X86::VFMSUBPSr213rY:
21942   case X86::VFNMADDPDr213rY:
21943   case X86::VFNMADDPSr213rY:
21944   case X86::VFNMSUBPDr213rY:
21945   case X86::VFNMSUBPSr213rY:
21946   case X86::VFMADDSUBPDr213rY:
21947   case X86::VFMADDSUBPSr213rY:
21948   case X86::VFMSUBADDPDr213rY:
21949   case X86::VFMSUBADDPSr213rY:
21950     return emitFMA3Instr(MI, BB);
21951   }
21952 }
21953
21954 //===----------------------------------------------------------------------===//
21955 //                           X86 Optimization Hooks
21956 //===----------------------------------------------------------------------===//
21957
21958 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21959                                                       APInt &KnownZero,
21960                                                       APInt &KnownOne,
21961                                                       const SelectionDAG &DAG,
21962                                                       unsigned Depth) const {
21963   unsigned BitWidth = KnownZero.getBitWidth();
21964   unsigned Opc = Op.getOpcode();
21965   assert((Opc >= ISD::BUILTIN_OP_END ||
21966           Opc == ISD::INTRINSIC_WO_CHAIN ||
21967           Opc == ISD::INTRINSIC_W_CHAIN ||
21968           Opc == ISD::INTRINSIC_VOID) &&
21969          "Should use MaskedValueIsZero if you don't know whether Op"
21970          " is a target node!");
21971
21972   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21973   switch (Opc) {
21974   default: break;
21975   case X86ISD::ADD:
21976   case X86ISD::SUB:
21977   case X86ISD::ADC:
21978   case X86ISD::SBB:
21979   case X86ISD::SMUL:
21980   case X86ISD::UMUL:
21981   case X86ISD::INC:
21982   case X86ISD::DEC:
21983   case X86ISD::OR:
21984   case X86ISD::XOR:
21985   case X86ISD::AND:
21986     // These nodes' second result is a boolean.
21987     if (Op.getResNo() == 0)
21988       break;
21989     // Fallthrough
21990   case X86ISD::SETCC:
21991     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21992     break;
21993   case ISD::INTRINSIC_WO_CHAIN: {
21994     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21995     unsigned NumLoBits = 0;
21996     switch (IntId) {
21997     default: break;
21998     case Intrinsic::x86_sse_movmsk_ps:
21999     case Intrinsic::x86_avx_movmsk_ps_256:
22000     case Intrinsic::x86_sse2_movmsk_pd:
22001     case Intrinsic::x86_avx_movmsk_pd_256:
22002     case Intrinsic::x86_mmx_pmovmskb:
22003     case Intrinsic::x86_sse2_pmovmskb_128:
22004     case Intrinsic::x86_avx2_pmovmskb: {
22005       // High bits of movmskp{s|d}, pmovmskb are known zero.
22006       switch (IntId) {
22007         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22008         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22009         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22010         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22011         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22012         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22013         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22014         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22015       }
22016       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22017       break;
22018     }
22019     }
22020     break;
22021   }
22022   }
22023 }
22024
22025 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22026   SDValue Op,
22027   const SelectionDAG &,
22028   unsigned Depth) const {
22029   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22030   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22031     return Op.getValueType().getScalarType().getSizeInBits();
22032
22033   // Fallback case.
22034   return 1;
22035 }
22036
22037 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22038 /// node is a GlobalAddress + offset.
22039 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22040                                        const GlobalValue* &GA,
22041                                        int64_t &Offset) const {
22042   if (N->getOpcode() == X86ISD::Wrapper) {
22043     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22044       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22045       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22046       return true;
22047     }
22048   }
22049   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22050 }
22051
22052 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22053 /// same as extracting the high 128-bit part of 256-bit vector and then
22054 /// inserting the result into the low part of a new 256-bit vector
22055 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22056   EVT VT = SVOp->getValueType(0);
22057   unsigned NumElems = VT.getVectorNumElements();
22058
22059   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22060   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22061     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22062         SVOp->getMaskElt(j) >= 0)
22063       return false;
22064
22065   return true;
22066 }
22067
22068 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22069 /// same as extracting the low 128-bit part of 256-bit vector and then
22070 /// inserting the result into the high part of a new 256-bit vector
22071 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22072   EVT VT = SVOp->getValueType(0);
22073   unsigned NumElems = VT.getVectorNumElements();
22074
22075   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22076   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22077     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22078         SVOp->getMaskElt(j) >= 0)
22079       return false;
22080
22081   return true;
22082 }
22083
22084 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22085 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22086                                         TargetLowering::DAGCombinerInfo &DCI,
22087                                         const X86Subtarget* Subtarget) {
22088   SDLoc dl(N);
22089   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22090   SDValue V1 = SVOp->getOperand(0);
22091   SDValue V2 = SVOp->getOperand(1);
22092   EVT VT = SVOp->getValueType(0);
22093   unsigned NumElems = VT.getVectorNumElements();
22094
22095   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22096       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22097     //
22098     //                   0,0,0,...
22099     //                      |
22100     //    V      UNDEF    BUILD_VECTOR    UNDEF
22101     //     \      /           \           /
22102     //  CONCAT_VECTOR         CONCAT_VECTOR
22103     //         \                  /
22104     //          \                /
22105     //          RESULT: V + zero extended
22106     //
22107     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22108         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22109         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22110       return SDValue();
22111
22112     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22113       return SDValue();
22114
22115     // To match the shuffle mask, the first half of the mask should
22116     // be exactly the first vector, and all the rest a splat with the
22117     // first element of the second one.
22118     for (unsigned i = 0; i != NumElems/2; ++i)
22119       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22120           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22121         return SDValue();
22122
22123     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22124     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22125       if (Ld->hasNUsesOfValue(1, 0)) {
22126         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22127         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22128         SDValue ResNode =
22129           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22130                                   Ld->getMemoryVT(),
22131                                   Ld->getPointerInfo(),
22132                                   Ld->getAlignment(),
22133                                   false/*isVolatile*/, true/*ReadMem*/,
22134                                   false/*WriteMem*/);
22135
22136         // Make sure the newly-created LOAD is in the same position as Ld in
22137         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22138         // and update uses of Ld's output chain to use the TokenFactor.
22139         if (Ld->hasAnyUseOfValue(1)) {
22140           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22141                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22142           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22143           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22144                                  SDValue(ResNode.getNode(), 1));
22145         }
22146
22147         return DAG.getBitcast(VT, ResNode);
22148       }
22149     }
22150
22151     // Emit a zeroed vector and insert the desired subvector on its
22152     // first half.
22153     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22154     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22155     return DCI.CombineTo(N, InsV);
22156   }
22157
22158   //===--------------------------------------------------------------------===//
22159   // Combine some shuffles into subvector extracts and inserts:
22160   //
22161
22162   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22163   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22164     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22165     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22166     return DCI.CombineTo(N, InsV);
22167   }
22168
22169   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22170   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22171     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22172     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22173     return DCI.CombineTo(N, InsV);
22174   }
22175
22176   return SDValue();
22177 }
22178
22179 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22180 /// possible.
22181 ///
22182 /// This is the leaf of the recursive combinine below. When we have found some
22183 /// chain of single-use x86 shuffle instructions and accumulated the combined
22184 /// shuffle mask represented by them, this will try to pattern match that mask
22185 /// into either a single instruction if there is a special purpose instruction
22186 /// for this operation, or into a PSHUFB instruction which is a fully general
22187 /// instruction but should only be used to replace chains over a certain depth.
22188 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22189                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22190                                    TargetLowering::DAGCombinerInfo &DCI,
22191                                    const X86Subtarget *Subtarget) {
22192   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22193
22194   // Find the operand that enters the chain. Note that multiple uses are OK
22195   // here, we're not going to remove the operand we find.
22196   SDValue Input = Op.getOperand(0);
22197   while (Input.getOpcode() == ISD::BITCAST)
22198     Input = Input.getOperand(0);
22199
22200   MVT VT = Input.getSimpleValueType();
22201   MVT RootVT = Root.getSimpleValueType();
22202   SDLoc DL(Root);
22203
22204   if (Mask.size() == 1) {
22205     int Index = Mask[0];
22206     assert((Index >= 0 || Index == SM_SentinelUndef ||
22207             Index == SM_SentinelZero) &&
22208            "Invalid shuffle index found!");
22209
22210     // We may end up with an accumulated mask of size 1 as a result of
22211     // widening of shuffle operands (see function canWidenShuffleElements).
22212     // If the only shuffle index is equal to SM_SentinelZero then propagate
22213     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22214     // mask, and therefore the entire chain of shuffles can be folded away.
22215     if (Index == SM_SentinelZero)
22216       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22217     else
22218       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22219                     /*AddTo*/ true);
22220     return true;
22221   }
22222
22223   // Use the float domain if the operand type is a floating point type.
22224   bool FloatDomain = VT.isFloatingPoint();
22225
22226   // For floating point shuffles, we don't have free copies in the shuffle
22227   // instructions or the ability to load as part of the instruction, so
22228   // canonicalize their shuffles to UNPCK or MOV variants.
22229   //
22230   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22231   // vectors because it can have a load folded into it that UNPCK cannot. This
22232   // doesn't preclude something switching to the shorter encoding post-RA.
22233   //
22234   // FIXME: Should teach these routines about AVX vector widths.
22235   if (FloatDomain && VT.getSizeInBits() == 128) {
22236     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22237       bool Lo = Mask.equals({0, 0});
22238       unsigned Shuffle;
22239       MVT ShuffleVT;
22240       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22241       // is no slower than UNPCKLPD but has the option to fold the input operand
22242       // into even an unaligned memory load.
22243       if (Lo && Subtarget->hasSSE3()) {
22244         Shuffle = X86ISD::MOVDDUP;
22245         ShuffleVT = MVT::v2f64;
22246       } else {
22247         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22248         // than the UNPCK variants.
22249         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22250         ShuffleVT = MVT::v4f32;
22251       }
22252       if (Depth == 1 && Root->getOpcode() == Shuffle)
22253         return false; // Nothing to do!
22254       Op = DAG.getBitcast(ShuffleVT, Input);
22255       DCI.AddToWorklist(Op.getNode());
22256       if (Shuffle == X86ISD::MOVDDUP)
22257         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22258       else
22259         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22260       DCI.AddToWorklist(Op.getNode());
22261       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22262                     /*AddTo*/ true);
22263       return true;
22264     }
22265     if (Subtarget->hasSSE3() &&
22266         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22267       bool Lo = Mask.equals({0, 0, 2, 2});
22268       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22269       MVT ShuffleVT = MVT::v4f32;
22270       if (Depth == 1 && Root->getOpcode() == Shuffle)
22271         return false; // Nothing to do!
22272       Op = DAG.getBitcast(ShuffleVT, Input);
22273       DCI.AddToWorklist(Op.getNode());
22274       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22275       DCI.AddToWorklist(Op.getNode());
22276       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22277                     /*AddTo*/ true);
22278       return true;
22279     }
22280     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22281       bool Lo = Mask.equals({0, 0, 1, 1});
22282       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22283       MVT ShuffleVT = MVT::v4f32;
22284       if (Depth == 1 && Root->getOpcode() == Shuffle)
22285         return false; // Nothing to do!
22286       Op = DAG.getBitcast(ShuffleVT, Input);
22287       DCI.AddToWorklist(Op.getNode());
22288       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22289       DCI.AddToWorklist(Op.getNode());
22290       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22291                     /*AddTo*/ true);
22292       return true;
22293     }
22294   }
22295
22296   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22297   // variants as none of these have single-instruction variants that are
22298   // superior to the UNPCK formulation.
22299   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22300       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22301        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22302        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22303        Mask.equals(
22304            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22305     bool Lo = Mask[0] == 0;
22306     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22307     if (Depth == 1 && Root->getOpcode() == Shuffle)
22308       return false; // Nothing to do!
22309     MVT ShuffleVT;
22310     switch (Mask.size()) {
22311     case 8:
22312       ShuffleVT = MVT::v8i16;
22313       break;
22314     case 16:
22315       ShuffleVT = MVT::v16i8;
22316       break;
22317     default:
22318       llvm_unreachable("Impossible mask size!");
22319     };
22320     Op = DAG.getBitcast(ShuffleVT, Input);
22321     DCI.AddToWorklist(Op.getNode());
22322     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22323     DCI.AddToWorklist(Op.getNode());
22324     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22325                   /*AddTo*/ true);
22326     return true;
22327   }
22328
22329   // Don't try to re-form single instruction chains under any circumstances now
22330   // that we've done encoding canonicalization for them.
22331   if (Depth < 2)
22332     return false;
22333
22334   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22335   // can replace them with a single PSHUFB instruction profitably. Intel's
22336   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22337   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22338   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22339     SmallVector<SDValue, 16> PSHUFBMask;
22340     int NumBytes = VT.getSizeInBits() / 8;
22341     int Ratio = NumBytes / Mask.size();
22342     for (int i = 0; i < NumBytes; ++i) {
22343       if (Mask[i / Ratio] == SM_SentinelUndef) {
22344         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22345         continue;
22346       }
22347       int M = Mask[i / Ratio] != SM_SentinelZero
22348                   ? Ratio * Mask[i / Ratio] + i % Ratio
22349                   : 255;
22350       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22351     }
22352     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22353     Op = DAG.getBitcast(ByteVT, Input);
22354     DCI.AddToWorklist(Op.getNode());
22355     SDValue PSHUFBMaskOp =
22356         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22357     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22358     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22359     DCI.AddToWorklist(Op.getNode());
22360     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22361                   /*AddTo*/ true);
22362     return true;
22363   }
22364
22365   // Failed to find any combines.
22366   return false;
22367 }
22368
22369 /// \brief Fully generic combining of x86 shuffle instructions.
22370 ///
22371 /// This should be the last combine run over the x86 shuffle instructions. Once
22372 /// they have been fully optimized, this will recursively consider all chains
22373 /// of single-use shuffle instructions, build a generic model of the cumulative
22374 /// shuffle operation, and check for simpler instructions which implement this
22375 /// operation. We use this primarily for two purposes:
22376 ///
22377 /// 1) Collapse generic shuffles to specialized single instructions when
22378 ///    equivalent. In most cases, this is just an encoding size win, but
22379 ///    sometimes we will collapse multiple generic shuffles into a single
22380 ///    special-purpose shuffle.
22381 /// 2) Look for sequences of shuffle instructions with 3 or more total
22382 ///    instructions, and replace them with the slightly more expensive SSSE3
22383 ///    PSHUFB instruction if available. We do this as the last combining step
22384 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22385 ///    a suitable short sequence of other instructions. The PHUFB will either
22386 ///    use a register or have to read from memory and so is slightly (but only
22387 ///    slightly) more expensive than the other shuffle instructions.
22388 ///
22389 /// Because this is inherently a quadratic operation (for each shuffle in
22390 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22391 /// This should never be an issue in practice as the shuffle lowering doesn't
22392 /// produce sequences of more than 8 instructions.
22393 ///
22394 /// FIXME: We will currently miss some cases where the redundant shuffling
22395 /// would simplify under the threshold for PSHUFB formation because of
22396 /// combine-ordering. To fix this, we should do the redundant instruction
22397 /// combining in this recursive walk.
22398 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22399                                           ArrayRef<int> RootMask,
22400                                           int Depth, bool HasPSHUFB,
22401                                           SelectionDAG &DAG,
22402                                           TargetLowering::DAGCombinerInfo &DCI,
22403                                           const X86Subtarget *Subtarget) {
22404   // Bound the depth of our recursive combine because this is ultimately
22405   // quadratic in nature.
22406   if (Depth > 8)
22407     return false;
22408
22409   // Directly rip through bitcasts to find the underlying operand.
22410   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22411     Op = Op.getOperand(0);
22412
22413   MVT VT = Op.getSimpleValueType();
22414   if (!VT.isVector())
22415     return false; // Bail if we hit a non-vector.
22416
22417   assert(Root.getSimpleValueType().isVector() &&
22418          "Shuffles operate on vector types!");
22419   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22420          "Can only combine shuffles of the same vector register size.");
22421
22422   if (!isTargetShuffle(Op.getOpcode()))
22423     return false;
22424   SmallVector<int, 16> OpMask;
22425   bool IsUnary;
22426   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22427   // We only can combine unary shuffles which we can decode the mask for.
22428   if (!HaveMask || !IsUnary)
22429     return false;
22430
22431   assert(VT.getVectorNumElements() == OpMask.size() &&
22432          "Different mask size from vector size!");
22433   assert(((RootMask.size() > OpMask.size() &&
22434            RootMask.size() % OpMask.size() == 0) ||
22435           (OpMask.size() > RootMask.size() &&
22436            OpMask.size() % RootMask.size() == 0) ||
22437           OpMask.size() == RootMask.size()) &&
22438          "The smaller number of elements must divide the larger.");
22439   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22440   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22441   assert(((RootRatio == 1 && OpRatio == 1) ||
22442           (RootRatio == 1) != (OpRatio == 1)) &&
22443          "Must not have a ratio for both incoming and op masks!");
22444
22445   SmallVector<int, 16> Mask;
22446   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22447
22448   // Merge this shuffle operation's mask into our accumulated mask. Note that
22449   // this shuffle's mask will be the first applied to the input, followed by the
22450   // root mask to get us all the way to the root value arrangement. The reason
22451   // for this order is that we are recursing up the operation chain.
22452   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22453     int RootIdx = i / RootRatio;
22454     if (RootMask[RootIdx] < 0) {
22455       // This is a zero or undef lane, we're done.
22456       Mask.push_back(RootMask[RootIdx]);
22457       continue;
22458     }
22459
22460     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22461     int OpIdx = RootMaskedIdx / OpRatio;
22462     if (OpMask[OpIdx] < 0) {
22463       // The incoming lanes are zero or undef, it doesn't matter which ones we
22464       // are using.
22465       Mask.push_back(OpMask[OpIdx]);
22466       continue;
22467     }
22468
22469     // Ok, we have non-zero lanes, map them through.
22470     Mask.push_back(OpMask[OpIdx] * OpRatio +
22471                    RootMaskedIdx % OpRatio);
22472   }
22473
22474   // See if we can recurse into the operand to combine more things.
22475   switch (Op.getOpcode()) {
22476   case X86ISD::PSHUFB:
22477     HasPSHUFB = true;
22478   case X86ISD::PSHUFD:
22479   case X86ISD::PSHUFHW:
22480   case X86ISD::PSHUFLW:
22481     if (Op.getOperand(0).hasOneUse() &&
22482         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22483                                       HasPSHUFB, DAG, DCI, Subtarget))
22484       return true;
22485     break;
22486
22487   case X86ISD::UNPCKL:
22488   case X86ISD::UNPCKH:
22489     assert(Op.getOperand(0) == Op.getOperand(1) &&
22490            "We only combine unary shuffles!");
22491     // We can't check for single use, we have to check that this shuffle is the
22492     // only user.
22493     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22494         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22495                                       HasPSHUFB, DAG, DCI, Subtarget))
22496       return true;
22497     break;
22498   }
22499
22500   // Minor canonicalization of the accumulated shuffle mask to make it easier
22501   // to match below. All this does is detect masks with squential pairs of
22502   // elements, and shrink them to the half-width mask. It does this in a loop
22503   // so it will reduce the size of the mask to the minimal width mask which
22504   // performs an equivalent shuffle.
22505   SmallVector<int, 16> WidenedMask;
22506   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22507     Mask = std::move(WidenedMask);
22508     WidenedMask.clear();
22509   }
22510
22511   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22512                                 Subtarget);
22513 }
22514
22515 /// \brief Get the PSHUF-style mask from PSHUF node.
22516 ///
22517 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22518 /// PSHUF-style masks that can be reused with such instructions.
22519 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22520   MVT VT = N.getSimpleValueType();
22521   SmallVector<int, 4> Mask;
22522   bool IsUnary;
22523   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22524   (void)HaveMask;
22525   assert(HaveMask);
22526
22527   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22528   // matter. Check that the upper masks are repeats and remove them.
22529   if (VT.getSizeInBits() > 128) {
22530     int LaneElts = 128 / VT.getScalarSizeInBits();
22531 #ifndef NDEBUG
22532     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22533       for (int j = 0; j < LaneElts; ++j)
22534         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22535                "Mask doesn't repeat in high 128-bit lanes!");
22536 #endif
22537     Mask.resize(LaneElts);
22538   }
22539
22540   switch (N.getOpcode()) {
22541   case X86ISD::PSHUFD:
22542     return Mask;
22543   case X86ISD::PSHUFLW:
22544     Mask.resize(4);
22545     return Mask;
22546   case X86ISD::PSHUFHW:
22547     Mask.erase(Mask.begin(), Mask.begin() + 4);
22548     for (int &M : Mask)
22549       M -= 4;
22550     return Mask;
22551   default:
22552     llvm_unreachable("No valid shuffle instruction found!");
22553   }
22554 }
22555
22556 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22557 ///
22558 /// We walk up the chain and look for a combinable shuffle, skipping over
22559 /// shuffles that we could hoist this shuffle's transformation past without
22560 /// altering anything.
22561 static SDValue
22562 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22563                              SelectionDAG &DAG,
22564                              TargetLowering::DAGCombinerInfo &DCI) {
22565   assert(N.getOpcode() == X86ISD::PSHUFD &&
22566          "Called with something other than an x86 128-bit half shuffle!");
22567   SDLoc DL(N);
22568
22569   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22570   // of the shuffles in the chain so that we can form a fresh chain to replace
22571   // this one.
22572   SmallVector<SDValue, 8> Chain;
22573   SDValue V = N.getOperand(0);
22574   for (; V.hasOneUse(); V = V.getOperand(0)) {
22575     switch (V.getOpcode()) {
22576     default:
22577       return SDValue(); // Nothing combined!
22578
22579     case ISD::BITCAST:
22580       // Skip bitcasts as we always know the type for the target specific
22581       // instructions.
22582       continue;
22583
22584     case X86ISD::PSHUFD:
22585       // Found another dword shuffle.
22586       break;
22587
22588     case X86ISD::PSHUFLW:
22589       // Check that the low words (being shuffled) are the identity in the
22590       // dword shuffle, and the high words are self-contained.
22591       if (Mask[0] != 0 || Mask[1] != 1 ||
22592           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22593         return SDValue();
22594
22595       Chain.push_back(V);
22596       continue;
22597
22598     case X86ISD::PSHUFHW:
22599       // Check that the high words (being shuffled) are the identity in the
22600       // dword shuffle, and the low words are self-contained.
22601       if (Mask[2] != 2 || Mask[3] != 3 ||
22602           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22603         return SDValue();
22604
22605       Chain.push_back(V);
22606       continue;
22607
22608     case X86ISD::UNPCKL:
22609     case X86ISD::UNPCKH:
22610       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22611       // shuffle into a preceding word shuffle.
22612       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22613           V.getSimpleValueType().getScalarType() != MVT::i16)
22614         return SDValue();
22615
22616       // Search for a half-shuffle which we can combine with.
22617       unsigned CombineOp =
22618           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22619       if (V.getOperand(0) != V.getOperand(1) ||
22620           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22621         return SDValue();
22622       Chain.push_back(V);
22623       V = V.getOperand(0);
22624       do {
22625         switch (V.getOpcode()) {
22626         default:
22627           return SDValue(); // Nothing to combine.
22628
22629         case X86ISD::PSHUFLW:
22630         case X86ISD::PSHUFHW:
22631           if (V.getOpcode() == CombineOp)
22632             break;
22633
22634           Chain.push_back(V);
22635
22636           // Fallthrough!
22637         case ISD::BITCAST:
22638           V = V.getOperand(0);
22639           continue;
22640         }
22641         break;
22642       } while (V.hasOneUse());
22643       break;
22644     }
22645     // Break out of the loop if we break out of the switch.
22646     break;
22647   }
22648
22649   if (!V.hasOneUse())
22650     // We fell out of the loop without finding a viable combining instruction.
22651     return SDValue();
22652
22653   // Merge this node's mask and our incoming mask.
22654   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22655   for (int &M : Mask)
22656     M = VMask[M];
22657   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22658                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22659
22660   // Rebuild the chain around this new shuffle.
22661   while (!Chain.empty()) {
22662     SDValue W = Chain.pop_back_val();
22663
22664     if (V.getValueType() != W.getOperand(0).getValueType())
22665       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22666
22667     switch (W.getOpcode()) {
22668     default:
22669       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22670
22671     case X86ISD::UNPCKL:
22672     case X86ISD::UNPCKH:
22673       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22674       break;
22675
22676     case X86ISD::PSHUFD:
22677     case X86ISD::PSHUFLW:
22678     case X86ISD::PSHUFHW:
22679       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22680       break;
22681     }
22682   }
22683   if (V.getValueType() != N.getValueType())
22684     V = DAG.getBitcast(N.getValueType(), V);
22685
22686   // Return the new chain to replace N.
22687   return V;
22688 }
22689
22690 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22691 /// pshufhw.
22692 ///
22693 /// We walk up the chain, skipping shuffles of the other half and looking
22694 /// through shuffles which switch halves trying to find a shuffle of the same
22695 /// pair of dwords.
22696 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22697                                         SelectionDAG &DAG,
22698                                         TargetLowering::DAGCombinerInfo &DCI) {
22699   assert(
22700       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22701       "Called with something other than an x86 128-bit half shuffle!");
22702   SDLoc DL(N);
22703   unsigned CombineOpcode = N.getOpcode();
22704
22705   // Walk up a single-use chain looking for a combinable shuffle.
22706   SDValue V = N.getOperand(0);
22707   for (; V.hasOneUse(); V = V.getOperand(0)) {
22708     switch (V.getOpcode()) {
22709     default:
22710       return false; // Nothing combined!
22711
22712     case ISD::BITCAST:
22713       // Skip bitcasts as we always know the type for the target specific
22714       // instructions.
22715       continue;
22716
22717     case X86ISD::PSHUFLW:
22718     case X86ISD::PSHUFHW:
22719       if (V.getOpcode() == CombineOpcode)
22720         break;
22721
22722       // Other-half shuffles are no-ops.
22723       continue;
22724     }
22725     // Break out of the loop if we break out of the switch.
22726     break;
22727   }
22728
22729   if (!V.hasOneUse())
22730     // We fell out of the loop without finding a viable combining instruction.
22731     return false;
22732
22733   // Combine away the bottom node as its shuffle will be accumulated into
22734   // a preceding shuffle.
22735   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22736
22737   // Record the old value.
22738   SDValue Old = V;
22739
22740   // Merge this node's mask and our incoming mask (adjusted to account for all
22741   // the pshufd instructions encountered).
22742   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22743   for (int &M : Mask)
22744     M = VMask[M];
22745   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22746                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22747
22748   // Check that the shuffles didn't cancel each other out. If not, we need to
22749   // combine to the new one.
22750   if (Old != V)
22751     // Replace the combinable shuffle with the combined one, updating all users
22752     // so that we re-evaluate the chain here.
22753     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22754
22755   return true;
22756 }
22757
22758 /// \brief Try to combine x86 target specific shuffles.
22759 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22760                                            TargetLowering::DAGCombinerInfo &DCI,
22761                                            const X86Subtarget *Subtarget) {
22762   SDLoc DL(N);
22763   MVT VT = N.getSimpleValueType();
22764   SmallVector<int, 4> Mask;
22765
22766   switch (N.getOpcode()) {
22767   case X86ISD::PSHUFD:
22768   case X86ISD::PSHUFLW:
22769   case X86ISD::PSHUFHW:
22770     Mask = getPSHUFShuffleMask(N);
22771     assert(Mask.size() == 4);
22772     break;
22773   default:
22774     return SDValue();
22775   }
22776
22777   // Nuke no-op shuffles that show up after combining.
22778   if (isNoopShuffleMask(Mask))
22779     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22780
22781   // Look for simplifications involving one or two shuffle instructions.
22782   SDValue V = N.getOperand(0);
22783   switch (N.getOpcode()) {
22784   default:
22785     break;
22786   case X86ISD::PSHUFLW:
22787   case X86ISD::PSHUFHW:
22788     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22789
22790     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22791       return SDValue(); // We combined away this shuffle, so we're done.
22792
22793     // See if this reduces to a PSHUFD which is no more expensive and can
22794     // combine with more operations. Note that it has to at least flip the
22795     // dwords as otherwise it would have been removed as a no-op.
22796     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22797       int DMask[] = {0, 1, 2, 3};
22798       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22799       DMask[DOffset + 0] = DOffset + 1;
22800       DMask[DOffset + 1] = DOffset + 0;
22801       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22802       V = DAG.getBitcast(DVT, V);
22803       DCI.AddToWorklist(V.getNode());
22804       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22805                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22806       DCI.AddToWorklist(V.getNode());
22807       return DAG.getBitcast(VT, V);
22808     }
22809
22810     // Look for shuffle patterns which can be implemented as a single unpack.
22811     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22812     // only works when we have a PSHUFD followed by two half-shuffles.
22813     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22814         (V.getOpcode() == X86ISD::PSHUFLW ||
22815          V.getOpcode() == X86ISD::PSHUFHW) &&
22816         V.getOpcode() != N.getOpcode() &&
22817         V.hasOneUse()) {
22818       SDValue D = V.getOperand(0);
22819       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22820         D = D.getOperand(0);
22821       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22822         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22823         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22824         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22825         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22826         int WordMask[8];
22827         for (int i = 0; i < 4; ++i) {
22828           WordMask[i + NOffset] = Mask[i] + NOffset;
22829           WordMask[i + VOffset] = VMask[i] + VOffset;
22830         }
22831         // Map the word mask through the DWord mask.
22832         int MappedMask[8];
22833         for (int i = 0; i < 8; ++i)
22834           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22835         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22836             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22837           // We can replace all three shuffles with an unpack.
22838           V = DAG.getBitcast(VT, D.getOperand(0));
22839           DCI.AddToWorklist(V.getNode());
22840           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22841                                                 : X86ISD::UNPCKH,
22842                              DL, VT, V, V);
22843         }
22844       }
22845     }
22846
22847     break;
22848
22849   case X86ISD::PSHUFD:
22850     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22851       return NewN;
22852
22853     break;
22854   }
22855
22856   return SDValue();
22857 }
22858
22859 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22860 ///
22861 /// We combine this directly on the abstract vector shuffle nodes so it is
22862 /// easier to generically match. We also insert dummy vector shuffle nodes for
22863 /// the operands which explicitly discard the lanes which are unused by this
22864 /// operation to try to flow through the rest of the combiner the fact that
22865 /// they're unused.
22866 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22867   SDLoc DL(N);
22868   EVT VT = N->getValueType(0);
22869
22870   // We only handle target-independent shuffles.
22871   // FIXME: It would be easy and harmless to use the target shuffle mask
22872   // extraction tool to support more.
22873   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22874     return SDValue();
22875
22876   auto *SVN = cast<ShuffleVectorSDNode>(N);
22877   ArrayRef<int> Mask = SVN->getMask();
22878   SDValue V1 = N->getOperand(0);
22879   SDValue V2 = N->getOperand(1);
22880
22881   // We require the first shuffle operand to be the SUB node, and the second to
22882   // be the ADD node.
22883   // FIXME: We should support the commuted patterns.
22884   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22885     return SDValue();
22886
22887   // If there are other uses of these operations we can't fold them.
22888   if (!V1->hasOneUse() || !V2->hasOneUse())
22889     return SDValue();
22890
22891   // Ensure that both operations have the same operands. Note that we can
22892   // commute the FADD operands.
22893   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22894   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22895       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22896     return SDValue();
22897
22898   // We're looking for blends between FADD and FSUB nodes. We insist on these
22899   // nodes being lined up in a specific expected pattern.
22900   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22901         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22902         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22903     return SDValue();
22904
22905   // Only specific types are legal at this point, assert so we notice if and
22906   // when these change.
22907   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22908           VT == MVT::v4f64) &&
22909          "Unknown vector type encountered!");
22910
22911   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22912 }
22913
22914 /// PerformShuffleCombine - Performs several different shuffle combines.
22915 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22916                                      TargetLowering::DAGCombinerInfo &DCI,
22917                                      const X86Subtarget *Subtarget) {
22918   SDLoc dl(N);
22919   SDValue N0 = N->getOperand(0);
22920   SDValue N1 = N->getOperand(1);
22921   EVT VT = N->getValueType(0);
22922
22923   // Don't create instructions with illegal types after legalize types has run.
22924   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22925   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22926     return SDValue();
22927
22928   // If we have legalized the vector types, look for blends of FADD and FSUB
22929   // nodes that we can fuse into an ADDSUB node.
22930   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22931     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22932       return AddSub;
22933
22934   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22935   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22936       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22937     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22938
22939   // During Type Legalization, when promoting illegal vector types,
22940   // the backend might introduce new shuffle dag nodes and bitcasts.
22941   //
22942   // This code performs the following transformation:
22943   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22944   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22945   //
22946   // We do this only if both the bitcast and the BINOP dag nodes have
22947   // one use. Also, perform this transformation only if the new binary
22948   // operation is legal. This is to avoid introducing dag nodes that
22949   // potentially need to be further expanded (or custom lowered) into a
22950   // less optimal sequence of dag nodes.
22951   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22952       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22953       N0.getOpcode() == ISD::BITCAST) {
22954     SDValue BC0 = N0.getOperand(0);
22955     EVT SVT = BC0.getValueType();
22956     unsigned Opcode = BC0.getOpcode();
22957     unsigned NumElts = VT.getVectorNumElements();
22958
22959     if (BC0.hasOneUse() && SVT.isVector() &&
22960         SVT.getVectorNumElements() * 2 == NumElts &&
22961         TLI.isOperationLegal(Opcode, VT)) {
22962       bool CanFold = false;
22963       switch (Opcode) {
22964       default : break;
22965       case ISD::ADD :
22966       case ISD::FADD :
22967       case ISD::SUB :
22968       case ISD::FSUB :
22969       case ISD::MUL :
22970       case ISD::FMUL :
22971         CanFold = true;
22972       }
22973
22974       unsigned SVTNumElts = SVT.getVectorNumElements();
22975       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22976       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22977         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22978       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22979         CanFold = SVOp->getMaskElt(i) < 0;
22980
22981       if (CanFold) {
22982         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22983         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22984         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22985         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22986       }
22987     }
22988   }
22989
22990   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22991   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22992   // consecutive, non-overlapping, and in the right order.
22993   SmallVector<SDValue, 16> Elts;
22994   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22995     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22996
22997   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22998     return LD;
22999
23000   if (isTargetShuffle(N->getOpcode())) {
23001     SDValue Shuffle =
23002         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23003     if (Shuffle.getNode())
23004       return Shuffle;
23005
23006     // Try recursively combining arbitrary sequences of x86 shuffle
23007     // instructions into higher-order shuffles. We do this after combining
23008     // specific PSHUF instruction sequences into their minimal form so that we
23009     // can evaluate how many specialized shuffle instructions are involved in
23010     // a particular chain.
23011     SmallVector<int, 1> NonceMask; // Just a placeholder.
23012     NonceMask.push_back(0);
23013     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23014                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23015                                       DCI, Subtarget))
23016       return SDValue(); // This routine will use CombineTo to replace N.
23017   }
23018
23019   return SDValue();
23020 }
23021
23022 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23023 /// specific shuffle of a load can be folded into a single element load.
23024 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23025 /// shuffles have been custom lowered so we need to handle those here.
23026 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23027                                          TargetLowering::DAGCombinerInfo &DCI) {
23028   if (DCI.isBeforeLegalizeOps())
23029     return SDValue();
23030
23031   SDValue InVec = N->getOperand(0);
23032   SDValue EltNo = N->getOperand(1);
23033
23034   if (!isa<ConstantSDNode>(EltNo))
23035     return SDValue();
23036
23037   EVT OriginalVT = InVec.getValueType();
23038
23039   if (InVec.getOpcode() == ISD::BITCAST) {
23040     // Don't duplicate a load with other uses.
23041     if (!InVec.hasOneUse())
23042       return SDValue();
23043     EVT BCVT = InVec.getOperand(0).getValueType();
23044     if (!BCVT.isVector() ||
23045         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23046       return SDValue();
23047     InVec = InVec.getOperand(0);
23048   }
23049
23050   EVT CurrentVT = InVec.getValueType();
23051
23052   if (!isTargetShuffle(InVec.getOpcode()))
23053     return SDValue();
23054
23055   // Don't duplicate a load with other uses.
23056   if (!InVec.hasOneUse())
23057     return SDValue();
23058
23059   SmallVector<int, 16> ShuffleMask;
23060   bool UnaryShuffle;
23061   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23062                             ShuffleMask, UnaryShuffle))
23063     return SDValue();
23064
23065   // Select the input vector, guarding against out of range extract vector.
23066   unsigned NumElems = CurrentVT.getVectorNumElements();
23067   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23068   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23069   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23070                                          : InVec.getOperand(1);
23071
23072   // If inputs to shuffle are the same for both ops, then allow 2 uses
23073   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23074                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23075
23076   if (LdNode.getOpcode() == ISD::BITCAST) {
23077     // Don't duplicate a load with other uses.
23078     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23079       return SDValue();
23080
23081     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23082     LdNode = LdNode.getOperand(0);
23083   }
23084
23085   if (!ISD::isNormalLoad(LdNode.getNode()))
23086     return SDValue();
23087
23088   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23089
23090   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23091     return SDValue();
23092
23093   EVT EltVT = N->getValueType(0);
23094   // If there's a bitcast before the shuffle, check if the load type and
23095   // alignment is valid.
23096   unsigned Align = LN0->getAlignment();
23097   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23098   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23099       EltVT.getTypeForEVT(*DAG.getContext()));
23100
23101   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23102     return SDValue();
23103
23104   // All checks match so transform back to vector_shuffle so that DAG combiner
23105   // can finish the job
23106   SDLoc dl(N);
23107
23108   // Create shuffle node taking into account the case that its a unary shuffle
23109   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23110                                    : InVec.getOperand(1);
23111   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23112                                  InVec.getOperand(0), Shuffle,
23113                                  &ShuffleMask[0]);
23114   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23115   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23116                      EltNo);
23117 }
23118
23119 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23120                                      const X86Subtarget *Subtarget) {
23121   SDValue N0 = N->getOperand(0);
23122   EVT VT = N->getValueType(0);
23123
23124   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23125   // special and don't usually play with other vector types, it's better to
23126   // handle them early to be sure we emit efficient code by avoiding
23127   // store-load conversions.
23128   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23129       N0.getValueType() == MVT::v2i32 &&
23130       isa<ConstantSDNode>(N0.getOperand(1))) {
23131     SDValue N00 = N0->getOperand(0);
23132     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23133       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23134   }
23135
23136   // Convert a bitcasted integer logic operation that has one bitcasted
23137   // floating-point operand and one constant operand into a floating-point
23138   // logic operation. This may create a load of the constant, but that is
23139   // cheaper than materializing the constant in an integer register and
23140   // transferring it to an SSE register or transferring the SSE operand to
23141   // integer register and back.
23142   unsigned FPOpcode;
23143   switch (N0.getOpcode()) {
23144     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23145     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23146     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23147     default: return SDValue();
23148   }
23149   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23150        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23151       isa<ConstantSDNode>(N0.getOperand(1)) &&
23152       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23153       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23154     SDValue N000 = N0.getOperand(0).getOperand(0);
23155     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23156     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23157   }
23158
23159   return SDValue();
23160 }
23161
23162 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23163 /// generation and convert it from being a bunch of shuffles and extracts
23164 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23165 /// storing the value and loading scalars back, while for x64 we should
23166 /// use 64-bit extracts and shifts.
23167 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23168                                          TargetLowering::DAGCombinerInfo &DCI) {
23169   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23170     return NewOp;
23171
23172   SDValue InputVector = N->getOperand(0);
23173   SDLoc dl(InputVector);
23174   // Detect mmx to i32 conversion through a v2i32 elt extract.
23175   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23176       N->getValueType(0) == MVT::i32 &&
23177       InputVector.getValueType() == MVT::v2i32) {
23178
23179     // The bitcast source is a direct mmx result.
23180     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23181     if (MMXSrc.getValueType() == MVT::x86mmx)
23182       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23183                          N->getValueType(0),
23184                          InputVector.getNode()->getOperand(0));
23185
23186     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23187     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23188         MMXSrc.getValueType() == MVT::i64) {
23189       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23190       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23191           MMXSrcOp.getValueType() == MVT::v1i64 &&
23192           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23193         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23194                            N->getValueType(0), MMXSrcOp.getOperand(0));
23195     }
23196   }
23197
23198   EVT VT = N->getValueType(0);
23199
23200   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
23201       InputVector.getOpcode() == ISD::BITCAST &&
23202       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
23203     uint64_t ExtractedElt =
23204         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23205     uint64_t InputValue =
23206         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23207     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23208     return DAG.getConstant(Res, dl, MVT::i1);
23209   }
23210   // Only operate on vectors of 4 elements, where the alternative shuffling
23211   // gets to be more expensive.
23212   if (InputVector.getValueType() != MVT::v4i32)
23213     return SDValue();
23214
23215   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23216   // single use which is a sign-extend or zero-extend, and all elements are
23217   // used.
23218   SmallVector<SDNode *, 4> Uses;
23219   unsigned ExtractedElements = 0;
23220   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23221        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23222     if (UI.getUse().getResNo() != InputVector.getResNo())
23223       return SDValue();
23224
23225     SDNode *Extract = *UI;
23226     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23227       return SDValue();
23228
23229     if (Extract->getValueType(0) != MVT::i32)
23230       return SDValue();
23231     if (!Extract->hasOneUse())
23232       return SDValue();
23233     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23234         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23235       return SDValue();
23236     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23237       return SDValue();
23238
23239     // Record which element was extracted.
23240     ExtractedElements |=
23241       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23242
23243     Uses.push_back(Extract);
23244   }
23245
23246   // If not all the elements were used, this may not be worthwhile.
23247   if (ExtractedElements != 15)
23248     return SDValue();
23249
23250   // Ok, we've now decided to do the transformation.
23251   // If 64-bit shifts are legal, use the extract-shift sequence,
23252   // otherwise bounce the vector off the cache.
23253   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23254   SDValue Vals[4];
23255
23256   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23257     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23258     auto &DL = DAG.getDataLayout();
23259     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23260     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23261       DAG.getConstant(0, dl, VecIdxTy));
23262     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23263       DAG.getConstant(1, dl, VecIdxTy));
23264
23265     SDValue ShAmt = DAG.getConstant(
23266         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23267     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23268     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23269       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23270     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23271     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23272       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23273   } else {
23274     // Store the value to a temporary stack slot.
23275     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23276     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23277       MachinePointerInfo(), false, false, 0);
23278
23279     EVT ElementType = InputVector.getValueType().getVectorElementType();
23280     unsigned EltSize = ElementType.getSizeInBits() / 8;
23281
23282     // Replace each use (extract) with a load of the appropriate element.
23283     for (unsigned i = 0; i < 4; ++i) {
23284       uint64_t Offset = EltSize * i;
23285       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23286       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23287
23288       SDValue ScalarAddr =
23289           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23290
23291       // Load the scalar.
23292       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23293                             ScalarAddr, MachinePointerInfo(),
23294                             false, false, false, 0);
23295
23296     }
23297   }
23298
23299   // Replace the extracts
23300   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23301     UE = Uses.end(); UI != UE; ++UI) {
23302     SDNode *Extract = *UI;
23303
23304     SDValue Idx = Extract->getOperand(1);
23305     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23306     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23307   }
23308
23309   // The replacement was made in place; don't return anything.
23310   return SDValue();
23311 }
23312
23313 static SDValue
23314 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23315                                       const X86Subtarget *Subtarget) {
23316   SDLoc dl(N);
23317   SDValue Cond = N->getOperand(0);
23318   SDValue LHS = N->getOperand(1);
23319   SDValue RHS = N->getOperand(2);
23320
23321   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23322     SDValue CondSrc = Cond->getOperand(0);
23323     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23324       Cond = CondSrc->getOperand(0);
23325   }
23326
23327   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23328     return SDValue();
23329
23330   // A vselect where all conditions and data are constants can be optimized into
23331   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23332   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23333       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23334     return SDValue();
23335
23336   unsigned MaskValue = 0;
23337   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23338     return SDValue();
23339
23340   MVT VT = N->getSimpleValueType(0);
23341   unsigned NumElems = VT.getVectorNumElements();
23342   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23343   for (unsigned i = 0; i < NumElems; ++i) {
23344     // Be sure we emit undef where we can.
23345     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23346       ShuffleMask[i] = -1;
23347     else
23348       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23349   }
23350
23351   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23352   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23353     return SDValue();
23354   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23355 }
23356
23357 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23358 /// nodes.
23359 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23360                                     TargetLowering::DAGCombinerInfo &DCI,
23361                                     const X86Subtarget *Subtarget) {
23362   SDLoc DL(N);
23363   SDValue Cond = N->getOperand(0);
23364   // Get the LHS/RHS of the select.
23365   SDValue LHS = N->getOperand(1);
23366   SDValue RHS = N->getOperand(2);
23367   EVT VT = LHS.getValueType();
23368   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23369
23370   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23371   // instructions match the semantics of the common C idiom x<y?x:y but not
23372   // x<=y?x:y, because of how they handle negative zero (which can be
23373   // ignored in unsafe-math mode).
23374   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23375   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23376       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23377       (Subtarget->hasSSE2() ||
23378        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23379     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23380
23381     unsigned Opcode = 0;
23382     // Check for x CC y ? x : y.
23383     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23384         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23385       switch (CC) {
23386       default: break;
23387       case ISD::SETULT:
23388         // Converting this to a min would handle NaNs incorrectly, and swapping
23389         // the operands would cause it to handle comparisons between positive
23390         // and negative zero incorrectly.
23391         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23392           if (!DAG.getTarget().Options.UnsafeFPMath &&
23393               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23394             break;
23395           std::swap(LHS, RHS);
23396         }
23397         Opcode = X86ISD::FMIN;
23398         break;
23399       case ISD::SETOLE:
23400         // Converting this to a min would handle comparisons between positive
23401         // and negative zero incorrectly.
23402         if (!DAG.getTarget().Options.UnsafeFPMath &&
23403             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23404           break;
23405         Opcode = X86ISD::FMIN;
23406         break;
23407       case ISD::SETULE:
23408         // Converting this to a min would handle both negative zeros and NaNs
23409         // incorrectly, but we can swap the operands to fix both.
23410         std::swap(LHS, RHS);
23411       case ISD::SETOLT:
23412       case ISD::SETLT:
23413       case ISD::SETLE:
23414         Opcode = X86ISD::FMIN;
23415         break;
23416
23417       case ISD::SETOGE:
23418         // Converting this to a max would handle comparisons between positive
23419         // and negative zero incorrectly.
23420         if (!DAG.getTarget().Options.UnsafeFPMath &&
23421             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23422           break;
23423         Opcode = X86ISD::FMAX;
23424         break;
23425       case ISD::SETUGT:
23426         // Converting this to a max would handle NaNs incorrectly, and swapping
23427         // the operands would cause it to handle comparisons between positive
23428         // and negative zero incorrectly.
23429         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23430           if (!DAG.getTarget().Options.UnsafeFPMath &&
23431               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23432             break;
23433           std::swap(LHS, RHS);
23434         }
23435         Opcode = X86ISD::FMAX;
23436         break;
23437       case ISD::SETUGE:
23438         // Converting this to a max would handle both negative zeros and NaNs
23439         // incorrectly, but we can swap the operands to fix both.
23440         std::swap(LHS, RHS);
23441       case ISD::SETOGT:
23442       case ISD::SETGT:
23443       case ISD::SETGE:
23444         Opcode = X86ISD::FMAX;
23445         break;
23446       }
23447     // Check for x CC y ? y : x -- a min/max with reversed arms.
23448     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23449                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23450       switch (CC) {
23451       default: break;
23452       case ISD::SETOGE:
23453         // Converting this to a min would handle comparisons between positive
23454         // and negative zero incorrectly, and swapping the operands would
23455         // cause it to handle NaNs incorrectly.
23456         if (!DAG.getTarget().Options.UnsafeFPMath &&
23457             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23458           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23459             break;
23460           std::swap(LHS, RHS);
23461         }
23462         Opcode = X86ISD::FMIN;
23463         break;
23464       case ISD::SETUGT:
23465         // Converting this to a min would handle NaNs incorrectly.
23466         if (!DAG.getTarget().Options.UnsafeFPMath &&
23467             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23468           break;
23469         Opcode = X86ISD::FMIN;
23470         break;
23471       case ISD::SETUGE:
23472         // Converting this to a min would handle both negative zeros and NaNs
23473         // incorrectly, but we can swap the operands to fix both.
23474         std::swap(LHS, RHS);
23475       case ISD::SETOGT:
23476       case ISD::SETGT:
23477       case ISD::SETGE:
23478         Opcode = X86ISD::FMIN;
23479         break;
23480
23481       case ISD::SETULT:
23482         // Converting this to a max would handle NaNs incorrectly.
23483         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23484           break;
23485         Opcode = X86ISD::FMAX;
23486         break;
23487       case ISD::SETOLE:
23488         // Converting this to a max would handle comparisons between positive
23489         // and negative zero incorrectly, and swapping the operands would
23490         // cause it to handle NaNs incorrectly.
23491         if (!DAG.getTarget().Options.UnsafeFPMath &&
23492             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23493           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23494             break;
23495           std::swap(LHS, RHS);
23496         }
23497         Opcode = X86ISD::FMAX;
23498         break;
23499       case ISD::SETULE:
23500         // Converting this to a max would handle both negative zeros and NaNs
23501         // incorrectly, but we can swap the operands to fix both.
23502         std::swap(LHS, RHS);
23503       case ISD::SETOLT:
23504       case ISD::SETLT:
23505       case ISD::SETLE:
23506         Opcode = X86ISD::FMAX;
23507         break;
23508       }
23509     }
23510
23511     if (Opcode)
23512       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23513   }
23514
23515   EVT CondVT = Cond.getValueType();
23516   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23517       CondVT.getVectorElementType() == MVT::i1) {
23518     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23519     // lowering on KNL. In this case we convert it to
23520     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23521     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23522     // Since SKX these selects have a proper lowering.
23523     EVT OpVT = LHS.getValueType();
23524     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23525         (OpVT.getVectorElementType() == MVT::i8 ||
23526          OpVT.getVectorElementType() == MVT::i16) &&
23527         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23528       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23529       DCI.AddToWorklist(Cond.getNode());
23530       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23531     }
23532   }
23533   // If this is a select between two integer constants, try to do some
23534   // optimizations.
23535   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23536     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23537       // Don't do this for crazy integer types.
23538       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23539         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23540         // so that TrueC (the true value) is larger than FalseC.
23541         bool NeedsCondInvert = false;
23542
23543         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23544             // Efficiently invertible.
23545             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23546              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23547               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23548           NeedsCondInvert = true;
23549           std::swap(TrueC, FalseC);
23550         }
23551
23552         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23553         if (FalseC->getAPIntValue() == 0 &&
23554             TrueC->getAPIntValue().isPowerOf2()) {
23555           if (NeedsCondInvert) // Invert the condition if needed.
23556             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23557                                DAG.getConstant(1, DL, Cond.getValueType()));
23558
23559           // Zero extend the condition if needed.
23560           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23561
23562           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23563           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23564                              DAG.getConstant(ShAmt, DL, MVT::i8));
23565         }
23566
23567         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23568         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23569           if (NeedsCondInvert) // Invert the condition if needed.
23570             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23571                                DAG.getConstant(1, DL, Cond.getValueType()));
23572
23573           // Zero extend the condition if needed.
23574           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23575                              FalseC->getValueType(0), Cond);
23576           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23577                              SDValue(FalseC, 0));
23578         }
23579
23580         // Optimize cases that will turn into an LEA instruction.  This requires
23581         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23582         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23583           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23584           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23585
23586           bool isFastMultiplier = false;
23587           if (Diff < 10) {
23588             switch ((unsigned char)Diff) {
23589               default: break;
23590               case 1:  // result = add base, cond
23591               case 2:  // result = lea base(    , cond*2)
23592               case 3:  // result = lea base(cond, cond*2)
23593               case 4:  // result = lea base(    , cond*4)
23594               case 5:  // result = lea base(cond, cond*4)
23595               case 8:  // result = lea base(    , cond*8)
23596               case 9:  // result = lea base(cond, cond*8)
23597                 isFastMultiplier = true;
23598                 break;
23599             }
23600           }
23601
23602           if (isFastMultiplier) {
23603             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23604             if (NeedsCondInvert) // Invert the condition if needed.
23605               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23606                                  DAG.getConstant(1, DL, Cond.getValueType()));
23607
23608             // Zero extend the condition if needed.
23609             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23610                                Cond);
23611             // Scale the condition by the difference.
23612             if (Diff != 1)
23613               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23614                                  DAG.getConstant(Diff, DL,
23615                                                  Cond.getValueType()));
23616
23617             // Add the base if non-zero.
23618             if (FalseC->getAPIntValue() != 0)
23619               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23620                                  SDValue(FalseC, 0));
23621             return Cond;
23622           }
23623         }
23624       }
23625   }
23626
23627   // Canonicalize max and min:
23628   // (x > y) ? x : y -> (x >= y) ? x : y
23629   // (x < y) ? x : y -> (x <= y) ? x : y
23630   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23631   // the need for an extra compare
23632   // against zero. e.g.
23633   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23634   // subl   %esi, %edi
23635   // testl  %edi, %edi
23636   // movl   $0, %eax
23637   // cmovgl %edi, %eax
23638   // =>
23639   // xorl   %eax, %eax
23640   // subl   %esi, $edi
23641   // cmovsl %eax, %edi
23642   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23643       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23644       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23645     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23646     switch (CC) {
23647     default: break;
23648     case ISD::SETLT:
23649     case ISD::SETGT: {
23650       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23651       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23652                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23653       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23654     }
23655     }
23656   }
23657
23658   // Early exit check
23659   if (!TLI.isTypeLegal(VT))
23660     return SDValue();
23661
23662   // Match VSELECTs into subs with unsigned saturation.
23663   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23664       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23665       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23666        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23667     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23668
23669     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23670     // left side invert the predicate to simplify logic below.
23671     SDValue Other;
23672     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23673       Other = RHS;
23674       CC = ISD::getSetCCInverse(CC, true);
23675     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23676       Other = LHS;
23677     }
23678
23679     if (Other.getNode() && Other->getNumOperands() == 2 &&
23680         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23681       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23682       SDValue CondRHS = Cond->getOperand(1);
23683
23684       // Look for a general sub with unsigned saturation first.
23685       // x >= y ? x-y : 0 --> subus x, y
23686       // x >  y ? x-y : 0 --> subus x, y
23687       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23688           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23689         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23690
23691       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23692         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23693           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23694             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23695               // If the RHS is a constant we have to reverse the const
23696               // canonicalization.
23697               // x > C-1 ? x+-C : 0 --> subus x, C
23698               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23699                   CondRHSConst->getAPIntValue() ==
23700                       (-OpRHSConst->getAPIntValue() - 1))
23701                 return DAG.getNode(
23702                     X86ISD::SUBUS, DL, VT, OpLHS,
23703                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23704
23705           // Another special case: If C was a sign bit, the sub has been
23706           // canonicalized into a xor.
23707           // FIXME: Would it be better to use computeKnownBits to determine
23708           //        whether it's safe to decanonicalize the xor?
23709           // x s< 0 ? x^C : 0 --> subus x, C
23710           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23711               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23712               OpRHSConst->getAPIntValue().isSignBit())
23713             // Note that we have to rebuild the RHS constant here to ensure we
23714             // don't rely on particular values of undef lanes.
23715             return DAG.getNode(
23716                 X86ISD::SUBUS, DL, VT, OpLHS,
23717                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23718         }
23719     }
23720   }
23721
23722   // Simplify vector selection if condition value type matches vselect
23723   // operand type
23724   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23725     assert(Cond.getValueType().isVector() &&
23726            "vector select expects a vector selector!");
23727
23728     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23729     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23730
23731     // Try invert the condition if true value is not all 1s and false value
23732     // is not all 0s.
23733     if (!TValIsAllOnes && !FValIsAllZeros &&
23734         // Check if the selector will be produced by CMPP*/PCMP*
23735         Cond.getOpcode() == ISD::SETCC &&
23736         // Check if SETCC has already been promoted
23737         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23738             CondVT) {
23739       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23740       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23741
23742       if (TValIsAllZeros || FValIsAllOnes) {
23743         SDValue CC = Cond.getOperand(2);
23744         ISD::CondCode NewCC =
23745           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23746                                Cond.getOperand(0).getValueType().isInteger());
23747         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23748         std::swap(LHS, RHS);
23749         TValIsAllOnes = FValIsAllOnes;
23750         FValIsAllZeros = TValIsAllZeros;
23751       }
23752     }
23753
23754     if (TValIsAllOnes || FValIsAllZeros) {
23755       SDValue Ret;
23756
23757       if (TValIsAllOnes && FValIsAllZeros)
23758         Ret = Cond;
23759       else if (TValIsAllOnes)
23760         Ret =
23761             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23762       else if (FValIsAllZeros)
23763         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23764                           DAG.getBitcast(CondVT, LHS));
23765
23766       return DAG.getBitcast(VT, Ret);
23767     }
23768   }
23769
23770   // We should generate an X86ISD::BLENDI from a vselect if its argument
23771   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23772   // constants. This specific pattern gets generated when we split a
23773   // selector for a 512 bit vector in a machine without AVX512 (but with
23774   // 256-bit vectors), during legalization:
23775   //
23776   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23777   //
23778   // Iff we find this pattern and the build_vectors are built from
23779   // constants, we translate the vselect into a shuffle_vector that we
23780   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23781   if ((N->getOpcode() == ISD::VSELECT ||
23782        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23783       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23784     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23785     if (Shuffle.getNode())
23786       return Shuffle;
23787   }
23788
23789   // If this is a *dynamic* select (non-constant condition) and we can match
23790   // this node with one of the variable blend instructions, restructure the
23791   // condition so that the blends can use the high bit of each element and use
23792   // SimplifyDemandedBits to simplify the condition operand.
23793   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23794       !DCI.isBeforeLegalize() &&
23795       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23796     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23797
23798     // Don't optimize vector selects that map to mask-registers.
23799     if (BitWidth == 1)
23800       return SDValue();
23801
23802     // We can only handle the cases where VSELECT is directly legal on the
23803     // subtarget. We custom lower VSELECT nodes with constant conditions and
23804     // this makes it hard to see whether a dynamic VSELECT will correctly
23805     // lower, so we both check the operation's status and explicitly handle the
23806     // cases where a *dynamic* blend will fail even though a constant-condition
23807     // blend could be custom lowered.
23808     // FIXME: We should find a better way to handle this class of problems.
23809     // Potentially, we should combine constant-condition vselect nodes
23810     // pre-legalization into shuffles and not mark as many types as custom
23811     // lowered.
23812     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23813       return SDValue();
23814     // FIXME: We don't support i16-element blends currently. We could and
23815     // should support them by making *all* the bits in the condition be set
23816     // rather than just the high bit and using an i8-element blend.
23817     if (VT.getScalarType() == MVT::i16)
23818       return SDValue();
23819     // Dynamic blending was only available from SSE4.1 onward.
23820     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23821       return SDValue();
23822     // Byte blends are only available in AVX2
23823     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23824         !Subtarget->hasAVX2())
23825       return SDValue();
23826
23827     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23828     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23829
23830     APInt KnownZero, KnownOne;
23831     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23832                                           DCI.isBeforeLegalizeOps());
23833     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23834         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23835                                  TLO)) {
23836       // If we changed the computation somewhere in the DAG, this change
23837       // will affect all users of Cond.
23838       // Make sure it is fine and update all the nodes so that we do not
23839       // use the generic VSELECT anymore. Otherwise, we may perform
23840       // wrong optimizations as we messed up with the actual expectation
23841       // for the vector boolean values.
23842       if (Cond != TLO.Old) {
23843         // Check all uses of that condition operand to check whether it will be
23844         // consumed by non-BLEND instructions, which may depend on all bits are
23845         // set properly.
23846         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23847              I != E; ++I)
23848           if (I->getOpcode() != ISD::VSELECT)
23849             // TODO: Add other opcodes eventually lowered into BLEND.
23850             return SDValue();
23851
23852         // Update all the users of the condition, before committing the change,
23853         // so that the VSELECT optimizations that expect the correct vector
23854         // boolean value will not be triggered.
23855         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23856              I != E; ++I)
23857           DAG.ReplaceAllUsesOfValueWith(
23858               SDValue(*I, 0),
23859               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23860                           Cond, I->getOperand(1), I->getOperand(2)));
23861         DCI.CommitTargetLoweringOpt(TLO);
23862         return SDValue();
23863       }
23864       // At this point, only Cond is changed. Change the condition
23865       // just for N to keep the opportunity to optimize all other
23866       // users their own way.
23867       DAG.ReplaceAllUsesOfValueWith(
23868           SDValue(N, 0),
23869           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23870                       TLO.New, N->getOperand(1), N->getOperand(2)));
23871       return SDValue();
23872     }
23873   }
23874
23875   return SDValue();
23876 }
23877
23878 // Check whether a boolean test is testing a boolean value generated by
23879 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23880 // code.
23881 //
23882 // Simplify the following patterns:
23883 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23884 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23885 // to (Op EFLAGS Cond)
23886 //
23887 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23888 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23889 // to (Op EFLAGS !Cond)
23890 //
23891 // where Op could be BRCOND or CMOV.
23892 //
23893 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23894   // Quit if not CMP and SUB with its value result used.
23895   if (Cmp.getOpcode() != X86ISD::CMP &&
23896       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23897       return SDValue();
23898
23899   // Quit if not used as a boolean value.
23900   if (CC != X86::COND_E && CC != X86::COND_NE)
23901     return SDValue();
23902
23903   // Check CMP operands. One of them should be 0 or 1 and the other should be
23904   // an SetCC or extended from it.
23905   SDValue Op1 = Cmp.getOperand(0);
23906   SDValue Op2 = Cmp.getOperand(1);
23907
23908   SDValue SetCC;
23909   const ConstantSDNode* C = nullptr;
23910   bool needOppositeCond = (CC == X86::COND_E);
23911   bool checkAgainstTrue = false; // Is it a comparison against 1?
23912
23913   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23914     SetCC = Op2;
23915   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23916     SetCC = Op1;
23917   else // Quit if all operands are not constants.
23918     return SDValue();
23919
23920   if (C->getZExtValue() == 1) {
23921     needOppositeCond = !needOppositeCond;
23922     checkAgainstTrue = true;
23923   } else if (C->getZExtValue() != 0)
23924     // Quit if the constant is neither 0 or 1.
23925     return SDValue();
23926
23927   bool truncatedToBoolWithAnd = false;
23928   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23929   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23930          SetCC.getOpcode() == ISD::TRUNCATE ||
23931          SetCC.getOpcode() == ISD::AND) {
23932     if (SetCC.getOpcode() == ISD::AND) {
23933       int OpIdx = -1;
23934       ConstantSDNode *CS;
23935       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23936           CS->getZExtValue() == 1)
23937         OpIdx = 1;
23938       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23939           CS->getZExtValue() == 1)
23940         OpIdx = 0;
23941       if (OpIdx == -1)
23942         break;
23943       SetCC = SetCC.getOperand(OpIdx);
23944       truncatedToBoolWithAnd = true;
23945     } else
23946       SetCC = SetCC.getOperand(0);
23947   }
23948
23949   switch (SetCC.getOpcode()) {
23950   case X86ISD::SETCC_CARRY:
23951     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23952     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23953     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23954     // truncated to i1 using 'and'.
23955     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23956       break;
23957     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23958            "Invalid use of SETCC_CARRY!");
23959     // FALL THROUGH
23960   case X86ISD::SETCC:
23961     // Set the condition code or opposite one if necessary.
23962     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23963     if (needOppositeCond)
23964       CC = X86::GetOppositeBranchCondition(CC);
23965     return SetCC.getOperand(1);
23966   case X86ISD::CMOV: {
23967     // Check whether false/true value has canonical one, i.e. 0 or 1.
23968     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23969     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23970     // Quit if true value is not a constant.
23971     if (!TVal)
23972       return SDValue();
23973     // Quit if false value is not a constant.
23974     if (!FVal) {
23975       SDValue Op = SetCC.getOperand(0);
23976       // Skip 'zext' or 'trunc' node.
23977       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23978           Op.getOpcode() == ISD::TRUNCATE)
23979         Op = Op.getOperand(0);
23980       // A special case for rdrand/rdseed, where 0 is set if false cond is
23981       // found.
23982       if ((Op.getOpcode() != X86ISD::RDRAND &&
23983            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23984         return SDValue();
23985     }
23986     // Quit if false value is not the constant 0 or 1.
23987     bool FValIsFalse = true;
23988     if (FVal && FVal->getZExtValue() != 0) {
23989       if (FVal->getZExtValue() != 1)
23990         return SDValue();
23991       // If FVal is 1, opposite cond is needed.
23992       needOppositeCond = !needOppositeCond;
23993       FValIsFalse = false;
23994     }
23995     // Quit if TVal is not the constant opposite of FVal.
23996     if (FValIsFalse && TVal->getZExtValue() != 1)
23997       return SDValue();
23998     if (!FValIsFalse && TVal->getZExtValue() != 0)
23999       return SDValue();
24000     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24001     if (needOppositeCond)
24002       CC = X86::GetOppositeBranchCondition(CC);
24003     return SetCC.getOperand(3);
24004   }
24005   }
24006
24007   return SDValue();
24008 }
24009
24010 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24011 /// Match:
24012 ///   (X86or (X86setcc) (X86setcc))
24013 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24014 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24015                                            X86::CondCode &CC1, SDValue &Flags,
24016                                            bool &isAnd) {
24017   if (Cond->getOpcode() == X86ISD::CMP) {
24018     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24019     if (!CondOp1C || !CondOp1C->isNullValue())
24020       return false;
24021
24022     Cond = Cond->getOperand(0);
24023   }
24024
24025   isAnd = false;
24026
24027   SDValue SetCC0, SetCC1;
24028   switch (Cond->getOpcode()) {
24029   default: return false;
24030   case ISD::AND:
24031   case X86ISD::AND:
24032     isAnd = true;
24033     // fallthru
24034   case ISD::OR:
24035   case X86ISD::OR:
24036     SetCC0 = Cond->getOperand(0);
24037     SetCC1 = Cond->getOperand(1);
24038     break;
24039   };
24040
24041   // Make sure we have SETCC nodes, using the same flags value.
24042   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24043       SetCC1.getOpcode() != X86ISD::SETCC ||
24044       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24045     return false;
24046
24047   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24048   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24049   Flags = SetCC0->getOperand(1);
24050   return true;
24051 }
24052
24053 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24054 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24055                                   TargetLowering::DAGCombinerInfo &DCI,
24056                                   const X86Subtarget *Subtarget) {
24057   SDLoc DL(N);
24058
24059   // If the flag operand isn't dead, don't touch this CMOV.
24060   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24061     return SDValue();
24062
24063   SDValue FalseOp = N->getOperand(0);
24064   SDValue TrueOp = N->getOperand(1);
24065   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24066   SDValue Cond = N->getOperand(3);
24067
24068   if (CC == X86::COND_E || CC == X86::COND_NE) {
24069     switch (Cond.getOpcode()) {
24070     default: break;
24071     case X86ISD::BSR:
24072     case X86ISD::BSF:
24073       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24074       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24075         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24076     }
24077   }
24078
24079   SDValue Flags;
24080
24081   Flags = checkBoolTestSetCCCombine(Cond, CC);
24082   if (Flags.getNode() &&
24083       // Extra check as FCMOV only supports a subset of X86 cond.
24084       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24085     SDValue Ops[] = { FalseOp, TrueOp,
24086                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24087     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24088   }
24089
24090   // If this is a select between two integer constants, try to do some
24091   // optimizations.  Note that the operands are ordered the opposite of SELECT
24092   // operands.
24093   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24094     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24095       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24096       // larger than FalseC (the false value).
24097       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24098         CC = X86::GetOppositeBranchCondition(CC);
24099         std::swap(TrueC, FalseC);
24100         std::swap(TrueOp, FalseOp);
24101       }
24102
24103       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24104       // This is efficient for any integer data type (including i8/i16) and
24105       // shift amount.
24106       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24107         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24108                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24109
24110         // Zero extend the condition if needed.
24111         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24112
24113         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24114         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24115                            DAG.getConstant(ShAmt, DL, MVT::i8));
24116         if (N->getNumValues() == 2)  // Dead flag value?
24117           return DCI.CombineTo(N, Cond, SDValue());
24118         return Cond;
24119       }
24120
24121       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24122       // for any integer data type, including i8/i16.
24123       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24124         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24125                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24126
24127         // Zero extend the condition if needed.
24128         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24129                            FalseC->getValueType(0), Cond);
24130         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24131                            SDValue(FalseC, 0));
24132
24133         if (N->getNumValues() == 2)  // Dead flag value?
24134           return DCI.CombineTo(N, Cond, SDValue());
24135         return Cond;
24136       }
24137
24138       // Optimize cases that will turn into an LEA instruction.  This requires
24139       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24140       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24141         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24142         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24143
24144         bool isFastMultiplier = false;
24145         if (Diff < 10) {
24146           switch ((unsigned char)Diff) {
24147           default: break;
24148           case 1:  // result = add base, cond
24149           case 2:  // result = lea base(    , cond*2)
24150           case 3:  // result = lea base(cond, cond*2)
24151           case 4:  // result = lea base(    , cond*4)
24152           case 5:  // result = lea base(cond, cond*4)
24153           case 8:  // result = lea base(    , cond*8)
24154           case 9:  // result = lea base(cond, cond*8)
24155             isFastMultiplier = true;
24156             break;
24157           }
24158         }
24159
24160         if (isFastMultiplier) {
24161           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24162           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24163                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24164           // Zero extend the condition if needed.
24165           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24166                              Cond);
24167           // Scale the condition by the difference.
24168           if (Diff != 1)
24169             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24170                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24171
24172           // Add the base if non-zero.
24173           if (FalseC->getAPIntValue() != 0)
24174             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24175                                SDValue(FalseC, 0));
24176           if (N->getNumValues() == 2)  // Dead flag value?
24177             return DCI.CombineTo(N, Cond, SDValue());
24178           return Cond;
24179         }
24180       }
24181     }
24182   }
24183
24184   // Handle these cases:
24185   //   (select (x != c), e, c) -> select (x != c), e, x),
24186   //   (select (x == c), c, e) -> select (x == c), x, e)
24187   // where the c is an integer constant, and the "select" is the combination
24188   // of CMOV and CMP.
24189   //
24190   // The rationale for this change is that the conditional-move from a constant
24191   // needs two instructions, however, conditional-move from a register needs
24192   // only one instruction.
24193   //
24194   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24195   //  some instruction-combining opportunities. This opt needs to be
24196   //  postponed as late as possible.
24197   //
24198   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24199     // the DCI.xxxx conditions are provided to postpone the optimization as
24200     // late as possible.
24201
24202     ConstantSDNode *CmpAgainst = nullptr;
24203     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24204         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24205         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24206
24207       if (CC == X86::COND_NE &&
24208           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24209         CC = X86::GetOppositeBranchCondition(CC);
24210         std::swap(TrueOp, FalseOp);
24211       }
24212
24213       if (CC == X86::COND_E &&
24214           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24215         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24216                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24217         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24218       }
24219     }
24220   }
24221
24222   // Fold and/or of setcc's to double CMOV:
24223   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24224   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24225   //
24226   // This combine lets us generate:
24227   //   cmovcc1 (jcc1 if we don't have CMOV)
24228   //   cmovcc2 (same)
24229   // instead of:
24230   //   setcc1
24231   //   setcc2
24232   //   and/or
24233   //   cmovne (jne if we don't have CMOV)
24234   // When we can't use the CMOV instruction, it might increase branch
24235   // mispredicts.
24236   // When we can use CMOV, or when there is no mispredict, this improves
24237   // throughput and reduces register pressure.
24238   //
24239   if (CC == X86::COND_NE) {
24240     SDValue Flags;
24241     X86::CondCode CC0, CC1;
24242     bool isAndSetCC;
24243     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24244       if (isAndSetCC) {
24245         std::swap(FalseOp, TrueOp);
24246         CC0 = X86::GetOppositeBranchCondition(CC0);
24247         CC1 = X86::GetOppositeBranchCondition(CC1);
24248       }
24249
24250       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24251         Flags};
24252       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24253       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24254       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24255       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24256       return CMOV;
24257     }
24258   }
24259
24260   return SDValue();
24261 }
24262
24263 /// PerformMulCombine - Optimize a single multiply with constant into two
24264 /// in order to implement it with two cheaper instructions, e.g.
24265 /// LEA + SHL, LEA + LEA.
24266 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24267                                  TargetLowering::DAGCombinerInfo &DCI) {
24268   // An imul is usually smaller than the alternative sequence.
24269   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24270     return SDValue();
24271
24272   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24273     return SDValue();
24274
24275   EVT VT = N->getValueType(0);
24276   if (VT != MVT::i64 && VT != MVT::i32)
24277     return SDValue();
24278
24279   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24280   if (!C)
24281     return SDValue();
24282   uint64_t MulAmt = C->getZExtValue();
24283   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24284     return SDValue();
24285
24286   uint64_t MulAmt1 = 0;
24287   uint64_t MulAmt2 = 0;
24288   if ((MulAmt % 9) == 0) {
24289     MulAmt1 = 9;
24290     MulAmt2 = MulAmt / 9;
24291   } else if ((MulAmt % 5) == 0) {
24292     MulAmt1 = 5;
24293     MulAmt2 = MulAmt / 5;
24294   } else if ((MulAmt % 3) == 0) {
24295     MulAmt1 = 3;
24296     MulAmt2 = MulAmt / 3;
24297   }
24298   if (MulAmt2 &&
24299       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24300     SDLoc DL(N);
24301
24302     if (isPowerOf2_64(MulAmt2) &&
24303         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24304       // If second multiplifer is pow2, issue it first. We want the multiply by
24305       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24306       // is an add.
24307       std::swap(MulAmt1, MulAmt2);
24308
24309     SDValue NewMul;
24310     if (isPowerOf2_64(MulAmt1))
24311       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24312                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24313     else
24314       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24315                            DAG.getConstant(MulAmt1, DL, VT));
24316
24317     if (isPowerOf2_64(MulAmt2))
24318       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24319                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24320     else
24321       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24322                            DAG.getConstant(MulAmt2, DL, VT));
24323
24324     // Do not add new nodes to DAG combiner worklist.
24325     DCI.CombineTo(N, NewMul, false);
24326   }
24327   return SDValue();
24328 }
24329
24330 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24331   SDValue N0 = N->getOperand(0);
24332   SDValue N1 = N->getOperand(1);
24333   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24334   EVT VT = N0.getValueType();
24335
24336   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24337   // since the result of setcc_c is all zero's or all ones.
24338   if (VT.isInteger() && !VT.isVector() &&
24339       N1C && N0.getOpcode() == ISD::AND &&
24340       N0.getOperand(1).getOpcode() == ISD::Constant) {
24341     SDValue N00 = N0.getOperand(0);
24342     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24343     APInt ShAmt = N1C->getAPIntValue();
24344     Mask = Mask.shl(ShAmt);
24345     bool MaskOK = false;
24346     // We can handle cases concerning bit-widening nodes containing setcc_c if
24347     // we carefully interrogate the mask to make sure we are semantics
24348     // preserving.
24349     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24350     // of the underlying setcc_c operation if the setcc_c was zero extended.
24351     // Consider the following example:
24352     //   zext(setcc_c)                 -> i32 0x0000FFFF
24353     //   c1                            -> i32 0x0000FFFF
24354     //   c2                            -> i32 0x00000001
24355     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24356     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24357     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24358       MaskOK = true;
24359     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24360                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24361       MaskOK = true;
24362     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24363                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24364                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24365       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24366     }
24367     if (MaskOK && Mask != 0) {
24368       SDLoc DL(N);
24369       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24370     }
24371   }
24372
24373   // Hardware support for vector shifts is sparse which makes us scalarize the
24374   // vector operations in many cases. Also, on sandybridge ADD is faster than
24375   // shl.
24376   // (shl V, 1) -> add V,V
24377   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24378     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24379       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24380       // We shift all of the values by one. In many cases we do not have
24381       // hardware support for this operation. This is better expressed as an ADD
24382       // of two values.
24383       if (N1SplatC->getAPIntValue() == 1)
24384         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24385     }
24386
24387   return SDValue();
24388 }
24389
24390 /// \brief Returns a vector of 0s if the node in input is a vector logical
24391 /// shift by a constant amount which is known to be bigger than or equal
24392 /// to the vector element size in bits.
24393 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24394                                       const X86Subtarget *Subtarget) {
24395   EVT VT = N->getValueType(0);
24396
24397   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24398       (!Subtarget->hasInt256() ||
24399        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24400     return SDValue();
24401
24402   SDValue Amt = N->getOperand(1);
24403   SDLoc DL(N);
24404   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24405     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24406       APInt ShiftAmt = AmtSplat->getAPIntValue();
24407       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24408
24409       // SSE2/AVX2 logical shifts always return a vector of 0s
24410       // if the shift amount is bigger than or equal to
24411       // the element size. The constant shift amount will be
24412       // encoded as a 8-bit immediate.
24413       if (ShiftAmt.trunc(8).uge(MaxAmount))
24414         return getZeroVector(VT, Subtarget, DAG, DL);
24415     }
24416
24417   return SDValue();
24418 }
24419
24420 /// PerformShiftCombine - Combine shifts.
24421 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24422                                    TargetLowering::DAGCombinerInfo &DCI,
24423                                    const X86Subtarget *Subtarget) {
24424   if (N->getOpcode() == ISD::SHL)
24425     if (SDValue V = PerformSHLCombine(N, DAG))
24426       return V;
24427
24428   // Try to fold this logical shift into a zero vector.
24429   if (N->getOpcode() != ISD::SRA)
24430     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24431       return V;
24432
24433   return SDValue();
24434 }
24435
24436 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24437 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24438 // and friends.  Likewise for OR -> CMPNEQSS.
24439 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24440                             TargetLowering::DAGCombinerInfo &DCI,
24441                             const X86Subtarget *Subtarget) {
24442   unsigned opcode;
24443
24444   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24445   // we're requiring SSE2 for both.
24446   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24447     SDValue N0 = N->getOperand(0);
24448     SDValue N1 = N->getOperand(1);
24449     SDValue CMP0 = N0->getOperand(1);
24450     SDValue CMP1 = N1->getOperand(1);
24451     SDLoc DL(N);
24452
24453     // The SETCCs should both refer to the same CMP.
24454     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24455       return SDValue();
24456
24457     SDValue CMP00 = CMP0->getOperand(0);
24458     SDValue CMP01 = CMP0->getOperand(1);
24459     EVT     VT    = CMP00.getValueType();
24460
24461     if (VT == MVT::f32 || VT == MVT::f64) {
24462       bool ExpectingFlags = false;
24463       // Check for any users that want flags:
24464       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24465            !ExpectingFlags && UI != UE; ++UI)
24466         switch (UI->getOpcode()) {
24467         default:
24468         case ISD::BR_CC:
24469         case ISD::BRCOND:
24470         case ISD::SELECT:
24471           ExpectingFlags = true;
24472           break;
24473         case ISD::CopyToReg:
24474         case ISD::SIGN_EXTEND:
24475         case ISD::ZERO_EXTEND:
24476         case ISD::ANY_EXTEND:
24477           break;
24478         }
24479
24480       if (!ExpectingFlags) {
24481         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24482         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24483
24484         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24485           X86::CondCode tmp = cc0;
24486           cc0 = cc1;
24487           cc1 = tmp;
24488         }
24489
24490         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24491             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24492           // FIXME: need symbolic constants for these magic numbers.
24493           // See X86ATTInstPrinter.cpp:printSSECC().
24494           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24495           if (Subtarget->hasAVX512()) {
24496             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24497                                          CMP01,
24498                                          DAG.getConstant(x86cc, DL, MVT::i8));
24499             if (N->getValueType(0) != MVT::i1)
24500               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24501                                  FSetCC);
24502             return FSetCC;
24503           }
24504           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24505                                               CMP00.getValueType(), CMP00, CMP01,
24506                                               DAG.getConstant(x86cc, DL,
24507                                                               MVT::i8));
24508
24509           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24510           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24511
24512           if (is64BitFP && !Subtarget->is64Bit()) {
24513             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24514             // 64-bit integer, since that's not a legal type. Since
24515             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24516             // bits, but can do this little dance to extract the lowest 32 bits
24517             // and work with those going forward.
24518             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24519                                            OnesOrZeroesF);
24520             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24521             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24522                                         Vector32, DAG.getIntPtrConstant(0, DL));
24523             IntVT = MVT::i32;
24524           }
24525
24526           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24527           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24528                                       DAG.getConstant(1, DL, IntVT));
24529           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24530                                               ANDed);
24531           return OneBitOfTruth;
24532         }
24533       }
24534     }
24535   }
24536   return SDValue();
24537 }
24538
24539 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24540 /// so it can be folded inside ANDNP.
24541 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24542   EVT VT = N->getValueType(0);
24543
24544   // Match direct AllOnes for 128 and 256-bit vectors
24545   if (ISD::isBuildVectorAllOnes(N))
24546     return true;
24547
24548   // Look through a bit convert.
24549   if (N->getOpcode() == ISD::BITCAST)
24550     N = N->getOperand(0).getNode();
24551
24552   // Sometimes the operand may come from a insert_subvector building a 256-bit
24553   // allones vector
24554   if (VT.is256BitVector() &&
24555       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24556     SDValue V1 = N->getOperand(0);
24557     SDValue V2 = N->getOperand(1);
24558
24559     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24560         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24561         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24562         ISD::isBuildVectorAllOnes(V2.getNode()))
24563       return true;
24564   }
24565
24566   return false;
24567 }
24568
24569 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24570 // register. In most cases we actually compare or select YMM-sized registers
24571 // and mixing the two types creates horrible code. This method optimizes
24572 // some of the transition sequences.
24573 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24574                                  TargetLowering::DAGCombinerInfo &DCI,
24575                                  const X86Subtarget *Subtarget) {
24576   EVT VT = N->getValueType(0);
24577   if (!VT.is256BitVector())
24578     return SDValue();
24579
24580   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24581           N->getOpcode() == ISD::ZERO_EXTEND ||
24582           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24583
24584   SDValue Narrow = N->getOperand(0);
24585   EVT NarrowVT = Narrow->getValueType(0);
24586   if (!NarrowVT.is128BitVector())
24587     return SDValue();
24588
24589   if (Narrow->getOpcode() != ISD::XOR &&
24590       Narrow->getOpcode() != ISD::AND &&
24591       Narrow->getOpcode() != ISD::OR)
24592     return SDValue();
24593
24594   SDValue N0  = Narrow->getOperand(0);
24595   SDValue N1  = Narrow->getOperand(1);
24596   SDLoc DL(Narrow);
24597
24598   // The Left side has to be a trunc.
24599   if (N0.getOpcode() != ISD::TRUNCATE)
24600     return SDValue();
24601
24602   // The type of the truncated inputs.
24603   EVT WideVT = N0->getOperand(0)->getValueType(0);
24604   if (WideVT != VT)
24605     return SDValue();
24606
24607   // The right side has to be a 'trunc' or a constant vector.
24608   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24609   ConstantSDNode *RHSConstSplat = nullptr;
24610   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24611     RHSConstSplat = RHSBV->getConstantSplatNode();
24612   if (!RHSTrunc && !RHSConstSplat)
24613     return SDValue();
24614
24615   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24616
24617   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24618     return SDValue();
24619
24620   // Set N0 and N1 to hold the inputs to the new wide operation.
24621   N0 = N0->getOperand(0);
24622   if (RHSConstSplat) {
24623     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24624                      SDValue(RHSConstSplat, 0));
24625     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24626     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24627   } else if (RHSTrunc) {
24628     N1 = N1->getOperand(0);
24629   }
24630
24631   // Generate the wide operation.
24632   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24633   unsigned Opcode = N->getOpcode();
24634   switch (Opcode) {
24635   case ISD::ANY_EXTEND:
24636     return Op;
24637   case ISD::ZERO_EXTEND: {
24638     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24639     APInt Mask = APInt::getAllOnesValue(InBits);
24640     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24641     return DAG.getNode(ISD::AND, DL, VT,
24642                        Op, DAG.getConstant(Mask, DL, VT));
24643   }
24644   case ISD::SIGN_EXTEND:
24645     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24646                        Op, DAG.getValueType(NarrowVT));
24647   default:
24648     llvm_unreachable("Unexpected opcode");
24649   }
24650 }
24651
24652 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24653                                  TargetLowering::DAGCombinerInfo &DCI,
24654                                  const X86Subtarget *Subtarget) {
24655   SDValue N0 = N->getOperand(0);
24656   SDValue N1 = N->getOperand(1);
24657   SDLoc DL(N);
24658
24659   // A vector zext_in_reg may be represented as a shuffle,
24660   // feeding into a bitcast (this represents anyext) feeding into
24661   // an and with a mask.
24662   // We'd like to try to combine that into a shuffle with zero
24663   // plus a bitcast, removing the and.
24664   if (N0.getOpcode() != ISD::BITCAST ||
24665       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24666     return SDValue();
24667
24668   // The other side of the AND should be a splat of 2^C, where C
24669   // is the number of bits in the source type.
24670   if (N1.getOpcode() == ISD::BITCAST)
24671     N1 = N1.getOperand(0);
24672   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24673     return SDValue();
24674   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24675
24676   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24677   EVT SrcType = Shuffle->getValueType(0);
24678
24679   // We expect a single-source shuffle
24680   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24681     return SDValue();
24682
24683   unsigned SrcSize = SrcType.getScalarSizeInBits();
24684
24685   APInt SplatValue, SplatUndef;
24686   unsigned SplatBitSize;
24687   bool HasAnyUndefs;
24688   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24689                                 SplatBitSize, HasAnyUndefs))
24690     return SDValue();
24691
24692   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24693   // Make sure the splat matches the mask we expect
24694   if (SplatBitSize > ResSize ||
24695       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24696     return SDValue();
24697
24698   // Make sure the input and output size make sense
24699   if (SrcSize >= ResSize || ResSize % SrcSize)
24700     return SDValue();
24701
24702   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24703   // The number of u's between each two values depends on the ratio between
24704   // the source and dest type.
24705   unsigned ZextRatio = ResSize / SrcSize;
24706   bool IsZext = true;
24707   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24708     if (i % ZextRatio) {
24709       if (Shuffle->getMaskElt(i) > 0) {
24710         // Expected undef
24711         IsZext = false;
24712         break;
24713       }
24714     } else {
24715       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24716         // Expected element number
24717         IsZext = false;
24718         break;
24719       }
24720     }
24721   }
24722
24723   if (!IsZext)
24724     return SDValue();
24725
24726   // Ok, perform the transformation - replace the shuffle with
24727   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24728   // (instead of undef) where the k elements come from the zero vector.
24729   SmallVector<int, 8> Mask;
24730   unsigned NumElems = SrcType.getVectorNumElements();
24731   for (unsigned i = 0; i < NumElems; ++i)
24732     if (i % ZextRatio)
24733       Mask.push_back(NumElems);
24734     else
24735       Mask.push_back(i / ZextRatio);
24736
24737   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24738     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24739   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24740 }
24741
24742 /// If both input operands of a logic op are being cast from floating point
24743 /// types, try to convert this into a floating point logic node to avoid
24744 /// unnecessary moves from SSE to integer registers.
24745 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24746                                         const X86Subtarget *Subtarget) {
24747   unsigned FPOpcode = ISD::DELETED_NODE;
24748   if (N->getOpcode() == ISD::AND)
24749     FPOpcode = X86ISD::FAND;
24750   else if (N->getOpcode() == ISD::OR)
24751     FPOpcode = X86ISD::FOR;
24752   else if (N->getOpcode() == ISD::XOR)
24753     FPOpcode = X86ISD::FXOR;
24754
24755   assert(FPOpcode != ISD::DELETED_NODE &&
24756          "Unexpected input node for FP logic conversion");
24757
24758   EVT VT = N->getValueType(0);
24759   SDValue N0 = N->getOperand(0);
24760   SDValue N1 = N->getOperand(1);
24761   SDLoc DL(N);
24762   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24763       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24764        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24765     SDValue N00 = N0.getOperand(0);
24766     SDValue N10 = N1.getOperand(0);
24767     EVT N00Type = N00.getValueType();
24768     EVT N10Type = N10.getValueType();
24769     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24770       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24771       return DAG.getBitcast(VT, FPLogic);
24772     }
24773   }
24774   return SDValue();
24775 }
24776
24777 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24778                                  TargetLowering::DAGCombinerInfo &DCI,
24779                                  const X86Subtarget *Subtarget) {
24780   if (DCI.isBeforeLegalizeOps())
24781     return SDValue();
24782
24783   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24784     return Zext;
24785
24786   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24787     return R;
24788
24789   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24790     return FPLogic;
24791
24792   EVT VT = N->getValueType(0);
24793   SDValue N0 = N->getOperand(0);
24794   SDValue N1 = N->getOperand(1);
24795   SDLoc DL(N);
24796
24797   // Create BEXTR instructions
24798   // BEXTR is ((X >> imm) & (2**size-1))
24799   if (VT == MVT::i32 || VT == MVT::i64) {
24800     // Check for BEXTR.
24801     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24802         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24803       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24804       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24805       if (MaskNode && ShiftNode) {
24806         uint64_t Mask = MaskNode->getZExtValue();
24807         uint64_t Shift = ShiftNode->getZExtValue();
24808         if (isMask_64(Mask)) {
24809           uint64_t MaskSize = countPopulation(Mask);
24810           if (Shift + MaskSize <= VT.getSizeInBits())
24811             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24812                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24813                                                VT));
24814         }
24815       }
24816     } // BEXTR
24817
24818     return SDValue();
24819   }
24820
24821   // Want to form ANDNP nodes:
24822   // 1) In the hopes of then easily combining them with OR and AND nodes
24823   //    to form PBLEND/PSIGN.
24824   // 2) To match ANDN packed intrinsics
24825   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24826     return SDValue();
24827
24828   // Check LHS for vnot
24829   if (N0.getOpcode() == ISD::XOR &&
24830       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24831       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24832     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24833
24834   // Check RHS for vnot
24835   if (N1.getOpcode() == ISD::XOR &&
24836       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24837       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24838     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24839
24840   return SDValue();
24841 }
24842
24843 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24844                                 TargetLowering::DAGCombinerInfo &DCI,
24845                                 const X86Subtarget *Subtarget) {
24846   if (DCI.isBeforeLegalizeOps())
24847     return SDValue();
24848
24849   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24850     return R;
24851
24852   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24853     return FPLogic;
24854
24855   SDValue N0 = N->getOperand(0);
24856   SDValue N1 = N->getOperand(1);
24857   EVT VT = N->getValueType(0);
24858
24859   // look for psign/blend
24860   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24861     if (!Subtarget->hasSSSE3() ||
24862         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24863       return SDValue();
24864
24865     // Canonicalize pandn to RHS
24866     if (N0.getOpcode() == X86ISD::ANDNP)
24867       std::swap(N0, N1);
24868     // or (and (m, y), (pandn m, x))
24869     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24870       SDValue Mask = N1.getOperand(0);
24871       SDValue X    = N1.getOperand(1);
24872       SDValue Y;
24873       if (N0.getOperand(0) == Mask)
24874         Y = N0.getOperand(1);
24875       if (N0.getOperand(1) == Mask)
24876         Y = N0.getOperand(0);
24877
24878       // Check to see if the mask appeared in both the AND and ANDNP and
24879       if (!Y.getNode())
24880         return SDValue();
24881
24882       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24883       // Look through mask bitcast.
24884       if (Mask.getOpcode() == ISD::BITCAST)
24885         Mask = Mask.getOperand(0);
24886       if (X.getOpcode() == ISD::BITCAST)
24887         X = X.getOperand(0);
24888       if (Y.getOpcode() == ISD::BITCAST)
24889         Y = Y.getOperand(0);
24890
24891       EVT MaskVT = Mask.getValueType();
24892
24893       // Validate that the Mask operand is a vector sra node.
24894       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24895       // there is no psrai.b
24896       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24897       unsigned SraAmt = ~0;
24898       if (Mask.getOpcode() == ISD::SRA) {
24899         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24900           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24901             SraAmt = AmtConst->getZExtValue();
24902       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24903         SDValue SraC = Mask.getOperand(1);
24904         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24905       }
24906       if ((SraAmt + 1) != EltBits)
24907         return SDValue();
24908
24909       SDLoc DL(N);
24910
24911       // Now we know we at least have a plendvb with the mask val.  See if
24912       // we can form a psignb/w/d.
24913       // psign = x.type == y.type == mask.type && y = sub(0, x);
24914       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24915           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24916           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24917         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24918                "Unsupported VT for PSIGN");
24919         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24920         return DAG.getBitcast(VT, Mask);
24921       }
24922       // PBLENDVB only available on SSE 4.1
24923       if (!Subtarget->hasSSE41())
24924         return SDValue();
24925
24926       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24927
24928       X = DAG.getBitcast(BlendVT, X);
24929       Y = DAG.getBitcast(BlendVT, Y);
24930       Mask = DAG.getBitcast(BlendVT, Mask);
24931       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24932       return DAG.getBitcast(VT, Mask);
24933     }
24934   }
24935
24936   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24937     return SDValue();
24938
24939   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24940   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24941
24942   // SHLD/SHRD instructions have lower register pressure, but on some
24943   // platforms they have higher latency than the equivalent
24944   // series of shifts/or that would otherwise be generated.
24945   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24946   // have higher latencies and we are not optimizing for size.
24947   if (!OptForSize && Subtarget->isSHLDSlow())
24948     return SDValue();
24949
24950   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24951     std::swap(N0, N1);
24952   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24953     return SDValue();
24954   if (!N0.hasOneUse() || !N1.hasOneUse())
24955     return SDValue();
24956
24957   SDValue ShAmt0 = N0.getOperand(1);
24958   if (ShAmt0.getValueType() != MVT::i8)
24959     return SDValue();
24960   SDValue ShAmt1 = N1.getOperand(1);
24961   if (ShAmt1.getValueType() != MVT::i8)
24962     return SDValue();
24963   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24964     ShAmt0 = ShAmt0.getOperand(0);
24965   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24966     ShAmt1 = ShAmt1.getOperand(0);
24967
24968   SDLoc DL(N);
24969   unsigned Opc = X86ISD::SHLD;
24970   SDValue Op0 = N0.getOperand(0);
24971   SDValue Op1 = N1.getOperand(0);
24972   if (ShAmt0.getOpcode() == ISD::SUB) {
24973     Opc = X86ISD::SHRD;
24974     std::swap(Op0, Op1);
24975     std::swap(ShAmt0, ShAmt1);
24976   }
24977
24978   unsigned Bits = VT.getSizeInBits();
24979   if (ShAmt1.getOpcode() == ISD::SUB) {
24980     SDValue Sum = ShAmt1.getOperand(0);
24981     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24982       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24983       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24984         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24985       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24986         return DAG.getNode(Opc, DL, VT,
24987                            Op0, Op1,
24988                            DAG.getNode(ISD::TRUNCATE, DL,
24989                                        MVT::i8, ShAmt0));
24990     }
24991   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24992     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24993     if (ShAmt0C &&
24994         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24995       return DAG.getNode(Opc, DL, VT,
24996                          N0.getOperand(0), N1.getOperand(0),
24997                          DAG.getNode(ISD::TRUNCATE, DL,
24998                                        MVT::i8, ShAmt0));
24999   }
25000
25001   return SDValue();
25002 }
25003
25004 // Generate NEG and CMOV for integer abs.
25005 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25006   EVT VT = N->getValueType(0);
25007
25008   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25009   // 8-bit integer abs to NEG and CMOV.
25010   if (VT.isInteger() && VT.getSizeInBits() == 8)
25011     return SDValue();
25012
25013   SDValue N0 = N->getOperand(0);
25014   SDValue N1 = N->getOperand(1);
25015   SDLoc DL(N);
25016
25017   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25018   // and change it to SUB and CMOV.
25019   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25020       N0.getOpcode() == ISD::ADD &&
25021       N0.getOperand(1) == N1 &&
25022       N1.getOpcode() == ISD::SRA &&
25023       N1.getOperand(0) == N0.getOperand(0))
25024     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25025       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25026         // Generate SUB & CMOV.
25027         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25028                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25029
25030         SDValue Ops[] = { N0.getOperand(0), Neg,
25031                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25032                           SDValue(Neg.getNode(), 1) };
25033         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25034       }
25035   return SDValue();
25036 }
25037
25038 // Try to turn tests against the signbit in the form of:
25039 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25040 // into:
25041 //   SETGT(X, -1)
25042 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25043   // This is only worth doing if the output type is i8.
25044   if (N->getValueType(0) != MVT::i8)
25045     return SDValue();
25046
25047   SDValue N0 = N->getOperand(0);
25048   SDValue N1 = N->getOperand(1);
25049
25050   // We should be performing an xor against a truncated shift.
25051   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25052     return SDValue();
25053
25054   // Make sure we are performing an xor against one.
25055   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25056     return SDValue();
25057
25058   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25059   SDValue Shift = N0.getOperand(0);
25060   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25061     return SDValue();
25062
25063   // Make sure we are truncating from one of i16, i32 or i64.
25064   EVT ShiftTy = Shift.getValueType();
25065   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25066     return SDValue();
25067
25068   // Make sure the shift amount extracts the sign bit.
25069   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25070       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25071     return SDValue();
25072
25073   // Create a greater-than comparison against -1.
25074   // N.B. Using SETGE against 0 works but we want a canonical looking
25075   // comparison, using SETGT matches up with what TranslateX86CC.
25076   SDLoc DL(N);
25077   SDValue ShiftOp = Shift.getOperand(0);
25078   EVT ShiftOpTy = ShiftOp.getValueType();
25079   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25080                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25081   return Cond;
25082 }
25083
25084 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25085                                  TargetLowering::DAGCombinerInfo &DCI,
25086                                  const X86Subtarget *Subtarget) {
25087   if (DCI.isBeforeLegalizeOps())
25088     return SDValue();
25089
25090   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25091     return RV;
25092
25093   if (Subtarget->hasCMov())
25094     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25095       return RV;
25096
25097   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25098     return FPLogic;
25099
25100   return SDValue();
25101 }
25102
25103 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25104 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25105                                   TargetLowering::DAGCombinerInfo &DCI,
25106                                   const X86Subtarget *Subtarget) {
25107   LoadSDNode *Ld = cast<LoadSDNode>(N);
25108   EVT RegVT = Ld->getValueType(0);
25109   EVT MemVT = Ld->getMemoryVT();
25110   SDLoc dl(Ld);
25111   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25112
25113   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25114   // into two 16-byte operations.
25115   ISD::LoadExtType Ext = Ld->getExtensionType();
25116   bool Fast;
25117   unsigned AddressSpace = Ld->getAddressSpace();
25118   unsigned Alignment = Ld->getAlignment();
25119   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25120       Ext == ISD::NON_EXTLOAD &&
25121       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25122                              AddressSpace, Alignment, &Fast) && !Fast) {
25123     unsigned NumElems = RegVT.getVectorNumElements();
25124     if (NumElems < 2)
25125       return SDValue();
25126
25127     SDValue Ptr = Ld->getBasePtr();
25128     SDValue Increment =
25129         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25130
25131     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25132                                   NumElems/2);
25133     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25134                                 Ld->getPointerInfo(), Ld->isVolatile(),
25135                                 Ld->isNonTemporal(), Ld->isInvariant(),
25136                                 Alignment);
25137     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25138     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25139                                 Ld->getPointerInfo(), Ld->isVolatile(),
25140                                 Ld->isNonTemporal(), Ld->isInvariant(),
25141                                 std::min(16U, Alignment));
25142     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25143                              Load1.getValue(1),
25144                              Load2.getValue(1));
25145
25146     SDValue NewVec = DAG.getUNDEF(RegVT);
25147     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25148     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25149     return DCI.CombineTo(N, NewVec, TF, true);
25150   }
25151
25152   return SDValue();
25153 }
25154
25155 /// PerformMLOADCombine - Resolve extending loads
25156 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25157                                    TargetLowering::DAGCombinerInfo &DCI,
25158                                    const X86Subtarget *Subtarget) {
25159   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25160   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25161     return SDValue();
25162
25163   EVT VT = Mld->getValueType(0);
25164   unsigned NumElems = VT.getVectorNumElements();
25165   EVT LdVT = Mld->getMemoryVT();
25166   SDLoc dl(Mld);
25167
25168   assert(LdVT != VT && "Cannot extend to the same type");
25169   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25170   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25171   // From, To sizes and ElemCount must be pow of two
25172   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25173     "Unexpected size for extending masked load");
25174
25175   unsigned SizeRatio  = ToSz / FromSz;
25176   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25177
25178   // Create a type on which we perform the shuffle
25179   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25180           LdVT.getScalarType(), NumElems*SizeRatio);
25181   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25182
25183   // Convert Src0 value
25184   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25185   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25186     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25187     for (unsigned i = 0; i != NumElems; ++i)
25188       ShuffleVec[i] = i * SizeRatio;
25189
25190     // Can't shuffle using an illegal type.
25191     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25192            "WideVecVT should be legal");
25193     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25194                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25195   }
25196   // Prepare the new mask
25197   SDValue NewMask;
25198   SDValue Mask = Mld->getMask();
25199   if (Mask.getValueType() == VT) {
25200     // Mask and original value have the same type
25201     NewMask = DAG.getBitcast(WideVecVT, Mask);
25202     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25203     for (unsigned i = 0; i != NumElems; ++i)
25204       ShuffleVec[i] = i * SizeRatio;
25205     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25206       ShuffleVec[i] = NumElems*SizeRatio;
25207     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25208                                    DAG.getConstant(0, dl, WideVecVT),
25209                                    &ShuffleVec[0]);
25210   }
25211   else {
25212     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25213     unsigned WidenNumElts = NumElems*SizeRatio;
25214     unsigned MaskNumElts = VT.getVectorNumElements();
25215     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25216                                      WidenNumElts);
25217
25218     unsigned NumConcat = WidenNumElts / MaskNumElts;
25219     SmallVector<SDValue, 16> Ops(NumConcat);
25220     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25221     Ops[0] = Mask;
25222     for (unsigned i = 1; i != NumConcat; ++i)
25223       Ops[i] = ZeroVal;
25224
25225     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25226   }
25227
25228   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25229                                      Mld->getBasePtr(), NewMask, WideSrc0,
25230                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25231                                      ISD::NON_EXTLOAD);
25232   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25233   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25234 }
25235 /// PerformMSTORECombine - Resolve truncating stores
25236 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25237                                     const X86Subtarget *Subtarget) {
25238   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25239   if (!Mst->isTruncatingStore())
25240     return SDValue();
25241
25242   EVT VT = Mst->getValue().getValueType();
25243   unsigned NumElems = VT.getVectorNumElements();
25244   EVT StVT = Mst->getMemoryVT();
25245   SDLoc dl(Mst);
25246
25247   assert(StVT != VT && "Cannot truncate to the same type");
25248   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25249   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25250
25251   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25252
25253   // The truncating store is legal in some cases. For example
25254   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25255   // are designated for truncate store.
25256   // In this case we don't need any further transformations.
25257   if (TLI.isTruncStoreLegal(VT, StVT))
25258     return SDValue();
25259
25260   // From, To sizes and ElemCount must be pow of two
25261   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25262     "Unexpected size for truncating masked store");
25263   // We are going to use the original vector elt for storing.
25264   // Accumulated smaller vector elements must be a multiple of the store size.
25265   assert (((NumElems * FromSz) % ToSz) == 0 &&
25266           "Unexpected ratio for truncating masked store");
25267
25268   unsigned SizeRatio  = FromSz / ToSz;
25269   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25270
25271   // Create a type on which we perform the shuffle
25272   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25273           StVT.getScalarType(), NumElems*SizeRatio);
25274
25275   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25276
25277   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25278   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25279   for (unsigned i = 0; i != NumElems; ++i)
25280     ShuffleVec[i] = i * SizeRatio;
25281
25282   // Can't shuffle using an illegal type.
25283   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25284          "WideVecVT should be legal");
25285
25286   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25287                                         DAG.getUNDEF(WideVecVT),
25288                                         &ShuffleVec[0]);
25289
25290   SDValue NewMask;
25291   SDValue Mask = Mst->getMask();
25292   if (Mask.getValueType() == VT) {
25293     // Mask and original value have the same type
25294     NewMask = DAG.getBitcast(WideVecVT, Mask);
25295     for (unsigned i = 0; i != NumElems; ++i)
25296       ShuffleVec[i] = i * SizeRatio;
25297     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25298       ShuffleVec[i] = NumElems*SizeRatio;
25299     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25300                                    DAG.getConstant(0, dl, WideVecVT),
25301                                    &ShuffleVec[0]);
25302   }
25303   else {
25304     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25305     unsigned WidenNumElts = NumElems*SizeRatio;
25306     unsigned MaskNumElts = VT.getVectorNumElements();
25307     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25308                                      WidenNumElts);
25309
25310     unsigned NumConcat = WidenNumElts / MaskNumElts;
25311     SmallVector<SDValue, 16> Ops(NumConcat);
25312     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25313     Ops[0] = Mask;
25314     for (unsigned i = 1; i != NumConcat; ++i)
25315       Ops[i] = ZeroVal;
25316
25317     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25318   }
25319
25320   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25321                             NewMask, StVT, Mst->getMemOperand(), false);
25322 }
25323 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25324 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25325                                    const X86Subtarget *Subtarget) {
25326   StoreSDNode *St = cast<StoreSDNode>(N);
25327   EVT VT = St->getValue().getValueType();
25328   EVT StVT = St->getMemoryVT();
25329   SDLoc dl(St);
25330   SDValue StoredVal = St->getOperand(1);
25331   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25332
25333   // If we are saving a concatenation of two XMM registers and 32-byte stores
25334   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25335   bool Fast;
25336   unsigned AddressSpace = St->getAddressSpace();
25337   unsigned Alignment = St->getAlignment();
25338   if (VT.is256BitVector() && StVT == VT &&
25339       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25340                              AddressSpace, Alignment, &Fast) && !Fast) {
25341     unsigned NumElems = VT.getVectorNumElements();
25342     if (NumElems < 2)
25343       return SDValue();
25344
25345     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25346     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25347
25348     SDValue Stride =
25349         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25350     SDValue Ptr0 = St->getBasePtr();
25351     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25352
25353     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25354                                 St->getPointerInfo(), St->isVolatile(),
25355                                 St->isNonTemporal(), Alignment);
25356     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25357                                 St->getPointerInfo(), St->isVolatile(),
25358                                 St->isNonTemporal(),
25359                                 std::min(16U, Alignment));
25360     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25361   }
25362
25363   // Optimize trunc store (of multiple scalars) to shuffle and store.
25364   // First, pack all of the elements in one place. Next, store to memory
25365   // in fewer chunks.
25366   if (St->isTruncatingStore() && VT.isVector()) {
25367     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25368     unsigned NumElems = VT.getVectorNumElements();
25369     assert(StVT != VT && "Cannot truncate to the same type");
25370     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25371     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25372
25373     // The truncating store is legal in some cases. For example
25374     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25375     // are designated for truncate store.
25376     // In this case we don't need any further transformations.
25377     if (TLI.isTruncStoreLegal(VT, StVT))
25378       return SDValue();
25379
25380     // From, To sizes and ElemCount must be pow of two
25381     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25382     // We are going to use the original vector elt for storing.
25383     // Accumulated smaller vector elements must be a multiple of the store size.
25384     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25385
25386     unsigned SizeRatio  = FromSz / ToSz;
25387
25388     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25389
25390     // Create a type on which we perform the shuffle
25391     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25392             StVT.getScalarType(), NumElems*SizeRatio);
25393
25394     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25395
25396     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25397     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25398     for (unsigned i = 0; i != NumElems; ++i)
25399       ShuffleVec[i] = i * SizeRatio;
25400
25401     // Can't shuffle using an illegal type.
25402     if (!TLI.isTypeLegal(WideVecVT))
25403       return SDValue();
25404
25405     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25406                                          DAG.getUNDEF(WideVecVT),
25407                                          &ShuffleVec[0]);
25408     // At this point all of the data is stored at the bottom of the
25409     // register. We now need to save it to mem.
25410
25411     // Find the largest store unit
25412     MVT StoreType = MVT::i8;
25413     for (MVT Tp : MVT::integer_valuetypes()) {
25414       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25415         StoreType = Tp;
25416     }
25417
25418     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25419     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25420         (64 <= NumElems * ToSz))
25421       StoreType = MVT::f64;
25422
25423     // Bitcast the original vector into a vector of store-size units
25424     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25425             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25426     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25427     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25428     SmallVector<SDValue, 8> Chains;
25429     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25430                                         TLI.getPointerTy(DAG.getDataLayout()));
25431     SDValue Ptr = St->getBasePtr();
25432
25433     // Perform one or more big stores into memory.
25434     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25435       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25436                                    StoreType, ShuffWide,
25437                                    DAG.getIntPtrConstant(i, dl));
25438       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25439                                 St->getPointerInfo(), St->isVolatile(),
25440                                 St->isNonTemporal(), St->getAlignment());
25441       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25442       Chains.push_back(Ch);
25443     }
25444
25445     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25446   }
25447
25448   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25449   // the FP state in cases where an emms may be missing.
25450   // A preferable solution to the general problem is to figure out the right
25451   // places to insert EMMS.  This qualifies as a quick hack.
25452
25453   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25454   if (VT.getSizeInBits() != 64)
25455     return SDValue();
25456
25457   const Function *F = DAG.getMachineFunction().getFunction();
25458   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25459   bool F64IsLegal =
25460       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25461   if ((VT.isVector() ||
25462        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25463       isa<LoadSDNode>(St->getValue()) &&
25464       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25465       St->getChain().hasOneUse() && !St->isVolatile()) {
25466     SDNode* LdVal = St->getValue().getNode();
25467     LoadSDNode *Ld = nullptr;
25468     int TokenFactorIndex = -1;
25469     SmallVector<SDValue, 8> Ops;
25470     SDNode* ChainVal = St->getChain().getNode();
25471     // Must be a store of a load.  We currently handle two cases:  the load
25472     // is a direct child, and it's under an intervening TokenFactor.  It is
25473     // possible to dig deeper under nested TokenFactors.
25474     if (ChainVal == LdVal)
25475       Ld = cast<LoadSDNode>(St->getChain());
25476     else if (St->getValue().hasOneUse() &&
25477              ChainVal->getOpcode() == ISD::TokenFactor) {
25478       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25479         if (ChainVal->getOperand(i).getNode() == LdVal) {
25480           TokenFactorIndex = i;
25481           Ld = cast<LoadSDNode>(St->getValue());
25482         } else
25483           Ops.push_back(ChainVal->getOperand(i));
25484       }
25485     }
25486
25487     if (!Ld || !ISD::isNormalLoad(Ld))
25488       return SDValue();
25489
25490     // If this is not the MMX case, i.e. we are just turning i64 load/store
25491     // into f64 load/store, avoid the transformation if there are multiple
25492     // uses of the loaded value.
25493     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25494       return SDValue();
25495
25496     SDLoc LdDL(Ld);
25497     SDLoc StDL(N);
25498     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25499     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25500     // pair instead.
25501     if (Subtarget->is64Bit() || F64IsLegal) {
25502       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25503       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25504                                   Ld->getPointerInfo(), Ld->isVolatile(),
25505                                   Ld->isNonTemporal(), Ld->isInvariant(),
25506                                   Ld->getAlignment());
25507       SDValue NewChain = NewLd.getValue(1);
25508       if (TokenFactorIndex != -1) {
25509         Ops.push_back(NewChain);
25510         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25511       }
25512       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25513                           St->getPointerInfo(),
25514                           St->isVolatile(), St->isNonTemporal(),
25515                           St->getAlignment());
25516     }
25517
25518     // Otherwise, lower to two pairs of 32-bit loads / stores.
25519     SDValue LoAddr = Ld->getBasePtr();
25520     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25521                                  DAG.getConstant(4, LdDL, MVT::i32));
25522
25523     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25524                                Ld->getPointerInfo(),
25525                                Ld->isVolatile(), Ld->isNonTemporal(),
25526                                Ld->isInvariant(), Ld->getAlignment());
25527     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25528                                Ld->getPointerInfo().getWithOffset(4),
25529                                Ld->isVolatile(), Ld->isNonTemporal(),
25530                                Ld->isInvariant(),
25531                                MinAlign(Ld->getAlignment(), 4));
25532
25533     SDValue NewChain = LoLd.getValue(1);
25534     if (TokenFactorIndex != -1) {
25535       Ops.push_back(LoLd);
25536       Ops.push_back(HiLd);
25537       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25538     }
25539
25540     LoAddr = St->getBasePtr();
25541     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25542                          DAG.getConstant(4, StDL, MVT::i32));
25543
25544     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25545                                 St->getPointerInfo(),
25546                                 St->isVolatile(), St->isNonTemporal(),
25547                                 St->getAlignment());
25548     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25549                                 St->getPointerInfo().getWithOffset(4),
25550                                 St->isVolatile(),
25551                                 St->isNonTemporal(),
25552                                 MinAlign(St->getAlignment(), 4));
25553     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25554   }
25555
25556   // This is similar to the above case, but here we handle a scalar 64-bit
25557   // integer store that is extracted from a vector on a 32-bit target.
25558   // If we have SSE2, then we can treat it like a floating-point double
25559   // to get past legalization. The execution dependencies fixup pass will
25560   // choose the optimal machine instruction for the store if this really is
25561   // an integer or v2f32 rather than an f64.
25562   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25563       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25564     SDValue OldExtract = St->getOperand(1);
25565     SDValue ExtOp0 = OldExtract.getOperand(0);
25566     unsigned VecSize = ExtOp0.getValueSizeInBits();
25567     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25568     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25569     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25570                                      BitCast, OldExtract.getOperand(1));
25571     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25572                         St->getPointerInfo(), St->isVolatile(),
25573                         St->isNonTemporal(), St->getAlignment());
25574   }
25575
25576   return SDValue();
25577 }
25578
25579 /// Return 'true' if this vector operation is "horizontal"
25580 /// and return the operands for the horizontal operation in LHS and RHS.  A
25581 /// horizontal operation performs the binary operation on successive elements
25582 /// of its first operand, then on successive elements of its second operand,
25583 /// returning the resulting values in a vector.  For example, if
25584 ///   A = < float a0, float a1, float a2, float a3 >
25585 /// and
25586 ///   B = < float b0, float b1, float b2, float b3 >
25587 /// then the result of doing a horizontal operation on A and B is
25588 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25589 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25590 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25591 /// set to A, RHS to B, and the routine returns 'true'.
25592 /// Note that the binary operation should have the property that if one of the
25593 /// operands is UNDEF then the result is UNDEF.
25594 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25595   // Look for the following pattern: if
25596   //   A = < float a0, float a1, float a2, float a3 >
25597   //   B = < float b0, float b1, float b2, float b3 >
25598   // and
25599   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25600   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25601   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25602   // which is A horizontal-op B.
25603
25604   // At least one of the operands should be a vector shuffle.
25605   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25606       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25607     return false;
25608
25609   MVT VT = LHS.getSimpleValueType();
25610
25611   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25612          "Unsupported vector type for horizontal add/sub");
25613
25614   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25615   // operate independently on 128-bit lanes.
25616   unsigned NumElts = VT.getVectorNumElements();
25617   unsigned NumLanes = VT.getSizeInBits()/128;
25618   unsigned NumLaneElts = NumElts / NumLanes;
25619   assert((NumLaneElts % 2 == 0) &&
25620          "Vector type should have an even number of elements in each lane");
25621   unsigned HalfLaneElts = NumLaneElts/2;
25622
25623   // View LHS in the form
25624   //   LHS = VECTOR_SHUFFLE A, B, LMask
25625   // If LHS is not a shuffle then pretend it is the shuffle
25626   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25627   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25628   // type VT.
25629   SDValue A, B;
25630   SmallVector<int, 16> LMask(NumElts);
25631   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25632     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25633       A = LHS.getOperand(0);
25634     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25635       B = LHS.getOperand(1);
25636     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25637     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25638   } else {
25639     if (LHS.getOpcode() != ISD::UNDEF)
25640       A = LHS;
25641     for (unsigned i = 0; i != NumElts; ++i)
25642       LMask[i] = i;
25643   }
25644
25645   // Likewise, view RHS in the form
25646   //   RHS = VECTOR_SHUFFLE C, D, RMask
25647   SDValue C, D;
25648   SmallVector<int, 16> RMask(NumElts);
25649   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25650     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25651       C = RHS.getOperand(0);
25652     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25653       D = RHS.getOperand(1);
25654     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25655     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25656   } else {
25657     if (RHS.getOpcode() != ISD::UNDEF)
25658       C = RHS;
25659     for (unsigned i = 0; i != NumElts; ++i)
25660       RMask[i] = i;
25661   }
25662
25663   // Check that the shuffles are both shuffling the same vectors.
25664   if (!(A == C && B == D) && !(A == D && B == C))
25665     return false;
25666
25667   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25668   if (!A.getNode() && !B.getNode())
25669     return false;
25670
25671   // If A and B occur in reverse order in RHS, then "swap" them (which means
25672   // rewriting the mask).
25673   if (A != C)
25674     ShuffleVectorSDNode::commuteMask(RMask);
25675
25676   // At this point LHS and RHS are equivalent to
25677   //   LHS = VECTOR_SHUFFLE A, B, LMask
25678   //   RHS = VECTOR_SHUFFLE A, B, RMask
25679   // Check that the masks correspond to performing a horizontal operation.
25680   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25681     for (unsigned i = 0; i != NumLaneElts; ++i) {
25682       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25683
25684       // Ignore any UNDEF components.
25685       if (LIdx < 0 || RIdx < 0 ||
25686           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25687           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25688         continue;
25689
25690       // Check that successive elements are being operated on.  If not, this is
25691       // not a horizontal operation.
25692       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25693       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25694       if (!(LIdx == Index && RIdx == Index + 1) &&
25695           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25696         return false;
25697     }
25698   }
25699
25700   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25701   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25702   return true;
25703 }
25704
25705 /// Do target-specific dag combines on floating point adds.
25706 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25707                                   const X86Subtarget *Subtarget) {
25708   EVT VT = N->getValueType(0);
25709   SDValue LHS = N->getOperand(0);
25710   SDValue RHS = N->getOperand(1);
25711
25712   // Try to synthesize horizontal adds from adds of shuffles.
25713   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25714        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25715       isHorizontalBinOp(LHS, RHS, true))
25716     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25717   return SDValue();
25718 }
25719
25720 /// Do target-specific dag combines on floating point subs.
25721 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25722                                   const X86Subtarget *Subtarget) {
25723   EVT VT = N->getValueType(0);
25724   SDValue LHS = N->getOperand(0);
25725   SDValue RHS = N->getOperand(1);
25726
25727   // Try to synthesize horizontal subs from subs of shuffles.
25728   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25729        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25730       isHorizontalBinOp(LHS, RHS, false))
25731     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25732   return SDValue();
25733 }
25734
25735 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25736 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25737                                  const X86Subtarget *Subtarget) {
25738   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25739
25740   // F[X]OR(0.0, x) -> x
25741   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25742     if (C->getValueAPF().isPosZero())
25743       return N->getOperand(1);
25744
25745   // F[X]OR(x, 0.0) -> x
25746   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25747     if (C->getValueAPF().isPosZero())
25748       return N->getOperand(0);
25749
25750   EVT VT = N->getValueType(0);
25751   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25752     SDLoc dl(N);
25753     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25754     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25755
25756     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25757     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25758     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25759     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25760     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25761   }
25762   return SDValue();
25763 }
25764
25765 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25766 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25767   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25768
25769   // Only perform optimizations if UnsafeMath is used.
25770   if (!DAG.getTarget().Options.UnsafeFPMath)
25771     return SDValue();
25772
25773   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25774   // into FMINC and FMAXC, which are Commutative operations.
25775   unsigned NewOp = 0;
25776   switch (N->getOpcode()) {
25777     default: llvm_unreachable("unknown opcode");
25778     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25779     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25780   }
25781
25782   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25783                      N->getOperand(0), N->getOperand(1));
25784 }
25785
25786 /// Do target-specific dag combines on X86ISD::FAND nodes.
25787 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25788   // FAND(0.0, x) -> 0.0
25789   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25790     if (C->getValueAPF().isPosZero())
25791       return N->getOperand(0);
25792
25793   // FAND(x, 0.0) -> 0.0
25794   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25795     if (C->getValueAPF().isPosZero())
25796       return N->getOperand(1);
25797
25798   return SDValue();
25799 }
25800
25801 /// Do target-specific dag combines on X86ISD::FANDN nodes
25802 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25803   // FANDN(0.0, x) -> x
25804   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25805     if (C->getValueAPF().isPosZero())
25806       return N->getOperand(1);
25807
25808   // FANDN(x, 0.0) -> 0.0
25809   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25810     if (C->getValueAPF().isPosZero())
25811       return N->getOperand(1);
25812
25813   return SDValue();
25814 }
25815
25816 static SDValue PerformBTCombine(SDNode *N,
25817                                 SelectionDAG &DAG,
25818                                 TargetLowering::DAGCombinerInfo &DCI) {
25819   // BT ignores high bits in the bit index operand.
25820   SDValue Op1 = N->getOperand(1);
25821   if (Op1.hasOneUse()) {
25822     unsigned BitWidth = Op1.getValueSizeInBits();
25823     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25824     APInt KnownZero, KnownOne;
25825     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25826                                           !DCI.isBeforeLegalizeOps());
25827     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25828     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25829         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25830       DCI.CommitTargetLoweringOpt(TLO);
25831   }
25832   return SDValue();
25833 }
25834
25835 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25836   SDValue Op = N->getOperand(0);
25837   if (Op.getOpcode() == ISD::BITCAST)
25838     Op = Op.getOperand(0);
25839   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25840   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25841       VT.getVectorElementType().getSizeInBits() ==
25842       OpVT.getVectorElementType().getSizeInBits()) {
25843     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25844   }
25845   return SDValue();
25846 }
25847
25848 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25849                                                const X86Subtarget *Subtarget) {
25850   EVT VT = N->getValueType(0);
25851   if (!VT.isVector())
25852     return SDValue();
25853
25854   SDValue N0 = N->getOperand(0);
25855   SDValue N1 = N->getOperand(1);
25856   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25857   SDLoc dl(N);
25858
25859   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25860   // both SSE and AVX2 since there is no sign-extended shift right
25861   // operation on a vector with 64-bit elements.
25862   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25863   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25864   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25865       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25866     SDValue N00 = N0.getOperand(0);
25867
25868     // EXTLOAD has a better solution on AVX2,
25869     // it may be replaced with X86ISD::VSEXT node.
25870     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25871       if (!ISD::isNormalLoad(N00.getNode()))
25872         return SDValue();
25873
25874     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25875         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25876                                   N00, N1);
25877       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25878     }
25879   }
25880   return SDValue();
25881 }
25882
25883 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25884 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25885 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25886 /// eliminate extend, add, and shift instructions.
25887 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25888                                        const X86Subtarget *Subtarget) {
25889   // TODO: This should be valid for other integer types.
25890   EVT VT = Sext->getValueType(0);
25891   if (VT != MVT::i64)
25892     return SDValue();
25893
25894   // We need an 'add nsw' feeding into the 'sext'.
25895   SDValue Add = Sext->getOperand(0);
25896   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25897     return SDValue();
25898
25899   // Having a constant operand to the 'add' ensures that we are not increasing
25900   // the instruction count because the constant is extended for free below.
25901   // A constant operand can also become the displacement field of an LEA.
25902   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25903   if (!AddOp1)
25904     return SDValue();
25905
25906   // Don't make the 'add' bigger if there's no hope of combining it with some
25907   // other 'add' or 'shl' instruction.
25908   // TODO: It may be profitable to generate simpler LEA instructions in place
25909   // of single 'add' instructions, but the cost model for selecting an LEA
25910   // currently has a high threshold.
25911   bool HasLEAPotential = false;
25912   for (auto *User : Sext->uses()) {
25913     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25914       HasLEAPotential = true;
25915       break;
25916     }
25917   }
25918   if (!HasLEAPotential)
25919     return SDValue();
25920
25921   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25922   int64_t AddConstant = AddOp1->getSExtValue();
25923   SDValue AddOp0 = Add.getOperand(0);
25924   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25925   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25926
25927   // The wider add is guaranteed to not wrap because both operands are
25928   // sign-extended.
25929   SDNodeFlags Flags;
25930   Flags.setNoSignedWrap(true);
25931   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25932 }
25933
25934 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25935                                   TargetLowering::DAGCombinerInfo &DCI,
25936                                   const X86Subtarget *Subtarget) {
25937   SDValue N0 = N->getOperand(0);
25938   EVT VT = N->getValueType(0);
25939   EVT SVT = VT.getScalarType();
25940   EVT InVT = N0.getValueType();
25941   EVT InSVT = InVT.getScalarType();
25942   SDLoc DL(N);
25943
25944   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25945   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25946   // This exposes the sext to the sdivrem lowering, so that it directly extends
25947   // from AH (which we otherwise need to do contortions to access).
25948   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25949       InVT == MVT::i8 && VT == MVT::i32) {
25950     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25951     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25952                             N0.getOperand(0), N0.getOperand(1));
25953     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25954     return R.getValue(1);
25955   }
25956
25957   if (!DCI.isBeforeLegalizeOps()) {
25958     if (InVT == MVT::i1) {
25959       SDValue Zero = DAG.getConstant(0, DL, VT);
25960       SDValue AllOnes =
25961         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25962       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25963     }
25964     return SDValue();
25965   }
25966
25967   if (VT.isVector() && Subtarget->hasSSE2()) {
25968     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25969       EVT InVT = N.getValueType();
25970       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25971                                    Size / InVT.getScalarSizeInBits());
25972       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25973                                     DAG.getUNDEF(InVT));
25974       Opnds[0] = N;
25975       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25976     };
25977
25978     // If target-size is less than 128-bits, extend to a type that would extend
25979     // to 128 bits, extend that and extract the original target vector.
25980     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25981         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25982         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25983       unsigned Scale = 128 / VT.getSizeInBits();
25984       EVT ExVT =
25985           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25986       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25987       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25988       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25989                          DAG.getIntPtrConstant(0, DL));
25990     }
25991
25992     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25993     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25994     if (VT.getSizeInBits() == 128 &&
25995         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25996         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25997       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25998       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25999     }
26000
26001     // On pre-AVX2 targets, split into 128-bit nodes of
26002     // ISD::SIGN_EXTEND_VECTOR_INREG.
26003     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26004         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26005         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26006       unsigned NumVecs = VT.getSizeInBits() / 128;
26007       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26008       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26009       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26010
26011       SmallVector<SDValue, 8> Opnds;
26012       for (unsigned i = 0, Offset = 0; i != NumVecs;
26013            ++i, Offset += NumSubElts) {
26014         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26015                                      DAG.getIntPtrConstant(Offset, DL));
26016         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26017         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26018         Opnds.push_back(SrcVec);
26019       }
26020       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26021     }
26022   }
26023
26024   if (Subtarget->hasAVX() && VT.isVector() && VT.getSizeInBits() == 256)
26025     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26026       return R;
26027
26028   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26029     return NewAdd;
26030
26031   return SDValue();
26032 }
26033
26034 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26035                                  const X86Subtarget* Subtarget) {
26036   SDLoc dl(N);
26037   EVT VT = N->getValueType(0);
26038
26039   // Let legalize expand this if it isn't a legal type yet.
26040   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26041     return SDValue();
26042
26043   EVT ScalarVT = VT.getScalarType();
26044   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26045       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26046        !Subtarget->hasAVX512()))
26047     return SDValue();
26048
26049   SDValue A = N->getOperand(0);
26050   SDValue B = N->getOperand(1);
26051   SDValue C = N->getOperand(2);
26052
26053   bool NegA = (A.getOpcode() == ISD::FNEG);
26054   bool NegB = (B.getOpcode() == ISD::FNEG);
26055   bool NegC = (C.getOpcode() == ISD::FNEG);
26056
26057   // Negative multiplication when NegA xor NegB
26058   bool NegMul = (NegA != NegB);
26059   if (NegA)
26060     A = A.getOperand(0);
26061   if (NegB)
26062     B = B.getOperand(0);
26063   if (NegC)
26064     C = C.getOperand(0);
26065
26066   unsigned Opcode;
26067   if (!NegMul)
26068     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26069   else
26070     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26071
26072   return DAG.getNode(Opcode, dl, VT, A, B, C);
26073 }
26074
26075 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26076                                   TargetLowering::DAGCombinerInfo &DCI,
26077                                   const X86Subtarget *Subtarget) {
26078   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26079   //           (and (i32 x86isd::setcc_carry), 1)
26080   // This eliminates the zext. This transformation is necessary because
26081   // ISD::SETCC is always legalized to i8.
26082   SDLoc dl(N);
26083   SDValue N0 = N->getOperand(0);
26084   EVT VT = N->getValueType(0);
26085
26086   if (N0.getOpcode() == ISD::AND &&
26087       N0.hasOneUse() &&
26088       N0.getOperand(0).hasOneUse()) {
26089     SDValue N00 = N0.getOperand(0);
26090     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26091       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26092       if (!C || C->getZExtValue() != 1)
26093         return SDValue();
26094       return DAG.getNode(ISD::AND, dl, VT,
26095                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26096                                      N00.getOperand(0), N00.getOperand(1)),
26097                          DAG.getConstant(1, dl, VT));
26098     }
26099   }
26100
26101   if (N0.getOpcode() == ISD::TRUNCATE &&
26102       N0.hasOneUse() &&
26103       N0.getOperand(0).hasOneUse()) {
26104     SDValue N00 = N0.getOperand(0);
26105     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26106       return DAG.getNode(ISD::AND, dl, VT,
26107                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26108                                      N00.getOperand(0), N00.getOperand(1)),
26109                          DAG.getConstant(1, dl, VT));
26110     }
26111   }
26112
26113   if (VT.is256BitVector())
26114     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26115       return R;
26116
26117   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26118   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26119   // This exposes the zext to the udivrem lowering, so that it directly extends
26120   // from AH (which we otherwise need to do contortions to access).
26121   if (N0.getOpcode() == ISD::UDIVREM &&
26122       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26123       (VT == MVT::i32 || VT == MVT::i64)) {
26124     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26125     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26126                             N0.getOperand(0), N0.getOperand(1));
26127     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26128     return R.getValue(1);
26129   }
26130
26131   return SDValue();
26132 }
26133
26134 // Optimize x == -y --> x+y == 0
26135 //          x != -y --> x+y != 0
26136 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26137                                       const X86Subtarget* Subtarget) {
26138   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26139   SDValue LHS = N->getOperand(0);
26140   SDValue RHS = N->getOperand(1);
26141   EVT VT = N->getValueType(0);
26142   SDLoc DL(N);
26143
26144   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26145     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26146       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26147         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26148                                    LHS.getOperand(1));
26149         return DAG.getSetCC(DL, N->getValueType(0), addV,
26150                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26151       }
26152   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26153     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26154       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26155         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26156                                    RHS.getOperand(1));
26157         return DAG.getSetCC(DL, N->getValueType(0), addV,
26158                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26159       }
26160
26161   if (VT.getScalarType() == MVT::i1 &&
26162       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26163     bool IsSEXT0 =
26164         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26165         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26166     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26167
26168     if (!IsSEXT0 || !IsVZero1) {
26169       // Swap the operands and update the condition code.
26170       std::swap(LHS, RHS);
26171       CC = ISD::getSetCCSwappedOperands(CC);
26172
26173       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26174                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26175       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26176     }
26177
26178     if (IsSEXT0 && IsVZero1) {
26179       assert(VT == LHS.getOperand(0).getValueType() &&
26180              "Uexpected operand type");
26181       if (CC == ISD::SETGT)
26182         return DAG.getConstant(0, DL, VT);
26183       if (CC == ISD::SETLE)
26184         return DAG.getConstant(1, DL, VT);
26185       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26186         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26187
26188       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26189              "Unexpected condition code!");
26190       return LHS.getOperand(0);
26191     }
26192   }
26193
26194   return SDValue();
26195 }
26196
26197 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
26198                                          SelectionDAG &DAG) {
26199   SDLoc dl(Load);
26200   MVT VT = Load->getSimpleValueType(0);
26201   MVT EVT = VT.getVectorElementType();
26202   SDValue Addr = Load->getOperand(1);
26203   SDValue NewAddr = DAG.getNode(
26204       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
26205       DAG.getConstant(Index * EVT.getStoreSize(), dl,
26206                       Addr.getSimpleValueType()));
26207
26208   SDValue NewLoad =
26209       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
26210                   DAG.getMachineFunction().getMachineMemOperand(
26211                       Load->getMemOperand(), 0, EVT.getStoreSize()));
26212   return NewLoad;
26213 }
26214
26215 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
26216                                       const X86Subtarget *Subtarget) {
26217   SDLoc dl(N);
26218   MVT VT = N->getOperand(1)->getSimpleValueType(0);
26219   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
26220          "X86insertps is only defined for v4x32");
26221
26222   SDValue Ld = N->getOperand(1);
26223   if (MayFoldLoad(Ld)) {
26224     // Extract the countS bits from the immediate so we can get the proper
26225     // address when narrowing the vector load to a specific element.
26226     // When the second source op is a memory address, insertps doesn't use
26227     // countS and just gets an f32 from that address.
26228     unsigned DestIndex =
26229         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
26230
26231     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
26232
26233     // Create this as a scalar to vector to match the instruction pattern.
26234     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
26235     // countS bits are ignored when loading from memory on insertps, which
26236     // means we don't need to explicitly set them to 0.
26237     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
26238                        LoadScalarToVector, N->getOperand(2));
26239   }
26240   return SDValue();
26241 }
26242
26243 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26244   SDValue V0 = N->getOperand(0);
26245   SDValue V1 = N->getOperand(1);
26246   SDLoc DL(N);
26247   EVT VT = N->getValueType(0);
26248
26249   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26250   // operands and changing the mask to 1. This saves us a bunch of
26251   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26252   // x86InstrInfo knows how to commute this back after instruction selection
26253   // if it would help register allocation.
26254
26255   // TODO: If optimizing for size or a processor that doesn't suffer from
26256   // partial register update stalls, this should be transformed into a MOVSD
26257   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26258
26259   if (VT == MVT::v2f64)
26260     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26261       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26262         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26263         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26264       }
26265
26266   return SDValue();
26267 }
26268
26269 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26270 // as "sbb reg,reg", since it can be extended without zext and produces
26271 // an all-ones bit which is more useful than 0/1 in some cases.
26272 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26273                                MVT VT) {
26274   if (VT == MVT::i8)
26275     return DAG.getNode(ISD::AND, DL, VT,
26276                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26277                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26278                                    EFLAGS),
26279                        DAG.getConstant(1, DL, VT));
26280   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26281   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26282                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26283                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26284                                  EFLAGS));
26285 }
26286
26287 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26288 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26289                                    TargetLowering::DAGCombinerInfo &DCI,
26290                                    const X86Subtarget *Subtarget) {
26291   SDLoc DL(N);
26292   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26293   SDValue EFLAGS = N->getOperand(1);
26294
26295   if (CC == X86::COND_A) {
26296     // Try to convert COND_A into COND_B in an attempt to facilitate
26297     // materializing "setb reg".
26298     //
26299     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26300     // cannot take an immediate as its first operand.
26301     //
26302     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26303         EFLAGS.getValueType().isInteger() &&
26304         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26305       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26306                                    EFLAGS.getNode()->getVTList(),
26307                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26308       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26309       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26310     }
26311   }
26312
26313   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26314   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26315   // cases.
26316   if (CC == X86::COND_B)
26317     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26318
26319   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26320     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26321     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26322   }
26323
26324   return SDValue();
26325 }
26326
26327 // Optimize branch condition evaluation.
26328 //
26329 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26330                                     TargetLowering::DAGCombinerInfo &DCI,
26331                                     const X86Subtarget *Subtarget) {
26332   SDLoc DL(N);
26333   SDValue Chain = N->getOperand(0);
26334   SDValue Dest = N->getOperand(1);
26335   SDValue EFLAGS = N->getOperand(3);
26336   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26337
26338   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26339     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26340     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26341                        Flags);
26342   }
26343
26344   return SDValue();
26345 }
26346
26347 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26348                                                          SelectionDAG &DAG) {
26349   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26350   // optimize away operation when it's from a constant.
26351   //
26352   // The general transformation is:
26353   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26354   //       AND(VECTOR_CMP(x,y), constant2)
26355   //    constant2 = UNARYOP(constant)
26356
26357   // Early exit if this isn't a vector operation, the operand of the
26358   // unary operation isn't a bitwise AND, or if the sizes of the operations
26359   // aren't the same.
26360   EVT VT = N->getValueType(0);
26361   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26362       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26363       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26364     return SDValue();
26365
26366   // Now check that the other operand of the AND is a constant. We could
26367   // make the transformation for non-constant splats as well, but it's unclear
26368   // that would be a benefit as it would not eliminate any operations, just
26369   // perform one more step in scalar code before moving to the vector unit.
26370   if (BuildVectorSDNode *BV =
26371           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26372     // Bail out if the vector isn't a constant.
26373     if (!BV->isConstant())
26374       return SDValue();
26375
26376     // Everything checks out. Build up the new and improved node.
26377     SDLoc DL(N);
26378     EVT IntVT = BV->getValueType(0);
26379     // Create a new constant of the appropriate type for the transformed
26380     // DAG.
26381     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26382     // The AND node needs bitcasts to/from an integer vector type around it.
26383     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26384     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26385                                  N->getOperand(0)->getOperand(0), MaskConst);
26386     SDValue Res = DAG.getBitcast(VT, NewAnd);
26387     return Res;
26388   }
26389
26390   return SDValue();
26391 }
26392
26393 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26394                                         const X86Subtarget *Subtarget) {
26395   SDValue Op0 = N->getOperand(0);
26396   EVT VT = N->getValueType(0);
26397   EVT InVT = Op0.getValueType();
26398   EVT InSVT = InVT.getScalarType();
26399   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26400
26401   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26402   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26403   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26404     SDLoc dl(N);
26405     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26406                                  InVT.getVectorNumElements());
26407     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26408
26409     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26410       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26411
26412     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26413   }
26414
26415   return SDValue();
26416 }
26417
26418 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26419                                         const X86Subtarget *Subtarget) {
26420   // First try to optimize away the conversion entirely when it's
26421   // conditionally from a constant. Vectors only.
26422   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26423     return Res;
26424
26425   // Now move on to more general possibilities.
26426   SDValue Op0 = N->getOperand(0);
26427   EVT VT = N->getValueType(0);
26428   EVT InVT = Op0.getValueType();
26429   EVT InSVT = InVT.getScalarType();
26430
26431   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26432   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26433   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26434     SDLoc dl(N);
26435     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26436                                  InVT.getVectorNumElements());
26437     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26438     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26439   }
26440
26441   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26442   // a 32-bit target where SSE doesn't support i64->FP operations.
26443   if (Op0.getOpcode() == ISD::LOAD) {
26444     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26445     EVT LdVT = Ld->getValueType(0);
26446
26447     // This transformation is not supported if the result type is f16
26448     if (VT == MVT::f16)
26449       return SDValue();
26450
26451     if (!Ld->isVolatile() && !VT.isVector() &&
26452         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26453         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26454       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26455           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26456       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26457       return FILDChain;
26458     }
26459   }
26460   return SDValue();
26461 }
26462
26463 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26464 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26465                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26466   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26467   // the result is either zero or one (depending on the input carry bit).
26468   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26469   if (X86::isZeroNode(N->getOperand(0)) &&
26470       X86::isZeroNode(N->getOperand(1)) &&
26471       // We don't have a good way to replace an EFLAGS use, so only do this when
26472       // dead right now.
26473       SDValue(N, 1).use_empty()) {
26474     SDLoc DL(N);
26475     EVT VT = N->getValueType(0);
26476     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26477     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26478                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26479                                            DAG.getConstant(X86::COND_B, DL,
26480                                                            MVT::i8),
26481                                            N->getOperand(2)),
26482                                DAG.getConstant(1, DL, VT));
26483     return DCI.CombineTo(N, Res1, CarryOut);
26484   }
26485
26486   return SDValue();
26487 }
26488
26489 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26490 //      (add Y, (setne X, 0)) -> sbb -1, Y
26491 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26492 //      (sub (setne X, 0), Y) -> adc -1, Y
26493 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26494   SDLoc DL(N);
26495
26496   // Look through ZExts.
26497   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26498   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26499     return SDValue();
26500
26501   SDValue SetCC = Ext.getOperand(0);
26502   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26503     return SDValue();
26504
26505   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26506   if (CC != X86::COND_E && CC != X86::COND_NE)
26507     return SDValue();
26508
26509   SDValue Cmp = SetCC.getOperand(1);
26510   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26511       !X86::isZeroNode(Cmp.getOperand(1)) ||
26512       !Cmp.getOperand(0).getValueType().isInteger())
26513     return SDValue();
26514
26515   SDValue CmpOp0 = Cmp.getOperand(0);
26516   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26517                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26518
26519   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26520   if (CC == X86::COND_NE)
26521     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26522                        DL, OtherVal.getValueType(), OtherVal,
26523                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26524                        NewCmp);
26525   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26526                      DL, OtherVal.getValueType(), OtherVal,
26527                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26528 }
26529
26530 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26531 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26532                                  const X86Subtarget *Subtarget) {
26533   EVT VT = N->getValueType(0);
26534   SDValue Op0 = N->getOperand(0);
26535   SDValue Op1 = N->getOperand(1);
26536
26537   // Try to synthesize horizontal adds from adds of shuffles.
26538   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26539        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26540       isHorizontalBinOp(Op0, Op1, true))
26541     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26542
26543   return OptimizeConditionalInDecrement(N, DAG);
26544 }
26545
26546 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26547                                  const X86Subtarget *Subtarget) {
26548   SDValue Op0 = N->getOperand(0);
26549   SDValue Op1 = N->getOperand(1);
26550
26551   // X86 can't encode an immediate LHS of a sub. See if we can push the
26552   // negation into a preceding instruction.
26553   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26554     // If the RHS of the sub is a XOR with one use and a constant, invert the
26555     // immediate. Then add one to the LHS of the sub so we can turn
26556     // X-Y -> X+~Y+1, saving one register.
26557     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26558         isa<ConstantSDNode>(Op1.getOperand(1))) {
26559       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26560       EVT VT = Op0.getValueType();
26561       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26562                                    Op1.getOperand(0),
26563                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26564       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26565                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26566     }
26567   }
26568
26569   // Try to synthesize horizontal adds from adds of shuffles.
26570   EVT VT = N->getValueType(0);
26571   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26572        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26573       isHorizontalBinOp(Op0, Op1, true))
26574     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26575
26576   return OptimizeConditionalInDecrement(N, DAG);
26577 }
26578
26579 /// performVZEXTCombine - Performs build vector combines
26580 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26581                                    TargetLowering::DAGCombinerInfo &DCI,
26582                                    const X86Subtarget *Subtarget) {
26583   SDLoc DL(N);
26584   MVT VT = N->getSimpleValueType(0);
26585   SDValue Op = N->getOperand(0);
26586   MVT OpVT = Op.getSimpleValueType();
26587   MVT OpEltVT = OpVT.getVectorElementType();
26588   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26589
26590   // (vzext (bitcast (vzext (x)) -> (vzext x)
26591   SDValue V = Op;
26592   while (V.getOpcode() == ISD::BITCAST)
26593     V = V.getOperand(0);
26594
26595   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26596     MVT InnerVT = V.getSimpleValueType();
26597     MVT InnerEltVT = InnerVT.getVectorElementType();
26598
26599     // If the element sizes match exactly, we can just do one larger vzext. This
26600     // is always an exact type match as vzext operates on integer types.
26601     if (OpEltVT == InnerEltVT) {
26602       assert(OpVT == InnerVT && "Types must match for vzext!");
26603       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26604     }
26605
26606     // The only other way we can combine them is if only a single element of the
26607     // inner vzext is used in the input to the outer vzext.
26608     if (InnerEltVT.getSizeInBits() < InputBits)
26609       return SDValue();
26610
26611     // In this case, the inner vzext is completely dead because we're going to
26612     // only look at bits inside of the low element. Just do the outer vzext on
26613     // a bitcast of the input to the inner.
26614     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26615   }
26616
26617   // Check if we can bypass extracting and re-inserting an element of an input
26618   // vector. Essentially:
26619   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26620   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26621       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26622       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26623     SDValue ExtractedV = V.getOperand(0);
26624     SDValue OrigV = ExtractedV.getOperand(0);
26625     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26626       if (ExtractIdx->getZExtValue() == 0) {
26627         MVT OrigVT = OrigV.getSimpleValueType();
26628         // Extract a subvector if necessary...
26629         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26630           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26631           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26632                                     OrigVT.getVectorNumElements() / Ratio);
26633           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26634                               DAG.getIntPtrConstant(0, DL));
26635         }
26636         Op = DAG.getBitcast(OpVT, OrigV);
26637         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26638       }
26639   }
26640
26641   return SDValue();
26642 }
26643
26644 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26645                                              DAGCombinerInfo &DCI) const {
26646   SelectionDAG &DAG = DCI.DAG;
26647   switch (N->getOpcode()) {
26648   default: break;
26649   case ISD::EXTRACT_VECTOR_ELT:
26650     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26651   case ISD::VSELECT:
26652   case ISD::SELECT:
26653   case X86ISD::SHRUNKBLEND:
26654     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26655   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26656   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26657   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26658   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26659   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26660   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26661   case ISD::SHL:
26662   case ISD::SRA:
26663   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26664   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26665   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26666   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26667   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26668   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26669   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26670   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26671   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26672   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26673   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26674   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26675   case X86ISD::FXOR:
26676   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26677   case X86ISD::FMIN:
26678   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26679   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26680   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26681   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26682   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26683   case ISD::ANY_EXTEND:
26684   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26685   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26686   case ISD::SIGN_EXTEND_INREG:
26687     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26688   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26689   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26690   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26691   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26692   case X86ISD::SHUFP:       // Handle all target specific shuffles
26693   case X86ISD::PALIGNR:
26694   case X86ISD::UNPCKH:
26695   case X86ISD::UNPCKL:
26696   case X86ISD::MOVHLPS:
26697   case X86ISD::MOVLHPS:
26698   case X86ISD::PSHUFB:
26699   case X86ISD::PSHUFD:
26700   case X86ISD::PSHUFHW:
26701   case X86ISD::PSHUFLW:
26702   case X86ISD::MOVSS:
26703   case X86ISD::MOVSD:
26704   case X86ISD::VPERMILPI:
26705   case X86ISD::VPERM2X128:
26706   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26707   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26708   case X86ISD::INSERTPS: {
26709     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26710       return PerformINSERTPSCombine(N, DAG, Subtarget);
26711     break;
26712   }
26713   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26714   }
26715
26716   return SDValue();
26717 }
26718
26719 /// isTypeDesirableForOp - Return true if the target has native support for
26720 /// the specified value type and it is 'desirable' to use the type for the
26721 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26722 /// instruction encodings are longer and some i16 instructions are slow.
26723 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26724   if (!isTypeLegal(VT))
26725     return false;
26726   if (VT != MVT::i16)
26727     return true;
26728
26729   switch (Opc) {
26730   default:
26731     return true;
26732   case ISD::LOAD:
26733   case ISD::SIGN_EXTEND:
26734   case ISD::ZERO_EXTEND:
26735   case ISD::ANY_EXTEND:
26736   case ISD::SHL:
26737   case ISD::SRL:
26738   case ISD::SUB:
26739   case ISD::ADD:
26740   case ISD::MUL:
26741   case ISD::AND:
26742   case ISD::OR:
26743   case ISD::XOR:
26744     return false;
26745   }
26746 }
26747
26748 /// IsDesirableToPromoteOp - This method query the target whether it is
26749 /// beneficial for dag combiner to promote the specified node. If true, it
26750 /// should return the desired promotion type by reference.
26751 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26752   EVT VT = Op.getValueType();
26753   if (VT != MVT::i16)
26754     return false;
26755
26756   bool Promote = false;
26757   bool Commute = false;
26758   switch (Op.getOpcode()) {
26759   default: break;
26760   case ISD::LOAD: {
26761     LoadSDNode *LD = cast<LoadSDNode>(Op);
26762     // If the non-extending load has a single use and it's not live out, then it
26763     // might be folded.
26764     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26765                                                      Op.hasOneUse()*/) {
26766       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26767              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26768         // The only case where we'd want to promote LOAD (rather then it being
26769         // promoted as an operand is when it's only use is liveout.
26770         if (UI->getOpcode() != ISD::CopyToReg)
26771           return false;
26772       }
26773     }
26774     Promote = true;
26775     break;
26776   }
26777   case ISD::SIGN_EXTEND:
26778   case ISD::ZERO_EXTEND:
26779   case ISD::ANY_EXTEND:
26780     Promote = true;
26781     break;
26782   case ISD::SHL:
26783   case ISD::SRL: {
26784     SDValue N0 = Op.getOperand(0);
26785     // Look out for (store (shl (load), x)).
26786     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26787       return false;
26788     Promote = true;
26789     break;
26790   }
26791   case ISD::ADD:
26792   case ISD::MUL:
26793   case ISD::AND:
26794   case ISD::OR:
26795   case ISD::XOR:
26796     Commute = true;
26797     // fallthrough
26798   case ISD::SUB: {
26799     SDValue N0 = Op.getOperand(0);
26800     SDValue N1 = Op.getOperand(1);
26801     if (!Commute && MayFoldLoad(N1))
26802       return false;
26803     // Avoid disabling potential load folding opportunities.
26804     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26805       return false;
26806     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26807       return false;
26808     Promote = true;
26809   }
26810   }
26811
26812   PVT = MVT::i32;
26813   return Promote;
26814 }
26815
26816 //===----------------------------------------------------------------------===//
26817 //                           X86 Inline Assembly Support
26818 //===----------------------------------------------------------------------===//
26819
26820 // Helper to match a string separated by whitespace.
26821 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26822   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26823
26824   for (StringRef Piece : Pieces) {
26825     if (!S.startswith(Piece)) // Check if the piece matches.
26826       return false;
26827
26828     S = S.substr(Piece.size());
26829     StringRef::size_type Pos = S.find_first_not_of(" \t");
26830     if (Pos == 0) // We matched a prefix.
26831       return false;
26832
26833     S = S.substr(Pos);
26834   }
26835
26836   return S.empty();
26837 }
26838
26839 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26840
26841   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26842     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26843         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26844         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26845
26846       if (AsmPieces.size() == 3)
26847         return true;
26848       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26849         return true;
26850     }
26851   }
26852   return false;
26853 }
26854
26855 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26856   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26857
26858   std::string AsmStr = IA->getAsmString();
26859
26860   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26861   if (!Ty || Ty->getBitWidth() % 16 != 0)
26862     return false;
26863
26864   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26865   SmallVector<StringRef, 4> AsmPieces;
26866   SplitString(AsmStr, AsmPieces, ";\n");
26867
26868   switch (AsmPieces.size()) {
26869   default: return false;
26870   case 1:
26871     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26872     // we will turn this bswap into something that will be lowered to logical
26873     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26874     // lower so don't worry about this.
26875     // bswap $0
26876     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26877         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26878         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26879         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26880         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26881         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26882       // No need to check constraints, nothing other than the equivalent of
26883       // "=r,0" would be valid here.
26884       return IntrinsicLowering::LowerToByteSwap(CI);
26885     }
26886
26887     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26888     if (CI->getType()->isIntegerTy(16) &&
26889         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26890         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26891          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26892       AsmPieces.clear();
26893       StringRef ConstraintsStr = IA->getConstraintString();
26894       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26895       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26896       if (clobbersFlagRegisters(AsmPieces))
26897         return IntrinsicLowering::LowerToByteSwap(CI);
26898     }
26899     break;
26900   case 3:
26901     if (CI->getType()->isIntegerTy(32) &&
26902         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26903         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26904         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26905         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26906       AsmPieces.clear();
26907       StringRef ConstraintsStr = IA->getConstraintString();
26908       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26909       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26910       if (clobbersFlagRegisters(AsmPieces))
26911         return IntrinsicLowering::LowerToByteSwap(CI);
26912     }
26913
26914     if (CI->getType()->isIntegerTy(64)) {
26915       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26916       if (Constraints.size() >= 2 &&
26917           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26918           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26919         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26920         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26921             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26922             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26923           return IntrinsicLowering::LowerToByteSwap(CI);
26924       }
26925     }
26926     break;
26927   }
26928   return false;
26929 }
26930
26931 /// getConstraintType - Given a constraint letter, return the type of
26932 /// constraint it is for this target.
26933 X86TargetLowering::ConstraintType
26934 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26935   if (Constraint.size() == 1) {
26936     switch (Constraint[0]) {
26937     case 'R':
26938     case 'q':
26939     case 'Q':
26940     case 'f':
26941     case 't':
26942     case 'u':
26943     case 'y':
26944     case 'x':
26945     case 'Y':
26946     case 'l':
26947       return C_RegisterClass;
26948     case 'a':
26949     case 'b':
26950     case 'c':
26951     case 'd':
26952     case 'S':
26953     case 'D':
26954     case 'A':
26955       return C_Register;
26956     case 'I':
26957     case 'J':
26958     case 'K':
26959     case 'L':
26960     case 'M':
26961     case 'N':
26962     case 'G':
26963     case 'C':
26964     case 'e':
26965     case 'Z':
26966       return C_Other;
26967     default:
26968       break;
26969     }
26970   }
26971   return TargetLowering::getConstraintType(Constraint);
26972 }
26973
26974 /// Examine constraint type and operand type and determine a weight value.
26975 /// This object must already have been set up with the operand type
26976 /// and the current alternative constraint selected.
26977 TargetLowering::ConstraintWeight
26978   X86TargetLowering::getSingleConstraintMatchWeight(
26979     AsmOperandInfo &info, const char *constraint) const {
26980   ConstraintWeight weight = CW_Invalid;
26981   Value *CallOperandVal = info.CallOperandVal;
26982     // If we don't have a value, we can't do a match,
26983     // but allow it at the lowest weight.
26984   if (!CallOperandVal)
26985     return CW_Default;
26986   Type *type = CallOperandVal->getType();
26987   // Look at the constraint type.
26988   switch (*constraint) {
26989   default:
26990     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26991   case 'R':
26992   case 'q':
26993   case 'Q':
26994   case 'a':
26995   case 'b':
26996   case 'c':
26997   case 'd':
26998   case 'S':
26999   case 'D':
27000   case 'A':
27001     if (CallOperandVal->getType()->isIntegerTy())
27002       weight = CW_SpecificReg;
27003     break;
27004   case 'f':
27005   case 't':
27006   case 'u':
27007     if (type->isFloatingPointTy())
27008       weight = CW_SpecificReg;
27009     break;
27010   case 'y':
27011     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27012       weight = CW_SpecificReg;
27013     break;
27014   case 'x':
27015   case 'Y':
27016     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27017         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27018       weight = CW_Register;
27019     break;
27020   case 'I':
27021     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27022       if (C->getZExtValue() <= 31)
27023         weight = CW_Constant;
27024     }
27025     break;
27026   case 'J':
27027     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27028       if (C->getZExtValue() <= 63)
27029         weight = CW_Constant;
27030     }
27031     break;
27032   case 'K':
27033     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27034       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27035         weight = CW_Constant;
27036     }
27037     break;
27038   case 'L':
27039     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27040       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27041         weight = CW_Constant;
27042     }
27043     break;
27044   case 'M':
27045     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27046       if (C->getZExtValue() <= 3)
27047         weight = CW_Constant;
27048     }
27049     break;
27050   case 'N':
27051     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27052       if (C->getZExtValue() <= 0xff)
27053         weight = CW_Constant;
27054     }
27055     break;
27056   case 'G':
27057   case 'C':
27058     if (isa<ConstantFP>(CallOperandVal)) {
27059       weight = CW_Constant;
27060     }
27061     break;
27062   case 'e':
27063     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27064       if ((C->getSExtValue() >= -0x80000000LL) &&
27065           (C->getSExtValue() <= 0x7fffffffLL))
27066         weight = CW_Constant;
27067     }
27068     break;
27069   case 'Z':
27070     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27071       if (C->getZExtValue() <= 0xffffffff)
27072         weight = CW_Constant;
27073     }
27074     break;
27075   }
27076   return weight;
27077 }
27078
27079 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27080 /// with another that has more specific requirements based on the type of the
27081 /// corresponding operand.
27082 const char *X86TargetLowering::
27083 LowerXConstraint(EVT ConstraintVT) const {
27084   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27085   // 'f' like normal targets.
27086   if (ConstraintVT.isFloatingPoint()) {
27087     if (Subtarget->hasSSE2())
27088       return "Y";
27089     if (Subtarget->hasSSE1())
27090       return "x";
27091   }
27092
27093   return TargetLowering::LowerXConstraint(ConstraintVT);
27094 }
27095
27096 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27097 /// vector.  If it is invalid, don't add anything to Ops.
27098 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27099                                                      std::string &Constraint,
27100                                                      std::vector<SDValue>&Ops,
27101                                                      SelectionDAG &DAG) const {
27102   SDValue Result;
27103
27104   // Only support length 1 constraints for now.
27105   if (Constraint.length() > 1) return;
27106
27107   char ConstraintLetter = Constraint[0];
27108   switch (ConstraintLetter) {
27109   default: break;
27110   case 'I':
27111     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27112       if (C->getZExtValue() <= 31) {
27113         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27114                                        Op.getValueType());
27115         break;
27116       }
27117     }
27118     return;
27119   case 'J':
27120     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27121       if (C->getZExtValue() <= 63) {
27122         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27123                                        Op.getValueType());
27124         break;
27125       }
27126     }
27127     return;
27128   case 'K':
27129     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27130       if (isInt<8>(C->getSExtValue())) {
27131         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27132                                        Op.getValueType());
27133         break;
27134       }
27135     }
27136     return;
27137   case 'L':
27138     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27139       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27140           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27141         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27142                                        Op.getValueType());
27143         break;
27144       }
27145     }
27146     return;
27147   case 'M':
27148     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27149       if (C->getZExtValue() <= 3) {
27150         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27151                                        Op.getValueType());
27152         break;
27153       }
27154     }
27155     return;
27156   case 'N':
27157     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27158       if (C->getZExtValue() <= 255) {
27159         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27160                                        Op.getValueType());
27161         break;
27162       }
27163     }
27164     return;
27165   case 'O':
27166     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27167       if (C->getZExtValue() <= 127) {
27168         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27169                                        Op.getValueType());
27170         break;
27171       }
27172     }
27173     return;
27174   case 'e': {
27175     // 32-bit signed value
27176     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27177       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27178                                            C->getSExtValue())) {
27179         // Widen to 64 bits here to get it sign extended.
27180         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27181         break;
27182       }
27183     // FIXME gcc accepts some relocatable values here too, but only in certain
27184     // memory models; it's complicated.
27185     }
27186     return;
27187   }
27188   case 'Z': {
27189     // 32-bit unsigned value
27190     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27191       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27192                                            C->getZExtValue())) {
27193         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27194                                        Op.getValueType());
27195         break;
27196       }
27197     }
27198     // FIXME gcc accepts some relocatable values here too, but only in certain
27199     // memory models; it's complicated.
27200     return;
27201   }
27202   case 'i': {
27203     // Literal immediates are always ok.
27204     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27205       // Widen to 64 bits here to get it sign extended.
27206       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27207       break;
27208     }
27209
27210     // In any sort of PIC mode addresses need to be computed at runtime by
27211     // adding in a register or some sort of table lookup.  These can't
27212     // be used as immediates.
27213     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27214       return;
27215
27216     // If we are in non-pic codegen mode, we allow the address of a global (with
27217     // an optional displacement) to be used with 'i'.
27218     GlobalAddressSDNode *GA = nullptr;
27219     int64_t Offset = 0;
27220
27221     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27222     while (1) {
27223       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27224         Offset += GA->getOffset();
27225         break;
27226       } else if (Op.getOpcode() == ISD::ADD) {
27227         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27228           Offset += C->getZExtValue();
27229           Op = Op.getOperand(0);
27230           continue;
27231         }
27232       } else if (Op.getOpcode() == ISD::SUB) {
27233         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27234           Offset += -C->getZExtValue();
27235           Op = Op.getOperand(0);
27236           continue;
27237         }
27238       }
27239
27240       // Otherwise, this isn't something we can handle, reject it.
27241       return;
27242     }
27243
27244     const GlobalValue *GV = GA->getGlobal();
27245     // If we require an extra load to get this address, as in PIC mode, we
27246     // can't accept it.
27247     if (isGlobalStubReference(
27248             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27249       return;
27250
27251     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27252                                         GA->getValueType(0), Offset);
27253     break;
27254   }
27255   }
27256
27257   if (Result.getNode()) {
27258     Ops.push_back(Result);
27259     return;
27260   }
27261   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27262 }
27263
27264 std::pair<unsigned, const TargetRegisterClass *>
27265 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27266                                                 StringRef Constraint,
27267                                                 MVT VT) const {
27268   // First, see if this is a constraint that directly corresponds to an LLVM
27269   // register class.
27270   if (Constraint.size() == 1) {
27271     // GCC Constraint Letters
27272     switch (Constraint[0]) {
27273     default: break;
27274       // TODO: Slight differences here in allocation order and leaving
27275       // RIP in the class. Do they matter any more here than they do
27276       // in the normal allocation?
27277     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27278       if (Subtarget->is64Bit()) {
27279         if (VT == MVT::i32 || VT == MVT::f32)
27280           return std::make_pair(0U, &X86::GR32RegClass);
27281         if (VT == MVT::i16)
27282           return std::make_pair(0U, &X86::GR16RegClass);
27283         if (VT == MVT::i8 || VT == MVT::i1)
27284           return std::make_pair(0U, &X86::GR8RegClass);
27285         if (VT == MVT::i64 || VT == MVT::f64)
27286           return std::make_pair(0U, &X86::GR64RegClass);
27287         break;
27288       }
27289       // 32-bit fallthrough
27290     case 'Q':   // Q_REGS
27291       if (VT == MVT::i32 || VT == MVT::f32)
27292         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27293       if (VT == MVT::i16)
27294         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27295       if (VT == MVT::i8 || VT == MVT::i1)
27296         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27297       if (VT == MVT::i64)
27298         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27299       break;
27300     case 'r':   // GENERAL_REGS
27301     case 'l':   // INDEX_REGS
27302       if (VT == MVT::i8 || VT == MVT::i1)
27303         return std::make_pair(0U, &X86::GR8RegClass);
27304       if (VT == MVT::i16)
27305         return std::make_pair(0U, &X86::GR16RegClass);
27306       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27307         return std::make_pair(0U, &X86::GR32RegClass);
27308       return std::make_pair(0U, &X86::GR64RegClass);
27309     case 'R':   // LEGACY_REGS
27310       if (VT == MVT::i8 || VT == MVT::i1)
27311         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27312       if (VT == MVT::i16)
27313         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27314       if (VT == MVT::i32 || !Subtarget->is64Bit())
27315         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27316       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27317     case 'f':  // FP Stack registers.
27318       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27319       // value to the correct fpstack register class.
27320       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27321         return std::make_pair(0U, &X86::RFP32RegClass);
27322       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27323         return std::make_pair(0U, &X86::RFP64RegClass);
27324       return std::make_pair(0U, &X86::RFP80RegClass);
27325     case 'y':   // MMX_REGS if MMX allowed.
27326       if (!Subtarget->hasMMX()) break;
27327       return std::make_pair(0U, &X86::VR64RegClass);
27328     case 'Y':   // SSE_REGS if SSE2 allowed
27329       if (!Subtarget->hasSSE2()) break;
27330       // FALL THROUGH.
27331     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27332       if (!Subtarget->hasSSE1()) break;
27333
27334       switch (VT.SimpleTy) {
27335       default: break;
27336       // Scalar SSE types.
27337       case MVT::f32:
27338       case MVT::i32:
27339         return std::make_pair(0U, &X86::FR32RegClass);
27340       case MVT::f64:
27341       case MVT::i64:
27342         return std::make_pair(0U, &X86::FR64RegClass);
27343       // Vector types.
27344       case MVT::v16i8:
27345       case MVT::v8i16:
27346       case MVT::v4i32:
27347       case MVT::v2i64:
27348       case MVT::v4f32:
27349       case MVT::v2f64:
27350         return std::make_pair(0U, &X86::VR128RegClass);
27351       // AVX types.
27352       case MVT::v32i8:
27353       case MVT::v16i16:
27354       case MVT::v8i32:
27355       case MVT::v4i64:
27356       case MVT::v8f32:
27357       case MVT::v4f64:
27358         return std::make_pair(0U, &X86::VR256RegClass);
27359       case MVT::v8f64:
27360       case MVT::v16f32:
27361       case MVT::v16i32:
27362       case MVT::v8i64:
27363         return std::make_pair(0U, &X86::VR512RegClass);
27364       }
27365       break;
27366     }
27367   }
27368
27369   // Use the default implementation in TargetLowering to convert the register
27370   // constraint into a member of a register class.
27371   std::pair<unsigned, const TargetRegisterClass*> Res;
27372   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27373
27374   // Not found as a standard register?
27375   if (!Res.second) {
27376     // Map st(0) -> st(7) -> ST0
27377     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27378         tolower(Constraint[1]) == 's' &&
27379         tolower(Constraint[2]) == 't' &&
27380         Constraint[3] == '(' &&
27381         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27382         Constraint[5] == ')' &&
27383         Constraint[6] == '}') {
27384
27385       Res.first = X86::FP0+Constraint[4]-'0';
27386       Res.second = &X86::RFP80RegClass;
27387       return Res;
27388     }
27389
27390     // GCC allows "st(0)" to be called just plain "st".
27391     if (StringRef("{st}").equals_lower(Constraint)) {
27392       Res.first = X86::FP0;
27393       Res.second = &X86::RFP80RegClass;
27394       return Res;
27395     }
27396
27397     // flags -> EFLAGS
27398     if (StringRef("{flags}").equals_lower(Constraint)) {
27399       Res.first = X86::EFLAGS;
27400       Res.second = &X86::CCRRegClass;
27401       return Res;
27402     }
27403
27404     // 'A' means EAX + EDX.
27405     if (Constraint == "A") {
27406       Res.first = X86::EAX;
27407       Res.second = &X86::GR32_ADRegClass;
27408       return Res;
27409     }
27410     return Res;
27411   }
27412
27413   // Otherwise, check to see if this is a register class of the wrong value
27414   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27415   // turn into {ax},{dx}.
27416   // MVT::Other is used to specify clobber names.
27417   if (Res.second->hasType(VT) || VT == MVT::Other)
27418     return Res;   // Correct type already, nothing to do.
27419
27420   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27421   // return "eax". This should even work for things like getting 64bit integer
27422   // registers when given an f64 type.
27423   const TargetRegisterClass *Class = Res.second;
27424   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27425       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27426     unsigned Size = VT.getSizeInBits();
27427     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27428                                   : Size == 16 ? MVT::i16
27429                                   : Size == 32 ? MVT::i32
27430                                   : Size == 64 ? MVT::i64
27431                                   : MVT::Other;
27432     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27433     if (DestReg > 0) {
27434       Res.first = DestReg;
27435       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27436                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27437                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27438                  : &X86::GR64RegClass;
27439       assert(Res.second->contains(Res.first) && "Register in register class");
27440     } else {
27441       // No register found/type mismatch.
27442       Res.first = 0;
27443       Res.second = nullptr;
27444     }
27445   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27446              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27447              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27448              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27449              Class == &X86::VR512RegClass) {
27450     // Handle references to XMM physical registers that got mapped into the
27451     // wrong class.  This can happen with constraints like {xmm0} where the
27452     // target independent register mapper will just pick the first match it can
27453     // find, ignoring the required type.
27454
27455     if (VT == MVT::f32 || VT == MVT::i32)
27456       Res.second = &X86::FR32RegClass;
27457     else if (VT == MVT::f64 || VT == MVT::i64)
27458       Res.second = &X86::FR64RegClass;
27459     else if (X86::VR128RegClass.hasType(VT))
27460       Res.second = &X86::VR128RegClass;
27461     else if (X86::VR256RegClass.hasType(VT))
27462       Res.second = &X86::VR256RegClass;
27463     else if (X86::VR512RegClass.hasType(VT))
27464       Res.second = &X86::VR512RegClass;
27465     else {
27466       // Type mismatch and not a clobber: Return an error;
27467       Res.first = 0;
27468       Res.second = nullptr;
27469     }
27470   }
27471
27472   return Res;
27473 }
27474
27475 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27476                                             const AddrMode &AM, Type *Ty,
27477                                             unsigned AS) const {
27478   // Scaling factors are not free at all.
27479   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27480   // will take 2 allocations in the out of order engine instead of 1
27481   // for plain addressing mode, i.e. inst (reg1).
27482   // E.g.,
27483   // vaddps (%rsi,%drx), %ymm0, %ymm1
27484   // Requires two allocations (one for the load, one for the computation)
27485   // whereas:
27486   // vaddps (%rsi), %ymm0, %ymm1
27487   // Requires just 1 allocation, i.e., freeing allocations for other operations
27488   // and having less micro operations to execute.
27489   //
27490   // For some X86 architectures, this is even worse because for instance for
27491   // stores, the complex addressing mode forces the instruction to use the
27492   // "load" ports instead of the dedicated "store" port.
27493   // E.g., on Haswell:
27494   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27495   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27496   if (isLegalAddressingMode(DL, AM, Ty, AS))
27497     // Scale represents reg2 * scale, thus account for 1
27498     // as soon as we use a second register.
27499     return AM.Scale != 0;
27500   return -1;
27501 }
27502
27503 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27504   // Integer division on x86 is expensive. However, when aggressively optimizing
27505   // for code size, we prefer to use a div instruction, as it is usually smaller
27506   // than the alternative sequence.
27507   // The exception to this is vector division. Since x86 doesn't have vector
27508   // integer division, leaving the division as-is is a loss even in terms of
27509   // size, because it will have to be scalarized, while the alternative code
27510   // sequence can be performed in vector form.
27511   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27512                                    Attribute::MinSize);
27513   return OptSize && !VT.isVector();
27514 }
27515
27516 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27517        TargetLowering::ArgListTy& Args) const {
27518   // The MCU psABI requires some arguments to be passed in-register.
27519   // For regular calls, the inreg arguments are marked by the front-end.
27520   // However, for compiler generated library calls, we have to patch this
27521   // up here.
27522   if (!Subtarget->isTargetMCU() || !Args.size())
27523     return;
27524
27525   unsigned FreeRegs = 3;
27526   for (auto &Arg : Args) {
27527     // For library functions, we do not expect any fancy types.
27528     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27529     unsigned SizeInRegs = (Size + 31) / 32;
27530     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27531       continue;
27532
27533     Arg.isInReg = true;
27534     FreeRegs -= SizeInRegs;
27535     if (!FreeRegs)
27536       break;
27537   }
27538 }