lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!Subtarget->useSoftFloat()) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!Subtarget->useSoftFloat()) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 835     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 838
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 844
 845     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 846     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::VSELECT,            VT, Custom);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 863     }
 864
 865     // We support custom legalizing of sext and anyext loads for specific
 866     // memory vector types which we can load as a scalar (or sequence of
 867     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 868     // loads these must work with a single scalar load.
 869     for (MVT VT : MVT::integer_vector_valuetypes()) {
 870       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 874       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 875       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 879     }
 880
 881     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 883     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 885     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 886     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 889
 890     if (Subtarget->is64Bit()) {
 891       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 892       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 893     }
 894
 895     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 896     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 897       MVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to promote non-128-bit vectors
 900       if (!VT.is128BitVector())
 901         continue;
 902
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 913     }
 914
 915     // Custom lower v2i64 and v2f64 selects.
 916     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 917     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 918     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 920
 921     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 922     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 923
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 925     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 926     // As there is no 64-bit GPR available, we need build a special custom
 927     // sequence to convert from v2i32 to v2f32.
 928     if (!Subtarget->is64Bit())
 929       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 930
 931     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 932     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 933
 934     for (MVT VT : MVT::fp_vector_valuetypes())
 935       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 936
 937     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 939     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 940   }
 941
 942   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 943     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 944       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 945       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 946       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 947       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 948       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 949     }
 950
 951     // FIXME: Do we need to handle scalar-to-vector here?
 952     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 953
 954     // We directly match byte blends in the backend as they match the VSELECT
 955     // condition form.
 956     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 957
 958     // SSE41 brings specific instructions for doing vector sign extend even in
 959     // cases where we don't have SRA.
 960     for (MVT VT : MVT::integer_vector_valuetypes()) {
 961       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 962       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 963       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 964     }
 965
 966     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 967     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 968     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 969     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 970     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 971     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 972     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 973
 974     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 975     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 976     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 977     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 978     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 979     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 980
 981     // i8 and i16 vectors are custom because the source register and source
 982     // source memory operand types are not the same width.  f32 vectors are
 983     // custom since the immediate controlling the insert encodes additional
 984     // information.
 985     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 986     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 987     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 988     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 989
 990     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 991     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 992     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 993     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 994
 995     // FIXME: these should be Legal, but that's only for the case where
 996     // the index is constant.  For now custom expand to deal with that.
 997     if (Subtarget->is64Bit()) {
 998       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 999       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1000     }
1001   }
1002
1003   if (Subtarget->hasSSE2()) {
1004     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1005     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1006     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1007
1008     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1009     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1010
1011     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1012     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1013
1014     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1016
1017     // In the customized shift lowering, the legal cases in AVX2 will be
1018     // recognized.
1019     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1020     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1021
1022     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1023     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1024
1025     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1026   }
1027
1028   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1029     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1030     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1031     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1032     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1033     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1034     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1035
1036     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1037     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1038     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1039
1040     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1041     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1042     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1043     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1045     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1046     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1047     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1048     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1049     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1050     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1051     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1052
1053     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1054     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1055     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1056     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1057     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1058     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1059     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1060     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1061     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1062     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1063     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1064     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1065
1066     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1067     // even though v8i16 is a legal type.
1068     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1069     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1070     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1071
1072     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1073     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1074     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1075
1076     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1077     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1078
1079     for (MVT VT : MVT::fp_vector_valuetypes())
1080       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1081
1082     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1083     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1084
1085     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1086     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1087
1088     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1089     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1090
1091     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1092     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1093     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1094     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1095
1096     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1097     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1098     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1099
1100     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1101     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1102     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1103     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1104     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1105     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1106     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1107     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1108     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1109     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1110     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1111     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1112
1113     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1114     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1115     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1116     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1117
1118     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1119       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1120       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1121       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1122       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1123       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1124       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1125     }
1126
1127     if (Subtarget->hasInt256()) {
1128       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1129       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1130       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1131       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1132
1133       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1134       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1135       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1136       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1137
1138       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1139       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1140       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1141       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1142
1143       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1144       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1145       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1146       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1147
1148       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1149       // when we have a 256bit-wide blend with immediate.
1150       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1151
1152       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1154       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1155       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1156       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1157       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1158       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1159
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1161       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1162       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1163       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1164       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1165       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1166     } else {
1167       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1178       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1179       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1180       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1181     }
1182
1183     // In the customized shift lowering, the legal cases in AVX2 will be
1184     // recognized.
1185     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1186     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1187
1188     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1189     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1190
1191     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1192
1193     // Custom lower several nodes for 256-bit types.
1194     for (MVT VT : MVT::vector_valuetypes()) {
1195       if (VT.getScalarSizeInBits() >= 32) {
1196         setOperationAction(ISD::MLOAD,  VT, Legal);
1197         setOperationAction(ISD::MSTORE, VT, Legal);
1198       }
1199       // Extract subvector is special because the value type
1200       // (result) is 128-bit but the source is 256-bit wide.
1201       if (VT.is128BitVector()) {
1202         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1203       }
1204       // Do not attempt to custom lower other non-256-bit vectors
1205       if (!VT.is256BitVector())
1206         continue;
1207
1208       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1209       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1210       setOperationAction(ISD::VSELECT,            VT, Custom);
1211       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1212       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1213       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1214       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1215       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1216     }
1217
1218     if (Subtarget->hasInt256())
1219       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1220
1221
1222     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1223     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1224       MVT VT = (MVT::SimpleValueType)i;
1225
1226       // Do not attempt to promote non-256-bit vectors
1227       if (!VT.is256BitVector())
1228         continue;
1229
1230       setOperationAction(ISD::AND,    VT, Promote);
1231       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1232       setOperationAction(ISD::OR,     VT, Promote);
1233       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1234       setOperationAction(ISD::XOR,    VT, Promote);
1235       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1236       setOperationAction(ISD::LOAD,   VT, Promote);
1237       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1238       setOperationAction(ISD::SELECT, VT, Promote);
1239       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1240     }
1241   }
1242
1243   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1244     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1245     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1246     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1247     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1248
1249     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1250     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1251     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1252
1253     for (MVT VT : MVT::fp_vector_valuetypes())
1254       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1255
1256     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1257     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1258     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1259     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1260     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1261     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1262     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1263     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1264     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1265     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1266     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1267     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1268
1269     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1270     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1271     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1272     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1273     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1274     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1275     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1276     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1277     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1278     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1279     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1280     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1281     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1282
1283     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1284     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1285     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1286     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1287     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1288     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1289
1290     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1291     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1292     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1293     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1294     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1295     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1296     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1297     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1298
1299     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1300     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1301     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1302     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1303     if (Subtarget->is64Bit()) {
1304       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1305       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1306       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1307       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1308     }
1309     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1310     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1311     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1312     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1313     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1314     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1315     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1316     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1317     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1318     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1319     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1320     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1321     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1322     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1323     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1324     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1325
1326     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1327     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1328     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1329     if (Subtarget->hasDQI()) {
1330       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1331       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1332     }
1333     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1334     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1335     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1336     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1337     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1338     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1339     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1340     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1341     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1342     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1343     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1344     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1345     if (Subtarget->hasDQI()) {
1346       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1347       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1348     }
1349     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1350     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1351     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1352     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1353     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1354     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1355     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1356     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1357     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1358     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1359
1360     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1361     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1362     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1363     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1364     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1367     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1368
1369     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1370
1371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1372     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1375     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1376     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1377     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1378     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1379     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1380     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1381     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1382
1383     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1384     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1385
1386     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1387     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1388
1389     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1390
1391     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1392     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1393
1394     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1395     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1396
1397     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1398     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1399
1400     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1401     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1402     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1403     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1404     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1405     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1406
1407     if (Subtarget->hasCDI()) {
1408       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1409       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1410     }
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1413       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1414       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1415     }
1416     // Custom lower several nodes.
1417     for (MVT VT : MVT::vector_valuetypes()) {
1418       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1419       if (EltSize == 1) {
1420         setOperationAction(ISD::AND, VT, Legal);
1421         setOperationAction(ISD::OR,  VT, Legal);
1422         setOperationAction(ISD::XOR,  VT, Legal);
1423       }
1424       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1425         setOperationAction(ISD::MGATHER,  VT, Custom);
1426         setOperationAction(ISD::MSCATTER, VT, Custom);
1427       }
1428       // Extract subvector is special because the value type
1429       // (result) is 256/128-bit but the source is 512-bit wide.
1430       if (VT.is128BitVector() || VT.is256BitVector()) {
1431         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1432       }
1433       if (VT.getVectorElementType() == MVT::i1)
1434         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1435
1436       // Do not attempt to custom lower other non-512-bit vectors
1437       if (!VT.is512BitVector())
1438         continue;
1439
1440       if (EltSize >= 32) {
1441         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1442         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1443         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1444         setOperationAction(ISD::VSELECT,             VT, Legal);
1445         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1446         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1447         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1448         setOperationAction(ISD::MLOAD,               VT, Legal);
1449         setOperationAction(ISD::MSTORE,              VT, Legal);
1450       }
1451     }
1452     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1453       MVT VT = (MVT::SimpleValueType)i;
1454
1455       // Do not attempt to promote non-512-bit vectors.
1456       if (!VT.is512BitVector())
1457         continue;
1458
1459       setOperationAction(ISD::SELECT, VT, Promote);
1460       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1461     }
1462   }// has  AVX-512
1463
1464   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1465     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1466     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1467
1468     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1469     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1470
1471     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1472     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1473     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1475     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1476     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1477     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1478     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1479     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1480     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1481     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1483     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1486     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1487     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1488     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1489     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1490     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1491     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1492     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1493     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1494     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1495     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1496     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1497     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1498
1499     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1500       const MVT VT = (MVT::SimpleValueType)i;
1501
1502       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1503
1504       // Do not attempt to promote non-512-bit vectors.
1505       if (!VT.is512BitVector())
1506         continue;
1507
1508       if (EltSize < 32) {
1509         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1510         setOperationAction(ISD::VSELECT,             VT, Legal);
1511       }
1512     }
1513   }
1514
1515   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1516     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1517     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1518
1519     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1520     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1521     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1522     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1523     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1524     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1525     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1526     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1527     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1528     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1529
1530     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1531     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1532     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1533     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1534     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1535     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1536     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1537     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1538   }
1539
1540   // We want to custom lower some of our intrinsics.
1541   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1542   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1543   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1544   if (!Subtarget->is64Bit())
1545     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1546
1547   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1548   // handle type legalization for these operations here.
1549   //
1550   // FIXME: We really should do custom legalization for addition and
1551   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1552   // than generic legalization for 64-bit multiplication-with-overflow, though.
1553   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1554     // Add/Sub/Mul with overflow operations are custom lowered.
1555     MVT VT = IntVTs[i];
1556     setOperationAction(ISD::SADDO, VT, Custom);
1557     setOperationAction(ISD::UADDO, VT, Custom);
1558     setOperationAction(ISD::SSUBO, VT, Custom);
1559     setOperationAction(ISD::USUBO, VT, Custom);
1560     setOperationAction(ISD::SMULO, VT, Custom);
1561     setOperationAction(ISD::UMULO, VT, Custom);
1562   }
1563
1564
1565   if (!Subtarget->is64Bit()) {
1566     // These libcalls are not available in 32-bit.
1567     setLibcallName(RTLIB::SHL_I128, nullptr);
1568     setLibcallName(RTLIB::SRL_I128, nullptr);
1569     setLibcallName(RTLIB::SRA_I128, nullptr);
1570   }
1571
1572   // Combine sin / cos into one node or libcall if possible.
1573   if (Subtarget->hasSinCos()) {
1574     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1575     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1576     if (Subtarget->isTargetDarwin()) {
1577       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1578       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1579       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1580       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1581     }
1582   }
1583
1584   if (Subtarget->isTargetWin64()) {
1585     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1586     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1587     setOperationAction(ISD::SREM, MVT::i128, Custom);
1588     setOperationAction(ISD::UREM, MVT::i128, Custom);
1589     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1590     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1591   }
1592
1593   // We have target-specific dag combine patterns for the following nodes:
1594   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1595   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1596   setTargetDAGCombine(ISD::BITCAST);
1597   setTargetDAGCombine(ISD::VSELECT);
1598   setTargetDAGCombine(ISD::SELECT);
1599   setTargetDAGCombine(ISD::SHL);
1600   setTargetDAGCombine(ISD::SRA);
1601   setTargetDAGCombine(ISD::SRL);
1602   setTargetDAGCombine(ISD::OR);
1603   setTargetDAGCombine(ISD::AND);
1604   setTargetDAGCombine(ISD::ADD);
1605   setTargetDAGCombine(ISD::FADD);
1606   setTargetDAGCombine(ISD::FSUB);
1607   setTargetDAGCombine(ISD::FMA);
1608   setTargetDAGCombine(ISD::SUB);
1609   setTargetDAGCombine(ISD::LOAD);
1610   setTargetDAGCombine(ISD::MLOAD);
1611   setTargetDAGCombine(ISD::STORE);
1612   setTargetDAGCombine(ISD::MSTORE);
1613   setTargetDAGCombine(ISD::ZERO_EXTEND);
1614   setTargetDAGCombine(ISD::ANY_EXTEND);
1615   setTargetDAGCombine(ISD::SIGN_EXTEND);
1616   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1617   setTargetDAGCombine(ISD::SINT_TO_FP);
1618   setTargetDAGCombine(ISD::SETCC);
1619   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1620   setTargetDAGCombine(ISD::BUILD_VECTOR);
1621   setTargetDAGCombine(ISD::MUL);
1622   setTargetDAGCombine(ISD::XOR);
1623
1624   computeRegisterProperties(Subtarget->getRegisterInfo());
1625
1626   // On Darwin, -Os means optimize for size without hurting performance,
1627   // do not reduce the limit.
1628   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1629   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1630   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1631   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1632   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1633   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1634   setPrefLoopAlignment(4); // 2^4 bytes.
1635
1636   // Predictable cmov don't hurt on atom because it's in-order.
1637   PredictableSelectIsExpensive = !Subtarget->isAtom();
1638   EnableExtLdPromotion = true;
1639   setPrefFunctionAlignment(4); // 2^4 bytes.
1640
1641   verifyIntrinsicTables();
1642 }
1643
1644 // This has so far only been implemented for 64-bit MachO.
1645 bool X86TargetLowering::useLoadStackGuardNode() const {
1646   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1647 }
1648
1649 TargetLoweringBase::LegalizeTypeAction
1650 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1651   if (ExperimentalVectorWideningLegalization &&
1652       VT.getVectorNumElements() != 1 &&
1653       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1654     return TypeWidenVector;
1655
1656   return TargetLoweringBase::getPreferredVectorAction(VT);
1657 }
1658
1659 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1660   if (!VT.isVector())
1661     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1662
1663   const unsigned NumElts = VT.getVectorNumElements();
1664   const EVT EltVT = VT.getVectorElementType();
1665   if (VT.is512BitVector()) {
1666     if (Subtarget->hasAVX512())
1667       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1668           EltVT == MVT::f32 || EltVT == MVT::f64)
1669         switch(NumElts) {
1670         case  8: return MVT::v8i1;
1671         case 16: return MVT::v16i1;
1672       }
1673     if (Subtarget->hasBWI())
1674       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1675         switch(NumElts) {
1676         case 32: return MVT::v32i1;
1677         case 64: return MVT::v64i1;
1678       }
1679   }
1680
1681   if (VT.is256BitVector() || VT.is128BitVector()) {
1682     if (Subtarget->hasVLX())
1683       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1684           EltVT == MVT::f32 || EltVT == MVT::f64)
1685         switch(NumElts) {
1686         case 2: return MVT::v2i1;
1687         case 4: return MVT::v4i1;
1688         case 8: return MVT::v8i1;
1689       }
1690     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1691       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1692         switch(NumElts) {
1693         case  8: return MVT::v8i1;
1694         case 16: return MVT::v16i1;
1695         case 32: return MVT::v32i1;
1696       }
1697   }
1698
1699   return VT.changeVectorElementTypeToInteger();
1700 }
1701
1702 /// Helper for getByValTypeAlignment to determine
1703 /// the desired ByVal argument alignment.
1704 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1705   if (MaxAlign == 16)
1706     return;
1707   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1708     if (VTy->getBitWidth() == 128)
1709       MaxAlign = 16;
1710   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1711     unsigned EltAlign = 0;
1712     getMaxByValAlign(ATy->getElementType(), EltAlign);
1713     if (EltAlign > MaxAlign)
1714       MaxAlign = EltAlign;
1715   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1716     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1717       unsigned EltAlign = 0;
1718       getMaxByValAlign(STy->getElementType(i), EltAlign);
1719       if (EltAlign > MaxAlign)
1720         MaxAlign = EltAlign;
1721       if (MaxAlign == 16)
1722         break;
1723     }
1724   }
1725 }
1726
1727 /// Return the desired alignment for ByVal aggregate
1728 /// function arguments in the caller parameter area. For X86, aggregates
1729 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1730 /// are at 4-byte boundaries.
1731 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1732   if (Subtarget->is64Bit()) {
1733     // Max of 8 and alignment of type.
1734     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1735     if (TyAlign > 8)
1736       return TyAlign;
1737     return 8;
1738   }
1739
1740   unsigned Align = 4;
1741   if (Subtarget->hasSSE1())
1742     getMaxByValAlign(Ty, Align);
1743   return Align;
1744 }
1745
1746 /// Returns the target specific optimal type for load
1747 /// and store operations as a result of memset, memcpy, and memmove
1748 /// lowering. If DstAlign is zero that means it's safe to destination
1749 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1750 /// means there isn't a need to check it against alignment requirement,
1751 /// probably because the source does not need to be loaded. If 'IsMemset' is
1752 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1753 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1754 /// source is constant so it does not need to be loaded.
1755 /// It returns EVT::Other if the type should be determined using generic
1756 /// target-independent logic.
1757 EVT
1758 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1759                                        unsigned DstAlign, unsigned SrcAlign,
1760                                        bool IsMemset, bool ZeroMemset,
1761                                        bool MemcpyStrSrc,
1762                                        MachineFunction &MF) const {
1763   const Function *F = MF.getFunction();
1764   if ((!IsMemset || ZeroMemset) &&
1765       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1766     if (Size >= 16 &&
1767         (Subtarget->isUnalignedMemAccessFast() ||
1768          ((DstAlign == 0 || DstAlign >= 16) &&
1769           (SrcAlign == 0 || SrcAlign >= 16)))) {
1770       if (Size >= 32) {
1771         if (Subtarget->hasInt256())
1772           return MVT::v8i32;
1773         if (Subtarget->hasFp256())
1774           return MVT::v8f32;
1775       }
1776       if (Subtarget->hasSSE2())
1777         return MVT::v4i32;
1778       if (Subtarget->hasSSE1())
1779         return MVT::v4f32;
1780     } else if (!MemcpyStrSrc && Size >= 8 &&
1781                !Subtarget->is64Bit() &&
1782                Subtarget->hasSSE2()) {
1783       // Do not use f64 to lower memcpy if source is string constant. It's
1784       // better to use i32 to avoid the loads.
1785       return MVT::f64;
1786     }
1787   }
1788   if (Subtarget->is64Bit() && Size >= 8)
1789     return MVT::i64;
1790   return MVT::i32;
1791 }
1792
1793 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1794   if (VT == MVT::f32)
1795     return X86ScalarSSEf32;
1796   else if (VT == MVT::f64)
1797     return X86ScalarSSEf64;
1798   return true;
1799 }
1800
1801 bool
1802 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1803                                                   unsigned,
1804                                                   unsigned,
1805                                                   bool *Fast) const {
1806   if (Fast)
1807     *Fast = Subtarget->isUnalignedMemAccessFast();
1808   return true;
1809 }
1810
1811 /// Return the entry encoding for a jump table in the
1812 /// current function.  The returned value is a member of the
1813 /// MachineJumpTableInfo::JTEntryKind enum.
1814 unsigned X86TargetLowering::getJumpTableEncoding() const {
1815   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1816   // symbol.
1817   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1818       Subtarget->isPICStyleGOT())
1819     return MachineJumpTableInfo::EK_Custom32;
1820
1821   // Otherwise, use the normal jump table encoding heuristics.
1822   return TargetLowering::getJumpTableEncoding();
1823 }
1824
1825 bool X86TargetLowering::useSoftFloat() const {
1826   return Subtarget->useSoftFloat();
1827 }
1828
1829 const MCExpr *
1830 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1831                                              const MachineBasicBlock *MBB,
1832                                              unsigned uid,MCContext &Ctx) const{
1833   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1834          Subtarget->isPICStyleGOT());
1835   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1836   // entries.
1837   return MCSymbolRefExpr::create(MBB->getSymbol(),
1838                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1839 }
1840
1841 /// Returns relocation base for the given PIC jumptable.
1842 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1843                                                     SelectionDAG &DAG) const {
1844   if (!Subtarget->is64Bit())
1845     // This doesn't have SDLoc associated with it, but is not really the
1846     // same as a Register.
1847     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1848   return Table;
1849 }
1850
1851 /// This returns the relocation base for the given PIC jumptable,
1852 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1853 const MCExpr *X86TargetLowering::
1854 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1855                              MCContext &Ctx) const {
1856   // X86-64 uses RIP relative addressing based on the jump table label.
1857   if (Subtarget->isPICStyleRIPRel())
1858     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1859
1860   // Otherwise, the reference is relative to the PIC base.
1861   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1862 }
1863
1864 std::pair<const TargetRegisterClass *, uint8_t>
1865 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1866                                            MVT VT) const {
1867   const TargetRegisterClass *RRC = nullptr;
1868   uint8_t Cost = 1;
1869   switch (VT.SimpleTy) {
1870   default:
1871     return TargetLowering::findRepresentativeClass(TRI, VT);
1872   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1873     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1874     break;
1875   case MVT::x86mmx:
1876     RRC = &X86::VR64RegClass;
1877     break;
1878   case MVT::f32: case MVT::f64:
1879   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1880   case MVT::v4f32: case MVT::v2f64:
1881   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1882   case MVT::v4f64:
1883     RRC = &X86::VR128RegClass;
1884     break;
1885   }
1886   return std::make_pair(RRC, Cost);
1887 }
1888
1889 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1890                                                unsigned &Offset) const {
1891   if (!Subtarget->isTargetLinux())
1892     return false;
1893
1894   if (Subtarget->is64Bit()) {
1895     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1896     Offset = 0x28;
1897     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1898       AddressSpace = 256;
1899     else
1900       AddressSpace = 257;
1901   } else {
1902     // %gs:0x14 on i386
1903     Offset = 0x14;
1904     AddressSpace = 256;
1905   }
1906   return true;
1907 }
1908
1909 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1910                                             unsigned DestAS) const {
1911   assert(SrcAS != DestAS && "Expected different address spaces!");
1912
1913   return SrcAS < 256 && DestAS < 256;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 //               Return Value Calling Convention Implementation
1918 //===----------------------------------------------------------------------===//
1919
1920 #include "X86GenCallingConv.inc"
1921
1922 bool
1923 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1924                                   MachineFunction &MF, bool isVarArg,
1925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1926                         LLVMContext &Context) const {
1927   SmallVector<CCValAssign, 16> RVLocs;
1928   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1929   return CCInfo.CheckReturn(Outs, RetCC_X86);
1930 }
1931
1932 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1933   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1934   return ScratchRegs;
1935 }
1936
1937 SDValue
1938 X86TargetLowering::LowerReturn(SDValue Chain,
1939                                CallingConv::ID CallConv, bool isVarArg,
1940                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                                const SmallVectorImpl<SDValue> &OutVals,
1942                                SDLoc dl, SelectionDAG &DAG) const {
1943   MachineFunction &MF = DAG.getMachineFunction();
1944   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1945
1946   SmallVector<CCValAssign, 16> RVLocs;
1947   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1948   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1949
1950   SDValue Flag;
1951   SmallVector<SDValue, 6> RetOps;
1952   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1953   // Operand #1 = Bytes To Pop
1954   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1955                    MVT::i16));
1956
1957   // Copy the result values into the output registers.
1958   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1959     CCValAssign &VA = RVLocs[i];
1960     assert(VA.isRegLoc() && "Can only return in registers!");
1961     SDValue ValToCopy = OutVals[i];
1962     EVT ValVT = ValToCopy.getValueType();
1963
1964     // Promote values to the appropriate types.
1965     if (VA.getLocInfo() == CCValAssign::SExt)
1966       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1967     else if (VA.getLocInfo() == CCValAssign::ZExt)
1968       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1969     else if (VA.getLocInfo() == CCValAssign::AExt) {
1970       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
1971         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1972       else
1973         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1974     }
1975     else if (VA.getLocInfo() == CCValAssign::BCvt)
1976       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
1977
1978     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1979            "Unexpected FP-extend for return value.");
1980
1981     // If this is x86-64, and we disabled SSE, we can't return FP values,
1982     // or SSE or MMX vectors.
1983     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1984          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1985           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1986       report_fatal_error("SSE register return with SSE disabled");
1987     }
1988     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1989     // llvm-gcc has never done it right and no one has noticed, so this
1990     // should be OK for now.
1991     if (ValVT == MVT::f64 &&
1992         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1993       report_fatal_error("SSE2 register return with SSE2 disabled");
1994
1995     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1996     // the RET instruction and handled by the FP Stackifier.
1997     if (VA.getLocReg() == X86::FP0 ||
1998         VA.getLocReg() == X86::FP1) {
1999       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2000       // change the value to the FP stack register class.
2001       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2002         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2003       RetOps.push_back(ValToCopy);
2004       // Don't emit a copytoreg.
2005       continue;
2006     }
2007
2008     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2009     // which is returned in RAX / RDX.
2010     if (Subtarget->is64Bit()) {
2011       if (ValVT == MVT::x86mmx) {
2012         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2013           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2014           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2015                                   ValToCopy);
2016           // If we don't have SSE2 available, convert to v4f32 so the generated
2017           // register is legal.
2018           if (!Subtarget->hasSSE2())
2019             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2020         }
2021       }
2022     }
2023
2024     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2025     Flag = Chain.getValue(1);
2026     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2027   }
2028
2029   // All x86 ABIs require that for returning structs by value we copy
2030   // the sret argument into %rax/%eax (depending on ABI) for the return.
2031   // We saved the argument into a virtual register in the entry block,
2032   // so now we copy the value out and into %rax/%eax.
2033   //
2034   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2035   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2036   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2037   // either case FuncInfo->setSRetReturnReg() will have been called.
2038   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2039     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2040
2041     unsigned RetValReg
2042         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2043           X86::RAX : X86::EAX;
2044     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2045     Flag = Chain.getValue(1);
2046
2047     // RAX/EAX now acts like a return value.
2048     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2049   }
2050
2051   RetOps[0] = Chain;  // Update chain.
2052
2053   // Add the flag if we have it.
2054   if (Flag.getNode())
2055     RetOps.push_back(Flag);
2056
2057   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2058 }
2059
2060 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2061   if (N->getNumValues() != 1)
2062     return false;
2063   if (!N->hasNUsesOfValue(1, 0))
2064     return false;
2065
2066   SDValue TCChain = Chain;
2067   SDNode *Copy = *N->use_begin();
2068   if (Copy->getOpcode() == ISD::CopyToReg) {
2069     // If the copy has a glue operand, we conservatively assume it isn't safe to
2070     // perform a tail call.
2071     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2072       return false;
2073     TCChain = Copy->getOperand(0);
2074   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2075     return false;
2076
2077   bool HasRet = false;
2078   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2079        UI != UE; ++UI) {
2080     if (UI->getOpcode() != X86ISD::RET_FLAG)
2081       return false;
2082     // If we are returning more than one value, we can definitely
2083     // not make a tail call see PR19530
2084     if (UI->getNumOperands() > 4)
2085       return false;
2086     if (UI->getNumOperands() == 4 &&
2087         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2088       return false;
2089     HasRet = true;
2090   }
2091
2092   if (!HasRet)
2093     return false;
2094
2095   Chain = TCChain;
2096   return true;
2097 }
2098
2099 EVT
2100 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2101                                             ISD::NodeType ExtendKind) const {
2102   MVT ReturnMVT;
2103   // TODO: Is this also valid on 32-bit?
2104   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2105     ReturnMVT = MVT::i8;
2106   else
2107     ReturnMVT = MVT::i32;
2108
2109   EVT MinVT = getRegisterType(Context, ReturnMVT);
2110   return VT.bitsLT(MinVT) ? MinVT : VT;
2111 }
2112
2113 /// Lower the result values of a call into the
2114 /// appropriate copies out of appropriate physical registers.
2115 ///
2116 SDValue
2117 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2118                                    CallingConv::ID CallConv, bool isVarArg,
2119                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2120                                    SDLoc dl, SelectionDAG &DAG,
2121                                    SmallVectorImpl<SDValue> &InVals) const {
2122
2123   // Assign locations to each value returned by this call.
2124   SmallVector<CCValAssign, 16> RVLocs;
2125   bool Is64Bit = Subtarget->is64Bit();
2126   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2127                  *DAG.getContext());
2128   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2129
2130   // Copy all of the result registers out of their specified physreg.
2131   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     EVT CopyVT = VA.getLocVT();
2134
2135     // If this is x86-64, and we disabled SSE, we can't return FP values
2136     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2137         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2138       report_fatal_error("SSE register return with SSE disabled");
2139     }
2140
2141     // If we prefer to use the value in xmm registers, copy it out as f80 and
2142     // use a truncate to move it from fp stack reg to xmm reg.
2143     bool RoundAfterCopy = false;
2144     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2145         isScalarFPTypeInSSEReg(VA.getValVT())) {
2146       CopyVT = MVT::f80;
2147       RoundAfterCopy = (CopyVT != VA.getLocVT());
2148     }
2149
2150     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2151                                CopyVT, InFlag).getValue(1);
2152     SDValue Val = Chain.getValue(0);
2153
2154     if (RoundAfterCopy)
2155       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2156                         // This truncation won't change the value.
2157                         DAG.getIntPtrConstant(1, dl));
2158
2159     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2160       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2161
2162     InFlag = Chain.getValue(2);
2163     InVals.push_back(Val);
2164   }
2165
2166   return Chain;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 //                C & StdCall & Fast Calling Convention implementation
2171 //===----------------------------------------------------------------------===//
2172 //  StdCall calling convention seems to be standard for many Windows' API
2173 //  routines and around. It differs from C calling convention just a little:
2174 //  callee should clean up the stack, not caller. Symbols should be also
2175 //  decorated in some fancy way :) It doesn't support any vector arguments.
2176 //  For info on fast calling convention see Fast Calling Convention (tail call)
2177 //  implementation LowerX86_32FastCCCallTo.
2178
2179 /// CallIsStructReturn - Determines whether a call uses struct return
2180 /// semantics.
2181 enum StructReturnType {
2182   NotStructReturn,
2183   RegStructReturn,
2184   StackStructReturn
2185 };
2186 static StructReturnType
2187 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2188   if (Outs.empty())
2189     return NotStructReturn;
2190
2191   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2192   if (!Flags.isSRet())
2193     return NotStructReturn;
2194   if (Flags.isInReg())
2195     return RegStructReturn;
2196   return StackStructReturn;
2197 }
2198
2199 /// Determines whether a function uses struct return semantics.
2200 static StructReturnType
2201 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2202   if (Ins.empty())
2203     return NotStructReturn;
2204
2205   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2206   if (!Flags.isSRet())
2207     return NotStructReturn;
2208   if (Flags.isInReg())
2209     return RegStructReturn;
2210   return StackStructReturn;
2211 }
2212
2213 /// Make a copy of an aggregate at address specified by "Src" to address
2214 /// "Dst" with size and alignment information specified by the specific
2215 /// parameter attribute. The copy will be passed as a byval function parameter.
2216 static SDValue
2217 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2218                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2219                           SDLoc dl) {
2220   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2221
2222   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2223                        /*isVolatile*/false, /*AlwaysInline=*/true,
2224                        /*isTailCall*/false,
2225                        MachinePointerInfo(), MachinePointerInfo());
2226 }
2227
2228 /// Return true if the calling convention is one that
2229 /// supports tail call optimization.
2230 static bool IsTailCallConvention(CallingConv::ID CC) {
2231   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2232           CC == CallingConv::HiPE);
2233 }
2234
2235 /// \brief Return true if the calling convention is a C calling convention.
2236 static bool IsCCallConvention(CallingConv::ID CC) {
2237   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2238           CC == CallingConv::X86_64_SysV);
2239 }
2240
2241 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2242   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2243     return false;
2244
2245   CallSite CS(CI);
2246   CallingConv::ID CalleeCC = CS.getCallingConv();
2247   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2248     return false;
2249
2250   return true;
2251 }
2252
2253 /// Return true if the function is being made into
2254 /// a tailcall target by changing its ABI.
2255 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2256                                    bool GuaranteedTailCallOpt) {
2257   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2258 }
2259
2260 SDValue
2261 X86TargetLowering::LowerMemArgument(SDValue Chain,
2262                                     CallingConv::ID CallConv,
2263                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2264                                     SDLoc dl, SelectionDAG &DAG,
2265                                     const CCValAssign &VA,
2266                                     MachineFrameInfo *MFI,
2267                                     unsigned i) const {
2268   // Create the nodes corresponding to a load from this parameter slot.
2269   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2270   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2271       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2272   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2273   EVT ValVT;
2274
2275   // If value is passed by pointer we have address passed instead of the value
2276   // itself.
2277   bool ExtendedInMem = VA.isExtInLoc() &&
2278     VA.getValVT().getScalarType() == MVT::i1;
2279
2280   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2281     ValVT = VA.getLocVT();
2282   else
2283     ValVT = VA.getValVT();
2284
2285   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2286   // changed with more analysis.
2287   // In case of tail call optimization mark all arguments mutable. Since they
2288   // could be overwritten by lowering of arguments in case of a tail call.
2289   if (Flags.isByVal()) {
2290     unsigned Bytes = Flags.getByValSize();
2291     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2292     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2293     return DAG.getFrameIndex(FI, getPointerTy());
2294   } else {
2295     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2296                                     VA.getLocMemOffset(), isImmutable);
2297     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2298     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2299                                MachinePointerInfo::getFixedStack(FI),
2300                                false, false, false, 0);
2301     return ExtendedInMem ?
2302       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2303   }
2304 }
2305
2306 // FIXME: Get this from tablegen.
2307 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2308                                                 const X86Subtarget *Subtarget) {
2309   assert(Subtarget->is64Bit());
2310
2311   if (Subtarget->isCallingConvWin64(CallConv)) {
2312     static const MCPhysReg GPR64ArgRegsWin64[] = {
2313       X86::RCX, X86::RDX, X86::R8,  X86::R9
2314     };
2315     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2316   }
2317
2318   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2319     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2320   };
2321   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2322 }
2323
2324 // FIXME: Get this from tablegen.
2325 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2326                                                 CallingConv::ID CallConv,
2327                                                 const X86Subtarget *Subtarget) {
2328   assert(Subtarget->is64Bit());
2329   if (Subtarget->isCallingConvWin64(CallConv)) {
2330     // The XMM registers which might contain var arg parameters are shadowed
2331     // in their paired GPR.  So we only need to save the GPR to their home
2332     // slots.
2333     // TODO: __vectorcall will change this.
2334     return None;
2335   }
2336
2337   const Function *Fn = MF.getFunction();
2338   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2339   bool isSoftFloat = Subtarget->useSoftFloat();
2340   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2341          "SSE register cannot be used when SSE is disabled!");
2342   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2343     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2344     // registers.
2345     return None;
2346
2347   static const MCPhysReg XMMArgRegs64Bit[] = {
2348     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2349     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2350   };
2351   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2352 }
2353
2354 SDValue
2355 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2356                                         CallingConv::ID CallConv,
2357                                         bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                         SDLoc dl,
2360                                         SelectionDAG &DAG,
2361                                         SmallVectorImpl<SDValue> &InVals)
2362                                           const {
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2365   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2366
2367   const Function* Fn = MF.getFunction();
2368   if (Fn->hasExternalLinkage() &&
2369       Subtarget->isTargetCygMing() &&
2370       Fn->getName() == "main")
2371     FuncInfo->setForceFramePointer(true);
2372
2373   MachineFrameInfo *MFI = MF.getFrameInfo();
2374   bool Is64Bit = Subtarget->is64Bit();
2375   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2376
2377   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2378          "Var args not supported with calling convention fastcc, ghc or hipe");
2379
2380   // Assign locations to all of the incoming arguments.
2381   SmallVector<CCValAssign, 16> ArgLocs;
2382   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2383
2384   // Allocate shadow area for Win64
2385   if (IsWin64)
2386     CCInfo.AllocateStack(32, 8);
2387
2388   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2389
2390   unsigned LastVal = ~0U;
2391   SDValue ArgValue;
2392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2393     CCValAssign &VA = ArgLocs[i];
2394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2395     // places.
2396     assert(VA.getValNo() != LastVal &&
2397            "Don't support value assigned to multiple locs yet");
2398     (void)LastVal;
2399     LastVal = VA.getValNo();
2400
2401     if (VA.isRegLoc()) {
2402       EVT RegVT = VA.getLocVT();
2403       const TargetRegisterClass *RC;
2404       if (RegVT == MVT::i32)
2405         RC = &X86::GR32RegClass;
2406       else if (Is64Bit && RegVT == MVT::i64)
2407         RC = &X86::GR64RegClass;
2408       else if (RegVT == MVT::f32)
2409         RC = &X86::FR32RegClass;
2410       else if (RegVT == MVT::f64)
2411         RC = &X86::FR64RegClass;
2412       else if (RegVT.is512BitVector())
2413         RC = &X86::VR512RegClass;
2414       else if (RegVT.is256BitVector())
2415         RC = &X86::VR256RegClass;
2416       else if (RegVT.is128BitVector())
2417         RC = &X86::VR128RegClass;
2418       else if (RegVT == MVT::x86mmx)
2419         RC = &X86::VR64RegClass;
2420       else if (RegVT == MVT::i1)
2421         RC = &X86::VK1RegClass;
2422       else if (RegVT == MVT::v8i1)
2423         RC = &X86::VK8RegClass;
2424       else if (RegVT == MVT::v16i1)
2425         RC = &X86::VK16RegClass;
2426       else if (RegVT == MVT::v32i1)
2427         RC = &X86::VK32RegClass;
2428       else if (RegVT == MVT::v64i1)
2429         RC = &X86::VK64RegClass;
2430       else
2431         llvm_unreachable("Unknown argument type!");
2432
2433       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2434       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2435
2436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2438       // right size.
2439       if (VA.getLocInfo() == CCValAssign::SExt)
2440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2441                                DAG.getValueType(VA.getValVT()));
2442       else if (VA.getLocInfo() == CCValAssign::ZExt)
2443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2444                                DAG.getValueType(VA.getValVT()));
2445       else if (VA.getLocInfo() == CCValAssign::BCvt)
2446         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2447
2448       if (VA.isExtInLoc()) {
2449         // Handle MMX values passed in XMM regs.
2450         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2451           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2452         else
2453           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2454       }
2455     } else {
2456       assert(VA.isMemLoc());
2457       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2458     }
2459
2460     // If value is passed via pointer - do a load.
2461     if (VA.getLocInfo() == CCValAssign::Indirect)
2462       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2463                              MachinePointerInfo(), false, false, false, 0);
2464
2465     InVals.push_back(ArgValue);
2466   }
2467
2468   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469     // All x86 ABIs require that for returning structs by value we copy the
2470     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2471     // the argument into a virtual register so that we can access it from the
2472     // return points.
2473     if (Ins[i].Flags.isSRet()) {
2474       unsigned Reg = FuncInfo->getSRetReturnReg();
2475       if (!Reg) {
2476         MVT PtrTy = getPointerTy();
2477         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2478         FuncInfo->setSRetReturnReg(Reg);
2479       }
2480       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2481       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2482       break;
2483     }
2484   }
2485
2486   unsigned StackSize = CCInfo.getNextStackOffset();
2487   // Align stack specially for tail calls.
2488   if (FuncIsMadeTailCallSafe(CallConv,
2489                              MF.getTarget().Options.GuaranteedTailCallOpt))
2490     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2491
2492   // If the function takes variable number of arguments, make a frame index for
2493   // the start of the first vararg value... for expansion of llvm.va_start. We
2494   // can skip this if there are no va_start calls.
2495   if (MFI->hasVAStart() &&
2496       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2497                    CallConv != CallingConv::X86_ThisCall))) {
2498     FuncInfo->setVarArgsFrameIndex(
2499         MFI->CreateFixedObject(1, StackSize, true));
2500   }
2501
2502   MachineModuleInfo &MMI = MF.getMMI();
2503   const Function *WinEHParent = nullptr;
2504   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2505     WinEHParent = MMI.getWinEHParent(Fn);
2506   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2507   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2508
2509   // Figure out if XMM registers are in use.
2510   assert(!(Subtarget->useSoftFloat() &&
2511            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2512          "SSE register cannot be used when SSE is disabled!");
2513
2514   // 64-bit calling conventions support varargs and register parameters, so we
2515   // have to do extra work to spill them in the prologue.
2516   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2517     // Find the first unallocated argument registers.
2518     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2519     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2520     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2521     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2522     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2523            "SSE register cannot be used when SSE is disabled!");
2524
2525     // Gather all the live in physical registers.
2526     SmallVector<SDValue, 6> LiveGPRs;
2527     SmallVector<SDValue, 8> LiveXMMRegs;
2528     SDValue ALVal;
2529     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2530       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2531       LiveGPRs.push_back(
2532           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2533     }
2534     if (!ArgXMMs.empty()) {
2535       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2536       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2537       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2538         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2539         LiveXMMRegs.push_back(
2540             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2541       }
2542     }
2543
2544     if (IsWin64) {
2545       // Get to the caller-allocated home save location.  Add 8 to account
2546       // for the return address.
2547       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2548       FuncInfo->setRegSaveFrameIndex(
2549           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2550       // Fixup to set vararg frame on shadow area (4 x i64).
2551       if (NumIntRegs < 4)
2552         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2553     } else {
2554       // For X86-64, if there are vararg parameters that are passed via
2555       // registers, then we must store them to their spots on the stack so
2556       // they may be loaded by deferencing the result of va_next.
2557       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2558       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2559       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2560           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2561     }
2562
2563     // Store the integer parameter registers.
2564     SmallVector<SDValue, 8> MemOps;
2565     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2566                                       getPointerTy());
2567     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2568     for (SDValue Val : LiveGPRs) {
2569       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2570                                 DAG.getIntPtrConstant(Offset, dl));
2571       SDValue Store =
2572         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2573                      MachinePointerInfo::getFixedStack(
2574                        FuncInfo->getRegSaveFrameIndex(), Offset),
2575                      false, false, 0);
2576       MemOps.push_back(Store);
2577       Offset += 8;
2578     }
2579
2580     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2581       // Now store the XMM (fp + vector) parameter registers.
2582       SmallVector<SDValue, 12> SaveXMMOps;
2583       SaveXMMOps.push_back(Chain);
2584       SaveXMMOps.push_back(ALVal);
2585       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2586                              FuncInfo->getRegSaveFrameIndex(), dl));
2587       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2588                              FuncInfo->getVarArgsFPOffset(), dl));
2589       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2590                         LiveXMMRegs.end());
2591       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2592                                    MVT::Other, SaveXMMOps));
2593     }
2594
2595     if (!MemOps.empty())
2596       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2597   } else if (IsWinEHOutlined) {
2598     // Get to the caller-allocated home save location.  Add 8 to account
2599     // for the return address.
2600     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2601     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2602         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2603
2604     MMI.getWinEHFuncInfo(Fn)
2605         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2606         FuncInfo->getRegSaveFrameIndex();
2607
2608     // Store the second integer parameter (rdx) into rsp+16 relative to the
2609     // stack pointer at the entry of the function.
2610     SDValue RSFIN =
2611         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2612     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2613     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2614     Chain = DAG.getStore(
2615         Val.getValue(1), dl, Val, RSFIN,
2616         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2617         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2618   }
2619
2620   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2621     // Find the largest legal vector type.
2622     MVT VecVT = MVT::Other;
2623     // FIXME: Only some x86_32 calling conventions support AVX512.
2624     if (Subtarget->hasAVX512() &&
2625         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2626                      CallConv == CallingConv::Intel_OCL_BI)))
2627       VecVT = MVT::v16f32;
2628     else if (Subtarget->hasAVX())
2629       VecVT = MVT::v8f32;
2630     else if (Subtarget->hasSSE2())
2631       VecVT = MVT::v4f32;
2632
2633     // We forward some GPRs and some vector types.
2634     SmallVector<MVT, 2> RegParmTypes;
2635     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2636     RegParmTypes.push_back(IntVT);
2637     if (VecVT != MVT::Other)
2638       RegParmTypes.push_back(VecVT);
2639
2640     // Compute the set of forwarded registers. The rest are scratch.
2641     SmallVectorImpl<ForwardedRegister> &Forwards =
2642         FuncInfo->getForwardedMustTailRegParms();
2643     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2644
2645     // Conservatively forward AL on x86_64, since it might be used for varargs.
2646     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2647       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2648       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2649     }
2650
2651     // Copy all forwards from physical to virtual registers.
2652     for (ForwardedRegister &F : Forwards) {
2653       // FIXME: Can we use a less constrained schedule?
2654       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2655       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2656       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2657     }
2658   }
2659
2660   // Some CCs need callee pop.
2661   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2662                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2663     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2664   } else {
2665     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2666     // If this is an sret function, the return should pop the hidden pointer.
2667     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2668         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2669         argsAreStructReturn(Ins) == StackStructReturn)
2670       FuncInfo->setBytesToPopOnReturn(4);
2671   }
2672
2673   if (!Is64Bit) {
2674     // RegSaveFrameIndex is X86-64 only.
2675     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2676     if (CallConv == CallingConv::X86_FastCall ||
2677         CallConv == CallingConv::X86_ThisCall)
2678       // fastcc functions can't have varargs.
2679       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2680   }
2681
2682   FuncInfo->setArgumentStackSize(StackSize);
2683
2684   if (IsWinEHParent) {
2685     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2686     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2687     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2688     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2689     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2690                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2691                          /*isVolatile=*/true,
2692                          /*isNonTemporal=*/false, /*Alignment=*/0);
2693   }
2694
2695   return Chain;
2696 }
2697
2698 SDValue
2699 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2700                                     SDValue StackPtr, SDValue Arg,
2701                                     SDLoc dl, SelectionDAG &DAG,
2702                                     const CCValAssign &VA,
2703                                     ISD::ArgFlagsTy Flags) const {
2704   unsigned LocMemOffset = VA.getLocMemOffset();
2705   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2706   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2707   if (Flags.isByVal())
2708     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2709
2710   return DAG.getStore(Chain, dl, Arg, PtrOff,
2711                       MachinePointerInfo::getStack(LocMemOffset),
2712                       false, false, 0);
2713 }
2714
2715 /// Emit a load of return address if tail call
2716 /// optimization is performed and it is required.
2717 SDValue
2718 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2719                                            SDValue &OutRetAddr, SDValue Chain,
2720                                            bool IsTailCall, bool Is64Bit,
2721                                            int FPDiff, SDLoc dl) const {
2722   // Adjust the Return address stack slot.
2723   EVT VT = getPointerTy();
2724   OutRetAddr = getReturnAddressFrameIndex(DAG);
2725
2726   // Load the "old" Return address.
2727   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2728                            false, false, false, 0);
2729   return SDValue(OutRetAddr.getNode(), 1);
2730 }
2731
2732 /// Emit a store of the return address if tail call
2733 /// optimization is performed and it is required (FPDiff!=0).
2734 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2735                                         SDValue Chain, SDValue RetAddrFrIdx,
2736                                         EVT PtrVT, unsigned SlotSize,
2737                                         int FPDiff, SDLoc dl) {
2738   // Store the return address to the appropriate stack slot.
2739   if (!FPDiff) return Chain;
2740   // Calculate the new stack slot for the return address.
2741   int NewReturnAddrFI =
2742     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2743                                          false);
2744   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2745   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2746                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2747                        false, false, 0);
2748   return Chain;
2749 }
2750
2751 SDValue
2752 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2753                              SmallVectorImpl<SDValue> &InVals) const {
2754   SelectionDAG &DAG                     = CLI.DAG;
2755   SDLoc &dl                             = CLI.DL;
2756   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2757   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2758   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2759   SDValue Chain                         = CLI.Chain;
2760   SDValue Callee                        = CLI.Callee;
2761   CallingConv::ID CallConv              = CLI.CallConv;
2762   bool &isTailCall                      = CLI.IsTailCall;
2763   bool isVarArg                         = CLI.IsVarArg;
2764
2765   MachineFunction &MF = DAG.getMachineFunction();
2766   bool Is64Bit        = Subtarget->is64Bit();
2767   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2768   StructReturnType SR = callIsStructReturn(Outs);
2769   bool IsSibcall      = false;
2770   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2771
2772   if (MF.getTarget().Options.DisableTailCalls)
2773     isTailCall = false;
2774
2775   if (Subtarget->isPICStyleGOT() &&
2776       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2777     // If we are using a GOT, disable tail calls to external symbols with
2778     // default visibility. Tail calling such a symbol requires using a GOT
2779     // relocation, which forces early binding of the symbol. This breaks code
2780     // that require lazy function symbol resolution. Using musttail or
2781     // GuaranteedTailCallOpt will override this.
2782     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2783     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2784                G->getGlobal()->hasDefaultVisibility()))
2785       isTailCall = false;
2786   }
2787
2788   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2789   if (IsMustTail) {
2790     // Force this to be a tail call.  The verifier rules are enough to ensure
2791     // that we can lower this successfully without moving the return address
2792     // around.
2793     isTailCall = true;
2794   } else if (isTailCall) {
2795     // Check if it's really possible to do a tail call.
2796     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2797                     isVarArg, SR != NotStructReturn,
2798                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2799                     Outs, OutVals, Ins, DAG);
2800
2801     // Sibcalls are automatically detected tailcalls which do not require
2802     // ABI changes.
2803     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2804       IsSibcall = true;
2805
2806     if (isTailCall)
2807       ++NumTailCalls;
2808   }
2809
2810   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2811          "Var args not supported with calling convention fastcc, ghc or hipe");
2812
2813   // Analyze operands of the call, assigning locations to each operand.
2814   SmallVector<CCValAssign, 16> ArgLocs;
2815   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2816
2817   // Allocate shadow area for Win64
2818   if (IsWin64)
2819     CCInfo.AllocateStack(32, 8);
2820
2821   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2822
2823   // Get a count of how many bytes are to be pushed on the stack.
2824   unsigned NumBytes = CCInfo.getNextStackOffset();
2825   if (IsSibcall)
2826     // This is a sibcall. The memory operands are available in caller's
2827     // own caller's stack.
2828     NumBytes = 0;
2829   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2830            IsTailCallConvention(CallConv))
2831     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2832
2833   int FPDiff = 0;
2834   if (isTailCall && !IsSibcall && !IsMustTail) {
2835     // Lower arguments at fp - stackoffset + fpdiff.
2836     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2837
2838     FPDiff = NumBytesCallerPushed - NumBytes;
2839
2840     // Set the delta of movement of the returnaddr stackslot.
2841     // But only set if delta is greater than previous delta.
2842     if (FPDiff < X86Info->getTCReturnAddrDelta())
2843       X86Info->setTCReturnAddrDelta(FPDiff);
2844   }
2845
2846   unsigned NumBytesToPush = NumBytes;
2847   unsigned NumBytesToPop = NumBytes;
2848
2849   // If we have an inalloca argument, all stack space has already been allocated
2850   // for us and be right at the top of the stack.  We don't support multiple
2851   // arguments passed in memory when using inalloca.
2852   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2853     NumBytesToPush = 0;
2854     if (!ArgLocs.back().isMemLoc())
2855       report_fatal_error("cannot use inalloca attribute on a register "
2856                          "parameter");
2857     if (ArgLocs.back().getLocMemOffset() != 0)
2858       report_fatal_error("any parameter with the inalloca attribute must be "
2859                          "the only memory argument");
2860   }
2861
2862   if (!IsSibcall)
2863     Chain = DAG.getCALLSEQ_START(
2864         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2865
2866   SDValue RetAddrFrIdx;
2867   // Load return address for tail calls.
2868   if (isTailCall && FPDiff)
2869     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2870                                     Is64Bit, FPDiff, dl);
2871
2872   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2873   SmallVector<SDValue, 8> MemOpChains;
2874   SDValue StackPtr;
2875
2876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2877   // of tail call optimization arguments are handle later.
2878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2879   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2880     // Skip inalloca arguments, they have already been written.
2881     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2882     if (Flags.isInAlloca())
2883       continue;
2884
2885     CCValAssign &VA = ArgLocs[i];
2886     EVT RegVT = VA.getLocVT();
2887     SDValue Arg = OutVals[i];
2888     bool isByVal = Flags.isByVal();
2889
2890     // Promote the value if needed.
2891     switch (VA.getLocInfo()) {
2892     default: llvm_unreachable("Unknown loc info!");
2893     case CCValAssign::Full: break;
2894     case CCValAssign::SExt:
2895       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2896       break;
2897     case CCValAssign::ZExt:
2898       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2899       break;
2900     case CCValAssign::AExt:
2901       if (Arg.getValueType().isVector() &&
2902           Arg.getValueType().getScalarType() == MVT::i1)
2903         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2904       else if (RegVT.is128BitVector()) {
2905         // Special case: passing MMX values in XMM registers.
2906         Arg = DAG.getBitcast(MVT::i64, Arg);
2907         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2908         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2909       } else
2910         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2911       break;
2912     case CCValAssign::BCvt:
2913       Arg = DAG.getBitcast(RegVT, Arg);
2914       break;
2915     case CCValAssign::Indirect: {
2916       // Store the argument.
2917       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2918       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2919       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2920                            MachinePointerInfo::getFixedStack(FI),
2921                            false, false, 0);
2922       Arg = SpillSlot;
2923       break;
2924     }
2925     }
2926
2927     if (VA.isRegLoc()) {
2928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2929       if (isVarArg && IsWin64) {
2930         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2931         // shadow reg if callee is a varargs function.
2932         unsigned ShadowReg = 0;
2933         switch (VA.getLocReg()) {
2934         case X86::XMM0: ShadowReg = X86::RCX; break;
2935         case X86::XMM1: ShadowReg = X86::RDX; break;
2936         case X86::XMM2: ShadowReg = X86::R8; break;
2937         case X86::XMM3: ShadowReg = X86::R9; break;
2938         }
2939         if (ShadowReg)
2940           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2941       }
2942     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2943       assert(VA.isMemLoc());
2944       if (!StackPtr.getNode())
2945         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2946                                       getPointerTy());
2947       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2948                                              dl, DAG, VA, Flags));
2949     }
2950   }
2951
2952   if (!MemOpChains.empty())
2953     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2954
2955   if (Subtarget->isPICStyleGOT()) {
2956     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2957     // GOT pointer.
2958     if (!isTailCall) {
2959       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2960                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2961     } else {
2962       // If we are tail calling and generating PIC/GOT style code load the
2963       // address of the callee into ECX. The value in ecx is used as target of
2964       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2965       // for tail calls on PIC/GOT architectures. Normally we would just put the
2966       // address of GOT into ebx and then call target@PLT. But for tail calls
2967       // ebx would be restored (since ebx is callee saved) before jumping to the
2968       // target@PLT.
2969
2970       // Note: The actual moving to ECX is done further down.
2971       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2972       if (G && !G->getGlobal()->hasLocalLinkage() &&
2973           G->getGlobal()->hasDefaultVisibility())
2974         Callee = LowerGlobalAddress(Callee, DAG);
2975       else if (isa<ExternalSymbolSDNode>(Callee))
2976         Callee = LowerExternalSymbol(Callee, DAG);
2977     }
2978   }
2979
2980   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2981     // From AMD64 ABI document:
2982     // For calls that may call functions that use varargs or stdargs
2983     // (prototype-less calls or calls to functions containing ellipsis (...) in
2984     // the declaration) %al is used as hidden argument to specify the number
2985     // of SSE registers used. The contents of %al do not need to match exactly
2986     // the number of registers, but must be an ubound on the number of SSE
2987     // registers used and is in the range 0 - 8 inclusive.
2988
2989     // Count the number of XMM registers allocated.
2990     static const MCPhysReg XMMArgRegs[] = {
2991       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2992       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2993     };
2994     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2995     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2996            && "SSE registers cannot be used when SSE is disabled");
2997
2998     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2999                                         DAG.getConstant(NumXMMRegs, dl,
3000                                                         MVT::i8)));
3001   }
3002
3003   if (isVarArg && IsMustTail) {
3004     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3005     for (const auto &F : Forwards) {
3006       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3007       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3008     }
3009   }
3010
3011   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3012   // don't need this because the eligibility check rejects calls that require
3013   // shuffling arguments passed in memory.
3014   if (!IsSibcall && isTailCall) {
3015     // Force all the incoming stack arguments to be loaded from the stack
3016     // before any new outgoing arguments are stored to the stack, because the
3017     // outgoing stack slots may alias the incoming argument stack slots, and
3018     // the alias isn't otherwise explicit. This is slightly more conservative
3019     // than necessary, because it means that each store effectively depends
3020     // on every argument instead of just those arguments it would clobber.
3021     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3022
3023     SmallVector<SDValue, 8> MemOpChains2;
3024     SDValue FIN;
3025     int FI = 0;
3026     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3027       CCValAssign &VA = ArgLocs[i];
3028       if (VA.isRegLoc())
3029         continue;
3030       assert(VA.isMemLoc());
3031       SDValue Arg = OutVals[i];
3032       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3033       // Skip inalloca arguments.  They don't require any work.
3034       if (Flags.isInAlloca())
3035         continue;
3036       // Create frame index.
3037       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3038       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3039       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3040       FIN = DAG.getFrameIndex(FI, getPointerTy());
3041
3042       if (Flags.isByVal()) {
3043         // Copy relative to framepointer.
3044         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3045         if (!StackPtr.getNode())
3046           StackPtr = DAG.getCopyFromReg(Chain, dl,
3047                                         RegInfo->getStackRegister(),
3048                                         getPointerTy());
3049         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3050
3051         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3052                                                          ArgChain,
3053                                                          Flags, DAG, dl));
3054       } else {
3055         // Store relative to framepointer.
3056         MemOpChains2.push_back(
3057           DAG.getStore(ArgChain, dl, Arg, FIN,
3058                        MachinePointerInfo::getFixedStack(FI),
3059                        false, false, 0));
3060       }
3061     }
3062
3063     if (!MemOpChains2.empty())
3064       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3065
3066     // Store the return address to the appropriate stack slot.
3067     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3068                                      getPointerTy(), RegInfo->getSlotSize(),
3069                                      FPDiff, dl);
3070   }
3071
3072   // Build a sequence of copy-to-reg nodes chained together with token chain
3073   // and flag operands which copy the outgoing args into registers.
3074   SDValue InFlag;
3075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3076     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3077                              RegsToPass[i].second, InFlag);
3078     InFlag = Chain.getValue(1);
3079   }
3080
3081   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3082     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3083     // In the 64-bit large code model, we have to make all calls
3084     // through a register, since the call instruction's 32-bit
3085     // pc-relative offset may not be large enough to hold the whole
3086     // address.
3087   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3088     // If the callee is a GlobalAddress node (quite common, every direct call
3089     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3090     // it.
3091     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3092
3093     // We should use extra load for direct calls to dllimported functions in
3094     // non-JIT mode.
3095     const GlobalValue *GV = G->getGlobal();
3096     if (!GV->hasDLLImportStorageClass()) {
3097       unsigned char OpFlags = 0;
3098       bool ExtraLoad = false;
3099       unsigned WrapperKind = ISD::DELETED_NODE;
3100
3101       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3102       // external symbols most go through the PLT in PIC mode.  If the symbol
3103       // has hidden or protected visibility, or if it is static or local, then
3104       // we don't need to use the PLT - we can directly call it.
3105       if (Subtarget->isTargetELF() &&
3106           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3107           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3108         OpFlags = X86II::MO_PLT;
3109       } else if (Subtarget->isPICStyleStubAny() &&
3110                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3111                  (!Subtarget->getTargetTriple().isMacOSX() ||
3112                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3113         // PC-relative references to external symbols should go through $stub,
3114         // unless we're building with the leopard linker or later, which
3115         // automatically synthesizes these stubs.
3116         OpFlags = X86II::MO_DARWIN_STUB;
3117       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3118                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3119         // If the function is marked as non-lazy, generate an indirect call
3120         // which loads from the GOT directly. This avoids runtime overhead
3121         // at the cost of eager binding (and one extra byte of encoding).
3122         OpFlags = X86II::MO_GOTPCREL;
3123         WrapperKind = X86ISD::WrapperRIP;
3124         ExtraLoad = true;
3125       }
3126
3127       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3128                                           G->getOffset(), OpFlags);
3129
3130       // Add a wrapper if needed.
3131       if (WrapperKind != ISD::DELETED_NODE)
3132         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3133       // Add extra indirection if needed.
3134       if (ExtraLoad)
3135         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3136                              MachinePointerInfo::getGOT(),
3137                              false, false, false, 0);
3138     }
3139   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3140     unsigned char OpFlags = 0;
3141
3142     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3143     // external symbols should go through the PLT.
3144     if (Subtarget->isTargetELF() &&
3145         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3146       OpFlags = X86II::MO_PLT;
3147     } else if (Subtarget->isPICStyleStubAny() &&
3148                (!Subtarget->getTargetTriple().isMacOSX() ||
3149                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3150       // PC-relative references to external symbols should go through $stub,
3151       // unless we're building with the leopard linker or later, which
3152       // automatically synthesizes these stubs.
3153       OpFlags = X86II::MO_DARWIN_STUB;
3154     }
3155
3156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3157                                          OpFlags);
3158   } else if (Subtarget->isTarget64BitILP32() &&
3159              Callee->getValueType(0) == MVT::i32) {
3160     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3161     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3162   }
3163
3164   // Returns a chain & a flag for retval copy to use.
3165   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3166   SmallVector<SDValue, 8> Ops;
3167
3168   if (!IsSibcall && isTailCall) {
3169     Chain = DAG.getCALLSEQ_END(Chain,
3170                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3171                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3172     InFlag = Chain.getValue(1);
3173   }
3174
3175   Ops.push_back(Chain);
3176   Ops.push_back(Callee);
3177
3178   if (isTailCall)
3179     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3180
3181   // Add argument registers to the end of the list so that they are known live
3182   // into the call.
3183   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3184     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3185                                   RegsToPass[i].second.getValueType()));
3186
3187   // Add a register mask operand representing the call-preserved registers.
3188   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3189   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3190   assert(Mask && "Missing call preserved mask for calling convention");
3191   Ops.push_back(DAG.getRegisterMask(Mask));
3192
3193   if (InFlag.getNode())
3194     Ops.push_back(InFlag);
3195
3196   if (isTailCall) {
3197     // We used to do:
3198     //// If this is the first return lowered for this function, add the regs
3199     //// to the liveout set for the function.
3200     // This isn't right, although it's probably harmless on x86; liveouts
3201     // should be computed from returns not tail calls.  Consider a void
3202     // function making a tail call to a function returning int.
3203     MF.getFrameInfo()->setHasTailCall();
3204     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3205   }
3206
3207   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3208   InFlag = Chain.getValue(1);
3209
3210   // Create the CALLSEQ_END node.
3211   unsigned NumBytesForCalleeToPop;
3212   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3213                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3214     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3215   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3216            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3217            SR == StackStructReturn)
3218     // If this is a call to a struct-return function, the callee
3219     // pops the hidden struct pointer, so we have to push it back.
3220     // This is common for Darwin/X86, Linux & Mingw32 targets.
3221     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3222     NumBytesForCalleeToPop = 4;
3223   else
3224     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3225
3226   // Returns a flag for retval copy to use.
3227   if (!IsSibcall) {
3228     Chain = DAG.getCALLSEQ_END(Chain,
3229                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3230                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3231                                                      true),
3232                                InFlag, dl);
3233     InFlag = Chain.getValue(1);
3234   }
3235
3236   // Handle result values, copying them out of physregs into vregs that we
3237   // return.
3238   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3239                          Ins, dl, DAG, InVals);
3240 }
3241
3242 //===----------------------------------------------------------------------===//
3243 //                Fast Calling Convention (tail call) implementation
3244 //===----------------------------------------------------------------------===//
3245
3246 //  Like std call, callee cleans arguments, convention except that ECX is
3247 //  reserved for storing the tail called function address. Only 2 registers are
3248 //  free for argument passing (inreg). Tail call optimization is performed
3249 //  provided:
3250 //                * tailcallopt is enabled
3251 //                * caller/callee are fastcc
3252 //  On X86_64 architecture with GOT-style position independent code only local
3253 //  (within module) calls are supported at the moment.
3254 //  To keep the stack aligned according to platform abi the function
3255 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3256 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3257 //  If a tail called function callee has more arguments than the caller the
3258 //  caller needs to make sure that there is room to move the RETADDR to. This is
3259 //  achieved by reserving an area the size of the argument delta right after the
3260 //  original RETADDR, but before the saved framepointer or the spilled registers
3261 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3262 //  stack layout:
3263 //    arg1
3264 //    arg2
3265 //    RETADDR
3266 //    [ new RETADDR
3267 //      move area ]
3268 //    (possible EBP)
3269 //    ESI
3270 //    EDI
3271 //    local1 ..
3272
3273 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3274 /// for a 16 byte align requirement.
3275 unsigned
3276 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3277                                                SelectionDAG& DAG) const {
3278   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3279   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3280   unsigned StackAlignment = TFI.getStackAlignment();
3281   uint64_t AlignMask = StackAlignment - 1;
3282   int64_t Offset = StackSize;
3283   unsigned SlotSize = RegInfo->getSlotSize();
3284   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3285     // Number smaller than 12 so just add the difference.
3286     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3287   } else {
3288     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3289     Offset = ((~AlignMask) & Offset) + StackAlignment +
3290       (StackAlignment-SlotSize);
3291   }
3292   return Offset;
3293 }
3294
3295 /// MatchingStackOffset - Return true if the given stack call argument is
3296 /// already available in the same position (relatively) of the caller's
3297 /// incoming argument stack.
3298 static
3299 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3300                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3301                          const X86InstrInfo *TII) {
3302   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3303   int FI = INT_MAX;
3304   if (Arg.getOpcode() == ISD::CopyFromReg) {
3305     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3306     if (!TargetRegisterInfo::isVirtualRegister(VR))
3307       return false;
3308     MachineInstr *Def = MRI->getVRegDef(VR);
3309     if (!Def)
3310       return false;
3311     if (!Flags.isByVal()) {
3312       if (!TII->isLoadFromStackSlot(Def, FI))
3313         return false;
3314     } else {
3315       unsigned Opcode = Def->getOpcode();
3316       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3317            Opcode == X86::LEA64_32r) &&
3318           Def->getOperand(1).isFI()) {
3319         FI = Def->getOperand(1).getIndex();
3320         Bytes = Flags.getByValSize();
3321       } else
3322         return false;
3323     }
3324   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3325     if (Flags.isByVal())
3326       // ByVal argument is passed in as a pointer but it's now being
3327       // dereferenced. e.g.
3328       // define @foo(%struct.X* %A) {
3329       //   tail call @bar(%struct.X* byval %A)
3330       // }
3331       return false;
3332     SDValue Ptr = Ld->getBasePtr();
3333     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3334     if (!FINode)
3335       return false;
3336     FI = FINode->getIndex();
3337   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3338     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3339     FI = FINode->getIndex();
3340     Bytes = Flags.getByValSize();
3341   } else
3342     return false;
3343
3344   assert(FI != INT_MAX);
3345   if (!MFI->isFixedObjectIndex(FI))
3346     return false;
3347   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3348 }
3349
3350 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3351 /// for tail call optimization. Targets which want to do tail call
3352 /// optimization should implement this function.
3353 bool
3354 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3355                                                      CallingConv::ID CalleeCC,
3356                                                      bool isVarArg,
3357                                                      bool isCalleeStructRet,
3358                                                      bool isCallerStructRet,
3359                                                      Type *RetTy,
3360                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3361                                     const SmallVectorImpl<SDValue> &OutVals,
3362                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3363                                                      SelectionDAG &DAG) const {
3364   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3365     return false;
3366
3367   // If -tailcallopt is specified, make fastcc functions tail-callable.
3368   const MachineFunction &MF = DAG.getMachineFunction();
3369   const Function *CallerF = MF.getFunction();
3370
3371   // If the function return type is x86_fp80 and the callee return type is not,
3372   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3373   // perform a tailcall optimization here.
3374   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3375     return false;
3376
3377   CallingConv::ID CallerCC = CallerF->getCallingConv();
3378   bool CCMatch = CallerCC == CalleeCC;
3379   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3380   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3381
3382   // Win64 functions have extra shadow space for argument homing. Don't do the
3383   // sibcall if the caller and callee have mismatched expectations for this
3384   // space.
3385   if (IsCalleeWin64 != IsCallerWin64)
3386     return false;
3387
3388   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3389     if (IsTailCallConvention(CalleeCC) && CCMatch)
3390       return true;
3391     return false;
3392   }
3393
3394   // Look for obvious safe cases to perform tail call optimization that do not
3395   // require ABI changes. This is what gcc calls sibcall.
3396
3397   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3398   // emit a special epilogue.
3399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3400   if (RegInfo->needsStackRealignment(MF))
3401     return false;
3402
3403   // Also avoid sibcall optimization if either caller or callee uses struct
3404   // return semantics.
3405   if (isCalleeStructRet || isCallerStructRet)
3406     return false;
3407
3408   // An stdcall/thiscall caller is expected to clean up its arguments; the
3409   // callee isn't going to do that.
3410   // FIXME: this is more restrictive than needed. We could produce a tailcall
3411   // when the stack adjustment matches. For example, with a thiscall that takes
3412   // only one argument.
3413   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3414                    CallerCC == CallingConv::X86_ThisCall))
3415     return false;
3416
3417   // Do not sibcall optimize vararg calls unless all arguments are passed via
3418   // registers.
3419   if (isVarArg && !Outs.empty()) {
3420
3421     // Optimizing for varargs on Win64 is unlikely to be safe without
3422     // additional testing.
3423     if (IsCalleeWin64 || IsCallerWin64)
3424       return false;
3425
3426     SmallVector<CCValAssign, 16> ArgLocs;
3427     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3428                    *DAG.getContext());
3429
3430     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3431     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3432       if (!ArgLocs[i].isRegLoc())
3433         return false;
3434   }
3435
3436   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3437   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3438   // this into a sibcall.
3439   bool Unused = false;
3440   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3441     if (!Ins[i].Used) {
3442       Unused = true;
3443       break;
3444     }
3445   }
3446   if (Unused) {
3447     SmallVector<CCValAssign, 16> RVLocs;
3448     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3449                    *DAG.getContext());
3450     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3451     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3452       CCValAssign &VA = RVLocs[i];
3453       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3454         return false;
3455     }
3456   }
3457
3458   // If the calling conventions do not match, then we'd better make sure the
3459   // results are returned in the same way as what the caller expects.
3460   if (!CCMatch) {
3461     SmallVector<CCValAssign, 16> RVLocs1;
3462     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3463                     *DAG.getContext());
3464     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3465
3466     SmallVector<CCValAssign, 16> RVLocs2;
3467     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3468                     *DAG.getContext());
3469     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     if (RVLocs1.size() != RVLocs2.size())
3472       return false;
3473     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3474       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3475         return false;
3476       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3477         return false;
3478       if (RVLocs1[i].isRegLoc()) {
3479         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3480           return false;
3481       } else {
3482         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3483           return false;
3484       }
3485     }
3486   }
3487
3488   // If the callee takes no arguments then go on to check the results of the
3489   // call.
3490   if (!Outs.empty()) {
3491     // Check if stack adjustment is needed. For now, do not do this if any
3492     // argument is passed on the stack.
3493     SmallVector<CCValAssign, 16> ArgLocs;
3494     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3495                    *DAG.getContext());
3496
3497     // Allocate shadow area for Win64
3498     if (IsCalleeWin64)
3499       CCInfo.AllocateStack(32, 8);
3500
3501     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3502     if (CCInfo.getNextStackOffset()) {
3503       MachineFunction &MF = DAG.getMachineFunction();
3504       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3505         return false;
3506
3507       // Check if the arguments are already laid out in the right way as
3508       // the caller's fixed stack objects.
3509       MachineFrameInfo *MFI = MF.getFrameInfo();
3510       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3511       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3512       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3513         CCValAssign &VA = ArgLocs[i];
3514         SDValue Arg = OutVals[i];
3515         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3516         if (VA.getLocInfo() == CCValAssign::Indirect)
3517           return false;
3518         if (!VA.isRegLoc()) {
3519           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3520                                    MFI, MRI, TII))
3521             return false;
3522         }
3523       }
3524     }
3525
3526     // If the tailcall address may be in a register, then make sure it's
3527     // possible to register allocate for it. In 32-bit, the call address can
3528     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3529     // callee-saved registers are restored. These happen to be the same
3530     // registers used to pass 'inreg' arguments so watch out for those.
3531     if (!Subtarget->is64Bit() &&
3532         ((!isa<GlobalAddressSDNode>(Callee) &&
3533           !isa<ExternalSymbolSDNode>(Callee)) ||
3534          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3535       unsigned NumInRegs = 0;
3536       // In PIC we need an extra register to formulate the address computation
3537       // for the callee.
3538       unsigned MaxInRegs =
3539         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3540
3541       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3542         CCValAssign &VA = ArgLocs[i];
3543         if (!VA.isRegLoc())
3544           continue;
3545         unsigned Reg = VA.getLocReg();
3546         switch (Reg) {
3547         default: break;
3548         case X86::EAX: case X86::EDX: case X86::ECX:
3549           if (++NumInRegs == MaxInRegs)
3550             return false;
3551           break;
3552         }
3553       }
3554     }
3555   }
3556
3557   return true;
3558 }
3559
3560 FastISel *
3561 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3562                                   const TargetLibraryInfo *libInfo) const {
3563   return X86::createFastISel(funcInfo, libInfo);
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 //                           Other Lowering Hooks
3568 //===----------------------------------------------------------------------===//
3569
3570 static bool MayFoldLoad(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3572 }
3573
3574 static bool MayFoldIntoStore(SDValue Op) {
3575   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3576 }
3577
3578 static bool isTargetShuffle(unsigned Opcode) {
3579   switch(Opcode) {
3580   default: return false;
3581   case X86ISD::BLENDI:
3582   case X86ISD::PSHUFB:
3583   case X86ISD::PSHUFD:
3584   case X86ISD::PSHUFHW:
3585   case X86ISD::PSHUFLW:
3586   case X86ISD::SHUFP:
3587   case X86ISD::PALIGNR:
3588   case X86ISD::MOVLHPS:
3589   case X86ISD::MOVLHPD:
3590   case X86ISD::MOVHLPS:
3591   case X86ISD::MOVLPS:
3592   case X86ISD::MOVLPD:
3593   case X86ISD::MOVSHDUP:
3594   case X86ISD::MOVSLDUP:
3595   case X86ISD::MOVDDUP:
3596   case X86ISD::MOVSS:
3597   case X86ISD::MOVSD:
3598   case X86ISD::UNPCKL:
3599   case X86ISD::UNPCKH:
3600   case X86ISD::VPERMILPI:
3601   case X86ISD::VPERM2X128:
3602   case X86ISD::VPERMI:
3603     return true;
3604   }
3605 }
3606
3607 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3608                                     SDValue V1, unsigned TargetMask,
3609                                     SelectionDAG &DAG) {
3610   switch(Opc) {
3611   default: llvm_unreachable("Unknown x86 shuffle node");
3612   case X86ISD::PSHUFD:
3613   case X86ISD::PSHUFHW:
3614   case X86ISD::PSHUFLW:
3615   case X86ISD::VPERMILPI:
3616   case X86ISD::VPERMI:
3617     return DAG.getNode(Opc, dl, VT, V1,
3618                        DAG.getConstant(TargetMask, dl, MVT::i8));
3619   }
3620 }
3621
3622 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3624   switch(Opc) {
3625   default: llvm_unreachable("Unknown x86 shuffle node");
3626   case X86ISD::MOVLHPS:
3627   case X86ISD::MOVLHPD:
3628   case X86ISD::MOVHLPS:
3629   case X86ISD::MOVLPS:
3630   case X86ISD::MOVLPD:
3631   case X86ISD::MOVSS:
3632   case X86ISD::MOVSD:
3633   case X86ISD::UNPCKL:
3634   case X86ISD::UNPCKH:
3635     return DAG.getNode(Opc, dl, VT, V1, V2);
3636   }
3637 }
3638
3639 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3640   MachineFunction &MF = DAG.getMachineFunction();
3641   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3642   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3643   int ReturnAddrIndex = FuncInfo->getRAIndex();
3644
3645   if (ReturnAddrIndex == 0) {
3646     // Set up a frame object for the return address.
3647     unsigned SlotSize = RegInfo->getSlotSize();
3648     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3649                                                            -(int64_t)SlotSize,
3650                                                            false);
3651     FuncInfo->setRAIndex(ReturnAddrIndex);
3652   }
3653
3654   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3655 }
3656
3657 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3658                                        bool hasSymbolicDisplacement) {
3659   // Offset should fit into 32 bit immediate field.
3660   if (!isInt<32>(Offset))
3661     return false;
3662
3663   // If we don't have a symbolic displacement - we don't have any extra
3664   // restrictions.
3665   if (!hasSymbolicDisplacement)
3666     return true;
3667
3668   // FIXME: Some tweaks might be needed for medium code model.
3669   if (M != CodeModel::Small && M != CodeModel::Kernel)
3670     return false;
3671
3672   // For small code model we assume that latest object is 16MB before end of 31
3673   // bits boundary. We may also accept pretty large negative constants knowing
3674   // that all objects are in the positive half of address space.
3675   if (M == CodeModel::Small && Offset < 16*1024*1024)
3676     return true;
3677
3678   // For kernel code model we know that all object resist in the negative half
3679   // of 32bits address space. We may not accept negative offsets, since they may
3680   // be just off and we may accept pretty large positive ones.
3681   if (M == CodeModel::Kernel && Offset >= 0)
3682     return true;
3683
3684   return false;
3685 }
3686
3687 /// isCalleePop - Determines whether the callee is required to pop its
3688 /// own arguments. Callee pop is necessary to support tail calls.
3689 bool X86::isCalleePop(CallingConv::ID CallingConv,
3690                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3691   switch (CallingConv) {
3692   default:
3693     return false;
3694   case CallingConv::X86_StdCall:
3695   case CallingConv::X86_FastCall:
3696   case CallingConv::X86_ThisCall:
3697     return !is64Bit;
3698   case CallingConv::Fast:
3699   case CallingConv::GHC:
3700   case CallingConv::HiPE:
3701     if (IsVarArg)
3702       return false;
3703     return TailCallOpt;
3704   }
3705 }
3706
3707 /// \brief Return true if the condition is an unsigned comparison operation.
3708 static bool isX86CCUnsigned(unsigned X86CC) {
3709   switch (X86CC) {
3710   default: llvm_unreachable("Invalid integer condition!");
3711   case X86::COND_E:     return true;
3712   case X86::COND_G:     return false;
3713   case X86::COND_GE:    return false;
3714   case X86::COND_L:     return false;
3715   case X86::COND_LE:    return false;
3716   case X86::COND_NE:    return true;
3717   case X86::COND_B:     return true;
3718   case X86::COND_A:     return true;
3719   case X86::COND_BE:    return true;
3720   case X86::COND_AE:    return true;
3721   }
3722   llvm_unreachable("covered switch fell through?!");
3723 }
3724
3725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3726 /// specific condition code, returning the condition code and the LHS/RHS of the
3727 /// comparison to make.
3728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3730   if (!isFP) {
3731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3733         // X > -1   -> X == 0, jump !sign.
3734         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3735         return X86::COND_NS;
3736       }
3737       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3738         // X < 0   -> X == 0, jump on sign.
3739         return X86::COND_S;
3740       }
3741       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3742         // X < 1   -> X <= 0
3743         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3744         return X86::COND_LE;
3745       }
3746     }
3747
3748     switch (SetCCOpcode) {
3749     default: llvm_unreachable("Invalid integer condition!");
3750     case ISD::SETEQ:  return X86::COND_E;
3751     case ISD::SETGT:  return X86::COND_G;
3752     case ISD::SETGE:  return X86::COND_GE;
3753     case ISD::SETLT:  return X86::COND_L;
3754     case ISD::SETLE:  return X86::COND_LE;
3755     case ISD::SETNE:  return X86::COND_NE;
3756     case ISD::SETULT: return X86::COND_B;
3757     case ISD::SETUGT: return X86::COND_A;
3758     case ISD::SETULE: return X86::COND_BE;
3759     case ISD::SETUGE: return X86::COND_AE;
3760     }
3761   }
3762
3763   // First determine if it is required or is profitable to flip the operands.
3764
3765   // If LHS is a foldable load, but RHS is not, flip the condition.
3766   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3767       !ISD::isNON_EXTLoad(RHS.getNode())) {
3768     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3769     std::swap(LHS, RHS);
3770   }
3771
3772   switch (SetCCOpcode) {
3773   default: break;
3774   case ISD::SETOLT:
3775   case ISD::SETOLE:
3776   case ISD::SETUGT:
3777   case ISD::SETUGE:
3778     std::swap(LHS, RHS);
3779     break;
3780   }
3781
3782   // On a floating point condition, the flags are set as follows:
3783   // ZF  PF  CF   op
3784   //  0 | 0 | 0 | X > Y
3785   //  0 | 0 | 1 | X < Y
3786   //  1 | 0 | 0 | X == Y
3787   //  1 | 1 | 1 | unordered
3788   switch (SetCCOpcode) {
3789   default: llvm_unreachable("Condcode should be pre-legalized away");
3790   case ISD::SETUEQ:
3791   case ISD::SETEQ:   return X86::COND_E;
3792   case ISD::SETOLT:              // flipped
3793   case ISD::SETOGT:
3794   case ISD::SETGT:   return X86::COND_A;
3795   case ISD::SETOLE:              // flipped
3796   case ISD::SETOGE:
3797   case ISD::SETGE:   return X86::COND_AE;
3798   case ISD::SETUGT:              // flipped
3799   case ISD::SETULT:
3800   case ISD::SETLT:   return X86::COND_B;
3801   case ISD::SETUGE:              // flipped
3802   case ISD::SETULE:
3803   case ISD::SETLE:   return X86::COND_BE;
3804   case ISD::SETONE:
3805   case ISD::SETNE:   return X86::COND_NE;
3806   case ISD::SETUO:   return X86::COND_P;
3807   case ISD::SETO:    return X86::COND_NP;
3808   case ISD::SETOEQ:
3809   case ISD::SETUNE:  return X86::COND_INVALID;
3810   }
3811 }
3812
3813 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3814 /// code. Current x86 isa includes the following FP cmov instructions:
3815 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3816 static bool hasFPCMov(unsigned X86CC) {
3817   switch (X86CC) {
3818   default:
3819     return false;
3820   case X86::COND_B:
3821   case X86::COND_BE:
3822   case X86::COND_E:
3823   case X86::COND_P:
3824   case X86::COND_A:
3825   case X86::COND_AE:
3826   case X86::COND_NE:
3827   case X86::COND_NP:
3828     return true;
3829   }
3830 }
3831
3832 /// isFPImmLegal - Returns true if the target can instruction select the
3833 /// specified FP immediate natively. If false, the legalizer will
3834 /// materialize the FP immediate as a load from a constant pool.
3835 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3836   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3837     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3838       return true;
3839   }
3840   return false;
3841 }
3842
3843 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3844                                               ISD::LoadExtType ExtTy,
3845                                               EVT NewVT) const {
3846   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3847   // relocation target a movq or addq instruction: don't let the load shrink.
3848   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3849   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3850     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3851       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3852   return true;
3853 }
3854
3855 /// \brief Returns true if it is beneficial to convert a load of a constant
3856 /// to just the constant itself.
3857 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3858                                                           Type *Ty) const {
3859   assert(Ty->isIntegerTy());
3860
3861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3862   if (BitSize == 0 || BitSize > 64)
3863     return false;
3864   return true;
3865 }
3866
3867 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3868                                                 unsigned Index) const {
3869   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3870     return false;
3871
3872   return (Index == 0 || Index == ResVT.getVectorNumElements());
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3876   // Speculate cttz only if we can directly use TZCNT.
3877   return Subtarget->hasBMI();
3878 }
3879
3880 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3881   // Speculate ctlz only if we can directly use LZCNT.
3882   return Subtarget->hasLZCNT();
3883 }
3884
3885 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3886 /// the specified range (L, H].
3887 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3888   return (Val < 0) || (Val >= Low && Val < Hi);
3889 }
3890
3891 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3892 /// specified value.
3893 static bool isUndefOrEqual(int Val, int CmpVal) {
3894   return (Val < 0 || Val == CmpVal);
3895 }
3896
3897 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3898 /// from position Pos and ending in Pos+Size, falls within the specified
3899 /// sequential range (Low, Low+Size]. or is undef.
3900 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3901                                        unsigned Pos, unsigned Size, int Low) {
3902   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3903     if (!isUndefOrEqual(Mask[i], Low))
3904       return false;
3905   return true;
3906 }
3907
3908 /// isVEXTRACTIndex - Return true if the specified
3909 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3910 /// suitable for instruction that extract 128 or 256 bit vectors
3911 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3912   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3913   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3914     return false;
3915
3916   // The index should be aligned on a vecWidth-bit boundary.
3917   uint64_t Index =
3918     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3919
3920   MVT VT = N->getSimpleValueType(0);
3921   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3922   bool Result = (Index * ElSize) % vecWidth == 0;
3923
3924   return Result;
3925 }
3926
3927 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3928 /// operand specifies a subvector insert that is suitable for input to
3929 /// insertion of 128 or 256-bit subvectors
3930 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3931   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3932   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3933     return false;
3934   // The index should be aligned on a vecWidth-bit boundary.
3935   uint64_t Index =
3936     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3937
3938   MVT VT = N->getSimpleValueType(0);
3939   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3940   bool Result = (Index * ElSize) % vecWidth == 0;
3941
3942   return Result;
3943 }
3944
3945 bool X86::isVINSERT128Index(SDNode *N) {
3946   return isVINSERTIndex(N, 128);
3947 }
3948
3949 bool X86::isVINSERT256Index(SDNode *N) {
3950   return isVINSERTIndex(N, 256);
3951 }
3952
3953 bool X86::isVEXTRACT128Index(SDNode *N) {
3954   return isVEXTRACTIndex(N, 128);
3955 }
3956
3957 bool X86::isVEXTRACT256Index(SDNode *N) {
3958   return isVEXTRACTIndex(N, 256);
3959 }
3960
3961 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3962   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3963   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3964     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3965
3966   uint64_t Index =
3967     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3968
3969   MVT VecVT = N->getOperand(0).getSimpleValueType();
3970   MVT ElVT = VecVT.getVectorElementType();
3971
3972   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3973   return Index / NumElemsPerChunk;
3974 }
3975
3976 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3977   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3978   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3979     llvm_unreachable("Illegal insert subvector for VINSERT");
3980
3981   uint64_t Index =
3982     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3983
3984   MVT VecVT = N->getSimpleValueType(0);
3985   MVT ElVT = VecVT.getVectorElementType();
3986
3987   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3988   return Index / NumElemsPerChunk;
3989 }
3990
3991 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3993 /// and VINSERTI128 instructions.
3994 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3995   return getExtractVEXTRACTImmediate(N, 128);
3996 }
3997
3998 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3999 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4000 /// and VINSERTI64x4 instructions.
4001 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4002   return getExtractVEXTRACTImmediate(N, 256);
4003 }
4004
4005 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4007 /// and VINSERTI128 instructions.
4008 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4009   return getInsertVINSERTImmediate(N, 128);
4010 }
4011
4012 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4013 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4014 /// and VINSERTI64x4 instructions.
4015 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4016   return getInsertVINSERTImmediate(N, 256);
4017 }
4018
4019 /// isZero - Returns true if Elt is a constant integer zero
4020 static bool isZero(SDValue V) {
4021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4022   return C && C->isNullValue();
4023 }
4024
4025 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4026 /// constant +0.0.
4027 bool X86::isZeroNode(SDValue Elt) {
4028   if (isZero(Elt))
4029     return true;
4030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4031     return CFP->getValueAPF().isPosZero();
4032   return false;
4033 }
4034
4035 /// getZeroVector - Returns a vector of specified type with all zero elements.
4036 ///
4037 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4038                              SelectionDAG &DAG, SDLoc dl) {
4039   assert(VT.isVector() && "Expected a vector type");
4040
4041   // Always build SSE zero vectors as <4 x i32> bitcasted
4042   // to their dest type. This ensures they get CSE'd.
4043   SDValue Vec;
4044   if (VT.is128BitVector()) {  // SSE
4045     if (Subtarget->hasSSE2()) {  // SSE2
4046       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4047       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4048     } else { // SSE1
4049       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4050       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4051     }
4052   } else if (VT.is256BitVector()) { // AVX
4053     if (Subtarget->hasInt256()) { // AVX2
4054       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4055       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4056       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4057     } else {
4058       // 256-bit logic and arithmetic instructions in AVX are all
4059       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4060       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4061       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4062       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4063     }
4064   } else if (VT.is512BitVector()) { // AVX-512
4065       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4066       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4067                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4068       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4069   } else if (VT.getScalarType() == MVT::i1) {
4070
4071     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4072             && "Unexpected vector type");
4073     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4074             && "Unexpected vector type");
4075     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4076     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4078   } else
4079     llvm_unreachable("Unexpected vector type");
4080
4081   return DAG.getBitcast(VT, Vec);
4082 }
4083
4084 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4085                                 SelectionDAG &DAG, SDLoc dl,
4086                                 unsigned vectorWidth) {
4087   assert((vectorWidth == 128 || vectorWidth == 256) &&
4088          "Unsupported vector width");
4089   EVT VT = Vec.getValueType();
4090   EVT ElVT = VT.getVectorElementType();
4091   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4092   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4093                                   VT.getVectorNumElements()/Factor);
4094
4095   // Extract from UNDEF is UNDEF.
4096   if (Vec.getOpcode() == ISD::UNDEF)
4097     return DAG.getUNDEF(ResultVT);
4098
4099   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4100   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4101
4102   // This is the index of the first element of the vectorWidth-bit chunk
4103   // we want.
4104   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4105                                * ElemsPerChunk);
4106
4107   // If the input is a buildvector just emit a smaller one.
4108   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4109     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4110                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4111                                     ElemsPerChunk));
4112
4113   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4114   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4115 }
4116
4117 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4118 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4119 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4120 /// instructions or a simple subregister reference. Idx is an index in the
4121 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4122 /// lowering EXTRACT_VECTOR_ELT operations easier.
4123 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4124                                    SelectionDAG &DAG, SDLoc dl) {
4125   assert((Vec.getValueType().is256BitVector() ||
4126           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4127   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4128 }
4129
4130 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4131 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4132                                    SelectionDAG &DAG, SDLoc dl) {
4133   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4135 }
4136
4137 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4138                                unsigned IdxVal, SelectionDAG &DAG,
4139                                SDLoc dl, unsigned vectorWidth) {
4140   assert((vectorWidth == 128 || vectorWidth == 256) &&
4141          "Unsupported vector width");
4142   // Inserting UNDEF is Result
4143   if (Vec.getOpcode() == ISD::UNDEF)
4144     return Result;
4145   EVT VT = Vec.getValueType();
4146   EVT ElVT = VT.getVectorElementType();
4147   EVT ResultVT = Result.getValueType();
4148
4149   // Insert the relevant vectorWidth bits.
4150   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4151
4152   // This is the index of the first element of the vectorWidth-bit chunk
4153   // we want.
4154   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4155                                * ElemsPerChunk);
4156
4157   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4158   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4159 }
4160
4161 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4162 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4163 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4164 /// simple superregister reference.  Idx is an index in the 128 bits
4165 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4166 /// lowering INSERT_VECTOR_ELT operations easier.
4167 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4168                                   SelectionDAG &DAG, SDLoc dl) {
4169   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4170
4171   // For insertion into the zero index (low half) of a 256-bit vector, it is
4172   // more efficient to generate a blend with immediate instead of an insert*128.
4173   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4174   // extend the subvector to the size of the result vector. Make sure that
4175   // we are not recursing on that node by checking for undef here.
4176   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4177       Result.getOpcode() != ISD::UNDEF) {
4178     EVT ResultVT = Result.getValueType();
4179     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4180     SDValue Undef = DAG.getUNDEF(ResultVT);
4181     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4182                                  Vec, ZeroIndex);
4183
4184     // The blend instruction, and therefore its mask, depend on the data type.
4185     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4186     if (ScalarType.isFloatingPoint()) {
4187       // Choose either vblendps (float) or vblendpd (double).
4188       unsigned ScalarSize = ScalarType.getSizeInBits();
4189       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4190       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4191       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4192       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4193     }
4194
4195     const X86Subtarget &Subtarget =
4196     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4197
4198     // AVX2 is needed for 256-bit integer blend support.
4199     // Integers must be cast to 32-bit because there is only vpblendd;
4200     // vpblendw can't be used for this because it has a handicapped mask.
4201
4202     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4203     // is still more efficient than using the wrong domain vinsertf128 that
4204     // will be created by InsertSubVector().
4205     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4206
4207     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4208     Vec256 = DAG.getBitcast(CastVT, Vec256);
4209     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4210     return DAG.getBitcast(ResultVT, Vec256);
4211   }
4212
4213   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4214 }
4215
4216 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4217                                   SelectionDAG &DAG, SDLoc dl) {
4218   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4219   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4220 }
4221
4222 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4223 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4224 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4225 /// large BUILD_VECTORS.
4226 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4227                                    unsigned NumElems, SelectionDAG &DAG,
4228                                    SDLoc dl) {
4229   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4230   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4231 }
4232
4233 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4234                                    unsigned NumElems, SelectionDAG &DAG,
4235                                    SDLoc dl) {
4236   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4237   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4238 }
4239
4240 /// getOnesVector - Returns a vector of specified type with all bits set.
4241 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4242 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4243 /// Then bitcast to their original type, ensuring they get CSE'd.
4244 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4245                              SDLoc dl) {
4246   assert(VT.isVector() && "Expected a vector type");
4247
4248   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4249   SDValue Vec;
4250   if (VT.is256BitVector()) {
4251     if (HasInt256) { // AVX2
4252       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4253       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4254     } else { // AVX
4255       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4256       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4257     }
4258   } else if (VT.is128BitVector()) {
4259     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4260   } else
4261     llvm_unreachable("Unexpected vector type");
4262
4263   return DAG.getBitcast(VT, Vec);
4264 }
4265
4266 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4267 /// operation of specified width.
4268 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4269                        SDValue V2) {
4270   unsigned NumElems = VT.getVectorNumElements();
4271   SmallVector<int, 8> Mask;
4272   Mask.push_back(NumElems);
4273   for (unsigned i = 1; i != NumElems; ++i)
4274     Mask.push_back(i);
4275   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4276 }
4277
4278 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4279 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4280                           SDValue V2) {
4281   unsigned NumElems = VT.getVectorNumElements();
4282   SmallVector<int, 8> Mask;
4283   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4284     Mask.push_back(i);
4285     Mask.push_back(i + NumElems);
4286   }
4287   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4288 }
4289
4290 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4291 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4292                           SDValue V2) {
4293   unsigned NumElems = VT.getVectorNumElements();
4294   SmallVector<int, 8> Mask;
4295   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4296     Mask.push_back(i + Half);
4297     Mask.push_back(i + NumElems + Half);
4298   }
4299   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4300 }
4301
4302 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4303 /// vector of zero or undef vector.  This produces a shuffle where the low
4304 /// element of V2 is swizzled into the zero/undef vector, landing at element
4305 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4306 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4307                                            bool IsZero,
4308                                            const X86Subtarget *Subtarget,
4309                                            SelectionDAG &DAG) {
4310   MVT VT = V2.getSimpleValueType();
4311   SDValue V1 = IsZero
4312     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4313   unsigned NumElems = VT.getVectorNumElements();
4314   SmallVector<int, 16> MaskVec;
4315   for (unsigned i = 0; i != NumElems; ++i)
4316     // If this is the insertion idx, put the low elt of V2 here.
4317     MaskVec.push_back(i == Idx ? NumElems : i);
4318   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4319 }
4320
4321 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4322 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4323 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4324 /// shuffles which use a single input multiple times, and in those cases it will
4325 /// adjust the mask to only have indices within that single input.
4326 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4327                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4328   unsigned NumElems = VT.getVectorNumElements();
4329   SDValue ImmN;
4330
4331   IsUnary = false;
4332   bool IsFakeUnary = false;
4333   switch(N->getOpcode()) {
4334   case X86ISD::BLENDI:
4335     ImmN = N->getOperand(N->getNumOperands()-1);
4336     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4337     break;
4338   case X86ISD::SHUFP:
4339     ImmN = N->getOperand(N->getNumOperands()-1);
4340     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4341     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4342     break;
4343   case X86ISD::UNPCKH:
4344     DecodeUNPCKHMask(VT, Mask);
4345     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4346     break;
4347   case X86ISD::UNPCKL:
4348     DecodeUNPCKLMask(VT, Mask);
4349     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4350     break;
4351   case X86ISD::MOVHLPS:
4352     DecodeMOVHLPSMask(NumElems, Mask);
4353     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4354     break;
4355   case X86ISD::MOVLHPS:
4356     DecodeMOVLHPSMask(NumElems, Mask);
4357     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4358     break;
4359   case X86ISD::PALIGNR:
4360     ImmN = N->getOperand(N->getNumOperands()-1);
4361     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4362     break;
4363   case X86ISD::PSHUFD:
4364   case X86ISD::VPERMILPI:
4365     ImmN = N->getOperand(N->getNumOperands()-1);
4366     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4367     IsUnary = true;
4368     break;
4369   case X86ISD::PSHUFHW:
4370     ImmN = N->getOperand(N->getNumOperands()-1);
4371     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4372     IsUnary = true;
4373     break;
4374   case X86ISD::PSHUFLW:
4375     ImmN = N->getOperand(N->getNumOperands()-1);
4376     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4377     IsUnary = true;
4378     break;
4379   case X86ISD::PSHUFB: {
4380     IsUnary = true;
4381     SDValue MaskNode = N->getOperand(1);
4382     while (MaskNode->getOpcode() == ISD::BITCAST)
4383       MaskNode = MaskNode->getOperand(0);
4384
4385     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4386       // If we have a build-vector, then things are easy.
4387       EVT VT = MaskNode.getValueType();
4388       assert(VT.isVector() &&
4389              "Can't produce a non-vector with a build_vector!");
4390       if (!VT.isInteger())
4391         return false;
4392
4393       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4394
4395       SmallVector<uint64_t, 32> RawMask;
4396       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4397         SDValue Op = MaskNode->getOperand(i);
4398         if (Op->getOpcode() == ISD::UNDEF) {
4399           RawMask.push_back((uint64_t)SM_SentinelUndef);
4400           continue;
4401         }
4402         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4403         if (!CN)
4404           return false;
4405         APInt MaskElement = CN->getAPIntValue();
4406
4407         // We now have to decode the element which could be any integer size and
4408         // extract each byte of it.
4409         for (int j = 0; j < NumBytesPerElement; ++j) {
4410           // Note that this is x86 and so always little endian: the low byte is
4411           // the first byte of the mask.
4412           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4413           MaskElement = MaskElement.lshr(8);
4414         }
4415       }
4416       DecodePSHUFBMask(RawMask, Mask);
4417       break;
4418     }
4419
4420     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4421     if (!MaskLoad)
4422       return false;
4423
4424     SDValue Ptr = MaskLoad->getBasePtr();
4425     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4426         Ptr->getOpcode() == X86ISD::WrapperRIP)
4427       Ptr = Ptr->getOperand(0);
4428
4429     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4430     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4431       return false;
4432
4433     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4434       DecodePSHUFBMask(C, Mask);
4435       if (Mask.empty())
4436         return false;
4437       break;
4438     }
4439
4440     return false;
4441   }
4442   case X86ISD::VPERMI:
4443     ImmN = N->getOperand(N->getNumOperands()-1);
4444     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4445     IsUnary = true;
4446     break;
4447   case X86ISD::MOVSS:
4448   case X86ISD::MOVSD:
4449     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4450     break;
4451   case X86ISD::VPERM2X128:
4452     ImmN = N->getOperand(N->getNumOperands()-1);
4453     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4454     if (Mask.empty()) return false;
4455     break;
4456   case X86ISD::MOVSLDUP:
4457     DecodeMOVSLDUPMask(VT, Mask);
4458     IsUnary = true;
4459     break;
4460   case X86ISD::MOVSHDUP:
4461     DecodeMOVSHDUPMask(VT, Mask);
4462     IsUnary = true;
4463     break;
4464   case X86ISD::MOVDDUP:
4465     DecodeMOVDDUPMask(VT, Mask);
4466     IsUnary = true;
4467     break;
4468   case X86ISD::MOVLHPD:
4469   case X86ISD::MOVLPD:
4470   case X86ISD::MOVLPS:
4471     // Not yet implemented
4472     return false;
4473   default: llvm_unreachable("unknown target shuffle node");
4474   }
4475
4476   // If we have a fake unary shuffle, the shuffle mask is spread across two
4477   // inputs that are actually the same node. Re-map the mask to always point
4478   // into the first input.
4479   if (IsFakeUnary)
4480     for (int &M : Mask)
4481       if (M >= (int)Mask.size())
4482         M -= Mask.size();
4483
4484   return true;
4485 }
4486
4487 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4488 /// element of the result of the vector shuffle.
4489 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4490                                    unsigned Depth) {
4491   if (Depth == 6)
4492     return SDValue();  // Limit search depth.
4493
4494   SDValue V = SDValue(N, 0);
4495   EVT VT = V.getValueType();
4496   unsigned Opcode = V.getOpcode();
4497
4498   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4499   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4500     int Elt = SV->getMaskElt(Index);
4501
4502     if (Elt < 0)
4503       return DAG.getUNDEF(VT.getVectorElementType());
4504
4505     unsigned NumElems = VT.getVectorNumElements();
4506     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4507                                          : SV->getOperand(1);
4508     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4509   }
4510
4511   // Recurse into target specific vector shuffles to find scalars.
4512   if (isTargetShuffle(Opcode)) {
4513     MVT ShufVT = V.getSimpleValueType();
4514     unsigned NumElems = ShufVT.getVectorNumElements();
4515     SmallVector<int, 16> ShuffleMask;
4516     bool IsUnary;
4517
4518     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4519       return SDValue();
4520
4521     int Elt = ShuffleMask[Index];
4522     if (Elt < 0)
4523       return DAG.getUNDEF(ShufVT.getVectorElementType());
4524
4525     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4526                                          : N->getOperand(1);
4527     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4528                                Depth+1);
4529   }
4530
4531   // Actual nodes that may contain scalar elements
4532   if (Opcode == ISD::BITCAST) {
4533     V = V.getOperand(0);
4534     EVT SrcVT = V.getValueType();
4535     unsigned NumElems = VT.getVectorNumElements();
4536
4537     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4538       return SDValue();
4539   }
4540
4541   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4542     return (Index == 0) ? V.getOperand(0)
4543                         : DAG.getUNDEF(VT.getVectorElementType());
4544
4545   if (V.getOpcode() == ISD::BUILD_VECTOR)
4546     return V.getOperand(Index);
4547
4548   return SDValue();
4549 }
4550
4551 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4552 ///
4553 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4554                                        unsigned NumNonZero, unsigned NumZero,
4555                                        SelectionDAG &DAG,
4556                                        const X86Subtarget* Subtarget,
4557                                        const TargetLowering &TLI) {
4558   if (NumNonZero > 8)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564
4565   // SSE4.1 - use PINSRB to insert each byte directly.
4566   if (Subtarget->hasSSE41()) {
4567     for (unsigned i = 0; i < 16; ++i) {
4568       bool isNonZero = (NonZeros & (1 << i)) != 0;
4569       if (isNonZero) {
4570         if (First) {
4571           if (NumZero)
4572             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4573           else
4574             V = DAG.getUNDEF(MVT::v16i8);
4575           First = false;
4576         }
4577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4578                         MVT::v16i8, V, Op.getOperand(i),
4579                         DAG.getIntPtrConstant(i, dl));
4580       }
4581     }
4582
4583     return V;
4584   }
4585
4586   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4587   for (unsigned i = 0; i < 16; ++i) {
4588     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4589     if (ThisIsNonZero && First) {
4590       if (NumZero)
4591         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4592       else
4593         V = DAG.getUNDEF(MVT::v8i16);
4594       First = false;
4595     }
4596
4597     if ((i & 1) != 0) {
4598       SDValue ThisElt, LastElt;
4599       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4600       if (LastIsNonZero) {
4601         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4602                               MVT::i16, Op.getOperand(i-1));
4603       }
4604       if (ThisIsNonZero) {
4605         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4606         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4607                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4608         if (LastIsNonZero)
4609           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4610       } else
4611         ThisElt = LastElt;
4612
4613       if (ThisElt.getNode())
4614         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4615                         DAG.getIntPtrConstant(i/2, dl));
4616     }
4617   }
4618
4619   return DAG.getBitcast(MVT::v16i8, V);
4620 }
4621
4622 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4623 ///
4624 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4625                                      unsigned NumNonZero, unsigned NumZero,
4626                                      SelectionDAG &DAG,
4627                                      const X86Subtarget* Subtarget,
4628                                      const TargetLowering &TLI) {
4629   if (NumNonZero > 4)
4630     return SDValue();
4631
4632   SDLoc dl(Op);
4633   SDValue V;
4634   bool First = true;
4635   for (unsigned i = 0; i < 8; ++i) {
4636     bool isNonZero = (NonZeros & (1 << i)) != 0;
4637     if (isNonZero) {
4638       if (First) {
4639         if (NumZero)
4640           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4641         else
4642           V = DAG.getUNDEF(MVT::v8i16);
4643         First = false;
4644       }
4645       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4646                       MVT::v8i16, V, Op.getOperand(i),
4647                       DAG.getIntPtrConstant(i, dl));
4648     }
4649   }
4650
4651   return V;
4652 }
4653
4654 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4655 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4656                                      const X86Subtarget *Subtarget,
4657                                      const TargetLowering &TLI) {
4658   // Find all zeroable elements.
4659   std::bitset<4> Zeroable;
4660   for (int i=0; i < 4; ++i) {
4661     SDValue Elt = Op->getOperand(i);
4662     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4663   }
4664   assert(Zeroable.size() - Zeroable.count() > 1 &&
4665          "We expect at least two non-zero elements!");
4666
4667   // We only know how to deal with build_vector nodes where elements are either
4668   // zeroable or extract_vector_elt with constant index.
4669   SDValue FirstNonZero;
4670   unsigned FirstNonZeroIdx;
4671   for (unsigned i=0; i < 4; ++i) {
4672     if (Zeroable[i])
4673       continue;
4674     SDValue Elt = Op->getOperand(i);
4675     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4676         !isa<ConstantSDNode>(Elt.getOperand(1)))
4677       return SDValue();
4678     // Make sure that this node is extracting from a 128-bit vector.
4679     MVT VT = Elt.getOperand(0).getSimpleValueType();
4680     if (!VT.is128BitVector())
4681       return SDValue();
4682     if (!FirstNonZero.getNode()) {
4683       FirstNonZero = Elt;
4684       FirstNonZeroIdx = i;
4685     }
4686   }
4687
4688   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4689   SDValue V1 = FirstNonZero.getOperand(0);
4690   MVT VT = V1.getSimpleValueType();
4691
4692   // See if this build_vector can be lowered as a blend with zero.
4693   SDValue Elt;
4694   unsigned EltMaskIdx, EltIdx;
4695   int Mask[4];
4696   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4697     if (Zeroable[EltIdx]) {
4698       // The zero vector will be on the right hand side.
4699       Mask[EltIdx] = EltIdx+4;
4700       continue;
4701     }
4702
4703     Elt = Op->getOperand(EltIdx);
4704     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4705     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4706     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4707       break;
4708     Mask[EltIdx] = EltIdx;
4709   }
4710
4711   if (EltIdx == 4) {
4712     // Let the shuffle legalizer deal with blend operations.
4713     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4714     if (V1.getSimpleValueType() != VT)
4715       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4716     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4717   }
4718
4719   // See if we can lower this build_vector to a INSERTPS.
4720   if (!Subtarget->hasSSE41())
4721     return SDValue();
4722
4723   SDValue V2 = Elt.getOperand(0);
4724   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4725     V1 = SDValue();
4726
4727   bool CanFold = true;
4728   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4729     if (Zeroable[i])
4730       continue;
4731
4732     SDValue Current = Op->getOperand(i);
4733     SDValue SrcVector = Current->getOperand(0);
4734     if (!V1.getNode())
4735       V1 = SrcVector;
4736     CanFold = SrcVector == V1 &&
4737       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4738   }
4739
4740   if (!CanFold)
4741     return SDValue();
4742
4743   assert(V1.getNode() && "Expected at least two non-zero elements!");
4744   if (V1.getSimpleValueType() != MVT::v4f32)
4745     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4746   if (V2.getSimpleValueType() != MVT::v4f32)
4747     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4748
4749   // Ok, we can emit an INSERTPS instruction.
4750   unsigned ZMask = Zeroable.to_ulong();
4751
4752   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4753   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4754   SDLoc DL(Op);
4755   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4756                                DAG.getIntPtrConstant(InsertPSMask, DL));
4757   return DAG.getBitcast(VT, Result);
4758 }
4759
4760 /// Return a vector logical shift node.
4761 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4762                          unsigned NumBits, SelectionDAG &DAG,
4763                          const TargetLowering &TLI, SDLoc dl) {
4764   assert(VT.is128BitVector() && "Unknown type for VShift");
4765   MVT ShVT = MVT::v2i64;
4766   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4767   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4768   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4769   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4770   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4771   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4772 }
4773
4774 static SDValue
4775 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4776
4777   // Check if the scalar load can be widened into a vector load. And if
4778   // the address is "base + cst" see if the cst can be "absorbed" into
4779   // the shuffle mask.
4780   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4781     SDValue Ptr = LD->getBasePtr();
4782     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4783       return SDValue();
4784     EVT PVT = LD->getValueType(0);
4785     if (PVT != MVT::i32 && PVT != MVT::f32)
4786       return SDValue();
4787
4788     int FI = -1;
4789     int64_t Offset = 0;
4790     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4791       FI = FINode->getIndex();
4792       Offset = 0;
4793     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4794                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4795       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4796       Offset = Ptr.getConstantOperandVal(1);
4797       Ptr = Ptr.getOperand(0);
4798     } else {
4799       return SDValue();
4800     }
4801
4802     // FIXME: 256-bit vector instructions don't require a strict alignment,
4803     // improve this code to support it better.
4804     unsigned RequiredAlign = VT.getSizeInBits()/8;
4805     SDValue Chain = LD->getChain();
4806     // Make sure the stack object alignment is at least 16 or 32.
4807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4808     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4809       if (MFI->isFixedObjectIndex(FI)) {
4810         // Can't change the alignment. FIXME: It's possible to compute
4811         // the exact stack offset and reference FI + adjust offset instead.
4812         // If someone *really* cares about this. That's the way to implement it.
4813         return SDValue();
4814       } else {
4815         MFI->setObjectAlignment(FI, RequiredAlign);
4816       }
4817     }
4818
4819     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4820     // Ptr + (Offset & ~15).
4821     if (Offset < 0)
4822       return SDValue();
4823     if ((Offset % RequiredAlign) & 3)
4824       return SDValue();
4825     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4826     if (StartOffset) {
4827       SDLoc DL(Ptr);
4828       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4829                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4830     }
4831
4832     int EltNo = (Offset - StartOffset) >> 2;
4833     unsigned NumElems = VT.getVectorNumElements();
4834
4835     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4836     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4837                              LD->getPointerInfo().getWithOffset(StartOffset),
4838                              false, false, false, 0);
4839
4840     SmallVector<int, 8> Mask(NumElems, EltNo);
4841
4842     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4843   }
4844
4845   return SDValue();
4846 }
4847
4848 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4849 /// elements can be replaced by a single large load which has the same value as
4850 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4851 ///
4852 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4853 ///
4854 /// FIXME: we'd also like to handle the case where the last elements are zero
4855 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4856 /// There's even a handy isZeroNode for that purpose.
4857 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4858                                         SDLoc &DL, SelectionDAG &DAG,
4859                                         bool isAfterLegalize) {
4860   unsigned NumElems = Elts.size();
4861
4862   LoadSDNode *LDBase = nullptr;
4863   unsigned LastLoadedElt = -1U;
4864
4865   // For each element in the initializer, see if we've found a load or an undef.
4866   // If we don't find an initial load element, or later load elements are
4867   // non-consecutive, bail out.
4868   for (unsigned i = 0; i < NumElems; ++i) {
4869     SDValue Elt = Elts[i];
4870     // Look through a bitcast.
4871     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4872       Elt = Elt.getOperand(0);
4873     if (!Elt.getNode() ||
4874         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4875       return SDValue();
4876     if (!LDBase) {
4877       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4878         return SDValue();
4879       LDBase = cast<LoadSDNode>(Elt.getNode());
4880       LastLoadedElt = i;
4881       continue;
4882     }
4883     if (Elt.getOpcode() == ISD::UNDEF)
4884       continue;
4885
4886     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4887     EVT LdVT = Elt.getValueType();
4888     // Each loaded element must be the correct fractional portion of the
4889     // requested vector load.
4890     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4891       return SDValue();
4892     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4893       return SDValue();
4894     LastLoadedElt = i;
4895   }
4896
4897   // If we have found an entire vector of loads and undefs, then return a large
4898   // load of the entire vector width starting at the base pointer.  If we found
4899   // consecutive loads for the low half, generate a vzext_load node.
4900   if (LastLoadedElt == NumElems - 1) {
4901     assert(LDBase && "Did not find base load for merging consecutive loads");
4902     EVT EltVT = LDBase->getValueType(0);
4903     // Ensure that the input vector size for the merged loads matches the
4904     // cumulative size of the input elements.
4905     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4906       return SDValue();
4907
4908     if (isAfterLegalize &&
4909         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4910       return SDValue();
4911
4912     SDValue NewLd = SDValue();
4913
4914     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4915                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4916                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4917                         LDBase->getAlignment());
4918
4919     if (LDBase->hasAnyUseOfValue(1)) {
4920       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4921                                      SDValue(LDBase, 1),
4922                                      SDValue(NewLd.getNode(), 1));
4923       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4924       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4925                              SDValue(NewLd.getNode(), 1));
4926     }
4927
4928     return NewLd;
4929   }
4930
4931   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4932   //of a v4i32 / v4f32. It's probably worth generalizing.
4933   EVT EltVT = VT.getVectorElementType();
4934   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4935       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4936     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4937     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4938     SDValue ResNode =
4939         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4940                                 LDBase->getPointerInfo(),
4941                                 LDBase->getAlignment(),
4942                                 false/*isVolatile*/, true/*ReadMem*/,
4943                                 false/*WriteMem*/);
4944
4945     // Make sure the newly-created LOAD is in the same position as LDBase in
4946     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4947     // update uses of LDBase's output chain to use the TokenFactor.
4948     if (LDBase->hasAnyUseOfValue(1)) {
4949       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4950                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4951       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4952       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4953                              SDValue(ResNode.getNode(), 1));
4954     }
4955
4956     return DAG.getBitcast(VT, ResNode);
4957   }
4958   return SDValue();
4959 }
4960
4961 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4962 /// to generate a splat value for the following cases:
4963 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4964 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4965 /// a scalar load, or a constant.
4966 /// The VBROADCAST node is returned when a pattern is found,
4967 /// or SDValue() otherwise.
4968 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4969                                     SelectionDAG &DAG) {
4970   // VBROADCAST requires AVX.
4971   // TODO: Splats could be generated for non-AVX CPUs using SSE
4972   // instructions, but there's less potential gain for only 128-bit vectors.
4973   if (!Subtarget->hasAVX())
4974     return SDValue();
4975
4976   MVT VT = Op.getSimpleValueType();
4977   SDLoc dl(Op);
4978
4979   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4980          "Unsupported vector type for broadcast.");
4981
4982   SDValue Ld;
4983   bool ConstSplatVal;
4984
4985   switch (Op.getOpcode()) {
4986     default:
4987       // Unknown pattern found.
4988       return SDValue();
4989
4990     case ISD::BUILD_VECTOR: {
4991       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4992       BitVector UndefElements;
4993       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4994
4995       // We need a splat of a single value to use broadcast, and it doesn't
4996       // make any sense if the value is only in one element of the vector.
4997       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4998         return SDValue();
4999
5000       Ld = Splat;
5001       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5002                        Ld.getOpcode() == ISD::ConstantFP);
5003
5004       // Make sure that all of the users of a non-constant load are from the
5005       // BUILD_VECTOR node.
5006       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5007         return SDValue();
5008       break;
5009     }
5010
5011     case ISD::VECTOR_SHUFFLE: {
5012       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5013
5014       // Shuffles must have a splat mask where the first element is
5015       // broadcasted.
5016       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5017         return SDValue();
5018
5019       SDValue Sc = Op.getOperand(0);
5020       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5021           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5022
5023         if (!Subtarget->hasInt256())
5024           return SDValue();
5025
5026         // Use the register form of the broadcast instruction available on AVX2.
5027         if (VT.getSizeInBits() >= 256)
5028           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5029         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5030       }
5031
5032       Ld = Sc.getOperand(0);
5033       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5034                        Ld.getOpcode() == ISD::ConstantFP);
5035
5036       // The scalar_to_vector node and the suspected
5037       // load node must have exactly one user.
5038       // Constants may have multiple users.
5039
5040       // AVX-512 has register version of the broadcast
5041       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5042         Ld.getValueType().getSizeInBits() >= 32;
5043       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5044           !hasRegVer))
5045         return SDValue();
5046       break;
5047     }
5048   }
5049
5050   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5051   bool IsGE256 = (VT.getSizeInBits() >= 256);
5052
5053   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5054   // instruction to save 8 or more bytes of constant pool data.
5055   // TODO: If multiple splats are generated to load the same constant,
5056   // it may be detrimental to overall size. There needs to be a way to detect
5057   // that condition to know if this is truly a size win.
5058   const Function *F = DAG.getMachineFunction().getFunction();
5059   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5060
5061   // Handle broadcasting a single constant scalar from the constant pool
5062   // into a vector.
5063   // On Sandybridge (no AVX2), it is still better to load a constant vector
5064   // from the constant pool and not to broadcast it from a scalar.
5065   // But override that restriction when optimizing for size.
5066   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5067   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5068     EVT CVT = Ld.getValueType();
5069     assert(!CVT.isVector() && "Must not broadcast a vector type");
5070
5071     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5072     // For size optimization, also splat v2f64 and v2i64, and for size opt
5073     // with AVX2, also splat i8 and i16.
5074     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5075     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5076         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5077       const Constant *C = nullptr;
5078       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5079         C = CI->getConstantIntValue();
5080       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5081         C = CF->getConstantFPValue();
5082
5083       assert(C && "Invalid constant type");
5084
5085       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5086       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5087       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5088       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5089                        MachinePointerInfo::getConstantPool(),
5090                        false, false, false, Alignment);
5091
5092       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5093     }
5094   }
5095
5096   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5097
5098   // Handle AVX2 in-register broadcasts.
5099   if (!IsLoad && Subtarget->hasInt256() &&
5100       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5101     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5102
5103   // The scalar source must be a normal load.
5104   if (!IsLoad)
5105     return SDValue();
5106
5107   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5108       (Subtarget->hasVLX() && ScalarSize == 64))
5109     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5110
5111   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5112   // double since there is no vbroadcastsd xmm
5113   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5114     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5115       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5116   }
5117
5118   // Unsupported broadcast.
5119   return SDValue();
5120 }
5121
5122 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5123 /// underlying vector and index.
5124 ///
5125 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5126 /// index.
5127 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5128                                          SDValue ExtIdx) {
5129   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5130   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5131     return Idx;
5132
5133   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5134   // lowered this:
5135   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5136   // to:
5137   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5138   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5139   //                           undef)
5140   //                       Constant<0>)
5141   // In this case the vector is the extract_subvector expression and the index
5142   // is 2, as specified by the shuffle.
5143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5144   SDValue ShuffleVec = SVOp->getOperand(0);
5145   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5146   assert(ShuffleVecVT.getVectorElementType() ==
5147          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5148
5149   int ShuffleIdx = SVOp->getMaskElt(Idx);
5150   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5151     ExtractedFromVec = ShuffleVec;
5152     return ShuffleIdx;
5153   }
5154   return Idx;
5155 }
5156
5157 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5158   MVT VT = Op.getSimpleValueType();
5159
5160   // Skip if insert_vec_elt is not supported.
5161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5162   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5163     return SDValue();
5164
5165   SDLoc DL(Op);
5166   unsigned NumElems = Op.getNumOperands();
5167
5168   SDValue VecIn1;
5169   SDValue VecIn2;
5170   SmallVector<unsigned, 4> InsertIndices;
5171   SmallVector<int, 8> Mask(NumElems, -1);
5172
5173   for (unsigned i = 0; i != NumElems; ++i) {
5174     unsigned Opc = Op.getOperand(i).getOpcode();
5175
5176     if (Opc == ISD::UNDEF)
5177       continue;
5178
5179     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5180       // Quit if more than 1 elements need inserting.
5181       if (InsertIndices.size() > 1)
5182         return SDValue();
5183
5184       InsertIndices.push_back(i);
5185       continue;
5186     }
5187
5188     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5189     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5190     // Quit if non-constant index.
5191     if (!isa<ConstantSDNode>(ExtIdx))
5192       return SDValue();
5193     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5194
5195     // Quit if extracted from vector of different type.
5196     if (ExtractedFromVec.getValueType() != VT)
5197       return SDValue();
5198
5199     if (!VecIn1.getNode())
5200       VecIn1 = ExtractedFromVec;
5201     else if (VecIn1 != ExtractedFromVec) {
5202       if (!VecIn2.getNode())
5203         VecIn2 = ExtractedFromVec;
5204       else if (VecIn2 != ExtractedFromVec)
5205         // Quit if more than 2 vectors to shuffle
5206         return SDValue();
5207     }
5208
5209     if (ExtractedFromVec == VecIn1)
5210       Mask[i] = Idx;
5211     else if (ExtractedFromVec == VecIn2)
5212       Mask[i] = Idx + NumElems;
5213   }
5214
5215   if (!VecIn1.getNode())
5216     return SDValue();
5217
5218   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5219   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5220   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5221     unsigned Idx = InsertIndices[i];
5222     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5223                      DAG.getIntPtrConstant(Idx, DL));
5224   }
5225
5226   return NV;
5227 }
5228
5229 static SDValue ConvertI1VectorToInterger(SDValue Op, SelectionDAG &DAG) {
5230   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5231          Op.getScalarValueSizeInBits() == 1 &&
5232          "Can not convert non-constant vector");
5233   uint64_t Immediate = 0;
5234   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5235     SDValue In = Op.getOperand(idx);
5236     if (In.getOpcode() != ISD::UNDEF)
5237       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5238   }
5239   SDLoc dl(Op);
5240   MVT VT =
5241    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5242   return DAG.getConstant(Immediate, dl, VT);
5243 }
5244 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5245 SDValue
5246 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5247
5248   MVT VT = Op.getSimpleValueType();
5249   assert((VT.getVectorElementType() == MVT::i1) &&
5250          "Unexpected type in LowerBUILD_VECTORvXi1!");
5251
5252   SDLoc dl(Op);
5253   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5254     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5255     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5256     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5257   }
5258
5259   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5260     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5261     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5262     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5263   }
5264
5265   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5266     SDValue Imm = ConvertI1VectorToInterger(Op, DAG);
5267     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5268       return DAG.getBitcast(VT, Imm);
5269     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5270     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5271                         DAG.getIntPtrConstant(0, dl));
5272   }
5273
5274   // Vector has one or more non-const elements
5275   uint64_t Immediate = 0;
5276   SmallVector<unsigned, 16> NonConstIdx;
5277   bool IsSplat = true;
5278   bool HasConstElts = false;
5279   int SplatIdx = -1;
5280   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5281     SDValue In = Op.getOperand(idx);
5282     if (In.getOpcode() == ISD::UNDEF)
5283       continue;
5284     if (!isa<ConstantSDNode>(In))
5285       NonConstIdx.push_back(idx);
5286     else {
5287       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5288       HasConstElts = true;
5289     }
5290     if (SplatIdx == -1)
5291       SplatIdx = idx;
5292     else if (In != Op.getOperand(SplatIdx))
5293       IsSplat = false;
5294   }
5295
5296   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5297   if (IsSplat)
5298     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5299                        DAG.getConstant(1, dl, VT),
5300                        DAG.getConstant(0, dl, VT));
5301
5302   // insert elements one by one
5303   SDValue DstVec;
5304   SDValue Imm;
5305   if (Immediate) {
5306     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5307     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5308   }
5309   else if (HasConstElts)
5310     Imm = DAG.getConstant(0, dl, VT);
5311   else
5312     Imm = DAG.getUNDEF(VT);
5313   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5314     DstVec = DAG.getBitcast(VT, Imm);
5315   else {
5316     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5317     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5318                          DAG.getIntPtrConstant(0, dl));
5319   }
5320
5321   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5322     unsigned InsertIdx = NonConstIdx[i];
5323     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5324                          Op.getOperand(InsertIdx),
5325                          DAG.getIntPtrConstant(InsertIdx, dl));
5326   }
5327   return DstVec;
5328 }
5329
5330 /// \brief Return true if \p N implements a horizontal binop and return the
5331 /// operands for the horizontal binop into V0 and V1.
5332 ///
5333 /// This is a helper function of LowerToHorizontalOp().
5334 /// This function checks that the build_vector \p N in input implements a
5335 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5336 /// operation to match.
5337 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5338 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5339 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5340 /// arithmetic sub.
5341 ///
5342 /// This function only analyzes elements of \p N whose indices are
5343 /// in range [BaseIdx, LastIdx).
5344 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5345                               SelectionDAG &DAG,
5346                               unsigned BaseIdx, unsigned LastIdx,
5347                               SDValue &V0, SDValue &V1) {
5348   EVT VT = N->getValueType(0);
5349
5350   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5351   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5352          "Invalid Vector in input!");
5353
5354   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5355   bool CanFold = true;
5356   unsigned ExpectedVExtractIdx = BaseIdx;
5357   unsigned NumElts = LastIdx - BaseIdx;
5358   V0 = DAG.getUNDEF(VT);
5359   V1 = DAG.getUNDEF(VT);
5360
5361   // Check if N implements a horizontal binop.
5362   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5363     SDValue Op = N->getOperand(i + BaseIdx);
5364
5365     // Skip UNDEFs.
5366     if (Op->getOpcode() == ISD::UNDEF) {
5367       // Update the expected vector extract index.
5368       if (i * 2 == NumElts)
5369         ExpectedVExtractIdx = BaseIdx;
5370       ExpectedVExtractIdx += 2;
5371       continue;
5372     }
5373
5374     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5375
5376     if (!CanFold)
5377       break;
5378
5379     SDValue Op0 = Op.getOperand(0);
5380     SDValue Op1 = Op.getOperand(1);
5381
5382     // Try to match the following pattern:
5383     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5384     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5385         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5386         Op0.getOperand(0) == Op1.getOperand(0) &&
5387         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5388         isa<ConstantSDNode>(Op1.getOperand(1)));
5389     if (!CanFold)
5390       break;
5391
5392     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5393     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5394
5395     if (i * 2 < NumElts) {
5396       if (V0.getOpcode() == ISD::UNDEF) {
5397         V0 = Op0.getOperand(0);
5398         if (V0.getValueType() != VT)
5399           return false;
5400       }
5401     } else {
5402       if (V1.getOpcode() == ISD::UNDEF) {
5403         V1 = Op0.getOperand(0);
5404         if (V1.getValueType() != VT)
5405           return false;
5406       }
5407       if (i * 2 == NumElts)
5408         ExpectedVExtractIdx = BaseIdx;
5409     }
5410
5411     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5412     if (I0 == ExpectedVExtractIdx)
5413       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5414     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5415       // Try to match the following dag sequence:
5416       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5417       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5418     } else
5419       CanFold = false;
5420
5421     ExpectedVExtractIdx += 2;
5422   }
5423
5424   return CanFold;
5425 }
5426
5427 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5428 /// a concat_vector.
5429 ///
5430 /// This is a helper function of LowerToHorizontalOp().
5431 /// This function expects two 256-bit vectors called V0 and V1.
5432 /// At first, each vector is split into two separate 128-bit vectors.
5433 /// Then, the resulting 128-bit vectors are used to implement two
5434 /// horizontal binary operations.
5435 ///
5436 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5437 ///
5438 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5439 /// the two new horizontal binop.
5440 /// When Mode is set, the first horizontal binop dag node would take as input
5441 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5442 /// horizontal binop dag node would take as input the lower 128-bit of V1
5443 /// and the upper 128-bit of V1.
5444 ///   Example:
5445 ///     HADD V0_LO, V0_HI
5446 ///     HADD V1_LO, V1_HI
5447 ///
5448 /// Otherwise, the first horizontal binop dag node takes as input the lower
5449 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5450 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5451 ///   Example:
5452 ///     HADD V0_LO, V1_LO
5453 ///     HADD V0_HI, V1_HI
5454 ///
5455 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5456 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5457 /// the upper 128-bits of the result.
5458 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5459                                      SDLoc DL, SelectionDAG &DAG,
5460                                      unsigned X86Opcode, bool Mode,
5461                                      bool isUndefLO, bool isUndefHI) {
5462   EVT VT = V0.getValueType();
5463   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5464          "Invalid nodes in input!");
5465
5466   unsigned NumElts = VT.getVectorNumElements();
5467   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5468   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5469   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5470   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5471   EVT NewVT = V0_LO.getValueType();
5472
5473   SDValue LO = DAG.getUNDEF(NewVT);
5474   SDValue HI = DAG.getUNDEF(NewVT);
5475
5476   if (Mode) {
5477     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5478     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5479       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5480     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5481       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5482   } else {
5483     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5484     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5485                        V1_LO->getOpcode() != ISD::UNDEF))
5486       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5487
5488     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5489                        V1_HI->getOpcode() != ISD::UNDEF))
5490       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5491   }
5492
5493   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5494 }
5495
5496 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5497 /// node.
5498 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5499                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5500   EVT VT = BV->getValueType(0);
5501   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5502       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5503     return SDValue();
5504
5505   SDLoc DL(BV);
5506   unsigned NumElts = VT.getVectorNumElements();
5507   SDValue InVec0 = DAG.getUNDEF(VT);
5508   SDValue InVec1 = DAG.getUNDEF(VT);
5509
5510   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5511           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5512
5513   // Odd-numbered elements in the input build vector are obtained from
5514   // adding two integer/float elements.
5515   // Even-numbered elements in the input build vector are obtained from
5516   // subtracting two integer/float elements.
5517   unsigned ExpectedOpcode = ISD::FSUB;
5518   unsigned NextExpectedOpcode = ISD::FADD;
5519   bool AddFound = false;
5520   bool SubFound = false;
5521
5522   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5523     SDValue Op = BV->getOperand(i);
5524
5525     // Skip 'undef' values.
5526     unsigned Opcode = Op.getOpcode();
5527     if (Opcode == ISD::UNDEF) {
5528       std::swap(ExpectedOpcode, NextExpectedOpcode);
5529       continue;
5530     }
5531
5532     // Early exit if we found an unexpected opcode.
5533     if (Opcode != ExpectedOpcode)
5534       return SDValue();
5535
5536     SDValue Op0 = Op.getOperand(0);
5537     SDValue Op1 = Op.getOperand(1);
5538
5539     // Try to match the following pattern:
5540     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5541     // Early exit if we cannot match that sequence.
5542     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5543         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5544         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5545         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5546         Op0.getOperand(1) != Op1.getOperand(1))
5547       return SDValue();
5548
5549     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5550     if (I0 != i)
5551       return SDValue();
5552
5553     // We found a valid add/sub node. Update the information accordingly.
5554     if (i & 1)
5555       AddFound = true;
5556     else
5557       SubFound = true;
5558
5559     // Update InVec0 and InVec1.
5560     if (InVec0.getOpcode() == ISD::UNDEF) {
5561       InVec0 = Op0.getOperand(0);
5562       if (InVec0.getValueType() != VT)
5563         return SDValue();
5564     }
5565     if (InVec1.getOpcode() == ISD::UNDEF) {
5566       InVec1 = Op1.getOperand(0);
5567       if (InVec1.getValueType() != VT)
5568         return SDValue();
5569     }
5570
5571     // Make sure that operands in input to each add/sub node always
5572     // come from a same pair of vectors.
5573     if (InVec0 != Op0.getOperand(0)) {
5574       if (ExpectedOpcode == ISD::FSUB)
5575         return SDValue();
5576
5577       // FADD is commutable. Try to commute the operands
5578       // and then test again.
5579       std::swap(Op0, Op1);
5580       if (InVec0 != Op0.getOperand(0))
5581         return SDValue();
5582     }
5583
5584     if (InVec1 != Op1.getOperand(0))
5585       return SDValue();
5586
5587     // Update the pair of expected opcodes.
5588     std::swap(ExpectedOpcode, NextExpectedOpcode);
5589   }
5590
5591   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5592   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5593       InVec1.getOpcode() != ISD::UNDEF)
5594     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5595
5596   return SDValue();
5597 }
5598
5599 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5600 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5601                                    const X86Subtarget *Subtarget,
5602                                    SelectionDAG &DAG) {
5603   EVT VT = BV->getValueType(0);
5604   unsigned NumElts = VT.getVectorNumElements();
5605   unsigned NumUndefsLO = 0;
5606   unsigned NumUndefsHI = 0;
5607   unsigned Half = NumElts/2;
5608
5609   // Count the number of UNDEF operands in the build_vector in input.
5610   for (unsigned i = 0, e = Half; i != e; ++i)
5611     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5612       NumUndefsLO++;
5613
5614   for (unsigned i = Half, e = NumElts; i != e; ++i)
5615     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5616       NumUndefsHI++;
5617
5618   // Early exit if this is either a build_vector of all UNDEFs or all the
5619   // operands but one are UNDEF.
5620   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5621     return SDValue();
5622
5623   SDLoc DL(BV);
5624   SDValue InVec0, InVec1;
5625   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5626     // Try to match an SSE3 float HADD/HSUB.
5627     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5628       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5629
5630     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5631       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5632   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5633     // Try to match an SSSE3 integer HADD/HSUB.
5634     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5635       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5636
5637     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5638       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5639   }
5640
5641   if (!Subtarget->hasAVX())
5642     return SDValue();
5643
5644   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5645     // Try to match an AVX horizontal add/sub of packed single/double
5646     // precision floating point values from 256-bit vectors.
5647     SDValue InVec2, InVec3;
5648     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5649         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5650         ((InVec0.getOpcode() == ISD::UNDEF ||
5651           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5652         ((InVec1.getOpcode() == ISD::UNDEF ||
5653           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5654       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5655
5656     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5657         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5658         ((InVec0.getOpcode() == ISD::UNDEF ||
5659           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5660         ((InVec1.getOpcode() == ISD::UNDEF ||
5661           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5662       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5663   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5664     // Try to match an AVX2 horizontal add/sub of signed integers.
5665     SDValue InVec2, InVec3;
5666     unsigned X86Opcode;
5667     bool CanFold = true;
5668
5669     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5670         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5671         ((InVec0.getOpcode() == ISD::UNDEF ||
5672           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5673         ((InVec1.getOpcode() == ISD::UNDEF ||
5674           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5675       X86Opcode = X86ISD::HADD;
5676     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5677         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5678         ((InVec0.getOpcode() == ISD::UNDEF ||
5679           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5680         ((InVec1.getOpcode() == ISD::UNDEF ||
5681           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5682       X86Opcode = X86ISD::HSUB;
5683     else
5684       CanFold = false;
5685
5686     if (CanFold) {
5687       // Fold this build_vector into a single horizontal add/sub.
5688       // Do this only if the target has AVX2.
5689       if (Subtarget->hasAVX2())
5690         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5691
5692       // Do not try to expand this build_vector into a pair of horizontal
5693       // add/sub if we can emit a pair of scalar add/sub.
5694       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5695         return SDValue();
5696
5697       // Convert this build_vector into a pair of horizontal binop followed by
5698       // a concat vector.
5699       bool isUndefLO = NumUndefsLO == Half;
5700       bool isUndefHI = NumUndefsHI == Half;
5701       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5702                                    isUndefLO, isUndefHI);
5703     }
5704   }
5705
5706   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5707        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5708     unsigned X86Opcode;
5709     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5710       X86Opcode = X86ISD::HADD;
5711     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5712       X86Opcode = X86ISD::HSUB;
5713     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5714       X86Opcode = X86ISD::FHADD;
5715     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5716       X86Opcode = X86ISD::FHSUB;
5717     else
5718       return SDValue();
5719
5720     // Don't try to expand this build_vector into a pair of horizontal add/sub
5721     // if we can simply emit a pair of scalar add/sub.
5722     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5723       return SDValue();
5724
5725     // Convert this build_vector into two horizontal add/sub followed by
5726     // a concat vector.
5727     bool isUndefLO = NumUndefsLO == Half;
5728     bool isUndefHI = NumUndefsHI == Half;
5729     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5730                                  isUndefLO, isUndefHI);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue
5737 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5738   SDLoc dl(Op);
5739
5740   MVT VT = Op.getSimpleValueType();
5741   MVT ExtVT = VT.getVectorElementType();
5742   unsigned NumElems = Op.getNumOperands();
5743
5744   // Generate vectors for predicate vectors.
5745   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5746     return LowerBUILD_VECTORvXi1(Op, DAG);
5747
5748   // Vectors containing all zeros can be matched by pxor and xorps later
5749   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5750     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5751     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5752     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5753       return Op;
5754
5755     return getZeroVector(VT, Subtarget, DAG, dl);
5756   }
5757
5758   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5759   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5760   // vpcmpeqd on 256-bit vectors.
5761   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5762     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5763       return Op;
5764
5765     if (!VT.is512BitVector())
5766       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5767   }
5768
5769   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5770   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5771     return AddSub;
5772   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5773     return HorizontalOp;
5774   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5775     return Broadcast;
5776
5777   unsigned EVTBits = ExtVT.getSizeInBits();
5778
5779   unsigned NumZero  = 0;
5780   unsigned NumNonZero = 0;
5781   unsigned NonZeros = 0;
5782   bool IsAllConstants = true;
5783   SmallSet<SDValue, 8> Values;
5784   for (unsigned i = 0; i < NumElems; ++i) {
5785     SDValue Elt = Op.getOperand(i);
5786     if (Elt.getOpcode() == ISD::UNDEF)
5787       continue;
5788     Values.insert(Elt);
5789     if (Elt.getOpcode() != ISD::Constant &&
5790         Elt.getOpcode() != ISD::ConstantFP)
5791       IsAllConstants = false;
5792     if (X86::isZeroNode(Elt))
5793       NumZero++;
5794     else {
5795       NonZeros |= (1 << i);
5796       NumNonZero++;
5797     }
5798   }
5799
5800   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5801   if (NumNonZero == 0)
5802     return DAG.getUNDEF(VT);
5803
5804   // Special case for single non-zero, non-undef, element.
5805   if (NumNonZero == 1) {
5806     unsigned Idx = countTrailingZeros(NonZeros);
5807     SDValue Item = Op.getOperand(Idx);
5808
5809     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5810     // the value are obviously zero, truncate the value to i32 and do the
5811     // insertion that way.  Only do this if the value is non-constant or if the
5812     // value is a constant being inserted into element 0.  It is cheaper to do
5813     // a constant pool load than it is to do a movd + shuffle.
5814     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5815         (!IsAllConstants || Idx == 0)) {
5816       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5817         // Handle SSE only.
5818         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5819         EVT VecVT = MVT::v4i32;
5820
5821         // Truncate the value (which may itself be a constant) to i32, and
5822         // convert it to a vector with movd (S2V+shuffle to zero extend).
5823         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5824         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5825         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5826                                       Item, Idx * 2, true, Subtarget, DAG));
5827       }
5828     }
5829
5830     // If we have a constant or non-constant insertion into the low element of
5831     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5832     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5833     // depending on what the source datatype is.
5834     if (Idx == 0) {
5835       if (NumZero == 0)
5836         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5837
5838       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5839           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5840         if (VT.is512BitVector()) {
5841           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5842           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5843                              Item, DAG.getIntPtrConstant(0, dl));
5844         }
5845         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5846                "Expected an SSE value type!");
5847         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5848         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5849         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5850       }
5851
5852       // We can't directly insert an i8 or i16 into a vector, so zero extend
5853       // it to i32 first.
5854       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5856         if (VT.is256BitVector()) {
5857           if (Subtarget->hasAVX()) {
5858             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5859             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5860           } else {
5861             // Without AVX, we need to extend to a 128-bit vector and then
5862             // insert into the 256-bit vector.
5863             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5864             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5865             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5866           }
5867         } else {
5868           assert(VT.is128BitVector() && "Expected an SSE value type!");
5869           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5870           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5871         }
5872         return DAG.getBitcast(VT, Item);
5873       }
5874     }
5875
5876     // Is it a vector logical left shift?
5877     if (NumElems == 2 && Idx == 1 &&
5878         X86::isZeroNode(Op.getOperand(0)) &&
5879         !X86::isZeroNode(Op.getOperand(1))) {
5880       unsigned NumBits = VT.getSizeInBits();
5881       return getVShift(true, VT,
5882                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5883                                    VT, Op.getOperand(1)),
5884                        NumBits/2, DAG, *this, dl);
5885     }
5886
5887     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5888       return SDValue();
5889
5890     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5891     // is a non-constant being inserted into an element other than the low one,
5892     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5893     // movd/movss) to move this into the low element, then shuffle it into
5894     // place.
5895     if (EVTBits == 32) {
5896       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5897       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5898     }
5899   }
5900
5901   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5902   if (Values.size() == 1) {
5903     if (EVTBits == 32) {
5904       // Instead of a shuffle like this:
5905       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5906       // Check if it's possible to issue this instead.
5907       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5908       unsigned Idx = countTrailingZeros(NonZeros);
5909       SDValue Item = Op.getOperand(Idx);
5910       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5911         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5912     }
5913     return SDValue();
5914   }
5915
5916   // A vector full of immediates; various special cases are already
5917   // handled, so this is best done with a single constant-pool load.
5918   if (IsAllConstants)
5919     return SDValue();
5920
5921   // For AVX-length vectors, see if we can use a vector load to get all of the
5922   // elements, otherwise build the individual 128-bit pieces and use
5923   // shuffles to put them in place.
5924   if (VT.is256BitVector() || VT.is512BitVector()) {
5925     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5926
5927     // Check for a build vector of consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5932
5933     // Build both the lower and upper subvector.
5934     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5935                                 makeArrayRef(&V[0], NumElems/2));
5936     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5937                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5938
5939     // Recreate the wider vector with the lower and upper part.
5940     if (VT.is256BitVector())
5941       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5942     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5943   }
5944
5945   // Let legalizer expand 2-wide build_vectors.
5946   if (EVTBits == 64) {
5947     if (NumNonZero == 1) {
5948       // One half is zero or undef.
5949       unsigned Idx = countTrailingZeros(NonZeros);
5950       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5951                                  Op.getOperand(Idx));
5952       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5953     }
5954     return SDValue();
5955   }
5956
5957   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5958   if (EVTBits == 8 && NumElems == 16)
5959     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5960                                         Subtarget, *this))
5961       return V;
5962
5963   if (EVTBits == 16 && NumElems == 8)
5964     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5965                                       Subtarget, *this))
5966       return V;
5967
5968   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5969   if (EVTBits == 32 && NumElems == 4)
5970     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5971       return V;
5972
5973   // If element VT is == 32 bits, turn it into a number of shuffles.
5974   SmallVector<SDValue, 8> V(NumElems);
5975   if (NumElems == 4 && NumZero > 0) {
5976     for (unsigned i = 0; i < 4; ++i) {
5977       bool isZero = !(NonZeros & (1 << i));
5978       if (isZero)
5979         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5980       else
5981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5982     }
5983
5984     for (unsigned i = 0; i < 2; ++i) {
5985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5986         default: break;
5987         case 0:
5988           V[i] = V[i*2];  // Must be a zero vector.
5989           break;
5990         case 1:
5991           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5992           break;
5993         case 2:
5994           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5995           break;
5996         case 3:
5997           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5998           break;
5999       }
6000     }
6001
6002     bool Reverse1 = (NonZeros & 0x3) == 2;
6003     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6004     int MaskVec[] = {
6005       Reverse1 ? 1 : 0,
6006       Reverse1 ? 0 : 1,
6007       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6008       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6009     };
6010     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6011   }
6012
6013   if (Values.size() > 1 && VT.is128BitVector()) {
6014     // Check for a build vector of consecutive loads.
6015     for (unsigned i = 0; i < NumElems; ++i)
6016       V[i] = Op.getOperand(i);
6017
6018     // Check for elements which are consecutive loads.
6019     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6020       return LD;
6021
6022     // Check for a build vector from mostly shuffle plus few inserting.
6023     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6024       return Sh;
6025
6026     // For SSE 4.1, use insertps to put the high elements into the low element.
6027     if (Subtarget->hasSSE41()) {
6028       SDValue Result;
6029       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6030         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6031       else
6032         Result = DAG.getUNDEF(VT);
6033
6034       for (unsigned i = 1; i < NumElems; ++i) {
6035         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6036         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6037                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6038       }
6039       return Result;
6040     }
6041
6042     // Otherwise, expand into a number of unpckl*, start by extending each of
6043     // our (non-undef) elements to the full vector width with the element in the
6044     // bottom slot of the vector (which generates no code for SSE).
6045     for (unsigned i = 0; i < NumElems; ++i) {
6046       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6047         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6048       else
6049         V[i] = DAG.getUNDEF(VT);
6050     }
6051
6052     // Next, we iteratively mix elements, e.g. for v4f32:
6053     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6054     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6055     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6056     unsigned EltStride = NumElems >> 1;
6057     while (EltStride != 0) {
6058       for (unsigned i = 0; i < EltStride; ++i) {
6059         // If V[i+EltStride] is undef and this is the first round of mixing,
6060         // then it is safe to just drop this shuffle: V[i] is already in the
6061         // right place, the one element (since it's the first round) being
6062         // inserted as undef can be dropped.  This isn't safe for successive
6063         // rounds because they will permute elements within both vectors.
6064         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6065             EltStride == NumElems/2)
6066           continue;
6067
6068         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6069       }
6070       EltStride >>= 1;
6071     }
6072     return V[0];
6073   }
6074   return SDValue();
6075 }
6076
6077 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6078 // to create 256-bit vectors from two other 128-bit ones.
6079 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6080   SDLoc dl(Op);
6081   MVT ResVT = Op.getSimpleValueType();
6082
6083   assert((ResVT.is256BitVector() ||
6084           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6085
6086   SDValue V1 = Op.getOperand(0);
6087   SDValue V2 = Op.getOperand(1);
6088   unsigned NumElems = ResVT.getVectorNumElements();
6089   if (ResVT.is256BitVector())
6090     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6091
6092   if (Op.getNumOperands() == 4) {
6093     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6094                                 ResVT.getVectorNumElements()/2);
6095     SDValue V3 = Op.getOperand(2);
6096     SDValue V4 = Op.getOperand(3);
6097     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6098       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6099   }
6100   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6101 }
6102
6103 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6104                                        const X86Subtarget *Subtarget,
6105                                        SelectionDAG & DAG) {
6106   SDLoc dl(Op);
6107   MVT ResVT = Op.getSimpleValueType();
6108   unsigned NumOfOperands = Op.getNumOperands();
6109
6110   assert(isPowerOf2_32(NumOfOperands) &&
6111          "Unexpected number of operands in CONCAT_VECTORS");
6112
6113   if (NumOfOperands > 2) {
6114     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6115                                   ResVT.getVectorNumElements()/2);
6116     SmallVector<SDValue, 2> Ops;
6117     for (unsigned i = 0; i < NumOfOperands/2; i++)
6118       Ops.push_back(Op.getOperand(i));
6119     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6120     Ops.clear();
6121     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6122       Ops.push_back(Op.getOperand(i));
6123     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6124     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6125   }
6126
6127   SDValue V1 = Op.getOperand(0);
6128   SDValue V2 = Op.getOperand(1);
6129   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6130   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6131
6132   if (IsZeroV1 && IsZeroV2)
6133     return getZeroVector(ResVT, Subtarget, DAG, dl);
6134
6135   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6136   SDValue Undef = DAG.getUNDEF(ResVT);
6137   unsigned NumElems = ResVT.getVectorNumElements();
6138   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6139
6140   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6141   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6142   if (IsZeroV1)
6143     return V2;
6144
6145   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6146   // Zero the upper bits of V1
6147   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6148   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6149   if (IsZeroV2)
6150     return V1;
6151   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6152 }
6153
6154 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6155                                    const X86Subtarget *Subtarget,
6156                                    SelectionDAG &DAG) {
6157   MVT VT = Op.getSimpleValueType();
6158   if (VT.getVectorElementType() == MVT::i1)
6159     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6160
6161   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6162          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6163           Op.getNumOperands() == 4)));
6164
6165   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6166   // from two other 128-bit ones.
6167
6168   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6169   return LowerAVXCONCAT_VECTORS(Op, DAG);
6170 }
6171
6172
6173 //===----------------------------------------------------------------------===//
6174 // Vector shuffle lowering
6175 //
6176 // This is an experimental code path for lowering vector shuffles on x86. It is
6177 // designed to handle arbitrary vector shuffles and blends, gracefully
6178 // degrading performance as necessary. It works hard to recognize idiomatic
6179 // shuffles and lower them to optimal instruction patterns without leaving
6180 // a framework that allows reasonably efficient handling of all vector shuffle
6181 // patterns.
6182 //===----------------------------------------------------------------------===//
6183
6184 /// \brief Tiny helper function to identify a no-op mask.
6185 ///
6186 /// This is a somewhat boring predicate function. It checks whether the mask
6187 /// array input, which is assumed to be a single-input shuffle mask of the kind
6188 /// used by the X86 shuffle instructions (not a fully general
6189 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6190 /// in-place shuffle are 'no-op's.
6191 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6192   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6193     if (Mask[i] != -1 && Mask[i] != i)
6194       return false;
6195   return true;
6196 }
6197
6198 /// \brief Helper function to classify a mask as a single-input mask.
6199 ///
6200 /// This isn't a generic single-input test because in the vector shuffle
6201 /// lowering we canonicalize single inputs to be the first input operand. This
6202 /// means we can more quickly test for a single input by only checking whether
6203 /// an input from the second operand exists. We also assume that the size of
6204 /// mask corresponds to the size of the input vectors which isn't true in the
6205 /// fully general case.
6206 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6207   for (int M : Mask)
6208     if (M >= (int)Mask.size())
6209       return false;
6210   return true;
6211 }
6212
6213 /// \brief Test whether there are elements crossing 128-bit lanes in this
6214 /// shuffle mask.
6215 ///
6216 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6217 /// and we routinely test for these.
6218 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6219   int LaneSize = 128 / VT.getScalarSizeInBits();
6220   int Size = Mask.size();
6221   for (int i = 0; i < Size; ++i)
6222     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6223       return true;
6224   return false;
6225 }
6226
6227 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6228 ///
6229 /// This checks a shuffle mask to see if it is performing the same
6230 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6231 /// that it is also not lane-crossing. It may however involve a blend from the
6232 /// same lane of a second vector.
6233 ///
6234 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6235 /// non-trivial to compute in the face of undef lanes. The representation is
6236 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6237 /// entries from both V1 and V2 inputs to the wider mask.
6238 static bool
6239 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6240                                 SmallVectorImpl<int> &RepeatedMask) {
6241   int LaneSize = 128 / VT.getScalarSizeInBits();
6242   RepeatedMask.resize(LaneSize, -1);
6243   int Size = Mask.size();
6244   for (int i = 0; i < Size; ++i) {
6245     if (Mask[i] < 0)
6246       continue;
6247     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6248       // This entry crosses lanes, so there is no way to model this shuffle.
6249       return false;
6250
6251     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6252     if (RepeatedMask[i % LaneSize] == -1)
6253       // This is the first non-undef entry in this slot of a 128-bit lane.
6254       RepeatedMask[i % LaneSize] =
6255           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6256     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6257       // Found a mismatch with the repeated mask.
6258       return false;
6259   }
6260   return true;
6261 }
6262
6263 /// \brief Test whether a shuffle mask is equivalent within each 256-bit lane.
6264 ///
6265 /// This checks a shuffle mask to see if it is performing the same
6266 /// 256-bit lane-relative shuffle in each 256-bit lane. This trivially implies
6267 /// that it is also not lane-crossing. It may however involve a blend from the
6268 /// same lane of a second vector.
6269 ///
6270 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6271 /// non-trivial to compute in the face of undef lanes. The representation is
6272 /// *not* suitable for use with existing 256-bit shuffles as it will contain
6273 /// entries from both V1 and V2 inputs to the wider mask.
6274 static bool
6275 is256BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6276                                 SmallVectorImpl<int> &RepeatedMask) {
6277   int LaneSize = 256 / VT.getScalarSizeInBits();
6278   RepeatedMask.resize(LaneSize, -1);
6279   int Size = Mask.size();
6280   for (int i = 0; i < Size; ++i) {
6281     if (Mask[i] < 0)
6282       continue;
6283     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6284       // This entry crosses lanes, so there is no way to model this shuffle.
6285       return false;
6286
6287     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6288     if (RepeatedMask[i % LaneSize] == -1)
6289       // This is the first non-undef entry in this slot of a 256-bit lane.
6290       RepeatedMask[i % LaneSize] =
6291           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6292     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6293       // Found a mismatch with the repeated mask.
6294       return false;
6295   }
6296   return true;
6297 }
6298
6299 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6300 /// arguments.
6301 ///
6302 /// This is a fast way to test a shuffle mask against a fixed pattern:
6303 ///
6304 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6305 ///
6306 /// It returns true if the mask is exactly as wide as the argument list, and
6307 /// each element of the mask is either -1 (signifying undef) or the value given
6308 /// in the argument.
6309 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6310                                 ArrayRef<int> ExpectedMask) {
6311   if (Mask.size() != ExpectedMask.size())
6312     return false;
6313
6314   int Size = Mask.size();
6315
6316   // If the values are build vectors, we can look through them to find
6317   // equivalent inputs that make the shuffles equivalent.
6318   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6319   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6320
6321   for (int i = 0; i < Size; ++i)
6322     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6323       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6324       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6325       if (!MaskBV || !ExpectedBV ||
6326           MaskBV->getOperand(Mask[i] % Size) !=
6327               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6328         return false;
6329     }
6330
6331   return true;
6332 }
6333
6334 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6335 ///
6336 /// This helper function produces an 8-bit shuffle immediate corresponding to
6337 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6338 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6339 /// example.
6340 ///
6341 /// NB: We rely heavily on "undef" masks preserving the input lane.
6342 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6343                                           SelectionDAG &DAG) {
6344   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6345   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6346   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6347   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6348   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6349
6350   unsigned Imm = 0;
6351   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6352   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6353   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6354   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6355   return DAG.getConstant(Imm, DL, MVT::i8);
6356 }
6357
6358 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6359 ///
6360 /// This is used as a fallback approach when first class blend instructions are
6361 /// unavailable. Currently it is only suitable for integer vectors, but could
6362 /// be generalized for floating point vectors if desirable.
6363 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6364                                             SDValue V2, ArrayRef<int> Mask,
6365                                             SelectionDAG &DAG) {
6366   assert(VT.isInteger() && "Only supports integer vector types!");
6367   MVT EltVT = VT.getScalarType();
6368   int NumEltBits = EltVT.getSizeInBits();
6369   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6370   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6371                                     EltVT);
6372   SmallVector<SDValue, 16> MaskOps;
6373   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6374     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6375       return SDValue(); // Shuffled input!
6376     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6377   }
6378
6379   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6380   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6381   // We have to cast V2 around.
6382   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6383   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6384                                       DAG.getBitcast(MaskVT, V1Mask),
6385                                       DAG.getBitcast(MaskVT, V2)));
6386   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6387 }
6388
6389 /// \brief Try to emit a blend instruction for a shuffle.
6390 ///
6391 /// This doesn't do any checks for the availability of instructions for blending
6392 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6393 /// be matched in the backend with the type given. What it does check for is
6394 /// that the shuffle mask is in fact a blend.
6395 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6396                                          SDValue V2, ArrayRef<int> Mask,
6397                                          const X86Subtarget *Subtarget,
6398                                          SelectionDAG &DAG) {
6399   unsigned BlendMask = 0;
6400   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6401     if (Mask[i] >= Size) {
6402       if (Mask[i] != i + Size)
6403         return SDValue(); // Shuffled V2 input!
6404       BlendMask |= 1u << i;
6405       continue;
6406     }
6407     if (Mask[i] >= 0 && Mask[i] != i)
6408       return SDValue(); // Shuffled V1 input!
6409   }
6410   switch (VT.SimpleTy) {
6411   case MVT::v2f64:
6412   case MVT::v4f32:
6413   case MVT::v4f64:
6414   case MVT::v8f32:
6415     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6416                        DAG.getConstant(BlendMask, DL, MVT::i8));
6417
6418   case MVT::v4i64:
6419   case MVT::v8i32:
6420     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6421     // FALLTHROUGH
6422   case MVT::v2i64:
6423   case MVT::v4i32:
6424     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6425     // that instruction.
6426     if (Subtarget->hasAVX2()) {
6427       // Scale the blend by the number of 32-bit dwords per element.
6428       int Scale =  VT.getScalarSizeInBits() / 32;
6429       BlendMask = 0;
6430       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6431         if (Mask[i] >= Size)
6432           for (int j = 0; j < Scale; ++j)
6433             BlendMask |= 1u << (i * Scale + j);
6434
6435       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6436       V1 = DAG.getBitcast(BlendVT, V1);
6437       V2 = DAG.getBitcast(BlendVT, V2);
6438       return DAG.getBitcast(
6439           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6440                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6441     }
6442     // FALLTHROUGH
6443   case MVT::v8i16: {
6444     // For integer shuffles we need to expand the mask and cast the inputs to
6445     // v8i16s prior to blending.
6446     int Scale = 8 / VT.getVectorNumElements();
6447     BlendMask = 0;
6448     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6449       if (Mask[i] >= Size)
6450         for (int j = 0; j < Scale; ++j)
6451           BlendMask |= 1u << (i * Scale + j);
6452
6453     V1 = DAG.getBitcast(MVT::v8i16, V1);
6454     V2 = DAG.getBitcast(MVT::v8i16, V2);
6455     return DAG.getBitcast(VT,
6456                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6457                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6458   }
6459
6460   case MVT::v16i16: {
6461     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6462     SmallVector<int, 8> RepeatedMask;
6463     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6464       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6465       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6466       BlendMask = 0;
6467       for (int i = 0; i < 8; ++i)
6468         if (RepeatedMask[i] >= 16)
6469           BlendMask |= 1u << i;
6470       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6471                          DAG.getConstant(BlendMask, DL, MVT::i8));
6472     }
6473   }
6474     // FALLTHROUGH
6475   case MVT::v16i8:
6476   case MVT::v32i8: {
6477     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6478            "256-bit byte-blends require AVX2 support!");
6479
6480     // Scale the blend by the number of bytes per element.
6481     int Scale = VT.getScalarSizeInBits() / 8;
6482
6483     // This form of blend is always done on bytes. Compute the byte vector
6484     // type.
6485     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6486
6487     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6488     // mix of LLVM's code generator and the x86 backend. We tell the code
6489     // generator that boolean values in the elements of an x86 vector register
6490     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6491     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6492     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6493     // of the element (the remaining are ignored) and 0 in that high bit would
6494     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6495     // the LLVM model for boolean values in vector elements gets the relevant
6496     // bit set, it is set backwards and over constrained relative to x86's
6497     // actual model.
6498     SmallVector<SDValue, 32> VSELECTMask;
6499     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6500       for (int j = 0; j < Scale; ++j)
6501         VSELECTMask.push_back(
6502             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6503                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6504                                           MVT::i8));
6505
6506     V1 = DAG.getBitcast(BlendVT, V1);
6507     V2 = DAG.getBitcast(BlendVT, V2);
6508     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6509                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6510                                                       BlendVT, VSELECTMask),
6511                                           V1, V2));
6512   }
6513
6514   default:
6515     llvm_unreachable("Not a supported integer vector type!");
6516   }
6517 }
6518
6519 /// \brief Try to lower as a blend of elements from two inputs followed by
6520 /// a single-input permutation.
6521 ///
6522 /// This matches the pattern where we can blend elements from two inputs and
6523 /// then reduce the shuffle to a single-input permutation.
6524 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6525                                                    SDValue V2,
6526                                                    ArrayRef<int> Mask,
6527                                                    SelectionDAG &DAG) {
6528   // We build up the blend mask while checking whether a blend is a viable way
6529   // to reduce the shuffle.
6530   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6531   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6532
6533   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6534     if (Mask[i] < 0)
6535       continue;
6536
6537     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6538
6539     if (BlendMask[Mask[i] % Size] == -1)
6540       BlendMask[Mask[i] % Size] = Mask[i];
6541     else if (BlendMask[Mask[i] % Size] != Mask[i])
6542       return SDValue(); // Can't blend in the needed input!
6543
6544     PermuteMask[i] = Mask[i] % Size;
6545   }
6546
6547   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6548   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6549 }
6550
6551 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6552 /// blends and permutes.
6553 ///
6554 /// This matches the extremely common pattern for handling combined
6555 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6556 /// operations. It will try to pick the best arrangement of shuffles and
6557 /// blends.
6558 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6559                                                           SDValue V1,
6560                                                           SDValue V2,
6561                                                           ArrayRef<int> Mask,
6562                                                           SelectionDAG &DAG) {
6563   // Shuffle the input elements into the desired positions in V1 and V2 and
6564   // blend them together.
6565   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6566   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6567   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6568   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6569     if (Mask[i] >= 0 && Mask[i] < Size) {
6570       V1Mask[i] = Mask[i];
6571       BlendMask[i] = i;
6572     } else if (Mask[i] >= Size) {
6573       V2Mask[i] = Mask[i] - Size;
6574       BlendMask[i] = i + Size;
6575     }
6576
6577   // Try to lower with the simpler initial blend strategy unless one of the
6578   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6579   // shuffle may be able to fold with a load or other benefit. However, when
6580   // we'll have to do 2x as many shuffles in order to achieve this, blending
6581   // first is a better strategy.
6582   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6583     if (SDValue BlendPerm =
6584             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6585       return BlendPerm;
6586
6587   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6588   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6589   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6590 }
6591
6592 /// \brief Try to lower a vector shuffle as a byte rotation.
6593 ///
6594 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6595 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6596 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6597 /// try to generically lower a vector shuffle through such an pattern. It
6598 /// does not check for the profitability of lowering either as PALIGNR or
6599 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6600 /// This matches shuffle vectors that look like:
6601 ///
6602 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6603 ///
6604 /// Essentially it concatenates V1 and V2, shifts right by some number of
6605 /// elements, and takes the low elements as the result. Note that while this is
6606 /// specified as a *right shift* because x86 is little-endian, it is a *left
6607 /// rotate* of the vector lanes.
6608 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6609                                               SDValue V2,
6610                                               ArrayRef<int> Mask,
6611                                               const X86Subtarget *Subtarget,
6612                                               SelectionDAG &DAG) {
6613   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6614
6615   int NumElts = Mask.size();
6616   int NumLanes = VT.getSizeInBits() / 128;
6617   int NumLaneElts = NumElts / NumLanes;
6618
6619   // We need to detect various ways of spelling a rotation:
6620   //   [11, 12, 13, 14, 15,  0,  1,  2]
6621   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6622   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6623   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6624   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6625   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6626   int Rotation = 0;
6627   SDValue Lo, Hi;
6628   for (int l = 0; l < NumElts; l += NumLaneElts) {
6629     for (int i = 0; i < NumLaneElts; ++i) {
6630       if (Mask[l + i] == -1)
6631         continue;
6632       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6633
6634       // Get the mod-Size index and lane correct it.
6635       int LaneIdx = (Mask[l + i] % NumElts) - l;
6636       // Make sure it was in this lane.
6637       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6638         return SDValue();
6639
6640       // Determine where a rotated vector would have started.
6641       int StartIdx = i - LaneIdx;
6642       if (StartIdx == 0)
6643         // The identity rotation isn't interesting, stop.
6644         return SDValue();
6645
6646       // If we found the tail of a vector the rotation must be the missing
6647       // front. If we found the head of a vector, it must be how much of the
6648       // head.
6649       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6650
6651       if (Rotation == 0)
6652         Rotation = CandidateRotation;
6653       else if (Rotation != CandidateRotation)
6654         // The rotations don't match, so we can't match this mask.
6655         return SDValue();
6656
6657       // Compute which value this mask is pointing at.
6658       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6659
6660       // Compute which of the two target values this index should be assigned
6661       // to. This reflects whether the high elements are remaining or the low
6662       // elements are remaining.
6663       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6664
6665       // Either set up this value if we've not encountered it before, or check
6666       // that it remains consistent.
6667       if (!TargetV)
6668         TargetV = MaskV;
6669       else if (TargetV != MaskV)
6670         // This may be a rotation, but it pulls from the inputs in some
6671         // unsupported interleaving.
6672         return SDValue();
6673     }
6674   }
6675
6676   // Check that we successfully analyzed the mask, and normalize the results.
6677   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6678   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6679   if (!Lo)
6680     Lo = Hi;
6681   else if (!Hi)
6682     Hi = Lo;
6683
6684   // The actual rotate instruction rotates bytes, so we need to scale the
6685   // rotation based on how many bytes are in the vector lane.
6686   int Scale = 16 / NumLaneElts;
6687
6688   // SSSE3 targets can use the palignr instruction.
6689   if (Subtarget->hasSSSE3()) {
6690     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6691     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6692     Lo = DAG.getBitcast(AlignVT, Lo);
6693     Hi = DAG.getBitcast(AlignVT, Hi);
6694
6695     return DAG.getBitcast(
6696         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6697                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6698   }
6699
6700   assert(VT.getSizeInBits() == 128 &&
6701          "Rotate-based lowering only supports 128-bit lowering!");
6702   assert(Mask.size() <= 16 &&
6703          "Can shuffle at most 16 bytes in a 128-bit vector!");
6704
6705   // Default SSE2 implementation
6706   int LoByteShift = 16 - Rotation * Scale;
6707   int HiByteShift = Rotation * Scale;
6708
6709   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6710   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6711   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6712
6713   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6714                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6715   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6716                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6717   return DAG.getBitcast(VT,
6718                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6719 }
6720
6721 /// \brief Compute whether each element of a shuffle is zeroable.
6722 ///
6723 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6724 /// Either it is an undef element in the shuffle mask, the element of the input
6725 /// referenced is undef, or the element of the input referenced is known to be
6726 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6727 /// as many lanes with this technique as possible to simplify the remaining
6728 /// shuffle.
6729 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6730                                                      SDValue V1, SDValue V2) {
6731   SmallBitVector Zeroable(Mask.size(), false);
6732
6733   while (V1.getOpcode() == ISD::BITCAST)
6734     V1 = V1->getOperand(0);
6735   while (V2.getOpcode() == ISD::BITCAST)
6736     V2 = V2->getOperand(0);
6737
6738   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6739   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6740
6741   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6742     int M = Mask[i];
6743     // Handle the easy cases.
6744     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6745       Zeroable[i] = true;
6746       continue;
6747     }
6748
6749     // If this is an index into a build_vector node (which has the same number
6750     // of elements), dig out the input value and use it.
6751     SDValue V = M < Size ? V1 : V2;
6752     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6753       continue;
6754
6755     SDValue Input = V.getOperand(M % Size);
6756     // The UNDEF opcode check really should be dead code here, but not quite
6757     // worth asserting on (it isn't invalid, just unexpected).
6758     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6759       Zeroable[i] = true;
6760   }
6761
6762   return Zeroable;
6763 }
6764
6765 /// \brief Try to emit a bitmask instruction for a shuffle.
6766 ///
6767 /// This handles cases where we can model a blend exactly as a bitmask due to
6768 /// one of the inputs being zeroable.
6769 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6770                                            SDValue V2, ArrayRef<int> Mask,
6771                                            SelectionDAG &DAG) {
6772   MVT EltVT = VT.getScalarType();
6773   int NumEltBits = EltVT.getSizeInBits();
6774   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6775   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6776   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6777                                     IntEltVT);
6778   if (EltVT.isFloatingPoint()) {
6779     Zero = DAG.getBitcast(EltVT, Zero);
6780     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6781   }
6782   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6783   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6784   SDValue V;
6785   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6786     if (Zeroable[i])
6787       continue;
6788     if (Mask[i] % Size != i)
6789       return SDValue(); // Not a blend.
6790     if (!V)
6791       V = Mask[i] < Size ? V1 : V2;
6792     else if (V != (Mask[i] < Size ? V1 : V2))
6793       return SDValue(); // Can only let one input through the mask.
6794
6795     VMaskOps[i] = AllOnes;
6796   }
6797   if (!V)
6798     return SDValue(); // No non-zeroable elements!
6799
6800   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6801   V = DAG.getNode(VT.isFloatingPoint()
6802                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6803                   DL, VT, V, VMask);
6804   return V;
6805 }
6806
6807 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6808 ///
6809 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6810 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6811 /// matches elements from one of the input vectors shuffled to the left or
6812 /// right with zeroable elements 'shifted in'. It handles both the strictly
6813 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6814 /// quad word lane.
6815 ///
6816 /// PSHL : (little-endian) left bit shift.
6817 /// [ zz, 0, zz,  2 ]
6818 /// [ -1, 4, zz, -1 ]
6819 /// PSRL : (little-endian) right bit shift.
6820 /// [  1, zz,  3, zz]
6821 /// [ -1, -1,  7, zz]
6822 /// PSLLDQ : (little-endian) left byte shift
6823 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6824 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6825 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6826 /// PSRLDQ : (little-endian) right byte shift
6827 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6828 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6829 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6830 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6831                                          SDValue V2, ArrayRef<int> Mask,
6832                                          SelectionDAG &DAG) {
6833   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6834
6835   int Size = Mask.size();
6836   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6837
6838   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6839     for (int i = 0; i < Size; i += Scale)
6840       for (int j = 0; j < Shift; ++j)
6841         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6842           return false;
6843
6844     return true;
6845   };
6846
6847   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6848     for (int i = 0; i != Size; i += Scale) {
6849       unsigned Pos = Left ? i + Shift : i;
6850       unsigned Low = Left ? i : i + Shift;
6851       unsigned Len = Scale - Shift;
6852       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6853                                       Low + (V == V1 ? 0 : Size)))
6854         return SDValue();
6855     }
6856
6857     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6858     bool ByteShift = ShiftEltBits > 64;
6859     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6860                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6861     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6862
6863     // Normalize the scale for byte shifts to still produce an i64 element
6864     // type.
6865     Scale = ByteShift ? Scale / 2 : Scale;
6866
6867     // We need to round trip through the appropriate type for the shift.
6868     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6869     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6870     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6871            "Illegal integer vector type");
6872     V = DAG.getBitcast(ShiftVT, V);
6873
6874     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6875                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6876     return DAG.getBitcast(VT, V);
6877   };
6878
6879   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6880   // keep doubling the size of the integer elements up to that. We can
6881   // then shift the elements of the integer vector by whole multiples of
6882   // their width within the elements of the larger integer vector. Test each
6883   // multiple to see if we can find a match with the moved element indices
6884   // and that the shifted in elements are all zeroable.
6885   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6886     for (int Shift = 1; Shift != Scale; ++Shift)
6887       for (bool Left : {true, false})
6888         if (CheckZeros(Shift, Scale, Left))
6889           for (SDValue V : {V1, V2})
6890             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6891               return Match;
6892
6893   // no match
6894   return SDValue();
6895 }
6896
6897 /// \brief Lower a vector shuffle as a zero or any extension.
6898 ///
6899 /// Given a specific number of elements, element bit width, and extension
6900 /// stride, produce either a zero or any extension based on the available
6901 /// features of the subtarget.
6902 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6903     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6904     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6905   assert(Scale > 1 && "Need a scale to extend.");
6906   int NumElements = VT.getVectorNumElements();
6907   int EltBits = VT.getScalarSizeInBits();
6908   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6909          "Only 8, 16, and 32 bit elements can be extended.");
6910   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6911
6912   // Found a valid zext mask! Try various lowering strategies based on the
6913   // input type and available ISA extensions.
6914   if (Subtarget->hasSSE41()) {
6915     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6916                                  NumElements / Scale);
6917     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6918   }
6919
6920   // For any extends we can cheat for larger element sizes and use shuffle
6921   // instructions that can fold with a load and/or copy.
6922   if (AnyExt && EltBits == 32) {
6923     int PSHUFDMask[4] = {0, -1, 1, -1};
6924     return DAG.getBitcast(
6925         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6926                         DAG.getBitcast(MVT::v4i32, InputV),
6927                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6928   }
6929   if (AnyExt && EltBits == 16 && Scale > 2) {
6930     int PSHUFDMask[4] = {0, -1, 0, -1};
6931     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6932                          DAG.getBitcast(MVT::v4i32, InputV),
6933                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6934     int PSHUFHWMask[4] = {1, -1, -1, -1};
6935     return DAG.getBitcast(
6936         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6937                         DAG.getBitcast(MVT::v8i16, InputV),
6938                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6939   }
6940
6941   // If this would require more than 2 unpack instructions to expand, use
6942   // pshufb when available. We can only use more than 2 unpack instructions
6943   // when zero extending i8 elements which also makes it easier to use pshufb.
6944   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6945     assert(NumElements == 16 && "Unexpected byte vector width!");
6946     SDValue PSHUFBMask[16];
6947     for (int i = 0; i < 16; ++i)
6948       PSHUFBMask[i] =
6949           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6950     InputV = DAG.getBitcast(MVT::v16i8, InputV);
6951     return DAG.getBitcast(VT,
6952                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6953                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
6954                                                   MVT::v16i8, PSHUFBMask)));
6955   }
6956
6957   // Otherwise emit a sequence of unpacks.
6958   do {
6959     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6960     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6961                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6962     InputV = DAG.getBitcast(InputVT, InputV);
6963     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6964     Scale /= 2;
6965     EltBits *= 2;
6966     NumElements /= 2;
6967   } while (Scale > 1);
6968   return DAG.getBitcast(VT, InputV);
6969 }
6970
6971 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6972 ///
6973 /// This routine will try to do everything in its power to cleverly lower
6974 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6975 /// check for the profitability of this lowering,  it tries to aggressively
6976 /// match this pattern. It will use all of the micro-architectural details it
6977 /// can to emit an efficient lowering. It handles both blends with all-zero
6978 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6979 /// masking out later).
6980 ///
6981 /// The reason we have dedicated lowering for zext-style shuffles is that they
6982 /// are both incredibly common and often quite performance sensitive.
6983 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6984     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6985     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6986   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6987
6988   int Bits = VT.getSizeInBits();
6989   int NumElements = VT.getVectorNumElements();
6990   assert(VT.getScalarSizeInBits() <= 32 &&
6991          "Exceeds 32-bit integer zero extension limit");
6992   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6993
6994   // Define a helper function to check a particular ext-scale and lower to it if
6995   // valid.
6996   auto Lower = [&](int Scale) -> SDValue {
6997     SDValue InputV;
6998     bool AnyExt = true;
6999     for (int i = 0; i < NumElements; ++i) {
7000       if (Mask[i] == -1)
7001         continue; // Valid anywhere but doesn't tell us anything.
7002       if (i % Scale != 0) {
7003         // Each of the extended elements need to be zeroable.
7004         if (!Zeroable[i])
7005           return SDValue();
7006
7007         // We no longer are in the anyext case.
7008         AnyExt = false;
7009         continue;
7010       }
7011
7012       // Each of the base elements needs to be consecutive indices into the
7013       // same input vector.
7014       SDValue V = Mask[i] < NumElements ? V1 : V2;
7015       if (!InputV)
7016         InputV = V;
7017       else if (InputV != V)
7018         return SDValue(); // Flip-flopping inputs.
7019
7020       if (Mask[i] % NumElements != i / Scale)
7021         return SDValue(); // Non-consecutive strided elements.
7022     }
7023
7024     // If we fail to find an input, we have a zero-shuffle which should always
7025     // have already been handled.
7026     // FIXME: Maybe handle this here in case during blending we end up with one?
7027     if (!InputV)
7028       return SDValue();
7029
7030     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7031         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
7032   };
7033
7034   // The widest scale possible for extending is to a 64-bit integer.
7035   assert(Bits % 64 == 0 &&
7036          "The number of bits in a vector must be divisible by 64 on x86!");
7037   int NumExtElements = Bits / 64;
7038
7039   // Each iteration, try extending the elements half as much, but into twice as
7040   // many elements.
7041   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7042     assert(NumElements % NumExtElements == 0 &&
7043            "The input vector size must be divisible by the extended size.");
7044     if (SDValue V = Lower(NumElements / NumExtElements))
7045       return V;
7046   }
7047
7048   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7049   if (Bits != 128)
7050     return SDValue();
7051
7052   // Returns one of the source operands if the shuffle can be reduced to a
7053   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7054   auto CanZExtLowHalf = [&]() {
7055     for (int i = NumElements / 2; i != NumElements; ++i)
7056       if (!Zeroable[i])
7057         return SDValue();
7058     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7059       return V1;
7060     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7061       return V2;
7062     return SDValue();
7063   };
7064
7065   if (SDValue V = CanZExtLowHalf()) {
7066     V = DAG.getBitcast(MVT::v2i64, V);
7067     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7068     return DAG.getBitcast(VT, V);
7069   }
7070
7071   // No viable ext lowering found.
7072   return SDValue();
7073 }
7074
7075 /// \brief Try to get a scalar value for a specific element of a vector.
7076 ///
7077 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7078 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7079                                               SelectionDAG &DAG) {
7080   MVT VT = V.getSimpleValueType();
7081   MVT EltVT = VT.getVectorElementType();
7082   while (V.getOpcode() == ISD::BITCAST)
7083     V = V.getOperand(0);
7084   // If the bitcasts shift the element size, we can't extract an equivalent
7085   // element from it.
7086   MVT NewVT = V.getSimpleValueType();
7087   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7088     return SDValue();
7089
7090   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7091       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7092     // Ensure the scalar operand is the same size as the destination.
7093     // FIXME: Add support for scalar truncation where possible.
7094     SDValue S = V.getOperand(Idx);
7095     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7096       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7097   }
7098
7099   return SDValue();
7100 }
7101
7102 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7103 ///
7104 /// This is particularly important because the set of instructions varies
7105 /// significantly based on whether the operand is a load or not.
7106 static bool isShuffleFoldableLoad(SDValue V) {
7107   while (V.getOpcode() == ISD::BITCAST)
7108     V = V.getOperand(0);
7109
7110   return ISD::isNON_EXTLoad(V.getNode());
7111 }
7112
7113 /// \brief Try to lower insertion of a single element into a zero vector.
7114 ///
7115 /// This is a common pattern that we have especially efficient patterns to lower
7116 /// across all subtarget feature sets.
7117 static SDValue lowerVectorShuffleAsElementInsertion(
7118     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7119     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7120   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7121   MVT ExtVT = VT;
7122   MVT EltVT = VT.getVectorElementType();
7123
7124   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7125                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7126                 Mask.begin();
7127   bool IsV1Zeroable = true;
7128   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7129     if (i != V2Index && !Zeroable[i]) {
7130       IsV1Zeroable = false;
7131       break;
7132     }
7133
7134   // Check for a single input from a SCALAR_TO_VECTOR node.
7135   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7136   // all the smarts here sunk into that routine. However, the current
7137   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7138   // vector shuffle lowering is dead.
7139   if (SDValue V2S = getScalarValueForVectorElement(
7140           V2, Mask[V2Index] - Mask.size(), DAG)) {
7141     // We need to zext the scalar if it is smaller than an i32.
7142     V2S = DAG.getBitcast(EltVT, V2S);
7143     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7144       // Using zext to expand a narrow element won't work for non-zero
7145       // insertions.
7146       if (!IsV1Zeroable)
7147         return SDValue();
7148
7149       // Zero-extend directly to i32.
7150       ExtVT = MVT::v4i32;
7151       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7152     }
7153     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7154   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7155              EltVT == MVT::i16) {
7156     // Either not inserting from the low element of the input or the input
7157     // element size is too small to use VZEXT_MOVL to clear the high bits.
7158     return SDValue();
7159   }
7160
7161   if (!IsV1Zeroable) {
7162     // If V1 can't be treated as a zero vector we have fewer options to lower
7163     // this. We can't support integer vectors or non-zero targets cheaply, and
7164     // the V1 elements can't be permuted in any way.
7165     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7166     if (!VT.isFloatingPoint() || V2Index != 0)
7167       return SDValue();
7168     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7169     V1Mask[V2Index] = -1;
7170     if (!isNoopShuffleMask(V1Mask))
7171       return SDValue();
7172     // This is essentially a special case blend operation, but if we have
7173     // general purpose blend operations, they are always faster. Bail and let
7174     // the rest of the lowering handle these as blends.
7175     if (Subtarget->hasSSE41())
7176       return SDValue();
7177
7178     // Otherwise, use MOVSD or MOVSS.
7179     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7180            "Only two types of floating point element types to handle!");
7181     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7182                        ExtVT, V1, V2);
7183   }
7184
7185   // This lowering only works for the low element with floating point vectors.
7186   if (VT.isFloatingPoint() && V2Index != 0)
7187     return SDValue();
7188
7189   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7190   if (ExtVT != VT)
7191     V2 = DAG.getBitcast(VT, V2);
7192
7193   if (V2Index != 0) {
7194     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7195     // the desired position. Otherwise it is more efficient to do a vector
7196     // shift left. We know that we can do a vector shift left because all
7197     // the inputs are zero.
7198     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7199       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7200       V2Shuffle[V2Index] = 0;
7201       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7202     } else {
7203       V2 = DAG.getBitcast(MVT::v2i64, V2);
7204       V2 = DAG.getNode(
7205           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7206           DAG.getConstant(
7207               V2Index * EltVT.getSizeInBits()/8, DL,
7208               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7209       V2 = DAG.getBitcast(VT, V2);
7210     }
7211   }
7212   return V2;
7213 }
7214
7215 /// \brief Try to lower broadcast of a single element.
7216 ///
7217 /// For convenience, this code also bundles all of the subtarget feature set
7218 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7219 /// a convenient way to factor it out.
7220 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7221                                              ArrayRef<int> Mask,
7222                                              const X86Subtarget *Subtarget,
7223                                              SelectionDAG &DAG) {
7224   if (!Subtarget->hasAVX())
7225     return SDValue();
7226   if (VT.isInteger() && !Subtarget->hasAVX2())
7227     return SDValue();
7228
7229   // Check that the mask is a broadcast.
7230   int BroadcastIdx = -1;
7231   for (int M : Mask)
7232     if (M >= 0 && BroadcastIdx == -1)
7233       BroadcastIdx = M;
7234     else if (M >= 0 && M != BroadcastIdx)
7235       return SDValue();
7236
7237   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7238                                             "a sorted mask where the broadcast "
7239                                             "comes from V1.");
7240
7241   // Go up the chain of (vector) values to find a scalar load that we can
7242   // combine with the broadcast.
7243   for (;;) {
7244     switch (V.getOpcode()) {
7245     case ISD::CONCAT_VECTORS: {
7246       int OperandSize = Mask.size() / V.getNumOperands();
7247       V = V.getOperand(BroadcastIdx / OperandSize);
7248       BroadcastIdx %= OperandSize;
7249       continue;
7250     }
7251
7252     case ISD::INSERT_SUBVECTOR: {
7253       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7254       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7255       if (!ConstantIdx)
7256         break;
7257
7258       int BeginIdx = (int)ConstantIdx->getZExtValue();
7259       int EndIdx =
7260           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7261       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7262         BroadcastIdx -= BeginIdx;
7263         V = VInner;
7264       } else {
7265         V = VOuter;
7266       }
7267       continue;
7268     }
7269     }
7270     break;
7271   }
7272
7273   // Check if this is a broadcast of a scalar. We special case lowering
7274   // for scalars so that we can more effectively fold with loads.
7275   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7276       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7277     V = V.getOperand(BroadcastIdx);
7278
7279     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7280     // Only AVX2 has register broadcasts.
7281     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7282       return SDValue();
7283   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7284     // We can't broadcast from a vector register without AVX2, and we can only
7285     // broadcast from the zero-element of a vector register.
7286     return SDValue();
7287   }
7288
7289   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7290 }
7291
7292 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7293 // INSERTPS when the V1 elements are already in the correct locations
7294 // because otherwise we can just always use two SHUFPS instructions which
7295 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7296 // perform INSERTPS if a single V1 element is out of place and all V2
7297 // elements are zeroable.
7298 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7299                                             ArrayRef<int> Mask,
7300                                             SelectionDAG &DAG) {
7301   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7302   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7303   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7304   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7305
7306   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7307
7308   unsigned ZMask = 0;
7309   int V1DstIndex = -1;
7310   int V2DstIndex = -1;
7311   bool V1UsedInPlace = false;
7312
7313   for (int i = 0; i < 4; ++i) {
7314     // Synthesize a zero mask from the zeroable elements (includes undefs).
7315     if (Zeroable[i]) {
7316       ZMask |= 1 << i;
7317       continue;
7318     }
7319
7320     // Flag if we use any V1 inputs in place.
7321     if (i == Mask[i]) {
7322       V1UsedInPlace = true;
7323       continue;
7324     }
7325
7326     // We can only insert a single non-zeroable element.
7327     if (V1DstIndex != -1 || V2DstIndex != -1)
7328       return SDValue();
7329
7330     if (Mask[i] < 4) {
7331       // V1 input out of place for insertion.
7332       V1DstIndex = i;
7333     } else {
7334       // V2 input for insertion.
7335       V2DstIndex = i;
7336     }
7337   }
7338
7339   // Don't bother if we have no (non-zeroable) element for insertion.
7340   if (V1DstIndex == -1 && V2DstIndex == -1)
7341     return SDValue();
7342
7343   // Determine element insertion src/dst indices. The src index is from the
7344   // start of the inserted vector, not the start of the concatenated vector.
7345   unsigned V2SrcIndex = 0;
7346   if (V1DstIndex != -1) {
7347     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7348     // and don't use the original V2 at all.
7349     V2SrcIndex = Mask[V1DstIndex];
7350     V2DstIndex = V1DstIndex;
7351     V2 = V1;
7352   } else {
7353     V2SrcIndex = Mask[V2DstIndex] - 4;
7354   }
7355
7356   // If no V1 inputs are used in place, then the result is created only from
7357   // the zero mask and the V2 insertion - so remove V1 dependency.
7358   if (!V1UsedInPlace)
7359     V1 = DAG.getUNDEF(MVT::v4f32);
7360
7361   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7362   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7363
7364   // Insert the V2 element into the desired position.
7365   SDLoc DL(Op);
7366   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7367                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7368 }
7369
7370 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7371 /// UNPCK instruction.
7372 ///
7373 /// This specifically targets cases where we end up with alternating between
7374 /// the two inputs, and so can permute them into something that feeds a single
7375 /// UNPCK instruction. Note that this routine only targets integer vectors
7376 /// because for floating point vectors we have a generalized SHUFPS lowering
7377 /// strategy that handles everything that doesn't *exactly* match an unpack,
7378 /// making this clever lowering unnecessary.
7379 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7380                                           SDValue V2, ArrayRef<int> Mask,
7381                                           SelectionDAG &DAG) {
7382   assert(!VT.isFloatingPoint() &&
7383          "This routine only supports integer vectors.");
7384   assert(!isSingleInputShuffleMask(Mask) &&
7385          "This routine should only be used when blending two inputs.");
7386   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7387
7388   int Size = Mask.size();
7389
7390   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7391     return M >= 0 && M % Size < Size / 2;
7392   });
7393   int NumHiInputs = std::count_if(
7394       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7395
7396   bool UnpackLo = NumLoInputs >= NumHiInputs;
7397
7398   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7399     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7400     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7401
7402     for (int i = 0; i < Size; ++i) {
7403       if (Mask[i] < 0)
7404         continue;
7405
7406       // Each element of the unpack contains Scale elements from this mask.
7407       int UnpackIdx = i / Scale;
7408
7409       // We only handle the case where V1 feeds the first slots of the unpack.
7410       // We rely on canonicalization to ensure this is the case.
7411       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7412         return SDValue();
7413
7414       // Setup the mask for this input. The indexing is tricky as we have to
7415       // handle the unpack stride.
7416       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7417       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7418           Mask[i] % Size;
7419     }
7420
7421     // If we will have to shuffle both inputs to use the unpack, check whether
7422     // we can just unpack first and shuffle the result. If so, skip this unpack.
7423     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7424         !isNoopShuffleMask(V2Mask))
7425       return SDValue();
7426
7427     // Shuffle the inputs into place.
7428     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7429     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7430
7431     // Cast the inputs to the type we will use to unpack them.
7432     V1 = DAG.getBitcast(UnpackVT, V1);
7433     V2 = DAG.getBitcast(UnpackVT, V2);
7434
7435     // Unpack the inputs and cast the result back to the desired type.
7436     return DAG.getBitcast(
7437         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7438                         UnpackVT, V1, V2));
7439   };
7440
7441   // We try each unpack from the largest to the smallest to try and find one
7442   // that fits this mask.
7443   int OrigNumElements = VT.getVectorNumElements();
7444   int OrigScalarSize = VT.getScalarSizeInBits();
7445   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7446     int Scale = ScalarSize / OrigScalarSize;
7447     int NumElements = OrigNumElements / Scale;
7448     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7449     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7450       return Unpack;
7451   }
7452
7453   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7454   // initial unpack.
7455   if (NumLoInputs == 0 || NumHiInputs == 0) {
7456     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7457            "We have to have *some* inputs!");
7458     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7459
7460     // FIXME: We could consider the total complexity of the permute of each
7461     // possible unpacking. Or at the least we should consider how many
7462     // half-crossings are created.
7463     // FIXME: We could consider commuting the unpacks.
7464
7465     SmallVector<int, 32> PermMask;
7466     PermMask.assign(Size, -1);
7467     for (int i = 0; i < Size; ++i) {
7468       if (Mask[i] < 0)
7469         continue;
7470
7471       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7472
7473       PermMask[i] =
7474           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7475     }
7476     return DAG.getVectorShuffle(
7477         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7478                             DL, VT, V1, V2),
7479         DAG.getUNDEF(VT), PermMask);
7480   }
7481
7482   return SDValue();
7483 }
7484
7485 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7486 ///
7487 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7488 /// support for floating point shuffles but not integer shuffles. These
7489 /// instructions will incur a domain crossing penalty on some chips though so
7490 /// it is better to avoid lowering through this for integer vectors where
7491 /// possible.
7492 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7493                                        const X86Subtarget *Subtarget,
7494                                        SelectionDAG &DAG) {
7495   SDLoc DL(Op);
7496   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7497   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7498   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7500   ArrayRef<int> Mask = SVOp->getMask();
7501   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7502
7503   if (isSingleInputShuffleMask(Mask)) {
7504     // Use low duplicate instructions for masks that match their pattern.
7505     if (Subtarget->hasSSE3())
7506       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7507         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7508
7509     // Straight shuffle of a single input vector. Simulate this by using the
7510     // single input as both of the "inputs" to this instruction..
7511     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7512
7513     if (Subtarget->hasAVX()) {
7514       // If we have AVX, we can use VPERMILPS which will allow folding a load
7515       // into the shuffle.
7516       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7517                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7518     }
7519
7520     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7521                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7522   }
7523   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7524   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7525
7526   // If we have a single input, insert that into V1 if we can do so cheaply.
7527   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7528     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7529             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7530       return Insertion;
7531     // Try inverting the insertion since for v2 masks it is easy to do and we
7532     // can't reliably sort the mask one way or the other.
7533     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7534                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7535     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7536             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7537       return Insertion;
7538   }
7539
7540   // Try to use one of the special instruction patterns to handle two common
7541   // blend patterns if a zero-blend above didn't work.
7542   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7543       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7544     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7545       // We can either use a special instruction to load over the low double or
7546       // to move just the low double.
7547       return DAG.getNode(
7548           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7549           DL, MVT::v2f64, V2,
7550           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7551
7552   if (Subtarget->hasSSE41())
7553     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7554                                                   Subtarget, DAG))
7555       return Blend;
7556
7557   // Use dedicated unpack instructions for masks that match their pattern.
7558   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7559     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7560   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7561     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7562
7563   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7564   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7565                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7566 }
7567
7568 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7569 ///
7570 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7571 /// the integer unit to minimize domain crossing penalties. However, for blends
7572 /// it falls back to the floating point shuffle operation with appropriate bit
7573 /// casting.
7574 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7575                                        const X86Subtarget *Subtarget,
7576                                        SelectionDAG &DAG) {
7577   SDLoc DL(Op);
7578   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7579   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7580   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7582   ArrayRef<int> Mask = SVOp->getMask();
7583   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7584
7585   if (isSingleInputShuffleMask(Mask)) {
7586     // Check for being able to broadcast a single element.
7587     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7588                                                           Mask, Subtarget, DAG))
7589       return Broadcast;
7590
7591     // Straight shuffle of a single input vector. For everything from SSE2
7592     // onward this has a single fast instruction with no scary immediates.
7593     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7594     V1 = DAG.getBitcast(MVT::v4i32, V1);
7595     int WidenedMask[4] = {
7596         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7597         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7598     return DAG.getBitcast(
7599         MVT::v2i64,
7600         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7601                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7602   }
7603   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7604   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7605   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7606   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7607
7608   // If we have a blend of two PACKUS operations an the blend aligns with the
7609   // low and half halves, we can just merge the PACKUS operations. This is
7610   // particularly important as it lets us merge shuffles that this routine itself
7611   // creates.
7612   auto GetPackNode = [](SDValue V) {
7613     while (V.getOpcode() == ISD::BITCAST)
7614       V = V.getOperand(0);
7615
7616     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7617   };
7618   if (SDValue V1Pack = GetPackNode(V1))
7619     if (SDValue V2Pack = GetPackNode(V2))
7620       return DAG.getBitcast(MVT::v2i64,
7621                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7622                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7623                                                      : V1Pack.getOperand(1),
7624                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7625                                                      : V2Pack.getOperand(1)));
7626
7627   // Try to use shift instructions.
7628   if (SDValue Shift =
7629           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7630     return Shift;
7631
7632   // When loading a scalar and then shuffling it into a vector we can often do
7633   // the insertion cheaply.
7634   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7635           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7636     return Insertion;
7637   // Try inverting the insertion since for v2 masks it is easy to do and we
7638   // can't reliably sort the mask one way or the other.
7639   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7640   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7641           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7642     return Insertion;
7643
7644   // We have different paths for blend lowering, but they all must use the
7645   // *exact* same predicate.
7646   bool IsBlendSupported = Subtarget->hasSSE41();
7647   if (IsBlendSupported)
7648     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7649                                                   Subtarget, DAG))
7650       return Blend;
7651
7652   // Use dedicated unpack instructions for masks that match their pattern.
7653   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7654     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7655   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7656     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7657
7658   // Try to use byte rotation instructions.
7659   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7660   if (Subtarget->hasSSSE3())
7661     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7662             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7663       return Rotate;
7664
7665   // If we have direct support for blends, we should lower by decomposing into
7666   // a permute. That will be faster than the domain cross.
7667   if (IsBlendSupported)
7668     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7669                                                       Mask, DAG);
7670
7671   // We implement this with SHUFPD which is pretty lame because it will likely
7672   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7673   // However, all the alternatives are still more cycles and newer chips don't
7674   // have this problem. It would be really nice if x86 had better shuffles here.
7675   V1 = DAG.getBitcast(MVT::v2f64, V1);
7676   V2 = DAG.getBitcast(MVT::v2f64, V2);
7677   return DAG.getBitcast(MVT::v2i64,
7678                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7679 }
7680
7681 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7682 ///
7683 /// This is used to disable more specialized lowerings when the shufps lowering
7684 /// will happen to be efficient.
7685 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7686   // This routine only handles 128-bit shufps.
7687   assert(Mask.size() == 4 && "Unsupported mask size!");
7688
7689   // To lower with a single SHUFPS we need to have the low half and high half
7690   // each requiring a single input.
7691   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7692     return false;
7693   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7694     return false;
7695
7696   return true;
7697 }
7698
7699 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7700 ///
7701 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7702 /// It makes no assumptions about whether this is the *best* lowering, it simply
7703 /// uses it.
7704 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7705                                             ArrayRef<int> Mask, SDValue V1,
7706                                             SDValue V2, SelectionDAG &DAG) {
7707   SDValue LowV = V1, HighV = V2;
7708   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7709
7710   int NumV2Elements =
7711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7712
7713   if (NumV2Elements == 1) {
7714     int V2Index =
7715         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7716         Mask.begin();
7717
7718     // Compute the index adjacent to V2Index and in the same half by toggling
7719     // the low bit.
7720     int V2AdjIndex = V2Index ^ 1;
7721
7722     if (Mask[V2AdjIndex] == -1) {
7723       // Handles all the cases where we have a single V2 element and an undef.
7724       // This will only ever happen in the high lanes because we commute the
7725       // vector otherwise.
7726       if (V2Index < 2)
7727         std::swap(LowV, HighV);
7728       NewMask[V2Index] -= 4;
7729     } else {
7730       // Handle the case where the V2 element ends up adjacent to a V1 element.
7731       // To make this work, blend them together as the first step.
7732       int V1Index = V2AdjIndex;
7733       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7734       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7735                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7736
7737       // Now proceed to reconstruct the final blend as we have the necessary
7738       // high or low half formed.
7739       if (V2Index < 2) {
7740         LowV = V2;
7741         HighV = V1;
7742       } else {
7743         HighV = V2;
7744       }
7745       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7746       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7747     }
7748   } else if (NumV2Elements == 2) {
7749     if (Mask[0] < 4 && Mask[1] < 4) {
7750       // Handle the easy case where we have V1 in the low lanes and V2 in the
7751       // high lanes.
7752       NewMask[2] -= 4;
7753       NewMask[3] -= 4;
7754     } else if (Mask[2] < 4 && Mask[3] < 4) {
7755       // We also handle the reversed case because this utility may get called
7756       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7757       // arrange things in the right direction.
7758       NewMask[0] -= 4;
7759       NewMask[1] -= 4;
7760       HighV = V1;
7761       LowV = V2;
7762     } else {
7763       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7764       // trying to place elements directly, just blend them and set up the final
7765       // shuffle to place them.
7766
7767       // The first two blend mask elements are for V1, the second two are for
7768       // V2.
7769       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7770                           Mask[2] < 4 ? Mask[2] : Mask[3],
7771                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7772                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7773       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7774                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7775
7776       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7777       // a blend.
7778       LowV = HighV = V1;
7779       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7780       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7781       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7782       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7783     }
7784   }
7785   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7786                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7787 }
7788
7789 /// \brief Lower 4-lane 32-bit floating point shuffles.
7790 ///
7791 /// Uses instructions exclusively from the floating point unit to minimize
7792 /// domain crossing penalties, as these are sufficient to implement all v4f32
7793 /// shuffles.
7794 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7795                                        const X86Subtarget *Subtarget,
7796                                        SelectionDAG &DAG) {
7797   SDLoc DL(Op);
7798   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7799   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7800   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7802   ArrayRef<int> Mask = SVOp->getMask();
7803   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7804
7805   int NumV2Elements =
7806       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7807
7808   if (NumV2Elements == 0) {
7809     // Check for being able to broadcast a single element.
7810     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7811                                                           Mask, Subtarget, DAG))
7812       return Broadcast;
7813
7814     // Use even/odd duplicate instructions for masks that match their pattern.
7815     if (Subtarget->hasSSE3()) {
7816       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7817         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7818       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7819         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7820     }
7821
7822     if (Subtarget->hasAVX()) {
7823       // If we have AVX, we can use VPERMILPS which will allow folding a load
7824       // into the shuffle.
7825       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7826                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7827     }
7828
7829     // Otherwise, use a straight shuffle of a single input vector. We pass the
7830     // input vector to both operands to simulate this with a SHUFPS.
7831     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7832                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7833   }
7834
7835   // There are special ways we can lower some single-element blends. However, we
7836   // have custom ways we can lower more complex single-element blends below that
7837   // we defer to if both this and BLENDPS fail to match, so restrict this to
7838   // when the V2 input is targeting element 0 of the mask -- that is the fast
7839   // case here.
7840   if (NumV2Elements == 1 && Mask[0] >= 4)
7841     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7842                                                          Mask, Subtarget, DAG))
7843       return V;
7844
7845   if (Subtarget->hasSSE41()) {
7846     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7847                                                   Subtarget, DAG))
7848       return Blend;
7849
7850     // Use INSERTPS if we can complete the shuffle efficiently.
7851     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7852       return V;
7853
7854     if (!isSingleSHUFPSMask(Mask))
7855       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7856               DL, MVT::v4f32, V1, V2, Mask, DAG))
7857         return BlendPerm;
7858   }
7859
7860   // Use dedicated unpack instructions for masks that match their pattern.
7861   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7862     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7863   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7864     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7865   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7866     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7867   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7868     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7869
7870   // Otherwise fall back to a SHUFPS lowering strategy.
7871   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7872 }
7873
7874 /// \brief Lower 4-lane i32 vector shuffles.
7875 ///
7876 /// We try to handle these with integer-domain shuffles where we can, but for
7877 /// blends we use the floating point domain blend instructions.
7878 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7879                                        const X86Subtarget *Subtarget,
7880                                        SelectionDAG &DAG) {
7881   SDLoc DL(Op);
7882   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7883   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7884   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7885   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7886   ArrayRef<int> Mask = SVOp->getMask();
7887   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7888
7889   // Whenever we can lower this as a zext, that instruction is strictly faster
7890   // than any alternative. It also allows us to fold memory operands into the
7891   // shuffle in many cases.
7892   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7893                                                          Mask, Subtarget, DAG))
7894     return ZExt;
7895
7896   int NumV2Elements =
7897       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7898
7899   if (NumV2Elements == 0) {
7900     // Check for being able to broadcast a single element.
7901     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7902                                                           Mask, Subtarget, DAG))
7903       return Broadcast;
7904
7905     // Straight shuffle of a single input vector. For everything from SSE2
7906     // onward this has a single fast instruction with no scary immediates.
7907     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7908     // but we aren't actually going to use the UNPCK instruction because doing
7909     // so prevents folding a load into this instruction or making a copy.
7910     const int UnpackLoMask[] = {0, 0, 1, 1};
7911     const int UnpackHiMask[] = {2, 2, 3, 3};
7912     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7913       Mask = UnpackLoMask;
7914     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7915       Mask = UnpackHiMask;
7916
7917     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7918                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7919   }
7920
7921   // Try to use shift instructions.
7922   if (SDValue Shift =
7923           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7924     return Shift;
7925
7926   // There are special ways we can lower some single-element blends.
7927   if (NumV2Elements == 1)
7928     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7929                                                          Mask, Subtarget, DAG))
7930       return V;
7931
7932   // We have different paths for blend lowering, but they all must use the
7933   // *exact* same predicate.
7934   bool IsBlendSupported = Subtarget->hasSSE41();
7935   if (IsBlendSupported)
7936     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7937                                                   Subtarget, DAG))
7938       return Blend;
7939
7940   if (SDValue Masked =
7941           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7942     return Masked;
7943
7944   // Use dedicated unpack instructions for masks that match their pattern.
7945   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7946     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7947   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7948     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7949   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7950     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7951   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7952     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7953
7954   // Try to use byte rotation instructions.
7955   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7956   if (Subtarget->hasSSSE3())
7957     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7958             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7959       return Rotate;
7960
7961   // If we have direct support for blends, we should lower by decomposing into
7962   // a permute. That will be faster than the domain cross.
7963   if (IsBlendSupported)
7964     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7965                                                       Mask, DAG);
7966
7967   // Try to lower by permuting the inputs into an unpack instruction.
7968   if (SDValue Unpack =
7969           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7970     return Unpack;
7971
7972   // We implement this with SHUFPS because it can blend from two vectors.
7973   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7974   // up the inputs, bypassing domain shift penalties that we would encur if we
7975   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7976   // relevant.
7977   return DAG.getBitcast(
7978       MVT::v4i32,
7979       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
7980                            DAG.getBitcast(MVT::v4f32, V2), Mask));
7981 }
7982
7983 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7984 /// shuffle lowering, and the most complex part.
7985 ///
7986 /// The lowering strategy is to try to form pairs of input lanes which are
7987 /// targeted at the same half of the final vector, and then use a dword shuffle
7988 /// to place them onto the right half, and finally unpack the paired lanes into
7989 /// their final position.
7990 ///
7991 /// The exact breakdown of how to form these dword pairs and align them on the
7992 /// correct sides is really tricky. See the comments within the function for
7993 /// more of the details.
7994 ///
7995 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7996 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7997 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7998 /// vector, form the analogous 128-bit 8-element Mask.
7999 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8000     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8001     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8002   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8003   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8004
8005   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8006   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8007   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8008
8009   SmallVector<int, 4> LoInputs;
8010   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8011                [](int M) { return M >= 0; });
8012   std::sort(LoInputs.begin(), LoInputs.end());
8013   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8014   SmallVector<int, 4> HiInputs;
8015   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8016                [](int M) { return M >= 0; });
8017   std::sort(HiInputs.begin(), HiInputs.end());
8018   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8019   int NumLToL =
8020       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8021   int NumHToL = LoInputs.size() - NumLToL;
8022   int NumLToH =
8023       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8024   int NumHToH = HiInputs.size() - NumLToH;
8025   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8026   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8027   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8028   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8029
8030   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8031   // such inputs we can swap two of the dwords across the half mark and end up
8032   // with <=2 inputs to each half in each half. Once there, we can fall through
8033   // to the generic code below. For example:
8034   //
8035   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8036   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8037   //
8038   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8039   // and an existing 2-into-2 on the other half. In this case we may have to
8040   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8041   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8042   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8043   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8044   // half than the one we target for fixing) will be fixed when we re-enter this
8045   // path. We will also combine away any sequence of PSHUFD instructions that
8046   // result into a single instruction. Here is an example of the tricky case:
8047   //
8048   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8049   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8050   //
8051   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8052   //
8053   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8054   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8055   //
8056   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8057   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8058   //
8059   // The result is fine to be handled by the generic logic.
8060   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8061                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8062                           int AOffset, int BOffset) {
8063     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8064            "Must call this with A having 3 or 1 inputs from the A half.");
8065     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8066            "Must call this with B having 1 or 3 inputs from the B half.");
8067     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8068            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8069
8070     // Compute the index of dword with only one word among the three inputs in
8071     // a half by taking the sum of the half with three inputs and subtracting
8072     // the sum of the actual three inputs. The difference is the remaining
8073     // slot.
8074     int ADWord, BDWord;
8075     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8076     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8077     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8078     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8079     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8080     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8081     int TripleNonInputIdx =
8082         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8083     TripleDWord = TripleNonInputIdx / 2;
8084
8085     // We use xor with one to compute the adjacent DWord to whichever one the
8086     // OneInput is in.
8087     OneInputDWord = (OneInput / 2) ^ 1;
8088
8089     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8090     // and BToA inputs. If there is also such a problem with the BToB and AToB
8091     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8092     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8093     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8094     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8095       // Compute how many inputs will be flipped by swapping these DWords. We
8096       // need
8097       // to balance this to ensure we don't form a 3-1 shuffle in the other
8098       // half.
8099       int NumFlippedAToBInputs =
8100           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8101           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8102       int NumFlippedBToBInputs =
8103           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8104           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8105       if ((NumFlippedAToBInputs == 1 &&
8106            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8107           (NumFlippedBToBInputs == 1 &&
8108            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8109         // We choose whether to fix the A half or B half based on whether that
8110         // half has zero flipped inputs. At zero, we may not be able to fix it
8111         // with that half. We also bias towards fixing the B half because that
8112         // will more commonly be the high half, and we have to bias one way.
8113         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8114                                                        ArrayRef<int> Inputs) {
8115           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8116           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8117                                          PinnedIdx ^ 1) != Inputs.end();
8118           // Determine whether the free index is in the flipped dword or the
8119           // unflipped dword based on where the pinned index is. We use this bit
8120           // in an xor to conditionally select the adjacent dword.
8121           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8122           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8123                                              FixFreeIdx) != Inputs.end();
8124           if (IsFixIdxInput == IsFixFreeIdxInput)
8125             FixFreeIdx += 1;
8126           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8127                                         FixFreeIdx) != Inputs.end();
8128           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8129                  "We need to be changing the number of flipped inputs!");
8130           int PSHUFHalfMask[] = {0, 1, 2, 3};
8131           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8132           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8133                           MVT::v8i16, V,
8134                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8135
8136           for (int &M : Mask)
8137             if (M != -1 && M == FixIdx)
8138               M = FixFreeIdx;
8139             else if (M != -1 && M == FixFreeIdx)
8140               M = FixIdx;
8141         };
8142         if (NumFlippedBToBInputs != 0) {
8143           int BPinnedIdx =
8144               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8145           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8146         } else {
8147           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8148           int APinnedIdx =
8149               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8150           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8151         }
8152       }
8153     }
8154
8155     int PSHUFDMask[] = {0, 1, 2, 3};
8156     PSHUFDMask[ADWord] = BDWord;
8157     PSHUFDMask[BDWord] = ADWord;
8158     V = DAG.getBitcast(
8159         VT,
8160         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8161                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8162
8163     // Adjust the mask to match the new locations of A and B.
8164     for (int &M : Mask)
8165       if (M != -1 && M/2 == ADWord)
8166         M = 2 * BDWord + M % 2;
8167       else if (M != -1 && M/2 == BDWord)
8168         M = 2 * ADWord + M % 2;
8169
8170     // Recurse back into this routine to re-compute state now that this isn't
8171     // a 3 and 1 problem.
8172     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8173                                                      DAG);
8174   };
8175   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8176     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8177   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8178     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8179
8180   // At this point there are at most two inputs to the low and high halves from
8181   // each half. That means the inputs can always be grouped into dwords and
8182   // those dwords can then be moved to the correct half with a dword shuffle.
8183   // We use at most one low and one high word shuffle to collect these paired
8184   // inputs into dwords, and finally a dword shuffle to place them.
8185   int PSHUFLMask[4] = {-1, -1, -1, -1};
8186   int PSHUFHMask[4] = {-1, -1, -1, -1};
8187   int PSHUFDMask[4] = {-1, -1, -1, -1};
8188
8189   // First fix the masks for all the inputs that are staying in their
8190   // original halves. This will then dictate the targets of the cross-half
8191   // shuffles.
8192   auto fixInPlaceInputs =
8193       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8194                     MutableArrayRef<int> SourceHalfMask,
8195                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8196     if (InPlaceInputs.empty())
8197       return;
8198     if (InPlaceInputs.size() == 1) {
8199       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8200           InPlaceInputs[0] - HalfOffset;
8201       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8202       return;
8203     }
8204     if (IncomingInputs.empty()) {
8205       // Just fix all of the in place inputs.
8206       for (int Input : InPlaceInputs) {
8207         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8208         PSHUFDMask[Input / 2] = Input / 2;
8209       }
8210       return;
8211     }
8212
8213     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8214     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8215         InPlaceInputs[0] - HalfOffset;
8216     // Put the second input next to the first so that they are packed into
8217     // a dword. We find the adjacent index by toggling the low bit.
8218     int AdjIndex = InPlaceInputs[0] ^ 1;
8219     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8220     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8221     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8222   };
8223   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8224   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8225
8226   // Now gather the cross-half inputs and place them into a free dword of
8227   // their target half.
8228   // FIXME: This operation could almost certainly be simplified dramatically to
8229   // look more like the 3-1 fixing operation.
8230   auto moveInputsToRightHalf = [&PSHUFDMask](
8231       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8232       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8233       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8234       int DestOffset) {
8235     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8236       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8237     };
8238     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8239                                                int Word) {
8240       int LowWord = Word & ~1;
8241       int HighWord = Word | 1;
8242       return isWordClobbered(SourceHalfMask, LowWord) ||
8243              isWordClobbered(SourceHalfMask, HighWord);
8244     };
8245
8246     if (IncomingInputs.empty())
8247       return;
8248
8249     if (ExistingInputs.empty()) {
8250       // Map any dwords with inputs from them into the right half.
8251       for (int Input : IncomingInputs) {
8252         // If the source half mask maps over the inputs, turn those into
8253         // swaps and use the swapped lane.
8254         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8255           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8256             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8257                 Input - SourceOffset;
8258             // We have to swap the uses in our half mask in one sweep.
8259             for (int &M : HalfMask)
8260               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8261                 M = Input;
8262               else if (M == Input)
8263                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8264           } else {
8265             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8266                        Input - SourceOffset &&
8267                    "Previous placement doesn't match!");
8268           }
8269           // Note that this correctly re-maps both when we do a swap and when
8270           // we observe the other side of the swap above. We rely on that to
8271           // avoid swapping the members of the input list directly.
8272           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8273         }
8274
8275         // Map the input's dword into the correct half.
8276         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8277           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8278         else
8279           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8280                      Input / 2 &&
8281                  "Previous placement doesn't match!");
8282       }
8283
8284       // And just directly shift any other-half mask elements to be same-half
8285       // as we will have mirrored the dword containing the element into the
8286       // same position within that half.
8287       for (int &M : HalfMask)
8288         if (M >= SourceOffset && M < SourceOffset + 4) {
8289           M = M - SourceOffset + DestOffset;
8290           assert(M >= 0 && "This should never wrap below zero!");
8291         }
8292       return;
8293     }
8294
8295     // Ensure we have the input in a viable dword of its current half. This
8296     // is particularly tricky because the original position may be clobbered
8297     // by inputs being moved and *staying* in that half.
8298     if (IncomingInputs.size() == 1) {
8299       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8300         int InputFixed = std::find(std::begin(SourceHalfMask),
8301                                    std::end(SourceHalfMask), -1) -
8302                          std::begin(SourceHalfMask) + SourceOffset;
8303         SourceHalfMask[InputFixed - SourceOffset] =
8304             IncomingInputs[0] - SourceOffset;
8305         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8306                      InputFixed);
8307         IncomingInputs[0] = InputFixed;
8308       }
8309     } else if (IncomingInputs.size() == 2) {
8310       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8311           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8312         // We have two non-adjacent or clobbered inputs we need to extract from
8313         // the source half. To do this, we need to map them into some adjacent
8314         // dword slot in the source mask.
8315         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8316                               IncomingInputs[1] - SourceOffset};
8317
8318         // If there is a free slot in the source half mask adjacent to one of
8319         // the inputs, place the other input in it. We use (Index XOR 1) to
8320         // compute an adjacent index.
8321         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8322             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8323           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8324           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8325           InputsFixed[1] = InputsFixed[0] ^ 1;
8326         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8327                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8328           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8329           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8330           InputsFixed[0] = InputsFixed[1] ^ 1;
8331         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8332                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8333           // The two inputs are in the same DWord but it is clobbered and the
8334           // adjacent DWord isn't used at all. Move both inputs to the free
8335           // slot.
8336           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8337           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8338           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8339           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8340         } else {
8341           // The only way we hit this point is if there is no clobbering
8342           // (because there are no off-half inputs to this half) and there is no
8343           // free slot adjacent to one of the inputs. In this case, we have to
8344           // swap an input with a non-input.
8345           for (int i = 0; i < 4; ++i)
8346             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8347                    "We can't handle any clobbers here!");
8348           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8349                  "Cannot have adjacent inputs here!");
8350
8351           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8352           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8353
8354           // We also have to update the final source mask in this case because
8355           // it may need to undo the above swap.
8356           for (int &M : FinalSourceHalfMask)
8357             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8358               M = InputsFixed[1] + SourceOffset;
8359             else if (M == InputsFixed[1] + SourceOffset)
8360               M = (InputsFixed[0] ^ 1) + SourceOffset;
8361
8362           InputsFixed[1] = InputsFixed[0] ^ 1;
8363         }
8364
8365         // Point everything at the fixed inputs.
8366         for (int &M : HalfMask)
8367           if (M == IncomingInputs[0])
8368             M = InputsFixed[0] + SourceOffset;
8369           else if (M == IncomingInputs[1])
8370             M = InputsFixed[1] + SourceOffset;
8371
8372         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8373         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8374       }
8375     } else {
8376       llvm_unreachable("Unhandled input size!");
8377     }
8378
8379     // Now hoist the DWord down to the right half.
8380     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8381     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8382     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8383     for (int &M : HalfMask)
8384       for (int Input : IncomingInputs)
8385         if (M == Input)
8386           M = FreeDWord * 2 + Input % 2;
8387   };
8388   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8389                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8390   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8391                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8392
8393   // Now enact all the shuffles we've computed to move the inputs into their
8394   // target half.
8395   if (!isNoopShuffleMask(PSHUFLMask))
8396     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8397                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8398   if (!isNoopShuffleMask(PSHUFHMask))
8399     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8400                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8401   if (!isNoopShuffleMask(PSHUFDMask))
8402     V = DAG.getBitcast(
8403         VT,
8404         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8405                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8406
8407   // At this point, each half should contain all its inputs, and we can then
8408   // just shuffle them into their final position.
8409   assert(std::count_if(LoMask.begin(), LoMask.end(),
8410                        [](int M) { return M >= 4; }) == 0 &&
8411          "Failed to lift all the high half inputs to the low mask!");
8412   assert(std::count_if(HiMask.begin(), HiMask.end(),
8413                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8414          "Failed to lift all the low half inputs to the high mask!");
8415
8416   // Do a half shuffle for the low mask.
8417   if (!isNoopShuffleMask(LoMask))
8418     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8419                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8420
8421   // Do a half shuffle with the high mask after shifting its values down.
8422   for (int &M : HiMask)
8423     if (M >= 0)
8424       M -= 4;
8425   if (!isNoopShuffleMask(HiMask))
8426     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8427                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8428
8429   return V;
8430 }
8431
8432 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8433 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8434                                           SDValue V2, ArrayRef<int> Mask,
8435                                           SelectionDAG &DAG, bool &V1InUse,
8436                                           bool &V2InUse) {
8437   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8438   SDValue V1Mask[16];
8439   SDValue V2Mask[16];
8440   V1InUse = false;
8441   V2InUse = false;
8442
8443   int Size = Mask.size();
8444   int Scale = 16 / Size;
8445   for (int i = 0; i < 16; ++i) {
8446     if (Mask[i / Scale] == -1) {
8447       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8448     } else {
8449       const int ZeroMask = 0x80;
8450       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8451                                           : ZeroMask;
8452       int V2Idx = Mask[i / Scale] < Size
8453                       ? ZeroMask
8454                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8455       if (Zeroable[i / Scale])
8456         V1Idx = V2Idx = ZeroMask;
8457       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8458       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8459       V1InUse |= (ZeroMask != V1Idx);
8460       V2InUse |= (ZeroMask != V2Idx);
8461     }
8462   }
8463
8464   if (V1InUse)
8465     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8466                      DAG.getBitcast(MVT::v16i8, V1),
8467                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8468   if (V2InUse)
8469     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8470                      DAG.getBitcast(MVT::v16i8, V2),
8471                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8472
8473   // If we need shuffled inputs from both, blend the two.
8474   SDValue V;
8475   if (V1InUse && V2InUse)
8476     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8477   else
8478     V = V1InUse ? V1 : V2;
8479
8480   // Cast the result back to the correct type.
8481   return DAG.getBitcast(VT, V);
8482 }
8483
8484 /// \brief Generic lowering of 8-lane i16 shuffles.
8485 ///
8486 /// This handles both single-input shuffles and combined shuffle/blends with
8487 /// two inputs. The single input shuffles are immediately delegated to
8488 /// a dedicated lowering routine.
8489 ///
8490 /// The blends are lowered in one of three fundamental ways. If there are few
8491 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8492 /// of the input is significantly cheaper when lowered as an interleaving of
8493 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8494 /// halves of the inputs separately (making them have relatively few inputs)
8495 /// and then concatenate them.
8496 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8497                                        const X86Subtarget *Subtarget,
8498                                        SelectionDAG &DAG) {
8499   SDLoc DL(Op);
8500   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8501   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8502   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8503   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8504   ArrayRef<int> OrigMask = SVOp->getMask();
8505   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8506                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8507   MutableArrayRef<int> Mask(MaskStorage);
8508
8509   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8510
8511   // Whenever we can lower this as a zext, that instruction is strictly faster
8512   // than any alternative.
8513   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8514           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8515     return ZExt;
8516
8517   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8518   (void)isV1;
8519   auto isV2 = [](int M) { return M >= 8; };
8520
8521   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8522
8523   if (NumV2Inputs == 0) {
8524     // Check for being able to broadcast a single element.
8525     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8526                                                           Mask, Subtarget, DAG))
8527       return Broadcast;
8528
8529     // Try to use shift instructions.
8530     if (SDValue Shift =
8531             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8532       return Shift;
8533
8534     // Use dedicated unpack instructions for masks that match their pattern.
8535     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8536       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8537     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8538       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8539
8540     // Try to use byte rotation instructions.
8541     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8542                                                         Mask, Subtarget, DAG))
8543       return Rotate;
8544
8545     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8546                                                      Subtarget, DAG);
8547   }
8548
8549   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8550          "All single-input shuffles should be canonicalized to be V1-input "
8551          "shuffles.");
8552
8553   // Try to use shift instructions.
8554   if (SDValue Shift =
8555           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8556     return Shift;
8557
8558   // There are special ways we can lower some single-element blends.
8559   if (NumV2Inputs == 1)
8560     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8561                                                          Mask, Subtarget, DAG))
8562       return V;
8563
8564   // We have different paths for blend lowering, but they all must use the
8565   // *exact* same predicate.
8566   bool IsBlendSupported = Subtarget->hasSSE41();
8567   if (IsBlendSupported)
8568     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8569                                                   Subtarget, DAG))
8570       return Blend;
8571
8572   if (SDValue Masked =
8573           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8574     return Masked;
8575
8576   // Use dedicated unpack instructions for masks that match their pattern.
8577   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8578     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8579   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8580     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8581
8582   // Try to use byte rotation instructions.
8583   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8585     return Rotate;
8586
8587   if (SDValue BitBlend =
8588           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8589     return BitBlend;
8590
8591   if (SDValue Unpack =
8592           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8593     return Unpack;
8594
8595   // If we can't directly blend but can use PSHUFB, that will be better as it
8596   // can both shuffle and set up the inefficient blend.
8597   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8598     bool V1InUse, V2InUse;
8599     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8600                                       V1InUse, V2InUse);
8601   }
8602
8603   // We can always bit-blend if we have to so the fallback strategy is to
8604   // decompose into single-input permutes and blends.
8605   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8606                                                       Mask, DAG);
8607 }
8608
8609 /// \brief Check whether a compaction lowering can be done by dropping even
8610 /// elements and compute how many times even elements must be dropped.
8611 ///
8612 /// This handles shuffles which take every Nth element where N is a power of
8613 /// two. Example shuffle masks:
8614 ///
8615 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8616 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8617 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8618 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8619 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8620 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8621 ///
8622 /// Any of these lanes can of course be undef.
8623 ///
8624 /// This routine only supports N <= 3.
8625 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8626 /// for larger N.
8627 ///
8628 /// \returns N above, or the number of times even elements must be dropped if
8629 /// there is such a number. Otherwise returns zero.
8630 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8631   // Figure out whether we're looping over two inputs or just one.
8632   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8633
8634   // The modulus for the shuffle vector entries is based on whether this is
8635   // a single input or not.
8636   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8637   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8638          "We should only be called with masks with a power-of-2 size!");
8639
8640   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8641
8642   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8643   // and 2^3 simultaneously. This is because we may have ambiguity with
8644   // partially undef inputs.
8645   bool ViableForN[3] = {true, true, true};
8646
8647   for (int i = 0, e = Mask.size(); i < e; ++i) {
8648     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8649     // want.
8650     if (Mask[i] == -1)
8651       continue;
8652
8653     bool IsAnyViable = false;
8654     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8655       if (ViableForN[j]) {
8656         uint64_t N = j + 1;
8657
8658         // The shuffle mask must be equal to (i * 2^N) % M.
8659         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8660           IsAnyViable = true;
8661         else
8662           ViableForN[j] = false;
8663       }
8664     // Early exit if we exhaust the possible powers of two.
8665     if (!IsAnyViable)
8666       break;
8667   }
8668
8669   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8670     if (ViableForN[j])
8671       return j + 1;
8672
8673   // Return 0 as there is no viable power of two.
8674   return 0;
8675 }
8676
8677 /// \brief Generic lowering of v16i8 shuffles.
8678 ///
8679 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8680 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8681 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8682 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8683 /// back together.
8684 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8685                                        const X86Subtarget *Subtarget,
8686                                        SelectionDAG &DAG) {
8687   SDLoc DL(Op);
8688   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8689   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8690   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8691   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8692   ArrayRef<int> Mask = SVOp->getMask();
8693   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8694
8695   // Try to use shift instructions.
8696   if (SDValue Shift =
8697           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8698     return Shift;
8699
8700   // Try to use byte rotation instructions.
8701   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8702           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8703     return Rotate;
8704
8705   // Try to use a zext lowering.
8706   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8707           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8708     return ZExt;
8709
8710   int NumV2Elements =
8711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8712
8713   // For single-input shuffles, there are some nicer lowering tricks we can use.
8714   if (NumV2Elements == 0) {
8715     // Check for being able to broadcast a single element.
8716     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8717                                                           Mask, Subtarget, DAG))
8718       return Broadcast;
8719
8720     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8721     // Notably, this handles splat and partial-splat shuffles more efficiently.
8722     // However, it only makes sense if the pre-duplication shuffle simplifies
8723     // things significantly. Currently, this means we need to be able to
8724     // express the pre-duplication shuffle as an i16 shuffle.
8725     //
8726     // FIXME: We should check for other patterns which can be widened into an
8727     // i16 shuffle as well.
8728     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8729       for (int i = 0; i < 16; i += 2)
8730         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8731           return false;
8732
8733       return true;
8734     };
8735     auto tryToWidenViaDuplication = [&]() -> SDValue {
8736       if (!canWidenViaDuplication(Mask))
8737         return SDValue();
8738       SmallVector<int, 4> LoInputs;
8739       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8740                    [](int M) { return M >= 0 && M < 8; });
8741       std::sort(LoInputs.begin(), LoInputs.end());
8742       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8743                      LoInputs.end());
8744       SmallVector<int, 4> HiInputs;
8745       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8746                    [](int M) { return M >= 8; });
8747       std::sort(HiInputs.begin(), HiInputs.end());
8748       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8749                      HiInputs.end());
8750
8751       bool TargetLo = LoInputs.size() >= HiInputs.size();
8752       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8753       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8754
8755       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8756       SmallDenseMap<int, int, 8> LaneMap;
8757       for (int I : InPlaceInputs) {
8758         PreDupI16Shuffle[I/2] = I/2;
8759         LaneMap[I] = I;
8760       }
8761       int j = TargetLo ? 0 : 4, je = j + 4;
8762       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8763         // Check if j is already a shuffle of this input. This happens when
8764         // there are two adjacent bytes after we move the low one.
8765         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8766           // If we haven't yet mapped the input, search for a slot into which
8767           // we can map it.
8768           while (j < je && PreDupI16Shuffle[j] != -1)
8769             ++j;
8770
8771           if (j == je)
8772             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8773             return SDValue();
8774
8775           // Map this input with the i16 shuffle.
8776           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8777         }
8778
8779         // Update the lane map based on the mapping we ended up with.
8780         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8781       }
8782       V1 = DAG.getBitcast(
8783           MVT::v16i8,
8784           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8785                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8786
8787       // Unpack the bytes to form the i16s that will be shuffled into place.
8788       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8789                        MVT::v16i8, V1, V1);
8790
8791       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8792       for (int i = 0; i < 16; ++i)
8793         if (Mask[i] != -1) {
8794           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8795           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8796           if (PostDupI16Shuffle[i / 2] == -1)
8797             PostDupI16Shuffle[i / 2] = MappedMask;
8798           else
8799             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8800                    "Conflicting entrties in the original shuffle!");
8801         }
8802       return DAG.getBitcast(
8803           MVT::v16i8,
8804           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8805                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8806     };
8807     if (SDValue V = tryToWidenViaDuplication())
8808       return V;
8809   }
8810
8811   // Use dedicated unpack instructions for masks that match their pattern.
8812   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8813                                          0, 16, 1, 17, 2, 18, 3, 19,
8814                                          // High half.
8815                                          4, 20, 5, 21, 6, 22, 7, 23}))
8816     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8817   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8818                                          8, 24, 9, 25, 10, 26, 11, 27,
8819                                          // High half.
8820                                          12, 28, 13, 29, 14, 30, 15, 31}))
8821     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8822
8823   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8824   // with PSHUFB. It is important to do this before we attempt to generate any
8825   // blends but after all of the single-input lowerings. If the single input
8826   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8827   // want to preserve that and we can DAG combine any longer sequences into
8828   // a PSHUFB in the end. But once we start blending from multiple inputs,
8829   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8830   // and there are *very* few patterns that would actually be faster than the
8831   // PSHUFB approach because of its ability to zero lanes.
8832   //
8833   // FIXME: The only exceptions to the above are blends which are exact
8834   // interleavings with direct instructions supporting them. We currently don't
8835   // handle those well here.
8836   if (Subtarget->hasSSSE3()) {
8837     bool V1InUse = false;
8838     bool V2InUse = false;
8839
8840     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8841                                                 DAG, V1InUse, V2InUse);
8842
8843     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8844     // do so. This avoids using them to handle blends-with-zero which is
8845     // important as a single pshufb is significantly faster for that.
8846     if (V1InUse && V2InUse) {
8847       if (Subtarget->hasSSE41())
8848         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8849                                                       Mask, Subtarget, DAG))
8850           return Blend;
8851
8852       // We can use an unpack to do the blending rather than an or in some
8853       // cases. Even though the or may be (very minorly) more efficient, we
8854       // preference this lowering because there are common cases where part of
8855       // the complexity of the shuffles goes away when we do the final blend as
8856       // an unpack.
8857       // FIXME: It might be worth trying to detect if the unpack-feeding
8858       // shuffles will both be pshufb, in which case we shouldn't bother with
8859       // this.
8860       if (SDValue Unpack =
8861               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8862         return Unpack;
8863     }
8864
8865     return PSHUFB;
8866   }
8867
8868   // There are special ways we can lower some single-element blends.
8869   if (NumV2Elements == 1)
8870     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8871                                                          Mask, Subtarget, DAG))
8872       return V;
8873
8874   if (SDValue BitBlend =
8875           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8876     return BitBlend;
8877
8878   // Check whether a compaction lowering can be done. This handles shuffles
8879   // which take every Nth element for some even N. See the helper function for
8880   // details.
8881   //
8882   // We special case these as they can be particularly efficiently handled with
8883   // the PACKUSB instruction on x86 and they show up in common patterns of
8884   // rearranging bytes to truncate wide elements.
8885   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8886     // NumEvenDrops is the power of two stride of the elements. Another way of
8887     // thinking about it is that we need to drop the even elements this many
8888     // times to get the original input.
8889     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8890
8891     // First we need to zero all the dropped bytes.
8892     assert(NumEvenDrops <= 3 &&
8893            "No support for dropping even elements more than 3 times.");
8894     // We use the mask type to pick which bytes are preserved based on how many
8895     // elements are dropped.
8896     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8897     SDValue ByteClearMask = DAG.getBitcast(
8898         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8899     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8900     if (!IsSingleInput)
8901       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8902
8903     // Now pack things back together.
8904     V1 = DAG.getBitcast(MVT::v8i16, V1);
8905     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
8906     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8907     for (int i = 1; i < NumEvenDrops; ++i) {
8908       Result = DAG.getBitcast(MVT::v8i16, Result);
8909       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8910     }
8911
8912     return Result;
8913   }
8914
8915   // Handle multi-input cases by blending single-input shuffles.
8916   if (NumV2Elements > 0)
8917     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8918                                                       Mask, DAG);
8919
8920   // The fallback path for single-input shuffles widens this into two v8i16
8921   // vectors with unpacks, shuffles those, and then pulls them back together
8922   // with a pack.
8923   SDValue V = V1;
8924
8925   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8926   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8927   for (int i = 0; i < 16; ++i)
8928     if (Mask[i] >= 0)
8929       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8930
8931   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8932
8933   SDValue VLoHalf, VHiHalf;
8934   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8935   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8936   // i16s.
8937   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8938                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8939       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8940                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8941     // Use a mask to drop the high bytes.
8942     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
8943     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8944                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8945
8946     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8947     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8948
8949     // Squash the masks to point directly into VLoHalf.
8950     for (int &M : LoBlendMask)
8951       if (M >= 0)
8952         M /= 2;
8953     for (int &M : HiBlendMask)
8954       if (M >= 0)
8955         M /= 2;
8956   } else {
8957     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8958     // VHiHalf so that we can blend them as i16s.
8959     VLoHalf = DAG.getBitcast(
8960         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8961     VHiHalf = DAG.getBitcast(
8962         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8963   }
8964
8965   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8966   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8967
8968   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8969 }
8970
8971 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8972 ///
8973 /// This routine breaks down the specific type of 128-bit shuffle and
8974 /// dispatches to the lowering routines accordingly.
8975 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8976                                         MVT VT, const X86Subtarget *Subtarget,
8977                                         SelectionDAG &DAG) {
8978   switch (VT.SimpleTy) {
8979   case MVT::v2i64:
8980     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8981   case MVT::v2f64:
8982     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8983   case MVT::v4i32:
8984     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8985   case MVT::v4f32:
8986     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8987   case MVT::v8i16:
8988     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8989   case MVT::v16i8:
8990     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8991
8992   default:
8993     llvm_unreachable("Unimplemented!");
8994   }
8995 }
8996
8997 /// \brief Helper function to test whether a shuffle mask could be
8998 /// simplified by widening the elements being shuffled.
8999 ///
9000 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9001 /// leaves it in an unspecified state.
9002 ///
9003 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9004 /// shuffle masks. The latter have the special property of a '-2' representing
9005 /// a zero-ed lane of a vector.
9006 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9007                                     SmallVectorImpl<int> &WidenedMask) {
9008   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9009     // If both elements are undef, its trivial.
9010     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9011       WidenedMask.push_back(SM_SentinelUndef);
9012       continue;
9013     }
9014
9015     // Check for an undef mask and a mask value properly aligned to fit with
9016     // a pair of values. If we find such a case, use the non-undef mask's value.
9017     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9018       WidenedMask.push_back(Mask[i + 1] / 2);
9019       continue;
9020     }
9021     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9022       WidenedMask.push_back(Mask[i] / 2);
9023       continue;
9024     }
9025
9026     // When zeroing, we need to spread the zeroing across both lanes to widen.
9027     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9028       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9029           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9030         WidenedMask.push_back(SM_SentinelZero);
9031         continue;
9032       }
9033       return false;
9034     }
9035
9036     // Finally check if the two mask values are adjacent and aligned with
9037     // a pair.
9038     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9039       WidenedMask.push_back(Mask[i] / 2);
9040       continue;
9041     }
9042
9043     // Otherwise we can't safely widen the elements used in this shuffle.
9044     return false;
9045   }
9046   assert(WidenedMask.size() == Mask.size() / 2 &&
9047          "Incorrect size of mask after widening the elements!");
9048
9049   return true;
9050 }
9051
9052 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9053 ///
9054 /// This routine just extracts two subvectors, shuffles them independently, and
9055 /// then concatenates them back together. This should work effectively with all
9056 /// AVX vector shuffle types.
9057 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9058                                           SDValue V2, ArrayRef<int> Mask,
9059                                           SelectionDAG &DAG) {
9060   assert(VT.getSizeInBits() >= 256 &&
9061          "Only for 256-bit or wider vector shuffles!");
9062   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9063   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9064
9065   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9066   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9067
9068   int NumElements = VT.getVectorNumElements();
9069   int SplitNumElements = NumElements / 2;
9070   MVT ScalarVT = VT.getScalarType();
9071   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9072
9073   // Rather than splitting build-vectors, just build two narrower build
9074   // vectors. This helps shuffling with splats and zeros.
9075   auto SplitVector = [&](SDValue V) {
9076     while (V.getOpcode() == ISD::BITCAST)
9077       V = V->getOperand(0);
9078
9079     MVT OrigVT = V.getSimpleValueType();
9080     int OrigNumElements = OrigVT.getVectorNumElements();
9081     int OrigSplitNumElements = OrigNumElements / 2;
9082     MVT OrigScalarVT = OrigVT.getScalarType();
9083     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9084
9085     SDValue LoV, HiV;
9086
9087     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9088     if (!BV) {
9089       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9090                         DAG.getIntPtrConstant(0, DL));
9091       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9092                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9093     } else {
9094
9095       SmallVector<SDValue, 16> LoOps, HiOps;
9096       for (int i = 0; i < OrigSplitNumElements; ++i) {
9097         LoOps.push_back(BV->getOperand(i));
9098         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9099       }
9100       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9101       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9102     }
9103     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9104                           DAG.getBitcast(SplitVT, HiV));
9105   };
9106
9107   SDValue LoV1, HiV1, LoV2, HiV2;
9108   std::tie(LoV1, HiV1) = SplitVector(V1);
9109   std::tie(LoV2, HiV2) = SplitVector(V2);
9110
9111   // Now create two 4-way blends of these half-width vectors.
9112   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9113     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9114     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9115     for (int i = 0; i < SplitNumElements; ++i) {
9116       int M = HalfMask[i];
9117       if (M >= NumElements) {
9118         if (M >= NumElements + SplitNumElements)
9119           UseHiV2 = true;
9120         else
9121           UseLoV2 = true;
9122         V2BlendMask.push_back(M - NumElements);
9123         V1BlendMask.push_back(-1);
9124         BlendMask.push_back(SplitNumElements + i);
9125       } else if (M >= 0) {
9126         if (M >= SplitNumElements)
9127           UseHiV1 = true;
9128         else
9129           UseLoV1 = true;
9130         V2BlendMask.push_back(-1);
9131         V1BlendMask.push_back(M);
9132         BlendMask.push_back(i);
9133       } else {
9134         V2BlendMask.push_back(-1);
9135         V1BlendMask.push_back(-1);
9136         BlendMask.push_back(-1);
9137       }
9138     }
9139
9140     // Because the lowering happens after all combining takes place, we need to
9141     // manually combine these blend masks as much as possible so that we create
9142     // a minimal number of high-level vector shuffle nodes.
9143
9144     // First try just blending the halves of V1 or V2.
9145     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9146       return DAG.getUNDEF(SplitVT);
9147     if (!UseLoV2 && !UseHiV2)
9148       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9149     if (!UseLoV1 && !UseHiV1)
9150       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9151
9152     SDValue V1Blend, V2Blend;
9153     if (UseLoV1 && UseHiV1) {
9154       V1Blend =
9155         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9156     } else {
9157       // We only use half of V1 so map the usage down into the final blend mask.
9158       V1Blend = UseLoV1 ? LoV1 : HiV1;
9159       for (int i = 0; i < SplitNumElements; ++i)
9160         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9161           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9162     }
9163     if (UseLoV2 && UseHiV2) {
9164       V2Blend =
9165         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9166     } else {
9167       // We only use half of V2 so map the usage down into the final blend mask.
9168       V2Blend = UseLoV2 ? LoV2 : HiV2;
9169       for (int i = 0; i < SplitNumElements; ++i)
9170         if (BlendMask[i] >= SplitNumElements)
9171           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9172     }
9173     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9174   };
9175   SDValue Lo = HalfBlend(LoMask);
9176   SDValue Hi = HalfBlend(HiMask);
9177   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9178 }
9179
9180 /// \brief Either split a vector in halves or decompose the shuffles and the
9181 /// blend.
9182 ///
9183 /// This is provided as a good fallback for many lowerings of non-single-input
9184 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9185 /// between splitting the shuffle into 128-bit components and stitching those
9186 /// back together vs. extracting the single-input shuffles and blending those
9187 /// results.
9188 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9189                                                 SDValue V2, ArrayRef<int> Mask,
9190                                                 SelectionDAG &DAG) {
9191   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9192                                             "lower single-input shuffles as it "
9193                                             "could then recurse on itself.");
9194   int Size = Mask.size();
9195
9196   // If this can be modeled as a broadcast of two elements followed by a blend,
9197   // prefer that lowering. This is especially important because broadcasts can
9198   // often fold with memory operands.
9199   auto DoBothBroadcast = [&] {
9200     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9201     for (int M : Mask)
9202       if (M >= Size) {
9203         if (V2BroadcastIdx == -1)
9204           V2BroadcastIdx = M - Size;
9205         else if (M - Size != V2BroadcastIdx)
9206           return false;
9207       } else if (M >= 0) {
9208         if (V1BroadcastIdx == -1)
9209           V1BroadcastIdx = M;
9210         else if (M != V1BroadcastIdx)
9211           return false;
9212       }
9213     return true;
9214   };
9215   if (DoBothBroadcast())
9216     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9217                                                       DAG);
9218
9219   // If the inputs all stem from a single 128-bit lane of each input, then we
9220   // split them rather than blending because the split will decompose to
9221   // unusually few instructions.
9222   int LaneCount = VT.getSizeInBits() / 128;
9223   int LaneSize = Size / LaneCount;
9224   SmallBitVector LaneInputs[2];
9225   LaneInputs[0].resize(LaneCount, false);
9226   LaneInputs[1].resize(LaneCount, false);
9227   for (int i = 0; i < Size; ++i)
9228     if (Mask[i] >= 0)
9229       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9230   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9231     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9232
9233   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9234   // that the decomposed single-input shuffles don't end up here.
9235   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9236 }
9237
9238 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9239 /// a permutation and blend of those lanes.
9240 ///
9241 /// This essentially blends the out-of-lane inputs to each lane into the lane
9242 /// from a permuted copy of the vector. This lowering strategy results in four
9243 /// instructions in the worst case for a single-input cross lane shuffle which
9244 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9245 /// of. Special cases for each particular shuffle pattern should be handled
9246 /// prior to trying this lowering.
9247 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9248                                                        SDValue V1, SDValue V2,
9249                                                        ArrayRef<int> Mask,
9250                                                        SelectionDAG &DAG) {
9251   // FIXME: This should probably be generalized for 512-bit vectors as well.
9252   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9253   int LaneSize = Mask.size() / 2;
9254
9255   // If there are only inputs from one 128-bit lane, splitting will in fact be
9256   // less expensive. The flags track whether the given lane contains an element
9257   // that crosses to another lane.
9258   bool LaneCrossing[2] = {false, false};
9259   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9260     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9261       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9262   if (!LaneCrossing[0] || !LaneCrossing[1])
9263     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9264
9265   if (isSingleInputShuffleMask(Mask)) {
9266     SmallVector<int, 32> FlippedBlendMask;
9267     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9268       FlippedBlendMask.push_back(
9269           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9270                                   ? Mask[i]
9271                                   : Mask[i] % LaneSize +
9272                                         (i / LaneSize) * LaneSize + Size));
9273
9274     // Flip the vector, and blend the results which should now be in-lane. The
9275     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9276     // 5 for the high source. The value 3 selects the high half of source 2 and
9277     // the value 2 selects the low half of source 2. We only use source 2 to
9278     // allow folding it into a memory operand.
9279     unsigned PERMMask = 3 | 2 << 4;
9280     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9281                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9282     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9283   }
9284
9285   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9286   // will be handled by the above logic and a blend of the results, much like
9287   // other patterns in AVX.
9288   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9289 }
9290
9291 /// \brief Handle lowering 2-lane 128-bit shuffles.
9292 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9293                                         SDValue V2, ArrayRef<int> Mask,
9294                                         const X86Subtarget *Subtarget,
9295                                         SelectionDAG &DAG) {
9296   // TODO: If minimizing size and one of the inputs is a zero vector and the
9297   // the zero vector has only one use, we could use a VPERM2X128 to save the
9298   // instruction bytes needed to explicitly generate the zero vector.
9299
9300   // Blends are faster and handle all the non-lane-crossing cases.
9301   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9302                                                 Subtarget, DAG))
9303     return Blend;
9304
9305   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9306   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9307
9308   // If either input operand is a zero vector, use VPERM2X128 because its mask
9309   // allows us to replace the zero input with an implicit zero.
9310   if (!IsV1Zero && !IsV2Zero) {
9311     // Check for patterns which can be matched with a single insert of a 128-bit
9312     // subvector.
9313     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9314     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9315       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9316                                    VT.getVectorNumElements() / 2);
9317       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9318                                 DAG.getIntPtrConstant(0, DL));
9319       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9320                                 OnlyUsesV1 ? V1 : V2,
9321                                 DAG.getIntPtrConstant(0, DL));
9322       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9323     }
9324   }
9325
9326   // Otherwise form a 128-bit permutation. After accounting for undefs,
9327   // convert the 64-bit shuffle mask selection values into 128-bit
9328   // selection bits by dividing the indexes by 2 and shifting into positions
9329   // defined by a vperm2*128 instruction's immediate control byte.
9330
9331   // The immediate permute control byte looks like this:
9332   //    [1:0] - select 128 bits from sources for low half of destination
9333   //    [2]   - ignore
9334   //    [3]   - zero low half of destination
9335   //    [5:4] - select 128 bits from sources for high half of destination
9336   //    [6]   - ignore
9337   //    [7]   - zero high half of destination
9338
9339   int MaskLO = Mask[0];
9340   if (MaskLO == SM_SentinelUndef)
9341     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9342
9343   int MaskHI = Mask[2];
9344   if (MaskHI == SM_SentinelUndef)
9345     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9346
9347   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9348
9349   // If either input is a zero vector, replace it with an undef input.
9350   // Shuffle mask values <  4 are selecting elements of V1.
9351   // Shuffle mask values >= 4 are selecting elements of V2.
9352   // Adjust each half of the permute mask by clearing the half that was
9353   // selecting the zero vector and setting the zero mask bit.
9354   if (IsV1Zero) {
9355     V1 = DAG.getUNDEF(VT);
9356     if (MaskLO < 4)
9357       PermMask = (PermMask & 0xf0) | 0x08;
9358     if (MaskHI < 4)
9359       PermMask = (PermMask & 0x0f) | 0x80;
9360   }
9361   if (IsV2Zero) {
9362     V2 = DAG.getUNDEF(VT);
9363     if (MaskLO >= 4)
9364       PermMask = (PermMask & 0xf0) | 0x08;
9365     if (MaskHI >= 4)
9366       PermMask = (PermMask & 0x0f) | 0x80;
9367   }
9368
9369   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9370                      DAG.getConstant(PermMask, DL, MVT::i8));
9371 }
9372
9373 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9374 /// shuffling each lane.
9375 ///
9376 /// This will only succeed when the result of fixing the 128-bit lanes results
9377 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9378 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9379 /// the lane crosses early and then use simpler shuffles within each lane.
9380 ///
9381 /// FIXME: It might be worthwhile at some point to support this without
9382 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9383 /// in x86 only floating point has interesting non-repeating shuffles, and even
9384 /// those are still *marginally* more expensive.
9385 static SDValue lowerVectorShuffleByMerging128BitLanes(
9386     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9387     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9388   assert(!isSingleInputShuffleMask(Mask) &&
9389          "This is only useful with multiple inputs.");
9390
9391   int Size = Mask.size();
9392   int LaneSize = 128 / VT.getScalarSizeInBits();
9393   int NumLanes = Size / LaneSize;
9394   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9395
9396   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9397   // check whether the in-128-bit lane shuffles share a repeating pattern.
9398   SmallVector<int, 4> Lanes;
9399   Lanes.resize(NumLanes, -1);
9400   SmallVector<int, 4> InLaneMask;
9401   InLaneMask.resize(LaneSize, -1);
9402   for (int i = 0; i < Size; ++i) {
9403     if (Mask[i] < 0)
9404       continue;
9405
9406     int j = i / LaneSize;
9407
9408     if (Lanes[j] < 0) {
9409       // First entry we've seen for this lane.
9410       Lanes[j] = Mask[i] / LaneSize;
9411     } else if (Lanes[j] != Mask[i] / LaneSize) {
9412       // This doesn't match the lane selected previously!
9413       return SDValue();
9414     }
9415
9416     // Check that within each lane we have a consistent shuffle mask.
9417     int k = i % LaneSize;
9418     if (InLaneMask[k] < 0) {
9419       InLaneMask[k] = Mask[i] % LaneSize;
9420     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9421       // This doesn't fit a repeating in-lane mask.
9422       return SDValue();
9423     }
9424   }
9425
9426   // First shuffle the lanes into place.
9427   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9428                                 VT.getSizeInBits() / 64);
9429   SmallVector<int, 8> LaneMask;
9430   LaneMask.resize(NumLanes * 2, -1);
9431   for (int i = 0; i < NumLanes; ++i)
9432     if (Lanes[i] >= 0) {
9433       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9434       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9435     }
9436
9437   V1 = DAG.getBitcast(LaneVT, V1);
9438   V2 = DAG.getBitcast(LaneVT, V2);
9439   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9440
9441   // Cast it back to the type we actually want.
9442   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9443
9444   // Now do a simple shuffle that isn't lane crossing.
9445   SmallVector<int, 8> NewMask;
9446   NewMask.resize(Size, -1);
9447   for (int i = 0; i < Size; ++i)
9448     if (Mask[i] >= 0)
9449       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9450   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9451          "Must not introduce lane crosses at this point!");
9452
9453   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9454 }
9455
9456 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9457 /// given mask.
9458 ///
9459 /// This returns true if the elements from a particular input are already in the
9460 /// slot required by the given mask and require no permutation.
9461 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9462   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9463   int Size = Mask.size();
9464   for (int i = 0; i < Size; ++i)
9465     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9466       return false;
9467
9468   return true;
9469 }
9470
9471 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9472 ///
9473 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9474 /// isn't available.
9475 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9476                                        const X86Subtarget *Subtarget,
9477                                        SelectionDAG &DAG) {
9478   SDLoc DL(Op);
9479   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9480   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9481   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9482   ArrayRef<int> Mask = SVOp->getMask();
9483   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9484
9485   SmallVector<int, 4> WidenedMask;
9486   if (canWidenShuffleElements(Mask, WidenedMask))
9487     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9488                                     DAG);
9489
9490   if (isSingleInputShuffleMask(Mask)) {
9491     // Check for being able to broadcast a single element.
9492     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9493                                                           Mask, Subtarget, DAG))
9494       return Broadcast;
9495
9496     // Use low duplicate instructions for masks that match their pattern.
9497     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9498       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9499
9500     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9501       // Non-half-crossing single input shuffles can be lowerid with an
9502       // interleaved permutation.
9503       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9504                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9505       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9506                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9507     }
9508
9509     // With AVX2 we have direct support for this permutation.
9510     if (Subtarget->hasAVX2())
9511       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9512                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9513
9514     // Otherwise, fall back.
9515     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9516                                                    DAG);
9517   }
9518
9519   // X86 has dedicated unpack instructions that can handle specific blend
9520   // operations: UNPCKH and UNPCKL.
9521   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9522     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9523   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9524     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9525   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9526     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9527   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9528     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9529
9530   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9531                                                 Subtarget, DAG))
9532     return Blend;
9533
9534   // Check if the blend happens to exactly fit that of SHUFPD.
9535   if ((Mask[0] == -1 || Mask[0] < 2) &&
9536       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9537       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9538       (Mask[3] == -1 || Mask[3] >= 6)) {
9539     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9540                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9541     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9542                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9543   }
9544   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9545       (Mask[1] == -1 || Mask[1] < 2) &&
9546       (Mask[2] == -1 || Mask[2] >= 6) &&
9547       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9548     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9549                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9550     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9551                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9552   }
9553
9554   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9555   // shuffle. However, if we have AVX2 and either inputs are already in place,
9556   // we will be able to shuffle even across lanes the other input in a single
9557   // instruction so skip this pattern.
9558   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9559                                  isShuffleMaskInputInPlace(1, Mask))))
9560     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9561             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9562       return Result;
9563
9564   // If we have AVX2 then we always want to lower with a blend because an v4 we
9565   // can fully permute the elements.
9566   if (Subtarget->hasAVX2())
9567     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9568                                                       Mask, DAG);
9569
9570   // Otherwise fall back on generic lowering.
9571   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9572 }
9573
9574 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9575 ///
9576 /// This routine is only called when we have AVX2 and thus a reasonable
9577 /// instruction set for v4i64 shuffling..
9578 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9579                                        const X86Subtarget *Subtarget,
9580                                        SelectionDAG &DAG) {
9581   SDLoc DL(Op);
9582   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9583   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9584   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9585   ArrayRef<int> Mask = SVOp->getMask();
9586   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9587   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9588
9589   SmallVector<int, 4> WidenedMask;
9590   if (canWidenShuffleElements(Mask, WidenedMask))
9591     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9592                                     DAG);
9593
9594   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9595                                                 Subtarget, DAG))
9596     return Blend;
9597
9598   // Check for being able to broadcast a single element.
9599   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9600                                                         Mask, Subtarget, DAG))
9601     return Broadcast;
9602
9603   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9604   // use lower latency instructions that will operate on both 128-bit lanes.
9605   SmallVector<int, 2> RepeatedMask;
9606   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9607     if (isSingleInputShuffleMask(Mask)) {
9608       int PSHUFDMask[] = {-1, -1, -1, -1};
9609       for (int i = 0; i < 2; ++i)
9610         if (RepeatedMask[i] >= 0) {
9611           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9612           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9613         }
9614       return DAG.getBitcast(
9615           MVT::v4i64,
9616           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9617                       DAG.getBitcast(MVT::v8i32, V1),
9618                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9619     }
9620   }
9621
9622   // AVX2 provides a direct instruction for permuting a single input across
9623   // lanes.
9624   if (isSingleInputShuffleMask(Mask))
9625     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9626                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9627
9628   // Try to use shift instructions.
9629   if (SDValue Shift =
9630           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9631     return Shift;
9632
9633   // Use dedicated unpack instructions for masks that match their pattern.
9634   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9635     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9636   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9637     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9638   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9639     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9640   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9641     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9642
9643   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9644   // shuffle. However, if we have AVX2 and either inputs are already in place,
9645   // we will be able to shuffle even across lanes the other input in a single
9646   // instruction so skip this pattern.
9647   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9648                                  isShuffleMaskInputInPlace(1, Mask))))
9649     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9650             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9651       return Result;
9652
9653   // Otherwise fall back on generic blend lowering.
9654   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9655                                                     Mask, DAG);
9656 }
9657
9658 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9659 ///
9660 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9661 /// isn't available.
9662 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9663                                        const X86Subtarget *Subtarget,
9664                                        SelectionDAG &DAG) {
9665   SDLoc DL(Op);
9666   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9667   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9668   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9669   ArrayRef<int> Mask = SVOp->getMask();
9670   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9671
9672   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9673                                                 Subtarget, DAG))
9674     return Blend;
9675
9676   // Check for being able to broadcast a single element.
9677   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9678                                                         Mask, Subtarget, DAG))
9679     return Broadcast;
9680
9681   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9682   // options to efficiently lower the shuffle.
9683   SmallVector<int, 4> RepeatedMask;
9684   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9685     assert(RepeatedMask.size() == 4 &&
9686            "Repeated masks must be half the mask width!");
9687
9688     // Use even/odd duplicate instructions for masks that match their pattern.
9689     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9690       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9691     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9692       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9693
9694     if (isSingleInputShuffleMask(Mask))
9695       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9696                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9697
9698     // Use dedicated unpack instructions for masks that match their pattern.
9699     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9700       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9701     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9702       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9703     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9704       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9705     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9706       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9707
9708     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9709     // have already handled any direct blends. We also need to squash the
9710     // repeated mask into a simulated v4f32 mask.
9711     for (int i = 0; i < 4; ++i)
9712       if (RepeatedMask[i] >= 8)
9713         RepeatedMask[i] -= 4;
9714     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9715   }
9716
9717   // If we have a single input shuffle with different shuffle patterns in the
9718   // two 128-bit lanes use the variable mask to VPERMILPS.
9719   if (isSingleInputShuffleMask(Mask)) {
9720     SDValue VPermMask[8];
9721     for (int i = 0; i < 8; ++i)
9722       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9723                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9724     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9725       return DAG.getNode(
9726           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9727           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9728
9729     if (Subtarget->hasAVX2())
9730       return DAG.getNode(
9731           X86ISD::VPERMV, DL, MVT::v8f32,
9732           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
9733                                                  MVT::v8i32, VPermMask)),
9734           V1);
9735
9736     // Otherwise, fall back.
9737     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9738                                                    DAG);
9739   }
9740
9741   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9742   // shuffle.
9743   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9744           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9745     return Result;
9746
9747   // If we have AVX2 then we always want to lower with a blend because at v8 we
9748   // can fully permute the elements.
9749   if (Subtarget->hasAVX2())
9750     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9751                                                       Mask, DAG);
9752
9753   // Otherwise fall back on generic lowering.
9754   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9755 }
9756
9757 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9758 ///
9759 /// This routine is only called when we have AVX2 and thus a reasonable
9760 /// instruction set for v8i32 shuffling..
9761 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9762                                        const X86Subtarget *Subtarget,
9763                                        SelectionDAG &DAG) {
9764   SDLoc DL(Op);
9765   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9766   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9767   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9768   ArrayRef<int> Mask = SVOp->getMask();
9769   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9770   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9771
9772   // Whenever we can lower this as a zext, that instruction is strictly faster
9773   // than any alternative. It also allows us to fold memory operands into the
9774   // shuffle in many cases.
9775   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9776                                                          Mask, Subtarget, DAG))
9777     return ZExt;
9778
9779   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9780                                                 Subtarget, DAG))
9781     return Blend;
9782
9783   // Check for being able to broadcast a single element.
9784   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9785                                                         Mask, Subtarget, DAG))
9786     return Broadcast;
9787
9788   // If the shuffle mask is repeated in each 128-bit lane we can use more
9789   // efficient instructions that mirror the shuffles across the two 128-bit
9790   // lanes.
9791   SmallVector<int, 4> RepeatedMask;
9792   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9793     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9794     if (isSingleInputShuffleMask(Mask))
9795       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9796                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9797
9798     // Use dedicated unpack instructions for masks that match their pattern.
9799     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9800       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9801     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9802       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9803     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9804       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9805     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9806       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9807   }
9808
9809   // Try to use shift instructions.
9810   if (SDValue Shift =
9811           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9812     return Shift;
9813
9814   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9815           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9816     return Rotate;
9817
9818   // If the shuffle patterns aren't repeated but it is a single input, directly
9819   // generate a cross-lane VPERMD instruction.
9820   if (isSingleInputShuffleMask(Mask)) {
9821     SDValue VPermMask[8];
9822     for (int i = 0; i < 8; ++i)
9823       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9824                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9825     return DAG.getNode(
9826         X86ISD::VPERMV, DL, MVT::v8i32,
9827         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9828   }
9829
9830   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9831   // shuffle.
9832   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9833           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9834     return Result;
9835
9836   // Otherwise fall back on generic blend lowering.
9837   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9838                                                     Mask, DAG);
9839 }
9840
9841 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9842 ///
9843 /// This routine is only called when we have AVX2 and thus a reasonable
9844 /// instruction set for v16i16 shuffling..
9845 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9846                                         const X86Subtarget *Subtarget,
9847                                         SelectionDAG &DAG) {
9848   SDLoc DL(Op);
9849   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9850   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9852   ArrayRef<int> Mask = SVOp->getMask();
9853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9854   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9855
9856   // Whenever we can lower this as a zext, that instruction is strictly faster
9857   // than any alternative. It also allows us to fold memory operands into the
9858   // shuffle in many cases.
9859   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9860                                                          Mask, Subtarget, DAG))
9861     return ZExt;
9862
9863   // Check for being able to broadcast a single element.
9864   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9865                                                         Mask, Subtarget, DAG))
9866     return Broadcast;
9867
9868   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9869                                                 Subtarget, DAG))
9870     return Blend;
9871
9872   // Use dedicated unpack instructions for masks that match their pattern.
9873   if (isShuffleEquivalent(V1, V2, Mask,
9874                           {// First 128-bit lane:
9875                            0, 16, 1, 17, 2, 18, 3, 19,
9876                            // Second 128-bit lane:
9877                            8, 24, 9, 25, 10, 26, 11, 27}))
9878     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9879   if (isShuffleEquivalent(V1, V2, Mask,
9880                           {// First 128-bit lane:
9881                            4, 20, 5, 21, 6, 22, 7, 23,
9882                            // Second 128-bit lane:
9883                            12, 28, 13, 29, 14, 30, 15, 31}))
9884     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9885
9886   // Try to use shift instructions.
9887   if (SDValue Shift =
9888           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9889     return Shift;
9890
9891   // Try to use byte rotation instructions.
9892   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9893           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9894     return Rotate;
9895
9896   if (isSingleInputShuffleMask(Mask)) {
9897     // There are no generalized cross-lane shuffle operations available on i16
9898     // element types.
9899     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9900       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9901                                                      Mask, DAG);
9902
9903     SmallVector<int, 8> RepeatedMask;
9904     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9905       // As this is a single-input shuffle, the repeated mask should be
9906       // a strictly valid v8i16 mask that we can pass through to the v8i16
9907       // lowering to handle even the v16 case.
9908       return lowerV8I16GeneralSingleInputVectorShuffle(
9909           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9910     }
9911
9912     SDValue PSHUFBMask[32];
9913     for (int i = 0; i < 16; ++i) {
9914       if (Mask[i] == -1) {
9915         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9916         continue;
9917       }
9918
9919       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9920       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9921       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9922       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9923     }
9924     return DAG.getBitcast(MVT::v16i16,
9925                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
9926                                       DAG.getBitcast(MVT::v32i8, V1),
9927                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
9928                                                   MVT::v32i8, PSHUFBMask)));
9929   }
9930
9931   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9932   // shuffle.
9933   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9934           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9935     return Result;
9936
9937   // Otherwise fall back on generic lowering.
9938   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9939 }
9940
9941 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9942 ///
9943 /// This routine is only called when we have AVX2 and thus a reasonable
9944 /// instruction set for v32i8 shuffling..
9945 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9946                                        const X86Subtarget *Subtarget,
9947                                        SelectionDAG &DAG) {
9948   SDLoc DL(Op);
9949   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9950   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9952   ArrayRef<int> Mask = SVOp->getMask();
9953   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9954   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9955
9956   // Whenever we can lower this as a zext, that instruction is strictly faster
9957   // than any alternative. It also allows us to fold memory operands into the
9958   // shuffle in many cases.
9959   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9960                                                          Mask, Subtarget, DAG))
9961     return ZExt;
9962
9963   // Check for being able to broadcast a single element.
9964   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9965                                                         Mask, Subtarget, DAG))
9966     return Broadcast;
9967
9968   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9969                                                 Subtarget, DAG))
9970     return Blend;
9971
9972   // Use dedicated unpack instructions for masks that match their pattern.
9973   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9974   // 256-bit lanes.
9975   if (isShuffleEquivalent(
9976           V1, V2, Mask,
9977           {// First 128-bit lane:
9978            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9979            // Second 128-bit lane:
9980            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9981     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9982   if (isShuffleEquivalent(
9983           V1, V2, Mask,
9984           {// First 128-bit lane:
9985            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9986            // Second 128-bit lane:
9987            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9988     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9989
9990   // Try to use shift instructions.
9991   if (SDValue Shift =
9992           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9993     return Shift;
9994
9995   // Try to use byte rotation instructions.
9996   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9997           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9998     return Rotate;
9999
10000   if (isSingleInputShuffleMask(Mask)) {
10001     // There are no generalized cross-lane shuffle operations available on i8
10002     // element types.
10003     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10004       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10005                                                      Mask, DAG);
10006
10007     SDValue PSHUFBMask[32];
10008     for (int i = 0; i < 32; ++i)
10009       PSHUFBMask[i] =
10010           Mask[i] < 0
10011               ? DAG.getUNDEF(MVT::i8)
10012               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10013                                 MVT::i8);
10014
10015     return DAG.getNode(
10016         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10017         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10018   }
10019
10020   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10021   // shuffle.
10022   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10023           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10024     return Result;
10025
10026   // Otherwise fall back on generic lowering.
10027   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10028 }
10029
10030 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10031 ///
10032 /// This routine either breaks down the specific type of a 256-bit x86 vector
10033 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10034 /// together based on the available instructions.
10035 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10036                                         MVT VT, const X86Subtarget *Subtarget,
10037                                         SelectionDAG &DAG) {
10038   SDLoc DL(Op);
10039   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10040   ArrayRef<int> Mask = SVOp->getMask();
10041
10042   // If we have a single input to the zero element, insert that into V1 if we
10043   // can do so cheaply.
10044   int NumElts = VT.getVectorNumElements();
10045   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10046     return M >= NumElts;
10047   });
10048
10049   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10050     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10051                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10052       return Insertion;
10053
10054   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10055   // check for those subtargets here and avoid much of the subtarget querying in
10056   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10057   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10058   // floating point types there eventually, just immediately cast everything to
10059   // a float and operate entirely in that domain.
10060   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10061     int ElementBits = VT.getScalarSizeInBits();
10062     if (ElementBits < 32)
10063       // No floating point type available, decompose into 128-bit vectors.
10064       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10065
10066     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10067                                 VT.getVectorNumElements());
10068     V1 = DAG.getBitcast(FpVT, V1);
10069     V2 = DAG.getBitcast(FpVT, V2);
10070     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10071   }
10072
10073   switch (VT.SimpleTy) {
10074   case MVT::v4f64:
10075     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10076   case MVT::v4i64:
10077     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10078   case MVT::v8f32:
10079     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10080   case MVT::v8i32:
10081     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10082   case MVT::v16i16:
10083     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10084   case MVT::v32i8:
10085     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10086
10087   default:
10088     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10089   }
10090 }
10091
10092 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10093 static SDValue lowerV8X64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10094                                        const X86Subtarget *Subtarget,
10095                                        SelectionDAG &DAG) {
10096   SDLoc DL(Op);
10097   MVT VT = Op.getSimpleValueType();
10098   assert((V1.getSimpleValueType() == MVT::v8f64 ||
10099           V1.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10100   assert((V2.getSimpleValueType() == MVT::v8f64 ||
10101           V2.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10102   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10103   ArrayRef<int> Mask = SVOp->getMask();
10104   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10105
10106   // X86 has dedicated unpack instructions that can handle specific blend
10107   // operations: UNPCKH and UNPCKL.
10108   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10109     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10110   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10111     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10112
10113   // VSHUFPD instruction - mask 0/1, 8/9, 2/3, 10/11, 4/5, 12/13, 6/7, 14/15
10114   bool ShufpdMask = true;
10115   unsigned Immediate = 0;
10116   for (int i = 0; i < 8; ++i) {
10117     if (Mask[i] < 0)
10118       continue;
10119     int Val = (i & 6) + 8 * (i & 1);
10120     if (Mask[i] < Val ||  Mask[i] > Val+1) {
10121       ShufpdMask = false;
10122       break;
10123     }
10124     Immediate |= (Mask[i]%2) << i;
10125   }
10126   if (ShufpdMask)
10127       return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10128                          DAG.getConstant(Immediate, DL, MVT::i8));
10129
10130   // PERMILPD instruction - mask 0/1, 0/1, 2/3, 2/3, 4/5, 4/5, 6/7, 6/7
10131   if (isSingleInputShuffleMask(Mask)) {
10132     bool PermilMask = true;
10133     unsigned Immediate = 0;
10134     for (int i = 0; i < 8; ++i) {
10135       if (Mask[i] < 0)
10136         continue;
10137       int Val = (i & 6);
10138       if (Mask[i] < Val ||  Mask[i] > Val+1) {
10139         PermilMask = false;
10140         break;
10141       }
10142       Immediate |= (Mask[i]%2) << i;
10143     }
10144     if (PermilMask)
10145       return DAG.getNode(X86ISD::VPERMILPI, DL, VT, V1,
10146                          DAG.getConstant(Immediate, DL, MVT::i8));
10147
10148     SmallVector<int, 4> RepeatedMask;
10149     if (is256BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10150       unsigned Immediate = 0;
10151       for (int i = 0; i < 4; ++i)
10152         if (RepeatedMask[i] > 0)
10153           Immediate |= (RepeatedMask[i] & 3) << (i*2);
10154       return DAG.getNode(X86ISD::VPERMI, DL, VT, V1,
10155                          DAG.getConstant(Immediate, DL, MVT::i8));
10156     }
10157   }
10158   SDValue VPermMask[8];
10159   for (int i = 0; i < 8; ++i)
10160     VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i64)
10161                                : DAG.getConstant(Mask[i], DL, MVT::i64);
10162   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i64,
10163                                  VPermMask);
10164   if (isSingleInputShuffleMask(Mask))
10165     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10166
10167   return DAG.getNode(X86ISD::VPERMV3, DL, VT, MaskNode, V1, V2);
10168 }
10169
10170 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10171 static SDValue lowerV16X32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10172                                        const X86Subtarget *Subtarget,
10173                                        SelectionDAG &DAG) {
10174   MVT VT = Op.getSimpleValueType();
10175   SDLoc DL(Op);
10176   assert((V1.getSimpleValueType() == MVT::v16i32 ||
10177           V1.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10178   assert((V2.getSimpleValueType() == MVT::v16i32 ||
10179           V2.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10180   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10181   ArrayRef<int> Mask = SVOp->getMask();
10182   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10183
10184   // Use dedicated unpack instructions for masks that match their pattern.
10185   if (isShuffleEquivalent(V1, V2, Mask,
10186                           {// First 128-bit lane.
10187                            0, 16, 1, 17, 4, 20, 5, 21,
10188                            // Second 128-bit lane.
10189                            8, 24, 9, 25, 12, 28, 13, 29}))
10190     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10191   if (isShuffleEquivalent(V1, V2, Mask,
10192                           {// First 128-bit lane.
10193                            2, 18, 3, 19, 6, 22, 7, 23,
10194                            // Second 128-bit lane.
10195                            10, 26, 11, 27, 14, 30, 15, 31}))
10196     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10197
10198   if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6, 8, 8, 10, 10,
10199                                   12, 12, 14, 14}))
10200     return DAG.getNode(X86ISD::MOVSLDUP, DL, VT, V1);
10201   if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7, 9, 9, 11, 11,
10202                                   13, 13, 15, 15}))
10203     return DAG.getNode(X86ISD::MOVSHDUP, DL, VT, V1);
10204
10205   SmallVector<int, 4> RepeatedMask;
10206   if (is128BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10207     unsigned Immediate = 0;
10208     for (int i = 0; i < 4; ++i)
10209       if (RepeatedMask[i] > 0)
10210         Immediate |= (RepeatedMask[i] & 3) << (i*2);
10211
10212     if (isSingleInputShuffleMask(Mask)) {
10213       unsigned Opc = VT.isInteger() ? X86ISD::PSHUFD : X86ISD::VPERMILPI;
10214       return DAG.getNode(Opc, DL, VT, V1,
10215                          DAG.getConstant(Immediate, DL, MVT::i8));
10216     }
10217
10218     // VSHUFPS pattern: 0-3, 0-3, 16-19, 16-19, 4-7, 4-7, 20-23, 20-23 ..
10219     bool InterleavedMask = true;
10220     for (int i = 0; i < 4; ++i)
10221       if (RepeatedMask[i] >= 0 &&
10222           ((i < 2 && RepeatedMask[i] > 2) || ( i >=2 && RepeatedMask[i] < 16)))
10223         InterleavedMask = false;
10224
10225     if (InterleavedMask)
10226       return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10227                           DAG.getConstant(Immediate, DL, MVT::i8));
10228   }
10229   SDValue VPermMask[16];
10230   for (int i = 0; i < 16; ++i)
10231     VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10232                                : DAG.getConstant(Mask[i], DL, MVT::i32);
10233   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i32,
10234                                  VPermMask);
10235   if (V2.getOpcode() == ISD::UNDEF)
10236     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10237
10238   return DAG.getNode(X86ISD::VPERMV3, DL, VT, MaskNode, V1, V2);
10239 }
10240
10241 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10242 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10243                                         const X86Subtarget *Subtarget,
10244                                         SelectionDAG &DAG) {
10245   SDLoc DL(Op);
10246   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10247   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10248   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10249   ArrayRef<int> Mask = SVOp->getMask();
10250   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10251   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10252
10253   // FIXME: Implement direct support for this type!
10254   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10255 }
10256
10257 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10258 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10259                                        const X86Subtarget *Subtarget,
10260                                        SelectionDAG &DAG) {
10261   SDLoc DL(Op);
10262   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10263   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10264   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10265   ArrayRef<int> Mask = SVOp->getMask();
10266   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10267   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10268
10269   // FIXME: Implement direct support for this type!
10270   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10271 }
10272
10273 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10274 ///
10275 /// This routine either breaks down the specific type of a 512-bit x86 vector
10276 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10277 /// together based on the available instructions.
10278 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10279                                         MVT VT, const X86Subtarget *Subtarget,
10280                                         SelectionDAG &DAG) {
10281   SDLoc DL(Op);
10282   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10283   ArrayRef<int> Mask = SVOp->getMask();
10284   assert(Subtarget->hasAVX512() &&
10285          "Cannot lower 512-bit vectors w/ basic ISA!");
10286
10287   // Check for being able to broadcast a single element.
10288   if (SDValue Broadcast =
10289           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10290     return Broadcast;
10291
10292   // Dispatch to each element type for lowering. If we don't have supprot for
10293   // specific element type shuffles at 512 bits, immediately split them and
10294   // lower them. Each lowering routine of a given type is allowed to assume that
10295   // the requisite ISA extensions for that element type are available.
10296   switch (VT.SimpleTy) {
10297   case MVT::v8f64:
10298   case MVT::v8i64:
10299     return lowerV8X64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10300   case MVT::v16f32:
10301   case MVT::v16i32:
10302     return lowerV16X32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10303   case MVT::v32i16:
10304     if (Subtarget->hasBWI())
10305       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10306     break;
10307   case MVT::v64i8:
10308     if (Subtarget->hasBWI())
10309       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10310     break;
10311
10312   default:
10313     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10314   }
10315
10316   // Otherwise fall back on splitting.
10317   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10318 }
10319
10320 /// \brief Top-level lowering for x86 vector shuffles.
10321 ///
10322 /// This handles decomposition, canonicalization, and lowering of all x86
10323 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10324 /// above in helper routines. The canonicalization attempts to widen shuffles
10325 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10326 /// s.t. only one of the two inputs needs to be tested, etc.
10327 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10328                                   SelectionDAG &DAG) {
10329   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10330   ArrayRef<int> Mask = SVOp->getMask();
10331   SDValue V1 = Op.getOperand(0);
10332   SDValue V2 = Op.getOperand(1);
10333   MVT VT = Op.getSimpleValueType();
10334   int NumElements = VT.getVectorNumElements();
10335   SDLoc dl(Op);
10336
10337   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10338
10339   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10340   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10341   if (V1IsUndef && V2IsUndef)
10342     return DAG.getUNDEF(VT);
10343
10344   // When we create a shuffle node we put the UNDEF node to second operand,
10345   // but in some cases the first operand may be transformed to UNDEF.
10346   // In this case we should just commute the node.
10347   if (V1IsUndef)
10348     return DAG.getCommutedVectorShuffle(*SVOp);
10349
10350   // Check for non-undef masks pointing at an undef vector and make the masks
10351   // undef as well. This makes it easier to match the shuffle based solely on
10352   // the mask.
10353   if (V2IsUndef)
10354     for (int M : Mask)
10355       if (M >= NumElements) {
10356         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10357         for (int &M : NewMask)
10358           if (M >= NumElements)
10359             M = -1;
10360         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10361       }
10362
10363   // We actually see shuffles that are entirely re-arrangements of a set of
10364   // zero inputs. This mostly happens while decomposing complex shuffles into
10365   // simple ones. Directly lower these as a buildvector of zeros.
10366   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10367   if (Zeroable.all())
10368     return getZeroVector(VT, Subtarget, DAG, dl);
10369
10370   // Try to collapse shuffles into using a vector type with fewer elements but
10371   // wider element types. We cap this to not form integers or floating point
10372   // elements wider than 64 bits, but it might be interesting to form i128
10373   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10374   SmallVector<int, 16> WidenedMask;
10375   if (VT.getScalarSizeInBits() < 64 &&
10376       canWidenShuffleElements(Mask, WidenedMask)) {
10377     MVT NewEltVT = VT.isFloatingPoint()
10378                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10379                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10380     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10381     // Make sure that the new vector type is legal. For example, v2f64 isn't
10382     // legal on SSE1.
10383     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10384       V1 = DAG.getBitcast(NewVT, V1);
10385       V2 = DAG.getBitcast(NewVT, V2);
10386       return DAG.getBitcast(
10387           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10388     }
10389   }
10390
10391   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10392   for (int M : SVOp->getMask())
10393     if (M < 0)
10394       ++NumUndefElements;
10395     else if (M < NumElements)
10396       ++NumV1Elements;
10397     else
10398       ++NumV2Elements;
10399
10400   // Commute the shuffle as needed such that more elements come from V1 than
10401   // V2. This allows us to match the shuffle pattern strictly on how many
10402   // elements come from V1 without handling the symmetric cases.
10403   if (NumV2Elements > NumV1Elements)
10404     return DAG.getCommutedVectorShuffle(*SVOp);
10405
10406   // When the number of V1 and V2 elements are the same, try to minimize the
10407   // number of uses of V2 in the low half of the vector. When that is tied,
10408   // ensure that the sum of indices for V1 is equal to or lower than the sum
10409   // indices for V2. When those are equal, try to ensure that the number of odd
10410   // indices for V1 is lower than the number of odd indices for V2.
10411   if (NumV1Elements == NumV2Elements) {
10412     int LowV1Elements = 0, LowV2Elements = 0;
10413     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10414       if (M >= NumElements)
10415         ++LowV2Elements;
10416       else if (M >= 0)
10417         ++LowV1Elements;
10418     if (LowV2Elements > LowV1Elements) {
10419       return DAG.getCommutedVectorShuffle(*SVOp);
10420     } else if (LowV2Elements == LowV1Elements) {
10421       int SumV1Indices = 0, SumV2Indices = 0;
10422       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10423         if (SVOp->getMask()[i] >= NumElements)
10424           SumV2Indices += i;
10425         else if (SVOp->getMask()[i] >= 0)
10426           SumV1Indices += i;
10427       if (SumV2Indices < SumV1Indices) {
10428         return DAG.getCommutedVectorShuffle(*SVOp);
10429       } else if (SumV2Indices == SumV1Indices) {
10430         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10431         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10432           if (SVOp->getMask()[i] >= NumElements)
10433             NumV2OddIndices += i % 2;
10434           else if (SVOp->getMask()[i] >= 0)
10435             NumV1OddIndices += i % 2;
10436         if (NumV2OddIndices < NumV1OddIndices)
10437           return DAG.getCommutedVectorShuffle(*SVOp);
10438       }
10439     }
10440   }
10441
10442   // For each vector width, delegate to a specialized lowering routine.
10443   if (VT.getSizeInBits() == 128)
10444     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10445
10446   if (VT.getSizeInBits() == 256)
10447     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10448
10449   // Force AVX-512 vectors to be scalarized for now.
10450   // FIXME: Implement AVX-512 support!
10451   if (VT.getSizeInBits() == 512)
10452     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10453
10454   llvm_unreachable("Unimplemented!");
10455 }
10456
10457 // This function assumes its argument is a BUILD_VECTOR of constants or
10458 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10459 // true.
10460 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10461                                     unsigned &MaskValue) {
10462   MaskValue = 0;
10463   unsigned NumElems = BuildVector->getNumOperands();
10464   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10465   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10466   unsigned NumElemsInLane = NumElems / NumLanes;
10467
10468   // Blend for v16i16 should be symetric for the both lanes.
10469   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10470     SDValue EltCond = BuildVector->getOperand(i);
10471     SDValue SndLaneEltCond =
10472         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10473
10474     int Lane1Cond = -1, Lane2Cond = -1;
10475     if (isa<ConstantSDNode>(EltCond))
10476       Lane1Cond = !isZero(EltCond);
10477     if (isa<ConstantSDNode>(SndLaneEltCond))
10478       Lane2Cond = !isZero(SndLaneEltCond);
10479
10480     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10481       // Lane1Cond != 0, means we want the first argument.
10482       // Lane1Cond == 0, means we want the second argument.
10483       // The encoding of this argument is 0 for the first argument, 1
10484       // for the second. Therefore, invert the condition.
10485       MaskValue |= !Lane1Cond << i;
10486     else if (Lane1Cond < 0)
10487       MaskValue |= !Lane2Cond << i;
10488     else
10489       return false;
10490   }
10491   return true;
10492 }
10493
10494 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10495 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10496                                            const X86Subtarget *Subtarget,
10497                                            SelectionDAG &DAG) {
10498   SDValue Cond = Op.getOperand(0);
10499   SDValue LHS = Op.getOperand(1);
10500   SDValue RHS = Op.getOperand(2);
10501   SDLoc dl(Op);
10502   MVT VT = Op.getSimpleValueType();
10503
10504   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10505     return SDValue();
10506   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10507
10508   // Only non-legal VSELECTs reach this lowering, convert those into generic
10509   // shuffles and re-use the shuffle lowering path for blends.
10510   SmallVector<int, 32> Mask;
10511   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10512     SDValue CondElt = CondBV->getOperand(i);
10513     Mask.push_back(
10514         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10515   }
10516   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10517 }
10518
10519 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10520   // A vselect where all conditions and data are constants can be optimized into
10521   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10522   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10523       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10524       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10525     return SDValue();
10526
10527   // Try to lower this to a blend-style vector shuffle. This can handle all
10528   // constant condition cases.
10529   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10530     return BlendOp;
10531
10532   // Variable blends are only legal from SSE4.1 onward.
10533   if (!Subtarget->hasSSE41())
10534     return SDValue();
10535
10536   // Only some types will be legal on some subtargets. If we can emit a legal
10537   // VSELECT-matching blend, return Op, and but if we need to expand, return
10538   // a null value.
10539   switch (Op.getSimpleValueType().SimpleTy) {
10540   default:
10541     // Most of the vector types have blends past SSE4.1.
10542     return Op;
10543
10544   case MVT::v32i8:
10545     // The byte blends for AVX vectors were introduced only in AVX2.
10546     if (Subtarget->hasAVX2())
10547       return Op;
10548
10549     return SDValue();
10550
10551   case MVT::v8i16:
10552   case MVT::v16i16:
10553     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10554     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10555       return Op;
10556
10557     // FIXME: We should custom lower this by fixing the condition and using i8
10558     // blends.
10559     return SDValue();
10560   }
10561 }
10562
10563 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10564   MVT VT = Op.getSimpleValueType();
10565   SDLoc dl(Op);
10566
10567   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10568     return SDValue();
10569
10570   if (VT.getSizeInBits() == 8) {
10571     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10572                                   Op.getOperand(0), Op.getOperand(1));
10573     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10574                                   DAG.getValueType(VT));
10575     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10576   }
10577
10578   if (VT.getSizeInBits() == 16) {
10579     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10580     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10581     if (Idx == 0)
10582       return DAG.getNode(
10583           ISD::TRUNCATE, dl, MVT::i16,
10584           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10585                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10586                       Op.getOperand(1)));
10587     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10588                                   Op.getOperand(0), Op.getOperand(1));
10589     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10590                                   DAG.getValueType(VT));
10591     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10592   }
10593
10594   if (VT == MVT::f32) {
10595     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10596     // the result back to FR32 register. It's only worth matching if the
10597     // result has a single use which is a store or a bitcast to i32.  And in
10598     // the case of a store, it's not worth it if the index is a constant 0,
10599     // because a MOVSSmr can be used instead, which is smaller and faster.
10600     if (!Op.hasOneUse())
10601       return SDValue();
10602     SDNode *User = *Op.getNode()->use_begin();
10603     if ((User->getOpcode() != ISD::STORE ||
10604          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10605           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10606         (User->getOpcode() != ISD::BITCAST ||
10607          User->getValueType(0) != MVT::i32))
10608       return SDValue();
10609     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10610                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10611                                   Op.getOperand(1));
10612     return DAG.getBitcast(MVT::f32, Extract);
10613   }
10614
10615   if (VT == MVT::i32 || VT == MVT::i64) {
10616     // ExtractPS/pextrq works with constant index.
10617     if (isa<ConstantSDNode>(Op.getOperand(1)))
10618       return Op;
10619   }
10620   return SDValue();
10621 }
10622
10623 /// Extract one bit from mask vector, like v16i1 or v8i1.
10624 /// AVX-512 feature.
10625 SDValue
10626 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10627   SDValue Vec = Op.getOperand(0);
10628   SDLoc dl(Vec);
10629   MVT VecVT = Vec.getSimpleValueType();
10630   SDValue Idx = Op.getOperand(1);
10631   MVT EltVT = Op.getSimpleValueType();
10632
10633   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10634   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10635          "Unexpected vector type in ExtractBitFromMaskVector");
10636
10637   // variable index can't be handled in mask registers,
10638   // extend vector to VR512
10639   if (!isa<ConstantSDNode>(Idx)) {
10640     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10641     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10642     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10643                               ExtVT.getVectorElementType(), Ext, Idx);
10644     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10645   }
10646
10647   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10648   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10649   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10650     rc = getRegClassFor(MVT::v16i1);
10651   unsigned MaxSift = rc->getSize()*8 - 1;
10652   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10653                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10654   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10655                     DAG.getConstant(MaxSift, dl, MVT::i8));
10656   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10657                        DAG.getIntPtrConstant(0, dl));
10658 }
10659
10660 SDValue
10661 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10662                                            SelectionDAG &DAG) const {
10663   SDLoc dl(Op);
10664   SDValue Vec = Op.getOperand(0);
10665   MVT VecVT = Vec.getSimpleValueType();
10666   SDValue Idx = Op.getOperand(1);
10667
10668   if (Op.getSimpleValueType() == MVT::i1)
10669     return ExtractBitFromMaskVector(Op, DAG);
10670
10671   if (!isa<ConstantSDNode>(Idx)) {
10672     if (VecVT.is512BitVector() ||
10673         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10674          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10675
10676       MVT MaskEltVT =
10677         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10678       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10679                                     MaskEltVT.getSizeInBits());
10680
10681       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10682       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10683                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10684                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10685       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10686       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10687                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10688     }
10689     return SDValue();
10690   }
10691
10692   // If this is a 256-bit vector result, first extract the 128-bit vector and
10693   // then extract the element from the 128-bit vector.
10694   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10695
10696     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10697     // Get the 128-bit vector.
10698     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10699     MVT EltVT = VecVT.getVectorElementType();
10700
10701     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10702
10703     //if (IdxVal >= NumElems/2)
10704     //  IdxVal -= NumElems/2;
10705     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10706     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10707                        DAG.getConstant(IdxVal, dl, MVT::i32));
10708   }
10709
10710   assert(VecVT.is128BitVector() && "Unexpected vector length");
10711
10712   if (Subtarget->hasSSE41()) {
10713     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10714     if (Res.getNode())
10715       return Res;
10716   }
10717
10718   MVT VT = Op.getSimpleValueType();
10719   // TODO: handle v16i8.
10720   if (VT.getSizeInBits() == 16) {
10721     SDValue Vec = Op.getOperand(0);
10722     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10723     if (Idx == 0)
10724       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10725                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10726                                      DAG.getBitcast(MVT::v4i32, Vec),
10727                                      Op.getOperand(1)));
10728     // Transform it so it match pextrw which produces a 32-bit result.
10729     MVT EltVT = MVT::i32;
10730     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10731                                   Op.getOperand(0), Op.getOperand(1));
10732     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10733                                   DAG.getValueType(VT));
10734     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10735   }
10736
10737   if (VT.getSizeInBits() == 32) {
10738     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10739     if (Idx == 0)
10740       return Op;
10741
10742     // SHUFPS the element to the lowest double word, then movss.
10743     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10744     MVT VVT = Op.getOperand(0).getSimpleValueType();
10745     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10746                                        DAG.getUNDEF(VVT), Mask);
10747     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10748                        DAG.getIntPtrConstant(0, dl));
10749   }
10750
10751   if (VT.getSizeInBits() == 64) {
10752     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10753     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10754     //        to match extract_elt for f64.
10755     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10756     if (Idx == 0)
10757       return Op;
10758
10759     // UNPCKHPD the element to the lowest double word, then movsd.
10760     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10761     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10762     int Mask[2] = { 1, -1 };
10763     MVT VVT = Op.getOperand(0).getSimpleValueType();
10764     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10765                                        DAG.getUNDEF(VVT), Mask);
10766     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10767                        DAG.getIntPtrConstant(0, dl));
10768   }
10769
10770   return SDValue();
10771 }
10772
10773 /// Insert one bit to mask vector, like v16i1 or v8i1.
10774 /// AVX-512 feature.
10775 SDValue
10776 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10777   SDLoc dl(Op);
10778   SDValue Vec = Op.getOperand(0);
10779   SDValue Elt = Op.getOperand(1);
10780   SDValue Idx = Op.getOperand(2);
10781   MVT VecVT = Vec.getSimpleValueType();
10782
10783   if (!isa<ConstantSDNode>(Idx)) {
10784     // Non constant index. Extend source and destination,
10785     // insert element and then truncate the result.
10786     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10787     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10788     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10789       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10790       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10791     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10792   }
10793
10794   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10795   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10796   if (IdxVal)
10797     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10798                            DAG.getConstant(IdxVal, dl, MVT::i8));
10799   if (Vec.getOpcode() == ISD::UNDEF)
10800     return EltInVec;
10801   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10802 }
10803
10804 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10805                                                   SelectionDAG &DAG) const {
10806   MVT VT = Op.getSimpleValueType();
10807   MVT EltVT = VT.getVectorElementType();
10808
10809   if (EltVT == MVT::i1)
10810     return InsertBitToMaskVector(Op, DAG);
10811
10812   SDLoc dl(Op);
10813   SDValue N0 = Op.getOperand(0);
10814   SDValue N1 = Op.getOperand(1);
10815   SDValue N2 = Op.getOperand(2);
10816   if (!isa<ConstantSDNode>(N2))
10817     return SDValue();
10818   auto *N2C = cast<ConstantSDNode>(N2);
10819   unsigned IdxVal = N2C->getZExtValue();
10820
10821   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10822   // into that, and then insert the subvector back into the result.
10823   if (VT.is256BitVector() || VT.is512BitVector()) {
10824     // With a 256-bit vector, we can insert into the zero element efficiently
10825     // using a blend if we have AVX or AVX2 and the right data type.
10826     if (VT.is256BitVector() && IdxVal == 0) {
10827       // TODO: It is worthwhile to cast integer to floating point and back
10828       // and incur a domain crossing penalty if that's what we'll end up
10829       // doing anyway after extracting to a 128-bit vector.
10830       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10831           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10832         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10833         N2 = DAG.getIntPtrConstant(1, dl);
10834         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10835       }
10836     }
10837
10838     // Get the desired 128-bit vector chunk.
10839     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10840
10841     // Insert the element into the desired chunk.
10842     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10843     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10844
10845     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10846                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10847
10848     // Insert the changed part back into the bigger vector
10849     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10850   }
10851   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10852
10853   if (Subtarget->hasSSE41()) {
10854     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10855       unsigned Opc;
10856       if (VT == MVT::v8i16) {
10857         Opc = X86ISD::PINSRW;
10858       } else {
10859         assert(VT == MVT::v16i8);
10860         Opc = X86ISD::PINSRB;
10861       }
10862
10863       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10864       // argument.
10865       if (N1.getValueType() != MVT::i32)
10866         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10867       if (N2.getValueType() != MVT::i32)
10868         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10869       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10870     }
10871
10872     if (EltVT == MVT::f32) {
10873       // Bits [7:6] of the constant are the source select. This will always be
10874       //   zero here. The DAG Combiner may combine an extract_elt index into
10875       //   these bits. For example (insert (extract, 3), 2) could be matched by
10876       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10877       // Bits [5:4] of the constant are the destination select. This is the
10878       //   value of the incoming immediate.
10879       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10880       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10881
10882       const Function *F = DAG.getMachineFunction().getFunction();
10883       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10884       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10885         // If this is an insertion of 32-bits into the low 32-bits of
10886         // a vector, we prefer to generate a blend with immediate rather
10887         // than an insertps. Blends are simpler operations in hardware and so
10888         // will always have equal or better performance than insertps.
10889         // But if optimizing for size and there's a load folding opportunity,
10890         // generate insertps because blendps does not have a 32-bit memory
10891         // operand form.
10892         N2 = DAG.getIntPtrConstant(1, dl);
10893         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10894         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10895       }
10896       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10897       // Create this as a scalar to vector..
10898       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10899       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10900     }
10901
10902     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10903       // PINSR* works with constant index.
10904       return Op;
10905     }
10906   }
10907
10908   if (EltVT == MVT::i8)
10909     return SDValue();
10910
10911   if (EltVT.getSizeInBits() == 16) {
10912     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10913     // as its second argument.
10914     if (N1.getValueType() != MVT::i32)
10915       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10916     if (N2.getValueType() != MVT::i32)
10917       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10918     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10919   }
10920   return SDValue();
10921 }
10922
10923 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10924   SDLoc dl(Op);
10925   MVT OpVT = Op.getSimpleValueType();
10926
10927   // If this is a 256-bit vector result, first insert into a 128-bit
10928   // vector and then insert into the 256-bit vector.
10929   if (!OpVT.is128BitVector()) {
10930     // Insert into a 128-bit vector.
10931     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10932     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10933                                  OpVT.getVectorNumElements() / SizeFactor);
10934
10935     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10936
10937     // Insert the 128-bit vector.
10938     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10939   }
10940
10941   if (OpVT == MVT::v1i64 &&
10942       Op.getOperand(0).getValueType() == MVT::i64)
10943     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10944
10945   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10946   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10947   return DAG.getBitcast(
10948       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
10949 }
10950
10951 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10952 // a simple subregister reference or explicit instructions to grab
10953 // upper bits of a vector.
10954 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10955                                       SelectionDAG &DAG) {
10956   SDLoc dl(Op);
10957   SDValue In =  Op.getOperand(0);
10958   SDValue Idx = Op.getOperand(1);
10959   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10960   MVT ResVT   = Op.getSimpleValueType();
10961   MVT InVT    = In.getSimpleValueType();
10962
10963   if (Subtarget->hasFp256()) {
10964     if (ResVT.is128BitVector() &&
10965         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10966         isa<ConstantSDNode>(Idx)) {
10967       return Extract128BitVector(In, IdxVal, DAG, dl);
10968     }
10969     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10970         isa<ConstantSDNode>(Idx)) {
10971       return Extract256BitVector(In, IdxVal, DAG, dl);
10972     }
10973   }
10974   return SDValue();
10975 }
10976
10977 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10978 // simple superregister reference or explicit instructions to insert
10979 // the upper bits of a vector.
10980 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10981                                      SelectionDAG &DAG) {
10982   if (!Subtarget->hasAVX())
10983     return SDValue();
10984
10985   SDLoc dl(Op);
10986   SDValue Vec = Op.getOperand(0);
10987   SDValue SubVec = Op.getOperand(1);
10988   SDValue Idx = Op.getOperand(2);
10989
10990   if (!isa<ConstantSDNode>(Idx))
10991     return SDValue();
10992
10993   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10994   MVT OpVT = Op.getSimpleValueType();
10995   MVT SubVecVT = SubVec.getSimpleValueType();
10996
10997   // Fold two 16-byte subvector loads into one 32-byte load:
10998   // (insert_subvector (insert_subvector undef, (load addr), 0),
10999   //                   (load addr + 16), Elts/2)
11000   // --> load32 addr
11001   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11002       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11003       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
11004       !Subtarget->isUnalignedMem32Slow()) {
11005     SDValue SubVec2 = Vec.getOperand(1);
11006     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
11007       if (Idx2->getZExtValue() == 0) {
11008         SDValue Ops[] = { SubVec2, SubVec };
11009         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
11010         if (LD.getNode())
11011           return LD;
11012       }
11013     }
11014   }
11015
11016   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11017       SubVecVT.is128BitVector())
11018     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11019
11020   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11021     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11022
11023   if (OpVT.getVectorElementType() == MVT::i1) {
11024     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11025       return Op;
11026     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11027     SDValue Undef = DAG.getUNDEF(OpVT);
11028     unsigned NumElems = OpVT.getVectorNumElements();
11029     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11030
11031     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11032       // Zero upper bits of the Vec
11033       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11034       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11035
11036       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11037                                  SubVec, ZeroIdx);
11038       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11039       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11040     }
11041     if (IdxVal == 0) {
11042       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11043                                  SubVec, ZeroIdx);
11044       // Zero upper bits of the Vec2
11045       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11046       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11047       // Zero lower bits of the Vec
11048       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11049       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11050       // Merge them together
11051       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11052     }
11053   }
11054   return SDValue();
11055 }
11056
11057 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11058 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11059 // one of the above mentioned nodes. It has to be wrapped because otherwise
11060 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11061 // be used to form addressing mode. These wrapped nodes will be selected
11062 // into MOV32ri.
11063 SDValue
11064 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11065   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11066
11067   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11068   // global base reg.
11069   unsigned char OpFlag = 0;
11070   unsigned WrapperKind = X86ISD::Wrapper;
11071   CodeModel::Model M = DAG.getTarget().getCodeModel();
11072
11073   if (Subtarget->isPICStyleRIPRel() &&
11074       (M == CodeModel::Small || M == CodeModel::Kernel))
11075     WrapperKind = X86ISD::WrapperRIP;
11076   else if (Subtarget->isPICStyleGOT())
11077     OpFlag = X86II::MO_GOTOFF;
11078   else if (Subtarget->isPICStyleStubPIC())
11079     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11080
11081   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
11082                                              CP->getAlignment(),
11083                                              CP->getOffset(), OpFlag);
11084   SDLoc DL(CP);
11085   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11086   // With PIC, the address is actually $g + Offset.
11087   if (OpFlag) {
11088     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11089                          DAG.getNode(X86ISD::GlobalBaseReg,
11090                                      SDLoc(), getPointerTy()),
11091                          Result);
11092   }
11093
11094   return Result;
11095 }
11096
11097 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11098   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11099
11100   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11101   // global base reg.
11102   unsigned char OpFlag = 0;
11103   unsigned WrapperKind = X86ISD::Wrapper;
11104   CodeModel::Model M = DAG.getTarget().getCodeModel();
11105
11106   if (Subtarget->isPICStyleRIPRel() &&
11107       (M == CodeModel::Small || M == CodeModel::Kernel))
11108     WrapperKind = X86ISD::WrapperRIP;
11109   else if (Subtarget->isPICStyleGOT())
11110     OpFlag = X86II::MO_GOTOFF;
11111   else if (Subtarget->isPICStyleStubPIC())
11112     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11113
11114   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
11115                                           OpFlag);
11116   SDLoc DL(JT);
11117   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11118
11119   // With PIC, the address is actually $g + Offset.
11120   if (OpFlag)
11121     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11122                          DAG.getNode(X86ISD::GlobalBaseReg,
11123                                      SDLoc(), getPointerTy()),
11124                          Result);
11125
11126   return Result;
11127 }
11128
11129 SDValue
11130 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11131   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11132
11133   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11134   // global base reg.
11135   unsigned char OpFlag = 0;
11136   unsigned WrapperKind = X86ISD::Wrapper;
11137   CodeModel::Model M = DAG.getTarget().getCodeModel();
11138
11139   if (Subtarget->isPICStyleRIPRel() &&
11140       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11141     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11142       OpFlag = X86II::MO_GOTPCREL;
11143     WrapperKind = X86ISD::WrapperRIP;
11144   } else if (Subtarget->isPICStyleGOT()) {
11145     OpFlag = X86II::MO_GOT;
11146   } else if (Subtarget->isPICStyleStubPIC()) {
11147     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11148   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11149     OpFlag = X86II::MO_DARWIN_NONLAZY;
11150   }
11151
11152   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11153
11154   SDLoc DL(Op);
11155   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11156
11157   // With PIC, the address is actually $g + Offset.
11158   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11159       !Subtarget->is64Bit()) {
11160     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11161                          DAG.getNode(X86ISD::GlobalBaseReg,
11162                                      SDLoc(), getPointerTy()),
11163                          Result);
11164   }
11165
11166   // For symbols that require a load from a stub to get the address, emit the
11167   // load.
11168   if (isGlobalStubReference(OpFlag))
11169     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11170                          MachinePointerInfo::getGOT(), false, false, false, 0);
11171
11172   return Result;
11173 }
11174
11175 SDValue
11176 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11177   // Create the TargetBlockAddressAddress node.
11178   unsigned char OpFlags =
11179     Subtarget->ClassifyBlockAddressReference();
11180   CodeModel::Model M = DAG.getTarget().getCodeModel();
11181   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11182   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11183   SDLoc dl(Op);
11184   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11185                                              OpFlags);
11186
11187   if (Subtarget->isPICStyleRIPRel() &&
11188       (M == CodeModel::Small || M == CodeModel::Kernel))
11189     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11190   else
11191     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11192
11193   // With PIC, the address is actually $g + Offset.
11194   if (isGlobalRelativeToPICBase(OpFlags)) {
11195     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11196                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11197                          Result);
11198   }
11199
11200   return Result;
11201 }
11202
11203 SDValue
11204 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11205                                       int64_t Offset, SelectionDAG &DAG) const {
11206   // Create the TargetGlobalAddress node, folding in the constant
11207   // offset if it is legal.
11208   unsigned char OpFlags =
11209       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11210   CodeModel::Model M = DAG.getTarget().getCodeModel();
11211   SDValue Result;
11212   if (OpFlags == X86II::MO_NO_FLAG &&
11213       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11214     // A direct static reference to a global.
11215     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11216     Offset = 0;
11217   } else {
11218     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11219   }
11220
11221   if (Subtarget->isPICStyleRIPRel() &&
11222       (M == CodeModel::Small || M == CodeModel::Kernel))
11223     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11224   else
11225     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11226
11227   // With PIC, the address is actually $g + Offset.
11228   if (isGlobalRelativeToPICBase(OpFlags)) {
11229     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11230                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11231                          Result);
11232   }
11233
11234   // For globals that require a load from a stub to get the address, emit the
11235   // load.
11236   if (isGlobalStubReference(OpFlags))
11237     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11238                          MachinePointerInfo::getGOT(), false, false, false, 0);
11239
11240   // If there was a non-zero offset that we didn't fold, create an explicit
11241   // addition for it.
11242   if (Offset != 0)
11243     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11244                          DAG.getConstant(Offset, dl, getPointerTy()));
11245
11246   return Result;
11247 }
11248
11249 SDValue
11250 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11251   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11252   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11253   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11254 }
11255
11256 static SDValue
11257 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11258            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11259            unsigned char OperandFlags, bool LocalDynamic = false) {
11260   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11261   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11262   SDLoc dl(GA);
11263   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11264                                            GA->getValueType(0),
11265                                            GA->getOffset(),
11266                                            OperandFlags);
11267
11268   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11269                                            : X86ISD::TLSADDR;
11270
11271   if (InFlag) {
11272     SDValue Ops[] = { Chain,  TGA, *InFlag };
11273     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11274   } else {
11275     SDValue Ops[]  = { Chain, TGA };
11276     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11277   }
11278
11279   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11280   MFI->setAdjustsStack(true);
11281   MFI->setHasCalls(true);
11282
11283   SDValue Flag = Chain.getValue(1);
11284   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11285 }
11286
11287 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11288 static SDValue
11289 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11290                                 const EVT PtrVT) {
11291   SDValue InFlag;
11292   SDLoc dl(GA);  // ? function entry point might be better
11293   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11294                                    DAG.getNode(X86ISD::GlobalBaseReg,
11295                                                SDLoc(), PtrVT), InFlag);
11296   InFlag = Chain.getValue(1);
11297
11298   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11299 }
11300
11301 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11302 static SDValue
11303 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11304                                 const EVT PtrVT) {
11305   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11306                     X86::RAX, X86II::MO_TLSGD);
11307 }
11308
11309 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11310                                            SelectionDAG &DAG,
11311                                            const EVT PtrVT,
11312                                            bool is64Bit) {
11313   SDLoc dl(GA);
11314
11315   // Get the start address of the TLS block for this module.
11316   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11317       .getInfo<X86MachineFunctionInfo>();
11318   MFI->incNumLocalDynamicTLSAccesses();
11319
11320   SDValue Base;
11321   if (is64Bit) {
11322     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11323                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11324   } else {
11325     SDValue InFlag;
11326     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11327         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11328     InFlag = Chain.getValue(1);
11329     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11330                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11331   }
11332
11333   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11334   // of Base.
11335
11336   // Build x@dtpoff.
11337   unsigned char OperandFlags = X86II::MO_DTPOFF;
11338   unsigned WrapperKind = X86ISD::Wrapper;
11339   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11340                                            GA->getValueType(0),
11341                                            GA->getOffset(), OperandFlags);
11342   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11343
11344   // Add x@dtpoff with the base.
11345   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11346 }
11347
11348 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11349 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11350                                    const EVT PtrVT, TLSModel::Model model,
11351                                    bool is64Bit, bool isPIC) {
11352   SDLoc dl(GA);
11353
11354   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11355   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11356                                                          is64Bit ? 257 : 256));
11357
11358   SDValue ThreadPointer =
11359       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11360                   MachinePointerInfo(Ptr), false, false, false, 0);
11361
11362   unsigned char OperandFlags = 0;
11363   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11364   // initialexec.
11365   unsigned WrapperKind = X86ISD::Wrapper;
11366   if (model == TLSModel::LocalExec) {
11367     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11368   } else if (model == TLSModel::InitialExec) {
11369     if (is64Bit) {
11370       OperandFlags = X86II::MO_GOTTPOFF;
11371       WrapperKind = X86ISD::WrapperRIP;
11372     } else {
11373       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11374     }
11375   } else {
11376     llvm_unreachable("Unexpected model");
11377   }
11378
11379   // emit "addl x@ntpoff,%eax" (local exec)
11380   // or "addl x@indntpoff,%eax" (initial exec)
11381   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11382   SDValue TGA =
11383       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11384                                  GA->getOffset(), OperandFlags);
11385   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11386
11387   if (model == TLSModel::InitialExec) {
11388     if (isPIC && !is64Bit) {
11389       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11390                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11391                            Offset);
11392     }
11393
11394     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11395                          MachinePointerInfo::getGOT(), false, false, false, 0);
11396   }
11397
11398   // The address of the thread local variable is the add of the thread
11399   // pointer with the offset of the variable.
11400   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11401 }
11402
11403 SDValue
11404 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11405
11406   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11407   const GlobalValue *GV = GA->getGlobal();
11408
11409   if (Subtarget->isTargetELF()) {
11410     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11411     switch (model) {
11412       case TLSModel::GeneralDynamic:
11413         if (Subtarget->is64Bit())
11414           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11415         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11416       case TLSModel::LocalDynamic:
11417         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11418                                            Subtarget->is64Bit());
11419       case TLSModel::InitialExec:
11420       case TLSModel::LocalExec:
11421         return LowerToTLSExecModel(
11422             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11423             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11424     }
11425     llvm_unreachable("Unknown TLS model.");
11426   }
11427
11428   if (Subtarget->isTargetDarwin()) {
11429     // Darwin only has one model of TLS.  Lower to that.
11430     unsigned char OpFlag = 0;
11431     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11432                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11433
11434     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11435     // global base reg.
11436     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11437                  !Subtarget->is64Bit();
11438     if (PIC32)
11439       OpFlag = X86II::MO_TLVP_PIC_BASE;
11440     else
11441       OpFlag = X86II::MO_TLVP;
11442     SDLoc DL(Op);
11443     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11444                                                 GA->getValueType(0),
11445                                                 GA->getOffset(), OpFlag);
11446     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11447
11448     // With PIC32, the address is actually $g + Offset.
11449     if (PIC32)
11450       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11451                            DAG.getNode(X86ISD::GlobalBaseReg,
11452                                        SDLoc(), getPointerTy()),
11453                            Offset);
11454
11455     // Lowering the machine isd will make sure everything is in the right
11456     // location.
11457     SDValue Chain = DAG.getEntryNode();
11458     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11459     SDValue Args[] = { Chain, Offset };
11460     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11461
11462     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11463     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11464     MFI->setAdjustsStack(true);
11465
11466     // And our return value (tls address) is in the standard call return value
11467     // location.
11468     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11469     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11470                               Chain.getValue(1));
11471   }
11472
11473   if (Subtarget->isTargetKnownWindowsMSVC() ||
11474       Subtarget->isTargetWindowsGNU()) {
11475     // Just use the implicit TLS architecture
11476     // Need to generate someting similar to:
11477     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11478     //                                  ; from TEB
11479     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11480     //   mov     rcx, qword [rdx+rcx*8]
11481     //   mov     eax, .tls$:tlsvar
11482     //   [rax+rcx] contains the address
11483     // Windows 64bit: gs:0x58
11484     // Windows 32bit: fs:__tls_array
11485
11486     SDLoc dl(GA);
11487     SDValue Chain = DAG.getEntryNode();
11488
11489     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11490     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11491     // use its literal value of 0x2C.
11492     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11493                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11494                                                              256)
11495                                         : Type::getInt32PtrTy(*DAG.getContext(),
11496                                                               257));
11497
11498     SDValue TlsArray =
11499         Subtarget->is64Bit()
11500             ? DAG.getIntPtrConstant(0x58, dl)
11501             : (Subtarget->isTargetWindowsGNU()
11502                    ? DAG.getIntPtrConstant(0x2C, dl)
11503                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11504
11505     SDValue ThreadPointer =
11506         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11507                     MachinePointerInfo(Ptr), false, false, false, 0);
11508
11509     SDValue res;
11510     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11511       res = ThreadPointer;
11512     } else {
11513       // Load the _tls_index variable
11514       SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11515       if (Subtarget->is64Bit())
11516         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain, IDX,
11517                              MachinePointerInfo(), MVT::i32, false, false,
11518                              false, 0);
11519       else
11520         IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11521                           false, false, false, 0);
11522
11523       SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11524                                       getPointerTy());
11525       IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11526
11527       res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11528     }
11529
11530     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11531                       false, false, false, 0);
11532
11533     // Get the offset of start of .tls section
11534     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11535                                              GA->getValueType(0),
11536                                              GA->getOffset(), X86II::MO_SECREL);
11537     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11538
11539     // The address of the thread local variable is the add of the thread
11540     // pointer with the offset of the variable.
11541     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11542   }
11543
11544   llvm_unreachable("TLS not implemented for this target.");
11545 }
11546
11547 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11548 /// and take a 2 x i32 value to shift plus a shift amount.
11549 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11550   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11551   MVT VT = Op.getSimpleValueType();
11552   unsigned VTBits = VT.getSizeInBits();
11553   SDLoc dl(Op);
11554   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11555   SDValue ShOpLo = Op.getOperand(0);
11556   SDValue ShOpHi = Op.getOperand(1);
11557   SDValue ShAmt  = Op.getOperand(2);
11558   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11559   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11560   // during isel.
11561   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11562                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11563   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11564                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11565                        : DAG.getConstant(0, dl, VT);
11566
11567   SDValue Tmp2, Tmp3;
11568   if (Op.getOpcode() == ISD::SHL_PARTS) {
11569     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11570     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11571   } else {
11572     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11573     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11574   }
11575
11576   // If the shift amount is larger or equal than the width of a part we can't
11577   // rely on the results of shld/shrd. Insert a test and select the appropriate
11578   // values for large shift amounts.
11579   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11580                                 DAG.getConstant(VTBits, dl, MVT::i8));
11581   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11582                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11583
11584   SDValue Hi, Lo;
11585   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11586   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11587   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11588
11589   if (Op.getOpcode() == ISD::SHL_PARTS) {
11590     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11591     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11592   } else {
11593     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11594     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11595   }
11596
11597   SDValue Ops[2] = { Lo, Hi };
11598   return DAG.getMergeValues(Ops, dl);
11599 }
11600
11601 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11602                                            SelectionDAG &DAG) const {
11603   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11604   SDLoc dl(Op);
11605
11606   if (SrcVT.isVector()) {
11607     if (SrcVT.getVectorElementType() == MVT::i1) {
11608       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11609       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11610                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11611                                      Op.getOperand(0)));
11612     }
11613     return SDValue();
11614   }
11615
11616   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11617          "Unknown SINT_TO_FP to lower!");
11618
11619   // These are really Legal; return the operand so the caller accepts it as
11620   // Legal.
11621   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11622     return Op;
11623   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11624       Subtarget->is64Bit()) {
11625     return Op;
11626   }
11627
11628   unsigned Size = SrcVT.getSizeInBits()/8;
11629   MachineFunction &MF = DAG.getMachineFunction();
11630   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11631   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11632   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11633                                StackSlot,
11634                                MachinePointerInfo::getFixedStack(SSFI),
11635                                false, false, 0);
11636   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11637 }
11638
11639 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11640                                      SDValue StackSlot,
11641                                      SelectionDAG &DAG) const {
11642   // Build the FILD
11643   SDLoc DL(Op);
11644   SDVTList Tys;
11645   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11646   if (useSSE)
11647     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11648   else
11649     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11650
11651   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11652
11653   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11654   MachineMemOperand *MMO;
11655   if (FI) {
11656     int SSFI = FI->getIndex();
11657     MMO =
11658       DAG.getMachineFunction()
11659       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11660                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11661   } else {
11662     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11663     StackSlot = StackSlot.getOperand(1);
11664   }
11665   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11666   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11667                                            X86ISD::FILD, DL,
11668                                            Tys, Ops, SrcVT, MMO);
11669
11670   if (useSSE) {
11671     Chain = Result.getValue(1);
11672     SDValue InFlag = Result.getValue(2);
11673
11674     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11675     // shouldn't be necessary except that RFP cannot be live across
11676     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11677     MachineFunction &MF = DAG.getMachineFunction();
11678     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11679     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11680     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11681     Tys = DAG.getVTList(MVT::Other);
11682     SDValue Ops[] = {
11683       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11684     };
11685     MachineMemOperand *MMO =
11686       DAG.getMachineFunction()
11687       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11688                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11689
11690     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11691                                     Ops, Op.getValueType(), MMO);
11692     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11693                          MachinePointerInfo::getFixedStack(SSFI),
11694                          false, false, false, 0);
11695   }
11696
11697   return Result;
11698 }
11699
11700 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11701 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11702                                                SelectionDAG &DAG) const {
11703   // This algorithm is not obvious. Here it is what we're trying to output:
11704   /*
11705      movq       %rax,  %xmm0
11706      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11707      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11708      #ifdef __SSE3__
11709        haddpd   %xmm0, %xmm0
11710      #else
11711        pshufd   $0x4e, %xmm0, %xmm1
11712        addpd    %xmm1, %xmm0
11713      #endif
11714   */
11715
11716   SDLoc dl(Op);
11717   LLVMContext *Context = DAG.getContext();
11718
11719   // Build some magic constants.
11720   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11721   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11722   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11723
11724   SmallVector<Constant*,2> CV1;
11725   CV1.push_back(
11726     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11727                                       APInt(64, 0x4330000000000000ULL))));
11728   CV1.push_back(
11729     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11730                                       APInt(64, 0x4530000000000000ULL))));
11731   Constant *C1 = ConstantVector::get(CV1);
11732   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11733
11734   // Load the 64-bit value into an XMM register.
11735   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11736                             Op.getOperand(0));
11737   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11738                               MachinePointerInfo::getConstantPool(),
11739                               false, false, false, 16);
11740   SDValue Unpck1 =
11741       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11742
11743   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11744                               MachinePointerInfo::getConstantPool(),
11745                               false, false, false, 16);
11746   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11747   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11748   SDValue Result;
11749
11750   if (Subtarget->hasSSE3()) {
11751     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11752     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11753   } else {
11754     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
11755     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11756                                            S2F, 0x4E, DAG);
11757     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11758                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
11759   }
11760
11761   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11762                      DAG.getIntPtrConstant(0, dl));
11763 }
11764
11765 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11766 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11767                                                SelectionDAG &DAG) const {
11768   SDLoc dl(Op);
11769   // FP constant to bias correct the final result.
11770   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11771                                    MVT::f64);
11772
11773   // Load the 32-bit value into an XMM register.
11774   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11775                              Op.getOperand(0));
11776
11777   // Zero out the upper parts of the register.
11778   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11779
11780   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11781                      DAG.getBitcast(MVT::v2f64, Load),
11782                      DAG.getIntPtrConstant(0, dl));
11783
11784   // Or the load with the bias.
11785   SDValue Or = DAG.getNode(
11786       ISD::OR, dl, MVT::v2i64,
11787       DAG.getBitcast(MVT::v2i64,
11788                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
11789       DAG.getBitcast(MVT::v2i64,
11790                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
11791   Or =
11792       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11793                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
11794
11795   // Subtract the bias.
11796   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11797
11798   // Handle final rounding.
11799   EVT DestVT = Op.getValueType();
11800
11801   if (DestVT.bitsLT(MVT::f64))
11802     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11803                        DAG.getIntPtrConstant(0, dl));
11804   if (DestVT.bitsGT(MVT::f64))
11805     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11806
11807   // Handle final rounding.
11808   return Sub;
11809 }
11810
11811 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11812                                      const X86Subtarget &Subtarget) {
11813   // The algorithm is the following:
11814   // #ifdef __SSE4_1__
11815   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11816   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11817   //                                 (uint4) 0x53000000, 0xaa);
11818   // #else
11819   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11820   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11821   // #endif
11822   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11823   //     return (float4) lo + fhi;
11824
11825   SDLoc DL(Op);
11826   SDValue V = Op->getOperand(0);
11827   EVT VecIntVT = V.getValueType();
11828   bool Is128 = VecIntVT == MVT::v4i32;
11829   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11830   // If we convert to something else than the supported type, e.g., to v4f64,
11831   // abort early.
11832   if (VecFloatVT != Op->getValueType(0))
11833     return SDValue();
11834
11835   unsigned NumElts = VecIntVT.getVectorNumElements();
11836   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11837          "Unsupported custom type");
11838   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11839
11840   // In the #idef/#else code, we have in common:
11841   // - The vector of constants:
11842   // -- 0x4b000000
11843   // -- 0x53000000
11844   // - A shift:
11845   // -- v >> 16
11846
11847   // Create the splat vector for 0x4b000000.
11848   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11849   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11850                            CstLow, CstLow, CstLow, CstLow};
11851   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11852                                   makeArrayRef(&CstLowArray[0], NumElts));
11853   // Create the splat vector for 0x53000000.
11854   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11855   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11856                             CstHigh, CstHigh, CstHigh, CstHigh};
11857   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11858                                    makeArrayRef(&CstHighArray[0], NumElts));
11859
11860   // Create the right shift.
11861   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11862   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11863                              CstShift, CstShift, CstShift, CstShift};
11864   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11865                                     makeArrayRef(&CstShiftArray[0], NumElts));
11866   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11867
11868   SDValue Low, High;
11869   if (Subtarget.hasSSE41()) {
11870     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11871     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11872     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
11873     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
11874     // Low will be bitcasted right away, so do not bother bitcasting back to its
11875     // original type.
11876     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11877                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11878     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11879     //                                 (uint4) 0x53000000, 0xaa);
11880     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
11881     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
11882     // High will be bitcasted right away, so do not bother bitcasting back to
11883     // its original type.
11884     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11885                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11886   } else {
11887     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11888     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11889                                      CstMask, CstMask, CstMask);
11890     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11891     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11892     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11893
11894     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11895     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11896   }
11897
11898   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11899   SDValue CstFAdd = DAG.getConstantFP(
11900       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11901   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11902                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11903   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11904                                    makeArrayRef(&CstFAddArray[0], NumElts));
11905
11906   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11907   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
11908   SDValue FHigh =
11909       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11910   //     return (float4) lo + fhi;
11911   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
11912   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11913 }
11914
11915 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11916                                                SelectionDAG &DAG) const {
11917   SDValue N0 = Op.getOperand(0);
11918   MVT SVT = N0.getSimpleValueType();
11919   SDLoc dl(Op);
11920
11921   switch (SVT.SimpleTy) {
11922   default:
11923     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11924   case MVT::v4i8:
11925   case MVT::v4i16:
11926   case MVT::v8i8:
11927   case MVT::v8i16: {
11928     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11929     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11930                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11931   }
11932   case MVT::v4i32:
11933   case MVT::v8i32:
11934     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11935   case MVT::v16i8:
11936   case MVT::v16i16:
11937     if (Subtarget->hasAVX512())
11938       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
11939                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
11940   }
11941   llvm_unreachable(nullptr);
11942 }
11943
11944 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11945                                            SelectionDAG &DAG) const {
11946   SDValue N0 = Op.getOperand(0);
11947   SDLoc dl(Op);
11948
11949   if (Op.getValueType().isVector())
11950     return lowerUINT_TO_FP_vec(Op, DAG);
11951
11952   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11953   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11954   // the optimization here.
11955   if (DAG.SignBitIsZero(N0))
11956     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11957
11958   MVT SrcVT = N0.getSimpleValueType();
11959   MVT DstVT = Op.getSimpleValueType();
11960   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11961     return LowerUINT_TO_FP_i64(Op, DAG);
11962   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11963     return LowerUINT_TO_FP_i32(Op, DAG);
11964   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11965     return SDValue();
11966
11967   // Make a 64-bit buffer, and use it to build an FILD.
11968   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11969   if (SrcVT == MVT::i32) {
11970     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11971     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11972                                      getPointerTy(), StackSlot, WordOff);
11973     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11974                                   StackSlot, MachinePointerInfo(),
11975                                   false, false, 0);
11976     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11977                                   OffsetSlot, MachinePointerInfo(),
11978                                   false, false, 0);
11979     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11980     return Fild;
11981   }
11982
11983   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11984   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11985                                StackSlot, MachinePointerInfo(),
11986                                false, false, 0);
11987   // For i64 source, we need to add the appropriate power of 2 if the input
11988   // was negative.  This is the same as the optimization in
11989   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11990   // we must be careful to do the computation in x87 extended precision, not
11991   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11992   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11993   MachineMemOperand *MMO =
11994     DAG.getMachineFunction()
11995     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11996                           MachineMemOperand::MOLoad, 8, 8);
11997
11998   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11999   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12000   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12001                                          MVT::i64, MMO);
12002
12003   APInt FF(32, 0x5F800000ULL);
12004
12005   // Check whether the sign bit is set.
12006   SDValue SignSet = DAG.getSetCC(dl,
12007                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
12008                                  Op.getOperand(0),
12009                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12010
12011   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12012   SDValue FudgePtr = DAG.getConstantPool(
12013                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
12014                                          getPointerTy());
12015
12016   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12017   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12018   SDValue Four = DAG.getIntPtrConstant(4, dl);
12019   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12020                                Zero, Four);
12021   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
12022
12023   // Load the value out, extending it from f32 to f80.
12024   // FIXME: Avoid the extend by constructing the right constant pool?
12025   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
12026                                  FudgePtr, MachinePointerInfo::getConstantPool(),
12027                                  MVT::f32, false, false, false, 4);
12028   // Extend everything to 80 bits to force it to be done on x87.
12029   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12030   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12031                      DAG.getIntPtrConstant(0, dl));
12032 }
12033
12034 std::pair<SDValue,SDValue>
12035 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12036                                     bool IsSigned, bool IsReplace) const {
12037   SDLoc DL(Op);
12038
12039   EVT DstTy = Op.getValueType();
12040
12041   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
12042     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12043     DstTy = MVT::i64;
12044   }
12045
12046   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12047          DstTy.getSimpleVT() >= MVT::i16 &&
12048          "Unknown FP_TO_INT to lower!");
12049
12050   // These are really Legal.
12051   if (DstTy == MVT::i32 &&
12052       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12053     return std::make_pair(SDValue(), SDValue());
12054   if (Subtarget->is64Bit() &&
12055       DstTy == MVT::i64 &&
12056       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12057     return std::make_pair(SDValue(), SDValue());
12058
12059   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
12060   // stack slot, or into the FTOL runtime function.
12061   MachineFunction &MF = DAG.getMachineFunction();
12062   unsigned MemSize = DstTy.getSizeInBits()/8;
12063   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12064   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12065
12066   unsigned Opc;
12067   if (!IsSigned && isIntegerTypeFTOL(DstTy))
12068     Opc = X86ISD::WIN_FTOL;
12069   else
12070     switch (DstTy.getSimpleVT().SimpleTy) {
12071     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12072     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12073     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12074     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12075     }
12076
12077   SDValue Chain = DAG.getEntryNode();
12078   SDValue Value = Op.getOperand(0);
12079   EVT TheVT = Op.getOperand(0).getValueType();
12080   // FIXME This causes a redundant load/store if the SSE-class value is already
12081   // in memory, such as if it is on the callstack.
12082   if (isScalarFPTypeInSSEReg(TheVT)) {
12083     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12084     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12085                          MachinePointerInfo::getFixedStack(SSFI),
12086                          false, false, 0);
12087     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12088     SDValue Ops[] = {
12089       Chain, StackSlot, DAG.getValueType(TheVT)
12090     };
12091
12092     MachineMemOperand *MMO =
12093       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12094                               MachineMemOperand::MOLoad, MemSize, MemSize);
12095     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12096     Chain = Value.getValue(1);
12097     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12098     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12099   }
12100
12101   MachineMemOperand *MMO =
12102     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12103                             MachineMemOperand::MOStore, MemSize, MemSize);
12104
12105   if (Opc != X86ISD::WIN_FTOL) {
12106     // Build the FP_TO_INT*_IN_MEM
12107     SDValue Ops[] = { Chain, Value, StackSlot };
12108     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12109                                            Ops, DstTy, MMO);
12110     return std::make_pair(FIST, StackSlot);
12111   } else {
12112     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12113       DAG.getVTList(MVT::Other, MVT::Glue),
12114       Chain, Value);
12115     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12116       MVT::i32, ftol.getValue(1));
12117     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12118       MVT::i32, eax.getValue(2));
12119     SDValue Ops[] = { eax, edx };
12120     SDValue pair = IsReplace
12121       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12122       : DAG.getMergeValues(Ops, DL);
12123     return std::make_pair(pair, SDValue());
12124   }
12125 }
12126
12127 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12128                               const X86Subtarget *Subtarget) {
12129   MVT VT = Op->getSimpleValueType(0);
12130   SDValue In = Op->getOperand(0);
12131   MVT InVT = In.getSimpleValueType();
12132   SDLoc dl(Op);
12133
12134   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12135     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12136
12137   // Optimize vectors in AVX mode:
12138   //
12139   //   v8i16 -> v8i32
12140   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12141   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12142   //   Concat upper and lower parts.
12143   //
12144   //   v4i32 -> v4i64
12145   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12146   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12147   //   Concat upper and lower parts.
12148   //
12149
12150   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12151       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12152       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12153     return SDValue();
12154
12155   if (Subtarget->hasInt256())
12156     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12157
12158   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12159   SDValue Undef = DAG.getUNDEF(InVT);
12160   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12161   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12162   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12163
12164   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12165                              VT.getVectorNumElements()/2);
12166
12167   OpLo = DAG.getBitcast(HVT, OpLo);
12168   OpHi = DAG.getBitcast(HVT, OpHi);
12169
12170   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12171 }
12172
12173 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12174                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12175   MVT VT = Op->getSimpleValueType(0);
12176   SDValue In = Op->getOperand(0);
12177   MVT InVT = In.getSimpleValueType();
12178   SDLoc DL(Op);
12179   unsigned int NumElts = VT.getVectorNumElements();
12180   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12181     return SDValue();
12182
12183   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12184     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12185
12186   assert(InVT.getVectorElementType() == MVT::i1);
12187   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12188   SDValue One =
12189    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12190   SDValue Zero =
12191    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12192
12193   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12194   if (VT.is512BitVector())
12195     return V;
12196   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12197 }
12198
12199 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12200                                SelectionDAG &DAG) {
12201   if (Subtarget->hasFp256()) {
12202     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12203     if (Res.getNode())
12204       return Res;
12205   }
12206
12207   return SDValue();
12208 }
12209
12210 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12211                                 SelectionDAG &DAG) {
12212   SDLoc DL(Op);
12213   MVT VT = Op.getSimpleValueType();
12214   SDValue In = Op.getOperand(0);
12215   MVT SVT = In.getSimpleValueType();
12216
12217   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12218     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12219
12220   if (Subtarget->hasFp256()) {
12221     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12222     if (Res.getNode())
12223       return Res;
12224   }
12225
12226   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12227          VT.getVectorNumElements() != SVT.getVectorNumElements());
12228   return SDValue();
12229 }
12230
12231 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12232   SDLoc DL(Op);
12233   MVT VT = Op.getSimpleValueType();
12234   SDValue In = Op.getOperand(0);
12235   MVT InVT = In.getSimpleValueType();
12236
12237   if (VT == MVT::i1) {
12238     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12239            "Invalid scalar TRUNCATE operation");
12240     if (InVT.getSizeInBits() >= 32)
12241       return SDValue();
12242     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12243     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12244   }
12245   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12246          "Invalid TRUNCATE operation");
12247
12248   // move vector to mask - truncate solution for SKX
12249   if (VT.getVectorElementType() == MVT::i1) {
12250     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12251         Subtarget->hasBWI())
12252       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12253     if ((InVT.is256BitVector() || InVT.is128BitVector())
12254         && InVT.getScalarSizeInBits() <= 16 &&
12255         Subtarget->hasBWI() && Subtarget->hasVLX())
12256       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12257     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12258         Subtarget->hasDQI())
12259       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12260     if ((InVT.is256BitVector() || InVT.is128BitVector())
12261         && InVT.getScalarSizeInBits() >= 32 &&
12262         Subtarget->hasDQI() && Subtarget->hasVLX())
12263       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12264   }
12265   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12266     if (VT.getVectorElementType().getSizeInBits() >=8)
12267       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12268
12269     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12270     unsigned NumElts = InVT.getVectorNumElements();
12271     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12272     if (InVT.getSizeInBits() < 512) {
12273       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12274       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12275       InVT = ExtVT;
12276     }
12277
12278     SDValue OneV =
12279      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12280     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12281     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12282   }
12283
12284   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12285     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12286     if (Subtarget->hasInt256()) {
12287       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12288       In = DAG.getBitcast(MVT::v8i32, In);
12289       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12290                                 ShufMask);
12291       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12292                          DAG.getIntPtrConstant(0, DL));
12293     }
12294
12295     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12296                                DAG.getIntPtrConstant(0, DL));
12297     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12298                                DAG.getIntPtrConstant(2, DL));
12299     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12300     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12301     static const int ShufMask[] = {0, 2, 4, 6};
12302     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12303   }
12304
12305   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12306     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12307     if (Subtarget->hasInt256()) {
12308       In = DAG.getBitcast(MVT::v32i8, In);
12309
12310       SmallVector<SDValue,32> pshufbMask;
12311       for (unsigned i = 0; i < 2; ++i) {
12312         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12313         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12314         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12315         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12316         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12317         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12318         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12319         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12320         for (unsigned j = 0; j < 8; ++j)
12321           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12322       }
12323       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12324       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12325       In = DAG.getBitcast(MVT::v4i64, In);
12326
12327       static const int ShufMask[] = {0,  2,  -1,  -1};
12328       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12329                                 &ShufMask[0]);
12330       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12331                        DAG.getIntPtrConstant(0, DL));
12332       return DAG.getBitcast(VT, In);
12333     }
12334
12335     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12336                                DAG.getIntPtrConstant(0, DL));
12337
12338     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12339                                DAG.getIntPtrConstant(4, DL));
12340
12341     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12342     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12343
12344     // The PSHUFB mask:
12345     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12346                                    -1, -1, -1, -1, -1, -1, -1, -1};
12347
12348     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12349     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12350     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12351
12352     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12353     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12354
12355     // The MOVLHPS Mask:
12356     static const int ShufMask2[] = {0, 1, 4, 5};
12357     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12358     return DAG.getBitcast(MVT::v8i16, res);
12359   }
12360
12361   // Handle truncation of V256 to V128 using shuffles.
12362   if (!VT.is128BitVector() || !InVT.is256BitVector())
12363     return SDValue();
12364
12365   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12366
12367   unsigned NumElems = VT.getVectorNumElements();
12368   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12369
12370   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12371   // Prepare truncation shuffle mask
12372   for (unsigned i = 0; i != NumElems; ++i)
12373     MaskVec[i] = i * 2;
12374   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12375                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12376   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12377                      DAG.getIntPtrConstant(0, DL));
12378 }
12379
12380 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12381                                            SelectionDAG &DAG) const {
12382   assert(!Op.getSimpleValueType().isVector());
12383
12384   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12385     /*IsSigned=*/ true, /*IsReplace=*/ false);
12386   SDValue FIST = Vals.first, StackSlot = Vals.second;
12387   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12388   if (!FIST.getNode()) return Op;
12389
12390   if (StackSlot.getNode())
12391     // Load the result.
12392     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12393                        FIST, StackSlot, MachinePointerInfo(),
12394                        false, false, false, 0);
12395
12396   // The node is the result.
12397   return FIST;
12398 }
12399
12400 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12401                                            SelectionDAG &DAG) const {
12402   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12403     /*IsSigned=*/ false, /*IsReplace=*/ false);
12404   SDValue FIST = Vals.first, StackSlot = Vals.second;
12405   assert(FIST.getNode() && "Unexpected failure");
12406
12407   if (StackSlot.getNode())
12408     // Load the result.
12409     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12410                        FIST, StackSlot, MachinePointerInfo(),
12411                        false, false, false, 0);
12412
12413   // The node is the result.
12414   return FIST;
12415 }
12416
12417 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12418   SDLoc DL(Op);
12419   MVT VT = Op.getSimpleValueType();
12420   SDValue In = Op.getOperand(0);
12421   MVT SVT = In.getSimpleValueType();
12422
12423   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12424
12425   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12426                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12427                                  In, DAG.getUNDEF(SVT)));
12428 }
12429
12430 /// The only differences between FABS and FNEG are the mask and the logic op.
12431 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12432 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12433   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12434          "Wrong opcode for lowering FABS or FNEG.");
12435
12436   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12437
12438   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12439   // into an FNABS. We'll lower the FABS after that if it is still in use.
12440   if (IsFABS)
12441     for (SDNode *User : Op->uses())
12442       if (User->getOpcode() == ISD::FNEG)
12443         return Op;
12444
12445   SDValue Op0 = Op.getOperand(0);
12446   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12447
12448   SDLoc dl(Op);
12449   MVT VT = Op.getSimpleValueType();
12450   // Assume scalar op for initialization; update for vector if needed.
12451   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12452   // generate a 16-byte vector constant and logic op even for the scalar case.
12453   // Using a 16-byte mask allows folding the load of the mask with
12454   // the logic op, so it can save (~4 bytes) on code size.
12455   MVT EltVT = VT;
12456   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12457   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12458   // decide if we should generate a 16-byte constant mask when we only need 4 or
12459   // 8 bytes for the scalar case.
12460   if (VT.isVector()) {
12461     EltVT = VT.getVectorElementType();
12462     NumElts = VT.getVectorNumElements();
12463   }
12464
12465   unsigned EltBits = EltVT.getSizeInBits();
12466   LLVMContext *Context = DAG.getContext();
12467   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12468   APInt MaskElt =
12469     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12470   Constant *C = ConstantInt::get(*Context, MaskElt);
12471   C = ConstantVector::getSplat(NumElts, C);
12472   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12473   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12474   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12475   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12476                              MachinePointerInfo::getConstantPool(),
12477                              false, false, false, Alignment);
12478
12479   if (VT.isVector()) {
12480     // For a vector, cast operands to a vector type, perform the logic op,
12481     // and cast the result back to the original value type.
12482     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12483     SDValue MaskCasted = DAG.getBitcast(VecVT, Mask);
12484     SDValue Operand = IsFNABS ? DAG.getBitcast(VecVT, Op0.getOperand(0))
12485                               : DAG.getBitcast(VecVT, Op0);
12486     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12487     return DAG.getBitcast(VT,
12488                           DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12489   }
12490
12491   // If not vector, then scalar.
12492   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12493   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12494   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12495 }
12496
12497 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12498   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12499   LLVMContext *Context = DAG.getContext();
12500   SDValue Op0 = Op.getOperand(0);
12501   SDValue Op1 = Op.getOperand(1);
12502   SDLoc dl(Op);
12503   MVT VT = Op.getSimpleValueType();
12504   MVT SrcVT = Op1.getSimpleValueType();
12505
12506   // If second operand is smaller, extend it first.
12507   if (SrcVT.bitsLT(VT)) {
12508     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12509     SrcVT = VT;
12510   }
12511   // And if it is bigger, shrink it first.
12512   if (SrcVT.bitsGT(VT)) {
12513     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12514     SrcVT = VT;
12515   }
12516
12517   // At this point the operands and the result should have the same
12518   // type, and that won't be f80 since that is not custom lowered.
12519
12520   const fltSemantics &Sem =
12521       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12522   const unsigned SizeInBits = VT.getSizeInBits();
12523
12524   SmallVector<Constant *, 4> CV(
12525       VT == MVT::f64 ? 2 : 4,
12526       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12527
12528   // First, clear all bits but the sign bit from the second operand (sign).
12529   CV[0] = ConstantFP::get(*Context,
12530                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12531   Constant *C = ConstantVector::get(CV);
12532   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12533   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12534                               MachinePointerInfo::getConstantPool(),
12535                               false, false, false, 16);
12536   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12537
12538   // Next, clear the sign bit from the first operand (magnitude).
12539   // If it's a constant, we can clear it here.
12540   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12541     APFloat APF = Op0CN->getValueAPF();
12542     // If the magnitude is a positive zero, the sign bit alone is enough.
12543     if (APF.isPosZero())
12544       return SignBit;
12545     APF.clearSign();
12546     CV[0] = ConstantFP::get(*Context, APF);
12547   } else {
12548     CV[0] = ConstantFP::get(
12549         *Context,
12550         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12551   }
12552   C = ConstantVector::get(CV);
12553   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12554   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12555                             MachinePointerInfo::getConstantPool(),
12556                             false, false, false, 16);
12557   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12558   if (!isa<ConstantFPSDNode>(Op0))
12559     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12560
12561   // OR the magnitude value with the sign bit.
12562   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12563 }
12564
12565 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12566   SDValue N0 = Op.getOperand(0);
12567   SDLoc dl(Op);
12568   MVT VT = Op.getSimpleValueType();
12569
12570   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12571   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12572                                   DAG.getConstant(1, dl, VT));
12573   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12574 }
12575
12576 // Check whether an OR'd tree is PTEST-able.
12577 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12578                                       SelectionDAG &DAG) {
12579   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12580
12581   if (!Subtarget->hasSSE41())
12582     return SDValue();
12583
12584   if (!Op->hasOneUse())
12585     return SDValue();
12586
12587   SDNode *N = Op.getNode();
12588   SDLoc DL(N);
12589
12590   SmallVector<SDValue, 8> Opnds;
12591   DenseMap<SDValue, unsigned> VecInMap;
12592   SmallVector<SDValue, 8> VecIns;
12593   EVT VT = MVT::Other;
12594
12595   // Recognize a special case where a vector is casted into wide integer to
12596   // test all 0s.
12597   Opnds.push_back(N->getOperand(0));
12598   Opnds.push_back(N->getOperand(1));
12599
12600   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12601     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12602     // BFS traverse all OR'd operands.
12603     if (I->getOpcode() == ISD::OR) {
12604       Opnds.push_back(I->getOperand(0));
12605       Opnds.push_back(I->getOperand(1));
12606       // Re-evaluate the number of nodes to be traversed.
12607       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12608       continue;
12609     }
12610
12611     // Quit if a non-EXTRACT_VECTOR_ELT
12612     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12613       return SDValue();
12614
12615     // Quit if without a constant index.
12616     SDValue Idx = I->getOperand(1);
12617     if (!isa<ConstantSDNode>(Idx))
12618       return SDValue();
12619
12620     SDValue ExtractedFromVec = I->getOperand(0);
12621     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12622     if (M == VecInMap.end()) {
12623       VT = ExtractedFromVec.getValueType();
12624       // Quit if not 128/256-bit vector.
12625       if (!VT.is128BitVector() && !VT.is256BitVector())
12626         return SDValue();
12627       // Quit if not the same type.
12628       if (VecInMap.begin() != VecInMap.end() &&
12629           VT != VecInMap.begin()->first.getValueType())
12630         return SDValue();
12631       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12632       VecIns.push_back(ExtractedFromVec);
12633     }
12634     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12635   }
12636
12637   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12638          "Not extracted from 128-/256-bit vector.");
12639
12640   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12641
12642   for (DenseMap<SDValue, unsigned>::const_iterator
12643         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12644     // Quit if not all elements are used.
12645     if (I->second != FullMask)
12646       return SDValue();
12647   }
12648
12649   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12650
12651   // Cast all vectors into TestVT for PTEST.
12652   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12653     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12654
12655   // If more than one full vectors are evaluated, OR them first before PTEST.
12656   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12657     // Each iteration will OR 2 nodes and append the result until there is only
12658     // 1 node left, i.e. the final OR'd value of all vectors.
12659     SDValue LHS = VecIns[Slot];
12660     SDValue RHS = VecIns[Slot + 1];
12661     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12662   }
12663
12664   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12665                      VecIns.back(), VecIns.back());
12666 }
12667
12668 /// \brief return true if \c Op has a use that doesn't just read flags.
12669 static bool hasNonFlagsUse(SDValue Op) {
12670   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12671        ++UI) {
12672     SDNode *User = *UI;
12673     unsigned UOpNo = UI.getOperandNo();
12674     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12675       // Look pass truncate.
12676       UOpNo = User->use_begin().getOperandNo();
12677       User = *User->use_begin();
12678     }
12679
12680     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12681         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12682       return true;
12683   }
12684   return false;
12685 }
12686
12687 /// Emit nodes that will be selected as "test Op0,Op0", or something
12688 /// equivalent.
12689 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12690                                     SelectionDAG &DAG) const {
12691   if (Op.getValueType() == MVT::i1) {
12692     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12693     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12694                        DAG.getConstant(0, dl, MVT::i8));
12695   }
12696   // CF and OF aren't always set the way we want. Determine which
12697   // of these we need.
12698   bool NeedCF = false;
12699   bool NeedOF = false;
12700   switch (X86CC) {
12701   default: break;
12702   case X86::COND_A: case X86::COND_AE:
12703   case X86::COND_B: case X86::COND_BE:
12704     NeedCF = true;
12705     break;
12706   case X86::COND_G: case X86::COND_GE:
12707   case X86::COND_L: case X86::COND_LE:
12708   case X86::COND_O: case X86::COND_NO: {
12709     // Check if we really need to set the
12710     // Overflow flag. If NoSignedWrap is present
12711     // that is not actually needed.
12712     switch (Op->getOpcode()) {
12713     case ISD::ADD:
12714     case ISD::SUB:
12715     case ISD::MUL:
12716     case ISD::SHL: {
12717       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12718       if (BinNode->Flags.hasNoSignedWrap())
12719         break;
12720     }
12721     default:
12722       NeedOF = true;
12723       break;
12724     }
12725     break;
12726   }
12727   }
12728   // See if we can use the EFLAGS value from the operand instead of
12729   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12730   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12731   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12732     // Emit a CMP with 0, which is the TEST pattern.
12733     //if (Op.getValueType() == MVT::i1)
12734     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12735     //                     DAG.getConstant(0, MVT::i1));
12736     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12737                        DAG.getConstant(0, dl, Op.getValueType()));
12738   }
12739   unsigned Opcode = 0;
12740   unsigned NumOperands = 0;
12741
12742   // Truncate operations may prevent the merge of the SETCC instruction
12743   // and the arithmetic instruction before it. Attempt to truncate the operands
12744   // of the arithmetic instruction and use a reduced bit-width instruction.
12745   bool NeedTruncation = false;
12746   SDValue ArithOp = Op;
12747   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12748     SDValue Arith = Op->getOperand(0);
12749     // Both the trunc and the arithmetic op need to have one user each.
12750     if (Arith->hasOneUse())
12751       switch (Arith.getOpcode()) {
12752         default: break;
12753         case ISD::ADD:
12754         case ISD::SUB:
12755         case ISD::AND:
12756         case ISD::OR:
12757         case ISD::XOR: {
12758           NeedTruncation = true;
12759           ArithOp = Arith;
12760         }
12761       }
12762   }
12763
12764   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12765   // which may be the result of a CAST.  We use the variable 'Op', which is the
12766   // non-casted variable when we check for possible users.
12767   switch (ArithOp.getOpcode()) {
12768   case ISD::ADD:
12769     // Due to an isel shortcoming, be conservative if this add is likely to be
12770     // selected as part of a load-modify-store instruction. When the root node
12771     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12772     // uses of other nodes in the match, such as the ADD in this case. This
12773     // leads to the ADD being left around and reselected, with the result being
12774     // two adds in the output.  Alas, even if none our users are stores, that
12775     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12776     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12777     // climbing the DAG back to the root, and it doesn't seem to be worth the
12778     // effort.
12779     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12780          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12781       if (UI->getOpcode() != ISD::CopyToReg &&
12782           UI->getOpcode() != ISD::SETCC &&
12783           UI->getOpcode() != ISD::STORE)
12784         goto default_case;
12785
12786     if (ConstantSDNode *C =
12787         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12788       // An add of one will be selected as an INC.
12789       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12790         Opcode = X86ISD::INC;
12791         NumOperands = 1;
12792         break;
12793       }
12794
12795       // An add of negative one (subtract of one) will be selected as a DEC.
12796       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12797         Opcode = X86ISD::DEC;
12798         NumOperands = 1;
12799         break;
12800       }
12801     }
12802
12803     // Otherwise use a regular EFLAGS-setting add.
12804     Opcode = X86ISD::ADD;
12805     NumOperands = 2;
12806     break;
12807   case ISD::SHL:
12808   case ISD::SRL:
12809     // If we have a constant logical shift that's only used in a comparison
12810     // against zero turn it into an equivalent AND. This allows turning it into
12811     // a TEST instruction later.
12812     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12813         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12814       EVT VT = Op.getValueType();
12815       unsigned BitWidth = VT.getSizeInBits();
12816       unsigned ShAmt = Op->getConstantOperandVal(1);
12817       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12818         break;
12819       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12820                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12821                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12822       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12823         break;
12824       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12825                                 DAG.getConstant(Mask, dl, VT));
12826       DAG.ReplaceAllUsesWith(Op, New);
12827       Op = New;
12828     }
12829     break;
12830
12831   case ISD::AND:
12832     // If the primary and result isn't used, don't bother using X86ISD::AND,
12833     // because a TEST instruction will be better.
12834     if (!hasNonFlagsUse(Op))
12835       break;
12836     // FALL THROUGH
12837   case ISD::SUB:
12838   case ISD::OR:
12839   case ISD::XOR:
12840     // Due to the ISEL shortcoming noted above, be conservative if this op is
12841     // likely to be selected as part of a load-modify-store instruction.
12842     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12843            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12844       if (UI->getOpcode() == ISD::STORE)
12845         goto default_case;
12846
12847     // Otherwise use a regular EFLAGS-setting instruction.
12848     switch (ArithOp.getOpcode()) {
12849     default: llvm_unreachable("unexpected operator!");
12850     case ISD::SUB: Opcode = X86ISD::SUB; break;
12851     case ISD::XOR: Opcode = X86ISD::XOR; break;
12852     case ISD::AND: Opcode = X86ISD::AND; break;
12853     case ISD::OR: {
12854       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12855         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12856         if (EFLAGS.getNode())
12857           return EFLAGS;
12858       }
12859       Opcode = X86ISD::OR;
12860       break;
12861     }
12862     }
12863
12864     NumOperands = 2;
12865     break;
12866   case X86ISD::ADD:
12867   case X86ISD::SUB:
12868   case X86ISD::INC:
12869   case X86ISD::DEC:
12870   case X86ISD::OR:
12871   case X86ISD::XOR:
12872   case X86ISD::AND:
12873     return SDValue(Op.getNode(), 1);
12874   default:
12875   default_case:
12876     break;
12877   }
12878
12879   // If we found that truncation is beneficial, perform the truncation and
12880   // update 'Op'.
12881   if (NeedTruncation) {
12882     EVT VT = Op.getValueType();
12883     SDValue WideVal = Op->getOperand(0);
12884     EVT WideVT = WideVal.getValueType();
12885     unsigned ConvertedOp = 0;
12886     // Use a target machine opcode to prevent further DAGCombine
12887     // optimizations that may separate the arithmetic operations
12888     // from the setcc node.
12889     switch (WideVal.getOpcode()) {
12890       default: break;
12891       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12892       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12893       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12894       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12895       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12896     }
12897
12898     if (ConvertedOp) {
12899       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12900       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12901         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12902         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12903         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12904       }
12905     }
12906   }
12907
12908   if (Opcode == 0)
12909     // Emit a CMP with 0, which is the TEST pattern.
12910     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12911                        DAG.getConstant(0, dl, Op.getValueType()));
12912
12913   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12914   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12915
12916   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12917   DAG.ReplaceAllUsesWith(Op, New);
12918   return SDValue(New.getNode(), 1);
12919 }
12920
12921 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12922 /// equivalent.
12923 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12924                                    SDLoc dl, SelectionDAG &DAG) const {
12925   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12926     if (C->getAPIntValue() == 0)
12927       return EmitTest(Op0, X86CC, dl, DAG);
12928
12929      if (Op0.getValueType() == MVT::i1)
12930        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12931   }
12932
12933   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12934        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12935     // Do the comparison at i32 if it's smaller, besides the Atom case.
12936     // This avoids subregister aliasing issues. Keep the smaller reference
12937     // if we're optimizing for size, however, as that'll allow better folding
12938     // of memory operations.
12939     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12940         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12941             Attribute::MinSize) &&
12942         !Subtarget->isAtom()) {
12943       unsigned ExtendOp =
12944           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12945       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12946       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12947     }
12948     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12949     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12950     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12951                               Op0, Op1);
12952     return SDValue(Sub.getNode(), 1);
12953   }
12954   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12955 }
12956
12957 /// Convert a comparison if required by the subtarget.
12958 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12959                                                  SelectionDAG &DAG) const {
12960   // If the subtarget does not support the FUCOMI instruction, floating-point
12961   // comparisons have to be converted.
12962   if (Subtarget->hasCMov() ||
12963       Cmp.getOpcode() != X86ISD::CMP ||
12964       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12965       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12966     return Cmp;
12967
12968   // The instruction selector will select an FUCOM instruction instead of
12969   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12970   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12971   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12972   SDLoc dl(Cmp);
12973   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12974   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12975   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12976                             DAG.getConstant(8, dl, MVT::i8));
12977   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12978   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12979 }
12980
12981 /// The minimum architected relative accuracy is 2^-12. We need one
12982 /// Newton-Raphson step to have a good float result (24 bits of precision).
12983 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12984                                             DAGCombinerInfo &DCI,
12985                                             unsigned &RefinementSteps,
12986                                             bool &UseOneConstNR) const {
12987   // FIXME: We should use instruction latency models to calculate the cost of
12988   // each potential sequence, but this is very hard to do reliably because
12989   // at least Intel's Core* chips have variable timing based on the number of
12990   // significant digits in the divisor and/or sqrt operand.
12991   if (!Subtarget->useSqrtEst())
12992     return SDValue();
12993
12994   EVT VT = Op.getValueType();
12995
12996   // SSE1 has rsqrtss and rsqrtps.
12997   // TODO: Add support for AVX512 (v16f32).
12998   // It is likely not profitable to do this for f64 because a double-precision
12999   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13000   // instructions: convert to single, rsqrtss, convert back to double, refine
13001   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13002   // along with FMA, this could be a throughput win.
13003   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13004       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13005     RefinementSteps = 1;
13006     UseOneConstNR = false;
13007     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13008   }
13009   return SDValue();
13010 }
13011
13012 /// The minimum architected relative accuracy is 2^-12. We need one
13013 /// Newton-Raphson step to have a good float result (24 bits of precision).
13014 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13015                                             DAGCombinerInfo &DCI,
13016                                             unsigned &RefinementSteps) const {
13017   // FIXME: We should use instruction latency models to calculate the cost of
13018   // each potential sequence, but this is very hard to do reliably because
13019   // at least Intel's Core* chips have variable timing based on the number of
13020   // significant digits in the divisor.
13021   if (!Subtarget->useReciprocalEst())
13022     return SDValue();
13023
13024   EVT VT = Op.getValueType();
13025
13026   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13027   // TODO: Add support for AVX512 (v16f32).
13028   // It is likely not profitable to do this for f64 because a double-precision
13029   // reciprocal estimate with refinement on x86 prior to FMA requires
13030   // 15 instructions: convert to single, rcpss, convert back to double, refine
13031   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13032   // along with FMA, this could be a throughput win.
13033   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13034       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13035     RefinementSteps = ReciprocalEstimateRefinementSteps;
13036     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13037   }
13038   return SDValue();
13039 }
13040
13041 /// If we have at least two divisions that use the same divisor, convert to
13042 /// multplication by a reciprocal. This may need to be adjusted for a given
13043 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13044 /// This is because we still need one division to calculate the reciprocal and
13045 /// then we need two multiplies by that reciprocal as replacements for the
13046 /// original divisions.
13047 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
13048   return NumUsers > 1;
13049 }
13050
13051 static bool isAllOnes(SDValue V) {
13052   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13053   return C && C->isAllOnesValue();
13054 }
13055
13056 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13057 /// if it's possible.
13058 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13059                                      SDLoc dl, SelectionDAG &DAG) const {
13060   SDValue Op0 = And.getOperand(0);
13061   SDValue Op1 = And.getOperand(1);
13062   if (Op0.getOpcode() == ISD::TRUNCATE)
13063     Op0 = Op0.getOperand(0);
13064   if (Op1.getOpcode() == ISD::TRUNCATE)
13065     Op1 = Op1.getOperand(0);
13066
13067   SDValue LHS, RHS;
13068   if (Op1.getOpcode() == ISD::SHL)
13069     std::swap(Op0, Op1);
13070   if (Op0.getOpcode() == ISD::SHL) {
13071     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13072       if (And00C->getZExtValue() == 1) {
13073         // If we looked past a truncate, check that it's only truncating away
13074         // known zeros.
13075         unsigned BitWidth = Op0.getValueSizeInBits();
13076         unsigned AndBitWidth = And.getValueSizeInBits();
13077         if (BitWidth > AndBitWidth) {
13078           APInt Zeros, Ones;
13079           DAG.computeKnownBits(Op0, Zeros, Ones);
13080           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13081             return SDValue();
13082         }
13083         LHS = Op1;
13084         RHS = Op0.getOperand(1);
13085       }
13086   } else if (Op1.getOpcode() == ISD::Constant) {
13087     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13088     uint64_t AndRHSVal = AndRHS->getZExtValue();
13089     SDValue AndLHS = Op0;
13090
13091     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13092       LHS = AndLHS.getOperand(0);
13093       RHS = AndLHS.getOperand(1);
13094     }
13095
13096     // Use BT if the immediate can't be encoded in a TEST instruction.
13097     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13098       LHS = AndLHS;
13099       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13100     }
13101   }
13102
13103   if (LHS.getNode()) {
13104     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13105     // instruction.  Since the shift amount is in-range-or-undefined, we know
13106     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13107     // the encoding for the i16 version is larger than the i32 version.
13108     // Also promote i16 to i32 for performance / code size reason.
13109     if (LHS.getValueType() == MVT::i8 ||
13110         LHS.getValueType() == MVT::i16)
13111       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13112
13113     // If the operand types disagree, extend the shift amount to match.  Since
13114     // BT ignores high bits (like shifts) we can use anyextend.
13115     if (LHS.getValueType() != RHS.getValueType())
13116       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13117
13118     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13119     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13120     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13121                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13122   }
13123
13124   return SDValue();
13125 }
13126
13127 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13128 /// mask CMPs.
13129 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13130                               SDValue &Op1) {
13131   unsigned SSECC;
13132   bool Swap = false;
13133
13134   // SSE Condition code mapping:
13135   //  0 - EQ
13136   //  1 - LT
13137   //  2 - LE
13138   //  3 - UNORD
13139   //  4 - NEQ
13140   //  5 - NLT
13141   //  6 - NLE
13142   //  7 - ORD
13143   switch (SetCCOpcode) {
13144   default: llvm_unreachable("Unexpected SETCC condition");
13145   case ISD::SETOEQ:
13146   case ISD::SETEQ:  SSECC = 0; break;
13147   case ISD::SETOGT:
13148   case ISD::SETGT:  Swap = true; // Fallthrough
13149   case ISD::SETLT:
13150   case ISD::SETOLT: SSECC = 1; break;
13151   case ISD::SETOGE:
13152   case ISD::SETGE:  Swap = true; // Fallthrough
13153   case ISD::SETLE:
13154   case ISD::SETOLE: SSECC = 2; break;
13155   case ISD::SETUO:  SSECC = 3; break;
13156   case ISD::SETUNE:
13157   case ISD::SETNE:  SSECC = 4; break;
13158   case ISD::SETULE: Swap = true; // Fallthrough
13159   case ISD::SETUGE: SSECC = 5; break;
13160   case ISD::SETULT: Swap = true; // Fallthrough
13161   case ISD::SETUGT: SSECC = 6; break;
13162   case ISD::SETO:   SSECC = 7; break;
13163   case ISD::SETUEQ:
13164   case ISD::SETONE: SSECC = 8; break;
13165   }
13166   if (Swap)
13167     std::swap(Op0, Op1);
13168
13169   return SSECC;
13170 }
13171
13172 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13173 // ones, and then concatenate the result back.
13174 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13175   MVT VT = Op.getSimpleValueType();
13176
13177   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13178          "Unsupported value type for operation");
13179
13180   unsigned NumElems = VT.getVectorNumElements();
13181   SDLoc dl(Op);
13182   SDValue CC = Op.getOperand(2);
13183
13184   // Extract the LHS vectors
13185   SDValue LHS = Op.getOperand(0);
13186   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13187   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13188
13189   // Extract the RHS vectors
13190   SDValue RHS = Op.getOperand(1);
13191   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13192   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13193
13194   // Issue the operation on the smaller types and concatenate the result back
13195   MVT EltVT = VT.getVectorElementType();
13196   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13197   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13198                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13199                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13200 }
13201
13202 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13203   SDValue Op0 = Op.getOperand(0);
13204   SDValue Op1 = Op.getOperand(1);
13205   SDValue CC = Op.getOperand(2);
13206   MVT VT = Op.getSimpleValueType();
13207   SDLoc dl(Op);
13208
13209   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13210          "Unexpected type for boolean compare operation");
13211   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13212   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13213                                DAG.getConstant(-1, dl, VT));
13214   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13215                                DAG.getConstant(-1, dl, VT));
13216   switch (SetCCOpcode) {
13217   default: llvm_unreachable("Unexpected SETCC condition");
13218   case ISD::SETNE:
13219     // (x != y) -> ~(x ^ y)
13220     return DAG.getNode(ISD::XOR, dl, VT,
13221                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13222                        DAG.getConstant(-1, dl, VT));
13223   case ISD::SETEQ:
13224     // (x == y) -> (x ^ y)
13225     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13226   case ISD::SETUGT:
13227   case ISD::SETGT:
13228     // (x > y) -> (x & ~y)
13229     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13230   case ISD::SETULT:
13231   case ISD::SETLT:
13232     // (x < y) -> (~x & y)
13233     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13234   case ISD::SETULE:
13235   case ISD::SETLE:
13236     // (x <= y) -> (~x | y)
13237     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13238   case ISD::SETUGE:
13239   case ISD::SETGE:
13240     // (x >=y) -> (x | ~y)
13241     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13242   }
13243 }
13244
13245 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13246                                      const X86Subtarget *Subtarget) {
13247   SDValue Op0 = Op.getOperand(0);
13248   SDValue Op1 = Op.getOperand(1);
13249   SDValue CC = Op.getOperand(2);
13250   MVT VT = Op.getSimpleValueType();
13251   SDLoc dl(Op);
13252
13253   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13254          Op.getValueType().getScalarType() == MVT::i1 &&
13255          "Cannot set masked compare for this operation");
13256
13257   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13258   unsigned  Opc = 0;
13259   bool Unsigned = false;
13260   bool Swap = false;
13261   unsigned SSECC;
13262   switch (SetCCOpcode) {
13263   default: llvm_unreachable("Unexpected SETCC condition");
13264   case ISD::SETNE:  SSECC = 4; break;
13265   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13266   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13267   case ISD::SETLT:  Swap = true; //fall-through
13268   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13269   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13270   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13271   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13272   case ISD::SETULE: Unsigned = true; //fall-through
13273   case ISD::SETLE:  SSECC = 2; break;
13274   }
13275
13276   if (Swap)
13277     std::swap(Op0, Op1);
13278   if (Opc)
13279     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13280   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13281   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13282                      DAG.getConstant(SSECC, dl, MVT::i8));
13283 }
13284
13285 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13286 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13287 /// return an empty value.
13288 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13289 {
13290   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13291   if (!BV)
13292     return SDValue();
13293
13294   MVT VT = Op1.getSimpleValueType();
13295   MVT EVT = VT.getVectorElementType();
13296   unsigned n = VT.getVectorNumElements();
13297   SmallVector<SDValue, 8> ULTOp1;
13298
13299   for (unsigned i = 0; i < n; ++i) {
13300     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13301     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13302       return SDValue();
13303
13304     // Avoid underflow.
13305     APInt Val = Elt->getAPIntValue();
13306     if (Val == 0)
13307       return SDValue();
13308
13309     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13310   }
13311
13312   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13313 }
13314
13315 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13316                            SelectionDAG &DAG) {
13317   SDValue Op0 = Op.getOperand(0);
13318   SDValue Op1 = Op.getOperand(1);
13319   SDValue CC = Op.getOperand(2);
13320   MVT VT = Op.getSimpleValueType();
13321   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13322   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13323   SDLoc dl(Op);
13324
13325   if (isFP) {
13326 #ifndef NDEBUG
13327     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13328     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13329 #endif
13330
13331     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13332     unsigned Opc = X86ISD::CMPP;
13333     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13334       assert(VT.getVectorNumElements() <= 16);
13335       Opc = X86ISD::CMPM;
13336     }
13337     // In the two special cases we can't handle, emit two comparisons.
13338     if (SSECC == 8) {
13339       unsigned CC0, CC1;
13340       unsigned CombineOpc;
13341       if (SetCCOpcode == ISD::SETUEQ) {
13342         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13343       } else {
13344         assert(SetCCOpcode == ISD::SETONE);
13345         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13346       }
13347
13348       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13349                                  DAG.getConstant(CC0, dl, MVT::i8));
13350       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13351                                  DAG.getConstant(CC1, dl, MVT::i8));
13352       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13353     }
13354     // Handle all other FP comparisons here.
13355     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13356                        DAG.getConstant(SSECC, dl, MVT::i8));
13357   }
13358
13359   // Break 256-bit integer vector compare into smaller ones.
13360   if (VT.is256BitVector() && !Subtarget->hasInt256())
13361     return Lower256IntVSETCC(Op, DAG);
13362
13363   EVT OpVT = Op1.getValueType();
13364   if (OpVT.getVectorElementType() == MVT::i1)
13365     return LowerBoolVSETCC_AVX512(Op, DAG);
13366
13367   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13368   if (Subtarget->hasAVX512()) {
13369     if (Op1.getValueType().is512BitVector() ||
13370         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13371         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13372       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13373
13374     // In AVX-512 architecture setcc returns mask with i1 elements,
13375     // But there is no compare instruction for i8 and i16 elements in KNL.
13376     // We are not talking about 512-bit operands in this case, these
13377     // types are illegal.
13378     if (MaskResult &&
13379         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13380          OpVT.getVectorElementType().getSizeInBits() >= 8))
13381       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13382                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13383   }
13384
13385   // We are handling one of the integer comparisons here.  Since SSE only has
13386   // GT and EQ comparisons for integer, swapping operands and multiple
13387   // operations may be required for some comparisons.
13388   unsigned Opc;
13389   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13390   bool Subus = false;
13391
13392   switch (SetCCOpcode) {
13393   default: llvm_unreachable("Unexpected SETCC condition");
13394   case ISD::SETNE:  Invert = true;
13395   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13396   case ISD::SETLT:  Swap = true;
13397   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13398   case ISD::SETGE:  Swap = true;
13399   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13400                     Invert = true; break;
13401   case ISD::SETULT: Swap = true;
13402   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13403                     FlipSigns = true; break;
13404   case ISD::SETUGE: Swap = true;
13405   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13406                     FlipSigns = true; Invert = true; break;
13407   }
13408
13409   // Special case: Use min/max operations for SETULE/SETUGE
13410   MVT VET = VT.getVectorElementType();
13411   bool hasMinMax =
13412        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13413     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13414
13415   if (hasMinMax) {
13416     switch (SetCCOpcode) {
13417     default: break;
13418     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13419     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13420     }
13421
13422     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13423   }
13424
13425   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13426   if (!MinMax && hasSubus) {
13427     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13428     // Op0 u<= Op1:
13429     //   t = psubus Op0, Op1
13430     //   pcmpeq t, <0..0>
13431     switch (SetCCOpcode) {
13432     default: break;
13433     case ISD::SETULT: {
13434       // If the comparison is against a constant we can turn this into a
13435       // setule.  With psubus, setule does not require a swap.  This is
13436       // beneficial because the constant in the register is no longer
13437       // destructed as the destination so it can be hoisted out of a loop.
13438       // Only do this pre-AVX since vpcmp* is no longer destructive.
13439       if (Subtarget->hasAVX())
13440         break;
13441       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13442       if (ULEOp1.getNode()) {
13443         Op1 = ULEOp1;
13444         Subus = true; Invert = false; Swap = false;
13445       }
13446       break;
13447     }
13448     // Psubus is better than flip-sign because it requires no inversion.
13449     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13450     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13451     }
13452
13453     if (Subus) {
13454       Opc = X86ISD::SUBUS;
13455       FlipSigns = false;
13456     }
13457   }
13458
13459   if (Swap)
13460     std::swap(Op0, Op1);
13461
13462   // Check that the operation in question is available (most are plain SSE2,
13463   // but PCMPGTQ and PCMPEQQ have different requirements).
13464   if (VT == MVT::v2i64) {
13465     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13466       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13467
13468       // First cast everything to the right type.
13469       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13470       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13471
13472       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13473       // bits of the inputs before performing those operations. The lower
13474       // compare is always unsigned.
13475       SDValue SB;
13476       if (FlipSigns) {
13477         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13478       } else {
13479         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13480         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13481         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13482                          Sign, Zero, Sign, Zero);
13483       }
13484       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13485       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13486
13487       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13488       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13489       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13490
13491       // Create masks for only the low parts/high parts of the 64 bit integers.
13492       static const int MaskHi[] = { 1, 1, 3, 3 };
13493       static const int MaskLo[] = { 0, 0, 2, 2 };
13494       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13495       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13496       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13497
13498       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13499       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13500
13501       if (Invert)
13502         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13503
13504       return DAG.getBitcast(VT, Result);
13505     }
13506
13507     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13508       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13509       // pcmpeqd + pshufd + pand.
13510       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13511
13512       // First cast everything to the right type.
13513       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13514       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13515
13516       // Do the compare.
13517       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13518
13519       // Make sure the lower and upper halves are both all-ones.
13520       static const int Mask[] = { 1, 0, 3, 2 };
13521       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13522       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13523
13524       if (Invert)
13525         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13526
13527       return DAG.getBitcast(VT, Result);
13528     }
13529   }
13530
13531   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13532   // bits of the inputs before performing those operations.
13533   if (FlipSigns) {
13534     EVT EltVT = VT.getVectorElementType();
13535     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13536                                  VT);
13537     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13538     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13539   }
13540
13541   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13542
13543   // If the logical-not of the result is required, perform that now.
13544   if (Invert)
13545     Result = DAG.getNOT(dl, Result, VT);
13546
13547   if (MinMax)
13548     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13549
13550   if (Subus)
13551     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13552                          getZeroVector(VT, Subtarget, DAG, dl));
13553
13554   return Result;
13555 }
13556
13557 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13558
13559   MVT VT = Op.getSimpleValueType();
13560
13561   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13562
13563   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13564          && "SetCC type must be 8-bit or 1-bit integer");
13565   SDValue Op0 = Op.getOperand(0);
13566   SDValue Op1 = Op.getOperand(1);
13567   SDLoc dl(Op);
13568   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13569
13570   // Optimize to BT if possible.
13571   // Lower (X & (1 << N)) == 0 to BT(X, N).
13572   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13573   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13574   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13575       Op1.getOpcode() == ISD::Constant &&
13576       cast<ConstantSDNode>(Op1)->isNullValue() &&
13577       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13578     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13579     if (NewSetCC.getNode()) {
13580       if (VT == MVT::i1)
13581         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13582       return NewSetCC;
13583     }
13584   }
13585
13586   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13587   // these.
13588   if (Op1.getOpcode() == ISD::Constant &&
13589       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13590        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13591       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13592
13593     // If the input is a setcc, then reuse the input setcc or use a new one with
13594     // the inverted condition.
13595     if (Op0.getOpcode() == X86ISD::SETCC) {
13596       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13597       bool Invert = (CC == ISD::SETNE) ^
13598         cast<ConstantSDNode>(Op1)->isNullValue();
13599       if (!Invert)
13600         return Op0;
13601
13602       CCode = X86::GetOppositeBranchCondition(CCode);
13603       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13604                                   DAG.getConstant(CCode, dl, MVT::i8),
13605                                   Op0.getOperand(1));
13606       if (VT == MVT::i1)
13607         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13608       return SetCC;
13609     }
13610   }
13611   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13612       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13613       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13614
13615     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13616     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13617   }
13618
13619   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13620   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13621   if (X86CC == X86::COND_INVALID)
13622     return SDValue();
13623
13624   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13625   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13626   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13627                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13628   if (VT == MVT::i1)
13629     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13630   return SetCC;
13631 }
13632
13633 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13634 static bool isX86LogicalCmp(SDValue Op) {
13635   unsigned Opc = Op.getNode()->getOpcode();
13636   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13637       Opc == X86ISD::SAHF)
13638     return true;
13639   if (Op.getResNo() == 1 &&
13640       (Opc == X86ISD::ADD ||
13641        Opc == X86ISD::SUB ||
13642        Opc == X86ISD::ADC ||
13643        Opc == X86ISD::SBB ||
13644        Opc == X86ISD::SMUL ||
13645        Opc == X86ISD::UMUL ||
13646        Opc == X86ISD::INC ||
13647        Opc == X86ISD::DEC ||
13648        Opc == X86ISD::OR ||
13649        Opc == X86ISD::XOR ||
13650        Opc == X86ISD::AND))
13651     return true;
13652
13653   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13654     return true;
13655
13656   return false;
13657 }
13658
13659 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13660   if (V.getOpcode() != ISD::TRUNCATE)
13661     return false;
13662
13663   SDValue VOp0 = V.getOperand(0);
13664   unsigned InBits = VOp0.getValueSizeInBits();
13665   unsigned Bits = V.getValueSizeInBits();
13666   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13667 }
13668
13669 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13670   bool addTest = true;
13671   SDValue Cond  = Op.getOperand(0);
13672   SDValue Op1 = Op.getOperand(1);
13673   SDValue Op2 = Op.getOperand(2);
13674   SDLoc DL(Op);
13675   EVT VT = Op1.getValueType();
13676   SDValue CC;
13677
13678   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13679   // are available or VBLENDV if AVX is available.
13680   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13681   if (Cond.getOpcode() == ISD::SETCC &&
13682       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13683        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13684       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13685     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13686     int SSECC = translateX86FSETCC(
13687         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13688
13689     if (SSECC != 8) {
13690       if (Subtarget->hasAVX512()) {
13691         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13692                                   DAG.getConstant(SSECC, DL, MVT::i8));
13693         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13694       }
13695
13696       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13697                                 DAG.getConstant(SSECC, DL, MVT::i8));
13698
13699       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13700       // of 3 logic instructions for size savings and potentially speed.
13701       // Unfortunately, there is no scalar form of VBLENDV.
13702
13703       // If either operand is a constant, don't try this. We can expect to
13704       // optimize away at least one of the logic instructions later in that
13705       // case, so that sequence would be faster than a variable blend.
13706
13707       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13708       // uses XMM0 as the selection register. That may need just as many
13709       // instructions as the AND/ANDN/OR sequence due to register moves, so
13710       // don't bother.
13711
13712       if (Subtarget->hasAVX() &&
13713           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13714
13715         // Convert to vectors, do a VSELECT, and convert back to scalar.
13716         // All of the conversions should be optimized away.
13717
13718         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13719         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13720         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13721         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13722
13723         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13724         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13725
13726         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13727
13728         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13729                            VSel, DAG.getIntPtrConstant(0, DL));
13730       }
13731       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13732       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13733       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13734     }
13735   }
13736
13737     if (VT.isVector() && VT.getScalarType() == MVT::i1) {
13738       SDValue Op1Scalar;
13739       if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
13740         Op1Scalar = ConvertI1VectorToInterger(Op1, DAG);
13741       else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
13742         Op1Scalar = Op1.getOperand(0);
13743       SDValue Op2Scalar;
13744       if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
13745         Op2Scalar = ConvertI1VectorToInterger(Op2, DAG);
13746       else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
13747         Op2Scalar = Op2.getOperand(0);
13748       if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
13749         SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
13750                                         Op1Scalar.getValueType(),
13751                                         Cond, Op1Scalar, Op2Scalar);
13752         if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
13753           return DAG.getBitcast(VT, newSelect);
13754         SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
13755         return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
13756                            DAG.getIntPtrConstant(0, DL));
13757     }
13758   }
13759
13760   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
13761     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
13762     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13763                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
13764     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13765                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
13766     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
13767                                     Cond, Op1, Op2);
13768     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
13769   }
13770
13771   if (Cond.getOpcode() == ISD::SETCC) {
13772     SDValue NewCond = LowerSETCC(Cond, DAG);
13773     if (NewCond.getNode())
13774       Cond = NewCond;
13775   }
13776
13777   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13778   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13779   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13780   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13781   if (Cond.getOpcode() == X86ISD::SETCC &&
13782       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13783       isZero(Cond.getOperand(1).getOperand(1))) {
13784     SDValue Cmp = Cond.getOperand(1);
13785
13786     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13787
13788     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13789         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13790       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13791
13792       SDValue CmpOp0 = Cmp.getOperand(0);
13793       // Apply further optimizations for special cases
13794       // (select (x != 0), -1, 0) -> neg & sbb
13795       // (select (x == 0), 0, -1) -> neg & sbb
13796       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13797         if (YC->isNullValue() &&
13798             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13799           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13800           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13801                                     DAG.getConstant(0, DL,
13802                                                     CmpOp0.getValueType()),
13803                                     CmpOp0);
13804           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13805                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13806                                     SDValue(Neg.getNode(), 1));
13807           return Res;
13808         }
13809
13810       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13811                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13812       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13813
13814       SDValue Res =   // Res = 0 or -1.
13815         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13816                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13817
13818       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13819         Res = DAG.getNOT(DL, Res, Res.getValueType());
13820
13821       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13822       if (!N2C || !N2C->isNullValue())
13823         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13824       return Res;
13825     }
13826   }
13827
13828   // Look past (and (setcc_carry (cmp ...)), 1).
13829   if (Cond.getOpcode() == ISD::AND &&
13830       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13831     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13832     if (C && C->getAPIntValue() == 1)
13833       Cond = Cond.getOperand(0);
13834   }
13835
13836   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13837   // setting operand in place of the X86ISD::SETCC.
13838   unsigned CondOpcode = Cond.getOpcode();
13839   if (CondOpcode == X86ISD::SETCC ||
13840       CondOpcode == X86ISD::SETCC_CARRY) {
13841     CC = Cond.getOperand(0);
13842
13843     SDValue Cmp = Cond.getOperand(1);
13844     unsigned Opc = Cmp.getOpcode();
13845     MVT VT = Op.getSimpleValueType();
13846
13847     bool IllegalFPCMov = false;
13848     if (VT.isFloatingPoint() && !VT.isVector() &&
13849         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13850       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13851
13852     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13853         Opc == X86ISD::BT) { // FIXME
13854       Cond = Cmp;
13855       addTest = false;
13856     }
13857   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13858              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13859              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13860               Cond.getOperand(0).getValueType() != MVT::i8)) {
13861     SDValue LHS = Cond.getOperand(0);
13862     SDValue RHS = Cond.getOperand(1);
13863     unsigned X86Opcode;
13864     unsigned X86Cond;
13865     SDVTList VTs;
13866     switch (CondOpcode) {
13867     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13868     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13869     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13870     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13871     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13872     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13873     default: llvm_unreachable("unexpected overflowing operator");
13874     }
13875     if (CondOpcode == ISD::UMULO)
13876       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13877                           MVT::i32);
13878     else
13879       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13880
13881     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13882
13883     if (CondOpcode == ISD::UMULO)
13884       Cond = X86Op.getValue(2);
13885     else
13886       Cond = X86Op.getValue(1);
13887
13888     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13889     addTest = false;
13890   }
13891
13892   if (addTest) {
13893     // Look pass the truncate if the high bits are known zero.
13894     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13895         Cond = Cond.getOperand(0);
13896
13897     // We know the result of AND is compared against zero. Try to match
13898     // it to BT.
13899     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13900       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13901       if (NewSetCC.getNode()) {
13902         CC = NewSetCC.getOperand(0);
13903         Cond = NewSetCC.getOperand(1);
13904         addTest = false;
13905       }
13906     }
13907   }
13908
13909   if (addTest) {
13910     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13911     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13912   }
13913
13914   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13915   // a <  b ?  0 : -1 -> RES = setcc_carry
13916   // a >= b ? -1 :  0 -> RES = setcc_carry
13917   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13918   if (Cond.getOpcode() == X86ISD::SUB) {
13919     Cond = ConvertCmpIfNecessary(Cond, DAG);
13920     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13921
13922     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13923         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13924       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13925                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13926                                 Cond);
13927       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13928         return DAG.getNOT(DL, Res, Res.getValueType());
13929       return Res;
13930     }
13931   }
13932
13933   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13934   // widen the cmov and push the truncate through. This avoids introducing a new
13935   // branch during isel and doesn't add any extensions.
13936   if (Op.getValueType() == MVT::i8 &&
13937       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13938     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13939     if (T1.getValueType() == T2.getValueType() &&
13940         // Blacklist CopyFromReg to avoid partial register stalls.
13941         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13942       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13943       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13944       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13945     }
13946   }
13947
13948   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13949   // condition is true.
13950   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13951   SDValue Ops[] = { Op2, Op1, CC, Cond };
13952   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13953 }
13954
13955 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
13956                                        const X86Subtarget *Subtarget,
13957                                        SelectionDAG &DAG) {
13958   MVT VT = Op->getSimpleValueType(0);
13959   SDValue In = Op->getOperand(0);
13960   MVT InVT = In.getSimpleValueType();
13961   MVT VTElt = VT.getVectorElementType();
13962   MVT InVTElt = InVT.getVectorElementType();
13963   SDLoc dl(Op);
13964
13965   // SKX processor
13966   if ((InVTElt == MVT::i1) &&
13967       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13968         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13969
13970        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13971         VTElt.getSizeInBits() <= 16)) ||
13972
13973        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13974         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13975
13976        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13977         VTElt.getSizeInBits() >= 32))))
13978     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13979
13980   unsigned int NumElts = VT.getVectorNumElements();
13981
13982   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13983     return SDValue();
13984
13985   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13986     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13987       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13988     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13989   }
13990
13991   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13992   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13993   SDValue NegOne =
13994    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
13995                    ExtVT);
13996   SDValue Zero =
13997    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
13998
13999   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14000   if (VT.is512BitVector())
14001     return V;
14002   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14003 }
14004
14005 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14006                                              const X86Subtarget *Subtarget,
14007                                              SelectionDAG &DAG) {
14008   SDValue In = Op->getOperand(0);
14009   MVT VT = Op->getSimpleValueType(0);
14010   MVT InVT = In.getSimpleValueType();
14011   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14012
14013   MVT InSVT = InVT.getScalarType();
14014   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14015
14016   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14017     return SDValue();
14018   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14019     return SDValue();
14020
14021   SDLoc dl(Op);
14022
14023   // SSE41 targets can use the pmovsx* instructions directly.
14024   if (Subtarget->hasSSE41())
14025     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14026
14027   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14028   SDValue Curr = In;
14029   MVT CurrVT = InVT;
14030
14031   // As SRAI is only available on i16/i32 types, we expand only up to i32
14032   // and handle i64 separately.
14033   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14034     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14035     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14036     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14037     Curr = DAG.getBitcast(CurrVT, Curr);
14038   }
14039
14040   SDValue SignExt = Curr;
14041   if (CurrVT != InVT) {
14042     unsigned SignExtShift =
14043         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14044     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14045                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14046   }
14047
14048   if (CurrVT == VT)
14049     return SignExt;
14050
14051   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14052     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14053                                DAG.getConstant(31, dl, MVT::i8));
14054     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14055     return DAG.getBitcast(VT, Ext);
14056   }
14057
14058   return SDValue();
14059 }
14060
14061 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14062                                 SelectionDAG &DAG) {
14063   MVT VT = Op->getSimpleValueType(0);
14064   SDValue In = Op->getOperand(0);
14065   MVT InVT = In.getSimpleValueType();
14066   SDLoc dl(Op);
14067
14068   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14069     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14070
14071   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14072       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14073       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14074     return SDValue();
14075
14076   if (Subtarget->hasInt256())
14077     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14078
14079   // Optimize vectors in AVX mode
14080   // Sign extend  v8i16 to v8i32 and
14081   //              v4i32 to v4i64
14082   //
14083   // Divide input vector into two parts
14084   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14085   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14086   // concat the vectors to original VT
14087
14088   unsigned NumElems = InVT.getVectorNumElements();
14089   SDValue Undef = DAG.getUNDEF(InVT);
14090
14091   SmallVector<int,8> ShufMask1(NumElems, -1);
14092   for (unsigned i = 0; i != NumElems/2; ++i)
14093     ShufMask1[i] = i;
14094
14095   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14096
14097   SmallVector<int,8> ShufMask2(NumElems, -1);
14098   for (unsigned i = 0; i != NumElems/2; ++i)
14099     ShufMask2[i] = i + NumElems/2;
14100
14101   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14102
14103   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14104                                 VT.getVectorNumElements()/2);
14105
14106   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14107   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14108
14109   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14110 }
14111
14112 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14113 // may emit an illegal shuffle but the expansion is still better than scalar
14114 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14115 // we'll emit a shuffle and a arithmetic shift.
14116 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14117 // TODO: It is possible to support ZExt by zeroing the undef values during
14118 // the shuffle phase or after the shuffle.
14119 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14120                                  SelectionDAG &DAG) {
14121   MVT RegVT = Op.getSimpleValueType();
14122   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14123   assert(RegVT.isInteger() &&
14124          "We only custom lower integer vector sext loads.");
14125
14126   // Nothing useful we can do without SSE2 shuffles.
14127   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14128
14129   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14130   SDLoc dl(Ld);
14131   EVT MemVT = Ld->getMemoryVT();
14132   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14133   unsigned RegSz = RegVT.getSizeInBits();
14134
14135   ISD::LoadExtType Ext = Ld->getExtensionType();
14136
14137   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14138          && "Only anyext and sext are currently implemented.");
14139   assert(MemVT != RegVT && "Cannot extend to the same type");
14140   assert(MemVT.isVector() && "Must load a vector from memory");
14141
14142   unsigned NumElems = RegVT.getVectorNumElements();
14143   unsigned MemSz = MemVT.getSizeInBits();
14144   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14145
14146   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14147     // The only way in which we have a legal 256-bit vector result but not the
14148     // integer 256-bit operations needed to directly lower a sextload is if we
14149     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14150     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14151     // correctly legalized. We do this late to allow the canonical form of
14152     // sextload to persist throughout the rest of the DAG combiner -- it wants
14153     // to fold together any extensions it can, and so will fuse a sign_extend
14154     // of an sextload into a sextload targeting a wider value.
14155     SDValue Load;
14156     if (MemSz == 128) {
14157       // Just switch this to a normal load.
14158       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14159                                        "it must be a legal 128-bit vector "
14160                                        "type!");
14161       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14162                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14163                   Ld->isInvariant(), Ld->getAlignment());
14164     } else {
14165       assert(MemSz < 128 &&
14166              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14167       // Do an sext load to a 128-bit vector type. We want to use the same
14168       // number of elements, but elements half as wide. This will end up being
14169       // recursively lowered by this routine, but will succeed as we definitely
14170       // have all the necessary features if we're using AVX1.
14171       EVT HalfEltVT =
14172           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14173       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14174       Load =
14175           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14176                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14177                          Ld->isNonTemporal(), Ld->isInvariant(),
14178                          Ld->getAlignment());
14179     }
14180
14181     // Replace chain users with the new chain.
14182     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14183     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14184
14185     // Finally, do a normal sign-extend to the desired register.
14186     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14187   }
14188
14189   // All sizes must be a power of two.
14190   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14191          "Non-power-of-two elements are not custom lowered!");
14192
14193   // Attempt to load the original value using scalar loads.
14194   // Find the largest scalar type that divides the total loaded size.
14195   MVT SclrLoadTy = MVT::i8;
14196   for (MVT Tp : MVT::integer_valuetypes()) {
14197     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14198       SclrLoadTy = Tp;
14199     }
14200   }
14201
14202   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14203   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14204       (64 <= MemSz))
14205     SclrLoadTy = MVT::f64;
14206
14207   // Calculate the number of scalar loads that we need to perform
14208   // in order to load our vector from memory.
14209   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14210
14211   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14212          "Can only lower sext loads with a single scalar load!");
14213
14214   unsigned loadRegZize = RegSz;
14215   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14216     loadRegZize = 128;
14217
14218   // Represent our vector as a sequence of elements which are the
14219   // largest scalar that we can load.
14220   EVT LoadUnitVecVT = EVT::getVectorVT(
14221       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14222
14223   // Represent the data using the same element type that is stored in
14224   // memory. In practice, we ''widen'' MemVT.
14225   EVT WideVecVT =
14226       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14227                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14228
14229   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14230          "Invalid vector type");
14231
14232   // We can't shuffle using an illegal type.
14233   assert(TLI.isTypeLegal(WideVecVT) &&
14234          "We only lower types that form legal widened vector types");
14235
14236   SmallVector<SDValue, 8> Chains;
14237   SDValue Ptr = Ld->getBasePtr();
14238   SDValue Increment =
14239       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
14240   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14241
14242   for (unsigned i = 0; i < NumLoads; ++i) {
14243     // Perform a single load.
14244     SDValue ScalarLoad =
14245         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14246                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14247                     Ld->getAlignment());
14248     Chains.push_back(ScalarLoad.getValue(1));
14249     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14250     // another round of DAGCombining.
14251     if (i == 0)
14252       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14253     else
14254       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14255                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14256
14257     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14258   }
14259
14260   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14261
14262   // Bitcast the loaded value to a vector of the original element type, in
14263   // the size of the target vector type.
14264   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14265   unsigned SizeRatio = RegSz / MemSz;
14266
14267   if (Ext == ISD::SEXTLOAD) {
14268     // If we have SSE4.1, we can directly emit a VSEXT node.
14269     if (Subtarget->hasSSE41()) {
14270       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14271       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14272       return Sext;
14273     }
14274
14275     // Otherwise we'll shuffle the small elements in the high bits of the
14276     // larger type and perform an arithmetic shift. If the shift is not legal
14277     // it's better to scalarize.
14278     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14279            "We can't implement a sext load without an arithmetic right shift!");
14280
14281     // Redistribute the loaded elements into the different locations.
14282     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14283     for (unsigned i = 0; i != NumElems; ++i)
14284       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14285
14286     SDValue Shuff = DAG.getVectorShuffle(
14287         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14288
14289     Shuff = DAG.getBitcast(RegVT, Shuff);
14290
14291     // Build the arithmetic shift.
14292     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14293                    MemVT.getVectorElementType().getSizeInBits();
14294     Shuff =
14295         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14296                     DAG.getConstant(Amt, dl, RegVT));
14297
14298     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14299     return Shuff;
14300   }
14301
14302   // Redistribute the loaded elements into the different locations.
14303   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14304   for (unsigned i = 0; i != NumElems; ++i)
14305     ShuffleVec[i * SizeRatio] = i;
14306
14307   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14308                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14309
14310   // Bitcast to the requested type.
14311   Shuff = DAG.getBitcast(RegVT, Shuff);
14312   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14313   return Shuff;
14314 }
14315
14316 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14317 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14318 // from the AND / OR.
14319 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14320   Opc = Op.getOpcode();
14321   if (Opc != ISD::OR && Opc != ISD::AND)
14322     return false;
14323   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14324           Op.getOperand(0).hasOneUse() &&
14325           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14326           Op.getOperand(1).hasOneUse());
14327 }
14328
14329 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14330 // 1 and that the SETCC node has a single use.
14331 static bool isXor1OfSetCC(SDValue Op) {
14332   if (Op.getOpcode() != ISD::XOR)
14333     return false;
14334   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14335   if (N1C && N1C->getAPIntValue() == 1) {
14336     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14337       Op.getOperand(0).hasOneUse();
14338   }
14339   return false;
14340 }
14341
14342 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14343   bool addTest = true;
14344   SDValue Chain = Op.getOperand(0);
14345   SDValue Cond  = Op.getOperand(1);
14346   SDValue Dest  = Op.getOperand(2);
14347   SDLoc dl(Op);
14348   SDValue CC;
14349   bool Inverted = false;
14350
14351   if (Cond.getOpcode() == ISD::SETCC) {
14352     // Check for setcc([su]{add,sub,mul}o == 0).
14353     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14354         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14355         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14356         Cond.getOperand(0).getResNo() == 1 &&
14357         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14358          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14359          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14360          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14361          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14362          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14363       Inverted = true;
14364       Cond = Cond.getOperand(0);
14365     } else {
14366       SDValue NewCond = LowerSETCC(Cond, DAG);
14367       if (NewCond.getNode())
14368         Cond = NewCond;
14369     }
14370   }
14371 #if 0
14372   // FIXME: LowerXALUO doesn't handle these!!
14373   else if (Cond.getOpcode() == X86ISD::ADD  ||
14374            Cond.getOpcode() == X86ISD::SUB  ||
14375            Cond.getOpcode() == X86ISD::SMUL ||
14376            Cond.getOpcode() == X86ISD::UMUL)
14377     Cond = LowerXALUO(Cond, DAG);
14378 #endif
14379
14380   // Look pass (and (setcc_carry (cmp ...)), 1).
14381   if (Cond.getOpcode() == ISD::AND &&
14382       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14383     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14384     if (C && C->getAPIntValue() == 1)
14385       Cond = Cond.getOperand(0);
14386   }
14387
14388   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14389   // setting operand in place of the X86ISD::SETCC.
14390   unsigned CondOpcode = Cond.getOpcode();
14391   if (CondOpcode == X86ISD::SETCC ||
14392       CondOpcode == X86ISD::SETCC_CARRY) {
14393     CC = Cond.getOperand(0);
14394
14395     SDValue Cmp = Cond.getOperand(1);
14396     unsigned Opc = Cmp.getOpcode();
14397     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14398     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14399       Cond = Cmp;
14400       addTest = false;
14401     } else {
14402       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14403       default: break;
14404       case X86::COND_O:
14405       case X86::COND_B:
14406         // These can only come from an arithmetic instruction with overflow,
14407         // e.g. SADDO, UADDO.
14408         Cond = Cond.getNode()->getOperand(1);
14409         addTest = false;
14410         break;
14411       }
14412     }
14413   }
14414   CondOpcode = Cond.getOpcode();
14415   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14416       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14417       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14418        Cond.getOperand(0).getValueType() != MVT::i8)) {
14419     SDValue LHS = Cond.getOperand(0);
14420     SDValue RHS = Cond.getOperand(1);
14421     unsigned X86Opcode;
14422     unsigned X86Cond;
14423     SDVTList VTs;
14424     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14425     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14426     // X86ISD::INC).
14427     switch (CondOpcode) {
14428     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14429     case ISD::SADDO:
14430       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14431         if (C->isOne()) {
14432           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14433           break;
14434         }
14435       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14436     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14437     case ISD::SSUBO:
14438       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14439         if (C->isOne()) {
14440           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14441           break;
14442         }
14443       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14444     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14445     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14446     default: llvm_unreachable("unexpected overflowing operator");
14447     }
14448     if (Inverted)
14449       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14450     if (CondOpcode == ISD::UMULO)
14451       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14452                           MVT::i32);
14453     else
14454       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14455
14456     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14457
14458     if (CondOpcode == ISD::UMULO)
14459       Cond = X86Op.getValue(2);
14460     else
14461       Cond = X86Op.getValue(1);
14462
14463     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14464     addTest = false;
14465   } else {
14466     unsigned CondOpc;
14467     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14468       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14469       if (CondOpc == ISD::OR) {
14470         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14471         // two branches instead of an explicit OR instruction with a
14472         // separate test.
14473         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14474             isX86LogicalCmp(Cmp)) {
14475           CC = Cond.getOperand(0).getOperand(0);
14476           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14477                               Chain, Dest, CC, Cmp);
14478           CC = Cond.getOperand(1).getOperand(0);
14479           Cond = Cmp;
14480           addTest = false;
14481         }
14482       } else { // ISD::AND
14483         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14484         // two branches instead of an explicit AND instruction with a
14485         // separate test. However, we only do this if this block doesn't
14486         // have a fall-through edge, because this requires an explicit
14487         // jmp when the condition is false.
14488         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14489             isX86LogicalCmp(Cmp) &&
14490             Op.getNode()->hasOneUse()) {
14491           X86::CondCode CCode =
14492             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14493           CCode = X86::GetOppositeBranchCondition(CCode);
14494           CC = DAG.getConstant(CCode, dl, MVT::i8);
14495           SDNode *User = *Op.getNode()->use_begin();
14496           // Look for an unconditional branch following this conditional branch.
14497           // We need this because we need to reverse the successors in order
14498           // to implement FCMP_OEQ.
14499           if (User->getOpcode() == ISD::BR) {
14500             SDValue FalseBB = User->getOperand(1);
14501             SDNode *NewBR =
14502               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14503             assert(NewBR == User);
14504             (void)NewBR;
14505             Dest = FalseBB;
14506
14507             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14508                                 Chain, Dest, CC, Cmp);
14509             X86::CondCode CCode =
14510               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14511             CCode = X86::GetOppositeBranchCondition(CCode);
14512             CC = DAG.getConstant(CCode, dl, MVT::i8);
14513             Cond = Cmp;
14514             addTest = false;
14515           }
14516         }
14517       }
14518     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14519       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14520       // It should be transformed during dag combiner except when the condition
14521       // is set by a arithmetics with overflow node.
14522       X86::CondCode CCode =
14523         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14524       CCode = X86::GetOppositeBranchCondition(CCode);
14525       CC = DAG.getConstant(CCode, dl, MVT::i8);
14526       Cond = Cond.getOperand(0).getOperand(1);
14527       addTest = false;
14528     } else if (Cond.getOpcode() == ISD::SETCC &&
14529                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14530       // For FCMP_OEQ, we can emit
14531       // two branches instead of an explicit AND instruction with a
14532       // separate test. However, we only do this if this block doesn't
14533       // have a fall-through edge, because this requires an explicit
14534       // jmp when the condition is false.
14535       if (Op.getNode()->hasOneUse()) {
14536         SDNode *User = *Op.getNode()->use_begin();
14537         // Look for an unconditional branch following this conditional branch.
14538         // We need this because we need to reverse the successors in order
14539         // to implement FCMP_OEQ.
14540         if (User->getOpcode() == ISD::BR) {
14541           SDValue FalseBB = User->getOperand(1);
14542           SDNode *NewBR =
14543             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14544           assert(NewBR == User);
14545           (void)NewBR;
14546           Dest = FalseBB;
14547
14548           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14549                                     Cond.getOperand(0), Cond.getOperand(1));
14550           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14551           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14552           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14553                               Chain, Dest, CC, Cmp);
14554           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14555           Cond = Cmp;
14556           addTest = false;
14557         }
14558       }
14559     } else if (Cond.getOpcode() == ISD::SETCC &&
14560                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14561       // For FCMP_UNE, we can emit
14562       // two branches instead of an explicit AND instruction with a
14563       // separate test. However, we only do this if this block doesn't
14564       // have a fall-through edge, because this requires an explicit
14565       // jmp when the condition is false.
14566       if (Op.getNode()->hasOneUse()) {
14567         SDNode *User = *Op.getNode()->use_begin();
14568         // Look for an unconditional branch following this conditional branch.
14569         // We need this because we need to reverse the successors in order
14570         // to implement FCMP_UNE.
14571         if (User->getOpcode() == ISD::BR) {
14572           SDValue FalseBB = User->getOperand(1);
14573           SDNode *NewBR =
14574             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14575           assert(NewBR == User);
14576           (void)NewBR;
14577
14578           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14579                                     Cond.getOperand(0), Cond.getOperand(1));
14580           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14581           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14582           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14583                               Chain, Dest, CC, Cmp);
14584           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14585           Cond = Cmp;
14586           addTest = false;
14587           Dest = FalseBB;
14588         }
14589       }
14590     }
14591   }
14592
14593   if (addTest) {
14594     // Look pass the truncate if the high bits are known zero.
14595     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14596         Cond = Cond.getOperand(0);
14597
14598     // We know the result of AND is compared against zero. Try to match
14599     // it to BT.
14600     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14601       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14602       if (NewSetCC.getNode()) {
14603         CC = NewSetCC.getOperand(0);
14604         Cond = NewSetCC.getOperand(1);
14605         addTest = false;
14606       }
14607     }
14608   }
14609
14610   if (addTest) {
14611     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14612     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14613     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14614   }
14615   Cond = ConvertCmpIfNecessary(Cond, DAG);
14616   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14617                      Chain, Dest, CC, Cond);
14618 }
14619
14620 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14621 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14622 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14623 // that the guard pages used by the OS virtual memory manager are allocated in
14624 // correct sequence.
14625 SDValue
14626 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14627                                            SelectionDAG &DAG) const {
14628   MachineFunction &MF = DAG.getMachineFunction();
14629   bool SplitStack = MF.shouldSplitStack();
14630   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14631                SplitStack;
14632   SDLoc dl(Op);
14633
14634   if (!Lower) {
14635     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14636     SDNode* Node = Op.getNode();
14637
14638     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14639     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14640         " not tell us which reg is the stack pointer!");
14641     EVT VT = Node->getValueType(0);
14642     SDValue Tmp1 = SDValue(Node, 0);
14643     SDValue Tmp2 = SDValue(Node, 1);
14644     SDValue Tmp3 = Node->getOperand(2);
14645     SDValue Chain = Tmp1.getOperand(0);
14646
14647     // Chain the dynamic stack allocation so that it doesn't modify the stack
14648     // pointer when other instructions are using the stack.
14649     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14650         SDLoc(Node));
14651
14652     SDValue Size = Tmp2.getOperand(1);
14653     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14654     Chain = SP.getValue(1);
14655     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14656     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14657     unsigned StackAlign = TFI.getStackAlignment();
14658     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14659     if (Align > StackAlign)
14660       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14661           DAG.getConstant(-(uint64_t)Align, dl, VT));
14662     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14663
14664     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14665         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14666         SDLoc(Node));
14667
14668     SDValue Ops[2] = { Tmp1, Tmp2 };
14669     return DAG.getMergeValues(Ops, dl);
14670   }
14671
14672   // Get the inputs.
14673   SDValue Chain = Op.getOperand(0);
14674   SDValue Size  = Op.getOperand(1);
14675   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14676   EVT VT = Op.getNode()->getValueType(0);
14677
14678   bool Is64Bit = Subtarget->is64Bit();
14679   EVT SPTy = getPointerTy();
14680
14681   if (SplitStack) {
14682     MachineRegisterInfo &MRI = MF.getRegInfo();
14683
14684     if (Is64Bit) {
14685       // The 64 bit implementation of segmented stacks needs to clobber both r10
14686       // r11. This makes it impossible to use it along with nested parameters.
14687       const Function *F = MF.getFunction();
14688
14689       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14690            I != E; ++I)
14691         if (I->hasNestAttr())
14692           report_fatal_error("Cannot use segmented stacks with functions that "
14693                              "have nested arguments.");
14694     }
14695
14696     const TargetRegisterClass *AddrRegClass =
14697       getRegClassFor(getPointerTy());
14698     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14699     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14700     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14701                                 DAG.getRegister(Vreg, SPTy));
14702     SDValue Ops1[2] = { Value, Chain };
14703     return DAG.getMergeValues(Ops1, dl);
14704   } else {
14705     SDValue Flag;
14706     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14707
14708     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14709     Flag = Chain.getValue(1);
14710     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14711
14712     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14713
14714     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14715     unsigned SPReg = RegInfo->getStackRegister();
14716     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14717     Chain = SP.getValue(1);
14718
14719     if (Align) {
14720       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14721                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14722       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14723     }
14724
14725     SDValue Ops1[2] = { SP, Chain };
14726     return DAG.getMergeValues(Ops1, dl);
14727   }
14728 }
14729
14730 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14731   MachineFunction &MF = DAG.getMachineFunction();
14732   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14733
14734   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14735   SDLoc DL(Op);
14736
14737   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14738     // vastart just stores the address of the VarArgsFrameIndex slot into the
14739     // memory location argument.
14740     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14741                                    getPointerTy());
14742     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14743                         MachinePointerInfo(SV), false, false, 0);
14744   }
14745
14746   // __va_list_tag:
14747   //   gp_offset         (0 - 6 * 8)
14748   //   fp_offset         (48 - 48 + 8 * 16)
14749   //   overflow_arg_area (point to parameters coming in memory).
14750   //   reg_save_area
14751   SmallVector<SDValue, 8> MemOps;
14752   SDValue FIN = Op.getOperand(1);
14753   // Store gp_offset
14754   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14755                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14756                                                DL, MVT::i32),
14757                                FIN, MachinePointerInfo(SV), false, false, 0);
14758   MemOps.push_back(Store);
14759
14760   // Store fp_offset
14761   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14762                     FIN, DAG.getIntPtrConstant(4, DL));
14763   Store = DAG.getStore(Op.getOperand(0), DL,
14764                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14765                                        MVT::i32),
14766                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14767   MemOps.push_back(Store);
14768
14769   // Store ptr to overflow_arg_area
14770   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14771                     FIN, DAG.getIntPtrConstant(4, DL));
14772   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14773                                     getPointerTy());
14774   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14775                        MachinePointerInfo(SV, 8),
14776                        false, false, 0);
14777   MemOps.push_back(Store);
14778
14779   // Store ptr to reg_save_area.
14780   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14781                     FIN, DAG.getIntPtrConstant(8, DL));
14782   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14783                                     getPointerTy());
14784   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14785                        MachinePointerInfo(SV, 16), false, false, 0);
14786   MemOps.push_back(Store);
14787   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14788 }
14789
14790 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14791   assert(Subtarget->is64Bit() &&
14792          "LowerVAARG only handles 64-bit va_arg!");
14793   assert((Subtarget->isTargetLinux() ||
14794           Subtarget->isTargetDarwin()) &&
14795           "Unhandled target in LowerVAARG");
14796   assert(Op.getNode()->getNumOperands() == 4);
14797   SDValue Chain = Op.getOperand(0);
14798   SDValue SrcPtr = Op.getOperand(1);
14799   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14800   unsigned Align = Op.getConstantOperandVal(3);
14801   SDLoc dl(Op);
14802
14803   EVT ArgVT = Op.getNode()->getValueType(0);
14804   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14805   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14806   uint8_t ArgMode;
14807
14808   // Decide which area this value should be read from.
14809   // TODO: Implement the AMD64 ABI in its entirety. This simple
14810   // selection mechanism works only for the basic types.
14811   if (ArgVT == MVT::f80) {
14812     llvm_unreachable("va_arg for f80 not yet implemented");
14813   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14814     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14815   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14816     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14817   } else {
14818     llvm_unreachable("Unhandled argument type in LowerVAARG");
14819   }
14820
14821   if (ArgMode == 2) {
14822     // Sanity Check: Make sure using fp_offset makes sense.
14823     assert(!Subtarget->useSoftFloat() &&
14824            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14825                Attribute::NoImplicitFloat)) &&
14826            Subtarget->hasSSE1());
14827   }
14828
14829   // Insert VAARG_64 node into the DAG
14830   // VAARG_64 returns two values: Variable Argument Address, Chain
14831   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14832                        DAG.getConstant(ArgMode, dl, MVT::i8),
14833                        DAG.getConstant(Align, dl, MVT::i32)};
14834   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14835   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14836                                           VTs, InstOps, MVT::i64,
14837                                           MachinePointerInfo(SV),
14838                                           /*Align=*/0,
14839                                           /*Volatile=*/false,
14840                                           /*ReadMem=*/true,
14841                                           /*WriteMem=*/true);
14842   Chain = VAARG.getValue(1);
14843
14844   // Load the next argument and return it
14845   return DAG.getLoad(ArgVT, dl,
14846                      Chain,
14847                      VAARG,
14848                      MachinePointerInfo(),
14849                      false, false, false, 0);
14850 }
14851
14852 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14853                            SelectionDAG &DAG) {
14854   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14855   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14856   SDValue Chain = Op.getOperand(0);
14857   SDValue DstPtr = Op.getOperand(1);
14858   SDValue SrcPtr = Op.getOperand(2);
14859   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14860   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14861   SDLoc DL(Op);
14862
14863   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14864                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14865                        false, false,
14866                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14867 }
14868
14869 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14870 // amount is a constant. Takes immediate version of shift as input.
14871 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14872                                           SDValue SrcOp, uint64_t ShiftAmt,
14873                                           SelectionDAG &DAG) {
14874   MVT ElementType = VT.getVectorElementType();
14875
14876   // Fold this packed shift into its first operand if ShiftAmt is 0.
14877   if (ShiftAmt == 0)
14878     return SrcOp;
14879
14880   // Check for ShiftAmt >= element width
14881   if (ShiftAmt >= ElementType.getSizeInBits()) {
14882     if (Opc == X86ISD::VSRAI)
14883       ShiftAmt = ElementType.getSizeInBits() - 1;
14884     else
14885       return DAG.getConstant(0, dl, VT);
14886   }
14887
14888   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14889          && "Unknown target vector shift-by-constant node");
14890
14891   // Fold this packed vector shift into a build vector if SrcOp is a
14892   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14893   if (VT == SrcOp.getSimpleValueType() &&
14894       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14895     SmallVector<SDValue, 8> Elts;
14896     unsigned NumElts = SrcOp->getNumOperands();
14897     ConstantSDNode *ND;
14898
14899     switch(Opc) {
14900     default: llvm_unreachable(nullptr);
14901     case X86ISD::VSHLI:
14902       for (unsigned i=0; i!=NumElts; ++i) {
14903         SDValue CurrentOp = SrcOp->getOperand(i);
14904         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14905           Elts.push_back(CurrentOp);
14906           continue;
14907         }
14908         ND = cast<ConstantSDNode>(CurrentOp);
14909         const APInt &C = ND->getAPIntValue();
14910         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14911       }
14912       break;
14913     case X86ISD::VSRLI:
14914       for (unsigned i=0; i!=NumElts; ++i) {
14915         SDValue CurrentOp = SrcOp->getOperand(i);
14916         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14917           Elts.push_back(CurrentOp);
14918           continue;
14919         }
14920         ND = cast<ConstantSDNode>(CurrentOp);
14921         const APInt &C = ND->getAPIntValue();
14922         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14923       }
14924       break;
14925     case X86ISD::VSRAI:
14926       for (unsigned i=0; i!=NumElts; ++i) {
14927         SDValue CurrentOp = SrcOp->getOperand(i);
14928         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14929           Elts.push_back(CurrentOp);
14930           continue;
14931         }
14932         ND = cast<ConstantSDNode>(CurrentOp);
14933         const APInt &C = ND->getAPIntValue();
14934         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14935       }
14936       break;
14937     }
14938
14939     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14940   }
14941
14942   return DAG.getNode(Opc, dl, VT, SrcOp,
14943                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14944 }
14945
14946 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14947 // may or may not be a constant. Takes immediate version of shift as input.
14948 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14949                                    SDValue SrcOp, SDValue ShAmt,
14950                                    SelectionDAG &DAG) {
14951   MVT SVT = ShAmt.getSimpleValueType();
14952   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14953
14954   // Catch shift-by-constant.
14955   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14956     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14957                                       CShAmt->getZExtValue(), DAG);
14958
14959   // Change opcode to non-immediate version
14960   switch (Opc) {
14961     default: llvm_unreachable("Unknown target vector shift node");
14962     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14963     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14964     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14965   }
14966
14967   const X86Subtarget &Subtarget =
14968       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14969   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14970       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14971     // Let the shuffle legalizer expand this shift amount node.
14972     SDValue Op0 = ShAmt.getOperand(0);
14973     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14974     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14975   } else {
14976     // Need to build a vector containing shift amount.
14977     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14978     SmallVector<SDValue, 4> ShOps;
14979     ShOps.push_back(ShAmt);
14980     if (SVT == MVT::i32) {
14981       ShOps.push_back(DAG.getConstant(0, dl, SVT));
14982       ShOps.push_back(DAG.getUNDEF(SVT));
14983     }
14984     ShOps.push_back(DAG.getUNDEF(SVT));
14985
14986     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14987     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14988   }
14989
14990   // The return type has to be a 128-bit type with the same element
14991   // type as the input type.
14992   MVT EltVT = VT.getVectorElementType();
14993   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14994
14995   ShAmt = DAG.getBitcast(ShVT, ShAmt);
14996   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14997 }
14998
14999 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15000 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15001 /// necessary casting for \p Mask when lowering masking intrinsics.
15002 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15003                                     SDValue PreservedSrc,
15004                                     const X86Subtarget *Subtarget,
15005                                     SelectionDAG &DAG) {
15006     EVT VT = Op.getValueType();
15007     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15008                                   MVT::i1, VT.getVectorNumElements());
15009     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15010                                      Mask.getValueType().getSizeInBits());
15011     SDLoc dl(Op);
15012
15013     assert(MaskVT.isSimple() && "invalid mask type");
15014
15015     if (isAllOnes(Mask))
15016       return Op;
15017
15018     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15019     // are extracted by EXTRACT_SUBVECTOR.
15020     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15021                                 DAG.getBitcast(BitcastVT, Mask),
15022                                 DAG.getIntPtrConstant(0, dl));
15023
15024     switch (Op.getOpcode()) {
15025       default: break;
15026       case X86ISD::PCMPEQM:
15027       case X86ISD::PCMPGTM:
15028       case X86ISD::CMPM:
15029       case X86ISD::CMPMU:
15030         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15031     }
15032     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15033       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15034     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
15035 }
15036
15037 /// \brief Creates an SDNode for a predicated scalar operation.
15038 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15039 /// The mask is comming as MVT::i8 and it should be truncated
15040 /// to MVT::i1 while lowering masking intrinsics.
15041 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15042 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
15043 /// a scalar instruction.
15044 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15045                                     SDValue PreservedSrc,
15046                                     const X86Subtarget *Subtarget,
15047                                     SelectionDAG &DAG) {
15048     if (isAllOnes(Mask))
15049       return Op;
15050
15051     EVT VT = Op.getValueType();
15052     SDLoc dl(Op);
15053     // The mask should be of type MVT::i1
15054     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15055
15056     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15057       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15058     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15059 }
15060
15061 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15062                                        SelectionDAG &DAG) {
15063   SDLoc dl(Op);
15064   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15065   EVT VT = Op.getValueType();
15066   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15067   if (IntrData) {
15068     switch(IntrData->Type) {
15069     case INTR_TYPE_1OP:
15070       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15071     case INTR_TYPE_2OP:
15072       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15073         Op.getOperand(2));
15074     case INTR_TYPE_3OP:
15075       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15076         Op.getOperand(2), Op.getOperand(3));
15077     case INTR_TYPE_1OP_MASK_RM: {
15078       SDValue Src = Op.getOperand(1);
15079       SDValue Src0 = Op.getOperand(2);
15080       SDValue Mask = Op.getOperand(3);
15081       SDValue RoundingMode = Op.getOperand(4);
15082       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15083                                               RoundingMode),
15084                                   Mask, Src0, Subtarget, DAG);
15085     }
15086     case INTR_TYPE_SCALAR_MASK_RM: {
15087       SDValue Src1 = Op.getOperand(1);
15088       SDValue Src2 = Op.getOperand(2);
15089       SDValue Src0 = Op.getOperand(3);
15090       SDValue Mask = Op.getOperand(4);
15091       // There are 2 kinds of intrinsics in this group:
15092       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15093       // (2) With rounding mode and sae - 7 operands.
15094       if (Op.getNumOperands() == 6) {
15095         SDValue Sae  = Op.getOperand(5);
15096         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15097         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15098                                                 Sae),
15099                                     Mask, Src0, Subtarget, DAG);
15100       }
15101       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15102       SDValue RoundingMode  = Op.getOperand(5);
15103       SDValue Sae  = Op.getOperand(6);
15104       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15105                                               RoundingMode, Sae),
15106                                   Mask, Src0, Subtarget, DAG);
15107     }
15108     case INTR_TYPE_2OP_MASK: {
15109       SDValue Src1 = Op.getOperand(1);
15110       SDValue Src2 = Op.getOperand(2);
15111       SDValue PassThru = Op.getOperand(3);
15112       SDValue Mask = Op.getOperand(4);
15113       // We specify 2 possible opcodes for intrinsics with rounding modes.
15114       // First, we check if the intrinsic may have non-default rounding mode,
15115       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15116       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15117       if (IntrWithRoundingModeOpcode != 0) {
15118         SDValue Rnd = Op.getOperand(5);
15119         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15120         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15121           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15122                                       dl, Op.getValueType(),
15123                                       Src1, Src2, Rnd),
15124                                       Mask, PassThru, Subtarget, DAG);
15125         }
15126       }
15127       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15128                                               Src1,Src2),
15129                                   Mask, PassThru, Subtarget, DAG);
15130     }
15131     case FMA_OP_MASK: {
15132       SDValue Src1 = Op.getOperand(1);
15133       SDValue Src2 = Op.getOperand(2);
15134       SDValue Src3 = Op.getOperand(3);
15135       SDValue Mask = Op.getOperand(4);
15136       // We specify 2 possible opcodes for intrinsics with rounding modes.
15137       // First, we check if the intrinsic may have non-default rounding mode,
15138       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15139       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15140       if (IntrWithRoundingModeOpcode != 0) {
15141         SDValue Rnd = Op.getOperand(5);
15142         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15143             X86::STATIC_ROUNDING::CUR_DIRECTION)
15144           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15145                                                   dl, Op.getValueType(),
15146                                                   Src1, Src2, Src3, Rnd),
15147                                       Mask, Src1, Subtarget, DAG);
15148       }
15149       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15150                                               dl, Op.getValueType(),
15151                                               Src1, Src2, Src3),
15152                                   Mask, Src1, Subtarget, DAG);
15153     }
15154     case CMP_MASK:
15155     case CMP_MASK_CC: {
15156       // Comparison intrinsics with masks.
15157       // Example of transformation:
15158       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15159       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15160       // (i8 (bitcast
15161       //   (v8i1 (insert_subvector undef,
15162       //           (v2i1 (and (PCMPEQM %a, %b),
15163       //                      (extract_subvector
15164       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15165       EVT VT = Op.getOperand(1).getValueType();
15166       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15167                                     VT.getVectorNumElements());
15168       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15169       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15170                                        Mask.getValueType().getSizeInBits());
15171       SDValue Cmp;
15172       if (IntrData->Type == CMP_MASK_CC) {
15173         SDValue CC = Op.getOperand(3);
15174         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15175         // We specify 2 possible opcodes for intrinsics with rounding modes.
15176         // First, we check if the intrinsic may have non-default rounding mode,
15177         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15178         if (IntrData->Opc1 != 0) {
15179           SDValue Rnd = Op.getOperand(5);
15180           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15181               X86::STATIC_ROUNDING::CUR_DIRECTION)
15182             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15183                               Op.getOperand(2), CC, Rnd);
15184         }
15185         //default rounding mode
15186         if(!Cmp.getNode())
15187             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15188                               Op.getOperand(2), CC);
15189
15190       } else {
15191         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15192         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15193                           Op.getOperand(2));
15194       }
15195       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15196                                              DAG.getTargetConstant(0, dl,
15197                                                                    MaskVT),
15198                                              Subtarget, DAG);
15199       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15200                                 DAG.getUNDEF(BitcastVT), CmpMask,
15201                                 DAG.getIntPtrConstant(0, dl));
15202       return DAG.getBitcast(Op.getValueType(), Res);
15203     }
15204     case COMI: { // Comparison intrinsics
15205       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15206       SDValue LHS = Op.getOperand(1);
15207       SDValue RHS = Op.getOperand(2);
15208       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15209       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15210       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15211       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15212                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15213       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15214     }
15215     case VSHIFT:
15216       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15217                                  Op.getOperand(1), Op.getOperand(2), DAG);
15218     case VSHIFT_MASK:
15219       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15220                                                       Op.getSimpleValueType(),
15221                                                       Op.getOperand(1),
15222                                                       Op.getOperand(2), DAG),
15223                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15224                                   DAG);
15225     case COMPRESS_EXPAND_IN_REG: {
15226       SDValue Mask = Op.getOperand(3);
15227       SDValue DataToCompress = Op.getOperand(1);
15228       SDValue PassThru = Op.getOperand(2);
15229       if (isAllOnes(Mask)) // return data as is
15230         return Op.getOperand(1);
15231       EVT VT = Op.getValueType();
15232       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15233                                     VT.getVectorNumElements());
15234       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15235                                        Mask.getValueType().getSizeInBits());
15236       SDLoc dl(Op);
15237       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15238                                   DAG.getBitcast(BitcastVT, Mask),
15239                                   DAG.getIntPtrConstant(0, dl));
15240
15241       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
15242                          PassThru);
15243     }
15244     case BLEND: {
15245       SDValue Mask = Op.getOperand(3);
15246       EVT VT = Op.getValueType();
15247       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15248                                     VT.getVectorNumElements());
15249       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15250                                        Mask.getValueType().getSizeInBits());
15251       SDLoc dl(Op);
15252       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15253                                   DAG.getBitcast(BitcastVT, Mask),
15254                                   DAG.getIntPtrConstant(0, dl));
15255       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15256                          Op.getOperand(2));
15257     }
15258     default:
15259       break;
15260     }
15261   }
15262
15263   switch (IntNo) {
15264   default: return SDValue();    // Don't custom lower most intrinsics.
15265
15266   case Intrinsic::x86_avx2_permd:
15267   case Intrinsic::x86_avx2_permps:
15268     // Operands intentionally swapped. Mask is last operand to intrinsic,
15269     // but second operand for node/instruction.
15270     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15271                        Op.getOperand(2), Op.getOperand(1));
15272
15273   case Intrinsic::x86_avx512_mask_valign_q_512:
15274   case Intrinsic::x86_avx512_mask_valign_d_512:
15275     // Vector source operands are swapped.
15276     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15277                                             Op.getValueType(), Op.getOperand(2),
15278                                             Op.getOperand(1),
15279                                             Op.getOperand(3)),
15280                                 Op.getOperand(5), Op.getOperand(4),
15281                                 Subtarget, DAG);
15282
15283   // ptest and testp intrinsics. The intrinsic these come from are designed to
15284   // return an integer value, not just an instruction so lower it to the ptest
15285   // or testp pattern and a setcc for the result.
15286   case Intrinsic::x86_sse41_ptestz:
15287   case Intrinsic::x86_sse41_ptestc:
15288   case Intrinsic::x86_sse41_ptestnzc:
15289   case Intrinsic::x86_avx_ptestz_256:
15290   case Intrinsic::x86_avx_ptestc_256:
15291   case Intrinsic::x86_avx_ptestnzc_256:
15292   case Intrinsic::x86_avx_vtestz_ps:
15293   case Intrinsic::x86_avx_vtestc_ps:
15294   case Intrinsic::x86_avx_vtestnzc_ps:
15295   case Intrinsic::x86_avx_vtestz_pd:
15296   case Intrinsic::x86_avx_vtestc_pd:
15297   case Intrinsic::x86_avx_vtestnzc_pd:
15298   case Intrinsic::x86_avx_vtestz_ps_256:
15299   case Intrinsic::x86_avx_vtestc_ps_256:
15300   case Intrinsic::x86_avx_vtestnzc_ps_256:
15301   case Intrinsic::x86_avx_vtestz_pd_256:
15302   case Intrinsic::x86_avx_vtestc_pd_256:
15303   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15304     bool IsTestPacked = false;
15305     unsigned X86CC;
15306     switch (IntNo) {
15307     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15308     case Intrinsic::x86_avx_vtestz_ps:
15309     case Intrinsic::x86_avx_vtestz_pd:
15310     case Intrinsic::x86_avx_vtestz_ps_256:
15311     case Intrinsic::x86_avx_vtestz_pd_256:
15312       IsTestPacked = true; // Fallthrough
15313     case Intrinsic::x86_sse41_ptestz:
15314     case Intrinsic::x86_avx_ptestz_256:
15315       // ZF = 1
15316       X86CC = X86::COND_E;
15317       break;
15318     case Intrinsic::x86_avx_vtestc_ps:
15319     case Intrinsic::x86_avx_vtestc_pd:
15320     case Intrinsic::x86_avx_vtestc_ps_256:
15321     case Intrinsic::x86_avx_vtestc_pd_256:
15322       IsTestPacked = true; // Fallthrough
15323     case Intrinsic::x86_sse41_ptestc:
15324     case Intrinsic::x86_avx_ptestc_256:
15325       // CF = 1
15326       X86CC = X86::COND_B;
15327       break;
15328     case Intrinsic::x86_avx_vtestnzc_ps:
15329     case Intrinsic::x86_avx_vtestnzc_pd:
15330     case Intrinsic::x86_avx_vtestnzc_ps_256:
15331     case Intrinsic::x86_avx_vtestnzc_pd_256:
15332       IsTestPacked = true; // Fallthrough
15333     case Intrinsic::x86_sse41_ptestnzc:
15334     case Intrinsic::x86_avx_ptestnzc_256:
15335       // ZF and CF = 0
15336       X86CC = X86::COND_A;
15337       break;
15338     }
15339
15340     SDValue LHS = Op.getOperand(1);
15341     SDValue RHS = Op.getOperand(2);
15342     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15343     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15344     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15345     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15346     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15347   }
15348   case Intrinsic::x86_avx512_kortestz_w:
15349   case Intrinsic::x86_avx512_kortestc_w: {
15350     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15351     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15352     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15353     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15354     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15355     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15356     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15357   }
15358
15359   case Intrinsic::x86_sse42_pcmpistria128:
15360   case Intrinsic::x86_sse42_pcmpestria128:
15361   case Intrinsic::x86_sse42_pcmpistric128:
15362   case Intrinsic::x86_sse42_pcmpestric128:
15363   case Intrinsic::x86_sse42_pcmpistrio128:
15364   case Intrinsic::x86_sse42_pcmpestrio128:
15365   case Intrinsic::x86_sse42_pcmpistris128:
15366   case Intrinsic::x86_sse42_pcmpestris128:
15367   case Intrinsic::x86_sse42_pcmpistriz128:
15368   case Intrinsic::x86_sse42_pcmpestriz128: {
15369     unsigned Opcode;
15370     unsigned X86CC;
15371     switch (IntNo) {
15372     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15373     case Intrinsic::x86_sse42_pcmpistria128:
15374       Opcode = X86ISD::PCMPISTRI;
15375       X86CC = X86::COND_A;
15376       break;
15377     case Intrinsic::x86_sse42_pcmpestria128:
15378       Opcode = X86ISD::PCMPESTRI;
15379       X86CC = X86::COND_A;
15380       break;
15381     case Intrinsic::x86_sse42_pcmpistric128:
15382       Opcode = X86ISD::PCMPISTRI;
15383       X86CC = X86::COND_B;
15384       break;
15385     case Intrinsic::x86_sse42_pcmpestric128:
15386       Opcode = X86ISD::PCMPESTRI;
15387       X86CC = X86::COND_B;
15388       break;
15389     case Intrinsic::x86_sse42_pcmpistrio128:
15390       Opcode = X86ISD::PCMPISTRI;
15391       X86CC = X86::COND_O;
15392       break;
15393     case Intrinsic::x86_sse42_pcmpestrio128:
15394       Opcode = X86ISD::PCMPESTRI;
15395       X86CC = X86::COND_O;
15396       break;
15397     case Intrinsic::x86_sse42_pcmpistris128:
15398       Opcode = X86ISD::PCMPISTRI;
15399       X86CC = X86::COND_S;
15400       break;
15401     case Intrinsic::x86_sse42_pcmpestris128:
15402       Opcode = X86ISD::PCMPESTRI;
15403       X86CC = X86::COND_S;
15404       break;
15405     case Intrinsic::x86_sse42_pcmpistriz128:
15406       Opcode = X86ISD::PCMPISTRI;
15407       X86CC = X86::COND_E;
15408       break;
15409     case Intrinsic::x86_sse42_pcmpestriz128:
15410       Opcode = X86ISD::PCMPESTRI;
15411       X86CC = X86::COND_E;
15412       break;
15413     }
15414     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15415     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15416     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15417     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15418                                 DAG.getConstant(X86CC, dl, MVT::i8),
15419                                 SDValue(PCMP.getNode(), 1));
15420     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15421   }
15422
15423   case Intrinsic::x86_sse42_pcmpistri128:
15424   case Intrinsic::x86_sse42_pcmpestri128: {
15425     unsigned Opcode;
15426     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15427       Opcode = X86ISD::PCMPISTRI;
15428     else
15429       Opcode = X86ISD::PCMPESTRI;
15430
15431     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15432     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15433     return DAG.getNode(Opcode, dl, VTs, NewOps);
15434   }
15435
15436   case Intrinsic::x86_seh_lsda: {
15437     // Compute the symbol for the LSDA. We know it'll get emitted later.
15438     MachineFunction &MF = DAG.getMachineFunction();
15439     SDValue Op1 = Op.getOperand(1);
15440     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15441     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15442         GlobalValue::getRealLinkageName(Fn->getName()));
15443     StringRef Name = LSDASym->getName();
15444     assert(Name.data()[Name.size()] == '\0' && "not null terminated");
15445
15446     // Generate a simple absolute symbol reference. This intrinsic is only
15447     // supported on 32-bit Windows, which isn't PIC.
15448     SDValue Result =
15449         DAG.getTargetExternalSymbol(Name.data(), VT, X86II::MO_NOPREFIX);
15450     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15451   }
15452   }
15453 }
15454
15455 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15456                               SDValue Src, SDValue Mask, SDValue Base,
15457                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15458                               const X86Subtarget * Subtarget) {
15459   SDLoc dl(Op);
15460   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15461   assert(C && "Invalid scale type");
15462   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15463   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15464                              Index.getSimpleValueType().getVectorNumElements());
15465   SDValue MaskInReg;
15466   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15467   if (MaskC)
15468     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15469   else
15470     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15471   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15472   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15473   SDValue Segment = DAG.getRegister(0, MVT::i32);
15474   if (Src.getOpcode() == ISD::UNDEF)
15475     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15476   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15477   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15478   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15479   return DAG.getMergeValues(RetOps, dl);
15480 }
15481
15482 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15483                                SDValue Src, SDValue Mask, SDValue Base,
15484                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15485   SDLoc dl(Op);
15486   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15487   assert(C && "Invalid scale type");
15488   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15489   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15490   SDValue Segment = DAG.getRegister(0, MVT::i32);
15491   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15492                              Index.getSimpleValueType().getVectorNumElements());
15493   SDValue MaskInReg;
15494   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15495   if (MaskC)
15496     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15497   else
15498     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15499   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15500   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15501   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15502   return SDValue(Res, 1);
15503 }
15504
15505 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15506                                SDValue Mask, SDValue Base, SDValue Index,
15507                                SDValue ScaleOp, SDValue Chain) {
15508   SDLoc dl(Op);
15509   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15510   assert(C && "Invalid scale type");
15511   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15512   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15513   SDValue Segment = DAG.getRegister(0, MVT::i32);
15514   EVT MaskVT =
15515     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15516   SDValue MaskInReg;
15517   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15518   if (MaskC)
15519     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15520   else
15521     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15522   //SDVTList VTs = DAG.getVTList(MVT::Other);
15523   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15524   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15525   return SDValue(Res, 0);
15526 }
15527
15528 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15529 // read performance monitor counters (x86_rdpmc).
15530 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15531                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15532                               SmallVectorImpl<SDValue> &Results) {
15533   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15534   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15535   SDValue LO, HI;
15536
15537   // The ECX register is used to select the index of the performance counter
15538   // to read.
15539   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15540                                    N->getOperand(2));
15541   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15542
15543   // Reads the content of a 64-bit performance counter and returns it in the
15544   // registers EDX:EAX.
15545   if (Subtarget->is64Bit()) {
15546     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15547     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15548                             LO.getValue(2));
15549   } else {
15550     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15551     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15552                             LO.getValue(2));
15553   }
15554   Chain = HI.getValue(1);
15555
15556   if (Subtarget->is64Bit()) {
15557     // The EAX register is loaded with the low-order 32 bits. The EDX register
15558     // is loaded with the supported high-order bits of the counter.
15559     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15560                               DAG.getConstant(32, DL, MVT::i8));
15561     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15562     Results.push_back(Chain);
15563     return;
15564   }
15565
15566   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15567   SDValue Ops[] = { LO, HI };
15568   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15569   Results.push_back(Pair);
15570   Results.push_back(Chain);
15571 }
15572
15573 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15574 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15575 // also used to custom lower READCYCLECOUNTER nodes.
15576 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15577                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15578                               SmallVectorImpl<SDValue> &Results) {
15579   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15580   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15581   SDValue LO, HI;
15582
15583   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15584   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15585   // and the EAX register is loaded with the low-order 32 bits.
15586   if (Subtarget->is64Bit()) {
15587     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15588     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15589                             LO.getValue(2));
15590   } else {
15591     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15592     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15593                             LO.getValue(2));
15594   }
15595   SDValue Chain = HI.getValue(1);
15596
15597   if (Opcode == X86ISD::RDTSCP_DAG) {
15598     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15599
15600     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15601     // the ECX register. Add 'ecx' explicitly to the chain.
15602     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15603                                      HI.getValue(2));
15604     // Explicitly store the content of ECX at the location passed in input
15605     // to the 'rdtscp' intrinsic.
15606     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15607                          MachinePointerInfo(), false, false, 0);
15608   }
15609
15610   if (Subtarget->is64Bit()) {
15611     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15612     // the EAX register is loaded with the low-order 32 bits.
15613     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15614                               DAG.getConstant(32, DL, MVT::i8));
15615     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15616     Results.push_back(Chain);
15617     return;
15618   }
15619
15620   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15621   SDValue Ops[] = { LO, HI };
15622   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15623   Results.push_back(Pair);
15624   Results.push_back(Chain);
15625 }
15626
15627 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15628                                      SelectionDAG &DAG) {
15629   SmallVector<SDValue, 2> Results;
15630   SDLoc DL(Op);
15631   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15632                           Results);
15633   return DAG.getMergeValues(Results, DL);
15634 }
15635
15636
15637 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15638                                       SelectionDAG &DAG) {
15639   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15640
15641   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15642   if (!IntrData)
15643     return SDValue();
15644
15645   SDLoc dl(Op);
15646   switch(IntrData->Type) {
15647   default:
15648     llvm_unreachable("Unknown Intrinsic Type");
15649     break;
15650   case RDSEED:
15651   case RDRAND: {
15652     // Emit the node with the right value type.
15653     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15654     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15655
15656     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15657     // Otherwise return the value from Rand, which is always 0, casted to i32.
15658     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15659                       DAG.getConstant(1, dl, Op->getValueType(1)),
15660                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15661                       SDValue(Result.getNode(), 1) };
15662     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15663                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15664                                   Ops);
15665
15666     // Return { result, isValid, chain }.
15667     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15668                        SDValue(Result.getNode(), 2));
15669   }
15670   case GATHER: {
15671   //gather(v1, mask, index, base, scale);
15672     SDValue Chain = Op.getOperand(0);
15673     SDValue Src   = Op.getOperand(2);
15674     SDValue Base  = Op.getOperand(3);
15675     SDValue Index = Op.getOperand(4);
15676     SDValue Mask  = Op.getOperand(5);
15677     SDValue Scale = Op.getOperand(6);
15678     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15679                          Chain, Subtarget);
15680   }
15681   case SCATTER: {
15682   //scatter(base, mask, index, v1, scale);
15683     SDValue Chain = Op.getOperand(0);
15684     SDValue Base  = Op.getOperand(2);
15685     SDValue Mask  = Op.getOperand(3);
15686     SDValue Index = Op.getOperand(4);
15687     SDValue Src   = Op.getOperand(5);
15688     SDValue Scale = Op.getOperand(6);
15689     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15690                           Scale, Chain);
15691   }
15692   case PREFETCH: {
15693     SDValue Hint = Op.getOperand(6);
15694     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15695     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15696     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15697     SDValue Chain = Op.getOperand(0);
15698     SDValue Mask  = Op.getOperand(2);
15699     SDValue Index = Op.getOperand(3);
15700     SDValue Base  = Op.getOperand(4);
15701     SDValue Scale = Op.getOperand(5);
15702     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15703   }
15704   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15705   case RDTSC: {
15706     SmallVector<SDValue, 2> Results;
15707     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15708                             Results);
15709     return DAG.getMergeValues(Results, dl);
15710   }
15711   // Read Performance Monitoring Counters.
15712   case RDPMC: {
15713     SmallVector<SDValue, 2> Results;
15714     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15715     return DAG.getMergeValues(Results, dl);
15716   }
15717   // XTEST intrinsics.
15718   case XTEST: {
15719     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15720     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15721     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15722                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15723                                 InTrans);
15724     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15725     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15726                        Ret, SDValue(InTrans.getNode(), 1));
15727   }
15728   // ADC/ADCX/SBB
15729   case ADX: {
15730     SmallVector<SDValue, 2> Results;
15731     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15732     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15733     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15734                                 DAG.getConstant(-1, dl, MVT::i8));
15735     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15736                               Op.getOperand(4), GenCF.getValue(1));
15737     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15738                                  Op.getOperand(5), MachinePointerInfo(),
15739                                  false, false, 0);
15740     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15741                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15742                                 Res.getValue(1));
15743     Results.push_back(SetCC);
15744     Results.push_back(Store);
15745     return DAG.getMergeValues(Results, dl);
15746   }
15747   case COMPRESS_TO_MEM: {
15748     SDLoc dl(Op);
15749     SDValue Mask = Op.getOperand(4);
15750     SDValue DataToCompress = Op.getOperand(3);
15751     SDValue Addr = Op.getOperand(2);
15752     SDValue Chain = Op.getOperand(0);
15753
15754     EVT VT = DataToCompress.getValueType();
15755     if (isAllOnes(Mask)) // return just a store
15756       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15757                           MachinePointerInfo(), false, false,
15758                           VT.getScalarSizeInBits()/8);
15759
15760     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15761                                   VT.getVectorNumElements());
15762     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15763                                      Mask.getValueType().getSizeInBits());
15764     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15765                                 DAG.getBitcast(BitcastVT, Mask),
15766                                 DAG.getIntPtrConstant(0, dl));
15767
15768     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15769                                       DataToCompress, DAG.getUNDEF(VT));
15770     return DAG.getStore(Chain, dl, Compressed, Addr,
15771                         MachinePointerInfo(), false, false,
15772                         VT.getScalarSizeInBits()/8);
15773   }
15774   case EXPAND_FROM_MEM: {
15775     SDLoc dl(Op);
15776     SDValue Mask = Op.getOperand(4);
15777     SDValue PathThru = Op.getOperand(3);
15778     SDValue Addr = Op.getOperand(2);
15779     SDValue Chain = Op.getOperand(0);
15780     EVT VT = Op.getValueType();
15781
15782     if (isAllOnes(Mask)) // return just a load
15783       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15784                          false, VT.getScalarSizeInBits()/8);
15785     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15786                                   VT.getVectorNumElements());
15787     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15788                                      Mask.getValueType().getSizeInBits());
15789     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15790                                 DAG.getBitcast(BitcastVT, Mask),
15791                                 DAG.getIntPtrConstant(0, dl));
15792
15793     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15794                                        false, false, false,
15795                                        VT.getScalarSizeInBits()/8);
15796
15797     SDValue Results[] = {
15798         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15799         Chain};
15800     return DAG.getMergeValues(Results, dl);
15801   }
15802   }
15803 }
15804
15805 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15806                                            SelectionDAG &DAG) const {
15807   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15808   MFI->setReturnAddressIsTaken(true);
15809
15810   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15811     return SDValue();
15812
15813   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15814   SDLoc dl(Op);
15815   EVT PtrVT = getPointerTy();
15816
15817   if (Depth > 0) {
15818     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15819     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15820     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15821     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15822                        DAG.getNode(ISD::ADD, dl, PtrVT,
15823                                    FrameAddr, Offset),
15824                        MachinePointerInfo(), false, false, false, 0);
15825   }
15826
15827   // Just load the return address.
15828   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15829   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15830                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15831 }
15832
15833 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15834   MachineFunction &MF = DAG.getMachineFunction();
15835   MachineFrameInfo *MFI = MF.getFrameInfo();
15836   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15837   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15838   EVT VT = Op.getValueType();
15839
15840   MFI->setFrameAddressIsTaken(true);
15841
15842   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15843     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15844     // is not possible to crawl up the stack without looking at the unwind codes
15845     // simultaneously.
15846     int FrameAddrIndex = FuncInfo->getFAIndex();
15847     if (!FrameAddrIndex) {
15848       // Set up a frame object for the return address.
15849       unsigned SlotSize = RegInfo->getSlotSize();
15850       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15851           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
15852       FuncInfo->setFAIndex(FrameAddrIndex);
15853     }
15854     return DAG.getFrameIndex(FrameAddrIndex, VT);
15855   }
15856
15857   unsigned FrameReg =
15858       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15859   SDLoc dl(Op);  // FIXME probably not meaningful
15860   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15861   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15862           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15863          "Invalid Frame Register!");
15864   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15865   while (Depth--)
15866     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15867                             MachinePointerInfo(),
15868                             false, false, false, 0);
15869   return FrameAddr;
15870 }
15871
15872 // FIXME? Maybe this could be a TableGen attribute on some registers and
15873 // this table could be generated automatically from RegInfo.
15874 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15875                                               EVT VT) const {
15876   unsigned Reg = StringSwitch<unsigned>(RegName)
15877                        .Case("esp", X86::ESP)
15878                        .Case("rsp", X86::RSP)
15879                        .Default(0);
15880   if (Reg)
15881     return Reg;
15882   report_fatal_error("Invalid register name global variable");
15883 }
15884
15885 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15886                                                      SelectionDAG &DAG) const {
15887   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15888   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15889 }
15890
15891 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15892   SDValue Chain     = Op.getOperand(0);
15893   SDValue Offset    = Op.getOperand(1);
15894   SDValue Handler   = Op.getOperand(2);
15895   SDLoc dl      (Op);
15896
15897   EVT PtrVT = getPointerTy();
15898   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15899   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15900   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15901           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15902          "Invalid Frame Register!");
15903   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15904   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15905
15906   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15907                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15908                                                        dl));
15909   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15910   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15911                        false, false, 0);
15912   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15913
15914   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15915                      DAG.getRegister(StoreAddrReg, PtrVT));
15916 }
15917
15918 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15919                                                SelectionDAG &DAG) const {
15920   SDLoc DL(Op);
15921   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15922                      DAG.getVTList(MVT::i32, MVT::Other),
15923                      Op.getOperand(0), Op.getOperand(1));
15924 }
15925
15926 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15927                                                 SelectionDAG &DAG) const {
15928   SDLoc DL(Op);
15929   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15930                      Op.getOperand(0), Op.getOperand(1));
15931 }
15932
15933 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15934   return Op.getOperand(0);
15935 }
15936
15937 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15938                                                 SelectionDAG &DAG) const {
15939   SDValue Root = Op.getOperand(0);
15940   SDValue Trmp = Op.getOperand(1); // trampoline
15941   SDValue FPtr = Op.getOperand(2); // nested function
15942   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15943   SDLoc dl (Op);
15944
15945   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15946   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15947
15948   if (Subtarget->is64Bit()) {
15949     SDValue OutChains[6];
15950
15951     // Large code-model.
15952     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15953     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15954
15955     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15956     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15957
15958     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15959
15960     // Load the pointer to the nested function into R11.
15961     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15962     SDValue Addr = Trmp;
15963     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15964                                 Addr, MachinePointerInfo(TrmpAddr),
15965                                 false, false, 0);
15966
15967     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15968                        DAG.getConstant(2, dl, MVT::i64));
15969     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15970                                 MachinePointerInfo(TrmpAddr, 2),
15971                                 false, false, 2);
15972
15973     // Load the 'nest' parameter value into R10.
15974     // R10 is specified in X86CallingConv.td
15975     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15976     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15977                        DAG.getConstant(10, dl, MVT::i64));
15978     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15979                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15980                                 false, false, 0);
15981
15982     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15983                        DAG.getConstant(12, dl, MVT::i64));
15984     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15985                                 MachinePointerInfo(TrmpAddr, 12),
15986                                 false, false, 2);
15987
15988     // Jump to the nested function.
15989     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15990     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15991                        DAG.getConstant(20, dl, MVT::i64));
15992     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15993                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15994                                 false, false, 0);
15995
15996     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15997     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15998                        DAG.getConstant(22, dl, MVT::i64));
15999     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
16000                                 Addr, MachinePointerInfo(TrmpAddr, 22),
16001                                 false, false, 0);
16002
16003     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16004   } else {
16005     const Function *Func =
16006       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
16007     CallingConv::ID CC = Func->getCallingConv();
16008     unsigned NestReg;
16009
16010     switch (CC) {
16011     default:
16012       llvm_unreachable("Unsupported calling convention");
16013     case CallingConv::C:
16014     case CallingConv::X86_StdCall: {
16015       // Pass 'nest' parameter in ECX.
16016       // Must be kept in sync with X86CallingConv.td
16017       NestReg = X86::ECX;
16018
16019       // Check that ECX wasn't needed by an 'inreg' parameter.
16020       FunctionType *FTy = Func->getFunctionType();
16021       const AttributeSet &Attrs = Func->getAttributes();
16022
16023       if (!Attrs.isEmpty() && !Func->isVarArg()) {
16024         unsigned InRegCount = 0;
16025         unsigned Idx = 1;
16026
16027         for (FunctionType::param_iterator I = FTy->param_begin(),
16028              E = FTy->param_end(); I != E; ++I, ++Idx)
16029           if (Attrs.hasAttribute(Idx, Attribute::InReg))
16030             // FIXME: should only count parameters that are lowered to integers.
16031             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
16032
16033         if (InRegCount > 2) {
16034           report_fatal_error("Nest register in use - reduce number of inreg"
16035                              " parameters!");
16036         }
16037       }
16038       break;
16039     }
16040     case CallingConv::X86_FastCall:
16041     case CallingConv::X86_ThisCall:
16042     case CallingConv::Fast:
16043       // Pass 'nest' parameter in EAX.
16044       // Must be kept in sync with X86CallingConv.td
16045       NestReg = X86::EAX;
16046       break;
16047     }
16048
16049     SDValue OutChains[4];
16050     SDValue Addr, Disp;
16051
16052     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16053                        DAG.getConstant(10, dl, MVT::i32));
16054     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
16055
16056     // This is storing the opcode for MOV32ri.
16057     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
16058     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
16059     OutChains[0] = DAG.getStore(Root, dl,
16060                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
16061                                 Trmp, MachinePointerInfo(TrmpAddr),
16062                                 false, false, 0);
16063
16064     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16065                        DAG.getConstant(1, dl, MVT::i32));
16066     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
16067                                 MachinePointerInfo(TrmpAddr, 1),
16068                                 false, false, 1);
16069
16070     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
16071     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16072                        DAG.getConstant(5, dl, MVT::i32));
16073     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
16074                                 Addr, MachinePointerInfo(TrmpAddr, 5),
16075                                 false, false, 1);
16076
16077     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16078                        DAG.getConstant(6, dl, MVT::i32));
16079     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
16080                                 MachinePointerInfo(TrmpAddr, 6),
16081                                 false, false, 1);
16082
16083     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16084   }
16085 }
16086
16087 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16088                                             SelectionDAG &DAG) const {
16089   /*
16090    The rounding mode is in bits 11:10 of FPSR, and has the following
16091    settings:
16092      00 Round to nearest
16093      01 Round to -inf
16094      10 Round to +inf
16095      11 Round to 0
16096
16097   FLT_ROUNDS, on the other hand, expects the following:
16098     -1 Undefined
16099      0 Round to 0
16100      1 Round to nearest
16101      2 Round to +inf
16102      3 Round to -inf
16103
16104   To perform the conversion, we do:
16105     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16106   */
16107
16108   MachineFunction &MF = DAG.getMachineFunction();
16109   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16110   unsigned StackAlignment = TFI.getStackAlignment();
16111   MVT VT = Op.getSimpleValueType();
16112   SDLoc DL(Op);
16113
16114   // Save FP Control Word to stack slot
16115   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16116   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
16117
16118   MachineMemOperand *MMO =
16119    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16120                            MachineMemOperand::MOStore, 2, 2);
16121
16122   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16123   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16124                                           DAG.getVTList(MVT::Other),
16125                                           Ops, MVT::i16, MMO);
16126
16127   // Load FP Control Word from stack slot
16128   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16129                             MachinePointerInfo(), false, false, false, 0);
16130
16131   // Transform as necessary
16132   SDValue CWD1 =
16133     DAG.getNode(ISD::SRL, DL, MVT::i16,
16134                 DAG.getNode(ISD::AND, DL, MVT::i16,
16135                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16136                 DAG.getConstant(11, DL, MVT::i8));
16137   SDValue CWD2 =
16138     DAG.getNode(ISD::SRL, DL, MVT::i16,
16139                 DAG.getNode(ISD::AND, DL, MVT::i16,
16140                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16141                 DAG.getConstant(9, DL, MVT::i8));
16142
16143   SDValue RetVal =
16144     DAG.getNode(ISD::AND, DL, MVT::i16,
16145                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16146                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16147                             DAG.getConstant(1, DL, MVT::i16)),
16148                 DAG.getConstant(3, DL, MVT::i16));
16149
16150   return DAG.getNode((VT.getSizeInBits() < 16 ?
16151                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16152 }
16153
16154 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16155   MVT VT = Op.getSimpleValueType();
16156   EVT OpVT = VT;
16157   unsigned NumBits = VT.getSizeInBits();
16158   SDLoc dl(Op);
16159
16160   Op = Op.getOperand(0);
16161   if (VT == MVT::i8) {
16162     // Zero extend to i32 since there is not an i8 bsr.
16163     OpVT = MVT::i32;
16164     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16165   }
16166
16167   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16168   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16169   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16170
16171   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16172   SDValue Ops[] = {
16173     Op,
16174     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16175     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16176     Op.getValue(1)
16177   };
16178   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16179
16180   // Finally xor with NumBits-1.
16181   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16182                    DAG.getConstant(NumBits - 1, dl, OpVT));
16183
16184   if (VT == MVT::i8)
16185     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16186   return Op;
16187 }
16188
16189 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16190   MVT VT = Op.getSimpleValueType();
16191   EVT OpVT = VT;
16192   unsigned NumBits = VT.getSizeInBits();
16193   SDLoc dl(Op);
16194
16195   Op = Op.getOperand(0);
16196   if (VT == MVT::i8) {
16197     // Zero extend to i32 since there is not an i8 bsr.
16198     OpVT = MVT::i32;
16199     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16200   }
16201
16202   // Issue a bsr (scan bits in reverse).
16203   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16204   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16205
16206   // And xor with NumBits-1.
16207   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16208                    DAG.getConstant(NumBits - 1, dl, OpVT));
16209
16210   if (VT == MVT::i8)
16211     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16212   return Op;
16213 }
16214
16215 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16216   MVT VT = Op.getSimpleValueType();
16217   unsigned NumBits = VT.getSizeInBits();
16218   SDLoc dl(Op);
16219   Op = Op.getOperand(0);
16220
16221   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16222   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16223   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16224
16225   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16226   SDValue Ops[] = {
16227     Op,
16228     DAG.getConstant(NumBits, dl, VT),
16229     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16230     Op.getValue(1)
16231   };
16232   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16233 }
16234
16235 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16236 // ones, and then concatenate the result back.
16237 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16238   MVT VT = Op.getSimpleValueType();
16239
16240   assert(VT.is256BitVector() && VT.isInteger() &&
16241          "Unsupported value type for operation");
16242
16243   unsigned NumElems = VT.getVectorNumElements();
16244   SDLoc dl(Op);
16245
16246   // Extract the LHS vectors
16247   SDValue LHS = Op.getOperand(0);
16248   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16249   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16250
16251   // Extract the RHS vectors
16252   SDValue RHS = Op.getOperand(1);
16253   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16254   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16255
16256   MVT EltVT = VT.getVectorElementType();
16257   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16258
16259   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16260                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16261                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16262 }
16263
16264 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16265   if (Op.getValueType() == MVT::i1)
16266     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16267                        Op.getOperand(0), Op.getOperand(1));
16268   assert(Op.getSimpleValueType().is256BitVector() &&
16269          Op.getSimpleValueType().isInteger() &&
16270          "Only handle AVX 256-bit vector integer operation");
16271   return Lower256IntArith(Op, DAG);
16272 }
16273
16274 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16275   if (Op.getValueType() == MVT::i1)
16276     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16277                        Op.getOperand(0), Op.getOperand(1));
16278   assert(Op.getSimpleValueType().is256BitVector() &&
16279          Op.getSimpleValueType().isInteger() &&
16280          "Only handle AVX 256-bit vector integer operation");
16281   return Lower256IntArith(Op, DAG);
16282 }
16283
16284 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16285                         SelectionDAG &DAG) {
16286   SDLoc dl(Op);
16287   MVT VT = Op.getSimpleValueType();
16288
16289   if (VT == MVT::i1)
16290     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16291
16292   // Decompose 256-bit ops into smaller 128-bit ops.
16293   if (VT.is256BitVector() && !Subtarget->hasInt256())
16294     return Lower256IntArith(Op, DAG);
16295
16296   SDValue A = Op.getOperand(0);
16297   SDValue B = Op.getOperand(1);
16298
16299   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16300   // pairs, multiply and truncate.
16301   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16302     if (Subtarget->hasInt256()) {
16303       if (VT == MVT::v32i8) {
16304         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16305         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16306         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16307         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16308         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16309         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16310         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16311         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16312                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16313                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16314       }
16315
16316       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16317       return DAG.getNode(
16318           ISD::TRUNCATE, dl, VT,
16319           DAG.getNode(ISD::MUL, dl, ExVT,
16320                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16321                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16322     }
16323
16324     assert(VT == MVT::v16i8 &&
16325            "Pre-AVX2 support only supports v16i8 multiplication");
16326     MVT ExVT = MVT::v8i16;
16327
16328     // Extract the lo parts and sign extend to i16
16329     SDValue ALo, BLo;
16330     if (Subtarget->hasSSE41()) {
16331       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16332       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16333     } else {
16334       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16335                               -1, 4, -1, 5, -1, 6, -1, 7};
16336       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16337       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16338       ALo = DAG.getBitcast(ExVT, ALo);
16339       BLo = DAG.getBitcast(ExVT, BLo);
16340       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16341       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16342     }
16343
16344     // Extract the hi parts and sign extend to i16
16345     SDValue AHi, BHi;
16346     if (Subtarget->hasSSE41()) {
16347       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16348                               -1, -1, -1, -1, -1, -1, -1, -1};
16349       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16350       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16351       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16352       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16353     } else {
16354       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16355                               -1, 12, -1, 13, -1, 14, -1, 15};
16356       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16357       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16358       AHi = DAG.getBitcast(ExVT, AHi);
16359       BHi = DAG.getBitcast(ExVT, BHi);
16360       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16361       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16362     }
16363
16364     // Multiply, mask the lower 8bits of the lo/hi results and pack
16365     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16366     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16367     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16368     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16369     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16370   }
16371
16372   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16373   if (VT == MVT::v4i32) {
16374     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16375            "Should not custom lower when pmuldq is available!");
16376
16377     // Extract the odd parts.
16378     static const int UnpackMask[] = { 1, -1, 3, -1 };
16379     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16380     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16381
16382     // Multiply the even parts.
16383     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16384     // Now multiply odd parts.
16385     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16386
16387     Evens = DAG.getBitcast(VT, Evens);
16388     Odds = DAG.getBitcast(VT, Odds);
16389
16390     // Merge the two vectors back together with a shuffle. This expands into 2
16391     // shuffles.
16392     static const int ShufMask[] = { 0, 4, 2, 6 };
16393     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16394   }
16395
16396   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16397          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16398
16399   //  Ahi = psrlqi(a, 32);
16400   //  Bhi = psrlqi(b, 32);
16401   //
16402   //  AloBlo = pmuludq(a, b);
16403   //  AloBhi = pmuludq(a, Bhi);
16404   //  AhiBlo = pmuludq(Ahi, b);
16405
16406   //  AloBhi = psllqi(AloBhi, 32);
16407   //  AhiBlo = psllqi(AhiBlo, 32);
16408   //  return AloBlo + AloBhi + AhiBlo;
16409
16410   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16411   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16412
16413   // Bit cast to 32-bit vectors for MULUDQ
16414   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16415                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16416   A = DAG.getBitcast(MulVT, A);
16417   B = DAG.getBitcast(MulVT, B);
16418   Ahi = DAG.getBitcast(MulVT, Ahi);
16419   Bhi = DAG.getBitcast(MulVT, Bhi);
16420
16421   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16422   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16423   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16424
16425   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16426   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16427
16428   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16429   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16430 }
16431
16432 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16433   assert(Subtarget->isTargetWin64() && "Unexpected target");
16434   EVT VT = Op.getValueType();
16435   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16436          "Unexpected return type for lowering");
16437
16438   RTLIB::Libcall LC;
16439   bool isSigned;
16440   switch (Op->getOpcode()) {
16441   default: llvm_unreachable("Unexpected request for libcall!");
16442   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16443   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16444   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16445   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16446   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16447   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16448   }
16449
16450   SDLoc dl(Op);
16451   SDValue InChain = DAG.getEntryNode();
16452
16453   TargetLowering::ArgListTy Args;
16454   TargetLowering::ArgListEntry Entry;
16455   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16456     EVT ArgVT = Op->getOperand(i).getValueType();
16457     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16458            "Unexpected argument type for lowering");
16459     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16460     Entry.Node = StackPtr;
16461     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16462                            false, false, 16);
16463     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16464     Entry.Ty = PointerType::get(ArgTy,0);
16465     Entry.isSExt = false;
16466     Entry.isZExt = false;
16467     Args.push_back(Entry);
16468   }
16469
16470   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16471                                          getPointerTy());
16472
16473   TargetLowering::CallLoweringInfo CLI(DAG);
16474   CLI.setDebugLoc(dl).setChain(InChain)
16475     .setCallee(getLibcallCallingConv(LC),
16476                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16477                Callee, std::move(Args), 0)
16478     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16479
16480   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16481   return DAG.getBitcast(VT, CallInfo.first);
16482 }
16483
16484 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16485                              SelectionDAG &DAG) {
16486   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16487   EVT VT = Op0.getValueType();
16488   SDLoc dl(Op);
16489
16490   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16491          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16492
16493   // PMULxD operations multiply each even value (starting at 0) of LHS with
16494   // the related value of RHS and produce a widen result.
16495   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16496   // => <2 x i64> <ae|cg>
16497   //
16498   // In other word, to have all the results, we need to perform two PMULxD:
16499   // 1. one with the even values.
16500   // 2. one with the odd values.
16501   // To achieve #2, with need to place the odd values at an even position.
16502   //
16503   // Place the odd value at an even position (basically, shift all values 1
16504   // step to the left):
16505   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16506   // <a|b|c|d> => <b|undef|d|undef>
16507   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16508   // <e|f|g|h> => <f|undef|h|undef>
16509   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16510
16511   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16512   // ints.
16513   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16514   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16515   unsigned Opcode =
16516       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16517   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16518   // => <2 x i64> <ae|cg>
16519   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16520   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16521   // => <2 x i64> <bf|dh>
16522   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16523
16524   // Shuffle it back into the right order.
16525   SDValue Highs, Lows;
16526   if (VT == MVT::v8i32) {
16527     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16528     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16529     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16530     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16531   } else {
16532     const int HighMask[] = {1, 5, 3, 7};
16533     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16534     const int LowMask[] = {0, 4, 2, 6};
16535     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16536   }
16537
16538   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16539   // unsigned multiply.
16540   if (IsSigned && !Subtarget->hasSSE41()) {
16541     SDValue ShAmt =
16542         DAG.getConstant(31, dl,
16543                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16544     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16545                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16546     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16547                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16548
16549     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16550     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16551   }
16552
16553   // The first result of MUL_LOHI is actually the low value, followed by the
16554   // high value.
16555   SDValue Ops[] = {Lows, Highs};
16556   return DAG.getMergeValues(Ops, dl);
16557 }
16558
16559 // Return true if the requred (according to Opcode) shift-imm form is natively
16560 // supported by the Subtarget
16561 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
16562                                         unsigned Opcode) {
16563   if (VT.getScalarSizeInBits() < 16)
16564     return false;
16565
16566   if (VT.is512BitVector() &&
16567       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
16568     return true;
16569
16570   bool LShift = VT.is128BitVector() ||
16571     (VT.is256BitVector() && Subtarget->hasInt256());
16572
16573   bool AShift = LShift && (Subtarget->hasVLX() ||
16574     (VT != MVT::v2i64 && VT != MVT::v4i64));
16575   return (Opcode == ISD::SRA) ? AShift : LShift;
16576 }
16577
16578 // The shift amount is a variable, but it is the same for all vector lanes.
16579 // These instrcutions are defined together with shift-immediate.
16580 static
16581 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
16582                                       unsigned Opcode) {
16583   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
16584 }
16585
16586 // Return true if the requred (according to Opcode) variable-shift form is
16587 // natively supported by the Subtarget
16588 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
16589                                     unsigned Opcode) {
16590
16591   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
16592     return false;
16593
16594   // vXi16 supported only on AVX-512, BWI
16595   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
16596     return false;
16597
16598   if (VT.is512BitVector() || Subtarget->hasVLX())
16599     return true;
16600
16601   bool LShift = VT.is128BitVector() || VT.is256BitVector();
16602   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
16603   return (Opcode == ISD::SRA) ? AShift : LShift;
16604 }
16605
16606 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16607                                          const X86Subtarget *Subtarget) {
16608   MVT VT = Op.getSimpleValueType();
16609   SDLoc dl(Op);
16610   SDValue R = Op.getOperand(0);
16611   SDValue Amt = Op.getOperand(1);
16612
16613   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16614     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16615
16616   // Optimize shl/srl/sra with constant shift amount.
16617   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16618     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16619       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16620
16621       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
16622         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16623
16624       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16625         unsigned NumElts = VT.getVectorNumElements();
16626         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16627
16628         if (Op.getOpcode() == ISD::SHL) {
16629           // Simple i8 add case
16630           if (ShiftAmt == 1)
16631             return DAG.getNode(ISD::ADD, dl, VT, R, R);
16632
16633           // Make a large shift.
16634           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16635                                                    R, ShiftAmt, DAG);
16636           SHL = DAG.getBitcast(VT, SHL);
16637           // Zero out the rightmost bits.
16638           SmallVector<SDValue, 32> V(
16639               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16640           return DAG.getNode(ISD::AND, dl, VT, SHL,
16641                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16642         }
16643         if (Op.getOpcode() == ISD::SRL) {
16644           // Make a large shift.
16645           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16646                                                    R, ShiftAmt, DAG);
16647           SRL = DAG.getBitcast(VT, SRL);
16648           // Zero out the leftmost bits.
16649           SmallVector<SDValue, 32> V(
16650               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16651           return DAG.getNode(ISD::AND, dl, VT, SRL,
16652                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16653         }
16654         if (Op.getOpcode() == ISD::SRA) {
16655           if (ShiftAmt == 7) {
16656             // R s>> 7  ===  R s< 0
16657             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16658             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16659           }
16660
16661           // R s>> a === ((R u>> a) ^ m) - m
16662           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16663           SmallVector<SDValue, 32> V(NumElts,
16664                                      DAG.getConstant(128 >> ShiftAmt, dl,
16665                                                      MVT::i8));
16666           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16667           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16668           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16669           return Res;
16670         }
16671         llvm_unreachable("Unknown shift opcode.");
16672       }
16673     }
16674   }
16675
16676   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16677   if (!Subtarget->is64Bit() &&
16678       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16679       Amt.getOpcode() == ISD::BITCAST &&
16680       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16681     Amt = Amt.getOperand(0);
16682     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16683                      VT.getVectorNumElements();
16684     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16685     uint64_t ShiftAmt = 0;
16686     for (unsigned i = 0; i != Ratio; ++i) {
16687       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16688       if (!C)
16689         return SDValue();
16690       // 6 == Log2(64)
16691       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16692     }
16693     // Check remaining shift amounts.
16694     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16695       uint64_t ShAmt = 0;
16696       for (unsigned j = 0; j != Ratio; ++j) {
16697         ConstantSDNode *C =
16698           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16699         if (!C)
16700           return SDValue();
16701         // 6 == Log2(64)
16702         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16703       }
16704       if (ShAmt != ShiftAmt)
16705         return SDValue();
16706     }
16707     return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16708   }
16709
16710   return SDValue();
16711 }
16712
16713 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16714                                         const X86Subtarget* Subtarget) {
16715   MVT VT = Op.getSimpleValueType();
16716   SDLoc dl(Op);
16717   SDValue R = Op.getOperand(0);
16718   SDValue Amt = Op.getOperand(1);
16719
16720   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16721     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16722
16723   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
16724     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
16725
16726   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
16727     SDValue BaseShAmt;
16728     EVT EltVT = VT.getVectorElementType();
16729
16730     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16731       // Check if this build_vector node is doing a splat.
16732       // If so, then set BaseShAmt equal to the splat value.
16733       BaseShAmt = BV->getSplatValue();
16734       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16735         BaseShAmt = SDValue();
16736     } else {
16737       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16738         Amt = Amt.getOperand(0);
16739
16740       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16741       if (SVN && SVN->isSplat()) {
16742         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16743         SDValue InVec = Amt.getOperand(0);
16744         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16745           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16746                  "Unexpected shuffle index found!");
16747           BaseShAmt = InVec.getOperand(SplatIdx);
16748         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16749            if (ConstantSDNode *C =
16750                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16751              if (C->getZExtValue() == SplatIdx)
16752                BaseShAmt = InVec.getOperand(1);
16753            }
16754         }
16755
16756         if (!BaseShAmt)
16757           // Avoid introducing an extract element from a shuffle.
16758           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16759                                   DAG.getIntPtrConstant(SplatIdx, dl));
16760       }
16761     }
16762
16763     if (BaseShAmt.getNode()) {
16764       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16765       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16766         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16767       else if (EltVT.bitsLT(MVT::i32))
16768         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16769
16770       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
16771     }
16772   }
16773
16774   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16775   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16776       Amt.getOpcode() == ISD::BITCAST &&
16777       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16778     Amt = Amt.getOperand(0);
16779     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16780                      VT.getVectorNumElements();
16781     std::vector<SDValue> Vals(Ratio);
16782     for (unsigned i = 0; i != Ratio; ++i)
16783       Vals[i] = Amt.getOperand(i);
16784     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16785       for (unsigned j = 0; j != Ratio; ++j)
16786         if (Vals[j] != Amt.getOperand(i + j))
16787           return SDValue();
16788     }
16789     return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
16790   }
16791   return SDValue();
16792 }
16793
16794 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16795                           SelectionDAG &DAG) {
16796   MVT VT = Op.getSimpleValueType();
16797   SDLoc dl(Op);
16798   SDValue R = Op.getOperand(0);
16799   SDValue Amt = Op.getOperand(1);
16800
16801   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16802   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16803
16804   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16805     return V;
16806
16807   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16808       return V;
16809
16810   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
16811     return Op;
16812
16813   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16814   // shifts per-lane and then shuffle the partial results back together.
16815   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16816     // Splat the shift amounts so the scalar shifts above will catch it.
16817     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16818     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16819     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16820     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16821     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16822   }
16823
16824   // If possible, lower this packed shift into a vector multiply instead of
16825   // expanding it into a sequence of scalar shifts.
16826   // Do this only if the vector shift count is a constant build_vector.
16827   if (Op.getOpcode() == ISD::SHL &&
16828       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16829        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16830       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16831     SmallVector<SDValue, 8> Elts;
16832     EVT SVT = VT.getScalarType();
16833     unsigned SVTBits = SVT.getSizeInBits();
16834     const APInt &One = APInt(SVTBits, 1);
16835     unsigned NumElems = VT.getVectorNumElements();
16836
16837     for (unsigned i=0; i !=NumElems; ++i) {
16838       SDValue Op = Amt->getOperand(i);
16839       if (Op->getOpcode() == ISD::UNDEF) {
16840         Elts.push_back(Op);
16841         continue;
16842       }
16843
16844       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16845       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16846       uint64_t ShAmt = C.getZExtValue();
16847       if (ShAmt >= SVTBits) {
16848         Elts.push_back(DAG.getUNDEF(SVT));
16849         continue;
16850       }
16851       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16852     }
16853     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16854     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16855   }
16856
16857   // Lower SHL with variable shift amount.
16858   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16859     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16860
16861     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16862                      DAG.getConstant(0x3f800000U, dl, VT));
16863     Op = DAG.getBitcast(MVT::v4f32, Op);
16864     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16865     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16866   }
16867
16868   // If possible, lower this shift as a sequence of two shifts by
16869   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16870   // Example:
16871   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16872   //
16873   // Could be rewritten as:
16874   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16875   //
16876   // The advantage is that the two shifts from the example would be
16877   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16878   // the vector shift into four scalar shifts plus four pairs of vector
16879   // insert/extract.
16880   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16881       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16882     unsigned TargetOpcode = X86ISD::MOVSS;
16883     bool CanBeSimplified;
16884     // The splat value for the first packed shift (the 'X' from the example).
16885     SDValue Amt1 = Amt->getOperand(0);
16886     // The splat value for the second packed shift (the 'Y' from the example).
16887     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16888                                         Amt->getOperand(2);
16889
16890     // See if it is possible to replace this node with a sequence of
16891     // two shifts followed by a MOVSS/MOVSD
16892     if (VT == MVT::v4i32) {
16893       // Check if it is legal to use a MOVSS.
16894       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16895                         Amt2 == Amt->getOperand(3);
16896       if (!CanBeSimplified) {
16897         // Otherwise, check if we can still simplify this node using a MOVSD.
16898         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16899                           Amt->getOperand(2) == Amt->getOperand(3);
16900         TargetOpcode = X86ISD::MOVSD;
16901         Amt2 = Amt->getOperand(2);
16902       }
16903     } else {
16904       // Do similar checks for the case where the machine value type
16905       // is MVT::v8i16.
16906       CanBeSimplified = Amt1 == Amt->getOperand(1);
16907       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16908         CanBeSimplified = Amt2 == Amt->getOperand(i);
16909
16910       if (!CanBeSimplified) {
16911         TargetOpcode = X86ISD::MOVSD;
16912         CanBeSimplified = true;
16913         Amt2 = Amt->getOperand(4);
16914         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16915           CanBeSimplified = Amt1 == Amt->getOperand(i);
16916         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16917           CanBeSimplified = Amt2 == Amt->getOperand(j);
16918       }
16919     }
16920
16921     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16922         isa<ConstantSDNode>(Amt2)) {
16923       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16924       EVT CastVT = MVT::v4i32;
16925       SDValue Splat1 =
16926         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16927       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16928       SDValue Splat2 =
16929         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16930       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16931       if (TargetOpcode == X86ISD::MOVSD)
16932         CastVT = MVT::v2i64;
16933       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
16934       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
16935       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16936                                             BitCast1, DAG);
16937       return DAG.getBitcast(VT, Result);
16938     }
16939   }
16940
16941   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16942     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16943     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16944
16945     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16946     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16947     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16948
16949     // r = VSELECT(r, shl(r, 4), a);
16950     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16951     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16952
16953     // a += a
16954     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16955     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16956     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16957
16958     // r = VSELECT(r, shl(r, 2), a);
16959     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16960     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16961
16962     // a += a
16963     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16964     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16965     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16966
16967     // return VSELECT(r, r+r, a);
16968     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16969                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16970     return R;
16971   }
16972
16973   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16974   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16975   // solution better.
16976   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16977     MVT ExtVT = MVT::v8i32;
16978     unsigned ExtOpc =
16979         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16980     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
16981     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
16982     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16983                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
16984   }
16985
16986   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
16987     MVT ExtVT = MVT::v8i32;
16988     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
16989     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
16990     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
16991     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
16992     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
16993     ALo = DAG.getBitcast(ExtVT, ALo);
16994     AHi = DAG.getBitcast(ExtVT, AHi);
16995     RLo = DAG.getBitcast(ExtVT, RLo);
16996     RHi = DAG.getBitcast(ExtVT, RHi);
16997     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
16998     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
16999     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
17000     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
17001     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
17002   }
17003
17004   // Decompose 256-bit shifts into smaller 128-bit shifts.
17005   if (VT.is256BitVector()) {
17006     unsigned NumElems = VT.getVectorNumElements();
17007     MVT EltVT = VT.getVectorElementType();
17008     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17009
17010     // Extract the two vectors
17011     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
17012     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
17013
17014     // Recreate the shift amount vectors
17015     SDValue Amt1, Amt2;
17016     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
17017       // Constant shift amount
17018       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
17019       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
17020       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
17021
17022       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
17023       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
17024     } else {
17025       // Variable shift amount
17026       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
17027       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
17028     }
17029
17030     // Issue new vector shifts for the smaller types
17031     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
17032     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
17033
17034     // Concatenate the result back
17035     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
17036   }
17037
17038   return SDValue();
17039 }
17040
17041 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
17042   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
17043   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
17044   // looks for this combo and may remove the "setcc" instruction if the "setcc"
17045   // has only one use.
17046   SDNode *N = Op.getNode();
17047   SDValue LHS = N->getOperand(0);
17048   SDValue RHS = N->getOperand(1);
17049   unsigned BaseOp = 0;
17050   unsigned Cond = 0;
17051   SDLoc DL(Op);
17052   switch (Op.getOpcode()) {
17053   default: llvm_unreachable("Unknown ovf instruction!");
17054   case ISD::SADDO:
17055     // A subtract of one will be selected as a INC. Note that INC doesn't
17056     // set CF, so we can't do this for UADDO.
17057     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17058       if (C->isOne()) {
17059         BaseOp = X86ISD::INC;
17060         Cond = X86::COND_O;
17061         break;
17062       }
17063     BaseOp = X86ISD::ADD;
17064     Cond = X86::COND_O;
17065     break;
17066   case ISD::UADDO:
17067     BaseOp = X86ISD::ADD;
17068     Cond = X86::COND_B;
17069     break;
17070   case ISD::SSUBO:
17071     // A subtract of one will be selected as a DEC. Note that DEC doesn't
17072     // set CF, so we can't do this for USUBO.
17073     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17074       if (C->isOne()) {
17075         BaseOp = X86ISD::DEC;
17076         Cond = X86::COND_O;
17077         break;
17078       }
17079     BaseOp = X86ISD::SUB;
17080     Cond = X86::COND_O;
17081     break;
17082   case ISD::USUBO:
17083     BaseOp = X86ISD::SUB;
17084     Cond = X86::COND_B;
17085     break;
17086   case ISD::SMULO:
17087     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17088     Cond = X86::COND_O;
17089     break;
17090   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17091     if (N->getValueType(0) == MVT::i8) {
17092       BaseOp = X86ISD::UMUL8;
17093       Cond = X86::COND_O;
17094       break;
17095     }
17096     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17097                                  MVT::i32);
17098     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17099
17100     SDValue SetCC =
17101       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17102                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17103                   SDValue(Sum.getNode(), 2));
17104
17105     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17106   }
17107   }
17108
17109   // Also sets EFLAGS.
17110   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17111   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17112
17113   SDValue SetCC =
17114     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17115                 DAG.getConstant(Cond, DL, MVT::i32),
17116                 SDValue(Sum.getNode(), 1));
17117
17118   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17119 }
17120
17121 /// Returns true if the operand type is exactly twice the native width, and
17122 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17123 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17124 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17125 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17126   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17127
17128   if (OpWidth == 64)
17129     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17130   else if (OpWidth == 128)
17131     return Subtarget->hasCmpxchg16b();
17132   else
17133     return false;
17134 }
17135
17136 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17137   return needsCmpXchgNb(SI->getValueOperand()->getType());
17138 }
17139
17140 // Note: this turns large loads into lock cmpxchg8b/16b.
17141 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17142 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17143   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17144   return needsCmpXchgNb(PTy->getElementType());
17145 }
17146
17147 TargetLoweringBase::AtomicRMWExpansionKind
17148 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17149   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17150   const Type *MemType = AI->getType();
17151
17152   // If the operand is too big, we must see if cmpxchg8/16b is available
17153   // and default to library calls otherwise.
17154   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17155     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17156                                    : AtomicRMWExpansionKind::None;
17157   }
17158
17159   AtomicRMWInst::BinOp Op = AI->getOperation();
17160   switch (Op) {
17161   default:
17162     llvm_unreachable("Unknown atomic operation");
17163   case AtomicRMWInst::Xchg:
17164   case AtomicRMWInst::Add:
17165   case AtomicRMWInst::Sub:
17166     // It's better to use xadd, xsub or xchg for these in all cases.
17167     return AtomicRMWExpansionKind::None;
17168   case AtomicRMWInst::Or:
17169   case AtomicRMWInst::And:
17170   case AtomicRMWInst::Xor:
17171     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17172     // prefix to a normal instruction for these operations.
17173     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17174                             : AtomicRMWExpansionKind::None;
17175   case AtomicRMWInst::Nand:
17176   case AtomicRMWInst::Max:
17177   case AtomicRMWInst::Min:
17178   case AtomicRMWInst::UMax:
17179   case AtomicRMWInst::UMin:
17180     // These always require a non-trivial set of data operations on x86. We must
17181     // use a cmpxchg loop.
17182     return AtomicRMWExpansionKind::CmpXChg;
17183   }
17184 }
17185
17186 static bool hasMFENCE(const X86Subtarget& Subtarget) {
17187   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
17188   // no-sse2). There isn't any reason to disable it if the target processor
17189   // supports it.
17190   return Subtarget.hasSSE2() || Subtarget.is64Bit();
17191 }
17192
17193 LoadInst *
17194 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
17195   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17196   const Type *MemType = AI->getType();
17197   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
17198   // there is no benefit in turning such RMWs into loads, and it is actually
17199   // harmful as it introduces a mfence.
17200   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
17201     return nullptr;
17202
17203   auto Builder = IRBuilder<>(AI);
17204   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
17205   auto SynchScope = AI->getSynchScope();
17206   // We must restrict the ordering to avoid generating loads with Release or
17207   // ReleaseAcquire orderings.
17208   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
17209   auto Ptr = AI->getPointerOperand();
17210
17211   // Before the load we need a fence. Here is an example lifted from
17212   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
17213   // is required:
17214   // Thread 0:
17215   //   x.store(1, relaxed);
17216   //   r1 = y.fetch_add(0, release);
17217   // Thread 1:
17218   //   y.fetch_add(42, acquire);
17219   //   r2 = x.load(relaxed);
17220   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
17221   // lowered to just a load without a fence. A mfence flushes the store buffer,
17222   // making the optimization clearly correct.
17223   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
17224   // otherwise, we might be able to be more agressive on relaxed idempotent
17225   // rmw. In practice, they do not look useful, so we don't try to be
17226   // especially clever.
17227   if (SynchScope == SingleThread)
17228     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
17229     // the IR level, so we must wrap it in an intrinsic.
17230     return nullptr;
17231
17232   if (!hasMFENCE(*Subtarget))
17233     // FIXME: it might make sense to use a locked operation here but on a
17234     // different cache-line to prevent cache-line bouncing. In practice it
17235     // is probably a small win, and x86 processors without mfence are rare
17236     // enough that we do not bother.
17237     return nullptr;
17238
17239   Function *MFence =
17240       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
17241   Builder.CreateCall(MFence, {});
17242
17243   // Finally we can emit the atomic load.
17244   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
17245           AI->getType()->getPrimitiveSizeInBits());
17246   Loaded->setAtomic(Order, SynchScope);
17247   AI->replaceAllUsesWith(Loaded);
17248   AI->eraseFromParent();
17249   return Loaded;
17250 }
17251
17252 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
17253                                  SelectionDAG &DAG) {
17254   SDLoc dl(Op);
17255   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17256     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17257   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17258     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17259
17260   // The only fence that needs an instruction is a sequentially-consistent
17261   // cross-thread fence.
17262   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17263     if (hasMFENCE(*Subtarget))
17264       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17265
17266     SDValue Chain = Op.getOperand(0);
17267     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17268     SDValue Ops[] = {
17269       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17270       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17271       DAG.getRegister(0, MVT::i32),            // Index
17272       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17273       DAG.getRegister(0, MVT::i32),            // Segment.
17274       Zero,
17275       Chain
17276     };
17277     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17278     return SDValue(Res, 0);
17279   }
17280
17281   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17282   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17283 }
17284
17285 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17286                              SelectionDAG &DAG) {
17287   MVT T = Op.getSimpleValueType();
17288   SDLoc DL(Op);
17289   unsigned Reg = 0;
17290   unsigned size = 0;
17291   switch(T.SimpleTy) {
17292   default: llvm_unreachable("Invalid value type!");
17293   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17294   case MVT::i16: Reg = X86::AX;  size = 2; break;
17295   case MVT::i32: Reg = X86::EAX; size = 4; break;
17296   case MVT::i64:
17297     assert(Subtarget->is64Bit() && "Node not type legal!");
17298     Reg = X86::RAX; size = 8;
17299     break;
17300   }
17301   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17302                                   Op.getOperand(2), SDValue());
17303   SDValue Ops[] = { cpIn.getValue(0),
17304                     Op.getOperand(1),
17305                     Op.getOperand(3),
17306                     DAG.getTargetConstant(size, DL, MVT::i8),
17307                     cpIn.getValue(1) };
17308   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17309   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17310   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17311                                            Ops, T, MMO);
17312
17313   SDValue cpOut =
17314     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17315   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17316                                       MVT::i32, cpOut.getValue(2));
17317   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17318                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17319                                 EFLAGS);
17320
17321   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17322   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17323   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17324   return SDValue();
17325 }
17326
17327 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17328                             SelectionDAG &DAG) {
17329   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17330   MVT DstVT = Op.getSimpleValueType();
17331
17332   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17333     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17334     if (DstVT != MVT::f64)
17335       // This conversion needs to be expanded.
17336       return SDValue();
17337
17338     SDValue InVec = Op->getOperand(0);
17339     SDLoc dl(Op);
17340     unsigned NumElts = SrcVT.getVectorNumElements();
17341     EVT SVT = SrcVT.getVectorElementType();
17342
17343     // Widen the vector in input in the case of MVT::v2i32.
17344     // Example: from MVT::v2i32 to MVT::v4i32.
17345     SmallVector<SDValue, 16> Elts;
17346     for (unsigned i = 0, e = NumElts; i != e; ++i)
17347       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17348                                  DAG.getIntPtrConstant(i, dl)));
17349
17350     // Explicitly mark the extra elements as Undef.
17351     Elts.append(NumElts, DAG.getUNDEF(SVT));
17352
17353     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17354     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17355     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
17356     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17357                        DAG.getIntPtrConstant(0, dl));
17358   }
17359
17360   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17361          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17362   assert((DstVT == MVT::i64 ||
17363           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17364          "Unexpected custom BITCAST");
17365   // i64 <=> MMX conversions are Legal.
17366   if (SrcVT==MVT::i64 && DstVT.isVector())
17367     return Op;
17368   if (DstVT==MVT::i64 && SrcVT.isVector())
17369     return Op;
17370   // MMX <=> MMX conversions are Legal.
17371   if (SrcVT.isVector() && DstVT.isVector())
17372     return Op;
17373   // All other conversions need to be expanded.
17374   return SDValue();
17375 }
17376
17377 /// Compute the horizontal sum of bytes in V for the elements of VT.
17378 ///
17379 /// Requires V to be a byte vector and VT to be an integer vector type with
17380 /// wider elements than V's type. The width of the elements of VT determines
17381 /// how many bytes of V are summed horizontally to produce each element of the
17382 /// result.
17383 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
17384                                       const X86Subtarget *Subtarget,
17385                                       SelectionDAG &DAG) {
17386   SDLoc DL(V);
17387   MVT ByteVecVT = V.getSimpleValueType();
17388   MVT EltVT = VT.getVectorElementType();
17389   int NumElts = VT.getVectorNumElements();
17390   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
17391          "Expected value to have byte element type.");
17392   assert(EltVT != MVT::i8 &&
17393          "Horizontal byte sum only makes sense for wider elements!");
17394   unsigned VecSize = VT.getSizeInBits();
17395   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
17396
17397   // PSADBW instruction horizontally add all bytes and leave the result in i64
17398   // chunks, thus directly computes the pop count for v2i64 and v4i64.
17399   if (EltVT == MVT::i64) {
17400     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17401     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
17402     return DAG.getBitcast(VT, V);
17403   }
17404
17405   if (EltVT == MVT::i32) {
17406     // We unpack the low half and high half into i32s interleaved with zeros so
17407     // that we can use PSADBW to horizontally sum them. The most useful part of
17408     // this is that it lines up the results of two PSADBW instructions to be
17409     // two v2i64 vectors which concatenated are the 4 population counts. We can
17410     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
17411     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
17412     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
17413     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
17414
17415     // Do the horizontal sums into two v2i64s.
17416     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17417     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17418                       DAG.getBitcast(ByteVecVT, Low), Zeros);
17419     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17420                        DAG.getBitcast(ByteVecVT, High), Zeros);
17421
17422     // Merge them together.
17423     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
17424     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
17425                     DAG.getBitcast(ShortVecVT, Low),
17426                     DAG.getBitcast(ShortVecVT, High));
17427
17428     return DAG.getBitcast(VT, V);
17429   }
17430
17431   // The only element type left is i16.
17432   assert(EltVT == MVT::i16 && "Unknown how to handle type");
17433
17434   // To obtain pop count for each i16 element starting from the pop count for
17435   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
17436   // right by 8. It is important to shift as i16s as i8 vector shift isn't
17437   // directly supported.
17438   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
17439   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
17440   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17441   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
17442                   DAG.getBitcast(ByteVecVT, V));
17443   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17444 }
17445
17446 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
17447                                         const X86Subtarget *Subtarget,
17448                                         SelectionDAG &DAG) {
17449   MVT VT = Op.getSimpleValueType();
17450   MVT EltVT = VT.getVectorElementType();
17451   unsigned VecSize = VT.getSizeInBits();
17452
17453   // Implement a lookup table in register by using an algorithm based on:
17454   // http://wm.ite.pl/articles/sse-popcount.html
17455   //
17456   // The general idea is that every lower byte nibble in the input vector is an
17457   // index into a in-register pre-computed pop count table. We then split up the
17458   // input vector in two new ones: (1) a vector with only the shifted-right
17459   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
17460   // masked out higher ones) for each byte. PSHUB is used separately with both
17461   // to index the in-register table. Next, both are added and the result is a
17462   // i8 vector where each element contains the pop count for input byte.
17463   //
17464   // To obtain the pop count for elements != i8, we follow up with the same
17465   // approach and use additional tricks as described below.
17466   //
17467   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
17468                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
17469                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
17470                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
17471
17472   int NumByteElts = VecSize / 8;
17473   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
17474   SDValue In = DAG.getBitcast(ByteVecVT, Op);
17475   SmallVector<SDValue, 16> LUTVec;
17476   for (int i = 0; i < NumByteElts; ++i)
17477     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
17478   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
17479   SmallVector<SDValue, 16> Mask0F(NumByteElts,
17480                                   DAG.getConstant(0x0F, DL, MVT::i8));
17481   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
17482
17483   // High nibbles
17484   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
17485   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
17486   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
17487
17488   // Low nibbles
17489   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
17490
17491   // The input vector is used as the shuffle mask that index elements into the
17492   // LUT. After counting low and high nibbles, add the vector to obtain the
17493   // final pop count per i8 element.
17494   SDValue HighPopCnt =
17495       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
17496   SDValue LowPopCnt =
17497       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
17498   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
17499
17500   if (EltVT == MVT::i8)
17501     return PopCnt;
17502
17503   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
17504 }
17505
17506 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
17507                                        const X86Subtarget *Subtarget,
17508                                        SelectionDAG &DAG) {
17509   MVT VT = Op.getSimpleValueType();
17510   assert(VT.is128BitVector() &&
17511          "Only 128-bit vector bitmath lowering supported.");
17512
17513   int VecSize = VT.getSizeInBits();
17514   MVT EltVT = VT.getVectorElementType();
17515   int Len = EltVT.getSizeInBits();
17516
17517   // This is the vectorized version of the "best" algorithm from
17518   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17519   // with a minor tweak to use a series of adds + shifts instead of vector
17520   // multiplications. Implemented for all integer vector types. We only use
17521   // this when we don't have SSSE3 which allows a LUT-based lowering that is
17522   // much faster, even faster than using native popcnt instructions.
17523
17524   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
17525     MVT VT = V.getSimpleValueType();
17526     SmallVector<SDValue, 32> Shifters(
17527         VT.getVectorNumElements(),
17528         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
17529     return DAG.getNode(OpCode, DL, VT, V,
17530                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
17531   };
17532   auto GetMask = [&](SDValue V, APInt Mask) {
17533     MVT VT = V.getSimpleValueType();
17534     SmallVector<SDValue, 32> Masks(
17535         VT.getVectorNumElements(),
17536         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
17537     return DAG.getNode(ISD::AND, DL, VT, V,
17538                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
17539   };
17540
17541   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
17542   // x86, so set the SRL type to have elements at least i16 wide. This is
17543   // correct because all of our SRLs are followed immediately by a mask anyways
17544   // that handles any bits that sneak into the high bits of the byte elements.
17545   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
17546
17547   SDValue V = Op;
17548
17549   // v = v - ((v >> 1) & 0x55555555...)
17550   SDValue Srl =
17551       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
17552   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
17553   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
17554
17555   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17556   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
17557   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
17558   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
17559   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
17560
17561   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17562   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
17563   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
17564   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
17565
17566   // At this point, V contains the byte-wise population count, and we are
17567   // merely doing a horizontal sum if necessary to get the wider element
17568   // counts.
17569   if (EltVT == MVT::i8)
17570     return V;
17571
17572   return LowerHorizontalByteSum(
17573       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
17574       DAG);
17575 }
17576
17577 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17578                                 SelectionDAG &DAG) {
17579   MVT VT = Op.getSimpleValueType();
17580   // FIXME: Need to add AVX-512 support here!
17581   assert((VT.is256BitVector() || VT.is128BitVector()) &&
17582          "Unknown CTPOP type to handle");
17583   SDLoc DL(Op.getNode());
17584   SDValue Op0 = Op.getOperand(0);
17585
17586   if (!Subtarget->hasSSSE3()) {
17587     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
17588     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
17589     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
17590   }
17591
17592   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
17593     unsigned NumElems = VT.getVectorNumElements();
17594
17595     // Extract each 128-bit vector, compute pop count and concat the result.
17596     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
17597     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
17598
17599     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
17600                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
17601                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
17602   }
17603
17604   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
17605 }
17606
17607 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17608                           SelectionDAG &DAG) {
17609   assert(Op.getValueType().isVector() &&
17610          "We only do custom lowering for vector population count.");
17611   return LowerVectorCTPOP(Op, Subtarget, DAG);
17612 }
17613
17614 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17615   SDNode *Node = Op.getNode();
17616   SDLoc dl(Node);
17617   EVT T = Node->getValueType(0);
17618   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17619                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17620   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17621                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17622                        Node->getOperand(0),
17623                        Node->getOperand(1), negOp,
17624                        cast<AtomicSDNode>(Node)->getMemOperand(),
17625                        cast<AtomicSDNode>(Node)->getOrdering(),
17626                        cast<AtomicSDNode>(Node)->getSynchScope());
17627 }
17628
17629 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17630   SDNode *Node = Op.getNode();
17631   SDLoc dl(Node);
17632   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17633
17634   // Convert seq_cst store -> xchg
17635   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17636   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17637   //        (The only way to get a 16-byte store is cmpxchg16b)
17638   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17639   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17640       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17641     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17642                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17643                                  Node->getOperand(0),
17644                                  Node->getOperand(1), Node->getOperand(2),
17645                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17646                                  cast<AtomicSDNode>(Node)->getOrdering(),
17647                                  cast<AtomicSDNode>(Node)->getSynchScope());
17648     return Swap.getValue(1);
17649   }
17650   // Other atomic stores have a simple pattern.
17651   return Op;
17652 }
17653
17654 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17655   EVT VT = Op.getNode()->getSimpleValueType(0);
17656
17657   // Let legalize expand this if it isn't a legal type yet.
17658   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17659     return SDValue();
17660
17661   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17662
17663   unsigned Opc;
17664   bool ExtraOp = false;
17665   switch (Op.getOpcode()) {
17666   default: llvm_unreachable("Invalid code");
17667   case ISD::ADDC: Opc = X86ISD::ADD; break;
17668   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17669   case ISD::SUBC: Opc = X86ISD::SUB; break;
17670   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17671   }
17672
17673   if (!ExtraOp)
17674     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17675                        Op.getOperand(1));
17676   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17677                      Op.getOperand(1), Op.getOperand(2));
17678 }
17679
17680 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17681                             SelectionDAG &DAG) {
17682   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17683
17684   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17685   // which returns the values as { float, float } (in XMM0) or
17686   // { double, double } (which is returned in XMM0, XMM1).
17687   SDLoc dl(Op);
17688   SDValue Arg = Op.getOperand(0);
17689   EVT ArgVT = Arg.getValueType();
17690   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17691
17692   TargetLowering::ArgListTy Args;
17693   TargetLowering::ArgListEntry Entry;
17694
17695   Entry.Node = Arg;
17696   Entry.Ty = ArgTy;
17697   Entry.isSExt = false;
17698   Entry.isZExt = false;
17699   Args.push_back(Entry);
17700
17701   bool isF64 = ArgVT == MVT::f64;
17702   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17703   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17704   // the results are returned via SRet in memory.
17705   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17706   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17707   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17708
17709   Type *RetTy = isF64
17710     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17711     : (Type*)VectorType::get(ArgTy, 4);
17712
17713   TargetLowering::CallLoweringInfo CLI(DAG);
17714   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17715     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17716
17717   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17718
17719   if (isF64)
17720     // Returned in xmm0 and xmm1.
17721     return CallResult.first;
17722
17723   // Returned in bits 0:31 and 32:64 xmm0.
17724   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17725                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17726   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17727                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17728   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17729   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17730 }
17731
17732 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17733                              SelectionDAG &DAG) {
17734   assert(Subtarget->hasAVX512() &&
17735          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17736
17737   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17738   EVT VT = N->getValue().getValueType();
17739   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17740   SDLoc dl(Op);
17741
17742   // X86 scatter kills mask register, so its type should be added to
17743   // the list of return values
17744   if (N->getNumValues() == 1) {
17745     SDValue Index = N->getIndex();
17746     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17747         !Index.getValueType().is512BitVector())
17748       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17749
17750     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17751     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17752                       N->getOperand(3), Index };
17753
17754     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17755     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17756     return SDValue(NewScatter.getNode(), 0);
17757   }
17758   return Op;
17759 }
17760
17761 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17762                             SelectionDAG &DAG) {
17763   assert(Subtarget->hasAVX512() &&
17764          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17765
17766   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17767   EVT VT = Op.getValueType();
17768   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17769   SDLoc dl(Op);
17770
17771   SDValue Index = N->getIndex();
17772   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17773       !Index.getValueType().is512BitVector()) {
17774     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17775     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17776                       N->getOperand(3), Index };
17777     DAG.UpdateNodeOperands(N, Ops);
17778   }
17779   return Op;
17780 }
17781
17782 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
17783                                                     SelectionDAG &DAG) const {
17784   // TODO: Eventually, the lowering of these nodes should be informed by or
17785   // deferred to the GC strategy for the function in which they appear. For
17786   // now, however, they must be lowered to something. Since they are logically
17787   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17788   // require special handling for these nodes), lower them as literal NOOPs for
17789   // the time being.
17790   SmallVector<SDValue, 2> Ops;
17791
17792   Ops.push_back(Op.getOperand(0));
17793   if (Op->getGluedNode())
17794     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17795
17796   SDLoc OpDL(Op);
17797   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17798   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17799
17800   return NOOP;
17801 }
17802
17803 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
17804                                                   SelectionDAG &DAG) const {
17805   // TODO: Eventually, the lowering of these nodes should be informed by or
17806   // deferred to the GC strategy for the function in which they appear. For
17807   // now, however, they must be lowered to something. Since they are logically
17808   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17809   // require special handling for these nodes), lower them as literal NOOPs for
17810   // the time being.
17811   SmallVector<SDValue, 2> Ops;
17812
17813   Ops.push_back(Op.getOperand(0));
17814   if (Op->getGluedNode())
17815     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17816
17817   SDLoc OpDL(Op);
17818   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17819   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17820
17821   return NOOP;
17822 }
17823
17824 /// LowerOperation - Provide custom lowering hooks for some operations.
17825 ///
17826 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17827   switch (Op.getOpcode()) {
17828   default: llvm_unreachable("Should not custom lower this!");
17829   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17830   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17831     return LowerCMP_SWAP(Op, Subtarget, DAG);
17832   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17833   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17834   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17835   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17836   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17837   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17838   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17839   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17840   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17841   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17842   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17843   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17844   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17845   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17846   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17847   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17848   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17849   case ISD::SHL_PARTS:
17850   case ISD::SRA_PARTS:
17851   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17852   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17853   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17854   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17855   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17856   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17857   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17858   case ISD::SIGN_EXTEND_VECTOR_INREG:
17859     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
17860   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17861   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17862   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17863   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17864   case ISD::FABS:
17865   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17866   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17867   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17868   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17869   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17870   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17871   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17872   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17873   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17874   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17875   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17876   case ISD::INTRINSIC_VOID:
17877   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17878   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17879   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17880   case ISD::FRAME_TO_ARGS_OFFSET:
17881                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17882   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17883   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17884   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17885   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17886   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17887   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17888   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17889   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17890   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17891   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17892   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17893   case ISD::UMUL_LOHI:
17894   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17895   case ISD::SRA:
17896   case ISD::SRL:
17897   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17898   case ISD::SADDO:
17899   case ISD::UADDO:
17900   case ISD::SSUBO:
17901   case ISD::USUBO:
17902   case ISD::SMULO:
17903   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17904   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17905   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17906   case ISD::ADDC:
17907   case ISD::ADDE:
17908   case ISD::SUBC:
17909   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17910   case ISD::ADD:                return LowerADD(Op, DAG);
17911   case ISD::SUB:                return LowerSUB(Op, DAG);
17912   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17913   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17914   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17915   case ISD::GC_TRANSITION_START:
17916                                 return LowerGC_TRANSITION_START(Op, DAG);
17917   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
17918   }
17919 }
17920
17921 /// ReplaceNodeResults - Replace a node with an illegal result type
17922 /// with a new node built out of custom code.
17923 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17924                                            SmallVectorImpl<SDValue>&Results,
17925                                            SelectionDAG &DAG) const {
17926   SDLoc dl(N);
17927   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17928   switch (N->getOpcode()) {
17929   default:
17930     llvm_unreachable("Do not know how to custom type legalize this operation!");
17931   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17932   case X86ISD::FMINC:
17933   case X86ISD::FMIN:
17934   case X86ISD::FMAXC:
17935   case X86ISD::FMAX: {
17936     EVT VT = N->getValueType(0);
17937     if (VT != MVT::v2f32)
17938       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17939     SDValue UNDEF = DAG.getUNDEF(VT);
17940     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17941                               N->getOperand(0), UNDEF);
17942     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17943                               N->getOperand(1), UNDEF);
17944     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17945     return;
17946   }
17947   case ISD::SIGN_EXTEND_INREG:
17948   case ISD::ADDC:
17949   case ISD::ADDE:
17950   case ISD::SUBC:
17951   case ISD::SUBE:
17952     // We don't want to expand or promote these.
17953     return;
17954   case ISD::SDIV:
17955   case ISD::UDIV:
17956   case ISD::SREM:
17957   case ISD::UREM:
17958   case ISD::SDIVREM:
17959   case ISD::UDIVREM: {
17960     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17961     Results.push_back(V);
17962     return;
17963   }
17964   case ISD::FP_TO_SINT:
17965     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
17966     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
17967     if (N->getOperand(0).getValueType() == MVT::f16)
17968       break;
17969     // fallthrough
17970   case ISD::FP_TO_UINT: {
17971     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17972
17973     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17974       return;
17975
17976     std::pair<SDValue,SDValue> Vals =
17977         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17978     SDValue FIST = Vals.first, StackSlot = Vals.second;
17979     if (FIST.getNode()) {
17980       EVT VT = N->getValueType(0);
17981       // Return a load from the stack slot.
17982       if (StackSlot.getNode())
17983         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17984                                       MachinePointerInfo(),
17985                                       false, false, false, 0));
17986       else
17987         Results.push_back(FIST);
17988     }
17989     return;
17990   }
17991   case ISD::UINT_TO_FP: {
17992     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17993     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17994         N->getValueType(0) != MVT::v2f32)
17995       return;
17996     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17997                                  N->getOperand(0));
17998     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
17999                                      MVT::f64);
18000     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
18001     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
18002                              DAG.getBitcast(MVT::v2i64, VBias));
18003     Or = DAG.getBitcast(MVT::v2f64, Or);
18004     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
18005     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
18006     return;
18007   }
18008   case ISD::FP_ROUND: {
18009     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
18010         return;
18011     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
18012     Results.push_back(V);
18013     return;
18014   }
18015   case ISD::FP_EXTEND: {
18016     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
18017     // No other ValueType for FP_EXTEND should reach this point.
18018     assert(N->getValueType(0) == MVT::v2f32 &&
18019            "Do not know how to legalize this Node");
18020     return;
18021   }
18022   case ISD::INTRINSIC_W_CHAIN: {
18023     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
18024     switch (IntNo) {
18025     default : llvm_unreachable("Do not know how to custom type "
18026                                "legalize this intrinsic operation!");
18027     case Intrinsic::x86_rdtsc:
18028       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18029                                      Results);
18030     case Intrinsic::x86_rdtscp:
18031       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
18032                                      Results);
18033     case Intrinsic::x86_rdpmc:
18034       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
18035     }
18036   }
18037   case ISD::READCYCLECOUNTER: {
18038     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18039                                    Results);
18040   }
18041   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
18042     EVT T = N->getValueType(0);
18043     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
18044     bool Regs64bit = T == MVT::i128;
18045     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18046     SDValue cpInL, cpInH;
18047     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18048                         DAG.getConstant(0, dl, HalfT));
18049     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18050                         DAG.getConstant(1, dl, HalfT));
18051     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18052                              Regs64bit ? X86::RAX : X86::EAX,
18053                              cpInL, SDValue());
18054     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18055                              Regs64bit ? X86::RDX : X86::EDX,
18056                              cpInH, cpInL.getValue(1));
18057     SDValue swapInL, swapInH;
18058     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18059                           DAG.getConstant(0, dl, HalfT));
18060     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18061                           DAG.getConstant(1, dl, HalfT));
18062     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18063                                Regs64bit ? X86::RBX : X86::EBX,
18064                                swapInL, cpInH.getValue(1));
18065     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18066                                Regs64bit ? X86::RCX : X86::ECX,
18067                                swapInH, swapInL.getValue(1));
18068     SDValue Ops[] = { swapInH.getValue(0),
18069                       N->getOperand(1),
18070                       swapInH.getValue(1) };
18071     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18072     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18073     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18074                                   X86ISD::LCMPXCHG8_DAG;
18075     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18076     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18077                                         Regs64bit ? X86::RAX : X86::EAX,
18078                                         HalfT, Result.getValue(1));
18079     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18080                                         Regs64bit ? X86::RDX : X86::EDX,
18081                                         HalfT, cpOutL.getValue(2));
18082     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18083
18084     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18085                                         MVT::i32, cpOutH.getValue(2));
18086     SDValue Success =
18087         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18088                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18089     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18090
18091     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18092     Results.push_back(Success);
18093     Results.push_back(EFLAGS.getValue(1));
18094     return;
18095   }
18096   case ISD::ATOMIC_SWAP:
18097   case ISD::ATOMIC_LOAD_ADD:
18098   case ISD::ATOMIC_LOAD_SUB:
18099   case ISD::ATOMIC_LOAD_AND:
18100   case ISD::ATOMIC_LOAD_OR:
18101   case ISD::ATOMIC_LOAD_XOR:
18102   case ISD::ATOMIC_LOAD_NAND:
18103   case ISD::ATOMIC_LOAD_MIN:
18104   case ISD::ATOMIC_LOAD_MAX:
18105   case ISD::ATOMIC_LOAD_UMIN:
18106   case ISD::ATOMIC_LOAD_UMAX:
18107   case ISD::ATOMIC_LOAD: {
18108     // Delegate to generic TypeLegalization. Situations we can really handle
18109     // should have already been dealt with by AtomicExpandPass.cpp.
18110     break;
18111   }
18112   case ISD::BITCAST: {
18113     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18114     EVT DstVT = N->getValueType(0);
18115     EVT SrcVT = N->getOperand(0)->getValueType(0);
18116
18117     if (SrcVT != MVT::f64 ||
18118         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18119       return;
18120
18121     unsigned NumElts = DstVT.getVectorNumElements();
18122     EVT SVT = DstVT.getVectorElementType();
18123     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18124     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18125                                    MVT::v2f64, N->getOperand(0));
18126     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18127
18128     if (ExperimentalVectorWideningLegalization) {
18129       // If we are legalizing vectors by widening, we already have the desired
18130       // legal vector type, just return it.
18131       Results.push_back(ToVecInt);
18132       return;
18133     }
18134
18135     SmallVector<SDValue, 8> Elts;
18136     for (unsigned i = 0, e = NumElts; i != e; ++i)
18137       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18138                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18139
18140     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18141   }
18142   }
18143 }
18144
18145 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18146   switch ((X86ISD::NodeType)Opcode) {
18147   case X86ISD::FIRST_NUMBER:       break;
18148   case X86ISD::BSF:                return "X86ISD::BSF";
18149   case X86ISD::BSR:                return "X86ISD::BSR";
18150   case X86ISD::SHLD:               return "X86ISD::SHLD";
18151   case X86ISD::SHRD:               return "X86ISD::SHRD";
18152   case X86ISD::FAND:               return "X86ISD::FAND";
18153   case X86ISD::FANDN:              return "X86ISD::FANDN";
18154   case X86ISD::FOR:                return "X86ISD::FOR";
18155   case X86ISD::FXOR:               return "X86ISD::FXOR";
18156   case X86ISD::FSRL:               return "X86ISD::FSRL";
18157   case X86ISD::FILD:               return "X86ISD::FILD";
18158   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18159   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18160   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18161   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18162   case X86ISD::FLD:                return "X86ISD::FLD";
18163   case X86ISD::FST:                return "X86ISD::FST";
18164   case X86ISD::CALL:               return "X86ISD::CALL";
18165   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18166   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18167   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18168   case X86ISD::BT:                 return "X86ISD::BT";
18169   case X86ISD::CMP:                return "X86ISD::CMP";
18170   case X86ISD::COMI:               return "X86ISD::COMI";
18171   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18172   case X86ISD::CMPM:               return "X86ISD::CMPM";
18173   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18174   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18175   case X86ISD::SETCC:              return "X86ISD::SETCC";
18176   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18177   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18178   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18179   case X86ISD::CMOV:               return "X86ISD::CMOV";
18180   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
18181   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
18182   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
18183   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
18184   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
18185   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
18186   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
18187   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
18188   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
18189   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
18190   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
18191   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
18192   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
18193   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
18194   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
18195   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
18196   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
18197   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
18198   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
18199   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
18200   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
18201   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
18202   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
18203   case X86ISD::HADD:               return "X86ISD::HADD";
18204   case X86ISD::HSUB:               return "X86ISD::HSUB";
18205   case X86ISD::FHADD:              return "X86ISD::FHADD";
18206   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
18207   case X86ISD::UMAX:               return "X86ISD::UMAX";
18208   case X86ISD::UMIN:               return "X86ISD::UMIN";
18209   case X86ISD::SMAX:               return "X86ISD::SMAX";
18210   case X86ISD::SMIN:               return "X86ISD::SMIN";
18211   case X86ISD::FMAX:               return "X86ISD::FMAX";
18212   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
18213   case X86ISD::FMIN:               return "X86ISD::FMIN";
18214   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
18215   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
18216   case X86ISD::FMINC:              return "X86ISD::FMINC";
18217   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
18218   case X86ISD::FRCP:               return "X86ISD::FRCP";
18219   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
18220   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
18221   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
18222   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
18223   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
18224   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
18225   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
18226   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
18227   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
18228   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
18229   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
18230   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
18231   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
18232   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
18233   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
18234   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
18235   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
18236   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
18237   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
18238   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
18239   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
18240   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
18241   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
18242   case X86ISD::VSHL:               return "X86ISD::VSHL";
18243   case X86ISD::VSRL:               return "X86ISD::VSRL";
18244   case X86ISD::VSRA:               return "X86ISD::VSRA";
18245   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
18246   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
18247   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
18248   case X86ISD::CMPP:               return "X86ISD::CMPP";
18249   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
18250   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
18251   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
18252   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
18253   case X86ISD::ADD:                return "X86ISD::ADD";
18254   case X86ISD::SUB:                return "X86ISD::SUB";
18255   case X86ISD::ADC:                return "X86ISD::ADC";
18256   case X86ISD::SBB:                return "X86ISD::SBB";
18257   case X86ISD::SMUL:               return "X86ISD::SMUL";
18258   case X86ISD::UMUL:               return "X86ISD::UMUL";
18259   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
18260   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
18261   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
18262   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
18263   case X86ISD::INC:                return "X86ISD::INC";
18264   case X86ISD::DEC:                return "X86ISD::DEC";
18265   case X86ISD::OR:                 return "X86ISD::OR";
18266   case X86ISD::XOR:                return "X86ISD::XOR";
18267   case X86ISD::AND:                return "X86ISD::AND";
18268   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
18269   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
18270   case X86ISD::PTEST:              return "X86ISD::PTEST";
18271   case X86ISD::TESTP:              return "X86ISD::TESTP";
18272   case X86ISD::TESTM:              return "X86ISD::TESTM";
18273   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
18274   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
18275   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
18276   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
18277   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
18278   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
18279   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
18280   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
18281   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
18282   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
18283   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
18284   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
18285   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
18286   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
18287   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
18288   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
18289   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
18290   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
18291   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
18292   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
18293   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
18294   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
18295   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
18296   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
18297   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
18298   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
18299   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
18300   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
18301   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
18302   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
18303   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
18304   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
18305   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
18306   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
18307   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
18308   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
18309   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
18310   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
18311   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
18312   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
18313   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
18314   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
18315   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
18316   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
18317   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
18318   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
18319   case X86ISD::SAHF:               return "X86ISD::SAHF";
18320   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
18321   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
18322   case X86ISD::FMADD:              return "X86ISD::FMADD";
18323   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
18324   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
18325   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
18326   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
18327   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
18328   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
18329   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
18330   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
18331   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
18332   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
18333   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
18334   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
18335   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
18336   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
18337   case X86ISD::XTEST:              return "X86ISD::XTEST";
18338   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
18339   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
18340   case X86ISD::SELECT:             return "X86ISD::SELECT";
18341   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
18342   case X86ISD::RCP28:              return "X86ISD::RCP28";
18343   case X86ISD::EXP2:               return "X86ISD::EXP2";
18344   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
18345   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
18346   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
18347   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
18348   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
18349   case X86ISD::ADDS:               return "X86ISD::ADDS";
18350   case X86ISD::SUBS:               return "X86ISD::SUBS";
18351   }
18352   return nullptr;
18353 }
18354
18355 // isLegalAddressingMode - Return true if the addressing mode represented
18356 // by AM is legal for this target, for a load/store of the specified type.
18357 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
18358                                               Type *Ty,
18359                                               unsigned AS) const {
18360   // X86 supports extremely general addressing modes.
18361   CodeModel::Model M = getTargetMachine().getCodeModel();
18362   Reloc::Model R = getTargetMachine().getRelocationModel();
18363
18364   // X86 allows a sign-extended 32-bit immediate field as a displacement.
18365   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
18366     return false;
18367
18368   if (AM.BaseGV) {
18369     unsigned GVFlags =
18370       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
18371
18372     // If a reference to this global requires an extra load, we can't fold it.
18373     if (isGlobalStubReference(GVFlags))
18374       return false;
18375
18376     // If BaseGV requires a register for the PIC base, we cannot also have a
18377     // BaseReg specified.
18378     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
18379       return false;
18380
18381     // If lower 4G is not available, then we must use rip-relative addressing.
18382     if ((M != CodeModel::Small || R != Reloc::Static) &&
18383         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
18384       return false;
18385   }
18386
18387   switch (AM.Scale) {
18388   case 0:
18389   case 1:
18390   case 2:
18391   case 4:
18392   case 8:
18393     // These scales always work.
18394     break;
18395   case 3:
18396   case 5:
18397   case 9:
18398     // These scales are formed with basereg+scalereg.  Only accept if there is
18399     // no basereg yet.
18400     if (AM.HasBaseReg)
18401       return false;
18402     break;
18403   default:  // Other stuff never works.
18404     return false;
18405   }
18406
18407   return true;
18408 }
18409
18410 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
18411   unsigned Bits = Ty->getScalarSizeInBits();
18412
18413   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
18414   // particularly cheaper than those without.
18415   if (Bits == 8)
18416     return false;
18417
18418   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
18419   // variable shifts just as cheap as scalar ones.
18420   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18421     return false;
18422
18423   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18424   // fully general vector.
18425   return true;
18426 }
18427
18428 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18429   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18430     return false;
18431   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18432   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18433   return NumBits1 > NumBits2;
18434 }
18435
18436 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18437   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18438     return false;
18439
18440   if (!isTypeLegal(EVT::getEVT(Ty1)))
18441     return false;
18442
18443   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18444
18445   // Assuming the caller doesn't have a zeroext or signext return parameter,
18446   // truncation all the way down to i1 is valid.
18447   return true;
18448 }
18449
18450 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18451   return isInt<32>(Imm);
18452 }
18453
18454 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18455   // Can also use sub to handle negated immediates.
18456   return isInt<32>(Imm);
18457 }
18458
18459 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18460   if (!VT1.isInteger() || !VT2.isInteger())
18461     return false;
18462   unsigned NumBits1 = VT1.getSizeInBits();
18463   unsigned NumBits2 = VT2.getSizeInBits();
18464   return NumBits1 > NumBits2;
18465 }
18466
18467 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18468   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18469   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18470 }
18471
18472 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18473   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18474   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18475 }
18476
18477 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18478   EVT VT1 = Val.getValueType();
18479   if (isZExtFree(VT1, VT2))
18480     return true;
18481
18482   if (Val.getOpcode() != ISD::LOAD)
18483     return false;
18484
18485   if (!VT1.isSimple() || !VT1.isInteger() ||
18486       !VT2.isSimple() || !VT2.isInteger())
18487     return false;
18488
18489   switch (VT1.getSimpleVT().SimpleTy) {
18490   default: break;
18491   case MVT::i8:
18492   case MVT::i16:
18493   case MVT::i32:
18494     // X86 has 8, 16, and 32-bit zero-extending loads.
18495     return true;
18496   }
18497
18498   return false;
18499 }
18500
18501 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18502
18503 bool
18504 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18505   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18506     return false;
18507
18508   VT = VT.getScalarType();
18509
18510   if (!VT.isSimple())
18511     return false;
18512
18513   switch (VT.getSimpleVT().SimpleTy) {
18514   case MVT::f32:
18515   case MVT::f64:
18516     return true;
18517   default:
18518     break;
18519   }
18520
18521   return false;
18522 }
18523
18524 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18525   // i16 instructions are longer (0x66 prefix) and potentially slower.
18526   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18527 }
18528
18529 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18530 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18531 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18532 /// are assumed to be legal.
18533 bool
18534 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18535                                       EVT VT) const {
18536   if (!VT.isSimple())
18537     return false;
18538
18539   // Not for i1 vectors
18540   if (VT.getScalarType() == MVT::i1)
18541     return false;
18542
18543   // Very little shuffling can be done for 64-bit vectors right now.
18544   if (VT.getSizeInBits() == 64)
18545     return false;
18546
18547   // We only care that the types being shuffled are legal. The lowering can
18548   // handle any possible shuffle mask that results.
18549   return isTypeLegal(VT.getSimpleVT());
18550 }
18551
18552 bool
18553 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18554                                           EVT VT) const {
18555   // Just delegate to the generic legality, clear masks aren't special.
18556   return isShuffleMaskLegal(Mask, VT);
18557 }
18558
18559 //===----------------------------------------------------------------------===//
18560 //                           X86 Scheduler Hooks
18561 //===----------------------------------------------------------------------===//
18562
18563 /// Utility function to emit xbegin specifying the start of an RTM region.
18564 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18565                                      const TargetInstrInfo *TII) {
18566   DebugLoc DL = MI->getDebugLoc();
18567
18568   const BasicBlock *BB = MBB->getBasicBlock();
18569   MachineFunction::iterator I = MBB;
18570   ++I;
18571
18572   // For the v = xbegin(), we generate
18573   //
18574   // thisMBB:
18575   //  xbegin sinkMBB
18576   //
18577   // mainMBB:
18578   //  eax = -1
18579   //
18580   // sinkMBB:
18581   //  v = eax
18582
18583   MachineBasicBlock *thisMBB = MBB;
18584   MachineFunction *MF = MBB->getParent();
18585   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18586   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18587   MF->insert(I, mainMBB);
18588   MF->insert(I, sinkMBB);
18589
18590   // Transfer the remainder of BB and its successor edges to sinkMBB.
18591   sinkMBB->splice(sinkMBB->begin(), MBB,
18592                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18593   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18594
18595   // thisMBB:
18596   //  xbegin sinkMBB
18597   //  # fallthrough to mainMBB
18598   //  # abortion to sinkMBB
18599   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18600   thisMBB->addSuccessor(mainMBB);
18601   thisMBB->addSuccessor(sinkMBB);
18602
18603   // mainMBB:
18604   //  EAX = -1
18605   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18606   mainMBB->addSuccessor(sinkMBB);
18607
18608   // sinkMBB:
18609   // EAX is live into the sinkMBB
18610   sinkMBB->addLiveIn(X86::EAX);
18611   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18612           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18613     .addReg(X86::EAX);
18614
18615   MI->eraseFromParent();
18616   return sinkMBB;
18617 }
18618
18619 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18620 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18621 // in the .td file.
18622 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18623                                        const TargetInstrInfo *TII) {
18624   unsigned Opc;
18625   switch (MI->getOpcode()) {
18626   default: llvm_unreachable("illegal opcode!");
18627   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18628   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18629   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18630   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18631   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18632   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18633   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18634   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18635   }
18636
18637   DebugLoc dl = MI->getDebugLoc();
18638   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18639
18640   unsigned NumArgs = MI->getNumOperands();
18641   for (unsigned i = 1; i < NumArgs; ++i) {
18642     MachineOperand &Op = MI->getOperand(i);
18643     if (!(Op.isReg() && Op.isImplicit()))
18644       MIB.addOperand(Op);
18645   }
18646   if (MI->hasOneMemOperand())
18647     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18648
18649   BuildMI(*BB, MI, dl,
18650     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18651     .addReg(X86::XMM0);
18652
18653   MI->eraseFromParent();
18654   return BB;
18655 }
18656
18657 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18658 // defs in an instruction pattern
18659 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18660                                        const TargetInstrInfo *TII) {
18661   unsigned Opc;
18662   switch (MI->getOpcode()) {
18663   default: llvm_unreachable("illegal opcode!");
18664   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18665   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18666   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18667   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18668   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18669   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18670   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18671   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18672   }
18673
18674   DebugLoc dl = MI->getDebugLoc();
18675   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18676
18677   unsigned NumArgs = MI->getNumOperands(); // remove the results
18678   for (unsigned i = 1; i < NumArgs; ++i) {
18679     MachineOperand &Op = MI->getOperand(i);
18680     if (!(Op.isReg() && Op.isImplicit()))
18681       MIB.addOperand(Op);
18682   }
18683   if (MI->hasOneMemOperand())
18684     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18685
18686   BuildMI(*BB, MI, dl,
18687     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18688     .addReg(X86::ECX);
18689
18690   MI->eraseFromParent();
18691   return BB;
18692 }
18693
18694 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18695                                       const X86Subtarget *Subtarget) {
18696   DebugLoc dl = MI->getDebugLoc();
18697   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18698   // Address into RAX/EAX, other two args into ECX, EDX.
18699   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18700   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18701   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18702   for (int i = 0; i < X86::AddrNumOperands; ++i)
18703     MIB.addOperand(MI->getOperand(i));
18704
18705   unsigned ValOps = X86::AddrNumOperands;
18706   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18707     .addReg(MI->getOperand(ValOps).getReg());
18708   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18709     .addReg(MI->getOperand(ValOps+1).getReg());
18710
18711   // The instruction doesn't actually take any operands though.
18712   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18713
18714   MI->eraseFromParent(); // The pseudo is gone now.
18715   return BB;
18716 }
18717
18718 MachineBasicBlock *
18719 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18720                                                  MachineBasicBlock *MBB) const {
18721   // Emit va_arg instruction on X86-64.
18722
18723   // Operands to this pseudo-instruction:
18724   // 0  ) Output        : destination address (reg)
18725   // 1-5) Input         : va_list address (addr, i64mem)
18726   // 6  ) ArgSize       : Size (in bytes) of vararg type
18727   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18728   // 8  ) Align         : Alignment of type
18729   // 9  ) EFLAGS (implicit-def)
18730
18731   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18732   static_assert(X86::AddrNumOperands == 5,
18733                 "VAARG_64 assumes 5 address operands");
18734
18735   unsigned DestReg = MI->getOperand(0).getReg();
18736   MachineOperand &Base = MI->getOperand(1);
18737   MachineOperand &Scale = MI->getOperand(2);
18738   MachineOperand &Index = MI->getOperand(3);
18739   MachineOperand &Disp = MI->getOperand(4);
18740   MachineOperand &Segment = MI->getOperand(5);
18741   unsigned ArgSize = MI->getOperand(6).getImm();
18742   unsigned ArgMode = MI->getOperand(7).getImm();
18743   unsigned Align = MI->getOperand(8).getImm();
18744
18745   // Memory Reference
18746   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18747   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18748   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18749
18750   // Machine Information
18751   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18752   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18753   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18754   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18755   DebugLoc DL = MI->getDebugLoc();
18756
18757   // struct va_list {
18758   //   i32   gp_offset
18759   //   i32   fp_offset
18760   //   i64   overflow_area (address)
18761   //   i64   reg_save_area (address)
18762   // }
18763   // sizeof(va_list) = 24
18764   // alignment(va_list) = 8
18765
18766   unsigned TotalNumIntRegs = 6;
18767   unsigned TotalNumXMMRegs = 8;
18768   bool UseGPOffset = (ArgMode == 1);
18769   bool UseFPOffset = (ArgMode == 2);
18770   unsigned MaxOffset = TotalNumIntRegs * 8 +
18771                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18772
18773   /* Align ArgSize to a multiple of 8 */
18774   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18775   bool NeedsAlign = (Align > 8);
18776
18777   MachineBasicBlock *thisMBB = MBB;
18778   MachineBasicBlock *overflowMBB;
18779   MachineBasicBlock *offsetMBB;
18780   MachineBasicBlock *endMBB;
18781
18782   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18783   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18784   unsigned OffsetReg = 0;
18785
18786   if (!UseGPOffset && !UseFPOffset) {
18787     // If we only pull from the overflow region, we don't create a branch.
18788     // We don't need to alter control flow.
18789     OffsetDestReg = 0; // unused
18790     OverflowDestReg = DestReg;
18791
18792     offsetMBB = nullptr;
18793     overflowMBB = thisMBB;
18794     endMBB = thisMBB;
18795   } else {
18796     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18797     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18798     // If not, pull from overflow_area. (branch to overflowMBB)
18799     //
18800     //       thisMBB
18801     //         |     .
18802     //         |        .
18803     //     offsetMBB   overflowMBB
18804     //         |        .
18805     //         |     .
18806     //        endMBB
18807
18808     // Registers for the PHI in endMBB
18809     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18810     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18811
18812     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18813     MachineFunction *MF = MBB->getParent();
18814     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18815     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18816     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18817
18818     MachineFunction::iterator MBBIter = MBB;
18819     ++MBBIter;
18820
18821     // Insert the new basic blocks
18822     MF->insert(MBBIter, offsetMBB);
18823     MF->insert(MBBIter, overflowMBB);
18824     MF->insert(MBBIter, endMBB);
18825
18826     // Transfer the remainder of MBB and its successor edges to endMBB.
18827     endMBB->splice(endMBB->begin(), thisMBB,
18828                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18829     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18830
18831     // Make offsetMBB and overflowMBB successors of thisMBB
18832     thisMBB->addSuccessor(offsetMBB);
18833     thisMBB->addSuccessor(overflowMBB);
18834
18835     // endMBB is a successor of both offsetMBB and overflowMBB
18836     offsetMBB->addSuccessor(endMBB);
18837     overflowMBB->addSuccessor(endMBB);
18838
18839     // Load the offset value into a register
18840     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18841     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18842       .addOperand(Base)
18843       .addOperand(Scale)
18844       .addOperand(Index)
18845       .addDisp(Disp, UseFPOffset ? 4 : 0)
18846       .addOperand(Segment)
18847       .setMemRefs(MMOBegin, MMOEnd);
18848
18849     // Check if there is enough room left to pull this argument.
18850     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18851       .addReg(OffsetReg)
18852       .addImm(MaxOffset + 8 - ArgSizeA8);
18853
18854     // Branch to "overflowMBB" if offset >= max
18855     // Fall through to "offsetMBB" otherwise
18856     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18857       .addMBB(overflowMBB);
18858   }
18859
18860   // In offsetMBB, emit code to use the reg_save_area.
18861   if (offsetMBB) {
18862     assert(OffsetReg != 0);
18863
18864     // Read the reg_save_area address.
18865     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18866     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18867       .addOperand(Base)
18868       .addOperand(Scale)
18869       .addOperand(Index)
18870       .addDisp(Disp, 16)
18871       .addOperand(Segment)
18872       .setMemRefs(MMOBegin, MMOEnd);
18873
18874     // Zero-extend the offset
18875     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18876       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18877         .addImm(0)
18878         .addReg(OffsetReg)
18879         .addImm(X86::sub_32bit);
18880
18881     // Add the offset to the reg_save_area to get the final address.
18882     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18883       .addReg(OffsetReg64)
18884       .addReg(RegSaveReg);
18885
18886     // Compute the offset for the next argument
18887     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18888     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18889       .addReg(OffsetReg)
18890       .addImm(UseFPOffset ? 16 : 8);
18891
18892     // Store it back into the va_list.
18893     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18894       .addOperand(Base)
18895       .addOperand(Scale)
18896       .addOperand(Index)
18897       .addDisp(Disp, UseFPOffset ? 4 : 0)
18898       .addOperand(Segment)
18899       .addReg(NextOffsetReg)
18900       .setMemRefs(MMOBegin, MMOEnd);
18901
18902     // Jump to endMBB
18903     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18904       .addMBB(endMBB);
18905   }
18906
18907   //
18908   // Emit code to use overflow area
18909   //
18910
18911   // Load the overflow_area address into a register.
18912   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18913   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18914     .addOperand(Base)
18915     .addOperand(Scale)
18916     .addOperand(Index)
18917     .addDisp(Disp, 8)
18918     .addOperand(Segment)
18919     .setMemRefs(MMOBegin, MMOEnd);
18920
18921   // If we need to align it, do so. Otherwise, just copy the address
18922   // to OverflowDestReg.
18923   if (NeedsAlign) {
18924     // Align the overflow address
18925     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18926     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18927
18928     // aligned_addr = (addr + (align-1)) & ~(align-1)
18929     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18930       .addReg(OverflowAddrReg)
18931       .addImm(Align-1);
18932
18933     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18934       .addReg(TmpReg)
18935       .addImm(~(uint64_t)(Align-1));
18936   } else {
18937     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18938       .addReg(OverflowAddrReg);
18939   }
18940
18941   // Compute the next overflow address after this argument.
18942   // (the overflow address should be kept 8-byte aligned)
18943   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18944   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18945     .addReg(OverflowDestReg)
18946     .addImm(ArgSizeA8);
18947
18948   // Store the new overflow address.
18949   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18950     .addOperand(Base)
18951     .addOperand(Scale)
18952     .addOperand(Index)
18953     .addDisp(Disp, 8)
18954     .addOperand(Segment)
18955     .addReg(NextAddrReg)
18956     .setMemRefs(MMOBegin, MMOEnd);
18957
18958   // If we branched, emit the PHI to the front of endMBB.
18959   if (offsetMBB) {
18960     BuildMI(*endMBB, endMBB->begin(), DL,
18961             TII->get(X86::PHI), DestReg)
18962       .addReg(OffsetDestReg).addMBB(offsetMBB)
18963       .addReg(OverflowDestReg).addMBB(overflowMBB);
18964   }
18965
18966   // Erase the pseudo instruction
18967   MI->eraseFromParent();
18968
18969   return endMBB;
18970 }
18971
18972 MachineBasicBlock *
18973 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18974                                                  MachineInstr *MI,
18975                                                  MachineBasicBlock *MBB) const {
18976   // Emit code to save XMM registers to the stack. The ABI says that the
18977   // number of registers to save is given in %al, so it's theoretically
18978   // possible to do an indirect jump trick to avoid saving all of them,
18979   // however this code takes a simpler approach and just executes all
18980   // of the stores if %al is non-zero. It's less code, and it's probably
18981   // easier on the hardware branch predictor, and stores aren't all that
18982   // expensive anyway.
18983
18984   // Create the new basic blocks. One block contains all the XMM stores,
18985   // and one block is the final destination regardless of whether any
18986   // stores were performed.
18987   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18988   MachineFunction *F = MBB->getParent();
18989   MachineFunction::iterator MBBIter = MBB;
18990   ++MBBIter;
18991   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18992   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18993   F->insert(MBBIter, XMMSaveMBB);
18994   F->insert(MBBIter, EndMBB);
18995
18996   // Transfer the remainder of MBB and its successor edges to EndMBB.
18997   EndMBB->splice(EndMBB->begin(), MBB,
18998                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18999   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
19000
19001   // The original block will now fall through to the XMM save block.
19002   MBB->addSuccessor(XMMSaveMBB);
19003   // The XMMSaveMBB will fall through to the end block.
19004   XMMSaveMBB->addSuccessor(EndMBB);
19005
19006   // Now add the instructions.
19007   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19008   DebugLoc DL = MI->getDebugLoc();
19009
19010   unsigned CountReg = MI->getOperand(0).getReg();
19011   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
19012   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
19013
19014   if (!Subtarget->isTargetWin64()) {
19015     // If %al is 0, branch around the XMM save block.
19016     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
19017     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
19018     MBB->addSuccessor(EndMBB);
19019   }
19020
19021   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
19022   // that was just emitted, but clearly shouldn't be "saved".
19023   assert((MI->getNumOperands() <= 3 ||
19024           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
19025           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
19026          && "Expected last argument to be EFLAGS");
19027   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
19028   // In the XMM save block, save all the XMM argument registers.
19029   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
19030     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
19031     MachineMemOperand *MMO =
19032       F->getMachineMemOperand(
19033           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
19034         MachineMemOperand::MOStore,
19035         /*Size=*/16, /*Align=*/16);
19036     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
19037       .addFrameIndex(RegSaveFrameIndex)
19038       .addImm(/*Scale=*/1)
19039       .addReg(/*IndexReg=*/0)
19040       .addImm(/*Disp=*/Offset)
19041       .addReg(/*Segment=*/0)
19042       .addReg(MI->getOperand(i).getReg())
19043       .addMemOperand(MMO);
19044   }
19045
19046   MI->eraseFromParent();   // The pseudo instruction is gone now.
19047
19048   return EndMBB;
19049 }
19050
19051 // The EFLAGS operand of SelectItr might be missing a kill marker
19052 // because there were multiple uses of EFLAGS, and ISel didn't know
19053 // which to mark. Figure out whether SelectItr should have had a
19054 // kill marker, and set it if it should. Returns the correct kill
19055 // marker value.
19056 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19057                                      MachineBasicBlock* BB,
19058                                      const TargetRegisterInfo* TRI) {
19059   // Scan forward through BB for a use/def of EFLAGS.
19060   MachineBasicBlock::iterator miI(std::next(SelectItr));
19061   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19062     const MachineInstr& mi = *miI;
19063     if (mi.readsRegister(X86::EFLAGS))
19064       return false;
19065     if (mi.definesRegister(X86::EFLAGS))
19066       break; // Should have kill-flag - update below.
19067   }
19068
19069   // If we hit the end of the block, check whether EFLAGS is live into a
19070   // successor.
19071   if (miI == BB->end()) {
19072     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19073                                           sEnd = BB->succ_end();
19074          sItr != sEnd; ++sItr) {
19075       MachineBasicBlock* succ = *sItr;
19076       if (succ->isLiveIn(X86::EFLAGS))
19077         return false;
19078     }
19079   }
19080
19081   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19082   // out. SelectMI should have a kill flag on EFLAGS.
19083   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19084   return true;
19085 }
19086
19087 MachineBasicBlock *
19088 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19089                                      MachineBasicBlock *BB) const {
19090   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19091   DebugLoc DL = MI->getDebugLoc();
19092
19093   // To "insert" a SELECT_CC instruction, we actually have to insert the
19094   // diamond control-flow pattern.  The incoming instruction knows the
19095   // destination vreg to set, the condition code register to branch on, the
19096   // true/false values to select between, and a branch opcode to use.
19097   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19098   MachineFunction::iterator It = BB;
19099   ++It;
19100
19101   //  thisMBB:
19102   //  ...
19103   //   TrueVal = ...
19104   //   cmpTY ccX, r1, r2
19105   //   bCC copy1MBB
19106   //   fallthrough --> copy0MBB
19107   MachineBasicBlock *thisMBB = BB;
19108   MachineFunction *F = BB->getParent();
19109
19110   // We also lower double CMOVs:
19111   //   (CMOV (CMOV F, T, cc1), T, cc2)
19112   // to two successives branches.  For that, we look for another CMOV as the
19113   // following instruction.
19114   //
19115   // Without this, we would add a PHI between the two jumps, which ends up
19116   // creating a few copies all around. For instance, for
19117   //
19118   //    (sitofp (zext (fcmp une)))
19119   //
19120   // we would generate:
19121   //
19122   //         ucomiss %xmm1, %xmm0
19123   //         movss  <1.0f>, %xmm0
19124   //         movaps  %xmm0, %xmm1
19125   //         jne     .LBB5_2
19126   //         xorps   %xmm1, %xmm1
19127   // .LBB5_2:
19128   //         jp      .LBB5_4
19129   //         movaps  %xmm1, %xmm0
19130   // .LBB5_4:
19131   //         retq
19132   //
19133   // because this custom-inserter would have generated:
19134   //
19135   //   A
19136   //   | \
19137   //   |  B
19138   //   | /
19139   //   C
19140   //   | \
19141   //   |  D
19142   //   | /
19143   //   E
19144   //
19145   // A: X = ...; Y = ...
19146   // B: empty
19147   // C: Z = PHI [X, A], [Y, B]
19148   // D: empty
19149   // E: PHI [X, C], [Z, D]
19150   //
19151   // If we lower both CMOVs in a single step, we can instead generate:
19152   //
19153   //   A
19154   //   | \
19155   //   |  C
19156   //   | /|
19157   //   |/ |
19158   //   |  |
19159   //   |  D
19160   //   | /
19161   //   E
19162   //
19163   // A: X = ...; Y = ...
19164   // D: empty
19165   // E: PHI [X, A], [X, C], [Y, D]
19166   //
19167   // Which, in our sitofp/fcmp example, gives us something like:
19168   //
19169   //         ucomiss %xmm1, %xmm0
19170   //         movss  <1.0f>, %xmm0
19171   //         jne     .LBB5_4
19172   //         jp      .LBB5_4
19173   //         xorps   %xmm0, %xmm0
19174   // .LBB5_4:
19175   //         retq
19176   //
19177   MachineInstr *NextCMOV = nullptr;
19178   MachineBasicBlock::iterator NextMIIt =
19179       std::next(MachineBasicBlock::iterator(MI));
19180   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
19181       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
19182       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
19183     NextCMOV = &*NextMIIt;
19184
19185   MachineBasicBlock *jcc1MBB = nullptr;
19186
19187   // If we have a double CMOV, we lower it to two successive branches to
19188   // the same block.  EFLAGS is used by both, so mark it as live in the second.
19189   if (NextCMOV) {
19190     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
19191     F->insert(It, jcc1MBB);
19192     jcc1MBB->addLiveIn(X86::EFLAGS);
19193   }
19194
19195   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
19196   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
19197   F->insert(It, copy0MBB);
19198   F->insert(It, sinkMBB);
19199
19200   // If the EFLAGS register isn't dead in the terminator, then claim that it's
19201   // live into the sink and copy blocks.
19202   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
19203
19204   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
19205   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
19206       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
19207     copy0MBB->addLiveIn(X86::EFLAGS);
19208     sinkMBB->addLiveIn(X86::EFLAGS);
19209   }
19210
19211   // Transfer the remainder of BB and its successor edges to sinkMBB.
19212   sinkMBB->splice(sinkMBB->begin(), BB,
19213                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
19214   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
19215
19216   // Add the true and fallthrough blocks as its successors.
19217   if (NextCMOV) {
19218     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
19219     BB->addSuccessor(jcc1MBB);
19220
19221     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
19222     // jump to the sinkMBB.
19223     jcc1MBB->addSuccessor(copy0MBB);
19224     jcc1MBB->addSuccessor(sinkMBB);
19225   } else {
19226     BB->addSuccessor(copy0MBB);
19227   }
19228
19229   // The true block target of the first (or only) branch is always sinkMBB.
19230   BB->addSuccessor(sinkMBB);
19231
19232   // Create the conditional branch instruction.
19233   unsigned Opc =
19234     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
19235   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
19236
19237   if (NextCMOV) {
19238     unsigned Opc2 = X86::GetCondBranchFromCond(
19239         (X86::CondCode)NextCMOV->getOperand(3).getImm());
19240     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
19241   }
19242
19243   //  copy0MBB:
19244   //   %FalseValue = ...
19245   //   # fallthrough to sinkMBB
19246   copy0MBB->addSuccessor(sinkMBB);
19247
19248   //  sinkMBB:
19249   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
19250   //  ...
19251   MachineInstrBuilder MIB =
19252       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
19253               MI->getOperand(0).getReg())
19254           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
19255           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
19256
19257   // If we have a double CMOV, the second Jcc provides the same incoming
19258   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
19259   if (NextCMOV) {
19260     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
19261     // Copy the PHI result to the register defined by the second CMOV.
19262     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
19263             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
19264         .addReg(MI->getOperand(0).getReg());
19265     NextCMOV->eraseFromParent();
19266   }
19267
19268   MI->eraseFromParent();   // The pseudo instruction is gone now.
19269   return sinkMBB;
19270 }
19271
19272 MachineBasicBlock *
19273 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
19274                                         MachineBasicBlock *BB) const {
19275   MachineFunction *MF = BB->getParent();
19276   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19277   DebugLoc DL = MI->getDebugLoc();
19278   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19279
19280   assert(MF->shouldSplitStack());
19281
19282   const bool Is64Bit = Subtarget->is64Bit();
19283   const bool IsLP64 = Subtarget->isTarget64BitLP64();
19284
19285   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
19286   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
19287
19288   // BB:
19289   //  ... [Till the alloca]
19290   // If stacklet is not large enough, jump to mallocMBB
19291   //
19292   // bumpMBB:
19293   //  Allocate by subtracting from RSP
19294   //  Jump to continueMBB
19295   //
19296   // mallocMBB:
19297   //  Allocate by call to runtime
19298   //
19299   // continueMBB:
19300   //  ...
19301   //  [rest of original BB]
19302   //
19303
19304   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19305   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19306   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19307
19308   MachineRegisterInfo &MRI = MF->getRegInfo();
19309   const TargetRegisterClass *AddrRegClass =
19310     getRegClassFor(getPointerTy());
19311
19312   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19313     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19314     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
19315     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
19316     sizeVReg = MI->getOperand(1).getReg(),
19317     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
19318
19319   MachineFunction::iterator MBBIter = BB;
19320   ++MBBIter;
19321
19322   MF->insert(MBBIter, bumpMBB);
19323   MF->insert(MBBIter, mallocMBB);
19324   MF->insert(MBBIter, continueMBB);
19325
19326   continueMBB->splice(continueMBB->begin(), BB,
19327                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
19328   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
19329
19330   // Add code to the main basic block to check if the stack limit has been hit,
19331   // and if so, jump to mallocMBB otherwise to bumpMBB.
19332   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
19333   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
19334     .addReg(tmpSPVReg).addReg(sizeVReg);
19335   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
19336     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
19337     .addReg(SPLimitVReg);
19338   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
19339
19340   // bumpMBB simply decreases the stack pointer, since we know the current
19341   // stacklet has enough space.
19342   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
19343     .addReg(SPLimitVReg);
19344   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
19345     .addReg(SPLimitVReg);
19346   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19347
19348   // Calls into a routine in libgcc to allocate more space from the heap.
19349   const uint32_t *RegMask =
19350       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
19351   if (IsLP64) {
19352     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
19353       .addReg(sizeVReg);
19354     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19355       .addExternalSymbol("__morestack_allocate_stack_space")
19356       .addRegMask(RegMask)
19357       .addReg(X86::RDI, RegState::Implicit)
19358       .addReg(X86::RAX, RegState::ImplicitDefine);
19359   } else if (Is64Bit) {
19360     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
19361       .addReg(sizeVReg);
19362     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19363       .addExternalSymbol("__morestack_allocate_stack_space")
19364       .addRegMask(RegMask)
19365       .addReg(X86::EDI, RegState::Implicit)
19366       .addReg(X86::EAX, RegState::ImplicitDefine);
19367   } else {
19368     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
19369       .addImm(12);
19370     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
19371     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
19372       .addExternalSymbol("__morestack_allocate_stack_space")
19373       .addRegMask(RegMask)
19374       .addReg(X86::EAX, RegState::ImplicitDefine);
19375   }
19376
19377   if (!Is64Bit)
19378     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
19379       .addImm(16);
19380
19381   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
19382     .addReg(IsLP64 ? X86::RAX : X86::EAX);
19383   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19384
19385   // Set up the CFG correctly.
19386   BB->addSuccessor(bumpMBB);
19387   BB->addSuccessor(mallocMBB);
19388   mallocMBB->addSuccessor(continueMBB);
19389   bumpMBB->addSuccessor(continueMBB);
19390
19391   // Take care of the PHI nodes.
19392   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
19393           MI->getOperand(0).getReg())
19394     .addReg(mallocPtrVReg).addMBB(mallocMBB)
19395     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
19396
19397   // Delete the original pseudo instruction.
19398   MI->eraseFromParent();
19399
19400   // And we're done.
19401   return continueMBB;
19402 }
19403
19404 MachineBasicBlock *
19405 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
19406                                         MachineBasicBlock *BB) const {
19407   DebugLoc DL = MI->getDebugLoc();
19408
19409   assert(!Subtarget->isTargetMachO());
19410
19411   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
19412
19413   MI->eraseFromParent();   // The pseudo instruction is gone now.
19414   return BB;
19415 }
19416
19417 MachineBasicBlock *
19418 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
19419                                       MachineBasicBlock *BB) const {
19420   // This is pretty easy.  We're taking the value that we received from
19421   // our load from the relocation, sticking it in either RDI (x86-64)
19422   // or EAX and doing an indirect call.  The return value will then
19423   // be in the normal return register.
19424   MachineFunction *F = BB->getParent();
19425   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19426   DebugLoc DL = MI->getDebugLoc();
19427
19428   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19429   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19430
19431   // Get a register mask for the lowered call.
19432   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19433   // proper register mask.
19434   const uint32_t *RegMask =
19435       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19436   if (Subtarget->is64Bit()) {
19437     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19438                                       TII->get(X86::MOV64rm), X86::RDI)
19439     .addReg(X86::RIP)
19440     .addImm(0).addReg(0)
19441     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19442                       MI->getOperand(3).getTargetFlags())
19443     .addReg(0);
19444     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19445     addDirectMem(MIB, X86::RDI);
19446     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19447   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19448     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19449                                       TII->get(X86::MOV32rm), X86::EAX)
19450     .addReg(0)
19451     .addImm(0).addReg(0)
19452     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19453                       MI->getOperand(3).getTargetFlags())
19454     .addReg(0);
19455     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19456     addDirectMem(MIB, X86::EAX);
19457     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19458   } else {
19459     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19460                                       TII->get(X86::MOV32rm), X86::EAX)
19461     .addReg(TII->getGlobalBaseReg(F))
19462     .addImm(0).addReg(0)
19463     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19464                       MI->getOperand(3).getTargetFlags())
19465     .addReg(0);
19466     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19467     addDirectMem(MIB, X86::EAX);
19468     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19469   }
19470
19471   MI->eraseFromParent(); // The pseudo instruction is gone now.
19472   return BB;
19473 }
19474
19475 MachineBasicBlock *
19476 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19477                                     MachineBasicBlock *MBB) const {
19478   DebugLoc DL = MI->getDebugLoc();
19479   MachineFunction *MF = MBB->getParent();
19480   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19481   MachineRegisterInfo &MRI = MF->getRegInfo();
19482
19483   const BasicBlock *BB = MBB->getBasicBlock();
19484   MachineFunction::iterator I = MBB;
19485   ++I;
19486
19487   // Memory Reference
19488   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19489   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19490
19491   unsigned DstReg;
19492   unsigned MemOpndSlot = 0;
19493
19494   unsigned CurOp = 0;
19495
19496   DstReg = MI->getOperand(CurOp++).getReg();
19497   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19498   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19499   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19500   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19501
19502   MemOpndSlot = CurOp;
19503
19504   MVT PVT = getPointerTy();
19505   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19506          "Invalid Pointer Size!");
19507
19508   // For v = setjmp(buf), we generate
19509   //
19510   // thisMBB:
19511   //  buf[LabelOffset] = restoreMBB
19512   //  SjLjSetup restoreMBB
19513   //
19514   // mainMBB:
19515   //  v_main = 0
19516   //
19517   // sinkMBB:
19518   //  v = phi(main, restore)
19519   //
19520   // restoreMBB:
19521   //  if base pointer being used, load it from frame
19522   //  v_restore = 1
19523
19524   MachineBasicBlock *thisMBB = MBB;
19525   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19526   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19527   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19528   MF->insert(I, mainMBB);
19529   MF->insert(I, sinkMBB);
19530   MF->push_back(restoreMBB);
19531
19532   MachineInstrBuilder MIB;
19533
19534   // Transfer the remainder of BB and its successor edges to sinkMBB.
19535   sinkMBB->splice(sinkMBB->begin(), MBB,
19536                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19537   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19538
19539   // thisMBB:
19540   unsigned PtrStoreOpc = 0;
19541   unsigned LabelReg = 0;
19542   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19543   Reloc::Model RM = MF->getTarget().getRelocationModel();
19544   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19545                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19546
19547   // Prepare IP either in reg or imm.
19548   if (!UseImmLabel) {
19549     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19550     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19551     LabelReg = MRI.createVirtualRegister(PtrRC);
19552     if (Subtarget->is64Bit()) {
19553       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19554               .addReg(X86::RIP)
19555               .addImm(0)
19556               .addReg(0)
19557               .addMBB(restoreMBB)
19558               .addReg(0);
19559     } else {
19560       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19561       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19562               .addReg(XII->getGlobalBaseReg(MF))
19563               .addImm(0)
19564               .addReg(0)
19565               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19566               .addReg(0);
19567     }
19568   } else
19569     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19570   // Store IP
19571   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19572   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19573     if (i == X86::AddrDisp)
19574       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19575     else
19576       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19577   }
19578   if (!UseImmLabel)
19579     MIB.addReg(LabelReg);
19580   else
19581     MIB.addMBB(restoreMBB);
19582   MIB.setMemRefs(MMOBegin, MMOEnd);
19583   // Setup
19584   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19585           .addMBB(restoreMBB);
19586
19587   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19588   MIB.addRegMask(RegInfo->getNoPreservedMask());
19589   thisMBB->addSuccessor(mainMBB);
19590   thisMBB->addSuccessor(restoreMBB);
19591
19592   // mainMBB:
19593   //  EAX = 0
19594   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19595   mainMBB->addSuccessor(sinkMBB);
19596
19597   // sinkMBB:
19598   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19599           TII->get(X86::PHI), DstReg)
19600     .addReg(mainDstReg).addMBB(mainMBB)
19601     .addReg(restoreDstReg).addMBB(restoreMBB);
19602
19603   // restoreMBB:
19604   if (RegInfo->hasBasePointer(*MF)) {
19605     const bool Uses64BitFramePtr =
19606         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19607     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19608     X86FI->setRestoreBasePointer(MF);
19609     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19610     unsigned BasePtr = RegInfo->getBaseRegister();
19611     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19612     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19613                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19614       .setMIFlag(MachineInstr::FrameSetup);
19615   }
19616   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19617   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19618   restoreMBB->addSuccessor(sinkMBB);
19619
19620   MI->eraseFromParent();
19621   return sinkMBB;
19622 }
19623
19624 MachineBasicBlock *
19625 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19626                                      MachineBasicBlock *MBB) const {
19627   DebugLoc DL = MI->getDebugLoc();
19628   MachineFunction *MF = MBB->getParent();
19629   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19630   MachineRegisterInfo &MRI = MF->getRegInfo();
19631
19632   // Memory Reference
19633   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19634   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19635
19636   MVT PVT = getPointerTy();
19637   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19638          "Invalid Pointer Size!");
19639
19640   const TargetRegisterClass *RC =
19641     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19642   unsigned Tmp = MRI.createVirtualRegister(RC);
19643   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19644   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19645   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19646   unsigned SP = RegInfo->getStackRegister();
19647
19648   MachineInstrBuilder MIB;
19649
19650   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19651   const int64_t SPOffset = 2 * PVT.getStoreSize();
19652
19653   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19654   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19655
19656   // Reload FP
19657   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19658   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19659     MIB.addOperand(MI->getOperand(i));
19660   MIB.setMemRefs(MMOBegin, MMOEnd);
19661   // Reload IP
19662   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19663   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19664     if (i == X86::AddrDisp)
19665       MIB.addDisp(MI->getOperand(i), LabelOffset);
19666     else
19667       MIB.addOperand(MI->getOperand(i));
19668   }
19669   MIB.setMemRefs(MMOBegin, MMOEnd);
19670   // Reload SP
19671   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19672   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19673     if (i == X86::AddrDisp)
19674       MIB.addDisp(MI->getOperand(i), SPOffset);
19675     else
19676       MIB.addOperand(MI->getOperand(i));
19677   }
19678   MIB.setMemRefs(MMOBegin, MMOEnd);
19679   // Jump
19680   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19681
19682   MI->eraseFromParent();
19683   return MBB;
19684 }
19685
19686 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19687 // accumulator loops. Writing back to the accumulator allows the coalescer
19688 // to remove extra copies in the loop.
19689 MachineBasicBlock *
19690 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19691                                  MachineBasicBlock *MBB) const {
19692   MachineOperand &AddendOp = MI->getOperand(3);
19693
19694   // Bail out early if the addend isn't a register - we can't switch these.
19695   if (!AddendOp.isReg())
19696     return MBB;
19697
19698   MachineFunction &MF = *MBB->getParent();
19699   MachineRegisterInfo &MRI = MF.getRegInfo();
19700
19701   // Check whether the addend is defined by a PHI:
19702   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19703   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19704   if (!AddendDef.isPHI())
19705     return MBB;
19706
19707   // Look for the following pattern:
19708   // loop:
19709   //   %addend = phi [%entry, 0], [%loop, %result]
19710   //   ...
19711   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19712
19713   // Replace with:
19714   //   loop:
19715   //   %addend = phi [%entry, 0], [%loop, %result]
19716   //   ...
19717   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19718
19719   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19720     assert(AddendDef.getOperand(i).isReg());
19721     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19722     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19723     if (&PHISrcInst == MI) {
19724       // Found a matching instruction.
19725       unsigned NewFMAOpc = 0;
19726       switch (MI->getOpcode()) {
19727         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19728         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19729         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19730         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19731         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19732         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19733         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19734         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19735         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19736         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19737         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19738         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19739         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19740         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19741         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19742         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19743         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19744         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19745         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19746         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19747
19748         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19749         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19750         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19751         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19752         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19753         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19754         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19755         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19756         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19757         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19758         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19759         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19760         default: llvm_unreachable("Unrecognized FMA variant.");
19761       }
19762
19763       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19764       MachineInstrBuilder MIB =
19765         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19766         .addOperand(MI->getOperand(0))
19767         .addOperand(MI->getOperand(3))
19768         .addOperand(MI->getOperand(2))
19769         .addOperand(MI->getOperand(1));
19770       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19771       MI->eraseFromParent();
19772     }
19773   }
19774
19775   return MBB;
19776 }
19777
19778 MachineBasicBlock *
19779 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19780                                                MachineBasicBlock *BB) const {
19781   switch (MI->getOpcode()) {
19782   default: llvm_unreachable("Unexpected instr type to insert");
19783   case X86::TAILJMPd64:
19784   case X86::TAILJMPr64:
19785   case X86::TAILJMPm64:
19786   case X86::TAILJMPd64_REX:
19787   case X86::TAILJMPr64_REX:
19788   case X86::TAILJMPm64_REX:
19789     llvm_unreachable("TAILJMP64 would not be touched here.");
19790   case X86::TCRETURNdi64:
19791   case X86::TCRETURNri64:
19792   case X86::TCRETURNmi64:
19793     return BB;
19794   case X86::WIN_ALLOCA:
19795     return EmitLoweredWinAlloca(MI, BB);
19796   case X86::SEG_ALLOCA_32:
19797   case X86::SEG_ALLOCA_64:
19798     return EmitLoweredSegAlloca(MI, BB);
19799   case X86::TLSCall_32:
19800   case X86::TLSCall_64:
19801     return EmitLoweredTLSCall(MI, BB);
19802   case X86::CMOV_GR8:
19803   case X86::CMOV_FR32:
19804   case X86::CMOV_FR64:
19805   case X86::CMOV_V4F32:
19806   case X86::CMOV_V2F64:
19807   case X86::CMOV_V2I64:
19808   case X86::CMOV_V8F32:
19809   case X86::CMOV_V4F64:
19810   case X86::CMOV_V4I64:
19811   case X86::CMOV_V16F32:
19812   case X86::CMOV_V8F64:
19813   case X86::CMOV_V8I64:
19814   case X86::CMOV_GR16:
19815   case X86::CMOV_GR32:
19816   case X86::CMOV_RFP32:
19817   case X86::CMOV_RFP64:
19818   case X86::CMOV_RFP80:
19819   case X86::CMOV_V8I1:
19820   case X86::CMOV_V16I1:
19821   case X86::CMOV_V32I1:
19822   case X86::CMOV_V64I1:
19823     return EmitLoweredSelect(MI, BB);
19824
19825   case X86::FP32_TO_INT16_IN_MEM:
19826   case X86::FP32_TO_INT32_IN_MEM:
19827   case X86::FP32_TO_INT64_IN_MEM:
19828   case X86::FP64_TO_INT16_IN_MEM:
19829   case X86::FP64_TO_INT32_IN_MEM:
19830   case X86::FP64_TO_INT64_IN_MEM:
19831   case X86::FP80_TO_INT16_IN_MEM:
19832   case X86::FP80_TO_INT32_IN_MEM:
19833   case X86::FP80_TO_INT64_IN_MEM: {
19834     MachineFunction *F = BB->getParent();
19835     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19836     DebugLoc DL = MI->getDebugLoc();
19837
19838     // Change the floating point control register to use "round towards zero"
19839     // mode when truncating to an integer value.
19840     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19841     addFrameReference(BuildMI(*BB, MI, DL,
19842                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19843
19844     // Load the old value of the high byte of the control word...
19845     unsigned OldCW =
19846       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19847     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19848                       CWFrameIdx);
19849
19850     // Set the high part to be round to zero...
19851     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19852       .addImm(0xC7F);
19853
19854     // Reload the modified control word now...
19855     addFrameReference(BuildMI(*BB, MI, DL,
19856                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19857
19858     // Restore the memory image of control word to original value
19859     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19860       .addReg(OldCW);
19861
19862     // Get the X86 opcode to use.
19863     unsigned Opc;
19864     switch (MI->getOpcode()) {
19865     default: llvm_unreachable("illegal opcode!");
19866     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19867     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19868     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19869     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19870     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19871     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19872     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19873     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19874     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19875     }
19876
19877     X86AddressMode AM;
19878     MachineOperand &Op = MI->getOperand(0);
19879     if (Op.isReg()) {
19880       AM.BaseType = X86AddressMode::RegBase;
19881       AM.Base.Reg = Op.getReg();
19882     } else {
19883       AM.BaseType = X86AddressMode::FrameIndexBase;
19884       AM.Base.FrameIndex = Op.getIndex();
19885     }
19886     Op = MI->getOperand(1);
19887     if (Op.isImm())
19888       AM.Scale = Op.getImm();
19889     Op = MI->getOperand(2);
19890     if (Op.isImm())
19891       AM.IndexReg = Op.getImm();
19892     Op = MI->getOperand(3);
19893     if (Op.isGlobal()) {
19894       AM.GV = Op.getGlobal();
19895     } else {
19896       AM.Disp = Op.getImm();
19897     }
19898     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19899                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19900
19901     // Reload the original control word now.
19902     addFrameReference(BuildMI(*BB, MI, DL,
19903                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19904
19905     MI->eraseFromParent();   // The pseudo instruction is gone now.
19906     return BB;
19907   }
19908     // String/text processing lowering.
19909   case X86::PCMPISTRM128REG:
19910   case X86::VPCMPISTRM128REG:
19911   case X86::PCMPISTRM128MEM:
19912   case X86::VPCMPISTRM128MEM:
19913   case X86::PCMPESTRM128REG:
19914   case X86::VPCMPESTRM128REG:
19915   case X86::PCMPESTRM128MEM:
19916   case X86::VPCMPESTRM128MEM:
19917     assert(Subtarget->hasSSE42() &&
19918            "Target must have SSE4.2 or AVX features enabled");
19919     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19920
19921   // String/text processing lowering.
19922   case X86::PCMPISTRIREG:
19923   case X86::VPCMPISTRIREG:
19924   case X86::PCMPISTRIMEM:
19925   case X86::VPCMPISTRIMEM:
19926   case X86::PCMPESTRIREG:
19927   case X86::VPCMPESTRIREG:
19928   case X86::PCMPESTRIMEM:
19929   case X86::VPCMPESTRIMEM:
19930     assert(Subtarget->hasSSE42() &&
19931            "Target must have SSE4.2 or AVX features enabled");
19932     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19933
19934   // Thread synchronization.
19935   case X86::MONITOR:
19936     return EmitMonitor(MI, BB, Subtarget);
19937
19938   // xbegin
19939   case X86::XBEGIN:
19940     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19941
19942   case X86::VASTART_SAVE_XMM_REGS:
19943     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19944
19945   case X86::VAARG_64:
19946     return EmitVAARG64WithCustomInserter(MI, BB);
19947
19948   case X86::EH_SjLj_SetJmp32:
19949   case X86::EH_SjLj_SetJmp64:
19950     return emitEHSjLjSetJmp(MI, BB);
19951
19952   case X86::EH_SjLj_LongJmp32:
19953   case X86::EH_SjLj_LongJmp64:
19954     return emitEHSjLjLongJmp(MI, BB);
19955
19956   case TargetOpcode::STATEPOINT:
19957     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19958     // this point in the process.  We diverge later.
19959     return emitPatchPoint(MI, BB);
19960
19961   case TargetOpcode::STACKMAP:
19962   case TargetOpcode::PATCHPOINT:
19963     return emitPatchPoint(MI, BB);
19964
19965   case X86::VFMADDPDr213r:
19966   case X86::VFMADDPSr213r:
19967   case X86::VFMADDSDr213r:
19968   case X86::VFMADDSSr213r:
19969   case X86::VFMSUBPDr213r:
19970   case X86::VFMSUBPSr213r:
19971   case X86::VFMSUBSDr213r:
19972   case X86::VFMSUBSSr213r:
19973   case X86::VFNMADDPDr213r:
19974   case X86::VFNMADDPSr213r:
19975   case X86::VFNMADDSDr213r:
19976   case X86::VFNMADDSSr213r:
19977   case X86::VFNMSUBPDr213r:
19978   case X86::VFNMSUBPSr213r:
19979   case X86::VFNMSUBSDr213r:
19980   case X86::VFNMSUBSSr213r:
19981   case X86::VFMADDSUBPDr213r:
19982   case X86::VFMADDSUBPSr213r:
19983   case X86::VFMSUBADDPDr213r:
19984   case X86::VFMSUBADDPSr213r:
19985   case X86::VFMADDPDr213rY:
19986   case X86::VFMADDPSr213rY:
19987   case X86::VFMSUBPDr213rY:
19988   case X86::VFMSUBPSr213rY:
19989   case X86::VFNMADDPDr213rY:
19990   case X86::VFNMADDPSr213rY:
19991   case X86::VFNMSUBPDr213rY:
19992   case X86::VFNMSUBPSr213rY:
19993   case X86::VFMADDSUBPDr213rY:
19994   case X86::VFMADDSUBPSr213rY:
19995   case X86::VFMSUBADDPDr213rY:
19996   case X86::VFMSUBADDPSr213rY:
19997     return emitFMA3Instr(MI, BB);
19998   }
19999 }
20000
20001 //===----------------------------------------------------------------------===//
20002 //                           X86 Optimization Hooks
20003 //===----------------------------------------------------------------------===//
20004
20005 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
20006                                                       APInt &KnownZero,
20007                                                       APInt &KnownOne,
20008                                                       const SelectionDAG &DAG,
20009                                                       unsigned Depth) const {
20010   unsigned BitWidth = KnownZero.getBitWidth();
20011   unsigned Opc = Op.getOpcode();
20012   assert((Opc >= ISD::BUILTIN_OP_END ||
20013           Opc == ISD::INTRINSIC_WO_CHAIN ||
20014           Opc == ISD::INTRINSIC_W_CHAIN ||
20015           Opc == ISD::INTRINSIC_VOID) &&
20016          "Should use MaskedValueIsZero if you don't know whether Op"
20017          " is a target node!");
20018
20019   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
20020   switch (Opc) {
20021   default: break;
20022   case X86ISD::ADD:
20023   case X86ISD::SUB:
20024   case X86ISD::ADC:
20025   case X86ISD::SBB:
20026   case X86ISD::SMUL:
20027   case X86ISD::UMUL:
20028   case X86ISD::INC:
20029   case X86ISD::DEC:
20030   case X86ISD::OR:
20031   case X86ISD::XOR:
20032   case X86ISD::AND:
20033     // These nodes' second result is a boolean.
20034     if (Op.getResNo() == 0)
20035       break;
20036     // Fallthrough
20037   case X86ISD::SETCC:
20038     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
20039     break;
20040   case ISD::INTRINSIC_WO_CHAIN: {
20041     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
20042     unsigned NumLoBits = 0;
20043     switch (IntId) {
20044     default: break;
20045     case Intrinsic::x86_sse_movmsk_ps:
20046     case Intrinsic::x86_avx_movmsk_ps_256:
20047     case Intrinsic::x86_sse2_movmsk_pd:
20048     case Intrinsic::x86_avx_movmsk_pd_256:
20049     case Intrinsic::x86_mmx_pmovmskb:
20050     case Intrinsic::x86_sse2_pmovmskb_128:
20051     case Intrinsic::x86_avx2_pmovmskb: {
20052       // High bits of movmskp{s|d}, pmovmskb are known zero.
20053       switch (IntId) {
20054         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20055         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20056         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20057         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20058         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20059         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20060         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20061         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20062       }
20063       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20064       break;
20065     }
20066     }
20067     break;
20068   }
20069   }
20070 }
20071
20072 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20073   SDValue Op,
20074   const SelectionDAG &,
20075   unsigned Depth) const {
20076   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20077   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20078     return Op.getValueType().getScalarType().getSizeInBits();
20079
20080   // Fallback case.
20081   return 1;
20082 }
20083
20084 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20085 /// node is a GlobalAddress + offset.
20086 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20087                                        const GlobalValue* &GA,
20088                                        int64_t &Offset) const {
20089   if (N->getOpcode() == X86ISD::Wrapper) {
20090     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20091       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20092       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20093       return true;
20094     }
20095   }
20096   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20097 }
20098
20099 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20100 /// same as extracting the high 128-bit part of 256-bit vector and then
20101 /// inserting the result into the low part of a new 256-bit vector
20102 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20103   EVT VT = SVOp->getValueType(0);
20104   unsigned NumElems = VT.getVectorNumElements();
20105
20106   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20107   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20108     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20109         SVOp->getMaskElt(j) >= 0)
20110       return false;
20111
20112   return true;
20113 }
20114
20115 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20116 /// same as extracting the low 128-bit part of 256-bit vector and then
20117 /// inserting the result into the high part of a new 256-bit vector
20118 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20119   EVT VT = SVOp->getValueType(0);
20120   unsigned NumElems = VT.getVectorNumElements();
20121
20122   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20123   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20124     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20125         SVOp->getMaskElt(j) >= 0)
20126       return false;
20127
20128   return true;
20129 }
20130
20131 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20132 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20133                                         TargetLowering::DAGCombinerInfo &DCI,
20134                                         const X86Subtarget* Subtarget) {
20135   SDLoc dl(N);
20136   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20137   SDValue V1 = SVOp->getOperand(0);
20138   SDValue V2 = SVOp->getOperand(1);
20139   EVT VT = SVOp->getValueType(0);
20140   unsigned NumElems = VT.getVectorNumElements();
20141
20142   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20143       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20144     //
20145     //                   0,0,0,...
20146     //                      |
20147     //    V      UNDEF    BUILD_VECTOR    UNDEF
20148     //     \      /           \           /
20149     //  CONCAT_VECTOR         CONCAT_VECTOR
20150     //         \                  /
20151     //          \                /
20152     //          RESULT: V + zero extended
20153     //
20154     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20155         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20156         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20157       return SDValue();
20158
20159     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20160       return SDValue();
20161
20162     // To match the shuffle mask, the first half of the mask should
20163     // be exactly the first vector, and all the rest a splat with the
20164     // first element of the second one.
20165     for (unsigned i = 0; i != NumElems/2; ++i)
20166       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
20167           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
20168         return SDValue();
20169
20170     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
20171     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
20172       if (Ld->hasNUsesOfValue(1, 0)) {
20173         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
20174         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
20175         SDValue ResNode =
20176           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
20177                                   Ld->getMemoryVT(),
20178                                   Ld->getPointerInfo(),
20179                                   Ld->getAlignment(),
20180                                   false/*isVolatile*/, true/*ReadMem*/,
20181                                   false/*WriteMem*/);
20182
20183         // Make sure the newly-created LOAD is in the same position as Ld in
20184         // terms of dependency. We create a TokenFactor for Ld and ResNode,
20185         // and update uses of Ld's output chain to use the TokenFactor.
20186         if (Ld->hasAnyUseOfValue(1)) {
20187           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20188                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
20189           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
20190           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
20191                                  SDValue(ResNode.getNode(), 1));
20192         }
20193
20194         return DAG.getBitcast(VT, ResNode);
20195       }
20196     }
20197
20198     // Emit a zeroed vector and insert the desired subvector on its
20199     // first half.
20200     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
20201     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
20202     return DCI.CombineTo(N, InsV);
20203   }
20204
20205   //===--------------------------------------------------------------------===//
20206   // Combine some shuffles into subvector extracts and inserts:
20207   //
20208
20209   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20210   if (isShuffleHigh128VectorInsertLow(SVOp)) {
20211     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
20212     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
20213     return DCI.CombineTo(N, InsV);
20214   }
20215
20216   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20217   if (isShuffleLow128VectorInsertHigh(SVOp)) {
20218     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
20219     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
20220     return DCI.CombineTo(N, InsV);
20221   }
20222
20223   return SDValue();
20224 }
20225
20226 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
20227 /// possible.
20228 ///
20229 /// This is the leaf of the recursive combinine below. When we have found some
20230 /// chain of single-use x86 shuffle instructions and accumulated the combined
20231 /// shuffle mask represented by them, this will try to pattern match that mask
20232 /// into either a single instruction if there is a special purpose instruction
20233 /// for this operation, or into a PSHUFB instruction which is a fully general
20234 /// instruction but should only be used to replace chains over a certain depth.
20235 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
20236                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
20237                                    TargetLowering::DAGCombinerInfo &DCI,
20238                                    const X86Subtarget *Subtarget) {
20239   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
20240
20241   // Find the operand that enters the chain. Note that multiple uses are OK
20242   // here, we're not going to remove the operand we find.
20243   SDValue Input = Op.getOperand(0);
20244   while (Input.getOpcode() == ISD::BITCAST)
20245     Input = Input.getOperand(0);
20246
20247   MVT VT = Input.getSimpleValueType();
20248   MVT RootVT = Root.getSimpleValueType();
20249   SDLoc DL(Root);
20250
20251   // Just remove no-op shuffle masks.
20252   if (Mask.size() == 1) {
20253     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
20254                   /*AddTo*/ true);
20255     return true;
20256   }
20257
20258   // Use the float domain if the operand type is a floating point type.
20259   bool FloatDomain = VT.isFloatingPoint();
20260
20261   // For floating point shuffles, we don't have free copies in the shuffle
20262   // instructions or the ability to load as part of the instruction, so
20263   // canonicalize their shuffles to UNPCK or MOV variants.
20264   //
20265   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
20266   // vectors because it can have a load folded into it that UNPCK cannot. This
20267   // doesn't preclude something switching to the shorter encoding post-RA.
20268   //
20269   // FIXME: Should teach these routines about AVX vector widths.
20270   if (FloatDomain && VT.getSizeInBits() == 128) {
20271     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
20272       bool Lo = Mask.equals({0, 0});
20273       unsigned Shuffle;
20274       MVT ShuffleVT;
20275       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
20276       // is no slower than UNPCKLPD but has the option to fold the input operand
20277       // into even an unaligned memory load.
20278       if (Lo && Subtarget->hasSSE3()) {
20279         Shuffle = X86ISD::MOVDDUP;
20280         ShuffleVT = MVT::v2f64;
20281       } else {
20282         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
20283         // than the UNPCK variants.
20284         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
20285         ShuffleVT = MVT::v4f32;
20286       }
20287       if (Depth == 1 && Root->getOpcode() == Shuffle)
20288         return false; // Nothing to do!
20289       Op = DAG.getBitcast(ShuffleVT, Input);
20290       DCI.AddToWorklist(Op.getNode());
20291       if (Shuffle == X86ISD::MOVDDUP)
20292         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20293       else
20294         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20295       DCI.AddToWorklist(Op.getNode());
20296       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20297                     /*AddTo*/ true);
20298       return true;
20299     }
20300     if (Subtarget->hasSSE3() &&
20301         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
20302       bool Lo = Mask.equals({0, 0, 2, 2});
20303       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
20304       MVT ShuffleVT = MVT::v4f32;
20305       if (Depth == 1 && Root->getOpcode() == Shuffle)
20306         return false; // Nothing to do!
20307       Op = DAG.getBitcast(ShuffleVT, Input);
20308       DCI.AddToWorklist(Op.getNode());
20309       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20310       DCI.AddToWorklist(Op.getNode());
20311       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20312                     /*AddTo*/ true);
20313       return true;
20314     }
20315     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
20316       bool Lo = Mask.equals({0, 0, 1, 1});
20317       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20318       MVT ShuffleVT = MVT::v4f32;
20319       if (Depth == 1 && Root->getOpcode() == Shuffle)
20320         return false; // Nothing to do!
20321       Op = DAG.getBitcast(ShuffleVT, Input);
20322       DCI.AddToWorklist(Op.getNode());
20323       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20324       DCI.AddToWorklist(Op.getNode());
20325       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20326                     /*AddTo*/ true);
20327       return true;
20328     }
20329   }
20330
20331   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
20332   // variants as none of these have single-instruction variants that are
20333   // superior to the UNPCK formulation.
20334   if (!FloatDomain && VT.getSizeInBits() == 128 &&
20335       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20336        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
20337        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
20338        Mask.equals(
20339            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
20340     bool Lo = Mask[0] == 0;
20341     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20342     if (Depth == 1 && Root->getOpcode() == Shuffle)
20343       return false; // Nothing to do!
20344     MVT ShuffleVT;
20345     switch (Mask.size()) {
20346     case 8:
20347       ShuffleVT = MVT::v8i16;
20348       break;
20349     case 16:
20350       ShuffleVT = MVT::v16i8;
20351       break;
20352     default:
20353       llvm_unreachable("Impossible mask size!");
20354     };
20355     Op = DAG.getBitcast(ShuffleVT, Input);
20356     DCI.AddToWorklist(Op.getNode());
20357     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20358     DCI.AddToWorklist(Op.getNode());
20359     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20360                   /*AddTo*/ true);
20361     return true;
20362   }
20363
20364   // Don't try to re-form single instruction chains under any circumstances now
20365   // that we've done encoding canonicalization for them.
20366   if (Depth < 2)
20367     return false;
20368
20369   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
20370   // can replace them with a single PSHUFB instruction profitably. Intel's
20371   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
20372   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
20373   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
20374     SmallVector<SDValue, 16> PSHUFBMask;
20375     int NumBytes = VT.getSizeInBits() / 8;
20376     int Ratio = NumBytes / Mask.size();
20377     for (int i = 0; i < NumBytes; ++i) {
20378       if (Mask[i / Ratio] == SM_SentinelUndef) {
20379         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
20380         continue;
20381       }
20382       int M = Mask[i / Ratio] != SM_SentinelZero
20383                   ? Ratio * Mask[i / Ratio] + i % Ratio
20384                   : 255;
20385       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
20386     }
20387     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
20388     Op = DAG.getBitcast(ByteVT, Input);
20389     DCI.AddToWorklist(Op.getNode());
20390     SDValue PSHUFBMaskOp =
20391         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
20392     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
20393     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
20394     DCI.AddToWorklist(Op.getNode());
20395     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20396                   /*AddTo*/ true);
20397     return true;
20398   }
20399
20400   // Failed to find any combines.
20401   return false;
20402 }
20403
20404 /// \brief Fully generic combining of x86 shuffle instructions.
20405 ///
20406 /// This should be the last combine run over the x86 shuffle instructions. Once
20407 /// they have been fully optimized, this will recursively consider all chains
20408 /// of single-use shuffle instructions, build a generic model of the cumulative
20409 /// shuffle operation, and check for simpler instructions which implement this
20410 /// operation. We use this primarily for two purposes:
20411 ///
20412 /// 1) Collapse generic shuffles to specialized single instructions when
20413 ///    equivalent. In most cases, this is just an encoding size win, but
20414 ///    sometimes we will collapse multiple generic shuffles into a single
20415 ///    special-purpose shuffle.
20416 /// 2) Look for sequences of shuffle instructions with 3 or more total
20417 ///    instructions, and replace them with the slightly more expensive SSSE3
20418 ///    PSHUFB instruction if available. We do this as the last combining step
20419 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
20420 ///    a suitable short sequence of other instructions. The PHUFB will either
20421 ///    use a register or have to read from memory and so is slightly (but only
20422 ///    slightly) more expensive than the other shuffle instructions.
20423 ///
20424 /// Because this is inherently a quadratic operation (for each shuffle in
20425 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
20426 /// This should never be an issue in practice as the shuffle lowering doesn't
20427 /// produce sequences of more than 8 instructions.
20428 ///
20429 /// FIXME: We will currently miss some cases where the redundant shuffling
20430 /// would simplify under the threshold for PSHUFB formation because of
20431 /// combine-ordering. To fix this, we should do the redundant instruction
20432 /// combining in this recursive walk.
20433 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20434                                           ArrayRef<int> RootMask,
20435                                           int Depth, bool HasPSHUFB,
20436                                           SelectionDAG &DAG,
20437                                           TargetLowering::DAGCombinerInfo &DCI,
20438                                           const X86Subtarget *Subtarget) {
20439   // Bound the depth of our recursive combine because this is ultimately
20440   // quadratic in nature.
20441   if (Depth > 8)
20442     return false;
20443
20444   // Directly rip through bitcasts to find the underlying operand.
20445   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20446     Op = Op.getOperand(0);
20447
20448   MVT VT = Op.getSimpleValueType();
20449   if (!VT.isVector())
20450     return false; // Bail if we hit a non-vector.
20451
20452   assert(Root.getSimpleValueType().isVector() &&
20453          "Shuffles operate on vector types!");
20454   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20455          "Can only combine shuffles of the same vector register size.");
20456
20457   if (!isTargetShuffle(Op.getOpcode()))
20458     return false;
20459   SmallVector<int, 16> OpMask;
20460   bool IsUnary;
20461   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20462   // We only can combine unary shuffles which we can decode the mask for.
20463   if (!HaveMask || !IsUnary)
20464     return false;
20465
20466   assert(VT.getVectorNumElements() == OpMask.size() &&
20467          "Different mask size from vector size!");
20468   assert(((RootMask.size() > OpMask.size() &&
20469            RootMask.size() % OpMask.size() == 0) ||
20470           (OpMask.size() > RootMask.size() &&
20471            OpMask.size() % RootMask.size() == 0) ||
20472           OpMask.size() == RootMask.size()) &&
20473          "The smaller number of elements must divide the larger.");
20474   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20475   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20476   assert(((RootRatio == 1 && OpRatio == 1) ||
20477           (RootRatio == 1) != (OpRatio == 1)) &&
20478          "Must not have a ratio for both incoming and op masks!");
20479
20480   SmallVector<int, 16> Mask;
20481   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20482
20483   // Merge this shuffle operation's mask into our accumulated mask. Note that
20484   // this shuffle's mask will be the first applied to the input, followed by the
20485   // root mask to get us all the way to the root value arrangement. The reason
20486   // for this order is that we are recursing up the operation chain.
20487   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20488     int RootIdx = i / RootRatio;
20489     if (RootMask[RootIdx] < 0) {
20490       // This is a zero or undef lane, we're done.
20491       Mask.push_back(RootMask[RootIdx]);
20492       continue;
20493     }
20494
20495     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20496     int OpIdx = RootMaskedIdx / OpRatio;
20497     if (OpMask[OpIdx] < 0) {
20498       // The incoming lanes are zero or undef, it doesn't matter which ones we
20499       // are using.
20500       Mask.push_back(OpMask[OpIdx]);
20501       continue;
20502     }
20503
20504     // Ok, we have non-zero lanes, map them through.
20505     Mask.push_back(OpMask[OpIdx] * OpRatio +
20506                    RootMaskedIdx % OpRatio);
20507   }
20508
20509   // See if we can recurse into the operand to combine more things.
20510   switch (Op.getOpcode()) {
20511     case X86ISD::PSHUFB:
20512       HasPSHUFB = true;
20513     case X86ISD::PSHUFD:
20514     case X86ISD::PSHUFHW:
20515     case X86ISD::PSHUFLW:
20516       if (Op.getOperand(0).hasOneUse() &&
20517           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20518                                         HasPSHUFB, DAG, DCI, Subtarget))
20519         return true;
20520       break;
20521
20522     case X86ISD::UNPCKL:
20523     case X86ISD::UNPCKH:
20524       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20525       // We can't check for single use, we have to check that this shuffle is the only user.
20526       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20527           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20528                                         HasPSHUFB, DAG, DCI, Subtarget))
20529           return true;
20530       break;
20531   }
20532
20533   // Minor canonicalization of the accumulated shuffle mask to make it easier
20534   // to match below. All this does is detect masks with squential pairs of
20535   // elements, and shrink them to the half-width mask. It does this in a loop
20536   // so it will reduce the size of the mask to the minimal width mask which
20537   // performs an equivalent shuffle.
20538   SmallVector<int, 16> WidenedMask;
20539   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20540     Mask = std::move(WidenedMask);
20541     WidenedMask.clear();
20542   }
20543
20544   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20545                                 Subtarget);
20546 }
20547
20548 /// \brief Get the PSHUF-style mask from PSHUF node.
20549 ///
20550 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20551 /// PSHUF-style masks that can be reused with such instructions.
20552 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20553   MVT VT = N.getSimpleValueType();
20554   SmallVector<int, 4> Mask;
20555   bool IsUnary;
20556   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20557   (void)HaveMask;
20558   assert(HaveMask);
20559
20560   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20561   // matter. Check that the upper masks are repeats and remove them.
20562   if (VT.getSizeInBits() > 128) {
20563     int LaneElts = 128 / VT.getScalarSizeInBits();
20564 #ifndef NDEBUG
20565     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20566       for (int j = 0; j < LaneElts; ++j)
20567         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
20568                "Mask doesn't repeat in high 128-bit lanes!");
20569 #endif
20570     Mask.resize(LaneElts);
20571   }
20572
20573   switch (N.getOpcode()) {
20574   case X86ISD::PSHUFD:
20575     return Mask;
20576   case X86ISD::PSHUFLW:
20577     Mask.resize(4);
20578     return Mask;
20579   case X86ISD::PSHUFHW:
20580     Mask.erase(Mask.begin(), Mask.begin() + 4);
20581     for (int &M : Mask)
20582       M -= 4;
20583     return Mask;
20584   default:
20585     llvm_unreachable("No valid shuffle instruction found!");
20586   }
20587 }
20588
20589 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20590 ///
20591 /// We walk up the chain and look for a combinable shuffle, skipping over
20592 /// shuffles that we could hoist this shuffle's transformation past without
20593 /// altering anything.
20594 static SDValue
20595 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20596                              SelectionDAG &DAG,
20597                              TargetLowering::DAGCombinerInfo &DCI) {
20598   assert(N.getOpcode() == X86ISD::PSHUFD &&
20599          "Called with something other than an x86 128-bit half shuffle!");
20600   SDLoc DL(N);
20601
20602   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20603   // of the shuffles in the chain so that we can form a fresh chain to replace
20604   // this one.
20605   SmallVector<SDValue, 8> Chain;
20606   SDValue V = N.getOperand(0);
20607   for (; V.hasOneUse(); V = V.getOperand(0)) {
20608     switch (V.getOpcode()) {
20609     default:
20610       return SDValue(); // Nothing combined!
20611
20612     case ISD::BITCAST:
20613       // Skip bitcasts as we always know the type for the target specific
20614       // instructions.
20615       continue;
20616
20617     case X86ISD::PSHUFD:
20618       // Found another dword shuffle.
20619       break;
20620
20621     case X86ISD::PSHUFLW:
20622       // Check that the low words (being shuffled) are the identity in the
20623       // dword shuffle, and the high words are self-contained.
20624       if (Mask[0] != 0 || Mask[1] != 1 ||
20625           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20626         return SDValue();
20627
20628       Chain.push_back(V);
20629       continue;
20630
20631     case X86ISD::PSHUFHW:
20632       // Check that the high words (being shuffled) are the identity in the
20633       // dword shuffle, and the low words are self-contained.
20634       if (Mask[2] != 2 || Mask[3] != 3 ||
20635           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20636         return SDValue();
20637
20638       Chain.push_back(V);
20639       continue;
20640
20641     case X86ISD::UNPCKL:
20642     case X86ISD::UNPCKH:
20643       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20644       // shuffle into a preceding word shuffle.
20645       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20646           V.getSimpleValueType().getScalarType() != MVT::i16)
20647         return SDValue();
20648
20649       // Search for a half-shuffle which we can combine with.
20650       unsigned CombineOp =
20651           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20652       if (V.getOperand(0) != V.getOperand(1) ||
20653           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20654         return SDValue();
20655       Chain.push_back(V);
20656       V = V.getOperand(0);
20657       do {
20658         switch (V.getOpcode()) {
20659         default:
20660           return SDValue(); // Nothing to combine.
20661
20662         case X86ISD::PSHUFLW:
20663         case X86ISD::PSHUFHW:
20664           if (V.getOpcode() == CombineOp)
20665             break;
20666
20667           Chain.push_back(V);
20668
20669           // Fallthrough!
20670         case ISD::BITCAST:
20671           V = V.getOperand(0);
20672           continue;
20673         }
20674         break;
20675       } while (V.hasOneUse());
20676       break;
20677     }
20678     // Break out of the loop if we break out of the switch.
20679     break;
20680   }
20681
20682   if (!V.hasOneUse())
20683     // We fell out of the loop without finding a viable combining instruction.
20684     return SDValue();
20685
20686   // Merge this node's mask and our incoming mask.
20687   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20688   for (int &M : Mask)
20689     M = VMask[M];
20690   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20691                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20692
20693   // Rebuild the chain around this new shuffle.
20694   while (!Chain.empty()) {
20695     SDValue W = Chain.pop_back_val();
20696
20697     if (V.getValueType() != W.getOperand(0).getValueType())
20698       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
20699
20700     switch (W.getOpcode()) {
20701     default:
20702       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20703
20704     case X86ISD::UNPCKL:
20705     case X86ISD::UNPCKH:
20706       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20707       break;
20708
20709     case X86ISD::PSHUFD:
20710     case X86ISD::PSHUFLW:
20711     case X86ISD::PSHUFHW:
20712       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20713       break;
20714     }
20715   }
20716   if (V.getValueType() != N.getValueType())
20717     V = DAG.getBitcast(N.getValueType(), V);
20718
20719   // Return the new chain to replace N.
20720   return V;
20721 }
20722
20723 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20724 ///
20725 /// We walk up the chain, skipping shuffles of the other half and looking
20726 /// through shuffles which switch halves trying to find a shuffle of the same
20727 /// pair of dwords.
20728 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20729                                         SelectionDAG &DAG,
20730                                         TargetLowering::DAGCombinerInfo &DCI) {
20731   assert(
20732       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20733       "Called with something other than an x86 128-bit half shuffle!");
20734   SDLoc DL(N);
20735   unsigned CombineOpcode = N.getOpcode();
20736
20737   // Walk up a single-use chain looking for a combinable shuffle.
20738   SDValue V = N.getOperand(0);
20739   for (; V.hasOneUse(); V = V.getOperand(0)) {
20740     switch (V.getOpcode()) {
20741     default:
20742       return false; // Nothing combined!
20743
20744     case ISD::BITCAST:
20745       // Skip bitcasts as we always know the type for the target specific
20746       // instructions.
20747       continue;
20748
20749     case X86ISD::PSHUFLW:
20750     case X86ISD::PSHUFHW:
20751       if (V.getOpcode() == CombineOpcode)
20752         break;
20753
20754       // Other-half shuffles are no-ops.
20755       continue;
20756     }
20757     // Break out of the loop if we break out of the switch.
20758     break;
20759   }
20760
20761   if (!V.hasOneUse())
20762     // We fell out of the loop without finding a viable combining instruction.
20763     return false;
20764
20765   // Combine away the bottom node as its shuffle will be accumulated into
20766   // a preceding shuffle.
20767   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20768
20769   // Record the old value.
20770   SDValue Old = V;
20771
20772   // Merge this node's mask and our incoming mask (adjusted to account for all
20773   // the pshufd instructions encountered).
20774   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20775   for (int &M : Mask)
20776     M = VMask[M];
20777   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20778                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20779
20780   // Check that the shuffles didn't cancel each other out. If not, we need to
20781   // combine to the new one.
20782   if (Old != V)
20783     // Replace the combinable shuffle with the combined one, updating all users
20784     // so that we re-evaluate the chain here.
20785     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20786
20787   return true;
20788 }
20789
20790 /// \brief Try to combine x86 target specific shuffles.
20791 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20792                                            TargetLowering::DAGCombinerInfo &DCI,
20793                                            const X86Subtarget *Subtarget) {
20794   SDLoc DL(N);
20795   MVT VT = N.getSimpleValueType();
20796   SmallVector<int, 4> Mask;
20797
20798   switch (N.getOpcode()) {
20799   case X86ISD::PSHUFD:
20800   case X86ISD::PSHUFLW:
20801   case X86ISD::PSHUFHW:
20802     Mask = getPSHUFShuffleMask(N);
20803     assert(Mask.size() == 4);
20804     break;
20805   default:
20806     return SDValue();
20807   }
20808
20809   // Nuke no-op shuffles that show up after combining.
20810   if (isNoopShuffleMask(Mask))
20811     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20812
20813   // Look for simplifications involving one or two shuffle instructions.
20814   SDValue V = N.getOperand(0);
20815   switch (N.getOpcode()) {
20816   default:
20817     break;
20818   case X86ISD::PSHUFLW:
20819   case X86ISD::PSHUFHW:
20820     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20821
20822     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20823       return SDValue(); // We combined away this shuffle, so we're done.
20824
20825     // See if this reduces to a PSHUFD which is no more expensive and can
20826     // combine with more operations. Note that it has to at least flip the
20827     // dwords as otherwise it would have been removed as a no-op.
20828     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20829       int DMask[] = {0, 1, 2, 3};
20830       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20831       DMask[DOffset + 0] = DOffset + 1;
20832       DMask[DOffset + 1] = DOffset + 0;
20833       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20834       V = DAG.getBitcast(DVT, V);
20835       DCI.AddToWorklist(V.getNode());
20836       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20837                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20838       DCI.AddToWorklist(V.getNode());
20839       return DAG.getBitcast(VT, V);
20840     }
20841
20842     // Look for shuffle patterns which can be implemented as a single unpack.
20843     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20844     // only works when we have a PSHUFD followed by two half-shuffles.
20845     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20846         (V.getOpcode() == X86ISD::PSHUFLW ||
20847          V.getOpcode() == X86ISD::PSHUFHW) &&
20848         V.getOpcode() != N.getOpcode() &&
20849         V.hasOneUse()) {
20850       SDValue D = V.getOperand(0);
20851       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20852         D = D.getOperand(0);
20853       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20854         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20855         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20856         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20857         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20858         int WordMask[8];
20859         for (int i = 0; i < 4; ++i) {
20860           WordMask[i + NOffset] = Mask[i] + NOffset;
20861           WordMask[i + VOffset] = VMask[i] + VOffset;
20862         }
20863         // Map the word mask through the DWord mask.
20864         int MappedMask[8];
20865         for (int i = 0; i < 8; ++i)
20866           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20867         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20868             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20869           // We can replace all three shuffles with an unpack.
20870           V = DAG.getBitcast(VT, D.getOperand(0));
20871           DCI.AddToWorklist(V.getNode());
20872           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20873                                                 : X86ISD::UNPCKH,
20874                              DL, VT, V, V);
20875         }
20876       }
20877     }
20878
20879     break;
20880
20881   case X86ISD::PSHUFD:
20882     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20883       return NewN;
20884
20885     break;
20886   }
20887
20888   return SDValue();
20889 }
20890
20891 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20892 ///
20893 /// We combine this directly on the abstract vector shuffle nodes so it is
20894 /// easier to generically match. We also insert dummy vector shuffle nodes for
20895 /// the operands which explicitly discard the lanes which are unused by this
20896 /// operation to try to flow through the rest of the combiner the fact that
20897 /// they're unused.
20898 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20899   SDLoc DL(N);
20900   EVT VT = N->getValueType(0);
20901
20902   // We only handle target-independent shuffles.
20903   // FIXME: It would be easy and harmless to use the target shuffle mask
20904   // extraction tool to support more.
20905   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20906     return SDValue();
20907
20908   auto *SVN = cast<ShuffleVectorSDNode>(N);
20909   ArrayRef<int> Mask = SVN->getMask();
20910   SDValue V1 = N->getOperand(0);
20911   SDValue V2 = N->getOperand(1);
20912
20913   // We require the first shuffle operand to be the SUB node, and the second to
20914   // be the ADD node.
20915   // FIXME: We should support the commuted patterns.
20916   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20917     return SDValue();
20918
20919   // If there are other uses of these operations we can't fold them.
20920   if (!V1->hasOneUse() || !V2->hasOneUse())
20921     return SDValue();
20922
20923   // Ensure that both operations have the same operands. Note that we can
20924   // commute the FADD operands.
20925   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20926   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20927       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20928     return SDValue();
20929
20930   // We're looking for blends between FADD and FSUB nodes. We insist on these
20931   // nodes being lined up in a specific expected pattern.
20932   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20933         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20934         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20935     return SDValue();
20936
20937   // Only specific types are legal at this point, assert so we notice if and
20938   // when these change.
20939   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20940           VT == MVT::v4f64) &&
20941          "Unknown vector type encountered!");
20942
20943   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20944 }
20945
20946 /// PerformShuffleCombine - Performs several different shuffle combines.
20947 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20948                                      TargetLowering::DAGCombinerInfo &DCI,
20949                                      const X86Subtarget *Subtarget) {
20950   SDLoc dl(N);
20951   SDValue N0 = N->getOperand(0);
20952   SDValue N1 = N->getOperand(1);
20953   EVT VT = N->getValueType(0);
20954
20955   // Don't create instructions with illegal types after legalize types has run.
20956   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20957   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20958     return SDValue();
20959
20960   // If we have legalized the vector types, look for blends of FADD and FSUB
20961   // nodes that we can fuse into an ADDSUB node.
20962   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20963     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20964       return AddSub;
20965
20966   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20967   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20968       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20969     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20970
20971   // During Type Legalization, when promoting illegal vector types,
20972   // the backend might introduce new shuffle dag nodes and bitcasts.
20973   //
20974   // This code performs the following transformation:
20975   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20976   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20977   //
20978   // We do this only if both the bitcast and the BINOP dag nodes have
20979   // one use. Also, perform this transformation only if the new binary
20980   // operation is legal. This is to avoid introducing dag nodes that
20981   // potentially need to be further expanded (or custom lowered) into a
20982   // less optimal sequence of dag nodes.
20983   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20984       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20985       N0.getOpcode() == ISD::BITCAST) {
20986     SDValue BC0 = N0.getOperand(0);
20987     EVT SVT = BC0.getValueType();
20988     unsigned Opcode = BC0.getOpcode();
20989     unsigned NumElts = VT.getVectorNumElements();
20990
20991     if (BC0.hasOneUse() && SVT.isVector() &&
20992         SVT.getVectorNumElements() * 2 == NumElts &&
20993         TLI.isOperationLegal(Opcode, VT)) {
20994       bool CanFold = false;
20995       switch (Opcode) {
20996       default : break;
20997       case ISD::ADD :
20998       case ISD::FADD :
20999       case ISD::SUB :
21000       case ISD::FSUB :
21001       case ISD::MUL :
21002       case ISD::FMUL :
21003         CanFold = true;
21004       }
21005
21006       unsigned SVTNumElts = SVT.getVectorNumElements();
21007       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21008       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
21009         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
21010       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
21011         CanFold = SVOp->getMaskElt(i) < 0;
21012
21013       if (CanFold) {
21014         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
21015         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
21016         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
21017         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
21018       }
21019     }
21020   }
21021
21022   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
21023   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
21024   // consecutive, non-overlapping, and in the right order.
21025   SmallVector<SDValue, 16> Elts;
21026   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
21027     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
21028
21029   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
21030   if (LD.getNode())
21031     return LD;
21032
21033   if (isTargetShuffle(N->getOpcode())) {
21034     SDValue Shuffle =
21035         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
21036     if (Shuffle.getNode())
21037       return Shuffle;
21038
21039     // Try recursively combining arbitrary sequences of x86 shuffle
21040     // instructions into higher-order shuffles. We do this after combining
21041     // specific PSHUF instruction sequences into their minimal form so that we
21042     // can evaluate how many specialized shuffle instructions are involved in
21043     // a particular chain.
21044     SmallVector<int, 1> NonceMask; // Just a placeholder.
21045     NonceMask.push_back(0);
21046     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
21047                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
21048                                       DCI, Subtarget))
21049       return SDValue(); // This routine will use CombineTo to replace N.
21050   }
21051
21052   return SDValue();
21053 }
21054
21055 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21056 /// specific shuffle of a load can be folded into a single element load.
21057 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21058 /// shuffles have been custom lowered so we need to handle those here.
21059 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21060                                          TargetLowering::DAGCombinerInfo &DCI) {
21061   if (DCI.isBeforeLegalizeOps())
21062     return SDValue();
21063
21064   SDValue InVec = N->getOperand(0);
21065   SDValue EltNo = N->getOperand(1);
21066
21067   if (!isa<ConstantSDNode>(EltNo))
21068     return SDValue();
21069
21070   EVT OriginalVT = InVec.getValueType();
21071
21072   if (InVec.getOpcode() == ISD::BITCAST) {
21073     // Don't duplicate a load with other uses.
21074     if (!InVec.hasOneUse())
21075       return SDValue();
21076     EVT BCVT = InVec.getOperand(0).getValueType();
21077     if (!BCVT.isVector() ||
21078         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21079       return SDValue();
21080     InVec = InVec.getOperand(0);
21081   }
21082
21083   EVT CurrentVT = InVec.getValueType();
21084
21085   if (!isTargetShuffle(InVec.getOpcode()))
21086     return SDValue();
21087
21088   // Don't duplicate a load with other uses.
21089   if (!InVec.hasOneUse())
21090     return SDValue();
21091
21092   SmallVector<int, 16> ShuffleMask;
21093   bool UnaryShuffle;
21094   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21095                             ShuffleMask, UnaryShuffle))
21096     return SDValue();
21097
21098   // Select the input vector, guarding against out of range extract vector.
21099   unsigned NumElems = CurrentVT.getVectorNumElements();
21100   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21101   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21102   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21103                                          : InVec.getOperand(1);
21104
21105   // If inputs to shuffle are the same for both ops, then allow 2 uses
21106   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21107                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21108
21109   if (LdNode.getOpcode() == ISD::BITCAST) {
21110     // Don't duplicate a load with other uses.
21111     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21112       return SDValue();
21113
21114     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21115     LdNode = LdNode.getOperand(0);
21116   }
21117
21118   if (!ISD::isNormalLoad(LdNode.getNode()))
21119     return SDValue();
21120
21121   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21122
21123   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21124     return SDValue();
21125
21126   EVT EltVT = N->getValueType(0);
21127   // If there's a bitcast before the shuffle, check if the load type and
21128   // alignment is valid.
21129   unsigned Align = LN0->getAlignment();
21130   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21131   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
21132       EltVT.getTypeForEVT(*DAG.getContext()));
21133
21134   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21135     return SDValue();
21136
21137   // All checks match so transform back to vector_shuffle so that DAG combiner
21138   // can finish the job
21139   SDLoc dl(N);
21140
21141   // Create shuffle node taking into account the case that its a unary shuffle
21142   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21143                                    : InVec.getOperand(1);
21144   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21145                                  InVec.getOperand(0), Shuffle,
21146                                  &ShuffleMask[0]);
21147   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21148   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21149                      EltNo);
21150 }
21151
21152 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21153 /// special and don't usually play with other vector types, it's better to
21154 /// handle them early to be sure we emit efficient code by avoiding
21155 /// store-load conversions.
21156 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21157   if (N->getValueType(0) != MVT::x86mmx ||
21158       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21159       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21160     return SDValue();
21161
21162   SDValue V = N->getOperand(0);
21163   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
21164   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
21165     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
21166                        N->getValueType(0), V.getOperand(0));
21167
21168   return SDValue();
21169 }
21170
21171 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
21172 /// generation and convert it from being a bunch of shuffles and extracts
21173 /// into a somewhat faster sequence. For i686, the best sequence is apparently
21174 /// storing the value and loading scalars back, while for x64 we should
21175 /// use 64-bit extracts and shifts.
21176 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
21177                                          TargetLowering::DAGCombinerInfo &DCI) {
21178   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
21179   if (NewOp.getNode())
21180     return NewOp;
21181
21182   SDValue InputVector = N->getOperand(0);
21183   SDLoc dl(InputVector);
21184   // Detect mmx to i32 conversion through a v2i32 elt extract.
21185   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
21186       N->getValueType(0) == MVT::i32 &&
21187       InputVector.getValueType() == MVT::v2i32) {
21188
21189     // The bitcast source is a direct mmx result.
21190     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
21191     if (MMXSrc.getValueType() == MVT::x86mmx)
21192       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21193                          N->getValueType(0),
21194                          InputVector.getNode()->getOperand(0));
21195
21196     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
21197     SDValue MMXSrcOp = MMXSrc.getOperand(0);
21198     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
21199         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
21200         MMXSrcOp.getOpcode() == ISD::BITCAST &&
21201         MMXSrcOp.getValueType() == MVT::v1i64 &&
21202         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
21203       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21204                          N->getValueType(0),
21205                          MMXSrcOp.getOperand(0));
21206   }
21207
21208   EVT VT = N->getValueType(0);
21209
21210   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
21211       InputVector.getOpcode() == ISD::BITCAST &&
21212       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
21213     uint64_t ExtractedElt =
21214           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
21215     uint64_t InputValue =
21216           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
21217     uint64_t Res = (InputValue >> ExtractedElt) & 1;
21218     return DAG.getConstant(Res, dl, MVT::i1);
21219   }
21220   // Only operate on vectors of 4 elements, where the alternative shuffling
21221   // gets to be more expensive.
21222   if (InputVector.getValueType() != MVT::v4i32)
21223     return SDValue();
21224
21225   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
21226   // single use which is a sign-extend or zero-extend, and all elements are
21227   // used.
21228   SmallVector<SDNode *, 4> Uses;
21229   unsigned ExtractedElements = 0;
21230   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
21231        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
21232     if (UI.getUse().getResNo() != InputVector.getResNo())
21233       return SDValue();
21234
21235     SDNode *Extract = *UI;
21236     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
21237       return SDValue();
21238
21239     if (Extract->getValueType(0) != MVT::i32)
21240       return SDValue();
21241     if (!Extract->hasOneUse())
21242       return SDValue();
21243     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
21244         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
21245       return SDValue();
21246     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
21247       return SDValue();
21248
21249     // Record which element was extracted.
21250     ExtractedElements |=
21251       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
21252
21253     Uses.push_back(Extract);
21254   }
21255
21256   // If not all the elements were used, this may not be worthwhile.
21257   if (ExtractedElements != 15)
21258     return SDValue();
21259
21260   // Ok, we've now decided to do the transformation.
21261   // If 64-bit shifts are legal, use the extract-shift sequence,
21262   // otherwise bounce the vector off the cache.
21263   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21264   SDValue Vals[4];
21265
21266   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
21267     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
21268     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
21269     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21270       DAG.getConstant(0, dl, VecIdxTy));
21271     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21272       DAG.getConstant(1, dl, VecIdxTy));
21273
21274     SDValue ShAmt = DAG.getConstant(32, dl,
21275       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
21276     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
21277     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21278       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
21279     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
21280     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21281       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
21282   } else {
21283     // Store the value to a temporary stack slot.
21284     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
21285     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
21286       MachinePointerInfo(), false, false, 0);
21287
21288     EVT ElementType = InputVector.getValueType().getVectorElementType();
21289     unsigned EltSize = ElementType.getSizeInBits() / 8;
21290
21291     // Replace each use (extract) with a load of the appropriate element.
21292     for (unsigned i = 0; i < 4; ++i) {
21293       uint64_t Offset = EltSize * i;
21294       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
21295
21296       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
21297                                        StackPtr, OffsetVal);
21298
21299       // Load the scalar.
21300       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
21301                             ScalarAddr, MachinePointerInfo(),
21302                             false, false, false, 0);
21303
21304     }
21305   }
21306
21307   // Replace the extracts
21308   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
21309     UE = Uses.end(); UI != UE; ++UI) {
21310     SDNode *Extract = *UI;
21311
21312     SDValue Idx = Extract->getOperand(1);
21313     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
21314     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
21315   }
21316
21317   // The replacement was made in place; don't return anything.
21318   return SDValue();
21319 }
21320
21321 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
21322 static std::pair<unsigned, bool>
21323 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
21324                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
21325   if (!VT.isVector())
21326     return std::make_pair(0, false);
21327
21328   bool NeedSplit = false;
21329   switch (VT.getSimpleVT().SimpleTy) {
21330   default: return std::make_pair(0, false);
21331   case MVT::v4i64:
21332   case MVT::v2i64:
21333     if (!Subtarget->hasVLX())
21334       return std::make_pair(0, false);
21335     break;
21336   case MVT::v64i8:
21337   case MVT::v32i16:
21338     if (!Subtarget->hasBWI())
21339       return std::make_pair(0, false);
21340     break;
21341   case MVT::v16i32:
21342   case MVT::v8i64:
21343     if (!Subtarget->hasAVX512())
21344       return std::make_pair(0, false);
21345     break;
21346   case MVT::v32i8:
21347   case MVT::v16i16:
21348   case MVT::v8i32:
21349     if (!Subtarget->hasAVX2())
21350       NeedSplit = true;
21351     if (!Subtarget->hasAVX())
21352       return std::make_pair(0, false);
21353     break;
21354   case MVT::v16i8:
21355   case MVT::v8i16:
21356   case MVT::v4i32:
21357     if (!Subtarget->hasSSE2())
21358       return std::make_pair(0, false);
21359   }
21360
21361   // SSE2 has only a small subset of the operations.
21362   bool hasUnsigned = Subtarget->hasSSE41() ||
21363                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
21364   bool hasSigned = Subtarget->hasSSE41() ||
21365                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
21366
21367   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21368
21369   unsigned Opc = 0;
21370   // Check for x CC y ? x : y.
21371   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21372       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21373     switch (CC) {
21374     default: break;
21375     case ISD::SETULT:
21376     case ISD::SETULE:
21377       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21378     case ISD::SETUGT:
21379     case ISD::SETUGE:
21380       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21381     case ISD::SETLT:
21382     case ISD::SETLE:
21383       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21384     case ISD::SETGT:
21385     case ISD::SETGE:
21386       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21387     }
21388   // Check for x CC y ? y : x -- a min/max with reversed arms.
21389   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21390              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21391     switch (CC) {
21392     default: break;
21393     case ISD::SETULT:
21394     case ISD::SETULE:
21395       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21396     case ISD::SETUGT:
21397     case ISD::SETUGE:
21398       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21399     case ISD::SETLT:
21400     case ISD::SETLE:
21401       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21402     case ISD::SETGT:
21403     case ISD::SETGE:
21404       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21405     }
21406   }
21407
21408   return std::make_pair(Opc, NeedSplit);
21409 }
21410
21411 static SDValue
21412 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
21413                                       const X86Subtarget *Subtarget) {
21414   SDLoc dl(N);
21415   SDValue Cond = N->getOperand(0);
21416   SDValue LHS = N->getOperand(1);
21417   SDValue RHS = N->getOperand(2);
21418
21419   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
21420     SDValue CondSrc = Cond->getOperand(0);
21421     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
21422       Cond = CondSrc->getOperand(0);
21423   }
21424
21425   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
21426     return SDValue();
21427
21428   // A vselect where all conditions and data are constants can be optimized into
21429   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
21430   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21431       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21432     return SDValue();
21433
21434   unsigned MaskValue = 0;
21435   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21436     return SDValue();
21437
21438   MVT VT = N->getSimpleValueType(0);
21439   unsigned NumElems = VT.getVectorNumElements();
21440   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21441   for (unsigned i = 0; i < NumElems; ++i) {
21442     // Be sure we emit undef where we can.
21443     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21444       ShuffleMask[i] = -1;
21445     else
21446       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21447   }
21448
21449   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21450   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21451     return SDValue();
21452   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21453 }
21454
21455 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21456 /// nodes.
21457 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21458                                     TargetLowering::DAGCombinerInfo &DCI,
21459                                     const X86Subtarget *Subtarget) {
21460   SDLoc DL(N);
21461   SDValue Cond = N->getOperand(0);
21462   // Get the LHS/RHS of the select.
21463   SDValue LHS = N->getOperand(1);
21464   SDValue RHS = N->getOperand(2);
21465   EVT VT = LHS.getValueType();
21466   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21467
21468   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21469   // instructions match the semantics of the common C idiom x<y?x:y but not
21470   // x<=y?x:y, because of how they handle negative zero (which can be
21471   // ignored in unsafe-math mode).
21472   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21473   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21474       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21475       (Subtarget->hasSSE2() ||
21476        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21477     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21478
21479     unsigned Opcode = 0;
21480     // Check for x CC y ? x : y.
21481     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21482         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21483       switch (CC) {
21484       default: break;
21485       case ISD::SETULT:
21486         // Converting this to a min would handle NaNs incorrectly, and swapping
21487         // the operands would cause it to handle comparisons between positive
21488         // and negative zero incorrectly.
21489         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21490           if (!DAG.getTarget().Options.UnsafeFPMath &&
21491               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21492             break;
21493           std::swap(LHS, RHS);
21494         }
21495         Opcode = X86ISD::FMIN;
21496         break;
21497       case ISD::SETOLE:
21498         // Converting this to a min would handle comparisons between positive
21499         // and negative zero incorrectly.
21500         if (!DAG.getTarget().Options.UnsafeFPMath &&
21501             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21502           break;
21503         Opcode = X86ISD::FMIN;
21504         break;
21505       case ISD::SETULE:
21506         // Converting this to a min would handle both negative zeros and NaNs
21507         // incorrectly, but we can swap the operands to fix both.
21508         std::swap(LHS, RHS);
21509       case ISD::SETOLT:
21510       case ISD::SETLT:
21511       case ISD::SETLE:
21512         Opcode = X86ISD::FMIN;
21513         break;
21514
21515       case ISD::SETOGE:
21516         // Converting this to a max would handle comparisons between positive
21517         // and negative zero incorrectly.
21518         if (!DAG.getTarget().Options.UnsafeFPMath &&
21519             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21520           break;
21521         Opcode = X86ISD::FMAX;
21522         break;
21523       case ISD::SETUGT:
21524         // Converting this to a max would handle NaNs incorrectly, and swapping
21525         // the operands would cause it to handle comparisons between positive
21526         // and negative zero incorrectly.
21527         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21528           if (!DAG.getTarget().Options.UnsafeFPMath &&
21529               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21530             break;
21531           std::swap(LHS, RHS);
21532         }
21533         Opcode = X86ISD::FMAX;
21534         break;
21535       case ISD::SETUGE:
21536         // Converting this to a max would handle both negative zeros and NaNs
21537         // incorrectly, but we can swap the operands to fix both.
21538         std::swap(LHS, RHS);
21539       case ISD::SETOGT:
21540       case ISD::SETGT:
21541       case ISD::SETGE:
21542         Opcode = X86ISD::FMAX;
21543         break;
21544       }
21545     // Check for x CC y ? y : x -- a min/max with reversed arms.
21546     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21547                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21548       switch (CC) {
21549       default: break;
21550       case ISD::SETOGE:
21551         // Converting this to a min would handle comparisons between positive
21552         // and negative zero incorrectly, and swapping the operands would
21553         // cause it to handle NaNs incorrectly.
21554         if (!DAG.getTarget().Options.UnsafeFPMath &&
21555             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21556           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21557             break;
21558           std::swap(LHS, RHS);
21559         }
21560         Opcode = X86ISD::FMIN;
21561         break;
21562       case ISD::SETUGT:
21563         // Converting this to a min would handle NaNs incorrectly.
21564         if (!DAG.getTarget().Options.UnsafeFPMath &&
21565             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21566           break;
21567         Opcode = X86ISD::FMIN;
21568         break;
21569       case ISD::SETUGE:
21570         // Converting this to a min would handle both negative zeros and NaNs
21571         // incorrectly, but we can swap the operands to fix both.
21572         std::swap(LHS, RHS);
21573       case ISD::SETOGT:
21574       case ISD::SETGT:
21575       case ISD::SETGE:
21576         Opcode = X86ISD::FMIN;
21577         break;
21578
21579       case ISD::SETULT:
21580         // Converting this to a max would handle NaNs incorrectly.
21581         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21582           break;
21583         Opcode = X86ISD::FMAX;
21584         break;
21585       case ISD::SETOLE:
21586         // Converting this to a max would handle comparisons between positive
21587         // and negative zero incorrectly, and swapping the operands would
21588         // cause it to handle NaNs incorrectly.
21589         if (!DAG.getTarget().Options.UnsafeFPMath &&
21590             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21591           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21592             break;
21593           std::swap(LHS, RHS);
21594         }
21595         Opcode = X86ISD::FMAX;
21596         break;
21597       case ISD::SETULE:
21598         // Converting this to a max would handle both negative zeros and NaNs
21599         // incorrectly, but we can swap the operands to fix both.
21600         std::swap(LHS, RHS);
21601       case ISD::SETOLT:
21602       case ISD::SETLT:
21603       case ISD::SETLE:
21604         Opcode = X86ISD::FMAX;
21605         break;
21606       }
21607     }
21608
21609     if (Opcode)
21610       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21611   }
21612
21613   EVT CondVT = Cond.getValueType();
21614   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21615       CondVT.getVectorElementType() == MVT::i1) {
21616     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21617     // lowering on KNL. In this case we convert it to
21618     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21619     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21620     // Since SKX these selects have a proper lowering.
21621     EVT OpVT = LHS.getValueType();
21622     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21623         (OpVT.getVectorElementType() == MVT::i8 ||
21624          OpVT.getVectorElementType() == MVT::i16) &&
21625         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21626       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21627       DCI.AddToWorklist(Cond.getNode());
21628       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21629     }
21630   }
21631   // If this is a select between two integer constants, try to do some
21632   // optimizations.
21633   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21634     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21635       // Don't do this for crazy integer types.
21636       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21637         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21638         // so that TrueC (the true value) is larger than FalseC.
21639         bool NeedsCondInvert = false;
21640
21641         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21642             // Efficiently invertible.
21643             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21644              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21645               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21646           NeedsCondInvert = true;
21647           std::swap(TrueC, FalseC);
21648         }
21649
21650         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21651         if (FalseC->getAPIntValue() == 0 &&
21652             TrueC->getAPIntValue().isPowerOf2()) {
21653           if (NeedsCondInvert) // Invert the condition if needed.
21654             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21655                                DAG.getConstant(1, DL, Cond.getValueType()));
21656
21657           // Zero extend the condition if needed.
21658           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21659
21660           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21661           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21662                              DAG.getConstant(ShAmt, DL, MVT::i8));
21663         }
21664
21665         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21666         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21667           if (NeedsCondInvert) // Invert the condition if needed.
21668             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21669                                DAG.getConstant(1, DL, Cond.getValueType()));
21670
21671           // Zero extend the condition if needed.
21672           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21673                              FalseC->getValueType(0), Cond);
21674           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21675                              SDValue(FalseC, 0));
21676         }
21677
21678         // Optimize cases that will turn into an LEA instruction.  This requires
21679         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21680         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21681           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21682           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21683
21684           bool isFastMultiplier = false;
21685           if (Diff < 10) {
21686             switch ((unsigned char)Diff) {
21687               default: break;
21688               case 1:  // result = add base, cond
21689               case 2:  // result = lea base(    , cond*2)
21690               case 3:  // result = lea base(cond, cond*2)
21691               case 4:  // result = lea base(    , cond*4)
21692               case 5:  // result = lea base(cond, cond*4)
21693               case 8:  // result = lea base(    , cond*8)
21694               case 9:  // result = lea base(cond, cond*8)
21695                 isFastMultiplier = true;
21696                 break;
21697             }
21698           }
21699
21700           if (isFastMultiplier) {
21701             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21702             if (NeedsCondInvert) // Invert the condition if needed.
21703               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21704                                  DAG.getConstant(1, DL, Cond.getValueType()));
21705
21706             // Zero extend the condition if needed.
21707             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21708                                Cond);
21709             // Scale the condition by the difference.
21710             if (Diff != 1)
21711               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21712                                  DAG.getConstant(Diff, DL,
21713                                                  Cond.getValueType()));
21714
21715             // Add the base if non-zero.
21716             if (FalseC->getAPIntValue() != 0)
21717               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21718                                  SDValue(FalseC, 0));
21719             return Cond;
21720           }
21721         }
21722       }
21723   }
21724
21725   // Canonicalize max and min:
21726   // (x > y) ? x : y -> (x >= y) ? x : y
21727   // (x < y) ? x : y -> (x <= y) ? x : y
21728   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21729   // the need for an extra compare
21730   // against zero. e.g.
21731   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21732   // subl   %esi, %edi
21733   // testl  %edi, %edi
21734   // movl   $0, %eax
21735   // cmovgl %edi, %eax
21736   // =>
21737   // xorl   %eax, %eax
21738   // subl   %esi, $edi
21739   // cmovsl %eax, %edi
21740   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21741       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21742       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21743     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21744     switch (CC) {
21745     default: break;
21746     case ISD::SETLT:
21747     case ISD::SETGT: {
21748       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21749       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21750                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21751       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21752     }
21753     }
21754   }
21755
21756   // Early exit check
21757   if (!TLI.isTypeLegal(VT))
21758     return SDValue();
21759
21760   // Match VSELECTs into subs with unsigned saturation.
21761   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21762       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21763       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21764        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21765     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21766
21767     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21768     // left side invert the predicate to simplify logic below.
21769     SDValue Other;
21770     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21771       Other = RHS;
21772       CC = ISD::getSetCCInverse(CC, true);
21773     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21774       Other = LHS;
21775     }
21776
21777     if (Other.getNode() && Other->getNumOperands() == 2 &&
21778         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21779       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21780       SDValue CondRHS = Cond->getOperand(1);
21781
21782       // Look for a general sub with unsigned saturation first.
21783       // x >= y ? x-y : 0 --> subus x, y
21784       // x >  y ? x-y : 0 --> subus x, y
21785       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21786           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21787         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21788
21789       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21790         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21791           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21792             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21793               // If the RHS is a constant we have to reverse the const
21794               // canonicalization.
21795               // x > C-1 ? x+-C : 0 --> subus x, C
21796               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21797                   CondRHSConst->getAPIntValue() ==
21798                       (-OpRHSConst->getAPIntValue() - 1))
21799                 return DAG.getNode(
21800                     X86ISD::SUBUS, DL, VT, OpLHS,
21801                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21802
21803           // Another special case: If C was a sign bit, the sub has been
21804           // canonicalized into a xor.
21805           // FIXME: Would it be better to use computeKnownBits to determine
21806           //        whether it's safe to decanonicalize the xor?
21807           // x s< 0 ? x^C : 0 --> subus x, C
21808           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21809               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21810               OpRHSConst->getAPIntValue().isSignBit())
21811             // Note that we have to rebuild the RHS constant here to ensure we
21812             // don't rely on particular values of undef lanes.
21813             return DAG.getNode(
21814                 X86ISD::SUBUS, DL, VT, OpLHS,
21815                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21816         }
21817     }
21818   }
21819
21820   // Try to match a min/max vector operation.
21821   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21822     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21823     unsigned Opc = ret.first;
21824     bool NeedSplit = ret.second;
21825
21826     if (Opc && NeedSplit) {
21827       unsigned NumElems = VT.getVectorNumElements();
21828       // Extract the LHS vectors
21829       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21830       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21831
21832       // Extract the RHS vectors
21833       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21834       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21835
21836       // Create min/max for each subvector
21837       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21838       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21839
21840       // Merge the result
21841       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21842     } else if (Opc)
21843       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21844   }
21845
21846   // Simplify vector selection if condition value type matches vselect
21847   // operand type
21848   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21849     assert(Cond.getValueType().isVector() &&
21850            "vector select expects a vector selector!");
21851
21852     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21853     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21854
21855     // Try invert the condition if true value is not all 1s and false value
21856     // is not all 0s.
21857     if (!TValIsAllOnes && !FValIsAllZeros &&
21858         // Check if the selector will be produced by CMPP*/PCMP*
21859         Cond.getOpcode() == ISD::SETCC &&
21860         // Check if SETCC has already been promoted
21861         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21862       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21863       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21864
21865       if (TValIsAllZeros || FValIsAllOnes) {
21866         SDValue CC = Cond.getOperand(2);
21867         ISD::CondCode NewCC =
21868           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21869                                Cond.getOperand(0).getValueType().isInteger());
21870         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21871         std::swap(LHS, RHS);
21872         TValIsAllOnes = FValIsAllOnes;
21873         FValIsAllZeros = TValIsAllZeros;
21874       }
21875     }
21876
21877     if (TValIsAllOnes || FValIsAllZeros) {
21878       SDValue Ret;
21879
21880       if (TValIsAllOnes && FValIsAllZeros)
21881         Ret = Cond;
21882       else if (TValIsAllOnes)
21883         Ret =
21884             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
21885       else if (FValIsAllZeros)
21886         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21887                           DAG.getBitcast(CondVT, LHS));
21888
21889       return DAG.getBitcast(VT, Ret);
21890     }
21891   }
21892
21893   // We should generate an X86ISD::BLENDI from a vselect if its argument
21894   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21895   // constants. This specific pattern gets generated when we split a
21896   // selector for a 512 bit vector in a machine without AVX512 (but with
21897   // 256-bit vectors), during legalization:
21898   //
21899   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21900   //
21901   // Iff we find this pattern and the build_vectors are built from
21902   // constants, we translate the vselect into a shuffle_vector that we
21903   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21904   if ((N->getOpcode() == ISD::VSELECT ||
21905        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21906       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
21907     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21908     if (Shuffle.getNode())
21909       return Shuffle;
21910   }
21911
21912   // If this is a *dynamic* select (non-constant condition) and we can match
21913   // this node with one of the variable blend instructions, restructure the
21914   // condition so that the blends can use the high bit of each element and use
21915   // SimplifyDemandedBits to simplify the condition operand.
21916   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21917       !DCI.isBeforeLegalize() &&
21918       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21919     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21920
21921     // Don't optimize vector selects that map to mask-registers.
21922     if (BitWidth == 1)
21923       return SDValue();
21924
21925     // We can only handle the cases where VSELECT is directly legal on the
21926     // subtarget. We custom lower VSELECT nodes with constant conditions and
21927     // this makes it hard to see whether a dynamic VSELECT will correctly
21928     // lower, so we both check the operation's status and explicitly handle the
21929     // cases where a *dynamic* blend will fail even though a constant-condition
21930     // blend could be custom lowered.
21931     // FIXME: We should find a better way to handle this class of problems.
21932     // Potentially, we should combine constant-condition vselect nodes
21933     // pre-legalization into shuffles and not mark as many types as custom
21934     // lowered.
21935     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21936       return SDValue();
21937     // FIXME: We don't support i16-element blends currently. We could and
21938     // should support them by making *all* the bits in the condition be set
21939     // rather than just the high bit and using an i8-element blend.
21940     if (VT.getScalarType() == MVT::i16)
21941       return SDValue();
21942     // Dynamic blending was only available from SSE4.1 onward.
21943     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21944       return SDValue();
21945     // Byte blends are only available in AVX2
21946     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21947         !Subtarget->hasAVX2())
21948       return SDValue();
21949
21950     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21951     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21952
21953     APInt KnownZero, KnownOne;
21954     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21955                                           DCI.isBeforeLegalizeOps());
21956     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21957         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21958                                  TLO)) {
21959       // If we changed the computation somewhere in the DAG, this change
21960       // will affect all users of Cond.
21961       // Make sure it is fine and update all the nodes so that we do not
21962       // use the generic VSELECT anymore. Otherwise, we may perform
21963       // wrong optimizations as we messed up with the actual expectation
21964       // for the vector boolean values.
21965       if (Cond != TLO.Old) {
21966         // Check all uses of that condition operand to check whether it will be
21967         // consumed by non-BLEND instructions, which may depend on all bits are
21968         // set properly.
21969         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21970              I != E; ++I)
21971           if (I->getOpcode() != ISD::VSELECT)
21972             // TODO: Add other opcodes eventually lowered into BLEND.
21973             return SDValue();
21974
21975         // Update all the users of the condition, before committing the change,
21976         // so that the VSELECT optimizations that expect the correct vector
21977         // boolean value will not be triggered.
21978         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21979              I != E; ++I)
21980           DAG.ReplaceAllUsesOfValueWith(
21981               SDValue(*I, 0),
21982               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21983                           Cond, I->getOperand(1), I->getOperand(2)));
21984         DCI.CommitTargetLoweringOpt(TLO);
21985         return SDValue();
21986       }
21987       // At this point, only Cond is changed. Change the condition
21988       // just for N to keep the opportunity to optimize all other
21989       // users their own way.
21990       DAG.ReplaceAllUsesOfValueWith(
21991           SDValue(N, 0),
21992           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21993                       TLO.New, N->getOperand(1), N->getOperand(2)));
21994       return SDValue();
21995     }
21996   }
21997
21998   return SDValue();
21999 }
22000
22001 // Check whether a boolean test is testing a boolean value generated by
22002 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
22003 // code.
22004 //
22005 // Simplify the following patterns:
22006 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
22007 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
22008 // to (Op EFLAGS Cond)
22009 //
22010 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
22011 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
22012 // to (Op EFLAGS !Cond)
22013 //
22014 // where Op could be BRCOND or CMOV.
22015 //
22016 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
22017   // Quit if not CMP and SUB with its value result used.
22018   if (Cmp.getOpcode() != X86ISD::CMP &&
22019       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
22020       return SDValue();
22021
22022   // Quit if not used as a boolean value.
22023   if (CC != X86::COND_E && CC != X86::COND_NE)
22024     return SDValue();
22025
22026   // Check CMP operands. One of them should be 0 or 1 and the other should be
22027   // an SetCC or extended from it.
22028   SDValue Op1 = Cmp.getOperand(0);
22029   SDValue Op2 = Cmp.getOperand(1);
22030
22031   SDValue SetCC;
22032   const ConstantSDNode* C = nullptr;
22033   bool needOppositeCond = (CC == X86::COND_E);
22034   bool checkAgainstTrue = false; // Is it a comparison against 1?
22035
22036   if ((C = dyn_cast<ConstantSDNode>(Op1)))
22037     SetCC = Op2;
22038   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
22039     SetCC = Op1;
22040   else // Quit if all operands are not constants.
22041     return SDValue();
22042
22043   if (C->getZExtValue() == 1) {
22044     needOppositeCond = !needOppositeCond;
22045     checkAgainstTrue = true;
22046   } else if (C->getZExtValue() != 0)
22047     // Quit if the constant is neither 0 or 1.
22048     return SDValue();
22049
22050   bool truncatedToBoolWithAnd = false;
22051   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22052   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22053          SetCC.getOpcode() == ISD::TRUNCATE ||
22054          SetCC.getOpcode() == ISD::AND) {
22055     if (SetCC.getOpcode() == ISD::AND) {
22056       int OpIdx = -1;
22057       ConstantSDNode *CS;
22058       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22059           CS->getZExtValue() == 1)
22060         OpIdx = 1;
22061       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22062           CS->getZExtValue() == 1)
22063         OpIdx = 0;
22064       if (OpIdx == -1)
22065         break;
22066       SetCC = SetCC.getOperand(OpIdx);
22067       truncatedToBoolWithAnd = true;
22068     } else
22069       SetCC = SetCC.getOperand(0);
22070   }
22071
22072   switch (SetCC.getOpcode()) {
22073   case X86ISD::SETCC_CARRY:
22074     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22075     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22076     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22077     // truncated to i1 using 'and'.
22078     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22079       break;
22080     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22081            "Invalid use of SETCC_CARRY!");
22082     // FALL THROUGH
22083   case X86ISD::SETCC:
22084     // Set the condition code or opposite one if necessary.
22085     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22086     if (needOppositeCond)
22087       CC = X86::GetOppositeBranchCondition(CC);
22088     return SetCC.getOperand(1);
22089   case X86ISD::CMOV: {
22090     // Check whether false/true value has canonical one, i.e. 0 or 1.
22091     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22092     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22093     // Quit if true value is not a constant.
22094     if (!TVal)
22095       return SDValue();
22096     // Quit if false value is not a constant.
22097     if (!FVal) {
22098       SDValue Op = SetCC.getOperand(0);
22099       // Skip 'zext' or 'trunc' node.
22100       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22101           Op.getOpcode() == ISD::TRUNCATE)
22102         Op = Op.getOperand(0);
22103       // A special case for rdrand/rdseed, where 0 is set if false cond is
22104       // found.
22105       if ((Op.getOpcode() != X86ISD::RDRAND &&
22106            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22107         return SDValue();
22108     }
22109     // Quit if false value is not the constant 0 or 1.
22110     bool FValIsFalse = true;
22111     if (FVal && FVal->getZExtValue() != 0) {
22112       if (FVal->getZExtValue() != 1)
22113         return SDValue();
22114       // If FVal is 1, opposite cond is needed.
22115       needOppositeCond = !needOppositeCond;
22116       FValIsFalse = false;
22117     }
22118     // Quit if TVal is not the constant opposite of FVal.
22119     if (FValIsFalse && TVal->getZExtValue() != 1)
22120       return SDValue();
22121     if (!FValIsFalse && TVal->getZExtValue() != 0)
22122       return SDValue();
22123     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22124     if (needOppositeCond)
22125       CC = X86::GetOppositeBranchCondition(CC);
22126     return SetCC.getOperand(3);
22127   }
22128   }
22129
22130   return SDValue();
22131 }
22132
22133 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22134 /// Match:
22135 ///   (X86or (X86setcc) (X86setcc))
22136 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22137 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22138                                            X86::CondCode &CC1, SDValue &Flags,
22139                                            bool &isAnd) {
22140   if (Cond->getOpcode() == X86ISD::CMP) {
22141     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22142     if (!CondOp1C || !CondOp1C->isNullValue())
22143       return false;
22144
22145     Cond = Cond->getOperand(0);
22146   }
22147
22148   isAnd = false;
22149
22150   SDValue SetCC0, SetCC1;
22151   switch (Cond->getOpcode()) {
22152   default: return false;
22153   case ISD::AND:
22154   case X86ISD::AND:
22155     isAnd = true;
22156     // fallthru
22157   case ISD::OR:
22158   case X86ISD::OR:
22159     SetCC0 = Cond->getOperand(0);
22160     SetCC1 = Cond->getOperand(1);
22161     break;
22162   };
22163
22164   // Make sure we have SETCC nodes, using the same flags value.
22165   if (SetCC0.getOpcode() != X86ISD::SETCC ||
22166       SetCC1.getOpcode() != X86ISD::SETCC ||
22167       SetCC0->getOperand(1) != SetCC1->getOperand(1))
22168     return false;
22169
22170   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
22171   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
22172   Flags = SetCC0->getOperand(1);
22173   return true;
22174 }
22175
22176 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
22177 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
22178                                   TargetLowering::DAGCombinerInfo &DCI,
22179                                   const X86Subtarget *Subtarget) {
22180   SDLoc DL(N);
22181
22182   // If the flag operand isn't dead, don't touch this CMOV.
22183   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
22184     return SDValue();
22185
22186   SDValue FalseOp = N->getOperand(0);
22187   SDValue TrueOp = N->getOperand(1);
22188   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
22189   SDValue Cond = N->getOperand(3);
22190
22191   if (CC == X86::COND_E || CC == X86::COND_NE) {
22192     switch (Cond.getOpcode()) {
22193     default: break;
22194     case X86ISD::BSR:
22195     case X86ISD::BSF:
22196       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
22197       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
22198         return (CC == X86::COND_E) ? FalseOp : TrueOp;
22199     }
22200   }
22201
22202   SDValue Flags;
22203
22204   Flags = checkBoolTestSetCCCombine(Cond, CC);
22205   if (Flags.getNode() &&
22206       // Extra check as FCMOV only supports a subset of X86 cond.
22207       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
22208     SDValue Ops[] = { FalseOp, TrueOp,
22209                       DAG.getConstant(CC, DL, MVT::i8), Flags };
22210     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22211   }
22212
22213   // If this is a select between two integer constants, try to do some
22214   // optimizations.  Note that the operands are ordered the opposite of SELECT
22215   // operands.
22216   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
22217     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
22218       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
22219       // larger than FalseC (the false value).
22220       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
22221         CC = X86::GetOppositeBranchCondition(CC);
22222         std::swap(TrueC, FalseC);
22223         std::swap(TrueOp, FalseOp);
22224       }
22225
22226       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
22227       // This is efficient for any integer data type (including i8/i16) and
22228       // shift amount.
22229       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
22230         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22231                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22232
22233         // Zero extend the condition if needed.
22234         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
22235
22236         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22237         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
22238                            DAG.getConstant(ShAmt, DL, MVT::i8));
22239         if (N->getNumValues() == 2)  // Dead flag value?
22240           return DCI.CombineTo(N, Cond, SDValue());
22241         return Cond;
22242       }
22243
22244       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
22245       // for any integer data type, including i8/i16.
22246       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22247         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22248                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22249
22250         // Zero extend the condition if needed.
22251         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22252                            FalseC->getValueType(0), Cond);
22253         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22254                            SDValue(FalseC, 0));
22255
22256         if (N->getNumValues() == 2)  // Dead flag value?
22257           return DCI.CombineTo(N, Cond, SDValue());
22258         return Cond;
22259       }
22260
22261       // Optimize cases that will turn into an LEA instruction.  This requires
22262       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22263       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22264         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22265         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22266
22267         bool isFastMultiplier = false;
22268         if (Diff < 10) {
22269           switch ((unsigned char)Diff) {
22270           default: break;
22271           case 1:  // result = add base, cond
22272           case 2:  // result = lea base(    , cond*2)
22273           case 3:  // result = lea base(cond, cond*2)
22274           case 4:  // result = lea base(    , cond*4)
22275           case 5:  // result = lea base(cond, cond*4)
22276           case 8:  // result = lea base(    , cond*8)
22277           case 9:  // result = lea base(cond, cond*8)
22278             isFastMultiplier = true;
22279             break;
22280           }
22281         }
22282
22283         if (isFastMultiplier) {
22284           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22285           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22286                              DAG.getConstant(CC, DL, MVT::i8), Cond);
22287           // Zero extend the condition if needed.
22288           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22289                              Cond);
22290           // Scale the condition by the difference.
22291           if (Diff != 1)
22292             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22293                                DAG.getConstant(Diff, DL, Cond.getValueType()));
22294
22295           // Add the base if non-zero.
22296           if (FalseC->getAPIntValue() != 0)
22297             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22298                                SDValue(FalseC, 0));
22299           if (N->getNumValues() == 2)  // Dead flag value?
22300             return DCI.CombineTo(N, Cond, SDValue());
22301           return Cond;
22302         }
22303       }
22304     }
22305   }
22306
22307   // Handle these cases:
22308   //   (select (x != c), e, c) -> select (x != c), e, x),
22309   //   (select (x == c), c, e) -> select (x == c), x, e)
22310   // where the c is an integer constant, and the "select" is the combination
22311   // of CMOV and CMP.
22312   //
22313   // The rationale for this change is that the conditional-move from a constant
22314   // needs two instructions, however, conditional-move from a register needs
22315   // only one instruction.
22316   //
22317   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
22318   //  some instruction-combining opportunities. This opt needs to be
22319   //  postponed as late as possible.
22320   //
22321   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
22322     // the DCI.xxxx conditions are provided to postpone the optimization as
22323     // late as possible.
22324
22325     ConstantSDNode *CmpAgainst = nullptr;
22326     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
22327         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
22328         !isa<ConstantSDNode>(Cond.getOperand(0))) {
22329
22330       if (CC == X86::COND_NE &&
22331           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
22332         CC = X86::GetOppositeBranchCondition(CC);
22333         std::swap(TrueOp, FalseOp);
22334       }
22335
22336       if (CC == X86::COND_E &&
22337           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
22338         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
22339                           DAG.getConstant(CC, DL, MVT::i8), Cond };
22340         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
22341       }
22342     }
22343   }
22344
22345   // Fold and/or of setcc's to double CMOV:
22346   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
22347   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
22348   //
22349   // This combine lets us generate:
22350   //   cmovcc1 (jcc1 if we don't have CMOV)
22351   //   cmovcc2 (same)
22352   // instead of:
22353   //   setcc1
22354   //   setcc2
22355   //   and/or
22356   //   cmovne (jne if we don't have CMOV)
22357   // When we can't use the CMOV instruction, it might increase branch
22358   // mispredicts.
22359   // When we can use CMOV, or when there is no mispredict, this improves
22360   // throughput and reduces register pressure.
22361   //
22362   if (CC == X86::COND_NE) {
22363     SDValue Flags;
22364     X86::CondCode CC0, CC1;
22365     bool isAndSetCC;
22366     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
22367       if (isAndSetCC) {
22368         std::swap(FalseOp, TrueOp);
22369         CC0 = X86::GetOppositeBranchCondition(CC0);
22370         CC1 = X86::GetOppositeBranchCondition(CC1);
22371       }
22372
22373       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
22374         Flags};
22375       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
22376       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
22377       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22378       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
22379       return CMOV;
22380     }
22381   }
22382
22383   return SDValue();
22384 }
22385
22386 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
22387                                                 const X86Subtarget *Subtarget) {
22388   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
22389   switch (IntNo) {
22390   default: return SDValue();
22391   // SSE/AVX/AVX2 blend intrinsics.
22392   case Intrinsic::x86_avx2_pblendvb:
22393     // Don't try to simplify this intrinsic if we don't have AVX2.
22394     if (!Subtarget->hasAVX2())
22395       return SDValue();
22396     // FALL-THROUGH
22397   case Intrinsic::x86_avx_blendv_pd_256:
22398   case Intrinsic::x86_avx_blendv_ps_256:
22399     // Don't try to simplify this intrinsic if we don't have AVX.
22400     if (!Subtarget->hasAVX())
22401       return SDValue();
22402     // FALL-THROUGH
22403   case Intrinsic::x86_sse41_blendvps:
22404   case Intrinsic::x86_sse41_blendvpd:
22405   case Intrinsic::x86_sse41_pblendvb: {
22406     SDValue Op0 = N->getOperand(1);
22407     SDValue Op1 = N->getOperand(2);
22408     SDValue Mask = N->getOperand(3);
22409
22410     // Don't try to simplify this intrinsic if we don't have SSE4.1.
22411     if (!Subtarget->hasSSE41())
22412       return SDValue();
22413
22414     // fold (blend A, A, Mask) -> A
22415     if (Op0 == Op1)
22416       return Op0;
22417     // fold (blend A, B, allZeros) -> A
22418     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
22419       return Op0;
22420     // fold (blend A, B, allOnes) -> B
22421     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
22422       return Op1;
22423
22424     // Simplify the case where the mask is a constant i32 value.
22425     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
22426       if (C->isNullValue())
22427         return Op0;
22428       if (C->isAllOnesValue())
22429         return Op1;
22430     }
22431
22432     return SDValue();
22433   }
22434
22435   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22436   case Intrinsic::x86_sse2_psrai_w:
22437   case Intrinsic::x86_sse2_psrai_d:
22438   case Intrinsic::x86_avx2_psrai_w:
22439   case Intrinsic::x86_avx2_psrai_d:
22440   case Intrinsic::x86_sse2_psra_w:
22441   case Intrinsic::x86_sse2_psra_d:
22442   case Intrinsic::x86_avx2_psra_w:
22443   case Intrinsic::x86_avx2_psra_d: {
22444     SDValue Op0 = N->getOperand(1);
22445     SDValue Op1 = N->getOperand(2);
22446     EVT VT = Op0.getValueType();
22447     assert(VT.isVector() && "Expected a vector type!");
22448
22449     if (isa<BuildVectorSDNode>(Op1))
22450       Op1 = Op1.getOperand(0);
22451
22452     if (!isa<ConstantSDNode>(Op1))
22453       return SDValue();
22454
22455     EVT SVT = VT.getVectorElementType();
22456     unsigned SVTBits = SVT.getSizeInBits();
22457
22458     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22459     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22460     uint64_t ShAmt = C.getZExtValue();
22461
22462     // Don't try to convert this shift into a ISD::SRA if the shift
22463     // count is bigger than or equal to the element size.
22464     if (ShAmt >= SVTBits)
22465       return SDValue();
22466
22467     // Trivial case: if the shift count is zero, then fold this
22468     // into the first operand.
22469     if (ShAmt == 0)
22470       return Op0;
22471
22472     // Replace this packed shift intrinsic with a target independent
22473     // shift dag node.
22474     SDLoc DL(N);
22475     SDValue Splat = DAG.getConstant(C, DL, VT);
22476     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22477   }
22478   }
22479 }
22480
22481 /// PerformMulCombine - Optimize a single multiply with constant into two
22482 /// in order to implement it with two cheaper instructions, e.g.
22483 /// LEA + SHL, LEA + LEA.
22484 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22485                                  TargetLowering::DAGCombinerInfo &DCI) {
22486   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22487     return SDValue();
22488
22489   EVT VT = N->getValueType(0);
22490   if (VT != MVT::i64 && VT != MVT::i32)
22491     return SDValue();
22492
22493   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22494   if (!C)
22495     return SDValue();
22496   uint64_t MulAmt = C->getZExtValue();
22497   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22498     return SDValue();
22499
22500   uint64_t MulAmt1 = 0;
22501   uint64_t MulAmt2 = 0;
22502   if ((MulAmt % 9) == 0) {
22503     MulAmt1 = 9;
22504     MulAmt2 = MulAmt / 9;
22505   } else if ((MulAmt % 5) == 0) {
22506     MulAmt1 = 5;
22507     MulAmt2 = MulAmt / 5;
22508   } else if ((MulAmt % 3) == 0) {
22509     MulAmt1 = 3;
22510     MulAmt2 = MulAmt / 3;
22511   }
22512   if (MulAmt2 &&
22513       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22514     SDLoc DL(N);
22515
22516     if (isPowerOf2_64(MulAmt2) &&
22517         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22518       // If second multiplifer is pow2, issue it first. We want the multiply by
22519       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22520       // is an add.
22521       std::swap(MulAmt1, MulAmt2);
22522
22523     SDValue NewMul;
22524     if (isPowerOf2_64(MulAmt1))
22525       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22526                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22527     else
22528       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22529                            DAG.getConstant(MulAmt1, DL, VT));
22530
22531     if (isPowerOf2_64(MulAmt2))
22532       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22533                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22534     else
22535       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22536                            DAG.getConstant(MulAmt2, DL, VT));
22537
22538     // Do not add new nodes to DAG combiner worklist.
22539     DCI.CombineTo(N, NewMul, false);
22540   }
22541   return SDValue();
22542 }
22543
22544 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22545   SDValue N0 = N->getOperand(0);
22546   SDValue N1 = N->getOperand(1);
22547   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22548   EVT VT = N0.getValueType();
22549
22550   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22551   // since the result of setcc_c is all zero's or all ones.
22552   if (VT.isInteger() && !VT.isVector() &&
22553       N1C && N0.getOpcode() == ISD::AND &&
22554       N0.getOperand(1).getOpcode() == ISD::Constant) {
22555     SDValue N00 = N0.getOperand(0);
22556     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22557         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22558           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22559          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22560       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22561       APInt ShAmt = N1C->getAPIntValue();
22562       Mask = Mask.shl(ShAmt);
22563       if (Mask != 0) {
22564         SDLoc DL(N);
22565         return DAG.getNode(ISD::AND, DL, VT,
22566                            N00, DAG.getConstant(Mask, DL, VT));
22567       }
22568     }
22569   }
22570
22571   // Hardware support for vector shifts is sparse which makes us scalarize the
22572   // vector operations in many cases. Also, on sandybridge ADD is faster than
22573   // shl.
22574   // (shl V, 1) -> add V,V
22575   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22576     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22577       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22578       // We shift all of the values by one. In many cases we do not have
22579       // hardware support for this operation. This is better expressed as an ADD
22580       // of two values.
22581       if (N1SplatC->getZExtValue() == 1)
22582         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22583     }
22584
22585   return SDValue();
22586 }
22587
22588 /// \brief Returns a vector of 0s if the node in input is a vector logical
22589 /// shift by a constant amount which is known to be bigger than or equal
22590 /// to the vector element size in bits.
22591 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22592                                       const X86Subtarget *Subtarget) {
22593   EVT VT = N->getValueType(0);
22594
22595   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22596       (!Subtarget->hasInt256() ||
22597        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22598     return SDValue();
22599
22600   SDValue Amt = N->getOperand(1);
22601   SDLoc DL(N);
22602   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22603     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22604       APInt ShiftAmt = AmtSplat->getAPIntValue();
22605       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22606
22607       // SSE2/AVX2 logical shifts always return a vector of 0s
22608       // if the shift amount is bigger than or equal to
22609       // the element size. The constant shift amount will be
22610       // encoded as a 8-bit immediate.
22611       if (ShiftAmt.trunc(8).uge(MaxAmount))
22612         return getZeroVector(VT, Subtarget, DAG, DL);
22613     }
22614
22615   return SDValue();
22616 }
22617
22618 /// PerformShiftCombine - Combine shifts.
22619 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22620                                    TargetLowering::DAGCombinerInfo &DCI,
22621                                    const X86Subtarget *Subtarget) {
22622   if (N->getOpcode() == ISD::SHL) {
22623     SDValue V = PerformSHLCombine(N, DAG);
22624     if (V.getNode()) return V;
22625   }
22626
22627   if (N->getOpcode() != ISD::SRA) {
22628     // Try to fold this logical shift into a zero vector.
22629     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22630     if (V.getNode()) return V;
22631   }
22632
22633   return SDValue();
22634 }
22635
22636 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22637 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22638 // and friends.  Likewise for OR -> CMPNEQSS.
22639 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22640                             TargetLowering::DAGCombinerInfo &DCI,
22641                             const X86Subtarget *Subtarget) {
22642   unsigned opcode;
22643
22644   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22645   // we're requiring SSE2 for both.
22646   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22647     SDValue N0 = N->getOperand(0);
22648     SDValue N1 = N->getOperand(1);
22649     SDValue CMP0 = N0->getOperand(1);
22650     SDValue CMP1 = N1->getOperand(1);
22651     SDLoc DL(N);
22652
22653     // The SETCCs should both refer to the same CMP.
22654     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22655       return SDValue();
22656
22657     SDValue CMP00 = CMP0->getOperand(0);
22658     SDValue CMP01 = CMP0->getOperand(1);
22659     EVT     VT    = CMP00.getValueType();
22660
22661     if (VT == MVT::f32 || VT == MVT::f64) {
22662       bool ExpectingFlags = false;
22663       // Check for any users that want flags:
22664       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22665            !ExpectingFlags && UI != UE; ++UI)
22666         switch (UI->getOpcode()) {
22667         default:
22668         case ISD::BR_CC:
22669         case ISD::BRCOND:
22670         case ISD::SELECT:
22671           ExpectingFlags = true;
22672           break;
22673         case ISD::CopyToReg:
22674         case ISD::SIGN_EXTEND:
22675         case ISD::ZERO_EXTEND:
22676         case ISD::ANY_EXTEND:
22677           break;
22678         }
22679
22680       if (!ExpectingFlags) {
22681         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22682         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22683
22684         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22685           X86::CondCode tmp = cc0;
22686           cc0 = cc1;
22687           cc1 = tmp;
22688         }
22689
22690         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22691             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22692           // FIXME: need symbolic constants for these magic numbers.
22693           // See X86ATTInstPrinter.cpp:printSSECC().
22694           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22695           if (Subtarget->hasAVX512()) {
22696             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22697                                          CMP01,
22698                                          DAG.getConstant(x86cc, DL, MVT::i8));
22699             if (N->getValueType(0) != MVT::i1)
22700               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22701                                  FSetCC);
22702             return FSetCC;
22703           }
22704           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22705                                               CMP00.getValueType(), CMP00, CMP01,
22706                                               DAG.getConstant(x86cc, DL,
22707                                                               MVT::i8));
22708
22709           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22710           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22711
22712           if (is64BitFP && !Subtarget->is64Bit()) {
22713             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22714             // 64-bit integer, since that's not a legal type. Since
22715             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22716             // bits, but can do this little dance to extract the lowest 32 bits
22717             // and work with those going forward.
22718             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22719                                            OnesOrZeroesF);
22720             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
22721             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22722                                         Vector32, DAG.getIntPtrConstant(0, DL));
22723             IntVT = MVT::i32;
22724           }
22725
22726           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
22727           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22728                                       DAG.getConstant(1, DL, IntVT));
22729           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22730                                               ANDed);
22731           return OneBitOfTruth;
22732         }
22733       }
22734     }
22735   }
22736   return SDValue();
22737 }
22738
22739 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22740 /// so it can be folded inside ANDNP.
22741 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22742   EVT VT = N->getValueType(0);
22743
22744   // Match direct AllOnes for 128 and 256-bit vectors
22745   if (ISD::isBuildVectorAllOnes(N))
22746     return true;
22747
22748   // Look through a bit convert.
22749   if (N->getOpcode() == ISD::BITCAST)
22750     N = N->getOperand(0).getNode();
22751
22752   // Sometimes the operand may come from a insert_subvector building a 256-bit
22753   // allones vector
22754   if (VT.is256BitVector() &&
22755       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22756     SDValue V1 = N->getOperand(0);
22757     SDValue V2 = N->getOperand(1);
22758
22759     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22760         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22761         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22762         ISD::isBuildVectorAllOnes(V2.getNode()))
22763       return true;
22764   }
22765
22766   return false;
22767 }
22768
22769 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22770 // register. In most cases we actually compare or select YMM-sized registers
22771 // and mixing the two types creates horrible code. This method optimizes
22772 // some of the transition sequences.
22773 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22774                                  TargetLowering::DAGCombinerInfo &DCI,
22775                                  const X86Subtarget *Subtarget) {
22776   EVT VT = N->getValueType(0);
22777   if (!VT.is256BitVector())
22778     return SDValue();
22779
22780   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22781           N->getOpcode() == ISD::ZERO_EXTEND ||
22782           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22783
22784   SDValue Narrow = N->getOperand(0);
22785   EVT NarrowVT = Narrow->getValueType(0);
22786   if (!NarrowVT.is128BitVector())
22787     return SDValue();
22788
22789   if (Narrow->getOpcode() != ISD::XOR &&
22790       Narrow->getOpcode() != ISD::AND &&
22791       Narrow->getOpcode() != ISD::OR)
22792     return SDValue();
22793
22794   SDValue N0  = Narrow->getOperand(0);
22795   SDValue N1  = Narrow->getOperand(1);
22796   SDLoc DL(Narrow);
22797
22798   // The Left side has to be a trunc.
22799   if (N0.getOpcode() != ISD::TRUNCATE)
22800     return SDValue();
22801
22802   // The type of the truncated inputs.
22803   EVT WideVT = N0->getOperand(0)->getValueType(0);
22804   if (WideVT != VT)
22805     return SDValue();
22806
22807   // The right side has to be a 'trunc' or a constant vector.
22808   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22809   ConstantSDNode *RHSConstSplat = nullptr;
22810   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22811     RHSConstSplat = RHSBV->getConstantSplatNode();
22812   if (!RHSTrunc && !RHSConstSplat)
22813     return SDValue();
22814
22815   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22816
22817   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22818     return SDValue();
22819
22820   // Set N0 and N1 to hold the inputs to the new wide operation.
22821   N0 = N0->getOperand(0);
22822   if (RHSConstSplat) {
22823     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22824                      SDValue(RHSConstSplat, 0));
22825     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22826     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22827   } else if (RHSTrunc) {
22828     N1 = N1->getOperand(0);
22829   }
22830
22831   // Generate the wide operation.
22832   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22833   unsigned Opcode = N->getOpcode();
22834   switch (Opcode) {
22835   case ISD::ANY_EXTEND:
22836     return Op;
22837   case ISD::ZERO_EXTEND: {
22838     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22839     APInt Mask = APInt::getAllOnesValue(InBits);
22840     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22841     return DAG.getNode(ISD::AND, DL, VT,
22842                        Op, DAG.getConstant(Mask, DL, VT));
22843   }
22844   case ISD::SIGN_EXTEND:
22845     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22846                        Op, DAG.getValueType(NarrowVT));
22847   default:
22848     llvm_unreachable("Unexpected opcode");
22849   }
22850 }
22851
22852 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22853                                  TargetLowering::DAGCombinerInfo &DCI,
22854                                  const X86Subtarget *Subtarget) {
22855   SDValue N0 = N->getOperand(0);
22856   SDValue N1 = N->getOperand(1);
22857   SDLoc DL(N);
22858
22859   // A vector zext_in_reg may be represented as a shuffle,
22860   // feeding into a bitcast (this represents anyext) feeding into
22861   // an and with a mask.
22862   // We'd like to try to combine that into a shuffle with zero
22863   // plus a bitcast, removing the and.
22864   if (N0.getOpcode() != ISD::BITCAST ||
22865       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22866     return SDValue();
22867
22868   // The other side of the AND should be a splat of 2^C, where C
22869   // is the number of bits in the source type.
22870   if (N1.getOpcode() == ISD::BITCAST)
22871     N1 = N1.getOperand(0);
22872   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22873     return SDValue();
22874   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22875
22876   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22877   EVT SrcType = Shuffle->getValueType(0);
22878
22879   // We expect a single-source shuffle
22880   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22881     return SDValue();
22882
22883   unsigned SrcSize = SrcType.getScalarSizeInBits();
22884
22885   APInt SplatValue, SplatUndef;
22886   unsigned SplatBitSize;
22887   bool HasAnyUndefs;
22888   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22889                                 SplatBitSize, HasAnyUndefs))
22890     return SDValue();
22891
22892   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22893   // Make sure the splat matches the mask we expect
22894   if (SplatBitSize > ResSize ||
22895       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22896     return SDValue();
22897
22898   // Make sure the input and output size make sense
22899   if (SrcSize >= ResSize || ResSize % SrcSize)
22900     return SDValue();
22901
22902   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22903   // The number of u's between each two values depends on the ratio between
22904   // the source and dest type.
22905   unsigned ZextRatio = ResSize / SrcSize;
22906   bool IsZext = true;
22907   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22908     if (i % ZextRatio) {
22909       if (Shuffle->getMaskElt(i) > 0) {
22910         // Expected undef
22911         IsZext = false;
22912         break;
22913       }
22914     } else {
22915       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22916         // Expected element number
22917         IsZext = false;
22918         break;
22919       }
22920     }
22921   }
22922
22923   if (!IsZext)
22924     return SDValue();
22925
22926   // Ok, perform the transformation - replace the shuffle with
22927   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22928   // (instead of undef) where the k elements come from the zero vector.
22929   SmallVector<int, 8> Mask;
22930   unsigned NumElems = SrcType.getVectorNumElements();
22931   for (unsigned i = 0; i < NumElems; ++i)
22932     if (i % ZextRatio)
22933       Mask.push_back(NumElems);
22934     else
22935       Mask.push_back(i / ZextRatio);
22936
22937   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22938     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22939   return DAG.getBitcast(N0.getValueType(), NewShuffle);
22940 }
22941
22942 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22943                                  TargetLowering::DAGCombinerInfo &DCI,
22944                                  const X86Subtarget *Subtarget) {
22945   if (DCI.isBeforeLegalizeOps())
22946     return SDValue();
22947
22948   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22949     return Zext;
22950
22951   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22952     return R;
22953
22954   EVT VT = N->getValueType(0);
22955   SDValue N0 = N->getOperand(0);
22956   SDValue N1 = N->getOperand(1);
22957   SDLoc DL(N);
22958
22959   // Create BEXTR instructions
22960   // BEXTR is ((X >> imm) & (2**size-1))
22961   if (VT == MVT::i32 || VT == MVT::i64) {
22962     // Check for BEXTR.
22963     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22964         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22965       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22966       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22967       if (MaskNode && ShiftNode) {
22968         uint64_t Mask = MaskNode->getZExtValue();
22969         uint64_t Shift = ShiftNode->getZExtValue();
22970         if (isMask_64(Mask)) {
22971           uint64_t MaskSize = countPopulation(Mask);
22972           if (Shift + MaskSize <= VT.getSizeInBits())
22973             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22974                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22975                                                VT));
22976         }
22977       }
22978     } // BEXTR
22979
22980     return SDValue();
22981   }
22982
22983   // Want to form ANDNP nodes:
22984   // 1) In the hopes of then easily combining them with OR and AND nodes
22985   //    to form PBLEND/PSIGN.
22986   // 2) To match ANDN packed intrinsics
22987   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22988     return SDValue();
22989
22990   // Check LHS for vnot
22991   if (N0.getOpcode() == ISD::XOR &&
22992       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22993       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22994     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22995
22996   // Check RHS for vnot
22997   if (N1.getOpcode() == ISD::XOR &&
22998       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22999       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
23000     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
23001
23002   return SDValue();
23003 }
23004
23005 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
23006                                 TargetLowering::DAGCombinerInfo &DCI,
23007                                 const X86Subtarget *Subtarget) {
23008   if (DCI.isBeforeLegalizeOps())
23009     return SDValue();
23010
23011   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
23012   if (R.getNode())
23013     return R;
23014
23015   SDValue N0 = N->getOperand(0);
23016   SDValue N1 = N->getOperand(1);
23017   EVT VT = N->getValueType(0);
23018
23019   // look for psign/blend
23020   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
23021     if (!Subtarget->hasSSSE3() ||
23022         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
23023       return SDValue();
23024
23025     // Canonicalize pandn to RHS
23026     if (N0.getOpcode() == X86ISD::ANDNP)
23027       std::swap(N0, N1);
23028     // or (and (m, y), (pandn m, x))
23029     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
23030       SDValue Mask = N1.getOperand(0);
23031       SDValue X    = N1.getOperand(1);
23032       SDValue Y;
23033       if (N0.getOperand(0) == Mask)
23034         Y = N0.getOperand(1);
23035       if (N0.getOperand(1) == Mask)
23036         Y = N0.getOperand(0);
23037
23038       // Check to see if the mask appeared in both the AND and ANDNP and
23039       if (!Y.getNode())
23040         return SDValue();
23041
23042       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
23043       // Look through mask bitcast.
23044       if (Mask.getOpcode() == ISD::BITCAST)
23045         Mask = Mask.getOperand(0);
23046       if (X.getOpcode() == ISD::BITCAST)
23047         X = X.getOperand(0);
23048       if (Y.getOpcode() == ISD::BITCAST)
23049         Y = Y.getOperand(0);
23050
23051       EVT MaskVT = Mask.getValueType();
23052
23053       // Validate that the Mask operand is a vector sra node.
23054       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23055       // there is no psrai.b
23056       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23057       unsigned SraAmt = ~0;
23058       if (Mask.getOpcode() == ISD::SRA) {
23059         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23060           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23061             SraAmt = AmtConst->getZExtValue();
23062       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23063         SDValue SraC = Mask.getOperand(1);
23064         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23065       }
23066       if ((SraAmt + 1) != EltBits)
23067         return SDValue();
23068
23069       SDLoc DL(N);
23070
23071       // Now we know we at least have a plendvb with the mask val.  See if
23072       // we can form a psignb/w/d.
23073       // psign = x.type == y.type == mask.type && y = sub(0, x);
23074       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23075           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23076           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23077         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23078                "Unsupported VT for PSIGN");
23079         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23080         return DAG.getBitcast(VT, Mask);
23081       }
23082       // PBLENDVB only available on SSE 4.1
23083       if (!Subtarget->hasSSE41())
23084         return SDValue();
23085
23086       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23087
23088       X = DAG.getBitcast(BlendVT, X);
23089       Y = DAG.getBitcast(BlendVT, Y);
23090       Mask = DAG.getBitcast(BlendVT, Mask);
23091       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23092       return DAG.getBitcast(VT, Mask);
23093     }
23094   }
23095
23096   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23097     return SDValue();
23098
23099   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23100   MachineFunction &MF = DAG.getMachineFunction();
23101   bool OptForSize =
23102       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23103
23104   // SHLD/SHRD instructions have lower register pressure, but on some
23105   // platforms they have higher latency than the equivalent
23106   // series of shifts/or that would otherwise be generated.
23107   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23108   // have higher latencies and we are not optimizing for size.
23109   if (!OptForSize && Subtarget->isSHLDSlow())
23110     return SDValue();
23111
23112   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23113     std::swap(N0, N1);
23114   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23115     return SDValue();
23116   if (!N0.hasOneUse() || !N1.hasOneUse())
23117     return SDValue();
23118
23119   SDValue ShAmt0 = N0.getOperand(1);
23120   if (ShAmt0.getValueType() != MVT::i8)
23121     return SDValue();
23122   SDValue ShAmt1 = N1.getOperand(1);
23123   if (ShAmt1.getValueType() != MVT::i8)
23124     return SDValue();
23125   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23126     ShAmt0 = ShAmt0.getOperand(0);
23127   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23128     ShAmt1 = ShAmt1.getOperand(0);
23129
23130   SDLoc DL(N);
23131   unsigned Opc = X86ISD::SHLD;
23132   SDValue Op0 = N0.getOperand(0);
23133   SDValue Op1 = N1.getOperand(0);
23134   if (ShAmt0.getOpcode() == ISD::SUB) {
23135     Opc = X86ISD::SHRD;
23136     std::swap(Op0, Op1);
23137     std::swap(ShAmt0, ShAmt1);
23138   }
23139
23140   unsigned Bits = VT.getSizeInBits();
23141   if (ShAmt1.getOpcode() == ISD::SUB) {
23142     SDValue Sum = ShAmt1.getOperand(0);
23143     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23144       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23145       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23146         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23147       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23148         return DAG.getNode(Opc, DL, VT,
23149                            Op0, Op1,
23150                            DAG.getNode(ISD::TRUNCATE, DL,
23151                                        MVT::i8, ShAmt0));
23152     }
23153   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23154     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23155     if (ShAmt0C &&
23156         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23157       return DAG.getNode(Opc, DL, VT,
23158                          N0.getOperand(0), N1.getOperand(0),
23159                          DAG.getNode(ISD::TRUNCATE, DL,
23160                                        MVT::i8, ShAmt0));
23161   }
23162
23163   return SDValue();
23164 }
23165
23166 // Generate NEG and CMOV for integer abs.
23167 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
23168   EVT VT = N->getValueType(0);
23169
23170   // Since X86 does not have CMOV for 8-bit integer, we don't convert
23171   // 8-bit integer abs to NEG and CMOV.
23172   if (VT.isInteger() && VT.getSizeInBits() == 8)
23173     return SDValue();
23174
23175   SDValue N0 = N->getOperand(0);
23176   SDValue N1 = N->getOperand(1);
23177   SDLoc DL(N);
23178
23179   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
23180   // and change it to SUB and CMOV.
23181   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
23182       N0.getOpcode() == ISD::ADD &&
23183       N0.getOperand(1) == N1 &&
23184       N1.getOpcode() == ISD::SRA &&
23185       N1.getOperand(0) == N0.getOperand(0))
23186     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
23187       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
23188         // Generate SUB & CMOV.
23189         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
23190                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
23191
23192         SDValue Ops[] = { N0.getOperand(0), Neg,
23193                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
23194                           SDValue(Neg.getNode(), 1) };
23195         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
23196       }
23197   return SDValue();
23198 }
23199
23200 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
23201 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
23202                                  TargetLowering::DAGCombinerInfo &DCI,
23203                                  const X86Subtarget *Subtarget) {
23204   if (DCI.isBeforeLegalizeOps())
23205     return SDValue();
23206
23207   if (Subtarget->hasCMov()) {
23208     SDValue RV = performIntegerAbsCombine(N, DAG);
23209     if (RV.getNode())
23210       return RV;
23211   }
23212
23213   return SDValue();
23214 }
23215
23216 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
23217 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
23218                                   TargetLowering::DAGCombinerInfo &DCI,
23219                                   const X86Subtarget *Subtarget) {
23220   LoadSDNode *Ld = cast<LoadSDNode>(N);
23221   EVT RegVT = Ld->getValueType(0);
23222   EVT MemVT = Ld->getMemoryVT();
23223   SDLoc dl(Ld);
23224   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23225
23226   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
23227   // into two 16-byte operations.
23228   ISD::LoadExtType Ext = Ld->getExtensionType();
23229   unsigned Alignment = Ld->getAlignment();
23230   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
23231   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23232       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
23233     unsigned NumElems = RegVT.getVectorNumElements();
23234     if (NumElems < 2)
23235       return SDValue();
23236
23237     SDValue Ptr = Ld->getBasePtr();
23238     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
23239
23240     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
23241                                   NumElems/2);
23242     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23243                                 Ld->getPointerInfo(), Ld->isVolatile(),
23244                                 Ld->isNonTemporal(), Ld->isInvariant(),
23245                                 Alignment);
23246     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23247     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23248                                 Ld->getPointerInfo(), Ld->isVolatile(),
23249                                 Ld->isNonTemporal(), Ld->isInvariant(),
23250                                 std::min(16U, Alignment));
23251     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
23252                              Load1.getValue(1),
23253                              Load2.getValue(1));
23254
23255     SDValue NewVec = DAG.getUNDEF(RegVT);
23256     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
23257     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
23258     return DCI.CombineTo(N, NewVec, TF, true);
23259   }
23260
23261   return SDValue();
23262 }
23263
23264 /// PerformMLOADCombine - Resolve extending loads
23265 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
23266                                    TargetLowering::DAGCombinerInfo &DCI,
23267                                    const X86Subtarget *Subtarget) {
23268   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
23269   if (Mld->getExtensionType() != ISD::SEXTLOAD)
23270     return SDValue();
23271
23272   EVT VT = Mld->getValueType(0);
23273   unsigned NumElems = VT.getVectorNumElements();
23274   EVT LdVT = Mld->getMemoryVT();
23275   SDLoc dl(Mld);
23276
23277   assert(LdVT != VT && "Cannot extend to the same type");
23278   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
23279   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
23280   // From, To sizes and ElemCount must be pow of two
23281   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23282     "Unexpected size for extending masked load");
23283
23284   unsigned SizeRatio  = ToSz / FromSz;
23285   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
23286
23287   // Create a type on which we perform the shuffle
23288   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23289           LdVT.getScalarType(), NumElems*SizeRatio);
23290   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23291
23292   // Convert Src0 value
23293   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
23294   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
23295     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23296     for (unsigned i = 0; i != NumElems; ++i)
23297       ShuffleVec[i] = i * SizeRatio;
23298
23299     // Can't shuffle using an illegal type.
23300     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23301             && "WideVecVT should be legal");
23302     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
23303                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
23304   }
23305   // Prepare the new mask
23306   SDValue NewMask;
23307   SDValue Mask = Mld->getMask();
23308   if (Mask.getValueType() == VT) {
23309     // Mask and original value have the same type
23310     NewMask = DAG.getBitcast(WideVecVT, Mask);
23311     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23312     for (unsigned i = 0; i != NumElems; ++i)
23313       ShuffleVec[i] = i * SizeRatio;
23314     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23315       ShuffleVec[i] = NumElems*SizeRatio;
23316     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23317                                    DAG.getConstant(0, dl, WideVecVT),
23318                                    &ShuffleVec[0]);
23319   }
23320   else {
23321     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23322     unsigned WidenNumElts = NumElems*SizeRatio;
23323     unsigned MaskNumElts = VT.getVectorNumElements();
23324     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23325                                      WidenNumElts);
23326
23327     unsigned NumConcat = WidenNumElts / MaskNumElts;
23328     SmallVector<SDValue, 16> Ops(NumConcat);
23329     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23330     Ops[0] = Mask;
23331     for (unsigned i = 1; i != NumConcat; ++i)
23332       Ops[i] = ZeroVal;
23333
23334     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23335   }
23336
23337   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
23338                                      Mld->getBasePtr(), NewMask, WideSrc0,
23339                                      Mld->getMemoryVT(), Mld->getMemOperand(),
23340                                      ISD::NON_EXTLOAD);
23341   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
23342   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
23343
23344 }
23345 /// PerformMSTORECombine - Resolve truncating stores
23346 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
23347                                     const X86Subtarget *Subtarget) {
23348   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
23349   if (!Mst->isTruncatingStore())
23350     return SDValue();
23351
23352   EVT VT = Mst->getValue().getValueType();
23353   unsigned NumElems = VT.getVectorNumElements();
23354   EVT StVT = Mst->getMemoryVT();
23355   SDLoc dl(Mst);
23356
23357   assert(StVT != VT && "Cannot truncate to the same type");
23358   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23359   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23360
23361   // From, To sizes and ElemCount must be pow of two
23362   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23363     "Unexpected size for truncating masked store");
23364   // We are going to use the original vector elt for storing.
23365   // Accumulated smaller vector elements must be a multiple of the store size.
23366   assert (((NumElems * FromSz) % ToSz) == 0 &&
23367           "Unexpected ratio for truncating masked store");
23368
23369   unsigned SizeRatio  = FromSz / ToSz;
23370   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23371
23372   // Create a type on which we perform the shuffle
23373   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23374           StVT.getScalarType(), NumElems*SizeRatio);
23375
23376   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23377
23378   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
23379   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23380   for (unsigned i = 0; i != NumElems; ++i)
23381     ShuffleVec[i] = i * SizeRatio;
23382
23383   // Can't shuffle using an illegal type.
23384   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23385           && "WideVecVT should be legal");
23386
23387   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23388                                         DAG.getUNDEF(WideVecVT),
23389                                         &ShuffleVec[0]);
23390
23391   SDValue NewMask;
23392   SDValue Mask = Mst->getMask();
23393   if (Mask.getValueType() == VT) {
23394     // Mask and original value have the same type
23395     NewMask = DAG.getBitcast(WideVecVT, Mask);
23396     for (unsigned i = 0; i != NumElems; ++i)
23397       ShuffleVec[i] = i * SizeRatio;
23398     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23399       ShuffleVec[i] = NumElems*SizeRatio;
23400     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23401                                    DAG.getConstant(0, dl, WideVecVT),
23402                                    &ShuffleVec[0]);
23403   }
23404   else {
23405     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23406     unsigned WidenNumElts = NumElems*SizeRatio;
23407     unsigned MaskNumElts = VT.getVectorNumElements();
23408     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23409                                      WidenNumElts);
23410
23411     unsigned NumConcat = WidenNumElts / MaskNumElts;
23412     SmallVector<SDValue, 16> Ops(NumConcat);
23413     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23414     Ops[0] = Mask;
23415     for (unsigned i = 1; i != NumConcat; ++i)
23416       Ops[i] = ZeroVal;
23417
23418     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23419   }
23420
23421   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
23422                             NewMask, StVT, Mst->getMemOperand(), false);
23423 }
23424 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
23425 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
23426                                    const X86Subtarget *Subtarget) {
23427   StoreSDNode *St = cast<StoreSDNode>(N);
23428   EVT VT = St->getValue().getValueType();
23429   EVT StVT = St->getMemoryVT();
23430   SDLoc dl(St);
23431   SDValue StoredVal = St->getOperand(1);
23432   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23433
23434   // If we are saving a concatenation of two XMM registers and 32-byte stores
23435   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23436   unsigned Alignment = St->getAlignment();
23437   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23438   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23439       StVT == VT && !IsAligned) {
23440     unsigned NumElems = VT.getVectorNumElements();
23441     if (NumElems < 2)
23442       return SDValue();
23443
23444     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23445     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23446
23447     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23448     SDValue Ptr0 = St->getBasePtr();
23449     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23450
23451     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23452                                 St->getPointerInfo(), St->isVolatile(),
23453                                 St->isNonTemporal(), Alignment);
23454     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23455                                 St->getPointerInfo(), St->isVolatile(),
23456                                 St->isNonTemporal(),
23457                                 std::min(16U, Alignment));
23458     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23459   }
23460
23461   // Optimize trunc store (of multiple scalars) to shuffle and store.
23462   // First, pack all of the elements in one place. Next, store to memory
23463   // in fewer chunks.
23464   if (St->isTruncatingStore() && VT.isVector()) {
23465     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23466     unsigned NumElems = VT.getVectorNumElements();
23467     assert(StVT != VT && "Cannot truncate to the same type");
23468     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23469     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23470
23471     // From, To sizes and ElemCount must be pow of two
23472     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23473     // We are going to use the original vector elt for storing.
23474     // Accumulated smaller vector elements must be a multiple of the store size.
23475     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23476
23477     unsigned SizeRatio  = FromSz / ToSz;
23478
23479     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23480
23481     // Create a type on which we perform the shuffle
23482     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23483             StVT.getScalarType(), NumElems*SizeRatio);
23484
23485     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23486
23487     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
23488     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23489     for (unsigned i = 0; i != NumElems; ++i)
23490       ShuffleVec[i] = i * SizeRatio;
23491
23492     // Can't shuffle using an illegal type.
23493     if (!TLI.isTypeLegal(WideVecVT))
23494       return SDValue();
23495
23496     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23497                                          DAG.getUNDEF(WideVecVT),
23498                                          &ShuffleVec[0]);
23499     // At this point all of the data is stored at the bottom of the
23500     // register. We now need to save it to mem.
23501
23502     // Find the largest store unit
23503     MVT StoreType = MVT::i8;
23504     for (MVT Tp : MVT::integer_valuetypes()) {
23505       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23506         StoreType = Tp;
23507     }
23508
23509     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23510     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23511         (64 <= NumElems * ToSz))
23512       StoreType = MVT::f64;
23513
23514     // Bitcast the original vector into a vector of store-size units
23515     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23516             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23517     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23518     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
23519     SmallVector<SDValue, 8> Chains;
23520     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23521                                         TLI.getPointerTy());
23522     SDValue Ptr = St->getBasePtr();
23523
23524     // Perform one or more big stores into memory.
23525     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23526       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23527                                    StoreType, ShuffWide,
23528                                    DAG.getIntPtrConstant(i, dl));
23529       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23530                                 St->getPointerInfo(), St->isVolatile(),
23531                                 St->isNonTemporal(), St->getAlignment());
23532       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23533       Chains.push_back(Ch);
23534     }
23535
23536     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23537   }
23538
23539   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23540   // the FP state in cases where an emms may be missing.
23541   // A preferable solution to the general problem is to figure out the right
23542   // places to insert EMMS.  This qualifies as a quick hack.
23543
23544   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23545   if (VT.getSizeInBits() != 64)
23546     return SDValue();
23547
23548   const Function *F = DAG.getMachineFunction().getFunction();
23549   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23550   bool F64IsLegal =
23551       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
23552   if ((VT.isVector() ||
23553        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23554       isa<LoadSDNode>(St->getValue()) &&
23555       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23556       St->getChain().hasOneUse() && !St->isVolatile()) {
23557     SDNode* LdVal = St->getValue().getNode();
23558     LoadSDNode *Ld = nullptr;
23559     int TokenFactorIndex = -1;
23560     SmallVector<SDValue, 8> Ops;
23561     SDNode* ChainVal = St->getChain().getNode();
23562     // Must be a store of a load.  We currently handle two cases:  the load
23563     // is a direct child, and it's under an intervening TokenFactor.  It is
23564     // possible to dig deeper under nested TokenFactors.
23565     if (ChainVal == LdVal)
23566       Ld = cast<LoadSDNode>(St->getChain());
23567     else if (St->getValue().hasOneUse() &&
23568              ChainVal->getOpcode() == ISD::TokenFactor) {
23569       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23570         if (ChainVal->getOperand(i).getNode() == LdVal) {
23571           TokenFactorIndex = i;
23572           Ld = cast<LoadSDNode>(St->getValue());
23573         } else
23574           Ops.push_back(ChainVal->getOperand(i));
23575       }
23576     }
23577
23578     if (!Ld || !ISD::isNormalLoad(Ld))
23579       return SDValue();
23580
23581     // If this is not the MMX case, i.e. we are just turning i64 load/store
23582     // into f64 load/store, avoid the transformation if there are multiple
23583     // uses of the loaded value.
23584     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23585       return SDValue();
23586
23587     SDLoc LdDL(Ld);
23588     SDLoc StDL(N);
23589     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23590     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23591     // pair instead.
23592     if (Subtarget->is64Bit() || F64IsLegal) {
23593       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23594       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23595                                   Ld->getPointerInfo(), Ld->isVolatile(),
23596                                   Ld->isNonTemporal(), Ld->isInvariant(),
23597                                   Ld->getAlignment());
23598       SDValue NewChain = NewLd.getValue(1);
23599       if (TokenFactorIndex != -1) {
23600         Ops.push_back(NewChain);
23601         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23602       }
23603       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23604                           St->getPointerInfo(),
23605                           St->isVolatile(), St->isNonTemporal(),
23606                           St->getAlignment());
23607     }
23608
23609     // Otherwise, lower to two pairs of 32-bit loads / stores.
23610     SDValue LoAddr = Ld->getBasePtr();
23611     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23612                                  DAG.getConstant(4, LdDL, MVT::i32));
23613
23614     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23615                                Ld->getPointerInfo(),
23616                                Ld->isVolatile(), Ld->isNonTemporal(),
23617                                Ld->isInvariant(), Ld->getAlignment());
23618     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23619                                Ld->getPointerInfo().getWithOffset(4),
23620                                Ld->isVolatile(), Ld->isNonTemporal(),
23621                                Ld->isInvariant(),
23622                                MinAlign(Ld->getAlignment(), 4));
23623
23624     SDValue NewChain = LoLd.getValue(1);
23625     if (TokenFactorIndex != -1) {
23626       Ops.push_back(LoLd);
23627       Ops.push_back(HiLd);
23628       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23629     }
23630
23631     LoAddr = St->getBasePtr();
23632     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23633                          DAG.getConstant(4, StDL, MVT::i32));
23634
23635     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23636                                 St->getPointerInfo(),
23637                                 St->isVolatile(), St->isNonTemporal(),
23638                                 St->getAlignment());
23639     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23640                                 St->getPointerInfo().getWithOffset(4),
23641                                 St->isVolatile(),
23642                                 St->isNonTemporal(),
23643                                 MinAlign(St->getAlignment(), 4));
23644     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23645   }
23646
23647   // This is similar to the above case, but here we handle a scalar 64-bit
23648   // integer store that is extracted from a vector on a 32-bit target.
23649   // If we have SSE2, then we can treat it like a floating-point double
23650   // to get past legalization. The execution dependencies fixup pass will
23651   // choose the optimal machine instruction for the store if this really is
23652   // an integer or v2f32 rather than an f64.
23653   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23654       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23655     SDValue OldExtract = St->getOperand(1);
23656     SDValue ExtOp0 = OldExtract.getOperand(0);
23657     unsigned VecSize = ExtOp0.getValueSizeInBits();
23658     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
23659     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
23660     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23661                                      BitCast, OldExtract.getOperand(1));
23662     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23663                         St->getPointerInfo(), St->isVolatile(),
23664                         St->isNonTemporal(), St->getAlignment());
23665   }
23666
23667   return SDValue();
23668 }
23669
23670 /// Return 'true' if this vector operation is "horizontal"
23671 /// and return the operands for the horizontal operation in LHS and RHS.  A
23672 /// horizontal operation performs the binary operation on successive elements
23673 /// of its first operand, then on successive elements of its second operand,
23674 /// returning the resulting values in a vector.  For example, if
23675 ///   A = < float a0, float a1, float a2, float a3 >
23676 /// and
23677 ///   B = < float b0, float b1, float b2, float b3 >
23678 /// then the result of doing a horizontal operation on A and B is
23679 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23680 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23681 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23682 /// set to A, RHS to B, and the routine returns 'true'.
23683 /// Note that the binary operation should have the property that if one of the
23684 /// operands is UNDEF then the result is UNDEF.
23685 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23686   // Look for the following pattern: if
23687   //   A = < float a0, float a1, float a2, float a3 >
23688   //   B = < float b0, float b1, float b2, float b3 >
23689   // and
23690   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23691   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23692   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23693   // which is A horizontal-op B.
23694
23695   // At least one of the operands should be a vector shuffle.
23696   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23697       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23698     return false;
23699
23700   MVT VT = LHS.getSimpleValueType();
23701
23702   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23703          "Unsupported vector type for horizontal add/sub");
23704
23705   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23706   // operate independently on 128-bit lanes.
23707   unsigned NumElts = VT.getVectorNumElements();
23708   unsigned NumLanes = VT.getSizeInBits()/128;
23709   unsigned NumLaneElts = NumElts / NumLanes;
23710   assert((NumLaneElts % 2 == 0) &&
23711          "Vector type should have an even number of elements in each lane");
23712   unsigned HalfLaneElts = NumLaneElts/2;
23713
23714   // View LHS in the form
23715   //   LHS = VECTOR_SHUFFLE A, B, LMask
23716   // If LHS is not a shuffle then pretend it is the shuffle
23717   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23718   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23719   // type VT.
23720   SDValue A, B;
23721   SmallVector<int, 16> LMask(NumElts);
23722   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23723     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23724       A = LHS.getOperand(0);
23725     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23726       B = LHS.getOperand(1);
23727     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23728     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23729   } else {
23730     if (LHS.getOpcode() != ISD::UNDEF)
23731       A = LHS;
23732     for (unsigned i = 0; i != NumElts; ++i)
23733       LMask[i] = i;
23734   }
23735
23736   // Likewise, view RHS in the form
23737   //   RHS = VECTOR_SHUFFLE C, D, RMask
23738   SDValue C, D;
23739   SmallVector<int, 16> RMask(NumElts);
23740   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23741     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23742       C = RHS.getOperand(0);
23743     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23744       D = RHS.getOperand(1);
23745     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23746     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23747   } else {
23748     if (RHS.getOpcode() != ISD::UNDEF)
23749       C = RHS;
23750     for (unsigned i = 0; i != NumElts; ++i)
23751       RMask[i] = i;
23752   }
23753
23754   // Check that the shuffles are both shuffling the same vectors.
23755   if (!(A == C && B == D) && !(A == D && B == C))
23756     return false;
23757
23758   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23759   if (!A.getNode() && !B.getNode())
23760     return false;
23761
23762   // If A and B occur in reverse order in RHS, then "swap" them (which means
23763   // rewriting the mask).
23764   if (A != C)
23765     ShuffleVectorSDNode::commuteMask(RMask);
23766
23767   // At this point LHS and RHS are equivalent to
23768   //   LHS = VECTOR_SHUFFLE A, B, LMask
23769   //   RHS = VECTOR_SHUFFLE A, B, RMask
23770   // Check that the masks correspond to performing a horizontal operation.
23771   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23772     for (unsigned i = 0; i != NumLaneElts; ++i) {
23773       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23774
23775       // Ignore any UNDEF components.
23776       if (LIdx < 0 || RIdx < 0 ||
23777           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23778           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23779         continue;
23780
23781       // Check that successive elements are being operated on.  If not, this is
23782       // not a horizontal operation.
23783       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23784       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23785       if (!(LIdx == Index && RIdx == Index + 1) &&
23786           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23787         return false;
23788     }
23789   }
23790
23791   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23792   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23793   return true;
23794 }
23795
23796 /// Do target-specific dag combines on floating point adds.
23797 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23798                                   const X86Subtarget *Subtarget) {
23799   EVT VT = N->getValueType(0);
23800   SDValue LHS = N->getOperand(0);
23801   SDValue RHS = N->getOperand(1);
23802
23803   // Try to synthesize horizontal adds from adds of shuffles.
23804   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23805        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23806       isHorizontalBinOp(LHS, RHS, true))
23807     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23808   return SDValue();
23809 }
23810
23811 /// Do target-specific dag combines on floating point subs.
23812 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23813                                   const X86Subtarget *Subtarget) {
23814   EVT VT = N->getValueType(0);
23815   SDValue LHS = N->getOperand(0);
23816   SDValue RHS = N->getOperand(1);
23817
23818   // Try to synthesize horizontal subs from subs of shuffles.
23819   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23820        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23821       isHorizontalBinOp(LHS, RHS, false))
23822     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23823   return SDValue();
23824 }
23825
23826 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23827 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23828   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23829
23830   // F[X]OR(0.0, x) -> x
23831   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23832     if (C->getValueAPF().isPosZero())
23833       return N->getOperand(1);
23834
23835   // F[X]OR(x, 0.0) -> x
23836   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23837     if (C->getValueAPF().isPosZero())
23838       return N->getOperand(0);
23839   return SDValue();
23840 }
23841
23842 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23843 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23844   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23845
23846   // Only perform optimizations if UnsafeMath is used.
23847   if (!DAG.getTarget().Options.UnsafeFPMath)
23848     return SDValue();
23849
23850   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23851   // into FMINC and FMAXC, which are Commutative operations.
23852   unsigned NewOp = 0;
23853   switch (N->getOpcode()) {
23854     default: llvm_unreachable("unknown opcode");
23855     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23856     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23857   }
23858
23859   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23860                      N->getOperand(0), N->getOperand(1));
23861 }
23862
23863 /// Do target-specific dag combines on X86ISD::FAND nodes.
23864 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23865   // FAND(0.0, x) -> 0.0
23866   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23867     if (C->getValueAPF().isPosZero())
23868       return N->getOperand(0);
23869
23870   // FAND(x, 0.0) -> 0.0
23871   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23872     if (C->getValueAPF().isPosZero())
23873       return N->getOperand(1);
23874
23875   return SDValue();
23876 }
23877
23878 /// Do target-specific dag combines on X86ISD::FANDN nodes
23879 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23880   // FANDN(0.0, x) -> x
23881   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23882     if (C->getValueAPF().isPosZero())
23883       return N->getOperand(1);
23884
23885   // FANDN(x, 0.0) -> 0.0
23886   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23887     if (C->getValueAPF().isPosZero())
23888       return N->getOperand(1);
23889
23890   return SDValue();
23891 }
23892
23893 static SDValue PerformBTCombine(SDNode *N,
23894                                 SelectionDAG &DAG,
23895                                 TargetLowering::DAGCombinerInfo &DCI) {
23896   // BT ignores high bits in the bit index operand.
23897   SDValue Op1 = N->getOperand(1);
23898   if (Op1.hasOneUse()) {
23899     unsigned BitWidth = Op1.getValueSizeInBits();
23900     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23901     APInt KnownZero, KnownOne;
23902     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23903                                           !DCI.isBeforeLegalizeOps());
23904     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23905     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23906         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23907       DCI.CommitTargetLoweringOpt(TLO);
23908   }
23909   return SDValue();
23910 }
23911
23912 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23913   SDValue Op = N->getOperand(0);
23914   if (Op.getOpcode() == ISD::BITCAST)
23915     Op = Op.getOperand(0);
23916   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23917   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23918       VT.getVectorElementType().getSizeInBits() ==
23919       OpVT.getVectorElementType().getSizeInBits()) {
23920     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23921   }
23922   return SDValue();
23923 }
23924
23925 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23926                                                const X86Subtarget *Subtarget) {
23927   EVT VT = N->getValueType(0);
23928   if (!VT.isVector())
23929     return SDValue();
23930
23931   SDValue N0 = N->getOperand(0);
23932   SDValue N1 = N->getOperand(1);
23933   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23934   SDLoc dl(N);
23935
23936   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23937   // both SSE and AVX2 since there is no sign-extended shift right
23938   // operation on a vector with 64-bit elements.
23939   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23940   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23941   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23942       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23943     SDValue N00 = N0.getOperand(0);
23944
23945     // EXTLOAD has a better solution on AVX2,
23946     // it may be replaced with X86ISD::VSEXT node.
23947     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23948       if (!ISD::isNormalLoad(N00.getNode()))
23949         return SDValue();
23950
23951     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23952         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23953                                   N00, N1);
23954       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23955     }
23956   }
23957   return SDValue();
23958 }
23959
23960 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23961                                   TargetLowering::DAGCombinerInfo &DCI,
23962                                   const X86Subtarget *Subtarget) {
23963   SDValue N0 = N->getOperand(0);
23964   EVT VT = N->getValueType(0);
23965   EVT SVT = VT.getScalarType();
23966   EVT InVT = N0->getValueType(0);
23967   EVT InSVT = InVT.getScalarType();
23968   SDLoc DL(N);
23969
23970   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23971   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23972   // This exposes the sext to the sdivrem lowering, so that it directly extends
23973   // from AH (which we otherwise need to do contortions to access).
23974   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23975       InVT == MVT::i8 && VT == MVT::i32) {
23976     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23977     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
23978                             N0.getOperand(0), N0.getOperand(1));
23979     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23980     return R.getValue(1);
23981   }
23982
23983   if (!DCI.isBeforeLegalizeOps()) {
23984     if (N0.getValueType() == MVT::i1) {
23985       SDValue Zero = DAG.getConstant(0, DL, VT);
23986       SDValue AllOnes =
23987         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
23988       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
23989     }
23990     return SDValue();
23991   }
23992
23993   if (VT.isVector()) {
23994     auto ExtendToVec128 = [&DAG](SDLoc DL, SDValue N) {
23995       EVT InVT = N->getValueType(0);
23996       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
23997                                    128 / InVT.getScalarSizeInBits());
23998       SmallVector<SDValue, 8> Opnds(128 / InVT.getSizeInBits(),
23999                                     DAG.getUNDEF(InVT));
24000       Opnds[0] = N;
24001       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
24002     };
24003
24004     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
24005     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
24006     if (VT.getSizeInBits() == 128 &&
24007         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24008         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24009       SDValue ExOp = ExtendToVec128(DL, N0);
24010       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
24011     }
24012
24013     // On pre-AVX2 targets, split into 128-bit nodes of
24014     // ISD::SIGN_EXTEND_VECTOR_INREG.
24015     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
24016         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24017         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24018       unsigned NumVecs = VT.getSizeInBits() / 128;
24019       unsigned NumSubElts = 128 / SVT.getSizeInBits();
24020       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
24021       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
24022
24023       SmallVector<SDValue, 8> Opnds;
24024       for (unsigned i = 0, Offset = 0; i != NumVecs;
24025            ++i, Offset += NumSubElts) {
24026         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
24027                                      DAG.getIntPtrConstant(Offset, DL));
24028         SrcVec = ExtendToVec128(DL, SrcVec);
24029         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
24030         Opnds.push_back(SrcVec);
24031       }
24032       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
24033     }
24034   }
24035
24036   if (!Subtarget->hasFp256())
24037     return SDValue();
24038
24039   if (VT.isVector() && VT.getSizeInBits() == 256) {
24040     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24041     if (R.getNode())
24042       return R;
24043   }
24044
24045   return SDValue();
24046 }
24047
24048 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24049                                  const X86Subtarget* Subtarget) {
24050   SDLoc dl(N);
24051   EVT VT = N->getValueType(0);
24052
24053   // Let legalize expand this if it isn't a legal type yet.
24054   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24055     return SDValue();
24056
24057   EVT ScalarVT = VT.getScalarType();
24058   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24059       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
24060     return SDValue();
24061
24062   SDValue A = N->getOperand(0);
24063   SDValue B = N->getOperand(1);
24064   SDValue C = N->getOperand(2);
24065
24066   bool NegA = (A.getOpcode() == ISD::FNEG);
24067   bool NegB = (B.getOpcode() == ISD::FNEG);
24068   bool NegC = (C.getOpcode() == ISD::FNEG);
24069
24070   // Negative multiplication when NegA xor NegB
24071   bool NegMul = (NegA != NegB);
24072   if (NegA)
24073     A = A.getOperand(0);
24074   if (NegB)
24075     B = B.getOperand(0);
24076   if (NegC)
24077     C = C.getOperand(0);
24078
24079   unsigned Opcode;
24080   if (!NegMul)
24081     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24082   else
24083     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24084
24085   return DAG.getNode(Opcode, dl, VT, A, B, C);
24086 }
24087
24088 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24089                                   TargetLowering::DAGCombinerInfo &DCI,
24090                                   const X86Subtarget *Subtarget) {
24091   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24092   //           (and (i32 x86isd::setcc_carry), 1)
24093   // This eliminates the zext. This transformation is necessary because
24094   // ISD::SETCC is always legalized to i8.
24095   SDLoc dl(N);
24096   SDValue N0 = N->getOperand(0);
24097   EVT VT = N->getValueType(0);
24098
24099   if (N0.getOpcode() == ISD::AND &&
24100       N0.hasOneUse() &&
24101       N0.getOperand(0).hasOneUse()) {
24102     SDValue N00 = N0.getOperand(0);
24103     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24104       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24105       if (!C || C->getZExtValue() != 1)
24106         return SDValue();
24107       return DAG.getNode(ISD::AND, dl, VT,
24108                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24109                                      N00.getOperand(0), N00.getOperand(1)),
24110                          DAG.getConstant(1, dl, VT));
24111     }
24112   }
24113
24114   if (N0.getOpcode() == ISD::TRUNCATE &&
24115       N0.hasOneUse() &&
24116       N0.getOperand(0).hasOneUse()) {
24117     SDValue N00 = N0.getOperand(0);
24118     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24119       return DAG.getNode(ISD::AND, dl, VT,
24120                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24121                                      N00.getOperand(0), N00.getOperand(1)),
24122                          DAG.getConstant(1, dl, VT));
24123     }
24124   }
24125   if (VT.is256BitVector()) {
24126     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24127     if (R.getNode())
24128       return R;
24129   }
24130
24131   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24132   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24133   // This exposes the zext to the udivrem lowering, so that it directly extends
24134   // from AH (which we otherwise need to do contortions to access).
24135   if (N0.getOpcode() == ISD::UDIVREM &&
24136       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
24137       (VT == MVT::i32 || VT == MVT::i64)) {
24138     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24139     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
24140                             N0.getOperand(0), N0.getOperand(1));
24141     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24142     return R.getValue(1);
24143   }
24144
24145   return SDValue();
24146 }
24147
24148 // Optimize x == -y --> x+y == 0
24149 //          x != -y --> x+y != 0
24150 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
24151                                       const X86Subtarget* Subtarget) {
24152   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
24153   SDValue LHS = N->getOperand(0);
24154   SDValue RHS = N->getOperand(1);
24155   EVT VT = N->getValueType(0);
24156   SDLoc DL(N);
24157
24158   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
24159     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
24160       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
24161         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
24162                                    LHS.getOperand(1));
24163         return DAG.getSetCC(DL, N->getValueType(0), addV,
24164                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24165       }
24166   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
24167     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
24168       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
24169         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
24170                                    RHS.getOperand(1));
24171         return DAG.getSetCC(DL, N->getValueType(0), addV,
24172                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24173       }
24174
24175   if (VT.getScalarType() == MVT::i1 &&
24176       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
24177     bool IsSEXT0 =
24178         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24179         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24180     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24181
24182     if (!IsSEXT0 || !IsVZero1) {
24183       // Swap the operands and update the condition code.
24184       std::swap(LHS, RHS);
24185       CC = ISD::getSetCCSwappedOperands(CC);
24186
24187       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24188                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24189       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24190     }
24191
24192     if (IsSEXT0 && IsVZero1) {
24193       assert(VT == LHS.getOperand(0).getValueType() &&
24194              "Uexpected operand type");
24195       if (CC == ISD::SETGT)
24196         return DAG.getConstant(0, DL, VT);
24197       if (CC == ISD::SETLE)
24198         return DAG.getConstant(1, DL, VT);
24199       if (CC == ISD::SETEQ || CC == ISD::SETGE)
24200         return DAG.getNOT(DL, LHS.getOperand(0), VT);
24201
24202       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
24203              "Unexpected condition code!");
24204       return LHS.getOperand(0);
24205     }
24206   }
24207
24208   return SDValue();
24209 }
24210
24211 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
24212                                          SelectionDAG &DAG) {
24213   SDLoc dl(Load);
24214   MVT VT = Load->getSimpleValueType(0);
24215   MVT EVT = VT.getVectorElementType();
24216   SDValue Addr = Load->getOperand(1);
24217   SDValue NewAddr = DAG.getNode(
24218       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
24219       DAG.getConstant(Index * EVT.getStoreSize(), dl,
24220                       Addr.getSimpleValueType()));
24221
24222   SDValue NewLoad =
24223       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
24224                   DAG.getMachineFunction().getMachineMemOperand(
24225                       Load->getMemOperand(), 0, EVT.getStoreSize()));
24226   return NewLoad;
24227 }
24228
24229 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
24230                                       const X86Subtarget *Subtarget) {
24231   SDLoc dl(N);
24232   MVT VT = N->getOperand(1)->getSimpleValueType(0);
24233   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
24234          "X86insertps is only defined for v4x32");
24235
24236   SDValue Ld = N->getOperand(1);
24237   if (MayFoldLoad(Ld)) {
24238     // Extract the countS bits from the immediate so we can get the proper
24239     // address when narrowing the vector load to a specific element.
24240     // When the second source op is a memory address, insertps doesn't use
24241     // countS and just gets an f32 from that address.
24242     unsigned DestIndex =
24243         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
24244
24245     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
24246
24247     // Create this as a scalar to vector to match the instruction pattern.
24248     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
24249     // countS bits are ignored when loading from memory on insertps, which
24250     // means we don't need to explicitly set them to 0.
24251     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
24252                        LoadScalarToVector, N->getOperand(2));
24253   }
24254   return SDValue();
24255 }
24256
24257 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
24258   SDValue V0 = N->getOperand(0);
24259   SDValue V1 = N->getOperand(1);
24260   SDLoc DL(N);
24261   EVT VT = N->getValueType(0);
24262
24263   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
24264   // operands and changing the mask to 1. This saves us a bunch of
24265   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
24266   // x86InstrInfo knows how to commute this back after instruction selection
24267   // if it would help register allocation.
24268
24269   // TODO: If optimizing for size or a processor that doesn't suffer from
24270   // partial register update stalls, this should be transformed into a MOVSD
24271   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
24272
24273   if (VT == MVT::v2f64)
24274     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
24275       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
24276         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
24277         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
24278       }
24279
24280   return SDValue();
24281 }
24282
24283 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
24284 // as "sbb reg,reg", since it can be extended without zext and produces
24285 // an all-ones bit which is more useful than 0/1 in some cases.
24286 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
24287                                MVT VT) {
24288   if (VT == MVT::i8)
24289     return DAG.getNode(ISD::AND, DL, VT,
24290                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24291                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
24292                                    EFLAGS),
24293                        DAG.getConstant(1, DL, VT));
24294   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
24295   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
24296                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24297                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
24298                                  EFLAGS));
24299 }
24300
24301 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
24302 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
24303                                    TargetLowering::DAGCombinerInfo &DCI,
24304                                    const X86Subtarget *Subtarget) {
24305   SDLoc DL(N);
24306   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
24307   SDValue EFLAGS = N->getOperand(1);
24308
24309   if (CC == X86::COND_A) {
24310     // Try to convert COND_A into COND_B in an attempt to facilitate
24311     // materializing "setb reg".
24312     //
24313     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
24314     // cannot take an immediate as its first operand.
24315     //
24316     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
24317         EFLAGS.getValueType().isInteger() &&
24318         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
24319       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
24320                                    EFLAGS.getNode()->getVTList(),
24321                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
24322       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
24323       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
24324     }
24325   }
24326
24327   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
24328   // a zext and produces an all-ones bit which is more useful than 0/1 in some
24329   // cases.
24330   if (CC == X86::COND_B)
24331     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
24332
24333   SDValue Flags;
24334
24335   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24336   if (Flags.getNode()) {
24337     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24338     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
24339   }
24340
24341   return SDValue();
24342 }
24343
24344 // Optimize branch condition evaluation.
24345 //
24346 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
24347                                     TargetLowering::DAGCombinerInfo &DCI,
24348                                     const X86Subtarget *Subtarget) {
24349   SDLoc DL(N);
24350   SDValue Chain = N->getOperand(0);
24351   SDValue Dest = N->getOperand(1);
24352   SDValue EFLAGS = N->getOperand(3);
24353   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
24354
24355   SDValue Flags;
24356
24357   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24358   if (Flags.getNode()) {
24359     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24360     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
24361                        Flags);
24362   }
24363
24364   return SDValue();
24365 }
24366
24367 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
24368                                                          SelectionDAG &DAG) {
24369   // Take advantage of vector comparisons producing 0 or -1 in each lane to
24370   // optimize away operation when it's from a constant.
24371   //
24372   // The general transformation is:
24373   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
24374   //       AND(VECTOR_CMP(x,y), constant2)
24375   //    constant2 = UNARYOP(constant)
24376
24377   // Early exit if this isn't a vector operation, the operand of the
24378   // unary operation isn't a bitwise AND, or if the sizes of the operations
24379   // aren't the same.
24380   EVT VT = N->getValueType(0);
24381   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
24382       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
24383       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
24384     return SDValue();
24385
24386   // Now check that the other operand of the AND is a constant. We could
24387   // make the transformation for non-constant splats as well, but it's unclear
24388   // that would be a benefit as it would not eliminate any operations, just
24389   // perform one more step in scalar code before moving to the vector unit.
24390   if (BuildVectorSDNode *BV =
24391           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
24392     // Bail out if the vector isn't a constant.
24393     if (!BV->isConstant())
24394       return SDValue();
24395
24396     // Everything checks out. Build up the new and improved node.
24397     SDLoc DL(N);
24398     EVT IntVT = BV->getValueType(0);
24399     // Create a new constant of the appropriate type for the transformed
24400     // DAG.
24401     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
24402     // The AND node needs bitcasts to/from an integer vector type around it.
24403     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
24404     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
24405                                  N->getOperand(0)->getOperand(0), MaskConst);
24406     SDValue Res = DAG.getBitcast(VT, NewAnd);
24407     return Res;
24408   }
24409
24410   return SDValue();
24411 }
24412
24413 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
24414                                         const X86Subtarget *Subtarget) {
24415   // First try to optimize away the conversion entirely when it's
24416   // conditionally from a constant. Vectors only.
24417   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
24418   if (Res != SDValue())
24419     return Res;
24420
24421   // Now move on to more general possibilities.
24422   SDValue Op0 = N->getOperand(0);
24423   EVT InVT = Op0->getValueType(0);
24424
24425   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
24426   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
24427     SDLoc dl(N);
24428     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
24429     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
24430     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
24431   }
24432
24433   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
24434   // a 32-bit target where SSE doesn't support i64->FP operations.
24435   if (Op0.getOpcode() == ISD::LOAD) {
24436     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
24437     EVT VT = Ld->getValueType(0);
24438
24439     // This transformation is not supported if the result type is f16
24440     if (N->getValueType(0) == MVT::f16)
24441       return SDValue();
24442
24443     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
24444         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
24445         !Subtarget->is64Bit() && VT == MVT::i64) {
24446       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
24447           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
24448       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
24449       return FILDChain;
24450     }
24451   }
24452   return SDValue();
24453 }
24454
24455 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
24456 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
24457                                  X86TargetLowering::DAGCombinerInfo &DCI) {
24458   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
24459   // the result is either zero or one (depending on the input carry bit).
24460   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
24461   if (X86::isZeroNode(N->getOperand(0)) &&
24462       X86::isZeroNode(N->getOperand(1)) &&
24463       // We don't have a good way to replace an EFLAGS use, so only do this when
24464       // dead right now.
24465       SDValue(N, 1).use_empty()) {
24466     SDLoc DL(N);
24467     EVT VT = N->getValueType(0);
24468     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
24469     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
24470                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
24471                                            DAG.getConstant(X86::COND_B, DL,
24472                                                            MVT::i8),
24473                                            N->getOperand(2)),
24474                                DAG.getConstant(1, DL, VT));
24475     return DCI.CombineTo(N, Res1, CarryOut);
24476   }
24477
24478   return SDValue();
24479 }
24480
24481 // fold (add Y, (sete  X, 0)) -> adc  0, Y
24482 //      (add Y, (setne X, 0)) -> sbb -1, Y
24483 //      (sub (sete  X, 0), Y) -> sbb  0, Y
24484 //      (sub (setne X, 0), Y) -> adc -1, Y
24485 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
24486   SDLoc DL(N);
24487
24488   // Look through ZExts.
24489   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24490   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24491     return SDValue();
24492
24493   SDValue SetCC = Ext.getOperand(0);
24494   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24495     return SDValue();
24496
24497   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24498   if (CC != X86::COND_E && CC != X86::COND_NE)
24499     return SDValue();
24500
24501   SDValue Cmp = SetCC.getOperand(1);
24502   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24503       !X86::isZeroNode(Cmp.getOperand(1)) ||
24504       !Cmp.getOperand(0).getValueType().isInteger())
24505     return SDValue();
24506
24507   SDValue CmpOp0 = Cmp.getOperand(0);
24508   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24509                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24510
24511   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24512   if (CC == X86::COND_NE)
24513     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24514                        DL, OtherVal.getValueType(), OtherVal,
24515                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24516                        NewCmp);
24517   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24518                      DL, OtherVal.getValueType(), OtherVal,
24519                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24520 }
24521
24522 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24523 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24524                                  const X86Subtarget *Subtarget) {
24525   EVT VT = N->getValueType(0);
24526   SDValue Op0 = N->getOperand(0);
24527   SDValue Op1 = N->getOperand(1);
24528
24529   // Try to synthesize horizontal adds from adds of shuffles.
24530   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24531        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24532       isHorizontalBinOp(Op0, Op1, true))
24533     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24534
24535   return OptimizeConditionalInDecrement(N, DAG);
24536 }
24537
24538 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24539                                  const X86Subtarget *Subtarget) {
24540   SDValue Op0 = N->getOperand(0);
24541   SDValue Op1 = N->getOperand(1);
24542
24543   // X86 can't encode an immediate LHS of a sub. See if we can push the
24544   // negation into a preceding instruction.
24545   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24546     // If the RHS of the sub is a XOR with one use and a constant, invert the
24547     // immediate. Then add one to the LHS of the sub so we can turn
24548     // X-Y -> X+~Y+1, saving one register.
24549     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24550         isa<ConstantSDNode>(Op1.getOperand(1))) {
24551       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24552       EVT VT = Op0.getValueType();
24553       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24554                                    Op1.getOperand(0),
24555                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24556       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24557                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24558     }
24559   }
24560
24561   // Try to synthesize horizontal adds from adds of shuffles.
24562   EVT VT = N->getValueType(0);
24563   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24564        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24565       isHorizontalBinOp(Op0, Op1, true))
24566     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24567
24568   return OptimizeConditionalInDecrement(N, DAG);
24569 }
24570
24571 /// performVZEXTCombine - Performs build vector combines
24572 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24573                                    TargetLowering::DAGCombinerInfo &DCI,
24574                                    const X86Subtarget *Subtarget) {
24575   SDLoc DL(N);
24576   MVT VT = N->getSimpleValueType(0);
24577   SDValue Op = N->getOperand(0);
24578   MVT OpVT = Op.getSimpleValueType();
24579   MVT OpEltVT = OpVT.getVectorElementType();
24580   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24581
24582   // (vzext (bitcast (vzext (x)) -> (vzext x)
24583   SDValue V = Op;
24584   while (V.getOpcode() == ISD::BITCAST)
24585     V = V.getOperand(0);
24586
24587   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24588     MVT InnerVT = V.getSimpleValueType();
24589     MVT InnerEltVT = InnerVT.getVectorElementType();
24590
24591     // If the element sizes match exactly, we can just do one larger vzext. This
24592     // is always an exact type match as vzext operates on integer types.
24593     if (OpEltVT == InnerEltVT) {
24594       assert(OpVT == InnerVT && "Types must match for vzext!");
24595       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24596     }
24597
24598     // The only other way we can combine them is if only a single element of the
24599     // inner vzext is used in the input to the outer vzext.
24600     if (InnerEltVT.getSizeInBits() < InputBits)
24601       return SDValue();
24602
24603     // In this case, the inner vzext is completely dead because we're going to
24604     // only look at bits inside of the low element. Just do the outer vzext on
24605     // a bitcast of the input to the inner.
24606     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
24607   }
24608
24609   // Check if we can bypass extracting and re-inserting an element of an input
24610   // vector. Essentialy:
24611   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24612   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24613       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24614       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24615     SDValue ExtractedV = V.getOperand(0);
24616     SDValue OrigV = ExtractedV.getOperand(0);
24617     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24618       if (ExtractIdx->getZExtValue() == 0) {
24619         MVT OrigVT = OrigV.getSimpleValueType();
24620         // Extract a subvector if necessary...
24621         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24622           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24623           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24624                                     OrigVT.getVectorNumElements() / Ratio);
24625           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24626                               DAG.getIntPtrConstant(0, DL));
24627         }
24628         Op = DAG.getBitcast(OpVT, OrigV);
24629         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24630       }
24631   }
24632
24633   return SDValue();
24634 }
24635
24636 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24637                                              DAGCombinerInfo &DCI) const {
24638   SelectionDAG &DAG = DCI.DAG;
24639   switch (N->getOpcode()) {
24640   default: break;
24641   case ISD::EXTRACT_VECTOR_ELT:
24642     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24643   case ISD::VSELECT:
24644   case ISD::SELECT:
24645   case X86ISD::SHRUNKBLEND:
24646     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24647   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24648   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24649   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24650   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24651   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24652   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24653   case ISD::SHL:
24654   case ISD::SRA:
24655   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24656   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24657   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24658   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24659   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24660   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24661   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24662   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24663   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24664   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24665   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24666   case X86ISD::FXOR:
24667   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24668   case X86ISD::FMIN:
24669   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24670   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24671   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24672   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24673   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24674   case ISD::ANY_EXTEND:
24675   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24676   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24677   case ISD::SIGN_EXTEND_INREG:
24678     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24679   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24680   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24681   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24682   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24683   case X86ISD::SHUFP:       // Handle all target specific shuffles
24684   case X86ISD::PALIGNR:
24685   case X86ISD::UNPCKH:
24686   case X86ISD::UNPCKL:
24687   case X86ISD::MOVHLPS:
24688   case X86ISD::MOVLHPS:
24689   case X86ISD::PSHUFB:
24690   case X86ISD::PSHUFD:
24691   case X86ISD::PSHUFHW:
24692   case X86ISD::PSHUFLW:
24693   case X86ISD::MOVSS:
24694   case X86ISD::MOVSD:
24695   case X86ISD::VPERMILPI:
24696   case X86ISD::VPERM2X128:
24697   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24698   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24699   case ISD::INTRINSIC_WO_CHAIN:
24700     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24701   case X86ISD::INSERTPS: {
24702     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24703       return PerformINSERTPSCombine(N, DAG, Subtarget);
24704     break;
24705   }
24706   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24707   }
24708
24709   return SDValue();
24710 }
24711
24712 /// isTypeDesirableForOp - Return true if the target has native support for
24713 /// the specified value type and it is 'desirable' to use the type for the
24714 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24715 /// instruction encodings are longer and some i16 instructions are slow.
24716 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24717   if (!isTypeLegal(VT))
24718     return false;
24719   if (VT != MVT::i16)
24720     return true;
24721
24722   switch (Opc) {
24723   default:
24724     return true;
24725   case ISD::LOAD:
24726   case ISD::SIGN_EXTEND:
24727   case ISD::ZERO_EXTEND:
24728   case ISD::ANY_EXTEND:
24729   case ISD::SHL:
24730   case ISD::SRL:
24731   case ISD::SUB:
24732   case ISD::ADD:
24733   case ISD::MUL:
24734   case ISD::AND:
24735   case ISD::OR:
24736   case ISD::XOR:
24737     return false;
24738   }
24739 }
24740
24741 /// IsDesirableToPromoteOp - This method query the target whether it is
24742 /// beneficial for dag combiner to promote the specified node. If true, it
24743 /// should return the desired promotion type by reference.
24744 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24745   EVT VT = Op.getValueType();
24746   if (VT != MVT::i16)
24747     return false;
24748
24749   bool Promote = false;
24750   bool Commute = false;
24751   switch (Op.getOpcode()) {
24752   default: break;
24753   case ISD::LOAD: {
24754     LoadSDNode *LD = cast<LoadSDNode>(Op);
24755     // If the non-extending load has a single use and it's not live out, then it
24756     // might be folded.
24757     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24758                                                      Op.hasOneUse()*/) {
24759       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24760              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24761         // The only case where we'd want to promote LOAD (rather then it being
24762         // promoted as an operand is when it's only use is liveout.
24763         if (UI->getOpcode() != ISD::CopyToReg)
24764           return false;
24765       }
24766     }
24767     Promote = true;
24768     break;
24769   }
24770   case ISD::SIGN_EXTEND:
24771   case ISD::ZERO_EXTEND:
24772   case ISD::ANY_EXTEND:
24773     Promote = true;
24774     break;
24775   case ISD::SHL:
24776   case ISD::SRL: {
24777     SDValue N0 = Op.getOperand(0);
24778     // Look out for (store (shl (load), x)).
24779     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24780       return false;
24781     Promote = true;
24782     break;
24783   }
24784   case ISD::ADD:
24785   case ISD::MUL:
24786   case ISD::AND:
24787   case ISD::OR:
24788   case ISD::XOR:
24789     Commute = true;
24790     // fallthrough
24791   case ISD::SUB: {
24792     SDValue N0 = Op.getOperand(0);
24793     SDValue N1 = Op.getOperand(1);
24794     if (!Commute && MayFoldLoad(N1))
24795       return false;
24796     // Avoid disabling potential load folding opportunities.
24797     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24798       return false;
24799     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24800       return false;
24801     Promote = true;
24802   }
24803   }
24804
24805   PVT = MVT::i32;
24806   return Promote;
24807 }
24808
24809 //===----------------------------------------------------------------------===//
24810 //                           X86 Inline Assembly Support
24811 //===----------------------------------------------------------------------===//
24812
24813 // Helper to match a string separated by whitespace.
24814 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24815   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24816
24817   for (StringRef Piece : Pieces) {
24818     if (!S.startswith(Piece)) // Check if the piece matches.
24819       return false;
24820
24821     S = S.substr(Piece.size());
24822     StringRef::size_type Pos = S.find_first_not_of(" \t");
24823     if (Pos == 0) // We matched a prefix.
24824       return false;
24825
24826     S = S.substr(Pos);
24827   }
24828
24829   return S.empty();
24830 }
24831
24832 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24833
24834   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24835     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24836         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24837         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24838
24839       if (AsmPieces.size() == 3)
24840         return true;
24841       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24842         return true;
24843     }
24844   }
24845   return false;
24846 }
24847
24848 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24849   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24850
24851   std::string AsmStr = IA->getAsmString();
24852
24853   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24854   if (!Ty || Ty->getBitWidth() % 16 != 0)
24855     return false;
24856
24857   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24858   SmallVector<StringRef, 4> AsmPieces;
24859   SplitString(AsmStr, AsmPieces, ";\n");
24860
24861   switch (AsmPieces.size()) {
24862   default: return false;
24863   case 1:
24864     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24865     // we will turn this bswap into something that will be lowered to logical
24866     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24867     // lower so don't worry about this.
24868     // bswap $0
24869     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24870         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24871         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24872         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24873         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24874         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24875       // No need to check constraints, nothing other than the equivalent of
24876       // "=r,0" would be valid here.
24877       return IntrinsicLowering::LowerToByteSwap(CI);
24878     }
24879
24880     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24881     if (CI->getType()->isIntegerTy(16) &&
24882         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24883         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24884          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24885       AsmPieces.clear();
24886       const std::string &ConstraintsStr = IA->getConstraintString();
24887       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24888       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24889       if (clobbersFlagRegisters(AsmPieces))
24890         return IntrinsicLowering::LowerToByteSwap(CI);
24891     }
24892     break;
24893   case 3:
24894     if (CI->getType()->isIntegerTy(32) &&
24895         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24896         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24897         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24898         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24899       AsmPieces.clear();
24900       const std::string &ConstraintsStr = IA->getConstraintString();
24901       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24902       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24903       if (clobbersFlagRegisters(AsmPieces))
24904         return IntrinsicLowering::LowerToByteSwap(CI);
24905     }
24906
24907     if (CI->getType()->isIntegerTy(64)) {
24908       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24909       if (Constraints.size() >= 2 &&
24910           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24911           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24912         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24913         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24914             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24915             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24916           return IntrinsicLowering::LowerToByteSwap(CI);
24917       }
24918     }
24919     break;
24920   }
24921   return false;
24922 }
24923
24924 /// getConstraintType - Given a constraint letter, return the type of
24925 /// constraint it is for this target.
24926 X86TargetLowering::ConstraintType
24927 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24928   if (Constraint.size() == 1) {
24929     switch (Constraint[0]) {
24930     case 'R':
24931     case 'q':
24932     case 'Q':
24933     case 'f':
24934     case 't':
24935     case 'u':
24936     case 'y':
24937     case 'x':
24938     case 'Y':
24939     case 'l':
24940       return C_RegisterClass;
24941     case 'a':
24942     case 'b':
24943     case 'c':
24944     case 'd':
24945     case 'S':
24946     case 'D':
24947     case 'A':
24948       return C_Register;
24949     case 'I':
24950     case 'J':
24951     case 'K':
24952     case 'L':
24953     case 'M':
24954     case 'N':
24955     case 'G':
24956     case 'C':
24957     case 'e':
24958     case 'Z':
24959       return C_Other;
24960     default:
24961       break;
24962     }
24963   }
24964   return TargetLowering::getConstraintType(Constraint);
24965 }
24966
24967 /// Examine constraint type and operand type and determine a weight value.
24968 /// This object must already have been set up with the operand type
24969 /// and the current alternative constraint selected.
24970 TargetLowering::ConstraintWeight
24971   X86TargetLowering::getSingleConstraintMatchWeight(
24972     AsmOperandInfo &info, const char *constraint) const {
24973   ConstraintWeight weight = CW_Invalid;
24974   Value *CallOperandVal = info.CallOperandVal;
24975     // If we don't have a value, we can't do a match,
24976     // but allow it at the lowest weight.
24977   if (!CallOperandVal)
24978     return CW_Default;
24979   Type *type = CallOperandVal->getType();
24980   // Look at the constraint type.
24981   switch (*constraint) {
24982   default:
24983     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24984   case 'R':
24985   case 'q':
24986   case 'Q':
24987   case 'a':
24988   case 'b':
24989   case 'c':
24990   case 'd':
24991   case 'S':
24992   case 'D':
24993   case 'A':
24994     if (CallOperandVal->getType()->isIntegerTy())
24995       weight = CW_SpecificReg;
24996     break;
24997   case 'f':
24998   case 't':
24999   case 'u':
25000     if (type->isFloatingPointTy())
25001       weight = CW_SpecificReg;
25002     break;
25003   case 'y':
25004     if (type->isX86_MMXTy() && Subtarget->hasMMX())
25005       weight = CW_SpecificReg;
25006     break;
25007   case 'x':
25008   case 'Y':
25009     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
25010         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
25011       weight = CW_Register;
25012     break;
25013   case 'I':
25014     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
25015       if (C->getZExtValue() <= 31)
25016         weight = CW_Constant;
25017     }
25018     break;
25019   case 'J':
25020     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25021       if (C->getZExtValue() <= 63)
25022         weight = CW_Constant;
25023     }
25024     break;
25025   case 'K':
25026     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25027       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
25028         weight = CW_Constant;
25029     }
25030     break;
25031   case 'L':
25032     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25033       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
25034         weight = CW_Constant;
25035     }
25036     break;
25037   case 'M':
25038     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25039       if (C->getZExtValue() <= 3)
25040         weight = CW_Constant;
25041     }
25042     break;
25043   case 'N':
25044     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25045       if (C->getZExtValue() <= 0xff)
25046         weight = CW_Constant;
25047     }
25048     break;
25049   case 'G':
25050   case 'C':
25051     if (isa<ConstantFP>(CallOperandVal)) {
25052       weight = CW_Constant;
25053     }
25054     break;
25055   case 'e':
25056     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25057       if ((C->getSExtValue() >= -0x80000000LL) &&
25058           (C->getSExtValue() <= 0x7fffffffLL))
25059         weight = CW_Constant;
25060     }
25061     break;
25062   case 'Z':
25063     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25064       if (C->getZExtValue() <= 0xffffffff)
25065         weight = CW_Constant;
25066     }
25067     break;
25068   }
25069   return weight;
25070 }
25071
25072 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25073 /// with another that has more specific requirements based on the type of the
25074 /// corresponding operand.
25075 const char *X86TargetLowering::
25076 LowerXConstraint(EVT ConstraintVT) const {
25077   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25078   // 'f' like normal targets.
25079   if (ConstraintVT.isFloatingPoint()) {
25080     if (Subtarget->hasSSE2())
25081       return "Y";
25082     if (Subtarget->hasSSE1())
25083       return "x";
25084   }
25085
25086   return TargetLowering::LowerXConstraint(ConstraintVT);
25087 }
25088
25089 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25090 /// vector.  If it is invalid, don't add anything to Ops.
25091 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25092                                                      std::string &Constraint,
25093                                                      std::vector<SDValue>&Ops,
25094                                                      SelectionDAG &DAG) const {
25095   SDValue Result;
25096
25097   // Only support length 1 constraints for now.
25098   if (Constraint.length() > 1) return;
25099
25100   char ConstraintLetter = Constraint[0];
25101   switch (ConstraintLetter) {
25102   default: break;
25103   case 'I':
25104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25105       if (C->getZExtValue() <= 31) {
25106         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25107                                        Op.getValueType());
25108         break;
25109       }
25110     }
25111     return;
25112   case 'J':
25113     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25114       if (C->getZExtValue() <= 63) {
25115         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25116                                        Op.getValueType());
25117         break;
25118       }
25119     }
25120     return;
25121   case 'K':
25122     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25123       if (isInt<8>(C->getSExtValue())) {
25124         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25125                                        Op.getValueType());
25126         break;
25127       }
25128     }
25129     return;
25130   case 'L':
25131     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25132       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
25133           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
25134         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
25135                                        Op.getValueType());
25136         break;
25137       }
25138     }
25139     return;
25140   case 'M':
25141     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25142       if (C->getZExtValue() <= 3) {
25143         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25144                                        Op.getValueType());
25145         break;
25146       }
25147     }
25148     return;
25149   case 'N':
25150     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25151       if (C->getZExtValue() <= 255) {
25152         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25153                                        Op.getValueType());
25154         break;
25155       }
25156     }
25157     return;
25158   case 'O':
25159     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25160       if (C->getZExtValue() <= 127) {
25161         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25162                                        Op.getValueType());
25163         break;
25164       }
25165     }
25166     return;
25167   case 'e': {
25168     // 32-bit signed value
25169     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25170       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25171                                            C->getSExtValue())) {
25172         // Widen to 64 bits here to get it sign extended.
25173         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
25174         break;
25175       }
25176     // FIXME gcc accepts some relocatable values here too, but only in certain
25177     // memory models; it's complicated.
25178     }
25179     return;
25180   }
25181   case 'Z': {
25182     // 32-bit unsigned value
25183     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25184       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25185                                            C->getZExtValue())) {
25186         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25187                                        Op.getValueType());
25188         break;
25189       }
25190     }
25191     // FIXME gcc accepts some relocatable values here too, but only in certain
25192     // memory models; it's complicated.
25193     return;
25194   }
25195   case 'i': {
25196     // Literal immediates are always ok.
25197     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
25198       // Widen to 64 bits here to get it sign extended.
25199       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
25200       break;
25201     }
25202
25203     // In any sort of PIC mode addresses need to be computed at runtime by
25204     // adding in a register or some sort of table lookup.  These can't
25205     // be used as immediates.
25206     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
25207       return;
25208
25209     // If we are in non-pic codegen mode, we allow the address of a global (with
25210     // an optional displacement) to be used with 'i'.
25211     GlobalAddressSDNode *GA = nullptr;
25212     int64_t Offset = 0;
25213
25214     // Match either (GA), (GA+C), (GA+C1+C2), etc.
25215     while (1) {
25216       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
25217         Offset += GA->getOffset();
25218         break;
25219       } else if (Op.getOpcode() == ISD::ADD) {
25220         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25221           Offset += C->getZExtValue();
25222           Op = Op.getOperand(0);
25223           continue;
25224         }
25225       } else if (Op.getOpcode() == ISD::SUB) {
25226         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25227           Offset += -C->getZExtValue();
25228           Op = Op.getOperand(0);
25229           continue;
25230         }
25231       }
25232
25233       // Otherwise, this isn't something we can handle, reject it.
25234       return;
25235     }
25236
25237     const GlobalValue *GV = GA->getGlobal();
25238     // If we require an extra load to get this address, as in PIC mode, we
25239     // can't accept it.
25240     if (isGlobalStubReference(
25241             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
25242       return;
25243
25244     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
25245                                         GA->getValueType(0), Offset);
25246     break;
25247   }
25248   }
25249
25250   if (Result.getNode()) {
25251     Ops.push_back(Result);
25252     return;
25253   }
25254   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
25255 }
25256
25257 std::pair<unsigned, const TargetRegisterClass *>
25258 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
25259                                                 const std::string &Constraint,
25260                                                 MVT VT) const {
25261   // First, see if this is a constraint that directly corresponds to an LLVM
25262   // register class.
25263   if (Constraint.size() == 1) {
25264     // GCC Constraint Letters
25265     switch (Constraint[0]) {
25266     default: break;
25267       // TODO: Slight differences here in allocation order and leaving
25268       // RIP in the class. Do they matter any more here than they do
25269       // in the normal allocation?
25270     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
25271       if (Subtarget->is64Bit()) {
25272         if (VT == MVT::i32 || VT == MVT::f32)
25273           return std::make_pair(0U, &X86::GR32RegClass);
25274         if (VT == MVT::i16)
25275           return std::make_pair(0U, &X86::GR16RegClass);
25276         if (VT == MVT::i8 || VT == MVT::i1)
25277           return std::make_pair(0U, &X86::GR8RegClass);
25278         if (VT == MVT::i64 || VT == MVT::f64)
25279           return std::make_pair(0U, &X86::GR64RegClass);
25280         break;
25281       }
25282       // 32-bit fallthrough
25283     case 'Q':   // Q_REGS
25284       if (VT == MVT::i32 || VT == MVT::f32)
25285         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
25286       if (VT == MVT::i16)
25287         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
25288       if (VT == MVT::i8 || VT == MVT::i1)
25289         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
25290       if (VT == MVT::i64)
25291         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
25292       break;
25293     case 'r':   // GENERAL_REGS
25294     case 'l':   // INDEX_REGS
25295       if (VT == MVT::i8 || VT == MVT::i1)
25296         return std::make_pair(0U, &X86::GR8RegClass);
25297       if (VT == MVT::i16)
25298         return std::make_pair(0U, &X86::GR16RegClass);
25299       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
25300         return std::make_pair(0U, &X86::GR32RegClass);
25301       return std::make_pair(0U, &X86::GR64RegClass);
25302     case 'R':   // LEGACY_REGS
25303       if (VT == MVT::i8 || VT == MVT::i1)
25304         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
25305       if (VT == MVT::i16)
25306         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
25307       if (VT == MVT::i32 || !Subtarget->is64Bit())
25308         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
25309       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
25310     case 'f':  // FP Stack registers.
25311       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
25312       // value to the correct fpstack register class.
25313       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
25314         return std::make_pair(0U, &X86::RFP32RegClass);
25315       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
25316         return std::make_pair(0U, &X86::RFP64RegClass);
25317       return std::make_pair(0U, &X86::RFP80RegClass);
25318     case 'y':   // MMX_REGS if MMX allowed.
25319       if (!Subtarget->hasMMX()) break;
25320       return std::make_pair(0U, &X86::VR64RegClass);
25321     case 'Y':   // SSE_REGS if SSE2 allowed
25322       if (!Subtarget->hasSSE2()) break;
25323       // FALL THROUGH.
25324     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
25325       if (!Subtarget->hasSSE1()) break;
25326
25327       switch (VT.SimpleTy) {
25328       default: break;
25329       // Scalar SSE types.
25330       case MVT::f32:
25331       case MVT::i32:
25332         return std::make_pair(0U, &X86::FR32RegClass);
25333       case MVT::f64:
25334       case MVT::i64:
25335         return std::make_pair(0U, &X86::FR64RegClass);
25336       // Vector types.
25337       case MVT::v16i8:
25338       case MVT::v8i16:
25339       case MVT::v4i32:
25340       case MVT::v2i64:
25341       case MVT::v4f32:
25342       case MVT::v2f64:
25343         return std::make_pair(0U, &X86::VR128RegClass);
25344       // AVX types.
25345       case MVT::v32i8:
25346       case MVT::v16i16:
25347       case MVT::v8i32:
25348       case MVT::v4i64:
25349       case MVT::v8f32:
25350       case MVT::v4f64:
25351         return std::make_pair(0U, &X86::VR256RegClass);
25352       case MVT::v8f64:
25353       case MVT::v16f32:
25354       case MVT::v16i32:
25355       case MVT::v8i64:
25356         return std::make_pair(0U, &X86::VR512RegClass);
25357       }
25358       break;
25359     }
25360   }
25361
25362   // Use the default implementation in TargetLowering to convert the register
25363   // constraint into a member of a register class.
25364   std::pair<unsigned, const TargetRegisterClass*> Res;
25365   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
25366
25367   // Not found as a standard register?
25368   if (!Res.second) {
25369     // Map st(0) -> st(7) -> ST0
25370     if (Constraint.size() == 7 && Constraint[0] == '{' &&
25371         tolower(Constraint[1]) == 's' &&
25372         tolower(Constraint[2]) == 't' &&
25373         Constraint[3] == '(' &&
25374         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
25375         Constraint[5] == ')' &&
25376         Constraint[6] == '}') {
25377
25378       Res.first = X86::FP0+Constraint[4]-'0';
25379       Res.second = &X86::RFP80RegClass;
25380       return Res;
25381     }
25382
25383     // GCC allows "st(0)" to be called just plain "st".
25384     if (StringRef("{st}").equals_lower(Constraint)) {
25385       Res.first = X86::FP0;
25386       Res.second = &X86::RFP80RegClass;
25387       return Res;
25388     }
25389
25390     // flags -> EFLAGS
25391     if (StringRef("{flags}").equals_lower(Constraint)) {
25392       Res.first = X86::EFLAGS;
25393       Res.second = &X86::CCRRegClass;
25394       return Res;
25395     }
25396
25397     // 'A' means EAX + EDX.
25398     if (Constraint == "A") {
25399       Res.first = X86::EAX;
25400       Res.second = &X86::GR32_ADRegClass;
25401       return Res;
25402     }
25403     return Res;
25404   }
25405
25406   // Otherwise, check to see if this is a register class of the wrong value
25407   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
25408   // turn into {ax},{dx}.
25409   if (Res.second->hasType(VT))
25410     return Res;   // Correct type already, nothing to do.
25411
25412   // All of the single-register GCC register classes map their values onto
25413   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
25414   // really want an 8-bit or 32-bit register, map to the appropriate register
25415   // class and return the appropriate register.
25416   if (Res.second == &X86::GR16RegClass) {
25417     if (VT == MVT::i8 || VT == MVT::i1) {
25418       unsigned DestReg = 0;
25419       switch (Res.first) {
25420       default: break;
25421       case X86::AX: DestReg = X86::AL; break;
25422       case X86::DX: DestReg = X86::DL; break;
25423       case X86::CX: DestReg = X86::CL; break;
25424       case X86::BX: DestReg = X86::BL; break;
25425       }
25426       if (DestReg) {
25427         Res.first = DestReg;
25428         Res.second = &X86::GR8RegClass;
25429       }
25430     } else if (VT == MVT::i32 || VT == MVT::f32) {
25431       unsigned DestReg = 0;
25432       switch (Res.first) {
25433       default: break;
25434       case X86::AX: DestReg = X86::EAX; break;
25435       case X86::DX: DestReg = X86::EDX; break;
25436       case X86::CX: DestReg = X86::ECX; break;
25437       case X86::BX: DestReg = X86::EBX; break;
25438       case X86::SI: DestReg = X86::ESI; break;
25439       case X86::DI: DestReg = X86::EDI; break;
25440       case X86::BP: DestReg = X86::EBP; break;
25441       case X86::SP: DestReg = X86::ESP; break;
25442       }
25443       if (DestReg) {
25444         Res.first = DestReg;
25445         Res.second = &X86::GR32RegClass;
25446       }
25447     } else if (VT == MVT::i64 || VT == MVT::f64) {
25448       unsigned DestReg = 0;
25449       switch (Res.first) {
25450       default: break;
25451       case X86::AX: DestReg = X86::RAX; break;
25452       case X86::DX: DestReg = X86::RDX; break;
25453       case X86::CX: DestReg = X86::RCX; break;
25454       case X86::BX: DestReg = X86::RBX; break;
25455       case X86::SI: DestReg = X86::RSI; break;
25456       case X86::DI: DestReg = X86::RDI; break;
25457       case X86::BP: DestReg = X86::RBP; break;
25458       case X86::SP: DestReg = X86::RSP; break;
25459       }
25460       if (DestReg) {
25461         Res.first = DestReg;
25462         Res.second = &X86::GR64RegClass;
25463       }
25464     }
25465   } else if (Res.second == &X86::FR32RegClass ||
25466              Res.second == &X86::FR64RegClass ||
25467              Res.second == &X86::VR128RegClass ||
25468              Res.second == &X86::VR256RegClass ||
25469              Res.second == &X86::FR32XRegClass ||
25470              Res.second == &X86::FR64XRegClass ||
25471              Res.second == &X86::VR128XRegClass ||
25472              Res.second == &X86::VR256XRegClass ||
25473              Res.second == &X86::VR512RegClass) {
25474     // Handle references to XMM physical registers that got mapped into the
25475     // wrong class.  This can happen with constraints like {xmm0} where the
25476     // target independent register mapper will just pick the first match it can
25477     // find, ignoring the required type.
25478
25479     if (VT == MVT::f32 || VT == MVT::i32)
25480       Res.second = &X86::FR32RegClass;
25481     else if (VT == MVT::f64 || VT == MVT::i64)
25482       Res.second = &X86::FR64RegClass;
25483     else if (X86::VR128RegClass.hasType(VT))
25484       Res.second = &X86::VR128RegClass;
25485     else if (X86::VR256RegClass.hasType(VT))
25486       Res.second = &X86::VR256RegClass;
25487     else if (X86::VR512RegClass.hasType(VT))
25488       Res.second = &X86::VR512RegClass;
25489   }
25490
25491   return Res;
25492 }
25493
25494 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25495                                             Type *Ty,
25496                                             unsigned AS) const {
25497   // Scaling factors are not free at all.
25498   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25499   // will take 2 allocations in the out of order engine instead of 1
25500   // for plain addressing mode, i.e. inst (reg1).
25501   // E.g.,
25502   // vaddps (%rsi,%drx), %ymm0, %ymm1
25503   // Requires two allocations (one for the load, one for the computation)
25504   // whereas:
25505   // vaddps (%rsi), %ymm0, %ymm1
25506   // Requires just 1 allocation, i.e., freeing allocations for other operations
25507   // and having less micro operations to execute.
25508   //
25509   // For some X86 architectures, this is even worse because for instance for
25510   // stores, the complex addressing mode forces the instruction to use the
25511   // "load" ports instead of the dedicated "store" port.
25512   // E.g., on Haswell:
25513   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25514   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25515   if (isLegalAddressingMode(AM, Ty, AS))
25516     // Scale represents reg2 * scale, thus account for 1
25517     // as soon as we use a second register.
25518     return AM.Scale != 0;
25519   return -1;
25520 }
25521
25522 bool X86TargetLowering::isTargetFTOL() const {
25523   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25524 }