lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!Subtarget->useSoftFloat()) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!Subtarget->useSoftFloat()) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 835     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 838
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 844
 845     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 846     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::VSELECT,            VT, Custom);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 863     }
 864
 865     // We support custom legalizing of sext and anyext loads for specific
 866     // memory vector types which we can load as a scalar (or sequence of
 867     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 868     // loads these must work with a single scalar load.
 869     for (MVT VT : MVT::integer_vector_valuetypes()) {
 870       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 874       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 875       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 879     }
 880
 881     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 883     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 885     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 886     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 889
 890     if (Subtarget->is64Bit()) {
 891       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 892       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 893     }
 894
 895     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 896     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 897       MVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to promote non-128-bit vectors
 900       if (!VT.is128BitVector())
 901         continue;
 902
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 913     }
 914
 915     // Custom lower v2i64 and v2f64 selects.
 916     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 917     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 918     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 920
 921     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 922     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 923
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 925     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 926     // As there is no 64-bit GPR available, we need build a special custom
 927     // sequence to convert from v2i32 to v2f32.
 928     if (!Subtarget->is64Bit())
 929       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 930
 931     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 932     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 933
 934     for (MVT VT : MVT::fp_vector_valuetypes())
 935       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 936
 937     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 939     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 940   }
 941
 942   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 943     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 944       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 945       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 946       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 947       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 948       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 949     }
 950
 951     // FIXME: Do we need to handle scalar-to-vector here?
 952     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 953
 954     // We directly match byte blends in the backend as they match the VSELECT
 955     // condition form.
 956     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 957
 958     // SSE41 brings specific instructions for doing vector sign extend even in
 959     // cases where we don't have SRA.
 960     for (MVT VT : MVT::integer_vector_valuetypes()) {
 961       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 962       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 963       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 964     }
 965
 966     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 967     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 968     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 969     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 970     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 971     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 972     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 973
 974     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 975     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 976     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 977     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 978     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 979     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 980
 981     // i8 and i16 vectors are custom because the source register and source
 982     // source memory operand types are not the same width.  f32 vectors are
 983     // custom since the immediate controlling the insert encodes additional
 984     // information.
 985     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 986     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 987     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 988     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 989
 990     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 991     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 992     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 993     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 994
 995     // FIXME: these should be Legal, but that's only for the case where
 996     // the index is constant.  For now custom expand to deal with that.
 997     if (Subtarget->is64Bit()) {
 998       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 999       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1000     }
1001   }
1002
1003   if (Subtarget->hasSSE2()) {
1004     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1005     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1006     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1007
1008     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1009     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1010
1011     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1012     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1013
1014     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1016
1017     // In the customized shift lowering, the legal cases in AVX2 will be
1018     // recognized.
1019     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1020     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1021
1022     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1023     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1024
1025     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1026   }
1027
1028   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1029     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1030     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1031     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1032     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1033     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1034     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1035
1036     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1037     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1038     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1039
1040     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1041     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1042     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1043     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1045     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1046     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1047     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1048     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1049     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1050     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1051     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1052
1053     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1054     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1055     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1056     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1057     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1058     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1059     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1060     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1061     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1062     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1063     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1064     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1065
1066     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1067     // even though v8i16 is a legal type.
1068     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1069     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1070     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1071
1072     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1073     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1074     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1075
1076     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1077     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1078
1079     for (MVT VT : MVT::fp_vector_valuetypes())
1080       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1081
1082     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1083     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1084
1085     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1086     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1087
1088     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1089     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1090
1091     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1092     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1093     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1094     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1095
1096     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1097     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1098     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1099
1100     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1101     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1102     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1103     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1104     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1105     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1106     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1107     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1108     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1109     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1110     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1111     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1112
1113     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1114     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1115     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1116     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1117
1118     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1119       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1120       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1121       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1122       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1123       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1124       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1125     }
1126
1127     if (Subtarget->hasInt256()) {
1128       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1129       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1130       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1131       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1132
1133       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1134       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1135       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1136       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1137
1138       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1139       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1140       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1141       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1142
1143       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1144       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1145       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1146       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1147
1148       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1149       // when we have a 256bit-wide blend with immediate.
1150       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1151
1152       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1154       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1155       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1156       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1157       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1158       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1159
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1161       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1162       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1163       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1164       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1165       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1166     } else {
1167       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1178       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1179       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1180       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1181     }
1182
1183     // In the customized shift lowering, the legal cases in AVX2 will be
1184     // recognized.
1185     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1186     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1187
1188     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1189     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1190
1191     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1192
1193     // Custom lower several nodes for 256-bit types.
1194     for (MVT VT : MVT::vector_valuetypes()) {
1195       if (VT.getScalarSizeInBits() >= 32) {
1196         setOperationAction(ISD::MLOAD,  VT, Legal);
1197         setOperationAction(ISD::MSTORE, VT, Legal);
1198       }
1199       // Extract subvector is special because the value type
1200       // (result) is 128-bit but the source is 256-bit wide.
1201       if (VT.is128BitVector()) {
1202         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1203       }
1204       // Do not attempt to custom lower other non-256-bit vectors
1205       if (!VT.is256BitVector())
1206         continue;
1207
1208       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1209       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1210       setOperationAction(ISD::VSELECT,            VT, Custom);
1211       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1212       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1213       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1214       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1215       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1216     }
1217
1218     if (Subtarget->hasInt256())
1219       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1220
1221
1222     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1223     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1224       MVT VT = (MVT::SimpleValueType)i;
1225
1226       // Do not attempt to promote non-256-bit vectors
1227       if (!VT.is256BitVector())
1228         continue;
1229
1230       setOperationAction(ISD::AND,    VT, Promote);
1231       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1232       setOperationAction(ISD::OR,     VT, Promote);
1233       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1234       setOperationAction(ISD::XOR,    VT, Promote);
1235       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1236       setOperationAction(ISD::LOAD,   VT, Promote);
1237       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1238       setOperationAction(ISD::SELECT, VT, Promote);
1239       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1240     }
1241   }
1242
1243   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1244     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1245     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1246     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1247     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1248
1249     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1250     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1251     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1252
1253     for (MVT VT : MVT::fp_vector_valuetypes())
1254       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1255
1256     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1257     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1258     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1259     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1260     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1261     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1262     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1263     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1264     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1265     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1266     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1267     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1268
1269     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1270     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1271     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1272     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1273     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1274     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1275     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1276     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1277     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1278     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1279     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1280     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1281     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1282
1283     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1284     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1285     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1286     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1287     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1288     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1289
1290     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1291     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1292     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1293     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1294     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1295     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1296     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1297     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1298
1299     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1300     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1301     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1302     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1303     if (Subtarget->is64Bit()) {
1304       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1305       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1306       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1307       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1308     }
1309     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1310     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1311     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1312     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1313     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1314     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1315     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1316     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1317     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1318     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1319     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1320     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1321     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1322     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1323     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1324     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1325
1326     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1327     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1328     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1329     if (Subtarget->hasDQI()) {
1330       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1331       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1332     }
1333     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1334     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1335     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1336     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1337     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1338     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1339     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1340     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1341     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1342     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1343     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1344     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1345     if (Subtarget->hasDQI()) {
1346       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1347       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1348     }
1349     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1350     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1351     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1352     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1353     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1354     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1355     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1356     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1357     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1358     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1359
1360     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1361     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1362     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1363     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1364     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1367     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1368
1369     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1370
1371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1372     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1375     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1376     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1377     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1378     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1379     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1380     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1381     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1382
1383     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1384     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1385
1386     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1387     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1388
1389     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1390
1391     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1392     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1393
1394     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1395     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1396
1397     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1398     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1399
1400     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1401     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1402     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1403     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1404     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1405     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1406
1407     if (Subtarget->hasCDI()) {
1408       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1409       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1410     }
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1413       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1414       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1415     }
1416     // Custom lower several nodes.
1417     for (MVT VT : MVT::vector_valuetypes()) {
1418       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1419       if (EltSize == 1) {
1420         setOperationAction(ISD::AND, VT, Legal);
1421         setOperationAction(ISD::OR,  VT, Legal);
1422         setOperationAction(ISD::XOR,  VT, Legal);
1423       }
1424       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1425         setOperationAction(ISD::MGATHER,  VT, Custom);
1426         setOperationAction(ISD::MSCATTER, VT, Custom);
1427       }
1428       // Extract subvector is special because the value type
1429       // (result) is 256/128-bit but the source is 512-bit wide.
1430       if (VT.is128BitVector() || VT.is256BitVector()) {
1431         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1432       }
1433       if (VT.getVectorElementType() == MVT::i1)
1434         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1435
1436       // Do not attempt to custom lower other non-512-bit vectors
1437       if (!VT.is512BitVector())
1438         continue;
1439
1440       if (EltSize >= 32) {
1441         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1442         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1443         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1444         setOperationAction(ISD::VSELECT,             VT, Legal);
1445         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1446         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1447         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1448         setOperationAction(ISD::MLOAD,               VT, Legal);
1449         setOperationAction(ISD::MSTORE,              VT, Legal);
1450       }
1451     }
1452     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1453       MVT VT = (MVT::SimpleValueType)i;
1454
1455       // Do not attempt to promote non-512-bit vectors.
1456       if (!VT.is512BitVector())
1457         continue;
1458
1459       setOperationAction(ISD::SELECT, VT, Promote);
1460       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1461     }
1462   }// has  AVX-512
1463
1464   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1465     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1466     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1467
1468     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1469     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1470
1471     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1472     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1473     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1475     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1476     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1477     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1478     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1479     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1480     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1481     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1483     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1486     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1487     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1488     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1489     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1490     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1491     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1492     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1493     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1494     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1495     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1496     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1497     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1498
1499     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1500       const MVT VT = (MVT::SimpleValueType)i;
1501
1502       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1503
1504       // Do not attempt to promote non-512-bit vectors.
1505       if (!VT.is512BitVector())
1506         continue;
1507
1508       if (EltSize < 32) {
1509         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1510         setOperationAction(ISD::VSELECT,             VT, Legal);
1511       }
1512     }
1513   }
1514
1515   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1516     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1517     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1518
1519     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1520     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1521     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1522     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1523     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1524     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1525     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1526     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1527     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1528     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1529
1530     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1531     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1532     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1533     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1534     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1535     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1536     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1537     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1538   }
1539
1540   // We want to custom lower some of our intrinsics.
1541   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1542   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1543   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1544   if (!Subtarget->is64Bit())
1545     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1546
1547   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1548   // handle type legalization for these operations here.
1549   //
1550   // FIXME: We really should do custom legalization for addition and
1551   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1552   // than generic legalization for 64-bit multiplication-with-overflow, though.
1553   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1554     // Add/Sub/Mul with overflow operations are custom lowered.
1555     MVT VT = IntVTs[i];
1556     setOperationAction(ISD::SADDO, VT, Custom);
1557     setOperationAction(ISD::UADDO, VT, Custom);
1558     setOperationAction(ISD::SSUBO, VT, Custom);
1559     setOperationAction(ISD::USUBO, VT, Custom);
1560     setOperationAction(ISD::SMULO, VT, Custom);
1561     setOperationAction(ISD::UMULO, VT, Custom);
1562   }
1563
1564
1565   if (!Subtarget->is64Bit()) {
1566     // These libcalls are not available in 32-bit.
1567     setLibcallName(RTLIB::SHL_I128, nullptr);
1568     setLibcallName(RTLIB::SRL_I128, nullptr);
1569     setLibcallName(RTLIB::SRA_I128, nullptr);
1570   }
1571
1572   // Combine sin / cos into one node or libcall if possible.
1573   if (Subtarget->hasSinCos()) {
1574     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1575     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1576     if (Subtarget->isTargetDarwin()) {
1577       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1578       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1579       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1580       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1581     }
1582   }
1583
1584   if (Subtarget->isTargetWin64()) {
1585     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1586     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1587     setOperationAction(ISD::SREM, MVT::i128, Custom);
1588     setOperationAction(ISD::UREM, MVT::i128, Custom);
1589     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1590     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1591   }
1592
1593   // We have target-specific dag combine patterns for the following nodes:
1594   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1595   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1596   setTargetDAGCombine(ISD::BITCAST);
1597   setTargetDAGCombine(ISD::VSELECT);
1598   setTargetDAGCombine(ISD::SELECT);
1599   setTargetDAGCombine(ISD::SHL);
1600   setTargetDAGCombine(ISD::SRA);
1601   setTargetDAGCombine(ISD::SRL);
1602   setTargetDAGCombine(ISD::OR);
1603   setTargetDAGCombine(ISD::AND);
1604   setTargetDAGCombine(ISD::ADD);
1605   setTargetDAGCombine(ISD::FADD);
1606   setTargetDAGCombine(ISD::FSUB);
1607   setTargetDAGCombine(ISD::FMA);
1608   setTargetDAGCombine(ISD::SUB);
1609   setTargetDAGCombine(ISD::LOAD);
1610   setTargetDAGCombine(ISD::MLOAD);
1611   setTargetDAGCombine(ISD::STORE);
1612   setTargetDAGCombine(ISD::MSTORE);
1613   setTargetDAGCombine(ISD::ZERO_EXTEND);
1614   setTargetDAGCombine(ISD::ANY_EXTEND);
1615   setTargetDAGCombine(ISD::SIGN_EXTEND);
1616   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1617   setTargetDAGCombine(ISD::SINT_TO_FP);
1618   setTargetDAGCombine(ISD::SETCC);
1619   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1620   setTargetDAGCombine(ISD::BUILD_VECTOR);
1621   setTargetDAGCombine(ISD::MUL);
1622   setTargetDAGCombine(ISD::XOR);
1623
1624   computeRegisterProperties(Subtarget->getRegisterInfo());
1625
1626   // On Darwin, -Os means optimize for size without hurting performance,
1627   // do not reduce the limit.
1628   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1629   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1630   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1631   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1632   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1633   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1634   setPrefLoopAlignment(4); // 2^4 bytes.
1635
1636   // Predictable cmov don't hurt on atom because it's in-order.
1637   PredictableSelectIsExpensive = !Subtarget->isAtom();
1638   EnableExtLdPromotion = true;
1639   setPrefFunctionAlignment(4); // 2^4 bytes.
1640
1641   verifyIntrinsicTables();
1642 }
1643
1644 // This has so far only been implemented for 64-bit MachO.
1645 bool X86TargetLowering::useLoadStackGuardNode() const {
1646   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1647 }
1648
1649 TargetLoweringBase::LegalizeTypeAction
1650 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1651   if (ExperimentalVectorWideningLegalization &&
1652       VT.getVectorNumElements() != 1 &&
1653       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1654     return TypeWidenVector;
1655
1656   return TargetLoweringBase::getPreferredVectorAction(VT);
1657 }
1658
1659 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1660   if (!VT.isVector())
1661     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1662
1663   const unsigned NumElts = VT.getVectorNumElements();
1664   const EVT EltVT = VT.getVectorElementType();
1665   if (VT.is512BitVector()) {
1666     if (Subtarget->hasAVX512())
1667       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1668           EltVT == MVT::f32 || EltVT == MVT::f64)
1669         switch(NumElts) {
1670         case  8: return MVT::v8i1;
1671         case 16: return MVT::v16i1;
1672       }
1673     if (Subtarget->hasBWI())
1674       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1675         switch(NumElts) {
1676         case 32: return MVT::v32i1;
1677         case 64: return MVT::v64i1;
1678       }
1679   }
1680
1681   if (VT.is256BitVector() || VT.is128BitVector()) {
1682     if (Subtarget->hasVLX())
1683       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1684           EltVT == MVT::f32 || EltVT == MVT::f64)
1685         switch(NumElts) {
1686         case 2: return MVT::v2i1;
1687         case 4: return MVT::v4i1;
1688         case 8: return MVT::v8i1;
1689       }
1690     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1691       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1692         switch(NumElts) {
1693         case  8: return MVT::v8i1;
1694         case 16: return MVT::v16i1;
1695         case 32: return MVT::v32i1;
1696       }
1697   }
1698
1699   return VT.changeVectorElementTypeToInteger();
1700 }
1701
1702 /// Helper for getByValTypeAlignment to determine
1703 /// the desired ByVal argument alignment.
1704 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1705   if (MaxAlign == 16)
1706     return;
1707   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1708     if (VTy->getBitWidth() == 128)
1709       MaxAlign = 16;
1710   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1711     unsigned EltAlign = 0;
1712     getMaxByValAlign(ATy->getElementType(), EltAlign);
1713     if (EltAlign > MaxAlign)
1714       MaxAlign = EltAlign;
1715   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1716     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1717       unsigned EltAlign = 0;
1718       getMaxByValAlign(STy->getElementType(i), EltAlign);
1719       if (EltAlign > MaxAlign)
1720         MaxAlign = EltAlign;
1721       if (MaxAlign == 16)
1722         break;
1723     }
1724   }
1725 }
1726
1727 /// Return the desired alignment for ByVal aggregate
1728 /// function arguments in the caller parameter area. For X86, aggregates
1729 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1730 /// are at 4-byte boundaries.
1731 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1732   if (Subtarget->is64Bit()) {
1733     // Max of 8 and alignment of type.
1734     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1735     if (TyAlign > 8)
1736       return TyAlign;
1737     return 8;
1738   }
1739
1740   unsigned Align = 4;
1741   if (Subtarget->hasSSE1())
1742     getMaxByValAlign(Ty, Align);
1743   return Align;
1744 }
1745
1746 /// Returns the target specific optimal type for load
1747 /// and store operations as a result of memset, memcpy, and memmove
1748 /// lowering. If DstAlign is zero that means it's safe to destination
1749 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1750 /// means there isn't a need to check it against alignment requirement,
1751 /// probably because the source does not need to be loaded. If 'IsMemset' is
1752 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1753 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1754 /// source is constant so it does not need to be loaded.
1755 /// It returns EVT::Other if the type should be determined using generic
1756 /// target-independent logic.
1757 EVT
1758 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1759                                        unsigned DstAlign, unsigned SrcAlign,
1760                                        bool IsMemset, bool ZeroMemset,
1761                                        bool MemcpyStrSrc,
1762                                        MachineFunction &MF) const {
1763   const Function *F = MF.getFunction();
1764   if ((!IsMemset || ZeroMemset) &&
1765       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1766     if (Size >= 16 &&
1767         (Subtarget->isUnalignedMemAccessFast() ||
1768          ((DstAlign == 0 || DstAlign >= 16) &&
1769           (SrcAlign == 0 || SrcAlign >= 16)))) {
1770       if (Size >= 32) {
1771         if (Subtarget->hasInt256())
1772           return MVT::v8i32;
1773         if (Subtarget->hasFp256())
1774           return MVT::v8f32;
1775       }
1776       if (Subtarget->hasSSE2())
1777         return MVT::v4i32;
1778       if (Subtarget->hasSSE1())
1779         return MVT::v4f32;
1780     } else if (!MemcpyStrSrc && Size >= 8 &&
1781                !Subtarget->is64Bit() &&
1782                Subtarget->hasSSE2()) {
1783       // Do not use f64 to lower memcpy if source is string constant. It's
1784       // better to use i32 to avoid the loads.
1785       return MVT::f64;
1786     }
1787   }
1788   if (Subtarget->is64Bit() && Size >= 8)
1789     return MVT::i64;
1790   return MVT::i32;
1791 }
1792
1793 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1794   if (VT == MVT::f32)
1795     return X86ScalarSSEf32;
1796   else if (VT == MVT::f64)
1797     return X86ScalarSSEf64;
1798   return true;
1799 }
1800
1801 bool
1802 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1803                                                   unsigned,
1804                                                   unsigned,
1805                                                   bool *Fast) const {
1806   if (Fast)
1807     *Fast = Subtarget->isUnalignedMemAccessFast();
1808   return true;
1809 }
1810
1811 /// Return the entry encoding for a jump table in the
1812 /// current function.  The returned value is a member of the
1813 /// MachineJumpTableInfo::JTEntryKind enum.
1814 unsigned X86TargetLowering::getJumpTableEncoding() const {
1815   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1816   // symbol.
1817   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1818       Subtarget->isPICStyleGOT())
1819     return MachineJumpTableInfo::EK_Custom32;
1820
1821   // Otherwise, use the normal jump table encoding heuristics.
1822   return TargetLowering::getJumpTableEncoding();
1823 }
1824
1825 bool X86TargetLowering::useSoftFloat() const {
1826   return Subtarget->useSoftFloat();
1827 }
1828
1829 const MCExpr *
1830 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1831                                              const MachineBasicBlock *MBB,
1832                                              unsigned uid,MCContext &Ctx) const{
1833   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1834          Subtarget->isPICStyleGOT());
1835   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1836   // entries.
1837   return MCSymbolRefExpr::create(MBB->getSymbol(),
1838                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1839 }
1840
1841 /// Returns relocation base for the given PIC jumptable.
1842 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1843                                                     SelectionDAG &DAG) const {
1844   if (!Subtarget->is64Bit())
1845     // This doesn't have SDLoc associated with it, but is not really the
1846     // same as a Register.
1847     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1848   return Table;
1849 }
1850
1851 /// This returns the relocation base for the given PIC jumptable,
1852 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1853 const MCExpr *X86TargetLowering::
1854 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1855                              MCContext &Ctx) const {
1856   // X86-64 uses RIP relative addressing based on the jump table label.
1857   if (Subtarget->isPICStyleRIPRel())
1858     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1859
1860   // Otherwise, the reference is relative to the PIC base.
1861   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1862 }
1863
1864 std::pair<const TargetRegisterClass *, uint8_t>
1865 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1866                                            MVT VT) const {
1867   const TargetRegisterClass *RRC = nullptr;
1868   uint8_t Cost = 1;
1869   switch (VT.SimpleTy) {
1870   default:
1871     return TargetLowering::findRepresentativeClass(TRI, VT);
1872   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1873     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1874     break;
1875   case MVT::x86mmx:
1876     RRC = &X86::VR64RegClass;
1877     break;
1878   case MVT::f32: case MVT::f64:
1879   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1880   case MVT::v4f32: case MVT::v2f64:
1881   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1882   case MVT::v4f64:
1883     RRC = &X86::VR128RegClass;
1884     break;
1885   }
1886   return std::make_pair(RRC, Cost);
1887 }
1888
1889 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1890                                                unsigned &Offset) const {
1891   if (!Subtarget->isTargetLinux())
1892     return false;
1893
1894   if (Subtarget->is64Bit()) {
1895     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1896     Offset = 0x28;
1897     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1898       AddressSpace = 256;
1899     else
1900       AddressSpace = 257;
1901   } else {
1902     // %gs:0x14 on i386
1903     Offset = 0x14;
1904     AddressSpace = 256;
1905   }
1906   return true;
1907 }
1908
1909 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1910                                             unsigned DestAS) const {
1911   assert(SrcAS != DestAS && "Expected different address spaces!");
1912
1913   return SrcAS < 256 && DestAS < 256;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 //               Return Value Calling Convention Implementation
1918 //===----------------------------------------------------------------------===//
1919
1920 #include "X86GenCallingConv.inc"
1921
1922 bool
1923 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1924                                   MachineFunction &MF, bool isVarArg,
1925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1926                         LLVMContext &Context) const {
1927   SmallVector<CCValAssign, 16> RVLocs;
1928   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1929   return CCInfo.CheckReturn(Outs, RetCC_X86);
1930 }
1931
1932 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1933   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1934   return ScratchRegs;
1935 }
1936
1937 SDValue
1938 X86TargetLowering::LowerReturn(SDValue Chain,
1939                                CallingConv::ID CallConv, bool isVarArg,
1940                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                                const SmallVectorImpl<SDValue> &OutVals,
1942                                SDLoc dl, SelectionDAG &DAG) const {
1943   MachineFunction &MF = DAG.getMachineFunction();
1944   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1945
1946   SmallVector<CCValAssign, 16> RVLocs;
1947   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1948   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1949
1950   SDValue Flag;
1951   SmallVector<SDValue, 6> RetOps;
1952   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1953   // Operand #1 = Bytes To Pop
1954   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1955                    MVT::i16));
1956
1957   // Copy the result values into the output registers.
1958   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1959     CCValAssign &VA = RVLocs[i];
1960     assert(VA.isRegLoc() && "Can only return in registers!");
1961     SDValue ValToCopy = OutVals[i];
1962     EVT ValVT = ValToCopy.getValueType();
1963
1964     // Promote values to the appropriate types.
1965     if (VA.getLocInfo() == CCValAssign::SExt)
1966       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1967     else if (VA.getLocInfo() == CCValAssign::ZExt)
1968       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1969     else if (VA.getLocInfo() == CCValAssign::AExt) {
1970       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
1971         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1972       else
1973         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1974     }
1975     else if (VA.getLocInfo() == CCValAssign::BCvt)
1976       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
1977
1978     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1979            "Unexpected FP-extend for return value.");
1980
1981     // If this is x86-64, and we disabled SSE, we can't return FP values,
1982     // or SSE or MMX vectors.
1983     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1984          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1985           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1986       report_fatal_error("SSE register return with SSE disabled");
1987     }
1988     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1989     // llvm-gcc has never done it right and no one has noticed, so this
1990     // should be OK for now.
1991     if (ValVT == MVT::f64 &&
1992         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1993       report_fatal_error("SSE2 register return with SSE2 disabled");
1994
1995     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1996     // the RET instruction and handled by the FP Stackifier.
1997     if (VA.getLocReg() == X86::FP0 ||
1998         VA.getLocReg() == X86::FP1) {
1999       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2000       // change the value to the FP stack register class.
2001       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2002         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2003       RetOps.push_back(ValToCopy);
2004       // Don't emit a copytoreg.
2005       continue;
2006     }
2007
2008     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2009     // which is returned in RAX / RDX.
2010     if (Subtarget->is64Bit()) {
2011       if (ValVT == MVT::x86mmx) {
2012         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2013           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2014           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2015                                   ValToCopy);
2016           // If we don't have SSE2 available, convert to v4f32 so the generated
2017           // register is legal.
2018           if (!Subtarget->hasSSE2())
2019             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2020         }
2021       }
2022     }
2023
2024     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2025     Flag = Chain.getValue(1);
2026     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2027   }
2028
2029   // All x86 ABIs require that for returning structs by value we copy
2030   // the sret argument into %rax/%eax (depending on ABI) for the return.
2031   // We saved the argument into a virtual register in the entry block,
2032   // so now we copy the value out and into %rax/%eax.
2033   //
2034   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2035   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2036   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2037   // either case FuncInfo->setSRetReturnReg() will have been called.
2038   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2039     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2040
2041     unsigned RetValReg
2042         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2043           X86::RAX : X86::EAX;
2044     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2045     Flag = Chain.getValue(1);
2046
2047     // RAX/EAX now acts like a return value.
2048     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2049   }
2050
2051   RetOps[0] = Chain;  // Update chain.
2052
2053   // Add the flag if we have it.
2054   if (Flag.getNode())
2055     RetOps.push_back(Flag);
2056
2057   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2058 }
2059
2060 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2061   if (N->getNumValues() != 1)
2062     return false;
2063   if (!N->hasNUsesOfValue(1, 0))
2064     return false;
2065
2066   SDValue TCChain = Chain;
2067   SDNode *Copy = *N->use_begin();
2068   if (Copy->getOpcode() == ISD::CopyToReg) {
2069     // If the copy has a glue operand, we conservatively assume it isn't safe to
2070     // perform a tail call.
2071     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2072       return false;
2073     TCChain = Copy->getOperand(0);
2074   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2075     return false;
2076
2077   bool HasRet = false;
2078   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2079        UI != UE; ++UI) {
2080     if (UI->getOpcode() != X86ISD::RET_FLAG)
2081       return false;
2082     // If we are returning more than one value, we can definitely
2083     // not make a tail call see PR19530
2084     if (UI->getNumOperands() > 4)
2085       return false;
2086     if (UI->getNumOperands() == 4 &&
2087         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2088       return false;
2089     HasRet = true;
2090   }
2091
2092   if (!HasRet)
2093     return false;
2094
2095   Chain = TCChain;
2096   return true;
2097 }
2098
2099 EVT
2100 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2101                                             ISD::NodeType ExtendKind) const {
2102   MVT ReturnMVT;
2103   // TODO: Is this also valid on 32-bit?
2104   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2105     ReturnMVT = MVT::i8;
2106   else
2107     ReturnMVT = MVT::i32;
2108
2109   EVT MinVT = getRegisterType(Context, ReturnMVT);
2110   return VT.bitsLT(MinVT) ? MinVT : VT;
2111 }
2112
2113 /// Lower the result values of a call into the
2114 /// appropriate copies out of appropriate physical registers.
2115 ///
2116 SDValue
2117 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2118                                    CallingConv::ID CallConv, bool isVarArg,
2119                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2120                                    SDLoc dl, SelectionDAG &DAG,
2121                                    SmallVectorImpl<SDValue> &InVals) const {
2122
2123   // Assign locations to each value returned by this call.
2124   SmallVector<CCValAssign, 16> RVLocs;
2125   bool Is64Bit = Subtarget->is64Bit();
2126   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2127                  *DAG.getContext());
2128   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2129
2130   // Copy all of the result registers out of their specified physreg.
2131   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     EVT CopyVT = VA.getLocVT();
2134
2135     // If this is x86-64, and we disabled SSE, we can't return FP values
2136     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2137         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2138       report_fatal_error("SSE register return with SSE disabled");
2139     }
2140
2141     // If we prefer to use the value in xmm registers, copy it out as f80 and
2142     // use a truncate to move it from fp stack reg to xmm reg.
2143     bool RoundAfterCopy = false;
2144     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2145         isScalarFPTypeInSSEReg(VA.getValVT())) {
2146       CopyVT = MVT::f80;
2147       RoundAfterCopy = (CopyVT != VA.getLocVT());
2148     }
2149
2150     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2151                                CopyVT, InFlag).getValue(1);
2152     SDValue Val = Chain.getValue(0);
2153
2154     if (RoundAfterCopy)
2155       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2156                         // This truncation won't change the value.
2157                         DAG.getIntPtrConstant(1, dl));
2158
2159     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2160       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2161
2162     InFlag = Chain.getValue(2);
2163     InVals.push_back(Val);
2164   }
2165
2166   return Chain;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 //                C & StdCall & Fast Calling Convention implementation
2171 //===----------------------------------------------------------------------===//
2172 //  StdCall calling convention seems to be standard for many Windows' API
2173 //  routines and around. It differs from C calling convention just a little:
2174 //  callee should clean up the stack, not caller. Symbols should be also
2175 //  decorated in some fancy way :) It doesn't support any vector arguments.
2176 //  For info on fast calling convention see Fast Calling Convention (tail call)
2177 //  implementation LowerX86_32FastCCCallTo.
2178
2179 /// CallIsStructReturn - Determines whether a call uses struct return
2180 /// semantics.
2181 enum StructReturnType {
2182   NotStructReturn,
2183   RegStructReturn,
2184   StackStructReturn
2185 };
2186 static StructReturnType
2187 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2188   if (Outs.empty())
2189     return NotStructReturn;
2190
2191   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2192   if (!Flags.isSRet())
2193     return NotStructReturn;
2194   if (Flags.isInReg())
2195     return RegStructReturn;
2196   return StackStructReturn;
2197 }
2198
2199 /// Determines whether a function uses struct return semantics.
2200 static StructReturnType
2201 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2202   if (Ins.empty())
2203     return NotStructReturn;
2204
2205   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2206   if (!Flags.isSRet())
2207     return NotStructReturn;
2208   if (Flags.isInReg())
2209     return RegStructReturn;
2210   return StackStructReturn;
2211 }
2212
2213 /// Make a copy of an aggregate at address specified by "Src" to address
2214 /// "Dst" with size and alignment information specified by the specific
2215 /// parameter attribute. The copy will be passed as a byval function parameter.
2216 static SDValue
2217 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2218                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2219                           SDLoc dl) {
2220   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2221
2222   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2223                        /*isVolatile*/false, /*AlwaysInline=*/true,
2224                        /*isTailCall*/false,
2225                        MachinePointerInfo(), MachinePointerInfo());
2226 }
2227
2228 /// Return true if the calling convention is one that
2229 /// supports tail call optimization.
2230 static bool IsTailCallConvention(CallingConv::ID CC) {
2231   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2232           CC == CallingConv::HiPE);
2233 }
2234
2235 /// \brief Return true if the calling convention is a C calling convention.
2236 static bool IsCCallConvention(CallingConv::ID CC) {
2237   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2238           CC == CallingConv::X86_64_SysV);
2239 }
2240
2241 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2242   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2243     return false;
2244
2245   CallSite CS(CI);
2246   CallingConv::ID CalleeCC = CS.getCallingConv();
2247   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2248     return false;
2249
2250   return true;
2251 }
2252
2253 /// Return true if the function is being made into
2254 /// a tailcall target by changing its ABI.
2255 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2256                                    bool GuaranteedTailCallOpt) {
2257   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2258 }
2259
2260 SDValue
2261 X86TargetLowering::LowerMemArgument(SDValue Chain,
2262                                     CallingConv::ID CallConv,
2263                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2264                                     SDLoc dl, SelectionDAG &DAG,
2265                                     const CCValAssign &VA,
2266                                     MachineFrameInfo *MFI,
2267                                     unsigned i) const {
2268   // Create the nodes corresponding to a load from this parameter slot.
2269   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2270   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2271       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2272   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2273   EVT ValVT;
2274
2275   // If value is passed by pointer we have address passed instead of the value
2276   // itself.
2277   bool ExtendedInMem = VA.isExtInLoc() &&
2278     VA.getValVT().getScalarType() == MVT::i1;
2279
2280   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2281     ValVT = VA.getLocVT();
2282   else
2283     ValVT = VA.getValVT();
2284
2285   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2286   // changed with more analysis.
2287   // In case of tail call optimization mark all arguments mutable. Since they
2288   // could be overwritten by lowering of arguments in case of a tail call.
2289   if (Flags.isByVal()) {
2290     unsigned Bytes = Flags.getByValSize();
2291     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2292     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2293     return DAG.getFrameIndex(FI, getPointerTy());
2294   } else {
2295     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2296                                     VA.getLocMemOffset(), isImmutable);
2297     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2298     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2299                                MachinePointerInfo::getFixedStack(FI),
2300                                false, false, false, 0);
2301     return ExtendedInMem ?
2302       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2303   }
2304 }
2305
2306 // FIXME: Get this from tablegen.
2307 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2308                                                 const X86Subtarget *Subtarget) {
2309   assert(Subtarget->is64Bit());
2310
2311   if (Subtarget->isCallingConvWin64(CallConv)) {
2312     static const MCPhysReg GPR64ArgRegsWin64[] = {
2313       X86::RCX, X86::RDX, X86::R8,  X86::R9
2314     };
2315     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2316   }
2317
2318   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2319     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2320   };
2321   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2322 }
2323
2324 // FIXME: Get this from tablegen.
2325 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2326                                                 CallingConv::ID CallConv,
2327                                                 const X86Subtarget *Subtarget) {
2328   assert(Subtarget->is64Bit());
2329   if (Subtarget->isCallingConvWin64(CallConv)) {
2330     // The XMM registers which might contain var arg parameters are shadowed
2331     // in their paired GPR.  So we only need to save the GPR to their home
2332     // slots.
2333     // TODO: __vectorcall will change this.
2334     return None;
2335   }
2336
2337   const Function *Fn = MF.getFunction();
2338   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2339   bool isSoftFloat = Subtarget->useSoftFloat();
2340   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2341          "SSE register cannot be used when SSE is disabled!");
2342   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2343     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2344     // registers.
2345     return None;
2346
2347   static const MCPhysReg XMMArgRegs64Bit[] = {
2348     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2349     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2350   };
2351   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2352 }
2353
2354 SDValue
2355 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2356                                         CallingConv::ID CallConv,
2357                                         bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                         SDLoc dl,
2360                                         SelectionDAG &DAG,
2361                                         SmallVectorImpl<SDValue> &InVals)
2362                                           const {
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2365   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2366
2367   const Function* Fn = MF.getFunction();
2368   if (Fn->hasExternalLinkage() &&
2369       Subtarget->isTargetCygMing() &&
2370       Fn->getName() == "main")
2371     FuncInfo->setForceFramePointer(true);
2372
2373   MachineFrameInfo *MFI = MF.getFrameInfo();
2374   bool Is64Bit = Subtarget->is64Bit();
2375   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2376
2377   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2378          "Var args not supported with calling convention fastcc, ghc or hipe");
2379
2380   // Assign locations to all of the incoming arguments.
2381   SmallVector<CCValAssign, 16> ArgLocs;
2382   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2383
2384   // Allocate shadow area for Win64
2385   if (IsWin64)
2386     CCInfo.AllocateStack(32, 8);
2387
2388   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2389
2390   unsigned LastVal = ~0U;
2391   SDValue ArgValue;
2392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2393     CCValAssign &VA = ArgLocs[i];
2394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2395     // places.
2396     assert(VA.getValNo() != LastVal &&
2397            "Don't support value assigned to multiple locs yet");
2398     (void)LastVal;
2399     LastVal = VA.getValNo();
2400
2401     if (VA.isRegLoc()) {
2402       EVT RegVT = VA.getLocVT();
2403       const TargetRegisterClass *RC;
2404       if (RegVT == MVT::i32)
2405         RC = &X86::GR32RegClass;
2406       else if (Is64Bit && RegVT == MVT::i64)
2407         RC = &X86::GR64RegClass;
2408       else if (RegVT == MVT::f32)
2409         RC = &X86::FR32RegClass;
2410       else if (RegVT == MVT::f64)
2411         RC = &X86::FR64RegClass;
2412       else if (RegVT.is512BitVector())
2413         RC = &X86::VR512RegClass;
2414       else if (RegVT.is256BitVector())
2415         RC = &X86::VR256RegClass;
2416       else if (RegVT.is128BitVector())
2417         RC = &X86::VR128RegClass;
2418       else if (RegVT == MVT::x86mmx)
2419         RC = &X86::VR64RegClass;
2420       else if (RegVT == MVT::i1)
2421         RC = &X86::VK1RegClass;
2422       else if (RegVT == MVT::v8i1)
2423         RC = &X86::VK8RegClass;
2424       else if (RegVT == MVT::v16i1)
2425         RC = &X86::VK16RegClass;
2426       else if (RegVT == MVT::v32i1)
2427         RC = &X86::VK32RegClass;
2428       else if (RegVT == MVT::v64i1)
2429         RC = &X86::VK64RegClass;
2430       else
2431         llvm_unreachable("Unknown argument type!");
2432
2433       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2434       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2435
2436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2438       // right size.
2439       if (VA.getLocInfo() == CCValAssign::SExt)
2440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2441                                DAG.getValueType(VA.getValVT()));
2442       else if (VA.getLocInfo() == CCValAssign::ZExt)
2443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2444                                DAG.getValueType(VA.getValVT()));
2445       else if (VA.getLocInfo() == CCValAssign::BCvt)
2446         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2447
2448       if (VA.isExtInLoc()) {
2449         // Handle MMX values passed in XMM regs.
2450         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2451           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2452         else
2453           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2454       }
2455     } else {
2456       assert(VA.isMemLoc());
2457       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2458     }
2459
2460     // If value is passed via pointer - do a load.
2461     if (VA.getLocInfo() == CCValAssign::Indirect)
2462       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2463                              MachinePointerInfo(), false, false, false, 0);
2464
2465     InVals.push_back(ArgValue);
2466   }
2467
2468   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469     // All x86 ABIs require that for returning structs by value we copy the
2470     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2471     // the argument into a virtual register so that we can access it from the
2472     // return points.
2473     if (Ins[i].Flags.isSRet()) {
2474       unsigned Reg = FuncInfo->getSRetReturnReg();
2475       if (!Reg) {
2476         MVT PtrTy = getPointerTy();
2477         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2478         FuncInfo->setSRetReturnReg(Reg);
2479       }
2480       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2481       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2482       break;
2483     }
2484   }
2485
2486   unsigned StackSize = CCInfo.getNextStackOffset();
2487   // Align stack specially for tail calls.
2488   if (FuncIsMadeTailCallSafe(CallConv,
2489                              MF.getTarget().Options.GuaranteedTailCallOpt))
2490     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2491
2492   // If the function takes variable number of arguments, make a frame index for
2493   // the start of the first vararg value... for expansion of llvm.va_start. We
2494   // can skip this if there are no va_start calls.
2495   if (MFI->hasVAStart() &&
2496       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2497                    CallConv != CallingConv::X86_ThisCall))) {
2498     FuncInfo->setVarArgsFrameIndex(
2499         MFI->CreateFixedObject(1, StackSize, true));
2500   }
2501
2502   MachineModuleInfo &MMI = MF.getMMI();
2503   const Function *WinEHParent = nullptr;
2504   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2505     WinEHParent = MMI.getWinEHParent(Fn);
2506   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2507   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2508
2509   // Figure out if XMM registers are in use.
2510   assert(!(Subtarget->useSoftFloat() &&
2511            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2512          "SSE register cannot be used when SSE is disabled!");
2513
2514   // 64-bit calling conventions support varargs and register parameters, so we
2515   // have to do extra work to spill them in the prologue.
2516   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2517     // Find the first unallocated argument registers.
2518     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2519     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2520     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2521     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2522     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2523            "SSE register cannot be used when SSE is disabled!");
2524
2525     // Gather all the live in physical registers.
2526     SmallVector<SDValue, 6> LiveGPRs;
2527     SmallVector<SDValue, 8> LiveXMMRegs;
2528     SDValue ALVal;
2529     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2530       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2531       LiveGPRs.push_back(
2532           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2533     }
2534     if (!ArgXMMs.empty()) {
2535       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2536       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2537       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2538         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2539         LiveXMMRegs.push_back(
2540             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2541       }
2542     }
2543
2544     if (IsWin64) {
2545       // Get to the caller-allocated home save location.  Add 8 to account
2546       // for the return address.
2547       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2548       FuncInfo->setRegSaveFrameIndex(
2549           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2550       // Fixup to set vararg frame on shadow area (4 x i64).
2551       if (NumIntRegs < 4)
2552         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2553     } else {
2554       // For X86-64, if there are vararg parameters that are passed via
2555       // registers, then we must store them to their spots on the stack so
2556       // they may be loaded by deferencing the result of va_next.
2557       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2558       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2559       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2560           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2561     }
2562
2563     // Store the integer parameter registers.
2564     SmallVector<SDValue, 8> MemOps;
2565     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2566                                       getPointerTy());
2567     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2568     for (SDValue Val : LiveGPRs) {
2569       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2570                                 DAG.getIntPtrConstant(Offset, dl));
2571       SDValue Store =
2572         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2573                      MachinePointerInfo::getFixedStack(
2574                        FuncInfo->getRegSaveFrameIndex(), Offset),
2575                      false, false, 0);
2576       MemOps.push_back(Store);
2577       Offset += 8;
2578     }
2579
2580     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2581       // Now store the XMM (fp + vector) parameter registers.
2582       SmallVector<SDValue, 12> SaveXMMOps;
2583       SaveXMMOps.push_back(Chain);
2584       SaveXMMOps.push_back(ALVal);
2585       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2586                              FuncInfo->getRegSaveFrameIndex(), dl));
2587       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2588                              FuncInfo->getVarArgsFPOffset(), dl));
2589       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2590                         LiveXMMRegs.end());
2591       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2592                                    MVT::Other, SaveXMMOps));
2593     }
2594
2595     if (!MemOps.empty())
2596       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2597   } else if (IsWinEHOutlined) {
2598     // Get to the caller-allocated home save location.  Add 8 to account
2599     // for the return address.
2600     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2601     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2602         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2603
2604     MMI.getWinEHFuncInfo(Fn)
2605         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2606         FuncInfo->getRegSaveFrameIndex();
2607
2608     // Store the second integer parameter (rdx) into rsp+16 relative to the
2609     // stack pointer at the entry of the function.
2610     SDValue RSFIN =
2611         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2612     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2613     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2614     Chain = DAG.getStore(
2615         Val.getValue(1), dl, Val, RSFIN,
2616         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2617         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2618   }
2619
2620   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2621     // Find the largest legal vector type.
2622     MVT VecVT = MVT::Other;
2623     // FIXME: Only some x86_32 calling conventions support AVX512.
2624     if (Subtarget->hasAVX512() &&
2625         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2626                      CallConv == CallingConv::Intel_OCL_BI)))
2627       VecVT = MVT::v16f32;
2628     else if (Subtarget->hasAVX())
2629       VecVT = MVT::v8f32;
2630     else if (Subtarget->hasSSE2())
2631       VecVT = MVT::v4f32;
2632
2633     // We forward some GPRs and some vector types.
2634     SmallVector<MVT, 2> RegParmTypes;
2635     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2636     RegParmTypes.push_back(IntVT);
2637     if (VecVT != MVT::Other)
2638       RegParmTypes.push_back(VecVT);
2639
2640     // Compute the set of forwarded registers. The rest are scratch.
2641     SmallVectorImpl<ForwardedRegister> &Forwards =
2642         FuncInfo->getForwardedMustTailRegParms();
2643     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2644
2645     // Conservatively forward AL on x86_64, since it might be used for varargs.
2646     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2647       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2648       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2649     }
2650
2651     // Copy all forwards from physical to virtual registers.
2652     for (ForwardedRegister &F : Forwards) {
2653       // FIXME: Can we use a less constrained schedule?
2654       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2655       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2656       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2657     }
2658   }
2659
2660   // Some CCs need callee pop.
2661   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2662                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2663     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2664   } else {
2665     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2666     // If this is an sret function, the return should pop the hidden pointer.
2667     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2668         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2669         argsAreStructReturn(Ins) == StackStructReturn)
2670       FuncInfo->setBytesToPopOnReturn(4);
2671   }
2672
2673   if (!Is64Bit) {
2674     // RegSaveFrameIndex is X86-64 only.
2675     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2676     if (CallConv == CallingConv::X86_FastCall ||
2677         CallConv == CallingConv::X86_ThisCall)
2678       // fastcc functions can't have varargs.
2679       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2680   }
2681
2682   FuncInfo->setArgumentStackSize(StackSize);
2683
2684   if (IsWinEHParent) {
2685     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2686     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2687     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2688     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2689     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2690                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2691                          /*isVolatile=*/true,
2692                          /*isNonTemporal=*/false, /*Alignment=*/0);
2693   }
2694
2695   return Chain;
2696 }
2697
2698 SDValue
2699 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2700                                     SDValue StackPtr, SDValue Arg,
2701                                     SDLoc dl, SelectionDAG &DAG,
2702                                     const CCValAssign &VA,
2703                                     ISD::ArgFlagsTy Flags) const {
2704   unsigned LocMemOffset = VA.getLocMemOffset();
2705   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2706   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2707   if (Flags.isByVal())
2708     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2709
2710   return DAG.getStore(Chain, dl, Arg, PtrOff,
2711                       MachinePointerInfo::getStack(LocMemOffset),
2712                       false, false, 0);
2713 }
2714
2715 /// Emit a load of return address if tail call
2716 /// optimization is performed and it is required.
2717 SDValue
2718 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2719                                            SDValue &OutRetAddr, SDValue Chain,
2720                                            bool IsTailCall, bool Is64Bit,
2721                                            int FPDiff, SDLoc dl) const {
2722   // Adjust the Return address stack slot.
2723   EVT VT = getPointerTy();
2724   OutRetAddr = getReturnAddressFrameIndex(DAG);
2725
2726   // Load the "old" Return address.
2727   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2728                            false, false, false, 0);
2729   return SDValue(OutRetAddr.getNode(), 1);
2730 }
2731
2732 /// Emit a store of the return address if tail call
2733 /// optimization is performed and it is required (FPDiff!=0).
2734 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2735                                         SDValue Chain, SDValue RetAddrFrIdx,
2736                                         EVT PtrVT, unsigned SlotSize,
2737                                         int FPDiff, SDLoc dl) {
2738   // Store the return address to the appropriate stack slot.
2739   if (!FPDiff) return Chain;
2740   // Calculate the new stack slot for the return address.
2741   int NewReturnAddrFI =
2742     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2743                                          false);
2744   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2745   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2746                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2747                        false, false, 0);
2748   return Chain;
2749 }
2750
2751 SDValue
2752 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2753                              SmallVectorImpl<SDValue> &InVals) const {
2754   SelectionDAG &DAG                     = CLI.DAG;
2755   SDLoc &dl                             = CLI.DL;
2756   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2757   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2758   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2759   SDValue Chain                         = CLI.Chain;
2760   SDValue Callee                        = CLI.Callee;
2761   CallingConv::ID CallConv              = CLI.CallConv;
2762   bool &isTailCall                      = CLI.IsTailCall;
2763   bool isVarArg                         = CLI.IsVarArg;
2764
2765   MachineFunction &MF = DAG.getMachineFunction();
2766   bool Is64Bit        = Subtarget->is64Bit();
2767   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2768   StructReturnType SR = callIsStructReturn(Outs);
2769   bool IsSibcall      = false;
2770   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2771
2772   if (MF.getTarget().Options.DisableTailCalls)
2773     isTailCall = false;
2774
2775   if (Subtarget->isPICStyleGOT() &&
2776       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2777     // If we are using a GOT, disable tail calls to external symbols with
2778     // default visibility. Tail calling such a symbol requires using a GOT
2779     // relocation, which forces early binding of the symbol. This breaks code
2780     // that require lazy function symbol resolution. Using musttail or
2781     // GuaranteedTailCallOpt will override this.
2782     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2783     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2784                G->getGlobal()->hasDefaultVisibility()))
2785       isTailCall = false;
2786   }
2787
2788   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2789   if (IsMustTail) {
2790     // Force this to be a tail call.  The verifier rules are enough to ensure
2791     // that we can lower this successfully without moving the return address
2792     // around.
2793     isTailCall = true;
2794   } else if (isTailCall) {
2795     // Check if it's really possible to do a tail call.
2796     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2797                     isVarArg, SR != NotStructReturn,
2798                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2799                     Outs, OutVals, Ins, DAG);
2800
2801     // Sibcalls are automatically detected tailcalls which do not require
2802     // ABI changes.
2803     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2804       IsSibcall = true;
2805
2806     if (isTailCall)
2807       ++NumTailCalls;
2808   }
2809
2810   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2811          "Var args not supported with calling convention fastcc, ghc or hipe");
2812
2813   // Analyze operands of the call, assigning locations to each operand.
2814   SmallVector<CCValAssign, 16> ArgLocs;
2815   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2816
2817   // Allocate shadow area for Win64
2818   if (IsWin64)
2819     CCInfo.AllocateStack(32, 8);
2820
2821   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2822
2823   // Get a count of how many bytes are to be pushed on the stack.
2824   unsigned NumBytes = CCInfo.getNextStackOffset();
2825   if (IsSibcall)
2826     // This is a sibcall. The memory operands are available in caller's
2827     // own caller's stack.
2828     NumBytes = 0;
2829   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2830            IsTailCallConvention(CallConv))
2831     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2832
2833   int FPDiff = 0;
2834   if (isTailCall && !IsSibcall && !IsMustTail) {
2835     // Lower arguments at fp - stackoffset + fpdiff.
2836     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2837
2838     FPDiff = NumBytesCallerPushed - NumBytes;
2839
2840     // Set the delta of movement of the returnaddr stackslot.
2841     // But only set if delta is greater than previous delta.
2842     if (FPDiff < X86Info->getTCReturnAddrDelta())
2843       X86Info->setTCReturnAddrDelta(FPDiff);
2844   }
2845
2846   unsigned NumBytesToPush = NumBytes;
2847   unsigned NumBytesToPop = NumBytes;
2848
2849   // If we have an inalloca argument, all stack space has already been allocated
2850   // for us and be right at the top of the stack.  We don't support multiple
2851   // arguments passed in memory when using inalloca.
2852   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2853     NumBytesToPush = 0;
2854     if (!ArgLocs.back().isMemLoc())
2855       report_fatal_error("cannot use inalloca attribute on a register "
2856                          "parameter");
2857     if (ArgLocs.back().getLocMemOffset() != 0)
2858       report_fatal_error("any parameter with the inalloca attribute must be "
2859                          "the only memory argument");
2860   }
2861
2862   if (!IsSibcall)
2863     Chain = DAG.getCALLSEQ_START(
2864         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2865
2866   SDValue RetAddrFrIdx;
2867   // Load return address for tail calls.
2868   if (isTailCall && FPDiff)
2869     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2870                                     Is64Bit, FPDiff, dl);
2871
2872   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2873   SmallVector<SDValue, 8> MemOpChains;
2874   SDValue StackPtr;
2875
2876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2877   // of tail call optimization arguments are handle later.
2878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2879   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2880     // Skip inalloca arguments, they have already been written.
2881     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2882     if (Flags.isInAlloca())
2883       continue;
2884
2885     CCValAssign &VA = ArgLocs[i];
2886     EVT RegVT = VA.getLocVT();
2887     SDValue Arg = OutVals[i];
2888     bool isByVal = Flags.isByVal();
2889
2890     // Promote the value if needed.
2891     switch (VA.getLocInfo()) {
2892     default: llvm_unreachable("Unknown loc info!");
2893     case CCValAssign::Full: break;
2894     case CCValAssign::SExt:
2895       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2896       break;
2897     case CCValAssign::ZExt:
2898       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2899       break;
2900     case CCValAssign::AExt:
2901       if (Arg.getValueType().isVector() &&
2902           Arg.getValueType().getScalarType() == MVT::i1)
2903         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2904       else if (RegVT.is128BitVector()) {
2905         // Special case: passing MMX values in XMM registers.
2906         Arg = DAG.getBitcast(MVT::i64, Arg);
2907         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2908         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2909       } else
2910         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2911       break;
2912     case CCValAssign::BCvt:
2913       Arg = DAG.getBitcast(RegVT, Arg);
2914       break;
2915     case CCValAssign::Indirect: {
2916       // Store the argument.
2917       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2918       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2919       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2920                            MachinePointerInfo::getFixedStack(FI),
2921                            false, false, 0);
2922       Arg = SpillSlot;
2923       break;
2924     }
2925     }
2926
2927     if (VA.isRegLoc()) {
2928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2929       if (isVarArg && IsWin64) {
2930         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2931         // shadow reg if callee is a varargs function.
2932         unsigned ShadowReg = 0;
2933         switch (VA.getLocReg()) {
2934         case X86::XMM0: ShadowReg = X86::RCX; break;
2935         case X86::XMM1: ShadowReg = X86::RDX; break;
2936         case X86::XMM2: ShadowReg = X86::R8; break;
2937         case X86::XMM3: ShadowReg = X86::R9; break;
2938         }
2939         if (ShadowReg)
2940           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2941       }
2942     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2943       assert(VA.isMemLoc());
2944       if (!StackPtr.getNode())
2945         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2946                                       getPointerTy());
2947       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2948                                              dl, DAG, VA, Flags));
2949     }
2950   }
2951
2952   if (!MemOpChains.empty())
2953     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2954
2955   if (Subtarget->isPICStyleGOT()) {
2956     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2957     // GOT pointer.
2958     if (!isTailCall) {
2959       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2960                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2961     } else {
2962       // If we are tail calling and generating PIC/GOT style code load the
2963       // address of the callee into ECX. The value in ecx is used as target of
2964       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2965       // for tail calls on PIC/GOT architectures. Normally we would just put the
2966       // address of GOT into ebx and then call target@PLT. But for tail calls
2967       // ebx would be restored (since ebx is callee saved) before jumping to the
2968       // target@PLT.
2969
2970       // Note: The actual moving to ECX is done further down.
2971       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2972       if (G && !G->getGlobal()->hasLocalLinkage() &&
2973           G->getGlobal()->hasDefaultVisibility())
2974         Callee = LowerGlobalAddress(Callee, DAG);
2975       else if (isa<ExternalSymbolSDNode>(Callee))
2976         Callee = LowerExternalSymbol(Callee, DAG);
2977     }
2978   }
2979
2980   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2981     // From AMD64 ABI document:
2982     // For calls that may call functions that use varargs or stdargs
2983     // (prototype-less calls or calls to functions containing ellipsis (...) in
2984     // the declaration) %al is used as hidden argument to specify the number
2985     // of SSE registers used. The contents of %al do not need to match exactly
2986     // the number of registers, but must be an ubound on the number of SSE
2987     // registers used and is in the range 0 - 8 inclusive.
2988
2989     // Count the number of XMM registers allocated.
2990     static const MCPhysReg XMMArgRegs[] = {
2991       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2992       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2993     };
2994     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2995     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2996            && "SSE registers cannot be used when SSE is disabled");
2997
2998     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2999                                         DAG.getConstant(NumXMMRegs, dl,
3000                                                         MVT::i8)));
3001   }
3002
3003   if (isVarArg && IsMustTail) {
3004     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3005     for (const auto &F : Forwards) {
3006       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3007       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3008     }
3009   }
3010
3011   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3012   // don't need this because the eligibility check rejects calls that require
3013   // shuffling arguments passed in memory.
3014   if (!IsSibcall && isTailCall) {
3015     // Force all the incoming stack arguments to be loaded from the stack
3016     // before any new outgoing arguments are stored to the stack, because the
3017     // outgoing stack slots may alias the incoming argument stack slots, and
3018     // the alias isn't otherwise explicit. This is slightly more conservative
3019     // than necessary, because it means that each store effectively depends
3020     // on every argument instead of just those arguments it would clobber.
3021     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3022
3023     SmallVector<SDValue, 8> MemOpChains2;
3024     SDValue FIN;
3025     int FI = 0;
3026     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3027       CCValAssign &VA = ArgLocs[i];
3028       if (VA.isRegLoc())
3029         continue;
3030       assert(VA.isMemLoc());
3031       SDValue Arg = OutVals[i];
3032       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3033       // Skip inalloca arguments.  They don't require any work.
3034       if (Flags.isInAlloca())
3035         continue;
3036       // Create frame index.
3037       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3038       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3039       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3040       FIN = DAG.getFrameIndex(FI, getPointerTy());
3041
3042       if (Flags.isByVal()) {
3043         // Copy relative to framepointer.
3044         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3045         if (!StackPtr.getNode())
3046           StackPtr = DAG.getCopyFromReg(Chain, dl,
3047                                         RegInfo->getStackRegister(),
3048                                         getPointerTy());
3049         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3050
3051         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3052                                                          ArgChain,
3053                                                          Flags, DAG, dl));
3054       } else {
3055         // Store relative to framepointer.
3056         MemOpChains2.push_back(
3057           DAG.getStore(ArgChain, dl, Arg, FIN,
3058                        MachinePointerInfo::getFixedStack(FI),
3059                        false, false, 0));
3060       }
3061     }
3062
3063     if (!MemOpChains2.empty())
3064       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3065
3066     // Store the return address to the appropriate stack slot.
3067     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3068                                      getPointerTy(), RegInfo->getSlotSize(),
3069                                      FPDiff, dl);
3070   }
3071
3072   // Build a sequence of copy-to-reg nodes chained together with token chain
3073   // and flag operands which copy the outgoing args into registers.
3074   SDValue InFlag;
3075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3076     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3077                              RegsToPass[i].second, InFlag);
3078     InFlag = Chain.getValue(1);
3079   }
3080
3081   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3082     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3083     // In the 64-bit large code model, we have to make all calls
3084     // through a register, since the call instruction's 32-bit
3085     // pc-relative offset may not be large enough to hold the whole
3086     // address.
3087   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3088     // If the callee is a GlobalAddress node (quite common, every direct call
3089     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3090     // it.
3091     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3092
3093     // We should use extra load for direct calls to dllimported functions in
3094     // non-JIT mode.
3095     const GlobalValue *GV = G->getGlobal();
3096     if (!GV->hasDLLImportStorageClass()) {
3097       unsigned char OpFlags = 0;
3098       bool ExtraLoad = false;
3099       unsigned WrapperKind = ISD::DELETED_NODE;
3100
3101       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3102       // external symbols most go through the PLT in PIC mode.  If the symbol
3103       // has hidden or protected visibility, or if it is static or local, then
3104       // we don't need to use the PLT - we can directly call it.
3105       if (Subtarget->isTargetELF() &&
3106           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3107           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3108         OpFlags = X86II::MO_PLT;
3109       } else if (Subtarget->isPICStyleStubAny() &&
3110                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3111                  (!Subtarget->getTargetTriple().isMacOSX() ||
3112                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3113         // PC-relative references to external symbols should go through $stub,
3114         // unless we're building with the leopard linker or later, which
3115         // automatically synthesizes these stubs.
3116         OpFlags = X86II::MO_DARWIN_STUB;
3117       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3118                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3119         // If the function is marked as non-lazy, generate an indirect call
3120         // which loads from the GOT directly. This avoids runtime overhead
3121         // at the cost of eager binding (and one extra byte of encoding).
3122         OpFlags = X86II::MO_GOTPCREL;
3123         WrapperKind = X86ISD::WrapperRIP;
3124         ExtraLoad = true;
3125       }
3126
3127       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3128                                           G->getOffset(), OpFlags);
3129
3130       // Add a wrapper if needed.
3131       if (WrapperKind != ISD::DELETED_NODE)
3132         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3133       // Add extra indirection if needed.
3134       if (ExtraLoad)
3135         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3136                              MachinePointerInfo::getGOT(),
3137                              false, false, false, 0);
3138     }
3139   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3140     unsigned char OpFlags = 0;
3141
3142     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3143     // external symbols should go through the PLT.
3144     if (Subtarget->isTargetELF() &&
3145         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3146       OpFlags = X86II::MO_PLT;
3147     } else if (Subtarget->isPICStyleStubAny() &&
3148                (!Subtarget->getTargetTriple().isMacOSX() ||
3149                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3150       // PC-relative references to external symbols should go through $stub,
3151       // unless we're building with the leopard linker or later, which
3152       // automatically synthesizes these stubs.
3153       OpFlags = X86II::MO_DARWIN_STUB;
3154     }
3155
3156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3157                                          OpFlags);
3158   } else if (Subtarget->isTarget64BitILP32() &&
3159              Callee->getValueType(0) == MVT::i32) {
3160     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3161     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3162   }
3163
3164   // Returns a chain & a flag for retval copy to use.
3165   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3166   SmallVector<SDValue, 8> Ops;
3167
3168   if (!IsSibcall && isTailCall) {
3169     Chain = DAG.getCALLSEQ_END(Chain,
3170                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3171                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3172     InFlag = Chain.getValue(1);
3173   }
3174
3175   Ops.push_back(Chain);
3176   Ops.push_back(Callee);
3177
3178   if (isTailCall)
3179     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3180
3181   // Add argument registers to the end of the list so that they are known live
3182   // into the call.
3183   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3184     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3185                                   RegsToPass[i].second.getValueType()));
3186
3187   // Add a register mask operand representing the call-preserved registers.
3188   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3189   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3190   assert(Mask && "Missing call preserved mask for calling convention");
3191   Ops.push_back(DAG.getRegisterMask(Mask));
3192
3193   if (InFlag.getNode())
3194     Ops.push_back(InFlag);
3195
3196   if (isTailCall) {
3197     // We used to do:
3198     //// If this is the first return lowered for this function, add the regs
3199     //// to the liveout set for the function.
3200     // This isn't right, although it's probably harmless on x86; liveouts
3201     // should be computed from returns not tail calls.  Consider a void
3202     // function making a tail call to a function returning int.
3203     MF.getFrameInfo()->setHasTailCall();
3204     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3205   }
3206
3207   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3208   InFlag = Chain.getValue(1);
3209
3210   // Create the CALLSEQ_END node.
3211   unsigned NumBytesForCalleeToPop;
3212   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3213                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3214     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3215   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3216            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3217            SR == StackStructReturn)
3218     // If this is a call to a struct-return function, the callee
3219     // pops the hidden struct pointer, so we have to push it back.
3220     // This is common for Darwin/X86, Linux & Mingw32 targets.
3221     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3222     NumBytesForCalleeToPop = 4;
3223   else
3224     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3225
3226   // Returns a flag for retval copy to use.
3227   if (!IsSibcall) {
3228     Chain = DAG.getCALLSEQ_END(Chain,
3229                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3230                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3231                                                      true),
3232                                InFlag, dl);
3233     InFlag = Chain.getValue(1);
3234   }
3235
3236   // Handle result values, copying them out of physregs into vregs that we
3237   // return.
3238   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3239                          Ins, dl, DAG, InVals);
3240 }
3241
3242 //===----------------------------------------------------------------------===//
3243 //                Fast Calling Convention (tail call) implementation
3244 //===----------------------------------------------------------------------===//
3245
3246 //  Like std call, callee cleans arguments, convention except that ECX is
3247 //  reserved for storing the tail called function address. Only 2 registers are
3248 //  free for argument passing (inreg). Tail call optimization is performed
3249 //  provided:
3250 //                * tailcallopt is enabled
3251 //                * caller/callee are fastcc
3252 //  On X86_64 architecture with GOT-style position independent code only local
3253 //  (within module) calls are supported at the moment.
3254 //  To keep the stack aligned according to platform abi the function
3255 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3256 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3257 //  If a tail called function callee has more arguments than the caller the
3258 //  caller needs to make sure that there is room to move the RETADDR to. This is
3259 //  achieved by reserving an area the size of the argument delta right after the
3260 //  original RETADDR, but before the saved framepointer or the spilled registers
3261 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3262 //  stack layout:
3263 //    arg1
3264 //    arg2
3265 //    RETADDR
3266 //    [ new RETADDR
3267 //      move area ]
3268 //    (possible EBP)
3269 //    ESI
3270 //    EDI
3271 //    local1 ..
3272
3273 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3274 /// for a 16 byte align requirement.
3275 unsigned
3276 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3277                                                SelectionDAG& DAG) const {
3278   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3279   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3280   unsigned StackAlignment = TFI.getStackAlignment();
3281   uint64_t AlignMask = StackAlignment - 1;
3282   int64_t Offset = StackSize;
3283   unsigned SlotSize = RegInfo->getSlotSize();
3284   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3285     // Number smaller than 12 so just add the difference.
3286     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3287   } else {
3288     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3289     Offset = ((~AlignMask) & Offset) + StackAlignment +
3290       (StackAlignment-SlotSize);
3291   }
3292   return Offset;
3293 }
3294
3295 /// MatchingStackOffset - Return true if the given stack call argument is
3296 /// already available in the same position (relatively) of the caller's
3297 /// incoming argument stack.
3298 static
3299 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3300                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3301                          const X86InstrInfo *TII) {
3302   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3303   int FI = INT_MAX;
3304   if (Arg.getOpcode() == ISD::CopyFromReg) {
3305     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3306     if (!TargetRegisterInfo::isVirtualRegister(VR))
3307       return false;
3308     MachineInstr *Def = MRI->getVRegDef(VR);
3309     if (!Def)
3310       return false;
3311     if (!Flags.isByVal()) {
3312       if (!TII->isLoadFromStackSlot(Def, FI))
3313         return false;
3314     } else {
3315       unsigned Opcode = Def->getOpcode();
3316       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3317            Opcode == X86::LEA64_32r) &&
3318           Def->getOperand(1).isFI()) {
3319         FI = Def->getOperand(1).getIndex();
3320         Bytes = Flags.getByValSize();
3321       } else
3322         return false;
3323     }
3324   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3325     if (Flags.isByVal())
3326       // ByVal argument is passed in as a pointer but it's now being
3327       // dereferenced. e.g.
3328       // define @foo(%struct.X* %A) {
3329       //   tail call @bar(%struct.X* byval %A)
3330       // }
3331       return false;
3332     SDValue Ptr = Ld->getBasePtr();
3333     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3334     if (!FINode)
3335       return false;
3336     FI = FINode->getIndex();
3337   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3338     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3339     FI = FINode->getIndex();
3340     Bytes = Flags.getByValSize();
3341   } else
3342     return false;
3343
3344   assert(FI != INT_MAX);
3345   if (!MFI->isFixedObjectIndex(FI))
3346     return false;
3347   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3348 }
3349
3350 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3351 /// for tail call optimization. Targets which want to do tail call
3352 /// optimization should implement this function.
3353 bool
3354 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3355                                                      CallingConv::ID CalleeCC,
3356                                                      bool isVarArg,
3357                                                      bool isCalleeStructRet,
3358                                                      bool isCallerStructRet,
3359                                                      Type *RetTy,
3360                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3361                                     const SmallVectorImpl<SDValue> &OutVals,
3362                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3363                                                      SelectionDAG &DAG) const {
3364   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3365     return false;
3366
3367   // If -tailcallopt is specified, make fastcc functions tail-callable.
3368   const MachineFunction &MF = DAG.getMachineFunction();
3369   const Function *CallerF = MF.getFunction();
3370
3371   // If the function return type is x86_fp80 and the callee return type is not,
3372   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3373   // perform a tailcall optimization here.
3374   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3375     return false;
3376
3377   CallingConv::ID CallerCC = CallerF->getCallingConv();
3378   bool CCMatch = CallerCC == CalleeCC;
3379   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3380   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3381
3382   // Win64 functions have extra shadow space for argument homing. Don't do the
3383   // sibcall if the caller and callee have mismatched expectations for this
3384   // space.
3385   if (IsCalleeWin64 != IsCallerWin64)
3386     return false;
3387
3388   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3389     if (IsTailCallConvention(CalleeCC) && CCMatch)
3390       return true;
3391     return false;
3392   }
3393
3394   // Look for obvious safe cases to perform tail call optimization that do not
3395   // require ABI changes. This is what gcc calls sibcall.
3396
3397   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3398   // emit a special epilogue.
3399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3400   if (RegInfo->needsStackRealignment(MF))
3401     return false;
3402
3403   // Also avoid sibcall optimization if either caller or callee uses struct
3404   // return semantics.
3405   if (isCalleeStructRet || isCallerStructRet)
3406     return false;
3407
3408   // An stdcall/thiscall caller is expected to clean up its arguments; the
3409   // callee isn't going to do that.
3410   // FIXME: this is more restrictive than needed. We could produce a tailcall
3411   // when the stack adjustment matches. For example, with a thiscall that takes
3412   // only one argument.
3413   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3414                    CallerCC == CallingConv::X86_ThisCall))
3415     return false;
3416
3417   // Do not sibcall optimize vararg calls unless all arguments are passed via
3418   // registers.
3419   if (isVarArg && !Outs.empty()) {
3420
3421     // Optimizing for varargs on Win64 is unlikely to be safe without
3422     // additional testing.
3423     if (IsCalleeWin64 || IsCallerWin64)
3424       return false;
3425
3426     SmallVector<CCValAssign, 16> ArgLocs;
3427     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3428                    *DAG.getContext());
3429
3430     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3431     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3432       if (!ArgLocs[i].isRegLoc())
3433         return false;
3434   }
3435
3436   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3437   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3438   // this into a sibcall.
3439   bool Unused = false;
3440   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3441     if (!Ins[i].Used) {
3442       Unused = true;
3443       break;
3444     }
3445   }
3446   if (Unused) {
3447     SmallVector<CCValAssign, 16> RVLocs;
3448     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3449                    *DAG.getContext());
3450     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3451     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3452       CCValAssign &VA = RVLocs[i];
3453       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3454         return false;
3455     }
3456   }
3457
3458   // If the calling conventions do not match, then we'd better make sure the
3459   // results are returned in the same way as what the caller expects.
3460   if (!CCMatch) {
3461     SmallVector<CCValAssign, 16> RVLocs1;
3462     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3463                     *DAG.getContext());
3464     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3465
3466     SmallVector<CCValAssign, 16> RVLocs2;
3467     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3468                     *DAG.getContext());
3469     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     if (RVLocs1.size() != RVLocs2.size())
3472       return false;
3473     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3474       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3475         return false;
3476       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3477         return false;
3478       if (RVLocs1[i].isRegLoc()) {
3479         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3480           return false;
3481       } else {
3482         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3483           return false;
3484       }
3485     }
3486   }
3487
3488   // If the callee takes no arguments then go on to check the results of the
3489   // call.
3490   if (!Outs.empty()) {
3491     // Check if stack adjustment is needed. For now, do not do this if any
3492     // argument is passed on the stack.
3493     SmallVector<CCValAssign, 16> ArgLocs;
3494     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3495                    *DAG.getContext());
3496
3497     // Allocate shadow area for Win64
3498     if (IsCalleeWin64)
3499       CCInfo.AllocateStack(32, 8);
3500
3501     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3502     if (CCInfo.getNextStackOffset()) {
3503       MachineFunction &MF = DAG.getMachineFunction();
3504       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3505         return false;
3506
3507       // Check if the arguments are already laid out in the right way as
3508       // the caller's fixed stack objects.
3509       MachineFrameInfo *MFI = MF.getFrameInfo();
3510       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3511       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3512       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3513         CCValAssign &VA = ArgLocs[i];
3514         SDValue Arg = OutVals[i];
3515         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3516         if (VA.getLocInfo() == CCValAssign::Indirect)
3517           return false;
3518         if (!VA.isRegLoc()) {
3519           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3520                                    MFI, MRI, TII))
3521             return false;
3522         }
3523       }
3524     }
3525
3526     // If the tailcall address may be in a register, then make sure it's
3527     // possible to register allocate for it. In 32-bit, the call address can
3528     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3529     // callee-saved registers are restored. These happen to be the same
3530     // registers used to pass 'inreg' arguments so watch out for those.
3531     if (!Subtarget->is64Bit() &&
3532         ((!isa<GlobalAddressSDNode>(Callee) &&
3533           !isa<ExternalSymbolSDNode>(Callee)) ||
3534          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3535       unsigned NumInRegs = 0;
3536       // In PIC we need an extra register to formulate the address computation
3537       // for the callee.
3538       unsigned MaxInRegs =
3539         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3540
3541       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3542         CCValAssign &VA = ArgLocs[i];
3543         if (!VA.isRegLoc())
3544           continue;
3545         unsigned Reg = VA.getLocReg();
3546         switch (Reg) {
3547         default: break;
3548         case X86::EAX: case X86::EDX: case X86::ECX:
3549           if (++NumInRegs == MaxInRegs)
3550             return false;
3551           break;
3552         }
3553       }
3554     }
3555   }
3556
3557   return true;
3558 }
3559
3560 FastISel *
3561 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3562                                   const TargetLibraryInfo *libInfo) const {
3563   return X86::createFastISel(funcInfo, libInfo);
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 //                           Other Lowering Hooks
3568 //===----------------------------------------------------------------------===//
3569
3570 static bool MayFoldLoad(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3572 }
3573
3574 static bool MayFoldIntoStore(SDValue Op) {
3575   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3576 }
3577
3578 static bool isTargetShuffle(unsigned Opcode) {
3579   switch(Opcode) {
3580   default: return false;
3581   case X86ISD::BLENDI:
3582   case X86ISD::PSHUFB:
3583   case X86ISD::PSHUFD:
3584   case X86ISD::PSHUFHW:
3585   case X86ISD::PSHUFLW:
3586   case X86ISD::SHUFP:
3587   case X86ISD::PALIGNR:
3588   case X86ISD::MOVLHPS:
3589   case X86ISD::MOVLHPD:
3590   case X86ISD::MOVHLPS:
3591   case X86ISD::MOVLPS:
3592   case X86ISD::MOVLPD:
3593   case X86ISD::MOVSHDUP:
3594   case X86ISD::MOVSLDUP:
3595   case X86ISD::MOVDDUP:
3596   case X86ISD::MOVSS:
3597   case X86ISD::MOVSD:
3598   case X86ISD::UNPCKL:
3599   case X86ISD::UNPCKH:
3600   case X86ISD::VPERMILPI:
3601   case X86ISD::VPERM2X128:
3602   case X86ISD::VPERMI:
3603     return true;
3604   }
3605 }
3606
3607 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3608                                     SDValue V1, unsigned TargetMask,
3609                                     SelectionDAG &DAG) {
3610   switch(Opc) {
3611   default: llvm_unreachable("Unknown x86 shuffle node");
3612   case X86ISD::PSHUFD:
3613   case X86ISD::PSHUFHW:
3614   case X86ISD::PSHUFLW:
3615   case X86ISD::VPERMILPI:
3616   case X86ISD::VPERMI:
3617     return DAG.getNode(Opc, dl, VT, V1,
3618                        DAG.getConstant(TargetMask, dl, MVT::i8));
3619   }
3620 }
3621
3622 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3624   switch(Opc) {
3625   default: llvm_unreachable("Unknown x86 shuffle node");
3626   case X86ISD::MOVLHPS:
3627   case X86ISD::MOVLHPD:
3628   case X86ISD::MOVHLPS:
3629   case X86ISD::MOVLPS:
3630   case X86ISD::MOVLPD:
3631   case X86ISD::MOVSS:
3632   case X86ISD::MOVSD:
3633   case X86ISD::UNPCKL:
3634   case X86ISD::UNPCKH:
3635     return DAG.getNode(Opc, dl, VT, V1, V2);
3636   }
3637 }
3638
3639 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3640   MachineFunction &MF = DAG.getMachineFunction();
3641   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3642   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3643   int ReturnAddrIndex = FuncInfo->getRAIndex();
3644
3645   if (ReturnAddrIndex == 0) {
3646     // Set up a frame object for the return address.
3647     unsigned SlotSize = RegInfo->getSlotSize();
3648     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3649                                                            -(int64_t)SlotSize,
3650                                                            false);
3651     FuncInfo->setRAIndex(ReturnAddrIndex);
3652   }
3653
3654   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3655 }
3656
3657 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3658                                        bool hasSymbolicDisplacement) {
3659   // Offset should fit into 32 bit immediate field.
3660   if (!isInt<32>(Offset))
3661     return false;
3662
3663   // If we don't have a symbolic displacement - we don't have any extra
3664   // restrictions.
3665   if (!hasSymbolicDisplacement)
3666     return true;
3667
3668   // FIXME: Some tweaks might be needed for medium code model.
3669   if (M != CodeModel::Small && M != CodeModel::Kernel)
3670     return false;
3671
3672   // For small code model we assume that latest object is 16MB before end of 31
3673   // bits boundary. We may also accept pretty large negative constants knowing
3674   // that all objects are in the positive half of address space.
3675   if (M == CodeModel::Small && Offset < 16*1024*1024)
3676     return true;
3677
3678   // For kernel code model we know that all object resist in the negative half
3679   // of 32bits address space. We may not accept negative offsets, since they may
3680   // be just off and we may accept pretty large positive ones.
3681   if (M == CodeModel::Kernel && Offset >= 0)
3682     return true;
3683
3684   return false;
3685 }
3686
3687 /// isCalleePop - Determines whether the callee is required to pop its
3688 /// own arguments. Callee pop is necessary to support tail calls.
3689 bool X86::isCalleePop(CallingConv::ID CallingConv,
3690                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3691   switch (CallingConv) {
3692   default:
3693     return false;
3694   case CallingConv::X86_StdCall:
3695   case CallingConv::X86_FastCall:
3696   case CallingConv::X86_ThisCall:
3697     return !is64Bit;
3698   case CallingConv::Fast:
3699   case CallingConv::GHC:
3700   case CallingConv::HiPE:
3701     if (IsVarArg)
3702       return false;
3703     return TailCallOpt;
3704   }
3705 }
3706
3707 /// \brief Return true if the condition is an unsigned comparison operation.
3708 static bool isX86CCUnsigned(unsigned X86CC) {
3709   switch (X86CC) {
3710   default: llvm_unreachable("Invalid integer condition!");
3711   case X86::COND_E:     return true;
3712   case X86::COND_G:     return false;
3713   case X86::COND_GE:    return false;
3714   case X86::COND_L:     return false;
3715   case X86::COND_LE:    return false;
3716   case X86::COND_NE:    return true;
3717   case X86::COND_B:     return true;
3718   case X86::COND_A:     return true;
3719   case X86::COND_BE:    return true;
3720   case X86::COND_AE:    return true;
3721   }
3722   llvm_unreachable("covered switch fell through?!");
3723 }
3724
3725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3726 /// specific condition code, returning the condition code and the LHS/RHS of the
3727 /// comparison to make.
3728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3730   if (!isFP) {
3731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3733         // X > -1   -> X == 0, jump !sign.
3734         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3735         return X86::COND_NS;
3736       }
3737       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3738         // X < 0   -> X == 0, jump on sign.
3739         return X86::COND_S;
3740       }
3741       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3742         // X < 1   -> X <= 0
3743         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3744         return X86::COND_LE;
3745       }
3746     }
3747
3748     switch (SetCCOpcode) {
3749     default: llvm_unreachable("Invalid integer condition!");
3750     case ISD::SETEQ:  return X86::COND_E;
3751     case ISD::SETGT:  return X86::COND_G;
3752     case ISD::SETGE:  return X86::COND_GE;
3753     case ISD::SETLT:  return X86::COND_L;
3754     case ISD::SETLE:  return X86::COND_LE;
3755     case ISD::SETNE:  return X86::COND_NE;
3756     case ISD::SETULT: return X86::COND_B;
3757     case ISD::SETUGT: return X86::COND_A;
3758     case ISD::SETULE: return X86::COND_BE;
3759     case ISD::SETUGE: return X86::COND_AE;
3760     }
3761   }
3762
3763   // First determine if it is required or is profitable to flip the operands.
3764
3765   // If LHS is a foldable load, but RHS is not, flip the condition.
3766   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3767       !ISD::isNON_EXTLoad(RHS.getNode())) {
3768     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3769     std::swap(LHS, RHS);
3770   }
3771
3772   switch (SetCCOpcode) {
3773   default: break;
3774   case ISD::SETOLT:
3775   case ISD::SETOLE:
3776   case ISD::SETUGT:
3777   case ISD::SETUGE:
3778     std::swap(LHS, RHS);
3779     break;
3780   }
3781
3782   // On a floating point condition, the flags are set as follows:
3783   // ZF  PF  CF   op
3784   //  0 | 0 | 0 | X > Y
3785   //  0 | 0 | 1 | X < Y
3786   //  1 | 0 | 0 | X == Y
3787   //  1 | 1 | 1 | unordered
3788   switch (SetCCOpcode) {
3789   default: llvm_unreachable("Condcode should be pre-legalized away");
3790   case ISD::SETUEQ:
3791   case ISD::SETEQ:   return X86::COND_E;
3792   case ISD::SETOLT:              // flipped
3793   case ISD::SETOGT:
3794   case ISD::SETGT:   return X86::COND_A;
3795   case ISD::SETOLE:              // flipped
3796   case ISD::SETOGE:
3797   case ISD::SETGE:   return X86::COND_AE;
3798   case ISD::SETUGT:              // flipped
3799   case ISD::SETULT:
3800   case ISD::SETLT:   return X86::COND_B;
3801   case ISD::SETUGE:              // flipped
3802   case ISD::SETULE:
3803   case ISD::SETLE:   return X86::COND_BE;
3804   case ISD::SETONE:
3805   case ISD::SETNE:   return X86::COND_NE;
3806   case ISD::SETUO:   return X86::COND_P;
3807   case ISD::SETO:    return X86::COND_NP;
3808   case ISD::SETOEQ:
3809   case ISD::SETUNE:  return X86::COND_INVALID;
3810   }
3811 }
3812
3813 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3814 /// code. Current x86 isa includes the following FP cmov instructions:
3815 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3816 static bool hasFPCMov(unsigned X86CC) {
3817   switch (X86CC) {
3818   default:
3819     return false;
3820   case X86::COND_B:
3821   case X86::COND_BE:
3822   case X86::COND_E:
3823   case X86::COND_P:
3824   case X86::COND_A:
3825   case X86::COND_AE:
3826   case X86::COND_NE:
3827   case X86::COND_NP:
3828     return true;
3829   }
3830 }
3831
3832 /// isFPImmLegal - Returns true if the target can instruction select the
3833 /// specified FP immediate natively. If false, the legalizer will
3834 /// materialize the FP immediate as a load from a constant pool.
3835 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3836   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3837     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3838       return true;
3839   }
3840   return false;
3841 }
3842
3843 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3844                                               ISD::LoadExtType ExtTy,
3845                                               EVT NewVT) const {
3846   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3847   // relocation target a movq or addq instruction: don't let the load shrink.
3848   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3849   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3850     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3851       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3852   return true;
3853 }
3854
3855 /// \brief Returns true if it is beneficial to convert a load of a constant
3856 /// to just the constant itself.
3857 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3858                                                           Type *Ty) const {
3859   assert(Ty->isIntegerTy());
3860
3861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3862   if (BitSize == 0 || BitSize > 64)
3863     return false;
3864   return true;
3865 }
3866
3867 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3868                                                 unsigned Index) const {
3869   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3870     return false;
3871
3872   return (Index == 0 || Index == ResVT.getVectorNumElements());
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3876   // Speculate cttz only if we can directly use TZCNT.
3877   return Subtarget->hasBMI();
3878 }
3879
3880 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3881   // Speculate ctlz only if we can directly use LZCNT.
3882   return Subtarget->hasLZCNT();
3883 }
3884
3885 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3886 /// the specified range (L, H].
3887 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3888   return (Val < 0) || (Val >= Low && Val < Hi);
3889 }
3890
3891 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3892 /// specified value.
3893 static bool isUndefOrEqual(int Val, int CmpVal) {
3894   return (Val < 0 || Val == CmpVal);
3895 }
3896
3897 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3898 /// from position Pos and ending in Pos+Size, falls within the specified
3899 /// sequential range (Low, Low+Size]. or is undef.
3900 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3901                                        unsigned Pos, unsigned Size, int Low) {
3902   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3903     if (!isUndefOrEqual(Mask[i], Low))
3904       return false;
3905   return true;
3906 }
3907
3908 /// isVEXTRACTIndex - Return true if the specified
3909 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3910 /// suitable for instruction that extract 128 or 256 bit vectors
3911 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3912   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3913   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3914     return false;
3915
3916   // The index should be aligned on a vecWidth-bit boundary.
3917   uint64_t Index =
3918     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3919
3920   MVT VT = N->getSimpleValueType(0);
3921   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3922   bool Result = (Index * ElSize) % vecWidth == 0;
3923
3924   return Result;
3925 }
3926
3927 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3928 /// operand specifies a subvector insert that is suitable for input to
3929 /// insertion of 128 or 256-bit subvectors
3930 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3931   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3932   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3933     return false;
3934   // The index should be aligned on a vecWidth-bit boundary.
3935   uint64_t Index =
3936     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3937
3938   MVT VT = N->getSimpleValueType(0);
3939   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3940   bool Result = (Index * ElSize) % vecWidth == 0;
3941
3942   return Result;
3943 }
3944
3945 bool X86::isVINSERT128Index(SDNode *N) {
3946   return isVINSERTIndex(N, 128);
3947 }
3948
3949 bool X86::isVINSERT256Index(SDNode *N) {
3950   return isVINSERTIndex(N, 256);
3951 }
3952
3953 bool X86::isVEXTRACT128Index(SDNode *N) {
3954   return isVEXTRACTIndex(N, 128);
3955 }
3956
3957 bool X86::isVEXTRACT256Index(SDNode *N) {
3958   return isVEXTRACTIndex(N, 256);
3959 }
3960
3961 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3962   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3963   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3964     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3965
3966   uint64_t Index =
3967     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3968
3969   MVT VecVT = N->getOperand(0).getSimpleValueType();
3970   MVT ElVT = VecVT.getVectorElementType();
3971
3972   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3973   return Index / NumElemsPerChunk;
3974 }
3975
3976 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3977   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3978   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3979     llvm_unreachable("Illegal insert subvector for VINSERT");
3980
3981   uint64_t Index =
3982     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3983
3984   MVT VecVT = N->getSimpleValueType(0);
3985   MVT ElVT = VecVT.getVectorElementType();
3986
3987   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3988   return Index / NumElemsPerChunk;
3989 }
3990
3991 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3993 /// and VINSERTI128 instructions.
3994 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3995   return getExtractVEXTRACTImmediate(N, 128);
3996 }
3997
3998 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3999 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4000 /// and VINSERTI64x4 instructions.
4001 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4002   return getExtractVEXTRACTImmediate(N, 256);
4003 }
4004
4005 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4007 /// and VINSERTI128 instructions.
4008 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4009   return getInsertVINSERTImmediate(N, 128);
4010 }
4011
4012 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4013 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4014 /// and VINSERTI64x4 instructions.
4015 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4016   return getInsertVINSERTImmediate(N, 256);
4017 }
4018
4019 /// isZero - Returns true if Elt is a constant integer zero
4020 static bool isZero(SDValue V) {
4021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4022   return C && C->isNullValue();
4023 }
4024
4025 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4026 /// constant +0.0.
4027 bool X86::isZeroNode(SDValue Elt) {
4028   if (isZero(Elt))
4029     return true;
4030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4031     return CFP->getValueAPF().isPosZero();
4032   return false;
4033 }
4034
4035 /// getZeroVector - Returns a vector of specified type with all zero elements.
4036 ///
4037 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4038                              SelectionDAG &DAG, SDLoc dl) {
4039   assert(VT.isVector() && "Expected a vector type");
4040
4041   // Always build SSE zero vectors as <4 x i32> bitcasted
4042   // to their dest type. This ensures they get CSE'd.
4043   SDValue Vec;
4044   if (VT.is128BitVector()) {  // SSE
4045     if (Subtarget->hasSSE2()) {  // SSE2
4046       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4047       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4048     } else { // SSE1
4049       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4050       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4051     }
4052   } else if (VT.is256BitVector()) { // AVX
4053     if (Subtarget->hasInt256()) { // AVX2
4054       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4055       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4056       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4057     } else {
4058       // 256-bit logic and arithmetic instructions in AVX are all
4059       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4060       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4061       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4062       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4063     }
4064   } else if (VT.is512BitVector()) { // AVX-512
4065       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4066       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4067                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4068       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4069   } else if (VT.getScalarType() == MVT::i1) {
4070
4071     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4072             && "Unexpected vector type");
4073     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4074             && "Unexpected vector type");
4075     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4076     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4078   } else
4079     llvm_unreachable("Unexpected vector type");
4080
4081   return DAG.getBitcast(VT, Vec);
4082 }
4083
4084 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4085                                 SelectionDAG &DAG, SDLoc dl,
4086                                 unsigned vectorWidth) {
4087   assert((vectorWidth == 128 || vectorWidth == 256) &&
4088          "Unsupported vector width");
4089   EVT VT = Vec.getValueType();
4090   EVT ElVT = VT.getVectorElementType();
4091   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4092   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4093                                   VT.getVectorNumElements()/Factor);
4094
4095   // Extract from UNDEF is UNDEF.
4096   if (Vec.getOpcode() == ISD::UNDEF)
4097     return DAG.getUNDEF(ResultVT);
4098
4099   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4100   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4101
4102   // This is the index of the first element of the vectorWidth-bit chunk
4103   // we want.
4104   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4105                                * ElemsPerChunk);
4106
4107   // If the input is a buildvector just emit a smaller one.
4108   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4109     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4110                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4111                                     ElemsPerChunk));
4112
4113   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4114   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4115 }
4116
4117 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4118 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4119 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4120 /// instructions or a simple subregister reference. Idx is an index in the
4121 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4122 /// lowering EXTRACT_VECTOR_ELT operations easier.
4123 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4124                                    SelectionDAG &DAG, SDLoc dl) {
4125   assert((Vec.getValueType().is256BitVector() ||
4126           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4127   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4128 }
4129
4130 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4131 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4132                                    SelectionDAG &DAG, SDLoc dl) {
4133   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4135 }
4136
4137 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4138                                unsigned IdxVal, SelectionDAG &DAG,
4139                                SDLoc dl, unsigned vectorWidth) {
4140   assert((vectorWidth == 128 || vectorWidth == 256) &&
4141          "Unsupported vector width");
4142   // Inserting UNDEF is Result
4143   if (Vec.getOpcode() == ISD::UNDEF)
4144     return Result;
4145   EVT VT = Vec.getValueType();
4146   EVT ElVT = VT.getVectorElementType();
4147   EVT ResultVT = Result.getValueType();
4148
4149   // Insert the relevant vectorWidth bits.
4150   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4151
4152   // This is the index of the first element of the vectorWidth-bit chunk
4153   // we want.
4154   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4155                                * ElemsPerChunk);
4156
4157   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4158   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4159 }
4160
4161 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4162 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4163 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4164 /// simple superregister reference.  Idx is an index in the 128 bits
4165 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4166 /// lowering INSERT_VECTOR_ELT operations easier.
4167 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4168                                   SelectionDAG &DAG, SDLoc dl) {
4169   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4170
4171   // For insertion into the zero index (low half) of a 256-bit vector, it is
4172   // more efficient to generate a blend with immediate instead of an insert*128.
4173   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4174   // extend the subvector to the size of the result vector. Make sure that
4175   // we are not recursing on that node by checking for undef here.
4176   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4177       Result.getOpcode() != ISD::UNDEF) {
4178     EVT ResultVT = Result.getValueType();
4179     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4180     SDValue Undef = DAG.getUNDEF(ResultVT);
4181     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4182                                  Vec, ZeroIndex);
4183
4184     // The blend instruction, and therefore its mask, depend on the data type.
4185     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4186     if (ScalarType.isFloatingPoint()) {
4187       // Choose either vblendps (float) or vblendpd (double).
4188       unsigned ScalarSize = ScalarType.getSizeInBits();
4189       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4190       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4191       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4192       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4193     }
4194
4195     const X86Subtarget &Subtarget =
4196     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4197
4198     // AVX2 is needed for 256-bit integer blend support.
4199     // Integers must be cast to 32-bit because there is only vpblendd;
4200     // vpblendw can't be used for this because it has a handicapped mask.
4201
4202     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4203     // is still more efficient than using the wrong domain vinsertf128 that
4204     // will be created by InsertSubVector().
4205     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4206
4207     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4208     Vec256 = DAG.getBitcast(CastVT, Vec256);
4209     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4210     return DAG.getBitcast(ResultVT, Vec256);
4211   }
4212
4213   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4214 }
4215
4216 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4217                                   SelectionDAG &DAG, SDLoc dl) {
4218   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4219   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4220 }
4221
4222 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4223 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4224 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4225 /// large BUILD_VECTORS.
4226 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4227                                    unsigned NumElems, SelectionDAG &DAG,
4228                                    SDLoc dl) {
4229   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4230   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4231 }
4232
4233 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4234                                    unsigned NumElems, SelectionDAG &DAG,
4235                                    SDLoc dl) {
4236   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4237   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4238 }
4239
4240 /// getOnesVector - Returns a vector of specified type with all bits set.
4241 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4242 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4243 /// Then bitcast to their original type, ensuring they get CSE'd.
4244 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4245                              SDLoc dl) {
4246   assert(VT.isVector() && "Expected a vector type");
4247
4248   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4249   SDValue Vec;
4250   if (VT.is256BitVector()) {
4251     if (HasInt256) { // AVX2
4252       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4253       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4254     } else { // AVX
4255       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4256       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4257     }
4258   } else if (VT.is128BitVector()) {
4259     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4260   } else
4261     llvm_unreachable("Unexpected vector type");
4262
4263   return DAG.getBitcast(VT, Vec);
4264 }
4265
4266 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4267 /// operation of specified width.
4268 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4269                        SDValue V2) {
4270   unsigned NumElems = VT.getVectorNumElements();
4271   SmallVector<int, 8> Mask;
4272   Mask.push_back(NumElems);
4273   for (unsigned i = 1; i != NumElems; ++i)
4274     Mask.push_back(i);
4275   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4276 }
4277
4278 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4279 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4280                           SDValue V2) {
4281   unsigned NumElems = VT.getVectorNumElements();
4282   SmallVector<int, 8> Mask;
4283   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4284     Mask.push_back(i);
4285     Mask.push_back(i + NumElems);
4286   }
4287   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4288 }
4289
4290 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4291 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4292                           SDValue V2) {
4293   unsigned NumElems = VT.getVectorNumElements();
4294   SmallVector<int, 8> Mask;
4295   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4296     Mask.push_back(i + Half);
4297     Mask.push_back(i + NumElems + Half);
4298   }
4299   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4300 }
4301
4302 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4303 /// vector of zero or undef vector.  This produces a shuffle where the low
4304 /// element of V2 is swizzled into the zero/undef vector, landing at element
4305 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4306 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4307                                            bool IsZero,
4308                                            const X86Subtarget *Subtarget,
4309                                            SelectionDAG &DAG) {
4310   MVT VT = V2.getSimpleValueType();
4311   SDValue V1 = IsZero
4312     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4313   unsigned NumElems = VT.getVectorNumElements();
4314   SmallVector<int, 16> MaskVec;
4315   for (unsigned i = 0; i != NumElems; ++i)
4316     // If this is the insertion idx, put the low elt of V2 here.
4317     MaskVec.push_back(i == Idx ? NumElems : i);
4318   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4319 }
4320
4321 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4322 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4323 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4324 /// shuffles which use a single input multiple times, and in those cases it will
4325 /// adjust the mask to only have indices within that single input.
4326 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4327                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4328   unsigned NumElems = VT.getVectorNumElements();
4329   SDValue ImmN;
4330
4331   IsUnary = false;
4332   bool IsFakeUnary = false;
4333   switch(N->getOpcode()) {
4334   case X86ISD::BLENDI:
4335     ImmN = N->getOperand(N->getNumOperands()-1);
4336     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4337     break;
4338   case X86ISD::SHUFP:
4339     ImmN = N->getOperand(N->getNumOperands()-1);
4340     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4341     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4342     break;
4343   case X86ISD::UNPCKH:
4344     DecodeUNPCKHMask(VT, Mask);
4345     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4346     break;
4347   case X86ISD::UNPCKL:
4348     DecodeUNPCKLMask(VT, Mask);
4349     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4350     break;
4351   case X86ISD::MOVHLPS:
4352     DecodeMOVHLPSMask(NumElems, Mask);
4353     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4354     break;
4355   case X86ISD::MOVLHPS:
4356     DecodeMOVLHPSMask(NumElems, Mask);
4357     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4358     break;
4359   case X86ISD::PALIGNR:
4360     ImmN = N->getOperand(N->getNumOperands()-1);
4361     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4362     break;
4363   case X86ISD::PSHUFD:
4364   case X86ISD::VPERMILPI:
4365     ImmN = N->getOperand(N->getNumOperands()-1);
4366     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4367     IsUnary = true;
4368     break;
4369   case X86ISD::PSHUFHW:
4370     ImmN = N->getOperand(N->getNumOperands()-1);
4371     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4372     IsUnary = true;
4373     break;
4374   case X86ISD::PSHUFLW:
4375     ImmN = N->getOperand(N->getNumOperands()-1);
4376     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4377     IsUnary = true;
4378     break;
4379   case X86ISD::PSHUFB: {
4380     IsUnary = true;
4381     SDValue MaskNode = N->getOperand(1);
4382     while (MaskNode->getOpcode() == ISD::BITCAST)
4383       MaskNode = MaskNode->getOperand(0);
4384
4385     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4386       // If we have a build-vector, then things are easy.
4387       EVT VT = MaskNode.getValueType();
4388       assert(VT.isVector() &&
4389              "Can't produce a non-vector with a build_vector!");
4390       if (!VT.isInteger())
4391         return false;
4392
4393       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4394
4395       SmallVector<uint64_t, 32> RawMask;
4396       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4397         SDValue Op = MaskNode->getOperand(i);
4398         if (Op->getOpcode() == ISD::UNDEF) {
4399           RawMask.push_back((uint64_t)SM_SentinelUndef);
4400           continue;
4401         }
4402         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4403         if (!CN)
4404           return false;
4405         APInt MaskElement = CN->getAPIntValue();
4406
4407         // We now have to decode the element which could be any integer size and
4408         // extract each byte of it.
4409         for (int j = 0; j < NumBytesPerElement; ++j) {
4410           // Note that this is x86 and so always little endian: the low byte is
4411           // the first byte of the mask.
4412           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4413           MaskElement = MaskElement.lshr(8);
4414         }
4415       }
4416       DecodePSHUFBMask(RawMask, Mask);
4417       break;
4418     }
4419
4420     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4421     if (!MaskLoad)
4422       return false;
4423
4424     SDValue Ptr = MaskLoad->getBasePtr();
4425     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4426         Ptr->getOpcode() == X86ISD::WrapperRIP)
4427       Ptr = Ptr->getOperand(0);
4428
4429     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4430     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4431       return false;
4432
4433     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4434       DecodePSHUFBMask(C, Mask);
4435       if (Mask.empty())
4436         return false;
4437       break;
4438     }
4439
4440     return false;
4441   }
4442   case X86ISD::VPERMI:
4443     ImmN = N->getOperand(N->getNumOperands()-1);
4444     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4445     IsUnary = true;
4446     break;
4447   case X86ISD::MOVSS:
4448   case X86ISD::MOVSD:
4449     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4450     break;
4451   case X86ISD::VPERM2X128:
4452     ImmN = N->getOperand(N->getNumOperands()-1);
4453     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4454     if (Mask.empty()) return false;
4455     break;
4456   case X86ISD::MOVSLDUP:
4457     DecodeMOVSLDUPMask(VT, Mask);
4458     IsUnary = true;
4459     break;
4460   case X86ISD::MOVSHDUP:
4461     DecodeMOVSHDUPMask(VT, Mask);
4462     IsUnary = true;
4463     break;
4464   case X86ISD::MOVDDUP:
4465     DecodeMOVDDUPMask(VT, Mask);
4466     IsUnary = true;
4467     break;
4468   case X86ISD::MOVLHPD:
4469   case X86ISD::MOVLPD:
4470   case X86ISD::MOVLPS:
4471     // Not yet implemented
4472     return false;
4473   default: llvm_unreachable("unknown target shuffle node");
4474   }
4475
4476   // If we have a fake unary shuffle, the shuffle mask is spread across two
4477   // inputs that are actually the same node. Re-map the mask to always point
4478   // into the first input.
4479   if (IsFakeUnary)
4480     for (int &M : Mask)
4481       if (M >= (int)Mask.size())
4482         M -= Mask.size();
4483
4484   return true;
4485 }
4486
4487 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4488 /// element of the result of the vector shuffle.
4489 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4490                                    unsigned Depth) {
4491   if (Depth == 6)
4492     return SDValue();  // Limit search depth.
4493
4494   SDValue V = SDValue(N, 0);
4495   EVT VT = V.getValueType();
4496   unsigned Opcode = V.getOpcode();
4497
4498   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4499   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4500     int Elt = SV->getMaskElt(Index);
4501
4502     if (Elt < 0)
4503       return DAG.getUNDEF(VT.getVectorElementType());
4504
4505     unsigned NumElems = VT.getVectorNumElements();
4506     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4507                                          : SV->getOperand(1);
4508     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4509   }
4510
4511   // Recurse into target specific vector shuffles to find scalars.
4512   if (isTargetShuffle(Opcode)) {
4513     MVT ShufVT = V.getSimpleValueType();
4514     unsigned NumElems = ShufVT.getVectorNumElements();
4515     SmallVector<int, 16> ShuffleMask;
4516     bool IsUnary;
4517
4518     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4519       return SDValue();
4520
4521     int Elt = ShuffleMask[Index];
4522     if (Elt < 0)
4523       return DAG.getUNDEF(ShufVT.getVectorElementType());
4524
4525     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4526                                          : N->getOperand(1);
4527     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4528                                Depth+1);
4529   }
4530
4531   // Actual nodes that may contain scalar elements
4532   if (Opcode == ISD::BITCAST) {
4533     V = V.getOperand(0);
4534     EVT SrcVT = V.getValueType();
4535     unsigned NumElems = VT.getVectorNumElements();
4536
4537     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4538       return SDValue();
4539   }
4540
4541   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4542     return (Index == 0) ? V.getOperand(0)
4543                         : DAG.getUNDEF(VT.getVectorElementType());
4544
4545   if (V.getOpcode() == ISD::BUILD_VECTOR)
4546     return V.getOperand(Index);
4547
4548   return SDValue();
4549 }
4550
4551 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4552 ///
4553 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4554                                        unsigned NumNonZero, unsigned NumZero,
4555                                        SelectionDAG &DAG,
4556                                        const X86Subtarget* Subtarget,
4557                                        const TargetLowering &TLI) {
4558   if (NumNonZero > 8)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564
4565   // SSE4.1 - use PINSRB to insert each byte directly.
4566   if (Subtarget->hasSSE41()) {
4567     for (unsigned i = 0; i < 16; ++i) {
4568       bool isNonZero = (NonZeros & (1 << i)) != 0;
4569       if (isNonZero) {
4570         if (First) {
4571           if (NumZero)
4572             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4573           else
4574             V = DAG.getUNDEF(MVT::v16i8);
4575           First = false;
4576         }
4577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4578                         MVT::v16i8, V, Op.getOperand(i),
4579                         DAG.getIntPtrConstant(i, dl));
4580       }
4581     }
4582
4583     return V;
4584   }
4585
4586   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4587   for (unsigned i = 0; i < 16; ++i) {
4588     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4589     if (ThisIsNonZero && First) {
4590       if (NumZero)
4591         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4592       else
4593         V = DAG.getUNDEF(MVT::v8i16);
4594       First = false;
4595     }
4596
4597     if ((i & 1) != 0) {
4598       SDValue ThisElt, LastElt;
4599       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4600       if (LastIsNonZero) {
4601         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4602                               MVT::i16, Op.getOperand(i-1));
4603       }
4604       if (ThisIsNonZero) {
4605         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4606         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4607                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4608         if (LastIsNonZero)
4609           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4610       } else
4611         ThisElt = LastElt;
4612
4613       if (ThisElt.getNode())
4614         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4615                         DAG.getIntPtrConstant(i/2, dl));
4616     }
4617   }
4618
4619   return DAG.getBitcast(MVT::v16i8, V);
4620 }
4621
4622 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4623 ///
4624 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4625                                      unsigned NumNonZero, unsigned NumZero,
4626                                      SelectionDAG &DAG,
4627                                      const X86Subtarget* Subtarget,
4628                                      const TargetLowering &TLI) {
4629   if (NumNonZero > 4)
4630     return SDValue();
4631
4632   SDLoc dl(Op);
4633   SDValue V;
4634   bool First = true;
4635   for (unsigned i = 0; i < 8; ++i) {
4636     bool isNonZero = (NonZeros & (1 << i)) != 0;
4637     if (isNonZero) {
4638       if (First) {
4639         if (NumZero)
4640           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4641         else
4642           V = DAG.getUNDEF(MVT::v8i16);
4643         First = false;
4644       }
4645       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4646                       MVT::v8i16, V, Op.getOperand(i),
4647                       DAG.getIntPtrConstant(i, dl));
4648     }
4649   }
4650
4651   return V;
4652 }
4653
4654 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4655 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4656                                      const X86Subtarget *Subtarget,
4657                                      const TargetLowering &TLI) {
4658   // Find all zeroable elements.
4659   std::bitset<4> Zeroable;
4660   for (int i=0; i < 4; ++i) {
4661     SDValue Elt = Op->getOperand(i);
4662     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4663   }
4664   assert(Zeroable.size() - Zeroable.count() > 1 &&
4665          "We expect at least two non-zero elements!");
4666
4667   // We only know how to deal with build_vector nodes where elements are either
4668   // zeroable or extract_vector_elt with constant index.
4669   SDValue FirstNonZero;
4670   unsigned FirstNonZeroIdx;
4671   for (unsigned i=0; i < 4; ++i) {
4672     if (Zeroable[i])
4673       continue;
4674     SDValue Elt = Op->getOperand(i);
4675     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4676         !isa<ConstantSDNode>(Elt.getOperand(1)))
4677       return SDValue();
4678     // Make sure that this node is extracting from a 128-bit vector.
4679     MVT VT = Elt.getOperand(0).getSimpleValueType();
4680     if (!VT.is128BitVector())
4681       return SDValue();
4682     if (!FirstNonZero.getNode()) {
4683       FirstNonZero = Elt;
4684       FirstNonZeroIdx = i;
4685     }
4686   }
4687
4688   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4689   SDValue V1 = FirstNonZero.getOperand(0);
4690   MVT VT = V1.getSimpleValueType();
4691
4692   // See if this build_vector can be lowered as a blend with zero.
4693   SDValue Elt;
4694   unsigned EltMaskIdx, EltIdx;
4695   int Mask[4];
4696   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4697     if (Zeroable[EltIdx]) {
4698       // The zero vector will be on the right hand side.
4699       Mask[EltIdx] = EltIdx+4;
4700       continue;
4701     }
4702
4703     Elt = Op->getOperand(EltIdx);
4704     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4705     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4706     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4707       break;
4708     Mask[EltIdx] = EltIdx;
4709   }
4710
4711   if (EltIdx == 4) {
4712     // Let the shuffle legalizer deal with blend operations.
4713     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4714     if (V1.getSimpleValueType() != VT)
4715       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4716     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4717   }
4718
4719   // See if we can lower this build_vector to a INSERTPS.
4720   if (!Subtarget->hasSSE41())
4721     return SDValue();
4722
4723   SDValue V2 = Elt.getOperand(0);
4724   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4725     V1 = SDValue();
4726
4727   bool CanFold = true;
4728   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4729     if (Zeroable[i])
4730       continue;
4731
4732     SDValue Current = Op->getOperand(i);
4733     SDValue SrcVector = Current->getOperand(0);
4734     if (!V1.getNode())
4735       V1 = SrcVector;
4736     CanFold = SrcVector == V1 &&
4737       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4738   }
4739
4740   if (!CanFold)
4741     return SDValue();
4742
4743   assert(V1.getNode() && "Expected at least two non-zero elements!");
4744   if (V1.getSimpleValueType() != MVT::v4f32)
4745     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4746   if (V2.getSimpleValueType() != MVT::v4f32)
4747     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4748
4749   // Ok, we can emit an INSERTPS instruction.
4750   unsigned ZMask = Zeroable.to_ulong();
4751
4752   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4753   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4754   SDLoc DL(Op);
4755   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4756                                DAG.getIntPtrConstant(InsertPSMask, DL));
4757   return DAG.getBitcast(VT, Result);
4758 }
4759
4760 /// Return a vector logical shift node.
4761 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4762                          unsigned NumBits, SelectionDAG &DAG,
4763                          const TargetLowering &TLI, SDLoc dl) {
4764   assert(VT.is128BitVector() && "Unknown type for VShift");
4765   MVT ShVT = MVT::v2i64;
4766   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4767   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4768   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4769   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4770   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4771   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4772 }
4773
4774 static SDValue
4775 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4776
4777   // Check if the scalar load can be widened into a vector load. And if
4778   // the address is "base + cst" see if the cst can be "absorbed" into
4779   // the shuffle mask.
4780   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4781     SDValue Ptr = LD->getBasePtr();
4782     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4783       return SDValue();
4784     EVT PVT = LD->getValueType(0);
4785     if (PVT != MVT::i32 && PVT != MVT::f32)
4786       return SDValue();
4787
4788     int FI = -1;
4789     int64_t Offset = 0;
4790     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4791       FI = FINode->getIndex();
4792       Offset = 0;
4793     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4794                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4795       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4796       Offset = Ptr.getConstantOperandVal(1);
4797       Ptr = Ptr.getOperand(0);
4798     } else {
4799       return SDValue();
4800     }
4801
4802     // FIXME: 256-bit vector instructions don't require a strict alignment,
4803     // improve this code to support it better.
4804     unsigned RequiredAlign = VT.getSizeInBits()/8;
4805     SDValue Chain = LD->getChain();
4806     // Make sure the stack object alignment is at least 16 or 32.
4807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4808     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4809       if (MFI->isFixedObjectIndex(FI)) {
4810         // Can't change the alignment. FIXME: It's possible to compute
4811         // the exact stack offset and reference FI + adjust offset instead.
4812         // If someone *really* cares about this. That's the way to implement it.
4813         return SDValue();
4814       } else {
4815         MFI->setObjectAlignment(FI, RequiredAlign);
4816       }
4817     }
4818
4819     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4820     // Ptr + (Offset & ~15).
4821     if (Offset < 0)
4822       return SDValue();
4823     if ((Offset % RequiredAlign) & 3)
4824       return SDValue();
4825     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4826     if (StartOffset) {
4827       SDLoc DL(Ptr);
4828       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4829                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4830     }
4831
4832     int EltNo = (Offset - StartOffset) >> 2;
4833     unsigned NumElems = VT.getVectorNumElements();
4834
4835     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4836     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4837                              LD->getPointerInfo().getWithOffset(StartOffset),
4838                              false, false, false, 0);
4839
4840     SmallVector<int, 8> Mask(NumElems, EltNo);
4841
4842     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4843   }
4844
4845   return SDValue();
4846 }
4847
4848 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4849 /// elements can be replaced by a single large load which has the same value as
4850 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4851 ///
4852 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4853 ///
4854 /// FIXME: we'd also like to handle the case where the last elements are zero
4855 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4856 /// There's even a handy isZeroNode for that purpose.
4857 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4858                                         SDLoc &DL, SelectionDAG &DAG,
4859                                         bool isAfterLegalize) {
4860   unsigned NumElems = Elts.size();
4861
4862   LoadSDNode *LDBase = nullptr;
4863   unsigned LastLoadedElt = -1U;
4864
4865   // For each element in the initializer, see if we've found a load or an undef.
4866   // If we don't find an initial load element, or later load elements are
4867   // non-consecutive, bail out.
4868   for (unsigned i = 0; i < NumElems; ++i) {
4869     SDValue Elt = Elts[i];
4870     // Look through a bitcast.
4871     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4872       Elt = Elt.getOperand(0);
4873     if (!Elt.getNode() ||
4874         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4875       return SDValue();
4876     if (!LDBase) {
4877       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4878         return SDValue();
4879       LDBase = cast<LoadSDNode>(Elt.getNode());
4880       LastLoadedElt = i;
4881       continue;
4882     }
4883     if (Elt.getOpcode() == ISD::UNDEF)
4884       continue;
4885
4886     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4887     EVT LdVT = Elt.getValueType();
4888     // Each loaded element must be the correct fractional portion of the
4889     // requested vector load.
4890     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4891       return SDValue();
4892     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4893       return SDValue();
4894     LastLoadedElt = i;
4895   }
4896
4897   // If we have found an entire vector of loads and undefs, then return a large
4898   // load of the entire vector width starting at the base pointer.  If we found
4899   // consecutive loads for the low half, generate a vzext_load node.
4900   if (LastLoadedElt == NumElems - 1) {
4901     assert(LDBase && "Did not find base load for merging consecutive loads");
4902     EVT EltVT = LDBase->getValueType(0);
4903     // Ensure that the input vector size for the merged loads matches the
4904     // cumulative size of the input elements.
4905     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4906       return SDValue();
4907
4908     if (isAfterLegalize &&
4909         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4910       return SDValue();
4911
4912     SDValue NewLd = SDValue();
4913
4914     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4915                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4916                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4917                         LDBase->getAlignment());
4918
4919     if (LDBase->hasAnyUseOfValue(1)) {
4920       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4921                                      SDValue(LDBase, 1),
4922                                      SDValue(NewLd.getNode(), 1));
4923       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4924       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4925                              SDValue(NewLd.getNode(), 1));
4926     }
4927
4928     return NewLd;
4929   }
4930
4931   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4932   //of a v4i32 / v4f32. It's probably worth generalizing.
4933   EVT EltVT = VT.getVectorElementType();
4934   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4935       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4936     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4937     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4938     SDValue ResNode =
4939         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4940                                 LDBase->getPointerInfo(),
4941                                 LDBase->getAlignment(),
4942                                 false/*isVolatile*/, true/*ReadMem*/,
4943                                 false/*WriteMem*/);
4944
4945     // Make sure the newly-created LOAD is in the same position as LDBase in
4946     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4947     // update uses of LDBase's output chain to use the TokenFactor.
4948     if (LDBase->hasAnyUseOfValue(1)) {
4949       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4950                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4951       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4952       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4953                              SDValue(ResNode.getNode(), 1));
4954     }
4955
4956     return DAG.getBitcast(VT, ResNode);
4957   }
4958   return SDValue();
4959 }
4960
4961 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4962 /// to generate a splat value for the following cases:
4963 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4964 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4965 /// a scalar load, or a constant.
4966 /// The VBROADCAST node is returned when a pattern is found,
4967 /// or SDValue() otherwise.
4968 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4969                                     SelectionDAG &DAG) {
4970   // VBROADCAST requires AVX.
4971   // TODO: Splats could be generated for non-AVX CPUs using SSE
4972   // instructions, but there's less potential gain for only 128-bit vectors.
4973   if (!Subtarget->hasAVX())
4974     return SDValue();
4975
4976   MVT VT = Op.getSimpleValueType();
4977   SDLoc dl(Op);
4978
4979   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4980          "Unsupported vector type for broadcast.");
4981
4982   SDValue Ld;
4983   bool ConstSplatVal;
4984
4985   switch (Op.getOpcode()) {
4986     default:
4987       // Unknown pattern found.
4988       return SDValue();
4989
4990     case ISD::BUILD_VECTOR: {
4991       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4992       BitVector UndefElements;
4993       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4994
4995       // We need a splat of a single value to use broadcast, and it doesn't
4996       // make any sense if the value is only in one element of the vector.
4997       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4998         return SDValue();
4999
5000       Ld = Splat;
5001       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5002                        Ld.getOpcode() == ISD::ConstantFP);
5003
5004       // Make sure that all of the users of a non-constant load are from the
5005       // BUILD_VECTOR node.
5006       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5007         return SDValue();
5008       break;
5009     }
5010
5011     case ISD::VECTOR_SHUFFLE: {
5012       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5013
5014       // Shuffles must have a splat mask where the first element is
5015       // broadcasted.
5016       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5017         return SDValue();
5018
5019       SDValue Sc = Op.getOperand(0);
5020       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5021           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5022
5023         if (!Subtarget->hasInt256())
5024           return SDValue();
5025
5026         // Use the register form of the broadcast instruction available on AVX2.
5027         if (VT.getSizeInBits() >= 256)
5028           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5029         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5030       }
5031
5032       Ld = Sc.getOperand(0);
5033       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5034                        Ld.getOpcode() == ISD::ConstantFP);
5035
5036       // The scalar_to_vector node and the suspected
5037       // load node must have exactly one user.
5038       // Constants may have multiple users.
5039
5040       // AVX-512 has register version of the broadcast
5041       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5042         Ld.getValueType().getSizeInBits() >= 32;
5043       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5044           !hasRegVer))
5045         return SDValue();
5046       break;
5047     }
5048   }
5049
5050   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5051   bool IsGE256 = (VT.getSizeInBits() >= 256);
5052
5053   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5054   // instruction to save 8 or more bytes of constant pool data.
5055   // TODO: If multiple splats are generated to load the same constant,
5056   // it may be detrimental to overall size. There needs to be a way to detect
5057   // that condition to know if this is truly a size win.
5058   const Function *F = DAG.getMachineFunction().getFunction();
5059   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5060
5061   // Handle broadcasting a single constant scalar from the constant pool
5062   // into a vector.
5063   // On Sandybridge (no AVX2), it is still better to load a constant vector
5064   // from the constant pool and not to broadcast it from a scalar.
5065   // But override that restriction when optimizing for size.
5066   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5067   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5068     EVT CVT = Ld.getValueType();
5069     assert(!CVT.isVector() && "Must not broadcast a vector type");
5070
5071     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5072     // For size optimization, also splat v2f64 and v2i64, and for size opt
5073     // with AVX2, also splat i8 and i16.
5074     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5075     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5076         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5077       const Constant *C = nullptr;
5078       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5079         C = CI->getConstantIntValue();
5080       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5081         C = CF->getConstantFPValue();
5082
5083       assert(C && "Invalid constant type");
5084
5085       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5086       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5087       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5088       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5089                        MachinePointerInfo::getConstantPool(),
5090                        false, false, false, Alignment);
5091
5092       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5093     }
5094   }
5095
5096   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5097
5098   // Handle AVX2 in-register broadcasts.
5099   if (!IsLoad && Subtarget->hasInt256() &&
5100       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5101     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5102
5103   // The scalar source must be a normal load.
5104   if (!IsLoad)
5105     return SDValue();
5106
5107   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5108       (Subtarget->hasVLX() && ScalarSize == 64))
5109     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5110
5111   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5112   // double since there is no vbroadcastsd xmm
5113   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5114     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5115       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5116   }
5117
5118   // Unsupported broadcast.
5119   return SDValue();
5120 }
5121
5122 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5123 /// underlying vector and index.
5124 ///
5125 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5126 /// index.
5127 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5128                                          SDValue ExtIdx) {
5129   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5130   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5131     return Idx;
5132
5133   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5134   // lowered this:
5135   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5136   // to:
5137   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5138   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5139   //                           undef)
5140   //                       Constant<0>)
5141   // In this case the vector is the extract_subvector expression and the index
5142   // is 2, as specified by the shuffle.
5143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5144   SDValue ShuffleVec = SVOp->getOperand(0);
5145   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5146   assert(ShuffleVecVT.getVectorElementType() ==
5147          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5148
5149   int ShuffleIdx = SVOp->getMaskElt(Idx);
5150   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5151     ExtractedFromVec = ShuffleVec;
5152     return ShuffleIdx;
5153   }
5154   return Idx;
5155 }
5156
5157 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5158   MVT VT = Op.getSimpleValueType();
5159
5160   // Skip if insert_vec_elt is not supported.
5161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5162   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5163     return SDValue();
5164
5165   SDLoc DL(Op);
5166   unsigned NumElems = Op.getNumOperands();
5167
5168   SDValue VecIn1;
5169   SDValue VecIn2;
5170   SmallVector<unsigned, 4> InsertIndices;
5171   SmallVector<int, 8> Mask(NumElems, -1);
5172
5173   for (unsigned i = 0; i != NumElems; ++i) {
5174     unsigned Opc = Op.getOperand(i).getOpcode();
5175
5176     if (Opc == ISD::UNDEF)
5177       continue;
5178
5179     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5180       // Quit if more than 1 elements need inserting.
5181       if (InsertIndices.size() > 1)
5182         return SDValue();
5183
5184       InsertIndices.push_back(i);
5185       continue;
5186     }
5187
5188     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5189     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5190     // Quit if non-constant index.
5191     if (!isa<ConstantSDNode>(ExtIdx))
5192       return SDValue();
5193     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5194
5195     // Quit if extracted from vector of different type.
5196     if (ExtractedFromVec.getValueType() != VT)
5197       return SDValue();
5198
5199     if (!VecIn1.getNode())
5200       VecIn1 = ExtractedFromVec;
5201     else if (VecIn1 != ExtractedFromVec) {
5202       if (!VecIn2.getNode())
5203         VecIn2 = ExtractedFromVec;
5204       else if (VecIn2 != ExtractedFromVec)
5205         // Quit if more than 2 vectors to shuffle
5206         return SDValue();
5207     }
5208
5209     if (ExtractedFromVec == VecIn1)
5210       Mask[i] = Idx;
5211     else if (ExtractedFromVec == VecIn2)
5212       Mask[i] = Idx + NumElems;
5213   }
5214
5215   if (!VecIn1.getNode())
5216     return SDValue();
5217
5218   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5219   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5220   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5221     unsigned Idx = InsertIndices[i];
5222     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5223                      DAG.getIntPtrConstant(Idx, DL));
5224   }
5225
5226   return NV;
5227 }
5228
5229 static SDValue ConvertI1VectorToInterger(SDValue Op, SelectionDAG &DAG) {
5230   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5231          Op.getScalarValueSizeInBits() == 1 &&
5232          "Can not convert non-constant vector");
5233   uint64_t Immediate = 0;
5234   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5235     SDValue In = Op.getOperand(idx);
5236     if (In.getOpcode() != ISD::UNDEF)
5237       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5238   }
5239   SDLoc dl(Op);
5240   MVT VT =
5241    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5242   return DAG.getConstant(Immediate, dl, VT);
5243 }
5244 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5245 SDValue
5246 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5247
5248   MVT VT = Op.getSimpleValueType();
5249   assert((VT.getVectorElementType() == MVT::i1) &&
5250          "Unexpected type in LowerBUILD_VECTORvXi1!");
5251
5252   SDLoc dl(Op);
5253   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5254     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5255     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5256     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5257   }
5258
5259   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5260     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5261     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5262     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5263   }
5264
5265   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5266     SDValue Imm = ConvertI1VectorToInterger(Op, DAG);
5267     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5268       return DAG.getBitcast(VT, Imm);
5269     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5270     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5271                         DAG.getIntPtrConstant(0, dl));
5272   }
5273
5274   // Vector has one or more non-const elements
5275   uint64_t Immediate = 0;
5276   SmallVector<unsigned, 16> NonConstIdx;
5277   bool IsSplat = true;
5278   bool HasConstElts = false;
5279   int SplatIdx = -1;
5280   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5281     SDValue In = Op.getOperand(idx);
5282     if (In.getOpcode() == ISD::UNDEF)
5283       continue;
5284     if (!isa<ConstantSDNode>(In))
5285       NonConstIdx.push_back(idx);
5286     else {
5287       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5288       HasConstElts = true;
5289     }
5290     if (SplatIdx == -1)
5291       SplatIdx = idx;
5292     else if (In != Op.getOperand(SplatIdx))
5293       IsSplat = false;
5294   }
5295
5296   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5297   if (IsSplat)
5298     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5299                        DAG.getConstant(1, dl, VT),
5300                        DAG.getConstant(0, dl, VT));
5301
5302   // insert elements one by one
5303   SDValue DstVec;
5304   SDValue Imm;
5305   if (Immediate) {
5306     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5307     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5308   }
5309   else if (HasConstElts)
5310     Imm = DAG.getConstant(0, dl, VT);
5311   else
5312     Imm = DAG.getUNDEF(VT);
5313   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5314     DstVec = DAG.getBitcast(VT, Imm);
5315   else {
5316     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5317     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5318                          DAG.getIntPtrConstant(0, dl));
5319   }
5320
5321   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5322     unsigned InsertIdx = NonConstIdx[i];
5323     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5324                          Op.getOperand(InsertIdx),
5325                          DAG.getIntPtrConstant(InsertIdx, dl));
5326   }
5327   return DstVec;
5328 }
5329
5330 /// \brief Return true if \p N implements a horizontal binop and return the
5331 /// operands for the horizontal binop into V0 and V1.
5332 ///
5333 /// This is a helper function of LowerToHorizontalOp().
5334 /// This function checks that the build_vector \p N in input implements a
5335 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5336 /// operation to match.
5337 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5338 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5339 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5340 /// arithmetic sub.
5341 ///
5342 /// This function only analyzes elements of \p N whose indices are
5343 /// in range [BaseIdx, LastIdx).
5344 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5345                               SelectionDAG &DAG,
5346                               unsigned BaseIdx, unsigned LastIdx,
5347                               SDValue &V0, SDValue &V1) {
5348   EVT VT = N->getValueType(0);
5349
5350   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5351   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5352          "Invalid Vector in input!");
5353
5354   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5355   bool CanFold = true;
5356   unsigned ExpectedVExtractIdx = BaseIdx;
5357   unsigned NumElts = LastIdx - BaseIdx;
5358   V0 = DAG.getUNDEF(VT);
5359   V1 = DAG.getUNDEF(VT);
5360
5361   // Check if N implements a horizontal binop.
5362   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5363     SDValue Op = N->getOperand(i + BaseIdx);
5364
5365     // Skip UNDEFs.
5366     if (Op->getOpcode() == ISD::UNDEF) {
5367       // Update the expected vector extract index.
5368       if (i * 2 == NumElts)
5369         ExpectedVExtractIdx = BaseIdx;
5370       ExpectedVExtractIdx += 2;
5371       continue;
5372     }
5373
5374     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5375
5376     if (!CanFold)
5377       break;
5378
5379     SDValue Op0 = Op.getOperand(0);
5380     SDValue Op1 = Op.getOperand(1);
5381
5382     // Try to match the following pattern:
5383     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5384     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5385         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5386         Op0.getOperand(0) == Op1.getOperand(0) &&
5387         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5388         isa<ConstantSDNode>(Op1.getOperand(1)));
5389     if (!CanFold)
5390       break;
5391
5392     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5393     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5394
5395     if (i * 2 < NumElts) {
5396       if (V0.getOpcode() == ISD::UNDEF) {
5397         V0 = Op0.getOperand(0);
5398         if (V0.getValueType() != VT)
5399           return false;
5400       }
5401     } else {
5402       if (V1.getOpcode() == ISD::UNDEF) {
5403         V1 = Op0.getOperand(0);
5404         if (V1.getValueType() != VT)
5405           return false;
5406       }
5407       if (i * 2 == NumElts)
5408         ExpectedVExtractIdx = BaseIdx;
5409     }
5410
5411     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5412     if (I0 == ExpectedVExtractIdx)
5413       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5414     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5415       // Try to match the following dag sequence:
5416       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5417       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5418     } else
5419       CanFold = false;
5420
5421     ExpectedVExtractIdx += 2;
5422   }
5423
5424   return CanFold;
5425 }
5426
5427 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5428 /// a concat_vector.
5429 ///
5430 /// This is a helper function of LowerToHorizontalOp().
5431 /// This function expects two 256-bit vectors called V0 and V1.
5432 /// At first, each vector is split into two separate 128-bit vectors.
5433 /// Then, the resulting 128-bit vectors are used to implement two
5434 /// horizontal binary operations.
5435 ///
5436 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5437 ///
5438 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5439 /// the two new horizontal binop.
5440 /// When Mode is set, the first horizontal binop dag node would take as input
5441 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5442 /// horizontal binop dag node would take as input the lower 128-bit of V1
5443 /// and the upper 128-bit of V1.
5444 ///   Example:
5445 ///     HADD V0_LO, V0_HI
5446 ///     HADD V1_LO, V1_HI
5447 ///
5448 /// Otherwise, the first horizontal binop dag node takes as input the lower
5449 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5450 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5451 ///   Example:
5452 ///     HADD V0_LO, V1_LO
5453 ///     HADD V0_HI, V1_HI
5454 ///
5455 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5456 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5457 /// the upper 128-bits of the result.
5458 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5459                                      SDLoc DL, SelectionDAG &DAG,
5460                                      unsigned X86Opcode, bool Mode,
5461                                      bool isUndefLO, bool isUndefHI) {
5462   EVT VT = V0.getValueType();
5463   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5464          "Invalid nodes in input!");
5465
5466   unsigned NumElts = VT.getVectorNumElements();
5467   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5468   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5469   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5470   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5471   EVT NewVT = V0_LO.getValueType();
5472
5473   SDValue LO = DAG.getUNDEF(NewVT);
5474   SDValue HI = DAG.getUNDEF(NewVT);
5475
5476   if (Mode) {
5477     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5478     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5479       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5480     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5481       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5482   } else {
5483     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5484     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5485                        V1_LO->getOpcode() != ISD::UNDEF))
5486       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5487
5488     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5489                        V1_HI->getOpcode() != ISD::UNDEF))
5490       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5491   }
5492
5493   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5494 }
5495
5496 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5497 /// node.
5498 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5499                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5500   EVT VT = BV->getValueType(0);
5501   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5502       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5503     return SDValue();
5504
5505   SDLoc DL(BV);
5506   unsigned NumElts = VT.getVectorNumElements();
5507   SDValue InVec0 = DAG.getUNDEF(VT);
5508   SDValue InVec1 = DAG.getUNDEF(VT);
5509
5510   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5511           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5512
5513   // Odd-numbered elements in the input build vector are obtained from
5514   // adding two integer/float elements.
5515   // Even-numbered elements in the input build vector are obtained from
5516   // subtracting two integer/float elements.
5517   unsigned ExpectedOpcode = ISD::FSUB;
5518   unsigned NextExpectedOpcode = ISD::FADD;
5519   bool AddFound = false;
5520   bool SubFound = false;
5521
5522   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5523     SDValue Op = BV->getOperand(i);
5524
5525     // Skip 'undef' values.
5526     unsigned Opcode = Op.getOpcode();
5527     if (Opcode == ISD::UNDEF) {
5528       std::swap(ExpectedOpcode, NextExpectedOpcode);
5529       continue;
5530     }
5531
5532     // Early exit if we found an unexpected opcode.
5533     if (Opcode != ExpectedOpcode)
5534       return SDValue();
5535
5536     SDValue Op0 = Op.getOperand(0);
5537     SDValue Op1 = Op.getOperand(1);
5538
5539     // Try to match the following pattern:
5540     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5541     // Early exit if we cannot match that sequence.
5542     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5543         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5544         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5545         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5546         Op0.getOperand(1) != Op1.getOperand(1))
5547       return SDValue();
5548
5549     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5550     if (I0 != i)
5551       return SDValue();
5552
5553     // We found a valid add/sub node. Update the information accordingly.
5554     if (i & 1)
5555       AddFound = true;
5556     else
5557       SubFound = true;
5558
5559     // Update InVec0 and InVec1.
5560     if (InVec0.getOpcode() == ISD::UNDEF) {
5561       InVec0 = Op0.getOperand(0);
5562       if (InVec0.getValueType() != VT)
5563         return SDValue();
5564     }
5565     if (InVec1.getOpcode() == ISD::UNDEF) {
5566       InVec1 = Op1.getOperand(0);
5567       if (InVec1.getValueType() != VT)
5568         return SDValue();
5569     }
5570
5571     // Make sure that operands in input to each add/sub node always
5572     // come from a same pair of vectors.
5573     if (InVec0 != Op0.getOperand(0)) {
5574       if (ExpectedOpcode == ISD::FSUB)
5575         return SDValue();
5576
5577       // FADD is commutable. Try to commute the operands
5578       // and then test again.
5579       std::swap(Op0, Op1);
5580       if (InVec0 != Op0.getOperand(0))
5581         return SDValue();
5582     }
5583
5584     if (InVec1 != Op1.getOperand(0))
5585       return SDValue();
5586
5587     // Update the pair of expected opcodes.
5588     std::swap(ExpectedOpcode, NextExpectedOpcode);
5589   }
5590
5591   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5592   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5593       InVec1.getOpcode() != ISD::UNDEF)
5594     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5595
5596   return SDValue();
5597 }
5598
5599 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5600 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5601                                    const X86Subtarget *Subtarget,
5602                                    SelectionDAG &DAG) {
5603   EVT VT = BV->getValueType(0);
5604   unsigned NumElts = VT.getVectorNumElements();
5605   unsigned NumUndefsLO = 0;
5606   unsigned NumUndefsHI = 0;
5607   unsigned Half = NumElts/2;
5608
5609   // Count the number of UNDEF operands in the build_vector in input.
5610   for (unsigned i = 0, e = Half; i != e; ++i)
5611     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5612       NumUndefsLO++;
5613
5614   for (unsigned i = Half, e = NumElts; i != e; ++i)
5615     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5616       NumUndefsHI++;
5617
5618   // Early exit if this is either a build_vector of all UNDEFs or all the
5619   // operands but one are UNDEF.
5620   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5621     return SDValue();
5622
5623   SDLoc DL(BV);
5624   SDValue InVec0, InVec1;
5625   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5626     // Try to match an SSE3 float HADD/HSUB.
5627     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5628       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5629
5630     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5631       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5632   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5633     // Try to match an SSSE3 integer HADD/HSUB.
5634     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5635       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5636
5637     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5638       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5639   }
5640
5641   if (!Subtarget->hasAVX())
5642     return SDValue();
5643
5644   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5645     // Try to match an AVX horizontal add/sub of packed single/double
5646     // precision floating point values from 256-bit vectors.
5647     SDValue InVec2, InVec3;
5648     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5649         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5650         ((InVec0.getOpcode() == ISD::UNDEF ||
5651           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5652         ((InVec1.getOpcode() == ISD::UNDEF ||
5653           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5654       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5655
5656     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5657         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5658         ((InVec0.getOpcode() == ISD::UNDEF ||
5659           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5660         ((InVec1.getOpcode() == ISD::UNDEF ||
5661           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5662       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5663   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5664     // Try to match an AVX2 horizontal add/sub of signed integers.
5665     SDValue InVec2, InVec3;
5666     unsigned X86Opcode;
5667     bool CanFold = true;
5668
5669     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5670         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5671         ((InVec0.getOpcode() == ISD::UNDEF ||
5672           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5673         ((InVec1.getOpcode() == ISD::UNDEF ||
5674           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5675       X86Opcode = X86ISD::HADD;
5676     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5677         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5678         ((InVec0.getOpcode() == ISD::UNDEF ||
5679           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5680         ((InVec1.getOpcode() == ISD::UNDEF ||
5681           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5682       X86Opcode = X86ISD::HSUB;
5683     else
5684       CanFold = false;
5685
5686     if (CanFold) {
5687       // Fold this build_vector into a single horizontal add/sub.
5688       // Do this only if the target has AVX2.
5689       if (Subtarget->hasAVX2())
5690         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5691
5692       // Do not try to expand this build_vector into a pair of horizontal
5693       // add/sub if we can emit a pair of scalar add/sub.
5694       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5695         return SDValue();
5696
5697       // Convert this build_vector into a pair of horizontal binop followed by
5698       // a concat vector.
5699       bool isUndefLO = NumUndefsLO == Half;
5700       bool isUndefHI = NumUndefsHI == Half;
5701       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5702                                    isUndefLO, isUndefHI);
5703     }
5704   }
5705
5706   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5707        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5708     unsigned X86Opcode;
5709     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5710       X86Opcode = X86ISD::HADD;
5711     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5712       X86Opcode = X86ISD::HSUB;
5713     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5714       X86Opcode = X86ISD::FHADD;
5715     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5716       X86Opcode = X86ISD::FHSUB;
5717     else
5718       return SDValue();
5719
5720     // Don't try to expand this build_vector into a pair of horizontal add/sub
5721     // if we can simply emit a pair of scalar add/sub.
5722     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5723       return SDValue();
5724
5725     // Convert this build_vector into two horizontal add/sub followed by
5726     // a concat vector.
5727     bool isUndefLO = NumUndefsLO == Half;
5728     bool isUndefHI = NumUndefsHI == Half;
5729     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5730                                  isUndefLO, isUndefHI);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue
5737 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5738   SDLoc dl(Op);
5739
5740   MVT VT = Op.getSimpleValueType();
5741   MVT ExtVT = VT.getVectorElementType();
5742   unsigned NumElems = Op.getNumOperands();
5743
5744   // Generate vectors for predicate vectors.
5745   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5746     return LowerBUILD_VECTORvXi1(Op, DAG);
5747
5748   // Vectors containing all zeros can be matched by pxor and xorps later
5749   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5750     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5751     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5752     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5753       return Op;
5754
5755     return getZeroVector(VT, Subtarget, DAG, dl);
5756   }
5757
5758   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5759   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5760   // vpcmpeqd on 256-bit vectors.
5761   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5762     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5763       return Op;
5764
5765     if (!VT.is512BitVector())
5766       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5767   }
5768
5769   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5770   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5771     return AddSub;
5772   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5773     return HorizontalOp;
5774   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5775     return Broadcast;
5776
5777   unsigned EVTBits = ExtVT.getSizeInBits();
5778
5779   unsigned NumZero  = 0;
5780   unsigned NumNonZero = 0;
5781   unsigned NonZeros = 0;
5782   bool IsAllConstants = true;
5783   SmallSet<SDValue, 8> Values;
5784   for (unsigned i = 0; i < NumElems; ++i) {
5785     SDValue Elt = Op.getOperand(i);
5786     if (Elt.getOpcode() == ISD::UNDEF)
5787       continue;
5788     Values.insert(Elt);
5789     if (Elt.getOpcode() != ISD::Constant &&
5790         Elt.getOpcode() != ISD::ConstantFP)
5791       IsAllConstants = false;
5792     if (X86::isZeroNode(Elt))
5793       NumZero++;
5794     else {
5795       NonZeros |= (1 << i);
5796       NumNonZero++;
5797     }
5798   }
5799
5800   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5801   if (NumNonZero == 0)
5802     return DAG.getUNDEF(VT);
5803
5804   // Special case for single non-zero, non-undef, element.
5805   if (NumNonZero == 1) {
5806     unsigned Idx = countTrailingZeros(NonZeros);
5807     SDValue Item = Op.getOperand(Idx);
5808
5809     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5810     // the value are obviously zero, truncate the value to i32 and do the
5811     // insertion that way.  Only do this if the value is non-constant or if the
5812     // value is a constant being inserted into element 0.  It is cheaper to do
5813     // a constant pool load than it is to do a movd + shuffle.
5814     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5815         (!IsAllConstants || Idx == 0)) {
5816       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5817         // Handle SSE only.
5818         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5819         EVT VecVT = MVT::v4i32;
5820
5821         // Truncate the value (which may itself be a constant) to i32, and
5822         // convert it to a vector with movd (S2V+shuffle to zero extend).
5823         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5824         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5825         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5826                                       Item, Idx * 2, true, Subtarget, DAG));
5827       }
5828     }
5829
5830     // If we have a constant or non-constant insertion into the low element of
5831     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5832     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5833     // depending on what the source datatype is.
5834     if (Idx == 0) {
5835       if (NumZero == 0)
5836         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5837
5838       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5839           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5840         if (VT.is512BitVector()) {
5841           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5842           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5843                              Item, DAG.getIntPtrConstant(0, dl));
5844         }
5845         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5846                "Expected an SSE value type!");
5847         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5848         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5849         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5850       }
5851
5852       // We can't directly insert an i8 or i16 into a vector, so zero extend
5853       // it to i32 first.
5854       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5856         if (VT.is256BitVector()) {
5857           if (Subtarget->hasAVX()) {
5858             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5859             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5860           } else {
5861             // Without AVX, we need to extend to a 128-bit vector and then
5862             // insert into the 256-bit vector.
5863             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5864             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5865             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5866           }
5867         } else {
5868           assert(VT.is128BitVector() && "Expected an SSE value type!");
5869           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5870           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5871         }
5872         return DAG.getBitcast(VT, Item);
5873       }
5874     }
5875
5876     // Is it a vector logical left shift?
5877     if (NumElems == 2 && Idx == 1 &&
5878         X86::isZeroNode(Op.getOperand(0)) &&
5879         !X86::isZeroNode(Op.getOperand(1))) {
5880       unsigned NumBits = VT.getSizeInBits();
5881       return getVShift(true, VT,
5882                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5883                                    VT, Op.getOperand(1)),
5884                        NumBits/2, DAG, *this, dl);
5885     }
5886
5887     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5888       return SDValue();
5889
5890     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5891     // is a non-constant being inserted into an element other than the low one,
5892     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5893     // movd/movss) to move this into the low element, then shuffle it into
5894     // place.
5895     if (EVTBits == 32) {
5896       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5897       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5898     }
5899   }
5900
5901   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5902   if (Values.size() == 1) {
5903     if (EVTBits == 32) {
5904       // Instead of a shuffle like this:
5905       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5906       // Check if it's possible to issue this instead.
5907       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5908       unsigned Idx = countTrailingZeros(NonZeros);
5909       SDValue Item = Op.getOperand(Idx);
5910       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5911         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5912     }
5913     return SDValue();
5914   }
5915
5916   // A vector full of immediates; various special cases are already
5917   // handled, so this is best done with a single constant-pool load.
5918   if (IsAllConstants)
5919     return SDValue();
5920
5921   // For AVX-length vectors, see if we can use a vector load to get all of the
5922   // elements, otherwise build the individual 128-bit pieces and use
5923   // shuffles to put them in place.
5924   if (VT.is256BitVector() || VT.is512BitVector()) {
5925     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5926
5927     // Check for a build vector of consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5932
5933     // Build both the lower and upper subvector.
5934     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5935                                 makeArrayRef(&V[0], NumElems/2));
5936     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5937                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5938
5939     // Recreate the wider vector with the lower and upper part.
5940     if (VT.is256BitVector())
5941       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5942     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5943   }
5944
5945   // Let legalizer expand 2-wide build_vectors.
5946   if (EVTBits == 64) {
5947     if (NumNonZero == 1) {
5948       // One half is zero or undef.
5949       unsigned Idx = countTrailingZeros(NonZeros);
5950       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5951                                  Op.getOperand(Idx));
5952       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5953     }
5954     return SDValue();
5955   }
5956
5957   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5958   if (EVTBits == 8 && NumElems == 16)
5959     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5960                                         Subtarget, *this))
5961       return V;
5962
5963   if (EVTBits == 16 && NumElems == 8)
5964     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5965                                       Subtarget, *this))
5966       return V;
5967
5968   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5969   if (EVTBits == 32 && NumElems == 4)
5970     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5971       return V;
5972
5973   // If element VT is == 32 bits, turn it into a number of shuffles.
5974   SmallVector<SDValue, 8> V(NumElems);
5975   if (NumElems == 4 && NumZero > 0) {
5976     for (unsigned i = 0; i < 4; ++i) {
5977       bool isZero = !(NonZeros & (1 << i));
5978       if (isZero)
5979         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5980       else
5981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5982     }
5983
5984     for (unsigned i = 0; i < 2; ++i) {
5985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5986         default: break;
5987         case 0:
5988           V[i] = V[i*2];  // Must be a zero vector.
5989           break;
5990         case 1:
5991           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5992           break;
5993         case 2:
5994           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5995           break;
5996         case 3:
5997           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5998           break;
5999       }
6000     }
6001
6002     bool Reverse1 = (NonZeros & 0x3) == 2;
6003     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6004     int MaskVec[] = {
6005       Reverse1 ? 1 : 0,
6006       Reverse1 ? 0 : 1,
6007       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6008       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6009     };
6010     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6011   }
6012
6013   if (Values.size() > 1 && VT.is128BitVector()) {
6014     // Check for a build vector of consecutive loads.
6015     for (unsigned i = 0; i < NumElems; ++i)
6016       V[i] = Op.getOperand(i);
6017
6018     // Check for elements which are consecutive loads.
6019     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6020       return LD;
6021
6022     // Check for a build vector from mostly shuffle plus few inserting.
6023     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6024       return Sh;
6025
6026     // For SSE 4.1, use insertps to put the high elements into the low element.
6027     if (Subtarget->hasSSE41()) {
6028       SDValue Result;
6029       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6030         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6031       else
6032         Result = DAG.getUNDEF(VT);
6033
6034       for (unsigned i = 1; i < NumElems; ++i) {
6035         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6036         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6037                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6038       }
6039       return Result;
6040     }
6041
6042     // Otherwise, expand into a number of unpckl*, start by extending each of
6043     // our (non-undef) elements to the full vector width with the element in the
6044     // bottom slot of the vector (which generates no code for SSE).
6045     for (unsigned i = 0; i < NumElems; ++i) {
6046       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6047         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6048       else
6049         V[i] = DAG.getUNDEF(VT);
6050     }
6051
6052     // Next, we iteratively mix elements, e.g. for v4f32:
6053     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6054     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6055     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6056     unsigned EltStride = NumElems >> 1;
6057     while (EltStride != 0) {
6058       for (unsigned i = 0; i < EltStride; ++i) {
6059         // If V[i+EltStride] is undef and this is the first round of mixing,
6060         // then it is safe to just drop this shuffle: V[i] is already in the
6061         // right place, the one element (since it's the first round) being
6062         // inserted as undef can be dropped.  This isn't safe for successive
6063         // rounds because they will permute elements within both vectors.
6064         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6065             EltStride == NumElems/2)
6066           continue;
6067
6068         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6069       }
6070       EltStride >>= 1;
6071     }
6072     return V[0];
6073   }
6074   return SDValue();
6075 }
6076
6077 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6078 // to create 256-bit vectors from two other 128-bit ones.
6079 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6080   SDLoc dl(Op);
6081   MVT ResVT = Op.getSimpleValueType();
6082
6083   assert((ResVT.is256BitVector() ||
6084           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6085
6086   SDValue V1 = Op.getOperand(0);
6087   SDValue V2 = Op.getOperand(1);
6088   unsigned NumElems = ResVT.getVectorNumElements();
6089   if (ResVT.is256BitVector())
6090     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6091
6092   if (Op.getNumOperands() == 4) {
6093     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6094                                 ResVT.getVectorNumElements()/2);
6095     SDValue V3 = Op.getOperand(2);
6096     SDValue V4 = Op.getOperand(3);
6097     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6098       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6099   }
6100   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6101 }
6102
6103 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6104                                        const X86Subtarget *Subtarget,
6105                                        SelectionDAG & DAG) {
6106   SDLoc dl(Op);
6107   MVT ResVT = Op.getSimpleValueType();
6108   unsigned NumOfOperands = Op.getNumOperands();
6109
6110   assert(isPowerOf2_32(NumOfOperands) &&
6111          "Unexpected number of operands in CONCAT_VECTORS");
6112
6113   if (NumOfOperands > 2) {
6114     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6115                                   ResVT.getVectorNumElements()/2);
6116     SmallVector<SDValue, 2> Ops;
6117     for (unsigned i = 0; i < NumOfOperands/2; i++)
6118       Ops.push_back(Op.getOperand(i));
6119     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6120     Ops.clear();
6121     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6122       Ops.push_back(Op.getOperand(i));
6123     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6124     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6125   }
6126
6127   SDValue V1 = Op.getOperand(0);
6128   SDValue V2 = Op.getOperand(1);
6129   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6130   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6131
6132   if (IsZeroV1 && IsZeroV2)
6133     return getZeroVector(ResVT, Subtarget, DAG, dl);
6134
6135   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6136   SDValue Undef = DAG.getUNDEF(ResVT);
6137   unsigned NumElems = ResVT.getVectorNumElements();
6138   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6139
6140   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6141   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6142   if (IsZeroV1)
6143     return V2;
6144
6145   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6146   // Zero the upper bits of V1
6147   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6148   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6149   if (IsZeroV2)
6150     return V1;
6151   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6152 }
6153
6154 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6155                                    const X86Subtarget *Subtarget,
6156                                    SelectionDAG &DAG) {
6157   MVT VT = Op.getSimpleValueType();
6158   if (VT.getVectorElementType() == MVT::i1)
6159     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6160
6161   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6162          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6163           Op.getNumOperands() == 4)));
6164
6165   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6166   // from two other 128-bit ones.
6167
6168   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6169   return LowerAVXCONCAT_VECTORS(Op, DAG);
6170 }
6171
6172
6173 //===----------------------------------------------------------------------===//
6174 // Vector shuffle lowering
6175 //
6176 // This is an experimental code path for lowering vector shuffles on x86. It is
6177 // designed to handle arbitrary vector shuffles and blends, gracefully
6178 // degrading performance as necessary. It works hard to recognize idiomatic
6179 // shuffles and lower them to optimal instruction patterns without leaving
6180 // a framework that allows reasonably efficient handling of all vector shuffle
6181 // patterns.
6182 //===----------------------------------------------------------------------===//
6183
6184 /// \brief Tiny helper function to identify a no-op mask.
6185 ///
6186 /// This is a somewhat boring predicate function. It checks whether the mask
6187 /// array input, which is assumed to be a single-input shuffle mask of the kind
6188 /// used by the X86 shuffle instructions (not a fully general
6189 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6190 /// in-place shuffle are 'no-op's.
6191 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6192   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6193     if (Mask[i] != -1 && Mask[i] != i)
6194       return false;
6195   return true;
6196 }
6197
6198 /// \brief Helper function to classify a mask as a single-input mask.
6199 ///
6200 /// This isn't a generic single-input test because in the vector shuffle
6201 /// lowering we canonicalize single inputs to be the first input operand. This
6202 /// means we can more quickly test for a single input by only checking whether
6203 /// an input from the second operand exists. We also assume that the size of
6204 /// mask corresponds to the size of the input vectors which isn't true in the
6205 /// fully general case.
6206 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6207   for (int M : Mask)
6208     if (M >= (int)Mask.size())
6209       return false;
6210   return true;
6211 }
6212
6213 /// \brief Test whether there are elements crossing 128-bit lanes in this
6214 /// shuffle mask.
6215 ///
6216 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6217 /// and we routinely test for these.
6218 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6219   int LaneSize = 128 / VT.getScalarSizeInBits();
6220   int Size = Mask.size();
6221   for (int i = 0; i < Size; ++i)
6222     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6223       return true;
6224   return false;
6225 }
6226
6227 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6228 ///
6229 /// This checks a shuffle mask to see if it is performing the same
6230 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6231 /// that it is also not lane-crossing. It may however involve a blend from the
6232 /// same lane of a second vector.
6233 ///
6234 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6235 /// non-trivial to compute in the face of undef lanes. The representation is
6236 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6237 /// entries from both V1 and V2 inputs to the wider mask.
6238 static bool
6239 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6240                                 SmallVectorImpl<int> &RepeatedMask) {
6241   int LaneSize = 128 / VT.getScalarSizeInBits();
6242   RepeatedMask.resize(LaneSize, -1);
6243   int Size = Mask.size();
6244   for (int i = 0; i < Size; ++i) {
6245     if (Mask[i] < 0)
6246       continue;
6247     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6248       // This entry crosses lanes, so there is no way to model this shuffle.
6249       return false;
6250
6251     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6252     if (RepeatedMask[i % LaneSize] == -1)
6253       // This is the first non-undef entry in this slot of a 128-bit lane.
6254       RepeatedMask[i % LaneSize] =
6255           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6256     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6257       // Found a mismatch with the repeated mask.
6258       return false;
6259   }
6260   return true;
6261 }
6262
6263 /// \brief Test whether a shuffle mask is equivalent within each 256-bit lane.
6264 ///
6265 /// This checks a shuffle mask to see if it is performing the same
6266 /// 256-bit lane-relative shuffle in each 256-bit lane. This trivially implies
6267 /// that it is also not lane-crossing. It may however involve a blend from the
6268 /// same lane of a second vector.
6269 ///
6270 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6271 /// non-trivial to compute in the face of undef lanes. The representation is
6272 /// *not* suitable for use with existing 256-bit shuffles as it will contain
6273 /// entries from both V1 and V2 inputs to the wider mask.
6274 static bool
6275 is256BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6276                                 SmallVectorImpl<int> &RepeatedMask) {
6277   int LaneSize = 256 / VT.getScalarSizeInBits();
6278   RepeatedMask.resize(LaneSize, -1);
6279   int Size = Mask.size();
6280   for (int i = 0; i < Size; ++i) {
6281     if (Mask[i] < 0)
6282       continue;
6283     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6284       // This entry crosses lanes, so there is no way to model this shuffle.
6285       return false;
6286
6287     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6288     if (RepeatedMask[i % LaneSize] == -1)
6289       // This is the first non-undef entry in this slot of a 256-bit lane.
6290       RepeatedMask[i % LaneSize] =
6291           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6292     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6293       // Found a mismatch with the repeated mask.
6294       return false;
6295   }
6296   return true;
6297 }
6298
6299 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6300 /// arguments.
6301 ///
6302 /// This is a fast way to test a shuffle mask against a fixed pattern:
6303 ///
6304 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6305 ///
6306 /// It returns true if the mask is exactly as wide as the argument list, and
6307 /// each element of the mask is either -1 (signifying undef) or the value given
6308 /// in the argument.
6309 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6310                                 ArrayRef<int> ExpectedMask) {
6311   if (Mask.size() != ExpectedMask.size())
6312     return false;
6313
6314   int Size = Mask.size();
6315
6316   // If the values are build vectors, we can look through them to find
6317   // equivalent inputs that make the shuffles equivalent.
6318   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6319   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6320
6321   for (int i = 0; i < Size; ++i)
6322     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6323       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6324       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6325       if (!MaskBV || !ExpectedBV ||
6326           MaskBV->getOperand(Mask[i] % Size) !=
6327               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6328         return false;
6329     }
6330
6331   return true;
6332 }
6333
6334 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6335 ///
6336 /// This helper function produces an 8-bit shuffle immediate corresponding to
6337 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6338 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6339 /// example.
6340 ///
6341 /// NB: We rely heavily on "undef" masks preserving the input lane.
6342 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6343                                           SelectionDAG &DAG) {
6344   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6345   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6346   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6347   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6348   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6349
6350   unsigned Imm = 0;
6351   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6352   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6353   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6354   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6355   return DAG.getConstant(Imm, DL, MVT::i8);
6356 }
6357
6358 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6359 ///
6360 /// This is used as a fallback approach when first class blend instructions are
6361 /// unavailable. Currently it is only suitable for integer vectors, but could
6362 /// be generalized for floating point vectors if desirable.
6363 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6364                                             SDValue V2, ArrayRef<int> Mask,
6365                                             SelectionDAG &DAG) {
6366   assert(VT.isInteger() && "Only supports integer vector types!");
6367   MVT EltVT = VT.getScalarType();
6368   int NumEltBits = EltVT.getSizeInBits();
6369   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6370   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6371                                     EltVT);
6372   SmallVector<SDValue, 16> MaskOps;
6373   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6374     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6375       return SDValue(); // Shuffled input!
6376     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6377   }
6378
6379   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6380   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6381   // We have to cast V2 around.
6382   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6383   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6384                                       DAG.getBitcast(MaskVT, V1Mask),
6385                                       DAG.getBitcast(MaskVT, V2)));
6386   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6387 }
6388
6389 /// \brief Try to emit a blend instruction for a shuffle.
6390 ///
6391 /// This doesn't do any checks for the availability of instructions for blending
6392 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6393 /// be matched in the backend with the type given. What it does check for is
6394 /// that the shuffle mask is in fact a blend.
6395 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6396                                          SDValue V2, ArrayRef<int> Mask,
6397                                          const X86Subtarget *Subtarget,
6398                                          SelectionDAG &DAG) {
6399   unsigned BlendMask = 0;
6400   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6401     if (Mask[i] >= Size) {
6402       if (Mask[i] != i + Size)
6403         return SDValue(); // Shuffled V2 input!
6404       BlendMask |= 1u << i;
6405       continue;
6406     }
6407     if (Mask[i] >= 0 && Mask[i] != i)
6408       return SDValue(); // Shuffled V1 input!
6409   }
6410   switch (VT.SimpleTy) {
6411   case MVT::v2f64:
6412   case MVT::v4f32:
6413   case MVT::v4f64:
6414   case MVT::v8f32:
6415     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6416                        DAG.getConstant(BlendMask, DL, MVT::i8));
6417
6418   case MVT::v4i64:
6419   case MVT::v8i32:
6420     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6421     // FALLTHROUGH
6422   case MVT::v2i64:
6423   case MVT::v4i32:
6424     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6425     // that instruction.
6426     if (Subtarget->hasAVX2()) {
6427       // Scale the blend by the number of 32-bit dwords per element.
6428       int Scale =  VT.getScalarSizeInBits() / 32;
6429       BlendMask = 0;
6430       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6431         if (Mask[i] >= Size)
6432           for (int j = 0; j < Scale; ++j)
6433             BlendMask |= 1u << (i * Scale + j);
6434
6435       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6436       V1 = DAG.getBitcast(BlendVT, V1);
6437       V2 = DAG.getBitcast(BlendVT, V2);
6438       return DAG.getBitcast(
6439           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6440                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6441     }
6442     // FALLTHROUGH
6443   case MVT::v8i16: {
6444     // For integer shuffles we need to expand the mask and cast the inputs to
6445     // v8i16s prior to blending.
6446     int Scale = 8 / VT.getVectorNumElements();
6447     BlendMask = 0;
6448     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6449       if (Mask[i] >= Size)
6450         for (int j = 0; j < Scale; ++j)
6451           BlendMask |= 1u << (i * Scale + j);
6452
6453     V1 = DAG.getBitcast(MVT::v8i16, V1);
6454     V2 = DAG.getBitcast(MVT::v8i16, V2);
6455     return DAG.getBitcast(VT,
6456                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6457                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6458   }
6459
6460   case MVT::v16i16: {
6461     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6462     SmallVector<int, 8> RepeatedMask;
6463     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6464       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6465       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6466       BlendMask = 0;
6467       for (int i = 0; i < 8; ++i)
6468         if (RepeatedMask[i] >= 16)
6469           BlendMask |= 1u << i;
6470       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6471                          DAG.getConstant(BlendMask, DL, MVT::i8));
6472     }
6473   }
6474     // FALLTHROUGH
6475   case MVT::v16i8:
6476   case MVT::v32i8: {
6477     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6478            "256-bit byte-blends require AVX2 support!");
6479
6480     // Scale the blend by the number of bytes per element.
6481     int Scale = VT.getScalarSizeInBits() / 8;
6482
6483     // This form of blend is always done on bytes. Compute the byte vector
6484     // type.
6485     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6486
6487     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6488     // mix of LLVM's code generator and the x86 backend. We tell the code
6489     // generator that boolean values in the elements of an x86 vector register
6490     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6491     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6492     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6493     // of the element (the remaining are ignored) and 0 in that high bit would
6494     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6495     // the LLVM model for boolean values in vector elements gets the relevant
6496     // bit set, it is set backwards and over constrained relative to x86's
6497     // actual model.
6498     SmallVector<SDValue, 32> VSELECTMask;
6499     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6500       for (int j = 0; j < Scale; ++j)
6501         VSELECTMask.push_back(
6502             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6503                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6504                                           MVT::i8));
6505
6506     V1 = DAG.getBitcast(BlendVT, V1);
6507     V2 = DAG.getBitcast(BlendVT, V2);
6508     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6509                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6510                                                       BlendVT, VSELECTMask),
6511                                           V1, V2));
6512   }
6513
6514   default:
6515     llvm_unreachable("Not a supported integer vector type!");
6516   }
6517 }
6518
6519 /// \brief Try to lower as a blend of elements from two inputs followed by
6520 /// a single-input permutation.
6521 ///
6522 /// This matches the pattern where we can blend elements from two inputs and
6523 /// then reduce the shuffle to a single-input permutation.
6524 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6525                                                    SDValue V2,
6526                                                    ArrayRef<int> Mask,
6527                                                    SelectionDAG &DAG) {
6528   // We build up the blend mask while checking whether a blend is a viable way
6529   // to reduce the shuffle.
6530   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6531   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6532
6533   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6534     if (Mask[i] < 0)
6535       continue;
6536
6537     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6538
6539     if (BlendMask[Mask[i] % Size] == -1)
6540       BlendMask[Mask[i] % Size] = Mask[i];
6541     else if (BlendMask[Mask[i] % Size] != Mask[i])
6542       return SDValue(); // Can't blend in the needed input!
6543
6544     PermuteMask[i] = Mask[i] % Size;
6545   }
6546
6547   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6548   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6549 }
6550
6551 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6552 /// blends and permutes.
6553 ///
6554 /// This matches the extremely common pattern for handling combined
6555 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6556 /// operations. It will try to pick the best arrangement of shuffles and
6557 /// blends.
6558 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6559                                                           SDValue V1,
6560                                                           SDValue V2,
6561                                                           ArrayRef<int> Mask,
6562                                                           SelectionDAG &DAG) {
6563   // Shuffle the input elements into the desired positions in V1 and V2 and
6564   // blend them together.
6565   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6566   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6567   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6568   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6569     if (Mask[i] >= 0 && Mask[i] < Size) {
6570       V1Mask[i] = Mask[i];
6571       BlendMask[i] = i;
6572     } else if (Mask[i] >= Size) {
6573       V2Mask[i] = Mask[i] - Size;
6574       BlendMask[i] = i + Size;
6575     }
6576
6577   // Try to lower with the simpler initial blend strategy unless one of the
6578   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6579   // shuffle may be able to fold with a load or other benefit. However, when
6580   // we'll have to do 2x as many shuffles in order to achieve this, blending
6581   // first is a better strategy.
6582   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6583     if (SDValue BlendPerm =
6584             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6585       return BlendPerm;
6586
6587   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6588   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6589   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6590 }
6591
6592 /// \brief Try to lower a vector shuffle as a byte rotation.
6593 ///
6594 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6595 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6596 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6597 /// try to generically lower a vector shuffle through such an pattern. It
6598 /// does not check for the profitability of lowering either as PALIGNR or
6599 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6600 /// This matches shuffle vectors that look like:
6601 ///
6602 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6603 ///
6604 /// Essentially it concatenates V1 and V2, shifts right by some number of
6605 /// elements, and takes the low elements as the result. Note that while this is
6606 /// specified as a *right shift* because x86 is little-endian, it is a *left
6607 /// rotate* of the vector lanes.
6608 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6609                                               SDValue V2,
6610                                               ArrayRef<int> Mask,
6611                                               const X86Subtarget *Subtarget,
6612                                               SelectionDAG &DAG) {
6613   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6614
6615   int NumElts = Mask.size();
6616   int NumLanes = VT.getSizeInBits() / 128;
6617   int NumLaneElts = NumElts / NumLanes;
6618
6619   // We need to detect various ways of spelling a rotation:
6620   //   [11, 12, 13, 14, 15,  0,  1,  2]
6621   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6622   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6623   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6624   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6625   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6626   int Rotation = 0;
6627   SDValue Lo, Hi;
6628   for (int l = 0; l < NumElts; l += NumLaneElts) {
6629     for (int i = 0; i < NumLaneElts; ++i) {
6630       if (Mask[l + i] == -1)
6631         continue;
6632       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6633
6634       // Get the mod-Size index and lane correct it.
6635       int LaneIdx = (Mask[l + i] % NumElts) - l;
6636       // Make sure it was in this lane.
6637       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6638         return SDValue();
6639
6640       // Determine where a rotated vector would have started.
6641       int StartIdx = i - LaneIdx;
6642       if (StartIdx == 0)
6643         // The identity rotation isn't interesting, stop.
6644         return SDValue();
6645
6646       // If we found the tail of a vector the rotation must be the missing
6647       // front. If we found the head of a vector, it must be how much of the
6648       // head.
6649       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6650
6651       if (Rotation == 0)
6652         Rotation = CandidateRotation;
6653       else if (Rotation != CandidateRotation)
6654         // The rotations don't match, so we can't match this mask.
6655         return SDValue();
6656
6657       // Compute which value this mask is pointing at.
6658       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6659
6660       // Compute which of the two target values this index should be assigned
6661       // to. This reflects whether the high elements are remaining or the low
6662       // elements are remaining.
6663       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6664
6665       // Either set up this value if we've not encountered it before, or check
6666       // that it remains consistent.
6667       if (!TargetV)
6668         TargetV = MaskV;
6669       else if (TargetV != MaskV)
6670         // This may be a rotation, but it pulls from the inputs in some
6671         // unsupported interleaving.
6672         return SDValue();
6673     }
6674   }
6675
6676   // Check that we successfully analyzed the mask, and normalize the results.
6677   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6678   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6679   if (!Lo)
6680     Lo = Hi;
6681   else if (!Hi)
6682     Hi = Lo;
6683
6684   // The actual rotate instruction rotates bytes, so we need to scale the
6685   // rotation based on how many bytes are in the vector lane.
6686   int Scale = 16 / NumLaneElts;
6687
6688   // SSSE3 targets can use the palignr instruction.
6689   if (Subtarget->hasSSSE3()) {
6690     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6691     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6692     Lo = DAG.getBitcast(AlignVT, Lo);
6693     Hi = DAG.getBitcast(AlignVT, Hi);
6694
6695     return DAG.getBitcast(
6696         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6697                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6698   }
6699
6700   assert(VT.getSizeInBits() == 128 &&
6701          "Rotate-based lowering only supports 128-bit lowering!");
6702   assert(Mask.size() <= 16 &&
6703          "Can shuffle at most 16 bytes in a 128-bit vector!");
6704
6705   // Default SSE2 implementation
6706   int LoByteShift = 16 - Rotation * Scale;
6707   int HiByteShift = Rotation * Scale;
6708
6709   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6710   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6711   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6712
6713   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6714                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6715   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6716                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6717   return DAG.getBitcast(VT,
6718                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6719 }
6720
6721 /// \brief Compute whether each element of a shuffle is zeroable.
6722 ///
6723 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6724 /// Either it is an undef element in the shuffle mask, the element of the input
6725 /// referenced is undef, or the element of the input referenced is known to be
6726 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6727 /// as many lanes with this technique as possible to simplify the remaining
6728 /// shuffle.
6729 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6730                                                      SDValue V1, SDValue V2) {
6731   SmallBitVector Zeroable(Mask.size(), false);
6732
6733   while (V1.getOpcode() == ISD::BITCAST)
6734     V1 = V1->getOperand(0);
6735   while (V2.getOpcode() == ISD::BITCAST)
6736     V2 = V2->getOperand(0);
6737
6738   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6739   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6740
6741   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6742     int M = Mask[i];
6743     // Handle the easy cases.
6744     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6745       Zeroable[i] = true;
6746       continue;
6747     }
6748
6749     // If this is an index into a build_vector node (which has the same number
6750     // of elements), dig out the input value and use it.
6751     SDValue V = M < Size ? V1 : V2;
6752     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6753       continue;
6754
6755     SDValue Input = V.getOperand(M % Size);
6756     // The UNDEF opcode check really should be dead code here, but not quite
6757     // worth asserting on (it isn't invalid, just unexpected).
6758     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6759       Zeroable[i] = true;
6760   }
6761
6762   return Zeroable;
6763 }
6764
6765 /// \brief Try to emit a bitmask instruction for a shuffle.
6766 ///
6767 /// This handles cases where we can model a blend exactly as a bitmask due to
6768 /// one of the inputs being zeroable.
6769 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6770                                            SDValue V2, ArrayRef<int> Mask,
6771                                            SelectionDAG &DAG) {
6772   MVT EltVT = VT.getScalarType();
6773   int NumEltBits = EltVT.getSizeInBits();
6774   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6775   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6776   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6777                                     IntEltVT);
6778   if (EltVT.isFloatingPoint()) {
6779     Zero = DAG.getBitcast(EltVT, Zero);
6780     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6781   }
6782   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6783   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6784   SDValue V;
6785   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6786     if (Zeroable[i])
6787       continue;
6788     if (Mask[i] % Size != i)
6789       return SDValue(); // Not a blend.
6790     if (!V)
6791       V = Mask[i] < Size ? V1 : V2;
6792     else if (V != (Mask[i] < Size ? V1 : V2))
6793       return SDValue(); // Can only let one input through the mask.
6794
6795     VMaskOps[i] = AllOnes;
6796   }
6797   if (!V)
6798     return SDValue(); // No non-zeroable elements!
6799
6800   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6801   V = DAG.getNode(VT.isFloatingPoint()
6802                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6803                   DL, VT, V, VMask);
6804   return V;
6805 }
6806
6807 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6808 ///
6809 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6810 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6811 /// matches elements from one of the input vectors shuffled to the left or
6812 /// right with zeroable elements 'shifted in'. It handles both the strictly
6813 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6814 /// quad word lane.
6815 ///
6816 /// PSHL : (little-endian) left bit shift.
6817 /// [ zz, 0, zz,  2 ]
6818 /// [ -1, 4, zz, -1 ]
6819 /// PSRL : (little-endian) right bit shift.
6820 /// [  1, zz,  3, zz]
6821 /// [ -1, -1,  7, zz]
6822 /// PSLLDQ : (little-endian) left byte shift
6823 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6824 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6825 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6826 /// PSRLDQ : (little-endian) right byte shift
6827 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6828 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6829 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6830 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6831                                          SDValue V2, ArrayRef<int> Mask,
6832                                          SelectionDAG &DAG) {
6833   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6834
6835   int Size = Mask.size();
6836   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6837
6838   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6839     for (int i = 0; i < Size; i += Scale)
6840       for (int j = 0; j < Shift; ++j)
6841         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6842           return false;
6843
6844     return true;
6845   };
6846
6847   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6848     for (int i = 0; i != Size; i += Scale) {
6849       unsigned Pos = Left ? i + Shift : i;
6850       unsigned Low = Left ? i : i + Shift;
6851       unsigned Len = Scale - Shift;
6852       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6853                                       Low + (V == V1 ? 0 : Size)))
6854         return SDValue();
6855     }
6856
6857     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6858     bool ByteShift = ShiftEltBits > 64;
6859     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6860                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6861     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6862
6863     // Normalize the scale for byte shifts to still produce an i64 element
6864     // type.
6865     Scale = ByteShift ? Scale / 2 : Scale;
6866
6867     // We need to round trip through the appropriate type for the shift.
6868     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6869     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6870     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6871            "Illegal integer vector type");
6872     V = DAG.getBitcast(ShiftVT, V);
6873
6874     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6875                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6876     return DAG.getBitcast(VT, V);
6877   };
6878
6879   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6880   // keep doubling the size of the integer elements up to that. We can
6881   // then shift the elements of the integer vector by whole multiples of
6882   // their width within the elements of the larger integer vector. Test each
6883   // multiple to see if we can find a match with the moved element indices
6884   // and that the shifted in elements are all zeroable.
6885   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6886     for (int Shift = 1; Shift != Scale; ++Shift)
6887       for (bool Left : {true, false})
6888         if (CheckZeros(Shift, Scale, Left))
6889           for (SDValue V : {V1, V2})
6890             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6891               return Match;
6892
6893   // no match
6894   return SDValue();
6895 }
6896
6897 /// \brief Lower a vector shuffle as a zero or any extension.
6898 ///
6899 /// Given a specific number of elements, element bit width, and extension
6900 /// stride, produce either a zero or any extension based on the available
6901 /// features of the subtarget.
6902 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6903     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6904     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6905   assert(Scale > 1 && "Need a scale to extend.");
6906   int NumElements = VT.getVectorNumElements();
6907   int EltBits = VT.getScalarSizeInBits();
6908   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6909          "Only 8, 16, and 32 bit elements can be extended.");
6910   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6911
6912   // Found a valid zext mask! Try various lowering strategies based on the
6913   // input type and available ISA extensions.
6914   if (Subtarget->hasSSE41()) {
6915     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6916                                  NumElements / Scale);
6917     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6918   }
6919
6920   // For any extends we can cheat for larger element sizes and use shuffle
6921   // instructions that can fold with a load and/or copy.
6922   if (AnyExt && EltBits == 32) {
6923     int PSHUFDMask[4] = {0, -1, 1, -1};
6924     return DAG.getBitcast(
6925         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6926                         DAG.getBitcast(MVT::v4i32, InputV),
6927                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6928   }
6929   if (AnyExt && EltBits == 16 && Scale > 2) {
6930     int PSHUFDMask[4] = {0, -1, 0, -1};
6931     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6932                          DAG.getBitcast(MVT::v4i32, InputV),
6933                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6934     int PSHUFHWMask[4] = {1, -1, -1, -1};
6935     return DAG.getBitcast(
6936         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6937                         DAG.getBitcast(MVT::v8i16, InputV),
6938                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6939   }
6940
6941   // If this would require more than 2 unpack instructions to expand, use
6942   // pshufb when available. We can only use more than 2 unpack instructions
6943   // when zero extending i8 elements which also makes it easier to use pshufb.
6944   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6945     assert(NumElements == 16 && "Unexpected byte vector width!");
6946     SDValue PSHUFBMask[16];
6947     for (int i = 0; i < 16; ++i)
6948       PSHUFBMask[i] =
6949           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6950     InputV = DAG.getBitcast(MVT::v16i8, InputV);
6951     return DAG.getBitcast(VT,
6952                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6953                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
6954                                                   MVT::v16i8, PSHUFBMask)));
6955   }
6956
6957   // Otherwise emit a sequence of unpacks.
6958   do {
6959     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6960     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6961                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6962     InputV = DAG.getBitcast(InputVT, InputV);
6963     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6964     Scale /= 2;
6965     EltBits *= 2;
6966     NumElements /= 2;
6967   } while (Scale > 1);
6968   return DAG.getBitcast(VT, InputV);
6969 }
6970
6971 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6972 ///
6973 /// This routine will try to do everything in its power to cleverly lower
6974 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6975 /// check for the profitability of this lowering,  it tries to aggressively
6976 /// match this pattern. It will use all of the micro-architectural details it
6977 /// can to emit an efficient lowering. It handles both blends with all-zero
6978 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6979 /// masking out later).
6980 ///
6981 /// The reason we have dedicated lowering for zext-style shuffles is that they
6982 /// are both incredibly common and often quite performance sensitive.
6983 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6984     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6985     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6986   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6987
6988   int Bits = VT.getSizeInBits();
6989   int NumElements = VT.getVectorNumElements();
6990   assert(VT.getScalarSizeInBits() <= 32 &&
6991          "Exceeds 32-bit integer zero extension limit");
6992   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6993
6994   // Define a helper function to check a particular ext-scale and lower to it if
6995   // valid.
6996   auto Lower = [&](int Scale) -> SDValue {
6997     SDValue InputV;
6998     bool AnyExt = true;
6999     for (int i = 0; i < NumElements; ++i) {
7000       if (Mask[i] == -1)
7001         continue; // Valid anywhere but doesn't tell us anything.
7002       if (i % Scale != 0) {
7003         // Each of the extended elements need to be zeroable.
7004         if (!Zeroable[i])
7005           return SDValue();
7006
7007         // We no longer are in the anyext case.
7008         AnyExt = false;
7009         continue;
7010       }
7011
7012       // Each of the base elements needs to be consecutive indices into the
7013       // same input vector.
7014       SDValue V = Mask[i] < NumElements ? V1 : V2;
7015       if (!InputV)
7016         InputV = V;
7017       else if (InputV != V)
7018         return SDValue(); // Flip-flopping inputs.
7019
7020       if (Mask[i] % NumElements != i / Scale)
7021         return SDValue(); // Non-consecutive strided elements.
7022     }
7023
7024     // If we fail to find an input, we have a zero-shuffle which should always
7025     // have already been handled.
7026     // FIXME: Maybe handle this here in case during blending we end up with one?
7027     if (!InputV)
7028       return SDValue();
7029
7030     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7031         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
7032   };
7033
7034   // The widest scale possible for extending is to a 64-bit integer.
7035   assert(Bits % 64 == 0 &&
7036          "The number of bits in a vector must be divisible by 64 on x86!");
7037   int NumExtElements = Bits / 64;
7038
7039   // Each iteration, try extending the elements half as much, but into twice as
7040   // many elements.
7041   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7042     assert(NumElements % NumExtElements == 0 &&
7043            "The input vector size must be divisible by the extended size.");
7044     if (SDValue V = Lower(NumElements / NumExtElements))
7045       return V;
7046   }
7047
7048   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7049   if (Bits != 128)
7050     return SDValue();
7051
7052   // Returns one of the source operands if the shuffle can be reduced to a
7053   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7054   auto CanZExtLowHalf = [&]() {
7055     for (int i = NumElements / 2; i != NumElements; ++i)
7056       if (!Zeroable[i])
7057         return SDValue();
7058     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7059       return V1;
7060     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7061       return V2;
7062     return SDValue();
7063   };
7064
7065   if (SDValue V = CanZExtLowHalf()) {
7066     V = DAG.getBitcast(MVT::v2i64, V);
7067     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7068     return DAG.getBitcast(VT, V);
7069   }
7070
7071   // No viable ext lowering found.
7072   return SDValue();
7073 }
7074
7075 /// \brief Try to get a scalar value for a specific element of a vector.
7076 ///
7077 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7078 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7079                                               SelectionDAG &DAG) {
7080   MVT VT = V.getSimpleValueType();
7081   MVT EltVT = VT.getVectorElementType();
7082   while (V.getOpcode() == ISD::BITCAST)
7083     V = V.getOperand(0);
7084   // If the bitcasts shift the element size, we can't extract an equivalent
7085   // element from it.
7086   MVT NewVT = V.getSimpleValueType();
7087   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7088     return SDValue();
7089
7090   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7091       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7092     // Ensure the scalar operand is the same size as the destination.
7093     // FIXME: Add support for scalar truncation where possible.
7094     SDValue S = V.getOperand(Idx);
7095     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7096       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7097   }
7098
7099   return SDValue();
7100 }
7101
7102 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7103 ///
7104 /// This is particularly important because the set of instructions varies
7105 /// significantly based on whether the operand is a load or not.
7106 static bool isShuffleFoldableLoad(SDValue V) {
7107   while (V.getOpcode() == ISD::BITCAST)
7108     V = V.getOperand(0);
7109
7110   return ISD::isNON_EXTLoad(V.getNode());
7111 }
7112
7113 /// \brief Try to lower insertion of a single element into a zero vector.
7114 ///
7115 /// This is a common pattern that we have especially efficient patterns to lower
7116 /// across all subtarget feature sets.
7117 static SDValue lowerVectorShuffleAsElementInsertion(
7118     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7119     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7120   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7121   MVT ExtVT = VT;
7122   MVT EltVT = VT.getVectorElementType();
7123
7124   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7125                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7126                 Mask.begin();
7127   bool IsV1Zeroable = true;
7128   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7129     if (i != V2Index && !Zeroable[i]) {
7130       IsV1Zeroable = false;
7131       break;
7132     }
7133
7134   // Check for a single input from a SCALAR_TO_VECTOR node.
7135   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7136   // all the smarts here sunk into that routine. However, the current
7137   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7138   // vector shuffle lowering is dead.
7139   if (SDValue V2S = getScalarValueForVectorElement(
7140           V2, Mask[V2Index] - Mask.size(), DAG)) {
7141     // We need to zext the scalar if it is smaller than an i32.
7142     V2S = DAG.getBitcast(EltVT, V2S);
7143     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7144       // Using zext to expand a narrow element won't work for non-zero
7145       // insertions.
7146       if (!IsV1Zeroable)
7147         return SDValue();
7148
7149       // Zero-extend directly to i32.
7150       ExtVT = MVT::v4i32;
7151       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7152     }
7153     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7154   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7155              EltVT == MVT::i16) {
7156     // Either not inserting from the low element of the input or the input
7157     // element size is too small to use VZEXT_MOVL to clear the high bits.
7158     return SDValue();
7159   }
7160
7161   if (!IsV1Zeroable) {
7162     // If V1 can't be treated as a zero vector we have fewer options to lower
7163     // this. We can't support integer vectors or non-zero targets cheaply, and
7164     // the V1 elements can't be permuted in any way.
7165     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7166     if (!VT.isFloatingPoint() || V2Index != 0)
7167       return SDValue();
7168     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7169     V1Mask[V2Index] = -1;
7170     if (!isNoopShuffleMask(V1Mask))
7171       return SDValue();
7172     // This is essentially a special case blend operation, but if we have
7173     // general purpose blend operations, they are always faster. Bail and let
7174     // the rest of the lowering handle these as blends.
7175     if (Subtarget->hasSSE41())
7176       return SDValue();
7177
7178     // Otherwise, use MOVSD or MOVSS.
7179     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7180            "Only two types of floating point element types to handle!");
7181     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7182                        ExtVT, V1, V2);
7183   }
7184
7185   // This lowering only works for the low element with floating point vectors.
7186   if (VT.isFloatingPoint() && V2Index != 0)
7187     return SDValue();
7188
7189   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7190   if (ExtVT != VT)
7191     V2 = DAG.getBitcast(VT, V2);
7192
7193   if (V2Index != 0) {
7194     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7195     // the desired position. Otherwise it is more efficient to do a vector
7196     // shift left. We know that we can do a vector shift left because all
7197     // the inputs are zero.
7198     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7199       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7200       V2Shuffle[V2Index] = 0;
7201       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7202     } else {
7203       V2 = DAG.getBitcast(MVT::v2i64, V2);
7204       V2 = DAG.getNode(
7205           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7206           DAG.getConstant(
7207               V2Index * EltVT.getSizeInBits()/8, DL,
7208               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7209       V2 = DAG.getBitcast(VT, V2);
7210     }
7211   }
7212   return V2;
7213 }
7214
7215 /// \brief Try to lower broadcast of a single element.
7216 ///
7217 /// For convenience, this code also bundles all of the subtarget feature set
7218 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7219 /// a convenient way to factor it out.
7220 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7221                                              ArrayRef<int> Mask,
7222                                              const X86Subtarget *Subtarget,
7223                                              SelectionDAG &DAG) {
7224   if (!Subtarget->hasAVX())
7225     return SDValue();
7226   if (VT.isInteger() && !Subtarget->hasAVX2())
7227     return SDValue();
7228
7229   // Check that the mask is a broadcast.
7230   int BroadcastIdx = -1;
7231   for (int M : Mask)
7232     if (M >= 0 && BroadcastIdx == -1)
7233       BroadcastIdx = M;
7234     else if (M >= 0 && M != BroadcastIdx)
7235       return SDValue();
7236
7237   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7238                                             "a sorted mask where the broadcast "
7239                                             "comes from V1.");
7240
7241   // Go up the chain of (vector) values to find a scalar load that we can
7242   // combine with the broadcast.
7243   for (;;) {
7244     switch (V.getOpcode()) {
7245     case ISD::CONCAT_VECTORS: {
7246       int OperandSize = Mask.size() / V.getNumOperands();
7247       V = V.getOperand(BroadcastIdx / OperandSize);
7248       BroadcastIdx %= OperandSize;
7249       continue;
7250     }
7251
7252     case ISD::INSERT_SUBVECTOR: {
7253       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7254       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7255       if (!ConstantIdx)
7256         break;
7257
7258       int BeginIdx = (int)ConstantIdx->getZExtValue();
7259       int EndIdx =
7260           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7261       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7262         BroadcastIdx -= BeginIdx;
7263         V = VInner;
7264       } else {
7265         V = VOuter;
7266       }
7267       continue;
7268     }
7269     }
7270     break;
7271   }
7272
7273   // Check if this is a broadcast of a scalar. We special case lowering
7274   // for scalars so that we can more effectively fold with loads.
7275   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7276       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7277     V = V.getOperand(BroadcastIdx);
7278
7279     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7280     // Only AVX2 has register broadcasts.
7281     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7282       return SDValue();
7283   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7284     // We can't broadcast from a vector register without AVX2, and we can only
7285     // broadcast from the zero-element of a vector register.
7286     return SDValue();
7287   }
7288
7289   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7290 }
7291
7292 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7293 // INSERTPS when the V1 elements are already in the correct locations
7294 // because otherwise we can just always use two SHUFPS instructions which
7295 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7296 // perform INSERTPS if a single V1 element is out of place and all V2
7297 // elements are zeroable.
7298 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7299                                             ArrayRef<int> Mask,
7300                                             SelectionDAG &DAG) {
7301   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7302   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7303   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7304   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7305
7306   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7307
7308   unsigned ZMask = 0;
7309   int V1DstIndex = -1;
7310   int V2DstIndex = -1;
7311   bool V1UsedInPlace = false;
7312
7313   for (int i = 0; i < 4; ++i) {
7314     // Synthesize a zero mask from the zeroable elements (includes undefs).
7315     if (Zeroable[i]) {
7316       ZMask |= 1 << i;
7317       continue;
7318     }
7319
7320     // Flag if we use any V1 inputs in place.
7321     if (i == Mask[i]) {
7322       V1UsedInPlace = true;
7323       continue;
7324     }
7325
7326     // We can only insert a single non-zeroable element.
7327     if (V1DstIndex != -1 || V2DstIndex != -1)
7328       return SDValue();
7329
7330     if (Mask[i] < 4) {
7331       // V1 input out of place for insertion.
7332       V1DstIndex = i;
7333     } else {
7334       // V2 input for insertion.
7335       V2DstIndex = i;
7336     }
7337   }
7338
7339   // Don't bother if we have no (non-zeroable) element for insertion.
7340   if (V1DstIndex == -1 && V2DstIndex == -1)
7341     return SDValue();
7342
7343   // Determine element insertion src/dst indices. The src index is from the
7344   // start of the inserted vector, not the start of the concatenated vector.
7345   unsigned V2SrcIndex = 0;
7346   if (V1DstIndex != -1) {
7347     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7348     // and don't use the original V2 at all.
7349     V2SrcIndex = Mask[V1DstIndex];
7350     V2DstIndex = V1DstIndex;
7351     V2 = V1;
7352   } else {
7353     V2SrcIndex = Mask[V2DstIndex] - 4;
7354   }
7355
7356   // If no V1 inputs are used in place, then the result is created only from
7357   // the zero mask and the V2 insertion - so remove V1 dependency.
7358   if (!V1UsedInPlace)
7359     V1 = DAG.getUNDEF(MVT::v4f32);
7360
7361   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7362   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7363
7364   // Insert the V2 element into the desired position.
7365   SDLoc DL(Op);
7366   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7367                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7368 }
7369
7370 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7371 /// UNPCK instruction.
7372 ///
7373 /// This specifically targets cases where we end up with alternating between
7374 /// the two inputs, and so can permute them into something that feeds a single
7375 /// UNPCK instruction. Note that this routine only targets integer vectors
7376 /// because for floating point vectors we have a generalized SHUFPS lowering
7377 /// strategy that handles everything that doesn't *exactly* match an unpack,
7378 /// making this clever lowering unnecessary.
7379 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7380                                           SDValue V2, ArrayRef<int> Mask,
7381                                           SelectionDAG &DAG) {
7382   assert(!VT.isFloatingPoint() &&
7383          "This routine only supports integer vectors.");
7384   assert(!isSingleInputShuffleMask(Mask) &&
7385          "This routine should only be used when blending two inputs.");
7386   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7387
7388   int Size = Mask.size();
7389
7390   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7391     return M >= 0 && M % Size < Size / 2;
7392   });
7393   int NumHiInputs = std::count_if(
7394       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7395
7396   bool UnpackLo = NumLoInputs >= NumHiInputs;
7397
7398   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7399     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7400     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7401
7402     for (int i = 0; i < Size; ++i) {
7403       if (Mask[i] < 0)
7404         continue;
7405
7406       // Each element of the unpack contains Scale elements from this mask.
7407       int UnpackIdx = i / Scale;
7408
7409       // We only handle the case where V1 feeds the first slots of the unpack.
7410       // We rely on canonicalization to ensure this is the case.
7411       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7412         return SDValue();
7413
7414       // Setup the mask for this input. The indexing is tricky as we have to
7415       // handle the unpack stride.
7416       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7417       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7418           Mask[i] % Size;
7419     }
7420
7421     // If we will have to shuffle both inputs to use the unpack, check whether
7422     // we can just unpack first and shuffle the result. If so, skip this unpack.
7423     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7424         !isNoopShuffleMask(V2Mask))
7425       return SDValue();
7426
7427     // Shuffle the inputs into place.
7428     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7429     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7430
7431     // Cast the inputs to the type we will use to unpack them.
7432     V1 = DAG.getBitcast(UnpackVT, V1);
7433     V2 = DAG.getBitcast(UnpackVT, V2);
7434
7435     // Unpack the inputs and cast the result back to the desired type.
7436     return DAG.getBitcast(
7437         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7438                         UnpackVT, V1, V2));
7439   };
7440
7441   // We try each unpack from the largest to the smallest to try and find one
7442   // that fits this mask.
7443   int OrigNumElements = VT.getVectorNumElements();
7444   int OrigScalarSize = VT.getScalarSizeInBits();
7445   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7446     int Scale = ScalarSize / OrigScalarSize;
7447     int NumElements = OrigNumElements / Scale;
7448     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7449     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7450       return Unpack;
7451   }
7452
7453   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7454   // initial unpack.
7455   if (NumLoInputs == 0 || NumHiInputs == 0) {
7456     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7457            "We have to have *some* inputs!");
7458     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7459
7460     // FIXME: We could consider the total complexity of the permute of each
7461     // possible unpacking. Or at the least we should consider how many
7462     // half-crossings are created.
7463     // FIXME: We could consider commuting the unpacks.
7464
7465     SmallVector<int, 32> PermMask;
7466     PermMask.assign(Size, -1);
7467     for (int i = 0; i < Size; ++i) {
7468       if (Mask[i] < 0)
7469         continue;
7470
7471       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7472
7473       PermMask[i] =
7474           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7475     }
7476     return DAG.getVectorShuffle(
7477         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7478                             DL, VT, V1, V2),
7479         DAG.getUNDEF(VT), PermMask);
7480   }
7481
7482   return SDValue();
7483 }
7484
7485 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7486 ///
7487 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7488 /// support for floating point shuffles but not integer shuffles. These
7489 /// instructions will incur a domain crossing penalty on some chips though so
7490 /// it is better to avoid lowering through this for integer vectors where
7491 /// possible.
7492 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7493                                        const X86Subtarget *Subtarget,
7494                                        SelectionDAG &DAG) {
7495   SDLoc DL(Op);
7496   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7497   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7498   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7500   ArrayRef<int> Mask = SVOp->getMask();
7501   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7502
7503   if (isSingleInputShuffleMask(Mask)) {
7504     // Use low duplicate instructions for masks that match their pattern.
7505     if (Subtarget->hasSSE3())
7506       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7507         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7508
7509     // Straight shuffle of a single input vector. Simulate this by using the
7510     // single input as both of the "inputs" to this instruction..
7511     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7512
7513     if (Subtarget->hasAVX()) {
7514       // If we have AVX, we can use VPERMILPS which will allow folding a load
7515       // into the shuffle.
7516       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7517                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7518     }
7519
7520     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7521                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7522   }
7523   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7524   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7525
7526   // If we have a single input, insert that into V1 if we can do so cheaply.
7527   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7528     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7529             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7530       return Insertion;
7531     // Try inverting the insertion since for v2 masks it is easy to do and we
7532     // can't reliably sort the mask one way or the other.
7533     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7534                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7535     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7536             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7537       return Insertion;
7538   }
7539
7540   // Try to use one of the special instruction patterns to handle two common
7541   // blend patterns if a zero-blend above didn't work.
7542   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7543       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7544     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7545       // We can either use a special instruction to load over the low double or
7546       // to move just the low double.
7547       return DAG.getNode(
7548           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7549           DL, MVT::v2f64, V2,
7550           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7551
7552   if (Subtarget->hasSSE41())
7553     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7554                                                   Subtarget, DAG))
7555       return Blend;
7556
7557   // Use dedicated unpack instructions for masks that match their pattern.
7558   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7559     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7560   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7561     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7562
7563   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7564   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7565                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7566 }
7567
7568 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7569 ///
7570 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7571 /// the integer unit to minimize domain crossing penalties. However, for blends
7572 /// it falls back to the floating point shuffle operation with appropriate bit
7573 /// casting.
7574 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7575                                        const X86Subtarget *Subtarget,
7576                                        SelectionDAG &DAG) {
7577   SDLoc DL(Op);
7578   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7579   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7580   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7582   ArrayRef<int> Mask = SVOp->getMask();
7583   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7584
7585   if (isSingleInputShuffleMask(Mask)) {
7586     // Check for being able to broadcast a single element.
7587     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7588                                                           Mask, Subtarget, DAG))
7589       return Broadcast;
7590
7591     // Straight shuffle of a single input vector. For everything from SSE2
7592     // onward this has a single fast instruction with no scary immediates.
7593     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7594     V1 = DAG.getBitcast(MVT::v4i32, V1);
7595     int WidenedMask[4] = {
7596         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7597         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7598     return DAG.getBitcast(
7599         MVT::v2i64,
7600         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7601                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7602   }
7603   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7604   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7605   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7606   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7607
7608   // If we have a blend of two PACKUS operations an the blend aligns with the
7609   // low and half halves, we can just merge the PACKUS operations. This is
7610   // particularly important as it lets us merge shuffles that this routine itself
7611   // creates.
7612   auto GetPackNode = [](SDValue V) {
7613     while (V.getOpcode() == ISD::BITCAST)
7614       V = V.getOperand(0);
7615
7616     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7617   };
7618   if (SDValue V1Pack = GetPackNode(V1))
7619     if (SDValue V2Pack = GetPackNode(V2))
7620       return DAG.getBitcast(MVT::v2i64,
7621                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7622                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7623                                                      : V1Pack.getOperand(1),
7624                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7625                                                      : V2Pack.getOperand(1)));
7626
7627   // Try to use shift instructions.
7628   if (SDValue Shift =
7629           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7630     return Shift;
7631
7632   // When loading a scalar and then shuffling it into a vector we can often do
7633   // the insertion cheaply.
7634   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7635           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7636     return Insertion;
7637   // Try inverting the insertion since for v2 masks it is easy to do and we
7638   // can't reliably sort the mask one way or the other.
7639   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7640   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7641           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7642     return Insertion;
7643
7644   // We have different paths for blend lowering, but they all must use the
7645   // *exact* same predicate.
7646   bool IsBlendSupported = Subtarget->hasSSE41();
7647   if (IsBlendSupported)
7648     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7649                                                   Subtarget, DAG))
7650       return Blend;
7651
7652   // Use dedicated unpack instructions for masks that match their pattern.
7653   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7654     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7655   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7656     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7657
7658   // Try to use byte rotation instructions.
7659   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7660   if (Subtarget->hasSSSE3())
7661     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7662             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7663       return Rotate;
7664
7665   // If we have direct support for blends, we should lower by decomposing into
7666   // a permute. That will be faster than the domain cross.
7667   if (IsBlendSupported)
7668     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7669                                                       Mask, DAG);
7670
7671   // We implement this with SHUFPD which is pretty lame because it will likely
7672   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7673   // However, all the alternatives are still more cycles and newer chips don't
7674   // have this problem. It would be really nice if x86 had better shuffles here.
7675   V1 = DAG.getBitcast(MVT::v2f64, V1);
7676   V2 = DAG.getBitcast(MVT::v2f64, V2);
7677   return DAG.getBitcast(MVT::v2i64,
7678                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7679 }
7680
7681 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7682 ///
7683 /// This is used to disable more specialized lowerings when the shufps lowering
7684 /// will happen to be efficient.
7685 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7686   // This routine only handles 128-bit shufps.
7687   assert(Mask.size() == 4 && "Unsupported mask size!");
7688
7689   // To lower with a single SHUFPS we need to have the low half and high half
7690   // each requiring a single input.
7691   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7692     return false;
7693   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7694     return false;
7695
7696   return true;
7697 }
7698
7699 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7700 ///
7701 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7702 /// It makes no assumptions about whether this is the *best* lowering, it simply
7703 /// uses it.
7704 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7705                                             ArrayRef<int> Mask, SDValue V1,
7706                                             SDValue V2, SelectionDAG &DAG) {
7707   SDValue LowV = V1, HighV = V2;
7708   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7709
7710   int NumV2Elements =
7711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7712
7713   if (NumV2Elements == 1) {
7714     int V2Index =
7715         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7716         Mask.begin();
7717
7718     // Compute the index adjacent to V2Index and in the same half by toggling
7719     // the low bit.
7720     int V2AdjIndex = V2Index ^ 1;
7721
7722     if (Mask[V2AdjIndex] == -1) {
7723       // Handles all the cases where we have a single V2 element and an undef.
7724       // This will only ever happen in the high lanes because we commute the
7725       // vector otherwise.
7726       if (V2Index < 2)
7727         std::swap(LowV, HighV);
7728       NewMask[V2Index] -= 4;
7729     } else {
7730       // Handle the case where the V2 element ends up adjacent to a V1 element.
7731       // To make this work, blend them together as the first step.
7732       int V1Index = V2AdjIndex;
7733       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7734       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7735                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7736
7737       // Now proceed to reconstruct the final blend as we have the necessary
7738       // high or low half formed.
7739       if (V2Index < 2) {
7740         LowV = V2;
7741         HighV = V1;
7742       } else {
7743         HighV = V2;
7744       }
7745       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7746       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7747     }
7748   } else if (NumV2Elements == 2) {
7749     if (Mask[0] < 4 && Mask[1] < 4) {
7750       // Handle the easy case where we have V1 in the low lanes and V2 in the
7751       // high lanes.
7752       NewMask[2] -= 4;
7753       NewMask[3] -= 4;
7754     } else if (Mask[2] < 4 && Mask[3] < 4) {
7755       // We also handle the reversed case because this utility may get called
7756       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7757       // arrange things in the right direction.
7758       NewMask[0] -= 4;
7759       NewMask[1] -= 4;
7760       HighV = V1;
7761       LowV = V2;
7762     } else {
7763       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7764       // trying to place elements directly, just blend them and set up the final
7765       // shuffle to place them.
7766
7767       // The first two blend mask elements are for V1, the second two are for
7768       // V2.
7769       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7770                           Mask[2] < 4 ? Mask[2] : Mask[3],
7771                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7772                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7773       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7774                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7775
7776       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7777       // a blend.
7778       LowV = HighV = V1;
7779       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7780       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7781       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7782       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7783     }
7784   }
7785   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7786                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7787 }
7788
7789 /// \brief Lower 4-lane 32-bit floating point shuffles.
7790 ///
7791 /// Uses instructions exclusively from the floating point unit to minimize
7792 /// domain crossing penalties, as these are sufficient to implement all v4f32
7793 /// shuffles.
7794 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7795                                        const X86Subtarget *Subtarget,
7796                                        SelectionDAG &DAG) {
7797   SDLoc DL(Op);
7798   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7799   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7800   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7802   ArrayRef<int> Mask = SVOp->getMask();
7803   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7804
7805   int NumV2Elements =
7806       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7807
7808   if (NumV2Elements == 0) {
7809     // Check for being able to broadcast a single element.
7810     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7811                                                           Mask, Subtarget, DAG))
7812       return Broadcast;
7813
7814     // Use even/odd duplicate instructions for masks that match their pattern.
7815     if (Subtarget->hasSSE3()) {
7816       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7817         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7818       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7819         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7820     }
7821
7822     if (Subtarget->hasAVX()) {
7823       // If we have AVX, we can use VPERMILPS which will allow folding a load
7824       // into the shuffle.
7825       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7826                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7827     }
7828
7829     // Otherwise, use a straight shuffle of a single input vector. We pass the
7830     // input vector to both operands to simulate this with a SHUFPS.
7831     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7832                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7833   }
7834
7835   // There are special ways we can lower some single-element blends. However, we
7836   // have custom ways we can lower more complex single-element blends below that
7837   // we defer to if both this and BLENDPS fail to match, so restrict this to
7838   // when the V2 input is targeting element 0 of the mask -- that is the fast
7839   // case here.
7840   if (NumV2Elements == 1 && Mask[0] >= 4)
7841     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7842                                                          Mask, Subtarget, DAG))
7843       return V;
7844
7845   if (Subtarget->hasSSE41()) {
7846     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7847                                                   Subtarget, DAG))
7848       return Blend;
7849
7850     // Use INSERTPS if we can complete the shuffle efficiently.
7851     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7852       return V;
7853
7854     if (!isSingleSHUFPSMask(Mask))
7855       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7856               DL, MVT::v4f32, V1, V2, Mask, DAG))
7857         return BlendPerm;
7858   }
7859
7860   // Use dedicated unpack instructions for masks that match their pattern.
7861   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7862     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7863   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7864     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7865   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7866     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7867   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7868     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7869
7870   // Otherwise fall back to a SHUFPS lowering strategy.
7871   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7872 }
7873
7874 /// \brief Lower 4-lane i32 vector shuffles.
7875 ///
7876 /// We try to handle these with integer-domain shuffles where we can, but for
7877 /// blends we use the floating point domain blend instructions.
7878 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7879                                        const X86Subtarget *Subtarget,
7880                                        SelectionDAG &DAG) {
7881   SDLoc DL(Op);
7882   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7883   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7884   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7885   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7886   ArrayRef<int> Mask = SVOp->getMask();
7887   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7888
7889   // Whenever we can lower this as a zext, that instruction is strictly faster
7890   // than any alternative. It also allows us to fold memory operands into the
7891   // shuffle in many cases.
7892   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7893                                                          Mask, Subtarget, DAG))
7894     return ZExt;
7895
7896   int NumV2Elements =
7897       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7898
7899   if (NumV2Elements == 0) {
7900     // Check for being able to broadcast a single element.
7901     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7902                                                           Mask, Subtarget, DAG))
7903       return Broadcast;
7904
7905     // Straight shuffle of a single input vector. For everything from SSE2
7906     // onward this has a single fast instruction with no scary immediates.
7907     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7908     // but we aren't actually going to use the UNPCK instruction because doing
7909     // so prevents folding a load into this instruction or making a copy.
7910     const int UnpackLoMask[] = {0, 0, 1, 1};
7911     const int UnpackHiMask[] = {2, 2, 3, 3};
7912     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7913       Mask = UnpackLoMask;
7914     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7915       Mask = UnpackHiMask;
7916
7917     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7918                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7919   }
7920
7921   // Try to use shift instructions.
7922   if (SDValue Shift =
7923           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7924     return Shift;
7925
7926   // There are special ways we can lower some single-element blends.
7927   if (NumV2Elements == 1)
7928     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7929                                                          Mask, Subtarget, DAG))
7930       return V;
7931
7932   // We have different paths for blend lowering, but they all must use the
7933   // *exact* same predicate.
7934   bool IsBlendSupported = Subtarget->hasSSE41();
7935   if (IsBlendSupported)
7936     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7937                                                   Subtarget, DAG))
7938       return Blend;
7939
7940   if (SDValue Masked =
7941           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7942     return Masked;
7943
7944   // Use dedicated unpack instructions for masks that match their pattern.
7945   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7946     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7947   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7948     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7949   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7950     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7951   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7952     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7953
7954   // Try to use byte rotation instructions.
7955   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7956   if (Subtarget->hasSSSE3())
7957     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7958             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7959       return Rotate;
7960
7961   // If we have direct support for blends, we should lower by decomposing into
7962   // a permute. That will be faster than the domain cross.
7963   if (IsBlendSupported)
7964     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7965                                                       Mask, DAG);
7966
7967   // Try to lower by permuting the inputs into an unpack instruction.
7968   if (SDValue Unpack =
7969           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7970     return Unpack;
7971
7972   // We implement this with SHUFPS because it can blend from two vectors.
7973   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7974   // up the inputs, bypassing domain shift penalties that we would encur if we
7975   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7976   // relevant.
7977   return DAG.getBitcast(
7978       MVT::v4i32,
7979       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
7980                            DAG.getBitcast(MVT::v4f32, V2), Mask));
7981 }
7982
7983 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7984 /// shuffle lowering, and the most complex part.
7985 ///
7986 /// The lowering strategy is to try to form pairs of input lanes which are
7987 /// targeted at the same half of the final vector, and then use a dword shuffle
7988 /// to place them onto the right half, and finally unpack the paired lanes into
7989 /// their final position.
7990 ///
7991 /// The exact breakdown of how to form these dword pairs and align them on the
7992 /// correct sides is really tricky. See the comments within the function for
7993 /// more of the details.
7994 ///
7995 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7996 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7997 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7998 /// vector, form the analogous 128-bit 8-element Mask.
7999 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8000     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8001     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8002   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8003   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8004
8005   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8006   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8007   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8008
8009   SmallVector<int, 4> LoInputs;
8010   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8011                [](int M) { return M >= 0; });
8012   std::sort(LoInputs.begin(), LoInputs.end());
8013   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8014   SmallVector<int, 4> HiInputs;
8015   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8016                [](int M) { return M >= 0; });
8017   std::sort(HiInputs.begin(), HiInputs.end());
8018   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8019   int NumLToL =
8020       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8021   int NumHToL = LoInputs.size() - NumLToL;
8022   int NumLToH =
8023       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8024   int NumHToH = HiInputs.size() - NumLToH;
8025   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8026   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8027   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8028   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8029
8030   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8031   // such inputs we can swap two of the dwords across the half mark and end up
8032   // with <=2 inputs to each half in each half. Once there, we can fall through
8033   // to the generic code below. For example:
8034   //
8035   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8036   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8037   //
8038   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8039   // and an existing 2-into-2 on the other half. In this case we may have to
8040   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8041   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8042   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8043   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8044   // half than the one we target for fixing) will be fixed when we re-enter this
8045   // path. We will also combine away any sequence of PSHUFD instructions that
8046   // result into a single instruction. Here is an example of the tricky case:
8047   //
8048   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8049   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8050   //
8051   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8052   //
8053   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8054   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8055   //
8056   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8057   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8058   //
8059   // The result is fine to be handled by the generic logic.
8060   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8061                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8062                           int AOffset, int BOffset) {
8063     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8064            "Must call this with A having 3 or 1 inputs from the A half.");
8065     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8066            "Must call this with B having 1 or 3 inputs from the B half.");
8067     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8068            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8069
8070     // Compute the index of dword with only one word among the three inputs in
8071     // a half by taking the sum of the half with three inputs and subtracting
8072     // the sum of the actual three inputs. The difference is the remaining
8073     // slot.
8074     int ADWord, BDWord;
8075     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8076     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8077     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8078     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8079     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8080     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8081     int TripleNonInputIdx =
8082         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8083     TripleDWord = TripleNonInputIdx / 2;
8084
8085     // We use xor with one to compute the adjacent DWord to whichever one the
8086     // OneInput is in.
8087     OneInputDWord = (OneInput / 2) ^ 1;
8088
8089     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8090     // and BToA inputs. If there is also such a problem with the BToB and AToB
8091     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8092     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8093     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8094     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8095       // Compute how many inputs will be flipped by swapping these DWords. We
8096       // need
8097       // to balance this to ensure we don't form a 3-1 shuffle in the other
8098       // half.
8099       int NumFlippedAToBInputs =
8100           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8101           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8102       int NumFlippedBToBInputs =
8103           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8104           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8105       if ((NumFlippedAToBInputs == 1 &&
8106            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8107           (NumFlippedBToBInputs == 1 &&
8108            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8109         // We choose whether to fix the A half or B half based on whether that
8110         // half has zero flipped inputs. At zero, we may not be able to fix it
8111         // with that half. We also bias towards fixing the B half because that
8112         // will more commonly be the high half, and we have to bias one way.
8113         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8114                                                        ArrayRef<int> Inputs) {
8115           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8116           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8117                                          PinnedIdx ^ 1) != Inputs.end();
8118           // Determine whether the free index is in the flipped dword or the
8119           // unflipped dword based on where the pinned index is. We use this bit
8120           // in an xor to conditionally select the adjacent dword.
8121           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8122           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8123                                              FixFreeIdx) != Inputs.end();
8124           if (IsFixIdxInput == IsFixFreeIdxInput)
8125             FixFreeIdx += 1;
8126           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8127                                         FixFreeIdx) != Inputs.end();
8128           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8129                  "We need to be changing the number of flipped inputs!");
8130           int PSHUFHalfMask[] = {0, 1, 2, 3};
8131           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8132           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8133                           MVT::v8i16, V,
8134                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8135
8136           for (int &M : Mask)
8137             if (M != -1 && M == FixIdx)
8138               M = FixFreeIdx;
8139             else if (M != -1 && M == FixFreeIdx)
8140               M = FixIdx;
8141         };
8142         if (NumFlippedBToBInputs != 0) {
8143           int BPinnedIdx =
8144               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8145           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8146         } else {
8147           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8148           int APinnedIdx =
8149               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8150           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8151         }
8152       }
8153     }
8154
8155     int PSHUFDMask[] = {0, 1, 2, 3};
8156     PSHUFDMask[ADWord] = BDWord;
8157     PSHUFDMask[BDWord] = ADWord;
8158     V = DAG.getBitcast(
8159         VT,
8160         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8161                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8162
8163     // Adjust the mask to match the new locations of A and B.
8164     for (int &M : Mask)
8165       if (M != -1 && M/2 == ADWord)
8166         M = 2 * BDWord + M % 2;
8167       else if (M != -1 && M/2 == BDWord)
8168         M = 2 * ADWord + M % 2;
8169
8170     // Recurse back into this routine to re-compute state now that this isn't
8171     // a 3 and 1 problem.
8172     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8173                                                      DAG);
8174   };
8175   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8176     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8177   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8178     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8179
8180   // At this point there are at most two inputs to the low and high halves from
8181   // each half. That means the inputs can always be grouped into dwords and
8182   // those dwords can then be moved to the correct half with a dword shuffle.
8183   // We use at most one low and one high word shuffle to collect these paired
8184   // inputs into dwords, and finally a dword shuffle to place them.
8185   int PSHUFLMask[4] = {-1, -1, -1, -1};
8186   int PSHUFHMask[4] = {-1, -1, -1, -1};
8187   int PSHUFDMask[4] = {-1, -1, -1, -1};
8188
8189   // First fix the masks for all the inputs that are staying in their
8190   // original halves. This will then dictate the targets of the cross-half
8191   // shuffles.
8192   auto fixInPlaceInputs =
8193       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8194                     MutableArrayRef<int> SourceHalfMask,
8195                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8196     if (InPlaceInputs.empty())
8197       return;
8198     if (InPlaceInputs.size() == 1) {
8199       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8200           InPlaceInputs[0] - HalfOffset;
8201       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8202       return;
8203     }
8204     if (IncomingInputs.empty()) {
8205       // Just fix all of the in place inputs.
8206       for (int Input : InPlaceInputs) {
8207         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8208         PSHUFDMask[Input / 2] = Input / 2;
8209       }
8210       return;
8211     }
8212
8213     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8214     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8215         InPlaceInputs[0] - HalfOffset;
8216     // Put the second input next to the first so that they are packed into
8217     // a dword. We find the adjacent index by toggling the low bit.
8218     int AdjIndex = InPlaceInputs[0] ^ 1;
8219     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8220     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8221     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8222   };
8223   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8224   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8225
8226   // Now gather the cross-half inputs and place them into a free dword of
8227   // their target half.
8228   // FIXME: This operation could almost certainly be simplified dramatically to
8229   // look more like the 3-1 fixing operation.
8230   auto moveInputsToRightHalf = [&PSHUFDMask](
8231       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8232       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8233       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8234       int DestOffset) {
8235     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8236       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8237     };
8238     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8239                                                int Word) {
8240       int LowWord = Word & ~1;
8241       int HighWord = Word | 1;
8242       return isWordClobbered(SourceHalfMask, LowWord) ||
8243              isWordClobbered(SourceHalfMask, HighWord);
8244     };
8245
8246     if (IncomingInputs.empty())
8247       return;
8248
8249     if (ExistingInputs.empty()) {
8250       // Map any dwords with inputs from them into the right half.
8251       for (int Input : IncomingInputs) {
8252         // If the source half mask maps over the inputs, turn those into
8253         // swaps and use the swapped lane.
8254         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8255           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8256             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8257                 Input - SourceOffset;
8258             // We have to swap the uses in our half mask in one sweep.
8259             for (int &M : HalfMask)
8260               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8261                 M = Input;
8262               else if (M == Input)
8263                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8264           } else {
8265             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8266                        Input - SourceOffset &&
8267                    "Previous placement doesn't match!");
8268           }
8269           // Note that this correctly re-maps both when we do a swap and when
8270           // we observe the other side of the swap above. We rely on that to
8271           // avoid swapping the members of the input list directly.
8272           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8273         }
8274
8275         // Map the input's dword into the correct half.
8276         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8277           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8278         else
8279           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8280                      Input / 2 &&
8281                  "Previous placement doesn't match!");
8282       }
8283
8284       // And just directly shift any other-half mask elements to be same-half
8285       // as we will have mirrored the dword containing the element into the
8286       // same position within that half.
8287       for (int &M : HalfMask)
8288         if (M >= SourceOffset && M < SourceOffset + 4) {
8289           M = M - SourceOffset + DestOffset;
8290           assert(M >= 0 && "This should never wrap below zero!");
8291         }
8292       return;
8293     }
8294
8295     // Ensure we have the input in a viable dword of its current half. This
8296     // is particularly tricky because the original position may be clobbered
8297     // by inputs being moved and *staying* in that half.
8298     if (IncomingInputs.size() == 1) {
8299       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8300         int InputFixed = std::find(std::begin(SourceHalfMask),
8301                                    std::end(SourceHalfMask), -1) -
8302                          std::begin(SourceHalfMask) + SourceOffset;
8303         SourceHalfMask[InputFixed - SourceOffset] =
8304             IncomingInputs[0] - SourceOffset;
8305         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8306                      InputFixed);
8307         IncomingInputs[0] = InputFixed;
8308       }
8309     } else if (IncomingInputs.size() == 2) {
8310       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8311           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8312         // We have two non-adjacent or clobbered inputs we need to extract from
8313         // the source half. To do this, we need to map them into some adjacent
8314         // dword slot in the source mask.
8315         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8316                               IncomingInputs[1] - SourceOffset};
8317
8318         // If there is a free slot in the source half mask adjacent to one of
8319         // the inputs, place the other input in it. We use (Index XOR 1) to
8320         // compute an adjacent index.
8321         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8322             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8323           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8324           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8325           InputsFixed[1] = InputsFixed[0] ^ 1;
8326         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8327                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8328           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8329           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8330           InputsFixed[0] = InputsFixed[1] ^ 1;
8331         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8332                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8333           // The two inputs are in the same DWord but it is clobbered and the
8334           // adjacent DWord isn't used at all. Move both inputs to the free
8335           // slot.
8336           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8337           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8338           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8339           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8340         } else {
8341           // The only way we hit this point is if there is no clobbering
8342           // (because there are no off-half inputs to this half) and there is no
8343           // free slot adjacent to one of the inputs. In this case, we have to
8344           // swap an input with a non-input.
8345           for (int i = 0; i < 4; ++i)
8346             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8347                    "We can't handle any clobbers here!");
8348           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8349                  "Cannot have adjacent inputs here!");
8350
8351           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8352           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8353
8354           // We also have to update the final source mask in this case because
8355           // it may need to undo the above swap.
8356           for (int &M : FinalSourceHalfMask)
8357             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8358               M = InputsFixed[1] + SourceOffset;
8359             else if (M == InputsFixed[1] + SourceOffset)
8360               M = (InputsFixed[0] ^ 1) + SourceOffset;
8361
8362           InputsFixed[1] = InputsFixed[0] ^ 1;
8363         }
8364
8365         // Point everything at the fixed inputs.
8366         for (int &M : HalfMask)
8367           if (M == IncomingInputs[0])
8368             M = InputsFixed[0] + SourceOffset;
8369           else if (M == IncomingInputs[1])
8370             M = InputsFixed[1] + SourceOffset;
8371
8372         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8373         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8374       }
8375     } else {
8376       llvm_unreachable("Unhandled input size!");
8377     }
8378
8379     // Now hoist the DWord down to the right half.
8380     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8381     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8382     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8383     for (int &M : HalfMask)
8384       for (int Input : IncomingInputs)
8385         if (M == Input)
8386           M = FreeDWord * 2 + Input % 2;
8387   };
8388   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8389                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8390   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8391                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8392
8393   // Now enact all the shuffles we've computed to move the inputs into their
8394   // target half.
8395   if (!isNoopShuffleMask(PSHUFLMask))
8396     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8397                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8398   if (!isNoopShuffleMask(PSHUFHMask))
8399     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8400                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8401   if (!isNoopShuffleMask(PSHUFDMask))
8402     V = DAG.getBitcast(
8403         VT,
8404         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8405                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8406
8407   // At this point, each half should contain all its inputs, and we can then
8408   // just shuffle them into their final position.
8409   assert(std::count_if(LoMask.begin(), LoMask.end(),
8410                        [](int M) { return M >= 4; }) == 0 &&
8411          "Failed to lift all the high half inputs to the low mask!");
8412   assert(std::count_if(HiMask.begin(), HiMask.end(),
8413                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8414          "Failed to lift all the low half inputs to the high mask!");
8415
8416   // Do a half shuffle for the low mask.
8417   if (!isNoopShuffleMask(LoMask))
8418     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8419                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8420
8421   // Do a half shuffle with the high mask after shifting its values down.
8422   for (int &M : HiMask)
8423     if (M >= 0)
8424       M -= 4;
8425   if (!isNoopShuffleMask(HiMask))
8426     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8427                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8428
8429   return V;
8430 }
8431
8432 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8433 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8434                                           SDValue V2, ArrayRef<int> Mask,
8435                                           SelectionDAG &DAG, bool &V1InUse,
8436                                           bool &V2InUse) {
8437   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8438   SDValue V1Mask[16];
8439   SDValue V2Mask[16];
8440   V1InUse = false;
8441   V2InUse = false;
8442
8443   int Size = Mask.size();
8444   int Scale = 16 / Size;
8445   for (int i = 0; i < 16; ++i) {
8446     if (Mask[i / Scale] == -1) {
8447       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8448     } else {
8449       const int ZeroMask = 0x80;
8450       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8451                                           : ZeroMask;
8452       int V2Idx = Mask[i / Scale] < Size
8453                       ? ZeroMask
8454                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8455       if (Zeroable[i / Scale])
8456         V1Idx = V2Idx = ZeroMask;
8457       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8458       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8459       V1InUse |= (ZeroMask != V1Idx);
8460       V2InUse |= (ZeroMask != V2Idx);
8461     }
8462   }
8463
8464   if (V1InUse)
8465     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8466                      DAG.getBitcast(MVT::v16i8, V1),
8467                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8468   if (V2InUse)
8469     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8470                      DAG.getBitcast(MVT::v16i8, V2),
8471                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8472
8473   // If we need shuffled inputs from both, blend the two.
8474   SDValue V;
8475   if (V1InUse && V2InUse)
8476     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8477   else
8478     V = V1InUse ? V1 : V2;
8479
8480   // Cast the result back to the correct type.
8481   return DAG.getBitcast(VT, V);
8482 }
8483
8484 /// \brief Generic lowering of 8-lane i16 shuffles.
8485 ///
8486 /// This handles both single-input shuffles and combined shuffle/blends with
8487 /// two inputs. The single input shuffles are immediately delegated to
8488 /// a dedicated lowering routine.
8489 ///
8490 /// The blends are lowered in one of three fundamental ways. If there are few
8491 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8492 /// of the input is significantly cheaper when lowered as an interleaving of
8493 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8494 /// halves of the inputs separately (making them have relatively few inputs)
8495 /// and then concatenate them.
8496 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8497                                        const X86Subtarget *Subtarget,
8498                                        SelectionDAG &DAG) {
8499   SDLoc DL(Op);
8500   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8501   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8502   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8503   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8504   ArrayRef<int> OrigMask = SVOp->getMask();
8505   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8506                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8507   MutableArrayRef<int> Mask(MaskStorage);
8508
8509   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8510
8511   // Whenever we can lower this as a zext, that instruction is strictly faster
8512   // than any alternative.
8513   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8514           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8515     return ZExt;
8516
8517   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8518   (void)isV1;
8519   auto isV2 = [](int M) { return M >= 8; };
8520
8521   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8522
8523   if (NumV2Inputs == 0) {
8524     // Check for being able to broadcast a single element.
8525     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8526                                                           Mask, Subtarget, DAG))
8527       return Broadcast;
8528
8529     // Try to use shift instructions.
8530     if (SDValue Shift =
8531             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8532       return Shift;
8533
8534     // Use dedicated unpack instructions for masks that match their pattern.
8535     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8536       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8537     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8538       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8539
8540     // Try to use byte rotation instructions.
8541     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8542                                                         Mask, Subtarget, DAG))
8543       return Rotate;
8544
8545     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8546                                                      Subtarget, DAG);
8547   }
8548
8549   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8550          "All single-input shuffles should be canonicalized to be V1-input "
8551          "shuffles.");
8552
8553   // Try to use shift instructions.
8554   if (SDValue Shift =
8555           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8556     return Shift;
8557
8558   // There are special ways we can lower some single-element blends.
8559   if (NumV2Inputs == 1)
8560     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8561                                                          Mask, Subtarget, DAG))
8562       return V;
8563
8564   // We have different paths for blend lowering, but they all must use the
8565   // *exact* same predicate.
8566   bool IsBlendSupported = Subtarget->hasSSE41();
8567   if (IsBlendSupported)
8568     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8569                                                   Subtarget, DAG))
8570       return Blend;
8571
8572   if (SDValue Masked =
8573           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8574     return Masked;
8575
8576   // Use dedicated unpack instructions for masks that match their pattern.
8577   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8578     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8579   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8580     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8581
8582   // Try to use byte rotation instructions.
8583   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8585     return Rotate;
8586
8587   if (SDValue BitBlend =
8588           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8589     return BitBlend;
8590
8591   if (SDValue Unpack =
8592           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8593     return Unpack;
8594
8595   // If we can't directly blend but can use PSHUFB, that will be better as it
8596   // can both shuffle and set up the inefficient blend.
8597   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8598     bool V1InUse, V2InUse;
8599     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8600                                       V1InUse, V2InUse);
8601   }
8602
8603   // We can always bit-blend if we have to so the fallback strategy is to
8604   // decompose into single-input permutes and blends.
8605   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8606                                                       Mask, DAG);
8607 }
8608
8609 /// \brief Check whether a compaction lowering can be done by dropping even
8610 /// elements and compute how many times even elements must be dropped.
8611 ///
8612 /// This handles shuffles which take every Nth element where N is a power of
8613 /// two. Example shuffle masks:
8614 ///
8615 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8616 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8617 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8618 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8619 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8620 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8621 ///
8622 /// Any of these lanes can of course be undef.
8623 ///
8624 /// This routine only supports N <= 3.
8625 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8626 /// for larger N.
8627 ///
8628 /// \returns N above, or the number of times even elements must be dropped if
8629 /// there is such a number. Otherwise returns zero.
8630 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8631   // Figure out whether we're looping over two inputs or just one.
8632   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8633
8634   // The modulus for the shuffle vector entries is based on whether this is
8635   // a single input or not.
8636   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8637   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8638          "We should only be called with masks with a power-of-2 size!");
8639
8640   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8641
8642   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8643   // and 2^3 simultaneously. This is because we may have ambiguity with
8644   // partially undef inputs.
8645   bool ViableForN[3] = {true, true, true};
8646
8647   for (int i = 0, e = Mask.size(); i < e; ++i) {
8648     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8649     // want.
8650     if (Mask[i] == -1)
8651       continue;
8652
8653     bool IsAnyViable = false;
8654     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8655       if (ViableForN[j]) {
8656         uint64_t N = j + 1;
8657
8658         // The shuffle mask must be equal to (i * 2^N) % M.
8659         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8660           IsAnyViable = true;
8661         else
8662           ViableForN[j] = false;
8663       }
8664     // Early exit if we exhaust the possible powers of two.
8665     if (!IsAnyViable)
8666       break;
8667   }
8668
8669   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8670     if (ViableForN[j])
8671       return j + 1;
8672
8673   // Return 0 as there is no viable power of two.
8674   return 0;
8675 }
8676
8677 /// \brief Generic lowering of v16i8 shuffles.
8678 ///
8679 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8680 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8681 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8682 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8683 /// back together.
8684 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8685                                        const X86Subtarget *Subtarget,
8686                                        SelectionDAG &DAG) {
8687   SDLoc DL(Op);
8688   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8689   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8690   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8691   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8692   ArrayRef<int> Mask = SVOp->getMask();
8693   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8694
8695   // Try to use shift instructions.
8696   if (SDValue Shift =
8697           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8698     return Shift;
8699
8700   // Try to use byte rotation instructions.
8701   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8702           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8703     return Rotate;
8704
8705   // Try to use a zext lowering.
8706   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8707           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8708     return ZExt;
8709
8710   int NumV2Elements =
8711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8712
8713   // For single-input shuffles, there are some nicer lowering tricks we can use.
8714   if (NumV2Elements == 0) {
8715     // Check for being able to broadcast a single element.
8716     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8717                                                           Mask, Subtarget, DAG))
8718       return Broadcast;
8719
8720     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8721     // Notably, this handles splat and partial-splat shuffles more efficiently.
8722     // However, it only makes sense if the pre-duplication shuffle simplifies
8723     // things significantly. Currently, this means we need to be able to
8724     // express the pre-duplication shuffle as an i16 shuffle.
8725     //
8726     // FIXME: We should check for other patterns which can be widened into an
8727     // i16 shuffle as well.
8728     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8729       for (int i = 0; i < 16; i += 2)
8730         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8731           return false;
8732
8733       return true;
8734     };
8735     auto tryToWidenViaDuplication = [&]() -> SDValue {
8736       if (!canWidenViaDuplication(Mask))
8737         return SDValue();
8738       SmallVector<int, 4> LoInputs;
8739       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8740                    [](int M) { return M >= 0 && M < 8; });
8741       std::sort(LoInputs.begin(), LoInputs.end());
8742       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8743                      LoInputs.end());
8744       SmallVector<int, 4> HiInputs;
8745       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8746                    [](int M) { return M >= 8; });
8747       std::sort(HiInputs.begin(), HiInputs.end());
8748       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8749                      HiInputs.end());
8750
8751       bool TargetLo = LoInputs.size() >= HiInputs.size();
8752       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8753       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8754
8755       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8756       SmallDenseMap<int, int, 8> LaneMap;
8757       for (int I : InPlaceInputs) {
8758         PreDupI16Shuffle[I/2] = I/2;
8759         LaneMap[I] = I;
8760       }
8761       int j = TargetLo ? 0 : 4, je = j + 4;
8762       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8763         // Check if j is already a shuffle of this input. This happens when
8764         // there are two adjacent bytes after we move the low one.
8765         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8766           // If we haven't yet mapped the input, search for a slot into which
8767           // we can map it.
8768           while (j < je && PreDupI16Shuffle[j] != -1)
8769             ++j;
8770
8771           if (j == je)
8772             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8773             return SDValue();
8774
8775           // Map this input with the i16 shuffle.
8776           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8777         }
8778
8779         // Update the lane map based on the mapping we ended up with.
8780         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8781       }
8782       V1 = DAG.getBitcast(
8783           MVT::v16i8,
8784           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8785                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8786
8787       // Unpack the bytes to form the i16s that will be shuffled into place.
8788       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8789                        MVT::v16i8, V1, V1);
8790
8791       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8792       for (int i = 0; i < 16; ++i)
8793         if (Mask[i] != -1) {
8794           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8795           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8796           if (PostDupI16Shuffle[i / 2] == -1)
8797             PostDupI16Shuffle[i / 2] = MappedMask;
8798           else
8799             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8800                    "Conflicting entrties in the original shuffle!");
8801         }
8802       return DAG.getBitcast(
8803           MVT::v16i8,
8804           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8805                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8806     };
8807     if (SDValue V = tryToWidenViaDuplication())
8808       return V;
8809   }
8810
8811   // Use dedicated unpack instructions for masks that match their pattern.
8812   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8813                                          0, 16, 1, 17, 2, 18, 3, 19,
8814                                          // High half.
8815                                          4, 20, 5, 21, 6, 22, 7, 23}))
8816     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8817   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8818                                          8, 24, 9, 25, 10, 26, 11, 27,
8819                                          // High half.
8820                                          12, 28, 13, 29, 14, 30, 15, 31}))
8821     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8822
8823   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8824   // with PSHUFB. It is important to do this before we attempt to generate any
8825   // blends but after all of the single-input lowerings. If the single input
8826   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8827   // want to preserve that and we can DAG combine any longer sequences into
8828   // a PSHUFB in the end. But once we start blending from multiple inputs,
8829   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8830   // and there are *very* few patterns that would actually be faster than the
8831   // PSHUFB approach because of its ability to zero lanes.
8832   //
8833   // FIXME: The only exceptions to the above are blends which are exact
8834   // interleavings with direct instructions supporting them. We currently don't
8835   // handle those well here.
8836   if (Subtarget->hasSSSE3()) {
8837     bool V1InUse = false;
8838     bool V2InUse = false;
8839
8840     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8841                                                 DAG, V1InUse, V2InUse);
8842
8843     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8844     // do so. This avoids using them to handle blends-with-zero which is
8845     // important as a single pshufb is significantly faster for that.
8846     if (V1InUse && V2InUse) {
8847       if (Subtarget->hasSSE41())
8848         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8849                                                       Mask, Subtarget, DAG))
8850           return Blend;
8851
8852       // We can use an unpack to do the blending rather than an or in some
8853       // cases. Even though the or may be (very minorly) more efficient, we
8854       // preference this lowering because there are common cases where part of
8855       // the complexity of the shuffles goes away when we do the final blend as
8856       // an unpack.
8857       // FIXME: It might be worth trying to detect if the unpack-feeding
8858       // shuffles will both be pshufb, in which case we shouldn't bother with
8859       // this.
8860       if (SDValue Unpack =
8861               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8862         return Unpack;
8863     }
8864
8865     return PSHUFB;
8866   }
8867
8868   // There are special ways we can lower some single-element blends.
8869   if (NumV2Elements == 1)
8870     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8871                                                          Mask, Subtarget, DAG))
8872       return V;
8873
8874   if (SDValue BitBlend =
8875           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8876     return BitBlend;
8877
8878   // Check whether a compaction lowering can be done. This handles shuffles
8879   // which take every Nth element for some even N. See the helper function for
8880   // details.
8881   //
8882   // We special case these as they can be particularly efficiently handled with
8883   // the PACKUSB instruction on x86 and they show up in common patterns of
8884   // rearranging bytes to truncate wide elements.
8885   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8886     // NumEvenDrops is the power of two stride of the elements. Another way of
8887     // thinking about it is that we need to drop the even elements this many
8888     // times to get the original input.
8889     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8890
8891     // First we need to zero all the dropped bytes.
8892     assert(NumEvenDrops <= 3 &&
8893            "No support for dropping even elements more than 3 times.");
8894     // We use the mask type to pick which bytes are preserved based on how many
8895     // elements are dropped.
8896     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8897     SDValue ByteClearMask = DAG.getBitcast(
8898         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8899     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8900     if (!IsSingleInput)
8901       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8902
8903     // Now pack things back together.
8904     V1 = DAG.getBitcast(MVT::v8i16, V1);
8905     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
8906     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8907     for (int i = 1; i < NumEvenDrops; ++i) {
8908       Result = DAG.getBitcast(MVT::v8i16, Result);
8909       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8910     }
8911
8912     return Result;
8913   }
8914
8915   // Handle multi-input cases by blending single-input shuffles.
8916   if (NumV2Elements > 0)
8917     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8918                                                       Mask, DAG);
8919
8920   // The fallback path for single-input shuffles widens this into two v8i16
8921   // vectors with unpacks, shuffles those, and then pulls them back together
8922   // with a pack.
8923   SDValue V = V1;
8924
8925   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8926   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8927   for (int i = 0; i < 16; ++i)
8928     if (Mask[i] >= 0)
8929       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8930
8931   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8932
8933   SDValue VLoHalf, VHiHalf;
8934   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8935   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8936   // i16s.
8937   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8938                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8939       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8940                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8941     // Use a mask to drop the high bytes.
8942     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
8943     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8944                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8945
8946     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8947     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8948
8949     // Squash the masks to point directly into VLoHalf.
8950     for (int &M : LoBlendMask)
8951       if (M >= 0)
8952         M /= 2;
8953     for (int &M : HiBlendMask)
8954       if (M >= 0)
8955         M /= 2;
8956   } else {
8957     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8958     // VHiHalf so that we can blend them as i16s.
8959     VLoHalf = DAG.getBitcast(
8960         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8961     VHiHalf = DAG.getBitcast(
8962         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8963   }
8964
8965   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8966   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8967
8968   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8969 }
8970
8971 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8972 ///
8973 /// This routine breaks down the specific type of 128-bit shuffle and
8974 /// dispatches to the lowering routines accordingly.
8975 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8976                                         MVT VT, const X86Subtarget *Subtarget,
8977                                         SelectionDAG &DAG) {
8978   switch (VT.SimpleTy) {
8979   case MVT::v2i64:
8980     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8981   case MVT::v2f64:
8982     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8983   case MVT::v4i32:
8984     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8985   case MVT::v4f32:
8986     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8987   case MVT::v8i16:
8988     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8989   case MVT::v16i8:
8990     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8991
8992   default:
8993     llvm_unreachable("Unimplemented!");
8994   }
8995 }
8996
8997 /// \brief Helper function to test whether a shuffle mask could be
8998 /// simplified by widening the elements being shuffled.
8999 ///
9000 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9001 /// leaves it in an unspecified state.
9002 ///
9003 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9004 /// shuffle masks. The latter have the special property of a '-2' representing
9005 /// a zero-ed lane of a vector.
9006 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9007                                     SmallVectorImpl<int> &WidenedMask) {
9008   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9009     // If both elements are undef, its trivial.
9010     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9011       WidenedMask.push_back(SM_SentinelUndef);
9012       continue;
9013     }
9014
9015     // Check for an undef mask and a mask value properly aligned to fit with
9016     // a pair of values. If we find such a case, use the non-undef mask's value.
9017     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9018       WidenedMask.push_back(Mask[i + 1] / 2);
9019       continue;
9020     }
9021     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9022       WidenedMask.push_back(Mask[i] / 2);
9023       continue;
9024     }
9025
9026     // When zeroing, we need to spread the zeroing across both lanes to widen.
9027     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9028       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9029           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9030         WidenedMask.push_back(SM_SentinelZero);
9031         continue;
9032       }
9033       return false;
9034     }
9035
9036     // Finally check if the two mask values are adjacent and aligned with
9037     // a pair.
9038     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9039       WidenedMask.push_back(Mask[i] / 2);
9040       continue;
9041     }
9042
9043     // Otherwise we can't safely widen the elements used in this shuffle.
9044     return false;
9045   }
9046   assert(WidenedMask.size() == Mask.size() / 2 &&
9047          "Incorrect size of mask after widening the elements!");
9048
9049   return true;
9050 }
9051
9052 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9053 ///
9054 /// This routine just extracts two subvectors, shuffles them independently, and
9055 /// then concatenates them back together. This should work effectively with all
9056 /// AVX vector shuffle types.
9057 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9058                                           SDValue V2, ArrayRef<int> Mask,
9059                                           SelectionDAG &DAG) {
9060   assert(VT.getSizeInBits() >= 256 &&
9061          "Only for 256-bit or wider vector shuffles!");
9062   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9063   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9064
9065   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9066   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9067
9068   int NumElements = VT.getVectorNumElements();
9069   int SplitNumElements = NumElements / 2;
9070   MVT ScalarVT = VT.getScalarType();
9071   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9072
9073   // Rather than splitting build-vectors, just build two narrower build
9074   // vectors. This helps shuffling with splats and zeros.
9075   auto SplitVector = [&](SDValue V) {
9076     while (V.getOpcode() == ISD::BITCAST)
9077       V = V->getOperand(0);
9078
9079     MVT OrigVT = V.getSimpleValueType();
9080     int OrigNumElements = OrigVT.getVectorNumElements();
9081     int OrigSplitNumElements = OrigNumElements / 2;
9082     MVT OrigScalarVT = OrigVT.getScalarType();
9083     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9084
9085     SDValue LoV, HiV;
9086
9087     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9088     if (!BV) {
9089       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9090                         DAG.getIntPtrConstant(0, DL));
9091       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9092                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9093     } else {
9094
9095       SmallVector<SDValue, 16> LoOps, HiOps;
9096       for (int i = 0; i < OrigSplitNumElements; ++i) {
9097         LoOps.push_back(BV->getOperand(i));
9098         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9099       }
9100       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9101       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9102     }
9103     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9104                           DAG.getBitcast(SplitVT, HiV));
9105   };
9106
9107   SDValue LoV1, HiV1, LoV2, HiV2;
9108   std::tie(LoV1, HiV1) = SplitVector(V1);
9109   std::tie(LoV2, HiV2) = SplitVector(V2);
9110
9111   // Now create two 4-way blends of these half-width vectors.
9112   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9113     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9114     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9115     for (int i = 0; i < SplitNumElements; ++i) {
9116       int M = HalfMask[i];
9117       if (M >= NumElements) {
9118         if (M >= NumElements + SplitNumElements)
9119           UseHiV2 = true;
9120         else
9121           UseLoV2 = true;
9122         V2BlendMask.push_back(M - NumElements);
9123         V1BlendMask.push_back(-1);
9124         BlendMask.push_back(SplitNumElements + i);
9125       } else if (M >= 0) {
9126         if (M >= SplitNumElements)
9127           UseHiV1 = true;
9128         else
9129           UseLoV1 = true;
9130         V2BlendMask.push_back(-1);
9131         V1BlendMask.push_back(M);
9132         BlendMask.push_back(i);
9133       } else {
9134         V2BlendMask.push_back(-1);
9135         V1BlendMask.push_back(-1);
9136         BlendMask.push_back(-1);
9137       }
9138     }
9139
9140     // Because the lowering happens after all combining takes place, we need to
9141     // manually combine these blend masks as much as possible so that we create
9142     // a minimal number of high-level vector shuffle nodes.
9143
9144     // First try just blending the halves of V1 or V2.
9145     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9146       return DAG.getUNDEF(SplitVT);
9147     if (!UseLoV2 && !UseHiV2)
9148       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9149     if (!UseLoV1 && !UseHiV1)
9150       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9151
9152     SDValue V1Blend, V2Blend;
9153     if (UseLoV1 && UseHiV1) {
9154       V1Blend =
9155         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9156     } else {
9157       // We only use half of V1 so map the usage down into the final blend mask.
9158       V1Blend = UseLoV1 ? LoV1 : HiV1;
9159       for (int i = 0; i < SplitNumElements; ++i)
9160         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9161           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9162     }
9163     if (UseLoV2 && UseHiV2) {
9164       V2Blend =
9165         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9166     } else {
9167       // We only use half of V2 so map the usage down into the final blend mask.
9168       V2Blend = UseLoV2 ? LoV2 : HiV2;
9169       for (int i = 0; i < SplitNumElements; ++i)
9170         if (BlendMask[i] >= SplitNumElements)
9171           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9172     }
9173     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9174   };
9175   SDValue Lo = HalfBlend(LoMask);
9176   SDValue Hi = HalfBlend(HiMask);
9177   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9178 }
9179
9180 /// \brief Either split a vector in halves or decompose the shuffles and the
9181 /// blend.
9182 ///
9183 /// This is provided as a good fallback for many lowerings of non-single-input
9184 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9185 /// between splitting the shuffle into 128-bit components and stitching those
9186 /// back together vs. extracting the single-input shuffles and blending those
9187 /// results.
9188 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9189                                                 SDValue V2, ArrayRef<int> Mask,
9190                                                 SelectionDAG &DAG) {
9191   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9192                                             "lower single-input shuffles as it "
9193                                             "could then recurse on itself.");
9194   int Size = Mask.size();
9195
9196   // If this can be modeled as a broadcast of two elements followed by a blend,
9197   // prefer that lowering. This is especially important because broadcasts can
9198   // often fold with memory operands.
9199   auto DoBothBroadcast = [&] {
9200     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9201     for (int M : Mask)
9202       if (M >= Size) {
9203         if (V2BroadcastIdx == -1)
9204           V2BroadcastIdx = M - Size;
9205         else if (M - Size != V2BroadcastIdx)
9206           return false;
9207       } else if (M >= 0) {
9208         if (V1BroadcastIdx == -1)
9209           V1BroadcastIdx = M;
9210         else if (M != V1BroadcastIdx)
9211           return false;
9212       }
9213     return true;
9214   };
9215   if (DoBothBroadcast())
9216     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9217                                                       DAG);
9218
9219   // If the inputs all stem from a single 128-bit lane of each input, then we
9220   // split them rather than blending because the split will decompose to
9221   // unusually few instructions.
9222   int LaneCount = VT.getSizeInBits() / 128;
9223   int LaneSize = Size / LaneCount;
9224   SmallBitVector LaneInputs[2];
9225   LaneInputs[0].resize(LaneCount, false);
9226   LaneInputs[1].resize(LaneCount, false);
9227   for (int i = 0; i < Size; ++i)
9228     if (Mask[i] >= 0)
9229       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9230   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9231     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9232
9233   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9234   // that the decomposed single-input shuffles don't end up here.
9235   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9236 }
9237
9238 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9239 /// a permutation and blend of those lanes.
9240 ///
9241 /// This essentially blends the out-of-lane inputs to each lane into the lane
9242 /// from a permuted copy of the vector. This lowering strategy results in four
9243 /// instructions in the worst case for a single-input cross lane shuffle which
9244 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9245 /// of. Special cases for each particular shuffle pattern should be handled
9246 /// prior to trying this lowering.
9247 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9248                                                        SDValue V1, SDValue V2,
9249                                                        ArrayRef<int> Mask,
9250                                                        SelectionDAG &DAG) {
9251   // FIXME: This should probably be generalized for 512-bit vectors as well.
9252   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9253   int LaneSize = Mask.size() / 2;
9254
9255   // If there are only inputs from one 128-bit lane, splitting will in fact be
9256   // less expensive. The flags track whether the given lane contains an element
9257   // that crosses to another lane.
9258   bool LaneCrossing[2] = {false, false};
9259   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9260     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9261       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9262   if (!LaneCrossing[0] || !LaneCrossing[1])
9263     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9264
9265   if (isSingleInputShuffleMask(Mask)) {
9266     SmallVector<int, 32> FlippedBlendMask;
9267     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9268       FlippedBlendMask.push_back(
9269           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9270                                   ? Mask[i]
9271                                   : Mask[i] % LaneSize +
9272                                         (i / LaneSize) * LaneSize + Size));
9273
9274     // Flip the vector, and blend the results which should now be in-lane. The
9275     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9276     // 5 for the high source. The value 3 selects the high half of source 2 and
9277     // the value 2 selects the low half of source 2. We only use source 2 to
9278     // allow folding it into a memory operand.
9279     unsigned PERMMask = 3 | 2 << 4;
9280     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9281                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9282     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9283   }
9284
9285   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9286   // will be handled by the above logic and a blend of the results, much like
9287   // other patterns in AVX.
9288   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9289 }
9290
9291 /// \brief Handle lowering 2-lane 128-bit shuffles.
9292 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9293                                         SDValue V2, ArrayRef<int> Mask,
9294                                         const X86Subtarget *Subtarget,
9295                                         SelectionDAG &DAG) {
9296   // TODO: If minimizing size and one of the inputs is a zero vector and the
9297   // the zero vector has only one use, we could use a VPERM2X128 to save the
9298   // instruction bytes needed to explicitly generate the zero vector.
9299
9300   // Blends are faster and handle all the non-lane-crossing cases.
9301   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9302                                                 Subtarget, DAG))
9303     return Blend;
9304
9305   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9306   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9307
9308   // If either input operand is a zero vector, use VPERM2X128 because its mask
9309   // allows us to replace the zero input with an implicit zero.
9310   if (!IsV1Zero && !IsV2Zero) {
9311     // Check for patterns which can be matched with a single insert of a 128-bit
9312     // subvector.
9313     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9314     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9315       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9316                                    VT.getVectorNumElements() / 2);
9317       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9318                                 DAG.getIntPtrConstant(0, DL));
9319       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9320                                 OnlyUsesV1 ? V1 : V2,
9321                                 DAG.getIntPtrConstant(0, DL));
9322       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9323     }
9324   }
9325
9326   // Otherwise form a 128-bit permutation. After accounting for undefs,
9327   // convert the 64-bit shuffle mask selection values into 128-bit
9328   // selection bits by dividing the indexes by 2 and shifting into positions
9329   // defined by a vperm2*128 instruction's immediate control byte.
9330
9331   // The immediate permute control byte looks like this:
9332   //    [1:0] - select 128 bits from sources for low half of destination
9333   //    [2]   - ignore
9334   //    [3]   - zero low half of destination
9335   //    [5:4] - select 128 bits from sources for high half of destination
9336   //    [6]   - ignore
9337   //    [7]   - zero high half of destination
9338
9339   int MaskLO = Mask[0];
9340   if (MaskLO == SM_SentinelUndef)
9341     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9342
9343   int MaskHI = Mask[2];
9344   if (MaskHI == SM_SentinelUndef)
9345     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9346
9347   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9348
9349   // If either input is a zero vector, replace it with an undef input.
9350   // Shuffle mask values <  4 are selecting elements of V1.
9351   // Shuffle mask values >= 4 are selecting elements of V2.
9352   // Adjust each half of the permute mask by clearing the half that was
9353   // selecting the zero vector and setting the zero mask bit.
9354   if (IsV1Zero) {
9355     V1 = DAG.getUNDEF(VT);
9356     if (MaskLO < 4)
9357       PermMask = (PermMask & 0xf0) | 0x08;
9358     if (MaskHI < 4)
9359       PermMask = (PermMask & 0x0f) | 0x80;
9360   }
9361   if (IsV2Zero) {
9362     V2 = DAG.getUNDEF(VT);
9363     if (MaskLO >= 4)
9364       PermMask = (PermMask & 0xf0) | 0x08;
9365     if (MaskHI >= 4)
9366       PermMask = (PermMask & 0x0f) | 0x80;
9367   }
9368
9369   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9370                      DAG.getConstant(PermMask, DL, MVT::i8));
9371 }
9372
9373 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9374 /// shuffling each lane.
9375 ///
9376 /// This will only succeed when the result of fixing the 128-bit lanes results
9377 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9378 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9379 /// the lane crosses early and then use simpler shuffles within each lane.
9380 ///
9381 /// FIXME: It might be worthwhile at some point to support this without
9382 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9383 /// in x86 only floating point has interesting non-repeating shuffles, and even
9384 /// those are still *marginally* more expensive.
9385 static SDValue lowerVectorShuffleByMerging128BitLanes(
9386     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9387     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9388   assert(!isSingleInputShuffleMask(Mask) &&
9389          "This is only useful with multiple inputs.");
9390
9391   int Size = Mask.size();
9392   int LaneSize = 128 / VT.getScalarSizeInBits();
9393   int NumLanes = Size / LaneSize;
9394   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9395
9396   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9397   // check whether the in-128-bit lane shuffles share a repeating pattern.
9398   SmallVector<int, 4> Lanes;
9399   Lanes.resize(NumLanes, -1);
9400   SmallVector<int, 4> InLaneMask;
9401   InLaneMask.resize(LaneSize, -1);
9402   for (int i = 0; i < Size; ++i) {
9403     if (Mask[i] < 0)
9404       continue;
9405
9406     int j = i / LaneSize;
9407
9408     if (Lanes[j] < 0) {
9409       // First entry we've seen for this lane.
9410       Lanes[j] = Mask[i] / LaneSize;
9411     } else if (Lanes[j] != Mask[i] / LaneSize) {
9412       // This doesn't match the lane selected previously!
9413       return SDValue();
9414     }
9415
9416     // Check that within each lane we have a consistent shuffle mask.
9417     int k = i % LaneSize;
9418     if (InLaneMask[k] < 0) {
9419       InLaneMask[k] = Mask[i] % LaneSize;
9420     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9421       // This doesn't fit a repeating in-lane mask.
9422       return SDValue();
9423     }
9424   }
9425
9426   // First shuffle the lanes into place.
9427   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9428                                 VT.getSizeInBits() / 64);
9429   SmallVector<int, 8> LaneMask;
9430   LaneMask.resize(NumLanes * 2, -1);
9431   for (int i = 0; i < NumLanes; ++i)
9432     if (Lanes[i] >= 0) {
9433       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9434       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9435     }
9436
9437   V1 = DAG.getBitcast(LaneVT, V1);
9438   V2 = DAG.getBitcast(LaneVT, V2);
9439   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9440
9441   // Cast it back to the type we actually want.
9442   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9443
9444   // Now do a simple shuffle that isn't lane crossing.
9445   SmallVector<int, 8> NewMask;
9446   NewMask.resize(Size, -1);
9447   for (int i = 0; i < Size; ++i)
9448     if (Mask[i] >= 0)
9449       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9450   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9451          "Must not introduce lane crosses at this point!");
9452
9453   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9454 }
9455
9456 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9457 /// given mask.
9458 ///
9459 /// This returns true if the elements from a particular input are already in the
9460 /// slot required by the given mask and require no permutation.
9461 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9462   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9463   int Size = Mask.size();
9464   for (int i = 0; i < Size; ++i)
9465     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9466       return false;
9467
9468   return true;
9469 }
9470
9471 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9472 ///
9473 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9474 /// isn't available.
9475 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9476                                        const X86Subtarget *Subtarget,
9477                                        SelectionDAG &DAG) {
9478   SDLoc DL(Op);
9479   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9480   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9481   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9482   ArrayRef<int> Mask = SVOp->getMask();
9483   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9484
9485   SmallVector<int, 4> WidenedMask;
9486   if (canWidenShuffleElements(Mask, WidenedMask))
9487     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9488                                     DAG);
9489
9490   if (isSingleInputShuffleMask(Mask)) {
9491     // Check for being able to broadcast a single element.
9492     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9493                                                           Mask, Subtarget, DAG))
9494       return Broadcast;
9495
9496     // Use low duplicate instructions for masks that match their pattern.
9497     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9498       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9499
9500     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9501       // Non-half-crossing single input shuffles can be lowerid with an
9502       // interleaved permutation.
9503       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9504                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9505       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9506                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9507     }
9508
9509     // With AVX2 we have direct support for this permutation.
9510     if (Subtarget->hasAVX2())
9511       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9512                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9513
9514     // Otherwise, fall back.
9515     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9516                                                    DAG);
9517   }
9518
9519   // X86 has dedicated unpack instructions that can handle specific blend
9520   // operations: UNPCKH and UNPCKL.
9521   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9522     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9523   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9524     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9525   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9526     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9527   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9528     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9529
9530   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9531                                                 Subtarget, DAG))
9532     return Blend;
9533
9534   // Check if the blend happens to exactly fit that of SHUFPD.
9535   if ((Mask[0] == -1 || Mask[0] < 2) &&
9536       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9537       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9538       (Mask[3] == -1 || Mask[3] >= 6)) {
9539     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9540                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9541     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9542                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9543   }
9544   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9545       (Mask[1] == -1 || Mask[1] < 2) &&
9546       (Mask[2] == -1 || Mask[2] >= 6) &&
9547       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9548     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9549                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9550     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9551                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9552   }
9553
9554   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9555   // shuffle. However, if we have AVX2 and either inputs are already in place,
9556   // we will be able to shuffle even across lanes the other input in a single
9557   // instruction so skip this pattern.
9558   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9559                                  isShuffleMaskInputInPlace(1, Mask))))
9560     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9561             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9562       return Result;
9563
9564   // If we have AVX2 then we always want to lower with a blend because an v4 we
9565   // can fully permute the elements.
9566   if (Subtarget->hasAVX2())
9567     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9568                                                       Mask, DAG);
9569
9570   // Otherwise fall back on generic lowering.
9571   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9572 }
9573
9574 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9575 ///
9576 /// This routine is only called when we have AVX2 and thus a reasonable
9577 /// instruction set for v4i64 shuffling..
9578 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9579                                        const X86Subtarget *Subtarget,
9580                                        SelectionDAG &DAG) {
9581   SDLoc DL(Op);
9582   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9583   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9584   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9585   ArrayRef<int> Mask = SVOp->getMask();
9586   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9587   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9588
9589   SmallVector<int, 4> WidenedMask;
9590   if (canWidenShuffleElements(Mask, WidenedMask))
9591     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9592                                     DAG);
9593
9594   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9595                                                 Subtarget, DAG))
9596     return Blend;
9597
9598   // Check for being able to broadcast a single element.
9599   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9600                                                         Mask, Subtarget, DAG))
9601     return Broadcast;
9602
9603   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9604   // use lower latency instructions that will operate on both 128-bit lanes.
9605   SmallVector<int, 2> RepeatedMask;
9606   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9607     if (isSingleInputShuffleMask(Mask)) {
9608       int PSHUFDMask[] = {-1, -1, -1, -1};
9609       for (int i = 0; i < 2; ++i)
9610         if (RepeatedMask[i] >= 0) {
9611           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9612           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9613         }
9614       return DAG.getBitcast(
9615           MVT::v4i64,
9616           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9617                       DAG.getBitcast(MVT::v8i32, V1),
9618                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9619     }
9620   }
9621
9622   // AVX2 provides a direct instruction for permuting a single input across
9623   // lanes.
9624   if (isSingleInputShuffleMask(Mask))
9625     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9626                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9627
9628   // Try to use shift instructions.
9629   if (SDValue Shift =
9630           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9631     return Shift;
9632
9633   // Use dedicated unpack instructions for masks that match their pattern.
9634   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9635     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9636   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9637     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9638   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9639     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9640   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9641     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9642
9643   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9644   // shuffle. However, if we have AVX2 and either inputs are already in place,
9645   // we will be able to shuffle even across lanes the other input in a single
9646   // instruction so skip this pattern.
9647   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9648                                  isShuffleMaskInputInPlace(1, Mask))))
9649     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9650             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9651       return Result;
9652
9653   // Otherwise fall back on generic blend lowering.
9654   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9655                                                     Mask, DAG);
9656 }
9657
9658 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9659 ///
9660 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9661 /// isn't available.
9662 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9663                                        const X86Subtarget *Subtarget,
9664                                        SelectionDAG &DAG) {
9665   SDLoc DL(Op);
9666   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9667   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9668   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9669   ArrayRef<int> Mask = SVOp->getMask();
9670   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9671
9672   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9673                                                 Subtarget, DAG))
9674     return Blend;
9675
9676   // Check for being able to broadcast a single element.
9677   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9678                                                         Mask, Subtarget, DAG))
9679     return Broadcast;
9680
9681   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9682   // options to efficiently lower the shuffle.
9683   SmallVector<int, 4> RepeatedMask;
9684   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9685     assert(RepeatedMask.size() == 4 &&
9686            "Repeated masks must be half the mask width!");
9687
9688     // Use even/odd duplicate instructions for masks that match their pattern.
9689     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9690       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9691     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9692       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9693
9694     if (isSingleInputShuffleMask(Mask))
9695       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9696                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9697
9698     // Use dedicated unpack instructions for masks that match their pattern.
9699     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9700       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9701     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9702       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9703     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9704       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9705     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9706       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9707
9708     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9709     // have already handled any direct blends. We also need to squash the
9710     // repeated mask into a simulated v4f32 mask.
9711     for (int i = 0; i < 4; ++i)
9712       if (RepeatedMask[i] >= 8)
9713         RepeatedMask[i] -= 4;
9714     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9715   }
9716
9717   // If we have a single input shuffle with different shuffle patterns in the
9718   // two 128-bit lanes use the variable mask to VPERMILPS.
9719   if (isSingleInputShuffleMask(Mask)) {
9720     SDValue VPermMask[8];
9721     for (int i = 0; i < 8; ++i)
9722       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9723                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9724     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9725       return DAG.getNode(
9726           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9727           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9728
9729     if (Subtarget->hasAVX2())
9730       return DAG.getNode(
9731           X86ISD::VPERMV, DL, MVT::v8f32,
9732           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
9733                                                  MVT::v8i32, VPermMask)),
9734           V1);
9735
9736     // Otherwise, fall back.
9737     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9738                                                    DAG);
9739   }
9740
9741   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9742   // shuffle.
9743   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9744           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9745     return Result;
9746
9747   // If we have AVX2 then we always want to lower with a blend because at v8 we
9748   // can fully permute the elements.
9749   if (Subtarget->hasAVX2())
9750     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9751                                                       Mask, DAG);
9752
9753   // Otherwise fall back on generic lowering.
9754   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9755 }
9756
9757 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9758 ///
9759 /// This routine is only called when we have AVX2 and thus a reasonable
9760 /// instruction set for v8i32 shuffling..
9761 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9762                                        const X86Subtarget *Subtarget,
9763                                        SelectionDAG &DAG) {
9764   SDLoc DL(Op);
9765   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9766   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9767   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9768   ArrayRef<int> Mask = SVOp->getMask();
9769   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9770   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9771
9772   // Whenever we can lower this as a zext, that instruction is strictly faster
9773   // than any alternative. It also allows us to fold memory operands into the
9774   // shuffle in many cases.
9775   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9776                                                          Mask, Subtarget, DAG))
9777     return ZExt;
9778
9779   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9780                                                 Subtarget, DAG))
9781     return Blend;
9782
9783   // Check for being able to broadcast a single element.
9784   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9785                                                         Mask, Subtarget, DAG))
9786     return Broadcast;
9787
9788   // If the shuffle mask is repeated in each 128-bit lane we can use more
9789   // efficient instructions that mirror the shuffles across the two 128-bit
9790   // lanes.
9791   SmallVector<int, 4> RepeatedMask;
9792   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9793     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9794     if (isSingleInputShuffleMask(Mask))
9795       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9796                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9797
9798     // Use dedicated unpack instructions for masks that match their pattern.
9799     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9800       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9801     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9802       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9803     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9804       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9805     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9806       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9807   }
9808
9809   // Try to use shift instructions.
9810   if (SDValue Shift =
9811           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9812     return Shift;
9813
9814   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9815           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9816     return Rotate;
9817
9818   // If the shuffle patterns aren't repeated but it is a single input, directly
9819   // generate a cross-lane VPERMD instruction.
9820   if (isSingleInputShuffleMask(Mask)) {
9821     SDValue VPermMask[8];
9822     for (int i = 0; i < 8; ++i)
9823       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9824                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9825     return DAG.getNode(
9826         X86ISD::VPERMV, DL, MVT::v8i32,
9827         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9828   }
9829
9830   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9831   // shuffle.
9832   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9833           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9834     return Result;
9835
9836   // Otherwise fall back on generic blend lowering.
9837   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9838                                                     Mask, DAG);
9839 }
9840
9841 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9842 ///
9843 /// This routine is only called when we have AVX2 and thus a reasonable
9844 /// instruction set for v16i16 shuffling..
9845 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9846                                         const X86Subtarget *Subtarget,
9847                                         SelectionDAG &DAG) {
9848   SDLoc DL(Op);
9849   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9850   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9852   ArrayRef<int> Mask = SVOp->getMask();
9853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9854   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9855
9856   // Whenever we can lower this as a zext, that instruction is strictly faster
9857   // than any alternative. It also allows us to fold memory operands into the
9858   // shuffle in many cases.
9859   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9860                                                          Mask, Subtarget, DAG))
9861     return ZExt;
9862
9863   // Check for being able to broadcast a single element.
9864   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9865                                                         Mask, Subtarget, DAG))
9866     return Broadcast;
9867
9868   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9869                                                 Subtarget, DAG))
9870     return Blend;
9871
9872   // Use dedicated unpack instructions for masks that match their pattern.
9873   if (isShuffleEquivalent(V1, V2, Mask,
9874                           {// First 128-bit lane:
9875                            0, 16, 1, 17, 2, 18, 3, 19,
9876                            // Second 128-bit lane:
9877                            8, 24, 9, 25, 10, 26, 11, 27}))
9878     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9879   if (isShuffleEquivalent(V1, V2, Mask,
9880                           {// First 128-bit lane:
9881                            4, 20, 5, 21, 6, 22, 7, 23,
9882                            // Second 128-bit lane:
9883                            12, 28, 13, 29, 14, 30, 15, 31}))
9884     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9885
9886   // Try to use shift instructions.
9887   if (SDValue Shift =
9888           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9889     return Shift;
9890
9891   // Try to use byte rotation instructions.
9892   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9893           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9894     return Rotate;
9895
9896   if (isSingleInputShuffleMask(Mask)) {
9897     // There are no generalized cross-lane shuffle operations available on i16
9898     // element types.
9899     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9900       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9901                                                      Mask, DAG);
9902
9903     SmallVector<int, 8> RepeatedMask;
9904     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9905       // As this is a single-input shuffle, the repeated mask should be
9906       // a strictly valid v8i16 mask that we can pass through to the v8i16
9907       // lowering to handle even the v16 case.
9908       return lowerV8I16GeneralSingleInputVectorShuffle(
9909           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9910     }
9911
9912     SDValue PSHUFBMask[32];
9913     for (int i = 0; i < 16; ++i) {
9914       if (Mask[i] == -1) {
9915         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9916         continue;
9917       }
9918
9919       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9920       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9921       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9922       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9923     }
9924     return DAG.getBitcast(MVT::v16i16,
9925                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
9926                                       DAG.getBitcast(MVT::v32i8, V1),
9927                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
9928                                                   MVT::v32i8, PSHUFBMask)));
9929   }
9930
9931   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9932   // shuffle.
9933   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9934           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9935     return Result;
9936
9937   // Otherwise fall back on generic lowering.
9938   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9939 }
9940
9941 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9942 ///
9943 /// This routine is only called when we have AVX2 and thus a reasonable
9944 /// instruction set for v32i8 shuffling..
9945 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9946                                        const X86Subtarget *Subtarget,
9947                                        SelectionDAG &DAG) {
9948   SDLoc DL(Op);
9949   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9950   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9952   ArrayRef<int> Mask = SVOp->getMask();
9953   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9954   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9955
9956   // Whenever we can lower this as a zext, that instruction is strictly faster
9957   // than any alternative. It also allows us to fold memory operands into the
9958   // shuffle in many cases.
9959   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9960                                                          Mask, Subtarget, DAG))
9961     return ZExt;
9962
9963   // Check for being able to broadcast a single element.
9964   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9965                                                         Mask, Subtarget, DAG))
9966     return Broadcast;
9967
9968   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9969                                                 Subtarget, DAG))
9970     return Blend;
9971
9972   // Use dedicated unpack instructions for masks that match their pattern.
9973   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9974   // 256-bit lanes.
9975   if (isShuffleEquivalent(
9976           V1, V2, Mask,
9977           {// First 128-bit lane:
9978            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9979            // Second 128-bit lane:
9980            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9981     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9982   if (isShuffleEquivalent(
9983           V1, V2, Mask,
9984           {// First 128-bit lane:
9985            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9986            // Second 128-bit lane:
9987            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9988     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9989
9990   // Try to use shift instructions.
9991   if (SDValue Shift =
9992           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9993     return Shift;
9994
9995   // Try to use byte rotation instructions.
9996   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9997           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9998     return Rotate;
9999
10000   if (isSingleInputShuffleMask(Mask)) {
10001     // There are no generalized cross-lane shuffle operations available on i8
10002     // element types.
10003     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10004       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10005                                                      Mask, DAG);
10006
10007     SDValue PSHUFBMask[32];
10008     for (int i = 0; i < 32; ++i)
10009       PSHUFBMask[i] =
10010           Mask[i] < 0
10011               ? DAG.getUNDEF(MVT::i8)
10012               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10013                                 MVT::i8);
10014
10015     return DAG.getNode(
10016         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10017         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10018   }
10019
10020   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10021   // shuffle.
10022   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10023           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10024     return Result;
10025
10026   // Otherwise fall back on generic lowering.
10027   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10028 }
10029
10030 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10031 ///
10032 /// This routine either breaks down the specific type of a 256-bit x86 vector
10033 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10034 /// together based on the available instructions.
10035 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10036                                         MVT VT, const X86Subtarget *Subtarget,
10037                                         SelectionDAG &DAG) {
10038   SDLoc DL(Op);
10039   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10040   ArrayRef<int> Mask = SVOp->getMask();
10041
10042   // If we have a single input to the zero element, insert that into V1 if we
10043   // can do so cheaply.
10044   int NumElts = VT.getVectorNumElements();
10045   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10046     return M >= NumElts;
10047   });
10048
10049   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10050     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10051                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10052       return Insertion;
10053
10054   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10055   // check for those subtargets here and avoid much of the subtarget querying in
10056   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10057   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10058   // floating point types there eventually, just immediately cast everything to
10059   // a float and operate entirely in that domain.
10060   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10061     int ElementBits = VT.getScalarSizeInBits();
10062     if (ElementBits < 32)
10063       // No floating point type available, decompose into 128-bit vectors.
10064       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10065
10066     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10067                                 VT.getVectorNumElements());
10068     V1 = DAG.getBitcast(FpVT, V1);
10069     V2 = DAG.getBitcast(FpVT, V2);
10070     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10071   }
10072
10073   switch (VT.SimpleTy) {
10074   case MVT::v4f64:
10075     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10076   case MVT::v4i64:
10077     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10078   case MVT::v8f32:
10079     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10080   case MVT::v8i32:
10081     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10082   case MVT::v16i16:
10083     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10084   case MVT::v32i8:
10085     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10086
10087   default:
10088     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10089   }
10090 }
10091
10092 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10093 static SDValue lowerV8X64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10094                                        const X86Subtarget *Subtarget,
10095                                        SelectionDAG &DAG) {
10096   SDLoc DL(Op);
10097   MVT VT = Op.getSimpleValueType();
10098   assert((V1.getSimpleValueType() == MVT::v8f64 ||
10099           V1.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10100   assert((V2.getSimpleValueType() == MVT::v8f64 ||
10101           V2.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10102   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10103   ArrayRef<int> Mask = SVOp->getMask();
10104   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10105
10106   // X86 has dedicated unpack instructions that can handle specific blend
10107   // operations: UNPCKH and UNPCKL.
10108   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10109     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10110   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10111     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10112
10113   // VSHUFPD instruction - mask 0/1, 8/9, 2/3, 10/11, 4/5, 12/13, 6/7, 14/15
10114   bool ShufpdMask = true;
10115   unsigned Immediate = 0;
10116   for (int i = 0; i < 8; ++i) {
10117     if (Mask[i] < 0)
10118       continue;
10119     int Val = (i & 6) + 8 * (i & 1);
10120     if (Mask[i] < Val ||  Mask[i] > Val+1) {
10121       ShufpdMask = false;
10122       break;
10123     }
10124     Immediate |= (Mask[i]%2) << i;
10125   }
10126   if (ShufpdMask)
10127       return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10128                          DAG.getConstant(Immediate, DL, MVT::i8));
10129
10130   // PERMILPD instruction - mask 0/1, 0/1, 2/3, 2/3, 4/5, 4/5, 6/7, 6/7
10131   if (isSingleInputShuffleMask(Mask)) {
10132     bool PermilMask = true;
10133     unsigned Immediate = 0;
10134     for (int i = 0; i < 8; ++i) {
10135       if (Mask[i] < 0)
10136         continue;
10137       int Val = (i & 6);
10138       if (Mask[i] < Val ||  Mask[i] > Val+1) {
10139         PermilMask = false;
10140         break;
10141       }
10142       Immediate |= (Mask[i]%2) << i;
10143     }
10144     if (PermilMask)
10145       return DAG.getNode(X86ISD::VPERMILPI, DL, VT, V1,
10146                          DAG.getConstant(Immediate, DL, MVT::i8));
10147
10148     SmallVector<int, 4> RepeatedMask;
10149     if (is256BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10150       unsigned Immediate = 0;
10151       for (int i = 0; i < 4; ++i)
10152         if (RepeatedMask[i] > 0)
10153           Immediate |= (RepeatedMask[i] & 3) << (i*2);
10154       return DAG.getNode(X86ISD::VPERMI, DL, VT, V1,
10155                          DAG.getConstant(Immediate, DL, MVT::i8));
10156     }
10157   }
10158   SDValue VPermMask[8];
10159   for (int i = 0; i < 8; ++i)
10160     VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i64)
10161                                : DAG.getConstant(Mask[i], DL, MVT::i64);
10162   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i64,
10163                                  VPermMask);
10164   if (isSingleInputShuffleMask(Mask))
10165     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10166
10167   return DAG.getNode(X86ISD::VPERMV3, DL, VT, MaskNode, V1, V2);
10168 }
10169
10170 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10171 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10172                                        const X86Subtarget *Subtarget,
10173                                        SelectionDAG &DAG) {
10174   SDLoc DL(Op);
10175   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10176   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10177   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10178   ArrayRef<int> Mask = SVOp->getMask();
10179   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10180
10181   // Use dedicated unpack instructions for masks that match their pattern.
10182   if (isShuffleEquivalent(V1, V2, Mask,
10183                           {// First 128-bit lane.
10184                            0, 16, 1, 17, 4, 20, 5, 21,
10185                            // Second 128-bit lane.
10186                            8, 24, 9, 25, 12, 28, 13, 29}))
10187     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
10188   if (isShuffleEquivalent(V1, V2, Mask,
10189                           {// First 128-bit lane.
10190                            2, 18, 3, 19, 6, 22, 7, 23,
10191                            // Second 128-bit lane.
10192                            10, 26, 11, 27, 14, 30, 15, 31}))
10193     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10194
10195   // FIXME: Implement direct support for this type!
10196   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10197 }
10198
10199 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10200 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10201                                        const X86Subtarget *Subtarget,
10202                                        SelectionDAG &DAG) {
10203   SDLoc DL(Op);
10204   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10205   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10206   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10207   ArrayRef<int> Mask = SVOp->getMask();
10208   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10209
10210   // Use dedicated unpack instructions for masks that match their pattern.
10211   if (isShuffleEquivalent(V1, V2, Mask,
10212                           {// First 128-bit lane.
10213                            0, 16, 1, 17, 4, 20, 5, 21,
10214                            // Second 128-bit lane.
10215                            8, 24, 9, 25, 12, 28, 13, 29}))
10216     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10217   if (isShuffleEquivalent(V1, V2, Mask,
10218                           {// First 128-bit lane.
10219                            2, 18, 3, 19, 6, 22, 7, 23,
10220                            // Second 128-bit lane.
10221                            10, 26, 11, 27, 14, 30, 15, 31}))
10222     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10223
10224   // FIXME: Implement direct support for this type!
10225   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10226 }
10227
10228 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10229 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10230                                         const X86Subtarget *Subtarget,
10231                                         SelectionDAG &DAG) {
10232   SDLoc DL(Op);
10233   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10234   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10235   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10236   ArrayRef<int> Mask = SVOp->getMask();
10237   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10238   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10239
10240   // FIXME: Implement direct support for this type!
10241   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10242 }
10243
10244 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10245 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10246                                        const X86Subtarget *Subtarget,
10247                                        SelectionDAG &DAG) {
10248   SDLoc DL(Op);
10249   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10250   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10251   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10252   ArrayRef<int> Mask = SVOp->getMask();
10253   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10254   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10255
10256   // FIXME: Implement direct support for this type!
10257   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10258 }
10259
10260 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10261 ///
10262 /// This routine either breaks down the specific type of a 512-bit x86 vector
10263 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10264 /// together based on the available instructions.
10265 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10266                                         MVT VT, const X86Subtarget *Subtarget,
10267                                         SelectionDAG &DAG) {
10268   SDLoc DL(Op);
10269   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10270   ArrayRef<int> Mask = SVOp->getMask();
10271   assert(Subtarget->hasAVX512() &&
10272          "Cannot lower 512-bit vectors w/ basic ISA!");
10273
10274   // Check for being able to broadcast a single element.
10275   if (SDValue Broadcast =
10276           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10277     return Broadcast;
10278
10279   // Dispatch to each element type for lowering. If we don't have supprot for
10280   // specific element type shuffles at 512 bits, immediately split them and
10281   // lower them. Each lowering routine of a given type is allowed to assume that
10282   // the requisite ISA extensions for that element type are available.
10283   switch (VT.SimpleTy) {
10284   case MVT::v8f64:
10285   case MVT::v8i64:
10286     return lowerV8X64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10287   case MVT::v16f32:
10288     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10289   case MVT::v16i32:
10290     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10291   case MVT::v32i16:
10292     if (Subtarget->hasBWI())
10293       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10294     break;
10295   case MVT::v64i8:
10296     if (Subtarget->hasBWI())
10297       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10298     break;
10299
10300   default:
10301     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10302   }
10303
10304   // Otherwise fall back on splitting.
10305   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10306 }
10307
10308 /// \brief Top-level lowering for x86 vector shuffles.
10309 ///
10310 /// This handles decomposition, canonicalization, and lowering of all x86
10311 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10312 /// above in helper routines. The canonicalization attempts to widen shuffles
10313 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10314 /// s.t. only one of the two inputs needs to be tested, etc.
10315 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10316                                   SelectionDAG &DAG) {
10317   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10318   ArrayRef<int> Mask = SVOp->getMask();
10319   SDValue V1 = Op.getOperand(0);
10320   SDValue V2 = Op.getOperand(1);
10321   MVT VT = Op.getSimpleValueType();
10322   int NumElements = VT.getVectorNumElements();
10323   SDLoc dl(Op);
10324
10325   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10326
10327   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10328   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10329   if (V1IsUndef && V2IsUndef)
10330     return DAG.getUNDEF(VT);
10331
10332   // When we create a shuffle node we put the UNDEF node to second operand,
10333   // but in some cases the first operand may be transformed to UNDEF.
10334   // In this case we should just commute the node.
10335   if (V1IsUndef)
10336     return DAG.getCommutedVectorShuffle(*SVOp);
10337
10338   // Check for non-undef masks pointing at an undef vector and make the masks
10339   // undef as well. This makes it easier to match the shuffle based solely on
10340   // the mask.
10341   if (V2IsUndef)
10342     for (int M : Mask)
10343       if (M >= NumElements) {
10344         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10345         for (int &M : NewMask)
10346           if (M >= NumElements)
10347             M = -1;
10348         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10349       }
10350
10351   // We actually see shuffles that are entirely re-arrangements of a set of
10352   // zero inputs. This mostly happens while decomposing complex shuffles into
10353   // simple ones. Directly lower these as a buildvector of zeros.
10354   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10355   if (Zeroable.all())
10356     return getZeroVector(VT, Subtarget, DAG, dl);
10357
10358   // Try to collapse shuffles into using a vector type with fewer elements but
10359   // wider element types. We cap this to not form integers or floating point
10360   // elements wider than 64 bits, but it might be interesting to form i128
10361   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10362   SmallVector<int, 16> WidenedMask;
10363   if (VT.getScalarSizeInBits() < 64 &&
10364       canWidenShuffleElements(Mask, WidenedMask)) {
10365     MVT NewEltVT = VT.isFloatingPoint()
10366                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10367                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10368     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10369     // Make sure that the new vector type is legal. For example, v2f64 isn't
10370     // legal on SSE1.
10371     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10372       V1 = DAG.getBitcast(NewVT, V1);
10373       V2 = DAG.getBitcast(NewVT, V2);
10374       return DAG.getBitcast(
10375           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10376     }
10377   }
10378
10379   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10380   for (int M : SVOp->getMask())
10381     if (M < 0)
10382       ++NumUndefElements;
10383     else if (M < NumElements)
10384       ++NumV1Elements;
10385     else
10386       ++NumV2Elements;
10387
10388   // Commute the shuffle as needed such that more elements come from V1 than
10389   // V2. This allows us to match the shuffle pattern strictly on how many
10390   // elements come from V1 without handling the symmetric cases.
10391   if (NumV2Elements > NumV1Elements)
10392     return DAG.getCommutedVectorShuffle(*SVOp);
10393
10394   // When the number of V1 and V2 elements are the same, try to minimize the
10395   // number of uses of V2 in the low half of the vector. When that is tied,
10396   // ensure that the sum of indices for V1 is equal to or lower than the sum
10397   // indices for V2. When those are equal, try to ensure that the number of odd
10398   // indices for V1 is lower than the number of odd indices for V2.
10399   if (NumV1Elements == NumV2Elements) {
10400     int LowV1Elements = 0, LowV2Elements = 0;
10401     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10402       if (M >= NumElements)
10403         ++LowV2Elements;
10404       else if (M >= 0)
10405         ++LowV1Elements;
10406     if (LowV2Elements > LowV1Elements) {
10407       return DAG.getCommutedVectorShuffle(*SVOp);
10408     } else if (LowV2Elements == LowV1Elements) {
10409       int SumV1Indices = 0, SumV2Indices = 0;
10410       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10411         if (SVOp->getMask()[i] >= NumElements)
10412           SumV2Indices += i;
10413         else if (SVOp->getMask()[i] >= 0)
10414           SumV1Indices += i;
10415       if (SumV2Indices < SumV1Indices) {
10416         return DAG.getCommutedVectorShuffle(*SVOp);
10417       } else if (SumV2Indices == SumV1Indices) {
10418         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10419         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10420           if (SVOp->getMask()[i] >= NumElements)
10421             NumV2OddIndices += i % 2;
10422           else if (SVOp->getMask()[i] >= 0)
10423             NumV1OddIndices += i % 2;
10424         if (NumV2OddIndices < NumV1OddIndices)
10425           return DAG.getCommutedVectorShuffle(*SVOp);
10426       }
10427     }
10428   }
10429
10430   // For each vector width, delegate to a specialized lowering routine.
10431   if (VT.getSizeInBits() == 128)
10432     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10433
10434   if (VT.getSizeInBits() == 256)
10435     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10436
10437   // Force AVX-512 vectors to be scalarized for now.
10438   // FIXME: Implement AVX-512 support!
10439   if (VT.getSizeInBits() == 512)
10440     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10441
10442   llvm_unreachable("Unimplemented!");
10443 }
10444
10445 // This function assumes its argument is a BUILD_VECTOR of constants or
10446 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10447 // true.
10448 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10449                                     unsigned &MaskValue) {
10450   MaskValue = 0;
10451   unsigned NumElems = BuildVector->getNumOperands();
10452   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10453   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10454   unsigned NumElemsInLane = NumElems / NumLanes;
10455
10456   // Blend for v16i16 should be symetric for the both lanes.
10457   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10458     SDValue EltCond = BuildVector->getOperand(i);
10459     SDValue SndLaneEltCond =
10460         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10461
10462     int Lane1Cond = -1, Lane2Cond = -1;
10463     if (isa<ConstantSDNode>(EltCond))
10464       Lane1Cond = !isZero(EltCond);
10465     if (isa<ConstantSDNode>(SndLaneEltCond))
10466       Lane2Cond = !isZero(SndLaneEltCond);
10467
10468     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10469       // Lane1Cond != 0, means we want the first argument.
10470       // Lane1Cond == 0, means we want the second argument.
10471       // The encoding of this argument is 0 for the first argument, 1
10472       // for the second. Therefore, invert the condition.
10473       MaskValue |= !Lane1Cond << i;
10474     else if (Lane1Cond < 0)
10475       MaskValue |= !Lane2Cond << i;
10476     else
10477       return false;
10478   }
10479   return true;
10480 }
10481
10482 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10483 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10484                                            const X86Subtarget *Subtarget,
10485                                            SelectionDAG &DAG) {
10486   SDValue Cond = Op.getOperand(0);
10487   SDValue LHS = Op.getOperand(1);
10488   SDValue RHS = Op.getOperand(2);
10489   SDLoc dl(Op);
10490   MVT VT = Op.getSimpleValueType();
10491
10492   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10493     return SDValue();
10494   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10495
10496   // Only non-legal VSELECTs reach this lowering, convert those into generic
10497   // shuffles and re-use the shuffle lowering path for blends.
10498   SmallVector<int, 32> Mask;
10499   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10500     SDValue CondElt = CondBV->getOperand(i);
10501     Mask.push_back(
10502         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10503   }
10504   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10505 }
10506
10507 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10508   // A vselect where all conditions and data are constants can be optimized into
10509   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10510   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10511       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10512       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10513     return SDValue();
10514
10515   // Try to lower this to a blend-style vector shuffle. This can handle all
10516   // constant condition cases.
10517   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10518     return BlendOp;
10519
10520   // Variable blends are only legal from SSE4.1 onward.
10521   if (!Subtarget->hasSSE41())
10522     return SDValue();
10523
10524   // Only some types will be legal on some subtargets. If we can emit a legal
10525   // VSELECT-matching blend, return Op, and but if we need to expand, return
10526   // a null value.
10527   switch (Op.getSimpleValueType().SimpleTy) {
10528   default:
10529     // Most of the vector types have blends past SSE4.1.
10530     return Op;
10531
10532   case MVT::v32i8:
10533     // The byte blends for AVX vectors were introduced only in AVX2.
10534     if (Subtarget->hasAVX2())
10535       return Op;
10536
10537     return SDValue();
10538
10539   case MVT::v8i16:
10540   case MVT::v16i16:
10541     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10542     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10543       return Op;
10544
10545     // FIXME: We should custom lower this by fixing the condition and using i8
10546     // blends.
10547     return SDValue();
10548   }
10549 }
10550
10551 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10552   MVT VT = Op.getSimpleValueType();
10553   SDLoc dl(Op);
10554
10555   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10556     return SDValue();
10557
10558   if (VT.getSizeInBits() == 8) {
10559     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10560                                   Op.getOperand(0), Op.getOperand(1));
10561     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10562                                   DAG.getValueType(VT));
10563     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10564   }
10565
10566   if (VT.getSizeInBits() == 16) {
10567     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10568     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10569     if (Idx == 0)
10570       return DAG.getNode(
10571           ISD::TRUNCATE, dl, MVT::i16,
10572           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10573                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10574                       Op.getOperand(1)));
10575     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10576                                   Op.getOperand(0), Op.getOperand(1));
10577     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10578                                   DAG.getValueType(VT));
10579     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10580   }
10581
10582   if (VT == MVT::f32) {
10583     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10584     // the result back to FR32 register. It's only worth matching if the
10585     // result has a single use which is a store or a bitcast to i32.  And in
10586     // the case of a store, it's not worth it if the index is a constant 0,
10587     // because a MOVSSmr can be used instead, which is smaller and faster.
10588     if (!Op.hasOneUse())
10589       return SDValue();
10590     SDNode *User = *Op.getNode()->use_begin();
10591     if ((User->getOpcode() != ISD::STORE ||
10592          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10593           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10594         (User->getOpcode() != ISD::BITCAST ||
10595          User->getValueType(0) != MVT::i32))
10596       return SDValue();
10597     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10598                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10599                                   Op.getOperand(1));
10600     return DAG.getBitcast(MVT::f32, Extract);
10601   }
10602
10603   if (VT == MVT::i32 || VT == MVT::i64) {
10604     // ExtractPS/pextrq works with constant index.
10605     if (isa<ConstantSDNode>(Op.getOperand(1)))
10606       return Op;
10607   }
10608   return SDValue();
10609 }
10610
10611 /// Extract one bit from mask vector, like v16i1 or v8i1.
10612 /// AVX-512 feature.
10613 SDValue
10614 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10615   SDValue Vec = Op.getOperand(0);
10616   SDLoc dl(Vec);
10617   MVT VecVT = Vec.getSimpleValueType();
10618   SDValue Idx = Op.getOperand(1);
10619   MVT EltVT = Op.getSimpleValueType();
10620
10621   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10622   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10623          "Unexpected vector type in ExtractBitFromMaskVector");
10624
10625   // variable index can't be handled in mask registers,
10626   // extend vector to VR512
10627   if (!isa<ConstantSDNode>(Idx)) {
10628     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10629     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10630     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10631                               ExtVT.getVectorElementType(), Ext, Idx);
10632     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10633   }
10634
10635   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10636   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10637   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10638     rc = getRegClassFor(MVT::v16i1);
10639   unsigned MaxSift = rc->getSize()*8 - 1;
10640   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10641                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10642   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10643                     DAG.getConstant(MaxSift, dl, MVT::i8));
10644   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10645                        DAG.getIntPtrConstant(0, dl));
10646 }
10647
10648 SDValue
10649 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10650                                            SelectionDAG &DAG) const {
10651   SDLoc dl(Op);
10652   SDValue Vec = Op.getOperand(0);
10653   MVT VecVT = Vec.getSimpleValueType();
10654   SDValue Idx = Op.getOperand(1);
10655
10656   if (Op.getSimpleValueType() == MVT::i1)
10657     return ExtractBitFromMaskVector(Op, DAG);
10658
10659   if (!isa<ConstantSDNode>(Idx)) {
10660     if (VecVT.is512BitVector() ||
10661         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10662          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10663
10664       MVT MaskEltVT =
10665         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10666       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10667                                     MaskEltVT.getSizeInBits());
10668
10669       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10670       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10671                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10672                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10673       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10674       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10675                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10676     }
10677     return SDValue();
10678   }
10679
10680   // If this is a 256-bit vector result, first extract the 128-bit vector and
10681   // then extract the element from the 128-bit vector.
10682   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10683
10684     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10685     // Get the 128-bit vector.
10686     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10687     MVT EltVT = VecVT.getVectorElementType();
10688
10689     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10690
10691     //if (IdxVal >= NumElems/2)
10692     //  IdxVal -= NumElems/2;
10693     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10694     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10695                        DAG.getConstant(IdxVal, dl, MVT::i32));
10696   }
10697
10698   assert(VecVT.is128BitVector() && "Unexpected vector length");
10699
10700   if (Subtarget->hasSSE41()) {
10701     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10702     if (Res.getNode())
10703       return Res;
10704   }
10705
10706   MVT VT = Op.getSimpleValueType();
10707   // TODO: handle v16i8.
10708   if (VT.getSizeInBits() == 16) {
10709     SDValue Vec = Op.getOperand(0);
10710     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10711     if (Idx == 0)
10712       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10713                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10714                                      DAG.getBitcast(MVT::v4i32, Vec),
10715                                      Op.getOperand(1)));
10716     // Transform it so it match pextrw which produces a 32-bit result.
10717     MVT EltVT = MVT::i32;
10718     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10719                                   Op.getOperand(0), Op.getOperand(1));
10720     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10721                                   DAG.getValueType(VT));
10722     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10723   }
10724
10725   if (VT.getSizeInBits() == 32) {
10726     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10727     if (Idx == 0)
10728       return Op;
10729
10730     // SHUFPS the element to the lowest double word, then movss.
10731     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10732     MVT VVT = Op.getOperand(0).getSimpleValueType();
10733     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10734                                        DAG.getUNDEF(VVT), Mask);
10735     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10736                        DAG.getIntPtrConstant(0, dl));
10737   }
10738
10739   if (VT.getSizeInBits() == 64) {
10740     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10741     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10742     //        to match extract_elt for f64.
10743     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10744     if (Idx == 0)
10745       return Op;
10746
10747     // UNPCKHPD the element to the lowest double word, then movsd.
10748     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10749     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10750     int Mask[2] = { 1, -1 };
10751     MVT VVT = Op.getOperand(0).getSimpleValueType();
10752     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10753                                        DAG.getUNDEF(VVT), Mask);
10754     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10755                        DAG.getIntPtrConstant(0, dl));
10756   }
10757
10758   return SDValue();
10759 }
10760
10761 /// Insert one bit to mask vector, like v16i1 or v8i1.
10762 /// AVX-512 feature.
10763 SDValue
10764 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10765   SDLoc dl(Op);
10766   SDValue Vec = Op.getOperand(0);
10767   SDValue Elt = Op.getOperand(1);
10768   SDValue Idx = Op.getOperand(2);
10769   MVT VecVT = Vec.getSimpleValueType();
10770
10771   if (!isa<ConstantSDNode>(Idx)) {
10772     // Non constant index. Extend source and destination,
10773     // insert element and then truncate the result.
10774     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10775     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10776     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10777       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10778       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10779     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10780   }
10781
10782   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10783   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10784   if (IdxVal)
10785     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10786                            DAG.getConstant(IdxVal, dl, MVT::i8));
10787   if (Vec.getOpcode() == ISD::UNDEF)
10788     return EltInVec;
10789   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10790 }
10791
10792 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10793                                                   SelectionDAG &DAG) const {
10794   MVT VT = Op.getSimpleValueType();
10795   MVT EltVT = VT.getVectorElementType();
10796
10797   if (EltVT == MVT::i1)
10798     return InsertBitToMaskVector(Op, DAG);
10799
10800   SDLoc dl(Op);
10801   SDValue N0 = Op.getOperand(0);
10802   SDValue N1 = Op.getOperand(1);
10803   SDValue N2 = Op.getOperand(2);
10804   if (!isa<ConstantSDNode>(N2))
10805     return SDValue();
10806   auto *N2C = cast<ConstantSDNode>(N2);
10807   unsigned IdxVal = N2C->getZExtValue();
10808
10809   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10810   // into that, and then insert the subvector back into the result.
10811   if (VT.is256BitVector() || VT.is512BitVector()) {
10812     // With a 256-bit vector, we can insert into the zero element efficiently
10813     // using a blend if we have AVX or AVX2 and the right data type.
10814     if (VT.is256BitVector() && IdxVal == 0) {
10815       // TODO: It is worthwhile to cast integer to floating point and back
10816       // and incur a domain crossing penalty if that's what we'll end up
10817       // doing anyway after extracting to a 128-bit vector.
10818       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10819           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10820         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10821         N2 = DAG.getIntPtrConstant(1, dl);
10822         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10823       }
10824     }
10825
10826     // Get the desired 128-bit vector chunk.
10827     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10828
10829     // Insert the element into the desired chunk.
10830     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10831     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10832
10833     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10834                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10835
10836     // Insert the changed part back into the bigger vector
10837     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10838   }
10839   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10840
10841   if (Subtarget->hasSSE41()) {
10842     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10843       unsigned Opc;
10844       if (VT == MVT::v8i16) {
10845         Opc = X86ISD::PINSRW;
10846       } else {
10847         assert(VT == MVT::v16i8);
10848         Opc = X86ISD::PINSRB;
10849       }
10850
10851       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10852       // argument.
10853       if (N1.getValueType() != MVT::i32)
10854         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10855       if (N2.getValueType() != MVT::i32)
10856         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10857       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10858     }
10859
10860     if (EltVT == MVT::f32) {
10861       // Bits [7:6] of the constant are the source select. This will always be
10862       //   zero here. The DAG Combiner may combine an extract_elt index into
10863       //   these bits. For example (insert (extract, 3), 2) could be matched by
10864       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10865       // Bits [5:4] of the constant are the destination select. This is the
10866       //   value of the incoming immediate.
10867       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10868       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10869
10870       const Function *F = DAG.getMachineFunction().getFunction();
10871       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10872       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10873         // If this is an insertion of 32-bits into the low 32-bits of
10874         // a vector, we prefer to generate a blend with immediate rather
10875         // than an insertps. Blends are simpler operations in hardware and so
10876         // will always have equal or better performance than insertps.
10877         // But if optimizing for size and there's a load folding opportunity,
10878         // generate insertps because blendps does not have a 32-bit memory
10879         // operand form.
10880         N2 = DAG.getIntPtrConstant(1, dl);
10881         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10882         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10883       }
10884       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10885       // Create this as a scalar to vector..
10886       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10887       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10888     }
10889
10890     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10891       // PINSR* works with constant index.
10892       return Op;
10893     }
10894   }
10895
10896   if (EltVT == MVT::i8)
10897     return SDValue();
10898
10899   if (EltVT.getSizeInBits() == 16) {
10900     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10901     // as its second argument.
10902     if (N1.getValueType() != MVT::i32)
10903       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10904     if (N2.getValueType() != MVT::i32)
10905       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10906     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10907   }
10908   return SDValue();
10909 }
10910
10911 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10912   SDLoc dl(Op);
10913   MVT OpVT = Op.getSimpleValueType();
10914
10915   // If this is a 256-bit vector result, first insert into a 128-bit
10916   // vector and then insert into the 256-bit vector.
10917   if (!OpVT.is128BitVector()) {
10918     // Insert into a 128-bit vector.
10919     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10920     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10921                                  OpVT.getVectorNumElements() / SizeFactor);
10922
10923     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10924
10925     // Insert the 128-bit vector.
10926     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10927   }
10928
10929   if (OpVT == MVT::v1i64 &&
10930       Op.getOperand(0).getValueType() == MVT::i64)
10931     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10932
10933   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10934   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10935   return DAG.getBitcast(
10936       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
10937 }
10938
10939 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10940 // a simple subregister reference or explicit instructions to grab
10941 // upper bits of a vector.
10942 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10943                                       SelectionDAG &DAG) {
10944   SDLoc dl(Op);
10945   SDValue In =  Op.getOperand(0);
10946   SDValue Idx = Op.getOperand(1);
10947   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10948   MVT ResVT   = Op.getSimpleValueType();
10949   MVT InVT    = In.getSimpleValueType();
10950
10951   if (Subtarget->hasFp256()) {
10952     if (ResVT.is128BitVector() &&
10953         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10954         isa<ConstantSDNode>(Idx)) {
10955       return Extract128BitVector(In, IdxVal, DAG, dl);
10956     }
10957     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10958         isa<ConstantSDNode>(Idx)) {
10959       return Extract256BitVector(In, IdxVal, DAG, dl);
10960     }
10961   }
10962   return SDValue();
10963 }
10964
10965 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10966 // simple superregister reference or explicit instructions to insert
10967 // the upper bits of a vector.
10968 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10969                                      SelectionDAG &DAG) {
10970   if (!Subtarget->hasAVX())
10971     return SDValue();
10972
10973   SDLoc dl(Op);
10974   SDValue Vec = Op.getOperand(0);
10975   SDValue SubVec = Op.getOperand(1);
10976   SDValue Idx = Op.getOperand(2);
10977
10978   if (!isa<ConstantSDNode>(Idx))
10979     return SDValue();
10980
10981   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10982   MVT OpVT = Op.getSimpleValueType();
10983   MVT SubVecVT = SubVec.getSimpleValueType();
10984
10985   // Fold two 16-byte subvector loads into one 32-byte load:
10986   // (insert_subvector (insert_subvector undef, (load addr), 0),
10987   //                   (load addr + 16), Elts/2)
10988   // --> load32 addr
10989   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10990       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10991       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10992       !Subtarget->isUnalignedMem32Slow()) {
10993     SDValue SubVec2 = Vec.getOperand(1);
10994     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10995       if (Idx2->getZExtValue() == 0) {
10996         SDValue Ops[] = { SubVec2, SubVec };
10997         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10998         if (LD.getNode())
10999           return LD;
11000       }
11001     }
11002   }
11003
11004   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11005       SubVecVT.is128BitVector())
11006     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11007
11008   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11009     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11010
11011   if (OpVT.getVectorElementType() == MVT::i1) {
11012     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11013       return Op;
11014     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11015     SDValue Undef = DAG.getUNDEF(OpVT);
11016     unsigned NumElems = OpVT.getVectorNumElements();
11017     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11018
11019     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11020       // Zero upper bits of the Vec
11021       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11022       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11023
11024       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11025                                  SubVec, ZeroIdx);
11026       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11027       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11028     }
11029     if (IdxVal == 0) {
11030       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11031                                  SubVec, ZeroIdx);
11032       // Zero upper bits of the Vec2
11033       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11034       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11035       // Zero lower bits of the Vec
11036       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11037       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11038       // Merge them together
11039       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11040     }
11041   }
11042   return SDValue();
11043 }
11044
11045 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11046 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11047 // one of the above mentioned nodes. It has to be wrapped because otherwise
11048 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11049 // be used to form addressing mode. These wrapped nodes will be selected
11050 // into MOV32ri.
11051 SDValue
11052 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11053   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11054
11055   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11056   // global base reg.
11057   unsigned char OpFlag = 0;
11058   unsigned WrapperKind = X86ISD::Wrapper;
11059   CodeModel::Model M = DAG.getTarget().getCodeModel();
11060
11061   if (Subtarget->isPICStyleRIPRel() &&
11062       (M == CodeModel::Small || M == CodeModel::Kernel))
11063     WrapperKind = X86ISD::WrapperRIP;
11064   else if (Subtarget->isPICStyleGOT())
11065     OpFlag = X86II::MO_GOTOFF;
11066   else if (Subtarget->isPICStyleStubPIC())
11067     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11068
11069   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
11070                                              CP->getAlignment(),
11071                                              CP->getOffset(), OpFlag);
11072   SDLoc DL(CP);
11073   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11074   // With PIC, the address is actually $g + Offset.
11075   if (OpFlag) {
11076     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11077                          DAG.getNode(X86ISD::GlobalBaseReg,
11078                                      SDLoc(), getPointerTy()),
11079                          Result);
11080   }
11081
11082   return Result;
11083 }
11084
11085 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11086   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11087
11088   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11089   // global base reg.
11090   unsigned char OpFlag = 0;
11091   unsigned WrapperKind = X86ISD::Wrapper;
11092   CodeModel::Model M = DAG.getTarget().getCodeModel();
11093
11094   if (Subtarget->isPICStyleRIPRel() &&
11095       (M == CodeModel::Small || M == CodeModel::Kernel))
11096     WrapperKind = X86ISD::WrapperRIP;
11097   else if (Subtarget->isPICStyleGOT())
11098     OpFlag = X86II::MO_GOTOFF;
11099   else if (Subtarget->isPICStyleStubPIC())
11100     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11101
11102   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
11103                                           OpFlag);
11104   SDLoc DL(JT);
11105   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11106
11107   // With PIC, the address is actually $g + Offset.
11108   if (OpFlag)
11109     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11110                          DAG.getNode(X86ISD::GlobalBaseReg,
11111                                      SDLoc(), getPointerTy()),
11112                          Result);
11113
11114   return Result;
11115 }
11116
11117 SDValue
11118 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11119   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11120
11121   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11122   // global base reg.
11123   unsigned char OpFlag = 0;
11124   unsigned WrapperKind = X86ISD::Wrapper;
11125   CodeModel::Model M = DAG.getTarget().getCodeModel();
11126
11127   if (Subtarget->isPICStyleRIPRel() &&
11128       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11129     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11130       OpFlag = X86II::MO_GOTPCREL;
11131     WrapperKind = X86ISD::WrapperRIP;
11132   } else if (Subtarget->isPICStyleGOT()) {
11133     OpFlag = X86II::MO_GOT;
11134   } else if (Subtarget->isPICStyleStubPIC()) {
11135     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11136   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11137     OpFlag = X86II::MO_DARWIN_NONLAZY;
11138   }
11139
11140   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11141
11142   SDLoc DL(Op);
11143   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11144
11145   // With PIC, the address is actually $g + Offset.
11146   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11147       !Subtarget->is64Bit()) {
11148     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11149                          DAG.getNode(X86ISD::GlobalBaseReg,
11150                                      SDLoc(), getPointerTy()),
11151                          Result);
11152   }
11153
11154   // For symbols that require a load from a stub to get the address, emit the
11155   // load.
11156   if (isGlobalStubReference(OpFlag))
11157     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11158                          MachinePointerInfo::getGOT(), false, false, false, 0);
11159
11160   return Result;
11161 }
11162
11163 SDValue
11164 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11165   // Create the TargetBlockAddressAddress node.
11166   unsigned char OpFlags =
11167     Subtarget->ClassifyBlockAddressReference();
11168   CodeModel::Model M = DAG.getTarget().getCodeModel();
11169   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11170   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11171   SDLoc dl(Op);
11172   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11173                                              OpFlags);
11174
11175   if (Subtarget->isPICStyleRIPRel() &&
11176       (M == CodeModel::Small || M == CodeModel::Kernel))
11177     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11178   else
11179     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11180
11181   // With PIC, the address is actually $g + Offset.
11182   if (isGlobalRelativeToPICBase(OpFlags)) {
11183     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11184                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11185                          Result);
11186   }
11187
11188   return Result;
11189 }
11190
11191 SDValue
11192 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11193                                       int64_t Offset, SelectionDAG &DAG) const {
11194   // Create the TargetGlobalAddress node, folding in the constant
11195   // offset if it is legal.
11196   unsigned char OpFlags =
11197       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11198   CodeModel::Model M = DAG.getTarget().getCodeModel();
11199   SDValue Result;
11200   if (OpFlags == X86II::MO_NO_FLAG &&
11201       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11202     // A direct static reference to a global.
11203     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11204     Offset = 0;
11205   } else {
11206     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11207   }
11208
11209   if (Subtarget->isPICStyleRIPRel() &&
11210       (M == CodeModel::Small || M == CodeModel::Kernel))
11211     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11212   else
11213     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11214
11215   // With PIC, the address is actually $g + Offset.
11216   if (isGlobalRelativeToPICBase(OpFlags)) {
11217     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11218                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11219                          Result);
11220   }
11221
11222   // For globals that require a load from a stub to get the address, emit the
11223   // load.
11224   if (isGlobalStubReference(OpFlags))
11225     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11226                          MachinePointerInfo::getGOT(), false, false, false, 0);
11227
11228   // If there was a non-zero offset that we didn't fold, create an explicit
11229   // addition for it.
11230   if (Offset != 0)
11231     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11232                          DAG.getConstant(Offset, dl, getPointerTy()));
11233
11234   return Result;
11235 }
11236
11237 SDValue
11238 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11239   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11240   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11241   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11242 }
11243
11244 static SDValue
11245 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11246            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11247            unsigned char OperandFlags, bool LocalDynamic = false) {
11248   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11249   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11250   SDLoc dl(GA);
11251   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11252                                            GA->getValueType(0),
11253                                            GA->getOffset(),
11254                                            OperandFlags);
11255
11256   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11257                                            : X86ISD::TLSADDR;
11258
11259   if (InFlag) {
11260     SDValue Ops[] = { Chain,  TGA, *InFlag };
11261     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11262   } else {
11263     SDValue Ops[]  = { Chain, TGA };
11264     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11265   }
11266
11267   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11268   MFI->setAdjustsStack(true);
11269   MFI->setHasCalls(true);
11270
11271   SDValue Flag = Chain.getValue(1);
11272   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11273 }
11274
11275 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11276 static SDValue
11277 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11278                                 const EVT PtrVT) {
11279   SDValue InFlag;
11280   SDLoc dl(GA);  // ? function entry point might be better
11281   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11282                                    DAG.getNode(X86ISD::GlobalBaseReg,
11283                                                SDLoc(), PtrVT), InFlag);
11284   InFlag = Chain.getValue(1);
11285
11286   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11287 }
11288
11289 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11290 static SDValue
11291 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11292                                 const EVT PtrVT) {
11293   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11294                     X86::RAX, X86II::MO_TLSGD);
11295 }
11296
11297 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11298                                            SelectionDAG &DAG,
11299                                            const EVT PtrVT,
11300                                            bool is64Bit) {
11301   SDLoc dl(GA);
11302
11303   // Get the start address of the TLS block for this module.
11304   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11305       .getInfo<X86MachineFunctionInfo>();
11306   MFI->incNumLocalDynamicTLSAccesses();
11307
11308   SDValue Base;
11309   if (is64Bit) {
11310     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11311                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11312   } else {
11313     SDValue InFlag;
11314     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11315         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11316     InFlag = Chain.getValue(1);
11317     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11318                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11319   }
11320
11321   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11322   // of Base.
11323
11324   // Build x@dtpoff.
11325   unsigned char OperandFlags = X86II::MO_DTPOFF;
11326   unsigned WrapperKind = X86ISD::Wrapper;
11327   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11328                                            GA->getValueType(0),
11329                                            GA->getOffset(), OperandFlags);
11330   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11331
11332   // Add x@dtpoff with the base.
11333   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11334 }
11335
11336 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11337 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11338                                    const EVT PtrVT, TLSModel::Model model,
11339                                    bool is64Bit, bool isPIC) {
11340   SDLoc dl(GA);
11341
11342   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11343   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11344                                                          is64Bit ? 257 : 256));
11345
11346   SDValue ThreadPointer =
11347       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11348                   MachinePointerInfo(Ptr), false, false, false, 0);
11349
11350   unsigned char OperandFlags = 0;
11351   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11352   // initialexec.
11353   unsigned WrapperKind = X86ISD::Wrapper;
11354   if (model == TLSModel::LocalExec) {
11355     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11356   } else if (model == TLSModel::InitialExec) {
11357     if (is64Bit) {
11358       OperandFlags = X86II::MO_GOTTPOFF;
11359       WrapperKind = X86ISD::WrapperRIP;
11360     } else {
11361       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11362     }
11363   } else {
11364     llvm_unreachable("Unexpected model");
11365   }
11366
11367   // emit "addl x@ntpoff,%eax" (local exec)
11368   // or "addl x@indntpoff,%eax" (initial exec)
11369   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11370   SDValue TGA =
11371       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11372                                  GA->getOffset(), OperandFlags);
11373   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11374
11375   if (model == TLSModel::InitialExec) {
11376     if (isPIC && !is64Bit) {
11377       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11378                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11379                            Offset);
11380     }
11381
11382     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11383                          MachinePointerInfo::getGOT(), false, false, false, 0);
11384   }
11385
11386   // The address of the thread local variable is the add of the thread
11387   // pointer with the offset of the variable.
11388   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11389 }
11390
11391 SDValue
11392 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11393
11394   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11395   const GlobalValue *GV = GA->getGlobal();
11396
11397   if (Subtarget->isTargetELF()) {
11398     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11399     switch (model) {
11400       case TLSModel::GeneralDynamic:
11401         if (Subtarget->is64Bit())
11402           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11403         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11404       case TLSModel::LocalDynamic:
11405         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11406                                            Subtarget->is64Bit());
11407       case TLSModel::InitialExec:
11408       case TLSModel::LocalExec:
11409         return LowerToTLSExecModel(
11410             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11411             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11412     }
11413     llvm_unreachable("Unknown TLS model.");
11414   }
11415
11416   if (Subtarget->isTargetDarwin()) {
11417     // Darwin only has one model of TLS.  Lower to that.
11418     unsigned char OpFlag = 0;
11419     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11420                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11421
11422     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11423     // global base reg.
11424     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11425                  !Subtarget->is64Bit();
11426     if (PIC32)
11427       OpFlag = X86II::MO_TLVP_PIC_BASE;
11428     else
11429       OpFlag = X86II::MO_TLVP;
11430     SDLoc DL(Op);
11431     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11432                                                 GA->getValueType(0),
11433                                                 GA->getOffset(), OpFlag);
11434     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11435
11436     // With PIC32, the address is actually $g + Offset.
11437     if (PIC32)
11438       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11439                            DAG.getNode(X86ISD::GlobalBaseReg,
11440                                        SDLoc(), getPointerTy()),
11441                            Offset);
11442
11443     // Lowering the machine isd will make sure everything is in the right
11444     // location.
11445     SDValue Chain = DAG.getEntryNode();
11446     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11447     SDValue Args[] = { Chain, Offset };
11448     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11449
11450     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11451     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11452     MFI->setAdjustsStack(true);
11453
11454     // And our return value (tls address) is in the standard call return value
11455     // location.
11456     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11457     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11458                               Chain.getValue(1));
11459   }
11460
11461   if (Subtarget->isTargetKnownWindowsMSVC() ||
11462       Subtarget->isTargetWindowsGNU()) {
11463     // Just use the implicit TLS architecture
11464     // Need to generate someting similar to:
11465     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11466     //                                  ; from TEB
11467     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11468     //   mov     rcx, qword [rdx+rcx*8]
11469     //   mov     eax, .tls$:tlsvar
11470     //   [rax+rcx] contains the address
11471     // Windows 64bit: gs:0x58
11472     // Windows 32bit: fs:__tls_array
11473
11474     SDLoc dl(GA);
11475     SDValue Chain = DAG.getEntryNode();
11476
11477     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11478     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11479     // use its literal value of 0x2C.
11480     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11481                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11482                                                              256)
11483                                         : Type::getInt32PtrTy(*DAG.getContext(),
11484                                                               257));
11485
11486     SDValue TlsArray =
11487         Subtarget->is64Bit()
11488             ? DAG.getIntPtrConstant(0x58, dl)
11489             : (Subtarget->isTargetWindowsGNU()
11490                    ? DAG.getIntPtrConstant(0x2C, dl)
11491                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11492
11493     SDValue ThreadPointer =
11494         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11495                     MachinePointerInfo(Ptr), false, false, false, 0);
11496
11497     SDValue res;
11498     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11499       res = ThreadPointer;
11500     } else {
11501       // Load the _tls_index variable
11502       SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11503       if (Subtarget->is64Bit())
11504         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain, IDX,
11505                              MachinePointerInfo(), MVT::i32, false, false,
11506                              false, 0);
11507       else
11508         IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11509                           false, false, false, 0);
11510
11511       SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11512                                       getPointerTy());
11513       IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11514
11515       res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11516     }
11517
11518     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11519                       false, false, false, 0);
11520
11521     // Get the offset of start of .tls section
11522     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11523                                              GA->getValueType(0),
11524                                              GA->getOffset(), X86II::MO_SECREL);
11525     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11526
11527     // The address of the thread local variable is the add of the thread
11528     // pointer with the offset of the variable.
11529     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11530   }
11531
11532   llvm_unreachable("TLS not implemented for this target.");
11533 }
11534
11535 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11536 /// and take a 2 x i32 value to shift plus a shift amount.
11537 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11538   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11539   MVT VT = Op.getSimpleValueType();
11540   unsigned VTBits = VT.getSizeInBits();
11541   SDLoc dl(Op);
11542   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11543   SDValue ShOpLo = Op.getOperand(0);
11544   SDValue ShOpHi = Op.getOperand(1);
11545   SDValue ShAmt  = Op.getOperand(2);
11546   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11547   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11548   // during isel.
11549   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11550                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11551   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11552                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11553                        : DAG.getConstant(0, dl, VT);
11554
11555   SDValue Tmp2, Tmp3;
11556   if (Op.getOpcode() == ISD::SHL_PARTS) {
11557     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11558     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11559   } else {
11560     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11561     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11562   }
11563
11564   // If the shift amount is larger or equal than the width of a part we can't
11565   // rely on the results of shld/shrd. Insert a test and select the appropriate
11566   // values for large shift amounts.
11567   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11568                                 DAG.getConstant(VTBits, dl, MVT::i8));
11569   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11570                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11571
11572   SDValue Hi, Lo;
11573   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11574   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11575   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11576
11577   if (Op.getOpcode() == ISD::SHL_PARTS) {
11578     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11579     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11580   } else {
11581     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11582     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11583   }
11584
11585   SDValue Ops[2] = { Lo, Hi };
11586   return DAG.getMergeValues(Ops, dl);
11587 }
11588
11589 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11590                                            SelectionDAG &DAG) const {
11591   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11592   SDLoc dl(Op);
11593
11594   if (SrcVT.isVector()) {
11595     if (SrcVT.getVectorElementType() == MVT::i1) {
11596       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11597       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11598                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11599                                      Op.getOperand(0)));
11600     }
11601     return SDValue();
11602   }
11603
11604   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11605          "Unknown SINT_TO_FP to lower!");
11606
11607   // These are really Legal; return the operand so the caller accepts it as
11608   // Legal.
11609   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11610     return Op;
11611   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11612       Subtarget->is64Bit()) {
11613     return Op;
11614   }
11615
11616   unsigned Size = SrcVT.getSizeInBits()/8;
11617   MachineFunction &MF = DAG.getMachineFunction();
11618   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11619   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11620   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11621                                StackSlot,
11622                                MachinePointerInfo::getFixedStack(SSFI),
11623                                false, false, 0);
11624   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11625 }
11626
11627 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11628                                      SDValue StackSlot,
11629                                      SelectionDAG &DAG) const {
11630   // Build the FILD
11631   SDLoc DL(Op);
11632   SDVTList Tys;
11633   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11634   if (useSSE)
11635     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11636   else
11637     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11638
11639   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11640
11641   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11642   MachineMemOperand *MMO;
11643   if (FI) {
11644     int SSFI = FI->getIndex();
11645     MMO =
11646       DAG.getMachineFunction()
11647       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11648                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11649   } else {
11650     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11651     StackSlot = StackSlot.getOperand(1);
11652   }
11653   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11654   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11655                                            X86ISD::FILD, DL,
11656                                            Tys, Ops, SrcVT, MMO);
11657
11658   if (useSSE) {
11659     Chain = Result.getValue(1);
11660     SDValue InFlag = Result.getValue(2);
11661
11662     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11663     // shouldn't be necessary except that RFP cannot be live across
11664     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11665     MachineFunction &MF = DAG.getMachineFunction();
11666     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11667     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11668     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11669     Tys = DAG.getVTList(MVT::Other);
11670     SDValue Ops[] = {
11671       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11672     };
11673     MachineMemOperand *MMO =
11674       DAG.getMachineFunction()
11675       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11676                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11677
11678     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11679                                     Ops, Op.getValueType(), MMO);
11680     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11681                          MachinePointerInfo::getFixedStack(SSFI),
11682                          false, false, false, 0);
11683   }
11684
11685   return Result;
11686 }
11687
11688 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11689 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11690                                                SelectionDAG &DAG) const {
11691   // This algorithm is not obvious. Here it is what we're trying to output:
11692   /*
11693      movq       %rax,  %xmm0
11694      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11695      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11696      #ifdef __SSE3__
11697        haddpd   %xmm0, %xmm0
11698      #else
11699        pshufd   $0x4e, %xmm0, %xmm1
11700        addpd    %xmm1, %xmm0
11701      #endif
11702   */
11703
11704   SDLoc dl(Op);
11705   LLVMContext *Context = DAG.getContext();
11706
11707   // Build some magic constants.
11708   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11709   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11710   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11711
11712   SmallVector<Constant*,2> CV1;
11713   CV1.push_back(
11714     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11715                                       APInt(64, 0x4330000000000000ULL))));
11716   CV1.push_back(
11717     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11718                                       APInt(64, 0x4530000000000000ULL))));
11719   Constant *C1 = ConstantVector::get(CV1);
11720   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11721
11722   // Load the 64-bit value into an XMM register.
11723   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11724                             Op.getOperand(0));
11725   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11726                               MachinePointerInfo::getConstantPool(),
11727                               false, false, false, 16);
11728   SDValue Unpck1 =
11729       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11730
11731   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11732                               MachinePointerInfo::getConstantPool(),
11733                               false, false, false, 16);
11734   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11735   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11736   SDValue Result;
11737
11738   if (Subtarget->hasSSE3()) {
11739     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11740     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11741   } else {
11742     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
11743     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11744                                            S2F, 0x4E, DAG);
11745     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11746                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
11747   }
11748
11749   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11750                      DAG.getIntPtrConstant(0, dl));
11751 }
11752
11753 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11754 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11755                                                SelectionDAG &DAG) const {
11756   SDLoc dl(Op);
11757   // FP constant to bias correct the final result.
11758   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11759                                    MVT::f64);
11760
11761   // Load the 32-bit value into an XMM register.
11762   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11763                              Op.getOperand(0));
11764
11765   // Zero out the upper parts of the register.
11766   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11767
11768   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11769                      DAG.getBitcast(MVT::v2f64, Load),
11770                      DAG.getIntPtrConstant(0, dl));
11771
11772   // Or the load with the bias.
11773   SDValue Or = DAG.getNode(
11774       ISD::OR, dl, MVT::v2i64,
11775       DAG.getBitcast(MVT::v2i64,
11776                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
11777       DAG.getBitcast(MVT::v2i64,
11778                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
11779   Or =
11780       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11781                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
11782
11783   // Subtract the bias.
11784   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11785
11786   // Handle final rounding.
11787   EVT DestVT = Op.getValueType();
11788
11789   if (DestVT.bitsLT(MVT::f64))
11790     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11791                        DAG.getIntPtrConstant(0, dl));
11792   if (DestVT.bitsGT(MVT::f64))
11793     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11794
11795   // Handle final rounding.
11796   return Sub;
11797 }
11798
11799 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11800                                      const X86Subtarget &Subtarget) {
11801   // The algorithm is the following:
11802   // #ifdef __SSE4_1__
11803   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11804   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11805   //                                 (uint4) 0x53000000, 0xaa);
11806   // #else
11807   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11808   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11809   // #endif
11810   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11811   //     return (float4) lo + fhi;
11812
11813   SDLoc DL(Op);
11814   SDValue V = Op->getOperand(0);
11815   EVT VecIntVT = V.getValueType();
11816   bool Is128 = VecIntVT == MVT::v4i32;
11817   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11818   // If we convert to something else than the supported type, e.g., to v4f64,
11819   // abort early.
11820   if (VecFloatVT != Op->getValueType(0))
11821     return SDValue();
11822
11823   unsigned NumElts = VecIntVT.getVectorNumElements();
11824   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11825          "Unsupported custom type");
11826   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11827
11828   // In the #idef/#else code, we have in common:
11829   // - The vector of constants:
11830   // -- 0x4b000000
11831   // -- 0x53000000
11832   // - A shift:
11833   // -- v >> 16
11834
11835   // Create the splat vector for 0x4b000000.
11836   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11837   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11838                            CstLow, CstLow, CstLow, CstLow};
11839   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11840                                   makeArrayRef(&CstLowArray[0], NumElts));
11841   // Create the splat vector for 0x53000000.
11842   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11843   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11844                             CstHigh, CstHigh, CstHigh, CstHigh};
11845   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11846                                    makeArrayRef(&CstHighArray[0], NumElts));
11847
11848   // Create the right shift.
11849   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11850   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11851                              CstShift, CstShift, CstShift, CstShift};
11852   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11853                                     makeArrayRef(&CstShiftArray[0], NumElts));
11854   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11855
11856   SDValue Low, High;
11857   if (Subtarget.hasSSE41()) {
11858     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11859     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11860     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
11861     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
11862     // Low will be bitcasted right away, so do not bother bitcasting back to its
11863     // original type.
11864     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11865                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11866     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11867     //                                 (uint4) 0x53000000, 0xaa);
11868     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
11869     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
11870     // High will be bitcasted right away, so do not bother bitcasting back to
11871     // its original type.
11872     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11873                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11874   } else {
11875     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11876     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11877                                      CstMask, CstMask, CstMask);
11878     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11879     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11880     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11881
11882     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11883     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11884   }
11885
11886   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11887   SDValue CstFAdd = DAG.getConstantFP(
11888       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11889   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11890                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11891   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11892                                    makeArrayRef(&CstFAddArray[0], NumElts));
11893
11894   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11895   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
11896   SDValue FHigh =
11897       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11898   //     return (float4) lo + fhi;
11899   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
11900   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11901 }
11902
11903 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11904                                                SelectionDAG &DAG) const {
11905   SDValue N0 = Op.getOperand(0);
11906   MVT SVT = N0.getSimpleValueType();
11907   SDLoc dl(Op);
11908
11909   switch (SVT.SimpleTy) {
11910   default:
11911     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11912   case MVT::v4i8:
11913   case MVT::v4i16:
11914   case MVT::v8i8:
11915   case MVT::v8i16: {
11916     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11917     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11918                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11919   }
11920   case MVT::v4i32:
11921   case MVT::v8i32:
11922     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11923   case MVT::v16i8:
11924   case MVT::v16i16:
11925     if (Subtarget->hasAVX512())
11926       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
11927                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
11928   }
11929   llvm_unreachable(nullptr);
11930 }
11931
11932 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11933                                            SelectionDAG &DAG) const {
11934   SDValue N0 = Op.getOperand(0);
11935   SDLoc dl(Op);
11936
11937   if (Op.getValueType().isVector())
11938     return lowerUINT_TO_FP_vec(Op, DAG);
11939
11940   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11941   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11942   // the optimization here.
11943   if (DAG.SignBitIsZero(N0))
11944     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11945
11946   MVT SrcVT = N0.getSimpleValueType();
11947   MVT DstVT = Op.getSimpleValueType();
11948   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11949     return LowerUINT_TO_FP_i64(Op, DAG);
11950   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11951     return LowerUINT_TO_FP_i32(Op, DAG);
11952   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11953     return SDValue();
11954
11955   // Make a 64-bit buffer, and use it to build an FILD.
11956   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11957   if (SrcVT == MVT::i32) {
11958     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11959     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11960                                      getPointerTy(), StackSlot, WordOff);
11961     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11962                                   StackSlot, MachinePointerInfo(),
11963                                   false, false, 0);
11964     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11965                                   OffsetSlot, MachinePointerInfo(),
11966                                   false, false, 0);
11967     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11968     return Fild;
11969   }
11970
11971   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11972   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11973                                StackSlot, MachinePointerInfo(),
11974                                false, false, 0);
11975   // For i64 source, we need to add the appropriate power of 2 if the input
11976   // was negative.  This is the same as the optimization in
11977   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11978   // we must be careful to do the computation in x87 extended precision, not
11979   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11980   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11981   MachineMemOperand *MMO =
11982     DAG.getMachineFunction()
11983     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11984                           MachineMemOperand::MOLoad, 8, 8);
11985
11986   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11987   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11988   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11989                                          MVT::i64, MMO);
11990
11991   APInt FF(32, 0x5F800000ULL);
11992
11993   // Check whether the sign bit is set.
11994   SDValue SignSet = DAG.getSetCC(dl,
11995                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11996                                  Op.getOperand(0),
11997                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
11998
11999   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12000   SDValue FudgePtr = DAG.getConstantPool(
12001                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
12002                                          getPointerTy());
12003
12004   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12005   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12006   SDValue Four = DAG.getIntPtrConstant(4, dl);
12007   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12008                                Zero, Four);
12009   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
12010
12011   // Load the value out, extending it from f32 to f80.
12012   // FIXME: Avoid the extend by constructing the right constant pool?
12013   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
12014                                  FudgePtr, MachinePointerInfo::getConstantPool(),
12015                                  MVT::f32, false, false, false, 4);
12016   // Extend everything to 80 bits to force it to be done on x87.
12017   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12018   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12019                      DAG.getIntPtrConstant(0, dl));
12020 }
12021
12022 std::pair<SDValue,SDValue>
12023 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12024                                     bool IsSigned, bool IsReplace) const {
12025   SDLoc DL(Op);
12026
12027   EVT DstTy = Op.getValueType();
12028
12029   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
12030     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12031     DstTy = MVT::i64;
12032   }
12033
12034   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12035          DstTy.getSimpleVT() >= MVT::i16 &&
12036          "Unknown FP_TO_INT to lower!");
12037
12038   // These are really Legal.
12039   if (DstTy == MVT::i32 &&
12040       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12041     return std::make_pair(SDValue(), SDValue());
12042   if (Subtarget->is64Bit() &&
12043       DstTy == MVT::i64 &&
12044       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12045     return std::make_pair(SDValue(), SDValue());
12046
12047   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
12048   // stack slot, or into the FTOL runtime function.
12049   MachineFunction &MF = DAG.getMachineFunction();
12050   unsigned MemSize = DstTy.getSizeInBits()/8;
12051   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12052   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12053
12054   unsigned Opc;
12055   if (!IsSigned && isIntegerTypeFTOL(DstTy))
12056     Opc = X86ISD::WIN_FTOL;
12057   else
12058     switch (DstTy.getSimpleVT().SimpleTy) {
12059     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12060     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12061     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12062     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12063     }
12064
12065   SDValue Chain = DAG.getEntryNode();
12066   SDValue Value = Op.getOperand(0);
12067   EVT TheVT = Op.getOperand(0).getValueType();
12068   // FIXME This causes a redundant load/store if the SSE-class value is already
12069   // in memory, such as if it is on the callstack.
12070   if (isScalarFPTypeInSSEReg(TheVT)) {
12071     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12072     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12073                          MachinePointerInfo::getFixedStack(SSFI),
12074                          false, false, 0);
12075     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12076     SDValue Ops[] = {
12077       Chain, StackSlot, DAG.getValueType(TheVT)
12078     };
12079
12080     MachineMemOperand *MMO =
12081       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12082                               MachineMemOperand::MOLoad, MemSize, MemSize);
12083     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12084     Chain = Value.getValue(1);
12085     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12086     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12087   }
12088
12089   MachineMemOperand *MMO =
12090     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12091                             MachineMemOperand::MOStore, MemSize, MemSize);
12092
12093   if (Opc != X86ISD::WIN_FTOL) {
12094     // Build the FP_TO_INT*_IN_MEM
12095     SDValue Ops[] = { Chain, Value, StackSlot };
12096     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12097                                            Ops, DstTy, MMO);
12098     return std::make_pair(FIST, StackSlot);
12099   } else {
12100     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12101       DAG.getVTList(MVT::Other, MVT::Glue),
12102       Chain, Value);
12103     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12104       MVT::i32, ftol.getValue(1));
12105     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12106       MVT::i32, eax.getValue(2));
12107     SDValue Ops[] = { eax, edx };
12108     SDValue pair = IsReplace
12109       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12110       : DAG.getMergeValues(Ops, DL);
12111     return std::make_pair(pair, SDValue());
12112   }
12113 }
12114
12115 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12116                               const X86Subtarget *Subtarget) {
12117   MVT VT = Op->getSimpleValueType(0);
12118   SDValue In = Op->getOperand(0);
12119   MVT InVT = In.getSimpleValueType();
12120   SDLoc dl(Op);
12121
12122   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12123     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12124
12125   // Optimize vectors in AVX mode:
12126   //
12127   //   v8i16 -> v8i32
12128   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12129   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12130   //   Concat upper and lower parts.
12131   //
12132   //   v4i32 -> v4i64
12133   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12134   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12135   //   Concat upper and lower parts.
12136   //
12137
12138   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12139       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12140       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12141     return SDValue();
12142
12143   if (Subtarget->hasInt256())
12144     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12145
12146   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12147   SDValue Undef = DAG.getUNDEF(InVT);
12148   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12149   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12150   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12151
12152   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12153                              VT.getVectorNumElements()/2);
12154
12155   OpLo = DAG.getBitcast(HVT, OpLo);
12156   OpHi = DAG.getBitcast(HVT, OpHi);
12157
12158   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12159 }
12160
12161 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12162                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12163   MVT VT = Op->getSimpleValueType(0);
12164   SDValue In = Op->getOperand(0);
12165   MVT InVT = In.getSimpleValueType();
12166   SDLoc DL(Op);
12167   unsigned int NumElts = VT.getVectorNumElements();
12168   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12169     return SDValue();
12170
12171   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12172     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12173
12174   assert(InVT.getVectorElementType() == MVT::i1);
12175   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12176   SDValue One =
12177    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12178   SDValue Zero =
12179    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12180
12181   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12182   if (VT.is512BitVector())
12183     return V;
12184   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12185 }
12186
12187 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12188                                SelectionDAG &DAG) {
12189   if (Subtarget->hasFp256()) {
12190     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12191     if (Res.getNode())
12192       return Res;
12193   }
12194
12195   return SDValue();
12196 }
12197
12198 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12199                                 SelectionDAG &DAG) {
12200   SDLoc DL(Op);
12201   MVT VT = Op.getSimpleValueType();
12202   SDValue In = Op.getOperand(0);
12203   MVT SVT = In.getSimpleValueType();
12204
12205   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12206     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12207
12208   if (Subtarget->hasFp256()) {
12209     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12210     if (Res.getNode())
12211       return Res;
12212   }
12213
12214   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12215          VT.getVectorNumElements() != SVT.getVectorNumElements());
12216   return SDValue();
12217 }
12218
12219 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12220   SDLoc DL(Op);
12221   MVT VT = Op.getSimpleValueType();
12222   SDValue In = Op.getOperand(0);
12223   MVT InVT = In.getSimpleValueType();
12224
12225   if (VT == MVT::i1) {
12226     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12227            "Invalid scalar TRUNCATE operation");
12228     if (InVT.getSizeInBits() >= 32)
12229       return SDValue();
12230     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12231     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12232   }
12233   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12234          "Invalid TRUNCATE operation");
12235
12236   // move vector to mask - truncate solution for SKX
12237   if (VT.getVectorElementType() == MVT::i1) {
12238     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12239         Subtarget->hasBWI())
12240       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12241     if ((InVT.is256BitVector() || InVT.is128BitVector())
12242         && InVT.getScalarSizeInBits() <= 16 &&
12243         Subtarget->hasBWI() && Subtarget->hasVLX())
12244       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12245     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12246         Subtarget->hasDQI())
12247       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12248     if ((InVT.is256BitVector() || InVT.is128BitVector())
12249         && InVT.getScalarSizeInBits() >= 32 &&
12250         Subtarget->hasDQI() && Subtarget->hasVLX())
12251       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12252   }
12253   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12254     if (VT.getVectorElementType().getSizeInBits() >=8)
12255       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12256
12257     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12258     unsigned NumElts = InVT.getVectorNumElements();
12259     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12260     if (InVT.getSizeInBits() < 512) {
12261       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12262       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12263       InVT = ExtVT;
12264     }
12265
12266     SDValue OneV =
12267      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12268     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12269     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12270   }
12271
12272   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12273     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12274     if (Subtarget->hasInt256()) {
12275       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12276       In = DAG.getBitcast(MVT::v8i32, In);
12277       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12278                                 ShufMask);
12279       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12280                          DAG.getIntPtrConstant(0, DL));
12281     }
12282
12283     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12284                                DAG.getIntPtrConstant(0, DL));
12285     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12286                                DAG.getIntPtrConstant(2, DL));
12287     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12288     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12289     static const int ShufMask[] = {0, 2, 4, 6};
12290     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12291   }
12292
12293   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12294     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12295     if (Subtarget->hasInt256()) {
12296       In = DAG.getBitcast(MVT::v32i8, In);
12297
12298       SmallVector<SDValue,32> pshufbMask;
12299       for (unsigned i = 0; i < 2; ++i) {
12300         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12301         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12302         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12303         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12304         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12305         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12306         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12307         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12308         for (unsigned j = 0; j < 8; ++j)
12309           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12310       }
12311       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12312       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12313       In = DAG.getBitcast(MVT::v4i64, In);
12314
12315       static const int ShufMask[] = {0,  2,  -1,  -1};
12316       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12317                                 &ShufMask[0]);
12318       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12319                        DAG.getIntPtrConstant(0, DL));
12320       return DAG.getBitcast(VT, In);
12321     }
12322
12323     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12324                                DAG.getIntPtrConstant(0, DL));
12325
12326     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12327                                DAG.getIntPtrConstant(4, DL));
12328
12329     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12330     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12331
12332     // The PSHUFB mask:
12333     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12334                                    -1, -1, -1, -1, -1, -1, -1, -1};
12335
12336     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12337     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12338     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12339
12340     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12341     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12342
12343     // The MOVLHPS Mask:
12344     static const int ShufMask2[] = {0, 1, 4, 5};
12345     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12346     return DAG.getBitcast(MVT::v8i16, res);
12347   }
12348
12349   // Handle truncation of V256 to V128 using shuffles.
12350   if (!VT.is128BitVector() || !InVT.is256BitVector())
12351     return SDValue();
12352
12353   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12354
12355   unsigned NumElems = VT.getVectorNumElements();
12356   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12357
12358   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12359   // Prepare truncation shuffle mask
12360   for (unsigned i = 0; i != NumElems; ++i)
12361     MaskVec[i] = i * 2;
12362   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12363                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12364   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12365                      DAG.getIntPtrConstant(0, DL));
12366 }
12367
12368 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12369                                            SelectionDAG &DAG) const {
12370   assert(!Op.getSimpleValueType().isVector());
12371
12372   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12373     /*IsSigned=*/ true, /*IsReplace=*/ false);
12374   SDValue FIST = Vals.first, StackSlot = Vals.second;
12375   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12376   if (!FIST.getNode()) return Op;
12377
12378   if (StackSlot.getNode())
12379     // Load the result.
12380     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12381                        FIST, StackSlot, MachinePointerInfo(),
12382                        false, false, false, 0);
12383
12384   // The node is the result.
12385   return FIST;
12386 }
12387
12388 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12389                                            SelectionDAG &DAG) const {
12390   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12391     /*IsSigned=*/ false, /*IsReplace=*/ false);
12392   SDValue FIST = Vals.first, StackSlot = Vals.second;
12393   assert(FIST.getNode() && "Unexpected failure");
12394
12395   if (StackSlot.getNode())
12396     // Load the result.
12397     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12398                        FIST, StackSlot, MachinePointerInfo(),
12399                        false, false, false, 0);
12400
12401   // The node is the result.
12402   return FIST;
12403 }
12404
12405 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12406   SDLoc DL(Op);
12407   MVT VT = Op.getSimpleValueType();
12408   SDValue In = Op.getOperand(0);
12409   MVT SVT = In.getSimpleValueType();
12410
12411   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12412
12413   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12414                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12415                                  In, DAG.getUNDEF(SVT)));
12416 }
12417
12418 /// The only differences between FABS and FNEG are the mask and the logic op.
12419 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12420 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12421   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12422          "Wrong opcode for lowering FABS or FNEG.");
12423
12424   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12425
12426   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12427   // into an FNABS. We'll lower the FABS after that if it is still in use.
12428   if (IsFABS)
12429     for (SDNode *User : Op->uses())
12430       if (User->getOpcode() == ISD::FNEG)
12431         return Op;
12432
12433   SDValue Op0 = Op.getOperand(0);
12434   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12435
12436   SDLoc dl(Op);
12437   MVT VT = Op.getSimpleValueType();
12438   // Assume scalar op for initialization; update for vector if needed.
12439   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12440   // generate a 16-byte vector constant and logic op even for the scalar case.
12441   // Using a 16-byte mask allows folding the load of the mask with
12442   // the logic op, so it can save (~4 bytes) on code size.
12443   MVT EltVT = VT;
12444   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12445   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12446   // decide if we should generate a 16-byte constant mask when we only need 4 or
12447   // 8 bytes for the scalar case.
12448   if (VT.isVector()) {
12449     EltVT = VT.getVectorElementType();
12450     NumElts = VT.getVectorNumElements();
12451   }
12452
12453   unsigned EltBits = EltVT.getSizeInBits();
12454   LLVMContext *Context = DAG.getContext();
12455   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12456   APInt MaskElt =
12457     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12458   Constant *C = ConstantInt::get(*Context, MaskElt);
12459   C = ConstantVector::getSplat(NumElts, C);
12460   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12461   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12462   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12463   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12464                              MachinePointerInfo::getConstantPool(),
12465                              false, false, false, Alignment);
12466
12467   if (VT.isVector()) {
12468     // For a vector, cast operands to a vector type, perform the logic op,
12469     // and cast the result back to the original value type.
12470     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12471     SDValue MaskCasted = DAG.getBitcast(VecVT, Mask);
12472     SDValue Operand = IsFNABS ? DAG.getBitcast(VecVT, Op0.getOperand(0))
12473                               : DAG.getBitcast(VecVT, Op0);
12474     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12475     return DAG.getBitcast(VT,
12476                           DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12477   }
12478
12479   // If not vector, then scalar.
12480   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12481   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12482   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12483 }
12484
12485 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12486   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12487   LLVMContext *Context = DAG.getContext();
12488   SDValue Op0 = Op.getOperand(0);
12489   SDValue Op1 = Op.getOperand(1);
12490   SDLoc dl(Op);
12491   MVT VT = Op.getSimpleValueType();
12492   MVT SrcVT = Op1.getSimpleValueType();
12493
12494   // If second operand is smaller, extend it first.
12495   if (SrcVT.bitsLT(VT)) {
12496     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12497     SrcVT = VT;
12498   }
12499   // And if it is bigger, shrink it first.
12500   if (SrcVT.bitsGT(VT)) {
12501     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12502     SrcVT = VT;
12503   }
12504
12505   // At this point the operands and the result should have the same
12506   // type, and that won't be f80 since that is not custom lowered.
12507
12508   const fltSemantics &Sem =
12509       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12510   const unsigned SizeInBits = VT.getSizeInBits();
12511
12512   SmallVector<Constant *, 4> CV(
12513       VT == MVT::f64 ? 2 : 4,
12514       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12515
12516   // First, clear all bits but the sign bit from the second operand (sign).
12517   CV[0] = ConstantFP::get(*Context,
12518                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12519   Constant *C = ConstantVector::get(CV);
12520   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12521   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12522                               MachinePointerInfo::getConstantPool(),
12523                               false, false, false, 16);
12524   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12525
12526   // Next, clear the sign bit from the first operand (magnitude).
12527   // If it's a constant, we can clear it here.
12528   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12529     APFloat APF = Op0CN->getValueAPF();
12530     // If the magnitude is a positive zero, the sign bit alone is enough.
12531     if (APF.isPosZero())
12532       return SignBit;
12533     APF.clearSign();
12534     CV[0] = ConstantFP::get(*Context, APF);
12535   } else {
12536     CV[0] = ConstantFP::get(
12537         *Context,
12538         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12539   }
12540   C = ConstantVector::get(CV);
12541   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12542   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12543                             MachinePointerInfo::getConstantPool(),
12544                             false, false, false, 16);
12545   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12546   if (!isa<ConstantFPSDNode>(Op0))
12547     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12548
12549   // OR the magnitude value with the sign bit.
12550   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12551 }
12552
12553 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12554   SDValue N0 = Op.getOperand(0);
12555   SDLoc dl(Op);
12556   MVT VT = Op.getSimpleValueType();
12557
12558   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12559   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12560                                   DAG.getConstant(1, dl, VT));
12561   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12562 }
12563
12564 // Check whether an OR'd tree is PTEST-able.
12565 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12566                                       SelectionDAG &DAG) {
12567   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12568
12569   if (!Subtarget->hasSSE41())
12570     return SDValue();
12571
12572   if (!Op->hasOneUse())
12573     return SDValue();
12574
12575   SDNode *N = Op.getNode();
12576   SDLoc DL(N);
12577
12578   SmallVector<SDValue, 8> Opnds;
12579   DenseMap<SDValue, unsigned> VecInMap;
12580   SmallVector<SDValue, 8> VecIns;
12581   EVT VT = MVT::Other;
12582
12583   // Recognize a special case where a vector is casted into wide integer to
12584   // test all 0s.
12585   Opnds.push_back(N->getOperand(0));
12586   Opnds.push_back(N->getOperand(1));
12587
12588   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12589     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12590     // BFS traverse all OR'd operands.
12591     if (I->getOpcode() == ISD::OR) {
12592       Opnds.push_back(I->getOperand(0));
12593       Opnds.push_back(I->getOperand(1));
12594       // Re-evaluate the number of nodes to be traversed.
12595       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12596       continue;
12597     }
12598
12599     // Quit if a non-EXTRACT_VECTOR_ELT
12600     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12601       return SDValue();
12602
12603     // Quit if without a constant index.
12604     SDValue Idx = I->getOperand(1);
12605     if (!isa<ConstantSDNode>(Idx))
12606       return SDValue();
12607
12608     SDValue ExtractedFromVec = I->getOperand(0);
12609     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12610     if (M == VecInMap.end()) {
12611       VT = ExtractedFromVec.getValueType();
12612       // Quit if not 128/256-bit vector.
12613       if (!VT.is128BitVector() && !VT.is256BitVector())
12614         return SDValue();
12615       // Quit if not the same type.
12616       if (VecInMap.begin() != VecInMap.end() &&
12617           VT != VecInMap.begin()->first.getValueType())
12618         return SDValue();
12619       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12620       VecIns.push_back(ExtractedFromVec);
12621     }
12622     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12623   }
12624
12625   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12626          "Not extracted from 128-/256-bit vector.");
12627
12628   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12629
12630   for (DenseMap<SDValue, unsigned>::const_iterator
12631         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12632     // Quit if not all elements are used.
12633     if (I->second != FullMask)
12634       return SDValue();
12635   }
12636
12637   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12638
12639   // Cast all vectors into TestVT for PTEST.
12640   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12641     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12642
12643   // If more than one full vectors are evaluated, OR them first before PTEST.
12644   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12645     // Each iteration will OR 2 nodes and append the result until there is only
12646     // 1 node left, i.e. the final OR'd value of all vectors.
12647     SDValue LHS = VecIns[Slot];
12648     SDValue RHS = VecIns[Slot + 1];
12649     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12650   }
12651
12652   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12653                      VecIns.back(), VecIns.back());
12654 }
12655
12656 /// \brief return true if \c Op has a use that doesn't just read flags.
12657 static bool hasNonFlagsUse(SDValue Op) {
12658   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12659        ++UI) {
12660     SDNode *User = *UI;
12661     unsigned UOpNo = UI.getOperandNo();
12662     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12663       // Look pass truncate.
12664       UOpNo = User->use_begin().getOperandNo();
12665       User = *User->use_begin();
12666     }
12667
12668     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12669         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12670       return true;
12671   }
12672   return false;
12673 }
12674
12675 /// Emit nodes that will be selected as "test Op0,Op0", or something
12676 /// equivalent.
12677 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12678                                     SelectionDAG &DAG) const {
12679   if (Op.getValueType() == MVT::i1) {
12680     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12681     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12682                        DAG.getConstant(0, dl, MVT::i8));
12683   }
12684   // CF and OF aren't always set the way we want. Determine which
12685   // of these we need.
12686   bool NeedCF = false;
12687   bool NeedOF = false;
12688   switch (X86CC) {
12689   default: break;
12690   case X86::COND_A: case X86::COND_AE:
12691   case X86::COND_B: case X86::COND_BE:
12692     NeedCF = true;
12693     break;
12694   case X86::COND_G: case X86::COND_GE:
12695   case X86::COND_L: case X86::COND_LE:
12696   case X86::COND_O: case X86::COND_NO: {
12697     // Check if we really need to set the
12698     // Overflow flag. If NoSignedWrap is present
12699     // that is not actually needed.
12700     switch (Op->getOpcode()) {
12701     case ISD::ADD:
12702     case ISD::SUB:
12703     case ISD::MUL:
12704     case ISD::SHL: {
12705       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12706       if (BinNode->Flags.hasNoSignedWrap())
12707         break;
12708     }
12709     default:
12710       NeedOF = true;
12711       break;
12712     }
12713     break;
12714   }
12715   }
12716   // See if we can use the EFLAGS value from the operand instead of
12717   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12718   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12719   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12720     // Emit a CMP with 0, which is the TEST pattern.
12721     //if (Op.getValueType() == MVT::i1)
12722     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12723     //                     DAG.getConstant(0, MVT::i1));
12724     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12725                        DAG.getConstant(0, dl, Op.getValueType()));
12726   }
12727   unsigned Opcode = 0;
12728   unsigned NumOperands = 0;
12729
12730   // Truncate operations may prevent the merge of the SETCC instruction
12731   // and the arithmetic instruction before it. Attempt to truncate the operands
12732   // of the arithmetic instruction and use a reduced bit-width instruction.
12733   bool NeedTruncation = false;
12734   SDValue ArithOp = Op;
12735   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12736     SDValue Arith = Op->getOperand(0);
12737     // Both the trunc and the arithmetic op need to have one user each.
12738     if (Arith->hasOneUse())
12739       switch (Arith.getOpcode()) {
12740         default: break;
12741         case ISD::ADD:
12742         case ISD::SUB:
12743         case ISD::AND:
12744         case ISD::OR:
12745         case ISD::XOR: {
12746           NeedTruncation = true;
12747           ArithOp = Arith;
12748         }
12749       }
12750   }
12751
12752   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12753   // which may be the result of a CAST.  We use the variable 'Op', which is the
12754   // non-casted variable when we check for possible users.
12755   switch (ArithOp.getOpcode()) {
12756   case ISD::ADD:
12757     // Due to an isel shortcoming, be conservative if this add is likely to be
12758     // selected as part of a load-modify-store instruction. When the root node
12759     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12760     // uses of other nodes in the match, such as the ADD in this case. This
12761     // leads to the ADD being left around and reselected, with the result being
12762     // two adds in the output.  Alas, even if none our users are stores, that
12763     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12764     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12765     // climbing the DAG back to the root, and it doesn't seem to be worth the
12766     // effort.
12767     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12768          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12769       if (UI->getOpcode() != ISD::CopyToReg &&
12770           UI->getOpcode() != ISD::SETCC &&
12771           UI->getOpcode() != ISD::STORE)
12772         goto default_case;
12773
12774     if (ConstantSDNode *C =
12775         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12776       // An add of one will be selected as an INC.
12777       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12778         Opcode = X86ISD::INC;
12779         NumOperands = 1;
12780         break;
12781       }
12782
12783       // An add of negative one (subtract of one) will be selected as a DEC.
12784       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12785         Opcode = X86ISD::DEC;
12786         NumOperands = 1;
12787         break;
12788       }
12789     }
12790
12791     // Otherwise use a regular EFLAGS-setting add.
12792     Opcode = X86ISD::ADD;
12793     NumOperands = 2;
12794     break;
12795   case ISD::SHL:
12796   case ISD::SRL:
12797     // If we have a constant logical shift that's only used in a comparison
12798     // against zero turn it into an equivalent AND. This allows turning it into
12799     // a TEST instruction later.
12800     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12801         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12802       EVT VT = Op.getValueType();
12803       unsigned BitWidth = VT.getSizeInBits();
12804       unsigned ShAmt = Op->getConstantOperandVal(1);
12805       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12806         break;
12807       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12808                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12809                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12810       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12811         break;
12812       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12813                                 DAG.getConstant(Mask, dl, VT));
12814       DAG.ReplaceAllUsesWith(Op, New);
12815       Op = New;
12816     }
12817     break;
12818
12819   case ISD::AND:
12820     // If the primary and result isn't used, don't bother using X86ISD::AND,
12821     // because a TEST instruction will be better.
12822     if (!hasNonFlagsUse(Op))
12823       break;
12824     // FALL THROUGH
12825   case ISD::SUB:
12826   case ISD::OR:
12827   case ISD::XOR:
12828     // Due to the ISEL shortcoming noted above, be conservative if this op is
12829     // likely to be selected as part of a load-modify-store instruction.
12830     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12831            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12832       if (UI->getOpcode() == ISD::STORE)
12833         goto default_case;
12834
12835     // Otherwise use a regular EFLAGS-setting instruction.
12836     switch (ArithOp.getOpcode()) {
12837     default: llvm_unreachable("unexpected operator!");
12838     case ISD::SUB: Opcode = X86ISD::SUB; break;
12839     case ISD::XOR: Opcode = X86ISD::XOR; break;
12840     case ISD::AND: Opcode = X86ISD::AND; break;
12841     case ISD::OR: {
12842       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12843         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12844         if (EFLAGS.getNode())
12845           return EFLAGS;
12846       }
12847       Opcode = X86ISD::OR;
12848       break;
12849     }
12850     }
12851
12852     NumOperands = 2;
12853     break;
12854   case X86ISD::ADD:
12855   case X86ISD::SUB:
12856   case X86ISD::INC:
12857   case X86ISD::DEC:
12858   case X86ISD::OR:
12859   case X86ISD::XOR:
12860   case X86ISD::AND:
12861     return SDValue(Op.getNode(), 1);
12862   default:
12863   default_case:
12864     break;
12865   }
12866
12867   // If we found that truncation is beneficial, perform the truncation and
12868   // update 'Op'.
12869   if (NeedTruncation) {
12870     EVT VT = Op.getValueType();
12871     SDValue WideVal = Op->getOperand(0);
12872     EVT WideVT = WideVal.getValueType();
12873     unsigned ConvertedOp = 0;
12874     // Use a target machine opcode to prevent further DAGCombine
12875     // optimizations that may separate the arithmetic operations
12876     // from the setcc node.
12877     switch (WideVal.getOpcode()) {
12878       default: break;
12879       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12880       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12881       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12882       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12883       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12884     }
12885
12886     if (ConvertedOp) {
12887       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12888       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12889         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12890         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12891         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12892       }
12893     }
12894   }
12895
12896   if (Opcode == 0)
12897     // Emit a CMP with 0, which is the TEST pattern.
12898     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12899                        DAG.getConstant(0, dl, Op.getValueType()));
12900
12901   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12902   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12903
12904   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12905   DAG.ReplaceAllUsesWith(Op, New);
12906   return SDValue(New.getNode(), 1);
12907 }
12908
12909 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12910 /// equivalent.
12911 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12912                                    SDLoc dl, SelectionDAG &DAG) const {
12913   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12914     if (C->getAPIntValue() == 0)
12915       return EmitTest(Op0, X86CC, dl, DAG);
12916
12917      if (Op0.getValueType() == MVT::i1)
12918        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12919   }
12920
12921   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12922        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12923     // Do the comparison at i32 if it's smaller, besides the Atom case.
12924     // This avoids subregister aliasing issues. Keep the smaller reference
12925     // if we're optimizing for size, however, as that'll allow better folding
12926     // of memory operations.
12927     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12928         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12929             Attribute::MinSize) &&
12930         !Subtarget->isAtom()) {
12931       unsigned ExtendOp =
12932           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12933       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12934       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12935     }
12936     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12937     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12938     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12939                               Op0, Op1);
12940     return SDValue(Sub.getNode(), 1);
12941   }
12942   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12943 }
12944
12945 /// Convert a comparison if required by the subtarget.
12946 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12947                                                  SelectionDAG &DAG) const {
12948   // If the subtarget does not support the FUCOMI instruction, floating-point
12949   // comparisons have to be converted.
12950   if (Subtarget->hasCMov() ||
12951       Cmp.getOpcode() != X86ISD::CMP ||
12952       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12953       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12954     return Cmp;
12955
12956   // The instruction selector will select an FUCOM instruction instead of
12957   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12958   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12959   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12960   SDLoc dl(Cmp);
12961   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12962   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12963   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12964                             DAG.getConstant(8, dl, MVT::i8));
12965   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12966   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12967 }
12968
12969 /// The minimum architected relative accuracy is 2^-12. We need one
12970 /// Newton-Raphson step to have a good float result (24 bits of precision).
12971 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12972                                             DAGCombinerInfo &DCI,
12973                                             unsigned &RefinementSteps,
12974                                             bool &UseOneConstNR) const {
12975   // FIXME: We should use instruction latency models to calculate the cost of
12976   // each potential sequence, but this is very hard to do reliably because
12977   // at least Intel's Core* chips have variable timing based on the number of
12978   // significant digits in the divisor and/or sqrt operand.
12979   if (!Subtarget->useSqrtEst())
12980     return SDValue();
12981
12982   EVT VT = Op.getValueType();
12983
12984   // SSE1 has rsqrtss and rsqrtps.
12985   // TODO: Add support for AVX512 (v16f32).
12986   // It is likely not profitable to do this for f64 because a double-precision
12987   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12988   // instructions: convert to single, rsqrtss, convert back to double, refine
12989   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12990   // along with FMA, this could be a throughput win.
12991   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12992       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12993     RefinementSteps = 1;
12994     UseOneConstNR = false;
12995     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12996   }
12997   return SDValue();
12998 }
12999
13000 /// The minimum architected relative accuracy is 2^-12. We need one
13001 /// Newton-Raphson step to have a good float result (24 bits of precision).
13002 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13003                                             DAGCombinerInfo &DCI,
13004                                             unsigned &RefinementSteps) const {
13005   // FIXME: We should use instruction latency models to calculate the cost of
13006   // each potential sequence, but this is very hard to do reliably because
13007   // at least Intel's Core* chips have variable timing based on the number of
13008   // significant digits in the divisor.
13009   if (!Subtarget->useReciprocalEst())
13010     return SDValue();
13011
13012   EVT VT = Op.getValueType();
13013
13014   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13015   // TODO: Add support for AVX512 (v16f32).
13016   // It is likely not profitable to do this for f64 because a double-precision
13017   // reciprocal estimate with refinement on x86 prior to FMA requires
13018   // 15 instructions: convert to single, rcpss, convert back to double, refine
13019   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13020   // along with FMA, this could be a throughput win.
13021   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13022       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13023     RefinementSteps = ReciprocalEstimateRefinementSteps;
13024     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13025   }
13026   return SDValue();
13027 }
13028
13029 /// If we have at least two divisions that use the same divisor, convert to
13030 /// multplication by a reciprocal. This may need to be adjusted for a given
13031 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13032 /// This is because we still need one division to calculate the reciprocal and
13033 /// then we need two multiplies by that reciprocal as replacements for the
13034 /// original divisions.
13035 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
13036   return NumUsers > 1;
13037 }
13038
13039 static bool isAllOnes(SDValue V) {
13040   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13041   return C && C->isAllOnesValue();
13042 }
13043
13044 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13045 /// if it's possible.
13046 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13047                                      SDLoc dl, SelectionDAG &DAG) const {
13048   SDValue Op0 = And.getOperand(0);
13049   SDValue Op1 = And.getOperand(1);
13050   if (Op0.getOpcode() == ISD::TRUNCATE)
13051     Op0 = Op0.getOperand(0);
13052   if (Op1.getOpcode() == ISD::TRUNCATE)
13053     Op1 = Op1.getOperand(0);
13054
13055   SDValue LHS, RHS;
13056   if (Op1.getOpcode() == ISD::SHL)
13057     std::swap(Op0, Op1);
13058   if (Op0.getOpcode() == ISD::SHL) {
13059     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13060       if (And00C->getZExtValue() == 1) {
13061         // If we looked past a truncate, check that it's only truncating away
13062         // known zeros.
13063         unsigned BitWidth = Op0.getValueSizeInBits();
13064         unsigned AndBitWidth = And.getValueSizeInBits();
13065         if (BitWidth > AndBitWidth) {
13066           APInt Zeros, Ones;
13067           DAG.computeKnownBits(Op0, Zeros, Ones);
13068           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13069             return SDValue();
13070         }
13071         LHS = Op1;
13072         RHS = Op0.getOperand(1);
13073       }
13074   } else if (Op1.getOpcode() == ISD::Constant) {
13075     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13076     uint64_t AndRHSVal = AndRHS->getZExtValue();
13077     SDValue AndLHS = Op0;
13078
13079     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13080       LHS = AndLHS.getOperand(0);
13081       RHS = AndLHS.getOperand(1);
13082     }
13083
13084     // Use BT if the immediate can't be encoded in a TEST instruction.
13085     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13086       LHS = AndLHS;
13087       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13088     }
13089   }
13090
13091   if (LHS.getNode()) {
13092     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13093     // instruction.  Since the shift amount is in-range-or-undefined, we know
13094     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13095     // the encoding for the i16 version is larger than the i32 version.
13096     // Also promote i16 to i32 for performance / code size reason.
13097     if (LHS.getValueType() == MVT::i8 ||
13098         LHS.getValueType() == MVT::i16)
13099       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13100
13101     // If the operand types disagree, extend the shift amount to match.  Since
13102     // BT ignores high bits (like shifts) we can use anyextend.
13103     if (LHS.getValueType() != RHS.getValueType())
13104       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13105
13106     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13107     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13108     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13109                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13110   }
13111
13112   return SDValue();
13113 }
13114
13115 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13116 /// mask CMPs.
13117 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13118                               SDValue &Op1) {
13119   unsigned SSECC;
13120   bool Swap = false;
13121
13122   // SSE Condition code mapping:
13123   //  0 - EQ
13124   //  1 - LT
13125   //  2 - LE
13126   //  3 - UNORD
13127   //  4 - NEQ
13128   //  5 - NLT
13129   //  6 - NLE
13130   //  7 - ORD
13131   switch (SetCCOpcode) {
13132   default: llvm_unreachable("Unexpected SETCC condition");
13133   case ISD::SETOEQ:
13134   case ISD::SETEQ:  SSECC = 0; break;
13135   case ISD::SETOGT:
13136   case ISD::SETGT:  Swap = true; // Fallthrough
13137   case ISD::SETLT:
13138   case ISD::SETOLT: SSECC = 1; break;
13139   case ISD::SETOGE:
13140   case ISD::SETGE:  Swap = true; // Fallthrough
13141   case ISD::SETLE:
13142   case ISD::SETOLE: SSECC = 2; break;
13143   case ISD::SETUO:  SSECC = 3; break;
13144   case ISD::SETUNE:
13145   case ISD::SETNE:  SSECC = 4; break;
13146   case ISD::SETULE: Swap = true; // Fallthrough
13147   case ISD::SETUGE: SSECC = 5; break;
13148   case ISD::SETULT: Swap = true; // Fallthrough
13149   case ISD::SETUGT: SSECC = 6; break;
13150   case ISD::SETO:   SSECC = 7; break;
13151   case ISD::SETUEQ:
13152   case ISD::SETONE: SSECC = 8; break;
13153   }
13154   if (Swap)
13155     std::swap(Op0, Op1);
13156
13157   return SSECC;
13158 }
13159
13160 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13161 // ones, and then concatenate the result back.
13162 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13163   MVT VT = Op.getSimpleValueType();
13164
13165   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13166          "Unsupported value type for operation");
13167
13168   unsigned NumElems = VT.getVectorNumElements();
13169   SDLoc dl(Op);
13170   SDValue CC = Op.getOperand(2);
13171
13172   // Extract the LHS vectors
13173   SDValue LHS = Op.getOperand(0);
13174   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13175   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13176
13177   // Extract the RHS vectors
13178   SDValue RHS = Op.getOperand(1);
13179   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13180   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13181
13182   // Issue the operation on the smaller types and concatenate the result back
13183   MVT EltVT = VT.getVectorElementType();
13184   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13185   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13186                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13187                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13188 }
13189
13190 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13191   SDValue Op0 = Op.getOperand(0);
13192   SDValue Op1 = Op.getOperand(1);
13193   SDValue CC = Op.getOperand(2);
13194   MVT VT = Op.getSimpleValueType();
13195   SDLoc dl(Op);
13196
13197   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13198          "Unexpected type for boolean compare operation");
13199   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13200   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13201                                DAG.getConstant(-1, dl, VT));
13202   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13203                                DAG.getConstant(-1, dl, VT));
13204   switch (SetCCOpcode) {
13205   default: llvm_unreachable("Unexpected SETCC condition");
13206   case ISD::SETNE:
13207     // (x != y) -> ~(x ^ y)
13208     return DAG.getNode(ISD::XOR, dl, VT,
13209                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13210                        DAG.getConstant(-1, dl, VT));
13211   case ISD::SETEQ:
13212     // (x == y) -> (x ^ y)
13213     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13214   case ISD::SETUGT:
13215   case ISD::SETGT:
13216     // (x > y) -> (x & ~y)
13217     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13218   case ISD::SETULT:
13219   case ISD::SETLT:
13220     // (x < y) -> (~x & y)
13221     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13222   case ISD::SETULE:
13223   case ISD::SETLE:
13224     // (x <= y) -> (~x | y)
13225     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13226   case ISD::SETUGE:
13227   case ISD::SETGE:
13228     // (x >=y) -> (x | ~y)
13229     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13230   }
13231 }
13232
13233 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13234                                      const X86Subtarget *Subtarget) {
13235   SDValue Op0 = Op.getOperand(0);
13236   SDValue Op1 = Op.getOperand(1);
13237   SDValue CC = Op.getOperand(2);
13238   MVT VT = Op.getSimpleValueType();
13239   SDLoc dl(Op);
13240
13241   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13242          Op.getValueType().getScalarType() == MVT::i1 &&
13243          "Cannot set masked compare for this operation");
13244
13245   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13246   unsigned  Opc = 0;
13247   bool Unsigned = false;
13248   bool Swap = false;
13249   unsigned SSECC;
13250   switch (SetCCOpcode) {
13251   default: llvm_unreachable("Unexpected SETCC condition");
13252   case ISD::SETNE:  SSECC = 4; break;
13253   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13254   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13255   case ISD::SETLT:  Swap = true; //fall-through
13256   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13257   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13258   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13259   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13260   case ISD::SETULE: Unsigned = true; //fall-through
13261   case ISD::SETLE:  SSECC = 2; break;
13262   }
13263
13264   if (Swap)
13265     std::swap(Op0, Op1);
13266   if (Opc)
13267     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13268   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13269   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13270                      DAG.getConstant(SSECC, dl, MVT::i8));
13271 }
13272
13273 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13274 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13275 /// return an empty value.
13276 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13277 {
13278   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13279   if (!BV)
13280     return SDValue();
13281
13282   MVT VT = Op1.getSimpleValueType();
13283   MVT EVT = VT.getVectorElementType();
13284   unsigned n = VT.getVectorNumElements();
13285   SmallVector<SDValue, 8> ULTOp1;
13286
13287   for (unsigned i = 0; i < n; ++i) {
13288     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13289     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13290       return SDValue();
13291
13292     // Avoid underflow.
13293     APInt Val = Elt->getAPIntValue();
13294     if (Val == 0)
13295       return SDValue();
13296
13297     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13298   }
13299
13300   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13301 }
13302
13303 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13304                            SelectionDAG &DAG) {
13305   SDValue Op0 = Op.getOperand(0);
13306   SDValue Op1 = Op.getOperand(1);
13307   SDValue CC = Op.getOperand(2);
13308   MVT VT = Op.getSimpleValueType();
13309   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13310   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13311   SDLoc dl(Op);
13312
13313   if (isFP) {
13314 #ifndef NDEBUG
13315     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13316     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13317 #endif
13318
13319     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13320     unsigned Opc = X86ISD::CMPP;
13321     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13322       assert(VT.getVectorNumElements() <= 16);
13323       Opc = X86ISD::CMPM;
13324     }
13325     // In the two special cases we can't handle, emit two comparisons.
13326     if (SSECC == 8) {
13327       unsigned CC0, CC1;
13328       unsigned CombineOpc;
13329       if (SetCCOpcode == ISD::SETUEQ) {
13330         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13331       } else {
13332         assert(SetCCOpcode == ISD::SETONE);
13333         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13334       }
13335
13336       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13337                                  DAG.getConstant(CC0, dl, MVT::i8));
13338       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13339                                  DAG.getConstant(CC1, dl, MVT::i8));
13340       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13341     }
13342     // Handle all other FP comparisons here.
13343     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13344                        DAG.getConstant(SSECC, dl, MVT::i8));
13345   }
13346
13347   // Break 256-bit integer vector compare into smaller ones.
13348   if (VT.is256BitVector() && !Subtarget->hasInt256())
13349     return Lower256IntVSETCC(Op, DAG);
13350
13351   EVT OpVT = Op1.getValueType();
13352   if (OpVT.getVectorElementType() == MVT::i1)
13353     return LowerBoolVSETCC_AVX512(Op, DAG);
13354
13355   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13356   if (Subtarget->hasAVX512()) {
13357     if (Op1.getValueType().is512BitVector() ||
13358         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13359         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13360       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13361
13362     // In AVX-512 architecture setcc returns mask with i1 elements,
13363     // But there is no compare instruction for i8 and i16 elements in KNL.
13364     // We are not talking about 512-bit operands in this case, these
13365     // types are illegal.
13366     if (MaskResult &&
13367         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13368          OpVT.getVectorElementType().getSizeInBits() >= 8))
13369       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13370                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13371   }
13372
13373   // We are handling one of the integer comparisons here.  Since SSE only has
13374   // GT and EQ comparisons for integer, swapping operands and multiple
13375   // operations may be required for some comparisons.
13376   unsigned Opc;
13377   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13378   bool Subus = false;
13379
13380   switch (SetCCOpcode) {
13381   default: llvm_unreachable("Unexpected SETCC condition");
13382   case ISD::SETNE:  Invert = true;
13383   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13384   case ISD::SETLT:  Swap = true;
13385   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13386   case ISD::SETGE:  Swap = true;
13387   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13388                     Invert = true; break;
13389   case ISD::SETULT: Swap = true;
13390   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13391                     FlipSigns = true; break;
13392   case ISD::SETUGE: Swap = true;
13393   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13394                     FlipSigns = true; Invert = true; break;
13395   }
13396
13397   // Special case: Use min/max operations for SETULE/SETUGE
13398   MVT VET = VT.getVectorElementType();
13399   bool hasMinMax =
13400        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13401     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13402
13403   if (hasMinMax) {
13404     switch (SetCCOpcode) {
13405     default: break;
13406     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13407     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13408     }
13409
13410     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13411   }
13412
13413   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13414   if (!MinMax && hasSubus) {
13415     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13416     // Op0 u<= Op1:
13417     //   t = psubus Op0, Op1
13418     //   pcmpeq t, <0..0>
13419     switch (SetCCOpcode) {
13420     default: break;
13421     case ISD::SETULT: {
13422       // If the comparison is against a constant we can turn this into a
13423       // setule.  With psubus, setule does not require a swap.  This is
13424       // beneficial because the constant in the register is no longer
13425       // destructed as the destination so it can be hoisted out of a loop.
13426       // Only do this pre-AVX since vpcmp* is no longer destructive.
13427       if (Subtarget->hasAVX())
13428         break;
13429       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13430       if (ULEOp1.getNode()) {
13431         Op1 = ULEOp1;
13432         Subus = true; Invert = false; Swap = false;
13433       }
13434       break;
13435     }
13436     // Psubus is better than flip-sign because it requires no inversion.
13437     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13438     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13439     }
13440
13441     if (Subus) {
13442       Opc = X86ISD::SUBUS;
13443       FlipSigns = false;
13444     }
13445   }
13446
13447   if (Swap)
13448     std::swap(Op0, Op1);
13449
13450   // Check that the operation in question is available (most are plain SSE2,
13451   // but PCMPGTQ and PCMPEQQ have different requirements).
13452   if (VT == MVT::v2i64) {
13453     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13454       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13455
13456       // First cast everything to the right type.
13457       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13458       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13459
13460       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13461       // bits of the inputs before performing those operations. The lower
13462       // compare is always unsigned.
13463       SDValue SB;
13464       if (FlipSigns) {
13465         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13466       } else {
13467         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13468         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13469         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13470                          Sign, Zero, Sign, Zero);
13471       }
13472       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13473       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13474
13475       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13476       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13477       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13478
13479       // Create masks for only the low parts/high parts of the 64 bit integers.
13480       static const int MaskHi[] = { 1, 1, 3, 3 };
13481       static const int MaskLo[] = { 0, 0, 2, 2 };
13482       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13483       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13484       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13485
13486       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13487       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13488
13489       if (Invert)
13490         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13491
13492       return DAG.getBitcast(VT, Result);
13493     }
13494
13495     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13496       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13497       // pcmpeqd + pshufd + pand.
13498       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13499
13500       // First cast everything to the right type.
13501       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13502       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13503
13504       // Do the compare.
13505       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13506
13507       // Make sure the lower and upper halves are both all-ones.
13508       static const int Mask[] = { 1, 0, 3, 2 };
13509       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13510       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13511
13512       if (Invert)
13513         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13514
13515       return DAG.getBitcast(VT, Result);
13516     }
13517   }
13518
13519   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13520   // bits of the inputs before performing those operations.
13521   if (FlipSigns) {
13522     EVT EltVT = VT.getVectorElementType();
13523     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13524                                  VT);
13525     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13526     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13527   }
13528
13529   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13530
13531   // If the logical-not of the result is required, perform that now.
13532   if (Invert)
13533     Result = DAG.getNOT(dl, Result, VT);
13534
13535   if (MinMax)
13536     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13537
13538   if (Subus)
13539     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13540                          getZeroVector(VT, Subtarget, DAG, dl));
13541
13542   return Result;
13543 }
13544
13545 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13546
13547   MVT VT = Op.getSimpleValueType();
13548
13549   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13550
13551   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13552          && "SetCC type must be 8-bit or 1-bit integer");
13553   SDValue Op0 = Op.getOperand(0);
13554   SDValue Op1 = Op.getOperand(1);
13555   SDLoc dl(Op);
13556   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13557
13558   // Optimize to BT if possible.
13559   // Lower (X & (1 << N)) == 0 to BT(X, N).
13560   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13561   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13562   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13563       Op1.getOpcode() == ISD::Constant &&
13564       cast<ConstantSDNode>(Op1)->isNullValue() &&
13565       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13566     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13567     if (NewSetCC.getNode()) {
13568       if (VT == MVT::i1)
13569         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13570       return NewSetCC;
13571     }
13572   }
13573
13574   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13575   // these.
13576   if (Op1.getOpcode() == ISD::Constant &&
13577       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13578        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13579       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13580
13581     // If the input is a setcc, then reuse the input setcc or use a new one with
13582     // the inverted condition.
13583     if (Op0.getOpcode() == X86ISD::SETCC) {
13584       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13585       bool Invert = (CC == ISD::SETNE) ^
13586         cast<ConstantSDNode>(Op1)->isNullValue();
13587       if (!Invert)
13588         return Op0;
13589
13590       CCode = X86::GetOppositeBranchCondition(CCode);
13591       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13592                                   DAG.getConstant(CCode, dl, MVT::i8),
13593                                   Op0.getOperand(1));
13594       if (VT == MVT::i1)
13595         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13596       return SetCC;
13597     }
13598   }
13599   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13600       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13601       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13602
13603     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13604     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13605   }
13606
13607   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13608   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13609   if (X86CC == X86::COND_INVALID)
13610     return SDValue();
13611
13612   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13613   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13614   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13615                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13616   if (VT == MVT::i1)
13617     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13618   return SetCC;
13619 }
13620
13621 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13622 static bool isX86LogicalCmp(SDValue Op) {
13623   unsigned Opc = Op.getNode()->getOpcode();
13624   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13625       Opc == X86ISD::SAHF)
13626     return true;
13627   if (Op.getResNo() == 1 &&
13628       (Opc == X86ISD::ADD ||
13629        Opc == X86ISD::SUB ||
13630        Opc == X86ISD::ADC ||
13631        Opc == X86ISD::SBB ||
13632        Opc == X86ISD::SMUL ||
13633        Opc == X86ISD::UMUL ||
13634        Opc == X86ISD::INC ||
13635        Opc == X86ISD::DEC ||
13636        Opc == X86ISD::OR ||
13637        Opc == X86ISD::XOR ||
13638        Opc == X86ISD::AND))
13639     return true;
13640
13641   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13642     return true;
13643
13644   return false;
13645 }
13646
13647 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13648   if (V.getOpcode() != ISD::TRUNCATE)
13649     return false;
13650
13651   SDValue VOp0 = V.getOperand(0);
13652   unsigned InBits = VOp0.getValueSizeInBits();
13653   unsigned Bits = V.getValueSizeInBits();
13654   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13655 }
13656
13657 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13658   bool addTest = true;
13659   SDValue Cond  = Op.getOperand(0);
13660   SDValue Op1 = Op.getOperand(1);
13661   SDValue Op2 = Op.getOperand(2);
13662   SDLoc DL(Op);
13663   EVT VT = Op1.getValueType();
13664   SDValue CC;
13665
13666   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13667   // are available or VBLENDV if AVX is available.
13668   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13669   if (Cond.getOpcode() == ISD::SETCC &&
13670       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13671        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13672       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13673     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13674     int SSECC = translateX86FSETCC(
13675         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13676
13677     if (SSECC != 8) {
13678       if (Subtarget->hasAVX512()) {
13679         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13680                                   DAG.getConstant(SSECC, DL, MVT::i8));
13681         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13682       }
13683
13684       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13685                                 DAG.getConstant(SSECC, DL, MVT::i8));
13686
13687       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13688       // of 3 logic instructions for size savings and potentially speed.
13689       // Unfortunately, there is no scalar form of VBLENDV.
13690
13691       // If either operand is a constant, don't try this. We can expect to
13692       // optimize away at least one of the logic instructions later in that
13693       // case, so that sequence would be faster than a variable blend.
13694
13695       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13696       // uses XMM0 as the selection register. That may need just as many
13697       // instructions as the AND/ANDN/OR sequence due to register moves, so
13698       // don't bother.
13699
13700       if (Subtarget->hasAVX() &&
13701           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13702
13703         // Convert to vectors, do a VSELECT, and convert back to scalar.
13704         // All of the conversions should be optimized away.
13705
13706         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13707         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13708         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13709         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13710
13711         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13712         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13713
13714         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13715
13716         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13717                            VSel, DAG.getIntPtrConstant(0, DL));
13718       }
13719       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13720       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13721       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13722     }
13723   }
13724
13725     if (VT.isVector() && VT.getScalarType() == MVT::i1) {
13726       SDValue Op1Scalar;
13727       if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
13728         Op1Scalar = ConvertI1VectorToInterger(Op1, DAG);
13729       else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
13730         Op1Scalar = Op1.getOperand(0);
13731       SDValue Op2Scalar;
13732       if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
13733         Op2Scalar = ConvertI1VectorToInterger(Op2, DAG);
13734       else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
13735         Op2Scalar = Op2.getOperand(0);
13736       if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
13737         SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
13738                                         Op1Scalar.getValueType(),
13739                                         Cond, Op1Scalar, Op2Scalar);
13740         if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
13741           return DAG.getBitcast(VT, newSelect);
13742         SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
13743         return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
13744                            DAG.getIntPtrConstant(0, DL));
13745     }
13746   }
13747
13748   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
13749     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
13750     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13751                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
13752     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13753                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
13754     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
13755                                     Cond, Op1, Op2);
13756     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
13757   }
13758
13759   if (Cond.getOpcode() == ISD::SETCC) {
13760     SDValue NewCond = LowerSETCC(Cond, DAG);
13761     if (NewCond.getNode())
13762       Cond = NewCond;
13763   }
13764
13765   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13766   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13767   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13768   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13769   if (Cond.getOpcode() == X86ISD::SETCC &&
13770       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13771       isZero(Cond.getOperand(1).getOperand(1))) {
13772     SDValue Cmp = Cond.getOperand(1);
13773
13774     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13775
13776     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13777         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13778       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13779
13780       SDValue CmpOp0 = Cmp.getOperand(0);
13781       // Apply further optimizations for special cases
13782       // (select (x != 0), -1, 0) -> neg & sbb
13783       // (select (x == 0), 0, -1) -> neg & sbb
13784       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13785         if (YC->isNullValue() &&
13786             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13787           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13788           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13789                                     DAG.getConstant(0, DL,
13790                                                     CmpOp0.getValueType()),
13791                                     CmpOp0);
13792           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13793                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13794                                     SDValue(Neg.getNode(), 1));
13795           return Res;
13796         }
13797
13798       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13799                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13800       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13801
13802       SDValue Res =   // Res = 0 or -1.
13803         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13804                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13805
13806       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13807         Res = DAG.getNOT(DL, Res, Res.getValueType());
13808
13809       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13810       if (!N2C || !N2C->isNullValue())
13811         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13812       return Res;
13813     }
13814   }
13815
13816   // Look past (and (setcc_carry (cmp ...)), 1).
13817   if (Cond.getOpcode() == ISD::AND &&
13818       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13819     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13820     if (C && C->getAPIntValue() == 1)
13821       Cond = Cond.getOperand(0);
13822   }
13823
13824   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13825   // setting operand in place of the X86ISD::SETCC.
13826   unsigned CondOpcode = Cond.getOpcode();
13827   if (CondOpcode == X86ISD::SETCC ||
13828       CondOpcode == X86ISD::SETCC_CARRY) {
13829     CC = Cond.getOperand(0);
13830
13831     SDValue Cmp = Cond.getOperand(1);
13832     unsigned Opc = Cmp.getOpcode();
13833     MVT VT = Op.getSimpleValueType();
13834
13835     bool IllegalFPCMov = false;
13836     if (VT.isFloatingPoint() && !VT.isVector() &&
13837         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13838       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13839
13840     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13841         Opc == X86ISD::BT) { // FIXME
13842       Cond = Cmp;
13843       addTest = false;
13844     }
13845   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13846              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13847              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13848               Cond.getOperand(0).getValueType() != MVT::i8)) {
13849     SDValue LHS = Cond.getOperand(0);
13850     SDValue RHS = Cond.getOperand(1);
13851     unsigned X86Opcode;
13852     unsigned X86Cond;
13853     SDVTList VTs;
13854     switch (CondOpcode) {
13855     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13856     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13857     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13858     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13859     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13860     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13861     default: llvm_unreachable("unexpected overflowing operator");
13862     }
13863     if (CondOpcode == ISD::UMULO)
13864       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13865                           MVT::i32);
13866     else
13867       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13868
13869     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13870
13871     if (CondOpcode == ISD::UMULO)
13872       Cond = X86Op.getValue(2);
13873     else
13874       Cond = X86Op.getValue(1);
13875
13876     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13877     addTest = false;
13878   }
13879
13880   if (addTest) {
13881     // Look pass the truncate if the high bits are known zero.
13882     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13883         Cond = Cond.getOperand(0);
13884
13885     // We know the result of AND is compared against zero. Try to match
13886     // it to BT.
13887     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13888       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13889       if (NewSetCC.getNode()) {
13890         CC = NewSetCC.getOperand(0);
13891         Cond = NewSetCC.getOperand(1);
13892         addTest = false;
13893       }
13894     }
13895   }
13896
13897   if (addTest) {
13898     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13899     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13900   }
13901
13902   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13903   // a <  b ?  0 : -1 -> RES = setcc_carry
13904   // a >= b ? -1 :  0 -> RES = setcc_carry
13905   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13906   if (Cond.getOpcode() == X86ISD::SUB) {
13907     Cond = ConvertCmpIfNecessary(Cond, DAG);
13908     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13909
13910     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13911         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13912       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13913                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13914                                 Cond);
13915       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13916         return DAG.getNOT(DL, Res, Res.getValueType());
13917       return Res;
13918     }
13919   }
13920
13921   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13922   // widen the cmov and push the truncate through. This avoids introducing a new
13923   // branch during isel and doesn't add any extensions.
13924   if (Op.getValueType() == MVT::i8 &&
13925       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13926     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13927     if (T1.getValueType() == T2.getValueType() &&
13928         // Blacklist CopyFromReg to avoid partial register stalls.
13929         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13930       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13931       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13932       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13933     }
13934   }
13935
13936   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13937   // condition is true.
13938   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13939   SDValue Ops[] = { Op2, Op1, CC, Cond };
13940   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13941 }
13942
13943 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
13944                                        const X86Subtarget *Subtarget,
13945                                        SelectionDAG &DAG) {
13946   MVT VT = Op->getSimpleValueType(0);
13947   SDValue In = Op->getOperand(0);
13948   MVT InVT = In.getSimpleValueType();
13949   MVT VTElt = VT.getVectorElementType();
13950   MVT InVTElt = InVT.getVectorElementType();
13951   SDLoc dl(Op);
13952
13953   // SKX processor
13954   if ((InVTElt == MVT::i1) &&
13955       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13956         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13957
13958        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13959         VTElt.getSizeInBits() <= 16)) ||
13960
13961        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13962         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13963
13964        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13965         VTElt.getSizeInBits() >= 32))))
13966     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13967
13968   unsigned int NumElts = VT.getVectorNumElements();
13969
13970   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13971     return SDValue();
13972
13973   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13974     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13975       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13976     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13977   }
13978
13979   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13980   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13981   SDValue NegOne =
13982    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
13983                    ExtVT);
13984   SDValue Zero =
13985    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
13986
13987   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
13988   if (VT.is512BitVector())
13989     return V;
13990   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
13991 }
13992
13993 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
13994                                              const X86Subtarget *Subtarget,
13995                                              SelectionDAG &DAG) {
13996   SDValue In = Op->getOperand(0);
13997   MVT VT = Op->getSimpleValueType(0);
13998   MVT InVT = In.getSimpleValueType();
13999   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14000
14001   MVT InSVT = InVT.getScalarType();
14002   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14003
14004   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14005     return SDValue();
14006   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14007     return SDValue();
14008
14009   SDLoc dl(Op);
14010
14011   // SSE41 targets can use the pmovsx* instructions directly.
14012   if (Subtarget->hasSSE41())
14013     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14014
14015   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14016   SDValue Curr = In;
14017   MVT CurrVT = InVT;
14018
14019   // As SRAI is only available on i16/i32 types, we expand only up to i32
14020   // and handle i64 separately.
14021   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14022     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14023     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14024     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14025     Curr = DAG.getBitcast(CurrVT, Curr);
14026   }
14027
14028   SDValue SignExt = Curr;
14029   if (CurrVT != InVT) {
14030     unsigned SignExtShift =
14031         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14032     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14033                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14034   }
14035
14036   if (CurrVT == VT)
14037     return SignExt;
14038
14039   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14040     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14041                                DAG.getConstant(31, dl, MVT::i8));
14042     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14043     return DAG.getBitcast(VT, Ext);
14044   }
14045
14046   return SDValue();
14047 }
14048
14049 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14050                                 SelectionDAG &DAG) {
14051   MVT VT = Op->getSimpleValueType(0);
14052   SDValue In = Op->getOperand(0);
14053   MVT InVT = In.getSimpleValueType();
14054   SDLoc dl(Op);
14055
14056   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14057     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14058
14059   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14060       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14061       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14062     return SDValue();
14063
14064   if (Subtarget->hasInt256())
14065     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14066
14067   // Optimize vectors in AVX mode
14068   // Sign extend  v8i16 to v8i32 and
14069   //              v4i32 to v4i64
14070   //
14071   // Divide input vector into two parts
14072   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14073   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14074   // concat the vectors to original VT
14075
14076   unsigned NumElems = InVT.getVectorNumElements();
14077   SDValue Undef = DAG.getUNDEF(InVT);
14078
14079   SmallVector<int,8> ShufMask1(NumElems, -1);
14080   for (unsigned i = 0; i != NumElems/2; ++i)
14081     ShufMask1[i] = i;
14082
14083   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14084
14085   SmallVector<int,8> ShufMask2(NumElems, -1);
14086   for (unsigned i = 0; i != NumElems/2; ++i)
14087     ShufMask2[i] = i + NumElems/2;
14088
14089   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14090
14091   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14092                                 VT.getVectorNumElements()/2);
14093
14094   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14095   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14096
14097   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14098 }
14099
14100 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14101 // may emit an illegal shuffle but the expansion is still better than scalar
14102 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14103 // we'll emit a shuffle and a arithmetic shift.
14104 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14105 // TODO: It is possible to support ZExt by zeroing the undef values during
14106 // the shuffle phase or after the shuffle.
14107 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14108                                  SelectionDAG &DAG) {
14109   MVT RegVT = Op.getSimpleValueType();
14110   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14111   assert(RegVT.isInteger() &&
14112          "We only custom lower integer vector sext loads.");
14113
14114   // Nothing useful we can do without SSE2 shuffles.
14115   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14116
14117   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14118   SDLoc dl(Ld);
14119   EVT MemVT = Ld->getMemoryVT();
14120   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14121   unsigned RegSz = RegVT.getSizeInBits();
14122
14123   ISD::LoadExtType Ext = Ld->getExtensionType();
14124
14125   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14126          && "Only anyext and sext are currently implemented.");
14127   assert(MemVT != RegVT && "Cannot extend to the same type");
14128   assert(MemVT.isVector() && "Must load a vector from memory");
14129
14130   unsigned NumElems = RegVT.getVectorNumElements();
14131   unsigned MemSz = MemVT.getSizeInBits();
14132   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14133
14134   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14135     // The only way in which we have a legal 256-bit vector result but not the
14136     // integer 256-bit operations needed to directly lower a sextload is if we
14137     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14138     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14139     // correctly legalized. We do this late to allow the canonical form of
14140     // sextload to persist throughout the rest of the DAG combiner -- it wants
14141     // to fold together any extensions it can, and so will fuse a sign_extend
14142     // of an sextload into a sextload targeting a wider value.
14143     SDValue Load;
14144     if (MemSz == 128) {
14145       // Just switch this to a normal load.
14146       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14147                                        "it must be a legal 128-bit vector "
14148                                        "type!");
14149       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14150                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14151                   Ld->isInvariant(), Ld->getAlignment());
14152     } else {
14153       assert(MemSz < 128 &&
14154              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14155       // Do an sext load to a 128-bit vector type. We want to use the same
14156       // number of elements, but elements half as wide. This will end up being
14157       // recursively lowered by this routine, but will succeed as we definitely
14158       // have all the necessary features if we're using AVX1.
14159       EVT HalfEltVT =
14160           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14161       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14162       Load =
14163           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14164                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14165                          Ld->isNonTemporal(), Ld->isInvariant(),
14166                          Ld->getAlignment());
14167     }
14168
14169     // Replace chain users with the new chain.
14170     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14171     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14172
14173     // Finally, do a normal sign-extend to the desired register.
14174     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14175   }
14176
14177   // All sizes must be a power of two.
14178   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14179          "Non-power-of-two elements are not custom lowered!");
14180
14181   // Attempt to load the original value using scalar loads.
14182   // Find the largest scalar type that divides the total loaded size.
14183   MVT SclrLoadTy = MVT::i8;
14184   for (MVT Tp : MVT::integer_valuetypes()) {
14185     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14186       SclrLoadTy = Tp;
14187     }
14188   }
14189
14190   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14191   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14192       (64 <= MemSz))
14193     SclrLoadTy = MVT::f64;
14194
14195   // Calculate the number of scalar loads that we need to perform
14196   // in order to load our vector from memory.
14197   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14198
14199   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14200          "Can only lower sext loads with a single scalar load!");
14201
14202   unsigned loadRegZize = RegSz;
14203   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14204     loadRegZize = 128;
14205
14206   // Represent our vector as a sequence of elements which are the
14207   // largest scalar that we can load.
14208   EVT LoadUnitVecVT = EVT::getVectorVT(
14209       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14210
14211   // Represent the data using the same element type that is stored in
14212   // memory. In practice, we ''widen'' MemVT.
14213   EVT WideVecVT =
14214       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14215                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14216
14217   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14218          "Invalid vector type");
14219
14220   // We can't shuffle using an illegal type.
14221   assert(TLI.isTypeLegal(WideVecVT) &&
14222          "We only lower types that form legal widened vector types");
14223
14224   SmallVector<SDValue, 8> Chains;
14225   SDValue Ptr = Ld->getBasePtr();
14226   SDValue Increment =
14227       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
14228   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14229
14230   for (unsigned i = 0; i < NumLoads; ++i) {
14231     // Perform a single load.
14232     SDValue ScalarLoad =
14233         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14234                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14235                     Ld->getAlignment());
14236     Chains.push_back(ScalarLoad.getValue(1));
14237     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14238     // another round of DAGCombining.
14239     if (i == 0)
14240       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14241     else
14242       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14243                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14244
14245     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14246   }
14247
14248   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14249
14250   // Bitcast the loaded value to a vector of the original element type, in
14251   // the size of the target vector type.
14252   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14253   unsigned SizeRatio = RegSz / MemSz;
14254
14255   if (Ext == ISD::SEXTLOAD) {
14256     // If we have SSE4.1, we can directly emit a VSEXT node.
14257     if (Subtarget->hasSSE41()) {
14258       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14259       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14260       return Sext;
14261     }
14262
14263     // Otherwise we'll shuffle the small elements in the high bits of the
14264     // larger type and perform an arithmetic shift. If the shift is not legal
14265     // it's better to scalarize.
14266     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14267            "We can't implement a sext load without an arithmetic right shift!");
14268
14269     // Redistribute the loaded elements into the different locations.
14270     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14271     for (unsigned i = 0; i != NumElems; ++i)
14272       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14273
14274     SDValue Shuff = DAG.getVectorShuffle(
14275         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14276
14277     Shuff = DAG.getBitcast(RegVT, Shuff);
14278
14279     // Build the arithmetic shift.
14280     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14281                    MemVT.getVectorElementType().getSizeInBits();
14282     Shuff =
14283         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14284                     DAG.getConstant(Amt, dl, RegVT));
14285
14286     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14287     return Shuff;
14288   }
14289
14290   // Redistribute the loaded elements into the different locations.
14291   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14292   for (unsigned i = 0; i != NumElems; ++i)
14293     ShuffleVec[i * SizeRatio] = i;
14294
14295   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14296                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14297
14298   // Bitcast to the requested type.
14299   Shuff = DAG.getBitcast(RegVT, Shuff);
14300   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14301   return Shuff;
14302 }
14303
14304 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14305 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14306 // from the AND / OR.
14307 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14308   Opc = Op.getOpcode();
14309   if (Opc != ISD::OR && Opc != ISD::AND)
14310     return false;
14311   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14312           Op.getOperand(0).hasOneUse() &&
14313           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14314           Op.getOperand(1).hasOneUse());
14315 }
14316
14317 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14318 // 1 and that the SETCC node has a single use.
14319 static bool isXor1OfSetCC(SDValue Op) {
14320   if (Op.getOpcode() != ISD::XOR)
14321     return false;
14322   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14323   if (N1C && N1C->getAPIntValue() == 1) {
14324     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14325       Op.getOperand(0).hasOneUse();
14326   }
14327   return false;
14328 }
14329
14330 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14331   bool addTest = true;
14332   SDValue Chain = Op.getOperand(0);
14333   SDValue Cond  = Op.getOperand(1);
14334   SDValue Dest  = Op.getOperand(2);
14335   SDLoc dl(Op);
14336   SDValue CC;
14337   bool Inverted = false;
14338
14339   if (Cond.getOpcode() == ISD::SETCC) {
14340     // Check for setcc([su]{add,sub,mul}o == 0).
14341     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14342         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14343         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14344         Cond.getOperand(0).getResNo() == 1 &&
14345         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14346          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14347          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14348          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14349          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14350          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14351       Inverted = true;
14352       Cond = Cond.getOperand(0);
14353     } else {
14354       SDValue NewCond = LowerSETCC(Cond, DAG);
14355       if (NewCond.getNode())
14356         Cond = NewCond;
14357     }
14358   }
14359 #if 0
14360   // FIXME: LowerXALUO doesn't handle these!!
14361   else if (Cond.getOpcode() == X86ISD::ADD  ||
14362            Cond.getOpcode() == X86ISD::SUB  ||
14363            Cond.getOpcode() == X86ISD::SMUL ||
14364            Cond.getOpcode() == X86ISD::UMUL)
14365     Cond = LowerXALUO(Cond, DAG);
14366 #endif
14367
14368   // Look pass (and (setcc_carry (cmp ...)), 1).
14369   if (Cond.getOpcode() == ISD::AND &&
14370       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14371     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14372     if (C && C->getAPIntValue() == 1)
14373       Cond = Cond.getOperand(0);
14374   }
14375
14376   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14377   // setting operand in place of the X86ISD::SETCC.
14378   unsigned CondOpcode = Cond.getOpcode();
14379   if (CondOpcode == X86ISD::SETCC ||
14380       CondOpcode == X86ISD::SETCC_CARRY) {
14381     CC = Cond.getOperand(0);
14382
14383     SDValue Cmp = Cond.getOperand(1);
14384     unsigned Opc = Cmp.getOpcode();
14385     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14386     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14387       Cond = Cmp;
14388       addTest = false;
14389     } else {
14390       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14391       default: break;
14392       case X86::COND_O:
14393       case X86::COND_B:
14394         // These can only come from an arithmetic instruction with overflow,
14395         // e.g. SADDO, UADDO.
14396         Cond = Cond.getNode()->getOperand(1);
14397         addTest = false;
14398         break;
14399       }
14400     }
14401   }
14402   CondOpcode = Cond.getOpcode();
14403   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14404       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14405       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14406        Cond.getOperand(0).getValueType() != MVT::i8)) {
14407     SDValue LHS = Cond.getOperand(0);
14408     SDValue RHS = Cond.getOperand(1);
14409     unsigned X86Opcode;
14410     unsigned X86Cond;
14411     SDVTList VTs;
14412     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14413     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14414     // X86ISD::INC).
14415     switch (CondOpcode) {
14416     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14417     case ISD::SADDO:
14418       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14419         if (C->isOne()) {
14420           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14421           break;
14422         }
14423       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14424     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14425     case ISD::SSUBO:
14426       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14427         if (C->isOne()) {
14428           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14429           break;
14430         }
14431       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14432     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14433     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14434     default: llvm_unreachable("unexpected overflowing operator");
14435     }
14436     if (Inverted)
14437       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14438     if (CondOpcode == ISD::UMULO)
14439       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14440                           MVT::i32);
14441     else
14442       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14443
14444     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14445
14446     if (CondOpcode == ISD::UMULO)
14447       Cond = X86Op.getValue(2);
14448     else
14449       Cond = X86Op.getValue(1);
14450
14451     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14452     addTest = false;
14453   } else {
14454     unsigned CondOpc;
14455     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14456       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14457       if (CondOpc == ISD::OR) {
14458         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14459         // two branches instead of an explicit OR instruction with a
14460         // separate test.
14461         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14462             isX86LogicalCmp(Cmp)) {
14463           CC = Cond.getOperand(0).getOperand(0);
14464           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14465                               Chain, Dest, CC, Cmp);
14466           CC = Cond.getOperand(1).getOperand(0);
14467           Cond = Cmp;
14468           addTest = false;
14469         }
14470       } else { // ISD::AND
14471         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14472         // two branches instead of an explicit AND instruction with a
14473         // separate test. However, we only do this if this block doesn't
14474         // have a fall-through edge, because this requires an explicit
14475         // jmp when the condition is false.
14476         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14477             isX86LogicalCmp(Cmp) &&
14478             Op.getNode()->hasOneUse()) {
14479           X86::CondCode CCode =
14480             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14481           CCode = X86::GetOppositeBranchCondition(CCode);
14482           CC = DAG.getConstant(CCode, dl, MVT::i8);
14483           SDNode *User = *Op.getNode()->use_begin();
14484           // Look for an unconditional branch following this conditional branch.
14485           // We need this because we need to reverse the successors in order
14486           // to implement FCMP_OEQ.
14487           if (User->getOpcode() == ISD::BR) {
14488             SDValue FalseBB = User->getOperand(1);
14489             SDNode *NewBR =
14490               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14491             assert(NewBR == User);
14492             (void)NewBR;
14493             Dest = FalseBB;
14494
14495             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14496                                 Chain, Dest, CC, Cmp);
14497             X86::CondCode CCode =
14498               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14499             CCode = X86::GetOppositeBranchCondition(CCode);
14500             CC = DAG.getConstant(CCode, dl, MVT::i8);
14501             Cond = Cmp;
14502             addTest = false;
14503           }
14504         }
14505       }
14506     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14507       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14508       // It should be transformed during dag combiner except when the condition
14509       // is set by a arithmetics with overflow node.
14510       X86::CondCode CCode =
14511         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14512       CCode = X86::GetOppositeBranchCondition(CCode);
14513       CC = DAG.getConstant(CCode, dl, MVT::i8);
14514       Cond = Cond.getOperand(0).getOperand(1);
14515       addTest = false;
14516     } else if (Cond.getOpcode() == ISD::SETCC &&
14517                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14518       // For FCMP_OEQ, we can emit
14519       // two branches instead of an explicit AND instruction with a
14520       // separate test. However, we only do this if this block doesn't
14521       // have a fall-through edge, because this requires an explicit
14522       // jmp when the condition is false.
14523       if (Op.getNode()->hasOneUse()) {
14524         SDNode *User = *Op.getNode()->use_begin();
14525         // Look for an unconditional branch following this conditional branch.
14526         // We need this because we need to reverse the successors in order
14527         // to implement FCMP_OEQ.
14528         if (User->getOpcode() == ISD::BR) {
14529           SDValue FalseBB = User->getOperand(1);
14530           SDNode *NewBR =
14531             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14532           assert(NewBR == User);
14533           (void)NewBR;
14534           Dest = FalseBB;
14535
14536           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14537                                     Cond.getOperand(0), Cond.getOperand(1));
14538           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14539           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14540           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14541                               Chain, Dest, CC, Cmp);
14542           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14543           Cond = Cmp;
14544           addTest = false;
14545         }
14546       }
14547     } else if (Cond.getOpcode() == ISD::SETCC &&
14548                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14549       // For FCMP_UNE, we can emit
14550       // two branches instead of an explicit AND instruction with a
14551       // separate test. However, we only do this if this block doesn't
14552       // have a fall-through edge, because this requires an explicit
14553       // jmp when the condition is false.
14554       if (Op.getNode()->hasOneUse()) {
14555         SDNode *User = *Op.getNode()->use_begin();
14556         // Look for an unconditional branch following this conditional branch.
14557         // We need this because we need to reverse the successors in order
14558         // to implement FCMP_UNE.
14559         if (User->getOpcode() == ISD::BR) {
14560           SDValue FalseBB = User->getOperand(1);
14561           SDNode *NewBR =
14562             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14563           assert(NewBR == User);
14564           (void)NewBR;
14565
14566           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14567                                     Cond.getOperand(0), Cond.getOperand(1));
14568           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14569           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14570           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14571                               Chain, Dest, CC, Cmp);
14572           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14573           Cond = Cmp;
14574           addTest = false;
14575           Dest = FalseBB;
14576         }
14577       }
14578     }
14579   }
14580
14581   if (addTest) {
14582     // Look pass the truncate if the high bits are known zero.
14583     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14584         Cond = Cond.getOperand(0);
14585
14586     // We know the result of AND is compared against zero. Try to match
14587     // it to BT.
14588     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14589       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14590       if (NewSetCC.getNode()) {
14591         CC = NewSetCC.getOperand(0);
14592         Cond = NewSetCC.getOperand(1);
14593         addTest = false;
14594       }
14595     }
14596   }
14597
14598   if (addTest) {
14599     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14600     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14601     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14602   }
14603   Cond = ConvertCmpIfNecessary(Cond, DAG);
14604   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14605                      Chain, Dest, CC, Cond);
14606 }
14607
14608 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14609 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14610 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14611 // that the guard pages used by the OS virtual memory manager are allocated in
14612 // correct sequence.
14613 SDValue
14614 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14615                                            SelectionDAG &DAG) const {
14616   MachineFunction &MF = DAG.getMachineFunction();
14617   bool SplitStack = MF.shouldSplitStack();
14618   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14619                SplitStack;
14620   SDLoc dl(Op);
14621
14622   if (!Lower) {
14623     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14624     SDNode* Node = Op.getNode();
14625
14626     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14627     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14628         " not tell us which reg is the stack pointer!");
14629     EVT VT = Node->getValueType(0);
14630     SDValue Tmp1 = SDValue(Node, 0);
14631     SDValue Tmp2 = SDValue(Node, 1);
14632     SDValue Tmp3 = Node->getOperand(2);
14633     SDValue Chain = Tmp1.getOperand(0);
14634
14635     // Chain the dynamic stack allocation so that it doesn't modify the stack
14636     // pointer when other instructions are using the stack.
14637     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14638         SDLoc(Node));
14639
14640     SDValue Size = Tmp2.getOperand(1);
14641     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14642     Chain = SP.getValue(1);
14643     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14644     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14645     unsigned StackAlign = TFI.getStackAlignment();
14646     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14647     if (Align > StackAlign)
14648       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14649           DAG.getConstant(-(uint64_t)Align, dl, VT));
14650     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14651
14652     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14653         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14654         SDLoc(Node));
14655
14656     SDValue Ops[2] = { Tmp1, Tmp2 };
14657     return DAG.getMergeValues(Ops, dl);
14658   }
14659
14660   // Get the inputs.
14661   SDValue Chain = Op.getOperand(0);
14662   SDValue Size  = Op.getOperand(1);
14663   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14664   EVT VT = Op.getNode()->getValueType(0);
14665
14666   bool Is64Bit = Subtarget->is64Bit();
14667   EVT SPTy = getPointerTy();
14668
14669   if (SplitStack) {
14670     MachineRegisterInfo &MRI = MF.getRegInfo();
14671
14672     if (Is64Bit) {
14673       // The 64 bit implementation of segmented stacks needs to clobber both r10
14674       // r11. This makes it impossible to use it along with nested parameters.
14675       const Function *F = MF.getFunction();
14676
14677       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14678            I != E; ++I)
14679         if (I->hasNestAttr())
14680           report_fatal_error("Cannot use segmented stacks with functions that "
14681                              "have nested arguments.");
14682     }
14683
14684     const TargetRegisterClass *AddrRegClass =
14685       getRegClassFor(getPointerTy());
14686     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14687     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14688     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14689                                 DAG.getRegister(Vreg, SPTy));
14690     SDValue Ops1[2] = { Value, Chain };
14691     return DAG.getMergeValues(Ops1, dl);
14692   } else {
14693     SDValue Flag;
14694     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14695
14696     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14697     Flag = Chain.getValue(1);
14698     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14699
14700     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14701
14702     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14703     unsigned SPReg = RegInfo->getStackRegister();
14704     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14705     Chain = SP.getValue(1);
14706
14707     if (Align) {
14708       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14709                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14710       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14711     }
14712
14713     SDValue Ops1[2] = { SP, Chain };
14714     return DAG.getMergeValues(Ops1, dl);
14715   }
14716 }
14717
14718 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14719   MachineFunction &MF = DAG.getMachineFunction();
14720   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14721
14722   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14723   SDLoc DL(Op);
14724
14725   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14726     // vastart just stores the address of the VarArgsFrameIndex slot into the
14727     // memory location argument.
14728     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14729                                    getPointerTy());
14730     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14731                         MachinePointerInfo(SV), false, false, 0);
14732   }
14733
14734   // __va_list_tag:
14735   //   gp_offset         (0 - 6 * 8)
14736   //   fp_offset         (48 - 48 + 8 * 16)
14737   //   overflow_arg_area (point to parameters coming in memory).
14738   //   reg_save_area
14739   SmallVector<SDValue, 8> MemOps;
14740   SDValue FIN = Op.getOperand(1);
14741   // Store gp_offset
14742   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14743                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14744                                                DL, MVT::i32),
14745                                FIN, MachinePointerInfo(SV), false, false, 0);
14746   MemOps.push_back(Store);
14747
14748   // Store fp_offset
14749   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14750                     FIN, DAG.getIntPtrConstant(4, DL));
14751   Store = DAG.getStore(Op.getOperand(0), DL,
14752                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14753                                        MVT::i32),
14754                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14755   MemOps.push_back(Store);
14756
14757   // Store ptr to overflow_arg_area
14758   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14759                     FIN, DAG.getIntPtrConstant(4, DL));
14760   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14761                                     getPointerTy());
14762   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14763                        MachinePointerInfo(SV, 8),
14764                        false, false, 0);
14765   MemOps.push_back(Store);
14766
14767   // Store ptr to reg_save_area.
14768   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14769                     FIN, DAG.getIntPtrConstant(8, DL));
14770   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14771                                     getPointerTy());
14772   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14773                        MachinePointerInfo(SV, 16), false, false, 0);
14774   MemOps.push_back(Store);
14775   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14776 }
14777
14778 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14779   assert(Subtarget->is64Bit() &&
14780          "LowerVAARG only handles 64-bit va_arg!");
14781   assert((Subtarget->isTargetLinux() ||
14782           Subtarget->isTargetDarwin()) &&
14783           "Unhandled target in LowerVAARG");
14784   assert(Op.getNode()->getNumOperands() == 4);
14785   SDValue Chain = Op.getOperand(0);
14786   SDValue SrcPtr = Op.getOperand(1);
14787   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14788   unsigned Align = Op.getConstantOperandVal(3);
14789   SDLoc dl(Op);
14790
14791   EVT ArgVT = Op.getNode()->getValueType(0);
14792   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14793   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14794   uint8_t ArgMode;
14795
14796   // Decide which area this value should be read from.
14797   // TODO: Implement the AMD64 ABI in its entirety. This simple
14798   // selection mechanism works only for the basic types.
14799   if (ArgVT == MVT::f80) {
14800     llvm_unreachable("va_arg for f80 not yet implemented");
14801   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14802     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14803   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14804     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14805   } else {
14806     llvm_unreachable("Unhandled argument type in LowerVAARG");
14807   }
14808
14809   if (ArgMode == 2) {
14810     // Sanity Check: Make sure using fp_offset makes sense.
14811     assert(!Subtarget->useSoftFloat() &&
14812            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14813                Attribute::NoImplicitFloat)) &&
14814            Subtarget->hasSSE1());
14815   }
14816
14817   // Insert VAARG_64 node into the DAG
14818   // VAARG_64 returns two values: Variable Argument Address, Chain
14819   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14820                        DAG.getConstant(ArgMode, dl, MVT::i8),
14821                        DAG.getConstant(Align, dl, MVT::i32)};
14822   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14823   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14824                                           VTs, InstOps, MVT::i64,
14825                                           MachinePointerInfo(SV),
14826                                           /*Align=*/0,
14827                                           /*Volatile=*/false,
14828                                           /*ReadMem=*/true,
14829                                           /*WriteMem=*/true);
14830   Chain = VAARG.getValue(1);
14831
14832   // Load the next argument and return it
14833   return DAG.getLoad(ArgVT, dl,
14834                      Chain,
14835                      VAARG,
14836                      MachinePointerInfo(),
14837                      false, false, false, 0);
14838 }
14839
14840 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14841                            SelectionDAG &DAG) {
14842   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14843   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14844   SDValue Chain = Op.getOperand(0);
14845   SDValue DstPtr = Op.getOperand(1);
14846   SDValue SrcPtr = Op.getOperand(2);
14847   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14848   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14849   SDLoc DL(Op);
14850
14851   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14852                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14853                        false, false,
14854                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14855 }
14856
14857 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14858 // amount is a constant. Takes immediate version of shift as input.
14859 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14860                                           SDValue SrcOp, uint64_t ShiftAmt,
14861                                           SelectionDAG &DAG) {
14862   MVT ElementType = VT.getVectorElementType();
14863
14864   // Fold this packed shift into its first operand if ShiftAmt is 0.
14865   if (ShiftAmt == 0)
14866     return SrcOp;
14867
14868   // Check for ShiftAmt >= element width
14869   if (ShiftAmt >= ElementType.getSizeInBits()) {
14870     if (Opc == X86ISD::VSRAI)
14871       ShiftAmt = ElementType.getSizeInBits() - 1;
14872     else
14873       return DAG.getConstant(0, dl, VT);
14874   }
14875
14876   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14877          && "Unknown target vector shift-by-constant node");
14878
14879   // Fold this packed vector shift into a build vector if SrcOp is a
14880   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14881   if (VT == SrcOp.getSimpleValueType() &&
14882       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14883     SmallVector<SDValue, 8> Elts;
14884     unsigned NumElts = SrcOp->getNumOperands();
14885     ConstantSDNode *ND;
14886
14887     switch(Opc) {
14888     default: llvm_unreachable(nullptr);
14889     case X86ISD::VSHLI:
14890       for (unsigned i=0; i!=NumElts; ++i) {
14891         SDValue CurrentOp = SrcOp->getOperand(i);
14892         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14893           Elts.push_back(CurrentOp);
14894           continue;
14895         }
14896         ND = cast<ConstantSDNode>(CurrentOp);
14897         const APInt &C = ND->getAPIntValue();
14898         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14899       }
14900       break;
14901     case X86ISD::VSRLI:
14902       for (unsigned i=0; i!=NumElts; ++i) {
14903         SDValue CurrentOp = SrcOp->getOperand(i);
14904         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14905           Elts.push_back(CurrentOp);
14906           continue;
14907         }
14908         ND = cast<ConstantSDNode>(CurrentOp);
14909         const APInt &C = ND->getAPIntValue();
14910         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14911       }
14912       break;
14913     case X86ISD::VSRAI:
14914       for (unsigned i=0; i!=NumElts; ++i) {
14915         SDValue CurrentOp = SrcOp->getOperand(i);
14916         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14917           Elts.push_back(CurrentOp);
14918           continue;
14919         }
14920         ND = cast<ConstantSDNode>(CurrentOp);
14921         const APInt &C = ND->getAPIntValue();
14922         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14923       }
14924       break;
14925     }
14926
14927     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14928   }
14929
14930   return DAG.getNode(Opc, dl, VT, SrcOp,
14931                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14932 }
14933
14934 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14935 // may or may not be a constant. Takes immediate version of shift as input.
14936 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14937                                    SDValue SrcOp, SDValue ShAmt,
14938                                    SelectionDAG &DAG) {
14939   MVT SVT = ShAmt.getSimpleValueType();
14940   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14941
14942   // Catch shift-by-constant.
14943   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14944     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14945                                       CShAmt->getZExtValue(), DAG);
14946
14947   // Change opcode to non-immediate version
14948   switch (Opc) {
14949     default: llvm_unreachable("Unknown target vector shift node");
14950     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14951     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14952     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14953   }
14954
14955   const X86Subtarget &Subtarget =
14956       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14957   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14958       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14959     // Let the shuffle legalizer expand this shift amount node.
14960     SDValue Op0 = ShAmt.getOperand(0);
14961     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14962     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14963   } else {
14964     // Need to build a vector containing shift amount.
14965     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14966     SmallVector<SDValue, 4> ShOps;
14967     ShOps.push_back(ShAmt);
14968     if (SVT == MVT::i32) {
14969       ShOps.push_back(DAG.getConstant(0, dl, SVT));
14970       ShOps.push_back(DAG.getUNDEF(SVT));
14971     }
14972     ShOps.push_back(DAG.getUNDEF(SVT));
14973
14974     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14975     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14976   }
14977
14978   // The return type has to be a 128-bit type with the same element
14979   // type as the input type.
14980   MVT EltVT = VT.getVectorElementType();
14981   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14982
14983   ShAmt = DAG.getBitcast(ShVT, ShAmt);
14984   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14985 }
14986
14987 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14988 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14989 /// necessary casting for \p Mask when lowering masking intrinsics.
14990 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14991                                     SDValue PreservedSrc,
14992                                     const X86Subtarget *Subtarget,
14993                                     SelectionDAG &DAG) {
14994     EVT VT = Op.getValueType();
14995     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14996                                   MVT::i1, VT.getVectorNumElements());
14997     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14998                                      Mask.getValueType().getSizeInBits());
14999     SDLoc dl(Op);
15000
15001     assert(MaskVT.isSimple() && "invalid mask type");
15002
15003     if (isAllOnes(Mask))
15004       return Op;
15005
15006     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15007     // are extracted by EXTRACT_SUBVECTOR.
15008     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15009                                 DAG.getBitcast(BitcastVT, Mask),
15010                                 DAG.getIntPtrConstant(0, dl));
15011
15012     switch (Op.getOpcode()) {
15013       default: break;
15014       case X86ISD::PCMPEQM:
15015       case X86ISD::PCMPGTM:
15016       case X86ISD::CMPM:
15017       case X86ISD::CMPMU:
15018         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15019     }
15020     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15021       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15022     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
15023 }
15024
15025 /// \brief Creates an SDNode for a predicated scalar operation.
15026 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15027 /// The mask is comming as MVT::i8 and it should be truncated
15028 /// to MVT::i1 while lowering masking intrinsics.
15029 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15030 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
15031 /// a scalar instruction.
15032 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15033                                     SDValue PreservedSrc,
15034                                     const X86Subtarget *Subtarget,
15035                                     SelectionDAG &DAG) {
15036     if (isAllOnes(Mask))
15037       return Op;
15038
15039     EVT VT = Op.getValueType();
15040     SDLoc dl(Op);
15041     // The mask should be of type MVT::i1
15042     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15043
15044     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15045       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15046     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15047 }
15048
15049 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15050                                        SelectionDAG &DAG) {
15051   SDLoc dl(Op);
15052   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15053   EVT VT = Op.getValueType();
15054   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15055   if (IntrData) {
15056     switch(IntrData->Type) {
15057     case INTR_TYPE_1OP:
15058       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15059     case INTR_TYPE_2OP:
15060       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15061         Op.getOperand(2));
15062     case INTR_TYPE_3OP:
15063       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15064         Op.getOperand(2), Op.getOperand(3));
15065     case INTR_TYPE_1OP_MASK_RM: {
15066       SDValue Src = Op.getOperand(1);
15067       SDValue Src0 = Op.getOperand(2);
15068       SDValue Mask = Op.getOperand(3);
15069       SDValue RoundingMode = Op.getOperand(4);
15070       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15071                                               RoundingMode),
15072                                   Mask, Src0, Subtarget, DAG);
15073     }
15074     case INTR_TYPE_SCALAR_MASK_RM: {
15075       SDValue Src1 = Op.getOperand(1);
15076       SDValue Src2 = Op.getOperand(2);
15077       SDValue Src0 = Op.getOperand(3);
15078       SDValue Mask = Op.getOperand(4);
15079       // There are 2 kinds of intrinsics in this group:
15080       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15081       // (2) With rounding mode and sae - 7 operands.
15082       if (Op.getNumOperands() == 6) {
15083         SDValue Sae  = Op.getOperand(5);
15084         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15085         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15086                                                 Sae),
15087                                     Mask, Src0, Subtarget, DAG);
15088       }
15089       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15090       SDValue RoundingMode  = Op.getOperand(5);
15091       SDValue Sae  = Op.getOperand(6);
15092       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15093                                               RoundingMode, Sae),
15094                                   Mask, Src0, Subtarget, DAG);
15095     }
15096     case INTR_TYPE_2OP_MASK: {
15097       SDValue Src1 = Op.getOperand(1);
15098       SDValue Src2 = Op.getOperand(2);
15099       SDValue PassThru = Op.getOperand(3);
15100       SDValue Mask = Op.getOperand(4);
15101       // We specify 2 possible opcodes for intrinsics with rounding modes.
15102       // First, we check if the intrinsic may have non-default rounding mode,
15103       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15104       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15105       if (IntrWithRoundingModeOpcode != 0) {
15106         SDValue Rnd = Op.getOperand(5);
15107         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15108         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15109           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15110                                       dl, Op.getValueType(),
15111                                       Src1, Src2, Rnd),
15112                                       Mask, PassThru, Subtarget, DAG);
15113         }
15114       }
15115       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15116                                               Src1,Src2),
15117                                   Mask, PassThru, Subtarget, DAG);
15118     }
15119     case FMA_OP_MASK: {
15120       SDValue Src1 = Op.getOperand(1);
15121       SDValue Src2 = Op.getOperand(2);
15122       SDValue Src3 = Op.getOperand(3);
15123       SDValue Mask = Op.getOperand(4);
15124       // We specify 2 possible opcodes for intrinsics with rounding modes.
15125       // First, we check if the intrinsic may have non-default rounding mode,
15126       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15127       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15128       if (IntrWithRoundingModeOpcode != 0) {
15129         SDValue Rnd = Op.getOperand(5);
15130         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15131             X86::STATIC_ROUNDING::CUR_DIRECTION)
15132           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15133                                                   dl, Op.getValueType(),
15134                                                   Src1, Src2, Src3, Rnd),
15135                                       Mask, Src1, Subtarget, DAG);
15136       }
15137       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15138                                               dl, Op.getValueType(),
15139                                               Src1, Src2, Src3),
15140                                   Mask, Src1, Subtarget, DAG);
15141     }
15142     case CMP_MASK:
15143     case CMP_MASK_CC: {
15144       // Comparison intrinsics with masks.
15145       // Example of transformation:
15146       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15147       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15148       // (i8 (bitcast
15149       //   (v8i1 (insert_subvector undef,
15150       //           (v2i1 (and (PCMPEQM %a, %b),
15151       //                      (extract_subvector
15152       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15153       EVT VT = Op.getOperand(1).getValueType();
15154       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15155                                     VT.getVectorNumElements());
15156       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15157       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15158                                        Mask.getValueType().getSizeInBits());
15159       SDValue Cmp;
15160       if (IntrData->Type == CMP_MASK_CC) {
15161         SDValue CC = Op.getOperand(3);
15162         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15163         // We specify 2 possible opcodes for intrinsics with rounding modes.
15164         // First, we check if the intrinsic may have non-default rounding mode,
15165         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15166         if (IntrData->Opc1 != 0) {
15167           SDValue Rnd = Op.getOperand(5);
15168           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15169               X86::STATIC_ROUNDING::CUR_DIRECTION)
15170             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15171                               Op.getOperand(2), CC, Rnd);
15172         }
15173         //default rounding mode
15174         if(!Cmp.getNode())
15175             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15176                               Op.getOperand(2), CC);
15177
15178       } else {
15179         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15180         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15181                           Op.getOperand(2));
15182       }
15183       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15184                                              DAG.getTargetConstant(0, dl,
15185                                                                    MaskVT),
15186                                              Subtarget, DAG);
15187       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15188                                 DAG.getUNDEF(BitcastVT), CmpMask,
15189                                 DAG.getIntPtrConstant(0, dl));
15190       return DAG.getBitcast(Op.getValueType(), Res);
15191     }
15192     case COMI: { // Comparison intrinsics
15193       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15194       SDValue LHS = Op.getOperand(1);
15195       SDValue RHS = Op.getOperand(2);
15196       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15197       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15198       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15199       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15200                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15201       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15202     }
15203     case VSHIFT:
15204       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15205                                  Op.getOperand(1), Op.getOperand(2), DAG);
15206     case VSHIFT_MASK:
15207       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15208                                                       Op.getSimpleValueType(),
15209                                                       Op.getOperand(1),
15210                                                       Op.getOperand(2), DAG),
15211                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15212                                   DAG);
15213     case COMPRESS_EXPAND_IN_REG: {
15214       SDValue Mask = Op.getOperand(3);
15215       SDValue DataToCompress = Op.getOperand(1);
15216       SDValue PassThru = Op.getOperand(2);
15217       if (isAllOnes(Mask)) // return data as is
15218         return Op.getOperand(1);
15219       EVT VT = Op.getValueType();
15220       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15221                                     VT.getVectorNumElements());
15222       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15223                                        Mask.getValueType().getSizeInBits());
15224       SDLoc dl(Op);
15225       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15226                                   DAG.getBitcast(BitcastVT, Mask),
15227                                   DAG.getIntPtrConstant(0, dl));
15228
15229       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
15230                          PassThru);
15231     }
15232     case BLEND: {
15233       SDValue Mask = Op.getOperand(3);
15234       EVT VT = Op.getValueType();
15235       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15236                                     VT.getVectorNumElements());
15237       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15238                                        Mask.getValueType().getSizeInBits());
15239       SDLoc dl(Op);
15240       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15241                                   DAG.getBitcast(BitcastVT, Mask),
15242                                   DAG.getIntPtrConstant(0, dl));
15243       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15244                          Op.getOperand(2));
15245     }
15246     default:
15247       break;
15248     }
15249   }
15250
15251   switch (IntNo) {
15252   default: return SDValue();    // Don't custom lower most intrinsics.
15253
15254   case Intrinsic::x86_avx2_permd:
15255   case Intrinsic::x86_avx2_permps:
15256     // Operands intentionally swapped. Mask is last operand to intrinsic,
15257     // but second operand for node/instruction.
15258     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15259                        Op.getOperand(2), Op.getOperand(1));
15260
15261   case Intrinsic::x86_avx512_mask_valign_q_512:
15262   case Intrinsic::x86_avx512_mask_valign_d_512:
15263     // Vector source operands are swapped.
15264     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15265                                             Op.getValueType(), Op.getOperand(2),
15266                                             Op.getOperand(1),
15267                                             Op.getOperand(3)),
15268                                 Op.getOperand(5), Op.getOperand(4),
15269                                 Subtarget, DAG);
15270
15271   // ptest and testp intrinsics. The intrinsic these come from are designed to
15272   // return an integer value, not just an instruction so lower it to the ptest
15273   // or testp pattern and a setcc for the result.
15274   case Intrinsic::x86_sse41_ptestz:
15275   case Intrinsic::x86_sse41_ptestc:
15276   case Intrinsic::x86_sse41_ptestnzc:
15277   case Intrinsic::x86_avx_ptestz_256:
15278   case Intrinsic::x86_avx_ptestc_256:
15279   case Intrinsic::x86_avx_ptestnzc_256:
15280   case Intrinsic::x86_avx_vtestz_ps:
15281   case Intrinsic::x86_avx_vtestc_ps:
15282   case Intrinsic::x86_avx_vtestnzc_ps:
15283   case Intrinsic::x86_avx_vtestz_pd:
15284   case Intrinsic::x86_avx_vtestc_pd:
15285   case Intrinsic::x86_avx_vtestnzc_pd:
15286   case Intrinsic::x86_avx_vtestz_ps_256:
15287   case Intrinsic::x86_avx_vtestc_ps_256:
15288   case Intrinsic::x86_avx_vtestnzc_ps_256:
15289   case Intrinsic::x86_avx_vtestz_pd_256:
15290   case Intrinsic::x86_avx_vtestc_pd_256:
15291   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15292     bool IsTestPacked = false;
15293     unsigned X86CC;
15294     switch (IntNo) {
15295     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15296     case Intrinsic::x86_avx_vtestz_ps:
15297     case Intrinsic::x86_avx_vtestz_pd:
15298     case Intrinsic::x86_avx_vtestz_ps_256:
15299     case Intrinsic::x86_avx_vtestz_pd_256:
15300       IsTestPacked = true; // Fallthrough
15301     case Intrinsic::x86_sse41_ptestz:
15302     case Intrinsic::x86_avx_ptestz_256:
15303       // ZF = 1
15304       X86CC = X86::COND_E;
15305       break;
15306     case Intrinsic::x86_avx_vtestc_ps:
15307     case Intrinsic::x86_avx_vtestc_pd:
15308     case Intrinsic::x86_avx_vtestc_ps_256:
15309     case Intrinsic::x86_avx_vtestc_pd_256:
15310       IsTestPacked = true; // Fallthrough
15311     case Intrinsic::x86_sse41_ptestc:
15312     case Intrinsic::x86_avx_ptestc_256:
15313       // CF = 1
15314       X86CC = X86::COND_B;
15315       break;
15316     case Intrinsic::x86_avx_vtestnzc_ps:
15317     case Intrinsic::x86_avx_vtestnzc_pd:
15318     case Intrinsic::x86_avx_vtestnzc_ps_256:
15319     case Intrinsic::x86_avx_vtestnzc_pd_256:
15320       IsTestPacked = true; // Fallthrough
15321     case Intrinsic::x86_sse41_ptestnzc:
15322     case Intrinsic::x86_avx_ptestnzc_256:
15323       // ZF and CF = 0
15324       X86CC = X86::COND_A;
15325       break;
15326     }
15327
15328     SDValue LHS = Op.getOperand(1);
15329     SDValue RHS = Op.getOperand(2);
15330     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15331     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15332     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15333     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15334     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15335   }
15336   case Intrinsic::x86_avx512_kortestz_w:
15337   case Intrinsic::x86_avx512_kortestc_w: {
15338     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15339     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15340     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15341     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15342     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15343     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15344     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15345   }
15346
15347   case Intrinsic::x86_sse42_pcmpistria128:
15348   case Intrinsic::x86_sse42_pcmpestria128:
15349   case Intrinsic::x86_sse42_pcmpistric128:
15350   case Intrinsic::x86_sse42_pcmpestric128:
15351   case Intrinsic::x86_sse42_pcmpistrio128:
15352   case Intrinsic::x86_sse42_pcmpestrio128:
15353   case Intrinsic::x86_sse42_pcmpistris128:
15354   case Intrinsic::x86_sse42_pcmpestris128:
15355   case Intrinsic::x86_sse42_pcmpistriz128:
15356   case Intrinsic::x86_sse42_pcmpestriz128: {
15357     unsigned Opcode;
15358     unsigned X86CC;
15359     switch (IntNo) {
15360     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15361     case Intrinsic::x86_sse42_pcmpistria128:
15362       Opcode = X86ISD::PCMPISTRI;
15363       X86CC = X86::COND_A;
15364       break;
15365     case Intrinsic::x86_sse42_pcmpestria128:
15366       Opcode = X86ISD::PCMPESTRI;
15367       X86CC = X86::COND_A;
15368       break;
15369     case Intrinsic::x86_sse42_pcmpistric128:
15370       Opcode = X86ISD::PCMPISTRI;
15371       X86CC = X86::COND_B;
15372       break;
15373     case Intrinsic::x86_sse42_pcmpestric128:
15374       Opcode = X86ISD::PCMPESTRI;
15375       X86CC = X86::COND_B;
15376       break;
15377     case Intrinsic::x86_sse42_pcmpistrio128:
15378       Opcode = X86ISD::PCMPISTRI;
15379       X86CC = X86::COND_O;
15380       break;
15381     case Intrinsic::x86_sse42_pcmpestrio128:
15382       Opcode = X86ISD::PCMPESTRI;
15383       X86CC = X86::COND_O;
15384       break;
15385     case Intrinsic::x86_sse42_pcmpistris128:
15386       Opcode = X86ISD::PCMPISTRI;
15387       X86CC = X86::COND_S;
15388       break;
15389     case Intrinsic::x86_sse42_pcmpestris128:
15390       Opcode = X86ISD::PCMPESTRI;
15391       X86CC = X86::COND_S;
15392       break;
15393     case Intrinsic::x86_sse42_pcmpistriz128:
15394       Opcode = X86ISD::PCMPISTRI;
15395       X86CC = X86::COND_E;
15396       break;
15397     case Intrinsic::x86_sse42_pcmpestriz128:
15398       Opcode = X86ISD::PCMPESTRI;
15399       X86CC = X86::COND_E;
15400       break;
15401     }
15402     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15403     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15404     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15405     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15406                                 DAG.getConstant(X86CC, dl, MVT::i8),
15407                                 SDValue(PCMP.getNode(), 1));
15408     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15409   }
15410
15411   case Intrinsic::x86_sse42_pcmpistri128:
15412   case Intrinsic::x86_sse42_pcmpestri128: {
15413     unsigned Opcode;
15414     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15415       Opcode = X86ISD::PCMPISTRI;
15416     else
15417       Opcode = X86ISD::PCMPESTRI;
15418
15419     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15420     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15421     return DAG.getNode(Opcode, dl, VTs, NewOps);
15422   }
15423
15424   case Intrinsic::x86_seh_lsda: {
15425     // Compute the symbol for the LSDA. We know it'll get emitted later.
15426     MachineFunction &MF = DAG.getMachineFunction();
15427     SDValue Op1 = Op.getOperand(1);
15428     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15429     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15430         GlobalValue::getRealLinkageName(Fn->getName()));
15431     StringRef Name = LSDASym->getName();
15432     assert(Name.data()[Name.size()] == '\0' && "not null terminated");
15433
15434     // Generate a simple absolute symbol reference. This intrinsic is only
15435     // supported on 32-bit Windows, which isn't PIC.
15436     SDValue Result =
15437         DAG.getTargetExternalSymbol(Name.data(), VT, X86II::MO_NOPREFIX);
15438     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15439   }
15440   }
15441 }
15442
15443 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15444                               SDValue Src, SDValue Mask, SDValue Base,
15445                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15446                               const X86Subtarget * Subtarget) {
15447   SDLoc dl(Op);
15448   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15449   assert(C && "Invalid scale type");
15450   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15451   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15452                              Index.getSimpleValueType().getVectorNumElements());
15453   SDValue MaskInReg;
15454   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15455   if (MaskC)
15456     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15457   else
15458     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15459   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15460   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15461   SDValue Segment = DAG.getRegister(0, MVT::i32);
15462   if (Src.getOpcode() == ISD::UNDEF)
15463     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15464   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15465   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15466   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15467   return DAG.getMergeValues(RetOps, dl);
15468 }
15469
15470 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15471                                SDValue Src, SDValue Mask, SDValue Base,
15472                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15473   SDLoc dl(Op);
15474   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15475   assert(C && "Invalid scale type");
15476   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15477   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15478   SDValue Segment = DAG.getRegister(0, MVT::i32);
15479   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15480                              Index.getSimpleValueType().getVectorNumElements());
15481   SDValue MaskInReg;
15482   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15483   if (MaskC)
15484     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15485   else
15486     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15487   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15488   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15489   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15490   return SDValue(Res, 1);
15491 }
15492
15493 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15494                                SDValue Mask, SDValue Base, SDValue Index,
15495                                SDValue ScaleOp, SDValue Chain) {
15496   SDLoc dl(Op);
15497   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15498   assert(C && "Invalid scale type");
15499   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15500   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15501   SDValue Segment = DAG.getRegister(0, MVT::i32);
15502   EVT MaskVT =
15503     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15504   SDValue MaskInReg;
15505   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15506   if (MaskC)
15507     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15508   else
15509     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15510   //SDVTList VTs = DAG.getVTList(MVT::Other);
15511   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15512   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15513   return SDValue(Res, 0);
15514 }
15515
15516 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15517 // read performance monitor counters (x86_rdpmc).
15518 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15519                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15520                               SmallVectorImpl<SDValue> &Results) {
15521   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15522   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15523   SDValue LO, HI;
15524
15525   // The ECX register is used to select the index of the performance counter
15526   // to read.
15527   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15528                                    N->getOperand(2));
15529   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15530
15531   // Reads the content of a 64-bit performance counter and returns it in the
15532   // registers EDX:EAX.
15533   if (Subtarget->is64Bit()) {
15534     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15535     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15536                             LO.getValue(2));
15537   } else {
15538     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15539     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15540                             LO.getValue(2));
15541   }
15542   Chain = HI.getValue(1);
15543
15544   if (Subtarget->is64Bit()) {
15545     // The EAX register is loaded with the low-order 32 bits. The EDX register
15546     // is loaded with the supported high-order bits of the counter.
15547     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15548                               DAG.getConstant(32, DL, MVT::i8));
15549     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15550     Results.push_back(Chain);
15551     return;
15552   }
15553
15554   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15555   SDValue Ops[] = { LO, HI };
15556   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15557   Results.push_back(Pair);
15558   Results.push_back(Chain);
15559 }
15560
15561 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15562 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15563 // also used to custom lower READCYCLECOUNTER nodes.
15564 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15565                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15566                               SmallVectorImpl<SDValue> &Results) {
15567   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15568   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15569   SDValue LO, HI;
15570
15571   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15572   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15573   // and the EAX register is loaded with the low-order 32 bits.
15574   if (Subtarget->is64Bit()) {
15575     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15576     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15577                             LO.getValue(2));
15578   } else {
15579     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15580     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15581                             LO.getValue(2));
15582   }
15583   SDValue Chain = HI.getValue(1);
15584
15585   if (Opcode == X86ISD::RDTSCP_DAG) {
15586     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15587
15588     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15589     // the ECX register. Add 'ecx' explicitly to the chain.
15590     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15591                                      HI.getValue(2));
15592     // Explicitly store the content of ECX at the location passed in input
15593     // to the 'rdtscp' intrinsic.
15594     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15595                          MachinePointerInfo(), false, false, 0);
15596   }
15597
15598   if (Subtarget->is64Bit()) {
15599     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15600     // the EAX register is loaded with the low-order 32 bits.
15601     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15602                               DAG.getConstant(32, DL, MVT::i8));
15603     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15604     Results.push_back(Chain);
15605     return;
15606   }
15607
15608   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15609   SDValue Ops[] = { LO, HI };
15610   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15611   Results.push_back(Pair);
15612   Results.push_back(Chain);
15613 }
15614
15615 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15616                                      SelectionDAG &DAG) {
15617   SmallVector<SDValue, 2> Results;
15618   SDLoc DL(Op);
15619   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15620                           Results);
15621   return DAG.getMergeValues(Results, DL);
15622 }
15623
15624
15625 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15626                                       SelectionDAG &DAG) {
15627   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15628
15629   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15630   if (!IntrData)
15631     return SDValue();
15632
15633   SDLoc dl(Op);
15634   switch(IntrData->Type) {
15635   default:
15636     llvm_unreachable("Unknown Intrinsic Type");
15637     break;
15638   case RDSEED:
15639   case RDRAND: {
15640     // Emit the node with the right value type.
15641     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15642     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15643
15644     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15645     // Otherwise return the value from Rand, which is always 0, casted to i32.
15646     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15647                       DAG.getConstant(1, dl, Op->getValueType(1)),
15648                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15649                       SDValue(Result.getNode(), 1) };
15650     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15651                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15652                                   Ops);
15653
15654     // Return { result, isValid, chain }.
15655     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15656                        SDValue(Result.getNode(), 2));
15657   }
15658   case GATHER: {
15659   //gather(v1, mask, index, base, scale);
15660     SDValue Chain = Op.getOperand(0);
15661     SDValue Src   = Op.getOperand(2);
15662     SDValue Base  = Op.getOperand(3);
15663     SDValue Index = Op.getOperand(4);
15664     SDValue Mask  = Op.getOperand(5);
15665     SDValue Scale = Op.getOperand(6);
15666     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15667                          Chain, Subtarget);
15668   }
15669   case SCATTER: {
15670   //scatter(base, mask, index, v1, scale);
15671     SDValue Chain = Op.getOperand(0);
15672     SDValue Base  = Op.getOperand(2);
15673     SDValue Mask  = Op.getOperand(3);
15674     SDValue Index = Op.getOperand(4);
15675     SDValue Src   = Op.getOperand(5);
15676     SDValue Scale = Op.getOperand(6);
15677     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15678                           Scale, Chain);
15679   }
15680   case PREFETCH: {
15681     SDValue Hint = Op.getOperand(6);
15682     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15683     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15684     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15685     SDValue Chain = Op.getOperand(0);
15686     SDValue Mask  = Op.getOperand(2);
15687     SDValue Index = Op.getOperand(3);
15688     SDValue Base  = Op.getOperand(4);
15689     SDValue Scale = Op.getOperand(5);
15690     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15691   }
15692   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15693   case RDTSC: {
15694     SmallVector<SDValue, 2> Results;
15695     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15696                             Results);
15697     return DAG.getMergeValues(Results, dl);
15698   }
15699   // Read Performance Monitoring Counters.
15700   case RDPMC: {
15701     SmallVector<SDValue, 2> Results;
15702     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15703     return DAG.getMergeValues(Results, dl);
15704   }
15705   // XTEST intrinsics.
15706   case XTEST: {
15707     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15708     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15709     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15710                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15711                                 InTrans);
15712     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15713     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15714                        Ret, SDValue(InTrans.getNode(), 1));
15715   }
15716   // ADC/ADCX/SBB
15717   case ADX: {
15718     SmallVector<SDValue, 2> Results;
15719     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15720     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15721     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15722                                 DAG.getConstant(-1, dl, MVT::i8));
15723     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15724                               Op.getOperand(4), GenCF.getValue(1));
15725     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15726                                  Op.getOperand(5), MachinePointerInfo(),
15727                                  false, false, 0);
15728     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15729                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15730                                 Res.getValue(1));
15731     Results.push_back(SetCC);
15732     Results.push_back(Store);
15733     return DAG.getMergeValues(Results, dl);
15734   }
15735   case COMPRESS_TO_MEM: {
15736     SDLoc dl(Op);
15737     SDValue Mask = Op.getOperand(4);
15738     SDValue DataToCompress = Op.getOperand(3);
15739     SDValue Addr = Op.getOperand(2);
15740     SDValue Chain = Op.getOperand(0);
15741
15742     EVT VT = DataToCompress.getValueType();
15743     if (isAllOnes(Mask)) // return just a store
15744       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15745                           MachinePointerInfo(), false, false,
15746                           VT.getScalarSizeInBits()/8);
15747
15748     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15749                                   VT.getVectorNumElements());
15750     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15751                                      Mask.getValueType().getSizeInBits());
15752     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15753                                 DAG.getBitcast(BitcastVT, Mask),
15754                                 DAG.getIntPtrConstant(0, dl));
15755
15756     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15757                                       DataToCompress, DAG.getUNDEF(VT));
15758     return DAG.getStore(Chain, dl, Compressed, Addr,
15759                         MachinePointerInfo(), false, false,
15760                         VT.getScalarSizeInBits()/8);
15761   }
15762   case EXPAND_FROM_MEM: {
15763     SDLoc dl(Op);
15764     SDValue Mask = Op.getOperand(4);
15765     SDValue PathThru = Op.getOperand(3);
15766     SDValue Addr = Op.getOperand(2);
15767     SDValue Chain = Op.getOperand(0);
15768     EVT VT = Op.getValueType();
15769
15770     if (isAllOnes(Mask)) // return just a load
15771       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15772                          false, VT.getScalarSizeInBits()/8);
15773     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15774                                   VT.getVectorNumElements());
15775     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15776                                      Mask.getValueType().getSizeInBits());
15777     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15778                                 DAG.getBitcast(BitcastVT, Mask),
15779                                 DAG.getIntPtrConstant(0, dl));
15780
15781     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15782                                        false, false, false,
15783                                        VT.getScalarSizeInBits()/8);
15784
15785     SDValue Results[] = {
15786         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15787         Chain};
15788     return DAG.getMergeValues(Results, dl);
15789   }
15790   }
15791 }
15792
15793 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15794                                            SelectionDAG &DAG) const {
15795   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15796   MFI->setReturnAddressIsTaken(true);
15797
15798   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15799     return SDValue();
15800
15801   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15802   SDLoc dl(Op);
15803   EVT PtrVT = getPointerTy();
15804
15805   if (Depth > 0) {
15806     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15807     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15808     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15809     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15810                        DAG.getNode(ISD::ADD, dl, PtrVT,
15811                                    FrameAddr, Offset),
15812                        MachinePointerInfo(), false, false, false, 0);
15813   }
15814
15815   // Just load the return address.
15816   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15817   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15818                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15819 }
15820
15821 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15822   MachineFunction &MF = DAG.getMachineFunction();
15823   MachineFrameInfo *MFI = MF.getFrameInfo();
15824   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15825   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15826   EVT VT = Op.getValueType();
15827
15828   MFI->setFrameAddressIsTaken(true);
15829
15830   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15831     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15832     // is not possible to crawl up the stack without looking at the unwind codes
15833     // simultaneously.
15834     int FrameAddrIndex = FuncInfo->getFAIndex();
15835     if (!FrameAddrIndex) {
15836       // Set up a frame object for the return address.
15837       unsigned SlotSize = RegInfo->getSlotSize();
15838       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15839           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
15840       FuncInfo->setFAIndex(FrameAddrIndex);
15841     }
15842     return DAG.getFrameIndex(FrameAddrIndex, VT);
15843   }
15844
15845   unsigned FrameReg =
15846       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15847   SDLoc dl(Op);  // FIXME probably not meaningful
15848   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15849   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15850           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15851          "Invalid Frame Register!");
15852   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15853   while (Depth--)
15854     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15855                             MachinePointerInfo(),
15856                             false, false, false, 0);
15857   return FrameAddr;
15858 }
15859
15860 // FIXME? Maybe this could be a TableGen attribute on some registers and
15861 // this table could be generated automatically from RegInfo.
15862 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15863                                               EVT VT) const {
15864   unsigned Reg = StringSwitch<unsigned>(RegName)
15865                        .Case("esp", X86::ESP)
15866                        .Case("rsp", X86::RSP)
15867                        .Default(0);
15868   if (Reg)
15869     return Reg;
15870   report_fatal_error("Invalid register name global variable");
15871 }
15872
15873 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15874                                                      SelectionDAG &DAG) const {
15875   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15876   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15877 }
15878
15879 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15880   SDValue Chain     = Op.getOperand(0);
15881   SDValue Offset    = Op.getOperand(1);
15882   SDValue Handler   = Op.getOperand(2);
15883   SDLoc dl      (Op);
15884
15885   EVT PtrVT = getPointerTy();
15886   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15887   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15888   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15889           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15890          "Invalid Frame Register!");
15891   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15892   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15893
15894   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15895                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15896                                                        dl));
15897   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15898   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15899                        false, false, 0);
15900   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15901
15902   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15903                      DAG.getRegister(StoreAddrReg, PtrVT));
15904 }
15905
15906 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15907                                                SelectionDAG &DAG) const {
15908   SDLoc DL(Op);
15909   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15910                      DAG.getVTList(MVT::i32, MVT::Other),
15911                      Op.getOperand(0), Op.getOperand(1));
15912 }
15913
15914 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15915                                                 SelectionDAG &DAG) const {
15916   SDLoc DL(Op);
15917   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15918                      Op.getOperand(0), Op.getOperand(1));
15919 }
15920
15921 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15922   return Op.getOperand(0);
15923 }
15924
15925 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15926                                                 SelectionDAG &DAG) const {
15927   SDValue Root = Op.getOperand(0);
15928   SDValue Trmp = Op.getOperand(1); // trampoline
15929   SDValue FPtr = Op.getOperand(2); // nested function
15930   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15931   SDLoc dl (Op);
15932
15933   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15934   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15935
15936   if (Subtarget->is64Bit()) {
15937     SDValue OutChains[6];
15938
15939     // Large code-model.
15940     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15941     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15942
15943     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15944     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15945
15946     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15947
15948     // Load the pointer to the nested function into R11.
15949     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15950     SDValue Addr = Trmp;
15951     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15952                                 Addr, MachinePointerInfo(TrmpAddr),
15953                                 false, false, 0);
15954
15955     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15956                        DAG.getConstant(2, dl, MVT::i64));
15957     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15958                                 MachinePointerInfo(TrmpAddr, 2),
15959                                 false, false, 2);
15960
15961     // Load the 'nest' parameter value into R10.
15962     // R10 is specified in X86CallingConv.td
15963     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15964     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15965                        DAG.getConstant(10, dl, MVT::i64));
15966     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15967                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15968                                 false, false, 0);
15969
15970     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15971                        DAG.getConstant(12, dl, MVT::i64));
15972     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15973                                 MachinePointerInfo(TrmpAddr, 12),
15974                                 false, false, 2);
15975
15976     // Jump to the nested function.
15977     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15978     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15979                        DAG.getConstant(20, dl, MVT::i64));
15980     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15981                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15982                                 false, false, 0);
15983
15984     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15985     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15986                        DAG.getConstant(22, dl, MVT::i64));
15987     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
15988                                 Addr, MachinePointerInfo(TrmpAddr, 22),
15989                                 false, false, 0);
15990
15991     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15992   } else {
15993     const Function *Func =
15994       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15995     CallingConv::ID CC = Func->getCallingConv();
15996     unsigned NestReg;
15997
15998     switch (CC) {
15999     default:
16000       llvm_unreachable("Unsupported calling convention");
16001     case CallingConv::C:
16002     case CallingConv::X86_StdCall: {
16003       // Pass 'nest' parameter in ECX.
16004       // Must be kept in sync with X86CallingConv.td
16005       NestReg = X86::ECX;
16006
16007       // Check that ECX wasn't needed by an 'inreg' parameter.
16008       FunctionType *FTy = Func->getFunctionType();
16009       const AttributeSet &Attrs = Func->getAttributes();
16010
16011       if (!Attrs.isEmpty() && !Func->isVarArg()) {
16012         unsigned InRegCount = 0;
16013         unsigned Idx = 1;
16014
16015         for (FunctionType::param_iterator I = FTy->param_begin(),
16016              E = FTy->param_end(); I != E; ++I, ++Idx)
16017           if (Attrs.hasAttribute(Idx, Attribute::InReg))
16018             // FIXME: should only count parameters that are lowered to integers.
16019             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
16020
16021         if (InRegCount > 2) {
16022           report_fatal_error("Nest register in use - reduce number of inreg"
16023                              " parameters!");
16024         }
16025       }
16026       break;
16027     }
16028     case CallingConv::X86_FastCall:
16029     case CallingConv::X86_ThisCall:
16030     case CallingConv::Fast:
16031       // Pass 'nest' parameter in EAX.
16032       // Must be kept in sync with X86CallingConv.td
16033       NestReg = X86::EAX;
16034       break;
16035     }
16036
16037     SDValue OutChains[4];
16038     SDValue Addr, Disp;
16039
16040     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16041                        DAG.getConstant(10, dl, MVT::i32));
16042     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
16043
16044     // This is storing the opcode for MOV32ri.
16045     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
16046     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
16047     OutChains[0] = DAG.getStore(Root, dl,
16048                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
16049                                 Trmp, MachinePointerInfo(TrmpAddr),
16050                                 false, false, 0);
16051
16052     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16053                        DAG.getConstant(1, dl, MVT::i32));
16054     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
16055                                 MachinePointerInfo(TrmpAddr, 1),
16056                                 false, false, 1);
16057
16058     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
16059     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16060                        DAG.getConstant(5, dl, MVT::i32));
16061     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
16062                                 Addr, MachinePointerInfo(TrmpAddr, 5),
16063                                 false, false, 1);
16064
16065     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16066                        DAG.getConstant(6, dl, MVT::i32));
16067     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
16068                                 MachinePointerInfo(TrmpAddr, 6),
16069                                 false, false, 1);
16070
16071     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16072   }
16073 }
16074
16075 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16076                                             SelectionDAG &DAG) const {
16077   /*
16078    The rounding mode is in bits 11:10 of FPSR, and has the following
16079    settings:
16080      00 Round to nearest
16081      01 Round to -inf
16082      10 Round to +inf
16083      11 Round to 0
16084
16085   FLT_ROUNDS, on the other hand, expects the following:
16086     -1 Undefined
16087      0 Round to 0
16088      1 Round to nearest
16089      2 Round to +inf
16090      3 Round to -inf
16091
16092   To perform the conversion, we do:
16093     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16094   */
16095
16096   MachineFunction &MF = DAG.getMachineFunction();
16097   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16098   unsigned StackAlignment = TFI.getStackAlignment();
16099   MVT VT = Op.getSimpleValueType();
16100   SDLoc DL(Op);
16101
16102   // Save FP Control Word to stack slot
16103   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16104   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
16105
16106   MachineMemOperand *MMO =
16107    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16108                            MachineMemOperand::MOStore, 2, 2);
16109
16110   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16111   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16112                                           DAG.getVTList(MVT::Other),
16113                                           Ops, MVT::i16, MMO);
16114
16115   // Load FP Control Word from stack slot
16116   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16117                             MachinePointerInfo(), false, false, false, 0);
16118
16119   // Transform as necessary
16120   SDValue CWD1 =
16121     DAG.getNode(ISD::SRL, DL, MVT::i16,
16122                 DAG.getNode(ISD::AND, DL, MVT::i16,
16123                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16124                 DAG.getConstant(11, DL, MVT::i8));
16125   SDValue CWD2 =
16126     DAG.getNode(ISD::SRL, DL, MVT::i16,
16127                 DAG.getNode(ISD::AND, DL, MVT::i16,
16128                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16129                 DAG.getConstant(9, DL, MVT::i8));
16130
16131   SDValue RetVal =
16132     DAG.getNode(ISD::AND, DL, MVT::i16,
16133                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16134                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16135                             DAG.getConstant(1, DL, MVT::i16)),
16136                 DAG.getConstant(3, DL, MVT::i16));
16137
16138   return DAG.getNode((VT.getSizeInBits() < 16 ?
16139                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16140 }
16141
16142 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16143   MVT VT = Op.getSimpleValueType();
16144   EVT OpVT = VT;
16145   unsigned NumBits = VT.getSizeInBits();
16146   SDLoc dl(Op);
16147
16148   Op = Op.getOperand(0);
16149   if (VT == MVT::i8) {
16150     // Zero extend to i32 since there is not an i8 bsr.
16151     OpVT = MVT::i32;
16152     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16153   }
16154
16155   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16156   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16157   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16158
16159   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16160   SDValue Ops[] = {
16161     Op,
16162     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16163     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16164     Op.getValue(1)
16165   };
16166   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16167
16168   // Finally xor with NumBits-1.
16169   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16170                    DAG.getConstant(NumBits - 1, dl, OpVT));
16171
16172   if (VT == MVT::i8)
16173     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16174   return Op;
16175 }
16176
16177 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16178   MVT VT = Op.getSimpleValueType();
16179   EVT OpVT = VT;
16180   unsigned NumBits = VT.getSizeInBits();
16181   SDLoc dl(Op);
16182
16183   Op = Op.getOperand(0);
16184   if (VT == MVT::i8) {
16185     // Zero extend to i32 since there is not an i8 bsr.
16186     OpVT = MVT::i32;
16187     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16188   }
16189
16190   // Issue a bsr (scan bits in reverse).
16191   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16192   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16193
16194   // And xor with NumBits-1.
16195   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16196                    DAG.getConstant(NumBits - 1, dl, OpVT));
16197
16198   if (VT == MVT::i8)
16199     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16200   return Op;
16201 }
16202
16203 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16204   MVT VT = Op.getSimpleValueType();
16205   unsigned NumBits = VT.getSizeInBits();
16206   SDLoc dl(Op);
16207   Op = Op.getOperand(0);
16208
16209   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16210   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16211   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16212
16213   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16214   SDValue Ops[] = {
16215     Op,
16216     DAG.getConstant(NumBits, dl, VT),
16217     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16218     Op.getValue(1)
16219   };
16220   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16221 }
16222
16223 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16224 // ones, and then concatenate the result back.
16225 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16226   MVT VT = Op.getSimpleValueType();
16227
16228   assert(VT.is256BitVector() && VT.isInteger() &&
16229          "Unsupported value type for operation");
16230
16231   unsigned NumElems = VT.getVectorNumElements();
16232   SDLoc dl(Op);
16233
16234   // Extract the LHS vectors
16235   SDValue LHS = Op.getOperand(0);
16236   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16237   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16238
16239   // Extract the RHS vectors
16240   SDValue RHS = Op.getOperand(1);
16241   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16242   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16243
16244   MVT EltVT = VT.getVectorElementType();
16245   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16246
16247   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16248                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16249                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16250 }
16251
16252 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16253   if (Op.getValueType() == MVT::i1)
16254     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16255                        Op.getOperand(0), Op.getOperand(1));
16256   assert(Op.getSimpleValueType().is256BitVector() &&
16257          Op.getSimpleValueType().isInteger() &&
16258          "Only handle AVX 256-bit vector integer operation");
16259   return Lower256IntArith(Op, DAG);
16260 }
16261
16262 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16263   if (Op.getValueType() == MVT::i1)
16264     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16265                        Op.getOperand(0), Op.getOperand(1));
16266   assert(Op.getSimpleValueType().is256BitVector() &&
16267          Op.getSimpleValueType().isInteger() &&
16268          "Only handle AVX 256-bit vector integer operation");
16269   return Lower256IntArith(Op, DAG);
16270 }
16271
16272 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16273                         SelectionDAG &DAG) {
16274   SDLoc dl(Op);
16275   MVT VT = Op.getSimpleValueType();
16276
16277   if (VT == MVT::i1)
16278     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16279
16280   // Decompose 256-bit ops into smaller 128-bit ops.
16281   if (VT.is256BitVector() && !Subtarget->hasInt256())
16282     return Lower256IntArith(Op, DAG);
16283
16284   SDValue A = Op.getOperand(0);
16285   SDValue B = Op.getOperand(1);
16286
16287   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16288   // pairs, multiply and truncate.
16289   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16290     if (Subtarget->hasInt256()) {
16291       if (VT == MVT::v32i8) {
16292         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16293         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16294         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16295         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16296         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16297         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16298         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16299         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16300                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16301                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16302       }
16303
16304       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16305       return DAG.getNode(
16306           ISD::TRUNCATE, dl, VT,
16307           DAG.getNode(ISD::MUL, dl, ExVT,
16308                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16309                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16310     }
16311
16312     assert(VT == MVT::v16i8 &&
16313            "Pre-AVX2 support only supports v16i8 multiplication");
16314     MVT ExVT = MVT::v8i16;
16315
16316     // Extract the lo parts and sign extend to i16
16317     SDValue ALo, BLo;
16318     if (Subtarget->hasSSE41()) {
16319       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16320       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16321     } else {
16322       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16323                               -1, 4, -1, 5, -1, 6, -1, 7};
16324       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16325       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16326       ALo = DAG.getBitcast(ExVT, ALo);
16327       BLo = DAG.getBitcast(ExVT, BLo);
16328       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16329       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16330     }
16331
16332     // Extract the hi parts and sign extend to i16
16333     SDValue AHi, BHi;
16334     if (Subtarget->hasSSE41()) {
16335       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16336                               -1, -1, -1, -1, -1, -1, -1, -1};
16337       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16338       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16339       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16340       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16341     } else {
16342       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16343                               -1, 12, -1, 13, -1, 14, -1, 15};
16344       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16345       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16346       AHi = DAG.getBitcast(ExVT, AHi);
16347       BHi = DAG.getBitcast(ExVT, BHi);
16348       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16349       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16350     }
16351
16352     // Multiply, mask the lower 8bits of the lo/hi results and pack
16353     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16354     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16355     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16356     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16357     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16358   }
16359
16360   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16361   if (VT == MVT::v4i32) {
16362     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16363            "Should not custom lower when pmuldq is available!");
16364
16365     // Extract the odd parts.
16366     static const int UnpackMask[] = { 1, -1, 3, -1 };
16367     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16368     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16369
16370     // Multiply the even parts.
16371     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16372     // Now multiply odd parts.
16373     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16374
16375     Evens = DAG.getBitcast(VT, Evens);
16376     Odds = DAG.getBitcast(VT, Odds);
16377
16378     // Merge the two vectors back together with a shuffle. This expands into 2
16379     // shuffles.
16380     static const int ShufMask[] = { 0, 4, 2, 6 };
16381     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16382   }
16383
16384   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16385          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16386
16387   //  Ahi = psrlqi(a, 32);
16388   //  Bhi = psrlqi(b, 32);
16389   //
16390   //  AloBlo = pmuludq(a, b);
16391   //  AloBhi = pmuludq(a, Bhi);
16392   //  AhiBlo = pmuludq(Ahi, b);
16393
16394   //  AloBhi = psllqi(AloBhi, 32);
16395   //  AhiBlo = psllqi(AhiBlo, 32);
16396   //  return AloBlo + AloBhi + AhiBlo;
16397
16398   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16399   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16400
16401   // Bit cast to 32-bit vectors for MULUDQ
16402   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16403                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16404   A = DAG.getBitcast(MulVT, A);
16405   B = DAG.getBitcast(MulVT, B);
16406   Ahi = DAG.getBitcast(MulVT, Ahi);
16407   Bhi = DAG.getBitcast(MulVT, Bhi);
16408
16409   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16410   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16411   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16412
16413   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16414   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16415
16416   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16417   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16418 }
16419
16420 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16421   assert(Subtarget->isTargetWin64() && "Unexpected target");
16422   EVT VT = Op.getValueType();
16423   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16424          "Unexpected return type for lowering");
16425
16426   RTLIB::Libcall LC;
16427   bool isSigned;
16428   switch (Op->getOpcode()) {
16429   default: llvm_unreachable("Unexpected request for libcall!");
16430   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16431   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16432   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16433   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16434   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16435   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16436   }
16437
16438   SDLoc dl(Op);
16439   SDValue InChain = DAG.getEntryNode();
16440
16441   TargetLowering::ArgListTy Args;
16442   TargetLowering::ArgListEntry Entry;
16443   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16444     EVT ArgVT = Op->getOperand(i).getValueType();
16445     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16446            "Unexpected argument type for lowering");
16447     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16448     Entry.Node = StackPtr;
16449     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16450                            false, false, 16);
16451     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16452     Entry.Ty = PointerType::get(ArgTy,0);
16453     Entry.isSExt = false;
16454     Entry.isZExt = false;
16455     Args.push_back(Entry);
16456   }
16457
16458   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16459                                          getPointerTy());
16460
16461   TargetLowering::CallLoweringInfo CLI(DAG);
16462   CLI.setDebugLoc(dl).setChain(InChain)
16463     .setCallee(getLibcallCallingConv(LC),
16464                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16465                Callee, std::move(Args), 0)
16466     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16467
16468   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16469   return DAG.getBitcast(VT, CallInfo.first);
16470 }
16471
16472 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16473                              SelectionDAG &DAG) {
16474   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16475   EVT VT = Op0.getValueType();
16476   SDLoc dl(Op);
16477
16478   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16479          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16480
16481   // PMULxD operations multiply each even value (starting at 0) of LHS with
16482   // the related value of RHS and produce a widen result.
16483   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16484   // => <2 x i64> <ae|cg>
16485   //
16486   // In other word, to have all the results, we need to perform two PMULxD:
16487   // 1. one with the even values.
16488   // 2. one with the odd values.
16489   // To achieve #2, with need to place the odd values at an even position.
16490   //
16491   // Place the odd value at an even position (basically, shift all values 1
16492   // step to the left):
16493   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16494   // <a|b|c|d> => <b|undef|d|undef>
16495   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16496   // <e|f|g|h> => <f|undef|h|undef>
16497   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16498
16499   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16500   // ints.
16501   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16502   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16503   unsigned Opcode =
16504       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16505   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16506   // => <2 x i64> <ae|cg>
16507   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16508   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16509   // => <2 x i64> <bf|dh>
16510   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16511
16512   // Shuffle it back into the right order.
16513   SDValue Highs, Lows;
16514   if (VT == MVT::v8i32) {
16515     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16516     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16517     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16518     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16519   } else {
16520     const int HighMask[] = {1, 5, 3, 7};
16521     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16522     const int LowMask[] = {0, 4, 2, 6};
16523     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16524   }
16525
16526   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16527   // unsigned multiply.
16528   if (IsSigned && !Subtarget->hasSSE41()) {
16529     SDValue ShAmt =
16530         DAG.getConstant(31, dl,
16531                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16532     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16533                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16534     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16535                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16536
16537     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16538     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16539   }
16540
16541   // The first result of MUL_LOHI is actually the low value, followed by the
16542   // high value.
16543   SDValue Ops[] = {Lows, Highs};
16544   return DAG.getMergeValues(Ops, dl);
16545 }
16546
16547 // Return true if the requred (according to Opcode) shift-imm form is natively
16548 // supported by the Subtarget
16549 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
16550                                         unsigned Opcode) {
16551   if (VT.getScalarSizeInBits() < 16)
16552     return false;
16553
16554   if (VT.is512BitVector() &&
16555       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
16556     return true;
16557
16558   bool LShift = VT.is128BitVector() ||
16559     (VT.is256BitVector() && Subtarget->hasInt256());
16560
16561   bool AShift = LShift && (Subtarget->hasVLX() ||
16562     (VT != MVT::v2i64 && VT != MVT::v4i64));
16563   return (Opcode == ISD::SRA) ? AShift : LShift;
16564 }
16565
16566 // The shift amount is a variable, but it is the same for all vector lanes.
16567 // These instrcutions are defined together with shift-immediate.
16568 static
16569 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
16570                                       unsigned Opcode) {
16571   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
16572 }
16573
16574 // Return true if the requred (according to Opcode) variable-shift form is
16575 // natively supported by the Subtarget
16576 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
16577                                     unsigned Opcode) {
16578
16579   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
16580     return false;
16581
16582   // vXi16 supported only on AVX-512, BWI
16583   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
16584     return false;
16585
16586   if (VT.is512BitVector() || Subtarget->hasVLX())
16587     return true;
16588
16589   bool LShift = VT.is128BitVector() || VT.is256BitVector();
16590   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
16591   return (Opcode == ISD::SRA) ? AShift : LShift;
16592 }
16593
16594 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16595                                          const X86Subtarget *Subtarget) {
16596   MVT VT = Op.getSimpleValueType();
16597   SDLoc dl(Op);
16598   SDValue R = Op.getOperand(0);
16599   SDValue Amt = Op.getOperand(1);
16600
16601   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16602     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16603
16604   // Optimize shl/srl/sra with constant shift amount.
16605   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16606     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16607       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16608
16609       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
16610         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16611
16612       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16613         unsigned NumElts = VT.getVectorNumElements();
16614         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16615
16616         if (Op.getOpcode() == ISD::SHL) {
16617           // Simple i8 add case
16618           if (ShiftAmt == 1)
16619             return DAG.getNode(ISD::ADD, dl, VT, R, R);
16620
16621           // Make a large shift.
16622           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16623                                                    R, ShiftAmt, DAG);
16624           SHL = DAG.getBitcast(VT, SHL);
16625           // Zero out the rightmost bits.
16626           SmallVector<SDValue, 32> V(
16627               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16628           return DAG.getNode(ISD::AND, dl, VT, SHL,
16629                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16630         }
16631         if (Op.getOpcode() == ISD::SRL) {
16632           // Make a large shift.
16633           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16634                                                    R, ShiftAmt, DAG);
16635           SRL = DAG.getBitcast(VT, SRL);
16636           // Zero out the leftmost bits.
16637           SmallVector<SDValue, 32> V(
16638               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16639           return DAG.getNode(ISD::AND, dl, VT, SRL,
16640                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16641         }
16642         if (Op.getOpcode() == ISD::SRA) {
16643           if (ShiftAmt == 7) {
16644             // R s>> 7  ===  R s< 0
16645             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16646             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16647           }
16648
16649           // R s>> a === ((R u>> a) ^ m) - m
16650           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16651           SmallVector<SDValue, 32> V(NumElts,
16652                                      DAG.getConstant(128 >> ShiftAmt, dl,
16653                                                      MVT::i8));
16654           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16655           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16656           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16657           return Res;
16658         }
16659         llvm_unreachable("Unknown shift opcode.");
16660       }
16661     }
16662   }
16663
16664   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16665   if (!Subtarget->is64Bit() &&
16666       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16667       Amt.getOpcode() == ISD::BITCAST &&
16668       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16669     Amt = Amt.getOperand(0);
16670     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16671                      VT.getVectorNumElements();
16672     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16673     uint64_t ShiftAmt = 0;
16674     for (unsigned i = 0; i != Ratio; ++i) {
16675       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16676       if (!C)
16677         return SDValue();
16678       // 6 == Log2(64)
16679       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16680     }
16681     // Check remaining shift amounts.
16682     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16683       uint64_t ShAmt = 0;
16684       for (unsigned j = 0; j != Ratio; ++j) {
16685         ConstantSDNode *C =
16686           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16687         if (!C)
16688           return SDValue();
16689         // 6 == Log2(64)
16690         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16691       }
16692       if (ShAmt != ShiftAmt)
16693         return SDValue();
16694     }
16695     return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16696   }
16697
16698   return SDValue();
16699 }
16700
16701 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16702                                         const X86Subtarget* Subtarget) {
16703   MVT VT = Op.getSimpleValueType();
16704   SDLoc dl(Op);
16705   SDValue R = Op.getOperand(0);
16706   SDValue Amt = Op.getOperand(1);
16707
16708   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16709     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16710
16711   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
16712     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
16713
16714   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
16715     SDValue BaseShAmt;
16716     EVT EltVT = VT.getVectorElementType();
16717
16718     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16719       // Check if this build_vector node is doing a splat.
16720       // If so, then set BaseShAmt equal to the splat value.
16721       BaseShAmt = BV->getSplatValue();
16722       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16723         BaseShAmt = SDValue();
16724     } else {
16725       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16726         Amt = Amt.getOperand(0);
16727
16728       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16729       if (SVN && SVN->isSplat()) {
16730         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16731         SDValue InVec = Amt.getOperand(0);
16732         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16733           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16734                  "Unexpected shuffle index found!");
16735           BaseShAmt = InVec.getOperand(SplatIdx);
16736         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16737            if (ConstantSDNode *C =
16738                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16739              if (C->getZExtValue() == SplatIdx)
16740                BaseShAmt = InVec.getOperand(1);
16741            }
16742         }
16743
16744         if (!BaseShAmt)
16745           // Avoid introducing an extract element from a shuffle.
16746           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16747                                   DAG.getIntPtrConstant(SplatIdx, dl));
16748       }
16749     }
16750
16751     if (BaseShAmt.getNode()) {
16752       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16753       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16754         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16755       else if (EltVT.bitsLT(MVT::i32))
16756         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16757
16758       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
16759     }
16760   }
16761
16762   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16763   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16764       Amt.getOpcode() == ISD::BITCAST &&
16765       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16766     Amt = Amt.getOperand(0);
16767     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16768                      VT.getVectorNumElements();
16769     std::vector<SDValue> Vals(Ratio);
16770     for (unsigned i = 0; i != Ratio; ++i)
16771       Vals[i] = Amt.getOperand(i);
16772     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16773       for (unsigned j = 0; j != Ratio; ++j)
16774         if (Vals[j] != Amt.getOperand(i + j))
16775           return SDValue();
16776     }
16777     return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
16778   }
16779   return SDValue();
16780 }
16781
16782 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16783                           SelectionDAG &DAG) {
16784   MVT VT = Op.getSimpleValueType();
16785   SDLoc dl(Op);
16786   SDValue R = Op.getOperand(0);
16787   SDValue Amt = Op.getOperand(1);
16788
16789   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16790   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16791
16792   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16793     return V;
16794
16795   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16796       return V;
16797
16798   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
16799     return Op;
16800
16801   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16802   // shifts per-lane and then shuffle the partial results back together.
16803   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16804     // Splat the shift amounts so the scalar shifts above will catch it.
16805     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16806     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16807     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16808     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16809     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16810   }
16811
16812   // If possible, lower this packed shift into a vector multiply instead of
16813   // expanding it into a sequence of scalar shifts.
16814   // Do this only if the vector shift count is a constant build_vector.
16815   if (Op.getOpcode() == ISD::SHL &&
16816       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16817        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16818       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16819     SmallVector<SDValue, 8> Elts;
16820     EVT SVT = VT.getScalarType();
16821     unsigned SVTBits = SVT.getSizeInBits();
16822     const APInt &One = APInt(SVTBits, 1);
16823     unsigned NumElems = VT.getVectorNumElements();
16824
16825     for (unsigned i=0; i !=NumElems; ++i) {
16826       SDValue Op = Amt->getOperand(i);
16827       if (Op->getOpcode() == ISD::UNDEF) {
16828         Elts.push_back(Op);
16829         continue;
16830       }
16831
16832       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16833       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16834       uint64_t ShAmt = C.getZExtValue();
16835       if (ShAmt >= SVTBits) {
16836         Elts.push_back(DAG.getUNDEF(SVT));
16837         continue;
16838       }
16839       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16840     }
16841     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16842     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16843   }
16844
16845   // Lower SHL with variable shift amount.
16846   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16847     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16848
16849     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16850                      DAG.getConstant(0x3f800000U, dl, VT));
16851     Op = DAG.getBitcast(MVT::v4f32, Op);
16852     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16853     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16854   }
16855
16856   // If possible, lower this shift as a sequence of two shifts by
16857   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16858   // Example:
16859   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16860   //
16861   // Could be rewritten as:
16862   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16863   //
16864   // The advantage is that the two shifts from the example would be
16865   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16866   // the vector shift into four scalar shifts plus four pairs of vector
16867   // insert/extract.
16868   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16869       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16870     unsigned TargetOpcode = X86ISD::MOVSS;
16871     bool CanBeSimplified;
16872     // The splat value for the first packed shift (the 'X' from the example).
16873     SDValue Amt1 = Amt->getOperand(0);
16874     // The splat value for the second packed shift (the 'Y' from the example).
16875     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16876                                         Amt->getOperand(2);
16877
16878     // See if it is possible to replace this node with a sequence of
16879     // two shifts followed by a MOVSS/MOVSD
16880     if (VT == MVT::v4i32) {
16881       // Check if it is legal to use a MOVSS.
16882       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16883                         Amt2 == Amt->getOperand(3);
16884       if (!CanBeSimplified) {
16885         // Otherwise, check if we can still simplify this node using a MOVSD.
16886         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16887                           Amt->getOperand(2) == Amt->getOperand(3);
16888         TargetOpcode = X86ISD::MOVSD;
16889         Amt2 = Amt->getOperand(2);
16890       }
16891     } else {
16892       // Do similar checks for the case where the machine value type
16893       // is MVT::v8i16.
16894       CanBeSimplified = Amt1 == Amt->getOperand(1);
16895       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16896         CanBeSimplified = Amt2 == Amt->getOperand(i);
16897
16898       if (!CanBeSimplified) {
16899         TargetOpcode = X86ISD::MOVSD;
16900         CanBeSimplified = true;
16901         Amt2 = Amt->getOperand(4);
16902         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16903           CanBeSimplified = Amt1 == Amt->getOperand(i);
16904         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16905           CanBeSimplified = Amt2 == Amt->getOperand(j);
16906       }
16907     }
16908
16909     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16910         isa<ConstantSDNode>(Amt2)) {
16911       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16912       EVT CastVT = MVT::v4i32;
16913       SDValue Splat1 =
16914         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16915       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16916       SDValue Splat2 =
16917         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16918       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16919       if (TargetOpcode == X86ISD::MOVSD)
16920         CastVT = MVT::v2i64;
16921       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
16922       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
16923       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16924                                             BitCast1, DAG);
16925       return DAG.getBitcast(VT, Result);
16926     }
16927   }
16928
16929   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16930     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16931     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16932
16933     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16934     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16935     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16936
16937     // r = VSELECT(r, shl(r, 4), a);
16938     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16939     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16940
16941     // a += a
16942     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16943     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16944     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16945
16946     // r = VSELECT(r, shl(r, 2), a);
16947     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16948     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16949
16950     // a += a
16951     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16952     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16953     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16954
16955     // return VSELECT(r, r+r, a);
16956     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16957                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16958     return R;
16959   }
16960
16961   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16962   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16963   // solution better.
16964   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16965     MVT ExtVT = MVT::v8i32;
16966     unsigned ExtOpc =
16967         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16968     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
16969     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
16970     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16971                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
16972   }
16973
16974   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
16975     MVT ExtVT = MVT::v8i32;
16976     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
16977     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
16978     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
16979     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
16980     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
16981     ALo = DAG.getBitcast(ExtVT, ALo);
16982     AHi = DAG.getBitcast(ExtVT, AHi);
16983     RLo = DAG.getBitcast(ExtVT, RLo);
16984     RHi = DAG.getBitcast(ExtVT, RHi);
16985     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
16986     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
16987     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
16988     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
16989     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
16990   }
16991
16992   // Decompose 256-bit shifts into smaller 128-bit shifts.
16993   if (VT.is256BitVector()) {
16994     unsigned NumElems = VT.getVectorNumElements();
16995     MVT EltVT = VT.getVectorElementType();
16996     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16997
16998     // Extract the two vectors
16999     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
17000     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
17001
17002     // Recreate the shift amount vectors
17003     SDValue Amt1, Amt2;
17004     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
17005       // Constant shift amount
17006       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
17007       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
17008       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
17009
17010       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
17011       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
17012     } else {
17013       // Variable shift amount
17014       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
17015       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
17016     }
17017
17018     // Issue new vector shifts for the smaller types
17019     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
17020     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
17021
17022     // Concatenate the result back
17023     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
17024   }
17025
17026   return SDValue();
17027 }
17028
17029 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
17030   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
17031   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
17032   // looks for this combo and may remove the "setcc" instruction if the "setcc"
17033   // has only one use.
17034   SDNode *N = Op.getNode();
17035   SDValue LHS = N->getOperand(0);
17036   SDValue RHS = N->getOperand(1);
17037   unsigned BaseOp = 0;
17038   unsigned Cond = 0;
17039   SDLoc DL(Op);
17040   switch (Op.getOpcode()) {
17041   default: llvm_unreachable("Unknown ovf instruction!");
17042   case ISD::SADDO:
17043     // A subtract of one will be selected as a INC. Note that INC doesn't
17044     // set CF, so we can't do this for UADDO.
17045     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17046       if (C->isOne()) {
17047         BaseOp = X86ISD::INC;
17048         Cond = X86::COND_O;
17049         break;
17050       }
17051     BaseOp = X86ISD::ADD;
17052     Cond = X86::COND_O;
17053     break;
17054   case ISD::UADDO:
17055     BaseOp = X86ISD::ADD;
17056     Cond = X86::COND_B;
17057     break;
17058   case ISD::SSUBO:
17059     // A subtract of one will be selected as a DEC. Note that DEC doesn't
17060     // set CF, so we can't do this for USUBO.
17061     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17062       if (C->isOne()) {
17063         BaseOp = X86ISD::DEC;
17064         Cond = X86::COND_O;
17065         break;
17066       }
17067     BaseOp = X86ISD::SUB;
17068     Cond = X86::COND_O;
17069     break;
17070   case ISD::USUBO:
17071     BaseOp = X86ISD::SUB;
17072     Cond = X86::COND_B;
17073     break;
17074   case ISD::SMULO:
17075     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17076     Cond = X86::COND_O;
17077     break;
17078   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17079     if (N->getValueType(0) == MVT::i8) {
17080       BaseOp = X86ISD::UMUL8;
17081       Cond = X86::COND_O;
17082       break;
17083     }
17084     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17085                                  MVT::i32);
17086     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17087
17088     SDValue SetCC =
17089       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17090                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17091                   SDValue(Sum.getNode(), 2));
17092
17093     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17094   }
17095   }
17096
17097   // Also sets EFLAGS.
17098   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17099   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17100
17101   SDValue SetCC =
17102     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17103                 DAG.getConstant(Cond, DL, MVT::i32),
17104                 SDValue(Sum.getNode(), 1));
17105
17106   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17107 }
17108
17109 /// Returns true if the operand type is exactly twice the native width, and
17110 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17111 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17112 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17113 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17114   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17115
17116   if (OpWidth == 64)
17117     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17118   else if (OpWidth == 128)
17119     return Subtarget->hasCmpxchg16b();
17120   else
17121     return false;
17122 }
17123
17124 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17125   return needsCmpXchgNb(SI->getValueOperand()->getType());
17126 }
17127
17128 // Note: this turns large loads into lock cmpxchg8b/16b.
17129 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17130 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17131   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17132   return needsCmpXchgNb(PTy->getElementType());
17133 }
17134
17135 TargetLoweringBase::AtomicRMWExpansionKind
17136 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17137   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17138   const Type *MemType = AI->getType();
17139
17140   // If the operand is too big, we must see if cmpxchg8/16b is available
17141   // and default to library calls otherwise.
17142   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17143     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17144                                    : AtomicRMWExpansionKind::None;
17145   }
17146
17147   AtomicRMWInst::BinOp Op = AI->getOperation();
17148   switch (Op) {
17149   default:
17150     llvm_unreachable("Unknown atomic operation");
17151   case AtomicRMWInst::Xchg:
17152   case AtomicRMWInst::Add:
17153   case AtomicRMWInst::Sub:
17154     // It's better to use xadd, xsub or xchg for these in all cases.
17155     return AtomicRMWExpansionKind::None;
17156   case AtomicRMWInst::Or:
17157   case AtomicRMWInst::And:
17158   case AtomicRMWInst::Xor:
17159     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17160     // prefix to a normal instruction for these operations.
17161     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17162                             : AtomicRMWExpansionKind::None;
17163   case AtomicRMWInst::Nand:
17164   case AtomicRMWInst::Max:
17165   case AtomicRMWInst::Min:
17166   case AtomicRMWInst::UMax:
17167   case AtomicRMWInst::UMin:
17168     // These always require a non-trivial set of data operations on x86. We must
17169     // use a cmpxchg loop.
17170     return AtomicRMWExpansionKind::CmpXChg;
17171   }
17172 }
17173
17174 static bool hasMFENCE(const X86Subtarget& Subtarget) {
17175   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
17176   // no-sse2). There isn't any reason to disable it if the target processor
17177   // supports it.
17178   return Subtarget.hasSSE2() || Subtarget.is64Bit();
17179 }
17180
17181 LoadInst *
17182 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
17183   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17184   const Type *MemType = AI->getType();
17185   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
17186   // there is no benefit in turning such RMWs into loads, and it is actually
17187   // harmful as it introduces a mfence.
17188   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
17189     return nullptr;
17190
17191   auto Builder = IRBuilder<>(AI);
17192   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
17193   auto SynchScope = AI->getSynchScope();
17194   // We must restrict the ordering to avoid generating loads with Release or
17195   // ReleaseAcquire orderings.
17196   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
17197   auto Ptr = AI->getPointerOperand();
17198
17199   // Before the load we need a fence. Here is an example lifted from
17200   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
17201   // is required:
17202   // Thread 0:
17203   //   x.store(1, relaxed);
17204   //   r1 = y.fetch_add(0, release);
17205   // Thread 1:
17206   //   y.fetch_add(42, acquire);
17207   //   r2 = x.load(relaxed);
17208   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
17209   // lowered to just a load without a fence. A mfence flushes the store buffer,
17210   // making the optimization clearly correct.
17211   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
17212   // otherwise, we might be able to be more agressive on relaxed idempotent
17213   // rmw. In practice, they do not look useful, so we don't try to be
17214   // especially clever.
17215   if (SynchScope == SingleThread)
17216     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
17217     // the IR level, so we must wrap it in an intrinsic.
17218     return nullptr;
17219
17220   if (!hasMFENCE(*Subtarget))
17221     // FIXME: it might make sense to use a locked operation here but on a
17222     // different cache-line to prevent cache-line bouncing. In practice it
17223     // is probably a small win, and x86 processors without mfence are rare
17224     // enough that we do not bother.
17225     return nullptr;
17226
17227   Function *MFence =
17228       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
17229   Builder.CreateCall(MFence, {});
17230
17231   // Finally we can emit the atomic load.
17232   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
17233           AI->getType()->getPrimitiveSizeInBits());
17234   Loaded->setAtomic(Order, SynchScope);
17235   AI->replaceAllUsesWith(Loaded);
17236   AI->eraseFromParent();
17237   return Loaded;
17238 }
17239
17240 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
17241                                  SelectionDAG &DAG) {
17242   SDLoc dl(Op);
17243   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17244     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17245   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17246     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17247
17248   // The only fence that needs an instruction is a sequentially-consistent
17249   // cross-thread fence.
17250   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17251     if (hasMFENCE(*Subtarget))
17252       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17253
17254     SDValue Chain = Op.getOperand(0);
17255     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17256     SDValue Ops[] = {
17257       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17258       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17259       DAG.getRegister(0, MVT::i32),            // Index
17260       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17261       DAG.getRegister(0, MVT::i32),            // Segment.
17262       Zero,
17263       Chain
17264     };
17265     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17266     return SDValue(Res, 0);
17267   }
17268
17269   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17270   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17271 }
17272
17273 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17274                              SelectionDAG &DAG) {
17275   MVT T = Op.getSimpleValueType();
17276   SDLoc DL(Op);
17277   unsigned Reg = 0;
17278   unsigned size = 0;
17279   switch(T.SimpleTy) {
17280   default: llvm_unreachable("Invalid value type!");
17281   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17282   case MVT::i16: Reg = X86::AX;  size = 2; break;
17283   case MVT::i32: Reg = X86::EAX; size = 4; break;
17284   case MVT::i64:
17285     assert(Subtarget->is64Bit() && "Node not type legal!");
17286     Reg = X86::RAX; size = 8;
17287     break;
17288   }
17289   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17290                                   Op.getOperand(2), SDValue());
17291   SDValue Ops[] = { cpIn.getValue(0),
17292                     Op.getOperand(1),
17293                     Op.getOperand(3),
17294                     DAG.getTargetConstant(size, DL, MVT::i8),
17295                     cpIn.getValue(1) };
17296   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17297   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17298   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17299                                            Ops, T, MMO);
17300
17301   SDValue cpOut =
17302     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17303   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17304                                       MVT::i32, cpOut.getValue(2));
17305   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17306                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17307                                 EFLAGS);
17308
17309   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17310   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17311   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17312   return SDValue();
17313 }
17314
17315 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17316                             SelectionDAG &DAG) {
17317   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17318   MVT DstVT = Op.getSimpleValueType();
17319
17320   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17321     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17322     if (DstVT != MVT::f64)
17323       // This conversion needs to be expanded.
17324       return SDValue();
17325
17326     SDValue InVec = Op->getOperand(0);
17327     SDLoc dl(Op);
17328     unsigned NumElts = SrcVT.getVectorNumElements();
17329     EVT SVT = SrcVT.getVectorElementType();
17330
17331     // Widen the vector in input in the case of MVT::v2i32.
17332     // Example: from MVT::v2i32 to MVT::v4i32.
17333     SmallVector<SDValue, 16> Elts;
17334     for (unsigned i = 0, e = NumElts; i != e; ++i)
17335       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17336                                  DAG.getIntPtrConstant(i, dl)));
17337
17338     // Explicitly mark the extra elements as Undef.
17339     Elts.append(NumElts, DAG.getUNDEF(SVT));
17340
17341     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17342     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17343     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
17344     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17345                        DAG.getIntPtrConstant(0, dl));
17346   }
17347
17348   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17349          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17350   assert((DstVT == MVT::i64 ||
17351           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17352          "Unexpected custom BITCAST");
17353   // i64 <=> MMX conversions are Legal.
17354   if (SrcVT==MVT::i64 && DstVT.isVector())
17355     return Op;
17356   if (DstVT==MVT::i64 && SrcVT.isVector())
17357     return Op;
17358   // MMX <=> MMX conversions are Legal.
17359   if (SrcVT.isVector() && DstVT.isVector())
17360     return Op;
17361   // All other conversions need to be expanded.
17362   return SDValue();
17363 }
17364
17365 /// Compute the horizontal sum of bytes in V for the elements of VT.
17366 ///
17367 /// Requires V to be a byte vector and VT to be an integer vector type with
17368 /// wider elements than V's type. The width of the elements of VT determines
17369 /// how many bytes of V are summed horizontally to produce each element of the
17370 /// result.
17371 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
17372                                       const X86Subtarget *Subtarget,
17373                                       SelectionDAG &DAG) {
17374   SDLoc DL(V);
17375   MVT ByteVecVT = V.getSimpleValueType();
17376   MVT EltVT = VT.getVectorElementType();
17377   int NumElts = VT.getVectorNumElements();
17378   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
17379          "Expected value to have byte element type.");
17380   assert(EltVT != MVT::i8 &&
17381          "Horizontal byte sum only makes sense for wider elements!");
17382   unsigned VecSize = VT.getSizeInBits();
17383   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
17384
17385   // PSADBW instruction horizontally add all bytes and leave the result in i64
17386   // chunks, thus directly computes the pop count for v2i64 and v4i64.
17387   if (EltVT == MVT::i64) {
17388     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17389     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
17390     return DAG.getBitcast(VT, V);
17391   }
17392
17393   if (EltVT == MVT::i32) {
17394     // We unpack the low half and high half into i32s interleaved with zeros so
17395     // that we can use PSADBW to horizontally sum them. The most useful part of
17396     // this is that it lines up the results of two PSADBW instructions to be
17397     // two v2i64 vectors which concatenated are the 4 population counts. We can
17398     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
17399     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
17400     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
17401     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
17402
17403     // Do the horizontal sums into two v2i64s.
17404     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17405     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17406                       DAG.getBitcast(ByteVecVT, Low), Zeros);
17407     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17408                        DAG.getBitcast(ByteVecVT, High), Zeros);
17409
17410     // Merge them together.
17411     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
17412     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
17413                     DAG.getBitcast(ShortVecVT, Low),
17414                     DAG.getBitcast(ShortVecVT, High));
17415
17416     return DAG.getBitcast(VT, V);
17417   }
17418
17419   // The only element type left is i16.
17420   assert(EltVT == MVT::i16 && "Unknown how to handle type");
17421
17422   // To obtain pop count for each i16 element starting from the pop count for
17423   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
17424   // right by 8. It is important to shift as i16s as i8 vector shift isn't
17425   // directly supported.
17426   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
17427   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
17428   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17429   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
17430                   DAG.getBitcast(ByteVecVT, V));
17431   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17432 }
17433
17434 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
17435                                         const X86Subtarget *Subtarget,
17436                                         SelectionDAG &DAG) {
17437   MVT VT = Op.getSimpleValueType();
17438   MVT EltVT = VT.getVectorElementType();
17439   unsigned VecSize = VT.getSizeInBits();
17440
17441   // Implement a lookup table in register by using an algorithm based on:
17442   // http://wm.ite.pl/articles/sse-popcount.html
17443   //
17444   // The general idea is that every lower byte nibble in the input vector is an
17445   // index into a in-register pre-computed pop count table. We then split up the
17446   // input vector in two new ones: (1) a vector with only the shifted-right
17447   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
17448   // masked out higher ones) for each byte. PSHUB is used separately with both
17449   // to index the in-register table. Next, both are added and the result is a
17450   // i8 vector where each element contains the pop count for input byte.
17451   //
17452   // To obtain the pop count for elements != i8, we follow up with the same
17453   // approach and use additional tricks as described below.
17454   //
17455   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
17456                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
17457                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
17458                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
17459
17460   int NumByteElts = VecSize / 8;
17461   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
17462   SDValue In = DAG.getBitcast(ByteVecVT, Op);
17463   SmallVector<SDValue, 16> LUTVec;
17464   for (int i = 0; i < NumByteElts; ++i)
17465     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
17466   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
17467   SmallVector<SDValue, 16> Mask0F(NumByteElts,
17468                                   DAG.getConstant(0x0F, DL, MVT::i8));
17469   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
17470
17471   // High nibbles
17472   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
17473   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
17474   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
17475
17476   // Low nibbles
17477   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
17478
17479   // The input vector is used as the shuffle mask that index elements into the
17480   // LUT. After counting low and high nibbles, add the vector to obtain the
17481   // final pop count per i8 element.
17482   SDValue HighPopCnt =
17483       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
17484   SDValue LowPopCnt =
17485       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
17486   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
17487
17488   if (EltVT == MVT::i8)
17489     return PopCnt;
17490
17491   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
17492 }
17493
17494 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
17495                                        const X86Subtarget *Subtarget,
17496                                        SelectionDAG &DAG) {
17497   MVT VT = Op.getSimpleValueType();
17498   assert(VT.is128BitVector() &&
17499          "Only 128-bit vector bitmath lowering supported.");
17500
17501   int VecSize = VT.getSizeInBits();
17502   MVT EltVT = VT.getVectorElementType();
17503   int Len = EltVT.getSizeInBits();
17504
17505   // This is the vectorized version of the "best" algorithm from
17506   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17507   // with a minor tweak to use a series of adds + shifts instead of vector
17508   // multiplications. Implemented for all integer vector types. We only use
17509   // this when we don't have SSSE3 which allows a LUT-based lowering that is
17510   // much faster, even faster than using native popcnt instructions.
17511
17512   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
17513     MVT VT = V.getSimpleValueType();
17514     SmallVector<SDValue, 32> Shifters(
17515         VT.getVectorNumElements(),
17516         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
17517     return DAG.getNode(OpCode, DL, VT, V,
17518                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
17519   };
17520   auto GetMask = [&](SDValue V, APInt Mask) {
17521     MVT VT = V.getSimpleValueType();
17522     SmallVector<SDValue, 32> Masks(
17523         VT.getVectorNumElements(),
17524         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
17525     return DAG.getNode(ISD::AND, DL, VT, V,
17526                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
17527   };
17528
17529   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
17530   // x86, so set the SRL type to have elements at least i16 wide. This is
17531   // correct because all of our SRLs are followed immediately by a mask anyways
17532   // that handles any bits that sneak into the high bits of the byte elements.
17533   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
17534
17535   SDValue V = Op;
17536
17537   // v = v - ((v >> 1) & 0x55555555...)
17538   SDValue Srl =
17539       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
17540   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
17541   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
17542
17543   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17544   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
17545   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
17546   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
17547   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
17548
17549   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17550   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
17551   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
17552   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
17553
17554   // At this point, V contains the byte-wise population count, and we are
17555   // merely doing a horizontal sum if necessary to get the wider element
17556   // counts.
17557   if (EltVT == MVT::i8)
17558     return V;
17559
17560   return LowerHorizontalByteSum(
17561       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
17562       DAG);
17563 }
17564
17565 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17566                                 SelectionDAG &DAG) {
17567   MVT VT = Op.getSimpleValueType();
17568   // FIXME: Need to add AVX-512 support here!
17569   assert((VT.is256BitVector() || VT.is128BitVector()) &&
17570          "Unknown CTPOP type to handle");
17571   SDLoc DL(Op.getNode());
17572   SDValue Op0 = Op.getOperand(0);
17573
17574   if (!Subtarget->hasSSSE3()) {
17575     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
17576     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
17577     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
17578   }
17579
17580   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
17581     unsigned NumElems = VT.getVectorNumElements();
17582
17583     // Extract each 128-bit vector, compute pop count and concat the result.
17584     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
17585     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
17586
17587     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
17588                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
17589                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
17590   }
17591
17592   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
17593 }
17594
17595 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17596                           SelectionDAG &DAG) {
17597   assert(Op.getValueType().isVector() &&
17598          "We only do custom lowering for vector population count.");
17599   return LowerVectorCTPOP(Op, Subtarget, DAG);
17600 }
17601
17602 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17603   SDNode *Node = Op.getNode();
17604   SDLoc dl(Node);
17605   EVT T = Node->getValueType(0);
17606   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17607                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17608   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17609                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17610                        Node->getOperand(0),
17611                        Node->getOperand(1), negOp,
17612                        cast<AtomicSDNode>(Node)->getMemOperand(),
17613                        cast<AtomicSDNode>(Node)->getOrdering(),
17614                        cast<AtomicSDNode>(Node)->getSynchScope());
17615 }
17616
17617 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17618   SDNode *Node = Op.getNode();
17619   SDLoc dl(Node);
17620   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17621
17622   // Convert seq_cst store -> xchg
17623   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17624   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17625   //        (The only way to get a 16-byte store is cmpxchg16b)
17626   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17627   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17628       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17629     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17630                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17631                                  Node->getOperand(0),
17632                                  Node->getOperand(1), Node->getOperand(2),
17633                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17634                                  cast<AtomicSDNode>(Node)->getOrdering(),
17635                                  cast<AtomicSDNode>(Node)->getSynchScope());
17636     return Swap.getValue(1);
17637   }
17638   // Other atomic stores have a simple pattern.
17639   return Op;
17640 }
17641
17642 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17643   EVT VT = Op.getNode()->getSimpleValueType(0);
17644
17645   // Let legalize expand this if it isn't a legal type yet.
17646   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17647     return SDValue();
17648
17649   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17650
17651   unsigned Opc;
17652   bool ExtraOp = false;
17653   switch (Op.getOpcode()) {
17654   default: llvm_unreachable("Invalid code");
17655   case ISD::ADDC: Opc = X86ISD::ADD; break;
17656   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17657   case ISD::SUBC: Opc = X86ISD::SUB; break;
17658   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17659   }
17660
17661   if (!ExtraOp)
17662     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17663                        Op.getOperand(1));
17664   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17665                      Op.getOperand(1), Op.getOperand(2));
17666 }
17667
17668 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17669                             SelectionDAG &DAG) {
17670   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17671
17672   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17673   // which returns the values as { float, float } (in XMM0) or
17674   // { double, double } (which is returned in XMM0, XMM1).
17675   SDLoc dl(Op);
17676   SDValue Arg = Op.getOperand(0);
17677   EVT ArgVT = Arg.getValueType();
17678   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17679
17680   TargetLowering::ArgListTy Args;
17681   TargetLowering::ArgListEntry Entry;
17682
17683   Entry.Node = Arg;
17684   Entry.Ty = ArgTy;
17685   Entry.isSExt = false;
17686   Entry.isZExt = false;
17687   Args.push_back(Entry);
17688
17689   bool isF64 = ArgVT == MVT::f64;
17690   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17691   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17692   // the results are returned via SRet in memory.
17693   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17694   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17695   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17696
17697   Type *RetTy = isF64
17698     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17699     : (Type*)VectorType::get(ArgTy, 4);
17700
17701   TargetLowering::CallLoweringInfo CLI(DAG);
17702   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17703     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17704
17705   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17706
17707   if (isF64)
17708     // Returned in xmm0 and xmm1.
17709     return CallResult.first;
17710
17711   // Returned in bits 0:31 and 32:64 xmm0.
17712   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17713                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17714   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17715                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17716   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17717   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17718 }
17719
17720 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17721                              SelectionDAG &DAG) {
17722   assert(Subtarget->hasAVX512() &&
17723          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17724
17725   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17726   EVT VT = N->getValue().getValueType();
17727   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17728   SDLoc dl(Op);
17729
17730   // X86 scatter kills mask register, so its type should be added to
17731   // the list of return values
17732   if (N->getNumValues() == 1) {
17733     SDValue Index = N->getIndex();
17734     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17735         !Index.getValueType().is512BitVector())
17736       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17737
17738     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17739     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17740                       N->getOperand(3), Index };
17741
17742     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17743     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17744     return SDValue(NewScatter.getNode(), 0);
17745   }
17746   return Op;
17747 }
17748
17749 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17750                             SelectionDAG &DAG) {
17751   assert(Subtarget->hasAVX512() &&
17752          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17753
17754   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17755   EVT VT = Op.getValueType();
17756   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17757   SDLoc dl(Op);
17758
17759   SDValue Index = N->getIndex();
17760   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17761       !Index.getValueType().is512BitVector()) {
17762     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17763     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17764                       N->getOperand(3), Index };
17765     DAG.UpdateNodeOperands(N, Ops);
17766   }
17767   return Op;
17768 }
17769
17770 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
17771                                                     SelectionDAG &DAG) const {
17772   // TODO: Eventually, the lowering of these nodes should be informed by or
17773   // deferred to the GC strategy for the function in which they appear. For
17774   // now, however, they must be lowered to something. Since they are logically
17775   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17776   // require special handling for these nodes), lower them as literal NOOPs for
17777   // the time being.
17778   SmallVector<SDValue, 2> Ops;
17779
17780   Ops.push_back(Op.getOperand(0));
17781   if (Op->getGluedNode())
17782     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17783
17784   SDLoc OpDL(Op);
17785   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17786   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17787
17788   return NOOP;
17789 }
17790
17791 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
17792                                                   SelectionDAG &DAG) const {
17793   // TODO: Eventually, the lowering of these nodes should be informed by or
17794   // deferred to the GC strategy for the function in which they appear. For
17795   // now, however, they must be lowered to something. Since they are logically
17796   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17797   // require special handling for these nodes), lower them as literal NOOPs for
17798   // the time being.
17799   SmallVector<SDValue, 2> Ops;
17800
17801   Ops.push_back(Op.getOperand(0));
17802   if (Op->getGluedNode())
17803     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17804
17805   SDLoc OpDL(Op);
17806   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17807   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17808
17809   return NOOP;
17810 }
17811
17812 /// LowerOperation - Provide custom lowering hooks for some operations.
17813 ///
17814 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17815   switch (Op.getOpcode()) {
17816   default: llvm_unreachable("Should not custom lower this!");
17817   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17818   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17819     return LowerCMP_SWAP(Op, Subtarget, DAG);
17820   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17821   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17822   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17823   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17824   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17825   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17826   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17827   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17828   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17829   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17830   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17831   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17832   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17833   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17834   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17835   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17836   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17837   case ISD::SHL_PARTS:
17838   case ISD::SRA_PARTS:
17839   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17840   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17841   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17842   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17843   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17844   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17845   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17846   case ISD::SIGN_EXTEND_VECTOR_INREG:
17847     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
17848   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17849   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17850   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17851   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17852   case ISD::FABS:
17853   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17854   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17855   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17856   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17857   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17858   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17859   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17860   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17861   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17862   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17863   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17864   case ISD::INTRINSIC_VOID:
17865   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17866   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17867   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17868   case ISD::FRAME_TO_ARGS_OFFSET:
17869                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17870   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17871   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17872   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17873   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17874   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17875   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17876   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17877   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17878   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17879   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17880   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17881   case ISD::UMUL_LOHI:
17882   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17883   case ISD::SRA:
17884   case ISD::SRL:
17885   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17886   case ISD::SADDO:
17887   case ISD::UADDO:
17888   case ISD::SSUBO:
17889   case ISD::USUBO:
17890   case ISD::SMULO:
17891   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17892   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17893   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17894   case ISD::ADDC:
17895   case ISD::ADDE:
17896   case ISD::SUBC:
17897   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17898   case ISD::ADD:                return LowerADD(Op, DAG);
17899   case ISD::SUB:                return LowerSUB(Op, DAG);
17900   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17901   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17902   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17903   case ISD::GC_TRANSITION_START:
17904                                 return LowerGC_TRANSITION_START(Op, DAG);
17905   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
17906   }
17907 }
17908
17909 /// ReplaceNodeResults - Replace a node with an illegal result type
17910 /// with a new node built out of custom code.
17911 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17912                                            SmallVectorImpl<SDValue>&Results,
17913                                            SelectionDAG &DAG) const {
17914   SDLoc dl(N);
17915   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17916   switch (N->getOpcode()) {
17917   default:
17918     llvm_unreachable("Do not know how to custom type legalize this operation!");
17919   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17920   case X86ISD::FMINC:
17921   case X86ISD::FMIN:
17922   case X86ISD::FMAXC:
17923   case X86ISD::FMAX: {
17924     EVT VT = N->getValueType(0);
17925     if (VT != MVT::v2f32)
17926       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17927     SDValue UNDEF = DAG.getUNDEF(VT);
17928     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17929                               N->getOperand(0), UNDEF);
17930     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17931                               N->getOperand(1), UNDEF);
17932     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17933     return;
17934   }
17935   case ISD::SIGN_EXTEND_INREG:
17936   case ISD::ADDC:
17937   case ISD::ADDE:
17938   case ISD::SUBC:
17939   case ISD::SUBE:
17940     // We don't want to expand or promote these.
17941     return;
17942   case ISD::SDIV:
17943   case ISD::UDIV:
17944   case ISD::SREM:
17945   case ISD::UREM:
17946   case ISD::SDIVREM:
17947   case ISD::UDIVREM: {
17948     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17949     Results.push_back(V);
17950     return;
17951   }
17952   case ISD::FP_TO_SINT:
17953     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
17954     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
17955     if (N->getOperand(0).getValueType() == MVT::f16)
17956       break;
17957     // fallthrough
17958   case ISD::FP_TO_UINT: {
17959     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17960
17961     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17962       return;
17963
17964     std::pair<SDValue,SDValue> Vals =
17965         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17966     SDValue FIST = Vals.first, StackSlot = Vals.second;
17967     if (FIST.getNode()) {
17968       EVT VT = N->getValueType(0);
17969       // Return a load from the stack slot.
17970       if (StackSlot.getNode())
17971         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17972                                       MachinePointerInfo(),
17973                                       false, false, false, 0));
17974       else
17975         Results.push_back(FIST);
17976     }
17977     return;
17978   }
17979   case ISD::UINT_TO_FP: {
17980     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17981     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17982         N->getValueType(0) != MVT::v2f32)
17983       return;
17984     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17985                                  N->getOperand(0));
17986     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
17987                                      MVT::f64);
17988     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17989     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17990                              DAG.getBitcast(MVT::v2i64, VBias));
17991     Or = DAG.getBitcast(MVT::v2f64, Or);
17992     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17993     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17994     return;
17995   }
17996   case ISD::FP_ROUND: {
17997     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17998         return;
17999     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
18000     Results.push_back(V);
18001     return;
18002   }
18003   case ISD::FP_EXTEND: {
18004     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
18005     // No other ValueType for FP_EXTEND should reach this point.
18006     assert(N->getValueType(0) == MVT::v2f32 &&
18007            "Do not know how to legalize this Node");
18008     return;
18009   }
18010   case ISD::INTRINSIC_W_CHAIN: {
18011     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
18012     switch (IntNo) {
18013     default : llvm_unreachable("Do not know how to custom type "
18014                                "legalize this intrinsic operation!");
18015     case Intrinsic::x86_rdtsc:
18016       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18017                                      Results);
18018     case Intrinsic::x86_rdtscp:
18019       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
18020                                      Results);
18021     case Intrinsic::x86_rdpmc:
18022       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
18023     }
18024   }
18025   case ISD::READCYCLECOUNTER: {
18026     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18027                                    Results);
18028   }
18029   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
18030     EVT T = N->getValueType(0);
18031     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
18032     bool Regs64bit = T == MVT::i128;
18033     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18034     SDValue cpInL, cpInH;
18035     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18036                         DAG.getConstant(0, dl, HalfT));
18037     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18038                         DAG.getConstant(1, dl, HalfT));
18039     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18040                              Regs64bit ? X86::RAX : X86::EAX,
18041                              cpInL, SDValue());
18042     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18043                              Regs64bit ? X86::RDX : X86::EDX,
18044                              cpInH, cpInL.getValue(1));
18045     SDValue swapInL, swapInH;
18046     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18047                           DAG.getConstant(0, dl, HalfT));
18048     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18049                           DAG.getConstant(1, dl, HalfT));
18050     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18051                                Regs64bit ? X86::RBX : X86::EBX,
18052                                swapInL, cpInH.getValue(1));
18053     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18054                                Regs64bit ? X86::RCX : X86::ECX,
18055                                swapInH, swapInL.getValue(1));
18056     SDValue Ops[] = { swapInH.getValue(0),
18057                       N->getOperand(1),
18058                       swapInH.getValue(1) };
18059     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18060     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18061     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18062                                   X86ISD::LCMPXCHG8_DAG;
18063     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18064     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18065                                         Regs64bit ? X86::RAX : X86::EAX,
18066                                         HalfT, Result.getValue(1));
18067     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18068                                         Regs64bit ? X86::RDX : X86::EDX,
18069                                         HalfT, cpOutL.getValue(2));
18070     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18071
18072     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18073                                         MVT::i32, cpOutH.getValue(2));
18074     SDValue Success =
18075         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18076                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18077     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18078
18079     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18080     Results.push_back(Success);
18081     Results.push_back(EFLAGS.getValue(1));
18082     return;
18083   }
18084   case ISD::ATOMIC_SWAP:
18085   case ISD::ATOMIC_LOAD_ADD:
18086   case ISD::ATOMIC_LOAD_SUB:
18087   case ISD::ATOMIC_LOAD_AND:
18088   case ISD::ATOMIC_LOAD_OR:
18089   case ISD::ATOMIC_LOAD_XOR:
18090   case ISD::ATOMIC_LOAD_NAND:
18091   case ISD::ATOMIC_LOAD_MIN:
18092   case ISD::ATOMIC_LOAD_MAX:
18093   case ISD::ATOMIC_LOAD_UMIN:
18094   case ISD::ATOMIC_LOAD_UMAX:
18095   case ISD::ATOMIC_LOAD: {
18096     // Delegate to generic TypeLegalization. Situations we can really handle
18097     // should have already been dealt with by AtomicExpandPass.cpp.
18098     break;
18099   }
18100   case ISD::BITCAST: {
18101     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18102     EVT DstVT = N->getValueType(0);
18103     EVT SrcVT = N->getOperand(0)->getValueType(0);
18104
18105     if (SrcVT != MVT::f64 ||
18106         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18107       return;
18108
18109     unsigned NumElts = DstVT.getVectorNumElements();
18110     EVT SVT = DstVT.getVectorElementType();
18111     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18112     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18113                                    MVT::v2f64, N->getOperand(0));
18114     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18115
18116     if (ExperimentalVectorWideningLegalization) {
18117       // If we are legalizing vectors by widening, we already have the desired
18118       // legal vector type, just return it.
18119       Results.push_back(ToVecInt);
18120       return;
18121     }
18122
18123     SmallVector<SDValue, 8> Elts;
18124     for (unsigned i = 0, e = NumElts; i != e; ++i)
18125       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18126                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18127
18128     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18129   }
18130   }
18131 }
18132
18133 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18134   switch ((X86ISD::NodeType)Opcode) {
18135   case X86ISD::FIRST_NUMBER:       break;
18136   case X86ISD::BSF:                return "X86ISD::BSF";
18137   case X86ISD::BSR:                return "X86ISD::BSR";
18138   case X86ISD::SHLD:               return "X86ISD::SHLD";
18139   case X86ISD::SHRD:               return "X86ISD::SHRD";
18140   case X86ISD::FAND:               return "X86ISD::FAND";
18141   case X86ISD::FANDN:              return "X86ISD::FANDN";
18142   case X86ISD::FOR:                return "X86ISD::FOR";
18143   case X86ISD::FXOR:               return "X86ISD::FXOR";
18144   case X86ISD::FSRL:               return "X86ISD::FSRL";
18145   case X86ISD::FILD:               return "X86ISD::FILD";
18146   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18147   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18148   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18149   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18150   case X86ISD::FLD:                return "X86ISD::FLD";
18151   case X86ISD::FST:                return "X86ISD::FST";
18152   case X86ISD::CALL:               return "X86ISD::CALL";
18153   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18154   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18155   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18156   case X86ISD::BT:                 return "X86ISD::BT";
18157   case X86ISD::CMP:                return "X86ISD::CMP";
18158   case X86ISD::COMI:               return "X86ISD::COMI";
18159   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18160   case X86ISD::CMPM:               return "X86ISD::CMPM";
18161   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18162   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18163   case X86ISD::SETCC:              return "X86ISD::SETCC";
18164   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18165   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18166   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18167   case X86ISD::CMOV:               return "X86ISD::CMOV";
18168   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
18169   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
18170   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
18171   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
18172   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
18173   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
18174   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
18175   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
18176   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
18177   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
18178   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
18179   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
18180   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
18181   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
18182   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
18183   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
18184   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
18185   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
18186   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
18187   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
18188   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
18189   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
18190   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
18191   case X86ISD::HADD:               return "X86ISD::HADD";
18192   case X86ISD::HSUB:               return "X86ISD::HSUB";
18193   case X86ISD::FHADD:              return "X86ISD::FHADD";
18194   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
18195   case X86ISD::UMAX:               return "X86ISD::UMAX";
18196   case X86ISD::UMIN:               return "X86ISD::UMIN";
18197   case X86ISD::SMAX:               return "X86ISD::SMAX";
18198   case X86ISD::SMIN:               return "X86ISD::SMIN";
18199   case X86ISD::FMAX:               return "X86ISD::FMAX";
18200   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
18201   case X86ISD::FMIN:               return "X86ISD::FMIN";
18202   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
18203   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
18204   case X86ISD::FMINC:              return "X86ISD::FMINC";
18205   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
18206   case X86ISD::FRCP:               return "X86ISD::FRCP";
18207   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
18208   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
18209   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
18210   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
18211   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
18212   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
18213   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
18214   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
18215   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
18216   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
18217   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
18218   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
18219   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
18220   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
18221   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
18222   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
18223   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
18224   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
18225   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
18226   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
18227   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
18228   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
18229   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
18230   case X86ISD::VSHL:               return "X86ISD::VSHL";
18231   case X86ISD::VSRL:               return "X86ISD::VSRL";
18232   case X86ISD::VSRA:               return "X86ISD::VSRA";
18233   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
18234   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
18235   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
18236   case X86ISD::CMPP:               return "X86ISD::CMPP";
18237   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
18238   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
18239   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
18240   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
18241   case X86ISD::ADD:                return "X86ISD::ADD";
18242   case X86ISD::SUB:                return "X86ISD::SUB";
18243   case X86ISD::ADC:                return "X86ISD::ADC";
18244   case X86ISD::SBB:                return "X86ISD::SBB";
18245   case X86ISD::SMUL:               return "X86ISD::SMUL";
18246   case X86ISD::UMUL:               return "X86ISD::UMUL";
18247   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
18248   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
18249   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
18250   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
18251   case X86ISD::INC:                return "X86ISD::INC";
18252   case X86ISD::DEC:                return "X86ISD::DEC";
18253   case X86ISD::OR:                 return "X86ISD::OR";
18254   case X86ISD::XOR:                return "X86ISD::XOR";
18255   case X86ISD::AND:                return "X86ISD::AND";
18256   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
18257   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
18258   case X86ISD::PTEST:              return "X86ISD::PTEST";
18259   case X86ISD::TESTP:              return "X86ISD::TESTP";
18260   case X86ISD::TESTM:              return "X86ISD::TESTM";
18261   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
18262   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
18263   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
18264   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
18265   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
18266   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
18267   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
18268   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
18269   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
18270   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
18271   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
18272   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
18273   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
18274   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
18275   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
18276   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
18277   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
18278   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
18279   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
18280   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
18281   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
18282   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
18283   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
18284   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
18285   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
18286   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
18287   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
18288   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
18289   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
18290   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
18291   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
18292   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
18293   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
18294   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
18295   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
18296   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
18297   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
18298   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
18299   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
18300   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
18301   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
18302   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
18303   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
18304   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
18305   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
18306   case X86ISD::SAHF:               return "X86ISD::SAHF";
18307   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
18308   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
18309   case X86ISD::FMADD:              return "X86ISD::FMADD";
18310   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
18311   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
18312   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
18313   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
18314   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
18315   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
18316   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
18317   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
18318   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
18319   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
18320   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
18321   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
18322   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
18323   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
18324   case X86ISD::XTEST:              return "X86ISD::XTEST";
18325   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
18326   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
18327   case X86ISD::SELECT:             return "X86ISD::SELECT";
18328   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
18329   case X86ISD::RCP28:              return "X86ISD::RCP28";
18330   case X86ISD::EXP2:               return "X86ISD::EXP2";
18331   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
18332   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
18333   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
18334   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
18335   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
18336   case X86ISD::ADDS:               return "X86ISD::ADDS";
18337   case X86ISD::SUBS:               return "X86ISD::SUBS";
18338   }
18339   return nullptr;
18340 }
18341
18342 // isLegalAddressingMode - Return true if the addressing mode represented
18343 // by AM is legal for this target, for a load/store of the specified type.
18344 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
18345                                               Type *Ty,
18346                                               unsigned AS) const {
18347   // X86 supports extremely general addressing modes.
18348   CodeModel::Model M = getTargetMachine().getCodeModel();
18349   Reloc::Model R = getTargetMachine().getRelocationModel();
18350
18351   // X86 allows a sign-extended 32-bit immediate field as a displacement.
18352   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
18353     return false;
18354
18355   if (AM.BaseGV) {
18356     unsigned GVFlags =
18357       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
18358
18359     // If a reference to this global requires an extra load, we can't fold it.
18360     if (isGlobalStubReference(GVFlags))
18361       return false;
18362
18363     // If BaseGV requires a register for the PIC base, we cannot also have a
18364     // BaseReg specified.
18365     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
18366       return false;
18367
18368     // If lower 4G is not available, then we must use rip-relative addressing.
18369     if ((M != CodeModel::Small || R != Reloc::Static) &&
18370         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
18371       return false;
18372   }
18373
18374   switch (AM.Scale) {
18375   case 0:
18376   case 1:
18377   case 2:
18378   case 4:
18379   case 8:
18380     // These scales always work.
18381     break;
18382   case 3:
18383   case 5:
18384   case 9:
18385     // These scales are formed with basereg+scalereg.  Only accept if there is
18386     // no basereg yet.
18387     if (AM.HasBaseReg)
18388       return false;
18389     break;
18390   default:  // Other stuff never works.
18391     return false;
18392   }
18393
18394   return true;
18395 }
18396
18397 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
18398   unsigned Bits = Ty->getScalarSizeInBits();
18399
18400   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
18401   // particularly cheaper than those without.
18402   if (Bits == 8)
18403     return false;
18404
18405   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
18406   // variable shifts just as cheap as scalar ones.
18407   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18408     return false;
18409
18410   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18411   // fully general vector.
18412   return true;
18413 }
18414
18415 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18416   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18417     return false;
18418   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18419   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18420   return NumBits1 > NumBits2;
18421 }
18422
18423 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18424   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18425     return false;
18426
18427   if (!isTypeLegal(EVT::getEVT(Ty1)))
18428     return false;
18429
18430   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18431
18432   // Assuming the caller doesn't have a zeroext or signext return parameter,
18433   // truncation all the way down to i1 is valid.
18434   return true;
18435 }
18436
18437 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18438   return isInt<32>(Imm);
18439 }
18440
18441 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18442   // Can also use sub to handle negated immediates.
18443   return isInt<32>(Imm);
18444 }
18445
18446 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18447   if (!VT1.isInteger() || !VT2.isInteger())
18448     return false;
18449   unsigned NumBits1 = VT1.getSizeInBits();
18450   unsigned NumBits2 = VT2.getSizeInBits();
18451   return NumBits1 > NumBits2;
18452 }
18453
18454 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18455   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18456   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18457 }
18458
18459 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18460   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18461   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18462 }
18463
18464 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18465   EVT VT1 = Val.getValueType();
18466   if (isZExtFree(VT1, VT2))
18467     return true;
18468
18469   if (Val.getOpcode() != ISD::LOAD)
18470     return false;
18471
18472   if (!VT1.isSimple() || !VT1.isInteger() ||
18473       !VT2.isSimple() || !VT2.isInteger())
18474     return false;
18475
18476   switch (VT1.getSimpleVT().SimpleTy) {
18477   default: break;
18478   case MVT::i8:
18479   case MVT::i16:
18480   case MVT::i32:
18481     // X86 has 8, 16, and 32-bit zero-extending loads.
18482     return true;
18483   }
18484
18485   return false;
18486 }
18487
18488 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18489
18490 bool
18491 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18492   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18493     return false;
18494
18495   VT = VT.getScalarType();
18496
18497   if (!VT.isSimple())
18498     return false;
18499
18500   switch (VT.getSimpleVT().SimpleTy) {
18501   case MVT::f32:
18502   case MVT::f64:
18503     return true;
18504   default:
18505     break;
18506   }
18507
18508   return false;
18509 }
18510
18511 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18512   // i16 instructions are longer (0x66 prefix) and potentially slower.
18513   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18514 }
18515
18516 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18517 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18518 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18519 /// are assumed to be legal.
18520 bool
18521 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18522                                       EVT VT) const {
18523   if (!VT.isSimple())
18524     return false;
18525
18526   // Not for i1 vectors
18527   if (VT.getScalarType() == MVT::i1)
18528     return false;
18529
18530   // Very little shuffling can be done for 64-bit vectors right now.
18531   if (VT.getSizeInBits() == 64)
18532     return false;
18533
18534   // We only care that the types being shuffled are legal. The lowering can
18535   // handle any possible shuffle mask that results.
18536   return isTypeLegal(VT.getSimpleVT());
18537 }
18538
18539 bool
18540 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18541                                           EVT VT) const {
18542   // Just delegate to the generic legality, clear masks aren't special.
18543   return isShuffleMaskLegal(Mask, VT);
18544 }
18545
18546 //===----------------------------------------------------------------------===//
18547 //                           X86 Scheduler Hooks
18548 //===----------------------------------------------------------------------===//
18549
18550 /// Utility function to emit xbegin specifying the start of an RTM region.
18551 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18552                                      const TargetInstrInfo *TII) {
18553   DebugLoc DL = MI->getDebugLoc();
18554
18555   const BasicBlock *BB = MBB->getBasicBlock();
18556   MachineFunction::iterator I = MBB;
18557   ++I;
18558
18559   // For the v = xbegin(), we generate
18560   //
18561   // thisMBB:
18562   //  xbegin sinkMBB
18563   //
18564   // mainMBB:
18565   //  eax = -1
18566   //
18567   // sinkMBB:
18568   //  v = eax
18569
18570   MachineBasicBlock *thisMBB = MBB;
18571   MachineFunction *MF = MBB->getParent();
18572   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18573   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18574   MF->insert(I, mainMBB);
18575   MF->insert(I, sinkMBB);
18576
18577   // Transfer the remainder of BB and its successor edges to sinkMBB.
18578   sinkMBB->splice(sinkMBB->begin(), MBB,
18579                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18580   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18581
18582   // thisMBB:
18583   //  xbegin sinkMBB
18584   //  # fallthrough to mainMBB
18585   //  # abortion to sinkMBB
18586   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18587   thisMBB->addSuccessor(mainMBB);
18588   thisMBB->addSuccessor(sinkMBB);
18589
18590   // mainMBB:
18591   //  EAX = -1
18592   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18593   mainMBB->addSuccessor(sinkMBB);
18594
18595   // sinkMBB:
18596   // EAX is live into the sinkMBB
18597   sinkMBB->addLiveIn(X86::EAX);
18598   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18599           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18600     .addReg(X86::EAX);
18601
18602   MI->eraseFromParent();
18603   return sinkMBB;
18604 }
18605
18606 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18607 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18608 // in the .td file.
18609 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18610                                        const TargetInstrInfo *TII) {
18611   unsigned Opc;
18612   switch (MI->getOpcode()) {
18613   default: llvm_unreachable("illegal opcode!");
18614   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18615   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18616   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18617   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18618   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18619   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18620   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18621   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18622   }
18623
18624   DebugLoc dl = MI->getDebugLoc();
18625   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18626
18627   unsigned NumArgs = MI->getNumOperands();
18628   for (unsigned i = 1; i < NumArgs; ++i) {
18629     MachineOperand &Op = MI->getOperand(i);
18630     if (!(Op.isReg() && Op.isImplicit()))
18631       MIB.addOperand(Op);
18632   }
18633   if (MI->hasOneMemOperand())
18634     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18635
18636   BuildMI(*BB, MI, dl,
18637     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18638     .addReg(X86::XMM0);
18639
18640   MI->eraseFromParent();
18641   return BB;
18642 }
18643
18644 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18645 // defs in an instruction pattern
18646 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18647                                        const TargetInstrInfo *TII) {
18648   unsigned Opc;
18649   switch (MI->getOpcode()) {
18650   default: llvm_unreachable("illegal opcode!");
18651   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18652   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18653   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18654   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18655   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18656   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18657   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18658   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18659   }
18660
18661   DebugLoc dl = MI->getDebugLoc();
18662   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18663
18664   unsigned NumArgs = MI->getNumOperands(); // remove the results
18665   for (unsigned i = 1; i < NumArgs; ++i) {
18666     MachineOperand &Op = MI->getOperand(i);
18667     if (!(Op.isReg() && Op.isImplicit()))
18668       MIB.addOperand(Op);
18669   }
18670   if (MI->hasOneMemOperand())
18671     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18672
18673   BuildMI(*BB, MI, dl,
18674     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18675     .addReg(X86::ECX);
18676
18677   MI->eraseFromParent();
18678   return BB;
18679 }
18680
18681 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18682                                       const X86Subtarget *Subtarget) {
18683   DebugLoc dl = MI->getDebugLoc();
18684   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18685   // Address into RAX/EAX, other two args into ECX, EDX.
18686   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18687   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18688   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18689   for (int i = 0; i < X86::AddrNumOperands; ++i)
18690     MIB.addOperand(MI->getOperand(i));
18691
18692   unsigned ValOps = X86::AddrNumOperands;
18693   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18694     .addReg(MI->getOperand(ValOps).getReg());
18695   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18696     .addReg(MI->getOperand(ValOps+1).getReg());
18697
18698   // The instruction doesn't actually take any operands though.
18699   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18700
18701   MI->eraseFromParent(); // The pseudo is gone now.
18702   return BB;
18703 }
18704
18705 MachineBasicBlock *
18706 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18707                                                  MachineBasicBlock *MBB) const {
18708   // Emit va_arg instruction on X86-64.
18709
18710   // Operands to this pseudo-instruction:
18711   // 0  ) Output        : destination address (reg)
18712   // 1-5) Input         : va_list address (addr, i64mem)
18713   // 6  ) ArgSize       : Size (in bytes) of vararg type
18714   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18715   // 8  ) Align         : Alignment of type
18716   // 9  ) EFLAGS (implicit-def)
18717
18718   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18719   static_assert(X86::AddrNumOperands == 5,
18720                 "VAARG_64 assumes 5 address operands");
18721
18722   unsigned DestReg = MI->getOperand(0).getReg();
18723   MachineOperand &Base = MI->getOperand(1);
18724   MachineOperand &Scale = MI->getOperand(2);
18725   MachineOperand &Index = MI->getOperand(3);
18726   MachineOperand &Disp = MI->getOperand(4);
18727   MachineOperand &Segment = MI->getOperand(5);
18728   unsigned ArgSize = MI->getOperand(6).getImm();
18729   unsigned ArgMode = MI->getOperand(7).getImm();
18730   unsigned Align = MI->getOperand(8).getImm();
18731
18732   // Memory Reference
18733   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18734   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18735   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18736
18737   // Machine Information
18738   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18739   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18740   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18741   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18742   DebugLoc DL = MI->getDebugLoc();
18743
18744   // struct va_list {
18745   //   i32   gp_offset
18746   //   i32   fp_offset
18747   //   i64   overflow_area (address)
18748   //   i64   reg_save_area (address)
18749   // }
18750   // sizeof(va_list) = 24
18751   // alignment(va_list) = 8
18752
18753   unsigned TotalNumIntRegs = 6;
18754   unsigned TotalNumXMMRegs = 8;
18755   bool UseGPOffset = (ArgMode == 1);
18756   bool UseFPOffset = (ArgMode == 2);
18757   unsigned MaxOffset = TotalNumIntRegs * 8 +
18758                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18759
18760   /* Align ArgSize to a multiple of 8 */
18761   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18762   bool NeedsAlign = (Align > 8);
18763
18764   MachineBasicBlock *thisMBB = MBB;
18765   MachineBasicBlock *overflowMBB;
18766   MachineBasicBlock *offsetMBB;
18767   MachineBasicBlock *endMBB;
18768
18769   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18770   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18771   unsigned OffsetReg = 0;
18772
18773   if (!UseGPOffset && !UseFPOffset) {
18774     // If we only pull from the overflow region, we don't create a branch.
18775     // We don't need to alter control flow.
18776     OffsetDestReg = 0; // unused
18777     OverflowDestReg = DestReg;
18778
18779     offsetMBB = nullptr;
18780     overflowMBB = thisMBB;
18781     endMBB = thisMBB;
18782   } else {
18783     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18784     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18785     // If not, pull from overflow_area. (branch to overflowMBB)
18786     //
18787     //       thisMBB
18788     //         |     .
18789     //         |        .
18790     //     offsetMBB   overflowMBB
18791     //         |        .
18792     //         |     .
18793     //        endMBB
18794
18795     // Registers for the PHI in endMBB
18796     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18797     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18798
18799     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18800     MachineFunction *MF = MBB->getParent();
18801     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18802     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18803     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18804
18805     MachineFunction::iterator MBBIter = MBB;
18806     ++MBBIter;
18807
18808     // Insert the new basic blocks
18809     MF->insert(MBBIter, offsetMBB);
18810     MF->insert(MBBIter, overflowMBB);
18811     MF->insert(MBBIter, endMBB);
18812
18813     // Transfer the remainder of MBB and its successor edges to endMBB.
18814     endMBB->splice(endMBB->begin(), thisMBB,
18815                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18816     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18817
18818     // Make offsetMBB and overflowMBB successors of thisMBB
18819     thisMBB->addSuccessor(offsetMBB);
18820     thisMBB->addSuccessor(overflowMBB);
18821
18822     // endMBB is a successor of both offsetMBB and overflowMBB
18823     offsetMBB->addSuccessor(endMBB);
18824     overflowMBB->addSuccessor(endMBB);
18825
18826     // Load the offset value into a register
18827     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18828     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18829       .addOperand(Base)
18830       .addOperand(Scale)
18831       .addOperand(Index)
18832       .addDisp(Disp, UseFPOffset ? 4 : 0)
18833       .addOperand(Segment)
18834       .setMemRefs(MMOBegin, MMOEnd);
18835
18836     // Check if there is enough room left to pull this argument.
18837     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18838       .addReg(OffsetReg)
18839       .addImm(MaxOffset + 8 - ArgSizeA8);
18840
18841     // Branch to "overflowMBB" if offset >= max
18842     // Fall through to "offsetMBB" otherwise
18843     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18844       .addMBB(overflowMBB);
18845   }
18846
18847   // In offsetMBB, emit code to use the reg_save_area.
18848   if (offsetMBB) {
18849     assert(OffsetReg != 0);
18850
18851     // Read the reg_save_area address.
18852     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18853     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18854       .addOperand(Base)
18855       .addOperand(Scale)
18856       .addOperand(Index)
18857       .addDisp(Disp, 16)
18858       .addOperand(Segment)
18859       .setMemRefs(MMOBegin, MMOEnd);
18860
18861     // Zero-extend the offset
18862     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18863       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18864         .addImm(0)
18865         .addReg(OffsetReg)
18866         .addImm(X86::sub_32bit);
18867
18868     // Add the offset to the reg_save_area to get the final address.
18869     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18870       .addReg(OffsetReg64)
18871       .addReg(RegSaveReg);
18872
18873     // Compute the offset for the next argument
18874     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18875     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18876       .addReg(OffsetReg)
18877       .addImm(UseFPOffset ? 16 : 8);
18878
18879     // Store it back into the va_list.
18880     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18881       .addOperand(Base)
18882       .addOperand(Scale)
18883       .addOperand(Index)
18884       .addDisp(Disp, UseFPOffset ? 4 : 0)
18885       .addOperand(Segment)
18886       .addReg(NextOffsetReg)
18887       .setMemRefs(MMOBegin, MMOEnd);
18888
18889     // Jump to endMBB
18890     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18891       .addMBB(endMBB);
18892   }
18893
18894   //
18895   // Emit code to use overflow area
18896   //
18897
18898   // Load the overflow_area address into a register.
18899   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18900   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18901     .addOperand(Base)
18902     .addOperand(Scale)
18903     .addOperand(Index)
18904     .addDisp(Disp, 8)
18905     .addOperand(Segment)
18906     .setMemRefs(MMOBegin, MMOEnd);
18907
18908   // If we need to align it, do so. Otherwise, just copy the address
18909   // to OverflowDestReg.
18910   if (NeedsAlign) {
18911     // Align the overflow address
18912     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18913     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18914
18915     // aligned_addr = (addr + (align-1)) & ~(align-1)
18916     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18917       .addReg(OverflowAddrReg)
18918       .addImm(Align-1);
18919
18920     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18921       .addReg(TmpReg)
18922       .addImm(~(uint64_t)(Align-1));
18923   } else {
18924     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18925       .addReg(OverflowAddrReg);
18926   }
18927
18928   // Compute the next overflow address after this argument.
18929   // (the overflow address should be kept 8-byte aligned)
18930   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18931   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18932     .addReg(OverflowDestReg)
18933     .addImm(ArgSizeA8);
18934
18935   // Store the new overflow address.
18936   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18937     .addOperand(Base)
18938     .addOperand(Scale)
18939     .addOperand(Index)
18940     .addDisp(Disp, 8)
18941     .addOperand(Segment)
18942     .addReg(NextAddrReg)
18943     .setMemRefs(MMOBegin, MMOEnd);
18944
18945   // If we branched, emit the PHI to the front of endMBB.
18946   if (offsetMBB) {
18947     BuildMI(*endMBB, endMBB->begin(), DL,
18948             TII->get(X86::PHI), DestReg)
18949       .addReg(OffsetDestReg).addMBB(offsetMBB)
18950       .addReg(OverflowDestReg).addMBB(overflowMBB);
18951   }
18952
18953   // Erase the pseudo instruction
18954   MI->eraseFromParent();
18955
18956   return endMBB;
18957 }
18958
18959 MachineBasicBlock *
18960 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18961                                                  MachineInstr *MI,
18962                                                  MachineBasicBlock *MBB) const {
18963   // Emit code to save XMM registers to the stack. The ABI says that the
18964   // number of registers to save is given in %al, so it's theoretically
18965   // possible to do an indirect jump trick to avoid saving all of them,
18966   // however this code takes a simpler approach and just executes all
18967   // of the stores if %al is non-zero. It's less code, and it's probably
18968   // easier on the hardware branch predictor, and stores aren't all that
18969   // expensive anyway.
18970
18971   // Create the new basic blocks. One block contains all the XMM stores,
18972   // and one block is the final destination regardless of whether any
18973   // stores were performed.
18974   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18975   MachineFunction *F = MBB->getParent();
18976   MachineFunction::iterator MBBIter = MBB;
18977   ++MBBIter;
18978   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18979   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18980   F->insert(MBBIter, XMMSaveMBB);
18981   F->insert(MBBIter, EndMBB);
18982
18983   // Transfer the remainder of MBB and its successor edges to EndMBB.
18984   EndMBB->splice(EndMBB->begin(), MBB,
18985                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18986   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
18987
18988   // The original block will now fall through to the XMM save block.
18989   MBB->addSuccessor(XMMSaveMBB);
18990   // The XMMSaveMBB will fall through to the end block.
18991   XMMSaveMBB->addSuccessor(EndMBB);
18992
18993   // Now add the instructions.
18994   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18995   DebugLoc DL = MI->getDebugLoc();
18996
18997   unsigned CountReg = MI->getOperand(0).getReg();
18998   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
18999   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
19000
19001   if (!Subtarget->isTargetWin64()) {
19002     // If %al is 0, branch around the XMM save block.
19003     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
19004     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
19005     MBB->addSuccessor(EndMBB);
19006   }
19007
19008   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
19009   // that was just emitted, but clearly shouldn't be "saved".
19010   assert((MI->getNumOperands() <= 3 ||
19011           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
19012           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
19013          && "Expected last argument to be EFLAGS");
19014   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
19015   // In the XMM save block, save all the XMM argument registers.
19016   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
19017     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
19018     MachineMemOperand *MMO =
19019       F->getMachineMemOperand(
19020           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
19021         MachineMemOperand::MOStore,
19022         /*Size=*/16, /*Align=*/16);
19023     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
19024       .addFrameIndex(RegSaveFrameIndex)
19025       .addImm(/*Scale=*/1)
19026       .addReg(/*IndexReg=*/0)
19027       .addImm(/*Disp=*/Offset)
19028       .addReg(/*Segment=*/0)
19029       .addReg(MI->getOperand(i).getReg())
19030       .addMemOperand(MMO);
19031   }
19032
19033   MI->eraseFromParent();   // The pseudo instruction is gone now.
19034
19035   return EndMBB;
19036 }
19037
19038 // The EFLAGS operand of SelectItr might be missing a kill marker
19039 // because there were multiple uses of EFLAGS, and ISel didn't know
19040 // which to mark. Figure out whether SelectItr should have had a
19041 // kill marker, and set it if it should. Returns the correct kill
19042 // marker value.
19043 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19044                                      MachineBasicBlock* BB,
19045                                      const TargetRegisterInfo* TRI) {
19046   // Scan forward through BB for a use/def of EFLAGS.
19047   MachineBasicBlock::iterator miI(std::next(SelectItr));
19048   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19049     const MachineInstr& mi = *miI;
19050     if (mi.readsRegister(X86::EFLAGS))
19051       return false;
19052     if (mi.definesRegister(X86::EFLAGS))
19053       break; // Should have kill-flag - update below.
19054   }
19055
19056   // If we hit the end of the block, check whether EFLAGS is live into a
19057   // successor.
19058   if (miI == BB->end()) {
19059     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19060                                           sEnd = BB->succ_end();
19061          sItr != sEnd; ++sItr) {
19062       MachineBasicBlock* succ = *sItr;
19063       if (succ->isLiveIn(X86::EFLAGS))
19064         return false;
19065     }
19066   }
19067
19068   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19069   // out. SelectMI should have a kill flag on EFLAGS.
19070   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19071   return true;
19072 }
19073
19074 MachineBasicBlock *
19075 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19076                                      MachineBasicBlock *BB) const {
19077   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19078   DebugLoc DL = MI->getDebugLoc();
19079
19080   // To "insert" a SELECT_CC instruction, we actually have to insert the
19081   // diamond control-flow pattern.  The incoming instruction knows the
19082   // destination vreg to set, the condition code register to branch on, the
19083   // true/false values to select between, and a branch opcode to use.
19084   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19085   MachineFunction::iterator It = BB;
19086   ++It;
19087
19088   //  thisMBB:
19089   //  ...
19090   //   TrueVal = ...
19091   //   cmpTY ccX, r1, r2
19092   //   bCC copy1MBB
19093   //   fallthrough --> copy0MBB
19094   MachineBasicBlock *thisMBB = BB;
19095   MachineFunction *F = BB->getParent();
19096
19097   // We also lower double CMOVs:
19098   //   (CMOV (CMOV F, T, cc1), T, cc2)
19099   // to two successives branches.  For that, we look for another CMOV as the
19100   // following instruction.
19101   //
19102   // Without this, we would add a PHI between the two jumps, which ends up
19103   // creating a few copies all around. For instance, for
19104   //
19105   //    (sitofp (zext (fcmp une)))
19106   //
19107   // we would generate:
19108   //
19109   //         ucomiss %xmm1, %xmm0
19110   //         movss  <1.0f>, %xmm0
19111   //         movaps  %xmm0, %xmm1
19112   //         jne     .LBB5_2
19113   //         xorps   %xmm1, %xmm1
19114   // .LBB5_2:
19115   //         jp      .LBB5_4
19116   //         movaps  %xmm1, %xmm0
19117   // .LBB5_4:
19118   //         retq
19119   //
19120   // because this custom-inserter would have generated:
19121   //
19122   //   A
19123   //   | \
19124   //   |  B
19125   //   | /
19126   //   C
19127   //   | \
19128   //   |  D
19129   //   | /
19130   //   E
19131   //
19132   // A: X = ...; Y = ...
19133   // B: empty
19134   // C: Z = PHI [X, A], [Y, B]
19135   // D: empty
19136   // E: PHI [X, C], [Z, D]
19137   //
19138   // If we lower both CMOVs in a single step, we can instead generate:
19139   //
19140   //   A
19141   //   | \
19142   //   |  C
19143   //   | /|
19144   //   |/ |
19145   //   |  |
19146   //   |  D
19147   //   | /
19148   //   E
19149   //
19150   // A: X = ...; Y = ...
19151   // D: empty
19152   // E: PHI [X, A], [X, C], [Y, D]
19153   //
19154   // Which, in our sitofp/fcmp example, gives us something like:
19155   //
19156   //         ucomiss %xmm1, %xmm0
19157   //         movss  <1.0f>, %xmm0
19158   //         jne     .LBB5_4
19159   //         jp      .LBB5_4
19160   //         xorps   %xmm0, %xmm0
19161   // .LBB5_4:
19162   //         retq
19163   //
19164   MachineInstr *NextCMOV = nullptr;
19165   MachineBasicBlock::iterator NextMIIt =
19166       std::next(MachineBasicBlock::iterator(MI));
19167   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
19168       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
19169       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
19170     NextCMOV = &*NextMIIt;
19171
19172   MachineBasicBlock *jcc1MBB = nullptr;
19173
19174   // If we have a double CMOV, we lower it to two successive branches to
19175   // the same block.  EFLAGS is used by both, so mark it as live in the second.
19176   if (NextCMOV) {
19177     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
19178     F->insert(It, jcc1MBB);
19179     jcc1MBB->addLiveIn(X86::EFLAGS);
19180   }
19181
19182   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
19183   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
19184   F->insert(It, copy0MBB);
19185   F->insert(It, sinkMBB);
19186
19187   // If the EFLAGS register isn't dead in the terminator, then claim that it's
19188   // live into the sink and copy blocks.
19189   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
19190
19191   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
19192   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
19193       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
19194     copy0MBB->addLiveIn(X86::EFLAGS);
19195     sinkMBB->addLiveIn(X86::EFLAGS);
19196   }
19197
19198   // Transfer the remainder of BB and its successor edges to sinkMBB.
19199   sinkMBB->splice(sinkMBB->begin(), BB,
19200                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
19201   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
19202
19203   // Add the true and fallthrough blocks as its successors.
19204   if (NextCMOV) {
19205     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
19206     BB->addSuccessor(jcc1MBB);
19207
19208     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
19209     // jump to the sinkMBB.
19210     jcc1MBB->addSuccessor(copy0MBB);
19211     jcc1MBB->addSuccessor(sinkMBB);
19212   } else {
19213     BB->addSuccessor(copy0MBB);
19214   }
19215
19216   // The true block target of the first (or only) branch is always sinkMBB.
19217   BB->addSuccessor(sinkMBB);
19218
19219   // Create the conditional branch instruction.
19220   unsigned Opc =
19221     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
19222   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
19223
19224   if (NextCMOV) {
19225     unsigned Opc2 = X86::GetCondBranchFromCond(
19226         (X86::CondCode)NextCMOV->getOperand(3).getImm());
19227     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
19228   }
19229
19230   //  copy0MBB:
19231   //   %FalseValue = ...
19232   //   # fallthrough to sinkMBB
19233   copy0MBB->addSuccessor(sinkMBB);
19234
19235   //  sinkMBB:
19236   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
19237   //  ...
19238   MachineInstrBuilder MIB =
19239       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
19240               MI->getOperand(0).getReg())
19241           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
19242           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
19243
19244   // If we have a double CMOV, the second Jcc provides the same incoming
19245   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
19246   if (NextCMOV) {
19247     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
19248     // Copy the PHI result to the register defined by the second CMOV.
19249     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
19250             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
19251         .addReg(MI->getOperand(0).getReg());
19252     NextCMOV->eraseFromParent();
19253   }
19254
19255   MI->eraseFromParent();   // The pseudo instruction is gone now.
19256   return sinkMBB;
19257 }
19258
19259 MachineBasicBlock *
19260 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
19261                                         MachineBasicBlock *BB) const {
19262   MachineFunction *MF = BB->getParent();
19263   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19264   DebugLoc DL = MI->getDebugLoc();
19265   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19266
19267   assert(MF->shouldSplitStack());
19268
19269   const bool Is64Bit = Subtarget->is64Bit();
19270   const bool IsLP64 = Subtarget->isTarget64BitLP64();
19271
19272   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
19273   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
19274
19275   // BB:
19276   //  ... [Till the alloca]
19277   // If stacklet is not large enough, jump to mallocMBB
19278   //
19279   // bumpMBB:
19280   //  Allocate by subtracting from RSP
19281   //  Jump to continueMBB
19282   //
19283   // mallocMBB:
19284   //  Allocate by call to runtime
19285   //
19286   // continueMBB:
19287   //  ...
19288   //  [rest of original BB]
19289   //
19290
19291   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19292   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19293   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19294
19295   MachineRegisterInfo &MRI = MF->getRegInfo();
19296   const TargetRegisterClass *AddrRegClass =
19297     getRegClassFor(getPointerTy());
19298
19299   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19300     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19301     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
19302     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
19303     sizeVReg = MI->getOperand(1).getReg(),
19304     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
19305
19306   MachineFunction::iterator MBBIter = BB;
19307   ++MBBIter;
19308
19309   MF->insert(MBBIter, bumpMBB);
19310   MF->insert(MBBIter, mallocMBB);
19311   MF->insert(MBBIter, continueMBB);
19312
19313   continueMBB->splice(continueMBB->begin(), BB,
19314                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
19315   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
19316
19317   // Add code to the main basic block to check if the stack limit has been hit,
19318   // and if so, jump to mallocMBB otherwise to bumpMBB.
19319   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
19320   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
19321     .addReg(tmpSPVReg).addReg(sizeVReg);
19322   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
19323     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
19324     .addReg(SPLimitVReg);
19325   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
19326
19327   // bumpMBB simply decreases the stack pointer, since we know the current
19328   // stacklet has enough space.
19329   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
19330     .addReg(SPLimitVReg);
19331   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
19332     .addReg(SPLimitVReg);
19333   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19334
19335   // Calls into a routine in libgcc to allocate more space from the heap.
19336   const uint32_t *RegMask =
19337       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
19338   if (IsLP64) {
19339     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
19340       .addReg(sizeVReg);
19341     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19342       .addExternalSymbol("__morestack_allocate_stack_space")
19343       .addRegMask(RegMask)
19344       .addReg(X86::RDI, RegState::Implicit)
19345       .addReg(X86::RAX, RegState::ImplicitDefine);
19346   } else if (Is64Bit) {
19347     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
19348       .addReg(sizeVReg);
19349     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19350       .addExternalSymbol("__morestack_allocate_stack_space")
19351       .addRegMask(RegMask)
19352       .addReg(X86::EDI, RegState::Implicit)
19353       .addReg(X86::EAX, RegState::ImplicitDefine);
19354   } else {
19355     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
19356       .addImm(12);
19357     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
19358     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
19359       .addExternalSymbol("__morestack_allocate_stack_space")
19360       .addRegMask(RegMask)
19361       .addReg(X86::EAX, RegState::ImplicitDefine);
19362   }
19363
19364   if (!Is64Bit)
19365     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
19366       .addImm(16);
19367
19368   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
19369     .addReg(IsLP64 ? X86::RAX : X86::EAX);
19370   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19371
19372   // Set up the CFG correctly.
19373   BB->addSuccessor(bumpMBB);
19374   BB->addSuccessor(mallocMBB);
19375   mallocMBB->addSuccessor(continueMBB);
19376   bumpMBB->addSuccessor(continueMBB);
19377
19378   // Take care of the PHI nodes.
19379   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
19380           MI->getOperand(0).getReg())
19381     .addReg(mallocPtrVReg).addMBB(mallocMBB)
19382     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
19383
19384   // Delete the original pseudo instruction.
19385   MI->eraseFromParent();
19386
19387   // And we're done.
19388   return continueMBB;
19389 }
19390
19391 MachineBasicBlock *
19392 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
19393                                         MachineBasicBlock *BB) const {
19394   DebugLoc DL = MI->getDebugLoc();
19395
19396   assert(!Subtarget->isTargetMachO());
19397
19398   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
19399
19400   MI->eraseFromParent();   // The pseudo instruction is gone now.
19401   return BB;
19402 }
19403
19404 MachineBasicBlock *
19405 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
19406                                       MachineBasicBlock *BB) const {
19407   // This is pretty easy.  We're taking the value that we received from
19408   // our load from the relocation, sticking it in either RDI (x86-64)
19409   // or EAX and doing an indirect call.  The return value will then
19410   // be in the normal return register.
19411   MachineFunction *F = BB->getParent();
19412   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19413   DebugLoc DL = MI->getDebugLoc();
19414
19415   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19416   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19417
19418   // Get a register mask for the lowered call.
19419   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19420   // proper register mask.
19421   const uint32_t *RegMask =
19422       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19423   if (Subtarget->is64Bit()) {
19424     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19425                                       TII->get(X86::MOV64rm), X86::RDI)
19426     .addReg(X86::RIP)
19427     .addImm(0).addReg(0)
19428     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19429                       MI->getOperand(3).getTargetFlags())
19430     .addReg(0);
19431     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19432     addDirectMem(MIB, X86::RDI);
19433     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19434   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19435     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19436                                       TII->get(X86::MOV32rm), X86::EAX)
19437     .addReg(0)
19438     .addImm(0).addReg(0)
19439     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19440                       MI->getOperand(3).getTargetFlags())
19441     .addReg(0);
19442     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19443     addDirectMem(MIB, X86::EAX);
19444     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19445   } else {
19446     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19447                                       TII->get(X86::MOV32rm), X86::EAX)
19448     .addReg(TII->getGlobalBaseReg(F))
19449     .addImm(0).addReg(0)
19450     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19451                       MI->getOperand(3).getTargetFlags())
19452     .addReg(0);
19453     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19454     addDirectMem(MIB, X86::EAX);
19455     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19456   }
19457
19458   MI->eraseFromParent(); // The pseudo instruction is gone now.
19459   return BB;
19460 }
19461
19462 MachineBasicBlock *
19463 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19464                                     MachineBasicBlock *MBB) const {
19465   DebugLoc DL = MI->getDebugLoc();
19466   MachineFunction *MF = MBB->getParent();
19467   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19468   MachineRegisterInfo &MRI = MF->getRegInfo();
19469
19470   const BasicBlock *BB = MBB->getBasicBlock();
19471   MachineFunction::iterator I = MBB;
19472   ++I;
19473
19474   // Memory Reference
19475   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19476   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19477
19478   unsigned DstReg;
19479   unsigned MemOpndSlot = 0;
19480
19481   unsigned CurOp = 0;
19482
19483   DstReg = MI->getOperand(CurOp++).getReg();
19484   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19485   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19486   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19487   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19488
19489   MemOpndSlot = CurOp;
19490
19491   MVT PVT = getPointerTy();
19492   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19493          "Invalid Pointer Size!");
19494
19495   // For v = setjmp(buf), we generate
19496   //
19497   // thisMBB:
19498   //  buf[LabelOffset] = restoreMBB
19499   //  SjLjSetup restoreMBB
19500   //
19501   // mainMBB:
19502   //  v_main = 0
19503   //
19504   // sinkMBB:
19505   //  v = phi(main, restore)
19506   //
19507   // restoreMBB:
19508   //  if base pointer being used, load it from frame
19509   //  v_restore = 1
19510
19511   MachineBasicBlock *thisMBB = MBB;
19512   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19513   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19514   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19515   MF->insert(I, mainMBB);
19516   MF->insert(I, sinkMBB);
19517   MF->push_back(restoreMBB);
19518
19519   MachineInstrBuilder MIB;
19520
19521   // Transfer the remainder of BB and its successor edges to sinkMBB.
19522   sinkMBB->splice(sinkMBB->begin(), MBB,
19523                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19524   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19525
19526   // thisMBB:
19527   unsigned PtrStoreOpc = 0;
19528   unsigned LabelReg = 0;
19529   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19530   Reloc::Model RM = MF->getTarget().getRelocationModel();
19531   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19532                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19533
19534   // Prepare IP either in reg or imm.
19535   if (!UseImmLabel) {
19536     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19537     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19538     LabelReg = MRI.createVirtualRegister(PtrRC);
19539     if (Subtarget->is64Bit()) {
19540       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19541               .addReg(X86::RIP)
19542               .addImm(0)
19543               .addReg(0)
19544               .addMBB(restoreMBB)
19545               .addReg(0);
19546     } else {
19547       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19548       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19549               .addReg(XII->getGlobalBaseReg(MF))
19550               .addImm(0)
19551               .addReg(0)
19552               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19553               .addReg(0);
19554     }
19555   } else
19556     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19557   // Store IP
19558   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19559   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19560     if (i == X86::AddrDisp)
19561       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19562     else
19563       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19564   }
19565   if (!UseImmLabel)
19566     MIB.addReg(LabelReg);
19567   else
19568     MIB.addMBB(restoreMBB);
19569   MIB.setMemRefs(MMOBegin, MMOEnd);
19570   // Setup
19571   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19572           .addMBB(restoreMBB);
19573
19574   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19575   MIB.addRegMask(RegInfo->getNoPreservedMask());
19576   thisMBB->addSuccessor(mainMBB);
19577   thisMBB->addSuccessor(restoreMBB);
19578
19579   // mainMBB:
19580   //  EAX = 0
19581   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19582   mainMBB->addSuccessor(sinkMBB);
19583
19584   // sinkMBB:
19585   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19586           TII->get(X86::PHI), DstReg)
19587     .addReg(mainDstReg).addMBB(mainMBB)
19588     .addReg(restoreDstReg).addMBB(restoreMBB);
19589
19590   // restoreMBB:
19591   if (RegInfo->hasBasePointer(*MF)) {
19592     const bool Uses64BitFramePtr =
19593         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19594     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19595     X86FI->setRestoreBasePointer(MF);
19596     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19597     unsigned BasePtr = RegInfo->getBaseRegister();
19598     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19599     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19600                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19601       .setMIFlag(MachineInstr::FrameSetup);
19602   }
19603   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19604   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19605   restoreMBB->addSuccessor(sinkMBB);
19606
19607   MI->eraseFromParent();
19608   return sinkMBB;
19609 }
19610
19611 MachineBasicBlock *
19612 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19613                                      MachineBasicBlock *MBB) const {
19614   DebugLoc DL = MI->getDebugLoc();
19615   MachineFunction *MF = MBB->getParent();
19616   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19617   MachineRegisterInfo &MRI = MF->getRegInfo();
19618
19619   // Memory Reference
19620   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19621   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19622
19623   MVT PVT = getPointerTy();
19624   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19625          "Invalid Pointer Size!");
19626
19627   const TargetRegisterClass *RC =
19628     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19629   unsigned Tmp = MRI.createVirtualRegister(RC);
19630   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19631   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19632   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19633   unsigned SP = RegInfo->getStackRegister();
19634
19635   MachineInstrBuilder MIB;
19636
19637   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19638   const int64_t SPOffset = 2 * PVT.getStoreSize();
19639
19640   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19641   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19642
19643   // Reload FP
19644   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19645   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19646     MIB.addOperand(MI->getOperand(i));
19647   MIB.setMemRefs(MMOBegin, MMOEnd);
19648   // Reload IP
19649   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19650   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19651     if (i == X86::AddrDisp)
19652       MIB.addDisp(MI->getOperand(i), LabelOffset);
19653     else
19654       MIB.addOperand(MI->getOperand(i));
19655   }
19656   MIB.setMemRefs(MMOBegin, MMOEnd);
19657   // Reload SP
19658   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19659   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19660     if (i == X86::AddrDisp)
19661       MIB.addDisp(MI->getOperand(i), SPOffset);
19662     else
19663       MIB.addOperand(MI->getOperand(i));
19664   }
19665   MIB.setMemRefs(MMOBegin, MMOEnd);
19666   // Jump
19667   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19668
19669   MI->eraseFromParent();
19670   return MBB;
19671 }
19672
19673 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19674 // accumulator loops. Writing back to the accumulator allows the coalescer
19675 // to remove extra copies in the loop.
19676 MachineBasicBlock *
19677 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19678                                  MachineBasicBlock *MBB) const {
19679   MachineOperand &AddendOp = MI->getOperand(3);
19680
19681   // Bail out early if the addend isn't a register - we can't switch these.
19682   if (!AddendOp.isReg())
19683     return MBB;
19684
19685   MachineFunction &MF = *MBB->getParent();
19686   MachineRegisterInfo &MRI = MF.getRegInfo();
19687
19688   // Check whether the addend is defined by a PHI:
19689   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19690   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19691   if (!AddendDef.isPHI())
19692     return MBB;
19693
19694   // Look for the following pattern:
19695   // loop:
19696   //   %addend = phi [%entry, 0], [%loop, %result]
19697   //   ...
19698   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19699
19700   // Replace with:
19701   //   loop:
19702   //   %addend = phi [%entry, 0], [%loop, %result]
19703   //   ...
19704   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19705
19706   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19707     assert(AddendDef.getOperand(i).isReg());
19708     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19709     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19710     if (&PHISrcInst == MI) {
19711       // Found a matching instruction.
19712       unsigned NewFMAOpc = 0;
19713       switch (MI->getOpcode()) {
19714         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19715         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19716         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19717         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19718         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19719         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19720         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19721         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19722         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19723         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19724         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19725         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19726         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19727         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19728         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19729         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19730         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19731         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19732         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19733         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19734
19735         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19736         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19737         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19738         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19739         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19740         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19741         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19742         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19743         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19744         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19745         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19746         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19747         default: llvm_unreachable("Unrecognized FMA variant.");
19748       }
19749
19750       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19751       MachineInstrBuilder MIB =
19752         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19753         .addOperand(MI->getOperand(0))
19754         .addOperand(MI->getOperand(3))
19755         .addOperand(MI->getOperand(2))
19756         .addOperand(MI->getOperand(1));
19757       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19758       MI->eraseFromParent();
19759     }
19760   }
19761
19762   return MBB;
19763 }
19764
19765 MachineBasicBlock *
19766 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19767                                                MachineBasicBlock *BB) const {
19768   switch (MI->getOpcode()) {
19769   default: llvm_unreachable("Unexpected instr type to insert");
19770   case X86::TAILJMPd64:
19771   case X86::TAILJMPr64:
19772   case X86::TAILJMPm64:
19773   case X86::TAILJMPd64_REX:
19774   case X86::TAILJMPr64_REX:
19775   case X86::TAILJMPm64_REX:
19776     llvm_unreachable("TAILJMP64 would not be touched here.");
19777   case X86::TCRETURNdi64:
19778   case X86::TCRETURNri64:
19779   case X86::TCRETURNmi64:
19780     return BB;
19781   case X86::WIN_ALLOCA:
19782     return EmitLoweredWinAlloca(MI, BB);
19783   case X86::SEG_ALLOCA_32:
19784   case X86::SEG_ALLOCA_64:
19785     return EmitLoweredSegAlloca(MI, BB);
19786   case X86::TLSCall_32:
19787   case X86::TLSCall_64:
19788     return EmitLoweredTLSCall(MI, BB);
19789   case X86::CMOV_GR8:
19790   case X86::CMOV_FR32:
19791   case X86::CMOV_FR64:
19792   case X86::CMOV_V4F32:
19793   case X86::CMOV_V2F64:
19794   case X86::CMOV_V2I64:
19795   case X86::CMOV_V8F32:
19796   case X86::CMOV_V4F64:
19797   case X86::CMOV_V4I64:
19798   case X86::CMOV_V16F32:
19799   case X86::CMOV_V8F64:
19800   case X86::CMOV_V8I64:
19801   case X86::CMOV_GR16:
19802   case X86::CMOV_GR32:
19803   case X86::CMOV_RFP32:
19804   case X86::CMOV_RFP64:
19805   case X86::CMOV_RFP80:
19806   case X86::CMOV_V8I1:
19807   case X86::CMOV_V16I1:
19808   case X86::CMOV_V32I1:
19809   case X86::CMOV_V64I1:
19810     return EmitLoweredSelect(MI, BB);
19811
19812   case X86::FP32_TO_INT16_IN_MEM:
19813   case X86::FP32_TO_INT32_IN_MEM:
19814   case X86::FP32_TO_INT64_IN_MEM:
19815   case X86::FP64_TO_INT16_IN_MEM:
19816   case X86::FP64_TO_INT32_IN_MEM:
19817   case X86::FP64_TO_INT64_IN_MEM:
19818   case X86::FP80_TO_INT16_IN_MEM:
19819   case X86::FP80_TO_INT32_IN_MEM:
19820   case X86::FP80_TO_INT64_IN_MEM: {
19821     MachineFunction *F = BB->getParent();
19822     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19823     DebugLoc DL = MI->getDebugLoc();
19824
19825     // Change the floating point control register to use "round towards zero"
19826     // mode when truncating to an integer value.
19827     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19828     addFrameReference(BuildMI(*BB, MI, DL,
19829                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19830
19831     // Load the old value of the high byte of the control word...
19832     unsigned OldCW =
19833       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19834     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19835                       CWFrameIdx);
19836
19837     // Set the high part to be round to zero...
19838     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19839       .addImm(0xC7F);
19840
19841     // Reload the modified control word now...
19842     addFrameReference(BuildMI(*BB, MI, DL,
19843                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19844
19845     // Restore the memory image of control word to original value
19846     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19847       .addReg(OldCW);
19848
19849     // Get the X86 opcode to use.
19850     unsigned Opc;
19851     switch (MI->getOpcode()) {
19852     default: llvm_unreachable("illegal opcode!");
19853     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19854     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19855     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19856     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19857     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19858     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19859     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19860     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19861     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19862     }
19863
19864     X86AddressMode AM;
19865     MachineOperand &Op = MI->getOperand(0);
19866     if (Op.isReg()) {
19867       AM.BaseType = X86AddressMode::RegBase;
19868       AM.Base.Reg = Op.getReg();
19869     } else {
19870       AM.BaseType = X86AddressMode::FrameIndexBase;
19871       AM.Base.FrameIndex = Op.getIndex();
19872     }
19873     Op = MI->getOperand(1);
19874     if (Op.isImm())
19875       AM.Scale = Op.getImm();
19876     Op = MI->getOperand(2);
19877     if (Op.isImm())
19878       AM.IndexReg = Op.getImm();
19879     Op = MI->getOperand(3);
19880     if (Op.isGlobal()) {
19881       AM.GV = Op.getGlobal();
19882     } else {
19883       AM.Disp = Op.getImm();
19884     }
19885     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19886                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19887
19888     // Reload the original control word now.
19889     addFrameReference(BuildMI(*BB, MI, DL,
19890                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19891
19892     MI->eraseFromParent();   // The pseudo instruction is gone now.
19893     return BB;
19894   }
19895     // String/text processing lowering.
19896   case X86::PCMPISTRM128REG:
19897   case X86::VPCMPISTRM128REG:
19898   case X86::PCMPISTRM128MEM:
19899   case X86::VPCMPISTRM128MEM:
19900   case X86::PCMPESTRM128REG:
19901   case X86::VPCMPESTRM128REG:
19902   case X86::PCMPESTRM128MEM:
19903   case X86::VPCMPESTRM128MEM:
19904     assert(Subtarget->hasSSE42() &&
19905            "Target must have SSE4.2 or AVX features enabled");
19906     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19907
19908   // String/text processing lowering.
19909   case X86::PCMPISTRIREG:
19910   case X86::VPCMPISTRIREG:
19911   case X86::PCMPISTRIMEM:
19912   case X86::VPCMPISTRIMEM:
19913   case X86::PCMPESTRIREG:
19914   case X86::VPCMPESTRIREG:
19915   case X86::PCMPESTRIMEM:
19916   case X86::VPCMPESTRIMEM:
19917     assert(Subtarget->hasSSE42() &&
19918            "Target must have SSE4.2 or AVX features enabled");
19919     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19920
19921   // Thread synchronization.
19922   case X86::MONITOR:
19923     return EmitMonitor(MI, BB, Subtarget);
19924
19925   // xbegin
19926   case X86::XBEGIN:
19927     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19928
19929   case X86::VASTART_SAVE_XMM_REGS:
19930     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19931
19932   case X86::VAARG_64:
19933     return EmitVAARG64WithCustomInserter(MI, BB);
19934
19935   case X86::EH_SjLj_SetJmp32:
19936   case X86::EH_SjLj_SetJmp64:
19937     return emitEHSjLjSetJmp(MI, BB);
19938
19939   case X86::EH_SjLj_LongJmp32:
19940   case X86::EH_SjLj_LongJmp64:
19941     return emitEHSjLjLongJmp(MI, BB);
19942
19943   case TargetOpcode::STATEPOINT:
19944     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19945     // this point in the process.  We diverge later.
19946     return emitPatchPoint(MI, BB);
19947
19948   case TargetOpcode::STACKMAP:
19949   case TargetOpcode::PATCHPOINT:
19950     return emitPatchPoint(MI, BB);
19951
19952   case X86::VFMADDPDr213r:
19953   case X86::VFMADDPSr213r:
19954   case X86::VFMADDSDr213r:
19955   case X86::VFMADDSSr213r:
19956   case X86::VFMSUBPDr213r:
19957   case X86::VFMSUBPSr213r:
19958   case X86::VFMSUBSDr213r:
19959   case X86::VFMSUBSSr213r:
19960   case X86::VFNMADDPDr213r:
19961   case X86::VFNMADDPSr213r:
19962   case X86::VFNMADDSDr213r:
19963   case X86::VFNMADDSSr213r:
19964   case X86::VFNMSUBPDr213r:
19965   case X86::VFNMSUBPSr213r:
19966   case X86::VFNMSUBSDr213r:
19967   case X86::VFNMSUBSSr213r:
19968   case X86::VFMADDSUBPDr213r:
19969   case X86::VFMADDSUBPSr213r:
19970   case X86::VFMSUBADDPDr213r:
19971   case X86::VFMSUBADDPSr213r:
19972   case X86::VFMADDPDr213rY:
19973   case X86::VFMADDPSr213rY:
19974   case X86::VFMSUBPDr213rY:
19975   case X86::VFMSUBPSr213rY:
19976   case X86::VFNMADDPDr213rY:
19977   case X86::VFNMADDPSr213rY:
19978   case X86::VFNMSUBPDr213rY:
19979   case X86::VFNMSUBPSr213rY:
19980   case X86::VFMADDSUBPDr213rY:
19981   case X86::VFMADDSUBPSr213rY:
19982   case X86::VFMSUBADDPDr213rY:
19983   case X86::VFMSUBADDPSr213rY:
19984     return emitFMA3Instr(MI, BB);
19985   }
19986 }
19987
19988 //===----------------------------------------------------------------------===//
19989 //                           X86 Optimization Hooks
19990 //===----------------------------------------------------------------------===//
19991
19992 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
19993                                                       APInt &KnownZero,
19994                                                       APInt &KnownOne,
19995                                                       const SelectionDAG &DAG,
19996                                                       unsigned Depth) const {
19997   unsigned BitWidth = KnownZero.getBitWidth();
19998   unsigned Opc = Op.getOpcode();
19999   assert((Opc >= ISD::BUILTIN_OP_END ||
20000           Opc == ISD::INTRINSIC_WO_CHAIN ||
20001           Opc == ISD::INTRINSIC_W_CHAIN ||
20002           Opc == ISD::INTRINSIC_VOID) &&
20003          "Should use MaskedValueIsZero if you don't know whether Op"
20004          " is a target node!");
20005
20006   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
20007   switch (Opc) {
20008   default: break;
20009   case X86ISD::ADD:
20010   case X86ISD::SUB:
20011   case X86ISD::ADC:
20012   case X86ISD::SBB:
20013   case X86ISD::SMUL:
20014   case X86ISD::UMUL:
20015   case X86ISD::INC:
20016   case X86ISD::DEC:
20017   case X86ISD::OR:
20018   case X86ISD::XOR:
20019   case X86ISD::AND:
20020     // These nodes' second result is a boolean.
20021     if (Op.getResNo() == 0)
20022       break;
20023     // Fallthrough
20024   case X86ISD::SETCC:
20025     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
20026     break;
20027   case ISD::INTRINSIC_WO_CHAIN: {
20028     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
20029     unsigned NumLoBits = 0;
20030     switch (IntId) {
20031     default: break;
20032     case Intrinsic::x86_sse_movmsk_ps:
20033     case Intrinsic::x86_avx_movmsk_ps_256:
20034     case Intrinsic::x86_sse2_movmsk_pd:
20035     case Intrinsic::x86_avx_movmsk_pd_256:
20036     case Intrinsic::x86_mmx_pmovmskb:
20037     case Intrinsic::x86_sse2_pmovmskb_128:
20038     case Intrinsic::x86_avx2_pmovmskb: {
20039       // High bits of movmskp{s|d}, pmovmskb are known zero.
20040       switch (IntId) {
20041         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20042         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20043         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20044         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20045         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20046         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20047         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20048         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20049       }
20050       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20051       break;
20052     }
20053     }
20054     break;
20055   }
20056   }
20057 }
20058
20059 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20060   SDValue Op,
20061   const SelectionDAG &,
20062   unsigned Depth) const {
20063   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20064   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20065     return Op.getValueType().getScalarType().getSizeInBits();
20066
20067   // Fallback case.
20068   return 1;
20069 }
20070
20071 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20072 /// node is a GlobalAddress + offset.
20073 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20074                                        const GlobalValue* &GA,
20075                                        int64_t &Offset) const {
20076   if (N->getOpcode() == X86ISD::Wrapper) {
20077     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20078       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20079       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20080       return true;
20081     }
20082   }
20083   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20084 }
20085
20086 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20087 /// same as extracting the high 128-bit part of 256-bit vector and then
20088 /// inserting the result into the low part of a new 256-bit vector
20089 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20090   EVT VT = SVOp->getValueType(0);
20091   unsigned NumElems = VT.getVectorNumElements();
20092
20093   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20094   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20095     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20096         SVOp->getMaskElt(j) >= 0)
20097       return false;
20098
20099   return true;
20100 }
20101
20102 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20103 /// same as extracting the low 128-bit part of 256-bit vector and then
20104 /// inserting the result into the high part of a new 256-bit vector
20105 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20106   EVT VT = SVOp->getValueType(0);
20107   unsigned NumElems = VT.getVectorNumElements();
20108
20109   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20110   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20111     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20112         SVOp->getMaskElt(j) >= 0)
20113       return false;
20114
20115   return true;
20116 }
20117
20118 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20119 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20120                                         TargetLowering::DAGCombinerInfo &DCI,
20121                                         const X86Subtarget* Subtarget) {
20122   SDLoc dl(N);
20123   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20124   SDValue V1 = SVOp->getOperand(0);
20125   SDValue V2 = SVOp->getOperand(1);
20126   EVT VT = SVOp->getValueType(0);
20127   unsigned NumElems = VT.getVectorNumElements();
20128
20129   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20130       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20131     //
20132     //                   0,0,0,...
20133     //                      |
20134     //    V      UNDEF    BUILD_VECTOR    UNDEF
20135     //     \      /           \           /
20136     //  CONCAT_VECTOR         CONCAT_VECTOR
20137     //         \                  /
20138     //          \                /
20139     //          RESULT: V + zero extended
20140     //
20141     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20142         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20143         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20144       return SDValue();
20145
20146     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20147       return SDValue();
20148
20149     // To match the shuffle mask, the first half of the mask should
20150     // be exactly the first vector, and all the rest a splat with the
20151     // first element of the second one.
20152     for (unsigned i = 0; i != NumElems/2; ++i)
20153       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
20154           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
20155         return SDValue();
20156
20157     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
20158     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
20159       if (Ld->hasNUsesOfValue(1, 0)) {
20160         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
20161         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
20162         SDValue ResNode =
20163           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
20164                                   Ld->getMemoryVT(),
20165                                   Ld->getPointerInfo(),
20166                                   Ld->getAlignment(),
20167                                   false/*isVolatile*/, true/*ReadMem*/,
20168                                   false/*WriteMem*/);
20169
20170         // Make sure the newly-created LOAD is in the same position as Ld in
20171         // terms of dependency. We create a TokenFactor for Ld and ResNode,
20172         // and update uses of Ld's output chain to use the TokenFactor.
20173         if (Ld->hasAnyUseOfValue(1)) {
20174           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20175                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
20176           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
20177           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
20178                                  SDValue(ResNode.getNode(), 1));
20179         }
20180
20181         return DAG.getBitcast(VT, ResNode);
20182       }
20183     }
20184
20185     // Emit a zeroed vector and insert the desired subvector on its
20186     // first half.
20187     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
20188     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
20189     return DCI.CombineTo(N, InsV);
20190   }
20191
20192   //===--------------------------------------------------------------------===//
20193   // Combine some shuffles into subvector extracts and inserts:
20194   //
20195
20196   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20197   if (isShuffleHigh128VectorInsertLow(SVOp)) {
20198     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
20199     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
20200     return DCI.CombineTo(N, InsV);
20201   }
20202
20203   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20204   if (isShuffleLow128VectorInsertHigh(SVOp)) {
20205     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
20206     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
20207     return DCI.CombineTo(N, InsV);
20208   }
20209
20210   return SDValue();
20211 }
20212
20213 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
20214 /// possible.
20215 ///
20216 /// This is the leaf of the recursive combinine below. When we have found some
20217 /// chain of single-use x86 shuffle instructions and accumulated the combined
20218 /// shuffle mask represented by them, this will try to pattern match that mask
20219 /// into either a single instruction if there is a special purpose instruction
20220 /// for this operation, or into a PSHUFB instruction which is a fully general
20221 /// instruction but should only be used to replace chains over a certain depth.
20222 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
20223                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
20224                                    TargetLowering::DAGCombinerInfo &DCI,
20225                                    const X86Subtarget *Subtarget) {
20226   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
20227
20228   // Find the operand that enters the chain. Note that multiple uses are OK
20229   // here, we're not going to remove the operand we find.
20230   SDValue Input = Op.getOperand(0);
20231   while (Input.getOpcode() == ISD::BITCAST)
20232     Input = Input.getOperand(0);
20233
20234   MVT VT = Input.getSimpleValueType();
20235   MVT RootVT = Root.getSimpleValueType();
20236   SDLoc DL(Root);
20237
20238   // Just remove no-op shuffle masks.
20239   if (Mask.size() == 1) {
20240     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
20241                   /*AddTo*/ true);
20242     return true;
20243   }
20244
20245   // Use the float domain if the operand type is a floating point type.
20246   bool FloatDomain = VT.isFloatingPoint();
20247
20248   // For floating point shuffles, we don't have free copies in the shuffle
20249   // instructions or the ability to load as part of the instruction, so
20250   // canonicalize their shuffles to UNPCK or MOV variants.
20251   //
20252   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
20253   // vectors because it can have a load folded into it that UNPCK cannot. This
20254   // doesn't preclude something switching to the shorter encoding post-RA.
20255   //
20256   // FIXME: Should teach these routines about AVX vector widths.
20257   if (FloatDomain && VT.getSizeInBits() == 128) {
20258     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
20259       bool Lo = Mask.equals({0, 0});
20260       unsigned Shuffle;
20261       MVT ShuffleVT;
20262       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
20263       // is no slower than UNPCKLPD but has the option to fold the input operand
20264       // into even an unaligned memory load.
20265       if (Lo && Subtarget->hasSSE3()) {
20266         Shuffle = X86ISD::MOVDDUP;
20267         ShuffleVT = MVT::v2f64;
20268       } else {
20269         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
20270         // than the UNPCK variants.
20271         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
20272         ShuffleVT = MVT::v4f32;
20273       }
20274       if (Depth == 1 && Root->getOpcode() == Shuffle)
20275         return false; // Nothing to do!
20276       Op = DAG.getBitcast(ShuffleVT, Input);
20277       DCI.AddToWorklist(Op.getNode());
20278       if (Shuffle == X86ISD::MOVDDUP)
20279         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20280       else
20281         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20282       DCI.AddToWorklist(Op.getNode());
20283       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20284                     /*AddTo*/ true);
20285       return true;
20286     }
20287     if (Subtarget->hasSSE3() &&
20288         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
20289       bool Lo = Mask.equals({0, 0, 2, 2});
20290       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
20291       MVT ShuffleVT = MVT::v4f32;
20292       if (Depth == 1 && Root->getOpcode() == Shuffle)
20293         return false; // Nothing to do!
20294       Op = DAG.getBitcast(ShuffleVT, Input);
20295       DCI.AddToWorklist(Op.getNode());
20296       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20297       DCI.AddToWorklist(Op.getNode());
20298       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20299                     /*AddTo*/ true);
20300       return true;
20301     }
20302     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
20303       bool Lo = Mask.equals({0, 0, 1, 1});
20304       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20305       MVT ShuffleVT = MVT::v4f32;
20306       if (Depth == 1 && Root->getOpcode() == Shuffle)
20307         return false; // Nothing to do!
20308       Op = DAG.getBitcast(ShuffleVT, Input);
20309       DCI.AddToWorklist(Op.getNode());
20310       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20311       DCI.AddToWorklist(Op.getNode());
20312       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20313                     /*AddTo*/ true);
20314       return true;
20315     }
20316   }
20317
20318   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
20319   // variants as none of these have single-instruction variants that are
20320   // superior to the UNPCK formulation.
20321   if (!FloatDomain && VT.getSizeInBits() == 128 &&
20322       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20323        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
20324        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
20325        Mask.equals(
20326            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
20327     bool Lo = Mask[0] == 0;
20328     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20329     if (Depth == 1 && Root->getOpcode() == Shuffle)
20330       return false; // Nothing to do!
20331     MVT ShuffleVT;
20332     switch (Mask.size()) {
20333     case 8:
20334       ShuffleVT = MVT::v8i16;
20335       break;
20336     case 16:
20337       ShuffleVT = MVT::v16i8;
20338       break;
20339     default:
20340       llvm_unreachable("Impossible mask size!");
20341     };
20342     Op = DAG.getBitcast(ShuffleVT, Input);
20343     DCI.AddToWorklist(Op.getNode());
20344     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20345     DCI.AddToWorklist(Op.getNode());
20346     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20347                   /*AddTo*/ true);
20348     return true;
20349   }
20350
20351   // Don't try to re-form single instruction chains under any circumstances now
20352   // that we've done encoding canonicalization for them.
20353   if (Depth < 2)
20354     return false;
20355
20356   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
20357   // can replace them with a single PSHUFB instruction profitably. Intel's
20358   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
20359   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
20360   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
20361     SmallVector<SDValue, 16> PSHUFBMask;
20362     int NumBytes = VT.getSizeInBits() / 8;
20363     int Ratio = NumBytes / Mask.size();
20364     for (int i = 0; i < NumBytes; ++i) {
20365       if (Mask[i / Ratio] == SM_SentinelUndef) {
20366         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
20367         continue;
20368       }
20369       int M = Mask[i / Ratio] != SM_SentinelZero
20370                   ? Ratio * Mask[i / Ratio] + i % Ratio
20371                   : 255;
20372       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
20373     }
20374     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
20375     Op = DAG.getBitcast(ByteVT, Input);
20376     DCI.AddToWorklist(Op.getNode());
20377     SDValue PSHUFBMaskOp =
20378         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
20379     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
20380     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
20381     DCI.AddToWorklist(Op.getNode());
20382     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20383                   /*AddTo*/ true);
20384     return true;
20385   }
20386
20387   // Failed to find any combines.
20388   return false;
20389 }
20390
20391 /// \brief Fully generic combining of x86 shuffle instructions.
20392 ///
20393 /// This should be the last combine run over the x86 shuffle instructions. Once
20394 /// they have been fully optimized, this will recursively consider all chains
20395 /// of single-use shuffle instructions, build a generic model of the cumulative
20396 /// shuffle operation, and check for simpler instructions which implement this
20397 /// operation. We use this primarily for two purposes:
20398 ///
20399 /// 1) Collapse generic shuffles to specialized single instructions when
20400 ///    equivalent. In most cases, this is just an encoding size win, but
20401 ///    sometimes we will collapse multiple generic shuffles into a single
20402 ///    special-purpose shuffle.
20403 /// 2) Look for sequences of shuffle instructions with 3 or more total
20404 ///    instructions, and replace them with the slightly more expensive SSSE3
20405 ///    PSHUFB instruction if available. We do this as the last combining step
20406 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
20407 ///    a suitable short sequence of other instructions. The PHUFB will either
20408 ///    use a register or have to read from memory and so is slightly (but only
20409 ///    slightly) more expensive than the other shuffle instructions.
20410 ///
20411 /// Because this is inherently a quadratic operation (for each shuffle in
20412 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
20413 /// This should never be an issue in practice as the shuffle lowering doesn't
20414 /// produce sequences of more than 8 instructions.
20415 ///
20416 /// FIXME: We will currently miss some cases where the redundant shuffling
20417 /// would simplify under the threshold for PSHUFB formation because of
20418 /// combine-ordering. To fix this, we should do the redundant instruction
20419 /// combining in this recursive walk.
20420 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20421                                           ArrayRef<int> RootMask,
20422                                           int Depth, bool HasPSHUFB,
20423                                           SelectionDAG &DAG,
20424                                           TargetLowering::DAGCombinerInfo &DCI,
20425                                           const X86Subtarget *Subtarget) {
20426   // Bound the depth of our recursive combine because this is ultimately
20427   // quadratic in nature.
20428   if (Depth > 8)
20429     return false;
20430
20431   // Directly rip through bitcasts to find the underlying operand.
20432   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20433     Op = Op.getOperand(0);
20434
20435   MVT VT = Op.getSimpleValueType();
20436   if (!VT.isVector())
20437     return false; // Bail if we hit a non-vector.
20438
20439   assert(Root.getSimpleValueType().isVector() &&
20440          "Shuffles operate on vector types!");
20441   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20442          "Can only combine shuffles of the same vector register size.");
20443
20444   if (!isTargetShuffle(Op.getOpcode()))
20445     return false;
20446   SmallVector<int, 16> OpMask;
20447   bool IsUnary;
20448   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20449   // We only can combine unary shuffles which we can decode the mask for.
20450   if (!HaveMask || !IsUnary)
20451     return false;
20452
20453   assert(VT.getVectorNumElements() == OpMask.size() &&
20454          "Different mask size from vector size!");
20455   assert(((RootMask.size() > OpMask.size() &&
20456            RootMask.size() % OpMask.size() == 0) ||
20457           (OpMask.size() > RootMask.size() &&
20458            OpMask.size() % RootMask.size() == 0) ||
20459           OpMask.size() == RootMask.size()) &&
20460          "The smaller number of elements must divide the larger.");
20461   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20462   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20463   assert(((RootRatio == 1 && OpRatio == 1) ||
20464           (RootRatio == 1) != (OpRatio == 1)) &&
20465          "Must not have a ratio for both incoming and op masks!");
20466
20467   SmallVector<int, 16> Mask;
20468   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20469
20470   // Merge this shuffle operation's mask into our accumulated mask. Note that
20471   // this shuffle's mask will be the first applied to the input, followed by the
20472   // root mask to get us all the way to the root value arrangement. The reason
20473   // for this order is that we are recursing up the operation chain.
20474   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20475     int RootIdx = i / RootRatio;
20476     if (RootMask[RootIdx] < 0) {
20477       // This is a zero or undef lane, we're done.
20478       Mask.push_back(RootMask[RootIdx]);
20479       continue;
20480     }
20481
20482     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20483     int OpIdx = RootMaskedIdx / OpRatio;
20484     if (OpMask[OpIdx] < 0) {
20485       // The incoming lanes are zero or undef, it doesn't matter which ones we
20486       // are using.
20487       Mask.push_back(OpMask[OpIdx]);
20488       continue;
20489     }
20490
20491     // Ok, we have non-zero lanes, map them through.
20492     Mask.push_back(OpMask[OpIdx] * OpRatio +
20493                    RootMaskedIdx % OpRatio);
20494   }
20495
20496   // See if we can recurse into the operand to combine more things.
20497   switch (Op.getOpcode()) {
20498     case X86ISD::PSHUFB:
20499       HasPSHUFB = true;
20500     case X86ISD::PSHUFD:
20501     case X86ISD::PSHUFHW:
20502     case X86ISD::PSHUFLW:
20503       if (Op.getOperand(0).hasOneUse() &&
20504           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20505                                         HasPSHUFB, DAG, DCI, Subtarget))
20506         return true;
20507       break;
20508
20509     case X86ISD::UNPCKL:
20510     case X86ISD::UNPCKH:
20511       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20512       // We can't check for single use, we have to check that this shuffle is the only user.
20513       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20514           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20515                                         HasPSHUFB, DAG, DCI, Subtarget))
20516           return true;
20517       break;
20518   }
20519
20520   // Minor canonicalization of the accumulated shuffle mask to make it easier
20521   // to match below. All this does is detect masks with squential pairs of
20522   // elements, and shrink them to the half-width mask. It does this in a loop
20523   // so it will reduce the size of the mask to the minimal width mask which
20524   // performs an equivalent shuffle.
20525   SmallVector<int, 16> WidenedMask;
20526   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20527     Mask = std::move(WidenedMask);
20528     WidenedMask.clear();
20529   }
20530
20531   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20532                                 Subtarget);
20533 }
20534
20535 /// \brief Get the PSHUF-style mask from PSHUF node.
20536 ///
20537 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20538 /// PSHUF-style masks that can be reused with such instructions.
20539 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20540   MVT VT = N.getSimpleValueType();
20541   SmallVector<int, 4> Mask;
20542   bool IsUnary;
20543   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20544   (void)HaveMask;
20545   assert(HaveMask);
20546
20547   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20548   // matter. Check that the upper masks are repeats and remove them.
20549   if (VT.getSizeInBits() > 128) {
20550     int LaneElts = 128 / VT.getScalarSizeInBits();
20551 #ifndef NDEBUG
20552     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20553       for (int j = 0; j < LaneElts; ++j)
20554         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
20555                "Mask doesn't repeat in high 128-bit lanes!");
20556 #endif
20557     Mask.resize(LaneElts);
20558   }
20559
20560   switch (N.getOpcode()) {
20561   case X86ISD::PSHUFD:
20562     return Mask;
20563   case X86ISD::PSHUFLW:
20564     Mask.resize(4);
20565     return Mask;
20566   case X86ISD::PSHUFHW:
20567     Mask.erase(Mask.begin(), Mask.begin() + 4);
20568     for (int &M : Mask)
20569       M -= 4;
20570     return Mask;
20571   default:
20572     llvm_unreachable("No valid shuffle instruction found!");
20573   }
20574 }
20575
20576 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20577 ///
20578 /// We walk up the chain and look for a combinable shuffle, skipping over
20579 /// shuffles that we could hoist this shuffle's transformation past without
20580 /// altering anything.
20581 static SDValue
20582 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20583                              SelectionDAG &DAG,
20584                              TargetLowering::DAGCombinerInfo &DCI) {
20585   assert(N.getOpcode() == X86ISD::PSHUFD &&
20586          "Called with something other than an x86 128-bit half shuffle!");
20587   SDLoc DL(N);
20588
20589   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20590   // of the shuffles in the chain so that we can form a fresh chain to replace
20591   // this one.
20592   SmallVector<SDValue, 8> Chain;
20593   SDValue V = N.getOperand(0);
20594   for (; V.hasOneUse(); V = V.getOperand(0)) {
20595     switch (V.getOpcode()) {
20596     default:
20597       return SDValue(); // Nothing combined!
20598
20599     case ISD::BITCAST:
20600       // Skip bitcasts as we always know the type for the target specific
20601       // instructions.
20602       continue;
20603
20604     case X86ISD::PSHUFD:
20605       // Found another dword shuffle.
20606       break;
20607
20608     case X86ISD::PSHUFLW:
20609       // Check that the low words (being shuffled) are the identity in the
20610       // dword shuffle, and the high words are self-contained.
20611       if (Mask[0] != 0 || Mask[1] != 1 ||
20612           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20613         return SDValue();
20614
20615       Chain.push_back(V);
20616       continue;
20617
20618     case X86ISD::PSHUFHW:
20619       // Check that the high words (being shuffled) are the identity in the
20620       // dword shuffle, and the low words are self-contained.
20621       if (Mask[2] != 2 || Mask[3] != 3 ||
20622           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20623         return SDValue();
20624
20625       Chain.push_back(V);
20626       continue;
20627
20628     case X86ISD::UNPCKL:
20629     case X86ISD::UNPCKH:
20630       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20631       // shuffle into a preceding word shuffle.
20632       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20633           V.getSimpleValueType().getScalarType() != MVT::i16)
20634         return SDValue();
20635
20636       // Search for a half-shuffle which we can combine with.
20637       unsigned CombineOp =
20638           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20639       if (V.getOperand(0) != V.getOperand(1) ||
20640           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20641         return SDValue();
20642       Chain.push_back(V);
20643       V = V.getOperand(0);
20644       do {
20645         switch (V.getOpcode()) {
20646         default:
20647           return SDValue(); // Nothing to combine.
20648
20649         case X86ISD::PSHUFLW:
20650         case X86ISD::PSHUFHW:
20651           if (V.getOpcode() == CombineOp)
20652             break;
20653
20654           Chain.push_back(V);
20655
20656           // Fallthrough!
20657         case ISD::BITCAST:
20658           V = V.getOperand(0);
20659           continue;
20660         }
20661         break;
20662       } while (V.hasOneUse());
20663       break;
20664     }
20665     // Break out of the loop if we break out of the switch.
20666     break;
20667   }
20668
20669   if (!V.hasOneUse())
20670     // We fell out of the loop without finding a viable combining instruction.
20671     return SDValue();
20672
20673   // Merge this node's mask and our incoming mask.
20674   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20675   for (int &M : Mask)
20676     M = VMask[M];
20677   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20678                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20679
20680   // Rebuild the chain around this new shuffle.
20681   while (!Chain.empty()) {
20682     SDValue W = Chain.pop_back_val();
20683
20684     if (V.getValueType() != W.getOperand(0).getValueType())
20685       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
20686
20687     switch (W.getOpcode()) {
20688     default:
20689       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20690
20691     case X86ISD::UNPCKL:
20692     case X86ISD::UNPCKH:
20693       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20694       break;
20695
20696     case X86ISD::PSHUFD:
20697     case X86ISD::PSHUFLW:
20698     case X86ISD::PSHUFHW:
20699       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20700       break;
20701     }
20702   }
20703   if (V.getValueType() != N.getValueType())
20704     V = DAG.getBitcast(N.getValueType(), V);
20705
20706   // Return the new chain to replace N.
20707   return V;
20708 }
20709
20710 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20711 ///
20712 /// We walk up the chain, skipping shuffles of the other half and looking
20713 /// through shuffles which switch halves trying to find a shuffle of the same
20714 /// pair of dwords.
20715 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20716                                         SelectionDAG &DAG,
20717                                         TargetLowering::DAGCombinerInfo &DCI) {
20718   assert(
20719       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20720       "Called with something other than an x86 128-bit half shuffle!");
20721   SDLoc DL(N);
20722   unsigned CombineOpcode = N.getOpcode();
20723
20724   // Walk up a single-use chain looking for a combinable shuffle.
20725   SDValue V = N.getOperand(0);
20726   for (; V.hasOneUse(); V = V.getOperand(0)) {
20727     switch (V.getOpcode()) {
20728     default:
20729       return false; // Nothing combined!
20730
20731     case ISD::BITCAST:
20732       // Skip bitcasts as we always know the type for the target specific
20733       // instructions.
20734       continue;
20735
20736     case X86ISD::PSHUFLW:
20737     case X86ISD::PSHUFHW:
20738       if (V.getOpcode() == CombineOpcode)
20739         break;
20740
20741       // Other-half shuffles are no-ops.
20742       continue;
20743     }
20744     // Break out of the loop if we break out of the switch.
20745     break;
20746   }
20747
20748   if (!V.hasOneUse())
20749     // We fell out of the loop without finding a viable combining instruction.
20750     return false;
20751
20752   // Combine away the bottom node as its shuffle will be accumulated into
20753   // a preceding shuffle.
20754   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20755
20756   // Record the old value.
20757   SDValue Old = V;
20758
20759   // Merge this node's mask and our incoming mask (adjusted to account for all
20760   // the pshufd instructions encountered).
20761   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20762   for (int &M : Mask)
20763     M = VMask[M];
20764   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20765                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20766
20767   // Check that the shuffles didn't cancel each other out. If not, we need to
20768   // combine to the new one.
20769   if (Old != V)
20770     // Replace the combinable shuffle with the combined one, updating all users
20771     // so that we re-evaluate the chain here.
20772     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20773
20774   return true;
20775 }
20776
20777 /// \brief Try to combine x86 target specific shuffles.
20778 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20779                                            TargetLowering::DAGCombinerInfo &DCI,
20780                                            const X86Subtarget *Subtarget) {
20781   SDLoc DL(N);
20782   MVT VT = N.getSimpleValueType();
20783   SmallVector<int, 4> Mask;
20784
20785   switch (N.getOpcode()) {
20786   case X86ISD::PSHUFD:
20787   case X86ISD::PSHUFLW:
20788   case X86ISD::PSHUFHW:
20789     Mask = getPSHUFShuffleMask(N);
20790     assert(Mask.size() == 4);
20791     break;
20792   default:
20793     return SDValue();
20794   }
20795
20796   // Nuke no-op shuffles that show up after combining.
20797   if (isNoopShuffleMask(Mask))
20798     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20799
20800   // Look for simplifications involving one or two shuffle instructions.
20801   SDValue V = N.getOperand(0);
20802   switch (N.getOpcode()) {
20803   default:
20804     break;
20805   case X86ISD::PSHUFLW:
20806   case X86ISD::PSHUFHW:
20807     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20808
20809     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20810       return SDValue(); // We combined away this shuffle, so we're done.
20811
20812     // See if this reduces to a PSHUFD which is no more expensive and can
20813     // combine with more operations. Note that it has to at least flip the
20814     // dwords as otherwise it would have been removed as a no-op.
20815     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20816       int DMask[] = {0, 1, 2, 3};
20817       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20818       DMask[DOffset + 0] = DOffset + 1;
20819       DMask[DOffset + 1] = DOffset + 0;
20820       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20821       V = DAG.getBitcast(DVT, V);
20822       DCI.AddToWorklist(V.getNode());
20823       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20824                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20825       DCI.AddToWorklist(V.getNode());
20826       return DAG.getBitcast(VT, V);
20827     }
20828
20829     // Look for shuffle patterns which can be implemented as a single unpack.
20830     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20831     // only works when we have a PSHUFD followed by two half-shuffles.
20832     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20833         (V.getOpcode() == X86ISD::PSHUFLW ||
20834          V.getOpcode() == X86ISD::PSHUFHW) &&
20835         V.getOpcode() != N.getOpcode() &&
20836         V.hasOneUse()) {
20837       SDValue D = V.getOperand(0);
20838       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20839         D = D.getOperand(0);
20840       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20841         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20842         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20843         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20844         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20845         int WordMask[8];
20846         for (int i = 0; i < 4; ++i) {
20847           WordMask[i + NOffset] = Mask[i] + NOffset;
20848           WordMask[i + VOffset] = VMask[i] + VOffset;
20849         }
20850         // Map the word mask through the DWord mask.
20851         int MappedMask[8];
20852         for (int i = 0; i < 8; ++i)
20853           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20854         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20855             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20856           // We can replace all three shuffles with an unpack.
20857           V = DAG.getBitcast(VT, D.getOperand(0));
20858           DCI.AddToWorklist(V.getNode());
20859           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20860                                                 : X86ISD::UNPCKH,
20861                              DL, VT, V, V);
20862         }
20863       }
20864     }
20865
20866     break;
20867
20868   case X86ISD::PSHUFD:
20869     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20870       return NewN;
20871
20872     break;
20873   }
20874
20875   return SDValue();
20876 }
20877
20878 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20879 ///
20880 /// We combine this directly on the abstract vector shuffle nodes so it is
20881 /// easier to generically match. We also insert dummy vector shuffle nodes for
20882 /// the operands which explicitly discard the lanes which are unused by this
20883 /// operation to try to flow through the rest of the combiner the fact that
20884 /// they're unused.
20885 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20886   SDLoc DL(N);
20887   EVT VT = N->getValueType(0);
20888
20889   // We only handle target-independent shuffles.
20890   // FIXME: It would be easy and harmless to use the target shuffle mask
20891   // extraction tool to support more.
20892   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20893     return SDValue();
20894
20895   auto *SVN = cast<ShuffleVectorSDNode>(N);
20896   ArrayRef<int> Mask = SVN->getMask();
20897   SDValue V1 = N->getOperand(0);
20898   SDValue V2 = N->getOperand(1);
20899
20900   // We require the first shuffle operand to be the SUB node, and the second to
20901   // be the ADD node.
20902   // FIXME: We should support the commuted patterns.
20903   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20904     return SDValue();
20905
20906   // If there are other uses of these operations we can't fold them.
20907   if (!V1->hasOneUse() || !V2->hasOneUse())
20908     return SDValue();
20909
20910   // Ensure that both operations have the same operands. Note that we can
20911   // commute the FADD operands.
20912   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20913   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20914       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20915     return SDValue();
20916
20917   // We're looking for blends between FADD and FSUB nodes. We insist on these
20918   // nodes being lined up in a specific expected pattern.
20919   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20920         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20921         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20922     return SDValue();
20923
20924   // Only specific types are legal at this point, assert so we notice if and
20925   // when these change.
20926   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20927           VT == MVT::v4f64) &&
20928          "Unknown vector type encountered!");
20929
20930   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20931 }
20932
20933 /// PerformShuffleCombine - Performs several different shuffle combines.
20934 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20935                                      TargetLowering::DAGCombinerInfo &DCI,
20936                                      const X86Subtarget *Subtarget) {
20937   SDLoc dl(N);
20938   SDValue N0 = N->getOperand(0);
20939   SDValue N1 = N->getOperand(1);
20940   EVT VT = N->getValueType(0);
20941
20942   // Don't create instructions with illegal types after legalize types has run.
20943   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20944   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20945     return SDValue();
20946
20947   // If we have legalized the vector types, look for blends of FADD and FSUB
20948   // nodes that we can fuse into an ADDSUB node.
20949   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20950     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20951       return AddSub;
20952
20953   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20954   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20955       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20956     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20957
20958   // During Type Legalization, when promoting illegal vector types,
20959   // the backend might introduce new shuffle dag nodes and bitcasts.
20960   //
20961   // This code performs the following transformation:
20962   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20963   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20964   //
20965   // We do this only if both the bitcast and the BINOP dag nodes have
20966   // one use. Also, perform this transformation only if the new binary
20967   // operation is legal. This is to avoid introducing dag nodes that
20968   // potentially need to be further expanded (or custom lowered) into a
20969   // less optimal sequence of dag nodes.
20970   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20971       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20972       N0.getOpcode() == ISD::BITCAST) {
20973     SDValue BC0 = N0.getOperand(0);
20974     EVT SVT = BC0.getValueType();
20975     unsigned Opcode = BC0.getOpcode();
20976     unsigned NumElts = VT.getVectorNumElements();
20977
20978     if (BC0.hasOneUse() && SVT.isVector() &&
20979         SVT.getVectorNumElements() * 2 == NumElts &&
20980         TLI.isOperationLegal(Opcode, VT)) {
20981       bool CanFold = false;
20982       switch (Opcode) {
20983       default : break;
20984       case ISD::ADD :
20985       case ISD::FADD :
20986       case ISD::SUB :
20987       case ISD::FSUB :
20988       case ISD::MUL :
20989       case ISD::FMUL :
20990         CanFold = true;
20991       }
20992
20993       unsigned SVTNumElts = SVT.getVectorNumElements();
20994       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20995       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
20996         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
20997       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
20998         CanFold = SVOp->getMaskElt(i) < 0;
20999
21000       if (CanFold) {
21001         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
21002         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
21003         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
21004         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
21005       }
21006     }
21007   }
21008
21009   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
21010   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
21011   // consecutive, non-overlapping, and in the right order.
21012   SmallVector<SDValue, 16> Elts;
21013   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
21014     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
21015
21016   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
21017   if (LD.getNode())
21018     return LD;
21019
21020   if (isTargetShuffle(N->getOpcode())) {
21021     SDValue Shuffle =
21022         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
21023     if (Shuffle.getNode())
21024       return Shuffle;
21025
21026     // Try recursively combining arbitrary sequences of x86 shuffle
21027     // instructions into higher-order shuffles. We do this after combining
21028     // specific PSHUF instruction sequences into their minimal form so that we
21029     // can evaluate how many specialized shuffle instructions are involved in
21030     // a particular chain.
21031     SmallVector<int, 1> NonceMask; // Just a placeholder.
21032     NonceMask.push_back(0);
21033     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
21034                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
21035                                       DCI, Subtarget))
21036       return SDValue(); // This routine will use CombineTo to replace N.
21037   }
21038
21039   return SDValue();
21040 }
21041
21042 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21043 /// specific shuffle of a load can be folded into a single element load.
21044 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21045 /// shuffles have been custom lowered so we need to handle those here.
21046 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21047                                          TargetLowering::DAGCombinerInfo &DCI) {
21048   if (DCI.isBeforeLegalizeOps())
21049     return SDValue();
21050
21051   SDValue InVec = N->getOperand(0);
21052   SDValue EltNo = N->getOperand(1);
21053
21054   if (!isa<ConstantSDNode>(EltNo))
21055     return SDValue();
21056
21057   EVT OriginalVT = InVec.getValueType();
21058
21059   if (InVec.getOpcode() == ISD::BITCAST) {
21060     // Don't duplicate a load with other uses.
21061     if (!InVec.hasOneUse())
21062       return SDValue();
21063     EVT BCVT = InVec.getOperand(0).getValueType();
21064     if (!BCVT.isVector() ||
21065         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21066       return SDValue();
21067     InVec = InVec.getOperand(0);
21068   }
21069
21070   EVT CurrentVT = InVec.getValueType();
21071
21072   if (!isTargetShuffle(InVec.getOpcode()))
21073     return SDValue();
21074
21075   // Don't duplicate a load with other uses.
21076   if (!InVec.hasOneUse())
21077     return SDValue();
21078
21079   SmallVector<int, 16> ShuffleMask;
21080   bool UnaryShuffle;
21081   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21082                             ShuffleMask, UnaryShuffle))
21083     return SDValue();
21084
21085   // Select the input vector, guarding against out of range extract vector.
21086   unsigned NumElems = CurrentVT.getVectorNumElements();
21087   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21088   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21089   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21090                                          : InVec.getOperand(1);
21091
21092   // If inputs to shuffle are the same for both ops, then allow 2 uses
21093   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21094                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21095
21096   if (LdNode.getOpcode() == ISD::BITCAST) {
21097     // Don't duplicate a load with other uses.
21098     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21099       return SDValue();
21100
21101     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21102     LdNode = LdNode.getOperand(0);
21103   }
21104
21105   if (!ISD::isNormalLoad(LdNode.getNode()))
21106     return SDValue();
21107
21108   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21109
21110   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21111     return SDValue();
21112
21113   EVT EltVT = N->getValueType(0);
21114   // If there's a bitcast before the shuffle, check if the load type and
21115   // alignment is valid.
21116   unsigned Align = LN0->getAlignment();
21117   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21118   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
21119       EltVT.getTypeForEVT(*DAG.getContext()));
21120
21121   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21122     return SDValue();
21123
21124   // All checks match so transform back to vector_shuffle so that DAG combiner
21125   // can finish the job
21126   SDLoc dl(N);
21127
21128   // Create shuffle node taking into account the case that its a unary shuffle
21129   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21130                                    : InVec.getOperand(1);
21131   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21132                                  InVec.getOperand(0), Shuffle,
21133                                  &ShuffleMask[0]);
21134   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21135   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21136                      EltNo);
21137 }
21138
21139 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21140 /// special and don't usually play with other vector types, it's better to
21141 /// handle them early to be sure we emit efficient code by avoiding
21142 /// store-load conversions.
21143 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21144   if (N->getValueType(0) != MVT::x86mmx ||
21145       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21146       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21147     return SDValue();
21148
21149   SDValue V = N->getOperand(0);
21150   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
21151   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
21152     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
21153                        N->getValueType(0), V.getOperand(0));
21154
21155   return SDValue();
21156 }
21157
21158 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
21159 /// generation and convert it from being a bunch of shuffles and extracts
21160 /// into a somewhat faster sequence. For i686, the best sequence is apparently
21161 /// storing the value and loading scalars back, while for x64 we should
21162 /// use 64-bit extracts and shifts.
21163 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
21164                                          TargetLowering::DAGCombinerInfo &DCI) {
21165   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
21166   if (NewOp.getNode())
21167     return NewOp;
21168
21169   SDValue InputVector = N->getOperand(0);
21170   SDLoc dl(InputVector);
21171   // Detect mmx to i32 conversion through a v2i32 elt extract.
21172   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
21173       N->getValueType(0) == MVT::i32 &&
21174       InputVector.getValueType() == MVT::v2i32) {
21175
21176     // The bitcast source is a direct mmx result.
21177     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
21178     if (MMXSrc.getValueType() == MVT::x86mmx)
21179       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21180                          N->getValueType(0),
21181                          InputVector.getNode()->getOperand(0));
21182
21183     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
21184     SDValue MMXSrcOp = MMXSrc.getOperand(0);
21185     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
21186         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
21187         MMXSrcOp.getOpcode() == ISD::BITCAST &&
21188         MMXSrcOp.getValueType() == MVT::v1i64 &&
21189         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
21190       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21191                          N->getValueType(0),
21192                          MMXSrcOp.getOperand(0));
21193   }
21194
21195   EVT VT = N->getValueType(0);
21196
21197   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
21198       InputVector.getOpcode() == ISD::BITCAST &&
21199       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
21200     uint64_t ExtractedElt =
21201           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
21202     uint64_t InputValue =
21203           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
21204     uint64_t Res = (InputValue >> ExtractedElt) & 1;
21205     return DAG.getConstant(Res, dl, MVT::i1);
21206   }
21207   // Only operate on vectors of 4 elements, where the alternative shuffling
21208   // gets to be more expensive.
21209   if (InputVector.getValueType() != MVT::v4i32)
21210     return SDValue();
21211
21212   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
21213   // single use which is a sign-extend or zero-extend, and all elements are
21214   // used.
21215   SmallVector<SDNode *, 4> Uses;
21216   unsigned ExtractedElements = 0;
21217   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
21218        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
21219     if (UI.getUse().getResNo() != InputVector.getResNo())
21220       return SDValue();
21221
21222     SDNode *Extract = *UI;
21223     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
21224       return SDValue();
21225
21226     if (Extract->getValueType(0) != MVT::i32)
21227       return SDValue();
21228     if (!Extract->hasOneUse())
21229       return SDValue();
21230     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
21231         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
21232       return SDValue();
21233     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
21234       return SDValue();
21235
21236     // Record which element was extracted.
21237     ExtractedElements |=
21238       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
21239
21240     Uses.push_back(Extract);
21241   }
21242
21243   // If not all the elements were used, this may not be worthwhile.
21244   if (ExtractedElements != 15)
21245     return SDValue();
21246
21247   // Ok, we've now decided to do the transformation.
21248   // If 64-bit shifts are legal, use the extract-shift sequence,
21249   // otherwise bounce the vector off the cache.
21250   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21251   SDValue Vals[4];
21252
21253   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
21254     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
21255     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
21256     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21257       DAG.getConstant(0, dl, VecIdxTy));
21258     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21259       DAG.getConstant(1, dl, VecIdxTy));
21260
21261     SDValue ShAmt = DAG.getConstant(32, dl,
21262       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
21263     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
21264     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21265       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
21266     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
21267     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21268       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
21269   } else {
21270     // Store the value to a temporary stack slot.
21271     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
21272     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
21273       MachinePointerInfo(), false, false, 0);
21274
21275     EVT ElementType = InputVector.getValueType().getVectorElementType();
21276     unsigned EltSize = ElementType.getSizeInBits() / 8;
21277
21278     // Replace each use (extract) with a load of the appropriate element.
21279     for (unsigned i = 0; i < 4; ++i) {
21280       uint64_t Offset = EltSize * i;
21281       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
21282
21283       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
21284                                        StackPtr, OffsetVal);
21285
21286       // Load the scalar.
21287       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
21288                             ScalarAddr, MachinePointerInfo(),
21289                             false, false, false, 0);
21290
21291     }
21292   }
21293
21294   // Replace the extracts
21295   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
21296     UE = Uses.end(); UI != UE; ++UI) {
21297     SDNode *Extract = *UI;
21298
21299     SDValue Idx = Extract->getOperand(1);
21300     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
21301     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
21302   }
21303
21304   // The replacement was made in place; don't return anything.
21305   return SDValue();
21306 }
21307
21308 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
21309 static std::pair<unsigned, bool>
21310 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
21311                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
21312   if (!VT.isVector())
21313     return std::make_pair(0, false);
21314
21315   bool NeedSplit = false;
21316   switch (VT.getSimpleVT().SimpleTy) {
21317   default: return std::make_pair(0, false);
21318   case MVT::v4i64:
21319   case MVT::v2i64:
21320     if (!Subtarget->hasVLX())
21321       return std::make_pair(0, false);
21322     break;
21323   case MVT::v64i8:
21324   case MVT::v32i16:
21325     if (!Subtarget->hasBWI())
21326       return std::make_pair(0, false);
21327     break;
21328   case MVT::v16i32:
21329   case MVT::v8i64:
21330     if (!Subtarget->hasAVX512())
21331       return std::make_pair(0, false);
21332     break;
21333   case MVT::v32i8:
21334   case MVT::v16i16:
21335   case MVT::v8i32:
21336     if (!Subtarget->hasAVX2())
21337       NeedSplit = true;
21338     if (!Subtarget->hasAVX())
21339       return std::make_pair(0, false);
21340     break;
21341   case MVT::v16i8:
21342   case MVT::v8i16:
21343   case MVT::v4i32:
21344     if (!Subtarget->hasSSE2())
21345       return std::make_pair(0, false);
21346   }
21347
21348   // SSE2 has only a small subset of the operations.
21349   bool hasUnsigned = Subtarget->hasSSE41() ||
21350                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
21351   bool hasSigned = Subtarget->hasSSE41() ||
21352                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
21353
21354   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21355
21356   unsigned Opc = 0;
21357   // Check for x CC y ? x : y.
21358   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21359       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21360     switch (CC) {
21361     default: break;
21362     case ISD::SETULT:
21363     case ISD::SETULE:
21364       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21365     case ISD::SETUGT:
21366     case ISD::SETUGE:
21367       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21368     case ISD::SETLT:
21369     case ISD::SETLE:
21370       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21371     case ISD::SETGT:
21372     case ISD::SETGE:
21373       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21374     }
21375   // Check for x CC y ? y : x -- a min/max with reversed arms.
21376   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21377              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21378     switch (CC) {
21379     default: break;
21380     case ISD::SETULT:
21381     case ISD::SETULE:
21382       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21383     case ISD::SETUGT:
21384     case ISD::SETUGE:
21385       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21386     case ISD::SETLT:
21387     case ISD::SETLE:
21388       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21389     case ISD::SETGT:
21390     case ISD::SETGE:
21391       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21392     }
21393   }
21394
21395   return std::make_pair(Opc, NeedSplit);
21396 }
21397
21398 static SDValue
21399 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
21400                                       const X86Subtarget *Subtarget) {
21401   SDLoc dl(N);
21402   SDValue Cond = N->getOperand(0);
21403   SDValue LHS = N->getOperand(1);
21404   SDValue RHS = N->getOperand(2);
21405
21406   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
21407     SDValue CondSrc = Cond->getOperand(0);
21408     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
21409       Cond = CondSrc->getOperand(0);
21410   }
21411
21412   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
21413     return SDValue();
21414
21415   // A vselect where all conditions and data are constants can be optimized into
21416   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
21417   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21418       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21419     return SDValue();
21420
21421   unsigned MaskValue = 0;
21422   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21423     return SDValue();
21424
21425   MVT VT = N->getSimpleValueType(0);
21426   unsigned NumElems = VT.getVectorNumElements();
21427   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21428   for (unsigned i = 0; i < NumElems; ++i) {
21429     // Be sure we emit undef where we can.
21430     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21431       ShuffleMask[i] = -1;
21432     else
21433       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21434   }
21435
21436   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21437   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21438     return SDValue();
21439   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21440 }
21441
21442 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21443 /// nodes.
21444 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21445                                     TargetLowering::DAGCombinerInfo &DCI,
21446                                     const X86Subtarget *Subtarget) {
21447   SDLoc DL(N);
21448   SDValue Cond = N->getOperand(0);
21449   // Get the LHS/RHS of the select.
21450   SDValue LHS = N->getOperand(1);
21451   SDValue RHS = N->getOperand(2);
21452   EVT VT = LHS.getValueType();
21453   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21454
21455   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21456   // instructions match the semantics of the common C idiom x<y?x:y but not
21457   // x<=y?x:y, because of how they handle negative zero (which can be
21458   // ignored in unsafe-math mode).
21459   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21460   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21461       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21462       (Subtarget->hasSSE2() ||
21463        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21464     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21465
21466     unsigned Opcode = 0;
21467     // Check for x CC y ? x : y.
21468     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21469         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21470       switch (CC) {
21471       default: break;
21472       case ISD::SETULT:
21473         // Converting this to a min would handle NaNs incorrectly, and swapping
21474         // the operands would cause it to handle comparisons between positive
21475         // and negative zero incorrectly.
21476         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21477           if (!DAG.getTarget().Options.UnsafeFPMath &&
21478               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21479             break;
21480           std::swap(LHS, RHS);
21481         }
21482         Opcode = X86ISD::FMIN;
21483         break;
21484       case ISD::SETOLE:
21485         // Converting this to a min would handle comparisons between positive
21486         // and negative zero incorrectly.
21487         if (!DAG.getTarget().Options.UnsafeFPMath &&
21488             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21489           break;
21490         Opcode = X86ISD::FMIN;
21491         break;
21492       case ISD::SETULE:
21493         // Converting this to a min would handle both negative zeros and NaNs
21494         // incorrectly, but we can swap the operands to fix both.
21495         std::swap(LHS, RHS);
21496       case ISD::SETOLT:
21497       case ISD::SETLT:
21498       case ISD::SETLE:
21499         Opcode = X86ISD::FMIN;
21500         break;
21501
21502       case ISD::SETOGE:
21503         // Converting this to a max would handle comparisons between positive
21504         // and negative zero incorrectly.
21505         if (!DAG.getTarget().Options.UnsafeFPMath &&
21506             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21507           break;
21508         Opcode = X86ISD::FMAX;
21509         break;
21510       case ISD::SETUGT:
21511         // Converting this to a max would handle NaNs incorrectly, and swapping
21512         // the operands would cause it to handle comparisons between positive
21513         // and negative zero incorrectly.
21514         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21515           if (!DAG.getTarget().Options.UnsafeFPMath &&
21516               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21517             break;
21518           std::swap(LHS, RHS);
21519         }
21520         Opcode = X86ISD::FMAX;
21521         break;
21522       case ISD::SETUGE:
21523         // Converting this to a max would handle both negative zeros and NaNs
21524         // incorrectly, but we can swap the operands to fix both.
21525         std::swap(LHS, RHS);
21526       case ISD::SETOGT:
21527       case ISD::SETGT:
21528       case ISD::SETGE:
21529         Opcode = X86ISD::FMAX;
21530         break;
21531       }
21532     // Check for x CC y ? y : x -- a min/max with reversed arms.
21533     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21534                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21535       switch (CC) {
21536       default: break;
21537       case ISD::SETOGE:
21538         // Converting this to a min would handle comparisons between positive
21539         // and negative zero incorrectly, and swapping the operands would
21540         // cause it to handle NaNs incorrectly.
21541         if (!DAG.getTarget().Options.UnsafeFPMath &&
21542             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21543           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21544             break;
21545           std::swap(LHS, RHS);
21546         }
21547         Opcode = X86ISD::FMIN;
21548         break;
21549       case ISD::SETUGT:
21550         // Converting this to a min would handle NaNs incorrectly.
21551         if (!DAG.getTarget().Options.UnsafeFPMath &&
21552             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21553           break;
21554         Opcode = X86ISD::FMIN;
21555         break;
21556       case ISD::SETUGE:
21557         // Converting this to a min would handle both negative zeros and NaNs
21558         // incorrectly, but we can swap the operands to fix both.
21559         std::swap(LHS, RHS);
21560       case ISD::SETOGT:
21561       case ISD::SETGT:
21562       case ISD::SETGE:
21563         Opcode = X86ISD::FMIN;
21564         break;
21565
21566       case ISD::SETULT:
21567         // Converting this to a max would handle NaNs incorrectly.
21568         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21569           break;
21570         Opcode = X86ISD::FMAX;
21571         break;
21572       case ISD::SETOLE:
21573         // Converting this to a max would handle comparisons between positive
21574         // and negative zero incorrectly, and swapping the operands would
21575         // cause it to handle NaNs incorrectly.
21576         if (!DAG.getTarget().Options.UnsafeFPMath &&
21577             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21578           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21579             break;
21580           std::swap(LHS, RHS);
21581         }
21582         Opcode = X86ISD::FMAX;
21583         break;
21584       case ISD::SETULE:
21585         // Converting this to a max would handle both negative zeros and NaNs
21586         // incorrectly, but we can swap the operands to fix both.
21587         std::swap(LHS, RHS);
21588       case ISD::SETOLT:
21589       case ISD::SETLT:
21590       case ISD::SETLE:
21591         Opcode = X86ISD::FMAX;
21592         break;
21593       }
21594     }
21595
21596     if (Opcode)
21597       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21598   }
21599
21600   EVT CondVT = Cond.getValueType();
21601   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21602       CondVT.getVectorElementType() == MVT::i1) {
21603     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21604     // lowering on KNL. In this case we convert it to
21605     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21606     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21607     // Since SKX these selects have a proper lowering.
21608     EVT OpVT = LHS.getValueType();
21609     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21610         (OpVT.getVectorElementType() == MVT::i8 ||
21611          OpVT.getVectorElementType() == MVT::i16) &&
21612         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21613       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21614       DCI.AddToWorklist(Cond.getNode());
21615       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21616     }
21617   }
21618   // If this is a select between two integer constants, try to do some
21619   // optimizations.
21620   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21621     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21622       // Don't do this for crazy integer types.
21623       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21624         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21625         // so that TrueC (the true value) is larger than FalseC.
21626         bool NeedsCondInvert = false;
21627
21628         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21629             // Efficiently invertible.
21630             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21631              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21632               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21633           NeedsCondInvert = true;
21634           std::swap(TrueC, FalseC);
21635         }
21636
21637         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21638         if (FalseC->getAPIntValue() == 0 &&
21639             TrueC->getAPIntValue().isPowerOf2()) {
21640           if (NeedsCondInvert) // Invert the condition if needed.
21641             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21642                                DAG.getConstant(1, DL, Cond.getValueType()));
21643
21644           // Zero extend the condition if needed.
21645           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21646
21647           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21648           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21649                              DAG.getConstant(ShAmt, DL, MVT::i8));
21650         }
21651
21652         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21653         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21654           if (NeedsCondInvert) // Invert the condition if needed.
21655             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21656                                DAG.getConstant(1, DL, Cond.getValueType()));
21657
21658           // Zero extend the condition if needed.
21659           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21660                              FalseC->getValueType(0), Cond);
21661           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21662                              SDValue(FalseC, 0));
21663         }
21664
21665         // Optimize cases that will turn into an LEA instruction.  This requires
21666         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21667         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21668           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21669           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21670
21671           bool isFastMultiplier = false;
21672           if (Diff < 10) {
21673             switch ((unsigned char)Diff) {
21674               default: break;
21675               case 1:  // result = add base, cond
21676               case 2:  // result = lea base(    , cond*2)
21677               case 3:  // result = lea base(cond, cond*2)
21678               case 4:  // result = lea base(    , cond*4)
21679               case 5:  // result = lea base(cond, cond*4)
21680               case 8:  // result = lea base(    , cond*8)
21681               case 9:  // result = lea base(cond, cond*8)
21682                 isFastMultiplier = true;
21683                 break;
21684             }
21685           }
21686
21687           if (isFastMultiplier) {
21688             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21689             if (NeedsCondInvert) // Invert the condition if needed.
21690               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21691                                  DAG.getConstant(1, DL, Cond.getValueType()));
21692
21693             // Zero extend the condition if needed.
21694             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21695                                Cond);
21696             // Scale the condition by the difference.
21697             if (Diff != 1)
21698               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21699                                  DAG.getConstant(Diff, DL,
21700                                                  Cond.getValueType()));
21701
21702             // Add the base if non-zero.
21703             if (FalseC->getAPIntValue() != 0)
21704               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21705                                  SDValue(FalseC, 0));
21706             return Cond;
21707           }
21708         }
21709       }
21710   }
21711
21712   // Canonicalize max and min:
21713   // (x > y) ? x : y -> (x >= y) ? x : y
21714   // (x < y) ? x : y -> (x <= y) ? x : y
21715   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21716   // the need for an extra compare
21717   // against zero. e.g.
21718   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21719   // subl   %esi, %edi
21720   // testl  %edi, %edi
21721   // movl   $0, %eax
21722   // cmovgl %edi, %eax
21723   // =>
21724   // xorl   %eax, %eax
21725   // subl   %esi, $edi
21726   // cmovsl %eax, %edi
21727   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21728       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21729       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21730     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21731     switch (CC) {
21732     default: break;
21733     case ISD::SETLT:
21734     case ISD::SETGT: {
21735       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21736       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21737                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21738       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21739     }
21740     }
21741   }
21742
21743   // Early exit check
21744   if (!TLI.isTypeLegal(VT))
21745     return SDValue();
21746
21747   // Match VSELECTs into subs with unsigned saturation.
21748   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21749       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21750       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21751        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21752     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21753
21754     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21755     // left side invert the predicate to simplify logic below.
21756     SDValue Other;
21757     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21758       Other = RHS;
21759       CC = ISD::getSetCCInverse(CC, true);
21760     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21761       Other = LHS;
21762     }
21763
21764     if (Other.getNode() && Other->getNumOperands() == 2 &&
21765         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21766       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21767       SDValue CondRHS = Cond->getOperand(1);
21768
21769       // Look for a general sub with unsigned saturation first.
21770       // x >= y ? x-y : 0 --> subus x, y
21771       // x >  y ? x-y : 0 --> subus x, y
21772       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21773           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21774         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21775
21776       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21777         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21778           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21779             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21780               // If the RHS is a constant we have to reverse the const
21781               // canonicalization.
21782               // x > C-1 ? x+-C : 0 --> subus x, C
21783               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21784                   CondRHSConst->getAPIntValue() ==
21785                       (-OpRHSConst->getAPIntValue() - 1))
21786                 return DAG.getNode(
21787                     X86ISD::SUBUS, DL, VT, OpLHS,
21788                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21789
21790           // Another special case: If C was a sign bit, the sub has been
21791           // canonicalized into a xor.
21792           // FIXME: Would it be better to use computeKnownBits to determine
21793           //        whether it's safe to decanonicalize the xor?
21794           // x s< 0 ? x^C : 0 --> subus x, C
21795           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21796               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21797               OpRHSConst->getAPIntValue().isSignBit())
21798             // Note that we have to rebuild the RHS constant here to ensure we
21799             // don't rely on particular values of undef lanes.
21800             return DAG.getNode(
21801                 X86ISD::SUBUS, DL, VT, OpLHS,
21802                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21803         }
21804     }
21805   }
21806
21807   // Try to match a min/max vector operation.
21808   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21809     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21810     unsigned Opc = ret.first;
21811     bool NeedSplit = ret.second;
21812
21813     if (Opc && NeedSplit) {
21814       unsigned NumElems = VT.getVectorNumElements();
21815       // Extract the LHS vectors
21816       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21817       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21818
21819       // Extract the RHS vectors
21820       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21821       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21822
21823       // Create min/max for each subvector
21824       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21825       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21826
21827       // Merge the result
21828       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21829     } else if (Opc)
21830       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21831   }
21832
21833   // Simplify vector selection if condition value type matches vselect
21834   // operand type
21835   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21836     assert(Cond.getValueType().isVector() &&
21837            "vector select expects a vector selector!");
21838
21839     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21840     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21841
21842     // Try invert the condition if true value is not all 1s and false value
21843     // is not all 0s.
21844     if (!TValIsAllOnes && !FValIsAllZeros &&
21845         // Check if the selector will be produced by CMPP*/PCMP*
21846         Cond.getOpcode() == ISD::SETCC &&
21847         // Check if SETCC has already been promoted
21848         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21849       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21850       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21851
21852       if (TValIsAllZeros || FValIsAllOnes) {
21853         SDValue CC = Cond.getOperand(2);
21854         ISD::CondCode NewCC =
21855           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21856                                Cond.getOperand(0).getValueType().isInteger());
21857         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21858         std::swap(LHS, RHS);
21859         TValIsAllOnes = FValIsAllOnes;
21860         FValIsAllZeros = TValIsAllZeros;
21861       }
21862     }
21863
21864     if (TValIsAllOnes || FValIsAllZeros) {
21865       SDValue Ret;
21866
21867       if (TValIsAllOnes && FValIsAllZeros)
21868         Ret = Cond;
21869       else if (TValIsAllOnes)
21870         Ret =
21871             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
21872       else if (FValIsAllZeros)
21873         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21874                           DAG.getBitcast(CondVT, LHS));
21875
21876       return DAG.getBitcast(VT, Ret);
21877     }
21878   }
21879
21880   // We should generate an X86ISD::BLENDI from a vselect if its argument
21881   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21882   // constants. This specific pattern gets generated when we split a
21883   // selector for a 512 bit vector in a machine without AVX512 (but with
21884   // 256-bit vectors), during legalization:
21885   //
21886   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21887   //
21888   // Iff we find this pattern and the build_vectors are built from
21889   // constants, we translate the vselect into a shuffle_vector that we
21890   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21891   if ((N->getOpcode() == ISD::VSELECT ||
21892        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21893       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
21894     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21895     if (Shuffle.getNode())
21896       return Shuffle;
21897   }
21898
21899   // If this is a *dynamic* select (non-constant condition) and we can match
21900   // this node with one of the variable blend instructions, restructure the
21901   // condition so that the blends can use the high bit of each element and use
21902   // SimplifyDemandedBits to simplify the condition operand.
21903   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21904       !DCI.isBeforeLegalize() &&
21905       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21906     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21907
21908     // Don't optimize vector selects that map to mask-registers.
21909     if (BitWidth == 1)
21910       return SDValue();
21911
21912     // We can only handle the cases where VSELECT is directly legal on the
21913     // subtarget. We custom lower VSELECT nodes with constant conditions and
21914     // this makes it hard to see whether a dynamic VSELECT will correctly
21915     // lower, so we both check the operation's status and explicitly handle the
21916     // cases where a *dynamic* blend will fail even though a constant-condition
21917     // blend could be custom lowered.
21918     // FIXME: We should find a better way to handle this class of problems.
21919     // Potentially, we should combine constant-condition vselect nodes
21920     // pre-legalization into shuffles and not mark as many types as custom
21921     // lowered.
21922     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21923       return SDValue();
21924     // FIXME: We don't support i16-element blends currently. We could and
21925     // should support them by making *all* the bits in the condition be set
21926     // rather than just the high bit and using an i8-element blend.
21927     if (VT.getScalarType() == MVT::i16)
21928       return SDValue();
21929     // Dynamic blending was only available from SSE4.1 onward.
21930     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21931       return SDValue();
21932     // Byte blends are only available in AVX2
21933     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21934         !Subtarget->hasAVX2())
21935       return SDValue();
21936
21937     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21938     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21939
21940     APInt KnownZero, KnownOne;
21941     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21942                                           DCI.isBeforeLegalizeOps());
21943     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21944         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21945                                  TLO)) {
21946       // If we changed the computation somewhere in the DAG, this change
21947       // will affect all users of Cond.
21948       // Make sure it is fine and update all the nodes so that we do not
21949       // use the generic VSELECT anymore. Otherwise, we may perform
21950       // wrong optimizations as we messed up with the actual expectation
21951       // for the vector boolean values.
21952       if (Cond != TLO.Old) {
21953         // Check all uses of that condition operand to check whether it will be
21954         // consumed by non-BLEND instructions, which may depend on all bits are
21955         // set properly.
21956         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21957              I != E; ++I)
21958           if (I->getOpcode() != ISD::VSELECT)
21959             // TODO: Add other opcodes eventually lowered into BLEND.
21960             return SDValue();
21961
21962         // Update all the users of the condition, before committing the change,
21963         // so that the VSELECT optimizations that expect the correct vector
21964         // boolean value will not be triggered.
21965         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21966              I != E; ++I)
21967           DAG.ReplaceAllUsesOfValueWith(
21968               SDValue(*I, 0),
21969               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21970                           Cond, I->getOperand(1), I->getOperand(2)));
21971         DCI.CommitTargetLoweringOpt(TLO);
21972         return SDValue();
21973       }
21974       // At this point, only Cond is changed. Change the condition
21975       // just for N to keep the opportunity to optimize all other
21976       // users their own way.
21977       DAG.ReplaceAllUsesOfValueWith(
21978           SDValue(N, 0),
21979           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21980                       TLO.New, N->getOperand(1), N->getOperand(2)));
21981       return SDValue();
21982     }
21983   }
21984
21985   return SDValue();
21986 }
21987
21988 // Check whether a boolean test is testing a boolean value generated by
21989 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
21990 // code.
21991 //
21992 // Simplify the following patterns:
21993 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
21994 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
21995 // to (Op EFLAGS Cond)
21996 //
21997 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
21998 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
21999 // to (Op EFLAGS !Cond)
22000 //
22001 // where Op could be BRCOND or CMOV.
22002 //
22003 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
22004   // Quit if not CMP and SUB with its value result used.
22005   if (Cmp.getOpcode() != X86ISD::CMP &&
22006       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
22007       return SDValue();
22008
22009   // Quit if not used as a boolean value.
22010   if (CC != X86::COND_E && CC != X86::COND_NE)
22011     return SDValue();
22012
22013   // Check CMP operands. One of them should be 0 or 1 and the other should be
22014   // an SetCC or extended from it.
22015   SDValue Op1 = Cmp.getOperand(0);
22016   SDValue Op2 = Cmp.getOperand(1);
22017
22018   SDValue SetCC;
22019   const ConstantSDNode* C = nullptr;
22020   bool needOppositeCond = (CC == X86::COND_E);
22021   bool checkAgainstTrue = false; // Is it a comparison against 1?
22022
22023   if ((C = dyn_cast<ConstantSDNode>(Op1)))
22024     SetCC = Op2;
22025   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
22026     SetCC = Op1;
22027   else // Quit if all operands are not constants.
22028     return SDValue();
22029
22030   if (C->getZExtValue() == 1) {
22031     needOppositeCond = !needOppositeCond;
22032     checkAgainstTrue = true;
22033   } else if (C->getZExtValue() != 0)
22034     // Quit if the constant is neither 0 or 1.
22035     return SDValue();
22036
22037   bool truncatedToBoolWithAnd = false;
22038   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22039   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22040          SetCC.getOpcode() == ISD::TRUNCATE ||
22041          SetCC.getOpcode() == ISD::AND) {
22042     if (SetCC.getOpcode() == ISD::AND) {
22043       int OpIdx = -1;
22044       ConstantSDNode *CS;
22045       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22046           CS->getZExtValue() == 1)
22047         OpIdx = 1;
22048       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22049           CS->getZExtValue() == 1)
22050         OpIdx = 0;
22051       if (OpIdx == -1)
22052         break;
22053       SetCC = SetCC.getOperand(OpIdx);
22054       truncatedToBoolWithAnd = true;
22055     } else
22056       SetCC = SetCC.getOperand(0);
22057   }
22058
22059   switch (SetCC.getOpcode()) {
22060   case X86ISD::SETCC_CARRY:
22061     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22062     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22063     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22064     // truncated to i1 using 'and'.
22065     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22066       break;
22067     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22068            "Invalid use of SETCC_CARRY!");
22069     // FALL THROUGH
22070   case X86ISD::SETCC:
22071     // Set the condition code or opposite one if necessary.
22072     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22073     if (needOppositeCond)
22074       CC = X86::GetOppositeBranchCondition(CC);
22075     return SetCC.getOperand(1);
22076   case X86ISD::CMOV: {
22077     // Check whether false/true value has canonical one, i.e. 0 or 1.
22078     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22079     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22080     // Quit if true value is not a constant.
22081     if (!TVal)
22082       return SDValue();
22083     // Quit if false value is not a constant.
22084     if (!FVal) {
22085       SDValue Op = SetCC.getOperand(0);
22086       // Skip 'zext' or 'trunc' node.
22087       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22088           Op.getOpcode() == ISD::TRUNCATE)
22089         Op = Op.getOperand(0);
22090       // A special case for rdrand/rdseed, where 0 is set if false cond is
22091       // found.
22092       if ((Op.getOpcode() != X86ISD::RDRAND &&
22093            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22094         return SDValue();
22095     }
22096     // Quit if false value is not the constant 0 or 1.
22097     bool FValIsFalse = true;
22098     if (FVal && FVal->getZExtValue() != 0) {
22099       if (FVal->getZExtValue() != 1)
22100         return SDValue();
22101       // If FVal is 1, opposite cond is needed.
22102       needOppositeCond = !needOppositeCond;
22103       FValIsFalse = false;
22104     }
22105     // Quit if TVal is not the constant opposite of FVal.
22106     if (FValIsFalse && TVal->getZExtValue() != 1)
22107       return SDValue();
22108     if (!FValIsFalse && TVal->getZExtValue() != 0)
22109       return SDValue();
22110     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22111     if (needOppositeCond)
22112       CC = X86::GetOppositeBranchCondition(CC);
22113     return SetCC.getOperand(3);
22114   }
22115   }
22116
22117   return SDValue();
22118 }
22119
22120 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22121 /// Match:
22122 ///   (X86or (X86setcc) (X86setcc))
22123 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22124 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22125                                            X86::CondCode &CC1, SDValue &Flags,
22126                                            bool &isAnd) {
22127   if (Cond->getOpcode() == X86ISD::CMP) {
22128     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22129     if (!CondOp1C || !CondOp1C->isNullValue())
22130       return false;
22131
22132     Cond = Cond->getOperand(0);
22133   }
22134
22135   isAnd = false;
22136
22137   SDValue SetCC0, SetCC1;
22138   switch (Cond->getOpcode()) {
22139   default: return false;
22140   case ISD::AND:
22141   case X86ISD::AND:
22142     isAnd = true;
22143     // fallthru
22144   case ISD::OR:
22145   case X86ISD::OR:
22146     SetCC0 = Cond->getOperand(0);
22147     SetCC1 = Cond->getOperand(1);
22148     break;
22149   };
22150
22151   // Make sure we have SETCC nodes, using the same flags value.
22152   if (SetCC0.getOpcode() != X86ISD::SETCC ||
22153       SetCC1.getOpcode() != X86ISD::SETCC ||
22154       SetCC0->getOperand(1) != SetCC1->getOperand(1))
22155     return false;
22156
22157   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
22158   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
22159   Flags = SetCC0->getOperand(1);
22160   return true;
22161 }
22162
22163 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
22164 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
22165                                   TargetLowering::DAGCombinerInfo &DCI,
22166                                   const X86Subtarget *Subtarget) {
22167   SDLoc DL(N);
22168
22169   // If the flag operand isn't dead, don't touch this CMOV.
22170   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
22171     return SDValue();
22172
22173   SDValue FalseOp = N->getOperand(0);
22174   SDValue TrueOp = N->getOperand(1);
22175   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
22176   SDValue Cond = N->getOperand(3);
22177
22178   if (CC == X86::COND_E || CC == X86::COND_NE) {
22179     switch (Cond.getOpcode()) {
22180     default: break;
22181     case X86ISD::BSR:
22182     case X86ISD::BSF:
22183       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
22184       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
22185         return (CC == X86::COND_E) ? FalseOp : TrueOp;
22186     }
22187   }
22188
22189   SDValue Flags;
22190
22191   Flags = checkBoolTestSetCCCombine(Cond, CC);
22192   if (Flags.getNode() &&
22193       // Extra check as FCMOV only supports a subset of X86 cond.
22194       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
22195     SDValue Ops[] = { FalseOp, TrueOp,
22196                       DAG.getConstant(CC, DL, MVT::i8), Flags };
22197     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22198   }
22199
22200   // If this is a select between two integer constants, try to do some
22201   // optimizations.  Note that the operands are ordered the opposite of SELECT
22202   // operands.
22203   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
22204     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
22205       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
22206       // larger than FalseC (the false value).
22207       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
22208         CC = X86::GetOppositeBranchCondition(CC);
22209         std::swap(TrueC, FalseC);
22210         std::swap(TrueOp, FalseOp);
22211       }
22212
22213       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
22214       // This is efficient for any integer data type (including i8/i16) and
22215       // shift amount.
22216       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
22217         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22218                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22219
22220         // Zero extend the condition if needed.
22221         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
22222
22223         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22224         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
22225                            DAG.getConstant(ShAmt, DL, MVT::i8));
22226         if (N->getNumValues() == 2)  // Dead flag value?
22227           return DCI.CombineTo(N, Cond, SDValue());
22228         return Cond;
22229       }
22230
22231       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
22232       // for any integer data type, including i8/i16.
22233       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22234         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22235                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22236
22237         // Zero extend the condition if needed.
22238         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22239                            FalseC->getValueType(0), Cond);
22240         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22241                            SDValue(FalseC, 0));
22242
22243         if (N->getNumValues() == 2)  // Dead flag value?
22244           return DCI.CombineTo(N, Cond, SDValue());
22245         return Cond;
22246       }
22247
22248       // Optimize cases that will turn into an LEA instruction.  This requires
22249       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22250       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22251         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22252         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22253
22254         bool isFastMultiplier = false;
22255         if (Diff < 10) {
22256           switch ((unsigned char)Diff) {
22257           default: break;
22258           case 1:  // result = add base, cond
22259           case 2:  // result = lea base(    , cond*2)
22260           case 3:  // result = lea base(cond, cond*2)
22261           case 4:  // result = lea base(    , cond*4)
22262           case 5:  // result = lea base(cond, cond*4)
22263           case 8:  // result = lea base(    , cond*8)
22264           case 9:  // result = lea base(cond, cond*8)
22265             isFastMultiplier = true;
22266             break;
22267           }
22268         }
22269
22270         if (isFastMultiplier) {
22271           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22272           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22273                              DAG.getConstant(CC, DL, MVT::i8), Cond);
22274           // Zero extend the condition if needed.
22275           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22276                              Cond);
22277           // Scale the condition by the difference.
22278           if (Diff != 1)
22279             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22280                                DAG.getConstant(Diff, DL, Cond.getValueType()));
22281
22282           // Add the base if non-zero.
22283           if (FalseC->getAPIntValue() != 0)
22284             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22285                                SDValue(FalseC, 0));
22286           if (N->getNumValues() == 2)  // Dead flag value?
22287             return DCI.CombineTo(N, Cond, SDValue());
22288           return Cond;
22289         }
22290       }
22291     }
22292   }
22293
22294   // Handle these cases:
22295   //   (select (x != c), e, c) -> select (x != c), e, x),
22296   //   (select (x == c), c, e) -> select (x == c), x, e)
22297   // where the c is an integer constant, and the "select" is the combination
22298   // of CMOV and CMP.
22299   //
22300   // The rationale for this change is that the conditional-move from a constant
22301   // needs two instructions, however, conditional-move from a register needs
22302   // only one instruction.
22303   //
22304   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
22305   //  some instruction-combining opportunities. This opt needs to be
22306   //  postponed as late as possible.
22307   //
22308   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
22309     // the DCI.xxxx conditions are provided to postpone the optimization as
22310     // late as possible.
22311
22312     ConstantSDNode *CmpAgainst = nullptr;
22313     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
22314         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
22315         !isa<ConstantSDNode>(Cond.getOperand(0))) {
22316
22317       if (CC == X86::COND_NE &&
22318           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
22319         CC = X86::GetOppositeBranchCondition(CC);
22320         std::swap(TrueOp, FalseOp);
22321       }
22322
22323       if (CC == X86::COND_E &&
22324           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
22325         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
22326                           DAG.getConstant(CC, DL, MVT::i8), Cond };
22327         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
22328       }
22329     }
22330   }
22331
22332   // Fold and/or of setcc's to double CMOV:
22333   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
22334   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
22335   //
22336   // This combine lets us generate:
22337   //   cmovcc1 (jcc1 if we don't have CMOV)
22338   //   cmovcc2 (same)
22339   // instead of:
22340   //   setcc1
22341   //   setcc2
22342   //   and/or
22343   //   cmovne (jne if we don't have CMOV)
22344   // When we can't use the CMOV instruction, it might increase branch
22345   // mispredicts.
22346   // When we can use CMOV, or when there is no mispredict, this improves
22347   // throughput and reduces register pressure.
22348   //
22349   if (CC == X86::COND_NE) {
22350     SDValue Flags;
22351     X86::CondCode CC0, CC1;
22352     bool isAndSetCC;
22353     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
22354       if (isAndSetCC) {
22355         std::swap(FalseOp, TrueOp);
22356         CC0 = X86::GetOppositeBranchCondition(CC0);
22357         CC1 = X86::GetOppositeBranchCondition(CC1);
22358       }
22359
22360       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
22361         Flags};
22362       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
22363       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
22364       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22365       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
22366       return CMOV;
22367     }
22368   }
22369
22370   return SDValue();
22371 }
22372
22373 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
22374                                                 const X86Subtarget *Subtarget) {
22375   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
22376   switch (IntNo) {
22377   default: return SDValue();
22378   // SSE/AVX/AVX2 blend intrinsics.
22379   case Intrinsic::x86_avx2_pblendvb:
22380     // Don't try to simplify this intrinsic if we don't have AVX2.
22381     if (!Subtarget->hasAVX2())
22382       return SDValue();
22383     // FALL-THROUGH
22384   case Intrinsic::x86_avx_blendv_pd_256:
22385   case Intrinsic::x86_avx_blendv_ps_256:
22386     // Don't try to simplify this intrinsic if we don't have AVX.
22387     if (!Subtarget->hasAVX())
22388       return SDValue();
22389     // FALL-THROUGH
22390   case Intrinsic::x86_sse41_blendvps:
22391   case Intrinsic::x86_sse41_blendvpd:
22392   case Intrinsic::x86_sse41_pblendvb: {
22393     SDValue Op0 = N->getOperand(1);
22394     SDValue Op1 = N->getOperand(2);
22395     SDValue Mask = N->getOperand(3);
22396
22397     // Don't try to simplify this intrinsic if we don't have SSE4.1.
22398     if (!Subtarget->hasSSE41())
22399       return SDValue();
22400
22401     // fold (blend A, A, Mask) -> A
22402     if (Op0 == Op1)
22403       return Op0;
22404     // fold (blend A, B, allZeros) -> A
22405     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
22406       return Op0;
22407     // fold (blend A, B, allOnes) -> B
22408     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
22409       return Op1;
22410
22411     // Simplify the case where the mask is a constant i32 value.
22412     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
22413       if (C->isNullValue())
22414         return Op0;
22415       if (C->isAllOnesValue())
22416         return Op1;
22417     }
22418
22419     return SDValue();
22420   }
22421
22422   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22423   case Intrinsic::x86_sse2_psrai_w:
22424   case Intrinsic::x86_sse2_psrai_d:
22425   case Intrinsic::x86_avx2_psrai_w:
22426   case Intrinsic::x86_avx2_psrai_d:
22427   case Intrinsic::x86_sse2_psra_w:
22428   case Intrinsic::x86_sse2_psra_d:
22429   case Intrinsic::x86_avx2_psra_w:
22430   case Intrinsic::x86_avx2_psra_d: {
22431     SDValue Op0 = N->getOperand(1);
22432     SDValue Op1 = N->getOperand(2);
22433     EVT VT = Op0.getValueType();
22434     assert(VT.isVector() && "Expected a vector type!");
22435
22436     if (isa<BuildVectorSDNode>(Op1))
22437       Op1 = Op1.getOperand(0);
22438
22439     if (!isa<ConstantSDNode>(Op1))
22440       return SDValue();
22441
22442     EVT SVT = VT.getVectorElementType();
22443     unsigned SVTBits = SVT.getSizeInBits();
22444
22445     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22446     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22447     uint64_t ShAmt = C.getZExtValue();
22448
22449     // Don't try to convert this shift into a ISD::SRA if the shift
22450     // count is bigger than or equal to the element size.
22451     if (ShAmt >= SVTBits)
22452       return SDValue();
22453
22454     // Trivial case: if the shift count is zero, then fold this
22455     // into the first operand.
22456     if (ShAmt == 0)
22457       return Op0;
22458
22459     // Replace this packed shift intrinsic with a target independent
22460     // shift dag node.
22461     SDLoc DL(N);
22462     SDValue Splat = DAG.getConstant(C, DL, VT);
22463     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22464   }
22465   }
22466 }
22467
22468 /// PerformMulCombine - Optimize a single multiply with constant into two
22469 /// in order to implement it with two cheaper instructions, e.g.
22470 /// LEA + SHL, LEA + LEA.
22471 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22472                                  TargetLowering::DAGCombinerInfo &DCI) {
22473   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22474     return SDValue();
22475
22476   EVT VT = N->getValueType(0);
22477   if (VT != MVT::i64 && VT != MVT::i32)
22478     return SDValue();
22479
22480   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22481   if (!C)
22482     return SDValue();
22483   uint64_t MulAmt = C->getZExtValue();
22484   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22485     return SDValue();
22486
22487   uint64_t MulAmt1 = 0;
22488   uint64_t MulAmt2 = 0;
22489   if ((MulAmt % 9) == 0) {
22490     MulAmt1 = 9;
22491     MulAmt2 = MulAmt / 9;
22492   } else if ((MulAmt % 5) == 0) {
22493     MulAmt1 = 5;
22494     MulAmt2 = MulAmt / 5;
22495   } else if ((MulAmt % 3) == 0) {
22496     MulAmt1 = 3;
22497     MulAmt2 = MulAmt / 3;
22498   }
22499   if (MulAmt2 &&
22500       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22501     SDLoc DL(N);
22502
22503     if (isPowerOf2_64(MulAmt2) &&
22504         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22505       // If second multiplifer is pow2, issue it first. We want the multiply by
22506       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22507       // is an add.
22508       std::swap(MulAmt1, MulAmt2);
22509
22510     SDValue NewMul;
22511     if (isPowerOf2_64(MulAmt1))
22512       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22513                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22514     else
22515       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22516                            DAG.getConstant(MulAmt1, DL, VT));
22517
22518     if (isPowerOf2_64(MulAmt2))
22519       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22520                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22521     else
22522       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22523                            DAG.getConstant(MulAmt2, DL, VT));
22524
22525     // Do not add new nodes to DAG combiner worklist.
22526     DCI.CombineTo(N, NewMul, false);
22527   }
22528   return SDValue();
22529 }
22530
22531 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22532   SDValue N0 = N->getOperand(0);
22533   SDValue N1 = N->getOperand(1);
22534   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22535   EVT VT = N0.getValueType();
22536
22537   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22538   // since the result of setcc_c is all zero's or all ones.
22539   if (VT.isInteger() && !VT.isVector() &&
22540       N1C && N0.getOpcode() == ISD::AND &&
22541       N0.getOperand(1).getOpcode() == ISD::Constant) {
22542     SDValue N00 = N0.getOperand(0);
22543     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22544         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22545           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22546          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22547       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22548       APInt ShAmt = N1C->getAPIntValue();
22549       Mask = Mask.shl(ShAmt);
22550       if (Mask != 0) {
22551         SDLoc DL(N);
22552         return DAG.getNode(ISD::AND, DL, VT,
22553                            N00, DAG.getConstant(Mask, DL, VT));
22554       }
22555     }
22556   }
22557
22558   // Hardware support for vector shifts is sparse which makes us scalarize the
22559   // vector operations in many cases. Also, on sandybridge ADD is faster than
22560   // shl.
22561   // (shl V, 1) -> add V,V
22562   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22563     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22564       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22565       // We shift all of the values by one. In many cases we do not have
22566       // hardware support for this operation. This is better expressed as an ADD
22567       // of two values.
22568       if (N1SplatC->getZExtValue() == 1)
22569         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22570     }
22571
22572   return SDValue();
22573 }
22574
22575 /// \brief Returns a vector of 0s if the node in input is a vector logical
22576 /// shift by a constant amount which is known to be bigger than or equal
22577 /// to the vector element size in bits.
22578 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22579                                       const X86Subtarget *Subtarget) {
22580   EVT VT = N->getValueType(0);
22581
22582   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22583       (!Subtarget->hasInt256() ||
22584        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22585     return SDValue();
22586
22587   SDValue Amt = N->getOperand(1);
22588   SDLoc DL(N);
22589   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22590     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22591       APInt ShiftAmt = AmtSplat->getAPIntValue();
22592       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22593
22594       // SSE2/AVX2 logical shifts always return a vector of 0s
22595       // if the shift amount is bigger than or equal to
22596       // the element size. The constant shift amount will be
22597       // encoded as a 8-bit immediate.
22598       if (ShiftAmt.trunc(8).uge(MaxAmount))
22599         return getZeroVector(VT, Subtarget, DAG, DL);
22600     }
22601
22602   return SDValue();
22603 }
22604
22605 /// PerformShiftCombine - Combine shifts.
22606 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22607                                    TargetLowering::DAGCombinerInfo &DCI,
22608                                    const X86Subtarget *Subtarget) {
22609   if (N->getOpcode() == ISD::SHL) {
22610     SDValue V = PerformSHLCombine(N, DAG);
22611     if (V.getNode()) return V;
22612   }
22613
22614   if (N->getOpcode() != ISD::SRA) {
22615     // Try to fold this logical shift into a zero vector.
22616     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22617     if (V.getNode()) return V;
22618   }
22619
22620   return SDValue();
22621 }
22622
22623 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22624 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22625 // and friends.  Likewise for OR -> CMPNEQSS.
22626 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22627                             TargetLowering::DAGCombinerInfo &DCI,
22628                             const X86Subtarget *Subtarget) {
22629   unsigned opcode;
22630
22631   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22632   // we're requiring SSE2 for both.
22633   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22634     SDValue N0 = N->getOperand(0);
22635     SDValue N1 = N->getOperand(1);
22636     SDValue CMP0 = N0->getOperand(1);
22637     SDValue CMP1 = N1->getOperand(1);
22638     SDLoc DL(N);
22639
22640     // The SETCCs should both refer to the same CMP.
22641     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22642       return SDValue();
22643
22644     SDValue CMP00 = CMP0->getOperand(0);
22645     SDValue CMP01 = CMP0->getOperand(1);
22646     EVT     VT    = CMP00.getValueType();
22647
22648     if (VT == MVT::f32 || VT == MVT::f64) {
22649       bool ExpectingFlags = false;
22650       // Check for any users that want flags:
22651       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22652            !ExpectingFlags && UI != UE; ++UI)
22653         switch (UI->getOpcode()) {
22654         default:
22655         case ISD::BR_CC:
22656         case ISD::BRCOND:
22657         case ISD::SELECT:
22658           ExpectingFlags = true;
22659           break;
22660         case ISD::CopyToReg:
22661         case ISD::SIGN_EXTEND:
22662         case ISD::ZERO_EXTEND:
22663         case ISD::ANY_EXTEND:
22664           break;
22665         }
22666
22667       if (!ExpectingFlags) {
22668         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22669         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22670
22671         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22672           X86::CondCode tmp = cc0;
22673           cc0 = cc1;
22674           cc1 = tmp;
22675         }
22676
22677         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22678             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22679           // FIXME: need symbolic constants for these magic numbers.
22680           // See X86ATTInstPrinter.cpp:printSSECC().
22681           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22682           if (Subtarget->hasAVX512()) {
22683             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22684                                          CMP01,
22685                                          DAG.getConstant(x86cc, DL, MVT::i8));
22686             if (N->getValueType(0) != MVT::i1)
22687               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22688                                  FSetCC);
22689             return FSetCC;
22690           }
22691           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22692                                               CMP00.getValueType(), CMP00, CMP01,
22693                                               DAG.getConstant(x86cc, DL,
22694                                                               MVT::i8));
22695
22696           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22697           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22698
22699           if (is64BitFP && !Subtarget->is64Bit()) {
22700             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22701             // 64-bit integer, since that's not a legal type. Since
22702             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22703             // bits, but can do this little dance to extract the lowest 32 bits
22704             // and work with those going forward.
22705             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22706                                            OnesOrZeroesF);
22707             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
22708             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22709                                         Vector32, DAG.getIntPtrConstant(0, DL));
22710             IntVT = MVT::i32;
22711           }
22712
22713           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
22714           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22715                                       DAG.getConstant(1, DL, IntVT));
22716           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22717                                               ANDed);
22718           return OneBitOfTruth;
22719         }
22720       }
22721     }
22722   }
22723   return SDValue();
22724 }
22725
22726 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22727 /// so it can be folded inside ANDNP.
22728 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22729   EVT VT = N->getValueType(0);
22730
22731   // Match direct AllOnes for 128 and 256-bit vectors
22732   if (ISD::isBuildVectorAllOnes(N))
22733     return true;
22734
22735   // Look through a bit convert.
22736   if (N->getOpcode() == ISD::BITCAST)
22737     N = N->getOperand(0).getNode();
22738
22739   // Sometimes the operand may come from a insert_subvector building a 256-bit
22740   // allones vector
22741   if (VT.is256BitVector() &&
22742       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22743     SDValue V1 = N->getOperand(0);
22744     SDValue V2 = N->getOperand(1);
22745
22746     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22747         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22748         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22749         ISD::isBuildVectorAllOnes(V2.getNode()))
22750       return true;
22751   }
22752
22753   return false;
22754 }
22755
22756 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22757 // register. In most cases we actually compare or select YMM-sized registers
22758 // and mixing the two types creates horrible code. This method optimizes
22759 // some of the transition sequences.
22760 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22761                                  TargetLowering::DAGCombinerInfo &DCI,
22762                                  const X86Subtarget *Subtarget) {
22763   EVT VT = N->getValueType(0);
22764   if (!VT.is256BitVector())
22765     return SDValue();
22766
22767   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22768           N->getOpcode() == ISD::ZERO_EXTEND ||
22769           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22770
22771   SDValue Narrow = N->getOperand(0);
22772   EVT NarrowVT = Narrow->getValueType(0);
22773   if (!NarrowVT.is128BitVector())
22774     return SDValue();
22775
22776   if (Narrow->getOpcode() != ISD::XOR &&
22777       Narrow->getOpcode() != ISD::AND &&
22778       Narrow->getOpcode() != ISD::OR)
22779     return SDValue();
22780
22781   SDValue N0  = Narrow->getOperand(0);
22782   SDValue N1  = Narrow->getOperand(1);
22783   SDLoc DL(Narrow);
22784
22785   // The Left side has to be a trunc.
22786   if (N0.getOpcode() != ISD::TRUNCATE)
22787     return SDValue();
22788
22789   // The type of the truncated inputs.
22790   EVT WideVT = N0->getOperand(0)->getValueType(0);
22791   if (WideVT != VT)
22792     return SDValue();
22793
22794   // The right side has to be a 'trunc' or a constant vector.
22795   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22796   ConstantSDNode *RHSConstSplat = nullptr;
22797   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22798     RHSConstSplat = RHSBV->getConstantSplatNode();
22799   if (!RHSTrunc && !RHSConstSplat)
22800     return SDValue();
22801
22802   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22803
22804   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22805     return SDValue();
22806
22807   // Set N0 and N1 to hold the inputs to the new wide operation.
22808   N0 = N0->getOperand(0);
22809   if (RHSConstSplat) {
22810     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22811                      SDValue(RHSConstSplat, 0));
22812     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22813     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22814   } else if (RHSTrunc) {
22815     N1 = N1->getOperand(0);
22816   }
22817
22818   // Generate the wide operation.
22819   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22820   unsigned Opcode = N->getOpcode();
22821   switch (Opcode) {
22822   case ISD::ANY_EXTEND:
22823     return Op;
22824   case ISD::ZERO_EXTEND: {
22825     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22826     APInt Mask = APInt::getAllOnesValue(InBits);
22827     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22828     return DAG.getNode(ISD::AND, DL, VT,
22829                        Op, DAG.getConstant(Mask, DL, VT));
22830   }
22831   case ISD::SIGN_EXTEND:
22832     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22833                        Op, DAG.getValueType(NarrowVT));
22834   default:
22835     llvm_unreachable("Unexpected opcode");
22836   }
22837 }
22838
22839 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22840                                  TargetLowering::DAGCombinerInfo &DCI,
22841                                  const X86Subtarget *Subtarget) {
22842   SDValue N0 = N->getOperand(0);
22843   SDValue N1 = N->getOperand(1);
22844   SDLoc DL(N);
22845
22846   // A vector zext_in_reg may be represented as a shuffle,
22847   // feeding into a bitcast (this represents anyext) feeding into
22848   // an and with a mask.
22849   // We'd like to try to combine that into a shuffle with zero
22850   // plus a bitcast, removing the and.
22851   if (N0.getOpcode() != ISD::BITCAST ||
22852       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22853     return SDValue();
22854
22855   // The other side of the AND should be a splat of 2^C, where C
22856   // is the number of bits in the source type.
22857   if (N1.getOpcode() == ISD::BITCAST)
22858     N1 = N1.getOperand(0);
22859   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22860     return SDValue();
22861   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22862
22863   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22864   EVT SrcType = Shuffle->getValueType(0);
22865
22866   // We expect a single-source shuffle
22867   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22868     return SDValue();
22869
22870   unsigned SrcSize = SrcType.getScalarSizeInBits();
22871
22872   APInt SplatValue, SplatUndef;
22873   unsigned SplatBitSize;
22874   bool HasAnyUndefs;
22875   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22876                                 SplatBitSize, HasAnyUndefs))
22877     return SDValue();
22878
22879   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22880   // Make sure the splat matches the mask we expect
22881   if (SplatBitSize > ResSize ||
22882       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22883     return SDValue();
22884
22885   // Make sure the input and output size make sense
22886   if (SrcSize >= ResSize || ResSize % SrcSize)
22887     return SDValue();
22888
22889   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22890   // The number of u's between each two values depends on the ratio between
22891   // the source and dest type.
22892   unsigned ZextRatio = ResSize / SrcSize;
22893   bool IsZext = true;
22894   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22895     if (i % ZextRatio) {
22896       if (Shuffle->getMaskElt(i) > 0) {
22897         // Expected undef
22898         IsZext = false;
22899         break;
22900       }
22901     } else {
22902       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22903         // Expected element number
22904         IsZext = false;
22905         break;
22906       }
22907     }
22908   }
22909
22910   if (!IsZext)
22911     return SDValue();
22912
22913   // Ok, perform the transformation - replace the shuffle with
22914   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22915   // (instead of undef) where the k elements come from the zero vector.
22916   SmallVector<int, 8> Mask;
22917   unsigned NumElems = SrcType.getVectorNumElements();
22918   for (unsigned i = 0; i < NumElems; ++i)
22919     if (i % ZextRatio)
22920       Mask.push_back(NumElems);
22921     else
22922       Mask.push_back(i / ZextRatio);
22923
22924   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22925     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22926   return DAG.getBitcast(N0.getValueType(), NewShuffle);
22927 }
22928
22929 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22930                                  TargetLowering::DAGCombinerInfo &DCI,
22931                                  const X86Subtarget *Subtarget) {
22932   if (DCI.isBeforeLegalizeOps())
22933     return SDValue();
22934
22935   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22936     return Zext;
22937
22938   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22939     return R;
22940
22941   EVT VT = N->getValueType(0);
22942   SDValue N0 = N->getOperand(0);
22943   SDValue N1 = N->getOperand(1);
22944   SDLoc DL(N);
22945
22946   // Create BEXTR instructions
22947   // BEXTR is ((X >> imm) & (2**size-1))
22948   if (VT == MVT::i32 || VT == MVT::i64) {
22949     // Check for BEXTR.
22950     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22951         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22952       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22953       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22954       if (MaskNode && ShiftNode) {
22955         uint64_t Mask = MaskNode->getZExtValue();
22956         uint64_t Shift = ShiftNode->getZExtValue();
22957         if (isMask_64(Mask)) {
22958           uint64_t MaskSize = countPopulation(Mask);
22959           if (Shift + MaskSize <= VT.getSizeInBits())
22960             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22961                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22962                                                VT));
22963         }
22964       }
22965     } // BEXTR
22966
22967     return SDValue();
22968   }
22969
22970   // Want to form ANDNP nodes:
22971   // 1) In the hopes of then easily combining them with OR and AND nodes
22972   //    to form PBLEND/PSIGN.
22973   // 2) To match ANDN packed intrinsics
22974   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22975     return SDValue();
22976
22977   // Check LHS for vnot
22978   if (N0.getOpcode() == ISD::XOR &&
22979       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22980       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22981     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22982
22983   // Check RHS for vnot
22984   if (N1.getOpcode() == ISD::XOR &&
22985       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22986       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
22987     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
22988
22989   return SDValue();
22990 }
22991
22992 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
22993                                 TargetLowering::DAGCombinerInfo &DCI,
22994                                 const X86Subtarget *Subtarget) {
22995   if (DCI.isBeforeLegalizeOps())
22996     return SDValue();
22997
22998   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
22999   if (R.getNode())
23000     return R;
23001
23002   SDValue N0 = N->getOperand(0);
23003   SDValue N1 = N->getOperand(1);
23004   EVT VT = N->getValueType(0);
23005
23006   // look for psign/blend
23007   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
23008     if (!Subtarget->hasSSSE3() ||
23009         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
23010       return SDValue();
23011
23012     // Canonicalize pandn to RHS
23013     if (N0.getOpcode() == X86ISD::ANDNP)
23014       std::swap(N0, N1);
23015     // or (and (m, y), (pandn m, x))
23016     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
23017       SDValue Mask = N1.getOperand(0);
23018       SDValue X    = N1.getOperand(1);
23019       SDValue Y;
23020       if (N0.getOperand(0) == Mask)
23021         Y = N0.getOperand(1);
23022       if (N0.getOperand(1) == Mask)
23023         Y = N0.getOperand(0);
23024
23025       // Check to see if the mask appeared in both the AND and ANDNP and
23026       if (!Y.getNode())
23027         return SDValue();
23028
23029       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
23030       // Look through mask bitcast.
23031       if (Mask.getOpcode() == ISD::BITCAST)
23032         Mask = Mask.getOperand(0);
23033       if (X.getOpcode() == ISD::BITCAST)
23034         X = X.getOperand(0);
23035       if (Y.getOpcode() == ISD::BITCAST)
23036         Y = Y.getOperand(0);
23037
23038       EVT MaskVT = Mask.getValueType();
23039
23040       // Validate that the Mask operand is a vector sra node.
23041       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23042       // there is no psrai.b
23043       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23044       unsigned SraAmt = ~0;
23045       if (Mask.getOpcode() == ISD::SRA) {
23046         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23047           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23048             SraAmt = AmtConst->getZExtValue();
23049       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23050         SDValue SraC = Mask.getOperand(1);
23051         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23052       }
23053       if ((SraAmt + 1) != EltBits)
23054         return SDValue();
23055
23056       SDLoc DL(N);
23057
23058       // Now we know we at least have a plendvb with the mask val.  See if
23059       // we can form a psignb/w/d.
23060       // psign = x.type == y.type == mask.type && y = sub(0, x);
23061       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23062           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23063           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23064         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23065                "Unsupported VT for PSIGN");
23066         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23067         return DAG.getBitcast(VT, Mask);
23068       }
23069       // PBLENDVB only available on SSE 4.1
23070       if (!Subtarget->hasSSE41())
23071         return SDValue();
23072
23073       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23074
23075       X = DAG.getBitcast(BlendVT, X);
23076       Y = DAG.getBitcast(BlendVT, Y);
23077       Mask = DAG.getBitcast(BlendVT, Mask);
23078       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23079       return DAG.getBitcast(VT, Mask);
23080     }
23081   }
23082
23083   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23084     return SDValue();
23085
23086   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23087   MachineFunction &MF = DAG.getMachineFunction();
23088   bool OptForSize =
23089       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23090
23091   // SHLD/SHRD instructions have lower register pressure, but on some
23092   // platforms they have higher latency than the equivalent
23093   // series of shifts/or that would otherwise be generated.
23094   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23095   // have higher latencies and we are not optimizing for size.
23096   if (!OptForSize && Subtarget->isSHLDSlow())
23097     return SDValue();
23098
23099   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23100     std::swap(N0, N1);
23101   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23102     return SDValue();
23103   if (!N0.hasOneUse() || !N1.hasOneUse())
23104     return SDValue();
23105
23106   SDValue ShAmt0 = N0.getOperand(1);
23107   if (ShAmt0.getValueType() != MVT::i8)
23108     return SDValue();
23109   SDValue ShAmt1 = N1.getOperand(1);
23110   if (ShAmt1.getValueType() != MVT::i8)
23111     return SDValue();
23112   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23113     ShAmt0 = ShAmt0.getOperand(0);
23114   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23115     ShAmt1 = ShAmt1.getOperand(0);
23116
23117   SDLoc DL(N);
23118   unsigned Opc = X86ISD::SHLD;
23119   SDValue Op0 = N0.getOperand(0);
23120   SDValue Op1 = N1.getOperand(0);
23121   if (ShAmt0.getOpcode() == ISD::SUB) {
23122     Opc = X86ISD::SHRD;
23123     std::swap(Op0, Op1);
23124     std::swap(ShAmt0, ShAmt1);
23125   }
23126
23127   unsigned Bits = VT.getSizeInBits();
23128   if (ShAmt1.getOpcode() == ISD::SUB) {
23129     SDValue Sum = ShAmt1.getOperand(0);
23130     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23131       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23132       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23133         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23134       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23135         return DAG.getNode(Opc, DL, VT,
23136                            Op0, Op1,
23137                            DAG.getNode(ISD::TRUNCATE, DL,
23138                                        MVT::i8, ShAmt0));
23139     }
23140   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23141     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23142     if (ShAmt0C &&
23143         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23144       return DAG.getNode(Opc, DL, VT,
23145                          N0.getOperand(0), N1.getOperand(0),
23146                          DAG.getNode(ISD::TRUNCATE, DL,
23147                                        MVT::i8, ShAmt0));
23148   }
23149
23150   return SDValue();
23151 }
23152
23153 // Generate NEG and CMOV for integer abs.
23154 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
23155   EVT VT = N->getValueType(0);
23156
23157   // Since X86 does not have CMOV for 8-bit integer, we don't convert
23158   // 8-bit integer abs to NEG and CMOV.
23159   if (VT.isInteger() && VT.getSizeInBits() == 8)
23160     return SDValue();
23161
23162   SDValue N0 = N->getOperand(0);
23163   SDValue N1 = N->getOperand(1);
23164   SDLoc DL(N);
23165
23166   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
23167   // and change it to SUB and CMOV.
23168   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
23169       N0.getOpcode() == ISD::ADD &&
23170       N0.getOperand(1) == N1 &&
23171       N1.getOpcode() == ISD::SRA &&
23172       N1.getOperand(0) == N0.getOperand(0))
23173     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
23174       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
23175         // Generate SUB & CMOV.
23176         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
23177                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
23178
23179         SDValue Ops[] = { N0.getOperand(0), Neg,
23180                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
23181                           SDValue(Neg.getNode(), 1) };
23182         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
23183       }
23184   return SDValue();
23185 }
23186
23187 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
23188 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
23189                                  TargetLowering::DAGCombinerInfo &DCI,
23190                                  const X86Subtarget *Subtarget) {
23191   if (DCI.isBeforeLegalizeOps())
23192     return SDValue();
23193
23194   if (Subtarget->hasCMov()) {
23195     SDValue RV = performIntegerAbsCombine(N, DAG);
23196     if (RV.getNode())
23197       return RV;
23198   }
23199
23200   return SDValue();
23201 }
23202
23203 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
23204 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
23205                                   TargetLowering::DAGCombinerInfo &DCI,
23206                                   const X86Subtarget *Subtarget) {
23207   LoadSDNode *Ld = cast<LoadSDNode>(N);
23208   EVT RegVT = Ld->getValueType(0);
23209   EVT MemVT = Ld->getMemoryVT();
23210   SDLoc dl(Ld);
23211   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23212
23213   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
23214   // into two 16-byte operations.
23215   ISD::LoadExtType Ext = Ld->getExtensionType();
23216   unsigned Alignment = Ld->getAlignment();
23217   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
23218   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23219       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
23220     unsigned NumElems = RegVT.getVectorNumElements();
23221     if (NumElems < 2)
23222       return SDValue();
23223
23224     SDValue Ptr = Ld->getBasePtr();
23225     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
23226
23227     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
23228                                   NumElems/2);
23229     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23230                                 Ld->getPointerInfo(), Ld->isVolatile(),
23231                                 Ld->isNonTemporal(), Ld->isInvariant(),
23232                                 Alignment);
23233     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23234     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23235                                 Ld->getPointerInfo(), Ld->isVolatile(),
23236                                 Ld->isNonTemporal(), Ld->isInvariant(),
23237                                 std::min(16U, Alignment));
23238     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
23239                              Load1.getValue(1),
23240                              Load2.getValue(1));
23241
23242     SDValue NewVec = DAG.getUNDEF(RegVT);
23243     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
23244     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
23245     return DCI.CombineTo(N, NewVec, TF, true);
23246   }
23247
23248   return SDValue();
23249 }
23250
23251 /// PerformMLOADCombine - Resolve extending loads
23252 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
23253                                    TargetLowering::DAGCombinerInfo &DCI,
23254                                    const X86Subtarget *Subtarget) {
23255   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
23256   if (Mld->getExtensionType() != ISD::SEXTLOAD)
23257     return SDValue();
23258
23259   EVT VT = Mld->getValueType(0);
23260   unsigned NumElems = VT.getVectorNumElements();
23261   EVT LdVT = Mld->getMemoryVT();
23262   SDLoc dl(Mld);
23263
23264   assert(LdVT != VT && "Cannot extend to the same type");
23265   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
23266   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
23267   // From, To sizes and ElemCount must be pow of two
23268   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23269     "Unexpected size for extending masked load");
23270
23271   unsigned SizeRatio  = ToSz / FromSz;
23272   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
23273
23274   // Create a type on which we perform the shuffle
23275   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23276           LdVT.getScalarType(), NumElems*SizeRatio);
23277   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23278
23279   // Convert Src0 value
23280   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
23281   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
23282     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23283     for (unsigned i = 0; i != NumElems; ++i)
23284       ShuffleVec[i] = i * SizeRatio;
23285
23286     // Can't shuffle using an illegal type.
23287     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23288             && "WideVecVT should be legal");
23289     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
23290                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
23291   }
23292   // Prepare the new mask
23293   SDValue NewMask;
23294   SDValue Mask = Mld->getMask();
23295   if (Mask.getValueType() == VT) {
23296     // Mask and original value have the same type
23297     NewMask = DAG.getBitcast(WideVecVT, Mask);
23298     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23299     for (unsigned i = 0; i != NumElems; ++i)
23300       ShuffleVec[i] = i * SizeRatio;
23301     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23302       ShuffleVec[i] = NumElems*SizeRatio;
23303     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23304                                    DAG.getConstant(0, dl, WideVecVT),
23305                                    &ShuffleVec[0]);
23306   }
23307   else {
23308     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23309     unsigned WidenNumElts = NumElems*SizeRatio;
23310     unsigned MaskNumElts = VT.getVectorNumElements();
23311     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23312                                      WidenNumElts);
23313
23314     unsigned NumConcat = WidenNumElts / MaskNumElts;
23315     SmallVector<SDValue, 16> Ops(NumConcat);
23316     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23317     Ops[0] = Mask;
23318     for (unsigned i = 1; i != NumConcat; ++i)
23319       Ops[i] = ZeroVal;
23320
23321     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23322   }
23323
23324   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
23325                                      Mld->getBasePtr(), NewMask, WideSrc0,
23326                                      Mld->getMemoryVT(), Mld->getMemOperand(),
23327                                      ISD::NON_EXTLOAD);
23328   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
23329   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
23330
23331 }
23332 /// PerformMSTORECombine - Resolve truncating stores
23333 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
23334                                     const X86Subtarget *Subtarget) {
23335   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
23336   if (!Mst->isTruncatingStore())
23337     return SDValue();
23338
23339   EVT VT = Mst->getValue().getValueType();
23340   unsigned NumElems = VT.getVectorNumElements();
23341   EVT StVT = Mst->getMemoryVT();
23342   SDLoc dl(Mst);
23343
23344   assert(StVT != VT && "Cannot truncate to the same type");
23345   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23346   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23347
23348   // From, To sizes and ElemCount must be pow of two
23349   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23350     "Unexpected size for truncating masked store");
23351   // We are going to use the original vector elt for storing.
23352   // Accumulated smaller vector elements must be a multiple of the store size.
23353   assert (((NumElems * FromSz) % ToSz) == 0 &&
23354           "Unexpected ratio for truncating masked store");
23355
23356   unsigned SizeRatio  = FromSz / ToSz;
23357   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23358
23359   // Create a type on which we perform the shuffle
23360   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23361           StVT.getScalarType(), NumElems*SizeRatio);
23362
23363   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23364
23365   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
23366   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23367   for (unsigned i = 0; i != NumElems; ++i)
23368     ShuffleVec[i] = i * SizeRatio;
23369
23370   // Can't shuffle using an illegal type.
23371   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23372           && "WideVecVT should be legal");
23373
23374   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23375                                         DAG.getUNDEF(WideVecVT),
23376                                         &ShuffleVec[0]);
23377
23378   SDValue NewMask;
23379   SDValue Mask = Mst->getMask();
23380   if (Mask.getValueType() == VT) {
23381     // Mask and original value have the same type
23382     NewMask = DAG.getBitcast(WideVecVT, Mask);
23383     for (unsigned i = 0; i != NumElems; ++i)
23384       ShuffleVec[i] = i * SizeRatio;
23385     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23386       ShuffleVec[i] = NumElems*SizeRatio;
23387     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23388                                    DAG.getConstant(0, dl, WideVecVT),
23389                                    &ShuffleVec[0]);
23390   }
23391   else {
23392     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23393     unsigned WidenNumElts = NumElems*SizeRatio;
23394     unsigned MaskNumElts = VT.getVectorNumElements();
23395     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23396                                      WidenNumElts);
23397
23398     unsigned NumConcat = WidenNumElts / MaskNumElts;
23399     SmallVector<SDValue, 16> Ops(NumConcat);
23400     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23401     Ops[0] = Mask;
23402     for (unsigned i = 1; i != NumConcat; ++i)
23403       Ops[i] = ZeroVal;
23404
23405     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23406   }
23407
23408   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
23409                             NewMask, StVT, Mst->getMemOperand(), false);
23410 }
23411 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
23412 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
23413                                    const X86Subtarget *Subtarget) {
23414   StoreSDNode *St = cast<StoreSDNode>(N);
23415   EVT VT = St->getValue().getValueType();
23416   EVT StVT = St->getMemoryVT();
23417   SDLoc dl(St);
23418   SDValue StoredVal = St->getOperand(1);
23419   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23420
23421   // If we are saving a concatenation of two XMM registers and 32-byte stores
23422   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23423   unsigned Alignment = St->getAlignment();
23424   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23425   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23426       StVT == VT && !IsAligned) {
23427     unsigned NumElems = VT.getVectorNumElements();
23428     if (NumElems < 2)
23429       return SDValue();
23430
23431     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23432     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23433
23434     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23435     SDValue Ptr0 = St->getBasePtr();
23436     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23437
23438     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23439                                 St->getPointerInfo(), St->isVolatile(),
23440                                 St->isNonTemporal(), Alignment);
23441     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23442                                 St->getPointerInfo(), St->isVolatile(),
23443                                 St->isNonTemporal(),
23444                                 std::min(16U, Alignment));
23445     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23446   }
23447
23448   // Optimize trunc store (of multiple scalars) to shuffle and store.
23449   // First, pack all of the elements in one place. Next, store to memory
23450   // in fewer chunks.
23451   if (St->isTruncatingStore() && VT.isVector()) {
23452     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23453     unsigned NumElems = VT.getVectorNumElements();
23454     assert(StVT != VT && "Cannot truncate to the same type");
23455     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23456     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23457
23458     // From, To sizes and ElemCount must be pow of two
23459     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23460     // We are going to use the original vector elt for storing.
23461     // Accumulated smaller vector elements must be a multiple of the store size.
23462     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23463
23464     unsigned SizeRatio  = FromSz / ToSz;
23465
23466     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23467
23468     // Create a type on which we perform the shuffle
23469     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23470             StVT.getScalarType(), NumElems*SizeRatio);
23471
23472     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23473
23474     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
23475     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23476     for (unsigned i = 0; i != NumElems; ++i)
23477       ShuffleVec[i] = i * SizeRatio;
23478
23479     // Can't shuffle using an illegal type.
23480     if (!TLI.isTypeLegal(WideVecVT))
23481       return SDValue();
23482
23483     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23484                                          DAG.getUNDEF(WideVecVT),
23485                                          &ShuffleVec[0]);
23486     // At this point all of the data is stored at the bottom of the
23487     // register. We now need to save it to mem.
23488
23489     // Find the largest store unit
23490     MVT StoreType = MVT::i8;
23491     for (MVT Tp : MVT::integer_valuetypes()) {
23492       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23493         StoreType = Tp;
23494     }
23495
23496     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23497     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23498         (64 <= NumElems * ToSz))
23499       StoreType = MVT::f64;
23500
23501     // Bitcast the original vector into a vector of store-size units
23502     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23503             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23504     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23505     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
23506     SmallVector<SDValue, 8> Chains;
23507     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23508                                         TLI.getPointerTy());
23509     SDValue Ptr = St->getBasePtr();
23510
23511     // Perform one or more big stores into memory.
23512     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23513       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23514                                    StoreType, ShuffWide,
23515                                    DAG.getIntPtrConstant(i, dl));
23516       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23517                                 St->getPointerInfo(), St->isVolatile(),
23518                                 St->isNonTemporal(), St->getAlignment());
23519       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23520       Chains.push_back(Ch);
23521     }
23522
23523     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23524   }
23525
23526   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23527   // the FP state in cases where an emms may be missing.
23528   // A preferable solution to the general problem is to figure out the right
23529   // places to insert EMMS.  This qualifies as a quick hack.
23530
23531   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23532   if (VT.getSizeInBits() != 64)
23533     return SDValue();
23534
23535   const Function *F = DAG.getMachineFunction().getFunction();
23536   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23537   bool F64IsLegal =
23538       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
23539   if ((VT.isVector() ||
23540        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23541       isa<LoadSDNode>(St->getValue()) &&
23542       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23543       St->getChain().hasOneUse() && !St->isVolatile()) {
23544     SDNode* LdVal = St->getValue().getNode();
23545     LoadSDNode *Ld = nullptr;
23546     int TokenFactorIndex = -1;
23547     SmallVector<SDValue, 8> Ops;
23548     SDNode* ChainVal = St->getChain().getNode();
23549     // Must be a store of a load.  We currently handle two cases:  the load
23550     // is a direct child, and it's under an intervening TokenFactor.  It is
23551     // possible to dig deeper under nested TokenFactors.
23552     if (ChainVal == LdVal)
23553       Ld = cast<LoadSDNode>(St->getChain());
23554     else if (St->getValue().hasOneUse() &&
23555              ChainVal->getOpcode() == ISD::TokenFactor) {
23556       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23557         if (ChainVal->getOperand(i).getNode() == LdVal) {
23558           TokenFactorIndex = i;
23559           Ld = cast<LoadSDNode>(St->getValue());
23560         } else
23561           Ops.push_back(ChainVal->getOperand(i));
23562       }
23563     }
23564
23565     if (!Ld || !ISD::isNormalLoad(Ld))
23566       return SDValue();
23567
23568     // If this is not the MMX case, i.e. we are just turning i64 load/store
23569     // into f64 load/store, avoid the transformation if there are multiple
23570     // uses of the loaded value.
23571     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23572       return SDValue();
23573
23574     SDLoc LdDL(Ld);
23575     SDLoc StDL(N);
23576     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23577     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23578     // pair instead.
23579     if (Subtarget->is64Bit() || F64IsLegal) {
23580       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23581       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23582                                   Ld->getPointerInfo(), Ld->isVolatile(),
23583                                   Ld->isNonTemporal(), Ld->isInvariant(),
23584                                   Ld->getAlignment());
23585       SDValue NewChain = NewLd.getValue(1);
23586       if (TokenFactorIndex != -1) {
23587         Ops.push_back(NewChain);
23588         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23589       }
23590       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23591                           St->getPointerInfo(),
23592                           St->isVolatile(), St->isNonTemporal(),
23593                           St->getAlignment());
23594     }
23595
23596     // Otherwise, lower to two pairs of 32-bit loads / stores.
23597     SDValue LoAddr = Ld->getBasePtr();
23598     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23599                                  DAG.getConstant(4, LdDL, MVT::i32));
23600
23601     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23602                                Ld->getPointerInfo(),
23603                                Ld->isVolatile(), Ld->isNonTemporal(),
23604                                Ld->isInvariant(), Ld->getAlignment());
23605     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23606                                Ld->getPointerInfo().getWithOffset(4),
23607                                Ld->isVolatile(), Ld->isNonTemporal(),
23608                                Ld->isInvariant(),
23609                                MinAlign(Ld->getAlignment(), 4));
23610
23611     SDValue NewChain = LoLd.getValue(1);
23612     if (TokenFactorIndex != -1) {
23613       Ops.push_back(LoLd);
23614       Ops.push_back(HiLd);
23615       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23616     }
23617
23618     LoAddr = St->getBasePtr();
23619     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23620                          DAG.getConstant(4, StDL, MVT::i32));
23621
23622     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23623                                 St->getPointerInfo(),
23624                                 St->isVolatile(), St->isNonTemporal(),
23625                                 St->getAlignment());
23626     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23627                                 St->getPointerInfo().getWithOffset(4),
23628                                 St->isVolatile(),
23629                                 St->isNonTemporal(),
23630                                 MinAlign(St->getAlignment(), 4));
23631     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23632   }
23633
23634   // This is similar to the above case, but here we handle a scalar 64-bit
23635   // integer store that is extracted from a vector on a 32-bit target.
23636   // If we have SSE2, then we can treat it like a floating-point double
23637   // to get past legalization. The execution dependencies fixup pass will
23638   // choose the optimal machine instruction for the store if this really is
23639   // an integer or v2f32 rather than an f64.
23640   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23641       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23642     SDValue OldExtract = St->getOperand(1);
23643     SDValue ExtOp0 = OldExtract.getOperand(0);
23644     unsigned VecSize = ExtOp0.getValueSizeInBits();
23645     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
23646     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
23647     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23648                                      BitCast, OldExtract.getOperand(1));
23649     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23650                         St->getPointerInfo(), St->isVolatile(),
23651                         St->isNonTemporal(), St->getAlignment());
23652   }
23653
23654   return SDValue();
23655 }
23656
23657 /// Return 'true' if this vector operation is "horizontal"
23658 /// and return the operands for the horizontal operation in LHS and RHS.  A
23659 /// horizontal operation performs the binary operation on successive elements
23660 /// of its first operand, then on successive elements of its second operand,
23661 /// returning the resulting values in a vector.  For example, if
23662 ///   A = < float a0, float a1, float a2, float a3 >
23663 /// and
23664 ///   B = < float b0, float b1, float b2, float b3 >
23665 /// then the result of doing a horizontal operation on A and B is
23666 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23667 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23668 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23669 /// set to A, RHS to B, and the routine returns 'true'.
23670 /// Note that the binary operation should have the property that if one of the
23671 /// operands is UNDEF then the result is UNDEF.
23672 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23673   // Look for the following pattern: if
23674   //   A = < float a0, float a1, float a2, float a3 >
23675   //   B = < float b0, float b1, float b2, float b3 >
23676   // and
23677   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23678   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23679   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23680   // which is A horizontal-op B.
23681
23682   // At least one of the operands should be a vector shuffle.
23683   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23684       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23685     return false;
23686
23687   MVT VT = LHS.getSimpleValueType();
23688
23689   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23690          "Unsupported vector type for horizontal add/sub");
23691
23692   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23693   // operate independently on 128-bit lanes.
23694   unsigned NumElts = VT.getVectorNumElements();
23695   unsigned NumLanes = VT.getSizeInBits()/128;
23696   unsigned NumLaneElts = NumElts / NumLanes;
23697   assert((NumLaneElts % 2 == 0) &&
23698          "Vector type should have an even number of elements in each lane");
23699   unsigned HalfLaneElts = NumLaneElts/2;
23700
23701   // View LHS in the form
23702   //   LHS = VECTOR_SHUFFLE A, B, LMask
23703   // If LHS is not a shuffle then pretend it is the shuffle
23704   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23705   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23706   // type VT.
23707   SDValue A, B;
23708   SmallVector<int, 16> LMask(NumElts);
23709   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23710     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23711       A = LHS.getOperand(0);
23712     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23713       B = LHS.getOperand(1);
23714     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23715     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23716   } else {
23717     if (LHS.getOpcode() != ISD::UNDEF)
23718       A = LHS;
23719     for (unsigned i = 0; i != NumElts; ++i)
23720       LMask[i] = i;
23721   }
23722
23723   // Likewise, view RHS in the form
23724   //   RHS = VECTOR_SHUFFLE C, D, RMask
23725   SDValue C, D;
23726   SmallVector<int, 16> RMask(NumElts);
23727   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23728     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23729       C = RHS.getOperand(0);
23730     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23731       D = RHS.getOperand(1);
23732     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23733     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23734   } else {
23735     if (RHS.getOpcode() != ISD::UNDEF)
23736       C = RHS;
23737     for (unsigned i = 0; i != NumElts; ++i)
23738       RMask[i] = i;
23739   }
23740
23741   // Check that the shuffles are both shuffling the same vectors.
23742   if (!(A == C && B == D) && !(A == D && B == C))
23743     return false;
23744
23745   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23746   if (!A.getNode() && !B.getNode())
23747     return false;
23748
23749   // If A and B occur in reverse order in RHS, then "swap" them (which means
23750   // rewriting the mask).
23751   if (A != C)
23752     ShuffleVectorSDNode::commuteMask(RMask);
23753
23754   // At this point LHS and RHS are equivalent to
23755   //   LHS = VECTOR_SHUFFLE A, B, LMask
23756   //   RHS = VECTOR_SHUFFLE A, B, RMask
23757   // Check that the masks correspond to performing a horizontal operation.
23758   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23759     for (unsigned i = 0; i != NumLaneElts; ++i) {
23760       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23761
23762       // Ignore any UNDEF components.
23763       if (LIdx < 0 || RIdx < 0 ||
23764           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23765           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23766         continue;
23767
23768       // Check that successive elements are being operated on.  If not, this is
23769       // not a horizontal operation.
23770       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23771       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23772       if (!(LIdx == Index && RIdx == Index + 1) &&
23773           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23774         return false;
23775     }
23776   }
23777
23778   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23779   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23780   return true;
23781 }
23782
23783 /// Do target-specific dag combines on floating point adds.
23784 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23785                                   const X86Subtarget *Subtarget) {
23786   EVT VT = N->getValueType(0);
23787   SDValue LHS = N->getOperand(0);
23788   SDValue RHS = N->getOperand(1);
23789
23790   // Try to synthesize horizontal adds from adds of shuffles.
23791   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23792        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23793       isHorizontalBinOp(LHS, RHS, true))
23794     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23795   return SDValue();
23796 }
23797
23798 /// Do target-specific dag combines on floating point subs.
23799 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23800                                   const X86Subtarget *Subtarget) {
23801   EVT VT = N->getValueType(0);
23802   SDValue LHS = N->getOperand(0);
23803   SDValue RHS = N->getOperand(1);
23804
23805   // Try to synthesize horizontal subs from subs of shuffles.
23806   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23807        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23808       isHorizontalBinOp(LHS, RHS, false))
23809     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23810   return SDValue();
23811 }
23812
23813 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23814 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23815   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23816
23817   // F[X]OR(0.0, x) -> x
23818   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23819     if (C->getValueAPF().isPosZero())
23820       return N->getOperand(1);
23821
23822   // F[X]OR(x, 0.0) -> x
23823   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23824     if (C->getValueAPF().isPosZero())
23825       return N->getOperand(0);
23826   return SDValue();
23827 }
23828
23829 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23830 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23831   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23832
23833   // Only perform optimizations if UnsafeMath is used.
23834   if (!DAG.getTarget().Options.UnsafeFPMath)
23835     return SDValue();
23836
23837   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23838   // into FMINC and FMAXC, which are Commutative operations.
23839   unsigned NewOp = 0;
23840   switch (N->getOpcode()) {
23841     default: llvm_unreachable("unknown opcode");
23842     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23843     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23844   }
23845
23846   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23847                      N->getOperand(0), N->getOperand(1));
23848 }
23849
23850 /// Do target-specific dag combines on X86ISD::FAND nodes.
23851 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23852   // FAND(0.0, x) -> 0.0
23853   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23854     if (C->getValueAPF().isPosZero())
23855       return N->getOperand(0);
23856
23857   // FAND(x, 0.0) -> 0.0
23858   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23859     if (C->getValueAPF().isPosZero())
23860       return N->getOperand(1);
23861
23862   return SDValue();
23863 }
23864
23865 /// Do target-specific dag combines on X86ISD::FANDN nodes
23866 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23867   // FANDN(0.0, x) -> x
23868   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23869     if (C->getValueAPF().isPosZero())
23870       return N->getOperand(1);
23871
23872   // FANDN(x, 0.0) -> 0.0
23873   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23874     if (C->getValueAPF().isPosZero())
23875       return N->getOperand(1);
23876
23877   return SDValue();
23878 }
23879
23880 static SDValue PerformBTCombine(SDNode *N,
23881                                 SelectionDAG &DAG,
23882                                 TargetLowering::DAGCombinerInfo &DCI) {
23883   // BT ignores high bits in the bit index operand.
23884   SDValue Op1 = N->getOperand(1);
23885   if (Op1.hasOneUse()) {
23886     unsigned BitWidth = Op1.getValueSizeInBits();
23887     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23888     APInt KnownZero, KnownOne;
23889     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23890                                           !DCI.isBeforeLegalizeOps());
23891     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23892     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23893         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23894       DCI.CommitTargetLoweringOpt(TLO);
23895   }
23896   return SDValue();
23897 }
23898
23899 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23900   SDValue Op = N->getOperand(0);
23901   if (Op.getOpcode() == ISD::BITCAST)
23902     Op = Op.getOperand(0);
23903   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23904   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23905       VT.getVectorElementType().getSizeInBits() ==
23906       OpVT.getVectorElementType().getSizeInBits()) {
23907     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23908   }
23909   return SDValue();
23910 }
23911
23912 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23913                                                const X86Subtarget *Subtarget) {
23914   EVT VT = N->getValueType(0);
23915   if (!VT.isVector())
23916     return SDValue();
23917
23918   SDValue N0 = N->getOperand(0);
23919   SDValue N1 = N->getOperand(1);
23920   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23921   SDLoc dl(N);
23922
23923   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23924   // both SSE and AVX2 since there is no sign-extended shift right
23925   // operation on a vector with 64-bit elements.
23926   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23927   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23928   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23929       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23930     SDValue N00 = N0.getOperand(0);
23931
23932     // EXTLOAD has a better solution on AVX2,
23933     // it may be replaced with X86ISD::VSEXT node.
23934     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23935       if (!ISD::isNormalLoad(N00.getNode()))
23936         return SDValue();
23937
23938     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23939         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23940                                   N00, N1);
23941       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23942     }
23943   }
23944   return SDValue();
23945 }
23946
23947 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23948                                   TargetLowering::DAGCombinerInfo &DCI,
23949                                   const X86Subtarget *Subtarget) {
23950   SDValue N0 = N->getOperand(0);
23951   EVT VT = N->getValueType(0);
23952   EVT SVT = VT.getScalarType();
23953   EVT InVT = N0->getValueType(0);
23954   EVT InSVT = InVT.getScalarType();
23955   SDLoc DL(N);
23956
23957   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23958   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23959   // This exposes the sext to the sdivrem lowering, so that it directly extends
23960   // from AH (which we otherwise need to do contortions to access).
23961   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23962       InVT == MVT::i8 && VT == MVT::i32) {
23963     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23964     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
23965                             N0.getOperand(0), N0.getOperand(1));
23966     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23967     return R.getValue(1);
23968   }
23969
23970   if (!DCI.isBeforeLegalizeOps()) {
23971     if (N0.getValueType() == MVT::i1) {
23972       SDValue Zero = DAG.getConstant(0, DL, VT);
23973       SDValue AllOnes =
23974         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
23975       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
23976     }
23977     return SDValue();
23978   }
23979
23980   if (VT.isVector()) {
23981     auto ExtendToVec128 = [&DAG](SDLoc DL, SDValue N) {
23982       EVT InVT = N->getValueType(0);
23983       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
23984                                    128 / InVT.getScalarSizeInBits());
23985       SmallVector<SDValue, 8> Opnds(128 / InVT.getSizeInBits(),
23986                                     DAG.getUNDEF(InVT));
23987       Opnds[0] = N;
23988       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
23989     };
23990
23991     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
23992     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
23993     if (VT.getSizeInBits() == 128 &&
23994         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
23995         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
23996       SDValue ExOp = ExtendToVec128(DL, N0);
23997       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
23998     }
23999
24000     // On pre-AVX2 targets, split into 128-bit nodes of
24001     // ISD::SIGN_EXTEND_VECTOR_INREG.
24002     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
24003         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24004         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24005       unsigned NumVecs = VT.getSizeInBits() / 128;
24006       unsigned NumSubElts = 128 / SVT.getSizeInBits();
24007       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
24008       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
24009
24010       SmallVector<SDValue, 8> Opnds;
24011       for (unsigned i = 0, Offset = 0; i != NumVecs;
24012            ++i, Offset += NumSubElts) {
24013         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
24014                                      DAG.getIntPtrConstant(Offset, DL));
24015         SrcVec = ExtendToVec128(DL, SrcVec);
24016         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
24017         Opnds.push_back(SrcVec);
24018       }
24019       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
24020     }
24021   }
24022
24023   if (!Subtarget->hasFp256())
24024     return SDValue();
24025
24026   if (VT.isVector() && VT.getSizeInBits() == 256) {
24027     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24028     if (R.getNode())
24029       return R;
24030   }
24031
24032   return SDValue();
24033 }
24034
24035 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24036                                  const X86Subtarget* Subtarget) {
24037   SDLoc dl(N);
24038   EVT VT = N->getValueType(0);
24039
24040   // Let legalize expand this if it isn't a legal type yet.
24041   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24042     return SDValue();
24043
24044   EVT ScalarVT = VT.getScalarType();
24045   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24046       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
24047     return SDValue();
24048
24049   SDValue A = N->getOperand(0);
24050   SDValue B = N->getOperand(1);
24051   SDValue C = N->getOperand(2);
24052
24053   bool NegA = (A.getOpcode() == ISD::FNEG);
24054   bool NegB = (B.getOpcode() == ISD::FNEG);
24055   bool NegC = (C.getOpcode() == ISD::FNEG);
24056
24057   // Negative multiplication when NegA xor NegB
24058   bool NegMul = (NegA != NegB);
24059   if (NegA)
24060     A = A.getOperand(0);
24061   if (NegB)
24062     B = B.getOperand(0);
24063   if (NegC)
24064     C = C.getOperand(0);
24065
24066   unsigned Opcode;
24067   if (!NegMul)
24068     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24069   else
24070     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24071
24072   return DAG.getNode(Opcode, dl, VT, A, B, C);
24073 }
24074
24075 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24076                                   TargetLowering::DAGCombinerInfo &DCI,
24077                                   const X86Subtarget *Subtarget) {
24078   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24079   //           (and (i32 x86isd::setcc_carry), 1)
24080   // This eliminates the zext. This transformation is necessary because
24081   // ISD::SETCC is always legalized to i8.
24082   SDLoc dl(N);
24083   SDValue N0 = N->getOperand(0);
24084   EVT VT = N->getValueType(0);
24085
24086   if (N0.getOpcode() == ISD::AND &&
24087       N0.hasOneUse() &&
24088       N0.getOperand(0).hasOneUse()) {
24089     SDValue N00 = N0.getOperand(0);
24090     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24091       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24092       if (!C || C->getZExtValue() != 1)
24093         return SDValue();
24094       return DAG.getNode(ISD::AND, dl, VT,
24095                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24096                                      N00.getOperand(0), N00.getOperand(1)),
24097                          DAG.getConstant(1, dl, VT));
24098     }
24099   }
24100
24101   if (N0.getOpcode() == ISD::TRUNCATE &&
24102       N0.hasOneUse() &&
24103       N0.getOperand(0).hasOneUse()) {
24104     SDValue N00 = N0.getOperand(0);
24105     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24106       return DAG.getNode(ISD::AND, dl, VT,
24107                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24108                                      N00.getOperand(0), N00.getOperand(1)),
24109                          DAG.getConstant(1, dl, VT));
24110     }
24111   }
24112   if (VT.is256BitVector()) {
24113     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24114     if (R.getNode())
24115       return R;
24116   }
24117
24118   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24119   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24120   // This exposes the zext to the udivrem lowering, so that it directly extends
24121   // from AH (which we otherwise need to do contortions to access).
24122   if (N0.getOpcode() == ISD::UDIVREM &&
24123       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
24124       (VT == MVT::i32 || VT == MVT::i64)) {
24125     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24126     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
24127                             N0.getOperand(0), N0.getOperand(1));
24128     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24129     return R.getValue(1);
24130   }
24131
24132   return SDValue();
24133 }
24134
24135 // Optimize x == -y --> x+y == 0
24136 //          x != -y --> x+y != 0
24137 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
24138                                       const X86Subtarget* Subtarget) {
24139   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
24140   SDValue LHS = N->getOperand(0);
24141   SDValue RHS = N->getOperand(1);
24142   EVT VT = N->getValueType(0);
24143   SDLoc DL(N);
24144
24145   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
24146     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
24147       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
24148         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
24149                                    LHS.getOperand(1));
24150         return DAG.getSetCC(DL, N->getValueType(0), addV,
24151                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24152       }
24153   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
24154     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
24155       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
24156         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
24157                                    RHS.getOperand(1));
24158         return DAG.getSetCC(DL, N->getValueType(0), addV,
24159                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24160       }
24161
24162   if (VT.getScalarType() == MVT::i1 &&
24163       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
24164     bool IsSEXT0 =
24165         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24166         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24167     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24168
24169     if (!IsSEXT0 || !IsVZero1) {
24170       // Swap the operands and update the condition code.
24171       std::swap(LHS, RHS);
24172       CC = ISD::getSetCCSwappedOperands(CC);
24173
24174       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24175                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24176       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24177     }
24178
24179     if (IsSEXT0 && IsVZero1) {
24180       assert(VT == LHS.getOperand(0).getValueType() &&
24181              "Uexpected operand type");
24182       if (CC == ISD::SETGT)
24183         return DAG.getConstant(0, DL, VT);
24184       if (CC == ISD::SETLE)
24185         return DAG.getConstant(1, DL, VT);
24186       if (CC == ISD::SETEQ || CC == ISD::SETGE)
24187         return DAG.getNOT(DL, LHS.getOperand(0), VT);
24188
24189       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
24190              "Unexpected condition code!");
24191       return LHS.getOperand(0);
24192     }
24193   }
24194
24195   return SDValue();
24196 }
24197
24198 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
24199                                          SelectionDAG &DAG) {
24200   SDLoc dl(Load);
24201   MVT VT = Load->getSimpleValueType(0);
24202   MVT EVT = VT.getVectorElementType();
24203   SDValue Addr = Load->getOperand(1);
24204   SDValue NewAddr = DAG.getNode(
24205       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
24206       DAG.getConstant(Index * EVT.getStoreSize(), dl,
24207                       Addr.getSimpleValueType()));
24208
24209   SDValue NewLoad =
24210       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
24211                   DAG.getMachineFunction().getMachineMemOperand(
24212                       Load->getMemOperand(), 0, EVT.getStoreSize()));
24213   return NewLoad;
24214 }
24215
24216 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
24217                                       const X86Subtarget *Subtarget) {
24218   SDLoc dl(N);
24219   MVT VT = N->getOperand(1)->getSimpleValueType(0);
24220   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
24221          "X86insertps is only defined for v4x32");
24222
24223   SDValue Ld = N->getOperand(1);
24224   if (MayFoldLoad(Ld)) {
24225     // Extract the countS bits from the immediate so we can get the proper
24226     // address when narrowing the vector load to a specific element.
24227     // When the second source op is a memory address, insertps doesn't use
24228     // countS and just gets an f32 from that address.
24229     unsigned DestIndex =
24230         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
24231
24232     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
24233
24234     // Create this as a scalar to vector to match the instruction pattern.
24235     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
24236     // countS bits are ignored when loading from memory on insertps, which
24237     // means we don't need to explicitly set them to 0.
24238     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
24239                        LoadScalarToVector, N->getOperand(2));
24240   }
24241   return SDValue();
24242 }
24243
24244 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
24245   SDValue V0 = N->getOperand(0);
24246   SDValue V1 = N->getOperand(1);
24247   SDLoc DL(N);
24248   EVT VT = N->getValueType(0);
24249
24250   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
24251   // operands and changing the mask to 1. This saves us a bunch of
24252   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
24253   // x86InstrInfo knows how to commute this back after instruction selection
24254   // if it would help register allocation.
24255
24256   // TODO: If optimizing for size or a processor that doesn't suffer from
24257   // partial register update stalls, this should be transformed into a MOVSD
24258   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
24259
24260   if (VT == MVT::v2f64)
24261     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
24262       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
24263         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
24264         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
24265       }
24266
24267   return SDValue();
24268 }
24269
24270 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
24271 // as "sbb reg,reg", since it can be extended without zext and produces
24272 // an all-ones bit which is more useful than 0/1 in some cases.
24273 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
24274                                MVT VT) {
24275   if (VT == MVT::i8)
24276     return DAG.getNode(ISD::AND, DL, VT,
24277                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24278                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
24279                                    EFLAGS),
24280                        DAG.getConstant(1, DL, VT));
24281   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
24282   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
24283                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24284                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
24285                                  EFLAGS));
24286 }
24287
24288 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
24289 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
24290                                    TargetLowering::DAGCombinerInfo &DCI,
24291                                    const X86Subtarget *Subtarget) {
24292   SDLoc DL(N);
24293   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
24294   SDValue EFLAGS = N->getOperand(1);
24295
24296   if (CC == X86::COND_A) {
24297     // Try to convert COND_A into COND_B in an attempt to facilitate
24298     // materializing "setb reg".
24299     //
24300     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
24301     // cannot take an immediate as its first operand.
24302     //
24303     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
24304         EFLAGS.getValueType().isInteger() &&
24305         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
24306       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
24307                                    EFLAGS.getNode()->getVTList(),
24308                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
24309       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
24310       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
24311     }
24312   }
24313
24314   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
24315   // a zext and produces an all-ones bit which is more useful than 0/1 in some
24316   // cases.
24317   if (CC == X86::COND_B)
24318     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
24319
24320   SDValue Flags;
24321
24322   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24323   if (Flags.getNode()) {
24324     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24325     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
24326   }
24327
24328   return SDValue();
24329 }
24330
24331 // Optimize branch condition evaluation.
24332 //
24333 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
24334                                     TargetLowering::DAGCombinerInfo &DCI,
24335                                     const X86Subtarget *Subtarget) {
24336   SDLoc DL(N);
24337   SDValue Chain = N->getOperand(0);
24338   SDValue Dest = N->getOperand(1);
24339   SDValue EFLAGS = N->getOperand(3);
24340   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
24341
24342   SDValue Flags;
24343
24344   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24345   if (Flags.getNode()) {
24346     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24347     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
24348                        Flags);
24349   }
24350
24351   return SDValue();
24352 }
24353
24354 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
24355                                                          SelectionDAG &DAG) {
24356   // Take advantage of vector comparisons producing 0 or -1 in each lane to
24357   // optimize away operation when it's from a constant.
24358   //
24359   // The general transformation is:
24360   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
24361   //       AND(VECTOR_CMP(x,y), constant2)
24362   //    constant2 = UNARYOP(constant)
24363
24364   // Early exit if this isn't a vector operation, the operand of the
24365   // unary operation isn't a bitwise AND, or if the sizes of the operations
24366   // aren't the same.
24367   EVT VT = N->getValueType(0);
24368   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
24369       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
24370       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
24371     return SDValue();
24372
24373   // Now check that the other operand of the AND is a constant. We could
24374   // make the transformation for non-constant splats as well, but it's unclear
24375   // that would be a benefit as it would not eliminate any operations, just
24376   // perform one more step in scalar code before moving to the vector unit.
24377   if (BuildVectorSDNode *BV =
24378           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
24379     // Bail out if the vector isn't a constant.
24380     if (!BV->isConstant())
24381       return SDValue();
24382
24383     // Everything checks out. Build up the new and improved node.
24384     SDLoc DL(N);
24385     EVT IntVT = BV->getValueType(0);
24386     // Create a new constant of the appropriate type for the transformed
24387     // DAG.
24388     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
24389     // The AND node needs bitcasts to/from an integer vector type around it.
24390     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
24391     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
24392                                  N->getOperand(0)->getOperand(0), MaskConst);
24393     SDValue Res = DAG.getBitcast(VT, NewAnd);
24394     return Res;
24395   }
24396
24397   return SDValue();
24398 }
24399
24400 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
24401                                         const X86Subtarget *Subtarget) {
24402   // First try to optimize away the conversion entirely when it's
24403   // conditionally from a constant. Vectors only.
24404   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
24405   if (Res != SDValue())
24406     return Res;
24407
24408   // Now move on to more general possibilities.
24409   SDValue Op0 = N->getOperand(0);
24410   EVT InVT = Op0->getValueType(0);
24411
24412   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
24413   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
24414     SDLoc dl(N);
24415     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
24416     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
24417     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
24418   }
24419
24420   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
24421   // a 32-bit target where SSE doesn't support i64->FP operations.
24422   if (Op0.getOpcode() == ISD::LOAD) {
24423     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
24424     EVT VT = Ld->getValueType(0);
24425
24426     // This transformation is not supported if the result type is f16
24427     if (N->getValueType(0) == MVT::f16)
24428       return SDValue();
24429
24430     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
24431         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
24432         !Subtarget->is64Bit() && VT == MVT::i64) {
24433       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
24434           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
24435       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
24436       return FILDChain;
24437     }
24438   }
24439   return SDValue();
24440 }
24441
24442 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
24443 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
24444                                  X86TargetLowering::DAGCombinerInfo &DCI) {
24445   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
24446   // the result is either zero or one (depending on the input carry bit).
24447   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
24448   if (X86::isZeroNode(N->getOperand(0)) &&
24449       X86::isZeroNode(N->getOperand(1)) &&
24450       // We don't have a good way to replace an EFLAGS use, so only do this when
24451       // dead right now.
24452       SDValue(N, 1).use_empty()) {
24453     SDLoc DL(N);
24454     EVT VT = N->getValueType(0);
24455     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
24456     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
24457                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
24458                                            DAG.getConstant(X86::COND_B, DL,
24459                                                            MVT::i8),
24460                                            N->getOperand(2)),
24461                                DAG.getConstant(1, DL, VT));
24462     return DCI.CombineTo(N, Res1, CarryOut);
24463   }
24464
24465   return SDValue();
24466 }
24467
24468 // fold (add Y, (sete  X, 0)) -> adc  0, Y
24469 //      (add Y, (setne X, 0)) -> sbb -1, Y
24470 //      (sub (sete  X, 0), Y) -> sbb  0, Y
24471 //      (sub (setne X, 0), Y) -> adc -1, Y
24472 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
24473   SDLoc DL(N);
24474
24475   // Look through ZExts.
24476   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24477   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24478     return SDValue();
24479
24480   SDValue SetCC = Ext.getOperand(0);
24481   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24482     return SDValue();
24483
24484   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24485   if (CC != X86::COND_E && CC != X86::COND_NE)
24486     return SDValue();
24487
24488   SDValue Cmp = SetCC.getOperand(1);
24489   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24490       !X86::isZeroNode(Cmp.getOperand(1)) ||
24491       !Cmp.getOperand(0).getValueType().isInteger())
24492     return SDValue();
24493
24494   SDValue CmpOp0 = Cmp.getOperand(0);
24495   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24496                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24497
24498   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24499   if (CC == X86::COND_NE)
24500     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24501                        DL, OtherVal.getValueType(), OtherVal,
24502                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24503                        NewCmp);
24504   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24505                      DL, OtherVal.getValueType(), OtherVal,
24506                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24507 }
24508
24509 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24510 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24511                                  const X86Subtarget *Subtarget) {
24512   EVT VT = N->getValueType(0);
24513   SDValue Op0 = N->getOperand(0);
24514   SDValue Op1 = N->getOperand(1);
24515
24516   // Try to synthesize horizontal adds from adds of shuffles.
24517   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24518        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24519       isHorizontalBinOp(Op0, Op1, true))
24520     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24521
24522   return OptimizeConditionalInDecrement(N, DAG);
24523 }
24524
24525 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24526                                  const X86Subtarget *Subtarget) {
24527   SDValue Op0 = N->getOperand(0);
24528   SDValue Op1 = N->getOperand(1);
24529
24530   // X86 can't encode an immediate LHS of a sub. See if we can push the
24531   // negation into a preceding instruction.
24532   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24533     // If the RHS of the sub is a XOR with one use and a constant, invert the
24534     // immediate. Then add one to the LHS of the sub so we can turn
24535     // X-Y -> X+~Y+1, saving one register.
24536     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24537         isa<ConstantSDNode>(Op1.getOperand(1))) {
24538       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24539       EVT VT = Op0.getValueType();
24540       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24541                                    Op1.getOperand(0),
24542                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24543       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24544                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24545     }
24546   }
24547
24548   // Try to synthesize horizontal adds from adds of shuffles.
24549   EVT VT = N->getValueType(0);
24550   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24551        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24552       isHorizontalBinOp(Op0, Op1, true))
24553     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24554
24555   return OptimizeConditionalInDecrement(N, DAG);
24556 }
24557
24558 /// performVZEXTCombine - Performs build vector combines
24559 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24560                                    TargetLowering::DAGCombinerInfo &DCI,
24561                                    const X86Subtarget *Subtarget) {
24562   SDLoc DL(N);
24563   MVT VT = N->getSimpleValueType(0);
24564   SDValue Op = N->getOperand(0);
24565   MVT OpVT = Op.getSimpleValueType();
24566   MVT OpEltVT = OpVT.getVectorElementType();
24567   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24568
24569   // (vzext (bitcast (vzext (x)) -> (vzext x)
24570   SDValue V = Op;
24571   while (V.getOpcode() == ISD::BITCAST)
24572     V = V.getOperand(0);
24573
24574   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24575     MVT InnerVT = V.getSimpleValueType();
24576     MVT InnerEltVT = InnerVT.getVectorElementType();
24577
24578     // If the element sizes match exactly, we can just do one larger vzext. This
24579     // is always an exact type match as vzext operates on integer types.
24580     if (OpEltVT == InnerEltVT) {
24581       assert(OpVT == InnerVT && "Types must match for vzext!");
24582       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24583     }
24584
24585     // The only other way we can combine them is if only a single element of the
24586     // inner vzext is used in the input to the outer vzext.
24587     if (InnerEltVT.getSizeInBits() < InputBits)
24588       return SDValue();
24589
24590     // In this case, the inner vzext is completely dead because we're going to
24591     // only look at bits inside of the low element. Just do the outer vzext on
24592     // a bitcast of the input to the inner.
24593     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
24594   }
24595
24596   // Check if we can bypass extracting and re-inserting an element of an input
24597   // vector. Essentialy:
24598   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24599   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24600       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24601       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24602     SDValue ExtractedV = V.getOperand(0);
24603     SDValue OrigV = ExtractedV.getOperand(0);
24604     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24605       if (ExtractIdx->getZExtValue() == 0) {
24606         MVT OrigVT = OrigV.getSimpleValueType();
24607         // Extract a subvector if necessary...
24608         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24609           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24610           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24611                                     OrigVT.getVectorNumElements() / Ratio);
24612           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24613                               DAG.getIntPtrConstant(0, DL));
24614         }
24615         Op = DAG.getBitcast(OpVT, OrigV);
24616         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24617       }
24618   }
24619
24620   return SDValue();
24621 }
24622
24623 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24624                                              DAGCombinerInfo &DCI) const {
24625   SelectionDAG &DAG = DCI.DAG;
24626   switch (N->getOpcode()) {
24627   default: break;
24628   case ISD::EXTRACT_VECTOR_ELT:
24629     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24630   case ISD::VSELECT:
24631   case ISD::SELECT:
24632   case X86ISD::SHRUNKBLEND:
24633     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24634   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24635   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24636   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24637   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24638   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24639   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24640   case ISD::SHL:
24641   case ISD::SRA:
24642   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24643   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24644   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24645   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24646   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24647   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24648   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24649   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24650   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24651   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24652   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24653   case X86ISD::FXOR:
24654   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24655   case X86ISD::FMIN:
24656   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24657   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24658   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24659   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24660   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24661   case ISD::ANY_EXTEND:
24662   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24663   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24664   case ISD::SIGN_EXTEND_INREG:
24665     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24666   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24667   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24668   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24669   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24670   case X86ISD::SHUFP:       // Handle all target specific shuffles
24671   case X86ISD::PALIGNR:
24672   case X86ISD::UNPCKH:
24673   case X86ISD::UNPCKL:
24674   case X86ISD::MOVHLPS:
24675   case X86ISD::MOVLHPS:
24676   case X86ISD::PSHUFB:
24677   case X86ISD::PSHUFD:
24678   case X86ISD::PSHUFHW:
24679   case X86ISD::PSHUFLW:
24680   case X86ISD::MOVSS:
24681   case X86ISD::MOVSD:
24682   case X86ISD::VPERMILPI:
24683   case X86ISD::VPERM2X128:
24684   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24685   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24686   case ISD::INTRINSIC_WO_CHAIN:
24687     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24688   case X86ISD::INSERTPS: {
24689     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24690       return PerformINSERTPSCombine(N, DAG, Subtarget);
24691     break;
24692   }
24693   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24694   }
24695
24696   return SDValue();
24697 }
24698
24699 /// isTypeDesirableForOp - Return true if the target has native support for
24700 /// the specified value type and it is 'desirable' to use the type for the
24701 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24702 /// instruction encodings are longer and some i16 instructions are slow.
24703 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24704   if (!isTypeLegal(VT))
24705     return false;
24706   if (VT != MVT::i16)
24707     return true;
24708
24709   switch (Opc) {
24710   default:
24711     return true;
24712   case ISD::LOAD:
24713   case ISD::SIGN_EXTEND:
24714   case ISD::ZERO_EXTEND:
24715   case ISD::ANY_EXTEND:
24716   case ISD::SHL:
24717   case ISD::SRL:
24718   case ISD::SUB:
24719   case ISD::ADD:
24720   case ISD::MUL:
24721   case ISD::AND:
24722   case ISD::OR:
24723   case ISD::XOR:
24724     return false;
24725   }
24726 }
24727
24728 /// IsDesirableToPromoteOp - This method query the target whether it is
24729 /// beneficial for dag combiner to promote the specified node. If true, it
24730 /// should return the desired promotion type by reference.
24731 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24732   EVT VT = Op.getValueType();
24733   if (VT != MVT::i16)
24734     return false;
24735
24736   bool Promote = false;
24737   bool Commute = false;
24738   switch (Op.getOpcode()) {
24739   default: break;
24740   case ISD::LOAD: {
24741     LoadSDNode *LD = cast<LoadSDNode>(Op);
24742     // If the non-extending load has a single use and it's not live out, then it
24743     // might be folded.
24744     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24745                                                      Op.hasOneUse()*/) {
24746       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24747              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24748         // The only case where we'd want to promote LOAD (rather then it being
24749         // promoted as an operand is when it's only use is liveout.
24750         if (UI->getOpcode() != ISD::CopyToReg)
24751           return false;
24752       }
24753     }
24754     Promote = true;
24755     break;
24756   }
24757   case ISD::SIGN_EXTEND:
24758   case ISD::ZERO_EXTEND:
24759   case ISD::ANY_EXTEND:
24760     Promote = true;
24761     break;
24762   case ISD::SHL:
24763   case ISD::SRL: {
24764     SDValue N0 = Op.getOperand(0);
24765     // Look out for (store (shl (load), x)).
24766     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24767       return false;
24768     Promote = true;
24769     break;
24770   }
24771   case ISD::ADD:
24772   case ISD::MUL:
24773   case ISD::AND:
24774   case ISD::OR:
24775   case ISD::XOR:
24776     Commute = true;
24777     // fallthrough
24778   case ISD::SUB: {
24779     SDValue N0 = Op.getOperand(0);
24780     SDValue N1 = Op.getOperand(1);
24781     if (!Commute && MayFoldLoad(N1))
24782       return false;
24783     // Avoid disabling potential load folding opportunities.
24784     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24785       return false;
24786     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24787       return false;
24788     Promote = true;
24789   }
24790   }
24791
24792   PVT = MVT::i32;
24793   return Promote;
24794 }
24795
24796 //===----------------------------------------------------------------------===//
24797 //                           X86 Inline Assembly Support
24798 //===----------------------------------------------------------------------===//
24799
24800 // Helper to match a string separated by whitespace.
24801 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24802   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24803
24804   for (StringRef Piece : Pieces) {
24805     if (!S.startswith(Piece)) // Check if the piece matches.
24806       return false;
24807
24808     S = S.substr(Piece.size());
24809     StringRef::size_type Pos = S.find_first_not_of(" \t");
24810     if (Pos == 0) // We matched a prefix.
24811       return false;
24812
24813     S = S.substr(Pos);
24814   }
24815
24816   return S.empty();
24817 }
24818
24819 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24820
24821   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24822     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24823         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24824         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24825
24826       if (AsmPieces.size() == 3)
24827         return true;
24828       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24829         return true;
24830     }
24831   }
24832   return false;
24833 }
24834
24835 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24836   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24837
24838   std::string AsmStr = IA->getAsmString();
24839
24840   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24841   if (!Ty || Ty->getBitWidth() % 16 != 0)
24842     return false;
24843
24844   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24845   SmallVector<StringRef, 4> AsmPieces;
24846   SplitString(AsmStr, AsmPieces, ";\n");
24847
24848   switch (AsmPieces.size()) {
24849   default: return false;
24850   case 1:
24851     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24852     // we will turn this bswap into something that will be lowered to logical
24853     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24854     // lower so don't worry about this.
24855     // bswap $0
24856     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24857         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24858         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24859         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24860         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24861         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24862       // No need to check constraints, nothing other than the equivalent of
24863       // "=r,0" would be valid here.
24864       return IntrinsicLowering::LowerToByteSwap(CI);
24865     }
24866
24867     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24868     if (CI->getType()->isIntegerTy(16) &&
24869         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24870         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24871          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24872       AsmPieces.clear();
24873       const std::string &ConstraintsStr = IA->getConstraintString();
24874       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24875       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24876       if (clobbersFlagRegisters(AsmPieces))
24877         return IntrinsicLowering::LowerToByteSwap(CI);
24878     }
24879     break;
24880   case 3:
24881     if (CI->getType()->isIntegerTy(32) &&
24882         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24883         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24884         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24885         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24886       AsmPieces.clear();
24887       const std::string &ConstraintsStr = IA->getConstraintString();
24888       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24889       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24890       if (clobbersFlagRegisters(AsmPieces))
24891         return IntrinsicLowering::LowerToByteSwap(CI);
24892     }
24893
24894     if (CI->getType()->isIntegerTy(64)) {
24895       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24896       if (Constraints.size() >= 2 &&
24897           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24898           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24899         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24900         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24901             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24902             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24903           return IntrinsicLowering::LowerToByteSwap(CI);
24904       }
24905     }
24906     break;
24907   }
24908   return false;
24909 }
24910
24911 /// getConstraintType - Given a constraint letter, return the type of
24912 /// constraint it is for this target.
24913 X86TargetLowering::ConstraintType
24914 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24915   if (Constraint.size() == 1) {
24916     switch (Constraint[0]) {
24917     case 'R':
24918     case 'q':
24919     case 'Q':
24920     case 'f':
24921     case 't':
24922     case 'u':
24923     case 'y':
24924     case 'x':
24925     case 'Y':
24926     case 'l':
24927       return C_RegisterClass;
24928     case 'a':
24929     case 'b':
24930     case 'c':
24931     case 'd':
24932     case 'S':
24933     case 'D':
24934     case 'A':
24935       return C_Register;
24936     case 'I':
24937     case 'J':
24938     case 'K':
24939     case 'L':
24940     case 'M':
24941     case 'N':
24942     case 'G':
24943     case 'C':
24944     case 'e':
24945     case 'Z':
24946       return C_Other;
24947     default:
24948       break;
24949     }
24950   }
24951   return TargetLowering::getConstraintType(Constraint);
24952 }
24953
24954 /// Examine constraint type and operand type and determine a weight value.
24955 /// This object must already have been set up with the operand type
24956 /// and the current alternative constraint selected.
24957 TargetLowering::ConstraintWeight
24958   X86TargetLowering::getSingleConstraintMatchWeight(
24959     AsmOperandInfo &info, const char *constraint) const {
24960   ConstraintWeight weight = CW_Invalid;
24961   Value *CallOperandVal = info.CallOperandVal;
24962     // If we don't have a value, we can't do a match,
24963     // but allow it at the lowest weight.
24964   if (!CallOperandVal)
24965     return CW_Default;
24966   Type *type = CallOperandVal->getType();
24967   // Look at the constraint type.
24968   switch (*constraint) {
24969   default:
24970     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24971   case 'R':
24972   case 'q':
24973   case 'Q':
24974   case 'a':
24975   case 'b':
24976   case 'c':
24977   case 'd':
24978   case 'S':
24979   case 'D':
24980   case 'A':
24981     if (CallOperandVal->getType()->isIntegerTy())
24982       weight = CW_SpecificReg;
24983     break;
24984   case 'f':
24985   case 't':
24986   case 'u':
24987     if (type->isFloatingPointTy())
24988       weight = CW_SpecificReg;
24989     break;
24990   case 'y':
24991     if (type->isX86_MMXTy() && Subtarget->hasMMX())
24992       weight = CW_SpecificReg;
24993     break;
24994   case 'x':
24995   case 'Y':
24996     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
24997         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
24998       weight = CW_Register;
24999     break;
25000   case 'I':
25001     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
25002       if (C->getZExtValue() <= 31)
25003         weight = CW_Constant;
25004     }
25005     break;
25006   case 'J':
25007     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25008       if (C->getZExtValue() <= 63)
25009         weight = CW_Constant;
25010     }
25011     break;
25012   case 'K':
25013     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25014       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
25015         weight = CW_Constant;
25016     }
25017     break;
25018   case 'L':
25019     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25020       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
25021         weight = CW_Constant;
25022     }
25023     break;
25024   case 'M':
25025     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25026       if (C->getZExtValue() <= 3)
25027         weight = CW_Constant;
25028     }
25029     break;
25030   case 'N':
25031     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25032       if (C->getZExtValue() <= 0xff)
25033         weight = CW_Constant;
25034     }
25035     break;
25036   case 'G':
25037   case 'C':
25038     if (isa<ConstantFP>(CallOperandVal)) {
25039       weight = CW_Constant;
25040     }
25041     break;
25042   case 'e':
25043     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25044       if ((C->getSExtValue() >= -0x80000000LL) &&
25045           (C->getSExtValue() <= 0x7fffffffLL))
25046         weight = CW_Constant;
25047     }
25048     break;
25049   case 'Z':
25050     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25051       if (C->getZExtValue() <= 0xffffffff)
25052         weight = CW_Constant;
25053     }
25054     break;
25055   }
25056   return weight;
25057 }
25058
25059 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25060 /// with another that has more specific requirements based on the type of the
25061 /// corresponding operand.
25062 const char *X86TargetLowering::
25063 LowerXConstraint(EVT ConstraintVT) const {
25064   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25065   // 'f' like normal targets.
25066   if (ConstraintVT.isFloatingPoint()) {
25067     if (Subtarget->hasSSE2())
25068       return "Y";
25069     if (Subtarget->hasSSE1())
25070       return "x";
25071   }
25072
25073   return TargetLowering::LowerXConstraint(ConstraintVT);
25074 }
25075
25076 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25077 /// vector.  If it is invalid, don't add anything to Ops.
25078 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25079                                                      std::string &Constraint,
25080                                                      std::vector<SDValue>&Ops,
25081                                                      SelectionDAG &DAG) const {
25082   SDValue Result;
25083
25084   // Only support length 1 constraints for now.
25085   if (Constraint.length() > 1) return;
25086
25087   char ConstraintLetter = Constraint[0];
25088   switch (ConstraintLetter) {
25089   default: break;
25090   case 'I':
25091     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25092       if (C->getZExtValue() <= 31) {
25093         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25094                                        Op.getValueType());
25095         break;
25096       }
25097     }
25098     return;
25099   case 'J':
25100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25101       if (C->getZExtValue() <= 63) {
25102         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25103                                        Op.getValueType());
25104         break;
25105       }
25106     }
25107     return;
25108   case 'K':
25109     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25110       if (isInt<8>(C->getSExtValue())) {
25111         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25112                                        Op.getValueType());
25113         break;
25114       }
25115     }
25116     return;
25117   case 'L':
25118     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25119       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
25120           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
25121         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
25122                                        Op.getValueType());
25123         break;
25124       }
25125     }
25126     return;
25127   case 'M':
25128     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25129       if (C->getZExtValue() <= 3) {
25130         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25131                                        Op.getValueType());
25132         break;
25133       }
25134     }
25135     return;
25136   case 'N':
25137     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25138       if (C->getZExtValue() <= 255) {
25139         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25140                                        Op.getValueType());
25141         break;
25142       }
25143     }
25144     return;
25145   case 'O':
25146     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25147       if (C->getZExtValue() <= 127) {
25148         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25149                                        Op.getValueType());
25150         break;
25151       }
25152     }
25153     return;
25154   case 'e': {
25155     // 32-bit signed value
25156     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25157       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25158                                            C->getSExtValue())) {
25159         // Widen to 64 bits here to get it sign extended.
25160         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
25161         break;
25162       }
25163     // FIXME gcc accepts some relocatable values here too, but only in certain
25164     // memory models; it's complicated.
25165     }
25166     return;
25167   }
25168   case 'Z': {
25169     // 32-bit unsigned value
25170     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25171       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25172                                            C->getZExtValue())) {
25173         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25174                                        Op.getValueType());
25175         break;
25176       }
25177     }
25178     // FIXME gcc accepts some relocatable values here too, but only in certain
25179     // memory models; it's complicated.
25180     return;
25181   }
25182   case 'i': {
25183     // Literal immediates are always ok.
25184     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
25185       // Widen to 64 bits here to get it sign extended.
25186       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
25187       break;
25188     }
25189
25190     // In any sort of PIC mode addresses need to be computed at runtime by
25191     // adding in a register or some sort of table lookup.  These can't
25192     // be used as immediates.
25193     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
25194       return;
25195
25196     // If we are in non-pic codegen mode, we allow the address of a global (with
25197     // an optional displacement) to be used with 'i'.
25198     GlobalAddressSDNode *GA = nullptr;
25199     int64_t Offset = 0;
25200
25201     // Match either (GA), (GA+C), (GA+C1+C2), etc.
25202     while (1) {
25203       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
25204         Offset += GA->getOffset();
25205         break;
25206       } else if (Op.getOpcode() == ISD::ADD) {
25207         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25208           Offset += C->getZExtValue();
25209           Op = Op.getOperand(0);
25210           continue;
25211         }
25212       } else if (Op.getOpcode() == ISD::SUB) {
25213         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25214           Offset += -C->getZExtValue();
25215           Op = Op.getOperand(0);
25216           continue;
25217         }
25218       }
25219
25220       // Otherwise, this isn't something we can handle, reject it.
25221       return;
25222     }
25223
25224     const GlobalValue *GV = GA->getGlobal();
25225     // If we require an extra load to get this address, as in PIC mode, we
25226     // can't accept it.
25227     if (isGlobalStubReference(
25228             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
25229       return;
25230
25231     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
25232                                         GA->getValueType(0), Offset);
25233     break;
25234   }
25235   }
25236
25237   if (Result.getNode()) {
25238     Ops.push_back(Result);
25239     return;
25240   }
25241   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
25242 }
25243
25244 std::pair<unsigned, const TargetRegisterClass *>
25245 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
25246                                                 const std::string &Constraint,
25247                                                 MVT VT) const {
25248   // First, see if this is a constraint that directly corresponds to an LLVM
25249   // register class.
25250   if (Constraint.size() == 1) {
25251     // GCC Constraint Letters
25252     switch (Constraint[0]) {
25253     default: break;
25254       // TODO: Slight differences here in allocation order and leaving
25255       // RIP in the class. Do they matter any more here than they do
25256       // in the normal allocation?
25257     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
25258       if (Subtarget->is64Bit()) {
25259         if (VT == MVT::i32 || VT == MVT::f32)
25260           return std::make_pair(0U, &X86::GR32RegClass);
25261         if (VT == MVT::i16)
25262           return std::make_pair(0U, &X86::GR16RegClass);
25263         if (VT == MVT::i8 || VT == MVT::i1)
25264           return std::make_pair(0U, &X86::GR8RegClass);
25265         if (VT == MVT::i64 || VT == MVT::f64)
25266           return std::make_pair(0U, &X86::GR64RegClass);
25267         break;
25268       }
25269       // 32-bit fallthrough
25270     case 'Q':   // Q_REGS
25271       if (VT == MVT::i32 || VT == MVT::f32)
25272         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
25273       if (VT == MVT::i16)
25274         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
25275       if (VT == MVT::i8 || VT == MVT::i1)
25276         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
25277       if (VT == MVT::i64)
25278         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
25279       break;
25280     case 'r':   // GENERAL_REGS
25281     case 'l':   // INDEX_REGS
25282       if (VT == MVT::i8 || VT == MVT::i1)
25283         return std::make_pair(0U, &X86::GR8RegClass);
25284       if (VT == MVT::i16)
25285         return std::make_pair(0U, &X86::GR16RegClass);
25286       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
25287         return std::make_pair(0U, &X86::GR32RegClass);
25288       return std::make_pair(0U, &X86::GR64RegClass);
25289     case 'R':   // LEGACY_REGS
25290       if (VT == MVT::i8 || VT == MVT::i1)
25291         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
25292       if (VT == MVT::i16)
25293         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
25294       if (VT == MVT::i32 || !Subtarget->is64Bit())
25295         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
25296       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
25297     case 'f':  // FP Stack registers.
25298       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
25299       // value to the correct fpstack register class.
25300       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
25301         return std::make_pair(0U, &X86::RFP32RegClass);
25302       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
25303         return std::make_pair(0U, &X86::RFP64RegClass);
25304       return std::make_pair(0U, &X86::RFP80RegClass);
25305     case 'y':   // MMX_REGS if MMX allowed.
25306       if (!Subtarget->hasMMX()) break;
25307       return std::make_pair(0U, &X86::VR64RegClass);
25308     case 'Y':   // SSE_REGS if SSE2 allowed
25309       if (!Subtarget->hasSSE2()) break;
25310       // FALL THROUGH.
25311     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
25312       if (!Subtarget->hasSSE1()) break;
25313
25314       switch (VT.SimpleTy) {
25315       default: break;
25316       // Scalar SSE types.
25317       case MVT::f32:
25318       case MVT::i32:
25319         return std::make_pair(0U, &X86::FR32RegClass);
25320       case MVT::f64:
25321       case MVT::i64:
25322         return std::make_pair(0U, &X86::FR64RegClass);
25323       // Vector types.
25324       case MVT::v16i8:
25325       case MVT::v8i16:
25326       case MVT::v4i32:
25327       case MVT::v2i64:
25328       case MVT::v4f32:
25329       case MVT::v2f64:
25330         return std::make_pair(0U, &X86::VR128RegClass);
25331       // AVX types.
25332       case MVT::v32i8:
25333       case MVT::v16i16:
25334       case MVT::v8i32:
25335       case MVT::v4i64:
25336       case MVT::v8f32:
25337       case MVT::v4f64:
25338         return std::make_pair(0U, &X86::VR256RegClass);
25339       case MVT::v8f64:
25340       case MVT::v16f32:
25341       case MVT::v16i32:
25342       case MVT::v8i64:
25343         return std::make_pair(0U, &X86::VR512RegClass);
25344       }
25345       break;
25346     }
25347   }
25348
25349   // Use the default implementation in TargetLowering to convert the register
25350   // constraint into a member of a register class.
25351   std::pair<unsigned, const TargetRegisterClass*> Res;
25352   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
25353
25354   // Not found as a standard register?
25355   if (!Res.second) {
25356     // Map st(0) -> st(7) -> ST0
25357     if (Constraint.size() == 7 && Constraint[0] == '{' &&
25358         tolower(Constraint[1]) == 's' &&
25359         tolower(Constraint[2]) == 't' &&
25360         Constraint[3] == '(' &&
25361         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
25362         Constraint[5] == ')' &&
25363         Constraint[6] == '}') {
25364
25365       Res.first = X86::FP0+Constraint[4]-'0';
25366       Res.second = &X86::RFP80RegClass;
25367       return Res;
25368     }
25369
25370     // GCC allows "st(0)" to be called just plain "st".
25371     if (StringRef("{st}").equals_lower(Constraint)) {
25372       Res.first = X86::FP0;
25373       Res.second = &X86::RFP80RegClass;
25374       return Res;
25375     }
25376
25377     // flags -> EFLAGS
25378     if (StringRef("{flags}").equals_lower(Constraint)) {
25379       Res.first = X86::EFLAGS;
25380       Res.second = &X86::CCRRegClass;
25381       return Res;
25382     }
25383
25384     // 'A' means EAX + EDX.
25385     if (Constraint == "A") {
25386       Res.first = X86::EAX;
25387       Res.second = &X86::GR32_ADRegClass;
25388       return Res;
25389     }
25390     return Res;
25391   }
25392
25393   // Otherwise, check to see if this is a register class of the wrong value
25394   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
25395   // turn into {ax},{dx}.
25396   if (Res.second->hasType(VT))
25397     return Res;   // Correct type already, nothing to do.
25398
25399   // All of the single-register GCC register classes map their values onto
25400   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
25401   // really want an 8-bit or 32-bit register, map to the appropriate register
25402   // class and return the appropriate register.
25403   if (Res.second == &X86::GR16RegClass) {
25404     if (VT == MVT::i8 || VT == MVT::i1) {
25405       unsigned DestReg = 0;
25406       switch (Res.first) {
25407       default: break;
25408       case X86::AX: DestReg = X86::AL; break;
25409       case X86::DX: DestReg = X86::DL; break;
25410       case X86::CX: DestReg = X86::CL; break;
25411       case X86::BX: DestReg = X86::BL; break;
25412       }
25413       if (DestReg) {
25414         Res.first = DestReg;
25415         Res.second = &X86::GR8RegClass;
25416       }
25417     } else if (VT == MVT::i32 || VT == MVT::f32) {
25418       unsigned DestReg = 0;
25419       switch (Res.first) {
25420       default: break;
25421       case X86::AX: DestReg = X86::EAX; break;
25422       case X86::DX: DestReg = X86::EDX; break;
25423       case X86::CX: DestReg = X86::ECX; break;
25424       case X86::BX: DestReg = X86::EBX; break;
25425       case X86::SI: DestReg = X86::ESI; break;
25426       case X86::DI: DestReg = X86::EDI; break;
25427       case X86::BP: DestReg = X86::EBP; break;
25428       case X86::SP: DestReg = X86::ESP; break;
25429       }
25430       if (DestReg) {
25431         Res.first = DestReg;
25432         Res.second = &X86::GR32RegClass;
25433       }
25434     } else if (VT == MVT::i64 || VT == MVT::f64) {
25435       unsigned DestReg = 0;
25436       switch (Res.first) {
25437       default: break;
25438       case X86::AX: DestReg = X86::RAX; break;
25439       case X86::DX: DestReg = X86::RDX; break;
25440       case X86::CX: DestReg = X86::RCX; break;
25441       case X86::BX: DestReg = X86::RBX; break;
25442       case X86::SI: DestReg = X86::RSI; break;
25443       case X86::DI: DestReg = X86::RDI; break;
25444       case X86::BP: DestReg = X86::RBP; break;
25445       case X86::SP: DestReg = X86::RSP; break;
25446       }
25447       if (DestReg) {
25448         Res.first = DestReg;
25449         Res.second = &X86::GR64RegClass;
25450       }
25451     }
25452   } else if (Res.second == &X86::FR32RegClass ||
25453              Res.second == &X86::FR64RegClass ||
25454              Res.second == &X86::VR128RegClass ||
25455              Res.second == &X86::VR256RegClass ||
25456              Res.second == &X86::FR32XRegClass ||
25457              Res.second == &X86::FR64XRegClass ||
25458              Res.second == &X86::VR128XRegClass ||
25459              Res.second == &X86::VR256XRegClass ||
25460              Res.second == &X86::VR512RegClass) {
25461     // Handle references to XMM physical registers that got mapped into the
25462     // wrong class.  This can happen with constraints like {xmm0} where the
25463     // target independent register mapper will just pick the first match it can
25464     // find, ignoring the required type.
25465
25466     if (VT == MVT::f32 || VT == MVT::i32)
25467       Res.second = &X86::FR32RegClass;
25468     else if (VT == MVT::f64 || VT == MVT::i64)
25469       Res.second = &X86::FR64RegClass;
25470     else if (X86::VR128RegClass.hasType(VT))
25471       Res.second = &X86::VR128RegClass;
25472     else if (X86::VR256RegClass.hasType(VT))
25473       Res.second = &X86::VR256RegClass;
25474     else if (X86::VR512RegClass.hasType(VT))
25475       Res.second = &X86::VR512RegClass;
25476   }
25477
25478   return Res;
25479 }
25480
25481 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25482                                             Type *Ty,
25483                                             unsigned AS) const {
25484   // Scaling factors are not free at all.
25485   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25486   // will take 2 allocations in the out of order engine instead of 1
25487   // for plain addressing mode, i.e. inst (reg1).
25488   // E.g.,
25489   // vaddps (%rsi,%drx), %ymm0, %ymm1
25490   // Requires two allocations (one for the load, one for the computation)
25491   // whereas:
25492   // vaddps (%rsi), %ymm0, %ymm1
25493   // Requires just 1 allocation, i.e., freeing allocations for other operations
25494   // and having less micro operations to execute.
25495   //
25496   // For some X86 architectures, this is even worse because for instance for
25497   // stores, the complex addressing mode forces the instruction to use the
25498   // "load" ports instead of the dedicated "store" port.
25499   // E.g., on Haswell:
25500   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25501   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25502   if (isLegalAddressingMode(AM, Ty, AS))
25503     // Scale represents reg2 * scale, thus account for 1
25504     // as soon as we use a second register.
25505     return AM.Scale != 0;
25506   return -1;
25507 }
25508
25509 bool X86TargetLowering::isTargetFTOL() const {
25510   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25511 }