lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1054     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1055     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1059     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1060
1061     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1063     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1064
1065     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1069     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1070     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1071     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1072     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1073     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1075     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1076     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1077
1078     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1082     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1083     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1084     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1085     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1086     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1088     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1089     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1090
1091     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1092     // even though v8i16 is a legal type.
1093     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1095     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1096
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1098     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1099     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1100
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1102     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1103
1104     for (MVT VT : MVT::fp_vector_valuetypes())
1105       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1106
1107     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1108     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1109
1110     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1111     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1112
1113     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1114     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1115
1116     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1119     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1120
1121     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1123     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1124
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1127     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1130     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1133     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1136     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1137
1138     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1142
1143     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1146     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1150     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1151
1152     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1153       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1156       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1158       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1159     }
1160
1161     if (Subtarget->hasInt256()) {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1179       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1180       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1181
1182       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1184       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1187       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1190       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1193       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1194
1195       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1196       // when we have a 256bit-wide blend with immediate.
1197       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1198
1199       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1205       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1206
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1212       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1213     } else {
1214       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1227       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1228
1229       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1231       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1234       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1237       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1240       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1241     }
1242
1243     // In the customized shift lowering, the legal cases in AVX2 will be
1244     // recognized.
1245     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1246     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1247
1248     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1249     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1250
1251     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1252     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1253
1254     // Custom lower several nodes for 256-bit types.
1255     for (MVT VT : MVT::vector_valuetypes()) {
1256       if (VT.getScalarSizeInBits() >= 32) {
1257         setOperationAction(ISD::MLOAD,  VT, Legal);
1258         setOperationAction(ISD::MSTORE, VT, Legal);
1259       }
1260       // Extract subvector is special because the value type
1261       // (result) is 128-bit but the source is 256-bit wide.
1262       if (VT.is128BitVector()) {
1263         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1264       }
1265       // Do not attempt to custom lower other non-256-bit vectors
1266       if (!VT.is256BitVector())
1267         continue;
1268
1269       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1270       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1271       setOperationAction(ISD::VSELECT,            VT, Custom);
1272       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1273       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1274       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1275       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1276       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1277     }
1278
1279     if (Subtarget->hasInt256())
1280       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1281
1282     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1283     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1284       MVT VT = (MVT::SimpleValueType)i;
1285
1286       // Do not attempt to promote non-256-bit vectors
1287       if (!VT.is256BitVector())
1288         continue;
1289
1290       setOperationAction(ISD::AND,    VT, Promote);
1291       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1292       setOperationAction(ISD::OR,     VT, Promote);
1293       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1294       setOperationAction(ISD::XOR,    VT, Promote);
1295       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1296       setOperationAction(ISD::LOAD,   VT, Promote);
1297       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1298       setOperationAction(ISD::SELECT, VT, Promote);
1299       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1300     }
1301   }
1302
1303   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1304     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1305     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1306     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1307     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1308
1309     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1310     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1311     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1312
1313     for (MVT VT : MVT::fp_vector_valuetypes())
1314       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1315
1316     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1317     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1318     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1319     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1320     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1321     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1322     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1323     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1324     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1325     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1326     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1327     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1328
1329     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1330     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1331     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1332     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1333     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1334     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1335     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1336     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1337     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1339     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1340     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1341     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1345     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1346     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1347     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1348     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1349
1350     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1352     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1353     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1354     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1355     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1356     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1357     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1358
1359     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1360     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1361     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1362     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1363     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1364     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1365     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1366     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1367     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1368     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1372     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1373     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1374     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1375
1376     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1377     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1378     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1379     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1380     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1381     if (Subtarget->hasVLX()){
1382       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1383       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1384       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1385       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1386       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1387
1388       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1389       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1390       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1391       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1392       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1393     }
1394     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1395     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1396     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1397     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1398     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1399     if (Subtarget->hasDQI()) {
1400       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1401       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1402
1403       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1404       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1405       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1406       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1407       if (Subtarget->hasVLX()) {
1408         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1410         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1411         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1412         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1413         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1414         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1415         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1416       }
1417     }
1418     if (Subtarget->hasVLX()) {
1419       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1420       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1421       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1422       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1423       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1424       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1425       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1426       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1427     }
1428     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1429     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1430     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1431     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1432     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1433     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1434     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1435     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1436     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1437     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1438     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1439     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1440     if (Subtarget->hasDQI()) {
1441       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1442       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1443     }
1444     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1445     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1446     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1447     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1448     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1449     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1450     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1451     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1452     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1453     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1454
1455     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1456     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1457     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1458     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1459     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1460
1461     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1462     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1463
1464     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1465
1466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1468     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1469     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1470     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1471     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1472     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1473     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1474     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1475     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1476     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1477
1478     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1480     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1481     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1482     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1483     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1484     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1485     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1486
1487     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1488     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1489
1490     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1491     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1492
1493     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1494
1495     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1499     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1500
1501     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1502     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1503
1504     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1506     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1507     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1508     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1509     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1510
1511     if (Subtarget->hasCDI()) {
1512       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64, Legal);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1516
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64, Custom);
1518       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1519     }
1520     if (Subtarget->hasVLX() && Subtarget->hasCDI()) {
1521       setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1522       setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1523       setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1524       setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1525       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1529
1530       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1531       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1532       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1533       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1534     }
1535     if (Subtarget->hasDQI()) {
1536       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1537       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1538       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1539     }
1540     // Custom lower several nodes.
1541     for (MVT VT : MVT::vector_valuetypes()) {
1542       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1543       if (EltSize == 1) {
1544         setOperationAction(ISD::AND, VT, Legal);
1545         setOperationAction(ISD::OR,  VT, Legal);
1546         setOperationAction(ISD::XOR,  VT, Legal);
1547       }
1548       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1549         setOperationAction(ISD::MGATHER,  VT, Custom);
1550         setOperationAction(ISD::MSCATTER, VT, Custom);
1551       }
1552       // Extract subvector is special because the value type
1553       // (result) is 256/128-bit but the source is 512-bit wide.
1554       if (VT.is128BitVector() || VT.is256BitVector()) {
1555         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1556       }
1557       if (VT.getVectorElementType() == MVT::i1)
1558         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1559
1560       // Do not attempt to custom lower other non-512-bit vectors
1561       if (!VT.is512BitVector())
1562         continue;
1563
1564       if (EltSize >= 32) {
1565         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1566         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1567         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1568         setOperationAction(ISD::VSELECT,             VT, Legal);
1569         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1570         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1571         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1572         setOperationAction(ISD::MLOAD,               VT, Legal);
1573         setOperationAction(ISD::MSTORE,              VT, Legal);
1574       }
1575     }
1576     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1577       MVT VT = (MVT::SimpleValueType)i;
1578
1579       // Do not attempt to promote non-512-bit vectors.
1580       if (!VT.is512BitVector())
1581         continue;
1582
1583       setOperationAction(ISD::SELECT, VT, Promote);
1584       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1585     }
1586   }// has  AVX-512
1587
1588   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1589     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1590     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1591
1592     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1593     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1594
1595     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1596     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1597     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1598     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1599     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1600     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1601     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1602     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1603     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1605     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1606     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1607     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1608     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1609     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1610     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1611     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1612     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1613     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1614     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1615     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1616     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1617     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1618     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1619     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1620     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1621     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1622     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1623     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1624     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1625     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1626     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1627     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1628     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1629     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1630     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1631     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1632     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1633     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1634
1635     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1636     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1637     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1638     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1639     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1640     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1641     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1642     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1643
1644     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1645     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1646     if (Subtarget->hasVLX())
1647       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1648
1649     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1650       const MVT VT = (MVT::SimpleValueType)i;
1651
1652       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1653
1654       // Do not attempt to promote non-512-bit vectors.
1655       if (!VT.is512BitVector())
1656         continue;
1657
1658       if (EltSize < 32) {
1659         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1660         setOperationAction(ISD::VSELECT,             VT, Legal);
1661       }
1662     }
1663   }
1664
1665   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1666     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1667     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1668
1669     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1670     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1671     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1672     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1673     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1674     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1675     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1676     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1680     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1681
1682     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1683     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1684     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1685     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1686     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1687     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1688     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1689     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1690
1691     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1692     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1693     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1694     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1695     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1699   }
1700
1701   // We want to custom lower some of our intrinsics.
1702   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1703   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1704   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1705   if (!Subtarget->is64Bit())
1706     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1707
1708   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1709   // handle type legalization for these operations here.
1710   //
1711   // FIXME: We really should do custom legalization for addition and
1712   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1713   // than generic legalization for 64-bit multiplication-with-overflow, though.
1714   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1715     // Add/Sub/Mul with overflow operations are custom lowered.
1716     MVT VT = IntVTs[i];
1717     setOperationAction(ISD::SADDO, VT, Custom);
1718     setOperationAction(ISD::UADDO, VT, Custom);
1719     setOperationAction(ISD::SSUBO, VT, Custom);
1720     setOperationAction(ISD::USUBO, VT, Custom);
1721     setOperationAction(ISD::SMULO, VT, Custom);
1722     setOperationAction(ISD::UMULO, VT, Custom);
1723   }
1724
1725   if (!Subtarget->is64Bit()) {
1726     // These libcalls are not available in 32-bit.
1727     setLibcallName(RTLIB::SHL_I128, nullptr);
1728     setLibcallName(RTLIB::SRL_I128, nullptr);
1729     setLibcallName(RTLIB::SRA_I128, nullptr);
1730   }
1731
1732   // Combine sin / cos into one node or libcall if possible.
1733   if (Subtarget->hasSinCos()) {
1734     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1735     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1736     if (Subtarget->isTargetDarwin()) {
1737       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1738       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1739       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1740       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1741     }
1742   }
1743
1744   if (Subtarget->isTargetWin64()) {
1745     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1746     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1747     setOperationAction(ISD::SREM, MVT::i128, Custom);
1748     setOperationAction(ISD::UREM, MVT::i128, Custom);
1749     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1750     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1751   }
1752
1753   // We have target-specific dag combine patterns for the following nodes:
1754   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1755   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1756   setTargetDAGCombine(ISD::BITCAST);
1757   setTargetDAGCombine(ISD::VSELECT);
1758   setTargetDAGCombine(ISD::SELECT);
1759   setTargetDAGCombine(ISD::SHL);
1760   setTargetDAGCombine(ISD::SRA);
1761   setTargetDAGCombine(ISD::SRL);
1762   setTargetDAGCombine(ISD::OR);
1763   setTargetDAGCombine(ISD::AND);
1764   setTargetDAGCombine(ISD::ADD);
1765   setTargetDAGCombine(ISD::FADD);
1766   setTargetDAGCombine(ISD::FSUB);
1767   setTargetDAGCombine(ISD::FMA);
1768   setTargetDAGCombine(ISD::SUB);
1769   setTargetDAGCombine(ISD::LOAD);
1770   setTargetDAGCombine(ISD::MLOAD);
1771   setTargetDAGCombine(ISD::STORE);
1772   setTargetDAGCombine(ISD::MSTORE);
1773   setTargetDAGCombine(ISD::ZERO_EXTEND);
1774   setTargetDAGCombine(ISD::ANY_EXTEND);
1775   setTargetDAGCombine(ISD::SIGN_EXTEND);
1776   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1777   setTargetDAGCombine(ISD::SINT_TO_FP);
1778   setTargetDAGCombine(ISD::UINT_TO_FP);
1779   setTargetDAGCombine(ISD::SETCC);
1780   setTargetDAGCombine(ISD::BUILD_VECTOR);
1781   setTargetDAGCombine(ISD::MUL);
1782   setTargetDAGCombine(ISD::XOR);
1783
1784   computeRegisterProperties(Subtarget->getRegisterInfo());
1785
1786   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1787   MaxStoresPerMemsetOptSize = 8;
1788   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1789   MaxStoresPerMemcpyOptSize = 4;
1790   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1791   MaxStoresPerMemmoveOptSize = 4;
1792   setPrefLoopAlignment(4); // 2^4 bytes.
1793
1794   // A predictable cmov does not hurt on an in-order CPU.
1795   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1796   PredictableSelectIsExpensive = !Subtarget->isAtom();
1797   EnableExtLdPromotion = true;
1798   setPrefFunctionAlignment(4); // 2^4 bytes.
1799
1800   verifyIntrinsicTables();
1801 }
1802
1803 // This has so far only been implemented for 64-bit MachO.
1804 bool X86TargetLowering::useLoadStackGuardNode() const {
1805   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1806 }
1807
1808 TargetLoweringBase::LegalizeTypeAction
1809 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1810   if (ExperimentalVectorWideningLegalization &&
1811       VT.getVectorNumElements() != 1 &&
1812       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1813     return TypeWidenVector;
1814
1815   return TargetLoweringBase::getPreferredVectorAction(VT);
1816 }
1817
1818 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1819                                           EVT VT) const {
1820   if (!VT.isVector())
1821     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1822
1823   const unsigned NumElts = VT.getVectorNumElements();
1824   const EVT EltVT = VT.getVectorElementType();
1825   if (VT.is512BitVector()) {
1826     if (Subtarget->hasAVX512())
1827       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1828           EltVT == MVT::f32 || EltVT == MVT::f64)
1829         switch(NumElts) {
1830         case  8: return MVT::v8i1;
1831         case 16: return MVT::v16i1;
1832       }
1833     if (Subtarget->hasBWI())
1834       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1835         switch(NumElts) {
1836         case 32: return MVT::v32i1;
1837         case 64: return MVT::v64i1;
1838       }
1839   }
1840
1841   if (VT.is256BitVector() || VT.is128BitVector()) {
1842     if (Subtarget->hasVLX())
1843       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1844           EltVT == MVT::f32 || EltVT == MVT::f64)
1845         switch(NumElts) {
1846         case 2: return MVT::v2i1;
1847         case 4: return MVT::v4i1;
1848         case 8: return MVT::v8i1;
1849       }
1850     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1851       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1852         switch(NumElts) {
1853         case  8: return MVT::v8i1;
1854         case 16: return MVT::v16i1;
1855         case 32: return MVT::v32i1;
1856       }
1857   }
1858
1859   return VT.changeVectorElementTypeToInteger();
1860 }
1861
1862 /// Helper for getByValTypeAlignment to determine
1863 /// the desired ByVal argument alignment.
1864 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1865   if (MaxAlign == 16)
1866     return;
1867   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1868     if (VTy->getBitWidth() == 128)
1869       MaxAlign = 16;
1870   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1871     unsigned EltAlign = 0;
1872     getMaxByValAlign(ATy->getElementType(), EltAlign);
1873     if (EltAlign > MaxAlign)
1874       MaxAlign = EltAlign;
1875   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1876     for (auto *EltTy : STy->elements()) {
1877       unsigned EltAlign = 0;
1878       getMaxByValAlign(EltTy, EltAlign);
1879       if (EltAlign > MaxAlign)
1880         MaxAlign = EltAlign;
1881       if (MaxAlign == 16)
1882         break;
1883     }
1884   }
1885 }
1886
1887 /// Return the desired alignment for ByVal aggregate
1888 /// function arguments in the caller parameter area. For X86, aggregates
1889 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1890 /// are at 4-byte boundaries.
1891 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1892                                                   const DataLayout &DL) const {
1893   if (Subtarget->is64Bit()) {
1894     // Max of 8 and alignment of type.
1895     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1896     if (TyAlign > 8)
1897       return TyAlign;
1898     return 8;
1899   }
1900
1901   unsigned Align = 4;
1902   if (Subtarget->hasSSE1())
1903     getMaxByValAlign(Ty, Align);
1904   return Align;
1905 }
1906
1907 /// Returns the target specific optimal type for load
1908 /// and store operations as a result of memset, memcpy, and memmove
1909 /// lowering. If DstAlign is zero that means it's safe to destination
1910 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1911 /// means there isn't a need to check it against alignment requirement,
1912 /// probably because the source does not need to be loaded. If 'IsMemset' is
1913 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1914 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1915 /// source is constant so it does not need to be loaded.
1916 /// It returns EVT::Other if the type should be determined using generic
1917 /// target-independent logic.
1918 EVT
1919 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1920                                        unsigned DstAlign, unsigned SrcAlign,
1921                                        bool IsMemset, bool ZeroMemset,
1922                                        bool MemcpyStrSrc,
1923                                        MachineFunction &MF) const {
1924   const Function *F = MF.getFunction();
1925   if ((!IsMemset || ZeroMemset) &&
1926       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1927     if (Size >= 16 &&
1928         (!Subtarget->isUnalignedMem16Slow() ||
1929          ((DstAlign == 0 || DstAlign >= 16) &&
1930           (SrcAlign == 0 || SrcAlign >= 16)))) {
1931       if (Size >= 32) {
1932         // FIXME: Check if unaligned 32-byte accesses are slow.
1933         if (Subtarget->hasInt256())
1934           return MVT::v8i32;
1935         if (Subtarget->hasFp256())
1936           return MVT::v8f32;
1937       }
1938       if (Subtarget->hasSSE2())
1939         return MVT::v4i32;
1940       if (Subtarget->hasSSE1())
1941         return MVT::v4f32;
1942     } else if (!MemcpyStrSrc && Size >= 8 &&
1943                !Subtarget->is64Bit() &&
1944                Subtarget->hasSSE2()) {
1945       // Do not use f64 to lower memcpy if source is string constant. It's
1946       // better to use i32 to avoid the loads.
1947       return MVT::f64;
1948     }
1949   }
1950   // This is a compromise. If we reach here, unaligned accesses may be slow on
1951   // this target. However, creating smaller, aligned accesses could be even
1952   // slower and would certainly be a lot more code.
1953   if (Subtarget->is64Bit() && Size >= 8)
1954     return MVT::i64;
1955   return MVT::i32;
1956 }
1957
1958 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1959   if (VT == MVT::f32)
1960     return X86ScalarSSEf32;
1961   else if (VT == MVT::f64)
1962     return X86ScalarSSEf64;
1963   return true;
1964 }
1965
1966 bool
1967 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1968                                                   unsigned,
1969                                                   unsigned,
1970                                                   bool *Fast) const {
1971   if (Fast) {
1972     switch (VT.getSizeInBits()) {
1973     default:
1974       // 8-byte and under are always assumed to be fast.
1975       *Fast = true;
1976       break;
1977     case 128:
1978       *Fast = !Subtarget->isUnalignedMem16Slow();
1979       break;
1980     case 256:
1981       *Fast = !Subtarget->isUnalignedMem32Slow();
1982       break;
1983     // TODO: What about AVX-512 (512-bit) accesses?
1984     }
1985   }
1986   // Misaligned accesses of any size are always allowed.
1987   return true;
1988 }
1989
1990 /// Return the entry encoding for a jump table in the
1991 /// current function.  The returned value is a member of the
1992 /// MachineJumpTableInfo::JTEntryKind enum.
1993 unsigned X86TargetLowering::getJumpTableEncoding() const {
1994   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1995   // symbol.
1996   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1997       Subtarget->isPICStyleGOT())
1998     return MachineJumpTableInfo::EK_Custom32;
1999
2000   // Otherwise, use the normal jump table encoding heuristics.
2001   return TargetLowering::getJumpTableEncoding();
2002 }
2003
2004 bool X86TargetLowering::useSoftFloat() const {
2005   return Subtarget->useSoftFloat();
2006 }
2007
2008 const MCExpr *
2009 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2010                                              const MachineBasicBlock *MBB,
2011                                              unsigned uid,MCContext &Ctx) const{
2012   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2013          Subtarget->isPICStyleGOT());
2014   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2015   // entries.
2016   return MCSymbolRefExpr::create(MBB->getSymbol(),
2017                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2018 }
2019
2020 /// Returns relocation base for the given PIC jumptable.
2021 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2022                                                     SelectionDAG &DAG) const {
2023   if (!Subtarget->is64Bit())
2024     // This doesn't have SDLoc associated with it, but is not really the
2025     // same as a Register.
2026     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2027                        getPointerTy(DAG.getDataLayout()));
2028   return Table;
2029 }
2030
2031 /// This returns the relocation base for the given PIC jumptable,
2032 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2033 const MCExpr *X86TargetLowering::
2034 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2035                              MCContext &Ctx) const {
2036   // X86-64 uses RIP relative addressing based on the jump table label.
2037   if (Subtarget->isPICStyleRIPRel())
2038     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2039
2040   // Otherwise, the reference is relative to the PIC base.
2041   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2042 }
2043
2044 std::pair<const TargetRegisterClass *, uint8_t>
2045 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2046                                            MVT VT) const {
2047   const TargetRegisterClass *RRC = nullptr;
2048   uint8_t Cost = 1;
2049   switch (VT.SimpleTy) {
2050   default:
2051     return TargetLowering::findRepresentativeClass(TRI, VT);
2052   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2053     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2054     break;
2055   case MVT::x86mmx:
2056     RRC = &X86::VR64RegClass;
2057     break;
2058   case MVT::f32: case MVT::f64:
2059   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2060   case MVT::v4f32: case MVT::v2f64:
2061   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2062   case MVT::v4f64:
2063     RRC = &X86::VR128RegClass;
2064     break;
2065   }
2066   return std::make_pair(RRC, Cost);
2067 }
2068
2069 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2070                                                unsigned &Offset) const {
2071   if (!Subtarget->isTargetLinux())
2072     return false;
2073
2074   if (Subtarget->is64Bit()) {
2075     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2076     Offset = 0x28;
2077     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2078       AddressSpace = 256;
2079     else
2080       AddressSpace = 257;
2081   } else {
2082     // %gs:0x14 on i386
2083     Offset = 0x14;
2084     AddressSpace = 256;
2085   }
2086   return true;
2087 }
2088
2089 /// Android provides a fixed TLS slot for the SafeStack pointer.
2090 /// See the definition of TLS_SLOT_SAFESTACK in
2091 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2092 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2093                                                     unsigned &Offset) const {
2094   if (!Subtarget->isTargetAndroid())
2095     return false;
2096
2097   if (Subtarget->is64Bit()) {
2098     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2099     Offset = 0x48;
2100     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2101       AddressSpace = 256;
2102     else
2103       AddressSpace = 257;
2104   } else {
2105     // %gs:0x24 on i386
2106     Offset = 0x24;
2107     AddressSpace = 256;
2108   }
2109   return true;
2110 }
2111
2112 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2113                                             unsigned DestAS) const {
2114   assert(SrcAS != DestAS && "Expected different address spaces!");
2115
2116   return SrcAS < 256 && DestAS < 256;
2117 }
2118
2119 //===----------------------------------------------------------------------===//
2120 //               Return Value Calling Convention Implementation
2121 //===----------------------------------------------------------------------===//
2122
2123 #include "X86GenCallingConv.inc"
2124
2125 bool X86TargetLowering::CanLowerReturn(
2126     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2127     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2128   SmallVector<CCValAssign, 16> RVLocs;
2129   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2130   return CCInfo.CheckReturn(Outs, RetCC_X86);
2131 }
2132
2133 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2134   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2135   return ScratchRegs;
2136 }
2137
2138 SDValue
2139 X86TargetLowering::LowerReturn(SDValue Chain,
2140                                CallingConv::ID CallConv, bool isVarArg,
2141                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2142                                const SmallVectorImpl<SDValue> &OutVals,
2143                                SDLoc dl, SelectionDAG &DAG) const {
2144   MachineFunction &MF = DAG.getMachineFunction();
2145   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2146
2147   SmallVector<CCValAssign, 16> RVLocs;
2148   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2149   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2150
2151   SDValue Flag;
2152   SmallVector<SDValue, 6> RetOps;
2153   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2154   // Operand #1 = Bytes To Pop
2155   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2156                    MVT::i16));
2157
2158   // Copy the result values into the output registers.
2159   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2160     CCValAssign &VA = RVLocs[i];
2161     assert(VA.isRegLoc() && "Can only return in registers!");
2162     SDValue ValToCopy = OutVals[i];
2163     EVT ValVT = ValToCopy.getValueType();
2164
2165     // Promote values to the appropriate types.
2166     if (VA.getLocInfo() == CCValAssign::SExt)
2167       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2168     else if (VA.getLocInfo() == CCValAssign::ZExt)
2169       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2170     else if (VA.getLocInfo() == CCValAssign::AExt) {
2171       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2172         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2173       else
2174         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2175     }
2176     else if (VA.getLocInfo() == CCValAssign::BCvt)
2177       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2178
2179     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2180            "Unexpected FP-extend for return value.");
2181
2182     // If this is x86-64, and we disabled SSE, we can't return FP values,
2183     // or SSE or MMX vectors.
2184     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2185          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2186           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2187       report_fatal_error("SSE register return with SSE disabled");
2188     }
2189     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2190     // llvm-gcc has never done it right and no one has noticed, so this
2191     // should be OK for now.
2192     if (ValVT == MVT::f64 &&
2193         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2194       report_fatal_error("SSE2 register return with SSE2 disabled");
2195
2196     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2197     // the RET instruction and handled by the FP Stackifier.
2198     if (VA.getLocReg() == X86::FP0 ||
2199         VA.getLocReg() == X86::FP1) {
2200       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2201       // change the value to the FP stack register class.
2202       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2203         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2204       RetOps.push_back(ValToCopy);
2205       // Don't emit a copytoreg.
2206       continue;
2207     }
2208
2209     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2210     // which is returned in RAX / RDX.
2211     if (Subtarget->is64Bit()) {
2212       if (ValVT == MVT::x86mmx) {
2213         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2214           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2215           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2216                                   ValToCopy);
2217           // If we don't have SSE2 available, convert to v4f32 so the generated
2218           // register is legal.
2219           if (!Subtarget->hasSSE2())
2220             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2221         }
2222       }
2223     }
2224
2225     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2226     Flag = Chain.getValue(1);
2227     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2228   }
2229
2230   // All x86 ABIs require that for returning structs by value we copy
2231   // the sret argument into %rax/%eax (depending on ABI) for the return.
2232   // We saved the argument into a virtual register in the entry block,
2233   // so now we copy the value out and into %rax/%eax.
2234   //
2235   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2236   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2237   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2238   // either case FuncInfo->setSRetReturnReg() will have been called.
2239   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2240     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2241                                      getPointerTy(MF.getDataLayout()));
2242
2243     unsigned RetValReg
2244         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2245           X86::RAX : X86::EAX;
2246     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2247     Flag = Chain.getValue(1);
2248
2249     // RAX/EAX now acts like a return value.
2250     RetOps.push_back(
2251         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2252   }
2253
2254   RetOps[0] = Chain;  // Update chain.
2255
2256   // Add the flag if we have it.
2257   if (Flag.getNode())
2258     RetOps.push_back(Flag);
2259
2260   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2261 }
2262
2263 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2264   if (N->getNumValues() != 1)
2265     return false;
2266   if (!N->hasNUsesOfValue(1, 0))
2267     return false;
2268
2269   SDValue TCChain = Chain;
2270   SDNode *Copy = *N->use_begin();
2271   if (Copy->getOpcode() == ISD::CopyToReg) {
2272     // If the copy has a glue operand, we conservatively assume it isn't safe to
2273     // perform a tail call.
2274     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2275       return false;
2276     TCChain = Copy->getOperand(0);
2277   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2278     return false;
2279
2280   bool HasRet = false;
2281   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2282        UI != UE; ++UI) {
2283     if (UI->getOpcode() != X86ISD::RET_FLAG)
2284       return false;
2285     // If we are returning more than one value, we can definitely
2286     // not make a tail call see PR19530
2287     if (UI->getNumOperands() > 4)
2288       return false;
2289     if (UI->getNumOperands() == 4 &&
2290         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2291       return false;
2292     HasRet = true;
2293   }
2294
2295   if (!HasRet)
2296     return false;
2297
2298   Chain = TCChain;
2299   return true;
2300 }
2301
2302 EVT
2303 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2304                                             ISD::NodeType ExtendKind) const {
2305   MVT ReturnMVT;
2306   // TODO: Is this also valid on 32-bit?
2307   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2308     ReturnMVT = MVT::i8;
2309   else
2310     ReturnMVT = MVT::i32;
2311
2312   EVT MinVT = getRegisterType(Context, ReturnMVT);
2313   return VT.bitsLT(MinVT) ? MinVT : VT;
2314 }
2315
2316 /// Lower the result values of a call into the
2317 /// appropriate copies out of appropriate physical registers.
2318 ///
2319 SDValue
2320 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2321                                    CallingConv::ID CallConv, bool isVarArg,
2322                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2323                                    SDLoc dl, SelectionDAG &DAG,
2324                                    SmallVectorImpl<SDValue> &InVals) const {
2325
2326   // Assign locations to each value returned by this call.
2327   SmallVector<CCValAssign, 16> RVLocs;
2328   bool Is64Bit = Subtarget->is64Bit();
2329   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2330                  *DAG.getContext());
2331   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2332
2333   // Copy all of the result registers out of their specified physreg.
2334   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2335     CCValAssign &VA = RVLocs[i];
2336     EVT CopyVT = VA.getLocVT();
2337
2338     // If this is x86-64, and we disabled SSE, we can't return FP values
2339     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2340         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2341       report_fatal_error("SSE register return with SSE disabled");
2342     }
2343
2344     // If we prefer to use the value in xmm registers, copy it out as f80 and
2345     // use a truncate to move it from fp stack reg to xmm reg.
2346     bool RoundAfterCopy = false;
2347     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2348         isScalarFPTypeInSSEReg(VA.getValVT())) {
2349       CopyVT = MVT::f80;
2350       RoundAfterCopy = (CopyVT != VA.getLocVT());
2351     }
2352
2353     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2354                                CopyVT, InFlag).getValue(1);
2355     SDValue Val = Chain.getValue(0);
2356
2357     if (RoundAfterCopy)
2358       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2359                         // This truncation won't change the value.
2360                         DAG.getIntPtrConstant(1, dl));
2361
2362     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2363       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2364
2365     InFlag = Chain.getValue(2);
2366     InVals.push_back(Val);
2367   }
2368
2369   return Chain;
2370 }
2371
2372 //===----------------------------------------------------------------------===//
2373 //                C & StdCall & Fast Calling Convention implementation
2374 //===----------------------------------------------------------------------===//
2375 //  StdCall calling convention seems to be standard for many Windows' API
2376 //  routines and around. It differs from C calling convention just a little:
2377 //  callee should clean up the stack, not caller. Symbols should be also
2378 //  decorated in some fancy way :) It doesn't support any vector arguments.
2379 //  For info on fast calling convention see Fast Calling Convention (tail call)
2380 //  implementation LowerX86_32FastCCCallTo.
2381
2382 /// CallIsStructReturn - Determines whether a call uses struct return
2383 /// semantics.
2384 enum StructReturnType {
2385   NotStructReturn,
2386   RegStructReturn,
2387   StackStructReturn
2388 };
2389 static StructReturnType
2390 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2391   if (Outs.empty())
2392     return NotStructReturn;
2393
2394   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2395   if (!Flags.isSRet())
2396     return NotStructReturn;
2397   if (Flags.isInReg())
2398     return RegStructReturn;
2399   return StackStructReturn;
2400 }
2401
2402 /// Determines whether a function uses struct return semantics.
2403 static StructReturnType
2404 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2405   if (Ins.empty())
2406     return NotStructReturn;
2407
2408   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2409   if (!Flags.isSRet())
2410     return NotStructReturn;
2411   if (Flags.isInReg())
2412     return RegStructReturn;
2413   return StackStructReturn;
2414 }
2415
2416 /// Make a copy of an aggregate at address specified by "Src" to address
2417 /// "Dst" with size and alignment information specified by the specific
2418 /// parameter attribute. The copy will be passed as a byval function parameter.
2419 static SDValue
2420 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2421                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2422                           SDLoc dl) {
2423   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2424
2425   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2426                        /*isVolatile*/false, /*AlwaysInline=*/true,
2427                        /*isTailCall*/false,
2428                        MachinePointerInfo(), MachinePointerInfo());
2429 }
2430
2431 /// Return true if the calling convention is one that
2432 /// supports tail call optimization.
2433 static bool IsTailCallConvention(CallingConv::ID CC) {
2434   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2435           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2436 }
2437
2438 /// \brief Return true if the calling convention is a C calling convention.
2439 static bool IsCCallConvention(CallingConv::ID CC) {
2440   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2441           CC == CallingConv::X86_64_SysV);
2442 }
2443
2444 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2445   auto Attr =
2446       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2447   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2448     return false;
2449
2450   CallSite CS(CI);
2451   CallingConv::ID CalleeCC = CS.getCallingConv();
2452   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2453     return false;
2454
2455   return true;
2456 }
2457
2458 /// Return true if the function is being made into
2459 /// a tailcall target by changing its ABI.
2460 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2461                                    bool GuaranteedTailCallOpt) {
2462   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2463 }
2464
2465 SDValue
2466 X86TargetLowering::LowerMemArgument(SDValue Chain,
2467                                     CallingConv::ID CallConv,
2468                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2469                                     SDLoc dl, SelectionDAG &DAG,
2470                                     const CCValAssign &VA,
2471                                     MachineFrameInfo *MFI,
2472                                     unsigned i) const {
2473   // Create the nodes corresponding to a load from this parameter slot.
2474   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2475   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2476       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2477   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2478   EVT ValVT;
2479
2480   // If value is passed by pointer we have address passed instead of the value
2481   // itself.
2482   bool ExtendedInMem = VA.isExtInLoc() &&
2483     VA.getValVT().getScalarType() == MVT::i1;
2484
2485   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2486     ValVT = VA.getLocVT();
2487   else
2488     ValVT = VA.getValVT();
2489
2490   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2491   // changed with more analysis.
2492   // In case of tail call optimization mark all arguments mutable. Since they
2493   // could be overwritten by lowering of arguments in case of a tail call.
2494   if (Flags.isByVal()) {
2495     unsigned Bytes = Flags.getByValSize();
2496     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2497     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2498     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2499   } else {
2500     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2501                                     VA.getLocMemOffset(), isImmutable);
2502     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2503     SDValue Val = DAG.getLoad(
2504         ValVT, dl, Chain, FIN,
2505         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2506         false, false, 0);
2507     return ExtendedInMem ?
2508       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2509   }
2510 }
2511
2512 // FIXME: Get this from tablegen.
2513 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2514                                                 const X86Subtarget *Subtarget) {
2515   assert(Subtarget->is64Bit());
2516
2517   if (Subtarget->isCallingConvWin64(CallConv)) {
2518     static const MCPhysReg GPR64ArgRegsWin64[] = {
2519       X86::RCX, X86::RDX, X86::R8,  X86::R9
2520     };
2521     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2522   }
2523
2524   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2525     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2526   };
2527   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2528 }
2529
2530 // FIXME: Get this from tablegen.
2531 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2532                                                 CallingConv::ID CallConv,
2533                                                 const X86Subtarget *Subtarget) {
2534   assert(Subtarget->is64Bit());
2535   if (Subtarget->isCallingConvWin64(CallConv)) {
2536     // The XMM registers which might contain var arg parameters are shadowed
2537     // in their paired GPR.  So we only need to save the GPR to their home
2538     // slots.
2539     // TODO: __vectorcall will change this.
2540     return None;
2541   }
2542
2543   const Function *Fn = MF.getFunction();
2544   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2545   bool isSoftFloat = Subtarget->useSoftFloat();
2546   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2547          "SSE register cannot be used when SSE is disabled!");
2548   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2549     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2550     // registers.
2551     return None;
2552
2553   static const MCPhysReg XMMArgRegs64Bit[] = {
2554     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2555     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2556   };
2557   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2558 }
2559
2560 SDValue X86TargetLowering::LowerFormalArguments(
2561     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2562     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2563     SmallVectorImpl<SDValue> &InVals) const {
2564   MachineFunction &MF = DAG.getMachineFunction();
2565   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2566   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2567
2568   const Function* Fn = MF.getFunction();
2569   if (Fn->hasExternalLinkage() &&
2570       Subtarget->isTargetCygMing() &&
2571       Fn->getName() == "main")
2572     FuncInfo->setForceFramePointer(true);
2573
2574   MachineFrameInfo *MFI = MF.getFrameInfo();
2575   bool Is64Bit = Subtarget->is64Bit();
2576   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2577
2578   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2579          "Var args not supported with calling convention fastcc, ghc or hipe");
2580
2581   // Assign locations to all of the incoming arguments.
2582   SmallVector<CCValAssign, 16> ArgLocs;
2583   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2584
2585   // Allocate shadow area for Win64
2586   if (IsWin64)
2587     CCInfo.AllocateStack(32, 8);
2588
2589   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2590
2591   unsigned LastVal = ~0U;
2592   SDValue ArgValue;
2593   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2594     CCValAssign &VA = ArgLocs[i];
2595     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2596     // places.
2597     assert(VA.getValNo() != LastVal &&
2598            "Don't support value assigned to multiple locs yet");
2599     (void)LastVal;
2600     LastVal = VA.getValNo();
2601
2602     if (VA.isRegLoc()) {
2603       EVT RegVT = VA.getLocVT();
2604       const TargetRegisterClass *RC;
2605       if (RegVT == MVT::i32)
2606         RC = &X86::GR32RegClass;
2607       else if (Is64Bit && RegVT == MVT::i64)
2608         RC = &X86::GR64RegClass;
2609       else if (RegVT == MVT::f32)
2610         RC = &X86::FR32RegClass;
2611       else if (RegVT == MVT::f64)
2612         RC = &X86::FR64RegClass;
2613       else if (RegVT.is512BitVector())
2614         RC = &X86::VR512RegClass;
2615       else if (RegVT.is256BitVector())
2616         RC = &X86::VR256RegClass;
2617       else if (RegVT.is128BitVector())
2618         RC = &X86::VR128RegClass;
2619       else if (RegVT == MVT::x86mmx)
2620         RC = &X86::VR64RegClass;
2621       else if (RegVT == MVT::i1)
2622         RC = &X86::VK1RegClass;
2623       else if (RegVT == MVT::v8i1)
2624         RC = &X86::VK8RegClass;
2625       else if (RegVT == MVT::v16i1)
2626         RC = &X86::VK16RegClass;
2627       else if (RegVT == MVT::v32i1)
2628         RC = &X86::VK32RegClass;
2629       else if (RegVT == MVT::v64i1)
2630         RC = &X86::VK64RegClass;
2631       else
2632         llvm_unreachable("Unknown argument type!");
2633
2634       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2635       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2636
2637       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2638       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2639       // right size.
2640       if (VA.getLocInfo() == CCValAssign::SExt)
2641         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2642                                DAG.getValueType(VA.getValVT()));
2643       else if (VA.getLocInfo() == CCValAssign::ZExt)
2644         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2645                                DAG.getValueType(VA.getValVT()));
2646       else if (VA.getLocInfo() == CCValAssign::BCvt)
2647         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2648
2649       if (VA.isExtInLoc()) {
2650         // Handle MMX values passed in XMM regs.
2651         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2652           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2653         else
2654           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2655       }
2656     } else {
2657       assert(VA.isMemLoc());
2658       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2659     }
2660
2661     // If value is passed via pointer - do a load.
2662     if (VA.getLocInfo() == CCValAssign::Indirect)
2663       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2664                              MachinePointerInfo(), false, false, false, 0);
2665
2666     InVals.push_back(ArgValue);
2667   }
2668
2669   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2670     // All x86 ABIs require that for returning structs by value we copy the
2671     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2672     // the argument into a virtual register so that we can access it from the
2673     // return points.
2674     if (Ins[i].Flags.isSRet()) {
2675       unsigned Reg = FuncInfo->getSRetReturnReg();
2676       if (!Reg) {
2677         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2678         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2679         FuncInfo->setSRetReturnReg(Reg);
2680       }
2681       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2682       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2683       break;
2684     }
2685   }
2686
2687   unsigned StackSize = CCInfo.getNextStackOffset();
2688   // Align stack specially for tail calls.
2689   if (FuncIsMadeTailCallSafe(CallConv,
2690                              MF.getTarget().Options.GuaranteedTailCallOpt))
2691     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2692
2693   // If the function takes variable number of arguments, make a frame index for
2694   // the start of the first vararg value... for expansion of llvm.va_start. We
2695   // can skip this if there are no va_start calls.
2696   if (MFI->hasVAStart() &&
2697       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2698                    CallConv != CallingConv::X86_ThisCall))) {
2699     FuncInfo->setVarArgsFrameIndex(
2700         MFI->CreateFixedObject(1, StackSize, true));
2701   }
2702
2703   MachineModuleInfo &MMI = MF.getMMI();
2704   const Function *WinEHParent = nullptr;
2705   if (MMI.hasWinEHFuncInfo(Fn))
2706     WinEHParent = MMI.getWinEHParent(Fn);
2707   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2708
2709   // Figure out if XMM registers are in use.
2710   assert(!(Subtarget->useSoftFloat() &&
2711            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2712          "SSE register cannot be used when SSE is disabled!");
2713
2714   // 64-bit calling conventions support varargs and register parameters, so we
2715   // have to do extra work to spill them in the prologue.
2716   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2717     // Find the first unallocated argument registers.
2718     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2719     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2720     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2721     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2722     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2723            "SSE register cannot be used when SSE is disabled!");
2724
2725     // Gather all the live in physical registers.
2726     SmallVector<SDValue, 6> LiveGPRs;
2727     SmallVector<SDValue, 8> LiveXMMRegs;
2728     SDValue ALVal;
2729     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2730       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2731       LiveGPRs.push_back(
2732           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2733     }
2734     if (!ArgXMMs.empty()) {
2735       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2736       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2737       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2738         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2739         LiveXMMRegs.push_back(
2740             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2741       }
2742     }
2743
2744     if (IsWin64) {
2745       // Get to the caller-allocated home save location.  Add 8 to account
2746       // for the return address.
2747       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2748       FuncInfo->setRegSaveFrameIndex(
2749           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2750       // Fixup to set vararg frame on shadow area (4 x i64).
2751       if (NumIntRegs < 4)
2752         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2753     } else {
2754       // For X86-64, if there are vararg parameters that are passed via
2755       // registers, then we must store them to their spots on the stack so
2756       // they may be loaded by deferencing the result of va_next.
2757       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2758       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2759       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2760           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2761     }
2762
2763     // Store the integer parameter registers.
2764     SmallVector<SDValue, 8> MemOps;
2765     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2766                                       getPointerTy(DAG.getDataLayout()));
2767     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2768     for (SDValue Val : LiveGPRs) {
2769       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2770                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2771       SDValue Store =
2772           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2773                        MachinePointerInfo::getFixedStack(
2774                            DAG.getMachineFunction(),
2775                            FuncInfo->getRegSaveFrameIndex(), Offset),
2776                        false, false, 0);
2777       MemOps.push_back(Store);
2778       Offset += 8;
2779     }
2780
2781     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2782       // Now store the XMM (fp + vector) parameter registers.
2783       SmallVector<SDValue, 12> SaveXMMOps;
2784       SaveXMMOps.push_back(Chain);
2785       SaveXMMOps.push_back(ALVal);
2786       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2787                              FuncInfo->getRegSaveFrameIndex(), dl));
2788       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2789                              FuncInfo->getVarArgsFPOffset(), dl));
2790       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2791                         LiveXMMRegs.end());
2792       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2793                                    MVT::Other, SaveXMMOps));
2794     }
2795
2796     if (!MemOps.empty())
2797       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2798   }
2799
2800   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2801     // Find the largest legal vector type.
2802     MVT VecVT = MVT::Other;
2803     // FIXME: Only some x86_32 calling conventions support AVX512.
2804     if (Subtarget->hasAVX512() &&
2805         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2806                      CallConv == CallingConv::Intel_OCL_BI)))
2807       VecVT = MVT::v16f32;
2808     else if (Subtarget->hasAVX())
2809       VecVT = MVT::v8f32;
2810     else if (Subtarget->hasSSE2())
2811       VecVT = MVT::v4f32;
2812
2813     // We forward some GPRs and some vector types.
2814     SmallVector<MVT, 2> RegParmTypes;
2815     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2816     RegParmTypes.push_back(IntVT);
2817     if (VecVT != MVT::Other)
2818       RegParmTypes.push_back(VecVT);
2819
2820     // Compute the set of forwarded registers. The rest are scratch.
2821     SmallVectorImpl<ForwardedRegister> &Forwards =
2822         FuncInfo->getForwardedMustTailRegParms();
2823     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2824
2825     // Conservatively forward AL on x86_64, since it might be used for varargs.
2826     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2827       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2828       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2829     }
2830
2831     // Copy all forwards from physical to virtual registers.
2832     for (ForwardedRegister &F : Forwards) {
2833       // FIXME: Can we use a less constrained schedule?
2834       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2835       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2836       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2837     }
2838   }
2839
2840   // Some CCs need callee pop.
2841   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2842                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2843     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2844   } else {
2845     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2846     // If this is an sret function, the return should pop the hidden pointer.
2847     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2848         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2849         argsAreStructReturn(Ins) == StackStructReturn)
2850       FuncInfo->setBytesToPopOnReturn(4);
2851   }
2852
2853   if (!Is64Bit) {
2854     // RegSaveFrameIndex is X86-64 only.
2855     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2856     if (CallConv == CallingConv::X86_FastCall ||
2857         CallConv == CallingConv::X86_ThisCall)
2858       // fastcc functions can't have varargs.
2859       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2860   }
2861
2862   FuncInfo->setArgumentStackSize(StackSize);
2863
2864   if (IsWinEHParent) {
2865     if (Is64Bit) {
2866       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2867       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2868       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2869       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2870       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2871                            MachinePointerInfo::getFixedStack(
2872                                DAG.getMachineFunction(), UnwindHelpFI),
2873                            /*isVolatile=*/true,
2874                            /*isNonTemporal=*/false, /*Alignment=*/0);
2875     } else {
2876       // Functions using Win32 EH are considered to have opaque SP adjustments
2877       // to force local variables to be addressed from the frame or base
2878       // pointers.
2879       MFI->setHasOpaqueSPAdjustment(true);
2880     }
2881   }
2882
2883   return Chain;
2884 }
2885
2886 SDValue
2887 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2888                                     SDValue StackPtr, SDValue Arg,
2889                                     SDLoc dl, SelectionDAG &DAG,
2890                                     const CCValAssign &VA,
2891                                     ISD::ArgFlagsTy Flags) const {
2892   unsigned LocMemOffset = VA.getLocMemOffset();
2893   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2894   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2895                        StackPtr, PtrOff);
2896   if (Flags.isByVal())
2897     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2898
2899   return DAG.getStore(
2900       Chain, dl, Arg, PtrOff,
2901       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2902       false, false, 0);
2903 }
2904
2905 /// Emit a load of return address if tail call
2906 /// optimization is performed and it is required.
2907 SDValue
2908 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2909                                            SDValue &OutRetAddr, SDValue Chain,
2910                                            bool IsTailCall, bool Is64Bit,
2911                                            int FPDiff, SDLoc dl) const {
2912   // Adjust the Return address stack slot.
2913   EVT VT = getPointerTy(DAG.getDataLayout());
2914   OutRetAddr = getReturnAddressFrameIndex(DAG);
2915
2916   // Load the "old" Return address.
2917   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2918                            false, false, false, 0);
2919   return SDValue(OutRetAddr.getNode(), 1);
2920 }
2921
2922 /// Emit a store of the return address if tail call
2923 /// optimization is performed and it is required (FPDiff!=0).
2924 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2925                                         SDValue Chain, SDValue RetAddrFrIdx,
2926                                         EVT PtrVT, unsigned SlotSize,
2927                                         int FPDiff, SDLoc dl) {
2928   // Store the return address to the appropriate stack slot.
2929   if (!FPDiff) return Chain;
2930   // Calculate the new stack slot for the return address.
2931   int NewReturnAddrFI =
2932     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2933                                          false);
2934   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2935   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2936                        MachinePointerInfo::getFixedStack(
2937                            DAG.getMachineFunction(), NewReturnAddrFI),
2938                        false, false, 0);
2939   return Chain;
2940 }
2941
2942 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2943 /// operation of specified width.
2944 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2945                        SDValue V2) {
2946   unsigned NumElems = VT.getVectorNumElements();
2947   SmallVector<int, 8> Mask;
2948   Mask.push_back(NumElems);
2949   for (unsigned i = 1; i != NumElems; ++i)
2950     Mask.push_back(i);
2951   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2952 }
2953
2954 /// Check if the fall through instruction after a call site is unreachable.
2955 /// FIXME: This will fail if there are interesting non-code generating IR
2956 /// instructions between the call and the unreachable (lifetime.end). In
2957 /// practice, this should be rare because optimizations like to delete non-call
2958 /// code before unreachable.
2959 static bool isCallFollowedByUnreachable(ImmutableCallSite CS) {
2960   const Instruction *NextInst;
2961   if (auto *II = dyn_cast<InvokeInst>(CS.getInstruction()))
2962     NextInst = II->getNormalDest()->getFirstNonPHIOrDbg();
2963   else
2964     NextInst = CS.getInstruction()->getNextNode();
2965   return isa<UnreachableInst>(NextInst);
2966 }
2967
2968 SDValue
2969 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2970                              SmallVectorImpl<SDValue> &InVals) const {
2971   SelectionDAG &DAG                     = CLI.DAG;
2972   SDLoc &dl                             = CLI.DL;
2973   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2974   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2975   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2976   SDValue Chain                         = CLI.Chain;
2977   SDValue Callee                        = CLI.Callee;
2978   CallingConv::ID CallConv              = CLI.CallConv;
2979   bool &isTailCall                      = CLI.IsTailCall;
2980   bool isVarArg                         = CLI.IsVarArg;
2981
2982   MachineFunction &MF = DAG.getMachineFunction();
2983   bool Is64Bit        = Subtarget->is64Bit();
2984   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2985   StructReturnType SR = callIsStructReturn(Outs);
2986   bool IsSibcall      = false;
2987   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2988   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2989
2990   if (Attr.getValueAsString() == "true")
2991     isTailCall = false;
2992
2993   if (Subtarget->isPICStyleGOT() &&
2994       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2995     // If we are using a GOT, disable tail calls to external symbols with
2996     // default visibility. Tail calling such a symbol requires using a GOT
2997     // relocation, which forces early binding of the symbol. This breaks code
2998     // that require lazy function symbol resolution. Using musttail or
2999     // GuaranteedTailCallOpt will override this.
3000     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3001     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3002                G->getGlobal()->hasDefaultVisibility()))
3003       isTailCall = false;
3004   }
3005
3006   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3007   if (IsMustTail) {
3008     // Force this to be a tail call.  The verifier rules are enough to ensure
3009     // that we can lower this successfully without moving the return address
3010     // around.
3011     isTailCall = true;
3012   } else if (isTailCall) {
3013     // Check if it's really possible to do a tail call.
3014     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3015                     isVarArg, SR != NotStructReturn,
3016                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3017                     Outs, OutVals, Ins, DAG);
3018
3019     // Sibcalls are automatically detected tailcalls which do not require
3020     // ABI changes.
3021     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3022       IsSibcall = true;
3023
3024     if (isTailCall)
3025       ++NumTailCalls;
3026   }
3027
3028   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
3029          "Var args not supported with calling convention fastcc, ghc or hipe");
3030
3031   // Analyze operands of the call, assigning locations to each operand.
3032   SmallVector<CCValAssign, 16> ArgLocs;
3033   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3034
3035   // Allocate shadow area for Win64
3036   if (IsWin64)
3037     CCInfo.AllocateStack(32, 8);
3038
3039   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3040
3041   // Get a count of how many bytes are to be pushed on the stack.
3042   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3043   if (IsSibcall)
3044     // This is a sibcall. The memory operands are available in caller's
3045     // own caller's stack.
3046     NumBytes = 0;
3047   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3048            IsTailCallConvention(CallConv))
3049     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3050
3051   int FPDiff = 0;
3052   if (isTailCall && !IsSibcall && !IsMustTail) {
3053     // Lower arguments at fp - stackoffset + fpdiff.
3054     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3055
3056     FPDiff = NumBytesCallerPushed - NumBytes;
3057
3058     // Set the delta of movement of the returnaddr stackslot.
3059     // But only set if delta is greater than previous delta.
3060     if (FPDiff < X86Info->getTCReturnAddrDelta())
3061       X86Info->setTCReturnAddrDelta(FPDiff);
3062   }
3063
3064   unsigned NumBytesToPush = NumBytes;
3065   unsigned NumBytesToPop = NumBytes;
3066
3067   // If we have an inalloca argument, all stack space has already been allocated
3068   // for us and be right at the top of the stack.  We don't support multiple
3069   // arguments passed in memory when using inalloca.
3070   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3071     NumBytesToPush = 0;
3072     if (!ArgLocs.back().isMemLoc())
3073       report_fatal_error("cannot use inalloca attribute on a register "
3074                          "parameter");
3075     if (ArgLocs.back().getLocMemOffset() != 0)
3076       report_fatal_error("any parameter with the inalloca attribute must be "
3077                          "the only memory argument");
3078   }
3079
3080   if (!IsSibcall)
3081     Chain = DAG.getCALLSEQ_START(
3082         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3083
3084   SDValue RetAddrFrIdx;
3085   // Load return address for tail calls.
3086   if (isTailCall && FPDiff)
3087     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3088                                     Is64Bit, FPDiff, dl);
3089
3090   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3091   SmallVector<SDValue, 8> MemOpChains;
3092   SDValue StackPtr;
3093
3094   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3095   // of tail call optimization arguments are handle later.
3096   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3097   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3098     // Skip inalloca arguments, they have already been written.
3099     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3100     if (Flags.isInAlloca())
3101       continue;
3102
3103     CCValAssign &VA = ArgLocs[i];
3104     EVT RegVT = VA.getLocVT();
3105     SDValue Arg = OutVals[i];
3106     bool isByVal = Flags.isByVal();
3107
3108     // Promote the value if needed.
3109     switch (VA.getLocInfo()) {
3110     default: llvm_unreachable("Unknown loc info!");
3111     case CCValAssign::Full: break;
3112     case CCValAssign::SExt:
3113       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3114       break;
3115     case CCValAssign::ZExt:
3116       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3117       break;
3118     case CCValAssign::AExt:
3119       if (Arg.getValueType().isVector() &&
3120           Arg.getValueType().getScalarType() == MVT::i1)
3121         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3122       else if (RegVT.is128BitVector()) {
3123         // Special case: passing MMX values in XMM registers.
3124         Arg = DAG.getBitcast(MVT::i64, Arg);
3125         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3126         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3127       } else
3128         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3129       break;
3130     case CCValAssign::BCvt:
3131       Arg = DAG.getBitcast(RegVT, Arg);
3132       break;
3133     case CCValAssign::Indirect: {
3134       // Store the argument.
3135       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3136       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3137       Chain = DAG.getStore(
3138           Chain, dl, Arg, SpillSlot,
3139           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3140           false, false, 0);
3141       Arg = SpillSlot;
3142       break;
3143     }
3144     }
3145
3146     if (VA.isRegLoc()) {
3147       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3148       if (isVarArg && IsWin64) {
3149         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3150         // shadow reg if callee is a varargs function.
3151         unsigned ShadowReg = 0;
3152         switch (VA.getLocReg()) {
3153         case X86::XMM0: ShadowReg = X86::RCX; break;
3154         case X86::XMM1: ShadowReg = X86::RDX; break;
3155         case X86::XMM2: ShadowReg = X86::R8; break;
3156         case X86::XMM3: ShadowReg = X86::R9; break;
3157         }
3158         if (ShadowReg)
3159           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3160       }
3161     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3162       assert(VA.isMemLoc());
3163       if (!StackPtr.getNode())
3164         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3165                                       getPointerTy(DAG.getDataLayout()));
3166       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3167                                              dl, DAG, VA, Flags));
3168     }
3169   }
3170
3171   if (!MemOpChains.empty())
3172     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3173
3174   if (Subtarget->isPICStyleGOT()) {
3175     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3176     // GOT pointer.
3177     if (!isTailCall) {
3178       RegsToPass.push_back(std::make_pair(
3179           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3180                                           getPointerTy(DAG.getDataLayout()))));
3181     } else {
3182       // If we are tail calling and generating PIC/GOT style code load the
3183       // address of the callee into ECX. The value in ecx is used as target of
3184       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3185       // for tail calls on PIC/GOT architectures. Normally we would just put the
3186       // address of GOT into ebx and then call target@PLT. But for tail calls
3187       // ebx would be restored (since ebx is callee saved) before jumping to the
3188       // target@PLT.
3189
3190       // Note: The actual moving to ECX is done further down.
3191       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3192       if (G && !G->getGlobal()->hasLocalLinkage() &&
3193           G->getGlobal()->hasDefaultVisibility())
3194         Callee = LowerGlobalAddress(Callee, DAG);
3195       else if (isa<ExternalSymbolSDNode>(Callee))
3196         Callee = LowerExternalSymbol(Callee, DAG);
3197     }
3198   }
3199
3200   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3201     // From AMD64 ABI document:
3202     // For calls that may call functions that use varargs or stdargs
3203     // (prototype-less calls or calls to functions containing ellipsis (...) in
3204     // the declaration) %al is used as hidden argument to specify the number
3205     // of SSE registers used. The contents of %al do not need to match exactly
3206     // the number of registers, but must be an ubound on the number of SSE
3207     // registers used and is in the range 0 - 8 inclusive.
3208
3209     // Count the number of XMM registers allocated.
3210     static const MCPhysReg XMMArgRegs[] = {
3211       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3212       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3213     };
3214     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3215     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3216            && "SSE registers cannot be used when SSE is disabled");
3217
3218     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3219                                         DAG.getConstant(NumXMMRegs, dl,
3220                                                         MVT::i8)));
3221   }
3222
3223   if (isVarArg && IsMustTail) {
3224     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3225     for (const auto &F : Forwards) {
3226       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3227       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3228     }
3229   }
3230
3231   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3232   // don't need this because the eligibility check rejects calls that require
3233   // shuffling arguments passed in memory.
3234   if (!IsSibcall && isTailCall) {
3235     // Force all the incoming stack arguments to be loaded from the stack
3236     // before any new outgoing arguments are stored to the stack, because the
3237     // outgoing stack slots may alias the incoming argument stack slots, and
3238     // the alias isn't otherwise explicit. This is slightly more conservative
3239     // than necessary, because it means that each store effectively depends
3240     // on every argument instead of just those arguments it would clobber.
3241     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3242
3243     SmallVector<SDValue, 8> MemOpChains2;
3244     SDValue FIN;
3245     int FI = 0;
3246     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3247       CCValAssign &VA = ArgLocs[i];
3248       if (VA.isRegLoc())
3249         continue;
3250       assert(VA.isMemLoc());
3251       SDValue Arg = OutVals[i];
3252       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3253       // Skip inalloca arguments.  They don't require any work.
3254       if (Flags.isInAlloca())
3255         continue;
3256       // Create frame index.
3257       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3258       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3259       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3260       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3261
3262       if (Flags.isByVal()) {
3263         // Copy relative to framepointer.
3264         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3265         if (!StackPtr.getNode())
3266           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3267                                         getPointerTy(DAG.getDataLayout()));
3268         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3269                              StackPtr, Source);
3270
3271         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3272                                                          ArgChain,
3273                                                          Flags, DAG, dl));
3274       } else {
3275         // Store relative to framepointer.
3276         MemOpChains2.push_back(DAG.getStore(
3277             ArgChain, dl, Arg, FIN,
3278             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3279             false, false, 0));
3280       }
3281     }
3282
3283     if (!MemOpChains2.empty())
3284       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3285
3286     // Store the return address to the appropriate stack slot.
3287     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3288                                      getPointerTy(DAG.getDataLayout()),
3289                                      RegInfo->getSlotSize(), FPDiff, dl);
3290   }
3291
3292   // Build a sequence of copy-to-reg nodes chained together with token chain
3293   // and flag operands which copy the outgoing args into registers.
3294   SDValue InFlag;
3295   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3296     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3297                              RegsToPass[i].second, InFlag);
3298     InFlag = Chain.getValue(1);
3299   }
3300
3301   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3302     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3303     // In the 64-bit large code model, we have to make all calls
3304     // through a register, since the call instruction's 32-bit
3305     // pc-relative offset may not be large enough to hold the whole
3306     // address.
3307   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3308     // If the callee is a GlobalAddress node (quite common, every direct call
3309     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3310     // it.
3311     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3312
3313     // We should use extra load for direct calls to dllimported functions in
3314     // non-JIT mode.
3315     const GlobalValue *GV = G->getGlobal();
3316     if (!GV->hasDLLImportStorageClass()) {
3317       unsigned char OpFlags = 0;
3318       bool ExtraLoad = false;
3319       unsigned WrapperKind = ISD::DELETED_NODE;
3320
3321       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3322       // external symbols most go through the PLT in PIC mode.  If the symbol
3323       // has hidden or protected visibility, or if it is static or local, then
3324       // we don't need to use the PLT - we can directly call it.
3325       if (Subtarget->isTargetELF() &&
3326           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3327           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3328         OpFlags = X86II::MO_PLT;
3329       } else if (Subtarget->isPICStyleStubAny() &&
3330                  !GV->isStrongDefinitionForLinker() &&
3331                  (!Subtarget->getTargetTriple().isMacOSX() ||
3332                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3333         // PC-relative references to external symbols should go through $stub,
3334         // unless we're building with the leopard linker or later, which
3335         // automatically synthesizes these stubs.
3336         OpFlags = X86II::MO_DARWIN_STUB;
3337       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3338                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3339         // If the function is marked as non-lazy, generate an indirect call
3340         // which loads from the GOT directly. This avoids runtime overhead
3341         // at the cost of eager binding (and one extra byte of encoding).
3342         OpFlags = X86II::MO_GOTPCREL;
3343         WrapperKind = X86ISD::WrapperRIP;
3344         ExtraLoad = true;
3345       }
3346
3347       Callee = DAG.getTargetGlobalAddress(
3348           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3349
3350       // Add a wrapper if needed.
3351       if (WrapperKind != ISD::DELETED_NODE)
3352         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3353                              getPointerTy(DAG.getDataLayout()), Callee);
3354       // Add extra indirection if needed.
3355       if (ExtraLoad)
3356         Callee = DAG.getLoad(
3357             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3358             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3359             false, 0);
3360     }
3361   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3362     unsigned char OpFlags = 0;
3363
3364     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3365     // external symbols should go through the PLT.
3366     if (Subtarget->isTargetELF() &&
3367         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3368       OpFlags = X86II::MO_PLT;
3369     } else if (Subtarget->isPICStyleStubAny() &&
3370                (!Subtarget->getTargetTriple().isMacOSX() ||
3371                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3372       // PC-relative references to external symbols should go through $stub,
3373       // unless we're building with the leopard linker or later, which
3374       // automatically synthesizes these stubs.
3375       OpFlags = X86II::MO_DARWIN_STUB;
3376     }
3377
3378     Callee = DAG.getTargetExternalSymbol(
3379         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3380   } else if (Subtarget->isTarget64BitILP32() &&
3381              Callee->getValueType(0) == MVT::i32) {
3382     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3383     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3384   }
3385
3386   // Returns a chain & a flag for retval copy to use.
3387   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3388   SmallVector<SDValue, 8> Ops;
3389
3390   if (!IsSibcall && isTailCall) {
3391     Chain = DAG.getCALLSEQ_END(Chain,
3392                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3393                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3394     InFlag = Chain.getValue(1);
3395   }
3396
3397   Ops.push_back(Chain);
3398   Ops.push_back(Callee);
3399
3400   if (isTailCall)
3401     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3402
3403   // Add argument registers to the end of the list so that they are known live
3404   // into the call.
3405   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3406     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3407                                   RegsToPass[i].second.getValueType()));
3408
3409   // Add a register mask operand representing the call-preserved registers.
3410   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3411   assert(Mask && "Missing call preserved mask for calling convention");
3412
3413   // If this is an invoke in a 32-bit function using a funclet-based
3414   // personality, assume the function clobbers all registers. If an exception
3415   // is thrown, the runtime will not restore CSRs.
3416   // FIXME: Model this more precisely so that we can register allocate across
3417   // the normal edge and spill and fill across the exceptional edge.
3418   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3419     const Function *CallerFn = MF.getFunction();
3420     EHPersonality Pers =
3421         CallerFn->hasPersonalityFn()
3422             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3423             : EHPersonality::Unknown;
3424     if (isFuncletEHPersonality(Pers))
3425       Mask = RegInfo->getNoPreservedMask();
3426   }
3427
3428   Ops.push_back(DAG.getRegisterMask(Mask));
3429
3430   if (InFlag.getNode())
3431     Ops.push_back(InFlag);
3432
3433   if (isTailCall) {
3434     // We used to do:
3435     //// If this is the first return lowered for this function, add the regs
3436     //// to the liveout set for the function.
3437     // This isn't right, although it's probably harmless on x86; liveouts
3438     // should be computed from returns not tail calls.  Consider a void
3439     // function making a tail call to a function returning int.
3440     MF.getFrameInfo()->setHasTailCall();
3441     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3442   }
3443
3444   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3445   InFlag = Chain.getValue(1);
3446
3447   // Create the CALLSEQ_END node.
3448   unsigned NumBytesForCalleeToPop;
3449   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3450                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3451     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3452   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3453            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3454            SR == StackStructReturn)
3455     // If this is a call to a struct-return function, the callee
3456     // pops the hidden struct pointer, so we have to push it back.
3457     // This is common for Darwin/X86, Linux & Mingw32 targets.
3458     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3459     NumBytesForCalleeToPop = 4;
3460   else
3461     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3462
3463   // Returns a flag for retval copy to use.
3464   if (!IsSibcall) {
3465     Chain = DAG.getCALLSEQ_END(Chain,
3466                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3467                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3468                                                      true),
3469                                InFlag, dl);
3470     InFlag = Chain.getValue(1);
3471   }
3472
3473   if (Subtarget->isTargetWin64() && CLI.CS) {
3474     // Look for a call followed by unreachable. On Win64, we need to ensure that
3475     // the call does not accidentally fall through to something that looks like
3476     // an epilogue. We do this by inserting a DEBUGTRAP, which lowers to int3,
3477     // which is what MSVC emits after noreturn calls.
3478     if (isCallFollowedByUnreachable(*CLI.CS))
3479       Chain = DAG.getNode(ISD::DEBUGTRAP, dl, MVT::Other, Chain);
3480   }
3481
3482   // Handle result values, copying them out of physregs into vregs that we
3483   // return.
3484   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3485                          Ins, dl, DAG, InVals);
3486 }
3487
3488 //===----------------------------------------------------------------------===//
3489 //                Fast Calling Convention (tail call) implementation
3490 //===----------------------------------------------------------------------===//
3491
3492 //  Like std call, callee cleans arguments, convention except that ECX is
3493 //  reserved for storing the tail called function address. Only 2 registers are
3494 //  free for argument passing (inreg). Tail call optimization is performed
3495 //  provided:
3496 //                * tailcallopt is enabled
3497 //                * caller/callee are fastcc
3498 //  On X86_64 architecture with GOT-style position independent code only local
3499 //  (within module) calls are supported at the moment.
3500 //  To keep the stack aligned according to platform abi the function
3501 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3502 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3503 //  If a tail called function callee has more arguments than the caller the
3504 //  caller needs to make sure that there is room to move the RETADDR to. This is
3505 //  achieved by reserving an area the size of the argument delta right after the
3506 //  original RETADDR, but before the saved framepointer or the spilled registers
3507 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3508 //  stack layout:
3509 //    arg1
3510 //    arg2
3511 //    RETADDR
3512 //    [ new RETADDR
3513 //      move area ]
3514 //    (possible EBP)
3515 //    ESI
3516 //    EDI
3517 //    local1 ..
3518
3519 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3520 /// requirement.
3521 unsigned
3522 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3523                                                SelectionDAG& DAG) const {
3524   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3525   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3526   unsigned StackAlignment = TFI.getStackAlignment();
3527   uint64_t AlignMask = StackAlignment - 1;
3528   int64_t Offset = StackSize;
3529   unsigned SlotSize = RegInfo->getSlotSize();
3530   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3531     // Number smaller than 12 so just add the difference.
3532     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3533   } else {
3534     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3535     Offset = ((~AlignMask) & Offset) + StackAlignment +
3536       (StackAlignment-SlotSize);
3537   }
3538   return Offset;
3539 }
3540
3541 /// Return true if the given stack call argument is already available in the
3542 /// same position (relatively) of the caller's incoming argument stack.
3543 static
3544 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3545                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3546                          const X86InstrInfo *TII) {
3547   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3548   int FI = INT_MAX;
3549   if (Arg.getOpcode() == ISD::CopyFromReg) {
3550     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3551     if (!TargetRegisterInfo::isVirtualRegister(VR))
3552       return false;
3553     MachineInstr *Def = MRI->getVRegDef(VR);
3554     if (!Def)
3555       return false;
3556     if (!Flags.isByVal()) {
3557       if (!TII->isLoadFromStackSlot(Def, FI))
3558         return false;
3559     } else {
3560       unsigned Opcode = Def->getOpcode();
3561       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3562            Opcode == X86::LEA64_32r) &&
3563           Def->getOperand(1).isFI()) {
3564         FI = Def->getOperand(1).getIndex();
3565         Bytes = Flags.getByValSize();
3566       } else
3567         return false;
3568     }
3569   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3570     if (Flags.isByVal())
3571       // ByVal argument is passed in as a pointer but it's now being
3572       // dereferenced. e.g.
3573       // define @foo(%struct.X* %A) {
3574       //   tail call @bar(%struct.X* byval %A)
3575       // }
3576       return false;
3577     SDValue Ptr = Ld->getBasePtr();
3578     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3579     if (!FINode)
3580       return false;
3581     FI = FINode->getIndex();
3582   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3583     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3584     FI = FINode->getIndex();
3585     Bytes = Flags.getByValSize();
3586   } else
3587     return false;
3588
3589   assert(FI != INT_MAX);
3590   if (!MFI->isFixedObjectIndex(FI))
3591     return false;
3592   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3593 }
3594
3595 /// Check whether the call is eligible for tail call optimization. Targets
3596 /// that want to do tail call optimization should implement this function.
3597 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3598     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3599     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3600     const SmallVectorImpl<ISD::OutputArg> &Outs,
3601     const SmallVectorImpl<SDValue> &OutVals,
3602     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3603   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3604     return false;
3605
3606   // If -tailcallopt is specified, make fastcc functions tail-callable.
3607   const MachineFunction &MF = DAG.getMachineFunction();
3608   const Function *CallerF = MF.getFunction();
3609
3610   // If the function return type is x86_fp80 and the callee return type is not,
3611   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3612   // perform a tailcall optimization here.
3613   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3614     return false;
3615
3616   CallingConv::ID CallerCC = CallerF->getCallingConv();
3617   bool CCMatch = CallerCC == CalleeCC;
3618   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3619   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3620
3621   // Win64 functions have extra shadow space for argument homing. Don't do the
3622   // sibcall if the caller and callee have mismatched expectations for this
3623   // space.
3624   if (IsCalleeWin64 != IsCallerWin64)
3625     return false;
3626
3627   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3628     if (IsTailCallConvention(CalleeCC) && CCMatch)
3629       return true;
3630     return false;
3631   }
3632
3633   // Look for obvious safe cases to perform tail call optimization that do not
3634   // require ABI changes. This is what gcc calls sibcall.
3635
3636   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3637   // emit a special epilogue.
3638   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3639   if (RegInfo->needsStackRealignment(MF))
3640     return false;
3641
3642   // Also avoid sibcall optimization if either caller or callee uses struct
3643   // return semantics.
3644   if (isCalleeStructRet || isCallerStructRet)
3645     return false;
3646
3647   // An stdcall/thiscall caller is expected to clean up its arguments; the
3648   // callee isn't going to do that.
3649   // FIXME: this is more restrictive than needed. We could produce a tailcall
3650   // when the stack adjustment matches. For example, with a thiscall that takes
3651   // only one argument.
3652   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3653                    CallerCC == CallingConv::X86_ThisCall))
3654     return false;
3655
3656   // Do not sibcall optimize vararg calls unless all arguments are passed via
3657   // registers.
3658   if (isVarArg && !Outs.empty()) {
3659
3660     // Optimizing for varargs on Win64 is unlikely to be safe without
3661     // additional testing.
3662     if (IsCalleeWin64 || IsCallerWin64)
3663       return false;
3664
3665     SmallVector<CCValAssign, 16> ArgLocs;
3666     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3667                    *DAG.getContext());
3668
3669     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3670     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3671       if (!ArgLocs[i].isRegLoc())
3672         return false;
3673   }
3674
3675   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3676   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3677   // this into a sibcall.
3678   bool Unused = false;
3679   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3680     if (!Ins[i].Used) {
3681       Unused = true;
3682       break;
3683     }
3684   }
3685   if (Unused) {
3686     SmallVector<CCValAssign, 16> RVLocs;
3687     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3688                    *DAG.getContext());
3689     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3690     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3691       CCValAssign &VA = RVLocs[i];
3692       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3693         return false;
3694     }
3695   }
3696
3697   // If the calling conventions do not match, then we'd better make sure the
3698   // results are returned in the same way as what the caller expects.
3699   if (!CCMatch) {
3700     SmallVector<CCValAssign, 16> RVLocs1;
3701     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3702                     *DAG.getContext());
3703     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3704
3705     SmallVector<CCValAssign, 16> RVLocs2;
3706     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3707                     *DAG.getContext());
3708     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3709
3710     if (RVLocs1.size() != RVLocs2.size())
3711       return false;
3712     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3713       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3714         return false;
3715       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3716         return false;
3717       if (RVLocs1[i].isRegLoc()) {
3718         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3719           return false;
3720       } else {
3721         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3722           return false;
3723       }
3724     }
3725   }
3726
3727   // If the callee takes no arguments then go on to check the results of the
3728   // call.
3729   if (!Outs.empty()) {
3730     // Check if stack adjustment is needed. For now, do not do this if any
3731     // argument is passed on the stack.
3732     SmallVector<CCValAssign, 16> ArgLocs;
3733     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3734                    *DAG.getContext());
3735
3736     // Allocate shadow area for Win64
3737     if (IsCalleeWin64)
3738       CCInfo.AllocateStack(32, 8);
3739
3740     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3741     if (CCInfo.getNextStackOffset()) {
3742       MachineFunction &MF = DAG.getMachineFunction();
3743       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3744         return false;
3745
3746       // Check if the arguments are already laid out in the right way as
3747       // the caller's fixed stack objects.
3748       MachineFrameInfo *MFI = MF.getFrameInfo();
3749       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3750       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3751       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3752         CCValAssign &VA = ArgLocs[i];
3753         SDValue Arg = OutVals[i];
3754         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3755         if (VA.getLocInfo() == CCValAssign::Indirect)
3756           return false;
3757         if (!VA.isRegLoc()) {
3758           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3759                                    MFI, MRI, TII))
3760             return false;
3761         }
3762       }
3763     }
3764
3765     // If the tailcall address may be in a register, then make sure it's
3766     // possible to register allocate for it. In 32-bit, the call address can
3767     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3768     // callee-saved registers are restored. These happen to be the same
3769     // registers used to pass 'inreg' arguments so watch out for those.
3770     if (!Subtarget->is64Bit() &&
3771         ((!isa<GlobalAddressSDNode>(Callee) &&
3772           !isa<ExternalSymbolSDNode>(Callee)) ||
3773          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3774       unsigned NumInRegs = 0;
3775       // In PIC we need an extra register to formulate the address computation
3776       // for the callee.
3777       unsigned MaxInRegs =
3778         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3779
3780       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3781         CCValAssign &VA = ArgLocs[i];
3782         if (!VA.isRegLoc())
3783           continue;
3784         unsigned Reg = VA.getLocReg();
3785         switch (Reg) {
3786         default: break;
3787         case X86::EAX: case X86::EDX: case X86::ECX:
3788           if (++NumInRegs == MaxInRegs)
3789             return false;
3790           break;
3791         }
3792       }
3793     }
3794   }
3795
3796   return true;
3797 }
3798
3799 FastISel *
3800 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3801                                   const TargetLibraryInfo *libInfo) const {
3802   return X86::createFastISel(funcInfo, libInfo);
3803 }
3804
3805 //===----------------------------------------------------------------------===//
3806 //                           Other Lowering Hooks
3807 //===----------------------------------------------------------------------===//
3808
3809 static bool MayFoldLoad(SDValue Op) {
3810   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3811 }
3812
3813 static bool MayFoldIntoStore(SDValue Op) {
3814   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3815 }
3816
3817 static bool isTargetShuffle(unsigned Opcode) {
3818   switch(Opcode) {
3819   default: return false;
3820   case X86ISD::BLENDI:
3821   case X86ISD::PSHUFB:
3822   case X86ISD::PSHUFD:
3823   case X86ISD::PSHUFHW:
3824   case X86ISD::PSHUFLW:
3825   case X86ISD::SHUFP:
3826   case X86ISD::PALIGNR:
3827   case X86ISD::MOVLHPS:
3828   case X86ISD::MOVLHPD:
3829   case X86ISD::MOVHLPS:
3830   case X86ISD::MOVLPS:
3831   case X86ISD::MOVLPD:
3832   case X86ISD::MOVSHDUP:
3833   case X86ISD::MOVSLDUP:
3834   case X86ISD::MOVDDUP:
3835   case X86ISD::MOVSS:
3836   case X86ISD::MOVSD:
3837   case X86ISD::UNPCKL:
3838   case X86ISD::UNPCKH:
3839   case X86ISD::VPERMILPI:
3840   case X86ISD::VPERM2X128:
3841   case X86ISD::VPERMI:
3842   case X86ISD::VPERMV:
3843   case X86ISD::VPERMV3:
3844     return true;
3845   }
3846 }
3847
3848 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3849                                     SDValue V1, unsigned TargetMask,
3850                                     SelectionDAG &DAG) {
3851   switch(Opc) {
3852   default: llvm_unreachable("Unknown x86 shuffle node");
3853   case X86ISD::PSHUFD:
3854   case X86ISD::PSHUFHW:
3855   case X86ISD::PSHUFLW:
3856   case X86ISD::VPERMILPI:
3857   case X86ISD::VPERMI:
3858     return DAG.getNode(Opc, dl, VT, V1,
3859                        DAG.getConstant(TargetMask, dl, MVT::i8));
3860   }
3861 }
3862
3863 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3864                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3865   switch(Opc) {
3866   default: llvm_unreachable("Unknown x86 shuffle node");
3867   case X86ISD::MOVLHPS:
3868   case X86ISD::MOVLHPD:
3869   case X86ISD::MOVHLPS:
3870   case X86ISD::MOVLPS:
3871   case X86ISD::MOVLPD:
3872   case X86ISD::MOVSS:
3873   case X86ISD::MOVSD:
3874   case X86ISD::UNPCKL:
3875   case X86ISD::UNPCKH:
3876     return DAG.getNode(Opc, dl, VT, V1, V2);
3877   }
3878 }
3879
3880 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3881   MachineFunction &MF = DAG.getMachineFunction();
3882   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3883   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3884   int ReturnAddrIndex = FuncInfo->getRAIndex();
3885
3886   if (ReturnAddrIndex == 0) {
3887     // Set up a frame object for the return address.
3888     unsigned SlotSize = RegInfo->getSlotSize();
3889     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3890                                                            -(int64_t)SlotSize,
3891                                                            false);
3892     FuncInfo->setRAIndex(ReturnAddrIndex);
3893   }
3894
3895   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3896 }
3897
3898 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3899                                        bool hasSymbolicDisplacement) {
3900   // Offset should fit into 32 bit immediate field.
3901   if (!isInt<32>(Offset))
3902     return false;
3903
3904   // If we don't have a symbolic displacement - we don't have any extra
3905   // restrictions.
3906   if (!hasSymbolicDisplacement)
3907     return true;
3908
3909   // FIXME: Some tweaks might be needed for medium code model.
3910   if (M != CodeModel::Small && M != CodeModel::Kernel)
3911     return false;
3912
3913   // For small code model we assume that latest object is 16MB before end of 31
3914   // bits boundary. We may also accept pretty large negative constants knowing
3915   // that all objects are in the positive half of address space.
3916   if (M == CodeModel::Small && Offset < 16*1024*1024)
3917     return true;
3918
3919   // For kernel code model we know that all object resist in the negative half
3920   // of 32bits address space. We may not accept negative offsets, since they may
3921   // be just off and we may accept pretty large positive ones.
3922   if (M == CodeModel::Kernel && Offset >= 0)
3923     return true;
3924
3925   return false;
3926 }
3927
3928 /// Determines whether the callee is required to pop its own arguments.
3929 /// Callee pop is necessary to support tail calls.
3930 bool X86::isCalleePop(CallingConv::ID CallingConv,
3931                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3932
3933   if (IsTailCallConvention(CallingConv))
3934     return IsVarArg ? false : TailCallOpt;
3935
3936   switch (CallingConv) {
3937   default:
3938     return false;
3939   case CallingConv::X86_StdCall:
3940   case CallingConv::X86_FastCall:
3941   case CallingConv::X86_ThisCall:
3942     return !is64Bit;
3943   }
3944 }
3945
3946 /// \brief Return true if the condition is an unsigned comparison operation.
3947 static bool isX86CCUnsigned(unsigned X86CC) {
3948   switch (X86CC) {
3949   default: llvm_unreachable("Invalid integer condition!");
3950   case X86::COND_E:     return true;
3951   case X86::COND_G:     return false;
3952   case X86::COND_GE:    return false;
3953   case X86::COND_L:     return false;
3954   case X86::COND_LE:    return false;
3955   case X86::COND_NE:    return true;
3956   case X86::COND_B:     return true;
3957   case X86::COND_A:     return true;
3958   case X86::COND_BE:    return true;
3959   case X86::COND_AE:    return true;
3960   }
3961   llvm_unreachable("covered switch fell through?!");
3962 }
3963
3964 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3965 /// condition code, returning the condition code and the LHS/RHS of the
3966 /// comparison to make.
3967 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3968                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3969   if (!isFP) {
3970     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3971       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3972         // X > -1   -> X == 0, jump !sign.
3973         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3974         return X86::COND_NS;
3975       }
3976       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3977         // X < 0   -> X == 0, jump on sign.
3978         return X86::COND_S;
3979       }
3980       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3981         // X < 1   -> X <= 0
3982         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3983         return X86::COND_LE;
3984       }
3985     }
3986
3987     switch (SetCCOpcode) {
3988     default: llvm_unreachable("Invalid integer condition!");
3989     case ISD::SETEQ:  return X86::COND_E;
3990     case ISD::SETGT:  return X86::COND_G;
3991     case ISD::SETGE:  return X86::COND_GE;
3992     case ISD::SETLT:  return X86::COND_L;
3993     case ISD::SETLE:  return X86::COND_LE;
3994     case ISD::SETNE:  return X86::COND_NE;
3995     case ISD::SETULT: return X86::COND_B;
3996     case ISD::SETUGT: return X86::COND_A;
3997     case ISD::SETULE: return X86::COND_BE;
3998     case ISD::SETUGE: return X86::COND_AE;
3999     }
4000   }
4001
4002   // First determine if it is required or is profitable to flip the operands.
4003
4004   // If LHS is a foldable load, but RHS is not, flip the condition.
4005   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4006       !ISD::isNON_EXTLoad(RHS.getNode())) {
4007     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4008     std::swap(LHS, RHS);
4009   }
4010
4011   switch (SetCCOpcode) {
4012   default: break;
4013   case ISD::SETOLT:
4014   case ISD::SETOLE:
4015   case ISD::SETUGT:
4016   case ISD::SETUGE:
4017     std::swap(LHS, RHS);
4018     break;
4019   }
4020
4021   // On a floating point condition, the flags are set as follows:
4022   // ZF  PF  CF   op
4023   //  0 | 0 | 0 | X > Y
4024   //  0 | 0 | 1 | X < Y
4025   //  1 | 0 | 0 | X == Y
4026   //  1 | 1 | 1 | unordered
4027   switch (SetCCOpcode) {
4028   default: llvm_unreachable("Condcode should be pre-legalized away");
4029   case ISD::SETUEQ:
4030   case ISD::SETEQ:   return X86::COND_E;
4031   case ISD::SETOLT:              // flipped
4032   case ISD::SETOGT:
4033   case ISD::SETGT:   return X86::COND_A;
4034   case ISD::SETOLE:              // flipped
4035   case ISD::SETOGE:
4036   case ISD::SETGE:   return X86::COND_AE;
4037   case ISD::SETUGT:              // flipped
4038   case ISD::SETULT:
4039   case ISD::SETLT:   return X86::COND_B;
4040   case ISD::SETUGE:              // flipped
4041   case ISD::SETULE:
4042   case ISD::SETLE:   return X86::COND_BE;
4043   case ISD::SETONE:
4044   case ISD::SETNE:   return X86::COND_NE;
4045   case ISD::SETUO:   return X86::COND_P;
4046   case ISD::SETO:    return X86::COND_NP;
4047   case ISD::SETOEQ:
4048   case ISD::SETUNE:  return X86::COND_INVALID;
4049   }
4050 }
4051
4052 /// Is there a floating point cmov for the specific X86 condition code?
4053 /// Current x86 isa includes the following FP cmov instructions:
4054 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4055 static bool hasFPCMov(unsigned X86CC) {
4056   switch (X86CC) {
4057   default:
4058     return false;
4059   case X86::COND_B:
4060   case X86::COND_BE:
4061   case X86::COND_E:
4062   case X86::COND_P:
4063   case X86::COND_A:
4064   case X86::COND_AE:
4065   case X86::COND_NE:
4066   case X86::COND_NP:
4067     return true;
4068   }
4069 }
4070
4071 /// Returns true if the target can instruction select the
4072 /// specified FP immediate natively. If false, the legalizer will
4073 /// materialize the FP immediate as a load from a constant pool.
4074 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4075   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4076     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4077       return true;
4078   }
4079   return false;
4080 }
4081
4082 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4083                                               ISD::LoadExtType ExtTy,
4084                                               EVT NewVT) const {
4085   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4086   // relocation target a movq or addq instruction: don't let the load shrink.
4087   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4088   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4089     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4090       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4091   return true;
4092 }
4093
4094 /// \brief Returns true if it is beneficial to convert a load of a constant
4095 /// to just the constant itself.
4096 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4097                                                           Type *Ty) const {
4098   assert(Ty->isIntegerTy());
4099
4100   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4101   if (BitSize == 0 || BitSize > 64)
4102     return false;
4103   return true;
4104 }
4105
4106 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4107                                                 unsigned Index) const {
4108   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4109     return false;
4110
4111   return (Index == 0 || Index == ResVT.getVectorNumElements());
4112 }
4113
4114 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4115   // Speculate cttz only if we can directly use TZCNT.
4116   return Subtarget->hasBMI();
4117 }
4118
4119 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4120   // Speculate ctlz only if we can directly use LZCNT.
4121   return Subtarget->hasLZCNT();
4122 }
4123
4124 /// Return true if every element in Mask, beginning
4125 /// from position Pos and ending in Pos+Size is undef.
4126 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4127   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4128     if (0 <= Mask[i])
4129       return false;
4130   return true;
4131 }
4132
4133 /// Return true if Val is undef or if its value falls within the
4134 /// specified range (L, H].
4135 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4136   return (Val < 0) || (Val >= Low && Val < Hi);
4137 }
4138
4139 /// Val is either less than zero (undef) or equal to the specified value.
4140 static bool isUndefOrEqual(int Val, int CmpVal) {
4141   return (Val < 0 || Val == CmpVal);
4142 }
4143
4144 /// Return true if every element in Mask, beginning
4145 /// from position Pos and ending in Pos+Size, falls within the specified
4146 /// sequential range (Low, Low+Size]. or is undef.
4147 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4148                                        unsigned Pos, unsigned Size, int Low) {
4149   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4150     if (!isUndefOrEqual(Mask[i], Low))
4151       return false;
4152   return true;
4153 }
4154
4155 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4156 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4157 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4158   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4159   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4160     return false;
4161
4162   // The index should be aligned on a vecWidth-bit boundary.
4163   uint64_t Index =
4164     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4165
4166   MVT VT = N->getSimpleValueType(0);
4167   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4168   bool Result = (Index * ElSize) % vecWidth == 0;
4169
4170   return Result;
4171 }
4172
4173 /// Return true if the specified INSERT_SUBVECTOR
4174 /// operand specifies a subvector insert that is suitable for input to
4175 /// insertion of 128 or 256-bit subvectors
4176 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4177   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4178   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4179     return false;
4180   // The index should be aligned on a vecWidth-bit boundary.
4181   uint64_t Index =
4182     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4183
4184   MVT VT = N->getSimpleValueType(0);
4185   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4186   bool Result = (Index * ElSize) % vecWidth == 0;
4187
4188   return Result;
4189 }
4190
4191 bool X86::isVINSERT128Index(SDNode *N) {
4192   return isVINSERTIndex(N, 128);
4193 }
4194
4195 bool X86::isVINSERT256Index(SDNode *N) {
4196   return isVINSERTIndex(N, 256);
4197 }
4198
4199 bool X86::isVEXTRACT128Index(SDNode *N) {
4200   return isVEXTRACTIndex(N, 128);
4201 }
4202
4203 bool X86::isVEXTRACT256Index(SDNode *N) {
4204   return isVEXTRACTIndex(N, 256);
4205 }
4206
4207 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4208   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4209   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4210     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4211
4212   uint64_t Index =
4213     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4214
4215   MVT VecVT = N->getOperand(0).getSimpleValueType();
4216   MVT ElVT = VecVT.getVectorElementType();
4217
4218   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4219   return Index / NumElemsPerChunk;
4220 }
4221
4222 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4223   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4224   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4225     llvm_unreachable("Illegal insert subvector for VINSERT");
4226
4227   uint64_t Index =
4228     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4229
4230   MVT VecVT = N->getSimpleValueType(0);
4231   MVT ElVT = VecVT.getVectorElementType();
4232
4233   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4234   return Index / NumElemsPerChunk;
4235 }
4236
4237 /// Return the appropriate immediate to extract the specified
4238 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4239 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4240   return getExtractVEXTRACTImmediate(N, 128);
4241 }
4242
4243 /// Return the appropriate immediate to extract the specified
4244 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4245 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4246   return getExtractVEXTRACTImmediate(N, 256);
4247 }
4248
4249 /// Return the appropriate immediate to insert at the specified
4250 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4251 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4252   return getInsertVINSERTImmediate(N, 128);
4253 }
4254
4255 /// Return the appropriate immediate to insert at the specified
4256 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4257 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4258   return getInsertVINSERTImmediate(N, 256);
4259 }
4260
4261 /// Returns true if V is a constant integer zero.
4262 static bool isZero(SDValue V) {
4263   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4264   return C && C->isNullValue();
4265 }
4266
4267 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4268 bool X86::isZeroNode(SDValue Elt) {
4269   if (isZero(Elt))
4270     return true;
4271   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4272     return CFP->getValueAPF().isPosZero();
4273   return false;
4274 }
4275
4276 /// Returns a vector of specified type with all zero elements.
4277 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4278                              SelectionDAG &DAG, SDLoc dl) {
4279   assert(VT.isVector() && "Expected a vector type");
4280
4281   // Always build SSE zero vectors as <4 x i32> bitcasted
4282   // to their dest type. This ensures they get CSE'd.
4283   SDValue Vec;
4284   if (VT.is128BitVector()) {  // SSE
4285     if (Subtarget->hasSSE2()) {  // SSE2
4286       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4287       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4288     } else { // SSE1
4289       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4290       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4291     }
4292   } else if (VT.is256BitVector()) { // AVX
4293     if (Subtarget->hasInt256()) { // AVX2
4294       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4295       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4296       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4297     } else {
4298       // 256-bit logic and arithmetic instructions in AVX are all
4299       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4300       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4301       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4302       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4303     }
4304   } else if (VT.is512BitVector()) { // AVX-512
4305       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4306       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4307                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4308       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4309   } else if (VT.getScalarType() == MVT::i1) {
4310
4311     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4312             && "Unexpected vector type");
4313     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4314             && "Unexpected vector type");
4315     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4316     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4317     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4318   } else
4319     llvm_unreachable("Unexpected vector type");
4320
4321   return DAG.getBitcast(VT, Vec);
4322 }
4323
4324 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4325                                 SelectionDAG &DAG, SDLoc dl,
4326                                 unsigned vectorWidth) {
4327   assert((vectorWidth == 128 || vectorWidth == 256) &&
4328          "Unsupported vector width");
4329   EVT VT = Vec.getValueType();
4330   EVT ElVT = VT.getVectorElementType();
4331   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4332   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4333                                   VT.getVectorNumElements()/Factor);
4334
4335   // Extract from UNDEF is UNDEF.
4336   if (Vec.getOpcode() == ISD::UNDEF)
4337     return DAG.getUNDEF(ResultVT);
4338
4339   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4340   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4341
4342   // This is the index of the first element of the vectorWidth-bit chunk
4343   // we want.
4344   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4345                                * ElemsPerChunk);
4346
4347   // If the input is a buildvector just emit a smaller one.
4348   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4349     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4350                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4351                                     ElemsPerChunk));
4352
4353   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4354   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4355 }
4356
4357 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4358 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4359 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4360 /// instructions or a simple subregister reference. Idx is an index in the
4361 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4362 /// lowering EXTRACT_VECTOR_ELT operations easier.
4363 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4364                                    SelectionDAG &DAG, SDLoc dl) {
4365   assert((Vec.getValueType().is256BitVector() ||
4366           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4367   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4368 }
4369
4370 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4371 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4372                                    SelectionDAG &DAG, SDLoc dl) {
4373   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4374   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4375 }
4376
4377 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4378                                unsigned IdxVal, SelectionDAG &DAG,
4379                                SDLoc dl, unsigned vectorWidth) {
4380   assert((vectorWidth == 128 || vectorWidth == 256) &&
4381          "Unsupported vector width");
4382   // Inserting UNDEF is Result
4383   if (Vec.getOpcode() == ISD::UNDEF)
4384     return Result;
4385   EVT VT = Vec.getValueType();
4386   EVT ElVT = VT.getVectorElementType();
4387   EVT ResultVT = Result.getValueType();
4388
4389   // Insert the relevant vectorWidth bits.
4390   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4391
4392   // This is the index of the first element of the vectorWidth-bit chunk
4393   // we want.
4394   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4395                                * ElemsPerChunk);
4396
4397   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4398   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4399 }
4400
4401 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4402 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4403 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4404 /// simple superregister reference.  Idx is an index in the 128 bits
4405 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4406 /// lowering INSERT_VECTOR_ELT operations easier.
4407 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4408                                   SelectionDAG &DAG, SDLoc dl) {
4409   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4410
4411   // For insertion into the zero index (low half) of a 256-bit vector, it is
4412   // more efficient to generate a blend with immediate instead of an insert*128.
4413   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4414   // extend the subvector to the size of the result vector. Make sure that
4415   // we are not recursing on that node by checking for undef here.
4416   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4417       Result.getOpcode() != ISD::UNDEF) {
4418     EVT ResultVT = Result.getValueType();
4419     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4420     SDValue Undef = DAG.getUNDEF(ResultVT);
4421     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4422                                  Vec, ZeroIndex);
4423
4424     // The blend instruction, and therefore its mask, depend on the data type.
4425     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4426     if (ScalarType.isFloatingPoint()) {
4427       // Choose either vblendps (float) or vblendpd (double).
4428       unsigned ScalarSize = ScalarType.getSizeInBits();
4429       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4430       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4431       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4432       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4433     }
4434
4435     const X86Subtarget &Subtarget =
4436     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4437
4438     // AVX2 is needed for 256-bit integer blend support.
4439     // Integers must be cast to 32-bit because there is only vpblendd;
4440     // vpblendw can't be used for this because it has a handicapped mask.
4441
4442     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4443     // is still more efficient than using the wrong domain vinsertf128 that
4444     // will be created by InsertSubVector().
4445     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4446
4447     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4448     Vec256 = DAG.getBitcast(CastVT, Vec256);
4449     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4450     return DAG.getBitcast(ResultVT, Vec256);
4451   }
4452
4453   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4454 }
4455
4456 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4457                                   SelectionDAG &DAG, SDLoc dl) {
4458   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4459   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4460 }
4461
4462 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4463 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4464 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4465 /// large BUILD_VECTORS.
4466 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4467                                    unsigned NumElems, SelectionDAG &DAG,
4468                                    SDLoc dl) {
4469   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4470   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4471 }
4472
4473 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4474                                    unsigned NumElems, SelectionDAG &DAG,
4475                                    SDLoc dl) {
4476   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4477   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4478 }
4479
4480 /// Returns a vector of specified type with all bits set.
4481 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4482 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4483 /// Then bitcast to their original type, ensuring they get CSE'd.
4484 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4485                              SelectionDAG &DAG, SDLoc dl) {
4486   assert(VT.isVector() && "Expected a vector type");
4487
4488   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4489   SDValue Vec;
4490   if (VT.is512BitVector()) {
4491     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4492                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4493     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4494   } else if (VT.is256BitVector()) {
4495     if (Subtarget->hasInt256()) { // AVX2
4496       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4497       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4498     } else { // AVX
4499       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4500       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4501     }
4502   } else if (VT.is128BitVector()) {
4503     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4504   } else
4505     llvm_unreachable("Unexpected vector type");
4506
4507   return DAG.getBitcast(VT, Vec);
4508 }
4509
4510 /// Returns a vector_shuffle node for an unpackl operation.
4511 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4512                           SDValue V2) {
4513   unsigned NumElems = VT.getVectorNumElements();
4514   SmallVector<int, 8> Mask;
4515   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4516     Mask.push_back(i);
4517     Mask.push_back(i + NumElems);
4518   }
4519   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4520 }
4521
4522 /// Returns a vector_shuffle node for an unpackh operation.
4523 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4524                           SDValue V2) {
4525   unsigned NumElems = VT.getVectorNumElements();
4526   SmallVector<int, 8> Mask;
4527   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4528     Mask.push_back(i + Half);
4529     Mask.push_back(i + NumElems + Half);
4530   }
4531   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4532 }
4533
4534 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4535 /// This produces a shuffle where the low element of V2 is swizzled into the
4536 /// zero/undef vector, landing at element Idx.
4537 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4538 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4539                                            bool IsZero,
4540                                            const X86Subtarget *Subtarget,
4541                                            SelectionDAG &DAG) {
4542   MVT VT = V2.getSimpleValueType();
4543   SDValue V1 = IsZero
4544     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4545   unsigned NumElems = VT.getVectorNumElements();
4546   SmallVector<int, 16> MaskVec;
4547   for (unsigned i = 0; i != NumElems; ++i)
4548     // If this is the insertion idx, put the low elt of V2 here.
4549     MaskVec.push_back(i == Idx ? NumElems : i);
4550   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4551 }
4552
4553 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4554 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4555 /// uses one source. Note that this will set IsUnary for shuffles which use a
4556 /// single input multiple times, and in those cases it will
4557 /// adjust the mask to only have indices within that single input.
4558 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4559 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4560                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4561   unsigned NumElems = VT.getVectorNumElements();
4562   SDValue ImmN;
4563
4564   IsUnary = false;
4565   bool IsFakeUnary = false;
4566   switch(N->getOpcode()) {
4567   case X86ISD::BLENDI:
4568     ImmN = N->getOperand(N->getNumOperands()-1);
4569     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4570     break;
4571   case X86ISD::SHUFP:
4572     ImmN = N->getOperand(N->getNumOperands()-1);
4573     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4574     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4575     break;
4576   case X86ISD::UNPCKH:
4577     DecodeUNPCKHMask(VT, Mask);
4578     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4579     break;
4580   case X86ISD::UNPCKL:
4581     DecodeUNPCKLMask(VT, Mask);
4582     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4583     break;
4584   case X86ISD::MOVHLPS:
4585     DecodeMOVHLPSMask(NumElems, Mask);
4586     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4587     break;
4588   case X86ISD::MOVLHPS:
4589     DecodeMOVLHPSMask(NumElems, Mask);
4590     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4591     break;
4592   case X86ISD::PALIGNR:
4593     ImmN = N->getOperand(N->getNumOperands()-1);
4594     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4595     break;
4596   case X86ISD::PSHUFD:
4597   case X86ISD::VPERMILPI:
4598     ImmN = N->getOperand(N->getNumOperands()-1);
4599     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4600     IsUnary = true;
4601     break;
4602   case X86ISD::PSHUFHW:
4603     ImmN = N->getOperand(N->getNumOperands()-1);
4604     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4605     IsUnary = true;
4606     break;
4607   case X86ISD::PSHUFLW:
4608     ImmN = N->getOperand(N->getNumOperands()-1);
4609     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4610     IsUnary = true;
4611     break;
4612   case X86ISD::PSHUFB: {
4613     IsUnary = true;
4614     SDValue MaskNode = N->getOperand(1);
4615     while (MaskNode->getOpcode() == ISD::BITCAST)
4616       MaskNode = MaskNode->getOperand(0);
4617
4618     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4619       // If we have a build-vector, then things are easy.
4620       EVT VT = MaskNode.getValueType();
4621       assert(VT.isVector() &&
4622              "Can't produce a non-vector with a build_vector!");
4623       if (!VT.isInteger())
4624         return false;
4625
4626       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4627
4628       SmallVector<uint64_t, 32> RawMask;
4629       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4630         SDValue Op = MaskNode->getOperand(i);
4631         if (Op->getOpcode() == ISD::UNDEF) {
4632           RawMask.push_back((uint64_t)SM_SentinelUndef);
4633           continue;
4634         }
4635         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4636         if (!CN)
4637           return false;
4638         APInt MaskElement = CN->getAPIntValue();
4639
4640         // We now have to decode the element which could be any integer size and
4641         // extract each byte of it.
4642         for (int j = 0; j < NumBytesPerElement; ++j) {
4643           // Note that this is x86 and so always little endian: the low byte is
4644           // the first byte of the mask.
4645           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4646           MaskElement = MaskElement.lshr(8);
4647         }
4648       }
4649       DecodePSHUFBMask(RawMask, Mask);
4650       break;
4651     }
4652
4653     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4654     if (!MaskLoad)
4655       return false;
4656
4657     SDValue Ptr = MaskLoad->getBasePtr();
4658     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4659         Ptr->getOpcode() == X86ISD::WrapperRIP)
4660       Ptr = Ptr->getOperand(0);
4661
4662     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4663     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4664       return false;
4665
4666     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4667       DecodePSHUFBMask(C, Mask);
4668       if (Mask.empty())
4669         return false;
4670       break;
4671     }
4672
4673     return false;
4674   }
4675   case X86ISD::VPERMI:
4676     ImmN = N->getOperand(N->getNumOperands()-1);
4677     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4678     IsUnary = true;
4679     break;
4680   case X86ISD::MOVSS:
4681   case X86ISD::MOVSD:
4682     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4683     break;
4684   case X86ISD::VPERM2X128:
4685     ImmN = N->getOperand(N->getNumOperands()-1);
4686     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4687     if (Mask.empty()) return false;
4688     // Mask only contains negative index if an element is zero.
4689     if (std::any_of(Mask.begin(), Mask.end(),
4690                     [](int M){ return M == SM_SentinelZero; }))
4691       return false;
4692     break;
4693   case X86ISD::MOVSLDUP:
4694     DecodeMOVSLDUPMask(VT, Mask);
4695     IsUnary = true;
4696     break;
4697   case X86ISD::MOVSHDUP:
4698     DecodeMOVSHDUPMask(VT, Mask);
4699     IsUnary = true;
4700     break;
4701   case X86ISD::MOVDDUP:
4702     DecodeMOVDDUPMask(VT, Mask);
4703     IsUnary = true;
4704     break;
4705   case X86ISD::MOVLHPD:
4706   case X86ISD::MOVLPD:
4707   case X86ISD::MOVLPS:
4708     // Not yet implemented
4709     return false;
4710   case X86ISD::VPERMV: {
4711     IsUnary = true;
4712     SDValue MaskNode = N->getOperand(0);
4713     while (MaskNode->getOpcode() == ISD::BITCAST)
4714       MaskNode = MaskNode->getOperand(0);
4715
4716     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4717     SmallVector<uint64_t, 32> RawMask;
4718     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4719       // If we have a build-vector, then things are easy.
4720       assert(MaskNode.getValueType().isInteger() &&
4721              MaskNode.getValueType().getVectorNumElements() ==
4722              VT.getVectorNumElements());
4723
4724       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4725         SDValue Op = MaskNode->getOperand(i);
4726         if (Op->getOpcode() == ISD::UNDEF)
4727           RawMask.push_back((uint64_t)SM_SentinelUndef);
4728         else if (isa<ConstantSDNode>(Op)) {
4729           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4730           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4731         } else
4732           return false;
4733       }
4734       DecodeVPERMVMask(RawMask, Mask);
4735       break;
4736     }
4737     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4738       unsigned NumEltsInMask = MaskNode->getNumOperands();
4739       MaskNode = MaskNode->getOperand(0);
4740       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4741       if (CN) {
4742         APInt MaskEltValue = CN->getAPIntValue();
4743         for (unsigned i = 0; i < NumEltsInMask; ++i)
4744           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4745         DecodeVPERMVMask(RawMask, Mask);
4746         break;
4747       }
4748       // It may be a scalar load
4749     }
4750
4751     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4752     if (!MaskLoad)
4753       return false;
4754
4755     SDValue Ptr = MaskLoad->getBasePtr();
4756     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4757         Ptr->getOpcode() == X86ISD::WrapperRIP)
4758       Ptr = Ptr->getOperand(0);
4759
4760     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4761     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4762       return false;
4763
4764     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4765     if (C) {
4766       DecodeVPERMVMask(C, VT, Mask);
4767       if (Mask.empty())
4768         return false;
4769       break;
4770     }
4771     return false;
4772   }
4773   case X86ISD::VPERMV3: {
4774     IsUnary = false;
4775     SDValue MaskNode = N->getOperand(1);
4776     while (MaskNode->getOpcode() == ISD::BITCAST)
4777       MaskNode = MaskNode->getOperand(1);
4778
4779     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4780       // If we have a build-vector, then things are easy.
4781       assert(MaskNode.getValueType().isInteger() &&
4782              MaskNode.getValueType().getVectorNumElements() ==
4783              VT.getVectorNumElements());
4784
4785       SmallVector<uint64_t, 32> RawMask;
4786       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4787
4788       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4789         SDValue Op = MaskNode->getOperand(i);
4790         if (Op->getOpcode() == ISD::UNDEF)
4791           RawMask.push_back((uint64_t)SM_SentinelUndef);
4792         else {
4793           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4794           if (!CN)
4795             return false;
4796           APInt MaskElement = CN->getAPIntValue();
4797           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4798         }
4799       }
4800       DecodeVPERMV3Mask(RawMask, Mask);
4801       break;
4802     }
4803
4804     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4805     if (!MaskLoad)
4806       return false;
4807
4808     SDValue Ptr = MaskLoad->getBasePtr();
4809     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4810         Ptr->getOpcode() == X86ISD::WrapperRIP)
4811       Ptr = Ptr->getOperand(0);
4812
4813     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4814     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4815       return false;
4816
4817     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4818     if (C) {
4819       DecodeVPERMV3Mask(C, VT, Mask);
4820       if (Mask.empty())
4821         return false;
4822       break;
4823     }
4824     return false;
4825   }
4826   default: llvm_unreachable("unknown target shuffle node");
4827   }
4828
4829   // If we have a fake unary shuffle, the shuffle mask is spread across two
4830   // inputs that are actually the same node. Re-map the mask to always point
4831   // into the first input.
4832   if (IsFakeUnary)
4833     for (int &M : Mask)
4834       if (M >= (int)Mask.size())
4835         M -= Mask.size();
4836
4837   return true;
4838 }
4839
4840 /// Returns the scalar element that will make up the ith
4841 /// element of the result of the vector shuffle.
4842 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4843                                    unsigned Depth) {
4844   if (Depth == 6)
4845     return SDValue();  // Limit search depth.
4846
4847   SDValue V = SDValue(N, 0);
4848   EVT VT = V.getValueType();
4849   unsigned Opcode = V.getOpcode();
4850
4851   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4852   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4853     int Elt = SV->getMaskElt(Index);
4854
4855     if (Elt < 0)
4856       return DAG.getUNDEF(VT.getVectorElementType());
4857
4858     unsigned NumElems = VT.getVectorNumElements();
4859     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4860                                          : SV->getOperand(1);
4861     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4862   }
4863
4864   // Recurse into target specific vector shuffles to find scalars.
4865   if (isTargetShuffle(Opcode)) {
4866     MVT ShufVT = V.getSimpleValueType();
4867     unsigned NumElems = ShufVT.getVectorNumElements();
4868     SmallVector<int, 16> ShuffleMask;
4869     bool IsUnary;
4870
4871     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4872       return SDValue();
4873
4874     int Elt = ShuffleMask[Index];
4875     if (Elt < 0)
4876       return DAG.getUNDEF(ShufVT.getVectorElementType());
4877
4878     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4879                                          : N->getOperand(1);
4880     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4881                                Depth+1);
4882   }
4883
4884   // Actual nodes that may contain scalar elements
4885   if (Opcode == ISD::BITCAST) {
4886     V = V.getOperand(0);
4887     EVT SrcVT = V.getValueType();
4888     unsigned NumElems = VT.getVectorNumElements();
4889
4890     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4891       return SDValue();
4892   }
4893
4894   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4895     return (Index == 0) ? V.getOperand(0)
4896                         : DAG.getUNDEF(VT.getVectorElementType());
4897
4898   if (V.getOpcode() == ISD::BUILD_VECTOR)
4899     return V.getOperand(Index);
4900
4901   return SDValue();
4902 }
4903
4904 /// Custom lower build_vector of v16i8.
4905 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4906                                        unsigned NumNonZero, unsigned NumZero,
4907                                        SelectionDAG &DAG,
4908                                        const X86Subtarget* Subtarget,
4909                                        const TargetLowering &TLI) {
4910   if (NumNonZero > 8)
4911     return SDValue();
4912
4913   SDLoc dl(Op);
4914   SDValue V;
4915   bool First = true;
4916
4917   // SSE4.1 - use PINSRB to insert each byte directly.
4918   if (Subtarget->hasSSE41()) {
4919     for (unsigned i = 0; i < 16; ++i) {
4920       bool isNonZero = (NonZeros & (1 << i)) != 0;
4921       if (isNonZero) {
4922         if (First) {
4923           if (NumZero)
4924             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4925           else
4926             V = DAG.getUNDEF(MVT::v16i8);
4927           First = false;
4928         }
4929         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4930                         MVT::v16i8, V, Op.getOperand(i),
4931                         DAG.getIntPtrConstant(i, dl));
4932       }
4933     }
4934
4935     return V;
4936   }
4937
4938   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4939   for (unsigned i = 0; i < 16; ++i) {
4940     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4941     if (ThisIsNonZero && First) {
4942       if (NumZero)
4943         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4944       else
4945         V = DAG.getUNDEF(MVT::v8i16);
4946       First = false;
4947     }
4948
4949     if ((i & 1) != 0) {
4950       SDValue ThisElt, LastElt;
4951       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4952       if (LastIsNonZero) {
4953         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4954                               MVT::i16, Op.getOperand(i-1));
4955       }
4956       if (ThisIsNonZero) {
4957         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4958         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4959                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4960         if (LastIsNonZero)
4961           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4962       } else
4963         ThisElt = LastElt;
4964
4965       if (ThisElt.getNode())
4966         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4967                         DAG.getIntPtrConstant(i/2, dl));
4968     }
4969   }
4970
4971   return DAG.getBitcast(MVT::v16i8, V);
4972 }
4973
4974 /// Custom lower build_vector of v8i16.
4975 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4976                                      unsigned NumNonZero, unsigned NumZero,
4977                                      SelectionDAG &DAG,
4978                                      const X86Subtarget* Subtarget,
4979                                      const TargetLowering &TLI) {
4980   if (NumNonZero > 4)
4981     return SDValue();
4982
4983   SDLoc dl(Op);
4984   SDValue V;
4985   bool First = true;
4986   for (unsigned i = 0; i < 8; ++i) {
4987     bool isNonZero = (NonZeros & (1 << i)) != 0;
4988     if (isNonZero) {
4989       if (First) {
4990         if (NumZero)
4991           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4992         else
4993           V = DAG.getUNDEF(MVT::v8i16);
4994         First = false;
4995       }
4996       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4997                       MVT::v8i16, V, Op.getOperand(i),
4998                       DAG.getIntPtrConstant(i, dl));
4999     }
5000   }
5001
5002   return V;
5003 }
5004
5005 /// Custom lower build_vector of v4i32 or v4f32.
5006 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5007                                      const X86Subtarget *Subtarget,
5008                                      const TargetLowering &TLI) {
5009   // Find all zeroable elements.
5010   std::bitset<4> Zeroable;
5011   for (int i=0; i < 4; ++i) {
5012     SDValue Elt = Op->getOperand(i);
5013     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5014   }
5015   assert(Zeroable.size() - Zeroable.count() > 1 &&
5016          "We expect at least two non-zero elements!");
5017
5018   // We only know how to deal with build_vector nodes where elements are either
5019   // zeroable or extract_vector_elt with constant index.
5020   SDValue FirstNonZero;
5021   unsigned FirstNonZeroIdx;
5022   for (unsigned i=0; i < 4; ++i) {
5023     if (Zeroable[i])
5024       continue;
5025     SDValue Elt = Op->getOperand(i);
5026     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5027         !isa<ConstantSDNode>(Elt.getOperand(1)))
5028       return SDValue();
5029     // Make sure that this node is extracting from a 128-bit vector.
5030     MVT VT = Elt.getOperand(0).getSimpleValueType();
5031     if (!VT.is128BitVector())
5032       return SDValue();
5033     if (!FirstNonZero.getNode()) {
5034       FirstNonZero = Elt;
5035       FirstNonZeroIdx = i;
5036     }
5037   }
5038
5039   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5040   SDValue V1 = FirstNonZero.getOperand(0);
5041   MVT VT = V1.getSimpleValueType();
5042
5043   // See if this build_vector can be lowered as a blend with zero.
5044   SDValue Elt;
5045   unsigned EltMaskIdx, EltIdx;
5046   int Mask[4];
5047   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5048     if (Zeroable[EltIdx]) {
5049       // The zero vector will be on the right hand side.
5050       Mask[EltIdx] = EltIdx+4;
5051       continue;
5052     }
5053
5054     Elt = Op->getOperand(EltIdx);
5055     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5056     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5057     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5058       break;
5059     Mask[EltIdx] = EltIdx;
5060   }
5061
5062   if (EltIdx == 4) {
5063     // Let the shuffle legalizer deal with blend operations.
5064     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5065     if (V1.getSimpleValueType() != VT)
5066       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5067     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5068   }
5069
5070   // See if we can lower this build_vector to a INSERTPS.
5071   if (!Subtarget->hasSSE41())
5072     return SDValue();
5073
5074   SDValue V2 = Elt.getOperand(0);
5075   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5076     V1 = SDValue();
5077
5078   bool CanFold = true;
5079   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5080     if (Zeroable[i])
5081       continue;
5082
5083     SDValue Current = Op->getOperand(i);
5084     SDValue SrcVector = Current->getOperand(0);
5085     if (!V1.getNode())
5086       V1 = SrcVector;
5087     CanFold = SrcVector == V1 &&
5088       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5089   }
5090
5091   if (!CanFold)
5092     return SDValue();
5093
5094   assert(V1.getNode() && "Expected at least two non-zero elements!");
5095   if (V1.getSimpleValueType() != MVT::v4f32)
5096     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5097   if (V2.getSimpleValueType() != MVT::v4f32)
5098     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5099
5100   // Ok, we can emit an INSERTPS instruction.
5101   unsigned ZMask = Zeroable.to_ulong();
5102
5103   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5104   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5105   SDLoc DL(Op);
5106   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5107                                DAG.getIntPtrConstant(InsertPSMask, DL));
5108   return DAG.getBitcast(VT, Result);
5109 }
5110
5111 /// Return a vector logical shift node.
5112 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5113                          unsigned NumBits, SelectionDAG &DAG,
5114                          const TargetLowering &TLI, SDLoc dl) {
5115   assert(VT.is128BitVector() && "Unknown type for VShift");
5116   MVT ShVT = MVT::v2i64;
5117   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5118   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5119   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5120   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5121   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5122   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5123 }
5124
5125 static SDValue
5126 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5127
5128   // Check if the scalar load can be widened into a vector load. And if
5129   // the address is "base + cst" see if the cst can be "absorbed" into
5130   // the shuffle mask.
5131   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5132     SDValue Ptr = LD->getBasePtr();
5133     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5134       return SDValue();
5135     EVT PVT = LD->getValueType(0);
5136     if (PVT != MVT::i32 && PVT != MVT::f32)
5137       return SDValue();
5138
5139     int FI = -1;
5140     int64_t Offset = 0;
5141     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5142       FI = FINode->getIndex();
5143       Offset = 0;
5144     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5145                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5146       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5147       Offset = Ptr.getConstantOperandVal(1);
5148       Ptr = Ptr.getOperand(0);
5149     } else {
5150       return SDValue();
5151     }
5152
5153     // FIXME: 256-bit vector instructions don't require a strict alignment,
5154     // improve this code to support it better.
5155     unsigned RequiredAlign = VT.getSizeInBits()/8;
5156     SDValue Chain = LD->getChain();
5157     // Make sure the stack object alignment is at least 16 or 32.
5158     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5159     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5160       if (MFI->isFixedObjectIndex(FI)) {
5161         // Can't change the alignment. FIXME: It's possible to compute
5162         // the exact stack offset and reference FI + adjust offset instead.
5163         // If someone *really* cares about this. That's the way to implement it.
5164         return SDValue();
5165       } else {
5166         MFI->setObjectAlignment(FI, RequiredAlign);
5167       }
5168     }
5169
5170     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5171     // Ptr + (Offset & ~15).
5172     if (Offset < 0)
5173       return SDValue();
5174     if ((Offset % RequiredAlign) & 3)
5175       return SDValue();
5176     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5177     if (StartOffset) {
5178       SDLoc DL(Ptr);
5179       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5180                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5181     }
5182
5183     int EltNo = (Offset - StartOffset) >> 2;
5184     unsigned NumElems = VT.getVectorNumElements();
5185
5186     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5187     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5188                              LD->getPointerInfo().getWithOffset(StartOffset),
5189                              false, false, false, 0);
5190
5191     SmallVector<int, 8> Mask(NumElems, EltNo);
5192
5193     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5194   }
5195
5196   return SDValue();
5197 }
5198
5199 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5200 /// elements can be replaced by a single large load which has the same value as
5201 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5202 ///
5203 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5204 ///
5205 /// FIXME: we'd also like to handle the case where the last elements are zero
5206 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5207 /// There's even a handy isZeroNode for that purpose.
5208 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5209                                         SDLoc &DL, SelectionDAG &DAG,
5210                                         bool isAfterLegalize) {
5211   unsigned NumElems = Elts.size();
5212
5213   LoadSDNode *LDBase = nullptr;
5214   unsigned LastLoadedElt = -1U;
5215
5216   // For each element in the initializer, see if we've found a load or an undef.
5217   // If we don't find an initial load element, or later load elements are
5218   // non-consecutive, bail out.
5219   for (unsigned i = 0; i < NumElems; ++i) {
5220     SDValue Elt = Elts[i];
5221     // Look through a bitcast.
5222     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5223       Elt = Elt.getOperand(0);
5224     if (!Elt.getNode() ||
5225         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5226       return SDValue();
5227     if (!LDBase) {
5228       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5229         return SDValue();
5230       LDBase = cast<LoadSDNode>(Elt.getNode());
5231       LastLoadedElt = i;
5232       continue;
5233     }
5234     if (Elt.getOpcode() == ISD::UNDEF)
5235       continue;
5236
5237     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5238     EVT LdVT = Elt.getValueType();
5239     // Each loaded element must be the correct fractional portion of the
5240     // requested vector load.
5241     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5242       return SDValue();
5243     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5244       return SDValue();
5245     LastLoadedElt = i;
5246   }
5247
5248   // If we have found an entire vector of loads and undefs, then return a large
5249   // load of the entire vector width starting at the base pointer.  If we found
5250   // consecutive loads for the low half, generate a vzext_load node.
5251   if (LastLoadedElt == NumElems - 1) {
5252     assert(LDBase && "Did not find base load for merging consecutive loads");
5253     EVT EltVT = LDBase->getValueType(0);
5254     // Ensure that the input vector size for the merged loads matches the
5255     // cumulative size of the input elements.
5256     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5257       return SDValue();
5258
5259     if (isAfterLegalize &&
5260         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5261       return SDValue();
5262
5263     SDValue NewLd = SDValue();
5264
5265     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5266                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5267                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5268                         LDBase->getAlignment());
5269
5270     if (LDBase->hasAnyUseOfValue(1)) {
5271       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5272                                      SDValue(LDBase, 1),
5273                                      SDValue(NewLd.getNode(), 1));
5274       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5275       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5276                              SDValue(NewLd.getNode(), 1));
5277     }
5278
5279     return NewLd;
5280   }
5281
5282   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5283   //of a v4i32 / v4f32. It's probably worth generalizing.
5284   EVT EltVT = VT.getVectorElementType();
5285   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5286       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5287     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5288     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5289     SDValue ResNode =
5290         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5291                                 LDBase->getPointerInfo(),
5292                                 LDBase->getAlignment(),
5293                                 false/*isVolatile*/, true/*ReadMem*/,
5294                                 false/*WriteMem*/);
5295
5296     // Make sure the newly-created LOAD is in the same position as LDBase in
5297     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5298     // update uses of LDBase's output chain to use the TokenFactor.
5299     if (LDBase->hasAnyUseOfValue(1)) {
5300       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5301                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5302       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5303       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5304                              SDValue(ResNode.getNode(), 1));
5305     }
5306
5307     return DAG.getBitcast(VT, ResNode);
5308   }
5309   return SDValue();
5310 }
5311
5312 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5313 /// to generate a splat value for the following cases:
5314 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5315 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5316 /// a scalar load, or a constant.
5317 /// The VBROADCAST node is returned when a pattern is found,
5318 /// or SDValue() otherwise.
5319 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5320                                     SelectionDAG &DAG) {
5321   // VBROADCAST requires AVX.
5322   // TODO: Splats could be generated for non-AVX CPUs using SSE
5323   // instructions, but there's less potential gain for only 128-bit vectors.
5324   if (!Subtarget->hasAVX())
5325     return SDValue();
5326
5327   MVT VT = Op.getSimpleValueType();
5328   SDLoc dl(Op);
5329
5330   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5331          "Unsupported vector type for broadcast.");
5332
5333   SDValue Ld;
5334   bool ConstSplatVal;
5335
5336   switch (Op.getOpcode()) {
5337     default:
5338       // Unknown pattern found.
5339       return SDValue();
5340
5341     case ISD::BUILD_VECTOR: {
5342       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5343       BitVector UndefElements;
5344       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5345
5346       // We need a splat of a single value to use broadcast, and it doesn't
5347       // make any sense if the value is only in one element of the vector.
5348       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5349         return SDValue();
5350
5351       Ld = Splat;
5352       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5353                        Ld.getOpcode() == ISD::ConstantFP);
5354
5355       // Make sure that all of the users of a non-constant load are from the
5356       // BUILD_VECTOR node.
5357       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5358         return SDValue();
5359       break;
5360     }
5361
5362     case ISD::VECTOR_SHUFFLE: {
5363       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5364
5365       // Shuffles must have a splat mask where the first element is
5366       // broadcasted.
5367       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5368         return SDValue();
5369
5370       SDValue Sc = Op.getOperand(0);
5371       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5372           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5373
5374         if (!Subtarget->hasInt256())
5375           return SDValue();
5376
5377         // Use the register form of the broadcast instruction available on AVX2.
5378         if (VT.getSizeInBits() >= 256)
5379           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5380         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5381       }
5382
5383       Ld = Sc.getOperand(0);
5384       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5385                        Ld.getOpcode() == ISD::ConstantFP);
5386
5387       // The scalar_to_vector node and the suspected
5388       // load node must have exactly one user.
5389       // Constants may have multiple users.
5390
5391       // AVX-512 has register version of the broadcast
5392       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5393         Ld.getValueType().getSizeInBits() >= 32;
5394       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5395           !hasRegVer))
5396         return SDValue();
5397       break;
5398     }
5399   }
5400
5401   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5402   bool IsGE256 = (VT.getSizeInBits() >= 256);
5403
5404   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5405   // instruction to save 8 or more bytes of constant pool data.
5406   // TODO: If multiple splats are generated to load the same constant,
5407   // it may be detrimental to overall size. There needs to be a way to detect
5408   // that condition to know if this is truly a size win.
5409   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5410
5411   // Handle broadcasting a single constant scalar from the constant pool
5412   // into a vector.
5413   // On Sandybridge (no AVX2), it is still better to load a constant vector
5414   // from the constant pool and not to broadcast it from a scalar.
5415   // But override that restriction when optimizing for size.
5416   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5417   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5418     EVT CVT = Ld.getValueType();
5419     assert(!CVT.isVector() && "Must not broadcast a vector type");
5420
5421     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5422     // For size optimization, also splat v2f64 and v2i64, and for size opt
5423     // with AVX2, also splat i8 and i16.
5424     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5425     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5426         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5427       const Constant *C = nullptr;
5428       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5429         C = CI->getConstantIntValue();
5430       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5431         C = CF->getConstantFPValue();
5432
5433       assert(C && "Invalid constant type");
5434
5435       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5436       SDValue CP =
5437           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5438       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5439       Ld = DAG.getLoad(
5440           CVT, dl, DAG.getEntryNode(), CP,
5441           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5442           false, false, Alignment);
5443
5444       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5445     }
5446   }
5447
5448   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5449
5450   // Handle AVX2 in-register broadcasts.
5451   if (!IsLoad && Subtarget->hasInt256() &&
5452       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5453     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5454
5455   // The scalar source must be a normal load.
5456   if (!IsLoad)
5457     return SDValue();
5458
5459   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5460       (Subtarget->hasVLX() && ScalarSize == 64))
5461     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5462
5463   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5464   // double since there is no vbroadcastsd xmm
5465   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5466     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5467       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5468   }
5469
5470   // Unsupported broadcast.
5471   return SDValue();
5472 }
5473
5474 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5475 /// underlying vector and index.
5476 ///
5477 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5478 /// index.
5479 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5480                                          SDValue ExtIdx) {
5481   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5482   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5483     return Idx;
5484
5485   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5486   // lowered this:
5487   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5488   // to:
5489   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5490   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5491   //                           undef)
5492   //                       Constant<0>)
5493   // In this case the vector is the extract_subvector expression and the index
5494   // is 2, as specified by the shuffle.
5495   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5496   SDValue ShuffleVec = SVOp->getOperand(0);
5497   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5498   assert(ShuffleVecVT.getVectorElementType() ==
5499          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5500
5501   int ShuffleIdx = SVOp->getMaskElt(Idx);
5502   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5503     ExtractedFromVec = ShuffleVec;
5504     return ShuffleIdx;
5505   }
5506   return Idx;
5507 }
5508
5509 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5510   MVT VT = Op.getSimpleValueType();
5511
5512   // Skip if insert_vec_elt is not supported.
5513   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5514   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5515     return SDValue();
5516
5517   SDLoc DL(Op);
5518   unsigned NumElems = Op.getNumOperands();
5519
5520   SDValue VecIn1;
5521   SDValue VecIn2;
5522   SmallVector<unsigned, 4> InsertIndices;
5523   SmallVector<int, 8> Mask(NumElems, -1);
5524
5525   for (unsigned i = 0; i != NumElems; ++i) {
5526     unsigned Opc = Op.getOperand(i).getOpcode();
5527
5528     if (Opc == ISD::UNDEF)
5529       continue;
5530
5531     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5532       // Quit if more than 1 elements need inserting.
5533       if (InsertIndices.size() > 1)
5534         return SDValue();
5535
5536       InsertIndices.push_back(i);
5537       continue;
5538     }
5539
5540     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5541     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5542     // Quit if non-constant index.
5543     if (!isa<ConstantSDNode>(ExtIdx))
5544       return SDValue();
5545     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5546
5547     // Quit if extracted from vector of different type.
5548     if (ExtractedFromVec.getValueType() != VT)
5549       return SDValue();
5550
5551     if (!VecIn1.getNode())
5552       VecIn1 = ExtractedFromVec;
5553     else if (VecIn1 != ExtractedFromVec) {
5554       if (!VecIn2.getNode())
5555         VecIn2 = ExtractedFromVec;
5556       else if (VecIn2 != ExtractedFromVec)
5557         // Quit if more than 2 vectors to shuffle
5558         return SDValue();
5559     }
5560
5561     if (ExtractedFromVec == VecIn1)
5562       Mask[i] = Idx;
5563     else if (ExtractedFromVec == VecIn2)
5564       Mask[i] = Idx + NumElems;
5565   }
5566
5567   if (!VecIn1.getNode())
5568     return SDValue();
5569
5570   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5571   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5572   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5573     unsigned Idx = InsertIndices[i];
5574     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5575                      DAG.getIntPtrConstant(Idx, DL));
5576   }
5577
5578   return NV;
5579 }
5580
5581 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5582   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5583          Op.getScalarValueSizeInBits() == 1 &&
5584          "Can not convert non-constant vector");
5585   uint64_t Immediate = 0;
5586   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5587     SDValue In = Op.getOperand(idx);
5588     if (In.getOpcode() != ISD::UNDEF)
5589       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5590   }
5591   SDLoc dl(Op);
5592   MVT VT =
5593    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5594   return DAG.getConstant(Immediate, dl, VT);
5595 }
5596 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5597 SDValue
5598 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5599
5600   MVT VT = Op.getSimpleValueType();
5601   assert((VT.getVectorElementType() == MVT::i1) &&
5602          "Unexpected type in LowerBUILD_VECTORvXi1!");
5603
5604   SDLoc dl(Op);
5605   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5606     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5607     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5608     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5609   }
5610
5611   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5612     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5613     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5614     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5615   }
5616
5617   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5618     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5619     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5620       return DAG.getBitcast(VT, Imm);
5621     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5622     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5623                         DAG.getIntPtrConstant(0, dl));
5624   }
5625
5626   // Vector has one or more non-const elements
5627   uint64_t Immediate = 0;
5628   SmallVector<unsigned, 16> NonConstIdx;
5629   bool IsSplat = true;
5630   bool HasConstElts = false;
5631   int SplatIdx = -1;
5632   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5633     SDValue In = Op.getOperand(idx);
5634     if (In.getOpcode() == ISD::UNDEF)
5635       continue;
5636     if (!isa<ConstantSDNode>(In))
5637       NonConstIdx.push_back(idx);
5638     else {
5639       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5640       HasConstElts = true;
5641     }
5642     if (SplatIdx == -1)
5643       SplatIdx = idx;
5644     else if (In != Op.getOperand(SplatIdx))
5645       IsSplat = false;
5646   }
5647
5648   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5649   if (IsSplat)
5650     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5651                        DAG.getConstant(1, dl, VT),
5652                        DAG.getConstant(0, dl, VT));
5653
5654   // insert elements one by one
5655   SDValue DstVec;
5656   SDValue Imm;
5657   if (Immediate) {
5658     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5659     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5660   }
5661   else if (HasConstElts)
5662     Imm = DAG.getConstant(0, dl, VT);
5663   else
5664     Imm = DAG.getUNDEF(VT);
5665   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5666     DstVec = DAG.getBitcast(VT, Imm);
5667   else {
5668     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5669     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5670                          DAG.getIntPtrConstant(0, dl));
5671   }
5672
5673   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5674     unsigned InsertIdx = NonConstIdx[i];
5675     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5676                          Op.getOperand(InsertIdx),
5677                          DAG.getIntPtrConstant(InsertIdx, dl));
5678   }
5679   return DstVec;
5680 }
5681
5682 /// \brief Return true if \p N implements a horizontal binop and return the
5683 /// operands for the horizontal binop into V0 and V1.
5684 ///
5685 /// This is a helper function of LowerToHorizontalOp().
5686 /// This function checks that the build_vector \p N in input implements a
5687 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5688 /// operation to match.
5689 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5690 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5691 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5692 /// arithmetic sub.
5693 ///
5694 /// This function only analyzes elements of \p N whose indices are
5695 /// in range [BaseIdx, LastIdx).
5696 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5697                               SelectionDAG &DAG,
5698                               unsigned BaseIdx, unsigned LastIdx,
5699                               SDValue &V0, SDValue &V1) {
5700   EVT VT = N->getValueType(0);
5701
5702   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5703   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5704          "Invalid Vector in input!");
5705
5706   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5707   bool CanFold = true;
5708   unsigned ExpectedVExtractIdx = BaseIdx;
5709   unsigned NumElts = LastIdx - BaseIdx;
5710   V0 = DAG.getUNDEF(VT);
5711   V1 = DAG.getUNDEF(VT);
5712
5713   // Check if N implements a horizontal binop.
5714   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5715     SDValue Op = N->getOperand(i + BaseIdx);
5716
5717     // Skip UNDEFs.
5718     if (Op->getOpcode() == ISD::UNDEF) {
5719       // Update the expected vector extract index.
5720       if (i * 2 == NumElts)
5721         ExpectedVExtractIdx = BaseIdx;
5722       ExpectedVExtractIdx += 2;
5723       continue;
5724     }
5725
5726     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5727
5728     if (!CanFold)
5729       break;
5730
5731     SDValue Op0 = Op.getOperand(0);
5732     SDValue Op1 = Op.getOperand(1);
5733
5734     // Try to match the following pattern:
5735     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5736     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5737         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5738         Op0.getOperand(0) == Op1.getOperand(0) &&
5739         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5740         isa<ConstantSDNode>(Op1.getOperand(1)));
5741     if (!CanFold)
5742       break;
5743
5744     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5745     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5746
5747     if (i * 2 < NumElts) {
5748       if (V0.getOpcode() == ISD::UNDEF) {
5749         V0 = Op0.getOperand(0);
5750         if (V0.getValueType() != VT)
5751           return false;
5752       }
5753     } else {
5754       if (V1.getOpcode() == ISD::UNDEF) {
5755         V1 = Op0.getOperand(0);
5756         if (V1.getValueType() != VT)
5757           return false;
5758       }
5759       if (i * 2 == NumElts)
5760         ExpectedVExtractIdx = BaseIdx;
5761     }
5762
5763     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5764     if (I0 == ExpectedVExtractIdx)
5765       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5766     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5767       // Try to match the following dag sequence:
5768       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5769       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5770     } else
5771       CanFold = false;
5772
5773     ExpectedVExtractIdx += 2;
5774   }
5775
5776   return CanFold;
5777 }
5778
5779 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5780 /// a concat_vector.
5781 ///
5782 /// This is a helper function of LowerToHorizontalOp().
5783 /// This function expects two 256-bit vectors called V0 and V1.
5784 /// At first, each vector is split into two separate 128-bit vectors.
5785 /// Then, the resulting 128-bit vectors are used to implement two
5786 /// horizontal binary operations.
5787 ///
5788 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5789 ///
5790 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5791 /// the two new horizontal binop.
5792 /// When Mode is set, the first horizontal binop dag node would take as input
5793 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5794 /// horizontal binop dag node would take as input the lower 128-bit of V1
5795 /// and the upper 128-bit of V1.
5796 ///   Example:
5797 ///     HADD V0_LO, V0_HI
5798 ///     HADD V1_LO, V1_HI
5799 ///
5800 /// Otherwise, the first horizontal binop dag node takes as input the lower
5801 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5802 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5803 ///   Example:
5804 ///     HADD V0_LO, V1_LO
5805 ///     HADD V0_HI, V1_HI
5806 ///
5807 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5808 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5809 /// the upper 128-bits of the result.
5810 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5811                                      SDLoc DL, SelectionDAG &DAG,
5812                                      unsigned X86Opcode, bool Mode,
5813                                      bool isUndefLO, bool isUndefHI) {
5814   EVT VT = V0.getValueType();
5815   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5816          "Invalid nodes in input!");
5817
5818   unsigned NumElts = VT.getVectorNumElements();
5819   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5820   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5821   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5822   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5823   EVT NewVT = V0_LO.getValueType();
5824
5825   SDValue LO = DAG.getUNDEF(NewVT);
5826   SDValue HI = DAG.getUNDEF(NewVT);
5827
5828   if (Mode) {
5829     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5830     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5831       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5832     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5833       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5834   } else {
5835     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5836     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5837                        V1_LO->getOpcode() != ISD::UNDEF))
5838       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5839
5840     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5841                        V1_HI->getOpcode() != ISD::UNDEF))
5842       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5843   }
5844
5845   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5846 }
5847
5848 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5849 /// node.
5850 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5851                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5852   EVT VT = BV->getValueType(0);
5853   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5854       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5855     return SDValue();
5856
5857   SDLoc DL(BV);
5858   unsigned NumElts = VT.getVectorNumElements();
5859   SDValue InVec0 = DAG.getUNDEF(VT);
5860   SDValue InVec1 = DAG.getUNDEF(VT);
5861
5862   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5863           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5864
5865   // Odd-numbered elements in the input build vector are obtained from
5866   // adding two integer/float elements.
5867   // Even-numbered elements in the input build vector are obtained from
5868   // subtracting two integer/float elements.
5869   unsigned ExpectedOpcode = ISD::FSUB;
5870   unsigned NextExpectedOpcode = ISD::FADD;
5871   bool AddFound = false;
5872   bool SubFound = false;
5873
5874   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5875     SDValue Op = BV->getOperand(i);
5876
5877     // Skip 'undef' values.
5878     unsigned Opcode = Op.getOpcode();
5879     if (Opcode == ISD::UNDEF) {
5880       std::swap(ExpectedOpcode, NextExpectedOpcode);
5881       continue;
5882     }
5883
5884     // Early exit if we found an unexpected opcode.
5885     if (Opcode != ExpectedOpcode)
5886       return SDValue();
5887
5888     SDValue Op0 = Op.getOperand(0);
5889     SDValue Op1 = Op.getOperand(1);
5890
5891     // Try to match the following pattern:
5892     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5893     // Early exit if we cannot match that sequence.
5894     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5895         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5896         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5897         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5898         Op0.getOperand(1) != Op1.getOperand(1))
5899       return SDValue();
5900
5901     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5902     if (I0 != i)
5903       return SDValue();
5904
5905     // We found a valid add/sub node. Update the information accordingly.
5906     if (i & 1)
5907       AddFound = true;
5908     else
5909       SubFound = true;
5910
5911     // Update InVec0 and InVec1.
5912     if (InVec0.getOpcode() == ISD::UNDEF) {
5913       InVec0 = Op0.getOperand(0);
5914       if (InVec0.getValueType() != VT)
5915         return SDValue();
5916     }
5917     if (InVec1.getOpcode() == ISD::UNDEF) {
5918       InVec1 = Op1.getOperand(0);
5919       if (InVec1.getValueType() != VT)
5920         return SDValue();
5921     }
5922
5923     // Make sure that operands in input to each add/sub node always
5924     // come from a same pair of vectors.
5925     if (InVec0 != Op0.getOperand(0)) {
5926       if (ExpectedOpcode == ISD::FSUB)
5927         return SDValue();
5928
5929       // FADD is commutable. Try to commute the operands
5930       // and then test again.
5931       std::swap(Op0, Op1);
5932       if (InVec0 != Op0.getOperand(0))
5933         return SDValue();
5934     }
5935
5936     if (InVec1 != Op1.getOperand(0))
5937       return SDValue();
5938
5939     // Update the pair of expected opcodes.
5940     std::swap(ExpectedOpcode, NextExpectedOpcode);
5941   }
5942
5943   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5944   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5945       InVec1.getOpcode() != ISD::UNDEF)
5946     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5947
5948   return SDValue();
5949 }
5950
5951 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5952 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5953                                    const X86Subtarget *Subtarget,
5954                                    SelectionDAG &DAG) {
5955   EVT VT = BV->getValueType(0);
5956   unsigned NumElts = VT.getVectorNumElements();
5957   unsigned NumUndefsLO = 0;
5958   unsigned NumUndefsHI = 0;
5959   unsigned Half = NumElts/2;
5960
5961   // Count the number of UNDEF operands in the build_vector in input.
5962   for (unsigned i = 0, e = Half; i != e; ++i)
5963     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5964       NumUndefsLO++;
5965
5966   for (unsigned i = Half, e = NumElts; i != e; ++i)
5967     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5968       NumUndefsHI++;
5969
5970   // Early exit if this is either a build_vector of all UNDEFs or all the
5971   // operands but one are UNDEF.
5972   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5973     return SDValue();
5974
5975   SDLoc DL(BV);
5976   SDValue InVec0, InVec1;
5977   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5978     // Try to match an SSE3 float HADD/HSUB.
5979     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5980       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5981
5982     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5983       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5984   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5985     // Try to match an SSSE3 integer HADD/HSUB.
5986     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5987       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5988
5989     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5990       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5991   }
5992
5993   if (!Subtarget->hasAVX())
5994     return SDValue();
5995
5996   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5997     // Try to match an AVX horizontal add/sub of packed single/double
5998     // precision floating point values from 256-bit vectors.
5999     SDValue InVec2, InVec3;
6000     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6001         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6002         ((InVec0.getOpcode() == ISD::UNDEF ||
6003           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6004         ((InVec1.getOpcode() == ISD::UNDEF ||
6005           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6006       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6007
6008     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6009         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6010         ((InVec0.getOpcode() == ISD::UNDEF ||
6011           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6012         ((InVec1.getOpcode() == ISD::UNDEF ||
6013           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6014       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6015   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6016     // Try to match an AVX2 horizontal add/sub of signed integers.
6017     SDValue InVec2, InVec3;
6018     unsigned X86Opcode;
6019     bool CanFold = true;
6020
6021     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6022         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6023         ((InVec0.getOpcode() == ISD::UNDEF ||
6024           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6025         ((InVec1.getOpcode() == ISD::UNDEF ||
6026           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6027       X86Opcode = X86ISD::HADD;
6028     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6029         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6030         ((InVec0.getOpcode() == ISD::UNDEF ||
6031           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6032         ((InVec1.getOpcode() == ISD::UNDEF ||
6033           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6034       X86Opcode = X86ISD::HSUB;
6035     else
6036       CanFold = false;
6037
6038     if (CanFold) {
6039       // Fold this build_vector into a single horizontal add/sub.
6040       // Do this only if the target has AVX2.
6041       if (Subtarget->hasAVX2())
6042         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6043
6044       // Do not try to expand this build_vector into a pair of horizontal
6045       // add/sub if we can emit a pair of scalar add/sub.
6046       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6047         return SDValue();
6048
6049       // Convert this build_vector into a pair of horizontal binop followed by
6050       // a concat vector.
6051       bool isUndefLO = NumUndefsLO == Half;
6052       bool isUndefHI = NumUndefsHI == Half;
6053       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6054                                    isUndefLO, isUndefHI);
6055     }
6056   }
6057
6058   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6059        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6060     unsigned X86Opcode;
6061     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6062       X86Opcode = X86ISD::HADD;
6063     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6064       X86Opcode = X86ISD::HSUB;
6065     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6066       X86Opcode = X86ISD::FHADD;
6067     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6068       X86Opcode = X86ISD::FHSUB;
6069     else
6070       return SDValue();
6071
6072     // Don't try to expand this build_vector into a pair of horizontal add/sub
6073     // if we can simply emit a pair of scalar add/sub.
6074     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6075       return SDValue();
6076
6077     // Convert this build_vector into two horizontal add/sub followed by
6078     // a concat vector.
6079     bool isUndefLO = NumUndefsLO == Half;
6080     bool isUndefHI = NumUndefsHI == Half;
6081     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6082                                  isUndefLO, isUndefHI);
6083   }
6084
6085   return SDValue();
6086 }
6087
6088 SDValue
6089 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6090   SDLoc dl(Op);
6091
6092   MVT VT = Op.getSimpleValueType();
6093   MVT ExtVT = VT.getVectorElementType();
6094   unsigned NumElems = Op.getNumOperands();
6095
6096   // Generate vectors for predicate vectors.
6097   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6098     return LowerBUILD_VECTORvXi1(Op, DAG);
6099
6100   // Vectors containing all zeros can be matched by pxor and xorps later
6101   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6102     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6103     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6104     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6105       return Op;
6106
6107     return getZeroVector(VT, Subtarget, DAG, dl);
6108   }
6109
6110   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6111   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6112   // vpcmpeqd on 256-bit vectors.
6113   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6114     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6115       return Op;
6116
6117     if (!VT.is512BitVector())
6118       return getOnesVector(VT, Subtarget, DAG, dl);
6119   }
6120
6121   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6122   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6123     return AddSub;
6124   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6125     return HorizontalOp;
6126   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6127     return Broadcast;
6128
6129   unsigned EVTBits = ExtVT.getSizeInBits();
6130
6131   unsigned NumZero  = 0;
6132   unsigned NumNonZero = 0;
6133   unsigned NonZeros = 0;
6134   bool IsAllConstants = true;
6135   SmallSet<SDValue, 8> Values;
6136   for (unsigned i = 0; i < NumElems; ++i) {
6137     SDValue Elt = Op.getOperand(i);
6138     if (Elt.getOpcode() == ISD::UNDEF)
6139       continue;
6140     Values.insert(Elt);
6141     if (Elt.getOpcode() != ISD::Constant &&
6142         Elt.getOpcode() != ISD::ConstantFP)
6143       IsAllConstants = false;
6144     if (X86::isZeroNode(Elt))
6145       NumZero++;
6146     else {
6147       NonZeros |= (1 << i);
6148       NumNonZero++;
6149     }
6150   }
6151
6152   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6153   if (NumNonZero == 0)
6154     return DAG.getUNDEF(VT);
6155
6156   // Special case for single non-zero, non-undef, element.
6157   if (NumNonZero == 1) {
6158     unsigned Idx = countTrailingZeros(NonZeros);
6159     SDValue Item = Op.getOperand(Idx);
6160
6161     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6162     // the value are obviously zero, truncate the value to i32 and do the
6163     // insertion that way.  Only do this if the value is non-constant or if the
6164     // value is a constant being inserted into element 0.  It is cheaper to do
6165     // a constant pool load than it is to do a movd + shuffle.
6166     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6167         (!IsAllConstants || Idx == 0)) {
6168       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6169         // Handle SSE only.
6170         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6171         EVT VecVT = MVT::v4i32;
6172
6173         // Truncate the value (which may itself be a constant) to i32, and
6174         // convert it to a vector with movd (S2V+shuffle to zero extend).
6175         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6176         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6177         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6178                                       Item, Idx * 2, true, Subtarget, DAG));
6179       }
6180     }
6181
6182     // If we have a constant or non-constant insertion into the low element of
6183     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6184     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6185     // depending on what the source datatype is.
6186     if (Idx == 0) {
6187       if (NumZero == 0)
6188         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6189
6190       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6191           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6192         if (VT.is512BitVector()) {
6193           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6194           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6195                              Item, DAG.getIntPtrConstant(0, dl));
6196         }
6197         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6198                "Expected an SSE value type!");
6199         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6200         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6201         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6202       }
6203
6204       // We can't directly insert an i8 or i16 into a vector, so zero extend
6205       // it to i32 first.
6206       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6207         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6208         if (VT.is256BitVector()) {
6209           if (Subtarget->hasAVX()) {
6210             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6211             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6212           } else {
6213             // Without AVX, we need to extend to a 128-bit vector and then
6214             // insert into the 256-bit vector.
6215             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6216             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6217             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6218           }
6219         } else {
6220           assert(VT.is128BitVector() && "Expected an SSE value type!");
6221           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6222           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6223         }
6224         return DAG.getBitcast(VT, Item);
6225       }
6226     }
6227
6228     // Is it a vector logical left shift?
6229     if (NumElems == 2 && Idx == 1 &&
6230         X86::isZeroNode(Op.getOperand(0)) &&
6231         !X86::isZeroNode(Op.getOperand(1))) {
6232       unsigned NumBits = VT.getSizeInBits();
6233       return getVShift(true, VT,
6234                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6235                                    VT, Op.getOperand(1)),
6236                        NumBits/2, DAG, *this, dl);
6237     }
6238
6239     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6240       return SDValue();
6241
6242     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6243     // is a non-constant being inserted into an element other than the low one,
6244     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6245     // movd/movss) to move this into the low element, then shuffle it into
6246     // place.
6247     if (EVTBits == 32) {
6248       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6249       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6250     }
6251   }
6252
6253   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6254   if (Values.size() == 1) {
6255     if (EVTBits == 32) {
6256       // Instead of a shuffle like this:
6257       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6258       // Check if it's possible to issue this instead.
6259       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6260       unsigned Idx = countTrailingZeros(NonZeros);
6261       SDValue Item = Op.getOperand(Idx);
6262       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6263         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6264     }
6265     return SDValue();
6266   }
6267
6268   // A vector full of immediates; various special cases are already
6269   // handled, so this is best done with a single constant-pool load.
6270   if (IsAllConstants)
6271     return SDValue();
6272
6273   // For AVX-length vectors, see if we can use a vector load to get all of the
6274   // elements, otherwise build the individual 128-bit pieces and use
6275   // shuffles to put them in place.
6276   if (VT.is256BitVector() || VT.is512BitVector()) {
6277     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6278
6279     // Check for a build vector of consecutive loads.
6280     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6281       return LD;
6282
6283     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6284
6285     // Build both the lower and upper subvector.
6286     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6287                                 makeArrayRef(&V[0], NumElems/2));
6288     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6289                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6290
6291     // Recreate the wider vector with the lower and upper part.
6292     if (VT.is256BitVector())
6293       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6294     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6295   }
6296
6297   // Let legalizer expand 2-wide build_vectors.
6298   if (EVTBits == 64) {
6299     if (NumNonZero == 1) {
6300       // One half is zero or undef.
6301       unsigned Idx = countTrailingZeros(NonZeros);
6302       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6303                                  Op.getOperand(Idx));
6304       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6305     }
6306     return SDValue();
6307   }
6308
6309   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6310   if (EVTBits == 8 && NumElems == 16)
6311     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6312                                         Subtarget, *this))
6313       return V;
6314
6315   if (EVTBits == 16 && NumElems == 8)
6316     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6317                                       Subtarget, *this))
6318       return V;
6319
6320   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6321   if (EVTBits == 32 && NumElems == 4)
6322     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6323       return V;
6324
6325   // If element VT is == 32 bits, turn it into a number of shuffles.
6326   SmallVector<SDValue, 8> V(NumElems);
6327   if (NumElems == 4 && NumZero > 0) {
6328     for (unsigned i = 0; i < 4; ++i) {
6329       bool isZero = !(NonZeros & (1 << i));
6330       if (isZero)
6331         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6332       else
6333         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6334     }
6335
6336     for (unsigned i = 0; i < 2; ++i) {
6337       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6338         default: break;
6339         case 0:
6340           V[i] = V[i*2];  // Must be a zero vector.
6341           break;
6342         case 1:
6343           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6344           break;
6345         case 2:
6346           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6347           break;
6348         case 3:
6349           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6350           break;
6351       }
6352     }
6353
6354     bool Reverse1 = (NonZeros & 0x3) == 2;
6355     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6356     int MaskVec[] = {
6357       Reverse1 ? 1 : 0,
6358       Reverse1 ? 0 : 1,
6359       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6360       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6361     };
6362     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6363   }
6364
6365   if (Values.size() > 1 && VT.is128BitVector()) {
6366     // Check for a build vector of consecutive loads.
6367     for (unsigned i = 0; i < NumElems; ++i)
6368       V[i] = Op.getOperand(i);
6369
6370     // Check for elements which are consecutive loads.
6371     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6372       return LD;
6373
6374     // Check for a build vector from mostly shuffle plus few inserting.
6375     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6376       return Sh;
6377
6378     // For SSE 4.1, use insertps to put the high elements into the low element.
6379     if (Subtarget->hasSSE41()) {
6380       SDValue Result;
6381       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6382         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6383       else
6384         Result = DAG.getUNDEF(VT);
6385
6386       for (unsigned i = 1; i < NumElems; ++i) {
6387         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6388         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6389                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6390       }
6391       return Result;
6392     }
6393
6394     // Otherwise, expand into a number of unpckl*, start by extending each of
6395     // our (non-undef) elements to the full vector width with the element in the
6396     // bottom slot of the vector (which generates no code for SSE).
6397     for (unsigned i = 0; i < NumElems; ++i) {
6398       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6399         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6400       else
6401         V[i] = DAG.getUNDEF(VT);
6402     }
6403
6404     // Next, we iteratively mix elements, e.g. for v4f32:
6405     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6406     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6407     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6408     unsigned EltStride = NumElems >> 1;
6409     while (EltStride != 0) {
6410       for (unsigned i = 0; i < EltStride; ++i) {
6411         // If V[i+EltStride] is undef and this is the first round of mixing,
6412         // then it is safe to just drop this shuffle: V[i] is already in the
6413         // right place, the one element (since it's the first round) being
6414         // inserted as undef can be dropped.  This isn't safe for successive
6415         // rounds because they will permute elements within both vectors.
6416         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6417             EltStride == NumElems/2)
6418           continue;
6419
6420         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6421       }
6422       EltStride >>= 1;
6423     }
6424     return V[0];
6425   }
6426   return SDValue();
6427 }
6428
6429 // 256-bit AVX can use the vinsertf128 instruction
6430 // to create 256-bit vectors from two other 128-bit ones.
6431 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6432   SDLoc dl(Op);
6433   MVT ResVT = Op.getSimpleValueType();
6434
6435   assert((ResVT.is256BitVector() ||
6436           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6437
6438   SDValue V1 = Op.getOperand(0);
6439   SDValue V2 = Op.getOperand(1);
6440   unsigned NumElems = ResVT.getVectorNumElements();
6441   if (ResVT.is256BitVector())
6442     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6443
6444   if (Op.getNumOperands() == 4) {
6445     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6446                                 ResVT.getVectorNumElements()/2);
6447     SDValue V3 = Op.getOperand(2);
6448     SDValue V4 = Op.getOperand(3);
6449     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6450       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6451   }
6452   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6453 }
6454
6455 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6456                                        const X86Subtarget *Subtarget,
6457                                        SelectionDAG & DAG) {
6458   SDLoc dl(Op);
6459   MVT ResVT = Op.getSimpleValueType();
6460   unsigned NumOfOperands = Op.getNumOperands();
6461
6462   assert(isPowerOf2_32(NumOfOperands) &&
6463          "Unexpected number of operands in CONCAT_VECTORS");
6464
6465   if (NumOfOperands > 2) {
6466     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6467                                   ResVT.getVectorNumElements()/2);
6468     SmallVector<SDValue, 2> Ops;
6469     for (unsigned i = 0; i < NumOfOperands/2; i++)
6470       Ops.push_back(Op.getOperand(i));
6471     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6472     Ops.clear();
6473     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6474       Ops.push_back(Op.getOperand(i));
6475     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6476     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6477   }
6478
6479   SDValue V1 = Op.getOperand(0);
6480   SDValue V2 = Op.getOperand(1);
6481   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6482   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6483
6484   if (IsZeroV1 && IsZeroV2)
6485     return getZeroVector(ResVT, Subtarget, DAG, dl);
6486
6487   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6488   SDValue Undef = DAG.getUNDEF(ResVT);
6489   unsigned NumElems = ResVT.getVectorNumElements();
6490   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6491
6492   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6493   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6494   if (IsZeroV1)
6495     return V2;
6496
6497   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6498   // Zero the upper bits of V1
6499   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6500   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6501   if (IsZeroV2)
6502     return V1;
6503   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6504 }
6505
6506 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6507                                    const X86Subtarget *Subtarget,
6508                                    SelectionDAG &DAG) {
6509   MVT VT = Op.getSimpleValueType();
6510   if (VT.getVectorElementType() == MVT::i1)
6511     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6512
6513   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6514          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6515           Op.getNumOperands() == 4)));
6516
6517   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6518   // from two other 128-bit ones.
6519
6520   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6521   return LowerAVXCONCAT_VECTORS(Op, DAG);
6522 }
6523
6524 //===----------------------------------------------------------------------===//
6525 // Vector shuffle lowering
6526 //
6527 // This is an experimental code path for lowering vector shuffles on x86. It is
6528 // designed to handle arbitrary vector shuffles and blends, gracefully
6529 // degrading performance as necessary. It works hard to recognize idiomatic
6530 // shuffles and lower them to optimal instruction patterns without leaving
6531 // a framework that allows reasonably efficient handling of all vector shuffle
6532 // patterns.
6533 //===----------------------------------------------------------------------===//
6534
6535 /// \brief Tiny helper function to identify a no-op mask.
6536 ///
6537 /// This is a somewhat boring predicate function. It checks whether the mask
6538 /// array input, which is assumed to be a single-input shuffle mask of the kind
6539 /// used by the X86 shuffle instructions (not a fully general
6540 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6541 /// in-place shuffle are 'no-op's.
6542 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6543   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6544     if (Mask[i] != -1 && Mask[i] != i)
6545       return false;
6546   return true;
6547 }
6548
6549 /// \brief Helper function to classify a mask as a single-input mask.
6550 ///
6551 /// This isn't a generic single-input test because in the vector shuffle
6552 /// lowering we canonicalize single inputs to be the first input operand. This
6553 /// means we can more quickly test for a single input by only checking whether
6554 /// an input from the second operand exists. We also assume that the size of
6555 /// mask corresponds to the size of the input vectors which isn't true in the
6556 /// fully general case.
6557 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6558   for (int M : Mask)
6559     if (M >= (int)Mask.size())
6560       return false;
6561   return true;
6562 }
6563
6564 /// \brief Test whether there are elements crossing 128-bit lanes in this
6565 /// shuffle mask.
6566 ///
6567 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6568 /// and we routinely test for these.
6569 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6570   int LaneSize = 128 / VT.getScalarSizeInBits();
6571   int Size = Mask.size();
6572   for (int i = 0; i < Size; ++i)
6573     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6574       return true;
6575   return false;
6576 }
6577
6578 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6579 ///
6580 /// This checks a shuffle mask to see if it is performing the same
6581 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6582 /// that it is also not lane-crossing. It may however involve a blend from the
6583 /// same lane of a second vector.
6584 ///
6585 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6586 /// non-trivial to compute in the face of undef lanes. The representation is
6587 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6588 /// entries from both V1 and V2 inputs to the wider mask.
6589 static bool
6590 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6591                                 SmallVectorImpl<int> &RepeatedMask) {
6592   int LaneSize = 128 / VT.getScalarSizeInBits();
6593   RepeatedMask.resize(LaneSize, -1);
6594   int Size = Mask.size();
6595   for (int i = 0; i < Size; ++i) {
6596     if (Mask[i] < 0)
6597       continue;
6598     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6599       // This entry crosses lanes, so there is no way to model this shuffle.
6600       return false;
6601
6602     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6603     if (RepeatedMask[i % LaneSize] == -1)
6604       // This is the first non-undef entry in this slot of a 128-bit lane.
6605       RepeatedMask[i % LaneSize] =
6606           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6607     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6608       // Found a mismatch with the repeated mask.
6609       return false;
6610   }
6611   return true;
6612 }
6613
6614 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6615 /// arguments.
6616 ///
6617 /// This is a fast way to test a shuffle mask against a fixed pattern:
6618 ///
6619 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6620 ///
6621 /// It returns true if the mask is exactly as wide as the argument list, and
6622 /// each element of the mask is either -1 (signifying undef) or the value given
6623 /// in the argument.
6624 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6625                                 ArrayRef<int> ExpectedMask) {
6626   if (Mask.size() != ExpectedMask.size())
6627     return false;
6628
6629   int Size = Mask.size();
6630
6631   // If the values are build vectors, we can look through them to find
6632   // equivalent inputs that make the shuffles equivalent.
6633   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6634   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6635
6636   for (int i = 0; i < Size; ++i)
6637     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6638       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6639       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6640       if (!MaskBV || !ExpectedBV ||
6641           MaskBV->getOperand(Mask[i] % Size) !=
6642               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6643         return false;
6644     }
6645
6646   return true;
6647 }
6648
6649 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6650 ///
6651 /// This helper function produces an 8-bit shuffle immediate corresponding to
6652 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6653 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6654 /// example.
6655 ///
6656 /// NB: We rely heavily on "undef" masks preserving the input lane.
6657 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6658                                           SelectionDAG &DAG) {
6659   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6660   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6661   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6662   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6663   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6664
6665   unsigned Imm = 0;
6666   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6667   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6668   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6669   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6670   return DAG.getConstant(Imm, DL, MVT::i8);
6671 }
6672
6673 /// \brief Compute whether each element of a shuffle is zeroable.
6674 ///
6675 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6676 /// Either it is an undef element in the shuffle mask, the element of the input
6677 /// referenced is undef, or the element of the input referenced is known to be
6678 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6679 /// as many lanes with this technique as possible to simplify the remaining
6680 /// shuffle.
6681 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6682                                                      SDValue V1, SDValue V2) {
6683   SmallBitVector Zeroable(Mask.size(), false);
6684
6685   while (V1.getOpcode() == ISD::BITCAST)
6686     V1 = V1->getOperand(0);
6687   while (V2.getOpcode() == ISD::BITCAST)
6688     V2 = V2->getOperand(0);
6689
6690   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6691   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6692
6693   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6694     int M = Mask[i];
6695     // Handle the easy cases.
6696     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6697       Zeroable[i] = true;
6698       continue;
6699     }
6700
6701     // If this is an index into a build_vector node (which has the same number
6702     // of elements), dig out the input value and use it.
6703     SDValue V = M < Size ? V1 : V2;
6704     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6705       continue;
6706
6707     SDValue Input = V.getOperand(M % Size);
6708     // The UNDEF opcode check really should be dead code here, but not quite
6709     // worth asserting on (it isn't invalid, just unexpected).
6710     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6711       Zeroable[i] = true;
6712   }
6713
6714   return Zeroable;
6715 }
6716
6717 // X86 has dedicated unpack instructions that can handle specific blend
6718 // operations: UNPCKH and UNPCKL.
6719 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6720                                            SDValue V1, SDValue V2,
6721                                            SelectionDAG &DAG) {
6722   int NumElts = VT.getVectorNumElements();
6723   bool Unpckl = true;
6724   bool Unpckh = true;
6725   bool UnpcklSwapped = true;
6726   bool UnpckhSwapped = true;
6727   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6728
6729   for (int i = 0; i < NumElts; ++i) {
6730     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6731
6732     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6733     int HiPos = LoPos + NumEltsInLane / 2;
6734     int LoPosSwapped = (LoPos + NumElts) % (NumElts * 2);
6735     int HiPosSwapped = (HiPos + NumElts) % (NumElts * 2);
6736
6737     if (Mask[i] == -1)
6738       continue;
6739     if (Mask[i] != LoPos)
6740       Unpckl = false;
6741     if (Mask[i] != HiPos)
6742       Unpckh = false;
6743     if (Mask[i] != LoPosSwapped)
6744       UnpcklSwapped = false;
6745     if (Mask[i] != HiPosSwapped)
6746       UnpckhSwapped = false;
6747     if (!Unpckl && !Unpckh && !UnpcklSwapped && !UnpckhSwapped)
6748       return SDValue();
6749   }
6750   if (Unpckl)
6751     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6752   if (Unpckh)
6753     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6754   if (UnpcklSwapped)
6755     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6756   if (UnpckhSwapped)
6757     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6758
6759   llvm_unreachable("Unexpected result of UNPCK mask analysis");
6760   return SDValue();
6761 }
6762
6763 /// \brief Try to emit a bitmask instruction for a shuffle.
6764 ///
6765 /// This handles cases where we can model a blend exactly as a bitmask due to
6766 /// one of the inputs being zeroable.
6767 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6768                                            SDValue V2, ArrayRef<int> Mask,
6769                                            SelectionDAG &DAG) {
6770   MVT EltVT = VT.getScalarType();
6771   int NumEltBits = EltVT.getSizeInBits();
6772   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6773   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6774   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6775                                     IntEltVT);
6776   if (EltVT.isFloatingPoint()) {
6777     Zero = DAG.getBitcast(EltVT, Zero);
6778     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6779   }
6780   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6781   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6782   SDValue V;
6783   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6784     if (Zeroable[i])
6785       continue;
6786     if (Mask[i] % Size != i)
6787       return SDValue(); // Not a blend.
6788     if (!V)
6789       V = Mask[i] < Size ? V1 : V2;
6790     else if (V != (Mask[i] < Size ? V1 : V2))
6791       return SDValue(); // Can only let one input through the mask.
6792
6793     VMaskOps[i] = AllOnes;
6794   }
6795   if (!V)
6796     return SDValue(); // No non-zeroable elements!
6797
6798   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6799   V = DAG.getNode(VT.isFloatingPoint()
6800                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6801                   DL, VT, V, VMask);
6802   return V;
6803 }
6804
6805 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6806 ///
6807 /// This is used as a fallback approach when first class blend instructions are
6808 /// unavailable. Currently it is only suitable for integer vectors, but could
6809 /// be generalized for floating point vectors if desirable.
6810 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6811                                             SDValue V2, ArrayRef<int> Mask,
6812                                             SelectionDAG &DAG) {
6813   assert(VT.isInteger() && "Only supports integer vector types!");
6814   MVT EltVT = VT.getScalarType();
6815   int NumEltBits = EltVT.getSizeInBits();
6816   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6817   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6818                                     EltVT);
6819   SmallVector<SDValue, 16> MaskOps;
6820   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6821     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6822       return SDValue(); // Shuffled input!
6823     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6824   }
6825
6826   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6827   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6828   // We have to cast V2 around.
6829   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6830   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6831                                       DAG.getBitcast(MaskVT, V1Mask),
6832                                       DAG.getBitcast(MaskVT, V2)));
6833   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6834 }
6835
6836 /// \brief Try to emit a blend instruction for a shuffle.
6837 ///
6838 /// This doesn't do any checks for the availability of instructions for blending
6839 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6840 /// be matched in the backend with the type given. What it does check for is
6841 /// that the shuffle mask is in fact a blend.
6842 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6843                                          SDValue V2, ArrayRef<int> Mask,
6844                                          const X86Subtarget *Subtarget,
6845                                          SelectionDAG &DAG) {
6846   unsigned BlendMask = 0;
6847   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6848     if (Mask[i] >= Size) {
6849       if (Mask[i] != i + Size)
6850         return SDValue(); // Shuffled V2 input!
6851       BlendMask |= 1u << i;
6852       continue;
6853     }
6854     if (Mask[i] >= 0 && Mask[i] != i)
6855       return SDValue(); // Shuffled V1 input!
6856   }
6857   switch (VT.SimpleTy) {
6858   case MVT::v2f64:
6859   case MVT::v4f32:
6860   case MVT::v4f64:
6861   case MVT::v8f32:
6862     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6863                        DAG.getConstant(BlendMask, DL, MVT::i8));
6864
6865   case MVT::v4i64:
6866   case MVT::v8i32:
6867     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6868     // FALLTHROUGH
6869   case MVT::v2i64:
6870   case MVT::v4i32:
6871     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6872     // that instruction.
6873     if (Subtarget->hasAVX2()) {
6874       // Scale the blend by the number of 32-bit dwords per element.
6875       int Scale =  VT.getScalarSizeInBits() / 32;
6876       BlendMask = 0;
6877       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6878         if (Mask[i] >= Size)
6879           for (int j = 0; j < Scale; ++j)
6880             BlendMask |= 1u << (i * Scale + j);
6881
6882       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6883       V1 = DAG.getBitcast(BlendVT, V1);
6884       V2 = DAG.getBitcast(BlendVT, V2);
6885       return DAG.getBitcast(
6886           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6887                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6888     }
6889     // FALLTHROUGH
6890   case MVT::v8i16: {
6891     // For integer shuffles we need to expand the mask and cast the inputs to
6892     // v8i16s prior to blending.
6893     int Scale = 8 / VT.getVectorNumElements();
6894     BlendMask = 0;
6895     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6896       if (Mask[i] >= Size)
6897         for (int j = 0; j < Scale; ++j)
6898           BlendMask |= 1u << (i * Scale + j);
6899
6900     V1 = DAG.getBitcast(MVT::v8i16, V1);
6901     V2 = DAG.getBitcast(MVT::v8i16, V2);
6902     return DAG.getBitcast(VT,
6903                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6904                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6905   }
6906
6907   case MVT::v16i16: {
6908     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6909     SmallVector<int, 8> RepeatedMask;
6910     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6911       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6912       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6913       BlendMask = 0;
6914       for (int i = 0; i < 8; ++i)
6915         if (RepeatedMask[i] >= 16)
6916           BlendMask |= 1u << i;
6917       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6918                          DAG.getConstant(BlendMask, DL, MVT::i8));
6919     }
6920   }
6921     // FALLTHROUGH
6922   case MVT::v16i8:
6923   case MVT::v32i8: {
6924     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6925            "256-bit byte-blends require AVX2 support!");
6926
6927     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6928     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6929       return Masked;
6930
6931     // Scale the blend by the number of bytes per element.
6932     int Scale = VT.getScalarSizeInBits() / 8;
6933
6934     // This form of blend is always done on bytes. Compute the byte vector
6935     // type.
6936     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6937
6938     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6939     // mix of LLVM's code generator and the x86 backend. We tell the code
6940     // generator that boolean values in the elements of an x86 vector register
6941     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6942     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6943     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6944     // of the element (the remaining are ignored) and 0 in that high bit would
6945     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6946     // the LLVM model for boolean values in vector elements gets the relevant
6947     // bit set, it is set backwards and over constrained relative to x86's
6948     // actual model.
6949     SmallVector<SDValue, 32> VSELECTMask;
6950     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6951       for (int j = 0; j < Scale; ++j)
6952         VSELECTMask.push_back(
6953             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6954                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6955                                           MVT::i8));
6956
6957     V1 = DAG.getBitcast(BlendVT, V1);
6958     V2 = DAG.getBitcast(BlendVT, V2);
6959     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6960                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6961                                                       BlendVT, VSELECTMask),
6962                                           V1, V2));
6963   }
6964
6965   default:
6966     llvm_unreachable("Not a supported integer vector type!");
6967   }
6968 }
6969
6970 /// \brief Try to lower as a blend of elements from two inputs followed by
6971 /// a single-input permutation.
6972 ///
6973 /// This matches the pattern where we can blend elements from two inputs and
6974 /// then reduce the shuffle to a single-input permutation.
6975 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6976                                                    SDValue V2,
6977                                                    ArrayRef<int> Mask,
6978                                                    SelectionDAG &DAG) {
6979   // We build up the blend mask while checking whether a blend is a viable way
6980   // to reduce the shuffle.
6981   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6982   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6983
6984   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6985     if (Mask[i] < 0)
6986       continue;
6987
6988     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6989
6990     if (BlendMask[Mask[i] % Size] == -1)
6991       BlendMask[Mask[i] % Size] = Mask[i];
6992     else if (BlendMask[Mask[i] % Size] != Mask[i])
6993       return SDValue(); // Can't blend in the needed input!
6994
6995     PermuteMask[i] = Mask[i] % Size;
6996   }
6997
6998   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6999   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7000 }
7001
7002 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7003 /// blends and permutes.
7004 ///
7005 /// This matches the extremely common pattern for handling combined
7006 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7007 /// operations. It will try to pick the best arrangement of shuffles and
7008 /// blends.
7009 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7010                                                           SDValue V1,
7011                                                           SDValue V2,
7012                                                           ArrayRef<int> Mask,
7013                                                           SelectionDAG &DAG) {
7014   // Shuffle the input elements into the desired positions in V1 and V2 and
7015   // blend them together.
7016   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7017   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7018   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7019   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7020     if (Mask[i] >= 0 && Mask[i] < Size) {
7021       V1Mask[i] = Mask[i];
7022       BlendMask[i] = i;
7023     } else if (Mask[i] >= Size) {
7024       V2Mask[i] = Mask[i] - Size;
7025       BlendMask[i] = i + Size;
7026     }
7027
7028   // Try to lower with the simpler initial blend strategy unless one of the
7029   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7030   // shuffle may be able to fold with a load or other benefit. However, when
7031   // we'll have to do 2x as many shuffles in order to achieve this, blending
7032   // first is a better strategy.
7033   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7034     if (SDValue BlendPerm =
7035             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7036       return BlendPerm;
7037
7038   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7039   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7040   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7041 }
7042
7043 /// \brief Try to lower a vector shuffle as a byte rotation.
7044 ///
7045 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7046 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7047 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7048 /// try to generically lower a vector shuffle through such an pattern. It
7049 /// does not check for the profitability of lowering either as PALIGNR or
7050 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7051 /// This matches shuffle vectors that look like:
7052 ///
7053 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7054 ///
7055 /// Essentially it concatenates V1 and V2, shifts right by some number of
7056 /// elements, and takes the low elements as the result. Note that while this is
7057 /// specified as a *right shift* because x86 is little-endian, it is a *left
7058 /// rotate* of the vector lanes.
7059 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7060                                               SDValue V2,
7061                                               ArrayRef<int> Mask,
7062                                               const X86Subtarget *Subtarget,
7063                                               SelectionDAG &DAG) {
7064   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7065
7066   int NumElts = Mask.size();
7067   int NumLanes = VT.getSizeInBits() / 128;
7068   int NumLaneElts = NumElts / NumLanes;
7069
7070   // We need to detect various ways of spelling a rotation:
7071   //   [11, 12, 13, 14, 15,  0,  1,  2]
7072   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7073   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7074   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7075   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7076   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7077   int Rotation = 0;
7078   SDValue Lo, Hi;
7079   for (int l = 0; l < NumElts; l += NumLaneElts) {
7080     for (int i = 0; i < NumLaneElts; ++i) {
7081       if (Mask[l + i] == -1)
7082         continue;
7083       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7084
7085       // Get the mod-Size index and lane correct it.
7086       int LaneIdx = (Mask[l + i] % NumElts) - l;
7087       // Make sure it was in this lane.
7088       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7089         return SDValue();
7090
7091       // Determine where a rotated vector would have started.
7092       int StartIdx = i - LaneIdx;
7093       if (StartIdx == 0)
7094         // The identity rotation isn't interesting, stop.
7095         return SDValue();
7096
7097       // If we found the tail of a vector the rotation must be the missing
7098       // front. If we found the head of a vector, it must be how much of the
7099       // head.
7100       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7101
7102       if (Rotation == 0)
7103         Rotation = CandidateRotation;
7104       else if (Rotation != CandidateRotation)
7105         // The rotations don't match, so we can't match this mask.
7106         return SDValue();
7107
7108       // Compute which value this mask is pointing at.
7109       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7110
7111       // Compute which of the two target values this index should be assigned
7112       // to. This reflects whether the high elements are remaining or the low
7113       // elements are remaining.
7114       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7115
7116       // Either set up this value if we've not encountered it before, or check
7117       // that it remains consistent.
7118       if (!TargetV)
7119         TargetV = MaskV;
7120       else if (TargetV != MaskV)
7121         // This may be a rotation, but it pulls from the inputs in some
7122         // unsupported interleaving.
7123         return SDValue();
7124     }
7125   }
7126
7127   // Check that we successfully analyzed the mask, and normalize the results.
7128   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7129   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7130   if (!Lo)
7131     Lo = Hi;
7132   else if (!Hi)
7133     Hi = Lo;
7134
7135   // The actual rotate instruction rotates bytes, so we need to scale the
7136   // rotation based on how many bytes are in the vector lane.
7137   int Scale = 16 / NumLaneElts;
7138
7139   // SSSE3 targets can use the palignr instruction.
7140   if (Subtarget->hasSSSE3()) {
7141     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7142     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7143     Lo = DAG.getBitcast(AlignVT, Lo);
7144     Hi = DAG.getBitcast(AlignVT, Hi);
7145
7146     return DAG.getBitcast(
7147         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7148                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7149   }
7150
7151   assert(VT.getSizeInBits() == 128 &&
7152          "Rotate-based lowering only supports 128-bit lowering!");
7153   assert(Mask.size() <= 16 &&
7154          "Can shuffle at most 16 bytes in a 128-bit vector!");
7155
7156   // Default SSE2 implementation
7157   int LoByteShift = 16 - Rotation * Scale;
7158   int HiByteShift = Rotation * Scale;
7159
7160   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7161   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7162   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7163
7164   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7165                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7166   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7167                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7168   return DAG.getBitcast(VT,
7169                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7170 }
7171
7172 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7173 ///
7174 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7175 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7176 /// matches elements from one of the input vectors shuffled to the left or
7177 /// right with zeroable elements 'shifted in'. It handles both the strictly
7178 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7179 /// quad word lane.
7180 ///
7181 /// PSHL : (little-endian) left bit shift.
7182 /// [ zz, 0, zz,  2 ]
7183 /// [ -1, 4, zz, -1 ]
7184 /// PSRL : (little-endian) right bit shift.
7185 /// [  1, zz,  3, zz]
7186 /// [ -1, -1,  7, zz]
7187 /// PSLLDQ : (little-endian) left byte shift
7188 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7189 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7190 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7191 /// PSRLDQ : (little-endian) right byte shift
7192 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7193 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7194 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7195 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7196                                          SDValue V2, ArrayRef<int> Mask,
7197                                          SelectionDAG &DAG) {
7198   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7199
7200   int Size = Mask.size();
7201   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7202
7203   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7204     for (int i = 0; i < Size; i += Scale)
7205       for (int j = 0; j < Shift; ++j)
7206         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7207           return false;
7208
7209     return true;
7210   };
7211
7212   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7213     for (int i = 0; i != Size; i += Scale) {
7214       unsigned Pos = Left ? i + Shift : i;
7215       unsigned Low = Left ? i : i + Shift;
7216       unsigned Len = Scale - Shift;
7217       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7218                                       Low + (V == V1 ? 0 : Size)))
7219         return SDValue();
7220     }
7221
7222     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7223     bool ByteShift = ShiftEltBits > 64;
7224     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7225                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7226     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7227
7228     // Normalize the scale for byte shifts to still produce an i64 element
7229     // type.
7230     Scale = ByteShift ? Scale / 2 : Scale;
7231
7232     // We need to round trip through the appropriate type for the shift.
7233     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7234     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7235     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7236            "Illegal integer vector type");
7237     V = DAG.getBitcast(ShiftVT, V);
7238
7239     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7240                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7241     return DAG.getBitcast(VT, V);
7242   };
7243
7244   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7245   // keep doubling the size of the integer elements up to that. We can
7246   // then shift the elements of the integer vector by whole multiples of
7247   // their width within the elements of the larger integer vector. Test each
7248   // multiple to see if we can find a match with the moved element indices
7249   // and that the shifted in elements are all zeroable.
7250   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7251     for (int Shift = 1; Shift != Scale; ++Shift)
7252       for (bool Left : {true, false})
7253         if (CheckZeros(Shift, Scale, Left))
7254           for (SDValue V : {V1, V2})
7255             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7256               return Match;
7257
7258   // no match
7259   return SDValue();
7260 }
7261
7262 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7263 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7264                                            SDValue V2, ArrayRef<int> Mask,
7265                                            SelectionDAG &DAG) {
7266   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7267   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7268
7269   int Size = Mask.size();
7270   int HalfSize = Size / 2;
7271   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7272
7273   // Upper half must be undefined.
7274   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7275     return SDValue();
7276
7277   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7278   // Remainder of lower half result is zero and upper half is all undef.
7279   auto LowerAsEXTRQ = [&]() {
7280     // Determine the extraction length from the part of the
7281     // lower half that isn't zeroable.
7282     int Len = HalfSize;
7283     for (; Len >= 0; --Len)
7284       if (!Zeroable[Len - 1])
7285         break;
7286     assert(Len > 0 && "Zeroable shuffle mask");
7287
7288     // Attempt to match first Len sequential elements from the lower half.
7289     SDValue Src;
7290     int Idx = -1;
7291     for (int i = 0; i != Len; ++i) {
7292       int M = Mask[i];
7293       if (M < 0)
7294         continue;
7295       SDValue &V = (M < Size ? V1 : V2);
7296       M = M % Size;
7297
7298       // All mask elements must be in the lower half.
7299       if (M > HalfSize)
7300         return SDValue();
7301
7302       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7303         Src = V;
7304         Idx = M - i;
7305         continue;
7306       }
7307       return SDValue();
7308     }
7309
7310     if (Idx < 0)
7311       return SDValue();
7312
7313     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7314     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7315     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7316     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7317                        DAG.getConstant(BitLen, DL, MVT::i8),
7318                        DAG.getConstant(BitIdx, DL, MVT::i8));
7319   };
7320
7321   if (SDValue ExtrQ = LowerAsEXTRQ())
7322     return ExtrQ;
7323
7324   // INSERTQ: Extract lowest Len elements from lower half of second source and
7325   // insert over first source, starting at Idx.
7326   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7327   auto LowerAsInsertQ = [&]() {
7328     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7329       SDValue Base;
7330
7331       // Attempt to match first source from mask before insertion point.
7332       if (isUndefInRange(Mask, 0, Idx)) {
7333         /* EMPTY */
7334       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7335         Base = V1;
7336       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7337         Base = V2;
7338       } else {
7339         continue;
7340       }
7341
7342       // Extend the extraction length looking to match both the insertion of
7343       // the second source and the remaining elements of the first.
7344       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7345         SDValue Insert;
7346         int Len = Hi - Idx;
7347
7348         // Match insertion.
7349         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7350           Insert = V1;
7351         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7352           Insert = V2;
7353         } else {
7354           continue;
7355         }
7356
7357         // Match the remaining elements of the lower half.
7358         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7359           /* EMPTY */
7360         } else if ((!Base || (Base == V1)) &&
7361                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7362           Base = V1;
7363         } else if ((!Base || (Base == V2)) &&
7364                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7365                                               Size + Hi)) {
7366           Base = V2;
7367         } else {
7368           continue;
7369         }
7370
7371         // We may not have a base (first source) - this can safely be undefined.
7372         if (!Base)
7373           Base = DAG.getUNDEF(VT);
7374
7375         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7376         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7377         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7378                            DAG.getConstant(BitLen, DL, MVT::i8),
7379                            DAG.getConstant(BitIdx, DL, MVT::i8));
7380       }
7381     }
7382
7383     return SDValue();
7384   };
7385
7386   if (SDValue InsertQ = LowerAsInsertQ())
7387     return InsertQ;
7388
7389   return SDValue();
7390 }
7391
7392 /// \brief Lower a vector shuffle as a zero or any extension.
7393 ///
7394 /// Given a specific number of elements, element bit width, and extension
7395 /// stride, produce either a zero or any extension based on the available
7396 /// features of the subtarget. The extended elements are consecutive and
7397 /// begin and can start from an offseted element index in the input; to
7398 /// avoid excess shuffling the offset must either being in the bottom lane
7399 /// or at the start of a higher lane. All extended elements must be from
7400 /// the same lane.
7401 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7402     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7403     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7404   assert(Scale > 1 && "Need a scale to extend.");
7405   int EltBits = VT.getScalarSizeInBits();
7406   int NumElements = VT.getVectorNumElements();
7407   int NumEltsPerLane = 128 / EltBits;
7408   int OffsetLane = Offset / NumEltsPerLane;
7409   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7410          "Only 8, 16, and 32 bit elements can be extended.");
7411   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7412   assert(0 <= Offset && "Extension offset must be positive.");
7413   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7414          "Extension offset must be in the first lane or start an upper lane.");
7415
7416   // Check that an index is in same lane as the base offset.
7417   auto SafeOffset = [&](int Idx) {
7418     return OffsetLane == (Idx / NumEltsPerLane);
7419   };
7420
7421   // Shift along an input so that the offset base moves to the first element.
7422   auto ShuffleOffset = [&](SDValue V) {
7423     if (!Offset)
7424       return V;
7425
7426     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7427     for (int i = 0; i * Scale < NumElements; ++i) {
7428       int SrcIdx = i + Offset;
7429       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7430     }
7431     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7432   };
7433
7434   // Found a valid zext mask! Try various lowering strategies based on the
7435   // input type and available ISA extensions.
7436   if (Subtarget->hasSSE41()) {
7437     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7438     // PUNPCK will catch this in a later shuffle match.
7439     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7440       return SDValue();
7441     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7442                                  NumElements / Scale);
7443     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7444     return DAG.getBitcast(VT, InputV);
7445   }
7446
7447   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7448
7449   // For any extends we can cheat for larger element sizes and use shuffle
7450   // instructions that can fold with a load and/or copy.
7451   if (AnyExt && EltBits == 32) {
7452     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7453                          -1};
7454     return DAG.getBitcast(
7455         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7456                         DAG.getBitcast(MVT::v4i32, InputV),
7457                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7458   }
7459   if (AnyExt && EltBits == 16 && Scale > 2) {
7460     int PSHUFDMask[4] = {Offset / 2, -1,
7461                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7462     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7463                          DAG.getBitcast(MVT::v4i32, InputV),
7464                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7465     int PSHUFWMask[4] = {1, -1, -1, -1};
7466     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7467     return DAG.getBitcast(
7468         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7469                         DAG.getBitcast(MVT::v8i16, InputV),
7470                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7471   }
7472
7473   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7474   // to 64-bits.
7475   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7476     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7477     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7478
7479     int LoIdx = Offset * EltBits;
7480     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7481                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7482                                          DAG.getConstant(EltBits, DL, MVT::i8),
7483                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7484
7485     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7486         !SafeOffset(Offset + 1))
7487       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7488
7489     int HiIdx = (Offset + 1) * EltBits;
7490     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7491                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7492                                          DAG.getConstant(EltBits, DL, MVT::i8),
7493                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7494     return DAG.getNode(ISD::BITCAST, DL, VT,
7495                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7496   }
7497
7498   // If this would require more than 2 unpack instructions to expand, use
7499   // pshufb when available. We can only use more than 2 unpack instructions
7500   // when zero extending i8 elements which also makes it easier to use pshufb.
7501   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7502     assert(NumElements == 16 && "Unexpected byte vector width!");
7503     SDValue PSHUFBMask[16];
7504     for (int i = 0; i < 16; ++i) {
7505       int Idx = Offset + (i / Scale);
7506       PSHUFBMask[i] = DAG.getConstant(
7507           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7508     }
7509     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7510     return DAG.getBitcast(VT,
7511                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7512                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7513                                                   MVT::v16i8, PSHUFBMask)));
7514   }
7515
7516   // If we are extending from an offset, ensure we start on a boundary that
7517   // we can unpack from.
7518   int AlignToUnpack = Offset % (NumElements / Scale);
7519   if (AlignToUnpack) {
7520     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7521     for (int i = AlignToUnpack; i < NumElements; ++i)
7522       ShMask[i - AlignToUnpack] = i;
7523     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7524     Offset -= AlignToUnpack;
7525   }
7526
7527   // Otherwise emit a sequence of unpacks.
7528   do {
7529     unsigned UnpackLoHi = X86ISD::UNPCKL;
7530     if (Offset >= (NumElements / 2)) {
7531       UnpackLoHi = X86ISD::UNPCKH;
7532       Offset -= (NumElements / 2);
7533     }
7534
7535     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7536     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7537                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7538     InputV = DAG.getBitcast(InputVT, InputV);
7539     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7540     Scale /= 2;
7541     EltBits *= 2;
7542     NumElements /= 2;
7543   } while (Scale > 1);
7544   return DAG.getBitcast(VT, InputV);
7545 }
7546
7547 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7548 ///
7549 /// This routine will try to do everything in its power to cleverly lower
7550 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7551 /// check for the profitability of this lowering,  it tries to aggressively
7552 /// match this pattern. It will use all of the micro-architectural details it
7553 /// can to emit an efficient lowering. It handles both blends with all-zero
7554 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7555 /// masking out later).
7556 ///
7557 /// The reason we have dedicated lowering for zext-style shuffles is that they
7558 /// are both incredibly common and often quite performance sensitive.
7559 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7560     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7561     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7562   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7563
7564   int Bits = VT.getSizeInBits();
7565   int NumLanes = Bits / 128;
7566   int NumElements = VT.getVectorNumElements();
7567   int NumEltsPerLane = NumElements / NumLanes;
7568   assert(VT.getScalarSizeInBits() <= 32 &&
7569          "Exceeds 32-bit integer zero extension limit");
7570   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7571
7572   // Define a helper function to check a particular ext-scale and lower to it if
7573   // valid.
7574   auto Lower = [&](int Scale) -> SDValue {
7575     SDValue InputV;
7576     bool AnyExt = true;
7577     int Offset = 0;
7578     int Matches = 0;
7579     for (int i = 0; i < NumElements; ++i) {
7580       int M = Mask[i];
7581       if (M == -1)
7582         continue; // Valid anywhere but doesn't tell us anything.
7583       if (i % Scale != 0) {
7584         // Each of the extended elements need to be zeroable.
7585         if (!Zeroable[i])
7586           return SDValue();
7587
7588         // We no longer are in the anyext case.
7589         AnyExt = false;
7590         continue;
7591       }
7592
7593       // Each of the base elements needs to be consecutive indices into the
7594       // same input vector.
7595       SDValue V = M < NumElements ? V1 : V2;
7596       M = M % NumElements;
7597       if (!InputV) {
7598         InputV = V;
7599         Offset = M - (i / Scale);
7600       } else if (InputV != V)
7601         return SDValue(); // Flip-flopping inputs.
7602
7603       // Offset must start in the lowest 128-bit lane or at the start of an
7604       // upper lane.
7605       // FIXME: Is it ever worth allowing a negative base offset?
7606       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7607             (Offset % NumEltsPerLane) == 0))
7608         return SDValue();
7609
7610       // If we are offsetting, all referenced entries must come from the same
7611       // lane.
7612       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7613         return SDValue();
7614
7615       if ((M % NumElements) != (Offset + (i / Scale)))
7616         return SDValue(); // Non-consecutive strided elements.
7617       Matches++;
7618     }
7619
7620     // If we fail to find an input, we have a zero-shuffle which should always
7621     // have already been handled.
7622     // FIXME: Maybe handle this here in case during blending we end up with one?
7623     if (!InputV)
7624       return SDValue();
7625
7626     // If we are offsetting, don't extend if we only match a single input, we
7627     // can always do better by using a basic PSHUF or PUNPCK.
7628     if (Offset != 0 && Matches < 2)
7629       return SDValue();
7630
7631     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7632         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7633   };
7634
7635   // The widest scale possible for extending is to a 64-bit integer.
7636   assert(Bits % 64 == 0 &&
7637          "The number of bits in a vector must be divisible by 64 on x86!");
7638   int NumExtElements = Bits / 64;
7639
7640   // Each iteration, try extending the elements half as much, but into twice as
7641   // many elements.
7642   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7643     assert(NumElements % NumExtElements == 0 &&
7644            "The input vector size must be divisible by the extended size.");
7645     if (SDValue V = Lower(NumElements / NumExtElements))
7646       return V;
7647   }
7648
7649   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7650   if (Bits != 128)
7651     return SDValue();
7652
7653   // Returns one of the source operands if the shuffle can be reduced to a
7654   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7655   auto CanZExtLowHalf = [&]() {
7656     for (int i = NumElements / 2; i != NumElements; ++i)
7657       if (!Zeroable[i])
7658         return SDValue();
7659     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7660       return V1;
7661     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7662       return V2;
7663     return SDValue();
7664   };
7665
7666   if (SDValue V = CanZExtLowHalf()) {
7667     V = DAG.getBitcast(MVT::v2i64, V);
7668     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7669     return DAG.getBitcast(VT, V);
7670   }
7671
7672   // No viable ext lowering found.
7673   return SDValue();
7674 }
7675
7676 /// \brief Try to get a scalar value for a specific element of a vector.
7677 ///
7678 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7679 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7680                                               SelectionDAG &DAG) {
7681   MVT VT = V.getSimpleValueType();
7682   MVT EltVT = VT.getVectorElementType();
7683   while (V.getOpcode() == ISD::BITCAST)
7684     V = V.getOperand(0);
7685   // If the bitcasts shift the element size, we can't extract an equivalent
7686   // element from it.
7687   MVT NewVT = V.getSimpleValueType();
7688   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7689     return SDValue();
7690
7691   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7692       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7693     // Ensure the scalar operand is the same size as the destination.
7694     // FIXME: Add support for scalar truncation where possible.
7695     SDValue S = V.getOperand(Idx);
7696     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7697       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7698   }
7699
7700   return SDValue();
7701 }
7702
7703 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7704 ///
7705 /// This is particularly important because the set of instructions varies
7706 /// significantly based on whether the operand is a load or not.
7707 static bool isShuffleFoldableLoad(SDValue V) {
7708   while (V.getOpcode() == ISD::BITCAST)
7709     V = V.getOperand(0);
7710
7711   return ISD::isNON_EXTLoad(V.getNode());
7712 }
7713
7714 /// \brief Try to lower insertion of a single element into a zero vector.
7715 ///
7716 /// This is a common pattern that we have especially efficient patterns to lower
7717 /// across all subtarget feature sets.
7718 static SDValue lowerVectorShuffleAsElementInsertion(
7719     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7720     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7721   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7722   MVT ExtVT = VT;
7723   MVT EltVT = VT.getVectorElementType();
7724
7725   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7726                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7727                 Mask.begin();
7728   bool IsV1Zeroable = true;
7729   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7730     if (i != V2Index && !Zeroable[i]) {
7731       IsV1Zeroable = false;
7732       break;
7733     }
7734
7735   // Check for a single input from a SCALAR_TO_VECTOR node.
7736   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7737   // all the smarts here sunk into that routine. However, the current
7738   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7739   // vector shuffle lowering is dead.
7740   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7741                                                DAG);
7742   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7743     // We need to zext the scalar if it is smaller than an i32.
7744     V2S = DAG.getBitcast(EltVT, V2S);
7745     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7746       // Using zext to expand a narrow element won't work for non-zero
7747       // insertions.
7748       if (!IsV1Zeroable)
7749         return SDValue();
7750
7751       // Zero-extend directly to i32.
7752       ExtVT = MVT::v4i32;
7753       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7754     }
7755     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7756   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7757              EltVT == MVT::i16) {
7758     // Either not inserting from the low element of the input or the input
7759     // element size is too small to use VZEXT_MOVL to clear the high bits.
7760     return SDValue();
7761   }
7762
7763   if (!IsV1Zeroable) {
7764     // If V1 can't be treated as a zero vector we have fewer options to lower
7765     // this. We can't support integer vectors or non-zero targets cheaply, and
7766     // the V1 elements can't be permuted in any way.
7767     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7768     if (!VT.isFloatingPoint() || V2Index != 0)
7769       return SDValue();
7770     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7771     V1Mask[V2Index] = -1;
7772     if (!isNoopShuffleMask(V1Mask))
7773       return SDValue();
7774     // This is essentially a special case blend operation, but if we have
7775     // general purpose blend operations, they are always faster. Bail and let
7776     // the rest of the lowering handle these as blends.
7777     if (Subtarget->hasSSE41())
7778       return SDValue();
7779
7780     // Otherwise, use MOVSD or MOVSS.
7781     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7782            "Only two types of floating point element types to handle!");
7783     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7784                        ExtVT, V1, V2);
7785   }
7786
7787   // This lowering only works for the low element with floating point vectors.
7788   if (VT.isFloatingPoint() && V2Index != 0)
7789     return SDValue();
7790
7791   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7792   if (ExtVT != VT)
7793     V2 = DAG.getBitcast(VT, V2);
7794
7795   if (V2Index != 0) {
7796     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7797     // the desired position. Otherwise it is more efficient to do a vector
7798     // shift left. We know that we can do a vector shift left because all
7799     // the inputs are zero.
7800     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7801       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7802       V2Shuffle[V2Index] = 0;
7803       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7804     } else {
7805       V2 = DAG.getBitcast(MVT::v2i64, V2);
7806       V2 = DAG.getNode(
7807           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7808           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7809                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7810                               DAG.getDataLayout(), VT)));
7811       V2 = DAG.getBitcast(VT, V2);
7812     }
7813   }
7814   return V2;
7815 }
7816
7817 /// \brief Try to lower broadcast of a single element.
7818 ///
7819 /// For convenience, this code also bundles all of the subtarget feature set
7820 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7821 /// a convenient way to factor it out.
7822 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7823                                              ArrayRef<int> Mask,
7824                                              const X86Subtarget *Subtarget,
7825                                              SelectionDAG &DAG) {
7826   if (!Subtarget->hasAVX())
7827     return SDValue();
7828   if (VT.isInteger() && !Subtarget->hasAVX2())
7829     return SDValue();
7830
7831   // Check that the mask is a broadcast.
7832   int BroadcastIdx = -1;
7833   for (int M : Mask)
7834     if (M >= 0 && BroadcastIdx == -1)
7835       BroadcastIdx = M;
7836     else if (M >= 0 && M != BroadcastIdx)
7837       return SDValue();
7838
7839   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7840                                             "a sorted mask where the broadcast "
7841                                             "comes from V1.");
7842
7843   // Go up the chain of (vector) values to find a scalar load that we can
7844   // combine with the broadcast.
7845   for (;;) {
7846     switch (V.getOpcode()) {
7847     case ISD::CONCAT_VECTORS: {
7848       int OperandSize = Mask.size() / V.getNumOperands();
7849       V = V.getOperand(BroadcastIdx / OperandSize);
7850       BroadcastIdx %= OperandSize;
7851       continue;
7852     }
7853
7854     case ISD::INSERT_SUBVECTOR: {
7855       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7856       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7857       if (!ConstantIdx)
7858         break;
7859
7860       int BeginIdx = (int)ConstantIdx->getZExtValue();
7861       int EndIdx =
7862           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7863       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7864         BroadcastIdx -= BeginIdx;
7865         V = VInner;
7866       } else {
7867         V = VOuter;
7868       }
7869       continue;
7870     }
7871     }
7872     break;
7873   }
7874
7875   // Check if this is a broadcast of a scalar. We special case lowering
7876   // for scalars so that we can more effectively fold with loads.
7877   // First, look through bitcast: if the original value has a larger element
7878   // type than the shuffle, the broadcast element is in essence truncated.
7879   // Make that explicit to ease folding.
7880   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7881     EVT EltVT = VT.getVectorElementType();
7882     SDValue V0 = V.getOperand(0);
7883     EVT V0VT = V0.getValueType();
7884
7885     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7886         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7887          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7888       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7889       BroadcastIdx = 0;
7890     }
7891   }
7892
7893   // Also check the simpler case, where we can directly reuse the scalar.
7894   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7895       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7896     V = V.getOperand(BroadcastIdx);
7897
7898     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7899     // Only AVX2 has register broadcasts.
7900     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7901       return SDValue();
7902   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7903     // We can't broadcast from a vector register without AVX2, and we can only
7904     // broadcast from the zero-element of a vector register.
7905     return SDValue();
7906   }
7907
7908   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7909 }
7910
7911 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7912 // INSERTPS when the V1 elements are already in the correct locations
7913 // because otherwise we can just always use two SHUFPS instructions which
7914 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7915 // perform INSERTPS if a single V1 element is out of place and all V2
7916 // elements are zeroable.
7917 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7918                                             ArrayRef<int> Mask,
7919                                             SelectionDAG &DAG) {
7920   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7921   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7922   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7923   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7924
7925   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7926
7927   unsigned ZMask = 0;
7928   int V1DstIndex = -1;
7929   int V2DstIndex = -1;
7930   bool V1UsedInPlace = false;
7931
7932   for (int i = 0; i < 4; ++i) {
7933     // Synthesize a zero mask from the zeroable elements (includes undefs).
7934     if (Zeroable[i]) {
7935       ZMask |= 1 << i;
7936       continue;
7937     }
7938
7939     // Flag if we use any V1 inputs in place.
7940     if (i == Mask[i]) {
7941       V1UsedInPlace = true;
7942       continue;
7943     }
7944
7945     // We can only insert a single non-zeroable element.
7946     if (V1DstIndex != -1 || V2DstIndex != -1)
7947       return SDValue();
7948
7949     if (Mask[i] < 4) {
7950       // V1 input out of place for insertion.
7951       V1DstIndex = i;
7952     } else {
7953       // V2 input for insertion.
7954       V2DstIndex = i;
7955     }
7956   }
7957
7958   // Don't bother if we have no (non-zeroable) element for insertion.
7959   if (V1DstIndex == -1 && V2DstIndex == -1)
7960     return SDValue();
7961
7962   // Determine element insertion src/dst indices. The src index is from the
7963   // start of the inserted vector, not the start of the concatenated vector.
7964   unsigned V2SrcIndex = 0;
7965   if (V1DstIndex != -1) {
7966     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7967     // and don't use the original V2 at all.
7968     V2SrcIndex = Mask[V1DstIndex];
7969     V2DstIndex = V1DstIndex;
7970     V2 = V1;
7971   } else {
7972     V2SrcIndex = Mask[V2DstIndex] - 4;
7973   }
7974
7975   // If no V1 inputs are used in place, then the result is created only from
7976   // the zero mask and the V2 insertion - so remove V1 dependency.
7977   if (!V1UsedInPlace)
7978     V1 = DAG.getUNDEF(MVT::v4f32);
7979
7980   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7981   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7982
7983   // Insert the V2 element into the desired position.
7984   SDLoc DL(Op);
7985   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7986                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7987 }
7988
7989 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7990 /// UNPCK instruction.
7991 ///
7992 /// This specifically targets cases where we end up with alternating between
7993 /// the two inputs, and so can permute them into something that feeds a single
7994 /// UNPCK instruction. Note that this routine only targets integer vectors
7995 /// because for floating point vectors we have a generalized SHUFPS lowering
7996 /// strategy that handles everything that doesn't *exactly* match an unpack,
7997 /// making this clever lowering unnecessary.
7998 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
7999                                                     SDValue V1, SDValue V2,
8000                                                     ArrayRef<int> Mask,
8001                                                     SelectionDAG &DAG) {
8002   assert(!VT.isFloatingPoint() &&
8003          "This routine only supports integer vectors.");
8004   assert(!isSingleInputShuffleMask(Mask) &&
8005          "This routine should only be used when blending two inputs.");
8006   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8007
8008   int Size = Mask.size();
8009
8010   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8011     return M >= 0 && M % Size < Size / 2;
8012   });
8013   int NumHiInputs = std::count_if(
8014       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8015
8016   bool UnpackLo = NumLoInputs >= NumHiInputs;
8017
8018   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8019     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8020     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8021
8022     for (int i = 0; i < Size; ++i) {
8023       if (Mask[i] < 0)
8024         continue;
8025
8026       // Each element of the unpack contains Scale elements from this mask.
8027       int UnpackIdx = i / Scale;
8028
8029       // We only handle the case where V1 feeds the first slots of the unpack.
8030       // We rely on canonicalization to ensure this is the case.
8031       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8032         return SDValue();
8033
8034       // Setup the mask for this input. The indexing is tricky as we have to
8035       // handle the unpack stride.
8036       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8037       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8038           Mask[i] % Size;
8039     }
8040
8041     // If we will have to shuffle both inputs to use the unpack, check whether
8042     // we can just unpack first and shuffle the result. If so, skip this unpack.
8043     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8044         !isNoopShuffleMask(V2Mask))
8045       return SDValue();
8046
8047     // Shuffle the inputs into place.
8048     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8049     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8050
8051     // Cast the inputs to the type we will use to unpack them.
8052     V1 = DAG.getBitcast(UnpackVT, V1);
8053     V2 = DAG.getBitcast(UnpackVT, V2);
8054
8055     // Unpack the inputs and cast the result back to the desired type.
8056     return DAG.getBitcast(
8057         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8058                         UnpackVT, V1, V2));
8059   };
8060
8061   // We try each unpack from the largest to the smallest to try and find one
8062   // that fits this mask.
8063   int OrigNumElements = VT.getVectorNumElements();
8064   int OrigScalarSize = VT.getScalarSizeInBits();
8065   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8066     int Scale = ScalarSize / OrigScalarSize;
8067     int NumElements = OrigNumElements / Scale;
8068     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8069     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8070       return Unpack;
8071   }
8072
8073   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8074   // initial unpack.
8075   if (NumLoInputs == 0 || NumHiInputs == 0) {
8076     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8077            "We have to have *some* inputs!");
8078     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8079
8080     // FIXME: We could consider the total complexity of the permute of each
8081     // possible unpacking. Or at the least we should consider how many
8082     // half-crossings are created.
8083     // FIXME: We could consider commuting the unpacks.
8084
8085     SmallVector<int, 32> PermMask;
8086     PermMask.assign(Size, -1);
8087     for (int i = 0; i < Size; ++i) {
8088       if (Mask[i] < 0)
8089         continue;
8090
8091       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8092
8093       PermMask[i] =
8094           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8095     }
8096     return DAG.getVectorShuffle(
8097         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8098                             DL, VT, V1, V2),
8099         DAG.getUNDEF(VT), PermMask);
8100   }
8101
8102   return SDValue();
8103 }
8104
8105 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8106 ///
8107 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8108 /// support for floating point shuffles but not integer shuffles. These
8109 /// instructions will incur a domain crossing penalty on some chips though so
8110 /// it is better to avoid lowering through this for integer vectors where
8111 /// possible.
8112 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8113                                        const X86Subtarget *Subtarget,
8114                                        SelectionDAG &DAG) {
8115   SDLoc DL(Op);
8116   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8117   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8118   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8119   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8120   ArrayRef<int> Mask = SVOp->getMask();
8121   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8122
8123   if (isSingleInputShuffleMask(Mask)) {
8124     // Use low duplicate instructions for masks that match their pattern.
8125     if (Subtarget->hasSSE3())
8126       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8127         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8128
8129     // Straight shuffle of a single input vector. Simulate this by using the
8130     // single input as both of the "inputs" to this instruction..
8131     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8132
8133     if (Subtarget->hasAVX()) {
8134       // If we have AVX, we can use VPERMILPS which will allow folding a load
8135       // into the shuffle.
8136       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8137                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8138     }
8139
8140     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8141                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8142   }
8143   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8144   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8145
8146   // If we have a single input, insert that into V1 if we can do so cheaply.
8147   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8148     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8149             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8150       return Insertion;
8151     // Try inverting the insertion since for v2 masks it is easy to do and we
8152     // can't reliably sort the mask one way or the other.
8153     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8154                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8155     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8156             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8157       return Insertion;
8158   }
8159
8160   // Try to use one of the special instruction patterns to handle two common
8161   // blend patterns if a zero-blend above didn't work.
8162   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8163       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8164     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8165       // We can either use a special instruction to load over the low double or
8166       // to move just the low double.
8167       return DAG.getNode(
8168           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8169           DL, MVT::v2f64, V2,
8170           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8171
8172   if (Subtarget->hasSSE41())
8173     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8174                                                   Subtarget, DAG))
8175       return Blend;
8176
8177   // Use dedicated unpack instructions for masks that match their pattern.
8178   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8179     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8180   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8181     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8182
8183   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8184   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8185                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8186 }
8187
8188 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8189 ///
8190 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8191 /// the integer unit to minimize domain crossing penalties. However, for blends
8192 /// it falls back to the floating point shuffle operation with appropriate bit
8193 /// casting.
8194 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8195                                        const X86Subtarget *Subtarget,
8196                                        SelectionDAG &DAG) {
8197   SDLoc DL(Op);
8198   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8199   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8200   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8201   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8202   ArrayRef<int> Mask = SVOp->getMask();
8203   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8204
8205   if (isSingleInputShuffleMask(Mask)) {
8206     // Check for being able to broadcast a single element.
8207     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8208                                                           Mask, Subtarget, DAG))
8209       return Broadcast;
8210
8211     // Straight shuffle of a single input vector. For everything from SSE2
8212     // onward this has a single fast instruction with no scary immediates.
8213     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8214     V1 = DAG.getBitcast(MVT::v4i32, V1);
8215     int WidenedMask[4] = {
8216         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8217         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8218     return DAG.getBitcast(
8219         MVT::v2i64,
8220         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8221                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8222   }
8223   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8224   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8225   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8226   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8227
8228   // If we have a blend of two PACKUS operations an the blend aligns with the
8229   // low and half halves, we can just merge the PACKUS operations. This is
8230   // particularly important as it lets us merge shuffles that this routine itself
8231   // creates.
8232   auto GetPackNode = [](SDValue V) {
8233     while (V.getOpcode() == ISD::BITCAST)
8234       V = V.getOperand(0);
8235
8236     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8237   };
8238   if (SDValue V1Pack = GetPackNode(V1))
8239     if (SDValue V2Pack = GetPackNode(V2))
8240       return DAG.getBitcast(MVT::v2i64,
8241                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8242                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8243                                                      : V1Pack.getOperand(1),
8244                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8245                                                      : V2Pack.getOperand(1)));
8246
8247   // Try to use shift instructions.
8248   if (SDValue Shift =
8249           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8250     return Shift;
8251
8252   // When loading a scalar and then shuffling it into a vector we can often do
8253   // the insertion cheaply.
8254   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8255           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8256     return Insertion;
8257   // Try inverting the insertion since for v2 masks it is easy to do and we
8258   // can't reliably sort the mask one way or the other.
8259   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8260   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8261           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8262     return Insertion;
8263
8264   // We have different paths for blend lowering, but they all must use the
8265   // *exact* same predicate.
8266   bool IsBlendSupported = Subtarget->hasSSE41();
8267   if (IsBlendSupported)
8268     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8269                                                   Subtarget, DAG))
8270       return Blend;
8271
8272   // Use dedicated unpack instructions for masks that match their pattern.
8273   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8274     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8275   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8276     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8277
8278   // Try to use byte rotation instructions.
8279   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8280   if (Subtarget->hasSSSE3())
8281     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8282             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8283       return Rotate;
8284
8285   // If we have direct support for blends, we should lower by decomposing into
8286   // a permute. That will be faster than the domain cross.
8287   if (IsBlendSupported)
8288     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8289                                                       Mask, DAG);
8290
8291   // We implement this with SHUFPD which is pretty lame because it will likely
8292   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8293   // However, all the alternatives are still more cycles and newer chips don't
8294   // have this problem. It would be really nice if x86 had better shuffles here.
8295   V1 = DAG.getBitcast(MVT::v2f64, V1);
8296   V2 = DAG.getBitcast(MVT::v2f64, V2);
8297   return DAG.getBitcast(MVT::v2i64,
8298                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8299 }
8300
8301 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8302 ///
8303 /// This is used to disable more specialized lowerings when the shufps lowering
8304 /// will happen to be efficient.
8305 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8306   // This routine only handles 128-bit shufps.
8307   assert(Mask.size() == 4 && "Unsupported mask size!");
8308
8309   // To lower with a single SHUFPS we need to have the low half and high half
8310   // each requiring a single input.
8311   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8312     return false;
8313   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8314     return false;
8315
8316   return true;
8317 }
8318
8319 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8320 ///
8321 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8322 /// It makes no assumptions about whether this is the *best* lowering, it simply
8323 /// uses it.
8324 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8325                                             ArrayRef<int> Mask, SDValue V1,
8326                                             SDValue V2, SelectionDAG &DAG) {
8327   SDValue LowV = V1, HighV = V2;
8328   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8329
8330   int NumV2Elements =
8331       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8332
8333   if (NumV2Elements == 1) {
8334     int V2Index =
8335         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8336         Mask.begin();
8337
8338     // Compute the index adjacent to V2Index and in the same half by toggling
8339     // the low bit.
8340     int V2AdjIndex = V2Index ^ 1;
8341
8342     if (Mask[V2AdjIndex] == -1) {
8343       // Handles all the cases where we have a single V2 element and an undef.
8344       // This will only ever happen in the high lanes because we commute the
8345       // vector otherwise.
8346       if (V2Index < 2)
8347         std::swap(LowV, HighV);
8348       NewMask[V2Index] -= 4;
8349     } else {
8350       // Handle the case where the V2 element ends up adjacent to a V1 element.
8351       // To make this work, blend them together as the first step.
8352       int V1Index = V2AdjIndex;
8353       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8354       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8355                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8356
8357       // Now proceed to reconstruct the final blend as we have the necessary
8358       // high or low half formed.
8359       if (V2Index < 2) {
8360         LowV = V2;
8361         HighV = V1;
8362       } else {
8363         HighV = V2;
8364       }
8365       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8366       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8367     }
8368   } else if (NumV2Elements == 2) {
8369     if (Mask[0] < 4 && Mask[1] < 4) {
8370       // Handle the easy case where we have V1 in the low lanes and V2 in the
8371       // high lanes.
8372       NewMask[2] -= 4;
8373       NewMask[3] -= 4;
8374     } else if (Mask[2] < 4 && Mask[3] < 4) {
8375       // We also handle the reversed case because this utility may get called
8376       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8377       // arrange things in the right direction.
8378       NewMask[0] -= 4;
8379       NewMask[1] -= 4;
8380       HighV = V1;
8381       LowV = V2;
8382     } else {
8383       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8384       // trying to place elements directly, just blend them and set up the final
8385       // shuffle to place them.
8386
8387       // The first two blend mask elements are for V1, the second two are for
8388       // V2.
8389       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8390                           Mask[2] < 4 ? Mask[2] : Mask[3],
8391                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8392                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8393       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8394                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8395
8396       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8397       // a blend.
8398       LowV = HighV = V1;
8399       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8400       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8401       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8402       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8403     }
8404   }
8405   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8406                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8407 }
8408
8409 /// \brief Lower 4-lane 32-bit floating point shuffles.
8410 ///
8411 /// Uses instructions exclusively from the floating point unit to minimize
8412 /// domain crossing penalties, as these are sufficient to implement all v4f32
8413 /// shuffles.
8414 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8415                                        const X86Subtarget *Subtarget,
8416                                        SelectionDAG &DAG) {
8417   SDLoc DL(Op);
8418   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8419   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8420   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8421   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8422   ArrayRef<int> Mask = SVOp->getMask();
8423   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8424
8425   int NumV2Elements =
8426       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8427
8428   if (NumV2Elements == 0) {
8429     // Check for being able to broadcast a single element.
8430     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8431                                                           Mask, Subtarget, DAG))
8432       return Broadcast;
8433
8434     // Use even/odd duplicate instructions for masks that match their pattern.
8435     if (Subtarget->hasSSE3()) {
8436       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8437         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8438       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8439         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8440     }
8441
8442     if (Subtarget->hasAVX()) {
8443       // If we have AVX, we can use VPERMILPS which will allow folding a load
8444       // into the shuffle.
8445       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8446                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8447     }
8448
8449     // Otherwise, use a straight shuffle of a single input vector. We pass the
8450     // input vector to both operands to simulate this with a SHUFPS.
8451     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8452                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8453   }
8454
8455   // There are special ways we can lower some single-element blends. However, we
8456   // have custom ways we can lower more complex single-element blends below that
8457   // we defer to if both this and BLENDPS fail to match, so restrict this to
8458   // when the V2 input is targeting element 0 of the mask -- that is the fast
8459   // case here.
8460   if (NumV2Elements == 1 && Mask[0] >= 4)
8461     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8462                                                          Mask, Subtarget, DAG))
8463       return V;
8464
8465   if (Subtarget->hasSSE41()) {
8466     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8467                                                   Subtarget, DAG))
8468       return Blend;
8469
8470     // Use INSERTPS if we can complete the shuffle efficiently.
8471     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8472       return V;
8473
8474     if (!isSingleSHUFPSMask(Mask))
8475       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8476               DL, MVT::v4f32, V1, V2, Mask, DAG))
8477         return BlendPerm;
8478   }
8479
8480   // Use dedicated unpack instructions for masks that match their pattern.
8481   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8482     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8483   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8484     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8485   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8486     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8487   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8488     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8489
8490   // Otherwise fall back to a SHUFPS lowering strategy.
8491   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8492 }
8493
8494 /// \brief Lower 4-lane i32 vector shuffles.
8495 ///
8496 /// We try to handle these with integer-domain shuffles where we can, but for
8497 /// blends we use the floating point domain blend instructions.
8498 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8499                                        const X86Subtarget *Subtarget,
8500                                        SelectionDAG &DAG) {
8501   SDLoc DL(Op);
8502   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8503   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8504   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8505   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8506   ArrayRef<int> Mask = SVOp->getMask();
8507   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8508
8509   // Whenever we can lower this as a zext, that instruction is strictly faster
8510   // than any alternative. It also allows us to fold memory operands into the
8511   // shuffle in many cases.
8512   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8513                                                          Mask, Subtarget, DAG))
8514     return ZExt;
8515
8516   int NumV2Elements =
8517       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8518
8519   if (NumV2Elements == 0) {
8520     // Check for being able to broadcast a single element.
8521     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8522                                                           Mask, Subtarget, DAG))
8523       return Broadcast;
8524
8525     // Straight shuffle of a single input vector. For everything from SSE2
8526     // onward this has a single fast instruction with no scary immediates.
8527     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8528     // but we aren't actually going to use the UNPCK instruction because doing
8529     // so prevents folding a load into this instruction or making a copy.
8530     const int UnpackLoMask[] = {0, 0, 1, 1};
8531     const int UnpackHiMask[] = {2, 2, 3, 3};
8532     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8533       Mask = UnpackLoMask;
8534     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8535       Mask = UnpackHiMask;
8536
8537     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8538                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8539   }
8540
8541   // Try to use shift instructions.
8542   if (SDValue Shift =
8543           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8544     return Shift;
8545
8546   // There are special ways we can lower some single-element blends.
8547   if (NumV2Elements == 1)
8548     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8549                                                          Mask, Subtarget, DAG))
8550       return V;
8551
8552   // We have different paths for blend lowering, but they all must use the
8553   // *exact* same predicate.
8554   bool IsBlendSupported = Subtarget->hasSSE41();
8555   if (IsBlendSupported)
8556     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8557                                                   Subtarget, DAG))
8558       return Blend;
8559
8560   if (SDValue Masked =
8561           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8562     return Masked;
8563
8564   // Use dedicated unpack instructions for masks that match their pattern.
8565   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8566     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8567   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8568     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8569   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8570     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8571   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8572     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8573
8574   // Try to use byte rotation instructions.
8575   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8576   if (Subtarget->hasSSSE3())
8577     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8578             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8579       return Rotate;
8580
8581   // If we have direct support for blends, we should lower by decomposing into
8582   // a permute. That will be faster than the domain cross.
8583   if (IsBlendSupported)
8584     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8585                                                       Mask, DAG);
8586
8587   // Try to lower by permuting the inputs into an unpack instruction.
8588   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8589                                                             V2, Mask, DAG))
8590     return Unpack;
8591
8592   // We implement this with SHUFPS because it can blend from two vectors.
8593   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8594   // up the inputs, bypassing domain shift penalties that we would encur if we
8595   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8596   // relevant.
8597   return DAG.getBitcast(
8598       MVT::v4i32,
8599       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8600                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8601 }
8602
8603 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8604 /// shuffle lowering, and the most complex part.
8605 ///
8606 /// The lowering strategy is to try to form pairs of input lanes which are
8607 /// targeted at the same half of the final vector, and then use a dword shuffle
8608 /// to place them onto the right half, and finally unpack the paired lanes into
8609 /// their final position.
8610 ///
8611 /// The exact breakdown of how to form these dword pairs and align them on the
8612 /// correct sides is really tricky. See the comments within the function for
8613 /// more of the details.
8614 ///
8615 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8616 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8617 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8618 /// vector, form the analogous 128-bit 8-element Mask.
8619 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8620     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8621     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8622   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8623   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8624
8625   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8626   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8627   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8628
8629   SmallVector<int, 4> LoInputs;
8630   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8631                [](int M) { return M >= 0; });
8632   std::sort(LoInputs.begin(), LoInputs.end());
8633   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8634   SmallVector<int, 4> HiInputs;
8635   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8636                [](int M) { return M >= 0; });
8637   std::sort(HiInputs.begin(), HiInputs.end());
8638   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8639   int NumLToL =
8640       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8641   int NumHToL = LoInputs.size() - NumLToL;
8642   int NumLToH =
8643       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8644   int NumHToH = HiInputs.size() - NumLToH;
8645   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8646   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8647   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8648   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8649
8650   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8651   // such inputs we can swap two of the dwords across the half mark and end up
8652   // with <=2 inputs to each half in each half. Once there, we can fall through
8653   // to the generic code below. For example:
8654   //
8655   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8656   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8657   //
8658   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8659   // and an existing 2-into-2 on the other half. In this case we may have to
8660   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8661   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8662   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8663   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8664   // half than the one we target for fixing) will be fixed when we re-enter this
8665   // path. We will also combine away any sequence of PSHUFD instructions that
8666   // result into a single instruction. Here is an example of the tricky case:
8667   //
8668   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8669   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8670   //
8671   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8672   //
8673   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8674   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8675   //
8676   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8677   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8678   //
8679   // The result is fine to be handled by the generic logic.
8680   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8681                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8682                           int AOffset, int BOffset) {
8683     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8684            "Must call this with A having 3 or 1 inputs from the A half.");
8685     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8686            "Must call this with B having 1 or 3 inputs from the B half.");
8687     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8688            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8689
8690     bool ThreeAInputs = AToAInputs.size() == 3;
8691
8692     // Compute the index of dword with only one word among the three inputs in
8693     // a half by taking the sum of the half with three inputs and subtracting
8694     // the sum of the actual three inputs. The difference is the remaining
8695     // slot.
8696     int ADWord, BDWord;
8697     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8698     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8699     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8700     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8701     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8702     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8703     int TripleNonInputIdx =
8704         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8705     TripleDWord = TripleNonInputIdx / 2;
8706
8707     // We use xor with one to compute the adjacent DWord to whichever one the
8708     // OneInput is in.
8709     OneInputDWord = (OneInput / 2) ^ 1;
8710
8711     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8712     // and BToA inputs. If there is also such a problem with the BToB and AToB
8713     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8714     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8715     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8716     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8717       // Compute how many inputs will be flipped by swapping these DWords. We
8718       // need
8719       // to balance this to ensure we don't form a 3-1 shuffle in the other
8720       // half.
8721       int NumFlippedAToBInputs =
8722           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8723           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8724       int NumFlippedBToBInputs =
8725           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8726           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8727       if ((NumFlippedAToBInputs == 1 &&
8728            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8729           (NumFlippedBToBInputs == 1 &&
8730            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8731         // We choose whether to fix the A half or B half based on whether that
8732         // half has zero flipped inputs. At zero, we may not be able to fix it
8733         // with that half. We also bias towards fixing the B half because that
8734         // will more commonly be the high half, and we have to bias one way.
8735         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8736                                                        ArrayRef<int> Inputs) {
8737           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8738           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8739                                          PinnedIdx ^ 1) != Inputs.end();
8740           // Determine whether the free index is in the flipped dword or the
8741           // unflipped dword based on where the pinned index is. We use this bit
8742           // in an xor to conditionally select the adjacent dword.
8743           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8744           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8745                                              FixFreeIdx) != Inputs.end();
8746           if (IsFixIdxInput == IsFixFreeIdxInput)
8747             FixFreeIdx += 1;
8748           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8749                                         FixFreeIdx) != Inputs.end();
8750           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8751                  "We need to be changing the number of flipped inputs!");
8752           int PSHUFHalfMask[] = {0, 1, 2, 3};
8753           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8754           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8755                           MVT::v8i16, V,
8756                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8757
8758           for (int &M : Mask)
8759             if (M != -1 && M == FixIdx)
8760               M = FixFreeIdx;
8761             else if (M != -1 && M == FixFreeIdx)
8762               M = FixIdx;
8763         };
8764         if (NumFlippedBToBInputs != 0) {
8765           int BPinnedIdx =
8766               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8767           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8768         } else {
8769           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8770           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8771           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8772         }
8773       }
8774     }
8775
8776     int PSHUFDMask[] = {0, 1, 2, 3};
8777     PSHUFDMask[ADWord] = BDWord;
8778     PSHUFDMask[BDWord] = ADWord;
8779     V = DAG.getBitcast(
8780         VT,
8781         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8782                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8783
8784     // Adjust the mask to match the new locations of A and B.
8785     for (int &M : Mask)
8786       if (M != -1 && M/2 == ADWord)
8787         M = 2 * BDWord + M % 2;
8788       else if (M != -1 && M/2 == BDWord)
8789         M = 2 * ADWord + M % 2;
8790
8791     // Recurse back into this routine to re-compute state now that this isn't
8792     // a 3 and 1 problem.
8793     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8794                                                      DAG);
8795   };
8796   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8797     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8798   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8799     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8800
8801   // At this point there are at most two inputs to the low and high halves from
8802   // each half. That means the inputs can always be grouped into dwords and
8803   // those dwords can then be moved to the correct half with a dword shuffle.
8804   // We use at most one low and one high word shuffle to collect these paired
8805   // inputs into dwords, and finally a dword shuffle to place them.
8806   int PSHUFLMask[4] = {-1, -1, -1, -1};
8807   int PSHUFHMask[4] = {-1, -1, -1, -1};
8808   int PSHUFDMask[4] = {-1, -1, -1, -1};
8809
8810   // First fix the masks for all the inputs that are staying in their
8811   // original halves. This will then dictate the targets of the cross-half
8812   // shuffles.
8813   auto fixInPlaceInputs =
8814       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8815                     MutableArrayRef<int> SourceHalfMask,
8816                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8817     if (InPlaceInputs.empty())
8818       return;
8819     if (InPlaceInputs.size() == 1) {
8820       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8821           InPlaceInputs[0] - HalfOffset;
8822       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8823       return;
8824     }
8825     if (IncomingInputs.empty()) {
8826       // Just fix all of the in place inputs.
8827       for (int Input : InPlaceInputs) {
8828         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8829         PSHUFDMask[Input / 2] = Input / 2;
8830       }
8831       return;
8832     }
8833
8834     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8835     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8836         InPlaceInputs[0] - HalfOffset;
8837     // Put the second input next to the first so that they are packed into
8838     // a dword. We find the adjacent index by toggling the low bit.
8839     int AdjIndex = InPlaceInputs[0] ^ 1;
8840     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8841     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8842     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8843   };
8844   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8845   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8846
8847   // Now gather the cross-half inputs and place them into a free dword of
8848   // their target half.
8849   // FIXME: This operation could almost certainly be simplified dramatically to
8850   // look more like the 3-1 fixing operation.
8851   auto moveInputsToRightHalf = [&PSHUFDMask](
8852       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8853       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8854       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8855       int DestOffset) {
8856     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8857       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8858     };
8859     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8860                                                int Word) {
8861       int LowWord = Word & ~1;
8862       int HighWord = Word | 1;
8863       return isWordClobbered(SourceHalfMask, LowWord) ||
8864              isWordClobbered(SourceHalfMask, HighWord);
8865     };
8866
8867     if (IncomingInputs.empty())
8868       return;
8869
8870     if (ExistingInputs.empty()) {
8871       // Map any dwords with inputs from them into the right half.
8872       for (int Input : IncomingInputs) {
8873         // If the source half mask maps over the inputs, turn those into
8874         // swaps and use the swapped lane.
8875         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8876           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8877             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8878                 Input - SourceOffset;
8879             // We have to swap the uses in our half mask in one sweep.
8880             for (int &M : HalfMask)
8881               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8882                 M = Input;
8883               else if (M == Input)
8884                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8885           } else {
8886             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8887                        Input - SourceOffset &&
8888                    "Previous placement doesn't match!");
8889           }
8890           // Note that this correctly re-maps both when we do a swap and when
8891           // we observe the other side of the swap above. We rely on that to
8892           // avoid swapping the members of the input list directly.
8893           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8894         }
8895
8896         // Map the input's dword into the correct half.
8897         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8898           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8899         else
8900           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8901                      Input / 2 &&
8902                  "Previous placement doesn't match!");
8903       }
8904
8905       // And just directly shift any other-half mask elements to be same-half
8906       // as we will have mirrored the dword containing the element into the
8907       // same position within that half.
8908       for (int &M : HalfMask)
8909         if (M >= SourceOffset && M < SourceOffset + 4) {
8910           M = M - SourceOffset + DestOffset;
8911           assert(M >= 0 && "This should never wrap below zero!");
8912         }
8913       return;
8914     }
8915
8916     // Ensure we have the input in a viable dword of its current half. This
8917     // is particularly tricky because the original position may be clobbered
8918     // by inputs being moved and *staying* in that half.
8919     if (IncomingInputs.size() == 1) {
8920       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8921         int InputFixed = std::find(std::begin(SourceHalfMask),
8922                                    std::end(SourceHalfMask), -1) -
8923                          std::begin(SourceHalfMask) + SourceOffset;
8924         SourceHalfMask[InputFixed - SourceOffset] =
8925             IncomingInputs[0] - SourceOffset;
8926         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8927                      InputFixed);
8928         IncomingInputs[0] = InputFixed;
8929       }
8930     } else if (IncomingInputs.size() == 2) {
8931       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8932           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8933         // We have two non-adjacent or clobbered inputs we need to extract from
8934         // the source half. To do this, we need to map them into some adjacent
8935         // dword slot in the source mask.
8936         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8937                               IncomingInputs[1] - SourceOffset};
8938
8939         // If there is a free slot in the source half mask adjacent to one of
8940         // the inputs, place the other input in it. We use (Index XOR 1) to
8941         // compute an adjacent index.
8942         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8943             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8944           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8945           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8946           InputsFixed[1] = InputsFixed[0] ^ 1;
8947         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8948                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8949           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8950           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8951           InputsFixed[0] = InputsFixed[1] ^ 1;
8952         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8953                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8954           // The two inputs are in the same DWord but it is clobbered and the
8955           // adjacent DWord isn't used at all. Move both inputs to the free
8956           // slot.
8957           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8958           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8959           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8960           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8961         } else {
8962           // The only way we hit this point is if there is no clobbering
8963           // (because there are no off-half inputs to this half) and there is no
8964           // free slot adjacent to one of the inputs. In this case, we have to
8965           // swap an input with a non-input.
8966           for (int i = 0; i < 4; ++i)
8967             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8968                    "We can't handle any clobbers here!");
8969           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8970                  "Cannot have adjacent inputs here!");
8971
8972           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8973           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8974
8975           // We also have to update the final source mask in this case because
8976           // it may need to undo the above swap.
8977           for (int &M : FinalSourceHalfMask)
8978             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8979               M = InputsFixed[1] + SourceOffset;
8980             else if (M == InputsFixed[1] + SourceOffset)
8981               M = (InputsFixed[0] ^ 1) + SourceOffset;
8982
8983           InputsFixed[1] = InputsFixed[0] ^ 1;
8984         }
8985
8986         // Point everything at the fixed inputs.
8987         for (int &M : HalfMask)
8988           if (M == IncomingInputs[0])
8989             M = InputsFixed[0] + SourceOffset;
8990           else if (M == IncomingInputs[1])
8991             M = InputsFixed[1] + SourceOffset;
8992
8993         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8994         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8995       }
8996     } else {
8997       llvm_unreachable("Unhandled input size!");
8998     }
8999
9000     // Now hoist the DWord down to the right half.
9001     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9002     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9003     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9004     for (int &M : HalfMask)
9005       for (int Input : IncomingInputs)
9006         if (M == Input)
9007           M = FreeDWord * 2 + Input % 2;
9008   };
9009   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9010                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9011   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9012                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9013
9014   // Now enact all the shuffles we've computed to move the inputs into their
9015   // target half.
9016   if (!isNoopShuffleMask(PSHUFLMask))
9017     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9018                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9019   if (!isNoopShuffleMask(PSHUFHMask))
9020     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9021                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9022   if (!isNoopShuffleMask(PSHUFDMask))
9023     V = DAG.getBitcast(
9024         VT,
9025         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9026                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9027
9028   // At this point, each half should contain all its inputs, and we can then
9029   // just shuffle them into their final position.
9030   assert(std::count_if(LoMask.begin(), LoMask.end(),
9031                        [](int M) { return M >= 4; }) == 0 &&
9032          "Failed to lift all the high half inputs to the low mask!");
9033   assert(std::count_if(HiMask.begin(), HiMask.end(),
9034                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9035          "Failed to lift all the low half inputs to the high mask!");
9036
9037   // Do a half shuffle for the low mask.
9038   if (!isNoopShuffleMask(LoMask))
9039     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9040                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9041
9042   // Do a half shuffle with the high mask after shifting its values down.
9043   for (int &M : HiMask)
9044     if (M >= 0)
9045       M -= 4;
9046   if (!isNoopShuffleMask(HiMask))
9047     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9048                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9049
9050   return V;
9051 }
9052
9053 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9054 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9055                                           SDValue V2, ArrayRef<int> Mask,
9056                                           SelectionDAG &DAG, bool &V1InUse,
9057                                           bool &V2InUse) {
9058   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9059   SDValue V1Mask[16];
9060   SDValue V2Mask[16];
9061   V1InUse = false;
9062   V2InUse = false;
9063
9064   int Size = Mask.size();
9065   int Scale = 16 / Size;
9066   for (int i = 0; i < 16; ++i) {
9067     if (Mask[i / Scale] == -1) {
9068       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9069     } else {
9070       const int ZeroMask = 0x80;
9071       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9072                                           : ZeroMask;
9073       int V2Idx = Mask[i / Scale] < Size
9074                       ? ZeroMask
9075                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9076       if (Zeroable[i / Scale])
9077         V1Idx = V2Idx = ZeroMask;
9078       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9079       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9080       V1InUse |= (ZeroMask != V1Idx);
9081       V2InUse |= (ZeroMask != V2Idx);
9082     }
9083   }
9084
9085   if (V1InUse)
9086     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9087                      DAG.getBitcast(MVT::v16i8, V1),
9088                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9089   if (V2InUse)
9090     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9091                      DAG.getBitcast(MVT::v16i8, V2),
9092                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9093
9094   // If we need shuffled inputs from both, blend the two.
9095   SDValue V;
9096   if (V1InUse && V2InUse)
9097     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9098   else
9099     V = V1InUse ? V1 : V2;
9100
9101   // Cast the result back to the correct type.
9102   return DAG.getBitcast(VT, V);
9103 }
9104
9105 /// \brief Generic lowering of 8-lane i16 shuffles.
9106 ///
9107 /// This handles both single-input shuffles and combined shuffle/blends with
9108 /// two inputs. The single input shuffles are immediately delegated to
9109 /// a dedicated lowering routine.
9110 ///
9111 /// The blends are lowered in one of three fundamental ways. If there are few
9112 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9113 /// of the input is significantly cheaper when lowered as an interleaving of
9114 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9115 /// halves of the inputs separately (making them have relatively few inputs)
9116 /// and then concatenate them.
9117 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9118                                        const X86Subtarget *Subtarget,
9119                                        SelectionDAG &DAG) {
9120   SDLoc DL(Op);
9121   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9122   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9123   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9124   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9125   ArrayRef<int> OrigMask = SVOp->getMask();
9126   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9127                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9128   MutableArrayRef<int> Mask(MaskStorage);
9129
9130   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9131
9132   // Whenever we can lower this as a zext, that instruction is strictly faster
9133   // than any alternative.
9134   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9135           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9136     return ZExt;
9137
9138   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9139   (void)isV1;
9140   auto isV2 = [](int M) { return M >= 8; };
9141
9142   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9143
9144   if (NumV2Inputs == 0) {
9145     // Check for being able to broadcast a single element.
9146     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9147                                                           Mask, Subtarget, DAG))
9148       return Broadcast;
9149
9150     // Try to use shift instructions.
9151     if (SDValue Shift =
9152             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9153       return Shift;
9154
9155     // Use dedicated unpack instructions for masks that match their pattern.
9156     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
9157       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
9158     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
9159       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
9160
9161     // Try to use byte rotation instructions.
9162     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9163                                                         Mask, Subtarget, DAG))
9164       return Rotate;
9165
9166     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9167                                                      Subtarget, DAG);
9168   }
9169
9170   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9171          "All single-input shuffles should be canonicalized to be V1-input "
9172          "shuffles.");
9173
9174   // Try to use shift instructions.
9175   if (SDValue Shift =
9176           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9177     return Shift;
9178
9179   // See if we can use SSE4A Extraction / Insertion.
9180   if (Subtarget->hasSSE4A())
9181     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9182       return V;
9183
9184   // There are special ways we can lower some single-element blends.
9185   if (NumV2Inputs == 1)
9186     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9187                                                          Mask, Subtarget, DAG))
9188       return V;
9189
9190   // We have different paths for blend lowering, but they all must use the
9191   // *exact* same predicate.
9192   bool IsBlendSupported = Subtarget->hasSSE41();
9193   if (IsBlendSupported)
9194     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9195                                                   Subtarget, DAG))
9196       return Blend;
9197
9198   if (SDValue Masked =
9199           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9200     return Masked;
9201
9202   // Use dedicated unpack instructions for masks that match their pattern.
9203   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
9204     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9205   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
9206     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9207
9208   // Try to use byte rotation instructions.
9209   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9210           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9211     return Rotate;
9212
9213   if (SDValue BitBlend =
9214           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9215     return BitBlend;
9216
9217   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9218                                                             V2, Mask, DAG))
9219     return Unpack;
9220
9221   // If we can't directly blend but can use PSHUFB, that will be better as it
9222   // can both shuffle and set up the inefficient blend.
9223   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9224     bool V1InUse, V2InUse;
9225     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9226                                       V1InUse, V2InUse);
9227   }
9228
9229   // We can always bit-blend if we have to so the fallback strategy is to
9230   // decompose into single-input permutes and blends.
9231   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9232                                                       Mask, DAG);
9233 }
9234
9235 /// \brief Check whether a compaction lowering can be done by dropping even
9236 /// elements and compute how many times even elements must be dropped.
9237 ///
9238 /// This handles shuffles which take every Nth element where N is a power of
9239 /// two. Example shuffle masks:
9240 ///
9241 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9242 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9243 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9244 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9245 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9246 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9247 ///
9248 /// Any of these lanes can of course be undef.
9249 ///
9250 /// This routine only supports N <= 3.
9251 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9252 /// for larger N.
9253 ///
9254 /// \returns N above, or the number of times even elements must be dropped if
9255 /// there is such a number. Otherwise returns zero.
9256 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9257   // Figure out whether we're looping over two inputs or just one.
9258   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9259
9260   // The modulus for the shuffle vector entries is based on whether this is
9261   // a single input or not.
9262   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9263   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9264          "We should only be called with masks with a power-of-2 size!");
9265
9266   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9267
9268   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9269   // and 2^3 simultaneously. This is because we may have ambiguity with
9270   // partially undef inputs.
9271   bool ViableForN[3] = {true, true, true};
9272
9273   for (int i = 0, e = Mask.size(); i < e; ++i) {
9274     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9275     // want.
9276     if (Mask[i] == -1)
9277       continue;
9278
9279     bool IsAnyViable = false;
9280     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9281       if (ViableForN[j]) {
9282         uint64_t N = j + 1;
9283
9284         // The shuffle mask must be equal to (i * 2^N) % M.
9285         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9286           IsAnyViable = true;
9287         else
9288           ViableForN[j] = false;
9289       }
9290     // Early exit if we exhaust the possible powers of two.
9291     if (!IsAnyViable)
9292       break;
9293   }
9294
9295   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9296     if (ViableForN[j])
9297       return j + 1;
9298
9299   // Return 0 as there is no viable power of two.
9300   return 0;
9301 }
9302
9303 /// \brief Generic lowering of v16i8 shuffles.
9304 ///
9305 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9306 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9307 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9308 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9309 /// back together.
9310 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9311                                        const X86Subtarget *Subtarget,
9312                                        SelectionDAG &DAG) {
9313   SDLoc DL(Op);
9314   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9315   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9316   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9317   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9318   ArrayRef<int> Mask = SVOp->getMask();
9319   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9320
9321   // Try to use shift instructions.
9322   if (SDValue Shift =
9323           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9324     return Shift;
9325
9326   // Try to use byte rotation instructions.
9327   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9328           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9329     return Rotate;
9330
9331   // Try to use a zext lowering.
9332   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9333           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9334     return ZExt;
9335
9336   // See if we can use SSE4A Extraction / Insertion.
9337   if (Subtarget->hasSSE4A())
9338     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9339       return V;
9340
9341   int NumV2Elements =
9342       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9343
9344   // For single-input shuffles, there are some nicer lowering tricks we can use.
9345   if (NumV2Elements == 0) {
9346     // Check for being able to broadcast a single element.
9347     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9348                                                           Mask, Subtarget, DAG))
9349       return Broadcast;
9350
9351     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9352     // Notably, this handles splat and partial-splat shuffles more efficiently.
9353     // However, it only makes sense if the pre-duplication shuffle simplifies
9354     // things significantly. Currently, this means we need to be able to
9355     // express the pre-duplication shuffle as an i16 shuffle.
9356     //
9357     // FIXME: We should check for other patterns which can be widened into an
9358     // i16 shuffle as well.
9359     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9360       for (int i = 0; i < 16; i += 2)
9361         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9362           return false;
9363
9364       return true;
9365     };
9366     auto tryToWidenViaDuplication = [&]() -> SDValue {
9367       if (!canWidenViaDuplication(Mask))
9368         return SDValue();
9369       SmallVector<int, 4> LoInputs;
9370       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9371                    [](int M) { return M >= 0 && M < 8; });
9372       std::sort(LoInputs.begin(), LoInputs.end());
9373       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9374                      LoInputs.end());
9375       SmallVector<int, 4> HiInputs;
9376       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9377                    [](int M) { return M >= 8; });
9378       std::sort(HiInputs.begin(), HiInputs.end());
9379       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9380                      HiInputs.end());
9381
9382       bool TargetLo = LoInputs.size() >= HiInputs.size();
9383       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9384       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9385
9386       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9387       SmallDenseMap<int, int, 8> LaneMap;
9388       for (int I : InPlaceInputs) {
9389         PreDupI16Shuffle[I/2] = I/2;
9390         LaneMap[I] = I;
9391       }
9392       int j = TargetLo ? 0 : 4, je = j + 4;
9393       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9394         // Check if j is already a shuffle of this input. This happens when
9395         // there are two adjacent bytes after we move the low one.
9396         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9397           // If we haven't yet mapped the input, search for a slot into which
9398           // we can map it.
9399           while (j < je && PreDupI16Shuffle[j] != -1)
9400             ++j;
9401
9402           if (j == je)
9403             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9404             return SDValue();
9405
9406           // Map this input with the i16 shuffle.
9407           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9408         }
9409
9410         // Update the lane map based on the mapping we ended up with.
9411         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9412       }
9413       V1 = DAG.getBitcast(
9414           MVT::v16i8,
9415           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9416                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9417
9418       // Unpack the bytes to form the i16s that will be shuffled into place.
9419       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9420                        MVT::v16i8, V1, V1);
9421
9422       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9423       for (int i = 0; i < 16; ++i)
9424         if (Mask[i] != -1) {
9425           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9426           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9427           if (PostDupI16Shuffle[i / 2] == -1)
9428             PostDupI16Shuffle[i / 2] = MappedMask;
9429           else
9430             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9431                    "Conflicting entrties in the original shuffle!");
9432         }
9433       return DAG.getBitcast(
9434           MVT::v16i8,
9435           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9436                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9437     };
9438     if (SDValue V = tryToWidenViaDuplication())
9439       return V;
9440   }
9441
9442   if (SDValue Masked =
9443           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9444     return Masked;
9445
9446   // Use dedicated unpack instructions for masks that match their pattern.
9447   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9448                                          0, 16, 1, 17, 2, 18, 3, 19,
9449                                          // High half.
9450                                          4, 20, 5, 21, 6, 22, 7, 23}))
9451     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9452   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9453                                          8, 24, 9, 25, 10, 26, 11, 27,
9454                                          // High half.
9455                                          12, 28, 13, 29, 14, 30, 15, 31}))
9456     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9457
9458   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9459   // with PSHUFB. It is important to do this before we attempt to generate any
9460   // blends but after all of the single-input lowerings. If the single input
9461   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9462   // want to preserve that and we can DAG combine any longer sequences into
9463   // a PSHUFB in the end. But once we start blending from multiple inputs,
9464   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9465   // and there are *very* few patterns that would actually be faster than the
9466   // PSHUFB approach because of its ability to zero lanes.
9467   //
9468   // FIXME: The only exceptions to the above are blends which are exact
9469   // interleavings with direct instructions supporting them. We currently don't
9470   // handle those well here.
9471   if (Subtarget->hasSSSE3()) {
9472     bool V1InUse = false;
9473     bool V2InUse = false;
9474
9475     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9476                                                 DAG, V1InUse, V2InUse);
9477
9478     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9479     // do so. This avoids using them to handle blends-with-zero which is
9480     // important as a single pshufb is significantly faster for that.
9481     if (V1InUse && V2InUse) {
9482       if (Subtarget->hasSSE41())
9483         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9484                                                       Mask, Subtarget, DAG))
9485           return Blend;
9486
9487       // We can use an unpack to do the blending rather than an or in some
9488       // cases. Even though the or may be (very minorly) more efficient, we
9489       // preference this lowering because there are common cases where part of
9490       // the complexity of the shuffles goes away when we do the final blend as
9491       // an unpack.
9492       // FIXME: It might be worth trying to detect if the unpack-feeding
9493       // shuffles will both be pshufb, in which case we shouldn't bother with
9494       // this.
9495       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9496               DL, MVT::v16i8, V1, V2, Mask, DAG))
9497         return Unpack;
9498     }
9499
9500     return PSHUFB;
9501   }
9502
9503   // There are special ways we can lower some single-element blends.
9504   if (NumV2Elements == 1)
9505     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9506                                                          Mask, Subtarget, DAG))
9507       return V;
9508
9509   if (SDValue BitBlend =
9510           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9511     return BitBlend;
9512
9513   // Check whether a compaction lowering can be done. This handles shuffles
9514   // which take every Nth element for some even N. See the helper function for
9515   // details.
9516   //
9517   // We special case these as they can be particularly efficiently handled with
9518   // the PACKUSB instruction on x86 and they show up in common patterns of
9519   // rearranging bytes to truncate wide elements.
9520   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9521     // NumEvenDrops is the power of two stride of the elements. Another way of
9522     // thinking about it is that we need to drop the even elements this many
9523     // times to get the original input.
9524     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9525
9526     // First we need to zero all the dropped bytes.
9527     assert(NumEvenDrops <= 3 &&
9528            "No support for dropping even elements more than 3 times.");
9529     // We use the mask type to pick which bytes are preserved based on how many
9530     // elements are dropped.
9531     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9532     SDValue ByteClearMask = DAG.getBitcast(
9533         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9534     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9535     if (!IsSingleInput)
9536       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9537
9538     // Now pack things back together.
9539     V1 = DAG.getBitcast(MVT::v8i16, V1);
9540     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9541     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9542     for (int i = 1; i < NumEvenDrops; ++i) {
9543       Result = DAG.getBitcast(MVT::v8i16, Result);
9544       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9545     }
9546
9547     return Result;
9548   }
9549
9550   // Handle multi-input cases by blending single-input shuffles.
9551   if (NumV2Elements > 0)
9552     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9553                                                       Mask, DAG);
9554
9555   // The fallback path for single-input shuffles widens this into two v8i16
9556   // vectors with unpacks, shuffles those, and then pulls them back together
9557   // with a pack.
9558   SDValue V = V1;
9559
9560   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9561   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9562   for (int i = 0; i < 16; ++i)
9563     if (Mask[i] >= 0)
9564       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9565
9566   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9567
9568   SDValue VLoHalf, VHiHalf;
9569   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9570   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9571   // i16s.
9572   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9573                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9574       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9575                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9576     // Use a mask to drop the high bytes.
9577     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9578     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9579                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9580
9581     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9582     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9583
9584     // Squash the masks to point directly into VLoHalf.
9585     for (int &M : LoBlendMask)
9586       if (M >= 0)
9587         M /= 2;
9588     for (int &M : HiBlendMask)
9589       if (M >= 0)
9590         M /= 2;
9591   } else {
9592     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9593     // VHiHalf so that we can blend them as i16s.
9594     VLoHalf = DAG.getBitcast(
9595         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9596     VHiHalf = DAG.getBitcast(
9597         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9598   }
9599
9600   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9601   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9602
9603   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9604 }
9605
9606 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9607 ///
9608 /// This routine breaks down the specific type of 128-bit shuffle and
9609 /// dispatches to the lowering routines accordingly.
9610 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9611                                         MVT VT, const X86Subtarget *Subtarget,
9612                                         SelectionDAG &DAG) {
9613   switch (VT.SimpleTy) {
9614   case MVT::v2i64:
9615     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9616   case MVT::v2f64:
9617     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9618   case MVT::v4i32:
9619     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9620   case MVT::v4f32:
9621     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9622   case MVT::v8i16:
9623     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9624   case MVT::v16i8:
9625     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9626
9627   default:
9628     llvm_unreachable("Unimplemented!");
9629   }
9630 }
9631
9632 /// \brief Helper function to test whether a shuffle mask could be
9633 /// simplified by widening the elements being shuffled.
9634 ///
9635 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9636 /// leaves it in an unspecified state.
9637 ///
9638 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9639 /// shuffle masks. The latter have the special property of a '-2' representing
9640 /// a zero-ed lane of a vector.
9641 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9642                                     SmallVectorImpl<int> &WidenedMask) {
9643   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9644     // If both elements are undef, its trivial.
9645     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9646       WidenedMask.push_back(SM_SentinelUndef);
9647       continue;
9648     }
9649
9650     // Check for an undef mask and a mask value properly aligned to fit with
9651     // a pair of values. If we find such a case, use the non-undef mask's value.
9652     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9653       WidenedMask.push_back(Mask[i + 1] / 2);
9654       continue;
9655     }
9656     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9657       WidenedMask.push_back(Mask[i] / 2);
9658       continue;
9659     }
9660
9661     // When zeroing, we need to spread the zeroing across both lanes to widen.
9662     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9663       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9664           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9665         WidenedMask.push_back(SM_SentinelZero);
9666         continue;
9667       }
9668       return false;
9669     }
9670
9671     // Finally check if the two mask values are adjacent and aligned with
9672     // a pair.
9673     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9674       WidenedMask.push_back(Mask[i] / 2);
9675       continue;
9676     }
9677
9678     // Otherwise we can't safely widen the elements used in this shuffle.
9679     return false;
9680   }
9681   assert(WidenedMask.size() == Mask.size() / 2 &&
9682          "Incorrect size of mask after widening the elements!");
9683
9684   return true;
9685 }
9686
9687 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9688 ///
9689 /// This routine just extracts two subvectors, shuffles them independently, and
9690 /// then concatenates them back together. This should work effectively with all
9691 /// AVX vector shuffle types.
9692 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9693                                           SDValue V2, ArrayRef<int> Mask,
9694                                           SelectionDAG &DAG) {
9695   assert(VT.getSizeInBits() >= 256 &&
9696          "Only for 256-bit or wider vector shuffles!");
9697   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9698   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9699
9700   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9701   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9702
9703   int NumElements = VT.getVectorNumElements();
9704   int SplitNumElements = NumElements / 2;
9705   MVT ScalarVT = VT.getScalarType();
9706   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9707
9708   // Rather than splitting build-vectors, just build two narrower build
9709   // vectors. This helps shuffling with splats and zeros.
9710   auto SplitVector = [&](SDValue V) {
9711     while (V.getOpcode() == ISD::BITCAST)
9712       V = V->getOperand(0);
9713
9714     MVT OrigVT = V.getSimpleValueType();
9715     int OrigNumElements = OrigVT.getVectorNumElements();
9716     int OrigSplitNumElements = OrigNumElements / 2;
9717     MVT OrigScalarVT = OrigVT.getScalarType();
9718     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9719
9720     SDValue LoV, HiV;
9721
9722     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9723     if (!BV) {
9724       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9725                         DAG.getIntPtrConstant(0, DL));
9726       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9727                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9728     } else {
9729
9730       SmallVector<SDValue, 16> LoOps, HiOps;
9731       for (int i = 0; i < OrigSplitNumElements; ++i) {
9732         LoOps.push_back(BV->getOperand(i));
9733         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9734       }
9735       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9736       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9737     }
9738     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9739                           DAG.getBitcast(SplitVT, HiV));
9740   };
9741
9742   SDValue LoV1, HiV1, LoV2, HiV2;
9743   std::tie(LoV1, HiV1) = SplitVector(V1);
9744   std::tie(LoV2, HiV2) = SplitVector(V2);
9745
9746   // Now create two 4-way blends of these half-width vectors.
9747   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9748     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9749     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9750     for (int i = 0; i < SplitNumElements; ++i) {
9751       int M = HalfMask[i];
9752       if (M >= NumElements) {
9753         if (M >= NumElements + SplitNumElements)
9754           UseHiV2 = true;
9755         else
9756           UseLoV2 = true;
9757         V2BlendMask.push_back(M - NumElements);
9758         V1BlendMask.push_back(-1);
9759         BlendMask.push_back(SplitNumElements + i);
9760       } else if (M >= 0) {
9761         if (M >= SplitNumElements)
9762           UseHiV1 = true;
9763         else
9764           UseLoV1 = true;
9765         V2BlendMask.push_back(-1);
9766         V1BlendMask.push_back(M);
9767         BlendMask.push_back(i);
9768       } else {
9769         V2BlendMask.push_back(-1);
9770         V1BlendMask.push_back(-1);
9771         BlendMask.push_back(-1);
9772       }
9773     }
9774
9775     // Because the lowering happens after all combining takes place, we need to
9776     // manually combine these blend masks as much as possible so that we create
9777     // a minimal number of high-level vector shuffle nodes.
9778
9779     // First try just blending the halves of V1 or V2.
9780     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9781       return DAG.getUNDEF(SplitVT);
9782     if (!UseLoV2 && !UseHiV2)
9783       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9784     if (!UseLoV1 && !UseHiV1)
9785       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9786
9787     SDValue V1Blend, V2Blend;
9788     if (UseLoV1 && UseHiV1) {
9789       V1Blend =
9790         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9791     } else {
9792       // We only use half of V1 so map the usage down into the final blend mask.
9793       V1Blend = UseLoV1 ? LoV1 : HiV1;
9794       for (int i = 0; i < SplitNumElements; ++i)
9795         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9796           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9797     }
9798     if (UseLoV2 && UseHiV2) {
9799       V2Blend =
9800         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9801     } else {
9802       // We only use half of V2 so map the usage down into the final blend mask.
9803       V2Blend = UseLoV2 ? LoV2 : HiV2;
9804       for (int i = 0; i < SplitNumElements; ++i)
9805         if (BlendMask[i] >= SplitNumElements)
9806           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9807     }
9808     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9809   };
9810   SDValue Lo = HalfBlend(LoMask);
9811   SDValue Hi = HalfBlend(HiMask);
9812   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9813 }
9814
9815 /// \brief Either split a vector in halves or decompose the shuffles and the
9816 /// blend.
9817 ///
9818 /// This is provided as a good fallback for many lowerings of non-single-input
9819 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9820 /// between splitting the shuffle into 128-bit components and stitching those
9821 /// back together vs. extracting the single-input shuffles and blending those
9822 /// results.
9823 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9824                                                 SDValue V2, ArrayRef<int> Mask,
9825                                                 SelectionDAG &DAG) {
9826   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9827                                             "lower single-input shuffles as it "
9828                                             "could then recurse on itself.");
9829   int Size = Mask.size();
9830
9831   // If this can be modeled as a broadcast of two elements followed by a blend,
9832   // prefer that lowering. This is especially important because broadcasts can
9833   // often fold with memory operands.
9834   auto DoBothBroadcast = [&] {
9835     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9836     for (int M : Mask)
9837       if (M >= Size) {
9838         if (V2BroadcastIdx == -1)
9839           V2BroadcastIdx = M - Size;
9840         else if (M - Size != V2BroadcastIdx)
9841           return false;
9842       } else if (M >= 0) {
9843         if (V1BroadcastIdx == -1)
9844           V1BroadcastIdx = M;
9845         else if (M != V1BroadcastIdx)
9846           return false;
9847       }
9848     return true;
9849   };
9850   if (DoBothBroadcast())
9851     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9852                                                       DAG);
9853
9854   // If the inputs all stem from a single 128-bit lane of each input, then we
9855   // split them rather than blending because the split will decompose to
9856   // unusually few instructions.
9857   int LaneCount = VT.getSizeInBits() / 128;
9858   int LaneSize = Size / LaneCount;
9859   SmallBitVector LaneInputs[2];
9860   LaneInputs[0].resize(LaneCount, false);
9861   LaneInputs[1].resize(LaneCount, false);
9862   for (int i = 0; i < Size; ++i)
9863     if (Mask[i] >= 0)
9864       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9865   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9866     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9867
9868   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9869   // that the decomposed single-input shuffles don't end up here.
9870   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9871 }
9872
9873 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9874 /// a permutation and blend of those lanes.
9875 ///
9876 /// This essentially blends the out-of-lane inputs to each lane into the lane
9877 /// from a permuted copy of the vector. This lowering strategy results in four
9878 /// instructions in the worst case for a single-input cross lane shuffle which
9879 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9880 /// of. Special cases for each particular shuffle pattern should be handled
9881 /// prior to trying this lowering.
9882 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9883                                                        SDValue V1, SDValue V2,
9884                                                        ArrayRef<int> Mask,
9885                                                        SelectionDAG &DAG) {
9886   // FIXME: This should probably be generalized for 512-bit vectors as well.
9887   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9888   int LaneSize = Mask.size() / 2;
9889
9890   // If there are only inputs from one 128-bit lane, splitting will in fact be
9891   // less expensive. The flags track whether the given lane contains an element
9892   // that crosses to another lane.
9893   bool LaneCrossing[2] = {false, false};
9894   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9895     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9896       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9897   if (!LaneCrossing[0] || !LaneCrossing[1])
9898     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9899
9900   if (isSingleInputShuffleMask(Mask)) {
9901     SmallVector<int, 32> FlippedBlendMask;
9902     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9903       FlippedBlendMask.push_back(
9904           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9905                                   ? Mask[i]
9906                                   : Mask[i] % LaneSize +
9907                                         (i / LaneSize) * LaneSize + Size));
9908
9909     // Flip the vector, and blend the results which should now be in-lane. The
9910     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9911     // 5 for the high source. The value 3 selects the high half of source 2 and
9912     // the value 2 selects the low half of source 2. We only use source 2 to
9913     // allow folding it into a memory operand.
9914     unsigned PERMMask = 3 | 2 << 4;
9915     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9916                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9917     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9918   }
9919
9920   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9921   // will be handled by the above logic and a blend of the results, much like
9922   // other patterns in AVX.
9923   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9924 }
9925
9926 /// \brief Handle lowering 2-lane 128-bit shuffles.
9927 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9928                                         SDValue V2, ArrayRef<int> Mask,
9929                                         const X86Subtarget *Subtarget,
9930                                         SelectionDAG &DAG) {
9931   // TODO: If minimizing size and one of the inputs is a zero vector and the
9932   // the zero vector has only one use, we could use a VPERM2X128 to save the
9933   // instruction bytes needed to explicitly generate the zero vector.
9934
9935   // Blends are faster and handle all the non-lane-crossing cases.
9936   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9937                                                 Subtarget, DAG))
9938     return Blend;
9939
9940   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9941   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9942
9943   // If either input operand is a zero vector, use VPERM2X128 because its mask
9944   // allows us to replace the zero input with an implicit zero.
9945   if (!IsV1Zero && !IsV2Zero) {
9946     // Check for patterns which can be matched with a single insert of a 128-bit
9947     // subvector.
9948     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9949     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9950       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9951                                    VT.getVectorNumElements() / 2);
9952       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9953                                 DAG.getIntPtrConstant(0, DL));
9954       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9955                                 OnlyUsesV1 ? V1 : V2,
9956                                 DAG.getIntPtrConstant(0, DL));
9957       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9958     }
9959   }
9960
9961   // Otherwise form a 128-bit permutation. After accounting for undefs,
9962   // convert the 64-bit shuffle mask selection values into 128-bit
9963   // selection bits by dividing the indexes by 2 and shifting into positions
9964   // defined by a vperm2*128 instruction's immediate control byte.
9965
9966   // The immediate permute control byte looks like this:
9967   //    [1:0] - select 128 bits from sources for low half of destination
9968   //    [2]   - ignore
9969   //    [3]   - zero low half of destination
9970   //    [5:4] - select 128 bits from sources for high half of destination
9971   //    [6]   - ignore
9972   //    [7]   - zero high half of destination
9973
9974   int MaskLO = Mask[0];
9975   if (MaskLO == SM_SentinelUndef)
9976     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9977
9978   int MaskHI = Mask[2];
9979   if (MaskHI == SM_SentinelUndef)
9980     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9981
9982   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9983
9984   // If either input is a zero vector, replace it with an undef input.
9985   // Shuffle mask values <  4 are selecting elements of V1.
9986   // Shuffle mask values >= 4 are selecting elements of V2.
9987   // Adjust each half of the permute mask by clearing the half that was
9988   // selecting the zero vector and setting the zero mask bit.
9989   if (IsV1Zero) {
9990     V1 = DAG.getUNDEF(VT);
9991     if (MaskLO < 4)
9992       PermMask = (PermMask & 0xf0) | 0x08;
9993     if (MaskHI < 4)
9994       PermMask = (PermMask & 0x0f) | 0x80;
9995   }
9996   if (IsV2Zero) {
9997     V2 = DAG.getUNDEF(VT);
9998     if (MaskLO >= 4)
9999       PermMask = (PermMask & 0xf0) | 0x08;
10000     if (MaskHI >= 4)
10001       PermMask = (PermMask & 0x0f) | 0x80;
10002   }
10003
10004   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10005                      DAG.getConstant(PermMask, DL, MVT::i8));
10006 }
10007
10008 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10009 /// shuffling each lane.
10010 ///
10011 /// This will only succeed when the result of fixing the 128-bit lanes results
10012 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10013 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10014 /// the lane crosses early and then use simpler shuffles within each lane.
10015 ///
10016 /// FIXME: It might be worthwhile at some point to support this without
10017 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10018 /// in x86 only floating point has interesting non-repeating shuffles, and even
10019 /// those are still *marginally* more expensive.
10020 static SDValue lowerVectorShuffleByMerging128BitLanes(
10021     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10022     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10023   assert(!isSingleInputShuffleMask(Mask) &&
10024          "This is only useful with multiple inputs.");
10025
10026   int Size = Mask.size();
10027   int LaneSize = 128 / VT.getScalarSizeInBits();
10028   int NumLanes = Size / LaneSize;
10029   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10030
10031   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10032   // check whether the in-128-bit lane shuffles share a repeating pattern.
10033   SmallVector<int, 4> Lanes;
10034   Lanes.resize(NumLanes, -1);
10035   SmallVector<int, 4> InLaneMask;
10036   InLaneMask.resize(LaneSize, -1);
10037   for (int i = 0; i < Size; ++i) {
10038     if (Mask[i] < 0)
10039       continue;
10040
10041     int j = i / LaneSize;
10042
10043     if (Lanes[j] < 0) {
10044       // First entry we've seen for this lane.
10045       Lanes[j] = Mask[i] / LaneSize;
10046     } else if (Lanes[j] != Mask[i] / LaneSize) {
10047       // This doesn't match the lane selected previously!
10048       return SDValue();
10049     }
10050
10051     // Check that within each lane we have a consistent shuffle mask.
10052     int k = i % LaneSize;
10053     if (InLaneMask[k] < 0) {
10054       InLaneMask[k] = Mask[i] % LaneSize;
10055     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10056       // This doesn't fit a repeating in-lane mask.
10057       return SDValue();
10058     }
10059   }
10060
10061   // First shuffle the lanes into place.
10062   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10063                                 VT.getSizeInBits() / 64);
10064   SmallVector<int, 8> LaneMask;
10065   LaneMask.resize(NumLanes * 2, -1);
10066   for (int i = 0; i < NumLanes; ++i)
10067     if (Lanes[i] >= 0) {
10068       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10069       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10070     }
10071
10072   V1 = DAG.getBitcast(LaneVT, V1);
10073   V2 = DAG.getBitcast(LaneVT, V2);
10074   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10075
10076   // Cast it back to the type we actually want.
10077   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10078
10079   // Now do a simple shuffle that isn't lane crossing.
10080   SmallVector<int, 8> NewMask;
10081   NewMask.resize(Size, -1);
10082   for (int i = 0; i < Size; ++i)
10083     if (Mask[i] >= 0)
10084       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10085   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10086          "Must not introduce lane crosses at this point!");
10087
10088   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10089 }
10090
10091 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10092 /// given mask.
10093 ///
10094 /// This returns true if the elements from a particular input are already in the
10095 /// slot required by the given mask and require no permutation.
10096 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10097   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10098   int Size = Mask.size();
10099   for (int i = 0; i < Size; ++i)
10100     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10101       return false;
10102
10103   return true;
10104 }
10105
10106 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10107                                             ArrayRef<int> Mask, SDValue V1,
10108                                             SDValue V2, SelectionDAG &DAG) {
10109
10110   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10111   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10112   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10113   int NumElts = VT.getVectorNumElements();
10114   bool ShufpdMask = true;
10115   bool CommutableMask = true;
10116   unsigned Immediate = 0;
10117   for (int i = 0; i < NumElts; ++i) {
10118     if (Mask[i] < 0)
10119       continue;
10120     int Val = (i & 6) + NumElts * (i & 1);
10121     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10122     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10123       ShufpdMask = false;
10124     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10125       CommutableMask = false;
10126     Immediate |= (Mask[i] % 2) << i;
10127   }
10128   if (ShufpdMask)
10129     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10130                        DAG.getConstant(Immediate, DL, MVT::i8));
10131   if (CommutableMask)
10132     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10133                        DAG.getConstant(Immediate, DL, MVT::i8));
10134   return SDValue();
10135 }
10136
10137 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10138 ///
10139 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10140 /// isn't available.
10141 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10142                                        const X86Subtarget *Subtarget,
10143                                        SelectionDAG &DAG) {
10144   SDLoc DL(Op);
10145   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10146   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10147   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10148   ArrayRef<int> Mask = SVOp->getMask();
10149   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10150
10151   SmallVector<int, 4> WidenedMask;
10152   if (canWidenShuffleElements(Mask, WidenedMask))
10153     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10154                                     DAG);
10155
10156   if (isSingleInputShuffleMask(Mask)) {
10157     // Check for being able to broadcast a single element.
10158     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10159                                                           Mask, Subtarget, DAG))
10160       return Broadcast;
10161
10162     // Use low duplicate instructions for masks that match their pattern.
10163     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10164       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10165
10166     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10167       // Non-half-crossing single input shuffles can be lowerid with an
10168       // interleaved permutation.
10169       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10170                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10171       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10172                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10173     }
10174
10175     // With AVX2 we have direct support for this permutation.
10176     if (Subtarget->hasAVX2())
10177       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10178                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10179
10180     // Otherwise, fall back.
10181     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10182                                                    DAG);
10183   }
10184
10185   // X86 has dedicated unpack instructions that can handle specific blend
10186   // operations: UNPCKH and UNPCKL.
10187   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10188     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10189   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10190     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10191   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10192     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
10193   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10194     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
10195
10196   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10197                                                 Subtarget, DAG))
10198     return Blend;
10199
10200   // Check if the blend happens to exactly fit that of SHUFPD.
10201   if (SDValue Op =
10202       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10203     return Op;
10204
10205   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10206   // shuffle. However, if we have AVX2 and either inputs are already in place,
10207   // we will be able to shuffle even across lanes the other input in a single
10208   // instruction so skip this pattern.
10209   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10210                                  isShuffleMaskInputInPlace(1, Mask))))
10211     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10212             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10213       return Result;
10214
10215   // If we have AVX2 then we always want to lower with a blend because an v4 we
10216   // can fully permute the elements.
10217   if (Subtarget->hasAVX2())
10218     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10219                                                       Mask, DAG);
10220
10221   // Otherwise fall back on generic lowering.
10222   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10223 }
10224
10225 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10226 ///
10227 /// This routine is only called when we have AVX2 and thus a reasonable
10228 /// instruction set for v4i64 shuffling..
10229 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10230                                        const X86Subtarget *Subtarget,
10231                                        SelectionDAG &DAG) {
10232   SDLoc DL(Op);
10233   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10234   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10235   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10236   ArrayRef<int> Mask = SVOp->getMask();
10237   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10238   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10239
10240   SmallVector<int, 4> WidenedMask;
10241   if (canWidenShuffleElements(Mask, WidenedMask))
10242     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10243                                     DAG);
10244
10245   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10246                                                 Subtarget, DAG))
10247     return Blend;
10248
10249   // Check for being able to broadcast a single element.
10250   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10251                                                         Mask, Subtarget, DAG))
10252     return Broadcast;
10253
10254   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10255   // use lower latency instructions that will operate on both 128-bit lanes.
10256   SmallVector<int, 2> RepeatedMask;
10257   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10258     if (isSingleInputShuffleMask(Mask)) {
10259       int PSHUFDMask[] = {-1, -1, -1, -1};
10260       for (int i = 0; i < 2; ++i)
10261         if (RepeatedMask[i] >= 0) {
10262           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10263           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10264         }
10265       return DAG.getBitcast(
10266           MVT::v4i64,
10267           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10268                       DAG.getBitcast(MVT::v8i32, V1),
10269                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10270     }
10271   }
10272
10273   // AVX2 provides a direct instruction for permuting a single input across
10274   // lanes.
10275   if (isSingleInputShuffleMask(Mask))
10276     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10277                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10278
10279   // Try to use shift instructions.
10280   if (SDValue Shift =
10281           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10282     return Shift;
10283
10284   // Use dedicated unpack instructions for masks that match their pattern.
10285   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10286     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10287   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10288     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10289   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10290     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
10291   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10292     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
10293
10294   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10295   // shuffle. However, if we have AVX2 and either inputs are already in place,
10296   // we will be able to shuffle even across lanes the other input in a single
10297   // instruction so skip this pattern.
10298   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10299                                  isShuffleMaskInputInPlace(1, Mask))))
10300     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10301             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10302       return Result;
10303
10304   // Otherwise fall back on generic blend lowering.
10305   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10306                                                     Mask, DAG);
10307 }
10308
10309 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10310 ///
10311 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10312 /// isn't available.
10313 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10314                                        const X86Subtarget *Subtarget,
10315                                        SelectionDAG &DAG) {
10316   SDLoc DL(Op);
10317   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10318   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10319   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10320   ArrayRef<int> Mask = SVOp->getMask();
10321   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10322
10323   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10324                                                 Subtarget, DAG))
10325     return Blend;
10326
10327   // Check for being able to broadcast a single element.
10328   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10329                                                         Mask, Subtarget, DAG))
10330     return Broadcast;
10331
10332   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10333   // options to efficiently lower the shuffle.
10334   SmallVector<int, 4> RepeatedMask;
10335   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10336     assert(RepeatedMask.size() == 4 &&
10337            "Repeated masks must be half the mask width!");
10338
10339     // Use even/odd duplicate instructions for masks that match their pattern.
10340     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10341       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10342     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10343       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10344
10345     if (isSingleInputShuffleMask(Mask))
10346       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10347                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10348
10349     // Use dedicated unpack instructions for masks that match their pattern.
10350     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10351       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10352     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10353       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10354     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10355       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
10356     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10357       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
10358
10359     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10360     // have already handled any direct blends. We also need to squash the
10361     // repeated mask into a simulated v4f32 mask.
10362     for (int i = 0; i < 4; ++i)
10363       if (RepeatedMask[i] >= 8)
10364         RepeatedMask[i] -= 4;
10365     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10366   }
10367
10368   // If we have a single input shuffle with different shuffle patterns in the
10369   // two 128-bit lanes use the variable mask to VPERMILPS.
10370   if (isSingleInputShuffleMask(Mask)) {
10371     SDValue VPermMask[8];
10372     for (int i = 0; i < 8; ++i)
10373       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10374                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10375     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10376       return DAG.getNode(
10377           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10378           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10379
10380     if (Subtarget->hasAVX2())
10381       return DAG.getNode(
10382           X86ISD::VPERMV, DL, MVT::v8f32,
10383           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10384                                                  MVT::v8i32, VPermMask)),
10385           V1);
10386
10387     // Otherwise, fall back.
10388     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10389                                                    DAG);
10390   }
10391
10392   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10393   // shuffle.
10394   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10395           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10396     return Result;
10397
10398   // If we have AVX2 then we always want to lower with a blend because at v8 we
10399   // can fully permute the elements.
10400   if (Subtarget->hasAVX2())
10401     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10402                                                       Mask, DAG);
10403
10404   // Otherwise fall back on generic lowering.
10405   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10406 }
10407
10408 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10409 ///
10410 /// This routine is only called when we have AVX2 and thus a reasonable
10411 /// instruction set for v8i32 shuffling..
10412 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10413                                        const X86Subtarget *Subtarget,
10414                                        SelectionDAG &DAG) {
10415   SDLoc DL(Op);
10416   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10417   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10418   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10419   ArrayRef<int> Mask = SVOp->getMask();
10420   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10421   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10422
10423   // Whenever we can lower this as a zext, that instruction is strictly faster
10424   // than any alternative. It also allows us to fold memory operands into the
10425   // shuffle in many cases.
10426   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10427                                                          Mask, Subtarget, DAG))
10428     return ZExt;
10429
10430   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10431                                                 Subtarget, DAG))
10432     return Blend;
10433
10434   // Check for being able to broadcast a single element.
10435   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10436                                                         Mask, Subtarget, DAG))
10437     return Broadcast;
10438
10439   // If the shuffle mask is repeated in each 128-bit lane we can use more
10440   // efficient instructions that mirror the shuffles across the two 128-bit
10441   // lanes.
10442   SmallVector<int, 4> RepeatedMask;
10443   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10444     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10445     if (isSingleInputShuffleMask(Mask))
10446       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10447                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10448
10449     // Use dedicated unpack instructions for masks that match their pattern.
10450     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10451       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10452     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10453       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10454     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10455       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10456     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10457       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10458   }
10459
10460   // Try to use shift instructions.
10461   if (SDValue Shift =
10462           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10463     return Shift;
10464
10465   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10466           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10467     return Rotate;
10468
10469   // If the shuffle patterns aren't repeated but it is a single input, directly
10470   // generate a cross-lane VPERMD instruction.
10471   if (isSingleInputShuffleMask(Mask)) {
10472     SDValue VPermMask[8];
10473     for (int i = 0; i < 8; ++i)
10474       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10475                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10476     return DAG.getNode(
10477         X86ISD::VPERMV, DL, MVT::v8i32,
10478         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10479   }
10480
10481   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10482   // shuffle.
10483   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10484           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10485     return Result;
10486
10487   // Otherwise fall back on generic blend lowering.
10488   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10489                                                     Mask, DAG);
10490 }
10491
10492 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10493 ///
10494 /// This routine is only called when we have AVX2 and thus a reasonable
10495 /// instruction set for v16i16 shuffling..
10496 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10497                                         const X86Subtarget *Subtarget,
10498                                         SelectionDAG &DAG) {
10499   SDLoc DL(Op);
10500   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10501   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10502   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10503   ArrayRef<int> Mask = SVOp->getMask();
10504   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10505   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10506
10507   // Whenever we can lower this as a zext, that instruction is strictly faster
10508   // than any alternative. It also allows us to fold memory operands into the
10509   // shuffle in many cases.
10510   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10511                                                          Mask, Subtarget, DAG))
10512     return ZExt;
10513
10514   // Check for being able to broadcast a single element.
10515   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10516                                                         Mask, Subtarget, DAG))
10517     return Broadcast;
10518
10519   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10520                                                 Subtarget, DAG))
10521     return Blend;
10522
10523   // Use dedicated unpack instructions for masks that match their pattern.
10524   if (isShuffleEquivalent(V1, V2, Mask,
10525                           {// First 128-bit lane:
10526                            0, 16, 1, 17, 2, 18, 3, 19,
10527                            // Second 128-bit lane:
10528                            8, 24, 9, 25, 10, 26, 11, 27}))
10529     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10530   if (isShuffleEquivalent(V1, V2, Mask,
10531                           {// First 128-bit lane:
10532                            4, 20, 5, 21, 6, 22, 7, 23,
10533                            // Second 128-bit lane:
10534                            12, 28, 13, 29, 14, 30, 15, 31}))
10535     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10536
10537   // Try to use shift instructions.
10538   if (SDValue Shift =
10539           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10540     return Shift;
10541
10542   // Try to use byte rotation instructions.
10543   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10544           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10545     return Rotate;
10546
10547   if (isSingleInputShuffleMask(Mask)) {
10548     // There are no generalized cross-lane shuffle operations available on i16
10549     // element types.
10550     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10551       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10552                                                      Mask, DAG);
10553
10554     SmallVector<int, 8> RepeatedMask;
10555     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10556       // As this is a single-input shuffle, the repeated mask should be
10557       // a strictly valid v8i16 mask that we can pass through to the v8i16
10558       // lowering to handle even the v16 case.
10559       return lowerV8I16GeneralSingleInputVectorShuffle(
10560           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10561     }
10562
10563     SDValue PSHUFBMask[32];
10564     for (int i = 0; i < 16; ++i) {
10565       if (Mask[i] == -1) {
10566         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10567         continue;
10568       }
10569
10570       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10571       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10572       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10573       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10574     }
10575     return DAG.getBitcast(MVT::v16i16,
10576                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10577                                       DAG.getBitcast(MVT::v32i8, V1),
10578                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10579                                                   MVT::v32i8, PSHUFBMask)));
10580   }
10581
10582   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10583   // shuffle.
10584   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10585           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10586     return Result;
10587
10588   // Otherwise fall back on generic lowering.
10589   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10590 }
10591
10592 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10593 ///
10594 /// This routine is only called when we have AVX2 and thus a reasonable
10595 /// instruction set for v32i8 shuffling..
10596 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10597                                        const X86Subtarget *Subtarget,
10598                                        SelectionDAG &DAG) {
10599   SDLoc DL(Op);
10600   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10601   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10602   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10603   ArrayRef<int> Mask = SVOp->getMask();
10604   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10605   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10606
10607   // Whenever we can lower this as a zext, that instruction is strictly faster
10608   // than any alternative. It also allows us to fold memory operands into the
10609   // shuffle in many cases.
10610   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10611                                                          Mask, Subtarget, DAG))
10612     return ZExt;
10613
10614   // Check for being able to broadcast a single element.
10615   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10616                                                         Mask, Subtarget, DAG))
10617     return Broadcast;
10618
10619   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10620                                                 Subtarget, DAG))
10621     return Blend;
10622
10623   // Use dedicated unpack instructions for masks that match their pattern.
10624   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10625   // 256-bit lanes.
10626   if (isShuffleEquivalent(
10627           V1, V2, Mask,
10628           {// First 128-bit lane:
10629            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10630            // Second 128-bit lane:
10631            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10632     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10633   if (isShuffleEquivalent(
10634           V1, V2, Mask,
10635           {// First 128-bit lane:
10636            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10637            // Second 128-bit lane:
10638            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10639     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10640
10641   // Try to use shift instructions.
10642   if (SDValue Shift =
10643           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10644     return Shift;
10645
10646   // Try to use byte rotation instructions.
10647   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10648           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10649     return Rotate;
10650
10651   if (isSingleInputShuffleMask(Mask)) {
10652     // There are no generalized cross-lane shuffle operations available on i8
10653     // element types.
10654     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10655       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10656                                                      Mask, DAG);
10657
10658     SDValue PSHUFBMask[32];
10659     for (int i = 0; i < 32; ++i)
10660       PSHUFBMask[i] =
10661           Mask[i] < 0
10662               ? DAG.getUNDEF(MVT::i8)
10663               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10664                                 MVT::i8);
10665
10666     return DAG.getNode(
10667         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10668         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10669   }
10670
10671   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10672   // shuffle.
10673   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10674           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10675     return Result;
10676
10677   // Otherwise fall back on generic lowering.
10678   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10679 }
10680
10681 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10682 ///
10683 /// This routine either breaks down the specific type of a 256-bit x86 vector
10684 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10685 /// together based on the available instructions.
10686 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10687                                         MVT VT, const X86Subtarget *Subtarget,
10688                                         SelectionDAG &DAG) {
10689   SDLoc DL(Op);
10690   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10691   ArrayRef<int> Mask = SVOp->getMask();
10692
10693   // If we have a single input to the zero element, insert that into V1 if we
10694   // can do so cheaply.
10695   int NumElts = VT.getVectorNumElements();
10696   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10697     return M >= NumElts;
10698   });
10699
10700   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10701     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10702                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10703       return Insertion;
10704
10705   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10706   // can check for those subtargets here and avoid much of the subtarget
10707   // querying in the per-vector-type lowering routines. With AVX1 we have
10708   // essentially *zero* ability to manipulate a 256-bit vector with integer
10709   // types. Since we'll use floating point types there eventually, just
10710   // immediately cast everything to a float and operate entirely in that domain.
10711   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10712     int ElementBits = VT.getScalarSizeInBits();
10713     if (ElementBits < 32)
10714       // No floating point type available, decompose into 128-bit vectors.
10715       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10716
10717     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10718                                 VT.getVectorNumElements());
10719     V1 = DAG.getBitcast(FpVT, V1);
10720     V2 = DAG.getBitcast(FpVT, V2);
10721     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10722   }
10723
10724   switch (VT.SimpleTy) {
10725   case MVT::v4f64:
10726     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10727   case MVT::v4i64:
10728     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10729   case MVT::v8f32:
10730     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10731   case MVT::v8i32:
10732     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10733   case MVT::v16i16:
10734     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10735   case MVT::v32i8:
10736     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10737
10738   default:
10739     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10740   }
10741 }
10742
10743 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10744                                            ArrayRef<int> Mask, SDValue V1,
10745                                            SDValue V2, SelectionDAG &DAG) {
10746
10747   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10748
10749   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10750   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10751
10752   SmallVector<SDValue, 32>  VPermMask;
10753   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i)
10754     VPermMask.push_back(Mask[i] < 0 ? DAG.getUNDEF(MaskEltVT) :
10755                         DAG.getConstant(Mask[i], DL, MaskEltVT));
10756   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecVT,
10757                                  VPermMask);
10758   if (isSingleInputShuffleMask(Mask))
10759     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10760
10761   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10762 }
10763
10764 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10765 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10766                                        const X86Subtarget *Subtarget,
10767                                        SelectionDAG &DAG) {
10768   SDLoc DL(Op);
10769   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10770   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10771   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10772   ArrayRef<int> Mask = SVOp->getMask();
10773   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10774
10775   if (SDValue Unpck =
10776           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10777     return Unpck;
10778
10779   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10780 }
10781
10782 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10783 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10784                                        const X86Subtarget *Subtarget,
10785                                        SelectionDAG &DAG) {
10786   SDLoc DL(Op);
10787   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10788   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10789   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10790   ArrayRef<int> Mask = SVOp->getMask();
10791   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10792
10793   if (SDValue Unpck =
10794           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10795     return Unpck;
10796
10797   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10798 }
10799
10800 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10801 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10802                                        const X86Subtarget *Subtarget,
10803                                        SelectionDAG &DAG) {
10804   SDLoc DL(Op);
10805   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10806   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10807   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10808   ArrayRef<int> Mask = SVOp->getMask();
10809   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10810
10811   if (SDValue Unpck =
10812           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10813     return Unpck;
10814
10815   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10816 }
10817
10818 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10819 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10820                                        const X86Subtarget *Subtarget,
10821                                        SelectionDAG &DAG) {
10822   SDLoc DL(Op);
10823   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10824   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10825   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10826   ArrayRef<int> Mask = SVOp->getMask();
10827   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10828
10829   if (SDValue Unpck =
10830           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10831     return Unpck;
10832
10833   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10834 }
10835
10836 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10837 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10838                                         const X86Subtarget *Subtarget,
10839                                         SelectionDAG &DAG) {
10840   SDLoc DL(Op);
10841   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10842   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10843   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10844   ArrayRef<int> Mask = SVOp->getMask();
10845   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10846   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10847
10848   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10849 }
10850
10851 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10852 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10853                                        const X86Subtarget *Subtarget,
10854                                        SelectionDAG &DAG) {
10855   SDLoc DL(Op);
10856   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10857   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10858   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10859   ArrayRef<int> Mask = SVOp->getMask();
10860   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10861   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10862
10863   // FIXME: Implement direct support for this type!
10864   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10865 }
10866
10867 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10868 ///
10869 /// This routine either breaks down the specific type of a 512-bit x86 vector
10870 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10871 /// together based on the available instructions.
10872 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10873                                         MVT VT, const X86Subtarget *Subtarget,
10874                                         SelectionDAG &DAG) {
10875   SDLoc DL(Op);
10876   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10877   ArrayRef<int> Mask = SVOp->getMask();
10878   assert(Subtarget->hasAVX512() &&
10879          "Cannot lower 512-bit vectors w/ basic ISA!");
10880
10881   // Check for being able to broadcast a single element.
10882   if (SDValue Broadcast =
10883           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10884     return Broadcast;
10885
10886   // Dispatch to each element type for lowering. If we don't have supprot for
10887   // specific element type shuffles at 512 bits, immediately split them and
10888   // lower them. Each lowering routine of a given type is allowed to assume that
10889   // the requisite ISA extensions for that element type are available.
10890   switch (VT.SimpleTy) {
10891   case MVT::v8f64:
10892     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10893   case MVT::v16f32:
10894     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10895   case MVT::v8i64:
10896     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10897   case MVT::v16i32:
10898     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10899   case MVT::v32i16:
10900     if (Subtarget->hasBWI())
10901       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10902     break;
10903   case MVT::v64i8:
10904     if (Subtarget->hasBWI())
10905       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10906     break;
10907
10908   default:
10909     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10910   }
10911
10912   // Otherwise fall back on splitting.
10913   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10914 }
10915
10916 // Lower vXi1 vector shuffles.
10917 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10918 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10919 // vector, shuffle and then truncate it back.
10920 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10921                                       MVT VT, const X86Subtarget *Subtarget,
10922                                       SelectionDAG &DAG) {
10923   SDLoc DL(Op);
10924   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10925   ArrayRef<int> Mask = SVOp->getMask();
10926   assert(Subtarget->hasAVX512() &&
10927          "Cannot lower 512-bit vectors w/o basic ISA!");
10928   EVT ExtVT;
10929   switch (VT.SimpleTy) {
10930   default:
10931     assert(false && "Expected a vector of i1 elements");
10932     break;
10933   case MVT::v2i1:
10934     ExtVT = MVT::v2i64;
10935     break;
10936   case MVT::v4i1:
10937     ExtVT = MVT::v4i32;
10938     break;
10939   case MVT::v8i1:
10940     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10941     break;
10942   case MVT::v16i1:
10943     ExtVT = MVT::v16i32;
10944     break;
10945   case MVT::v32i1:
10946     ExtVT = MVT::v32i16;
10947     break;
10948   case MVT::v64i1:
10949     ExtVT = MVT::v64i8;
10950     break;
10951   }
10952
10953   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10954     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10955   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10956     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10957   else
10958     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10959
10960   if (V2.isUndef())
10961     V2 = DAG.getUNDEF(ExtVT);
10962   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10963     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10964   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10965     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10966   else
10967     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10968   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10969                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10970 }
10971 /// \brief Top-level lowering for x86 vector shuffles.
10972 ///
10973 /// This handles decomposition, canonicalization, and lowering of all x86
10974 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10975 /// above in helper routines. The canonicalization attempts to widen shuffles
10976 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10977 /// s.t. only one of the two inputs needs to be tested, etc.
10978 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10979                                   SelectionDAG &DAG) {
10980   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10981   ArrayRef<int> Mask = SVOp->getMask();
10982   SDValue V1 = Op.getOperand(0);
10983   SDValue V2 = Op.getOperand(1);
10984   MVT VT = Op.getSimpleValueType();
10985   int NumElements = VT.getVectorNumElements();
10986   SDLoc dl(Op);
10987   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
10988
10989   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
10990          "Can't lower MMX shuffles");
10991
10992   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10993   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10994   if (V1IsUndef && V2IsUndef)
10995     return DAG.getUNDEF(VT);
10996
10997   // When we create a shuffle node we put the UNDEF node to second operand,
10998   // but in some cases the first operand may be transformed to UNDEF.
10999   // In this case we should just commute the node.
11000   if (V1IsUndef)
11001     return DAG.getCommutedVectorShuffle(*SVOp);
11002
11003   // Check for non-undef masks pointing at an undef vector and make the masks
11004   // undef as well. This makes it easier to match the shuffle based solely on
11005   // the mask.
11006   if (V2IsUndef)
11007     for (int M : Mask)
11008       if (M >= NumElements) {
11009         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11010         for (int &M : NewMask)
11011           if (M >= NumElements)
11012             M = -1;
11013         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11014       }
11015
11016   // We actually see shuffles that are entirely re-arrangements of a set of
11017   // zero inputs. This mostly happens while decomposing complex shuffles into
11018   // simple ones. Directly lower these as a buildvector of zeros.
11019   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11020   if (Zeroable.all())
11021     return getZeroVector(VT, Subtarget, DAG, dl);
11022
11023   // Try to collapse shuffles into using a vector type with fewer elements but
11024   // wider element types. We cap this to not form integers or floating point
11025   // elements wider than 64 bits, but it might be interesting to form i128
11026   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11027   SmallVector<int, 16> WidenedMask;
11028   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11029       canWidenShuffleElements(Mask, WidenedMask)) {
11030     MVT NewEltVT = VT.isFloatingPoint()
11031                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11032                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11033     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11034     // Make sure that the new vector type is legal. For example, v2f64 isn't
11035     // legal on SSE1.
11036     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11037       V1 = DAG.getBitcast(NewVT, V1);
11038       V2 = DAG.getBitcast(NewVT, V2);
11039       return DAG.getBitcast(
11040           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11041     }
11042   }
11043
11044   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11045   for (int M : SVOp->getMask())
11046     if (M < 0)
11047       ++NumUndefElements;
11048     else if (M < NumElements)
11049       ++NumV1Elements;
11050     else
11051       ++NumV2Elements;
11052
11053   // Commute the shuffle as needed such that more elements come from V1 than
11054   // V2. This allows us to match the shuffle pattern strictly on how many
11055   // elements come from V1 without handling the symmetric cases.
11056   if (NumV2Elements > NumV1Elements)
11057     return DAG.getCommutedVectorShuffle(*SVOp);
11058
11059   // When the number of V1 and V2 elements are the same, try to minimize the
11060   // number of uses of V2 in the low half of the vector. When that is tied,
11061   // ensure that the sum of indices for V1 is equal to or lower than the sum
11062   // indices for V2. When those are equal, try to ensure that the number of odd
11063   // indices for V1 is lower than the number of odd indices for V2.
11064   if (NumV1Elements == NumV2Elements) {
11065     int LowV1Elements = 0, LowV2Elements = 0;
11066     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11067       if (M >= NumElements)
11068         ++LowV2Elements;
11069       else if (M >= 0)
11070         ++LowV1Elements;
11071     if (LowV2Elements > LowV1Elements) {
11072       return DAG.getCommutedVectorShuffle(*SVOp);
11073     } else if (LowV2Elements == LowV1Elements) {
11074       int SumV1Indices = 0, SumV2Indices = 0;
11075       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11076         if (SVOp->getMask()[i] >= NumElements)
11077           SumV2Indices += i;
11078         else if (SVOp->getMask()[i] >= 0)
11079           SumV1Indices += i;
11080       if (SumV2Indices < SumV1Indices) {
11081         return DAG.getCommutedVectorShuffle(*SVOp);
11082       } else if (SumV2Indices == SumV1Indices) {
11083         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11084         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11085           if (SVOp->getMask()[i] >= NumElements)
11086             NumV2OddIndices += i % 2;
11087           else if (SVOp->getMask()[i] >= 0)
11088             NumV1OddIndices += i % 2;
11089         if (NumV2OddIndices < NumV1OddIndices)
11090           return DAG.getCommutedVectorShuffle(*SVOp);
11091       }
11092     }
11093   }
11094
11095   // For each vector width, delegate to a specialized lowering routine.
11096   if (VT.getSizeInBits() == 128)
11097     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11098
11099   if (VT.getSizeInBits() == 256)
11100     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11101
11102   if (VT.getSizeInBits() == 512)
11103     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11104
11105   if (Is1BitVector)
11106     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11107   llvm_unreachable("Unimplemented!");
11108 }
11109
11110 // This function assumes its argument is a BUILD_VECTOR of constants or
11111 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11112 // true.
11113 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11114                                     unsigned &MaskValue) {
11115   MaskValue = 0;
11116   unsigned NumElems = BuildVector->getNumOperands();
11117
11118   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11119   // We don't handle the >2 lanes case right now.
11120   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11121   if (NumLanes > 2)
11122     return false;
11123
11124   unsigned NumElemsInLane = NumElems / NumLanes;
11125
11126   // Blend for v16i16 should be symmetric for the both lanes.
11127   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11128     SDValue EltCond = BuildVector->getOperand(i);
11129     SDValue SndLaneEltCond =
11130         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11131
11132     int Lane1Cond = -1, Lane2Cond = -1;
11133     if (isa<ConstantSDNode>(EltCond))
11134       Lane1Cond = !isZero(EltCond);
11135     if (isa<ConstantSDNode>(SndLaneEltCond))
11136       Lane2Cond = !isZero(SndLaneEltCond);
11137
11138     unsigned LaneMask = 0;
11139     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11140       // Lane1Cond != 0, means we want the first argument.
11141       // Lane1Cond == 0, means we want the second argument.
11142       // The encoding of this argument is 0 for the first argument, 1
11143       // for the second. Therefore, invert the condition.
11144       LaneMask = !Lane1Cond << i;
11145     else if (Lane1Cond < 0)
11146       LaneMask = !Lane2Cond << i;
11147     else
11148       return false;
11149
11150     MaskValue |= LaneMask;
11151     if (NumLanes == 2)
11152       MaskValue |= LaneMask << NumElemsInLane;
11153   }
11154   return true;
11155 }
11156
11157 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11158 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11159                                            const X86Subtarget *Subtarget,
11160                                            SelectionDAG &DAG) {
11161   SDValue Cond = Op.getOperand(0);
11162   SDValue LHS = Op.getOperand(1);
11163   SDValue RHS = Op.getOperand(2);
11164   SDLoc dl(Op);
11165   MVT VT = Op.getSimpleValueType();
11166
11167   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11168     return SDValue();
11169   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11170
11171   // Only non-legal VSELECTs reach this lowering, convert those into generic
11172   // shuffles and re-use the shuffle lowering path for blends.
11173   SmallVector<int, 32> Mask;
11174   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11175     SDValue CondElt = CondBV->getOperand(i);
11176     Mask.push_back(
11177         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11178   }
11179   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11180 }
11181
11182 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11183   // A vselect where all conditions and data are constants can be optimized into
11184   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11185   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11186       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11187       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11188     return SDValue();
11189
11190   // Try to lower this to a blend-style vector shuffle. This can handle all
11191   // constant condition cases.
11192   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11193     return BlendOp;
11194
11195   // Variable blends are only legal from SSE4.1 onward.
11196   if (!Subtarget->hasSSE41())
11197     return SDValue();
11198
11199   // Only some types will be legal on some subtargets. If we can emit a legal
11200   // VSELECT-matching blend, return Op, and but if we need to expand, return
11201   // a null value.
11202   switch (Op.getSimpleValueType().SimpleTy) {
11203   default:
11204     // Most of the vector types have blends past SSE4.1.
11205     return Op;
11206
11207   case MVT::v32i8:
11208     // The byte blends for AVX vectors were introduced only in AVX2.
11209     if (Subtarget->hasAVX2())
11210       return Op;
11211
11212     return SDValue();
11213
11214   case MVT::v8i16:
11215   case MVT::v16i16:
11216     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11217     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11218       return Op;
11219
11220     // FIXME: We should custom lower this by fixing the condition and using i8
11221     // blends.
11222     return SDValue();
11223   }
11224 }
11225
11226 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11227   MVT VT = Op.getSimpleValueType();
11228   SDLoc dl(Op);
11229
11230   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11231     return SDValue();
11232
11233   if (VT.getSizeInBits() == 8) {
11234     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11235                                   Op.getOperand(0), Op.getOperand(1));
11236     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11237                                   DAG.getValueType(VT));
11238     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11239   }
11240
11241   if (VT.getSizeInBits() == 16) {
11242     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11243     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11244     if (Idx == 0)
11245       return DAG.getNode(
11246           ISD::TRUNCATE, dl, MVT::i16,
11247           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11248                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11249                       Op.getOperand(1)));
11250     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11251                                   Op.getOperand(0), Op.getOperand(1));
11252     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11253                                   DAG.getValueType(VT));
11254     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11255   }
11256
11257   if (VT == MVT::f32) {
11258     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11259     // the result back to FR32 register. It's only worth matching if the
11260     // result has a single use which is a store or a bitcast to i32.  And in
11261     // the case of a store, it's not worth it if the index is a constant 0,
11262     // because a MOVSSmr can be used instead, which is smaller and faster.
11263     if (!Op.hasOneUse())
11264       return SDValue();
11265     SDNode *User = *Op.getNode()->use_begin();
11266     if ((User->getOpcode() != ISD::STORE ||
11267          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11268           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11269         (User->getOpcode() != ISD::BITCAST ||
11270          User->getValueType(0) != MVT::i32))
11271       return SDValue();
11272     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11273                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11274                                   Op.getOperand(1));
11275     return DAG.getBitcast(MVT::f32, Extract);
11276   }
11277
11278   if (VT == MVT::i32 || VT == MVT::i64) {
11279     // ExtractPS/pextrq works with constant index.
11280     if (isa<ConstantSDNode>(Op.getOperand(1)))
11281       return Op;
11282   }
11283   return SDValue();
11284 }
11285
11286 /// Extract one bit from mask vector, like v16i1 or v8i1.
11287 /// AVX-512 feature.
11288 SDValue
11289 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11290   SDValue Vec = Op.getOperand(0);
11291   SDLoc dl(Vec);
11292   MVT VecVT = Vec.getSimpleValueType();
11293   SDValue Idx = Op.getOperand(1);
11294   MVT EltVT = Op.getSimpleValueType();
11295
11296   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11297   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11298          "Unexpected vector type in ExtractBitFromMaskVector");
11299
11300   // variable index can't be handled in mask registers,
11301   // extend vector to VR512
11302   if (!isa<ConstantSDNode>(Idx)) {
11303     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11304     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11305     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11306                               ExtVT.getVectorElementType(), Ext, Idx);
11307     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11308   }
11309
11310   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11311   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11312   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11313     rc = getRegClassFor(MVT::v16i1);
11314   unsigned MaxSift = rc->getSize()*8 - 1;
11315   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11316                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11317   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11318                     DAG.getConstant(MaxSift, dl, MVT::i8));
11319   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11320                        DAG.getIntPtrConstant(0, dl));
11321 }
11322
11323 SDValue
11324 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11325                                            SelectionDAG &DAG) const {
11326   SDLoc dl(Op);
11327   SDValue Vec = Op.getOperand(0);
11328   MVT VecVT = Vec.getSimpleValueType();
11329   SDValue Idx = Op.getOperand(1);
11330
11331   if (Op.getSimpleValueType() == MVT::i1)
11332     return ExtractBitFromMaskVector(Op, DAG);
11333
11334   if (!isa<ConstantSDNode>(Idx)) {
11335     if (VecVT.is512BitVector() ||
11336         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11337          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11338
11339       MVT MaskEltVT =
11340         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11341       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11342                                     MaskEltVT.getSizeInBits());
11343
11344       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11345       auto PtrVT = getPointerTy(DAG.getDataLayout());
11346       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11347                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11348                                  DAG.getConstant(0, dl, PtrVT));
11349       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11350       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11351                          DAG.getConstant(0, dl, PtrVT));
11352     }
11353     return SDValue();
11354   }
11355
11356   // If this is a 256-bit vector result, first extract the 128-bit vector and
11357   // then extract the element from the 128-bit vector.
11358   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11359
11360     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11361     // Get the 128-bit vector.
11362     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11363     MVT EltVT = VecVT.getVectorElementType();
11364
11365     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11366
11367     //if (IdxVal >= NumElems/2)
11368     //  IdxVal -= NumElems/2;
11369     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11370     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11371                        DAG.getConstant(IdxVal, dl, MVT::i32));
11372   }
11373
11374   assert(VecVT.is128BitVector() && "Unexpected vector length");
11375
11376   if (Subtarget->hasSSE41())
11377     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11378       return Res;
11379
11380   MVT VT = Op.getSimpleValueType();
11381   // TODO: handle v16i8.
11382   if (VT.getSizeInBits() == 16) {
11383     SDValue Vec = Op.getOperand(0);
11384     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11385     if (Idx == 0)
11386       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11387                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11388                                      DAG.getBitcast(MVT::v4i32, Vec),
11389                                      Op.getOperand(1)));
11390     // Transform it so it match pextrw which produces a 32-bit result.
11391     MVT EltVT = MVT::i32;
11392     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11393                                   Op.getOperand(0), Op.getOperand(1));
11394     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11395                                   DAG.getValueType(VT));
11396     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11397   }
11398
11399   if (VT.getSizeInBits() == 32) {
11400     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11401     if (Idx == 0)
11402       return Op;
11403
11404     // SHUFPS the element to the lowest double word, then movss.
11405     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11406     MVT VVT = Op.getOperand(0).getSimpleValueType();
11407     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11408                                        DAG.getUNDEF(VVT), Mask);
11409     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11410                        DAG.getIntPtrConstant(0, dl));
11411   }
11412
11413   if (VT.getSizeInBits() == 64) {
11414     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11415     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11416     //        to match extract_elt for f64.
11417     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11418     if (Idx == 0)
11419       return Op;
11420
11421     // UNPCKHPD the element to the lowest double word, then movsd.
11422     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11423     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11424     int Mask[2] = { 1, -1 };
11425     MVT VVT = Op.getOperand(0).getSimpleValueType();
11426     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11427                                        DAG.getUNDEF(VVT), Mask);
11428     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11429                        DAG.getIntPtrConstant(0, dl));
11430   }
11431
11432   return SDValue();
11433 }
11434
11435 /// Insert one bit to mask vector, like v16i1 or v8i1.
11436 /// AVX-512 feature.
11437 SDValue
11438 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11439   SDLoc dl(Op);
11440   SDValue Vec = Op.getOperand(0);
11441   SDValue Elt = Op.getOperand(1);
11442   SDValue Idx = Op.getOperand(2);
11443   MVT VecVT = Vec.getSimpleValueType();
11444
11445   if (!isa<ConstantSDNode>(Idx)) {
11446     // Non constant index. Extend source and destination,
11447     // insert element and then truncate the result.
11448     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11449     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11450     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11451       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11452       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11453     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11454   }
11455
11456   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11457   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11458   if (IdxVal)
11459     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11460                            DAG.getConstant(IdxVal, dl, MVT::i8));
11461   if (Vec.getOpcode() == ISD::UNDEF)
11462     return EltInVec;
11463   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11464 }
11465
11466 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11467                                                   SelectionDAG &DAG) const {
11468   MVT VT = Op.getSimpleValueType();
11469   MVT EltVT = VT.getVectorElementType();
11470
11471   if (EltVT == MVT::i1)
11472     return InsertBitToMaskVector(Op, DAG);
11473
11474   SDLoc dl(Op);
11475   SDValue N0 = Op.getOperand(0);
11476   SDValue N1 = Op.getOperand(1);
11477   SDValue N2 = Op.getOperand(2);
11478   if (!isa<ConstantSDNode>(N2))
11479     return SDValue();
11480   auto *N2C = cast<ConstantSDNode>(N2);
11481   unsigned IdxVal = N2C->getZExtValue();
11482
11483   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11484   // into that, and then insert the subvector back into the result.
11485   if (VT.is256BitVector() || VT.is512BitVector()) {
11486     // With a 256-bit vector, we can insert into the zero element efficiently
11487     // using a blend if we have AVX or AVX2 and the right data type.
11488     if (VT.is256BitVector() && IdxVal == 0) {
11489       // TODO: It is worthwhile to cast integer to floating point and back
11490       // and incur a domain crossing penalty if that's what we'll end up
11491       // doing anyway after extracting to a 128-bit vector.
11492       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11493           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11494         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11495         N2 = DAG.getIntPtrConstant(1, dl);
11496         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11497       }
11498     }
11499
11500     // Get the desired 128-bit vector chunk.
11501     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11502
11503     // Insert the element into the desired chunk.
11504     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11505     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11506
11507     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11508                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11509
11510     // Insert the changed part back into the bigger vector
11511     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11512   }
11513   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11514
11515   if (Subtarget->hasSSE41()) {
11516     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11517       unsigned Opc;
11518       if (VT == MVT::v8i16) {
11519         Opc = X86ISD::PINSRW;
11520       } else {
11521         assert(VT == MVT::v16i8);
11522         Opc = X86ISD::PINSRB;
11523       }
11524
11525       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11526       // argument.
11527       if (N1.getValueType() != MVT::i32)
11528         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11529       if (N2.getValueType() != MVT::i32)
11530         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11531       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11532     }
11533
11534     if (EltVT == MVT::f32) {
11535       // Bits [7:6] of the constant are the source select. This will always be
11536       //   zero here. The DAG Combiner may combine an extract_elt index into
11537       //   these bits. For example (insert (extract, 3), 2) could be matched by
11538       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11539       // Bits [5:4] of the constant are the destination select. This is the
11540       //   value of the incoming immediate.
11541       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11542       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11543
11544       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11545       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11546         // If this is an insertion of 32-bits into the low 32-bits of
11547         // a vector, we prefer to generate a blend with immediate rather
11548         // than an insertps. Blends are simpler operations in hardware and so
11549         // will always have equal or better performance than insertps.
11550         // But if optimizing for size and there's a load folding opportunity,
11551         // generate insertps because blendps does not have a 32-bit memory
11552         // operand form.
11553         N2 = DAG.getIntPtrConstant(1, dl);
11554         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11555         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11556       }
11557       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11558       // Create this as a scalar to vector..
11559       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11560       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11561     }
11562
11563     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11564       // PINSR* works with constant index.
11565       return Op;
11566     }
11567   }
11568
11569   if (EltVT == MVT::i8)
11570     return SDValue();
11571
11572   if (EltVT.getSizeInBits() == 16) {
11573     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11574     // as its second argument.
11575     if (N1.getValueType() != MVT::i32)
11576       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11577     if (N2.getValueType() != MVT::i32)
11578       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11579     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11580   }
11581   return SDValue();
11582 }
11583
11584 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11585   SDLoc dl(Op);
11586   MVT OpVT = Op.getSimpleValueType();
11587
11588   // If this is a 256-bit vector result, first insert into a 128-bit
11589   // vector and then insert into the 256-bit vector.
11590   if (!OpVT.is128BitVector()) {
11591     // Insert into a 128-bit vector.
11592     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11593     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11594                                  OpVT.getVectorNumElements() / SizeFactor);
11595
11596     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11597
11598     // Insert the 128-bit vector.
11599     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11600   }
11601
11602   if (OpVT == MVT::v1i64 &&
11603       Op.getOperand(0).getValueType() == MVT::i64)
11604     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11605
11606   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11607   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11608   return DAG.getBitcast(
11609       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11610 }
11611
11612 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11613 // a simple subregister reference or explicit instructions to grab
11614 // upper bits of a vector.
11615 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11616                                       SelectionDAG &DAG) {
11617   SDLoc dl(Op);
11618   SDValue In =  Op.getOperand(0);
11619   SDValue Idx = Op.getOperand(1);
11620   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11621   MVT ResVT   = Op.getSimpleValueType();
11622   MVT InVT    = In.getSimpleValueType();
11623
11624   if (Subtarget->hasFp256()) {
11625     if (ResVT.is128BitVector() &&
11626         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11627         isa<ConstantSDNode>(Idx)) {
11628       return Extract128BitVector(In, IdxVal, DAG, dl);
11629     }
11630     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11631         isa<ConstantSDNode>(Idx)) {
11632       return Extract256BitVector(In, IdxVal, DAG, dl);
11633     }
11634   }
11635   return SDValue();
11636 }
11637
11638 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11639 // simple superregister reference or explicit instructions to insert
11640 // the upper bits of a vector.
11641 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11642                                      SelectionDAG &DAG) {
11643   if (!Subtarget->hasAVX())
11644     return SDValue();
11645
11646   SDLoc dl(Op);
11647   SDValue Vec = Op.getOperand(0);
11648   SDValue SubVec = Op.getOperand(1);
11649   SDValue Idx = Op.getOperand(2);
11650
11651   if (!isa<ConstantSDNode>(Idx))
11652     return SDValue();
11653
11654   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11655   MVT OpVT = Op.getSimpleValueType();
11656   MVT SubVecVT = SubVec.getSimpleValueType();
11657
11658   // Fold two 16-byte subvector loads into one 32-byte load:
11659   // (insert_subvector (insert_subvector undef, (load addr), 0),
11660   //                   (load addr + 16), Elts/2)
11661   // --> load32 addr
11662   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11663       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11664       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11665     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11666     if (Idx2 && Idx2->getZExtValue() == 0) {
11667       SDValue SubVec2 = Vec.getOperand(1);
11668       // If needed, look through a bitcast to get to the load.
11669       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11670         SubVec2 = SubVec2.getOperand(0);
11671
11672       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11673         bool Fast;
11674         unsigned Alignment = FirstLd->getAlignment();
11675         unsigned AS = FirstLd->getAddressSpace();
11676         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11677         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11678                                     OpVT, AS, Alignment, &Fast) && Fast) {
11679           SDValue Ops[] = { SubVec2, SubVec };
11680           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11681             return Ld;
11682         }
11683       }
11684     }
11685   }
11686
11687   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11688       SubVecVT.is128BitVector())
11689     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11690
11691   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11692     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11693
11694   if (OpVT.getVectorElementType() == MVT::i1) {
11695     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11696       return Op;
11697     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11698     SDValue Undef = DAG.getUNDEF(OpVT);
11699     unsigned NumElems = OpVT.getVectorNumElements();
11700     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11701
11702     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11703       // Zero upper bits of the Vec
11704       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11705       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11706
11707       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11708                                  SubVec, ZeroIdx);
11709       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11710       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11711     }
11712     if (IdxVal == 0) {
11713       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11714                                  SubVec, ZeroIdx);
11715       // Zero upper bits of the Vec2
11716       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11717       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11718       // Zero lower bits of the Vec
11719       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11720       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11721       // Merge them together
11722       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11723     }
11724   }
11725   return SDValue();
11726 }
11727
11728 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11729 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11730 // one of the above mentioned nodes. It has to be wrapped because otherwise
11731 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11732 // be used to form addressing mode. These wrapped nodes will be selected
11733 // into MOV32ri.
11734 SDValue
11735 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11736   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11737
11738   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11739   // global base reg.
11740   unsigned char OpFlag = 0;
11741   unsigned WrapperKind = X86ISD::Wrapper;
11742   CodeModel::Model M = DAG.getTarget().getCodeModel();
11743
11744   if (Subtarget->isPICStyleRIPRel() &&
11745       (M == CodeModel::Small || M == CodeModel::Kernel))
11746     WrapperKind = X86ISD::WrapperRIP;
11747   else if (Subtarget->isPICStyleGOT())
11748     OpFlag = X86II::MO_GOTOFF;
11749   else if (Subtarget->isPICStyleStubPIC())
11750     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11751
11752   auto PtrVT = getPointerTy(DAG.getDataLayout());
11753   SDValue Result = DAG.getTargetConstantPool(
11754       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11755   SDLoc DL(CP);
11756   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11757   // With PIC, the address is actually $g + Offset.
11758   if (OpFlag) {
11759     Result =
11760         DAG.getNode(ISD::ADD, DL, PtrVT,
11761                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11762   }
11763
11764   return Result;
11765 }
11766
11767 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11768   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11769
11770   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11771   // global base reg.
11772   unsigned char OpFlag = 0;
11773   unsigned WrapperKind = X86ISD::Wrapper;
11774   CodeModel::Model M = DAG.getTarget().getCodeModel();
11775
11776   if (Subtarget->isPICStyleRIPRel() &&
11777       (M == CodeModel::Small || M == CodeModel::Kernel))
11778     WrapperKind = X86ISD::WrapperRIP;
11779   else if (Subtarget->isPICStyleGOT())
11780     OpFlag = X86II::MO_GOTOFF;
11781   else if (Subtarget->isPICStyleStubPIC())
11782     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11783
11784   auto PtrVT = getPointerTy(DAG.getDataLayout());
11785   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11786   SDLoc DL(JT);
11787   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11788
11789   // With PIC, the address is actually $g + Offset.
11790   if (OpFlag)
11791     Result =
11792         DAG.getNode(ISD::ADD, DL, PtrVT,
11793                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11794
11795   return Result;
11796 }
11797
11798 SDValue
11799 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11800   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11801
11802   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11803   // global base reg.
11804   unsigned char OpFlag = 0;
11805   unsigned WrapperKind = X86ISD::Wrapper;
11806   CodeModel::Model M = DAG.getTarget().getCodeModel();
11807
11808   if (Subtarget->isPICStyleRIPRel() &&
11809       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11810     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11811       OpFlag = X86II::MO_GOTPCREL;
11812     WrapperKind = X86ISD::WrapperRIP;
11813   } else if (Subtarget->isPICStyleGOT()) {
11814     OpFlag = X86II::MO_GOT;
11815   } else if (Subtarget->isPICStyleStubPIC()) {
11816     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11817   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11818     OpFlag = X86II::MO_DARWIN_NONLAZY;
11819   }
11820
11821   auto PtrVT = getPointerTy(DAG.getDataLayout());
11822   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11823
11824   SDLoc DL(Op);
11825   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11826
11827   // With PIC, the address is actually $g + Offset.
11828   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11829       !Subtarget->is64Bit()) {
11830     Result =
11831         DAG.getNode(ISD::ADD, DL, PtrVT,
11832                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11833   }
11834
11835   // For symbols that require a load from a stub to get the address, emit the
11836   // load.
11837   if (isGlobalStubReference(OpFlag))
11838     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11839                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11840                          false, false, false, 0);
11841
11842   return Result;
11843 }
11844
11845 SDValue
11846 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11847   // Create the TargetBlockAddressAddress node.
11848   unsigned char OpFlags =
11849     Subtarget->ClassifyBlockAddressReference();
11850   CodeModel::Model M = DAG.getTarget().getCodeModel();
11851   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11852   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11853   SDLoc dl(Op);
11854   auto PtrVT = getPointerTy(DAG.getDataLayout());
11855   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11856
11857   if (Subtarget->isPICStyleRIPRel() &&
11858       (M == CodeModel::Small || M == CodeModel::Kernel))
11859     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11860   else
11861     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11862
11863   // With PIC, the address is actually $g + Offset.
11864   if (isGlobalRelativeToPICBase(OpFlags)) {
11865     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11866                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11867   }
11868
11869   return Result;
11870 }
11871
11872 SDValue
11873 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11874                                       int64_t Offset, SelectionDAG &DAG) const {
11875   // Create the TargetGlobalAddress node, folding in the constant
11876   // offset if it is legal.
11877   unsigned char OpFlags =
11878       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11879   CodeModel::Model M = DAG.getTarget().getCodeModel();
11880   auto PtrVT = getPointerTy(DAG.getDataLayout());
11881   SDValue Result;
11882   if (OpFlags == X86II::MO_NO_FLAG &&
11883       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11884     // A direct static reference to a global.
11885     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11886     Offset = 0;
11887   } else {
11888     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11889   }
11890
11891   if (Subtarget->isPICStyleRIPRel() &&
11892       (M == CodeModel::Small || M == CodeModel::Kernel))
11893     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11894   else
11895     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11896
11897   // With PIC, the address is actually $g + Offset.
11898   if (isGlobalRelativeToPICBase(OpFlags)) {
11899     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11900                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11901   }
11902
11903   // For globals that require a load from a stub to get the address, emit the
11904   // load.
11905   if (isGlobalStubReference(OpFlags))
11906     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11907                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11908                          false, false, false, 0);
11909
11910   // If there was a non-zero offset that we didn't fold, create an explicit
11911   // addition for it.
11912   if (Offset != 0)
11913     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11914                          DAG.getConstant(Offset, dl, PtrVT));
11915
11916   return Result;
11917 }
11918
11919 SDValue
11920 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11921   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11922   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11923   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11924 }
11925
11926 static SDValue
11927 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11928            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11929            unsigned char OperandFlags, bool LocalDynamic = false) {
11930   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11931   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11932   SDLoc dl(GA);
11933   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11934                                            GA->getValueType(0),
11935                                            GA->getOffset(),
11936                                            OperandFlags);
11937
11938   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11939                                            : X86ISD::TLSADDR;
11940
11941   if (InFlag) {
11942     SDValue Ops[] = { Chain,  TGA, *InFlag };
11943     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11944   } else {
11945     SDValue Ops[]  = { Chain, TGA };
11946     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11947   }
11948
11949   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11950   MFI->setAdjustsStack(true);
11951   MFI->setHasCalls(true);
11952
11953   SDValue Flag = Chain.getValue(1);
11954   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11955 }
11956
11957 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11958 static SDValue
11959 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11960                                 const EVT PtrVT) {
11961   SDValue InFlag;
11962   SDLoc dl(GA);  // ? function entry point might be better
11963   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11964                                    DAG.getNode(X86ISD::GlobalBaseReg,
11965                                                SDLoc(), PtrVT), InFlag);
11966   InFlag = Chain.getValue(1);
11967
11968   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11969 }
11970
11971 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11972 static SDValue
11973 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11974                                 const EVT PtrVT) {
11975   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11976                     X86::RAX, X86II::MO_TLSGD);
11977 }
11978
11979 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11980                                            SelectionDAG &DAG,
11981                                            const EVT PtrVT,
11982                                            bool is64Bit) {
11983   SDLoc dl(GA);
11984
11985   // Get the start address of the TLS block for this module.
11986   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11987       .getInfo<X86MachineFunctionInfo>();
11988   MFI->incNumLocalDynamicTLSAccesses();
11989
11990   SDValue Base;
11991   if (is64Bit) {
11992     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11993                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11994   } else {
11995     SDValue InFlag;
11996     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11997         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11998     InFlag = Chain.getValue(1);
11999     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12000                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12001   }
12002
12003   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12004   // of Base.
12005
12006   // Build x@dtpoff.
12007   unsigned char OperandFlags = X86II::MO_DTPOFF;
12008   unsigned WrapperKind = X86ISD::Wrapper;
12009   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12010                                            GA->getValueType(0),
12011                                            GA->getOffset(), OperandFlags);
12012   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12013
12014   // Add x@dtpoff with the base.
12015   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12016 }
12017
12018 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12019 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12020                                    const EVT PtrVT, TLSModel::Model model,
12021                                    bool is64Bit, bool isPIC) {
12022   SDLoc dl(GA);
12023
12024   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12025   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12026                                                          is64Bit ? 257 : 256));
12027
12028   SDValue ThreadPointer =
12029       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12030                   MachinePointerInfo(Ptr), false, false, false, 0);
12031
12032   unsigned char OperandFlags = 0;
12033   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12034   // initialexec.
12035   unsigned WrapperKind = X86ISD::Wrapper;
12036   if (model == TLSModel::LocalExec) {
12037     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12038   } else if (model == TLSModel::InitialExec) {
12039     if (is64Bit) {
12040       OperandFlags = X86II::MO_GOTTPOFF;
12041       WrapperKind = X86ISD::WrapperRIP;
12042     } else {
12043       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12044     }
12045   } else {
12046     llvm_unreachable("Unexpected model");
12047   }
12048
12049   // emit "addl x@ntpoff,%eax" (local exec)
12050   // or "addl x@indntpoff,%eax" (initial exec)
12051   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12052   SDValue TGA =
12053       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12054                                  GA->getOffset(), OperandFlags);
12055   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12056
12057   if (model == TLSModel::InitialExec) {
12058     if (isPIC && !is64Bit) {
12059       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12060                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12061                            Offset);
12062     }
12063
12064     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12065                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12066                          false, false, false, 0);
12067   }
12068
12069   // The address of the thread local variable is the add of the thread
12070   // pointer with the offset of the variable.
12071   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12072 }
12073
12074 SDValue
12075 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12076
12077   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12078   const GlobalValue *GV = GA->getGlobal();
12079   auto PtrVT = getPointerTy(DAG.getDataLayout());
12080
12081   if (Subtarget->isTargetELF()) {
12082     if (DAG.getTarget().Options.EmulatedTLS)
12083       return LowerToTLSEmulatedModel(GA, DAG);
12084     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12085     switch (model) {
12086       case TLSModel::GeneralDynamic:
12087         if (Subtarget->is64Bit())
12088           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12089         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12090       case TLSModel::LocalDynamic:
12091         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12092                                            Subtarget->is64Bit());
12093       case TLSModel::InitialExec:
12094       case TLSModel::LocalExec:
12095         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12096                                    DAG.getTarget().getRelocationModel() ==
12097                                        Reloc::PIC_);
12098     }
12099     llvm_unreachable("Unknown TLS model.");
12100   }
12101
12102   if (Subtarget->isTargetDarwin()) {
12103     // Darwin only has one model of TLS.  Lower to that.
12104     unsigned char OpFlag = 0;
12105     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12106                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12107
12108     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12109     // global base reg.
12110     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12111                  !Subtarget->is64Bit();
12112     if (PIC32)
12113       OpFlag = X86II::MO_TLVP_PIC_BASE;
12114     else
12115       OpFlag = X86II::MO_TLVP;
12116     SDLoc DL(Op);
12117     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12118                                                 GA->getValueType(0),
12119                                                 GA->getOffset(), OpFlag);
12120     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12121
12122     // With PIC32, the address is actually $g + Offset.
12123     if (PIC32)
12124       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12125                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12126                            Offset);
12127
12128     // Lowering the machine isd will make sure everything is in the right
12129     // location.
12130     SDValue Chain = DAG.getEntryNode();
12131     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12132     SDValue Args[] = { Chain, Offset };
12133     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12134
12135     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12136     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12137     MFI->setAdjustsStack(true);
12138
12139     // And our return value (tls address) is in the standard call return value
12140     // location.
12141     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12142     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12143   }
12144
12145   if (Subtarget->isTargetKnownWindowsMSVC() ||
12146       Subtarget->isTargetWindowsGNU()) {
12147     // Just use the implicit TLS architecture
12148     // Need to generate someting similar to:
12149     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12150     //                                  ; from TEB
12151     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12152     //   mov     rcx, qword [rdx+rcx*8]
12153     //   mov     eax, .tls$:tlsvar
12154     //   [rax+rcx] contains the address
12155     // Windows 64bit: gs:0x58
12156     // Windows 32bit: fs:__tls_array
12157
12158     SDLoc dl(GA);
12159     SDValue Chain = DAG.getEntryNode();
12160
12161     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12162     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12163     // use its literal value of 0x2C.
12164     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12165                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12166                                                              256)
12167                                         : Type::getInt32PtrTy(*DAG.getContext(),
12168                                                               257));
12169
12170     SDValue TlsArray = Subtarget->is64Bit()
12171                            ? DAG.getIntPtrConstant(0x58, dl)
12172                            : (Subtarget->isTargetWindowsGNU()
12173                                   ? DAG.getIntPtrConstant(0x2C, dl)
12174                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12175
12176     SDValue ThreadPointer =
12177         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12178                     false, false, 0);
12179
12180     SDValue res;
12181     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12182       res = ThreadPointer;
12183     } else {
12184       // Load the _tls_index variable
12185       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12186       if (Subtarget->is64Bit())
12187         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12188                              MachinePointerInfo(), MVT::i32, false, false,
12189                              false, 0);
12190       else
12191         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12192                           false, false, 0);
12193
12194       auto &DL = DAG.getDataLayout();
12195       SDValue Scale =
12196           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12197       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12198
12199       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12200     }
12201
12202     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12203                       false, 0);
12204
12205     // Get the offset of start of .tls section
12206     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12207                                              GA->getValueType(0),
12208                                              GA->getOffset(), X86II::MO_SECREL);
12209     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12210
12211     // The address of the thread local variable is the add of the thread
12212     // pointer with the offset of the variable.
12213     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12214   }
12215
12216   llvm_unreachable("TLS not implemented for this target.");
12217 }
12218
12219 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12220 /// and take a 2 x i32 value to shift plus a shift amount.
12221 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12222   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12223   MVT VT = Op.getSimpleValueType();
12224   unsigned VTBits = VT.getSizeInBits();
12225   SDLoc dl(Op);
12226   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12227   SDValue ShOpLo = Op.getOperand(0);
12228   SDValue ShOpHi = Op.getOperand(1);
12229   SDValue ShAmt  = Op.getOperand(2);
12230   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12231   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12232   // during isel.
12233   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12234                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12235   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12236                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12237                        : DAG.getConstant(0, dl, VT);
12238
12239   SDValue Tmp2, Tmp3;
12240   if (Op.getOpcode() == ISD::SHL_PARTS) {
12241     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12242     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12243   } else {
12244     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12245     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12246   }
12247
12248   // If the shift amount is larger or equal than the width of a part we can't
12249   // rely on the results of shld/shrd. Insert a test and select the appropriate
12250   // values for large shift amounts.
12251   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12252                                 DAG.getConstant(VTBits, dl, MVT::i8));
12253   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12254                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12255
12256   SDValue Hi, Lo;
12257   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12258   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12259   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12260
12261   if (Op.getOpcode() == ISD::SHL_PARTS) {
12262     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12263     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12264   } else {
12265     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12266     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12267   }
12268
12269   SDValue Ops[2] = { Lo, Hi };
12270   return DAG.getMergeValues(Ops, dl);
12271 }
12272
12273 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12274                                            SelectionDAG &DAG) const {
12275   SDValue Src = Op.getOperand(0);
12276   MVT SrcVT = Src.getSimpleValueType();
12277   MVT VT = Op.getSimpleValueType();
12278   SDLoc dl(Op);
12279
12280   if (SrcVT.isVector()) {
12281     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12282       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12283                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12284                          DAG.getUNDEF(SrcVT)));
12285     }
12286     if (SrcVT.getVectorElementType() == MVT::i1) {
12287       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12288       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12289                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12290     }
12291     return SDValue();
12292   }
12293
12294   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12295          "Unknown SINT_TO_FP to lower!");
12296
12297   // These are really Legal; return the operand so the caller accepts it as
12298   // Legal.
12299   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12300     return Op;
12301   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12302       Subtarget->is64Bit()) {
12303     return Op;
12304   }
12305
12306   unsigned Size = SrcVT.getSizeInBits()/8;
12307   MachineFunction &MF = DAG.getMachineFunction();
12308   auto PtrVT = getPointerTy(MF.getDataLayout());
12309   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12310   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12311   SDValue Chain = DAG.getStore(
12312       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12313       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12314       false, 0);
12315   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12316 }
12317
12318 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12319                                      SDValue StackSlot,
12320                                      SelectionDAG &DAG) const {
12321   // Build the FILD
12322   SDLoc DL(Op);
12323   SDVTList Tys;
12324   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12325   if (useSSE)
12326     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12327   else
12328     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12329
12330   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12331
12332   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12333   MachineMemOperand *MMO;
12334   if (FI) {
12335     int SSFI = FI->getIndex();
12336     MMO = DAG.getMachineFunction().getMachineMemOperand(
12337         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12338         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12339   } else {
12340     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12341     StackSlot = StackSlot.getOperand(1);
12342   }
12343   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12344   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12345                                            X86ISD::FILD, DL,
12346                                            Tys, Ops, SrcVT, MMO);
12347
12348   if (useSSE) {
12349     Chain = Result.getValue(1);
12350     SDValue InFlag = Result.getValue(2);
12351
12352     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12353     // shouldn't be necessary except that RFP cannot be live across
12354     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12355     MachineFunction &MF = DAG.getMachineFunction();
12356     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12357     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12358     auto PtrVT = getPointerTy(MF.getDataLayout());
12359     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12360     Tys = DAG.getVTList(MVT::Other);
12361     SDValue Ops[] = {
12362       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12363     };
12364     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12365         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12366         MachineMemOperand::MOStore, SSFISize, SSFISize);
12367
12368     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12369                                     Ops, Op.getValueType(), MMO);
12370     Result = DAG.getLoad(
12371         Op.getValueType(), DL, Chain, StackSlot,
12372         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12373         false, false, false, 0);
12374   }
12375
12376   return Result;
12377 }
12378
12379 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12380 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12381                                                SelectionDAG &DAG) const {
12382   // This algorithm is not obvious. Here it is what we're trying to output:
12383   /*
12384      movq       %rax,  %xmm0
12385      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12386      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12387      #ifdef __SSE3__
12388        haddpd   %xmm0, %xmm0
12389      #else
12390        pshufd   $0x4e, %xmm0, %xmm1
12391        addpd    %xmm1, %xmm0
12392      #endif
12393   */
12394
12395   SDLoc dl(Op);
12396   LLVMContext *Context = DAG.getContext();
12397
12398   // Build some magic constants.
12399   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12400   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12401   auto PtrVT = getPointerTy(DAG.getDataLayout());
12402   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12403
12404   SmallVector<Constant*,2> CV1;
12405   CV1.push_back(
12406     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12407                                       APInt(64, 0x4330000000000000ULL))));
12408   CV1.push_back(
12409     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12410                                       APInt(64, 0x4530000000000000ULL))));
12411   Constant *C1 = ConstantVector::get(CV1);
12412   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12413
12414   // Load the 64-bit value into an XMM register.
12415   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12416                             Op.getOperand(0));
12417   SDValue CLod0 =
12418       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12419                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12420                   false, false, false, 16);
12421   SDValue Unpck1 =
12422       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12423
12424   SDValue CLod1 =
12425       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12426                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12427                   false, false, false, 16);
12428   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12429   // TODO: Are there any fast-math-flags to propagate here?
12430   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12431   SDValue Result;
12432
12433   if (Subtarget->hasSSE3()) {
12434     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12435     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12436   } else {
12437     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12438     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12439                                            S2F, 0x4E, DAG);
12440     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12441                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12442   }
12443
12444   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12445                      DAG.getIntPtrConstant(0, dl));
12446 }
12447
12448 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12449 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12450                                                SelectionDAG &DAG) const {
12451   SDLoc dl(Op);
12452   // FP constant to bias correct the final result.
12453   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12454                                    MVT::f64);
12455
12456   // Load the 32-bit value into an XMM register.
12457   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12458                              Op.getOperand(0));
12459
12460   // Zero out the upper parts of the register.
12461   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12462
12463   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12464                      DAG.getBitcast(MVT::v2f64, Load),
12465                      DAG.getIntPtrConstant(0, dl));
12466
12467   // Or the load with the bias.
12468   SDValue Or = DAG.getNode(
12469       ISD::OR, dl, MVT::v2i64,
12470       DAG.getBitcast(MVT::v2i64,
12471                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12472       DAG.getBitcast(MVT::v2i64,
12473                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12474   Or =
12475       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12476                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12477
12478   // Subtract the bias.
12479   // TODO: Are there any fast-math-flags to propagate here?
12480   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12481
12482   // Handle final rounding.
12483   EVT DestVT = Op.getValueType();
12484
12485   if (DestVT.bitsLT(MVT::f64))
12486     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12487                        DAG.getIntPtrConstant(0, dl));
12488   if (DestVT.bitsGT(MVT::f64))
12489     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12490
12491   // Handle final rounding.
12492   return Sub;
12493 }
12494
12495 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12496                                      const X86Subtarget &Subtarget) {
12497   // The algorithm is the following:
12498   // #ifdef __SSE4_1__
12499   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12500   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12501   //                                 (uint4) 0x53000000, 0xaa);
12502   // #else
12503   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12504   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12505   // #endif
12506   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12507   //     return (float4) lo + fhi;
12508
12509   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12510   // reassociate the two FADDs, and if we do that, the algorithm fails
12511   // spectacularly (PR24512).
12512   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12513   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12514   // there's also the MachineCombiner reassociations happening on Machine IR.
12515   if (DAG.getTarget().Options.UnsafeFPMath)
12516     return SDValue();
12517
12518   SDLoc DL(Op);
12519   SDValue V = Op->getOperand(0);
12520   EVT VecIntVT = V.getValueType();
12521   bool Is128 = VecIntVT == MVT::v4i32;
12522   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12523   // If we convert to something else than the supported type, e.g., to v4f64,
12524   // abort early.
12525   if (VecFloatVT != Op->getValueType(0))
12526     return SDValue();
12527
12528   unsigned NumElts = VecIntVT.getVectorNumElements();
12529   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12530          "Unsupported custom type");
12531   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12532
12533   // In the #idef/#else code, we have in common:
12534   // - The vector of constants:
12535   // -- 0x4b000000
12536   // -- 0x53000000
12537   // - A shift:
12538   // -- v >> 16
12539
12540   // Create the splat vector for 0x4b000000.
12541   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12542   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12543                            CstLow, CstLow, CstLow, CstLow};
12544   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12545                                   makeArrayRef(&CstLowArray[0], NumElts));
12546   // Create the splat vector for 0x53000000.
12547   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12548   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12549                             CstHigh, CstHigh, CstHigh, CstHigh};
12550   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12551                                    makeArrayRef(&CstHighArray[0], NumElts));
12552
12553   // Create the right shift.
12554   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12555   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12556                              CstShift, CstShift, CstShift, CstShift};
12557   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12558                                     makeArrayRef(&CstShiftArray[0], NumElts));
12559   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12560
12561   SDValue Low, High;
12562   if (Subtarget.hasSSE41()) {
12563     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12564     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12565     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12566     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12567     // Low will be bitcasted right away, so do not bother bitcasting back to its
12568     // original type.
12569     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12570                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12571     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12572     //                                 (uint4) 0x53000000, 0xaa);
12573     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12574     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12575     // High will be bitcasted right away, so do not bother bitcasting back to
12576     // its original type.
12577     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12578                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12579   } else {
12580     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12581     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12582                                      CstMask, CstMask, CstMask);
12583     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12584     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12585     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12586
12587     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12588     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12589   }
12590
12591   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12592   SDValue CstFAdd = DAG.getConstantFP(
12593       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12594   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12595                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12596   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12597                                    makeArrayRef(&CstFAddArray[0], NumElts));
12598
12599   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12600   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12601   // TODO: Are there any fast-math-flags to propagate here?
12602   SDValue FHigh =
12603       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12604   //     return (float4) lo + fhi;
12605   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12606   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12607 }
12608
12609 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12610                                                SelectionDAG &DAG) const {
12611   SDValue N0 = Op.getOperand(0);
12612   MVT SVT = N0.getSimpleValueType();
12613   SDLoc dl(Op);
12614
12615   switch (SVT.SimpleTy) {
12616   default:
12617     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12618   case MVT::v4i8:
12619   case MVT::v4i16:
12620   case MVT::v8i8:
12621   case MVT::v8i16: {
12622     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12623     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12624                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12625   }
12626   case MVT::v4i32:
12627   case MVT::v8i32:
12628     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12629   case MVT::v16i8:
12630   case MVT::v16i16:
12631     if (Subtarget->hasAVX512())
12632       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12633                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12634   }
12635   llvm_unreachable(nullptr);
12636 }
12637
12638 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12639                                            SelectionDAG &DAG) const {
12640   SDValue N0 = Op.getOperand(0);
12641   SDLoc dl(Op);
12642   auto PtrVT = getPointerTy(DAG.getDataLayout());
12643
12644   if (Op.getValueType().isVector())
12645     return lowerUINT_TO_FP_vec(Op, DAG);
12646
12647   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12648   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12649   // the optimization here.
12650   if (DAG.SignBitIsZero(N0))
12651     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12652
12653   MVT SrcVT = N0.getSimpleValueType();
12654   MVT DstVT = Op.getSimpleValueType();
12655
12656   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12657       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12658     // Conversions from unsigned i32 to f32/f64 are legal,
12659     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12660     return Op;
12661   }
12662
12663   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12664     return LowerUINT_TO_FP_i64(Op, DAG);
12665   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12666     return LowerUINT_TO_FP_i32(Op, DAG);
12667   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12668     return SDValue();
12669
12670   // Make a 64-bit buffer, and use it to build an FILD.
12671   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12672   if (SrcVT == MVT::i32) {
12673     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12674     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12675     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12676                                   StackSlot, MachinePointerInfo(),
12677                                   false, false, 0);
12678     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12679                                   OffsetSlot, MachinePointerInfo(),
12680                                   false, false, 0);
12681     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12682     return Fild;
12683   }
12684
12685   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12686   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12687                                StackSlot, MachinePointerInfo(),
12688                                false, false, 0);
12689   // For i64 source, we need to add the appropriate power of 2 if the input
12690   // was negative.  This is the same as the optimization in
12691   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12692   // we must be careful to do the computation in x87 extended precision, not
12693   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12694   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12695   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12696       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12697       MachineMemOperand::MOLoad, 8, 8);
12698
12699   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12700   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12701   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12702                                          MVT::i64, MMO);
12703
12704   APInt FF(32, 0x5F800000ULL);
12705
12706   // Check whether the sign bit is set.
12707   SDValue SignSet = DAG.getSetCC(
12708       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12709       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12710
12711   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12712   SDValue FudgePtr = DAG.getConstantPool(
12713       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12714
12715   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12716   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12717   SDValue Four = DAG.getIntPtrConstant(4, dl);
12718   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12719                                Zero, Four);
12720   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12721
12722   // Load the value out, extending it from f32 to f80.
12723   // FIXME: Avoid the extend by constructing the right constant pool?
12724   SDValue Fudge = DAG.getExtLoad(
12725       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12726       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12727       false, false, false, 4);
12728   // Extend everything to 80 bits to force it to be done on x87.
12729   // TODO: Are there any fast-math-flags to propagate here?
12730   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12731   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12732                      DAG.getIntPtrConstant(0, dl));
12733 }
12734
12735 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12736 // is legal, or has an f16 source (which needs to be promoted to f32),
12737 // just return an <SDValue(), SDValue()> pair.
12738 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12739 // to i16, i32 or i64, and we lower it to a legal sequence.
12740 // If lowered to the final integer result we return a <result, SDValue()> pair.
12741 // Otherwise we lower it to a sequence ending with a FIST, return a
12742 // <FIST, StackSlot> pair, and the caller is responsible for loading
12743 // the final integer result from StackSlot.
12744 std::pair<SDValue,SDValue>
12745 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12746                                    bool IsSigned, bool IsReplace) const {
12747   SDLoc DL(Op);
12748
12749   EVT DstTy = Op.getValueType();
12750   EVT TheVT = Op.getOperand(0).getValueType();
12751   auto PtrVT = getPointerTy(DAG.getDataLayout());
12752
12753   if (TheVT == MVT::f16)
12754     // We need to promote the f16 to f32 before using the lowering
12755     // in this routine.
12756     return std::make_pair(SDValue(), SDValue());
12757
12758   assert((TheVT == MVT::f32 ||
12759           TheVT == MVT::f64 ||
12760           TheVT == MVT::f80) &&
12761          "Unexpected FP operand type in FP_TO_INTHelper");
12762
12763   // If using FIST to compute an unsigned i64, we'll need some fixup
12764   // to handle values above the maximum signed i64.  A FIST is always
12765   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12766   bool UnsignedFixup = !IsSigned &&
12767                        DstTy == MVT::i64 &&
12768                        (!Subtarget->is64Bit() ||
12769                         !isScalarFPTypeInSSEReg(TheVT));
12770
12771   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12772     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12773     // The low 32 bits of the fist result will have the correct uint32 result.
12774     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12775     DstTy = MVT::i64;
12776   }
12777
12778   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12779          DstTy.getSimpleVT() >= MVT::i16 &&
12780          "Unknown FP_TO_INT to lower!");
12781
12782   // These are really Legal.
12783   if (DstTy == MVT::i32 &&
12784       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12785     return std::make_pair(SDValue(), SDValue());
12786   if (Subtarget->is64Bit() &&
12787       DstTy == MVT::i64 &&
12788       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12789     return std::make_pair(SDValue(), SDValue());
12790
12791   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12792   // stack slot.
12793   MachineFunction &MF = DAG.getMachineFunction();
12794   unsigned MemSize = DstTy.getSizeInBits()/8;
12795   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12796   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12797
12798   unsigned Opc;
12799   switch (DstTy.getSimpleVT().SimpleTy) {
12800   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12801   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12802   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12803   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12804   }
12805
12806   SDValue Chain = DAG.getEntryNode();
12807   SDValue Value = Op.getOperand(0);
12808   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12809
12810   if (UnsignedFixup) {
12811     //
12812     // Conversion to unsigned i64 is implemented with a select,
12813     // depending on whether the source value fits in the range
12814     // of a signed i64.  Let Thresh be the FP equivalent of
12815     // 0x8000000000000000ULL.
12816     //
12817     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12818     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12819     //  Fist-to-mem64 FistSrc
12820     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12821     //  to XOR'ing the high 32 bits with Adjust.
12822     //
12823     // Being a power of 2, Thresh is exactly representable in all FP formats.
12824     // For X87 we'd like to use the smallest FP type for this constant, but
12825     // for DAG type consistency we have to match the FP operand type.
12826
12827     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12828     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12829     bool LosesInfo = false;
12830     if (TheVT == MVT::f64)
12831       // The rounding mode is irrelevant as the conversion should be exact.
12832       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12833                               &LosesInfo);
12834     else if (TheVT == MVT::f80)
12835       Status = Thresh.convert(APFloat::x87DoubleExtended,
12836                               APFloat::rmNearestTiesToEven, &LosesInfo);
12837
12838     assert(Status == APFloat::opOK && !LosesInfo &&
12839            "FP conversion should have been exact");
12840
12841     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12842
12843     SDValue Cmp = DAG.getSetCC(DL,
12844                                getSetCCResultType(DAG.getDataLayout(),
12845                                                   *DAG.getContext(), TheVT),
12846                                Value, ThreshVal, ISD::SETLT);
12847     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12848                            DAG.getConstant(0, DL, MVT::i32),
12849                            DAG.getConstant(0x80000000, DL, MVT::i32));
12850     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12851     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12852                                               *DAG.getContext(), TheVT),
12853                        Value, ThreshVal, ISD::SETLT);
12854     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12855   }
12856
12857   // FIXME This causes a redundant load/store if the SSE-class value is already
12858   // in memory, such as if it is on the callstack.
12859   if (isScalarFPTypeInSSEReg(TheVT)) {
12860     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12861     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12862                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12863                          false, 0);
12864     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12865     SDValue Ops[] = {
12866       Chain, StackSlot, DAG.getValueType(TheVT)
12867     };
12868
12869     MachineMemOperand *MMO =
12870         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12871                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12872     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12873     Chain = Value.getValue(1);
12874     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12875     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12876   }
12877
12878   MachineMemOperand *MMO =
12879       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12880                               MachineMemOperand::MOStore, MemSize, MemSize);
12881
12882   if (UnsignedFixup) {
12883
12884     // Insert the FIST, load its result as two i32's,
12885     // and XOR the high i32 with Adjust.
12886
12887     SDValue FistOps[] = { Chain, Value, StackSlot };
12888     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12889                                            FistOps, DstTy, MMO);
12890
12891     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12892                                 MachinePointerInfo(),
12893                                 false, false, false, 0);
12894     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12895                                    DAG.getConstant(4, DL, PtrVT));
12896
12897     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12898                                  MachinePointerInfo(),
12899                                  false, false, false, 0);
12900     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12901
12902     if (Subtarget->is64Bit()) {
12903       // Join High32 and Low32 into a 64-bit result.
12904       // (High32 << 32) | Low32
12905       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12906       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12907       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12908                            DAG.getConstant(32, DL, MVT::i8));
12909       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12910       return std::make_pair(Result, SDValue());
12911     }
12912
12913     SDValue ResultOps[] = { Low32, High32 };
12914
12915     SDValue pair = IsReplace
12916       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12917       : DAG.getMergeValues(ResultOps, DL);
12918     return std::make_pair(pair, SDValue());
12919   } else {
12920     // Build the FP_TO_INT*_IN_MEM
12921     SDValue Ops[] = { Chain, Value, StackSlot };
12922     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12923                                            Ops, DstTy, MMO);
12924     return std::make_pair(FIST, StackSlot);
12925   }
12926 }
12927
12928 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12929                               const X86Subtarget *Subtarget) {
12930   MVT VT = Op->getSimpleValueType(0);
12931   SDValue In = Op->getOperand(0);
12932   MVT InVT = In.getSimpleValueType();
12933   SDLoc dl(Op);
12934
12935   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12936     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12937
12938   // Optimize vectors in AVX mode:
12939   //
12940   //   v8i16 -> v8i32
12941   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12942   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12943   //   Concat upper and lower parts.
12944   //
12945   //   v4i32 -> v4i64
12946   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12947   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12948   //   Concat upper and lower parts.
12949   //
12950
12951   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12952       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12953       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12954     return SDValue();
12955
12956   if (Subtarget->hasInt256())
12957     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12958
12959   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12960   SDValue Undef = DAG.getUNDEF(InVT);
12961   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12962   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12963   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12964
12965   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12966                              VT.getVectorNumElements()/2);
12967
12968   OpLo = DAG.getBitcast(HVT, OpLo);
12969   OpHi = DAG.getBitcast(HVT, OpHi);
12970
12971   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12972 }
12973
12974 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12975                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12976   MVT VT = Op->getSimpleValueType(0);
12977   SDValue In = Op->getOperand(0);
12978   MVT InVT = In.getSimpleValueType();
12979   SDLoc DL(Op);
12980   unsigned int NumElts = VT.getVectorNumElements();
12981   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12982     return SDValue();
12983
12984   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12985     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12986
12987   assert(InVT.getVectorElementType() == MVT::i1);
12988   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12989   SDValue One =
12990    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12991   SDValue Zero =
12992    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12993
12994   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12995   if (VT.is512BitVector())
12996     return V;
12997   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12998 }
12999
13000 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13001                                SelectionDAG &DAG) {
13002   if (Subtarget->hasFp256())
13003     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13004       return Res;
13005
13006   return SDValue();
13007 }
13008
13009 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13010                                 SelectionDAG &DAG) {
13011   SDLoc DL(Op);
13012   MVT VT = Op.getSimpleValueType();
13013   SDValue In = Op.getOperand(0);
13014   MVT SVT = In.getSimpleValueType();
13015
13016   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13017     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13018
13019   if (Subtarget->hasFp256())
13020     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13021       return Res;
13022
13023   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13024          VT.getVectorNumElements() != SVT.getVectorNumElements());
13025   return SDValue();
13026 }
13027
13028 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13029   SDLoc DL(Op);
13030   MVT VT = Op.getSimpleValueType();
13031   SDValue In = Op.getOperand(0);
13032   MVT InVT = In.getSimpleValueType();
13033
13034   if (VT == MVT::i1) {
13035     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13036            "Invalid scalar TRUNCATE operation");
13037     if (InVT.getSizeInBits() >= 32)
13038       return SDValue();
13039     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13040     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13041   }
13042   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13043          "Invalid TRUNCATE operation");
13044
13045   // move vector to mask - truncate solution for SKX
13046   if (VT.getVectorElementType() == MVT::i1) {
13047     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13048         Subtarget->hasBWI())
13049       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13050     if ((InVT.is256BitVector() || InVT.is128BitVector())
13051         && InVT.getScalarSizeInBits() <= 16 &&
13052         Subtarget->hasBWI() && Subtarget->hasVLX())
13053       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13054     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13055         Subtarget->hasDQI())
13056       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13057     if ((InVT.is256BitVector() || InVT.is128BitVector())
13058         && InVT.getScalarSizeInBits() >= 32 &&
13059         Subtarget->hasDQI() && Subtarget->hasVLX())
13060       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13061   }
13062
13063   if (VT.getVectorElementType() == MVT::i1) {
13064     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13065     unsigned NumElts = InVT.getVectorNumElements();
13066     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13067     if (InVT.getSizeInBits() < 512) {
13068       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13069       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13070       InVT = ExtVT;
13071     }
13072
13073     SDValue OneV =
13074      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13075     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13076     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13077   }
13078
13079   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13080   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13081       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13082     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13083
13084   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13085     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13086     if (Subtarget->hasInt256()) {
13087       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13088       In = DAG.getBitcast(MVT::v8i32, In);
13089       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13090                                 ShufMask);
13091       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13092                          DAG.getIntPtrConstant(0, DL));
13093     }
13094
13095     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13096                                DAG.getIntPtrConstant(0, DL));
13097     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13098                                DAG.getIntPtrConstant(2, DL));
13099     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13100     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13101     static const int ShufMask[] = {0, 2, 4, 6};
13102     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13103   }
13104
13105   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13106     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13107     if (Subtarget->hasInt256()) {
13108       In = DAG.getBitcast(MVT::v32i8, In);
13109
13110       SmallVector<SDValue,32> pshufbMask;
13111       for (unsigned i = 0; i < 2; ++i) {
13112         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13113         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13114         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13115         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13116         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13117         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13118         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13119         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13120         for (unsigned j = 0; j < 8; ++j)
13121           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13122       }
13123       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13124       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13125       In = DAG.getBitcast(MVT::v4i64, In);
13126
13127       static const int ShufMask[] = {0,  2,  -1,  -1};
13128       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13129                                 &ShufMask[0]);
13130       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13131                        DAG.getIntPtrConstant(0, DL));
13132       return DAG.getBitcast(VT, In);
13133     }
13134
13135     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13136                                DAG.getIntPtrConstant(0, DL));
13137
13138     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13139                                DAG.getIntPtrConstant(4, DL));
13140
13141     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13142     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13143
13144     // The PSHUFB mask:
13145     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13146                                    -1, -1, -1, -1, -1, -1, -1, -1};
13147
13148     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13149     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13150     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13151
13152     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13153     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13154
13155     // The MOVLHPS Mask:
13156     static const int ShufMask2[] = {0, 1, 4, 5};
13157     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13158     return DAG.getBitcast(MVT::v8i16, res);
13159   }
13160
13161   // Handle truncation of V256 to V128 using shuffles.
13162   if (!VT.is128BitVector() || !InVT.is256BitVector())
13163     return SDValue();
13164
13165   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13166
13167   unsigned NumElems = VT.getVectorNumElements();
13168   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13169
13170   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13171   // Prepare truncation shuffle mask
13172   for (unsigned i = 0; i != NumElems; ++i)
13173     MaskVec[i] = i * 2;
13174   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13175                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13176   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13177                      DAG.getIntPtrConstant(0, DL));
13178 }
13179
13180 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13181                                            SelectionDAG &DAG) const {
13182   assert(!Op.getSimpleValueType().isVector());
13183
13184   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13185     /*IsSigned=*/ true, /*IsReplace=*/ false);
13186   SDValue FIST = Vals.first, StackSlot = Vals.second;
13187   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13188   if (!FIST.getNode())
13189     return Op;
13190
13191   if (StackSlot.getNode())
13192     // Load the result.
13193     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13194                        FIST, StackSlot, MachinePointerInfo(),
13195                        false, false, false, 0);
13196
13197   // The node is the result.
13198   return FIST;
13199 }
13200
13201 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13202                                            SelectionDAG &DAG) const {
13203   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13204     /*IsSigned=*/ false, /*IsReplace=*/ false);
13205   SDValue FIST = Vals.first, StackSlot = Vals.second;
13206   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13207   if (!FIST.getNode())
13208     return Op;
13209
13210   if (StackSlot.getNode())
13211     // Load the result.
13212     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13213                        FIST, StackSlot, MachinePointerInfo(),
13214                        false, false, false, 0);
13215
13216   // The node is the result.
13217   return FIST;
13218 }
13219
13220 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13221   SDLoc DL(Op);
13222   MVT VT = Op.getSimpleValueType();
13223   SDValue In = Op.getOperand(0);
13224   MVT SVT = In.getSimpleValueType();
13225
13226   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13227
13228   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13229                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13230                                  In, DAG.getUNDEF(SVT)));
13231 }
13232
13233 /// The only differences between FABS and FNEG are the mask and the logic op.
13234 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13235 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13236   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13237          "Wrong opcode for lowering FABS or FNEG.");
13238
13239   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13240
13241   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13242   // into an FNABS. We'll lower the FABS after that if it is still in use.
13243   if (IsFABS)
13244     for (SDNode *User : Op->uses())
13245       if (User->getOpcode() == ISD::FNEG)
13246         return Op;
13247
13248   SDLoc dl(Op);
13249   MVT VT = Op.getSimpleValueType();
13250
13251   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13252   // decide if we should generate a 16-byte constant mask when we only need 4 or
13253   // 8 bytes for the scalar case.
13254
13255   MVT LogicVT;
13256   MVT EltVT;
13257   unsigned NumElts;
13258
13259   if (VT.isVector()) {
13260     LogicVT = VT;
13261     EltVT = VT.getVectorElementType();
13262     NumElts = VT.getVectorNumElements();
13263   } else {
13264     // There are no scalar bitwise logical SSE/AVX instructions, so we
13265     // generate a 16-byte vector constant and logic op even for the scalar case.
13266     // Using a 16-byte mask allows folding the load of the mask with
13267     // the logic op, so it can save (~4 bytes) on code size.
13268     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13269     EltVT = VT;
13270     NumElts = (VT == MVT::f64) ? 2 : 4;
13271   }
13272
13273   unsigned EltBits = EltVT.getSizeInBits();
13274   LLVMContext *Context = DAG.getContext();
13275   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13276   APInt MaskElt =
13277     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13278   Constant *C = ConstantInt::get(*Context, MaskElt);
13279   C = ConstantVector::getSplat(NumElts, C);
13280   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13281   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13282   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13283   SDValue Mask =
13284       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13285                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13286                   false, false, false, Alignment);
13287
13288   SDValue Op0 = Op.getOperand(0);
13289   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13290   unsigned LogicOp =
13291     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13292   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13293
13294   if (VT.isVector())
13295     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13296
13297   // For the scalar case extend to a 128-bit vector, perform the logic op,
13298   // and extract the scalar result back out.
13299   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13300   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13301   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13302                      DAG.getIntPtrConstant(0, dl));
13303 }
13304
13305 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13306   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13307   LLVMContext *Context = DAG.getContext();
13308   SDValue Op0 = Op.getOperand(0);
13309   SDValue Op1 = Op.getOperand(1);
13310   SDLoc dl(Op);
13311   MVT VT = Op.getSimpleValueType();
13312   MVT SrcVT = Op1.getSimpleValueType();
13313
13314   // If second operand is smaller, extend it first.
13315   if (SrcVT.bitsLT(VT)) {
13316     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13317     SrcVT = VT;
13318   }
13319   // And if it is bigger, shrink it first.
13320   if (SrcVT.bitsGT(VT)) {
13321     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13322     SrcVT = VT;
13323   }
13324
13325   // At this point the operands and the result should have the same
13326   // type, and that won't be f80 since that is not custom lowered.
13327
13328   const fltSemantics &Sem =
13329       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13330   const unsigned SizeInBits = VT.getSizeInBits();
13331
13332   SmallVector<Constant *, 4> CV(
13333       VT == MVT::f64 ? 2 : 4,
13334       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13335
13336   // First, clear all bits but the sign bit from the second operand (sign).
13337   CV[0] = ConstantFP::get(*Context,
13338                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13339   Constant *C = ConstantVector::get(CV);
13340   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13341   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13342
13343   // Perform all logic operations as 16-byte vectors because there are no
13344   // scalar FP logic instructions in SSE. This allows load folding of the
13345   // constants into the logic instructions.
13346   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13347   SDValue Mask1 =
13348       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13349                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13350                   false, false, false, 16);
13351   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13352   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13353
13354   // Next, clear the sign bit from the first operand (magnitude).
13355   // If it's a constant, we can clear it here.
13356   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13357     APFloat APF = Op0CN->getValueAPF();
13358     // If the magnitude is a positive zero, the sign bit alone is enough.
13359     if (APF.isPosZero())
13360       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13361                          DAG.getIntPtrConstant(0, dl));
13362     APF.clearSign();
13363     CV[0] = ConstantFP::get(*Context, APF);
13364   } else {
13365     CV[0] = ConstantFP::get(
13366         *Context,
13367         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13368   }
13369   C = ConstantVector::get(CV);
13370   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13371   SDValue Val =
13372       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13373                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13374                   false, false, false, 16);
13375   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13376   if (!isa<ConstantFPSDNode>(Op0)) {
13377     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13378     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13379   }
13380   // OR the magnitude value with the sign bit.
13381   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13382   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13383                      DAG.getIntPtrConstant(0, dl));
13384 }
13385
13386 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13387   SDValue N0 = Op.getOperand(0);
13388   SDLoc dl(Op);
13389   MVT VT = Op.getSimpleValueType();
13390
13391   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13392   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13393                                   DAG.getConstant(1, dl, VT));
13394   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13395 }
13396
13397 // Check whether an OR'd tree is PTEST-able.
13398 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13399                                       SelectionDAG &DAG) {
13400   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13401
13402   if (!Subtarget->hasSSE41())
13403     return SDValue();
13404
13405   if (!Op->hasOneUse())
13406     return SDValue();
13407
13408   SDNode *N = Op.getNode();
13409   SDLoc DL(N);
13410
13411   SmallVector<SDValue, 8> Opnds;
13412   DenseMap<SDValue, unsigned> VecInMap;
13413   SmallVector<SDValue, 8> VecIns;
13414   EVT VT = MVT::Other;
13415
13416   // Recognize a special case where a vector is casted into wide integer to
13417   // test all 0s.
13418   Opnds.push_back(N->getOperand(0));
13419   Opnds.push_back(N->getOperand(1));
13420
13421   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13422     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13423     // BFS traverse all OR'd operands.
13424     if (I->getOpcode() == ISD::OR) {
13425       Opnds.push_back(I->getOperand(0));
13426       Opnds.push_back(I->getOperand(1));
13427       // Re-evaluate the number of nodes to be traversed.
13428       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13429       continue;
13430     }
13431
13432     // Quit if a non-EXTRACT_VECTOR_ELT
13433     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13434       return SDValue();
13435
13436     // Quit if without a constant index.
13437     SDValue Idx = I->getOperand(1);
13438     if (!isa<ConstantSDNode>(Idx))
13439       return SDValue();
13440
13441     SDValue ExtractedFromVec = I->getOperand(0);
13442     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13443     if (M == VecInMap.end()) {
13444       VT = ExtractedFromVec.getValueType();
13445       // Quit if not 128/256-bit vector.
13446       if (!VT.is128BitVector() && !VT.is256BitVector())
13447         return SDValue();
13448       // Quit if not the same type.
13449       if (VecInMap.begin() != VecInMap.end() &&
13450           VT != VecInMap.begin()->first.getValueType())
13451         return SDValue();
13452       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13453       VecIns.push_back(ExtractedFromVec);
13454     }
13455     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13456   }
13457
13458   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13459          "Not extracted from 128-/256-bit vector.");
13460
13461   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13462
13463   for (DenseMap<SDValue, unsigned>::const_iterator
13464         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13465     // Quit if not all elements are used.
13466     if (I->second != FullMask)
13467       return SDValue();
13468   }
13469
13470   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13471
13472   // Cast all vectors into TestVT for PTEST.
13473   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13474     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13475
13476   // If more than one full vectors are evaluated, OR them first before PTEST.
13477   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13478     // Each iteration will OR 2 nodes and append the result until there is only
13479     // 1 node left, i.e. the final OR'd value of all vectors.
13480     SDValue LHS = VecIns[Slot];
13481     SDValue RHS = VecIns[Slot + 1];
13482     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13483   }
13484
13485   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13486                      VecIns.back(), VecIns.back());
13487 }
13488
13489 /// \brief return true if \c Op has a use that doesn't just read flags.
13490 static bool hasNonFlagsUse(SDValue Op) {
13491   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13492        ++UI) {
13493     SDNode *User = *UI;
13494     unsigned UOpNo = UI.getOperandNo();
13495     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13496       // Look pass truncate.
13497       UOpNo = User->use_begin().getOperandNo();
13498       User = *User->use_begin();
13499     }
13500
13501     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13502         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13503       return true;
13504   }
13505   return false;
13506 }
13507
13508 /// Emit nodes that will be selected as "test Op0,Op0", or something
13509 /// equivalent.
13510 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13511                                     SelectionDAG &DAG) const {
13512   if (Op.getValueType() == MVT::i1) {
13513     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13514     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13515                        DAG.getConstant(0, dl, MVT::i8));
13516   }
13517   // CF and OF aren't always set the way we want. Determine which
13518   // of these we need.
13519   bool NeedCF = false;
13520   bool NeedOF = false;
13521   switch (X86CC) {
13522   default: break;
13523   case X86::COND_A: case X86::COND_AE:
13524   case X86::COND_B: case X86::COND_BE:
13525     NeedCF = true;
13526     break;
13527   case X86::COND_G: case X86::COND_GE:
13528   case X86::COND_L: case X86::COND_LE:
13529   case X86::COND_O: case X86::COND_NO: {
13530     // Check if we really need to set the
13531     // Overflow flag. If NoSignedWrap is present
13532     // that is not actually needed.
13533     switch (Op->getOpcode()) {
13534     case ISD::ADD:
13535     case ISD::SUB:
13536     case ISD::MUL:
13537     case ISD::SHL: {
13538       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13539       if (BinNode->Flags.hasNoSignedWrap())
13540         break;
13541     }
13542     default:
13543       NeedOF = true;
13544       break;
13545     }
13546     break;
13547   }
13548   }
13549   // See if we can use the EFLAGS value from the operand instead of
13550   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13551   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13552   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13553     // Emit a CMP with 0, which is the TEST pattern.
13554     //if (Op.getValueType() == MVT::i1)
13555     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13556     //                     DAG.getConstant(0, MVT::i1));
13557     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13558                        DAG.getConstant(0, dl, Op.getValueType()));
13559   }
13560   unsigned Opcode = 0;
13561   unsigned NumOperands = 0;
13562
13563   // Truncate operations may prevent the merge of the SETCC instruction
13564   // and the arithmetic instruction before it. Attempt to truncate the operands
13565   // of the arithmetic instruction and use a reduced bit-width instruction.
13566   bool NeedTruncation = false;
13567   SDValue ArithOp = Op;
13568   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13569     SDValue Arith = Op->getOperand(0);
13570     // Both the trunc and the arithmetic op need to have one user each.
13571     if (Arith->hasOneUse())
13572       switch (Arith.getOpcode()) {
13573         default: break;
13574         case ISD::ADD:
13575         case ISD::SUB:
13576         case ISD::AND:
13577         case ISD::OR:
13578         case ISD::XOR: {
13579           NeedTruncation = true;
13580           ArithOp = Arith;
13581         }
13582       }
13583   }
13584
13585   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13586   // which may be the result of a CAST.  We use the variable 'Op', which is the
13587   // non-casted variable when we check for possible users.
13588   switch (ArithOp.getOpcode()) {
13589   case ISD::ADD:
13590     // Due to an isel shortcoming, be conservative if this add is likely to be
13591     // selected as part of a load-modify-store instruction. When the root node
13592     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13593     // uses of other nodes in the match, such as the ADD in this case. This
13594     // leads to the ADD being left around and reselected, with the result being
13595     // two adds in the output.  Alas, even if none our users are stores, that
13596     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13597     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13598     // climbing the DAG back to the root, and it doesn't seem to be worth the
13599     // effort.
13600     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13601          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13602       if (UI->getOpcode() != ISD::CopyToReg &&
13603           UI->getOpcode() != ISD::SETCC &&
13604           UI->getOpcode() != ISD::STORE)
13605         goto default_case;
13606
13607     if (ConstantSDNode *C =
13608         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13609       // An add of one will be selected as an INC.
13610       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13611         Opcode = X86ISD::INC;
13612         NumOperands = 1;
13613         break;
13614       }
13615
13616       // An add of negative one (subtract of one) will be selected as a DEC.
13617       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13618         Opcode = X86ISD::DEC;
13619         NumOperands = 1;
13620         break;
13621       }
13622     }
13623
13624     // Otherwise use a regular EFLAGS-setting add.
13625     Opcode = X86ISD::ADD;
13626     NumOperands = 2;
13627     break;
13628   case ISD::SHL:
13629   case ISD::SRL:
13630     // If we have a constant logical shift that's only used in a comparison
13631     // against zero turn it into an equivalent AND. This allows turning it into
13632     // a TEST instruction later.
13633     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13634         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13635       EVT VT = Op.getValueType();
13636       unsigned BitWidth = VT.getSizeInBits();
13637       unsigned ShAmt = Op->getConstantOperandVal(1);
13638       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13639         break;
13640       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13641                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13642                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13643       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13644         break;
13645       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13646                                 DAG.getConstant(Mask, dl, VT));
13647       DAG.ReplaceAllUsesWith(Op, New);
13648       Op = New;
13649     }
13650     break;
13651
13652   case ISD::AND:
13653     // If the primary and result isn't used, don't bother using X86ISD::AND,
13654     // because a TEST instruction will be better.
13655     if (!hasNonFlagsUse(Op))
13656       break;
13657     // FALL THROUGH
13658   case ISD::SUB:
13659   case ISD::OR:
13660   case ISD::XOR:
13661     // Due to the ISEL shortcoming noted above, be conservative if this op is
13662     // likely to be selected as part of a load-modify-store instruction.
13663     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13664            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13665       if (UI->getOpcode() == ISD::STORE)
13666         goto default_case;
13667
13668     // Otherwise use a regular EFLAGS-setting instruction.
13669     switch (ArithOp.getOpcode()) {
13670     default: llvm_unreachable("unexpected operator!");
13671     case ISD::SUB: Opcode = X86ISD::SUB; break;
13672     case ISD::XOR: Opcode = X86ISD::XOR; break;
13673     case ISD::AND: Opcode = X86ISD::AND; break;
13674     case ISD::OR: {
13675       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13676         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13677         if (EFLAGS.getNode())
13678           return EFLAGS;
13679       }
13680       Opcode = X86ISD::OR;
13681       break;
13682     }
13683     }
13684
13685     NumOperands = 2;
13686     break;
13687   case X86ISD::ADD:
13688   case X86ISD::SUB:
13689   case X86ISD::INC:
13690   case X86ISD::DEC:
13691   case X86ISD::OR:
13692   case X86ISD::XOR:
13693   case X86ISD::AND:
13694     return SDValue(Op.getNode(), 1);
13695   default:
13696   default_case:
13697     break;
13698   }
13699
13700   // If we found that truncation is beneficial, perform the truncation and
13701   // update 'Op'.
13702   if (NeedTruncation) {
13703     EVT VT = Op.getValueType();
13704     SDValue WideVal = Op->getOperand(0);
13705     EVT WideVT = WideVal.getValueType();
13706     unsigned ConvertedOp = 0;
13707     // Use a target machine opcode to prevent further DAGCombine
13708     // optimizations that may separate the arithmetic operations
13709     // from the setcc node.
13710     switch (WideVal.getOpcode()) {
13711       default: break;
13712       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13713       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13714       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13715       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13716       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13717     }
13718
13719     if (ConvertedOp) {
13720       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13721       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13722         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13723         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13724         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13725       }
13726     }
13727   }
13728
13729   if (Opcode == 0)
13730     // Emit a CMP with 0, which is the TEST pattern.
13731     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13732                        DAG.getConstant(0, dl, Op.getValueType()));
13733
13734   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13735   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13736
13737   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13738   DAG.ReplaceAllUsesWith(Op, New);
13739   return SDValue(New.getNode(), 1);
13740 }
13741
13742 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13743 /// equivalent.
13744 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13745                                    SDLoc dl, SelectionDAG &DAG) const {
13746   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13747     if (C->getAPIntValue() == 0)
13748       return EmitTest(Op0, X86CC, dl, DAG);
13749
13750      if (Op0.getValueType() == MVT::i1)
13751        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13752   }
13753
13754   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13755        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13756     // Do the comparison at i32 if it's smaller, besides the Atom case.
13757     // This avoids subregister aliasing issues. Keep the smaller reference
13758     // if we're optimizing for size, however, as that'll allow better folding
13759     // of memory operations.
13760     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13761         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13762         !Subtarget->isAtom()) {
13763       unsigned ExtendOp =
13764           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13765       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13766       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13767     }
13768     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13769     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13770     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13771                               Op0, Op1);
13772     return SDValue(Sub.getNode(), 1);
13773   }
13774   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13775 }
13776
13777 /// Convert a comparison if required by the subtarget.
13778 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13779                                                  SelectionDAG &DAG) const {
13780   // If the subtarget does not support the FUCOMI instruction, floating-point
13781   // comparisons have to be converted.
13782   if (Subtarget->hasCMov() ||
13783       Cmp.getOpcode() != X86ISD::CMP ||
13784       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13785       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13786     return Cmp;
13787
13788   // The instruction selector will select an FUCOM instruction instead of
13789   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13790   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13791   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13792   SDLoc dl(Cmp);
13793   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13794   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13795   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13796                             DAG.getConstant(8, dl, MVT::i8));
13797   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13798   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13799 }
13800
13801 /// The minimum architected relative accuracy is 2^-12. We need one
13802 /// Newton-Raphson step to have a good float result (24 bits of precision).
13803 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13804                                             DAGCombinerInfo &DCI,
13805                                             unsigned &RefinementSteps,
13806                                             bool &UseOneConstNR) const {
13807   EVT VT = Op.getValueType();
13808   const char *RecipOp;
13809
13810   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13811   // TODO: Add support for AVX512 (v16f32).
13812   // It is likely not profitable to do this for f64 because a double-precision
13813   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13814   // instructions: convert to single, rsqrtss, convert back to double, refine
13815   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13816   // along with FMA, this could be a throughput win.
13817   if (VT == MVT::f32 && Subtarget->hasSSE1())
13818     RecipOp = "sqrtf";
13819   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13820            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13821     RecipOp = "vec-sqrtf";
13822   else
13823     return SDValue();
13824
13825   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13826   if (!Recips.isEnabled(RecipOp))
13827     return SDValue();
13828
13829   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13830   UseOneConstNR = false;
13831   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13832 }
13833
13834 /// The minimum architected relative accuracy is 2^-12. We need one
13835 /// Newton-Raphson step to have a good float result (24 bits of precision).
13836 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13837                                             DAGCombinerInfo &DCI,
13838                                             unsigned &RefinementSteps) const {
13839   EVT VT = Op.getValueType();
13840   const char *RecipOp;
13841
13842   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13843   // TODO: Add support for AVX512 (v16f32).
13844   // It is likely not profitable to do this for f64 because a double-precision
13845   // reciprocal estimate with refinement on x86 prior to FMA requires
13846   // 15 instructions: convert to single, rcpss, convert back to double, refine
13847   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13848   // along with FMA, this could be a throughput win.
13849   if (VT == MVT::f32 && Subtarget->hasSSE1())
13850     RecipOp = "divf";
13851   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13852            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13853     RecipOp = "vec-divf";
13854   else
13855     return SDValue();
13856
13857   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13858   if (!Recips.isEnabled(RecipOp))
13859     return SDValue();
13860
13861   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13862   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13863 }
13864
13865 /// If we have at least two divisions that use the same divisor, convert to
13866 /// multplication by a reciprocal. This may need to be adjusted for a given
13867 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13868 /// This is because we still need one division to calculate the reciprocal and
13869 /// then we need two multiplies by that reciprocal as replacements for the
13870 /// original divisions.
13871 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13872   return 2;
13873 }
13874
13875 static bool isAllOnes(SDValue V) {
13876   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13877   return C && C->isAllOnesValue();
13878 }
13879
13880 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13881 /// if it's possible.
13882 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13883                                      SDLoc dl, SelectionDAG &DAG) const {
13884   SDValue Op0 = And.getOperand(0);
13885   SDValue Op1 = And.getOperand(1);
13886   if (Op0.getOpcode() == ISD::TRUNCATE)
13887     Op0 = Op0.getOperand(0);
13888   if (Op1.getOpcode() == ISD::TRUNCATE)
13889     Op1 = Op1.getOperand(0);
13890
13891   SDValue LHS, RHS;
13892   if (Op1.getOpcode() == ISD::SHL)
13893     std::swap(Op0, Op1);
13894   if (Op0.getOpcode() == ISD::SHL) {
13895     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13896       if (And00C->getZExtValue() == 1) {
13897         // If we looked past a truncate, check that it's only truncating away
13898         // known zeros.
13899         unsigned BitWidth = Op0.getValueSizeInBits();
13900         unsigned AndBitWidth = And.getValueSizeInBits();
13901         if (BitWidth > AndBitWidth) {
13902           APInt Zeros, Ones;
13903           DAG.computeKnownBits(Op0, Zeros, Ones);
13904           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13905             return SDValue();
13906         }
13907         LHS = Op1;
13908         RHS = Op0.getOperand(1);
13909       }
13910   } else if (Op1.getOpcode() == ISD::Constant) {
13911     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13912     uint64_t AndRHSVal = AndRHS->getZExtValue();
13913     SDValue AndLHS = Op0;
13914
13915     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13916       LHS = AndLHS.getOperand(0);
13917       RHS = AndLHS.getOperand(1);
13918     }
13919
13920     // Use BT if the immediate can't be encoded in a TEST instruction.
13921     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13922       LHS = AndLHS;
13923       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13924     }
13925   }
13926
13927   if (LHS.getNode()) {
13928     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13929     // instruction.  Since the shift amount is in-range-or-undefined, we know
13930     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13931     // the encoding for the i16 version is larger than the i32 version.
13932     // Also promote i16 to i32 for performance / code size reason.
13933     if (LHS.getValueType() == MVT::i8 ||
13934         LHS.getValueType() == MVT::i16)
13935       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13936
13937     // If the operand types disagree, extend the shift amount to match.  Since
13938     // BT ignores high bits (like shifts) we can use anyextend.
13939     if (LHS.getValueType() != RHS.getValueType())
13940       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13941
13942     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13943     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13944     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13945                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13946   }
13947
13948   return SDValue();
13949 }
13950
13951 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13952 /// mask CMPs.
13953 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13954                               SDValue &Op1) {
13955   unsigned SSECC;
13956   bool Swap = false;
13957
13958   // SSE Condition code mapping:
13959   //  0 - EQ
13960   //  1 - LT
13961   //  2 - LE
13962   //  3 - UNORD
13963   //  4 - NEQ
13964   //  5 - NLT
13965   //  6 - NLE
13966   //  7 - ORD
13967   switch (SetCCOpcode) {
13968   default: llvm_unreachable("Unexpected SETCC condition");
13969   case ISD::SETOEQ:
13970   case ISD::SETEQ:  SSECC = 0; break;
13971   case ISD::SETOGT:
13972   case ISD::SETGT:  Swap = true; // Fallthrough
13973   case ISD::SETLT:
13974   case ISD::SETOLT: SSECC = 1; break;
13975   case ISD::SETOGE:
13976   case ISD::SETGE:  Swap = true; // Fallthrough
13977   case ISD::SETLE:
13978   case ISD::SETOLE: SSECC = 2; break;
13979   case ISD::SETUO:  SSECC = 3; break;
13980   case ISD::SETUNE:
13981   case ISD::SETNE:  SSECC = 4; break;
13982   case ISD::SETULE: Swap = true; // Fallthrough
13983   case ISD::SETUGE: SSECC = 5; break;
13984   case ISD::SETULT: Swap = true; // Fallthrough
13985   case ISD::SETUGT: SSECC = 6; break;
13986   case ISD::SETO:   SSECC = 7; break;
13987   case ISD::SETUEQ:
13988   case ISD::SETONE: SSECC = 8; break;
13989   }
13990   if (Swap)
13991     std::swap(Op0, Op1);
13992
13993   return SSECC;
13994 }
13995
13996 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13997 // ones, and then concatenate the result back.
13998 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13999   MVT VT = Op.getSimpleValueType();
14000
14001   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14002          "Unsupported value type for operation");
14003
14004   unsigned NumElems = VT.getVectorNumElements();
14005   SDLoc dl(Op);
14006   SDValue CC = Op.getOperand(2);
14007
14008   // Extract the LHS vectors
14009   SDValue LHS = Op.getOperand(0);
14010   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14011   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14012
14013   // Extract the RHS vectors
14014   SDValue RHS = Op.getOperand(1);
14015   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14016   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14017
14018   // Issue the operation on the smaller types and concatenate the result back
14019   MVT EltVT = VT.getVectorElementType();
14020   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14021   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14022                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14023                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14024 }
14025
14026 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14027   SDValue Op0 = Op.getOperand(0);
14028   SDValue Op1 = Op.getOperand(1);
14029   SDValue CC = Op.getOperand(2);
14030   MVT VT = Op.getSimpleValueType();
14031   SDLoc dl(Op);
14032
14033   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14034          "Unexpected type for boolean compare operation");
14035   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14036   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14037                                DAG.getConstant(-1, dl, VT));
14038   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14039                                DAG.getConstant(-1, dl, VT));
14040   switch (SetCCOpcode) {
14041   default: llvm_unreachable("Unexpected SETCC condition");
14042   case ISD::SETEQ:
14043     // (x == y) -> ~(x ^ y)
14044     return DAG.getNode(ISD::XOR, dl, VT,
14045                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14046                        DAG.getConstant(-1, dl, VT));
14047   case ISD::SETNE:
14048     // (x != y) -> (x ^ y)
14049     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14050   case ISD::SETUGT:
14051   case ISD::SETGT:
14052     // (x > y) -> (x & ~y)
14053     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14054   case ISD::SETULT:
14055   case ISD::SETLT:
14056     // (x < y) -> (~x & y)
14057     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14058   case ISD::SETULE:
14059   case ISD::SETLE:
14060     // (x <= y) -> (~x | y)
14061     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14062   case ISD::SETUGE:
14063   case ISD::SETGE:
14064     // (x >=y) -> (x | ~y)
14065     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14066   }
14067 }
14068
14069 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14070                                      const X86Subtarget *Subtarget) {
14071   SDValue Op0 = Op.getOperand(0);
14072   SDValue Op1 = Op.getOperand(1);
14073   SDValue CC = Op.getOperand(2);
14074   MVT VT = Op.getSimpleValueType();
14075   SDLoc dl(Op);
14076
14077   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14078          Op.getValueType().getScalarType() == MVT::i1 &&
14079          "Cannot set masked compare for this operation");
14080
14081   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14082   unsigned  Opc = 0;
14083   bool Unsigned = false;
14084   bool Swap = false;
14085   unsigned SSECC;
14086   switch (SetCCOpcode) {
14087   default: llvm_unreachable("Unexpected SETCC condition");
14088   case ISD::SETNE:  SSECC = 4; break;
14089   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14090   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14091   case ISD::SETLT:  Swap = true; //fall-through
14092   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14093   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14094   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14095   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14096   case ISD::SETULE: Unsigned = true; //fall-through
14097   case ISD::SETLE:  SSECC = 2; break;
14098   }
14099
14100   if (Swap)
14101     std::swap(Op0, Op1);
14102   if (Opc)
14103     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14104   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14105   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14106                      DAG.getConstant(SSECC, dl, MVT::i8));
14107 }
14108
14109 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14110 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14111 /// return an empty value.
14112 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14113 {
14114   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14115   if (!BV)
14116     return SDValue();
14117
14118   MVT VT = Op1.getSimpleValueType();
14119   MVT EVT = VT.getVectorElementType();
14120   unsigned n = VT.getVectorNumElements();
14121   SmallVector<SDValue, 8> ULTOp1;
14122
14123   for (unsigned i = 0; i < n; ++i) {
14124     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14125     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14126       return SDValue();
14127
14128     // Avoid underflow.
14129     APInt Val = Elt->getAPIntValue();
14130     if (Val == 0)
14131       return SDValue();
14132
14133     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14134   }
14135
14136   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14137 }
14138
14139 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14140                            SelectionDAG &DAG) {
14141   SDValue Op0 = Op.getOperand(0);
14142   SDValue Op1 = Op.getOperand(1);
14143   SDValue CC = Op.getOperand(2);
14144   MVT VT = Op.getSimpleValueType();
14145   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14146   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14147   SDLoc dl(Op);
14148
14149   if (isFP) {
14150 #ifndef NDEBUG
14151     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14152     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14153 #endif
14154
14155     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14156     unsigned Opc = X86ISD::CMPP;
14157     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14158       assert(VT.getVectorNumElements() <= 16);
14159       Opc = X86ISD::CMPM;
14160     }
14161     // In the two special cases we can't handle, emit two comparisons.
14162     if (SSECC == 8) {
14163       unsigned CC0, CC1;
14164       unsigned CombineOpc;
14165       if (SetCCOpcode == ISD::SETUEQ) {
14166         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14167       } else {
14168         assert(SetCCOpcode == ISD::SETONE);
14169         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14170       }
14171
14172       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14173                                  DAG.getConstant(CC0, dl, MVT::i8));
14174       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14175                                  DAG.getConstant(CC1, dl, MVT::i8));
14176       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14177     }
14178     // Handle all other FP comparisons here.
14179     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14180                        DAG.getConstant(SSECC, dl, MVT::i8));
14181   }
14182
14183   // Break 256-bit integer vector compare into smaller ones.
14184   if (VT.is256BitVector() && !Subtarget->hasInt256())
14185     return Lower256IntVSETCC(Op, DAG);
14186
14187   EVT OpVT = Op1.getValueType();
14188   if (OpVT.getVectorElementType() == MVT::i1)
14189     return LowerBoolVSETCC_AVX512(Op, DAG);
14190
14191   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14192   if (Subtarget->hasAVX512()) {
14193     if (Op1.getValueType().is512BitVector() ||
14194         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14195         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14196       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14197
14198     // In AVX-512 architecture setcc returns mask with i1 elements,
14199     // But there is no compare instruction for i8 and i16 elements in KNL.
14200     // We are not talking about 512-bit operands in this case, these
14201     // types are illegal.
14202     if (MaskResult &&
14203         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14204          OpVT.getVectorElementType().getSizeInBits() >= 8))
14205       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14206                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14207   }
14208
14209   // We are handling one of the integer comparisons here.  Since SSE only has
14210   // GT and EQ comparisons for integer, swapping operands and multiple
14211   // operations may be required for some comparisons.
14212   unsigned Opc;
14213   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14214   bool Subus = false;
14215
14216   switch (SetCCOpcode) {
14217   default: llvm_unreachable("Unexpected SETCC condition");
14218   case ISD::SETNE:  Invert = true;
14219   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14220   case ISD::SETLT:  Swap = true;
14221   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14222   case ISD::SETGE:  Swap = true;
14223   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14224                     Invert = true; break;
14225   case ISD::SETULT: Swap = true;
14226   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14227                     FlipSigns = true; break;
14228   case ISD::SETUGE: Swap = true;
14229   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14230                     FlipSigns = true; Invert = true; break;
14231   }
14232
14233   // Special case: Use min/max operations for SETULE/SETUGE
14234   MVT VET = VT.getVectorElementType();
14235   bool hasMinMax =
14236        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14237     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14238
14239   if (hasMinMax) {
14240     switch (SetCCOpcode) {
14241     default: break;
14242     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14243     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14244     }
14245
14246     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14247   }
14248
14249   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14250   if (!MinMax && hasSubus) {
14251     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14252     // Op0 u<= Op1:
14253     //   t = psubus Op0, Op1
14254     //   pcmpeq t, <0..0>
14255     switch (SetCCOpcode) {
14256     default: break;
14257     case ISD::SETULT: {
14258       // If the comparison is against a constant we can turn this into a
14259       // setule.  With psubus, setule does not require a swap.  This is
14260       // beneficial because the constant in the register is no longer
14261       // destructed as the destination so it can be hoisted out of a loop.
14262       // Only do this pre-AVX since vpcmp* is no longer destructive.
14263       if (Subtarget->hasAVX())
14264         break;
14265       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14266       if (ULEOp1.getNode()) {
14267         Op1 = ULEOp1;
14268         Subus = true; Invert = false; Swap = false;
14269       }
14270       break;
14271     }
14272     // Psubus is better than flip-sign because it requires no inversion.
14273     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14274     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14275     }
14276
14277     if (Subus) {
14278       Opc = X86ISD::SUBUS;
14279       FlipSigns = false;
14280     }
14281   }
14282
14283   if (Swap)
14284     std::swap(Op0, Op1);
14285
14286   // Check that the operation in question is available (most are plain SSE2,
14287   // but PCMPGTQ and PCMPEQQ have different requirements).
14288   if (VT == MVT::v2i64) {
14289     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14290       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14291
14292       // First cast everything to the right type.
14293       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14294       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14295
14296       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14297       // bits of the inputs before performing those operations. The lower
14298       // compare is always unsigned.
14299       SDValue SB;
14300       if (FlipSigns) {
14301         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14302       } else {
14303         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14304         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14305         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14306                          Sign, Zero, Sign, Zero);
14307       }
14308       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14309       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14310
14311       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14312       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14313       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14314
14315       // Create masks for only the low parts/high parts of the 64 bit integers.
14316       static const int MaskHi[] = { 1, 1, 3, 3 };
14317       static const int MaskLo[] = { 0, 0, 2, 2 };
14318       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14319       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14320       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14321
14322       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14323       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14324
14325       if (Invert)
14326         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14327
14328       return DAG.getBitcast(VT, Result);
14329     }
14330
14331     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14332       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14333       // pcmpeqd + pshufd + pand.
14334       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14335
14336       // First cast everything to the right type.
14337       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14338       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14339
14340       // Do the compare.
14341       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14342
14343       // Make sure the lower and upper halves are both all-ones.
14344       static const int Mask[] = { 1, 0, 3, 2 };
14345       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14346       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14347
14348       if (Invert)
14349         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14350
14351       return DAG.getBitcast(VT, Result);
14352     }
14353   }
14354
14355   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14356   // bits of the inputs before performing those operations.
14357   if (FlipSigns) {
14358     EVT EltVT = VT.getVectorElementType();
14359     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14360                                  VT);
14361     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14362     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14363   }
14364
14365   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14366
14367   // If the logical-not of the result is required, perform that now.
14368   if (Invert)
14369     Result = DAG.getNOT(dl, Result, VT);
14370
14371   if (MinMax)
14372     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14373
14374   if (Subus)
14375     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14376                          getZeroVector(VT, Subtarget, DAG, dl));
14377
14378   return Result;
14379 }
14380
14381 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14382
14383   MVT VT = Op.getSimpleValueType();
14384
14385   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14386
14387   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14388          && "SetCC type must be 8-bit or 1-bit integer");
14389   SDValue Op0 = Op.getOperand(0);
14390   SDValue Op1 = Op.getOperand(1);
14391   SDLoc dl(Op);
14392   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14393
14394   // Optimize to BT if possible.
14395   // Lower (X & (1 << N)) == 0 to BT(X, N).
14396   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14397   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14398   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14399       Op1.getOpcode() == ISD::Constant &&
14400       cast<ConstantSDNode>(Op1)->isNullValue() &&
14401       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14402     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14403     if (NewSetCC.getNode()) {
14404       if (VT == MVT::i1)
14405         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14406       return NewSetCC;
14407     }
14408   }
14409
14410   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14411   // these.
14412   if (Op1.getOpcode() == ISD::Constant &&
14413       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14414        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14415       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14416
14417     // If the input is a setcc, then reuse the input setcc or use a new one with
14418     // the inverted condition.
14419     if (Op0.getOpcode() == X86ISD::SETCC) {
14420       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14421       bool Invert = (CC == ISD::SETNE) ^
14422         cast<ConstantSDNode>(Op1)->isNullValue();
14423       if (!Invert)
14424         return Op0;
14425
14426       CCode = X86::GetOppositeBranchCondition(CCode);
14427       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14428                                   DAG.getConstant(CCode, dl, MVT::i8),
14429                                   Op0.getOperand(1));
14430       if (VT == MVT::i1)
14431         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14432       return SetCC;
14433     }
14434   }
14435   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14436       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14437       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14438
14439     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14440     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14441   }
14442
14443   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14444   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14445   if (X86CC == X86::COND_INVALID)
14446     return SDValue();
14447
14448   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14449   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14450   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14451                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14452   if (VT == MVT::i1)
14453     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14454   return SetCC;
14455 }
14456
14457 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14458 static bool isX86LogicalCmp(SDValue Op) {
14459   unsigned Opc = Op.getNode()->getOpcode();
14460   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14461       Opc == X86ISD::SAHF)
14462     return true;
14463   if (Op.getResNo() == 1 &&
14464       (Opc == X86ISD::ADD ||
14465        Opc == X86ISD::SUB ||
14466        Opc == X86ISD::ADC ||
14467        Opc == X86ISD::SBB ||
14468        Opc == X86ISD::SMUL ||
14469        Opc == X86ISD::UMUL ||
14470        Opc == X86ISD::INC ||
14471        Opc == X86ISD::DEC ||
14472        Opc == X86ISD::OR ||
14473        Opc == X86ISD::XOR ||
14474        Opc == X86ISD::AND))
14475     return true;
14476
14477   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14478     return true;
14479
14480   return false;
14481 }
14482
14483 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14484   if (V.getOpcode() != ISD::TRUNCATE)
14485     return false;
14486
14487   SDValue VOp0 = V.getOperand(0);
14488   unsigned InBits = VOp0.getValueSizeInBits();
14489   unsigned Bits = V.getValueSizeInBits();
14490   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14491 }
14492
14493 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14494   bool addTest = true;
14495   SDValue Cond  = Op.getOperand(0);
14496   SDValue Op1 = Op.getOperand(1);
14497   SDValue Op2 = Op.getOperand(2);
14498   SDLoc DL(Op);
14499   EVT VT = Op1.getValueType();
14500   SDValue CC;
14501
14502   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14503   // are available or VBLENDV if AVX is available.
14504   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14505   if (Cond.getOpcode() == ISD::SETCC &&
14506       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14507        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14508       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14509     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14510     int SSECC = translateX86FSETCC(
14511         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14512
14513     if (SSECC != 8) {
14514       if (Subtarget->hasAVX512()) {
14515         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14516                                   DAG.getConstant(SSECC, DL, MVT::i8));
14517         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14518       }
14519
14520       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14521                                 DAG.getConstant(SSECC, DL, MVT::i8));
14522
14523       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14524       // of 3 logic instructions for size savings and potentially speed.
14525       // Unfortunately, there is no scalar form of VBLENDV.
14526
14527       // If either operand is a constant, don't try this. We can expect to
14528       // optimize away at least one of the logic instructions later in that
14529       // case, so that sequence would be faster than a variable blend.
14530
14531       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14532       // uses XMM0 as the selection register. That may need just as many
14533       // instructions as the AND/ANDN/OR sequence due to register moves, so
14534       // don't bother.
14535
14536       if (Subtarget->hasAVX() &&
14537           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14538
14539         // Convert to vectors, do a VSELECT, and convert back to scalar.
14540         // All of the conversions should be optimized away.
14541
14542         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14543         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14544         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14545         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14546
14547         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14548         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14549
14550         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14551
14552         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14553                            VSel, DAG.getIntPtrConstant(0, DL));
14554       }
14555       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14556       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14557       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14558     }
14559   }
14560
14561   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14562     SDValue Op1Scalar;
14563     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14564       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14565     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14566       Op1Scalar = Op1.getOperand(0);
14567     SDValue Op2Scalar;
14568     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14569       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14570     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14571       Op2Scalar = Op2.getOperand(0);
14572     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14573       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14574                                       Op1Scalar.getValueType(),
14575                                       Cond, Op1Scalar, Op2Scalar);
14576       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14577         return DAG.getBitcast(VT, newSelect);
14578       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14579       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14580                          DAG.getIntPtrConstant(0, DL));
14581     }
14582   }
14583
14584   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14585     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14586     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14587                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14588     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14589                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14590     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14591                                     Cond, Op1, Op2);
14592     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14593   }
14594
14595   if (Cond.getOpcode() == ISD::SETCC) {
14596     SDValue NewCond = LowerSETCC(Cond, DAG);
14597     if (NewCond.getNode())
14598       Cond = NewCond;
14599   }
14600
14601   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14602   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14603   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14604   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14605   if (Cond.getOpcode() == X86ISD::SETCC &&
14606       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14607       isZero(Cond.getOperand(1).getOperand(1))) {
14608     SDValue Cmp = Cond.getOperand(1);
14609
14610     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14611
14612     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14613         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14614       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14615
14616       SDValue CmpOp0 = Cmp.getOperand(0);
14617       // Apply further optimizations for special cases
14618       // (select (x != 0), -1, 0) -> neg & sbb
14619       // (select (x == 0), 0, -1) -> neg & sbb
14620       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14621         if (YC->isNullValue() &&
14622             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14623           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14624           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14625                                     DAG.getConstant(0, DL,
14626                                                     CmpOp0.getValueType()),
14627                                     CmpOp0);
14628           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14629                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14630                                     SDValue(Neg.getNode(), 1));
14631           return Res;
14632         }
14633
14634       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14635                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14636       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14637
14638       SDValue Res =   // Res = 0 or -1.
14639         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14640                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14641
14642       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14643         Res = DAG.getNOT(DL, Res, Res.getValueType());
14644
14645       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14646       if (!N2C || !N2C->isNullValue())
14647         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14648       return Res;
14649     }
14650   }
14651
14652   // Look past (and (setcc_carry (cmp ...)), 1).
14653   if (Cond.getOpcode() == ISD::AND &&
14654       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14655     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14656     if (C && C->getAPIntValue() == 1)
14657       Cond = Cond.getOperand(0);
14658   }
14659
14660   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14661   // setting operand in place of the X86ISD::SETCC.
14662   unsigned CondOpcode = Cond.getOpcode();
14663   if (CondOpcode == X86ISD::SETCC ||
14664       CondOpcode == X86ISD::SETCC_CARRY) {
14665     CC = Cond.getOperand(0);
14666
14667     SDValue Cmp = Cond.getOperand(1);
14668     unsigned Opc = Cmp.getOpcode();
14669     MVT VT = Op.getSimpleValueType();
14670
14671     bool IllegalFPCMov = false;
14672     if (VT.isFloatingPoint() && !VT.isVector() &&
14673         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14674       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14675
14676     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14677         Opc == X86ISD::BT) { // FIXME
14678       Cond = Cmp;
14679       addTest = false;
14680     }
14681   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14682              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14683              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14684               Cond.getOperand(0).getValueType() != MVT::i8)) {
14685     SDValue LHS = Cond.getOperand(0);
14686     SDValue RHS = Cond.getOperand(1);
14687     unsigned X86Opcode;
14688     unsigned X86Cond;
14689     SDVTList VTs;
14690     switch (CondOpcode) {
14691     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14692     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14693     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14694     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14695     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14696     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14697     default: llvm_unreachable("unexpected overflowing operator");
14698     }
14699     if (CondOpcode == ISD::UMULO)
14700       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14701                           MVT::i32);
14702     else
14703       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14704
14705     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14706
14707     if (CondOpcode == ISD::UMULO)
14708       Cond = X86Op.getValue(2);
14709     else
14710       Cond = X86Op.getValue(1);
14711
14712     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14713     addTest = false;
14714   }
14715
14716   if (addTest) {
14717     // Look past the truncate if the high bits are known zero.
14718     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14719       Cond = Cond.getOperand(0);
14720
14721     // We know the result of AND is compared against zero. Try to match
14722     // it to BT.
14723     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14724       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14725       if (NewSetCC.getNode()) {
14726         CC = NewSetCC.getOperand(0);
14727         Cond = NewSetCC.getOperand(1);
14728         addTest = false;
14729       }
14730     }
14731   }
14732
14733   if (addTest) {
14734     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14735     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14736   }
14737
14738   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14739   // a <  b ?  0 : -1 -> RES = setcc_carry
14740   // a >= b ? -1 :  0 -> RES = setcc_carry
14741   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14742   if (Cond.getOpcode() == X86ISD::SUB) {
14743     Cond = ConvertCmpIfNecessary(Cond, DAG);
14744     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14745
14746     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14747         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14748       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14749                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14750                                 Cond);
14751       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14752         return DAG.getNOT(DL, Res, Res.getValueType());
14753       return Res;
14754     }
14755   }
14756
14757   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14758   // widen the cmov and push the truncate through. This avoids introducing a new
14759   // branch during isel and doesn't add any extensions.
14760   if (Op.getValueType() == MVT::i8 &&
14761       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14762     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14763     if (T1.getValueType() == T2.getValueType() &&
14764         // Blacklist CopyFromReg to avoid partial register stalls.
14765         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14766       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14767       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14768       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14769     }
14770   }
14771
14772   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14773   // condition is true.
14774   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14775   SDValue Ops[] = { Op2, Op1, CC, Cond };
14776   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14777 }
14778
14779 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14780                                        const X86Subtarget *Subtarget,
14781                                        SelectionDAG &DAG) {
14782   MVT VT = Op->getSimpleValueType(0);
14783   SDValue In = Op->getOperand(0);
14784   MVT InVT = In.getSimpleValueType();
14785   MVT VTElt = VT.getVectorElementType();
14786   MVT InVTElt = InVT.getVectorElementType();
14787   SDLoc dl(Op);
14788
14789   // SKX processor
14790   if ((InVTElt == MVT::i1) &&
14791       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14792         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14793
14794        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14795         VTElt.getSizeInBits() <= 16)) ||
14796
14797        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14798         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14799
14800        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14801         VTElt.getSizeInBits() >= 32))))
14802     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14803
14804   unsigned int NumElts = VT.getVectorNumElements();
14805
14806   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14807     return SDValue();
14808
14809   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14810     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14811       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14812     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14813   }
14814
14815   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14816   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14817   SDValue NegOne =
14818    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14819                    ExtVT);
14820   SDValue Zero =
14821    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14822
14823   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14824   if (VT.is512BitVector())
14825     return V;
14826   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14827 }
14828
14829 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14830                                              const X86Subtarget *Subtarget,
14831                                              SelectionDAG &DAG) {
14832   SDValue In = Op->getOperand(0);
14833   MVT VT = Op->getSimpleValueType(0);
14834   MVT InVT = In.getSimpleValueType();
14835   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14836
14837   MVT InSVT = InVT.getScalarType();
14838   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14839
14840   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14841     return SDValue();
14842   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14843     return SDValue();
14844
14845   SDLoc dl(Op);
14846
14847   // SSE41 targets can use the pmovsx* instructions directly.
14848   if (Subtarget->hasSSE41())
14849     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14850
14851   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14852   SDValue Curr = In;
14853   MVT CurrVT = InVT;
14854
14855   // As SRAI is only available on i16/i32 types, we expand only up to i32
14856   // and handle i64 separately.
14857   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14858     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14859     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14860     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14861     Curr = DAG.getBitcast(CurrVT, Curr);
14862   }
14863
14864   SDValue SignExt = Curr;
14865   if (CurrVT != InVT) {
14866     unsigned SignExtShift =
14867         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14868     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14869                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14870   }
14871
14872   if (CurrVT == VT)
14873     return SignExt;
14874
14875   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14876     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14877                                DAG.getConstant(31, dl, MVT::i8));
14878     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14879     return DAG.getBitcast(VT, Ext);
14880   }
14881
14882   return SDValue();
14883 }
14884
14885 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14886                                 SelectionDAG &DAG) {
14887   MVT VT = Op->getSimpleValueType(0);
14888   SDValue In = Op->getOperand(0);
14889   MVT InVT = In.getSimpleValueType();
14890   SDLoc dl(Op);
14891
14892   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14893     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14894
14895   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14896       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14897       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14898     return SDValue();
14899
14900   if (Subtarget->hasInt256())
14901     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14902
14903   // Optimize vectors in AVX mode
14904   // Sign extend  v8i16 to v8i32 and
14905   //              v4i32 to v4i64
14906   //
14907   // Divide input vector into two parts
14908   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14909   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14910   // concat the vectors to original VT
14911
14912   unsigned NumElems = InVT.getVectorNumElements();
14913   SDValue Undef = DAG.getUNDEF(InVT);
14914
14915   SmallVector<int,8> ShufMask1(NumElems, -1);
14916   for (unsigned i = 0; i != NumElems/2; ++i)
14917     ShufMask1[i] = i;
14918
14919   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14920
14921   SmallVector<int,8> ShufMask2(NumElems, -1);
14922   for (unsigned i = 0; i != NumElems/2; ++i)
14923     ShufMask2[i] = i + NumElems/2;
14924
14925   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14926
14927   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14928                                 VT.getVectorNumElements()/2);
14929
14930   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14931   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14932
14933   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14934 }
14935
14936 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14937 // may emit an illegal shuffle but the expansion is still better than scalar
14938 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14939 // we'll emit a shuffle and a arithmetic shift.
14940 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14941 // TODO: It is possible to support ZExt by zeroing the undef values during
14942 // the shuffle phase or after the shuffle.
14943 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14944                                  SelectionDAG &DAG) {
14945   MVT RegVT = Op.getSimpleValueType();
14946   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14947   assert(RegVT.isInteger() &&
14948          "We only custom lower integer vector sext loads.");
14949
14950   // Nothing useful we can do without SSE2 shuffles.
14951   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14952
14953   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14954   SDLoc dl(Ld);
14955   EVT MemVT = Ld->getMemoryVT();
14956   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14957   unsigned RegSz = RegVT.getSizeInBits();
14958
14959   ISD::LoadExtType Ext = Ld->getExtensionType();
14960
14961   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14962          && "Only anyext and sext are currently implemented.");
14963   assert(MemVT != RegVT && "Cannot extend to the same type");
14964   assert(MemVT.isVector() && "Must load a vector from memory");
14965
14966   unsigned NumElems = RegVT.getVectorNumElements();
14967   unsigned MemSz = MemVT.getSizeInBits();
14968   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14969
14970   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14971     // The only way in which we have a legal 256-bit vector result but not the
14972     // integer 256-bit operations needed to directly lower a sextload is if we
14973     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14974     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14975     // correctly legalized. We do this late to allow the canonical form of
14976     // sextload to persist throughout the rest of the DAG combiner -- it wants
14977     // to fold together any extensions it can, and so will fuse a sign_extend
14978     // of an sextload into a sextload targeting a wider value.
14979     SDValue Load;
14980     if (MemSz == 128) {
14981       // Just switch this to a normal load.
14982       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14983                                        "it must be a legal 128-bit vector "
14984                                        "type!");
14985       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14986                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14987                   Ld->isInvariant(), Ld->getAlignment());
14988     } else {
14989       assert(MemSz < 128 &&
14990              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14991       // Do an sext load to a 128-bit vector type. We want to use the same
14992       // number of elements, but elements half as wide. This will end up being
14993       // recursively lowered by this routine, but will succeed as we definitely
14994       // have all the necessary features if we're using AVX1.
14995       EVT HalfEltVT =
14996           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14997       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14998       Load =
14999           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15000                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15001                          Ld->isNonTemporal(), Ld->isInvariant(),
15002                          Ld->getAlignment());
15003     }
15004
15005     // Replace chain users with the new chain.
15006     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15007     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15008
15009     // Finally, do a normal sign-extend to the desired register.
15010     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15011   }
15012
15013   // All sizes must be a power of two.
15014   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15015          "Non-power-of-two elements are not custom lowered!");
15016
15017   // Attempt to load the original value using scalar loads.
15018   // Find the largest scalar type that divides the total loaded size.
15019   MVT SclrLoadTy = MVT::i8;
15020   for (MVT Tp : MVT::integer_valuetypes()) {
15021     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15022       SclrLoadTy = Tp;
15023     }
15024   }
15025
15026   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15027   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15028       (64 <= MemSz))
15029     SclrLoadTy = MVT::f64;
15030
15031   // Calculate the number of scalar loads that we need to perform
15032   // in order to load our vector from memory.
15033   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15034
15035   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15036          "Can only lower sext loads with a single scalar load!");
15037
15038   unsigned loadRegZize = RegSz;
15039   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15040     loadRegZize = 128;
15041
15042   // Represent our vector as a sequence of elements which are the
15043   // largest scalar that we can load.
15044   EVT LoadUnitVecVT = EVT::getVectorVT(
15045       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15046
15047   // Represent the data using the same element type that is stored in
15048   // memory. In practice, we ''widen'' MemVT.
15049   EVT WideVecVT =
15050       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15051                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15052
15053   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15054          "Invalid vector type");
15055
15056   // We can't shuffle using an illegal type.
15057   assert(TLI.isTypeLegal(WideVecVT) &&
15058          "We only lower types that form legal widened vector types");
15059
15060   SmallVector<SDValue, 8> Chains;
15061   SDValue Ptr = Ld->getBasePtr();
15062   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15063                                       TLI.getPointerTy(DAG.getDataLayout()));
15064   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15065
15066   for (unsigned i = 0; i < NumLoads; ++i) {
15067     // Perform a single load.
15068     SDValue ScalarLoad =
15069         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15070                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15071                     Ld->getAlignment());
15072     Chains.push_back(ScalarLoad.getValue(1));
15073     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15074     // another round of DAGCombining.
15075     if (i == 0)
15076       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15077     else
15078       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15079                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15080
15081     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15082   }
15083
15084   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15085
15086   // Bitcast the loaded value to a vector of the original element type, in
15087   // the size of the target vector type.
15088   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15089   unsigned SizeRatio = RegSz / MemSz;
15090
15091   if (Ext == ISD::SEXTLOAD) {
15092     // If we have SSE4.1, we can directly emit a VSEXT node.
15093     if (Subtarget->hasSSE41()) {
15094       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15095       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15096       return Sext;
15097     }
15098
15099     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15100     // lanes.
15101     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15102            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15103
15104     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15105     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15106     return Shuff;
15107   }
15108
15109   // Redistribute the loaded elements into the different locations.
15110   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15111   for (unsigned i = 0; i != NumElems; ++i)
15112     ShuffleVec[i * SizeRatio] = i;
15113
15114   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15115                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15116
15117   // Bitcast to the requested type.
15118   Shuff = DAG.getBitcast(RegVT, Shuff);
15119   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15120   return Shuff;
15121 }
15122
15123 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15124 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15125 // from the AND / OR.
15126 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15127   Opc = Op.getOpcode();
15128   if (Opc != ISD::OR && Opc != ISD::AND)
15129     return false;
15130   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15131           Op.getOperand(0).hasOneUse() &&
15132           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15133           Op.getOperand(1).hasOneUse());
15134 }
15135
15136 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15137 // 1 and that the SETCC node has a single use.
15138 static bool isXor1OfSetCC(SDValue Op) {
15139   if (Op.getOpcode() != ISD::XOR)
15140     return false;
15141   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15142   if (N1C && N1C->getAPIntValue() == 1) {
15143     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15144       Op.getOperand(0).hasOneUse();
15145   }
15146   return false;
15147 }
15148
15149 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15150   bool addTest = true;
15151   SDValue Chain = Op.getOperand(0);
15152   SDValue Cond  = Op.getOperand(1);
15153   SDValue Dest  = Op.getOperand(2);
15154   SDLoc dl(Op);
15155   SDValue CC;
15156   bool Inverted = false;
15157
15158   if (Cond.getOpcode() == ISD::SETCC) {
15159     // Check for setcc([su]{add,sub,mul}o == 0).
15160     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15161         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15162         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15163         Cond.getOperand(0).getResNo() == 1 &&
15164         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15165          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15166          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15167          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15168          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15169          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15170       Inverted = true;
15171       Cond = Cond.getOperand(0);
15172     } else {
15173       SDValue NewCond = LowerSETCC(Cond, DAG);
15174       if (NewCond.getNode())
15175         Cond = NewCond;
15176     }
15177   }
15178 #if 0
15179   // FIXME: LowerXALUO doesn't handle these!!
15180   else if (Cond.getOpcode() == X86ISD::ADD  ||
15181            Cond.getOpcode() == X86ISD::SUB  ||
15182            Cond.getOpcode() == X86ISD::SMUL ||
15183            Cond.getOpcode() == X86ISD::UMUL)
15184     Cond = LowerXALUO(Cond, DAG);
15185 #endif
15186
15187   // Look pass (and (setcc_carry (cmp ...)), 1).
15188   if (Cond.getOpcode() == ISD::AND &&
15189       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15190     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15191     if (C && C->getAPIntValue() == 1)
15192       Cond = Cond.getOperand(0);
15193   }
15194
15195   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15196   // setting operand in place of the X86ISD::SETCC.
15197   unsigned CondOpcode = Cond.getOpcode();
15198   if (CondOpcode == X86ISD::SETCC ||
15199       CondOpcode == X86ISD::SETCC_CARRY) {
15200     CC = Cond.getOperand(0);
15201
15202     SDValue Cmp = Cond.getOperand(1);
15203     unsigned Opc = Cmp.getOpcode();
15204     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15205     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15206       Cond = Cmp;
15207       addTest = false;
15208     } else {
15209       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15210       default: break;
15211       case X86::COND_O:
15212       case X86::COND_B:
15213         // These can only come from an arithmetic instruction with overflow,
15214         // e.g. SADDO, UADDO.
15215         Cond = Cond.getNode()->getOperand(1);
15216         addTest = false;
15217         break;
15218       }
15219     }
15220   }
15221   CondOpcode = Cond.getOpcode();
15222   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15223       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15224       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15225        Cond.getOperand(0).getValueType() != MVT::i8)) {
15226     SDValue LHS = Cond.getOperand(0);
15227     SDValue RHS = Cond.getOperand(1);
15228     unsigned X86Opcode;
15229     unsigned X86Cond;
15230     SDVTList VTs;
15231     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15232     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15233     // X86ISD::INC).
15234     switch (CondOpcode) {
15235     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15236     case ISD::SADDO:
15237       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15238         if (C->isOne()) {
15239           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15240           break;
15241         }
15242       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15243     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15244     case ISD::SSUBO:
15245       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15246         if (C->isOne()) {
15247           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15248           break;
15249         }
15250       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15251     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15252     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15253     default: llvm_unreachable("unexpected overflowing operator");
15254     }
15255     if (Inverted)
15256       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15257     if (CondOpcode == ISD::UMULO)
15258       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15259                           MVT::i32);
15260     else
15261       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15262
15263     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15264
15265     if (CondOpcode == ISD::UMULO)
15266       Cond = X86Op.getValue(2);
15267     else
15268       Cond = X86Op.getValue(1);
15269
15270     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15271     addTest = false;
15272   } else {
15273     unsigned CondOpc;
15274     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15275       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15276       if (CondOpc == ISD::OR) {
15277         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15278         // two branches instead of an explicit OR instruction with a
15279         // separate test.
15280         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15281             isX86LogicalCmp(Cmp)) {
15282           CC = Cond.getOperand(0).getOperand(0);
15283           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15284                               Chain, Dest, CC, Cmp);
15285           CC = Cond.getOperand(1).getOperand(0);
15286           Cond = Cmp;
15287           addTest = false;
15288         }
15289       } else { // ISD::AND
15290         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15291         // two branches instead of an explicit AND instruction with a
15292         // separate test. However, we only do this if this block doesn't
15293         // have a fall-through edge, because this requires an explicit
15294         // jmp when the condition is false.
15295         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15296             isX86LogicalCmp(Cmp) &&
15297             Op.getNode()->hasOneUse()) {
15298           X86::CondCode CCode =
15299             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15300           CCode = X86::GetOppositeBranchCondition(CCode);
15301           CC = DAG.getConstant(CCode, dl, MVT::i8);
15302           SDNode *User = *Op.getNode()->use_begin();
15303           // Look for an unconditional branch following this conditional branch.
15304           // We need this because we need to reverse the successors in order
15305           // to implement FCMP_OEQ.
15306           if (User->getOpcode() == ISD::BR) {
15307             SDValue FalseBB = User->getOperand(1);
15308             SDNode *NewBR =
15309               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15310             assert(NewBR == User);
15311             (void)NewBR;
15312             Dest = FalseBB;
15313
15314             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15315                                 Chain, Dest, CC, Cmp);
15316             X86::CondCode CCode =
15317               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15318             CCode = X86::GetOppositeBranchCondition(CCode);
15319             CC = DAG.getConstant(CCode, dl, MVT::i8);
15320             Cond = Cmp;
15321             addTest = false;
15322           }
15323         }
15324       }
15325     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15326       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15327       // It should be transformed during dag combiner except when the condition
15328       // is set by a arithmetics with overflow node.
15329       X86::CondCode CCode =
15330         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15331       CCode = X86::GetOppositeBranchCondition(CCode);
15332       CC = DAG.getConstant(CCode, dl, MVT::i8);
15333       Cond = Cond.getOperand(0).getOperand(1);
15334       addTest = false;
15335     } else if (Cond.getOpcode() == ISD::SETCC &&
15336                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15337       // For FCMP_OEQ, we can emit
15338       // two branches instead of an explicit AND instruction with a
15339       // separate test. However, we only do this if this block doesn't
15340       // have a fall-through edge, because this requires an explicit
15341       // jmp when the condition is false.
15342       if (Op.getNode()->hasOneUse()) {
15343         SDNode *User = *Op.getNode()->use_begin();
15344         // Look for an unconditional branch following this conditional branch.
15345         // We need this because we need to reverse the successors in order
15346         // to implement FCMP_OEQ.
15347         if (User->getOpcode() == ISD::BR) {
15348           SDValue FalseBB = User->getOperand(1);
15349           SDNode *NewBR =
15350             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15351           assert(NewBR == User);
15352           (void)NewBR;
15353           Dest = FalseBB;
15354
15355           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15356                                     Cond.getOperand(0), Cond.getOperand(1));
15357           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15358           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15359           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15360                               Chain, Dest, CC, Cmp);
15361           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15362           Cond = Cmp;
15363           addTest = false;
15364         }
15365       }
15366     } else if (Cond.getOpcode() == ISD::SETCC &&
15367                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15368       // For FCMP_UNE, we can emit
15369       // two branches instead of an explicit AND instruction with a
15370       // separate test. However, we only do this if this block doesn't
15371       // have a fall-through edge, because this requires an explicit
15372       // jmp when the condition is false.
15373       if (Op.getNode()->hasOneUse()) {
15374         SDNode *User = *Op.getNode()->use_begin();
15375         // Look for an unconditional branch following this conditional branch.
15376         // We need this because we need to reverse the successors in order
15377         // to implement FCMP_UNE.
15378         if (User->getOpcode() == ISD::BR) {
15379           SDValue FalseBB = User->getOperand(1);
15380           SDNode *NewBR =
15381             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15382           assert(NewBR == User);
15383           (void)NewBR;
15384
15385           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15386                                     Cond.getOperand(0), Cond.getOperand(1));
15387           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15388           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15389           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15390                               Chain, Dest, CC, Cmp);
15391           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15392           Cond = Cmp;
15393           addTest = false;
15394           Dest = FalseBB;
15395         }
15396       }
15397     }
15398   }
15399
15400   if (addTest) {
15401     // Look pass the truncate if the high bits are known zero.
15402     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15403         Cond = Cond.getOperand(0);
15404
15405     // We know the result of AND is compared against zero. Try to match
15406     // it to BT.
15407     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15408       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15409       if (NewSetCC.getNode()) {
15410         CC = NewSetCC.getOperand(0);
15411         Cond = NewSetCC.getOperand(1);
15412         addTest = false;
15413       }
15414     }
15415   }
15416
15417   if (addTest) {
15418     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15419     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15420     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15421   }
15422   Cond = ConvertCmpIfNecessary(Cond, DAG);
15423   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15424                      Chain, Dest, CC, Cond);
15425 }
15426
15427 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15428 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15429 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15430 // that the guard pages used by the OS virtual memory manager are allocated in
15431 // correct sequence.
15432 SDValue
15433 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15434                                            SelectionDAG &DAG) const {
15435   MachineFunction &MF = DAG.getMachineFunction();
15436   bool SplitStack = MF.shouldSplitStack();
15437   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15438                SplitStack;
15439   SDLoc dl(Op);
15440
15441   if (!Lower) {
15442     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15443     SDNode* Node = Op.getNode();
15444
15445     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15446     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15447         " not tell us which reg is the stack pointer!");
15448     EVT VT = Node->getValueType(0);
15449     SDValue Tmp1 = SDValue(Node, 0);
15450     SDValue Tmp2 = SDValue(Node, 1);
15451     SDValue Tmp3 = Node->getOperand(2);
15452     SDValue Chain = Tmp1.getOperand(0);
15453
15454     // Chain the dynamic stack allocation so that it doesn't modify the stack
15455     // pointer when other instructions are using the stack.
15456     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15457         SDLoc(Node));
15458
15459     SDValue Size = Tmp2.getOperand(1);
15460     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15461     Chain = SP.getValue(1);
15462     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15463     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15464     unsigned StackAlign = TFI.getStackAlignment();
15465     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15466     if (Align > StackAlign)
15467       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15468           DAG.getConstant(-(uint64_t)Align, dl, VT));
15469     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15470
15471     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15472         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15473         SDLoc(Node));
15474
15475     SDValue Ops[2] = { Tmp1, Tmp2 };
15476     return DAG.getMergeValues(Ops, dl);
15477   }
15478
15479   // Get the inputs.
15480   SDValue Chain = Op.getOperand(0);
15481   SDValue Size  = Op.getOperand(1);
15482   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15483   EVT VT = Op.getNode()->getValueType(0);
15484
15485   bool Is64Bit = Subtarget->is64Bit();
15486   MVT SPTy = getPointerTy(DAG.getDataLayout());
15487
15488   if (SplitStack) {
15489     MachineRegisterInfo &MRI = MF.getRegInfo();
15490
15491     if (Is64Bit) {
15492       // The 64 bit implementation of segmented stacks needs to clobber both r10
15493       // r11. This makes it impossible to use it along with nested parameters.
15494       const Function *F = MF.getFunction();
15495
15496       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15497            I != E; ++I)
15498         if (I->hasNestAttr())
15499           report_fatal_error("Cannot use segmented stacks with functions that "
15500                              "have nested arguments.");
15501     }
15502
15503     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15504     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15505     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15506     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15507                                 DAG.getRegister(Vreg, SPTy));
15508     SDValue Ops1[2] = { Value, Chain };
15509     return DAG.getMergeValues(Ops1, dl);
15510   } else {
15511     SDValue Flag;
15512     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15513
15514     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15515     Flag = Chain.getValue(1);
15516     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15517
15518     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15519
15520     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15521     unsigned SPReg = RegInfo->getStackRegister();
15522     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15523     Chain = SP.getValue(1);
15524
15525     if (Align) {
15526       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15527                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15528       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15529     }
15530
15531     SDValue Ops1[2] = { SP, Chain };
15532     return DAG.getMergeValues(Ops1, dl);
15533   }
15534 }
15535
15536 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15537   MachineFunction &MF = DAG.getMachineFunction();
15538   auto PtrVT = getPointerTy(MF.getDataLayout());
15539   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15540
15541   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15542   SDLoc DL(Op);
15543
15544   if (!Subtarget->is64Bit() ||
15545       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15546     // vastart just stores the address of the VarArgsFrameIndex slot into the
15547     // memory location argument.
15548     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15549     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15550                         MachinePointerInfo(SV), false, false, 0);
15551   }
15552
15553   // __va_list_tag:
15554   //   gp_offset         (0 - 6 * 8)
15555   //   fp_offset         (48 - 48 + 8 * 16)
15556   //   overflow_arg_area (point to parameters coming in memory).
15557   //   reg_save_area
15558   SmallVector<SDValue, 8> MemOps;
15559   SDValue FIN = Op.getOperand(1);
15560   // Store gp_offset
15561   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15562                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15563                                                DL, MVT::i32),
15564                                FIN, MachinePointerInfo(SV), false, false, 0);
15565   MemOps.push_back(Store);
15566
15567   // Store fp_offset
15568   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15569   Store = DAG.getStore(Op.getOperand(0), DL,
15570                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15571                                        MVT::i32),
15572                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15573   MemOps.push_back(Store);
15574
15575   // Store ptr to overflow_arg_area
15576   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15577   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15578   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15579                        MachinePointerInfo(SV, 8),
15580                        false, false, 0);
15581   MemOps.push_back(Store);
15582
15583   // Store ptr to reg_save_area.
15584   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15585       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15586   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15587   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15588       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15589   MemOps.push_back(Store);
15590   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15591 }
15592
15593 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15594   assert(Subtarget->is64Bit() &&
15595          "LowerVAARG only handles 64-bit va_arg!");
15596   assert(Op.getNode()->getNumOperands() == 4);
15597
15598   MachineFunction &MF = DAG.getMachineFunction();
15599   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15600     // The Win64 ABI uses char* instead of a structure.
15601     return DAG.expandVAArg(Op.getNode());
15602
15603   SDValue Chain = Op.getOperand(0);
15604   SDValue SrcPtr = Op.getOperand(1);
15605   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15606   unsigned Align = Op.getConstantOperandVal(3);
15607   SDLoc dl(Op);
15608
15609   EVT ArgVT = Op.getNode()->getValueType(0);
15610   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15611   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15612   uint8_t ArgMode;
15613
15614   // Decide which area this value should be read from.
15615   // TODO: Implement the AMD64 ABI in its entirety. This simple
15616   // selection mechanism works only for the basic types.
15617   if (ArgVT == MVT::f80) {
15618     llvm_unreachable("va_arg for f80 not yet implemented");
15619   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15620     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15621   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15622     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15623   } else {
15624     llvm_unreachable("Unhandled argument type in LowerVAARG");
15625   }
15626
15627   if (ArgMode == 2) {
15628     // Sanity Check: Make sure using fp_offset makes sense.
15629     assert(!Subtarget->useSoftFloat() &&
15630            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15631            Subtarget->hasSSE1());
15632   }
15633
15634   // Insert VAARG_64 node into the DAG
15635   // VAARG_64 returns two values: Variable Argument Address, Chain
15636   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15637                        DAG.getConstant(ArgMode, dl, MVT::i8),
15638                        DAG.getConstant(Align, dl, MVT::i32)};
15639   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15640   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15641                                           VTs, InstOps, MVT::i64,
15642                                           MachinePointerInfo(SV),
15643                                           /*Align=*/0,
15644                                           /*Volatile=*/false,
15645                                           /*ReadMem=*/true,
15646                                           /*WriteMem=*/true);
15647   Chain = VAARG.getValue(1);
15648
15649   // Load the next argument and return it
15650   return DAG.getLoad(ArgVT, dl,
15651                      Chain,
15652                      VAARG,
15653                      MachinePointerInfo(),
15654                      false, false, false, 0);
15655 }
15656
15657 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15658                            SelectionDAG &DAG) {
15659   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15660   // where a va_list is still an i8*.
15661   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15662   if (Subtarget->isCallingConvWin64(
15663         DAG.getMachineFunction().getFunction()->getCallingConv()))
15664     // Probably a Win64 va_copy.
15665     return DAG.expandVACopy(Op.getNode());
15666
15667   SDValue Chain = Op.getOperand(0);
15668   SDValue DstPtr = Op.getOperand(1);
15669   SDValue SrcPtr = Op.getOperand(2);
15670   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15671   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15672   SDLoc DL(Op);
15673
15674   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15675                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15676                        false, false,
15677                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15678 }
15679
15680 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15681 // amount is a constant. Takes immediate version of shift as input.
15682 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15683                                           SDValue SrcOp, uint64_t ShiftAmt,
15684                                           SelectionDAG &DAG) {
15685   MVT ElementType = VT.getVectorElementType();
15686
15687   // Fold this packed shift into its first operand if ShiftAmt is 0.
15688   if (ShiftAmt == 0)
15689     return SrcOp;
15690
15691   // Check for ShiftAmt >= element width
15692   if (ShiftAmt >= ElementType.getSizeInBits()) {
15693     if (Opc == X86ISD::VSRAI)
15694       ShiftAmt = ElementType.getSizeInBits() - 1;
15695     else
15696       return DAG.getConstant(0, dl, VT);
15697   }
15698
15699   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15700          && "Unknown target vector shift-by-constant node");
15701
15702   // Fold this packed vector shift into a build vector if SrcOp is a
15703   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15704   if (VT == SrcOp.getSimpleValueType() &&
15705       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15706     SmallVector<SDValue, 8> Elts;
15707     unsigned NumElts = SrcOp->getNumOperands();
15708     ConstantSDNode *ND;
15709
15710     switch(Opc) {
15711     default: llvm_unreachable(nullptr);
15712     case X86ISD::VSHLI:
15713       for (unsigned i=0; i!=NumElts; ++i) {
15714         SDValue CurrentOp = SrcOp->getOperand(i);
15715         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15716           Elts.push_back(CurrentOp);
15717           continue;
15718         }
15719         ND = cast<ConstantSDNode>(CurrentOp);
15720         const APInt &C = ND->getAPIntValue();
15721         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15722       }
15723       break;
15724     case X86ISD::VSRLI:
15725       for (unsigned i=0; i!=NumElts; ++i) {
15726         SDValue CurrentOp = SrcOp->getOperand(i);
15727         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15728           Elts.push_back(CurrentOp);
15729           continue;
15730         }
15731         ND = cast<ConstantSDNode>(CurrentOp);
15732         const APInt &C = ND->getAPIntValue();
15733         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15734       }
15735       break;
15736     case X86ISD::VSRAI:
15737       for (unsigned i=0; i!=NumElts; ++i) {
15738         SDValue CurrentOp = SrcOp->getOperand(i);
15739         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15740           Elts.push_back(CurrentOp);
15741           continue;
15742         }
15743         ND = cast<ConstantSDNode>(CurrentOp);
15744         const APInt &C = ND->getAPIntValue();
15745         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15746       }
15747       break;
15748     }
15749
15750     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15751   }
15752
15753   return DAG.getNode(Opc, dl, VT, SrcOp,
15754                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15755 }
15756
15757 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15758 // may or may not be a constant. Takes immediate version of shift as input.
15759 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15760                                    SDValue SrcOp, SDValue ShAmt,
15761                                    SelectionDAG &DAG) {
15762   MVT SVT = ShAmt.getSimpleValueType();
15763   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15764
15765   // Catch shift-by-constant.
15766   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15767     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15768                                       CShAmt->getZExtValue(), DAG);
15769
15770   // Change opcode to non-immediate version
15771   switch (Opc) {
15772     default: llvm_unreachable("Unknown target vector shift node");
15773     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15774     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15775     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15776   }
15777
15778   const X86Subtarget &Subtarget =
15779       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15780   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15781       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15782     // Let the shuffle legalizer expand this shift amount node.
15783     SDValue Op0 = ShAmt.getOperand(0);
15784     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15785     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15786   } else {
15787     // Need to build a vector containing shift amount.
15788     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15789     SmallVector<SDValue, 4> ShOps;
15790     ShOps.push_back(ShAmt);
15791     if (SVT == MVT::i32) {
15792       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15793       ShOps.push_back(DAG.getUNDEF(SVT));
15794     }
15795     ShOps.push_back(DAG.getUNDEF(SVT));
15796
15797     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15798     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15799   }
15800
15801   // The return type has to be a 128-bit type with the same element
15802   // type as the input type.
15803   MVT EltVT = VT.getVectorElementType();
15804   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15805
15806   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15807   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15808 }
15809
15810 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15811 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15812 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15813 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15814                                     SDValue PreservedSrc,
15815                                     const X86Subtarget *Subtarget,
15816                                     SelectionDAG &DAG) {
15817     EVT VT = Op.getValueType();
15818     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15819                                   MVT::i1, VT.getVectorNumElements());
15820     SDValue VMask = SDValue();
15821     unsigned OpcodeSelect = ISD::VSELECT;
15822     SDLoc dl(Op);
15823
15824     assert(MaskVT.isSimple() && "invalid mask type");
15825
15826     if (isAllOnes(Mask))
15827       return Op;
15828
15829     if (MaskVT.bitsGT(Mask.getValueType())) {
15830       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15831                                          MaskVT.getSizeInBits());
15832       VMask = DAG.getBitcast(MaskVT,
15833                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15834     } else {
15835       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15836                                        Mask.getValueType().getSizeInBits());
15837       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15838       // are extracted by EXTRACT_SUBVECTOR.
15839       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15840                           DAG.getBitcast(BitcastVT, Mask),
15841                           DAG.getIntPtrConstant(0, dl));
15842     }
15843
15844     switch (Op.getOpcode()) {
15845       default: break;
15846       case X86ISD::PCMPEQM:
15847       case X86ISD::PCMPGTM:
15848       case X86ISD::CMPM:
15849       case X86ISD::CMPMU:
15850         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15851       case X86ISD::VFPCLASS:
15852         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15853       case X86ISD::VTRUNC:
15854       case X86ISD::VTRUNCS:
15855       case X86ISD::VTRUNCUS:
15856         // We can't use ISD::VSELECT here because it is not always "Legal"
15857         // for the destination type. For example vpmovqb require only AVX512
15858         // and vselect that can operate on byte element type require BWI
15859         OpcodeSelect = X86ISD::SELECT;
15860         break;
15861     }
15862     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15863       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15864     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15865 }
15866
15867 /// \brief Creates an SDNode for a predicated scalar operation.
15868 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15869 /// The mask is coming as MVT::i8 and it should be truncated
15870 /// to MVT::i1 while lowering masking intrinsics.
15871 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15872 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15873 /// for a scalar instruction.
15874 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15875                                     SDValue PreservedSrc,
15876                                     const X86Subtarget *Subtarget,
15877                                     SelectionDAG &DAG) {
15878   if (isAllOnes(Mask))
15879     return Op;
15880
15881   EVT VT = Op.getValueType();
15882   SDLoc dl(Op);
15883   // The mask should be of type MVT::i1
15884   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15885
15886   if (Op.getOpcode() == X86ISD::FSETCC)
15887     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15888
15889   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15890     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15891   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15892 }
15893
15894 static int getSEHRegistrationNodeSize(const Function *Fn) {
15895   if (!Fn->hasPersonalityFn())
15896     report_fatal_error(
15897         "querying registration node size for function without personality");
15898   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15899   // WinEHStatePass for the full struct definition.
15900   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15901   case EHPersonality::MSVC_X86SEH: return 24;
15902   case EHPersonality::MSVC_CXX: return 16;
15903   default: break;
15904   }
15905   report_fatal_error("can only recover FP for MSVC EH personality functions");
15906 }
15907
15908 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15909 /// function or when returning to a parent frame after catching an exception, we
15910 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15911 /// Here's the math:
15912 ///   RegNodeBase = EntryEBP - RegNodeSize
15913 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15914 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15915 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15916 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15917                                    SDValue EntryEBP) {
15918   MachineFunction &MF = DAG.getMachineFunction();
15919   SDLoc dl;
15920
15921   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15922   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15923
15924   // It's possible that the parent function no longer has a personality function
15925   // if the exceptional code was optimized away, in which case we just return
15926   // the incoming EBP.
15927   if (!Fn->hasPersonalityFn())
15928     return EntryEBP;
15929
15930   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
15931
15932   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
15933   // registration.
15934   MCSymbol *OffsetSym =
15935       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
15936           GlobalValue::getRealLinkageName(Fn->getName()));
15937   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
15938   SDValue RegNodeFrameOffset =
15939       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
15940
15941   // RegNodeBase = EntryEBP - RegNodeSize
15942   // ParentFP = RegNodeBase - RegNodeFrameOffset
15943   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
15944                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
15945   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
15946 }
15947
15948 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15949                                        SelectionDAG &DAG) {
15950   SDLoc dl(Op);
15951   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15952   EVT VT = Op.getValueType();
15953   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15954   if (IntrData) {
15955     switch(IntrData->Type) {
15956     case INTR_TYPE_1OP:
15957       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15958     case INTR_TYPE_2OP:
15959       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15960         Op.getOperand(2));
15961     case INTR_TYPE_2OP_IMM8:
15962       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15963                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
15964     case INTR_TYPE_3OP:
15965       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15966         Op.getOperand(2), Op.getOperand(3));
15967     case INTR_TYPE_4OP:
15968       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15969         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
15970     case INTR_TYPE_1OP_MASK_RM: {
15971       SDValue Src = Op.getOperand(1);
15972       SDValue PassThru = Op.getOperand(2);
15973       SDValue Mask = Op.getOperand(3);
15974       SDValue RoundingMode;
15975       // We allways add rounding mode to the Node.
15976       // If the rounding mode is not specified, we add the
15977       // "current direction" mode.
15978       if (Op.getNumOperands() == 4)
15979         RoundingMode =
15980           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15981       else
15982         RoundingMode = Op.getOperand(4);
15983       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15984       if (IntrWithRoundingModeOpcode != 0)
15985         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
15986             X86::STATIC_ROUNDING::CUR_DIRECTION)
15987           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15988                                       dl, Op.getValueType(), Src, RoundingMode),
15989                                       Mask, PassThru, Subtarget, DAG);
15990       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15991                                               RoundingMode),
15992                                   Mask, PassThru, Subtarget, DAG);
15993     }
15994     case INTR_TYPE_1OP_MASK: {
15995       SDValue Src = Op.getOperand(1);
15996       SDValue PassThru = Op.getOperand(2);
15997       SDValue Mask = Op.getOperand(3);
15998       // We add rounding mode to the Node when
15999       //   - RM Opcode is specified and
16000       //   - RM is not "current direction".
16001       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16002       if (IntrWithRoundingModeOpcode != 0) {
16003         SDValue Rnd = Op.getOperand(4);
16004         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16005         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16006           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16007                                       dl, Op.getValueType(),
16008                                       Src, Rnd),
16009                                       Mask, PassThru, Subtarget, DAG);
16010         }
16011       }
16012       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16013                                   Mask, PassThru, Subtarget, DAG);
16014     }
16015     case INTR_TYPE_SCALAR_MASK: {
16016       SDValue Src1 = Op.getOperand(1);
16017       SDValue Src2 = Op.getOperand(2);
16018       SDValue passThru = Op.getOperand(3);
16019       SDValue Mask = Op.getOperand(4);
16020       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16021                                   Mask, passThru, Subtarget, DAG);
16022     }
16023     case INTR_TYPE_SCALAR_MASK_RM: {
16024       SDValue Src1 = Op.getOperand(1);
16025       SDValue Src2 = Op.getOperand(2);
16026       SDValue Src0 = Op.getOperand(3);
16027       SDValue Mask = Op.getOperand(4);
16028       // There are 2 kinds of intrinsics in this group:
16029       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16030       // (2) With rounding mode and sae - 7 operands.
16031       if (Op.getNumOperands() == 6) {
16032         SDValue Sae  = Op.getOperand(5);
16033         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16034         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16035                                                 Sae),
16036                                     Mask, Src0, Subtarget, DAG);
16037       }
16038       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16039       SDValue RoundingMode  = Op.getOperand(5);
16040       SDValue Sae  = Op.getOperand(6);
16041       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16042                                               RoundingMode, Sae),
16043                                   Mask, Src0, Subtarget, DAG);
16044     }
16045     case INTR_TYPE_2OP_MASK:
16046     case INTR_TYPE_2OP_IMM8_MASK: {
16047       SDValue Src1 = Op.getOperand(1);
16048       SDValue Src2 = Op.getOperand(2);
16049       SDValue PassThru = Op.getOperand(3);
16050       SDValue Mask = Op.getOperand(4);
16051
16052       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16053         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16054
16055       // We specify 2 possible opcodes for intrinsics with rounding modes.
16056       // First, we check if the intrinsic may have non-default rounding mode,
16057       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16058       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16059       if (IntrWithRoundingModeOpcode != 0) {
16060         SDValue Rnd = Op.getOperand(5);
16061         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16062         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16063           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16064                                       dl, Op.getValueType(),
16065                                       Src1, Src2, Rnd),
16066                                       Mask, PassThru, Subtarget, DAG);
16067         }
16068       }
16069       // TODO: Intrinsics should have fast-math-flags to propagate.
16070       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16071                                   Mask, PassThru, Subtarget, DAG);
16072     }
16073     case INTR_TYPE_2OP_MASK_RM: {
16074       SDValue Src1 = Op.getOperand(1);
16075       SDValue Src2 = Op.getOperand(2);
16076       SDValue PassThru = Op.getOperand(3);
16077       SDValue Mask = Op.getOperand(4);
16078       // We specify 2 possible modes for intrinsics, with/without rounding
16079       // modes.
16080       // First, we check if the intrinsic have rounding mode (6 operands),
16081       // if not, we set rounding mode to "current".
16082       SDValue Rnd;
16083       if (Op.getNumOperands() == 6)
16084         Rnd = Op.getOperand(5);
16085       else
16086         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16087       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16088                                               Src1, Src2, Rnd),
16089                                   Mask, PassThru, Subtarget, DAG);
16090     }
16091     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16092       SDValue Src1 = Op.getOperand(1);
16093       SDValue Src2 = Op.getOperand(2);
16094       SDValue Src3 = Op.getOperand(3);
16095       SDValue PassThru = Op.getOperand(4);
16096       SDValue Mask = Op.getOperand(5);
16097       SDValue Sae  = Op.getOperand(6);
16098
16099       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16100                                               Src2, Src3, Sae),
16101                                   Mask, PassThru, Subtarget, DAG);
16102     }
16103     case INTR_TYPE_3OP_MASK_RM: {
16104       SDValue Src1 = Op.getOperand(1);
16105       SDValue Src2 = Op.getOperand(2);
16106       SDValue Imm = Op.getOperand(3);
16107       SDValue PassThru = Op.getOperand(4);
16108       SDValue Mask = Op.getOperand(5);
16109       // We specify 2 possible modes for intrinsics, with/without rounding
16110       // modes.
16111       // First, we check if the intrinsic have rounding mode (7 operands),
16112       // if not, we set rounding mode to "current".
16113       SDValue Rnd;
16114       if (Op.getNumOperands() == 7)
16115         Rnd = Op.getOperand(6);
16116       else
16117         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16118       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16119         Src1, Src2, Imm, Rnd),
16120         Mask, PassThru, Subtarget, DAG);
16121     }
16122     case INTR_TYPE_3OP_IMM8_MASK:
16123     case INTR_TYPE_3OP_MASK:
16124     case INSERT_SUBVEC: {
16125       SDValue Src1 = Op.getOperand(1);
16126       SDValue Src2 = Op.getOperand(2);
16127       SDValue Src3 = Op.getOperand(3);
16128       SDValue PassThru = Op.getOperand(4);
16129       SDValue Mask = Op.getOperand(5);
16130
16131       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16132         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16133       else if (IntrData->Type == INSERT_SUBVEC) {
16134         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16135         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16136         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16137         Imm *= Src2.getValueType().getVectorNumElements();
16138         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16139       }
16140
16141       // We specify 2 possible opcodes for intrinsics with rounding modes.
16142       // First, we check if the intrinsic may have non-default rounding mode,
16143       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16144       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16145       if (IntrWithRoundingModeOpcode != 0) {
16146         SDValue Rnd = Op.getOperand(6);
16147         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16148         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16149           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16150                                       dl, Op.getValueType(),
16151                                       Src1, Src2, Src3, Rnd),
16152                                       Mask, PassThru, Subtarget, DAG);
16153         }
16154       }
16155       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16156                                               Src1, Src2, Src3),
16157                                   Mask, PassThru, Subtarget, DAG);
16158     }
16159     case VPERM_3OP_MASKZ:
16160     case VPERM_3OP_MASK:
16161     case FMA_OP_MASK3:
16162     case FMA_OP_MASKZ:
16163     case FMA_OP_MASK: {
16164       SDValue Src1 = Op.getOperand(1);
16165       SDValue Src2 = Op.getOperand(2);
16166       SDValue Src3 = Op.getOperand(3);
16167       SDValue Mask = Op.getOperand(4);
16168       EVT VT = Op.getValueType();
16169       SDValue PassThru = SDValue();
16170
16171       // set PassThru element
16172       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16173         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16174       else if (IntrData->Type == FMA_OP_MASK3)
16175         PassThru = Src3;
16176       else
16177         PassThru = Src1;
16178
16179       // We specify 2 possible opcodes for intrinsics with rounding modes.
16180       // First, we check if the intrinsic may have non-default rounding mode,
16181       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16182       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16183       if (IntrWithRoundingModeOpcode != 0) {
16184         SDValue Rnd = Op.getOperand(5);
16185         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16186             X86::STATIC_ROUNDING::CUR_DIRECTION)
16187           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16188                                                   dl, Op.getValueType(),
16189                                                   Src1, Src2, Src3, Rnd),
16190                                       Mask, PassThru, Subtarget, DAG);
16191       }
16192       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16193                                               dl, Op.getValueType(),
16194                                               Src1, Src2, Src3),
16195                                   Mask, PassThru, Subtarget, DAG);
16196     }
16197     case FPCLASS: {
16198       // FPclass intrinsics with mask
16199        SDValue Src1 = Op.getOperand(1);
16200        EVT VT = Src1.getValueType();
16201        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16202                                       VT.getVectorNumElements());
16203        SDValue Imm = Op.getOperand(2);
16204        SDValue Mask = Op.getOperand(3);
16205        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16206                                         Mask.getValueType().getSizeInBits());
16207        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16208        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16209                                                  DAG.getTargetConstant(0, dl, MaskVT),
16210                                                  Subtarget, DAG);
16211        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16212                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16213                                  DAG.getIntPtrConstant(0, dl));
16214        return DAG.getBitcast(Op.getValueType(), Res);
16215     }
16216     case CMP_MASK:
16217     case CMP_MASK_CC: {
16218       // Comparison intrinsics with masks.
16219       // Example of transformation:
16220       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16221       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16222       // (i8 (bitcast
16223       //   (v8i1 (insert_subvector undef,
16224       //           (v2i1 (and (PCMPEQM %a, %b),
16225       //                      (extract_subvector
16226       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16227       EVT VT = Op.getOperand(1).getValueType();
16228       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16229                                     VT.getVectorNumElements());
16230       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16231       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16232                                        Mask.getValueType().getSizeInBits());
16233       SDValue Cmp;
16234       if (IntrData->Type == CMP_MASK_CC) {
16235         SDValue CC = Op.getOperand(3);
16236         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16237         // We specify 2 possible opcodes for intrinsics with rounding modes.
16238         // First, we check if the intrinsic may have non-default rounding mode,
16239         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16240         if (IntrData->Opc1 != 0) {
16241           SDValue Rnd = Op.getOperand(5);
16242           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16243               X86::STATIC_ROUNDING::CUR_DIRECTION)
16244             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16245                               Op.getOperand(2), CC, Rnd);
16246         }
16247         //default rounding mode
16248         if(!Cmp.getNode())
16249             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16250                               Op.getOperand(2), CC);
16251
16252       } else {
16253         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16254         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16255                           Op.getOperand(2));
16256       }
16257       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16258                                              DAG.getTargetConstant(0, dl,
16259                                                                    MaskVT),
16260                                              Subtarget, DAG);
16261       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16262                                 DAG.getUNDEF(BitcastVT), CmpMask,
16263                                 DAG.getIntPtrConstant(0, dl));
16264       return DAG.getBitcast(Op.getValueType(), Res);
16265     }
16266     case CMP_MASK_SCALAR_CC: {
16267       SDValue Src1 = Op.getOperand(1);
16268       SDValue Src2 = Op.getOperand(2);
16269       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16270       SDValue Mask = Op.getOperand(4);
16271
16272       SDValue Cmp;
16273       if (IntrData->Opc1 != 0) {
16274         SDValue Rnd = Op.getOperand(5);
16275         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16276             X86::STATIC_ROUNDING::CUR_DIRECTION)
16277           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16278       }
16279       //default rounding mode
16280       if(!Cmp.getNode())
16281         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16282
16283       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16284                                              DAG.getTargetConstant(0, dl,
16285                                                                    MVT::i1),
16286                                              Subtarget, DAG);
16287
16288       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16289                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16290                          DAG.getValueType(MVT::i1));
16291     }
16292     case COMI: { // Comparison intrinsics
16293       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16294       SDValue LHS = Op.getOperand(1);
16295       SDValue RHS = Op.getOperand(2);
16296       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16297       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16298       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16299       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16300                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16301       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16302     }
16303     case VSHIFT:
16304       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16305                                  Op.getOperand(1), Op.getOperand(2), DAG);
16306     case VSHIFT_MASK:
16307       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16308                                                       Op.getSimpleValueType(),
16309                                                       Op.getOperand(1),
16310                                                       Op.getOperand(2), DAG),
16311                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16312                                   DAG);
16313     case COMPRESS_EXPAND_IN_REG: {
16314       SDValue Mask = Op.getOperand(3);
16315       SDValue DataToCompress = Op.getOperand(1);
16316       SDValue PassThru = Op.getOperand(2);
16317       if (isAllOnes(Mask)) // return data as is
16318         return Op.getOperand(1);
16319
16320       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16321                                               DataToCompress),
16322                                   Mask, PassThru, Subtarget, DAG);
16323     }
16324     case BLEND: {
16325       SDValue Mask = Op.getOperand(3);
16326       EVT VT = Op.getValueType();
16327       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16328                                     VT.getVectorNumElements());
16329       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16330                                        Mask.getValueType().getSizeInBits());
16331       SDLoc dl(Op);
16332       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16333                                   DAG.getBitcast(BitcastVT, Mask),
16334                                   DAG.getIntPtrConstant(0, dl));
16335       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16336                          Op.getOperand(2));
16337     }
16338     default:
16339       break;
16340     }
16341   }
16342
16343   switch (IntNo) {
16344   default: return SDValue();    // Don't custom lower most intrinsics.
16345
16346   case Intrinsic::x86_avx2_permd:
16347   case Intrinsic::x86_avx2_permps:
16348     // Operands intentionally swapped. Mask is last operand to intrinsic,
16349     // but second operand for node/instruction.
16350     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16351                        Op.getOperand(2), Op.getOperand(1));
16352
16353   // ptest and testp intrinsics. The intrinsic these come from are designed to
16354   // return an integer value, not just an instruction so lower it to the ptest
16355   // or testp pattern and a setcc for the result.
16356   case Intrinsic::x86_sse41_ptestz:
16357   case Intrinsic::x86_sse41_ptestc:
16358   case Intrinsic::x86_sse41_ptestnzc:
16359   case Intrinsic::x86_avx_ptestz_256:
16360   case Intrinsic::x86_avx_ptestc_256:
16361   case Intrinsic::x86_avx_ptestnzc_256:
16362   case Intrinsic::x86_avx_vtestz_ps:
16363   case Intrinsic::x86_avx_vtestc_ps:
16364   case Intrinsic::x86_avx_vtestnzc_ps:
16365   case Intrinsic::x86_avx_vtestz_pd:
16366   case Intrinsic::x86_avx_vtestc_pd:
16367   case Intrinsic::x86_avx_vtestnzc_pd:
16368   case Intrinsic::x86_avx_vtestz_ps_256:
16369   case Intrinsic::x86_avx_vtestc_ps_256:
16370   case Intrinsic::x86_avx_vtestnzc_ps_256:
16371   case Intrinsic::x86_avx_vtestz_pd_256:
16372   case Intrinsic::x86_avx_vtestc_pd_256:
16373   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16374     bool IsTestPacked = false;
16375     unsigned X86CC;
16376     switch (IntNo) {
16377     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16378     case Intrinsic::x86_avx_vtestz_ps:
16379     case Intrinsic::x86_avx_vtestz_pd:
16380     case Intrinsic::x86_avx_vtestz_ps_256:
16381     case Intrinsic::x86_avx_vtestz_pd_256:
16382       IsTestPacked = true; // Fallthrough
16383     case Intrinsic::x86_sse41_ptestz:
16384     case Intrinsic::x86_avx_ptestz_256:
16385       // ZF = 1
16386       X86CC = X86::COND_E;
16387       break;
16388     case Intrinsic::x86_avx_vtestc_ps:
16389     case Intrinsic::x86_avx_vtestc_pd:
16390     case Intrinsic::x86_avx_vtestc_ps_256:
16391     case Intrinsic::x86_avx_vtestc_pd_256:
16392       IsTestPacked = true; // Fallthrough
16393     case Intrinsic::x86_sse41_ptestc:
16394     case Intrinsic::x86_avx_ptestc_256:
16395       // CF = 1
16396       X86CC = X86::COND_B;
16397       break;
16398     case Intrinsic::x86_avx_vtestnzc_ps:
16399     case Intrinsic::x86_avx_vtestnzc_pd:
16400     case Intrinsic::x86_avx_vtestnzc_ps_256:
16401     case Intrinsic::x86_avx_vtestnzc_pd_256:
16402       IsTestPacked = true; // Fallthrough
16403     case Intrinsic::x86_sse41_ptestnzc:
16404     case Intrinsic::x86_avx_ptestnzc_256:
16405       // ZF and CF = 0
16406       X86CC = X86::COND_A;
16407       break;
16408     }
16409
16410     SDValue LHS = Op.getOperand(1);
16411     SDValue RHS = Op.getOperand(2);
16412     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16413     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16414     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16415     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16416     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16417   }
16418   case Intrinsic::x86_avx512_kortestz_w:
16419   case Intrinsic::x86_avx512_kortestc_w: {
16420     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16421     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16422     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16423     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16424     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16425     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16426     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16427   }
16428
16429   case Intrinsic::x86_sse42_pcmpistria128:
16430   case Intrinsic::x86_sse42_pcmpestria128:
16431   case Intrinsic::x86_sse42_pcmpistric128:
16432   case Intrinsic::x86_sse42_pcmpestric128:
16433   case Intrinsic::x86_sse42_pcmpistrio128:
16434   case Intrinsic::x86_sse42_pcmpestrio128:
16435   case Intrinsic::x86_sse42_pcmpistris128:
16436   case Intrinsic::x86_sse42_pcmpestris128:
16437   case Intrinsic::x86_sse42_pcmpistriz128:
16438   case Intrinsic::x86_sse42_pcmpestriz128: {
16439     unsigned Opcode;
16440     unsigned X86CC;
16441     switch (IntNo) {
16442     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16443     case Intrinsic::x86_sse42_pcmpistria128:
16444       Opcode = X86ISD::PCMPISTRI;
16445       X86CC = X86::COND_A;
16446       break;
16447     case Intrinsic::x86_sse42_pcmpestria128:
16448       Opcode = X86ISD::PCMPESTRI;
16449       X86CC = X86::COND_A;
16450       break;
16451     case Intrinsic::x86_sse42_pcmpistric128:
16452       Opcode = X86ISD::PCMPISTRI;
16453       X86CC = X86::COND_B;
16454       break;
16455     case Intrinsic::x86_sse42_pcmpestric128:
16456       Opcode = X86ISD::PCMPESTRI;
16457       X86CC = X86::COND_B;
16458       break;
16459     case Intrinsic::x86_sse42_pcmpistrio128:
16460       Opcode = X86ISD::PCMPISTRI;
16461       X86CC = X86::COND_O;
16462       break;
16463     case Intrinsic::x86_sse42_pcmpestrio128:
16464       Opcode = X86ISD::PCMPESTRI;
16465       X86CC = X86::COND_O;
16466       break;
16467     case Intrinsic::x86_sse42_pcmpistris128:
16468       Opcode = X86ISD::PCMPISTRI;
16469       X86CC = X86::COND_S;
16470       break;
16471     case Intrinsic::x86_sse42_pcmpestris128:
16472       Opcode = X86ISD::PCMPESTRI;
16473       X86CC = X86::COND_S;
16474       break;
16475     case Intrinsic::x86_sse42_pcmpistriz128:
16476       Opcode = X86ISD::PCMPISTRI;
16477       X86CC = X86::COND_E;
16478       break;
16479     case Intrinsic::x86_sse42_pcmpestriz128:
16480       Opcode = X86ISD::PCMPESTRI;
16481       X86CC = X86::COND_E;
16482       break;
16483     }
16484     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16485     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16486     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16487     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16488                                 DAG.getConstant(X86CC, dl, MVT::i8),
16489                                 SDValue(PCMP.getNode(), 1));
16490     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16491   }
16492
16493   case Intrinsic::x86_sse42_pcmpistri128:
16494   case Intrinsic::x86_sse42_pcmpestri128: {
16495     unsigned Opcode;
16496     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16497       Opcode = X86ISD::PCMPISTRI;
16498     else
16499       Opcode = X86ISD::PCMPESTRI;
16500
16501     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16502     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16503     return DAG.getNode(Opcode, dl, VTs, NewOps);
16504   }
16505
16506   case Intrinsic::x86_seh_lsda: {
16507     // Compute the symbol for the LSDA. We know it'll get emitted later.
16508     MachineFunction &MF = DAG.getMachineFunction();
16509     SDValue Op1 = Op.getOperand(1);
16510     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16511     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16512         GlobalValue::getRealLinkageName(Fn->getName()));
16513
16514     // Generate a simple absolute symbol reference. This intrinsic is only
16515     // supported on 32-bit Windows, which isn't PIC.
16516     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16517     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16518   }
16519
16520   case Intrinsic::x86_seh_recoverfp: {
16521     SDValue FnOp = Op.getOperand(1);
16522     SDValue IncomingFPOp = Op.getOperand(2);
16523     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16524     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16525     if (!Fn)
16526       report_fatal_error(
16527           "llvm.x86.seh.recoverfp must take a function as the first argument");
16528     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16529   }
16530
16531   case Intrinsic::localaddress: {
16532     // Returns one of the stack, base, or frame pointer registers, depending on
16533     // which is used to reference local variables.
16534     MachineFunction &MF = DAG.getMachineFunction();
16535     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16536     unsigned Reg;
16537     if (RegInfo->hasBasePointer(MF))
16538       Reg = RegInfo->getBaseRegister();
16539     else // This function handles the SP or FP case.
16540       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16541     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16542   }
16543   }
16544 }
16545
16546 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16547                               SDValue Src, SDValue Mask, SDValue Base,
16548                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16549                               const X86Subtarget * Subtarget) {
16550   SDLoc dl(Op);
16551   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16552   if (!C)
16553     llvm_unreachable("Invalid scale type");
16554   unsigned ScaleVal = C->getZExtValue();
16555   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16556     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16557
16558   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16559   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16560                              Index.getSimpleValueType().getVectorNumElements());
16561   SDValue MaskInReg;
16562   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16563   if (MaskC)
16564     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16565   else {
16566     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16567                                      Mask.getValueType().getSizeInBits());
16568
16569     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16570     // are extracted by EXTRACT_SUBVECTOR.
16571     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16572                             DAG.getBitcast(BitcastVT, Mask),
16573                             DAG.getIntPtrConstant(0, dl));
16574   }
16575   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16576   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16577   SDValue Segment = DAG.getRegister(0, MVT::i32);
16578   if (Src.getOpcode() == ISD::UNDEF)
16579     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16580   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16581   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16582   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16583   return DAG.getMergeValues(RetOps, dl);
16584 }
16585
16586 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16587                                SDValue Src, SDValue Mask, SDValue Base,
16588                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16589   SDLoc dl(Op);
16590   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16591   if (!C)
16592     llvm_unreachable("Invalid scale type");
16593   unsigned ScaleVal = C->getZExtValue();
16594   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16595     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16596
16597   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16598   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16599   SDValue Segment = DAG.getRegister(0, MVT::i32);
16600   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16601                              Index.getSimpleValueType().getVectorNumElements());
16602   SDValue MaskInReg;
16603   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16604   if (MaskC)
16605     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16606   else {
16607     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16608                                      Mask.getValueType().getSizeInBits());
16609
16610     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16611     // are extracted by EXTRACT_SUBVECTOR.
16612     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16613                             DAG.getBitcast(BitcastVT, Mask),
16614                             DAG.getIntPtrConstant(0, dl));
16615   }
16616   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16617   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16618   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16619   return SDValue(Res, 1);
16620 }
16621
16622 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16623                                SDValue Mask, SDValue Base, SDValue Index,
16624                                SDValue ScaleOp, SDValue Chain) {
16625   SDLoc dl(Op);
16626   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16627   assert(C && "Invalid scale type");
16628   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16629   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16630   SDValue Segment = DAG.getRegister(0, MVT::i32);
16631   EVT MaskVT =
16632     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16633   SDValue MaskInReg;
16634   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16635   if (MaskC)
16636     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16637   else
16638     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16639   //SDVTList VTs = DAG.getVTList(MVT::Other);
16640   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16641   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16642   return SDValue(Res, 0);
16643 }
16644
16645 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16646 // read performance monitor counters (x86_rdpmc).
16647 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16648                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16649                               SmallVectorImpl<SDValue> &Results) {
16650   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16651   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16652   SDValue LO, HI;
16653
16654   // The ECX register is used to select the index of the performance counter
16655   // to read.
16656   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16657                                    N->getOperand(2));
16658   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16659
16660   // Reads the content of a 64-bit performance counter and returns it in the
16661   // registers EDX:EAX.
16662   if (Subtarget->is64Bit()) {
16663     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16664     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16665                             LO.getValue(2));
16666   } else {
16667     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16668     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16669                             LO.getValue(2));
16670   }
16671   Chain = HI.getValue(1);
16672
16673   if (Subtarget->is64Bit()) {
16674     // The EAX register is loaded with the low-order 32 bits. The EDX register
16675     // is loaded with the supported high-order bits of the counter.
16676     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16677                               DAG.getConstant(32, DL, MVT::i8));
16678     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16679     Results.push_back(Chain);
16680     return;
16681   }
16682
16683   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16684   SDValue Ops[] = { LO, HI };
16685   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16686   Results.push_back(Pair);
16687   Results.push_back(Chain);
16688 }
16689
16690 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16691 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16692 // also used to custom lower READCYCLECOUNTER nodes.
16693 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16694                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16695                               SmallVectorImpl<SDValue> &Results) {
16696   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16697   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16698   SDValue LO, HI;
16699
16700   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16701   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16702   // and the EAX register is loaded with the low-order 32 bits.
16703   if (Subtarget->is64Bit()) {
16704     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16705     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16706                             LO.getValue(2));
16707   } else {
16708     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16709     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16710                             LO.getValue(2));
16711   }
16712   SDValue Chain = HI.getValue(1);
16713
16714   if (Opcode == X86ISD::RDTSCP_DAG) {
16715     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16716
16717     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16718     // the ECX register. Add 'ecx' explicitly to the chain.
16719     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16720                                      HI.getValue(2));
16721     // Explicitly store the content of ECX at the location passed in input
16722     // to the 'rdtscp' intrinsic.
16723     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16724                          MachinePointerInfo(), false, false, 0);
16725   }
16726
16727   if (Subtarget->is64Bit()) {
16728     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16729     // the EAX register is loaded with the low-order 32 bits.
16730     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16731                               DAG.getConstant(32, DL, MVT::i8));
16732     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16733     Results.push_back(Chain);
16734     return;
16735   }
16736
16737   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16738   SDValue Ops[] = { LO, HI };
16739   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16740   Results.push_back(Pair);
16741   Results.push_back(Chain);
16742 }
16743
16744 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16745                                      SelectionDAG &DAG) {
16746   SmallVector<SDValue, 2> Results;
16747   SDLoc DL(Op);
16748   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16749                           Results);
16750   return DAG.getMergeValues(Results, DL);
16751 }
16752
16753 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16754                                     SelectionDAG &DAG) {
16755   MachineFunction &MF = DAG.getMachineFunction();
16756   const Function *Fn = MF.getFunction();
16757   SDLoc dl(Op);
16758   SDValue Chain = Op.getOperand(0);
16759
16760   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16761          "using llvm.x86.seh.restoreframe requires a frame pointer");
16762
16763   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16764   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16765
16766   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16767   unsigned FrameReg =
16768       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16769   unsigned SPReg = RegInfo->getStackRegister();
16770   unsigned SlotSize = RegInfo->getSlotSize();
16771
16772   // Get incoming EBP.
16773   SDValue IncomingEBP =
16774       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16775
16776   // SP is saved in the first field of every registration node, so load
16777   // [EBP-RegNodeSize] into SP.
16778   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16779   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16780                                DAG.getConstant(-RegNodeSize, dl, VT));
16781   SDValue NewSP =
16782       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16783                   false, VT.getScalarSizeInBits() / 8);
16784   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16785
16786   if (!RegInfo->needsStackRealignment(MF)) {
16787     // Adjust EBP to point back to the original frame position.
16788     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16789     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16790   } else {
16791     assert(RegInfo->hasBasePointer(MF) &&
16792            "functions with Win32 EH must use frame or base pointer register");
16793
16794     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16795     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16796     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16797
16798     // Reload the spilled EBP value, now that the stack and base pointers are
16799     // set up.
16800     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16801     X86FI->setHasSEHFramePtrSave(true);
16802     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16803     X86FI->setSEHFramePtrSaveIndex(FI);
16804     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16805                                 MachinePointerInfo(), false, false, false,
16806                                 VT.getScalarSizeInBits() / 8);
16807     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16808   }
16809
16810   return Chain;
16811 }
16812
16813 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16814 /// return truncate Store/MaskedStore Node
16815 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16816                                                SelectionDAG &DAG,
16817                                                MVT ElementType) {
16818   SDLoc dl(Op);
16819   SDValue Mask = Op.getOperand(4);
16820   SDValue DataToTruncate = Op.getOperand(3);
16821   SDValue Addr = Op.getOperand(2);
16822   SDValue Chain = Op.getOperand(0);
16823
16824   EVT VT  = DataToTruncate.getValueType();
16825   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16826                              ElementType, VT.getVectorNumElements());
16827
16828   if (isAllOnes(Mask)) // return just a truncate store
16829     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16830                              MachinePointerInfo(), SVT, false, false,
16831                              SVT.getScalarSizeInBits()/8);
16832
16833   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16834                                 MVT::i1, VT.getVectorNumElements());
16835   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16836                                    Mask.getValueType().getSizeInBits());
16837   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16838   // are extracted by EXTRACT_SUBVECTOR.
16839   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16840                               DAG.getBitcast(BitcastVT, Mask),
16841                               DAG.getIntPtrConstant(0, dl));
16842
16843   MachineMemOperand *MMO = DAG.getMachineFunction().
16844     getMachineMemOperand(MachinePointerInfo(),
16845                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16846                          SVT.getScalarSizeInBits()/8);
16847
16848   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16849                             VMask, SVT, MMO, true);
16850 }
16851
16852 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16853                                       SelectionDAG &DAG) {
16854   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16855
16856   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16857   if (!IntrData) {
16858     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16859       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16860     return SDValue();
16861   }
16862
16863   SDLoc dl(Op);
16864   switch(IntrData->Type) {
16865   default:
16866     llvm_unreachable("Unknown Intrinsic Type");
16867     break;
16868   case RDSEED:
16869   case RDRAND: {
16870     // Emit the node with the right value type.
16871     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16872     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16873
16874     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16875     // Otherwise return the value from Rand, which is always 0, casted to i32.
16876     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16877                       DAG.getConstant(1, dl, Op->getValueType(1)),
16878                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16879                       SDValue(Result.getNode(), 1) };
16880     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16881                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16882                                   Ops);
16883
16884     // Return { result, isValid, chain }.
16885     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16886                        SDValue(Result.getNode(), 2));
16887   }
16888   case GATHER: {
16889   //gather(v1, mask, index, base, scale);
16890     SDValue Chain = Op.getOperand(0);
16891     SDValue Src   = Op.getOperand(2);
16892     SDValue Base  = Op.getOperand(3);
16893     SDValue Index = Op.getOperand(4);
16894     SDValue Mask  = Op.getOperand(5);
16895     SDValue Scale = Op.getOperand(6);
16896     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16897                          Chain, Subtarget);
16898   }
16899   case SCATTER: {
16900   //scatter(base, mask, index, v1, scale);
16901     SDValue Chain = Op.getOperand(0);
16902     SDValue Base  = Op.getOperand(2);
16903     SDValue Mask  = Op.getOperand(3);
16904     SDValue Index = Op.getOperand(4);
16905     SDValue Src   = Op.getOperand(5);
16906     SDValue Scale = Op.getOperand(6);
16907     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16908                           Scale, Chain);
16909   }
16910   case PREFETCH: {
16911     SDValue Hint = Op.getOperand(6);
16912     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16913     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16914     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16915     SDValue Chain = Op.getOperand(0);
16916     SDValue Mask  = Op.getOperand(2);
16917     SDValue Index = Op.getOperand(3);
16918     SDValue Base  = Op.getOperand(4);
16919     SDValue Scale = Op.getOperand(5);
16920     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
16921   }
16922   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
16923   case RDTSC: {
16924     SmallVector<SDValue, 2> Results;
16925     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
16926                             Results);
16927     return DAG.getMergeValues(Results, dl);
16928   }
16929   // Read Performance Monitoring Counters.
16930   case RDPMC: {
16931     SmallVector<SDValue, 2> Results;
16932     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
16933     return DAG.getMergeValues(Results, dl);
16934   }
16935   // XTEST intrinsics.
16936   case XTEST: {
16937     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16938     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16939     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16940                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
16941                                 InTrans);
16942     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
16943     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
16944                        Ret, SDValue(InTrans.getNode(), 1));
16945   }
16946   // ADC/ADCX/SBB
16947   case ADX: {
16948     SmallVector<SDValue, 2> Results;
16949     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16950     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
16951     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
16952                                 DAG.getConstant(-1, dl, MVT::i8));
16953     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
16954                               Op.getOperand(4), GenCF.getValue(1));
16955     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
16956                                  Op.getOperand(5), MachinePointerInfo(),
16957                                  false, false, 0);
16958     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16959                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
16960                                 Res.getValue(1));
16961     Results.push_back(SetCC);
16962     Results.push_back(Store);
16963     return DAG.getMergeValues(Results, dl);
16964   }
16965   case COMPRESS_TO_MEM: {
16966     SDLoc dl(Op);
16967     SDValue Mask = Op.getOperand(4);
16968     SDValue DataToCompress = Op.getOperand(3);
16969     SDValue Addr = Op.getOperand(2);
16970     SDValue Chain = Op.getOperand(0);
16971
16972     EVT VT = DataToCompress.getValueType();
16973     if (isAllOnes(Mask)) // return just a store
16974       return DAG.getStore(Chain, dl, DataToCompress, Addr,
16975                           MachinePointerInfo(), false, false,
16976                           VT.getScalarSizeInBits()/8);
16977
16978     SDValue Compressed =
16979       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
16980                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
16981     return DAG.getStore(Chain, dl, Compressed, Addr,
16982                         MachinePointerInfo(), false, false,
16983                         VT.getScalarSizeInBits()/8);
16984   }
16985   case TRUNCATE_TO_MEM_VI8:
16986     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
16987   case TRUNCATE_TO_MEM_VI16:
16988     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
16989   case TRUNCATE_TO_MEM_VI32:
16990     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
16991   case EXPAND_FROM_MEM: {
16992     SDLoc dl(Op);
16993     SDValue Mask = Op.getOperand(4);
16994     SDValue PassThru = Op.getOperand(3);
16995     SDValue Addr = Op.getOperand(2);
16996     SDValue Chain = Op.getOperand(0);
16997     EVT VT = Op.getValueType();
16998
16999     if (isAllOnes(Mask)) // return just a load
17000       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17001                          false, VT.getScalarSizeInBits()/8);
17002
17003     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17004                                        false, false, false,
17005                                        VT.getScalarSizeInBits()/8);
17006
17007     SDValue Results[] = {
17008       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17009                            Mask, PassThru, Subtarget, DAG), Chain};
17010     return DAG.getMergeValues(Results, dl);
17011   }
17012   }
17013 }
17014
17015 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17016                                            SelectionDAG &DAG) const {
17017   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17018   MFI->setReturnAddressIsTaken(true);
17019
17020   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17021     return SDValue();
17022
17023   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17024   SDLoc dl(Op);
17025   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17026
17027   if (Depth > 0) {
17028     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17029     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17030     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17031     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17032                        DAG.getNode(ISD::ADD, dl, PtrVT,
17033                                    FrameAddr, Offset),
17034                        MachinePointerInfo(), false, false, false, 0);
17035   }
17036
17037   // Just load the return address.
17038   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17039   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17040                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17041 }
17042
17043 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17044   MachineFunction &MF = DAG.getMachineFunction();
17045   MachineFrameInfo *MFI = MF.getFrameInfo();
17046   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17047   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17048   EVT VT = Op.getValueType();
17049
17050   MFI->setFrameAddressIsTaken(true);
17051
17052   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17053     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17054     // is not possible to crawl up the stack without looking at the unwind codes
17055     // simultaneously.
17056     int FrameAddrIndex = FuncInfo->getFAIndex();
17057     if (!FrameAddrIndex) {
17058       // Set up a frame object for the return address.
17059       unsigned SlotSize = RegInfo->getSlotSize();
17060       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17061           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17062       FuncInfo->setFAIndex(FrameAddrIndex);
17063     }
17064     return DAG.getFrameIndex(FrameAddrIndex, VT);
17065   }
17066
17067   unsigned FrameReg =
17068       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17069   SDLoc dl(Op);  // FIXME probably not meaningful
17070   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17071   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17072           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17073          "Invalid Frame Register!");
17074   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17075   while (Depth--)
17076     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17077                             MachinePointerInfo(),
17078                             false, false, false, 0);
17079   return FrameAddr;
17080 }
17081
17082 // FIXME? Maybe this could be a TableGen attribute on some registers and
17083 // this table could be generated automatically from RegInfo.
17084 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17085                                               SelectionDAG &DAG) const {
17086   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17087   const MachineFunction &MF = DAG.getMachineFunction();
17088
17089   unsigned Reg = StringSwitch<unsigned>(RegName)
17090                        .Case("esp", X86::ESP)
17091                        .Case("rsp", X86::RSP)
17092                        .Case("ebp", X86::EBP)
17093                        .Case("rbp", X86::RBP)
17094                        .Default(0);
17095
17096   if (Reg == X86::EBP || Reg == X86::RBP) {
17097     if (!TFI.hasFP(MF))
17098       report_fatal_error("register " + StringRef(RegName) +
17099                          " is allocatable: function has no frame pointer");
17100 #ifndef NDEBUG
17101     else {
17102       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17103       unsigned FrameReg =
17104           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17105       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17106              "Invalid Frame Register!");
17107     }
17108 #endif
17109   }
17110
17111   if (Reg)
17112     return Reg;
17113
17114   report_fatal_error("Invalid register name global variable");
17115 }
17116
17117 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17118                                                      SelectionDAG &DAG) const {
17119   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17120   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17121 }
17122
17123 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17124   SDValue Chain     = Op.getOperand(0);
17125   SDValue Offset    = Op.getOperand(1);
17126   SDValue Handler   = Op.getOperand(2);
17127   SDLoc dl      (Op);
17128
17129   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17130   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17131   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17132   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17133           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17134          "Invalid Frame Register!");
17135   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17136   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17137
17138   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17139                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17140                                                        dl));
17141   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17142   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17143                        false, false, 0);
17144   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17145
17146   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17147                      DAG.getRegister(StoreAddrReg, PtrVT));
17148 }
17149
17150 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17151                                                SelectionDAG &DAG) const {
17152   SDLoc DL(Op);
17153   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17154                      DAG.getVTList(MVT::i32, MVT::Other),
17155                      Op.getOperand(0), Op.getOperand(1));
17156 }
17157
17158 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17159                                                 SelectionDAG &DAG) const {
17160   SDLoc DL(Op);
17161   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17162                      Op.getOperand(0), Op.getOperand(1));
17163 }
17164
17165 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17166   return Op.getOperand(0);
17167 }
17168
17169 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17170                                                 SelectionDAG &DAG) const {
17171   SDValue Root = Op.getOperand(0);
17172   SDValue Trmp = Op.getOperand(1); // trampoline
17173   SDValue FPtr = Op.getOperand(2); // nested function
17174   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17175   SDLoc dl (Op);
17176
17177   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17178   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17179
17180   if (Subtarget->is64Bit()) {
17181     SDValue OutChains[6];
17182
17183     // Large code-model.
17184     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17185     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17186
17187     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17188     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17189
17190     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17191
17192     // Load the pointer to the nested function into R11.
17193     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17194     SDValue Addr = Trmp;
17195     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17196                                 Addr, MachinePointerInfo(TrmpAddr),
17197                                 false, false, 0);
17198
17199     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17200                        DAG.getConstant(2, dl, MVT::i64));
17201     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17202                                 MachinePointerInfo(TrmpAddr, 2),
17203                                 false, false, 2);
17204
17205     // Load the 'nest' parameter value into R10.
17206     // R10 is specified in X86CallingConv.td
17207     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17208     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17209                        DAG.getConstant(10, dl, MVT::i64));
17210     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17211                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17212                                 false, false, 0);
17213
17214     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17215                        DAG.getConstant(12, dl, MVT::i64));
17216     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17217                                 MachinePointerInfo(TrmpAddr, 12),
17218                                 false, false, 2);
17219
17220     // Jump to the nested function.
17221     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17222     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17223                        DAG.getConstant(20, dl, MVT::i64));
17224     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17225                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17226                                 false, false, 0);
17227
17228     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17229     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17230                        DAG.getConstant(22, dl, MVT::i64));
17231     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17232                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17233                                 false, false, 0);
17234
17235     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17236   } else {
17237     const Function *Func =
17238       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17239     CallingConv::ID CC = Func->getCallingConv();
17240     unsigned NestReg;
17241
17242     switch (CC) {
17243     default:
17244       llvm_unreachable("Unsupported calling convention");
17245     case CallingConv::C:
17246     case CallingConv::X86_StdCall: {
17247       // Pass 'nest' parameter in ECX.
17248       // Must be kept in sync with X86CallingConv.td
17249       NestReg = X86::ECX;
17250
17251       // Check that ECX wasn't needed by an 'inreg' parameter.
17252       FunctionType *FTy = Func->getFunctionType();
17253       const AttributeSet &Attrs = Func->getAttributes();
17254
17255       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17256         unsigned InRegCount = 0;
17257         unsigned Idx = 1;
17258
17259         for (FunctionType::param_iterator I = FTy->param_begin(),
17260              E = FTy->param_end(); I != E; ++I, ++Idx)
17261           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17262             auto &DL = DAG.getDataLayout();
17263             // FIXME: should only count parameters that are lowered to integers.
17264             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17265           }
17266
17267         if (InRegCount > 2) {
17268           report_fatal_error("Nest register in use - reduce number of inreg"
17269                              " parameters!");
17270         }
17271       }
17272       break;
17273     }
17274     case CallingConv::X86_FastCall:
17275     case CallingConv::X86_ThisCall:
17276     case CallingConv::Fast:
17277       // Pass 'nest' parameter in EAX.
17278       // Must be kept in sync with X86CallingConv.td
17279       NestReg = X86::EAX;
17280       break;
17281     }
17282
17283     SDValue OutChains[4];
17284     SDValue Addr, Disp;
17285
17286     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17287                        DAG.getConstant(10, dl, MVT::i32));
17288     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17289
17290     // This is storing the opcode for MOV32ri.
17291     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17292     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17293     OutChains[0] = DAG.getStore(Root, dl,
17294                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17295                                 Trmp, MachinePointerInfo(TrmpAddr),
17296                                 false, false, 0);
17297
17298     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17299                        DAG.getConstant(1, dl, MVT::i32));
17300     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17301                                 MachinePointerInfo(TrmpAddr, 1),
17302                                 false, false, 1);
17303
17304     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17305     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17306                        DAG.getConstant(5, dl, MVT::i32));
17307     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17308                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17309                                 false, false, 1);
17310
17311     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17312                        DAG.getConstant(6, dl, MVT::i32));
17313     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17314                                 MachinePointerInfo(TrmpAddr, 6),
17315                                 false, false, 1);
17316
17317     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17318   }
17319 }
17320
17321 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17322                                             SelectionDAG &DAG) const {
17323   /*
17324    The rounding mode is in bits 11:10 of FPSR, and has the following
17325    settings:
17326      00 Round to nearest
17327      01 Round to -inf
17328      10 Round to +inf
17329      11 Round to 0
17330
17331   FLT_ROUNDS, on the other hand, expects the following:
17332     -1 Undefined
17333      0 Round to 0
17334      1 Round to nearest
17335      2 Round to +inf
17336      3 Round to -inf
17337
17338   To perform the conversion, we do:
17339     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17340   */
17341
17342   MachineFunction &MF = DAG.getMachineFunction();
17343   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17344   unsigned StackAlignment = TFI.getStackAlignment();
17345   MVT VT = Op.getSimpleValueType();
17346   SDLoc DL(Op);
17347
17348   // Save FP Control Word to stack slot
17349   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17350   SDValue StackSlot =
17351       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17352
17353   MachineMemOperand *MMO =
17354       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17355                               MachineMemOperand::MOStore, 2, 2);
17356
17357   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17358   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17359                                           DAG.getVTList(MVT::Other),
17360                                           Ops, MVT::i16, MMO);
17361
17362   // Load FP Control Word from stack slot
17363   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17364                             MachinePointerInfo(), false, false, false, 0);
17365
17366   // Transform as necessary
17367   SDValue CWD1 =
17368     DAG.getNode(ISD::SRL, DL, MVT::i16,
17369                 DAG.getNode(ISD::AND, DL, MVT::i16,
17370                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17371                 DAG.getConstant(11, DL, MVT::i8));
17372   SDValue CWD2 =
17373     DAG.getNode(ISD::SRL, DL, MVT::i16,
17374                 DAG.getNode(ISD::AND, DL, MVT::i16,
17375                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17376                 DAG.getConstant(9, DL, MVT::i8));
17377
17378   SDValue RetVal =
17379     DAG.getNode(ISD::AND, DL, MVT::i16,
17380                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17381                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17382                             DAG.getConstant(1, DL, MVT::i16)),
17383                 DAG.getConstant(3, DL, MVT::i16));
17384
17385   return DAG.getNode((VT.getSizeInBits() < 16 ?
17386                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17387 }
17388
17389 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
17390   MVT VT = Op.getSimpleValueType();
17391   EVT OpVT = VT;
17392   unsigned NumBits = VT.getSizeInBits();
17393   SDLoc dl(Op);
17394
17395   Op = Op.getOperand(0);
17396   if (VT == MVT::i8) {
17397     // Zero extend to i32 since there is not an i8 bsr.
17398     OpVT = MVT::i32;
17399     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17400   }
17401
17402   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17403   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17404   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17405
17406   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17407   SDValue Ops[] = {
17408     Op,
17409     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17410     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17411     Op.getValue(1)
17412   };
17413   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17414
17415   // Finally xor with NumBits-1.
17416   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17417                    DAG.getConstant(NumBits - 1, dl, OpVT));
17418
17419   if (VT == MVT::i8)
17420     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17421   return Op;
17422 }
17423
17424 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
17425   MVT VT = Op.getSimpleValueType();
17426   EVT OpVT = VT;
17427   unsigned NumBits = VT.getSizeInBits();
17428   SDLoc dl(Op);
17429
17430   Op = Op.getOperand(0);
17431   if (VT == MVT::i8) {
17432     // Zero extend to i32 since there is not an i8 bsr.
17433     OpVT = MVT::i32;
17434     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17435   }
17436
17437   // Issue a bsr (scan bits in reverse).
17438   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17439   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17440
17441   // And xor with NumBits-1.
17442   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17443                    DAG.getConstant(NumBits - 1, dl, OpVT));
17444
17445   if (VT == MVT::i8)
17446     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17447   return Op;
17448 }
17449
17450 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17451   MVT VT = Op.getSimpleValueType();
17452   unsigned NumBits = VT.getScalarSizeInBits();
17453   SDLoc dl(Op);
17454
17455   if (VT.isVector()) {
17456     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17457
17458     SDValue N0 = Op.getOperand(0);
17459     SDValue Zero = DAG.getConstant(0, dl, VT);
17460
17461     // lsb(x) = (x & -x)
17462     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17463                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17464
17465     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17466     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17467         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17468       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17469       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17470                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17471     }
17472
17473     // cttz(x) = ctpop(lsb - 1)
17474     SDValue One = DAG.getConstant(1, dl, VT);
17475     return DAG.getNode(ISD::CTPOP, dl, VT,
17476                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17477   }
17478
17479   assert(Op.getOpcode() == ISD::CTTZ &&
17480          "Only scalar CTTZ requires custom lowering");
17481
17482   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17483   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17484   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17485
17486   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17487   SDValue Ops[] = {
17488     Op,
17489     DAG.getConstant(NumBits, dl, VT),
17490     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17491     Op.getValue(1)
17492   };
17493   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17494 }
17495
17496 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17497 // ones, and then concatenate the result back.
17498 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17499   MVT VT = Op.getSimpleValueType();
17500
17501   assert(VT.is256BitVector() && VT.isInteger() &&
17502          "Unsupported value type for operation");
17503
17504   unsigned NumElems = VT.getVectorNumElements();
17505   SDLoc dl(Op);
17506
17507   // Extract the LHS vectors
17508   SDValue LHS = Op.getOperand(0);
17509   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17510   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17511
17512   // Extract the RHS vectors
17513   SDValue RHS = Op.getOperand(1);
17514   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17515   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17516
17517   MVT EltVT = VT.getVectorElementType();
17518   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17519
17520   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17521                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17522                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17523 }
17524
17525 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17526   if (Op.getValueType() == MVT::i1)
17527     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17528                        Op.getOperand(0), Op.getOperand(1));
17529   assert(Op.getSimpleValueType().is256BitVector() &&
17530          Op.getSimpleValueType().isInteger() &&
17531          "Only handle AVX 256-bit vector integer operation");
17532   return Lower256IntArith(Op, DAG);
17533 }
17534
17535 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17536   if (Op.getValueType() == MVT::i1)
17537     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17538                        Op.getOperand(0), Op.getOperand(1));
17539   assert(Op.getSimpleValueType().is256BitVector() &&
17540          Op.getSimpleValueType().isInteger() &&
17541          "Only handle AVX 256-bit vector integer operation");
17542   return Lower256IntArith(Op, DAG);
17543 }
17544
17545 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17546   assert(Op.getSimpleValueType().is256BitVector() &&
17547          Op.getSimpleValueType().isInteger() &&
17548          "Only handle AVX 256-bit vector integer operation");
17549   return Lower256IntArith(Op, DAG);
17550 }
17551
17552 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17553                         SelectionDAG &DAG) {
17554   SDLoc dl(Op);
17555   MVT VT = Op.getSimpleValueType();
17556
17557   if (VT == MVT::i1)
17558     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17559
17560   // Decompose 256-bit ops into smaller 128-bit ops.
17561   if (VT.is256BitVector() && !Subtarget->hasInt256())
17562     return Lower256IntArith(Op, DAG);
17563
17564   SDValue A = Op.getOperand(0);
17565   SDValue B = Op.getOperand(1);
17566
17567   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17568   // pairs, multiply and truncate.
17569   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17570     if (Subtarget->hasInt256()) {
17571       if (VT == MVT::v32i8) {
17572         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17573         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17574         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17575         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17576         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17577         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17578         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17579         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17580                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17581                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17582       }
17583
17584       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17585       return DAG.getNode(
17586           ISD::TRUNCATE, dl, VT,
17587           DAG.getNode(ISD::MUL, dl, ExVT,
17588                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17589                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17590     }
17591
17592     assert(VT == MVT::v16i8 &&
17593            "Pre-AVX2 support only supports v16i8 multiplication");
17594     MVT ExVT = MVT::v8i16;
17595
17596     // Extract the lo parts and sign extend to i16
17597     SDValue ALo, BLo;
17598     if (Subtarget->hasSSE41()) {
17599       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17600       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17601     } else {
17602       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17603                               -1, 4, -1, 5, -1, 6, -1, 7};
17604       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17605       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17606       ALo = DAG.getBitcast(ExVT, ALo);
17607       BLo = DAG.getBitcast(ExVT, BLo);
17608       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17609       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17610     }
17611
17612     // Extract the hi parts and sign extend to i16
17613     SDValue AHi, BHi;
17614     if (Subtarget->hasSSE41()) {
17615       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17616                               -1, -1, -1, -1, -1, -1, -1, -1};
17617       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17618       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17619       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17620       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17621     } else {
17622       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17623                               -1, 12, -1, 13, -1, 14, -1, 15};
17624       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17625       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17626       AHi = DAG.getBitcast(ExVT, AHi);
17627       BHi = DAG.getBitcast(ExVT, BHi);
17628       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17629       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17630     }
17631
17632     // Multiply, mask the lower 8bits of the lo/hi results and pack
17633     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17634     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17635     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17636     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17637     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17638   }
17639
17640   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17641   if (VT == MVT::v4i32) {
17642     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17643            "Should not custom lower when pmuldq is available!");
17644
17645     // Extract the odd parts.
17646     static const int UnpackMask[] = { 1, -1, 3, -1 };
17647     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17648     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17649
17650     // Multiply the even parts.
17651     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17652     // Now multiply odd parts.
17653     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17654
17655     Evens = DAG.getBitcast(VT, Evens);
17656     Odds = DAG.getBitcast(VT, Odds);
17657
17658     // Merge the two vectors back together with a shuffle. This expands into 2
17659     // shuffles.
17660     static const int ShufMask[] = { 0, 4, 2, 6 };
17661     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17662   }
17663
17664   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17665          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17666
17667   //  Ahi = psrlqi(a, 32);
17668   //  Bhi = psrlqi(b, 32);
17669   //
17670   //  AloBlo = pmuludq(a, b);
17671   //  AloBhi = pmuludq(a, Bhi);
17672   //  AhiBlo = pmuludq(Ahi, b);
17673
17674   //  AloBhi = psllqi(AloBhi, 32);
17675   //  AhiBlo = psllqi(AhiBlo, 32);
17676   //  return AloBlo + AloBhi + AhiBlo;
17677
17678   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17679   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17680
17681   SDValue AhiBlo = Ahi;
17682   SDValue AloBhi = Bhi;
17683   // Bit cast to 32-bit vectors for MULUDQ
17684   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17685                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17686   A = DAG.getBitcast(MulVT, A);
17687   B = DAG.getBitcast(MulVT, B);
17688   Ahi = DAG.getBitcast(MulVT, Ahi);
17689   Bhi = DAG.getBitcast(MulVT, Bhi);
17690
17691   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17692   // After shifting right const values the result may be all-zero.
17693   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17694     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17695     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17696   }
17697   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17698     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17699     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17700   }
17701
17702   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17703   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17704 }
17705
17706 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17707   assert(Subtarget->isTargetWin64() && "Unexpected target");
17708   EVT VT = Op.getValueType();
17709   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17710          "Unexpected return type for lowering");
17711
17712   RTLIB::Libcall LC;
17713   bool isSigned;
17714   switch (Op->getOpcode()) {
17715   default: llvm_unreachable("Unexpected request for libcall!");
17716   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17717   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17718   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17719   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17720   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17721   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17722   }
17723
17724   SDLoc dl(Op);
17725   SDValue InChain = DAG.getEntryNode();
17726
17727   TargetLowering::ArgListTy Args;
17728   TargetLowering::ArgListEntry Entry;
17729   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17730     EVT ArgVT = Op->getOperand(i).getValueType();
17731     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17732            "Unexpected argument type for lowering");
17733     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17734     Entry.Node = StackPtr;
17735     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17736                            false, false, 16);
17737     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17738     Entry.Ty = PointerType::get(ArgTy,0);
17739     Entry.isSExt = false;
17740     Entry.isZExt = false;
17741     Args.push_back(Entry);
17742   }
17743
17744   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17745                                          getPointerTy(DAG.getDataLayout()));
17746
17747   TargetLowering::CallLoweringInfo CLI(DAG);
17748   CLI.setDebugLoc(dl).setChain(InChain)
17749     .setCallee(getLibcallCallingConv(LC),
17750                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17751                Callee, std::move(Args), 0)
17752     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17753
17754   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17755   return DAG.getBitcast(VT, CallInfo.first);
17756 }
17757
17758 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17759                              SelectionDAG &DAG) {
17760   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17761   EVT VT = Op0.getValueType();
17762   SDLoc dl(Op);
17763
17764   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17765          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17766
17767   // PMULxD operations multiply each even value (starting at 0) of LHS with
17768   // the related value of RHS and produce a widen result.
17769   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17770   // => <2 x i64> <ae|cg>
17771   //
17772   // In other word, to have all the results, we need to perform two PMULxD:
17773   // 1. one with the even values.
17774   // 2. one with the odd values.
17775   // To achieve #2, with need to place the odd values at an even position.
17776   //
17777   // Place the odd value at an even position (basically, shift all values 1
17778   // step to the left):
17779   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17780   // <a|b|c|d> => <b|undef|d|undef>
17781   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17782   // <e|f|g|h> => <f|undef|h|undef>
17783   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17784
17785   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17786   // ints.
17787   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17788   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17789   unsigned Opcode =
17790       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17791   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17792   // => <2 x i64> <ae|cg>
17793   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17794   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17795   // => <2 x i64> <bf|dh>
17796   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17797
17798   // Shuffle it back into the right order.
17799   SDValue Highs, Lows;
17800   if (VT == MVT::v8i32) {
17801     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17802     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17803     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17804     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17805   } else {
17806     const int HighMask[] = {1, 5, 3, 7};
17807     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17808     const int LowMask[] = {0, 4, 2, 6};
17809     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17810   }
17811
17812   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17813   // unsigned multiply.
17814   if (IsSigned && !Subtarget->hasSSE41()) {
17815     SDValue ShAmt = DAG.getConstant(
17816         31, dl,
17817         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17818     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17819                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17820     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17821                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17822
17823     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17824     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17825   }
17826
17827   // The first result of MUL_LOHI is actually the low value, followed by the
17828   // high value.
17829   SDValue Ops[] = {Lows, Highs};
17830   return DAG.getMergeValues(Ops, dl);
17831 }
17832
17833 // Return true if the required (according to Opcode) shift-imm form is natively
17834 // supported by the Subtarget
17835 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17836                                         unsigned Opcode) {
17837   if (VT.getScalarSizeInBits() < 16)
17838     return false;
17839
17840   if (VT.is512BitVector() &&
17841       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17842     return true;
17843
17844   bool LShift = VT.is128BitVector() ||
17845     (VT.is256BitVector() && Subtarget->hasInt256());
17846
17847   bool AShift = LShift && (Subtarget->hasVLX() ||
17848     (VT != MVT::v2i64 && VT != MVT::v4i64));
17849   return (Opcode == ISD::SRA) ? AShift : LShift;
17850 }
17851
17852 // The shift amount is a variable, but it is the same for all vector lanes.
17853 // These instructions are defined together with shift-immediate.
17854 static
17855 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
17856                                       unsigned Opcode) {
17857   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
17858 }
17859
17860 // Return true if the required (according to Opcode) variable-shift form is
17861 // natively supported by the Subtarget
17862 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
17863                                     unsigned Opcode) {
17864
17865   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
17866     return false;
17867
17868   // vXi16 supported only on AVX-512, BWI
17869   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
17870     return false;
17871
17872   if (VT.is512BitVector() || Subtarget->hasVLX())
17873     return true;
17874
17875   bool LShift = VT.is128BitVector() || VT.is256BitVector();
17876   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
17877   return (Opcode == ISD::SRA) ? AShift : LShift;
17878 }
17879
17880 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
17881                                          const X86Subtarget *Subtarget) {
17882   MVT VT = Op.getSimpleValueType();
17883   SDLoc dl(Op);
17884   SDValue R = Op.getOperand(0);
17885   SDValue Amt = Op.getOperand(1);
17886
17887   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
17888     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
17889
17890   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
17891     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
17892     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
17893     SDValue Ex = DAG.getBitcast(ExVT, R);
17894
17895     if (ShiftAmt >= 32) {
17896       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
17897       SDValue Upper =
17898           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
17899       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17900                                                  ShiftAmt - 32, DAG);
17901       if (VT == MVT::v2i64)
17902         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
17903       if (VT == MVT::v4i64)
17904         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17905                                   {9, 1, 11, 3, 13, 5, 15, 7});
17906     } else {
17907       // SRA upper i32, SHL whole i64 and select lower i32.
17908       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17909                                                  ShiftAmt, DAG);
17910       SDValue Lower =
17911           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
17912       Lower = DAG.getBitcast(ExVT, Lower);
17913       if (VT == MVT::v2i64)
17914         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
17915       if (VT == MVT::v4i64)
17916         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17917                                   {8, 1, 10, 3, 12, 5, 14, 7});
17918     }
17919     return DAG.getBitcast(VT, Ex);
17920   };
17921
17922   // Optimize shl/srl/sra with constant shift amount.
17923   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
17924     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
17925       uint64_t ShiftAmt = ShiftConst->getZExtValue();
17926
17927       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
17928         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
17929
17930       // i64 SRA needs to be performed as partial shifts.
17931       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
17932           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
17933         return ArithmeticShiftRight64(ShiftAmt);
17934
17935       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
17936         unsigned NumElts = VT.getVectorNumElements();
17937         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
17938
17939         // Simple i8 add case
17940         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
17941           return DAG.getNode(ISD::ADD, dl, VT, R, R);
17942
17943         // ashr(R, 7)  === cmp_slt(R, 0)
17944         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
17945           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
17946           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
17947         }
17948
17949         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
17950         if (VT == MVT::v16i8 && Subtarget->hasXOP())
17951           return SDValue();
17952
17953         if (Op.getOpcode() == ISD::SHL) {
17954           // Make a large shift.
17955           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
17956                                                    R, ShiftAmt, DAG);
17957           SHL = DAG.getBitcast(VT, SHL);
17958           // Zero out the rightmost bits.
17959           SmallVector<SDValue, 32> V(
17960               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
17961           return DAG.getNode(ISD::AND, dl, VT, SHL,
17962                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17963         }
17964         if (Op.getOpcode() == ISD::SRL) {
17965           // Make a large shift.
17966           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
17967                                                    R, ShiftAmt, DAG);
17968           SRL = DAG.getBitcast(VT, SRL);
17969           // Zero out the leftmost bits.
17970           SmallVector<SDValue, 32> V(
17971               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
17972           return DAG.getNode(ISD::AND, dl, VT, SRL,
17973                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17974         }
17975         if (Op.getOpcode() == ISD::SRA) {
17976           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
17977           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
17978           SmallVector<SDValue, 32> V(NumElts,
17979                                      DAG.getConstant(128 >> ShiftAmt, dl,
17980                                                      MVT::i8));
17981           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
17982           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
17983           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
17984           return Res;
17985         }
17986         llvm_unreachable("Unknown shift opcode.");
17987       }
17988     }
17989   }
17990
17991   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
17992   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
17993       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
17994
17995     // Peek through any splat that was introduced for i64 shift vectorization.
17996     int SplatIndex = -1;
17997     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
17998       if (SVN->isSplat()) {
17999         SplatIndex = SVN->getSplatIndex();
18000         Amt = Amt.getOperand(0);
18001         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18002                "Splat shuffle referencing second operand");
18003       }
18004
18005     if (Amt.getOpcode() != ISD::BITCAST ||
18006         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18007       return SDValue();
18008
18009     Amt = Amt.getOperand(0);
18010     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18011                      VT.getVectorNumElements();
18012     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18013     uint64_t ShiftAmt = 0;
18014     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18015     for (unsigned i = 0; i != Ratio; ++i) {
18016       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18017       if (!C)
18018         return SDValue();
18019       // 6 == Log2(64)
18020       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18021     }
18022
18023     // Check remaining shift amounts (if not a splat).
18024     if (SplatIndex < 0) {
18025       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18026         uint64_t ShAmt = 0;
18027         for (unsigned j = 0; j != Ratio; ++j) {
18028           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18029           if (!C)
18030             return SDValue();
18031           // 6 == Log2(64)
18032           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18033         }
18034         if (ShAmt != ShiftAmt)
18035           return SDValue();
18036       }
18037     }
18038
18039     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18040       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18041
18042     if (Op.getOpcode() == ISD::SRA)
18043       return ArithmeticShiftRight64(ShiftAmt);
18044   }
18045
18046   return SDValue();
18047 }
18048
18049 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18050                                         const X86Subtarget* Subtarget) {
18051   MVT VT = Op.getSimpleValueType();
18052   SDLoc dl(Op);
18053   SDValue R = Op.getOperand(0);
18054   SDValue Amt = Op.getOperand(1);
18055
18056   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18057     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18058
18059   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18060     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18061
18062   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18063     SDValue BaseShAmt;
18064     EVT EltVT = VT.getVectorElementType();
18065
18066     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18067       // Check if this build_vector node is doing a splat.
18068       // If so, then set BaseShAmt equal to the splat value.
18069       BaseShAmt = BV->getSplatValue();
18070       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18071         BaseShAmt = SDValue();
18072     } else {
18073       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18074         Amt = Amt.getOperand(0);
18075
18076       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18077       if (SVN && SVN->isSplat()) {
18078         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18079         SDValue InVec = Amt.getOperand(0);
18080         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18081           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18082                  "Unexpected shuffle index found!");
18083           BaseShAmt = InVec.getOperand(SplatIdx);
18084         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18085            if (ConstantSDNode *C =
18086                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18087              if (C->getZExtValue() == SplatIdx)
18088                BaseShAmt = InVec.getOperand(1);
18089            }
18090         }
18091
18092         if (!BaseShAmt)
18093           // Avoid introducing an extract element from a shuffle.
18094           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18095                                   DAG.getIntPtrConstant(SplatIdx, dl));
18096       }
18097     }
18098
18099     if (BaseShAmt.getNode()) {
18100       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18101       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18102         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18103       else if (EltVT.bitsLT(MVT::i32))
18104         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18105
18106       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18107     }
18108   }
18109
18110   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18111   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18112       Amt.getOpcode() == ISD::BITCAST &&
18113       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18114     Amt = Amt.getOperand(0);
18115     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18116                      VT.getVectorNumElements();
18117     std::vector<SDValue> Vals(Ratio);
18118     for (unsigned i = 0; i != Ratio; ++i)
18119       Vals[i] = Amt.getOperand(i);
18120     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18121       for (unsigned j = 0; j != Ratio; ++j)
18122         if (Vals[j] != Amt.getOperand(i + j))
18123           return SDValue();
18124     }
18125
18126     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18127       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18128   }
18129   return SDValue();
18130 }
18131
18132 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18133                           SelectionDAG &DAG) {
18134   MVT VT = Op.getSimpleValueType();
18135   SDLoc dl(Op);
18136   SDValue R = Op.getOperand(0);
18137   SDValue Amt = Op.getOperand(1);
18138
18139   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18140   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18141
18142   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18143     return V;
18144
18145   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18146     return V;
18147
18148   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18149     return Op;
18150
18151   // XOP has 128-bit variable logical/arithmetic shifts.
18152   // +ve/-ve Amt = shift left/right.
18153   if (Subtarget->hasXOP() &&
18154       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18155        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18156     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18157       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18158       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18159     }
18160     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18161       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18162     if (Op.getOpcode() == ISD::SRA)
18163       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18164   }
18165
18166   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18167   // shifts per-lane and then shuffle the partial results back together.
18168   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18169     // Splat the shift amounts so the scalar shifts above will catch it.
18170     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18171     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18172     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18173     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18174     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18175   }
18176
18177   // i64 vector arithmetic shift can be emulated with the transform:
18178   // M = lshr(SIGN_BIT, Amt)
18179   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18180   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18181       Op.getOpcode() == ISD::SRA) {
18182     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18183     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18184     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18185     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18186     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18187     return R;
18188   }
18189
18190   // If possible, lower this packed shift into a vector multiply instead of
18191   // expanding it into a sequence of scalar shifts.
18192   // Do this only if the vector shift count is a constant build_vector.
18193   if (Op.getOpcode() == ISD::SHL &&
18194       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18195        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18196       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18197     SmallVector<SDValue, 8> Elts;
18198     EVT SVT = VT.getScalarType();
18199     unsigned SVTBits = SVT.getSizeInBits();
18200     const APInt &One = APInt(SVTBits, 1);
18201     unsigned NumElems = VT.getVectorNumElements();
18202
18203     for (unsigned i=0; i !=NumElems; ++i) {
18204       SDValue Op = Amt->getOperand(i);
18205       if (Op->getOpcode() == ISD::UNDEF) {
18206         Elts.push_back(Op);
18207         continue;
18208       }
18209
18210       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18211       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18212       uint64_t ShAmt = C.getZExtValue();
18213       if (ShAmt >= SVTBits) {
18214         Elts.push_back(DAG.getUNDEF(SVT));
18215         continue;
18216       }
18217       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18218     }
18219     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18220     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18221   }
18222
18223   // Lower SHL with variable shift amount.
18224   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18225     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18226
18227     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18228                      DAG.getConstant(0x3f800000U, dl, VT));
18229     Op = DAG.getBitcast(MVT::v4f32, Op);
18230     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18231     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18232   }
18233
18234   // If possible, lower this shift as a sequence of two shifts by
18235   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18236   // Example:
18237   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18238   //
18239   // Could be rewritten as:
18240   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18241   //
18242   // The advantage is that the two shifts from the example would be
18243   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18244   // the vector shift into four scalar shifts plus four pairs of vector
18245   // insert/extract.
18246   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18247       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18248     unsigned TargetOpcode = X86ISD::MOVSS;
18249     bool CanBeSimplified;
18250     // The splat value for the first packed shift (the 'X' from the example).
18251     SDValue Amt1 = Amt->getOperand(0);
18252     // The splat value for the second packed shift (the 'Y' from the example).
18253     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18254                                         Amt->getOperand(2);
18255
18256     // See if it is possible to replace this node with a sequence of
18257     // two shifts followed by a MOVSS/MOVSD
18258     if (VT == MVT::v4i32) {
18259       // Check if it is legal to use a MOVSS.
18260       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18261                         Amt2 == Amt->getOperand(3);
18262       if (!CanBeSimplified) {
18263         // Otherwise, check if we can still simplify this node using a MOVSD.
18264         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18265                           Amt->getOperand(2) == Amt->getOperand(3);
18266         TargetOpcode = X86ISD::MOVSD;
18267         Amt2 = Amt->getOperand(2);
18268       }
18269     } else {
18270       // Do similar checks for the case where the machine value type
18271       // is MVT::v8i16.
18272       CanBeSimplified = Amt1 == Amt->getOperand(1);
18273       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18274         CanBeSimplified = Amt2 == Amt->getOperand(i);
18275
18276       if (!CanBeSimplified) {
18277         TargetOpcode = X86ISD::MOVSD;
18278         CanBeSimplified = true;
18279         Amt2 = Amt->getOperand(4);
18280         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18281           CanBeSimplified = Amt1 == Amt->getOperand(i);
18282         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18283           CanBeSimplified = Amt2 == Amt->getOperand(j);
18284       }
18285     }
18286
18287     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18288         isa<ConstantSDNode>(Amt2)) {
18289       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18290       EVT CastVT = MVT::v4i32;
18291       SDValue Splat1 =
18292         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18293       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18294       SDValue Splat2 =
18295         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18296       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18297       if (TargetOpcode == X86ISD::MOVSD)
18298         CastVT = MVT::v2i64;
18299       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18300       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18301       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18302                                             BitCast1, DAG);
18303       return DAG.getBitcast(VT, Result);
18304     }
18305   }
18306
18307   // v4i32 Non Uniform Shifts.
18308   // If the shift amount is constant we can shift each lane using the SSE2
18309   // immediate shifts, else we need to zero-extend each lane to the lower i64
18310   // and shift using the SSE2 variable shifts.
18311   // The separate results can then be blended together.
18312   if (VT == MVT::v4i32) {
18313     unsigned Opc = Op.getOpcode();
18314     SDValue Amt0, Amt1, Amt2, Amt3;
18315     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18316       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18317       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18318       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18319       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18320     } else {
18321       // ISD::SHL is handled above but we include it here for completeness.
18322       switch (Opc) {
18323       default:
18324         llvm_unreachable("Unknown target vector shift node");
18325       case ISD::SHL:
18326         Opc = X86ISD::VSHL;
18327         break;
18328       case ISD::SRL:
18329         Opc = X86ISD::VSRL;
18330         break;
18331       case ISD::SRA:
18332         Opc = X86ISD::VSRA;
18333         break;
18334       }
18335       // The SSE2 shifts use the lower i64 as the same shift amount for
18336       // all lanes and the upper i64 is ignored. These shuffle masks
18337       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18338       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18339       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18340       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18341       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18342       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18343     }
18344
18345     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18346     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18347     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18348     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18349     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18350     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18351     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18352   }
18353
18354   if (VT == MVT::v16i8 ||
18355       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18356     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18357     unsigned ShiftOpcode = Op->getOpcode();
18358
18359     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18360       // On SSE41 targets we make use of the fact that VSELECT lowers
18361       // to PBLENDVB which selects bytes based just on the sign bit.
18362       if (Subtarget->hasSSE41()) {
18363         V0 = DAG.getBitcast(VT, V0);
18364         V1 = DAG.getBitcast(VT, V1);
18365         Sel = DAG.getBitcast(VT, Sel);
18366         return DAG.getBitcast(SelVT,
18367                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18368       }
18369       // On pre-SSE41 targets we test for the sign bit by comparing to
18370       // zero - a negative value will set all bits of the lanes to true
18371       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18372       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18373       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18374       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18375     };
18376
18377     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18378     // We can safely do this using i16 shifts as we're only interested in
18379     // the 3 lower bits of each byte.
18380     Amt = DAG.getBitcast(ExtVT, Amt);
18381     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18382     Amt = DAG.getBitcast(VT, Amt);
18383
18384     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18385       // r = VSELECT(r, shift(r, 4), a);
18386       SDValue M =
18387           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18388       R = SignBitSelect(VT, Amt, M, R);
18389
18390       // a += a
18391       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18392
18393       // r = VSELECT(r, shift(r, 2), a);
18394       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18395       R = SignBitSelect(VT, Amt, M, R);
18396
18397       // a += a
18398       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18399
18400       // return VSELECT(r, shift(r, 1), a);
18401       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18402       R = SignBitSelect(VT, Amt, M, R);
18403       return R;
18404     }
18405
18406     if (Op->getOpcode() == ISD::SRA) {
18407       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18408       // so we can correctly sign extend. We don't care what happens to the
18409       // lower byte.
18410       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18411       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18412       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18413       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18414       ALo = DAG.getBitcast(ExtVT, ALo);
18415       AHi = DAG.getBitcast(ExtVT, AHi);
18416       RLo = DAG.getBitcast(ExtVT, RLo);
18417       RHi = DAG.getBitcast(ExtVT, RHi);
18418
18419       // r = VSELECT(r, shift(r, 4), a);
18420       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18421                                 DAG.getConstant(4, dl, ExtVT));
18422       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18423                                 DAG.getConstant(4, dl, ExtVT));
18424       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18425       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18426
18427       // a += a
18428       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18429       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18430
18431       // r = VSELECT(r, shift(r, 2), a);
18432       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18433                         DAG.getConstant(2, dl, ExtVT));
18434       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18435                         DAG.getConstant(2, dl, ExtVT));
18436       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18437       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18438
18439       // a += a
18440       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18441       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18442
18443       // r = VSELECT(r, shift(r, 1), a);
18444       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18445                         DAG.getConstant(1, dl, ExtVT));
18446       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18447                         DAG.getConstant(1, dl, ExtVT));
18448       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18449       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18450
18451       // Logical shift the result back to the lower byte, leaving a zero upper
18452       // byte
18453       // meaning that we can safely pack with PACKUSWB.
18454       RLo =
18455           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18456       RHi =
18457           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18458       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18459     }
18460   }
18461
18462   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18463   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18464   // solution better.
18465   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18466     MVT ExtVT = MVT::v8i32;
18467     unsigned ExtOpc =
18468         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18469     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18470     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18471     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18472                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18473   }
18474
18475   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18476     MVT ExtVT = MVT::v8i32;
18477     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18478     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18479     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18480     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18481     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18482     ALo = DAG.getBitcast(ExtVT, ALo);
18483     AHi = DAG.getBitcast(ExtVT, AHi);
18484     RLo = DAG.getBitcast(ExtVT, RLo);
18485     RHi = DAG.getBitcast(ExtVT, RHi);
18486     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18487     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18488     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18489     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18490     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18491   }
18492
18493   if (VT == MVT::v8i16) {
18494     unsigned ShiftOpcode = Op->getOpcode();
18495
18496     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18497       // On SSE41 targets we make use of the fact that VSELECT lowers
18498       // to PBLENDVB which selects bytes based just on the sign bit.
18499       if (Subtarget->hasSSE41()) {
18500         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18501         V0 = DAG.getBitcast(ExtVT, V0);
18502         V1 = DAG.getBitcast(ExtVT, V1);
18503         Sel = DAG.getBitcast(ExtVT, Sel);
18504         return DAG.getBitcast(
18505             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18506       }
18507       // On pre-SSE41 targets we splat the sign bit - a negative value will
18508       // set all bits of the lanes to true and VSELECT uses that in
18509       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18510       SDValue C =
18511           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18512       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18513     };
18514
18515     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18516     if (Subtarget->hasSSE41()) {
18517       // On SSE41 targets we need to replicate the shift mask in both
18518       // bytes for PBLENDVB.
18519       Amt = DAG.getNode(
18520           ISD::OR, dl, VT,
18521           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18522           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18523     } else {
18524       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18525     }
18526
18527     // r = VSELECT(r, shift(r, 8), a);
18528     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18529     R = SignBitSelect(Amt, M, R);
18530
18531     // a += a
18532     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18533
18534     // r = VSELECT(r, shift(r, 4), a);
18535     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18536     R = SignBitSelect(Amt, M, R);
18537
18538     // a += a
18539     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18540
18541     // r = VSELECT(r, shift(r, 2), a);
18542     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18543     R = SignBitSelect(Amt, M, R);
18544
18545     // a += a
18546     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18547
18548     // return VSELECT(r, shift(r, 1), a);
18549     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18550     R = SignBitSelect(Amt, M, R);
18551     return R;
18552   }
18553
18554   // Decompose 256-bit shifts into smaller 128-bit shifts.
18555   if (VT.is256BitVector()) {
18556     unsigned NumElems = VT.getVectorNumElements();
18557     MVT EltVT = VT.getVectorElementType();
18558     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18559
18560     // Extract the two vectors
18561     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18562     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18563
18564     // Recreate the shift amount vectors
18565     SDValue Amt1, Amt2;
18566     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18567       // Constant shift amount
18568       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18569       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18570       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18571
18572       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18573       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18574     } else {
18575       // Variable shift amount
18576       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18577       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18578     }
18579
18580     // Issue new vector shifts for the smaller types
18581     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18582     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18583
18584     // Concatenate the result back
18585     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18586   }
18587
18588   return SDValue();
18589 }
18590
18591 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18592   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18593   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18594   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18595   // has only one use.
18596   SDNode *N = Op.getNode();
18597   SDValue LHS = N->getOperand(0);
18598   SDValue RHS = N->getOperand(1);
18599   unsigned BaseOp = 0;
18600   unsigned Cond = 0;
18601   SDLoc DL(Op);
18602   switch (Op.getOpcode()) {
18603   default: llvm_unreachable("Unknown ovf instruction!");
18604   case ISD::SADDO:
18605     // A subtract of one will be selected as a INC. Note that INC doesn't
18606     // set CF, so we can't do this for UADDO.
18607     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18608       if (C->isOne()) {
18609         BaseOp = X86ISD::INC;
18610         Cond = X86::COND_O;
18611         break;
18612       }
18613     BaseOp = X86ISD::ADD;
18614     Cond = X86::COND_O;
18615     break;
18616   case ISD::UADDO:
18617     BaseOp = X86ISD::ADD;
18618     Cond = X86::COND_B;
18619     break;
18620   case ISD::SSUBO:
18621     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18622     // set CF, so we can't do this for USUBO.
18623     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18624       if (C->isOne()) {
18625         BaseOp = X86ISD::DEC;
18626         Cond = X86::COND_O;
18627         break;
18628       }
18629     BaseOp = X86ISD::SUB;
18630     Cond = X86::COND_O;
18631     break;
18632   case ISD::USUBO:
18633     BaseOp = X86ISD::SUB;
18634     Cond = X86::COND_B;
18635     break;
18636   case ISD::SMULO:
18637     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18638     Cond = X86::COND_O;
18639     break;
18640   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18641     if (N->getValueType(0) == MVT::i8) {
18642       BaseOp = X86ISD::UMUL8;
18643       Cond = X86::COND_O;
18644       break;
18645     }
18646     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18647                                  MVT::i32);
18648     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18649
18650     SDValue SetCC =
18651       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18652                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18653                   SDValue(Sum.getNode(), 2));
18654
18655     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18656   }
18657   }
18658
18659   // Also sets EFLAGS.
18660   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18661   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18662
18663   SDValue SetCC =
18664     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18665                 DAG.getConstant(Cond, DL, MVT::i32),
18666                 SDValue(Sum.getNode(), 1));
18667
18668   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18669 }
18670
18671 /// Returns true if the operand type is exactly twice the native width, and
18672 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18673 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18674 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18675 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18676   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18677
18678   if (OpWidth == 64)
18679     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18680   else if (OpWidth == 128)
18681     return Subtarget->hasCmpxchg16b();
18682   else
18683     return false;
18684 }
18685
18686 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18687   return needsCmpXchgNb(SI->getValueOperand()->getType());
18688 }
18689
18690 // Note: this turns large loads into lock cmpxchg8b/16b.
18691 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18692 TargetLowering::AtomicExpansionKind
18693 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18694   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18695   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18696                                                : AtomicExpansionKind::None;
18697 }
18698
18699 TargetLowering::AtomicExpansionKind
18700 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18701   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18702   Type *MemType = AI->getType();
18703
18704   // If the operand is too big, we must see if cmpxchg8/16b is available
18705   // and default to library calls otherwise.
18706   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18707     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18708                                    : AtomicExpansionKind::None;
18709   }
18710
18711   AtomicRMWInst::BinOp Op = AI->getOperation();
18712   switch (Op) {
18713   default:
18714     llvm_unreachable("Unknown atomic operation");
18715   case AtomicRMWInst::Xchg:
18716   case AtomicRMWInst::Add:
18717   case AtomicRMWInst::Sub:
18718     // It's better to use xadd, xsub or xchg for these in all cases.
18719     return AtomicExpansionKind::None;
18720   case AtomicRMWInst::Or:
18721   case AtomicRMWInst::And:
18722   case AtomicRMWInst::Xor:
18723     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18724     // prefix to a normal instruction for these operations.
18725     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18726                             : AtomicExpansionKind::None;
18727   case AtomicRMWInst::Nand:
18728   case AtomicRMWInst::Max:
18729   case AtomicRMWInst::Min:
18730   case AtomicRMWInst::UMax:
18731   case AtomicRMWInst::UMin:
18732     // These always require a non-trivial set of data operations on x86. We must
18733     // use a cmpxchg loop.
18734     return AtomicExpansionKind::CmpXChg;
18735   }
18736 }
18737
18738 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18739   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18740   // no-sse2). There isn't any reason to disable it if the target processor
18741   // supports it.
18742   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18743 }
18744
18745 LoadInst *
18746 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18747   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18748   Type *MemType = AI->getType();
18749   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18750   // there is no benefit in turning such RMWs into loads, and it is actually
18751   // harmful as it introduces a mfence.
18752   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18753     return nullptr;
18754
18755   auto Builder = IRBuilder<>(AI);
18756   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18757   auto SynchScope = AI->getSynchScope();
18758   // We must restrict the ordering to avoid generating loads with Release or
18759   // ReleaseAcquire orderings.
18760   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18761   auto Ptr = AI->getPointerOperand();
18762
18763   // Before the load we need a fence. Here is an example lifted from
18764   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18765   // is required:
18766   // Thread 0:
18767   //   x.store(1, relaxed);
18768   //   r1 = y.fetch_add(0, release);
18769   // Thread 1:
18770   //   y.fetch_add(42, acquire);
18771   //   r2 = x.load(relaxed);
18772   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18773   // lowered to just a load without a fence. A mfence flushes the store buffer,
18774   // making the optimization clearly correct.
18775   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18776   // otherwise, we might be able to be more aggressive on relaxed idempotent
18777   // rmw. In practice, they do not look useful, so we don't try to be
18778   // especially clever.
18779   if (SynchScope == SingleThread)
18780     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18781     // the IR level, so we must wrap it in an intrinsic.
18782     return nullptr;
18783
18784   if (!hasMFENCE(*Subtarget))
18785     // FIXME: it might make sense to use a locked operation here but on a
18786     // different cache-line to prevent cache-line bouncing. In practice it
18787     // is probably a small win, and x86 processors without mfence are rare
18788     // enough that we do not bother.
18789     return nullptr;
18790
18791   Function *MFence =
18792       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18793   Builder.CreateCall(MFence, {});
18794
18795   // Finally we can emit the atomic load.
18796   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18797           AI->getType()->getPrimitiveSizeInBits());
18798   Loaded->setAtomic(Order, SynchScope);
18799   AI->replaceAllUsesWith(Loaded);
18800   AI->eraseFromParent();
18801   return Loaded;
18802 }
18803
18804 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18805                                  SelectionDAG &DAG) {
18806   SDLoc dl(Op);
18807   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18808     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18809   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18810     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18811
18812   // The only fence that needs an instruction is a sequentially-consistent
18813   // cross-thread fence.
18814   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18815     if (hasMFENCE(*Subtarget))
18816       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18817
18818     SDValue Chain = Op.getOperand(0);
18819     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
18820     SDValue Ops[] = {
18821       DAG.getRegister(X86::ESP, MVT::i32),     // Base
18822       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
18823       DAG.getRegister(0, MVT::i32),            // Index
18824       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
18825       DAG.getRegister(0, MVT::i32),            // Segment.
18826       Zero,
18827       Chain
18828     };
18829     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
18830     return SDValue(Res, 0);
18831   }
18832
18833   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
18834   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
18835 }
18836
18837 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
18838                              SelectionDAG &DAG) {
18839   MVT T = Op.getSimpleValueType();
18840   SDLoc DL(Op);
18841   unsigned Reg = 0;
18842   unsigned size = 0;
18843   switch(T.SimpleTy) {
18844   default: llvm_unreachable("Invalid value type!");
18845   case MVT::i8:  Reg = X86::AL;  size = 1; break;
18846   case MVT::i16: Reg = X86::AX;  size = 2; break;
18847   case MVT::i32: Reg = X86::EAX; size = 4; break;
18848   case MVT::i64:
18849     assert(Subtarget->is64Bit() && "Node not type legal!");
18850     Reg = X86::RAX; size = 8;
18851     break;
18852   }
18853   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
18854                                   Op.getOperand(2), SDValue());
18855   SDValue Ops[] = { cpIn.getValue(0),
18856                     Op.getOperand(1),
18857                     Op.getOperand(3),
18858                     DAG.getTargetConstant(size, DL, MVT::i8),
18859                     cpIn.getValue(1) };
18860   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18861   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
18862   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
18863                                            Ops, T, MMO);
18864
18865   SDValue cpOut =
18866     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
18867   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
18868                                       MVT::i32, cpOut.getValue(2));
18869   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
18870                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
18871                                 EFLAGS);
18872
18873   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
18874   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
18875   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
18876   return SDValue();
18877 }
18878
18879 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
18880                             SelectionDAG &DAG) {
18881   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
18882   MVT DstVT = Op.getSimpleValueType();
18883
18884   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
18885     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18886     if (DstVT != MVT::f64)
18887       // This conversion needs to be expanded.
18888       return SDValue();
18889
18890     SDValue InVec = Op->getOperand(0);
18891     SDLoc dl(Op);
18892     unsigned NumElts = SrcVT.getVectorNumElements();
18893     EVT SVT = SrcVT.getVectorElementType();
18894
18895     // Widen the vector in input in the case of MVT::v2i32.
18896     // Example: from MVT::v2i32 to MVT::v4i32.
18897     SmallVector<SDValue, 16> Elts;
18898     for (unsigned i = 0, e = NumElts; i != e; ++i)
18899       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
18900                                  DAG.getIntPtrConstant(i, dl)));
18901
18902     // Explicitly mark the extra elements as Undef.
18903     Elts.append(NumElts, DAG.getUNDEF(SVT));
18904
18905     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18906     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
18907     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
18908     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
18909                        DAG.getIntPtrConstant(0, dl));
18910   }
18911
18912   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
18913          Subtarget->hasMMX() && "Unexpected custom BITCAST");
18914   assert((DstVT == MVT::i64 ||
18915           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
18916          "Unexpected custom BITCAST");
18917   // i64 <=> MMX conversions are Legal.
18918   if (SrcVT==MVT::i64 && DstVT.isVector())
18919     return Op;
18920   if (DstVT==MVT::i64 && SrcVT.isVector())
18921     return Op;
18922   // MMX <=> MMX conversions are Legal.
18923   if (SrcVT.isVector() && DstVT.isVector())
18924     return Op;
18925   // All other conversions need to be expanded.
18926   return SDValue();
18927 }
18928
18929 /// Compute the horizontal sum of bytes in V for the elements of VT.
18930 ///
18931 /// Requires V to be a byte vector and VT to be an integer vector type with
18932 /// wider elements than V's type. The width of the elements of VT determines
18933 /// how many bytes of V are summed horizontally to produce each element of the
18934 /// result.
18935 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
18936                                       const X86Subtarget *Subtarget,
18937                                       SelectionDAG &DAG) {
18938   SDLoc DL(V);
18939   MVT ByteVecVT = V.getSimpleValueType();
18940   MVT EltVT = VT.getVectorElementType();
18941   int NumElts = VT.getVectorNumElements();
18942   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
18943          "Expected value to have byte element type.");
18944   assert(EltVT != MVT::i8 &&
18945          "Horizontal byte sum only makes sense for wider elements!");
18946   unsigned VecSize = VT.getSizeInBits();
18947   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
18948
18949   // PSADBW instruction horizontally add all bytes and leave the result in i64
18950   // chunks, thus directly computes the pop count for v2i64 and v4i64.
18951   if (EltVT == MVT::i64) {
18952     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18953     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
18954     return DAG.getBitcast(VT, V);
18955   }
18956
18957   if (EltVT == MVT::i32) {
18958     // We unpack the low half and high half into i32s interleaved with zeros so
18959     // that we can use PSADBW to horizontally sum them. The most useful part of
18960     // this is that it lines up the results of two PSADBW instructions to be
18961     // two v2i64 vectors which concatenated are the 4 population counts. We can
18962     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
18963     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
18964     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
18965     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
18966
18967     // Do the horizontal sums into two v2i64s.
18968     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18969     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18970                       DAG.getBitcast(ByteVecVT, Low), Zeros);
18971     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18972                        DAG.getBitcast(ByteVecVT, High), Zeros);
18973
18974     // Merge them together.
18975     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
18976     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
18977                     DAG.getBitcast(ShortVecVT, Low),
18978                     DAG.getBitcast(ShortVecVT, High));
18979
18980     return DAG.getBitcast(VT, V);
18981   }
18982
18983   // The only element type left is i16.
18984   assert(EltVT == MVT::i16 && "Unknown how to handle type");
18985
18986   // To obtain pop count for each i16 element starting from the pop count for
18987   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
18988   // right by 8. It is important to shift as i16s as i8 vector shift isn't
18989   // directly supported.
18990   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
18991   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
18992   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18993   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
18994                   DAG.getBitcast(ByteVecVT, V));
18995   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18996 }
18997
18998 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
18999                                         const X86Subtarget *Subtarget,
19000                                         SelectionDAG &DAG) {
19001   MVT VT = Op.getSimpleValueType();
19002   MVT EltVT = VT.getVectorElementType();
19003   unsigned VecSize = VT.getSizeInBits();
19004
19005   // Implement a lookup table in register by using an algorithm based on:
19006   // http://wm.ite.pl/articles/sse-popcount.html
19007   //
19008   // The general idea is that every lower byte nibble in the input vector is an
19009   // index into a in-register pre-computed pop count table. We then split up the
19010   // input vector in two new ones: (1) a vector with only the shifted-right
19011   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19012   // masked out higher ones) for each byte. PSHUB is used separately with both
19013   // to index the in-register table. Next, both are added and the result is a
19014   // i8 vector where each element contains the pop count for input byte.
19015   //
19016   // To obtain the pop count for elements != i8, we follow up with the same
19017   // approach and use additional tricks as described below.
19018   //
19019   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19020                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19021                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19022                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19023
19024   int NumByteElts = VecSize / 8;
19025   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19026   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19027   SmallVector<SDValue, 16> LUTVec;
19028   for (int i = 0; i < NumByteElts; ++i)
19029     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19030   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19031   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19032                                   DAG.getConstant(0x0F, DL, MVT::i8));
19033   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19034
19035   // High nibbles
19036   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19037   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19038   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19039
19040   // Low nibbles
19041   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19042
19043   // The input vector is used as the shuffle mask that index elements into the
19044   // LUT. After counting low and high nibbles, add the vector to obtain the
19045   // final pop count per i8 element.
19046   SDValue HighPopCnt =
19047       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19048   SDValue LowPopCnt =
19049       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19050   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19051
19052   if (EltVT == MVT::i8)
19053     return PopCnt;
19054
19055   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19056 }
19057
19058 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19059                                        const X86Subtarget *Subtarget,
19060                                        SelectionDAG &DAG) {
19061   MVT VT = Op.getSimpleValueType();
19062   assert(VT.is128BitVector() &&
19063          "Only 128-bit vector bitmath lowering supported.");
19064
19065   int VecSize = VT.getSizeInBits();
19066   MVT EltVT = VT.getVectorElementType();
19067   int Len = EltVT.getSizeInBits();
19068
19069   // This is the vectorized version of the "best" algorithm from
19070   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19071   // with a minor tweak to use a series of adds + shifts instead of vector
19072   // multiplications. Implemented for all integer vector types. We only use
19073   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19074   // much faster, even faster than using native popcnt instructions.
19075
19076   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19077     MVT VT = V.getSimpleValueType();
19078     SmallVector<SDValue, 32> Shifters(
19079         VT.getVectorNumElements(),
19080         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19081     return DAG.getNode(OpCode, DL, VT, V,
19082                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19083   };
19084   auto GetMask = [&](SDValue V, APInt Mask) {
19085     MVT VT = V.getSimpleValueType();
19086     SmallVector<SDValue, 32> Masks(
19087         VT.getVectorNumElements(),
19088         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19089     return DAG.getNode(ISD::AND, DL, VT, V,
19090                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19091   };
19092
19093   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19094   // x86, so set the SRL type to have elements at least i16 wide. This is
19095   // correct because all of our SRLs are followed immediately by a mask anyways
19096   // that handles any bits that sneak into the high bits of the byte elements.
19097   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19098
19099   SDValue V = Op;
19100
19101   // v = v - ((v >> 1) & 0x55555555...)
19102   SDValue Srl =
19103       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19104   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19105   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19106
19107   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19108   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19109   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19110   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19111   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19112
19113   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19114   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19115   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19116   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19117
19118   // At this point, V contains the byte-wise population count, and we are
19119   // merely doing a horizontal sum if necessary to get the wider element
19120   // counts.
19121   if (EltVT == MVT::i8)
19122     return V;
19123
19124   return LowerHorizontalByteSum(
19125       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19126       DAG);
19127 }
19128
19129 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19130                                 SelectionDAG &DAG) {
19131   MVT VT = Op.getSimpleValueType();
19132   // FIXME: Need to add AVX-512 support here!
19133   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19134          "Unknown CTPOP type to handle");
19135   SDLoc DL(Op.getNode());
19136   SDValue Op0 = Op.getOperand(0);
19137
19138   if (!Subtarget->hasSSSE3()) {
19139     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19140     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19141     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19142   }
19143
19144   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19145     unsigned NumElems = VT.getVectorNumElements();
19146
19147     // Extract each 128-bit vector, compute pop count and concat the result.
19148     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19149     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19150
19151     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19152                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19153                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19154   }
19155
19156   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19157 }
19158
19159 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19160                           SelectionDAG &DAG) {
19161   assert(Op.getValueType().isVector() &&
19162          "We only do custom lowering for vector population count.");
19163   return LowerVectorCTPOP(Op, Subtarget, DAG);
19164 }
19165
19166 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19167   SDNode *Node = Op.getNode();
19168   SDLoc dl(Node);
19169   EVT T = Node->getValueType(0);
19170   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19171                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19172   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19173                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19174                        Node->getOperand(0),
19175                        Node->getOperand(1), negOp,
19176                        cast<AtomicSDNode>(Node)->getMemOperand(),
19177                        cast<AtomicSDNode>(Node)->getOrdering(),
19178                        cast<AtomicSDNode>(Node)->getSynchScope());
19179 }
19180
19181 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19182   SDNode *Node = Op.getNode();
19183   SDLoc dl(Node);
19184   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19185
19186   // Convert seq_cst store -> xchg
19187   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19188   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19189   //        (The only way to get a 16-byte store is cmpxchg16b)
19190   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19191   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19192       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19193     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19194                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19195                                  Node->getOperand(0),
19196                                  Node->getOperand(1), Node->getOperand(2),
19197                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19198                                  cast<AtomicSDNode>(Node)->getOrdering(),
19199                                  cast<AtomicSDNode>(Node)->getSynchScope());
19200     return Swap.getValue(1);
19201   }
19202   // Other atomic stores have a simple pattern.
19203   return Op;
19204 }
19205
19206 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19207   EVT VT = Op.getNode()->getSimpleValueType(0);
19208
19209   // Let legalize expand this if it isn't a legal type yet.
19210   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19211     return SDValue();
19212
19213   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19214
19215   unsigned Opc;
19216   bool ExtraOp = false;
19217   switch (Op.getOpcode()) {
19218   default: llvm_unreachable("Invalid code");
19219   case ISD::ADDC: Opc = X86ISD::ADD; break;
19220   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19221   case ISD::SUBC: Opc = X86ISD::SUB; break;
19222   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19223   }
19224
19225   if (!ExtraOp)
19226     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19227                        Op.getOperand(1));
19228   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19229                      Op.getOperand(1), Op.getOperand(2));
19230 }
19231
19232 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19233                             SelectionDAG &DAG) {
19234   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19235
19236   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19237   // which returns the values as { float, float } (in XMM0) or
19238   // { double, double } (which is returned in XMM0, XMM1).
19239   SDLoc dl(Op);
19240   SDValue Arg = Op.getOperand(0);
19241   EVT ArgVT = Arg.getValueType();
19242   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19243
19244   TargetLowering::ArgListTy Args;
19245   TargetLowering::ArgListEntry Entry;
19246
19247   Entry.Node = Arg;
19248   Entry.Ty = ArgTy;
19249   Entry.isSExt = false;
19250   Entry.isZExt = false;
19251   Args.push_back(Entry);
19252
19253   bool isF64 = ArgVT == MVT::f64;
19254   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19255   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19256   // the results are returned via SRet in memory.
19257   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19258   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19259   SDValue Callee =
19260       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19261
19262   Type *RetTy = isF64
19263     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19264     : (Type*)VectorType::get(ArgTy, 4);
19265
19266   TargetLowering::CallLoweringInfo CLI(DAG);
19267   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19268     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19269
19270   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19271
19272   if (isF64)
19273     // Returned in xmm0 and xmm1.
19274     return CallResult.first;
19275
19276   // Returned in bits 0:31 and 32:64 xmm0.
19277   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19278                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19279   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19280                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19281   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19282   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19283 }
19284
19285 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19286                              SelectionDAG &DAG) {
19287   assert(Subtarget->hasAVX512() &&
19288          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19289
19290   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19291   EVT VT = N->getValue().getValueType();
19292   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19293   SDLoc dl(Op);
19294
19295   // X86 scatter kills mask register, so its type should be added to
19296   // the list of return values
19297   if (N->getNumValues() == 1) {
19298     SDValue Index = N->getIndex();
19299     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19300         !Index.getValueType().is512BitVector())
19301       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19302
19303     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19304     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19305                       N->getOperand(3), Index };
19306
19307     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19308     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19309     return SDValue(NewScatter.getNode(), 0);
19310   }
19311   return Op;
19312 }
19313
19314 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19315                             SelectionDAG &DAG) {
19316   assert(Subtarget->hasAVX512() &&
19317          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19318
19319   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19320   EVT VT = Op.getValueType();
19321   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19322   SDLoc dl(Op);
19323
19324   SDValue Index = N->getIndex();
19325   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19326       !Index.getValueType().is512BitVector()) {
19327     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19328     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19329                       N->getOperand(3), Index };
19330     DAG.UpdateNodeOperands(N, Ops);
19331   }
19332   return Op;
19333 }
19334
19335 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19336                                                     SelectionDAG &DAG) const {
19337   // TODO: Eventually, the lowering of these nodes should be informed by or
19338   // deferred to the GC strategy for the function in which they appear. For
19339   // now, however, they must be lowered to something. Since they are logically
19340   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19341   // require special handling for these nodes), lower them as literal NOOPs for
19342   // the time being.
19343   SmallVector<SDValue, 2> Ops;
19344
19345   Ops.push_back(Op.getOperand(0));
19346   if (Op->getGluedNode())
19347     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19348
19349   SDLoc OpDL(Op);
19350   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19351   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19352
19353   return NOOP;
19354 }
19355
19356 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19357                                                   SelectionDAG &DAG) const {
19358   // TODO: Eventually, the lowering of these nodes should be informed by or
19359   // deferred to the GC strategy for the function in which they appear. For
19360   // now, however, they must be lowered to something. Since they are logically
19361   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19362   // require special handling for these nodes), lower them as literal NOOPs for
19363   // the time being.
19364   SmallVector<SDValue, 2> Ops;
19365
19366   Ops.push_back(Op.getOperand(0));
19367   if (Op->getGluedNode())
19368     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19369
19370   SDLoc OpDL(Op);
19371   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19372   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19373
19374   return NOOP;
19375 }
19376
19377 /// LowerOperation - Provide custom lowering hooks for some operations.
19378 ///
19379 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19380   switch (Op.getOpcode()) {
19381   default: llvm_unreachable("Should not custom lower this!");
19382   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19383   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19384     return LowerCMP_SWAP(Op, Subtarget, DAG);
19385   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19386   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19387   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19388   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19389   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19390   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19391   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19392   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19393   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19394   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19395   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19396   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19397   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19398   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19399   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19400   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19401   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19402   case ISD::SHL_PARTS:
19403   case ISD::SRA_PARTS:
19404   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19405   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19406   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19407   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19408   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19409   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19410   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19411   case ISD::SIGN_EXTEND_VECTOR_INREG:
19412     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19413   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19414   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19415   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19416   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19417   case ISD::FABS:
19418   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19419   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19420   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19421   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19422   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19423   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19424   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19425   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19426   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19427   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19428   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19429   case ISD::INTRINSIC_VOID:
19430   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19431   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19432   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19433   case ISD::FRAME_TO_ARGS_OFFSET:
19434                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19435   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19436   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19437   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19438   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19439   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19440   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19441   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19442   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
19443   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
19444   case ISD::CTTZ:
19445   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19446   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19447   case ISD::UMUL_LOHI:
19448   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19449   case ISD::SRA:
19450   case ISD::SRL:
19451   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19452   case ISD::SADDO:
19453   case ISD::UADDO:
19454   case ISD::SSUBO:
19455   case ISD::USUBO:
19456   case ISD::SMULO:
19457   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19458   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19459   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19460   case ISD::ADDC:
19461   case ISD::ADDE:
19462   case ISD::SUBC:
19463   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19464   case ISD::ADD:                return LowerADD(Op, DAG);
19465   case ISD::SUB:                return LowerSUB(Op, DAG);
19466   case ISD::SMAX:
19467   case ISD::SMIN:
19468   case ISD::UMAX:
19469   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19470   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19471   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19472   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19473   case ISD::GC_TRANSITION_START:
19474                                 return LowerGC_TRANSITION_START(Op, DAG);
19475   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19476   }
19477 }
19478
19479 /// ReplaceNodeResults - Replace a node with an illegal result type
19480 /// with a new node built out of custom code.
19481 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19482                                            SmallVectorImpl<SDValue>&Results,
19483                                            SelectionDAG &DAG) const {
19484   SDLoc dl(N);
19485   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19486   switch (N->getOpcode()) {
19487   default:
19488     llvm_unreachable("Do not know how to custom type legalize this operation!");
19489   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19490   case X86ISD::FMINC:
19491   case X86ISD::FMIN:
19492   case X86ISD::FMAXC:
19493   case X86ISD::FMAX: {
19494     EVT VT = N->getValueType(0);
19495     if (VT != MVT::v2f32)
19496       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19497     SDValue UNDEF = DAG.getUNDEF(VT);
19498     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19499                               N->getOperand(0), UNDEF);
19500     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19501                               N->getOperand(1), UNDEF);
19502     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19503     return;
19504   }
19505   case ISD::SIGN_EXTEND_INREG:
19506   case ISD::ADDC:
19507   case ISD::ADDE:
19508   case ISD::SUBC:
19509   case ISD::SUBE:
19510     // We don't want to expand or promote these.
19511     return;
19512   case ISD::SDIV:
19513   case ISD::UDIV:
19514   case ISD::SREM:
19515   case ISD::UREM:
19516   case ISD::SDIVREM:
19517   case ISD::UDIVREM: {
19518     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19519     Results.push_back(V);
19520     return;
19521   }
19522   case ISD::FP_TO_SINT:
19523   case ISD::FP_TO_UINT: {
19524     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19525
19526     std::pair<SDValue,SDValue> Vals =
19527         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19528     SDValue FIST = Vals.first, StackSlot = Vals.second;
19529     if (FIST.getNode()) {
19530       EVT VT = N->getValueType(0);
19531       // Return a load from the stack slot.
19532       if (StackSlot.getNode())
19533         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19534                                       MachinePointerInfo(),
19535                                       false, false, false, 0));
19536       else
19537         Results.push_back(FIST);
19538     }
19539     return;
19540   }
19541   case ISD::UINT_TO_FP: {
19542     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19543     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19544         N->getValueType(0) != MVT::v2f32)
19545       return;
19546     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19547                                  N->getOperand(0));
19548     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19549                                      MVT::f64);
19550     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19551     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19552                              DAG.getBitcast(MVT::v2i64, VBias));
19553     Or = DAG.getBitcast(MVT::v2f64, Or);
19554     // TODO: Are there any fast-math-flags to propagate here?
19555     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19556     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19557     return;
19558   }
19559   case ISD::FP_ROUND: {
19560     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19561         return;
19562     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19563     Results.push_back(V);
19564     return;
19565   }
19566   case ISD::FP_EXTEND: {
19567     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19568     // No other ValueType for FP_EXTEND should reach this point.
19569     assert(N->getValueType(0) == MVT::v2f32 &&
19570            "Do not know how to legalize this Node");
19571     return;
19572   }
19573   case ISD::INTRINSIC_W_CHAIN: {
19574     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19575     switch (IntNo) {
19576     default : llvm_unreachable("Do not know how to custom type "
19577                                "legalize this intrinsic operation!");
19578     case Intrinsic::x86_rdtsc:
19579       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19580                                      Results);
19581     case Intrinsic::x86_rdtscp:
19582       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19583                                      Results);
19584     case Intrinsic::x86_rdpmc:
19585       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19586     }
19587   }
19588   case ISD::READCYCLECOUNTER: {
19589     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19590                                    Results);
19591   }
19592   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19593     EVT T = N->getValueType(0);
19594     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19595     bool Regs64bit = T == MVT::i128;
19596     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19597     SDValue cpInL, cpInH;
19598     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19599                         DAG.getConstant(0, dl, HalfT));
19600     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19601                         DAG.getConstant(1, dl, HalfT));
19602     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19603                              Regs64bit ? X86::RAX : X86::EAX,
19604                              cpInL, SDValue());
19605     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19606                              Regs64bit ? X86::RDX : X86::EDX,
19607                              cpInH, cpInL.getValue(1));
19608     SDValue swapInL, swapInH;
19609     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19610                           DAG.getConstant(0, dl, HalfT));
19611     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19612                           DAG.getConstant(1, dl, HalfT));
19613     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19614                                Regs64bit ? X86::RBX : X86::EBX,
19615                                swapInL, cpInH.getValue(1));
19616     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19617                                Regs64bit ? X86::RCX : X86::ECX,
19618                                swapInH, swapInL.getValue(1));
19619     SDValue Ops[] = { swapInH.getValue(0),
19620                       N->getOperand(1),
19621                       swapInH.getValue(1) };
19622     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19623     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19624     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19625                                   X86ISD::LCMPXCHG8_DAG;
19626     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19627     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19628                                         Regs64bit ? X86::RAX : X86::EAX,
19629                                         HalfT, Result.getValue(1));
19630     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19631                                         Regs64bit ? X86::RDX : X86::EDX,
19632                                         HalfT, cpOutL.getValue(2));
19633     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19634
19635     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19636                                         MVT::i32, cpOutH.getValue(2));
19637     SDValue Success =
19638         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19639                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19640     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19641
19642     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19643     Results.push_back(Success);
19644     Results.push_back(EFLAGS.getValue(1));
19645     return;
19646   }
19647   case ISD::ATOMIC_SWAP:
19648   case ISD::ATOMIC_LOAD_ADD:
19649   case ISD::ATOMIC_LOAD_SUB:
19650   case ISD::ATOMIC_LOAD_AND:
19651   case ISD::ATOMIC_LOAD_OR:
19652   case ISD::ATOMIC_LOAD_XOR:
19653   case ISD::ATOMIC_LOAD_NAND:
19654   case ISD::ATOMIC_LOAD_MIN:
19655   case ISD::ATOMIC_LOAD_MAX:
19656   case ISD::ATOMIC_LOAD_UMIN:
19657   case ISD::ATOMIC_LOAD_UMAX:
19658   case ISD::ATOMIC_LOAD: {
19659     // Delegate to generic TypeLegalization. Situations we can really handle
19660     // should have already been dealt with by AtomicExpandPass.cpp.
19661     break;
19662   }
19663   case ISD::BITCAST: {
19664     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19665     EVT DstVT = N->getValueType(0);
19666     EVT SrcVT = N->getOperand(0)->getValueType(0);
19667
19668     if (SrcVT != MVT::f64 ||
19669         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19670       return;
19671
19672     unsigned NumElts = DstVT.getVectorNumElements();
19673     EVT SVT = DstVT.getVectorElementType();
19674     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19675     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19676                                    MVT::v2f64, N->getOperand(0));
19677     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19678
19679     if (ExperimentalVectorWideningLegalization) {
19680       // If we are legalizing vectors by widening, we already have the desired
19681       // legal vector type, just return it.
19682       Results.push_back(ToVecInt);
19683       return;
19684     }
19685
19686     SmallVector<SDValue, 8> Elts;
19687     for (unsigned i = 0, e = NumElts; i != e; ++i)
19688       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19689                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19690
19691     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19692   }
19693   }
19694 }
19695
19696 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19697   switch ((X86ISD::NodeType)Opcode) {
19698   case X86ISD::FIRST_NUMBER:       break;
19699   case X86ISD::BSF:                return "X86ISD::BSF";
19700   case X86ISD::BSR:                return "X86ISD::BSR";
19701   case X86ISD::SHLD:               return "X86ISD::SHLD";
19702   case X86ISD::SHRD:               return "X86ISD::SHRD";
19703   case X86ISD::FAND:               return "X86ISD::FAND";
19704   case X86ISD::FANDN:              return "X86ISD::FANDN";
19705   case X86ISD::FOR:                return "X86ISD::FOR";
19706   case X86ISD::FXOR:               return "X86ISD::FXOR";
19707   case X86ISD::FILD:               return "X86ISD::FILD";
19708   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19709   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19710   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19711   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19712   case X86ISD::FLD:                return "X86ISD::FLD";
19713   case X86ISD::FST:                return "X86ISD::FST";
19714   case X86ISD::CALL:               return "X86ISD::CALL";
19715   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19716   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19717   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19718   case X86ISD::BT:                 return "X86ISD::BT";
19719   case X86ISD::CMP:                return "X86ISD::CMP";
19720   case X86ISD::COMI:               return "X86ISD::COMI";
19721   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19722   case X86ISD::CMPM:               return "X86ISD::CMPM";
19723   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19724   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19725   case X86ISD::SETCC:              return "X86ISD::SETCC";
19726   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19727   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19728   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19729   case X86ISD::CMOV:               return "X86ISD::CMOV";
19730   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19731   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19732   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19733   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19734   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19735   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19736   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19737   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19738   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19739   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19740   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19741   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19742   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19743   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19744   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19745   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19746   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19747   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19748   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19749   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19750   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19751   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19752   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19753   case X86ISD::HADD:               return "X86ISD::HADD";
19754   case X86ISD::HSUB:               return "X86ISD::HSUB";
19755   case X86ISD::FHADD:              return "X86ISD::FHADD";
19756   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19757   case X86ISD::ABS:                return "X86ISD::ABS";
19758   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19759   case X86ISD::FMAX:               return "X86ISD::FMAX";
19760   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19761   case X86ISD::FMIN:               return "X86ISD::FMIN";
19762   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19763   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19764   case X86ISD::FMINC:              return "X86ISD::FMINC";
19765   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19766   case X86ISD::FRCP:               return "X86ISD::FRCP";
19767   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19768   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19769   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19770   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19771   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19772   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19773   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19774   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19775   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19776   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19777   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19778   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19779   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19780   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19781   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19782   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19783   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19784   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19785   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19786   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19787   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19788   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19789   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19790   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19791   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19792   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19793   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19794   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19795   case X86ISD::VSHL:               return "X86ISD::VSHL";
19796   case X86ISD::VSRL:               return "X86ISD::VSRL";
19797   case X86ISD::VSRA:               return "X86ISD::VSRA";
19798   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19799   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19800   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19801   case X86ISD::CMPP:               return "X86ISD::CMPP";
19802   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19803   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19804   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19805   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19806   case X86ISD::ADD:                return "X86ISD::ADD";
19807   case X86ISD::SUB:                return "X86ISD::SUB";
19808   case X86ISD::ADC:                return "X86ISD::ADC";
19809   case X86ISD::SBB:                return "X86ISD::SBB";
19810   case X86ISD::SMUL:               return "X86ISD::SMUL";
19811   case X86ISD::UMUL:               return "X86ISD::UMUL";
19812   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19813   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19814   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19815   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19816   case X86ISD::INC:                return "X86ISD::INC";
19817   case X86ISD::DEC:                return "X86ISD::DEC";
19818   case X86ISD::OR:                 return "X86ISD::OR";
19819   case X86ISD::XOR:                return "X86ISD::XOR";
19820   case X86ISD::AND:                return "X86ISD::AND";
19821   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19822   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
19823   case X86ISD::PTEST:              return "X86ISD::PTEST";
19824   case X86ISD::TESTP:              return "X86ISD::TESTP";
19825   case X86ISD::TESTM:              return "X86ISD::TESTM";
19826   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
19827   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
19828   case X86ISD::KTEST:              return "X86ISD::KTEST";
19829   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
19830   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
19831   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
19832   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
19833   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
19834   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
19835   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
19836   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
19837   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
19838   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
19839   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
19840   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
19841   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
19842   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
19843   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
19844   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
19845   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
19846   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
19847   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
19848   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
19849   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
19850   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
19851   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
19852   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
19853   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
19854   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
19855   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
19856   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
19857   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
19858   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
19859   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
19860   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
19861   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
19862   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
19863   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
19864   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
19865   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
19866   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
19867   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
19868   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
19869   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
19870   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
19871   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
19872   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
19873   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
19874   case X86ISD::SAHF:               return "X86ISD::SAHF";
19875   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
19876   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
19877   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
19878   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
19879   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
19880   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
19881   case X86ISD::FMADD:              return "X86ISD::FMADD";
19882   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
19883   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
19884   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
19885   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
19886   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
19887   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
19888   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
19889   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
19890   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
19891   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
19892   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
19893   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
19894   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
19895   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
19896   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
19897   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
19898   case X86ISD::XTEST:              return "X86ISD::XTEST";
19899   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
19900   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
19901   case X86ISD::SELECT:             return "X86ISD::SELECT";
19902   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
19903   case X86ISD::RCP28:              return "X86ISD::RCP28";
19904   case X86ISD::EXP2:               return "X86ISD::EXP2";
19905   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
19906   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
19907   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
19908   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
19909   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
19910   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
19911   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
19912   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
19913   case X86ISD::ADDS:               return "X86ISD::ADDS";
19914   case X86ISD::SUBS:               return "X86ISD::SUBS";
19915   case X86ISD::AVG:                return "X86ISD::AVG";
19916   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
19917   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
19918   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
19919   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
19920   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
19921   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
19922   }
19923   return nullptr;
19924 }
19925
19926 // isLegalAddressingMode - Return true if the addressing mode represented
19927 // by AM is legal for this target, for a load/store of the specified type.
19928 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
19929                                               const AddrMode &AM, Type *Ty,
19930                                               unsigned AS) const {
19931   // X86 supports extremely general addressing modes.
19932   CodeModel::Model M = getTargetMachine().getCodeModel();
19933   Reloc::Model R = getTargetMachine().getRelocationModel();
19934
19935   // X86 allows a sign-extended 32-bit immediate field as a displacement.
19936   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
19937     return false;
19938
19939   if (AM.BaseGV) {
19940     unsigned GVFlags =
19941       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
19942
19943     // If a reference to this global requires an extra load, we can't fold it.
19944     if (isGlobalStubReference(GVFlags))
19945       return false;
19946
19947     // If BaseGV requires a register for the PIC base, we cannot also have a
19948     // BaseReg specified.
19949     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
19950       return false;
19951
19952     // If lower 4G is not available, then we must use rip-relative addressing.
19953     if ((M != CodeModel::Small || R != Reloc::Static) &&
19954         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
19955       return false;
19956   }
19957
19958   switch (AM.Scale) {
19959   case 0:
19960   case 1:
19961   case 2:
19962   case 4:
19963   case 8:
19964     // These scales always work.
19965     break;
19966   case 3:
19967   case 5:
19968   case 9:
19969     // These scales are formed with basereg+scalereg.  Only accept if there is
19970     // no basereg yet.
19971     if (AM.HasBaseReg)
19972       return false;
19973     break;
19974   default:  // Other stuff never works.
19975     return false;
19976   }
19977
19978   return true;
19979 }
19980
19981 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
19982   unsigned Bits = Ty->getScalarSizeInBits();
19983
19984   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
19985   // particularly cheaper than those without.
19986   if (Bits == 8)
19987     return false;
19988
19989   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
19990   // variable shifts just as cheap as scalar ones.
19991   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
19992     return false;
19993
19994   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
19995   // fully general vector.
19996   return true;
19997 }
19998
19999 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20000   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20001     return false;
20002   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20003   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20004   return NumBits1 > NumBits2;
20005 }
20006
20007 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20008   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20009     return false;
20010
20011   if (!isTypeLegal(EVT::getEVT(Ty1)))
20012     return false;
20013
20014   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20015
20016   // Assuming the caller doesn't have a zeroext or signext return parameter,
20017   // truncation all the way down to i1 is valid.
20018   return true;
20019 }
20020
20021 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20022   return isInt<32>(Imm);
20023 }
20024
20025 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20026   // Can also use sub to handle negated immediates.
20027   return isInt<32>(Imm);
20028 }
20029
20030 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20031   if (!VT1.isInteger() || !VT2.isInteger())
20032     return false;
20033   unsigned NumBits1 = VT1.getSizeInBits();
20034   unsigned NumBits2 = VT2.getSizeInBits();
20035   return NumBits1 > NumBits2;
20036 }
20037
20038 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20039   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20040   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20041 }
20042
20043 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20044   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20045   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20046 }
20047
20048 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20049   EVT VT1 = Val.getValueType();
20050   if (isZExtFree(VT1, VT2))
20051     return true;
20052
20053   if (Val.getOpcode() != ISD::LOAD)
20054     return false;
20055
20056   if (!VT1.isSimple() || !VT1.isInteger() ||
20057       !VT2.isSimple() || !VT2.isInteger())
20058     return false;
20059
20060   switch (VT1.getSimpleVT().SimpleTy) {
20061   default: break;
20062   case MVT::i8:
20063   case MVT::i16:
20064   case MVT::i32:
20065     // X86 has 8, 16, and 32-bit zero-extending loads.
20066     return true;
20067   }
20068
20069   return false;
20070 }
20071
20072 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20073
20074 bool
20075 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20076   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20077     return false;
20078
20079   VT = VT.getScalarType();
20080
20081   if (!VT.isSimple())
20082     return false;
20083
20084   switch (VT.getSimpleVT().SimpleTy) {
20085   case MVT::f32:
20086   case MVT::f64:
20087     return true;
20088   default:
20089     break;
20090   }
20091
20092   return false;
20093 }
20094
20095 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20096   // i16 instructions are longer (0x66 prefix) and potentially slower.
20097   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20098 }
20099
20100 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20101 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20102 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20103 /// are assumed to be legal.
20104 bool
20105 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20106                                       EVT VT) const {
20107   if (!VT.isSimple())
20108     return false;
20109
20110   // Not for i1 vectors
20111   if (VT.getScalarType() == MVT::i1)
20112     return false;
20113
20114   // Very little shuffling can be done for 64-bit vectors right now.
20115   if (VT.getSizeInBits() == 64)
20116     return false;
20117
20118   // We only care that the types being shuffled are legal. The lowering can
20119   // handle any possible shuffle mask that results.
20120   return isTypeLegal(VT.getSimpleVT());
20121 }
20122
20123 bool
20124 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20125                                           EVT VT) const {
20126   // Just delegate to the generic legality, clear masks aren't special.
20127   return isShuffleMaskLegal(Mask, VT);
20128 }
20129
20130 //===----------------------------------------------------------------------===//
20131 //                           X86 Scheduler Hooks
20132 //===----------------------------------------------------------------------===//
20133
20134 /// Utility function to emit xbegin specifying the start of an RTM region.
20135 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20136                                      const TargetInstrInfo *TII) {
20137   DebugLoc DL = MI->getDebugLoc();
20138
20139   const BasicBlock *BB = MBB->getBasicBlock();
20140   MachineFunction::iterator I = MBB;
20141   ++I;
20142
20143   // For the v = xbegin(), we generate
20144   //
20145   // thisMBB:
20146   //  xbegin sinkMBB
20147   //
20148   // mainMBB:
20149   //  eax = -1
20150   //
20151   // sinkMBB:
20152   //  v = eax
20153
20154   MachineBasicBlock *thisMBB = MBB;
20155   MachineFunction *MF = MBB->getParent();
20156   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20157   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20158   MF->insert(I, mainMBB);
20159   MF->insert(I, sinkMBB);
20160
20161   // Transfer the remainder of BB and its successor edges to sinkMBB.
20162   sinkMBB->splice(sinkMBB->begin(), MBB,
20163                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20164   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20165
20166   // thisMBB:
20167   //  xbegin sinkMBB
20168   //  # fallthrough to mainMBB
20169   //  # abortion to sinkMBB
20170   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20171   thisMBB->addSuccessor(mainMBB);
20172   thisMBB->addSuccessor(sinkMBB);
20173
20174   // mainMBB:
20175   //  EAX = -1
20176   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20177   mainMBB->addSuccessor(sinkMBB);
20178
20179   // sinkMBB:
20180   // EAX is live into the sinkMBB
20181   sinkMBB->addLiveIn(X86::EAX);
20182   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20183           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20184     .addReg(X86::EAX);
20185
20186   MI->eraseFromParent();
20187   return sinkMBB;
20188 }
20189
20190 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20191 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20192 // in the .td file.
20193 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20194                                        const TargetInstrInfo *TII) {
20195   unsigned Opc;
20196   switch (MI->getOpcode()) {
20197   default: llvm_unreachable("illegal opcode!");
20198   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20199   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20200   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20201   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20202   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20203   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20204   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20205   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20206   }
20207
20208   DebugLoc dl = MI->getDebugLoc();
20209   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20210
20211   unsigned NumArgs = MI->getNumOperands();
20212   for (unsigned i = 1; i < NumArgs; ++i) {
20213     MachineOperand &Op = MI->getOperand(i);
20214     if (!(Op.isReg() && Op.isImplicit()))
20215       MIB.addOperand(Op);
20216   }
20217   if (MI->hasOneMemOperand())
20218     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20219
20220   BuildMI(*BB, MI, dl,
20221     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20222     .addReg(X86::XMM0);
20223
20224   MI->eraseFromParent();
20225   return BB;
20226 }
20227
20228 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20229 // defs in an instruction pattern
20230 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20231                                        const TargetInstrInfo *TII) {
20232   unsigned Opc;
20233   switch (MI->getOpcode()) {
20234   default: llvm_unreachable("illegal opcode!");
20235   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20236   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20237   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20238   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20239   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20240   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20241   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20242   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20243   }
20244
20245   DebugLoc dl = MI->getDebugLoc();
20246   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20247
20248   unsigned NumArgs = MI->getNumOperands(); // remove the results
20249   for (unsigned i = 1; i < NumArgs; ++i) {
20250     MachineOperand &Op = MI->getOperand(i);
20251     if (!(Op.isReg() && Op.isImplicit()))
20252       MIB.addOperand(Op);
20253   }
20254   if (MI->hasOneMemOperand())
20255     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20256
20257   BuildMI(*BB, MI, dl,
20258     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20259     .addReg(X86::ECX);
20260
20261   MI->eraseFromParent();
20262   return BB;
20263 }
20264
20265 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20266                                       const X86Subtarget *Subtarget) {
20267   DebugLoc dl = MI->getDebugLoc();
20268   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20269   // Address into RAX/EAX, other two args into ECX, EDX.
20270   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20271   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20272   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20273   for (int i = 0; i < X86::AddrNumOperands; ++i)
20274     MIB.addOperand(MI->getOperand(i));
20275
20276   unsigned ValOps = X86::AddrNumOperands;
20277   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20278     .addReg(MI->getOperand(ValOps).getReg());
20279   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20280     .addReg(MI->getOperand(ValOps+1).getReg());
20281
20282   // The instruction doesn't actually take any operands though.
20283   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20284
20285   MI->eraseFromParent(); // The pseudo is gone now.
20286   return BB;
20287 }
20288
20289 MachineBasicBlock *
20290 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20291                                                  MachineBasicBlock *MBB) const {
20292   // Emit va_arg instruction on X86-64.
20293
20294   // Operands to this pseudo-instruction:
20295   // 0  ) Output        : destination address (reg)
20296   // 1-5) Input         : va_list address (addr, i64mem)
20297   // 6  ) ArgSize       : Size (in bytes) of vararg type
20298   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20299   // 8  ) Align         : Alignment of type
20300   // 9  ) EFLAGS (implicit-def)
20301
20302   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20303   static_assert(X86::AddrNumOperands == 5,
20304                 "VAARG_64 assumes 5 address operands");
20305
20306   unsigned DestReg = MI->getOperand(0).getReg();
20307   MachineOperand &Base = MI->getOperand(1);
20308   MachineOperand &Scale = MI->getOperand(2);
20309   MachineOperand &Index = MI->getOperand(3);
20310   MachineOperand &Disp = MI->getOperand(4);
20311   MachineOperand &Segment = MI->getOperand(5);
20312   unsigned ArgSize = MI->getOperand(6).getImm();
20313   unsigned ArgMode = MI->getOperand(7).getImm();
20314   unsigned Align = MI->getOperand(8).getImm();
20315
20316   // Memory Reference
20317   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20318   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20319   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20320
20321   // Machine Information
20322   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20323   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20324   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20325   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20326   DebugLoc DL = MI->getDebugLoc();
20327
20328   // struct va_list {
20329   //   i32   gp_offset
20330   //   i32   fp_offset
20331   //   i64   overflow_area (address)
20332   //   i64   reg_save_area (address)
20333   // }
20334   // sizeof(va_list) = 24
20335   // alignment(va_list) = 8
20336
20337   unsigned TotalNumIntRegs = 6;
20338   unsigned TotalNumXMMRegs = 8;
20339   bool UseGPOffset = (ArgMode == 1);
20340   bool UseFPOffset = (ArgMode == 2);
20341   unsigned MaxOffset = TotalNumIntRegs * 8 +
20342                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20343
20344   /* Align ArgSize to a multiple of 8 */
20345   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20346   bool NeedsAlign = (Align > 8);
20347
20348   MachineBasicBlock *thisMBB = MBB;
20349   MachineBasicBlock *overflowMBB;
20350   MachineBasicBlock *offsetMBB;
20351   MachineBasicBlock *endMBB;
20352
20353   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20354   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20355   unsigned OffsetReg = 0;
20356
20357   if (!UseGPOffset && !UseFPOffset) {
20358     // If we only pull from the overflow region, we don't create a branch.
20359     // We don't need to alter control flow.
20360     OffsetDestReg = 0; // unused
20361     OverflowDestReg = DestReg;
20362
20363     offsetMBB = nullptr;
20364     overflowMBB = thisMBB;
20365     endMBB = thisMBB;
20366   } else {
20367     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20368     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20369     // If not, pull from overflow_area. (branch to overflowMBB)
20370     //
20371     //       thisMBB
20372     //         |     .
20373     //         |        .
20374     //     offsetMBB   overflowMBB
20375     //         |        .
20376     //         |     .
20377     //        endMBB
20378
20379     // Registers for the PHI in endMBB
20380     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20381     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20382
20383     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20384     MachineFunction *MF = MBB->getParent();
20385     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20386     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20387     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20388
20389     MachineFunction::iterator MBBIter = MBB;
20390     ++MBBIter;
20391
20392     // Insert the new basic blocks
20393     MF->insert(MBBIter, offsetMBB);
20394     MF->insert(MBBIter, overflowMBB);
20395     MF->insert(MBBIter, endMBB);
20396
20397     // Transfer the remainder of MBB and its successor edges to endMBB.
20398     endMBB->splice(endMBB->begin(), thisMBB,
20399                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20400     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20401
20402     // Make offsetMBB and overflowMBB successors of thisMBB
20403     thisMBB->addSuccessor(offsetMBB);
20404     thisMBB->addSuccessor(overflowMBB);
20405
20406     // endMBB is a successor of both offsetMBB and overflowMBB
20407     offsetMBB->addSuccessor(endMBB);
20408     overflowMBB->addSuccessor(endMBB);
20409
20410     // Load the offset value into a register
20411     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20412     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20413       .addOperand(Base)
20414       .addOperand(Scale)
20415       .addOperand(Index)
20416       .addDisp(Disp, UseFPOffset ? 4 : 0)
20417       .addOperand(Segment)
20418       .setMemRefs(MMOBegin, MMOEnd);
20419
20420     // Check if there is enough room left to pull this argument.
20421     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20422       .addReg(OffsetReg)
20423       .addImm(MaxOffset + 8 - ArgSizeA8);
20424
20425     // Branch to "overflowMBB" if offset >= max
20426     // Fall through to "offsetMBB" otherwise
20427     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20428       .addMBB(overflowMBB);
20429   }
20430
20431   // In offsetMBB, emit code to use the reg_save_area.
20432   if (offsetMBB) {
20433     assert(OffsetReg != 0);
20434
20435     // Read the reg_save_area address.
20436     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20437     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20438       .addOperand(Base)
20439       .addOperand(Scale)
20440       .addOperand(Index)
20441       .addDisp(Disp, 16)
20442       .addOperand(Segment)
20443       .setMemRefs(MMOBegin, MMOEnd);
20444
20445     // Zero-extend the offset
20446     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20447       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20448         .addImm(0)
20449         .addReg(OffsetReg)
20450         .addImm(X86::sub_32bit);
20451
20452     // Add the offset to the reg_save_area to get the final address.
20453     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20454       .addReg(OffsetReg64)
20455       .addReg(RegSaveReg);
20456
20457     // Compute the offset for the next argument
20458     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20459     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20460       .addReg(OffsetReg)
20461       .addImm(UseFPOffset ? 16 : 8);
20462
20463     // Store it back into the va_list.
20464     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20465       .addOperand(Base)
20466       .addOperand(Scale)
20467       .addOperand(Index)
20468       .addDisp(Disp, UseFPOffset ? 4 : 0)
20469       .addOperand(Segment)
20470       .addReg(NextOffsetReg)
20471       .setMemRefs(MMOBegin, MMOEnd);
20472
20473     // Jump to endMBB
20474     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20475       .addMBB(endMBB);
20476   }
20477
20478   //
20479   // Emit code to use overflow area
20480   //
20481
20482   // Load the overflow_area address into a register.
20483   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20484   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20485     .addOperand(Base)
20486     .addOperand(Scale)
20487     .addOperand(Index)
20488     .addDisp(Disp, 8)
20489     .addOperand(Segment)
20490     .setMemRefs(MMOBegin, MMOEnd);
20491
20492   // If we need to align it, do so. Otherwise, just copy the address
20493   // to OverflowDestReg.
20494   if (NeedsAlign) {
20495     // Align the overflow address
20496     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20497     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20498
20499     // aligned_addr = (addr + (align-1)) & ~(align-1)
20500     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20501       .addReg(OverflowAddrReg)
20502       .addImm(Align-1);
20503
20504     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20505       .addReg(TmpReg)
20506       .addImm(~(uint64_t)(Align-1));
20507   } else {
20508     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20509       .addReg(OverflowAddrReg);
20510   }
20511
20512   // Compute the next overflow address after this argument.
20513   // (the overflow address should be kept 8-byte aligned)
20514   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20515   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20516     .addReg(OverflowDestReg)
20517     .addImm(ArgSizeA8);
20518
20519   // Store the new overflow address.
20520   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20521     .addOperand(Base)
20522     .addOperand(Scale)
20523     .addOperand(Index)
20524     .addDisp(Disp, 8)
20525     .addOperand(Segment)
20526     .addReg(NextAddrReg)
20527     .setMemRefs(MMOBegin, MMOEnd);
20528
20529   // If we branched, emit the PHI to the front of endMBB.
20530   if (offsetMBB) {
20531     BuildMI(*endMBB, endMBB->begin(), DL,
20532             TII->get(X86::PHI), DestReg)
20533       .addReg(OffsetDestReg).addMBB(offsetMBB)
20534       .addReg(OverflowDestReg).addMBB(overflowMBB);
20535   }
20536
20537   // Erase the pseudo instruction
20538   MI->eraseFromParent();
20539
20540   return endMBB;
20541 }
20542
20543 MachineBasicBlock *
20544 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20545                                                  MachineInstr *MI,
20546                                                  MachineBasicBlock *MBB) const {
20547   // Emit code to save XMM registers to the stack. The ABI says that the
20548   // number of registers to save is given in %al, so it's theoretically
20549   // possible to do an indirect jump trick to avoid saving all of them,
20550   // however this code takes a simpler approach and just executes all
20551   // of the stores if %al is non-zero. It's less code, and it's probably
20552   // easier on the hardware branch predictor, and stores aren't all that
20553   // expensive anyway.
20554
20555   // Create the new basic blocks. One block contains all the XMM stores,
20556   // and one block is the final destination regardless of whether any
20557   // stores were performed.
20558   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20559   MachineFunction *F = MBB->getParent();
20560   MachineFunction::iterator MBBIter = MBB;
20561   ++MBBIter;
20562   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20563   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20564   F->insert(MBBIter, XMMSaveMBB);
20565   F->insert(MBBIter, EndMBB);
20566
20567   // Transfer the remainder of MBB and its successor edges to EndMBB.
20568   EndMBB->splice(EndMBB->begin(), MBB,
20569                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20570   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20571
20572   // The original block will now fall through to the XMM save block.
20573   MBB->addSuccessor(XMMSaveMBB);
20574   // The XMMSaveMBB will fall through to the end block.
20575   XMMSaveMBB->addSuccessor(EndMBB);
20576
20577   // Now add the instructions.
20578   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20579   DebugLoc DL = MI->getDebugLoc();
20580
20581   unsigned CountReg = MI->getOperand(0).getReg();
20582   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20583   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20584
20585   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20586     // If %al is 0, branch around the XMM save block.
20587     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20588     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20589     MBB->addSuccessor(EndMBB);
20590   }
20591
20592   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20593   // that was just emitted, but clearly shouldn't be "saved".
20594   assert((MI->getNumOperands() <= 3 ||
20595           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20596           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20597          && "Expected last argument to be EFLAGS");
20598   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20599   // In the XMM save block, save all the XMM argument registers.
20600   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20601     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20602     MachineMemOperand *MMO = F->getMachineMemOperand(
20603         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20604         MachineMemOperand::MOStore,
20605         /*Size=*/16, /*Align=*/16);
20606     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20607       .addFrameIndex(RegSaveFrameIndex)
20608       .addImm(/*Scale=*/1)
20609       .addReg(/*IndexReg=*/0)
20610       .addImm(/*Disp=*/Offset)
20611       .addReg(/*Segment=*/0)
20612       .addReg(MI->getOperand(i).getReg())
20613       .addMemOperand(MMO);
20614   }
20615
20616   MI->eraseFromParent();   // The pseudo instruction is gone now.
20617
20618   return EndMBB;
20619 }
20620
20621 // The EFLAGS operand of SelectItr might be missing a kill marker
20622 // because there were multiple uses of EFLAGS, and ISel didn't know
20623 // which to mark. Figure out whether SelectItr should have had a
20624 // kill marker, and set it if it should. Returns the correct kill
20625 // marker value.
20626 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20627                                      MachineBasicBlock* BB,
20628                                      const TargetRegisterInfo* TRI) {
20629   // Scan forward through BB for a use/def of EFLAGS.
20630   MachineBasicBlock::iterator miI(std::next(SelectItr));
20631   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20632     const MachineInstr& mi = *miI;
20633     if (mi.readsRegister(X86::EFLAGS))
20634       return false;
20635     if (mi.definesRegister(X86::EFLAGS))
20636       break; // Should have kill-flag - update below.
20637   }
20638
20639   // If we hit the end of the block, check whether EFLAGS is live into a
20640   // successor.
20641   if (miI == BB->end()) {
20642     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20643                                           sEnd = BB->succ_end();
20644          sItr != sEnd; ++sItr) {
20645       MachineBasicBlock* succ = *sItr;
20646       if (succ->isLiveIn(X86::EFLAGS))
20647         return false;
20648     }
20649   }
20650
20651   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20652   // out. SelectMI should have a kill flag on EFLAGS.
20653   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20654   return true;
20655 }
20656
20657 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20658 // together with other CMOV pseudo-opcodes into a single basic-block with
20659 // conditional jump around it.
20660 static bool isCMOVPseudo(MachineInstr *MI) {
20661   switch (MI->getOpcode()) {
20662   case X86::CMOV_FR32:
20663   case X86::CMOV_FR64:
20664   case X86::CMOV_GR8:
20665   case X86::CMOV_GR16:
20666   case X86::CMOV_GR32:
20667   case X86::CMOV_RFP32:
20668   case X86::CMOV_RFP64:
20669   case X86::CMOV_RFP80:
20670   case X86::CMOV_V2F64:
20671   case X86::CMOV_V2I64:
20672   case X86::CMOV_V4F32:
20673   case X86::CMOV_V4F64:
20674   case X86::CMOV_V4I64:
20675   case X86::CMOV_V16F32:
20676   case X86::CMOV_V8F32:
20677   case X86::CMOV_V8F64:
20678   case X86::CMOV_V8I64:
20679   case X86::CMOV_V8I1:
20680   case X86::CMOV_V16I1:
20681   case X86::CMOV_V32I1:
20682   case X86::CMOV_V64I1:
20683     return true;
20684
20685   default:
20686     return false;
20687   }
20688 }
20689
20690 MachineBasicBlock *
20691 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20692                                      MachineBasicBlock *BB) const {
20693   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20694   DebugLoc DL = MI->getDebugLoc();
20695
20696   // To "insert" a SELECT_CC instruction, we actually have to insert the
20697   // diamond control-flow pattern.  The incoming instruction knows the
20698   // destination vreg to set, the condition code register to branch on, the
20699   // true/false values to select between, and a branch opcode to use.
20700   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20701   MachineFunction::iterator It = BB;
20702   ++It;
20703
20704   //  thisMBB:
20705   //  ...
20706   //   TrueVal = ...
20707   //   cmpTY ccX, r1, r2
20708   //   bCC copy1MBB
20709   //   fallthrough --> copy0MBB
20710   MachineBasicBlock *thisMBB = BB;
20711   MachineFunction *F = BB->getParent();
20712
20713   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20714   // as described above, by inserting a BB, and then making a PHI at the join
20715   // point to select the true and false operands of the CMOV in the PHI.
20716   //
20717   // The code also handles two different cases of multiple CMOV opcodes
20718   // in a row.
20719   //
20720   // Case 1:
20721   // In this case, there are multiple CMOVs in a row, all which are based on
20722   // the same condition setting (or the exact opposite condition setting).
20723   // In this case we can lower all the CMOVs using a single inserted BB, and
20724   // then make a number of PHIs at the join point to model the CMOVs. The only
20725   // trickiness here, is that in a case like:
20726   //
20727   // t2 = CMOV cond1 t1, f1
20728   // t3 = CMOV cond1 t2, f2
20729   //
20730   // when rewriting this into PHIs, we have to perform some renaming on the
20731   // temps since you cannot have a PHI operand refer to a PHI result earlier
20732   // in the same block.  The "simple" but wrong lowering would be:
20733   //
20734   // t2 = PHI t1(BB1), f1(BB2)
20735   // t3 = PHI t2(BB1), f2(BB2)
20736   //
20737   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20738   // renaming is to note that on the path through BB1, t2 is really just a
20739   // copy of t1, and do that renaming, properly generating:
20740   //
20741   // t2 = PHI t1(BB1), f1(BB2)
20742   // t3 = PHI t1(BB1), f2(BB2)
20743   //
20744   // Case 2, we lower cascaded CMOVs such as
20745   //
20746   //   (CMOV (CMOV F, T, cc1), T, cc2)
20747   //
20748   // to two successives branches.  For that, we look for another CMOV as the
20749   // following instruction.
20750   //
20751   // Without this, we would add a PHI between the two jumps, which ends up
20752   // creating a few copies all around. For instance, for
20753   //
20754   //    (sitofp (zext (fcmp une)))
20755   //
20756   // we would generate:
20757   //
20758   //         ucomiss %xmm1, %xmm0
20759   //         movss  <1.0f>, %xmm0
20760   //         movaps  %xmm0, %xmm1
20761   //         jne     .LBB5_2
20762   //         xorps   %xmm1, %xmm1
20763   // .LBB5_2:
20764   //         jp      .LBB5_4
20765   //         movaps  %xmm1, %xmm0
20766   // .LBB5_4:
20767   //         retq
20768   //
20769   // because this custom-inserter would have generated:
20770   //
20771   //   A
20772   //   | \
20773   //   |  B
20774   //   | /
20775   //   C
20776   //   | \
20777   //   |  D
20778   //   | /
20779   //   E
20780   //
20781   // A: X = ...; Y = ...
20782   // B: empty
20783   // C: Z = PHI [X, A], [Y, B]
20784   // D: empty
20785   // E: PHI [X, C], [Z, D]
20786   //
20787   // If we lower both CMOVs in a single step, we can instead generate:
20788   //
20789   //   A
20790   //   | \
20791   //   |  C
20792   //   | /|
20793   //   |/ |
20794   //   |  |
20795   //   |  D
20796   //   | /
20797   //   E
20798   //
20799   // A: X = ...; Y = ...
20800   // D: empty
20801   // E: PHI [X, A], [X, C], [Y, D]
20802   //
20803   // Which, in our sitofp/fcmp example, gives us something like:
20804   //
20805   //         ucomiss %xmm1, %xmm0
20806   //         movss  <1.0f>, %xmm0
20807   //         jne     .LBB5_4
20808   //         jp      .LBB5_4
20809   //         xorps   %xmm0, %xmm0
20810   // .LBB5_4:
20811   //         retq
20812   //
20813   MachineInstr *CascadedCMOV = nullptr;
20814   MachineInstr *LastCMOV = MI;
20815   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
20816   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
20817   MachineBasicBlock::iterator NextMIIt =
20818       std::next(MachineBasicBlock::iterator(MI));
20819
20820   // Check for case 1, where there are multiple CMOVs with the same condition
20821   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
20822   // number of jumps the most.
20823
20824   if (isCMOVPseudo(MI)) {
20825     // See if we have a string of CMOVS with the same condition.
20826     while (NextMIIt != BB->end() &&
20827            isCMOVPseudo(NextMIIt) &&
20828            (NextMIIt->getOperand(3).getImm() == CC ||
20829             NextMIIt->getOperand(3).getImm() == OppCC)) {
20830       LastCMOV = &*NextMIIt;
20831       ++NextMIIt;
20832     }
20833   }
20834
20835   // This checks for case 2, but only do this if we didn't already find
20836   // case 1, as indicated by LastCMOV == MI.
20837   if (LastCMOV == MI &&
20838       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
20839       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
20840       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
20841     CascadedCMOV = &*NextMIIt;
20842   }
20843
20844   MachineBasicBlock *jcc1MBB = nullptr;
20845
20846   // If we have a cascaded CMOV, we lower it to two successive branches to
20847   // the same block.  EFLAGS is used by both, so mark it as live in the second.
20848   if (CascadedCMOV) {
20849     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
20850     F->insert(It, jcc1MBB);
20851     jcc1MBB->addLiveIn(X86::EFLAGS);
20852   }
20853
20854   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
20855   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
20856   F->insert(It, copy0MBB);
20857   F->insert(It, sinkMBB);
20858
20859   // If the EFLAGS register isn't dead in the terminator, then claim that it's
20860   // live into the sink and copy blocks.
20861   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
20862
20863   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
20864   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
20865       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
20866     copy0MBB->addLiveIn(X86::EFLAGS);
20867     sinkMBB->addLiveIn(X86::EFLAGS);
20868   }
20869
20870   // Transfer the remainder of BB and its successor edges to sinkMBB.
20871   sinkMBB->splice(sinkMBB->begin(), BB,
20872                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
20873   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
20874
20875   // Add the true and fallthrough blocks as its successors.
20876   if (CascadedCMOV) {
20877     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
20878     BB->addSuccessor(jcc1MBB);
20879
20880     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
20881     // jump to the sinkMBB.
20882     jcc1MBB->addSuccessor(copy0MBB);
20883     jcc1MBB->addSuccessor(sinkMBB);
20884   } else {
20885     BB->addSuccessor(copy0MBB);
20886   }
20887
20888   // The true block target of the first (or only) branch is always sinkMBB.
20889   BB->addSuccessor(sinkMBB);
20890
20891   // Create the conditional branch instruction.
20892   unsigned Opc = X86::GetCondBranchFromCond(CC);
20893   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
20894
20895   if (CascadedCMOV) {
20896     unsigned Opc2 = X86::GetCondBranchFromCond(
20897         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
20898     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
20899   }
20900
20901   //  copy0MBB:
20902   //   %FalseValue = ...
20903   //   # fallthrough to sinkMBB
20904   copy0MBB->addSuccessor(sinkMBB);
20905
20906   //  sinkMBB:
20907   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
20908   //  ...
20909   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
20910   MachineBasicBlock::iterator MIItEnd =
20911     std::next(MachineBasicBlock::iterator(LastCMOV));
20912   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
20913   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
20914   MachineInstrBuilder MIB;
20915
20916   // As we are creating the PHIs, we have to be careful if there is more than
20917   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
20918   // PHIs have to reference the individual true/false inputs from earlier PHIs.
20919   // That also means that PHI construction must work forward from earlier to
20920   // later, and that the code must maintain a mapping from earlier PHI's
20921   // destination registers, and the registers that went into the PHI.
20922
20923   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
20924     unsigned DestReg = MIIt->getOperand(0).getReg();
20925     unsigned Op1Reg = MIIt->getOperand(1).getReg();
20926     unsigned Op2Reg = MIIt->getOperand(2).getReg();
20927
20928     // If this CMOV we are generating is the opposite condition from
20929     // the jump we generated, then we have to swap the operands for the
20930     // PHI that is going to be generated.
20931     if (MIIt->getOperand(3).getImm() == OppCC)
20932         std::swap(Op1Reg, Op2Reg);
20933
20934     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
20935       Op1Reg = RegRewriteTable[Op1Reg].first;
20936
20937     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
20938       Op2Reg = RegRewriteTable[Op2Reg].second;
20939
20940     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
20941                   TII->get(X86::PHI), DestReg)
20942           .addReg(Op1Reg).addMBB(copy0MBB)
20943           .addReg(Op2Reg).addMBB(thisMBB);
20944
20945     // Add this PHI to the rewrite table.
20946     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
20947   }
20948
20949   // If we have a cascaded CMOV, the second Jcc provides the same incoming
20950   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
20951   if (CascadedCMOV) {
20952     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
20953     // Copy the PHI result to the register defined by the second CMOV.
20954     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
20955             DL, TII->get(TargetOpcode::COPY),
20956             CascadedCMOV->getOperand(0).getReg())
20957         .addReg(MI->getOperand(0).getReg());
20958     CascadedCMOV->eraseFromParent();
20959   }
20960
20961   // Now remove the CMOV(s).
20962   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
20963     (MIIt++)->eraseFromParent();
20964
20965   return sinkMBB;
20966 }
20967
20968 MachineBasicBlock *
20969 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
20970                                        MachineBasicBlock *BB) const {
20971   // Combine the following atomic floating-point modification pattern:
20972   //   a.store(reg OP a.load(acquire), release)
20973   // Transform them into:
20974   //   OPss (%gpr), %xmm
20975   //   movss %xmm, (%gpr)
20976   // Or sd equivalent for 64-bit operations.
20977   unsigned MOp, FOp;
20978   switch (MI->getOpcode()) {
20979   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
20980   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
20981   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
20982   }
20983   const X86InstrInfo *TII = Subtarget->getInstrInfo();
20984   DebugLoc DL = MI->getDebugLoc();
20985   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
20986   unsigned MSrc = MI->getOperand(0).getReg();
20987   unsigned VSrc = MI->getOperand(5).getReg();
20988   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
20989                                 .addReg(/*Base=*/MSrc)
20990                                 .addImm(/*Scale=*/1)
20991                                 .addReg(/*Index=*/0)
20992                                 .addImm(0)
20993                                 .addReg(0);
20994   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
20995                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
20996                           .addReg(VSrc)
20997                           .addReg(/*Base=*/MSrc)
20998                           .addImm(/*Scale=*/1)
20999                           .addReg(/*Index=*/0)
21000                           .addImm(/*Disp=*/0)
21001                           .addReg(/*Segment=*/0);
21002   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21003   MI->eraseFromParent(); // The pseudo instruction is gone now.
21004   return BB;
21005 }
21006
21007 MachineBasicBlock *
21008 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21009                                         MachineBasicBlock *BB) const {
21010   MachineFunction *MF = BB->getParent();
21011   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21012   DebugLoc DL = MI->getDebugLoc();
21013   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21014
21015   assert(MF->shouldSplitStack());
21016
21017   const bool Is64Bit = Subtarget->is64Bit();
21018   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21019
21020   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21021   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21022
21023   // BB:
21024   //  ... [Till the alloca]
21025   // If stacklet is not large enough, jump to mallocMBB
21026   //
21027   // bumpMBB:
21028   //  Allocate by subtracting from RSP
21029   //  Jump to continueMBB
21030   //
21031   // mallocMBB:
21032   //  Allocate by call to runtime
21033   //
21034   // continueMBB:
21035   //  ...
21036   //  [rest of original BB]
21037   //
21038
21039   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21040   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21041   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21042
21043   MachineRegisterInfo &MRI = MF->getRegInfo();
21044   const TargetRegisterClass *AddrRegClass =
21045       getRegClassFor(getPointerTy(MF->getDataLayout()));
21046
21047   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21048     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21049     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21050     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21051     sizeVReg = MI->getOperand(1).getReg(),
21052     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21053
21054   MachineFunction::iterator MBBIter = BB;
21055   ++MBBIter;
21056
21057   MF->insert(MBBIter, bumpMBB);
21058   MF->insert(MBBIter, mallocMBB);
21059   MF->insert(MBBIter, continueMBB);
21060
21061   continueMBB->splice(continueMBB->begin(), BB,
21062                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21063   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21064
21065   // Add code to the main basic block to check if the stack limit has been hit,
21066   // and if so, jump to mallocMBB otherwise to bumpMBB.
21067   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21068   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21069     .addReg(tmpSPVReg).addReg(sizeVReg);
21070   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21071     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21072     .addReg(SPLimitVReg);
21073   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21074
21075   // bumpMBB simply decreases the stack pointer, since we know the current
21076   // stacklet has enough space.
21077   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21078     .addReg(SPLimitVReg);
21079   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21080     .addReg(SPLimitVReg);
21081   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21082
21083   // Calls into a routine in libgcc to allocate more space from the heap.
21084   const uint32_t *RegMask =
21085       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21086   if (IsLP64) {
21087     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21088       .addReg(sizeVReg);
21089     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21090       .addExternalSymbol("__morestack_allocate_stack_space")
21091       .addRegMask(RegMask)
21092       .addReg(X86::RDI, RegState::Implicit)
21093       .addReg(X86::RAX, RegState::ImplicitDefine);
21094   } else if (Is64Bit) {
21095     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21096       .addReg(sizeVReg);
21097     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21098       .addExternalSymbol("__morestack_allocate_stack_space")
21099       .addRegMask(RegMask)
21100       .addReg(X86::EDI, RegState::Implicit)
21101       .addReg(X86::EAX, RegState::ImplicitDefine);
21102   } else {
21103     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21104       .addImm(12);
21105     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21106     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21107       .addExternalSymbol("__morestack_allocate_stack_space")
21108       .addRegMask(RegMask)
21109       .addReg(X86::EAX, RegState::ImplicitDefine);
21110   }
21111
21112   if (!Is64Bit)
21113     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21114       .addImm(16);
21115
21116   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21117     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21118   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21119
21120   // Set up the CFG correctly.
21121   BB->addSuccessor(bumpMBB);
21122   BB->addSuccessor(mallocMBB);
21123   mallocMBB->addSuccessor(continueMBB);
21124   bumpMBB->addSuccessor(continueMBB);
21125
21126   // Take care of the PHI nodes.
21127   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21128           MI->getOperand(0).getReg())
21129     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21130     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21131
21132   // Delete the original pseudo instruction.
21133   MI->eraseFromParent();
21134
21135   // And we're done.
21136   return continueMBB;
21137 }
21138
21139 MachineBasicBlock *
21140 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21141                                         MachineBasicBlock *BB) const {
21142   DebugLoc DL = MI->getDebugLoc();
21143
21144   assert(!Subtarget->isTargetMachO());
21145
21146   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21147                                                     DL);
21148
21149   MI->eraseFromParent();   // The pseudo instruction is gone now.
21150   return BB;
21151 }
21152
21153 MachineBasicBlock *
21154 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21155                                       MachineBasicBlock *BB) const {
21156   // This is pretty easy.  We're taking the value that we received from
21157   // our load from the relocation, sticking it in either RDI (x86-64)
21158   // or EAX and doing an indirect call.  The return value will then
21159   // be in the normal return register.
21160   MachineFunction *F = BB->getParent();
21161   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21162   DebugLoc DL = MI->getDebugLoc();
21163
21164   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21165   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21166
21167   // Get a register mask for the lowered call.
21168   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21169   // proper register mask.
21170   const uint32_t *RegMask =
21171       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21172   if (Subtarget->is64Bit()) {
21173     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21174                                       TII->get(X86::MOV64rm), X86::RDI)
21175     .addReg(X86::RIP)
21176     .addImm(0).addReg(0)
21177     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21178                       MI->getOperand(3).getTargetFlags())
21179     .addReg(0);
21180     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21181     addDirectMem(MIB, X86::RDI);
21182     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21183   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21184     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21185                                       TII->get(X86::MOV32rm), X86::EAX)
21186     .addReg(0)
21187     .addImm(0).addReg(0)
21188     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21189                       MI->getOperand(3).getTargetFlags())
21190     .addReg(0);
21191     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21192     addDirectMem(MIB, X86::EAX);
21193     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21194   } else {
21195     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21196                                       TII->get(X86::MOV32rm), X86::EAX)
21197     .addReg(TII->getGlobalBaseReg(F))
21198     .addImm(0).addReg(0)
21199     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21200                       MI->getOperand(3).getTargetFlags())
21201     .addReg(0);
21202     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21203     addDirectMem(MIB, X86::EAX);
21204     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21205   }
21206
21207   MI->eraseFromParent(); // The pseudo instruction is gone now.
21208   return BB;
21209 }
21210
21211 MachineBasicBlock *
21212 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21213                                     MachineBasicBlock *MBB) const {
21214   DebugLoc DL = MI->getDebugLoc();
21215   MachineFunction *MF = MBB->getParent();
21216   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21217   MachineRegisterInfo &MRI = MF->getRegInfo();
21218
21219   const BasicBlock *BB = MBB->getBasicBlock();
21220   MachineFunction::iterator I = MBB;
21221   ++I;
21222
21223   // Memory Reference
21224   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21225   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21226
21227   unsigned DstReg;
21228   unsigned MemOpndSlot = 0;
21229
21230   unsigned CurOp = 0;
21231
21232   DstReg = MI->getOperand(CurOp++).getReg();
21233   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21234   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21235   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21236   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21237
21238   MemOpndSlot = CurOp;
21239
21240   MVT PVT = getPointerTy(MF->getDataLayout());
21241   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21242          "Invalid Pointer Size!");
21243
21244   // For v = setjmp(buf), we generate
21245   //
21246   // thisMBB:
21247   //  buf[LabelOffset] = restoreMBB
21248   //  SjLjSetup restoreMBB
21249   //
21250   // mainMBB:
21251   //  v_main = 0
21252   //
21253   // sinkMBB:
21254   //  v = phi(main, restore)
21255   //
21256   // restoreMBB:
21257   //  if base pointer being used, load it from frame
21258   //  v_restore = 1
21259
21260   MachineBasicBlock *thisMBB = MBB;
21261   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21262   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21263   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21264   MF->insert(I, mainMBB);
21265   MF->insert(I, sinkMBB);
21266   MF->push_back(restoreMBB);
21267
21268   MachineInstrBuilder MIB;
21269
21270   // Transfer the remainder of BB and its successor edges to sinkMBB.
21271   sinkMBB->splice(sinkMBB->begin(), MBB,
21272                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21273   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21274
21275   // thisMBB:
21276   unsigned PtrStoreOpc = 0;
21277   unsigned LabelReg = 0;
21278   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21279   Reloc::Model RM = MF->getTarget().getRelocationModel();
21280   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21281                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21282
21283   // Prepare IP either in reg or imm.
21284   if (!UseImmLabel) {
21285     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21286     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21287     LabelReg = MRI.createVirtualRegister(PtrRC);
21288     if (Subtarget->is64Bit()) {
21289       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21290               .addReg(X86::RIP)
21291               .addImm(0)
21292               .addReg(0)
21293               .addMBB(restoreMBB)
21294               .addReg(0);
21295     } else {
21296       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21297       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21298               .addReg(XII->getGlobalBaseReg(MF))
21299               .addImm(0)
21300               .addReg(0)
21301               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21302               .addReg(0);
21303     }
21304   } else
21305     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21306   // Store IP
21307   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21308   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21309     if (i == X86::AddrDisp)
21310       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21311     else
21312       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21313   }
21314   if (!UseImmLabel)
21315     MIB.addReg(LabelReg);
21316   else
21317     MIB.addMBB(restoreMBB);
21318   MIB.setMemRefs(MMOBegin, MMOEnd);
21319   // Setup
21320   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21321           .addMBB(restoreMBB);
21322
21323   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21324   MIB.addRegMask(RegInfo->getNoPreservedMask());
21325   thisMBB->addSuccessor(mainMBB);
21326   thisMBB->addSuccessor(restoreMBB);
21327
21328   // mainMBB:
21329   //  EAX = 0
21330   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21331   mainMBB->addSuccessor(sinkMBB);
21332
21333   // sinkMBB:
21334   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21335           TII->get(X86::PHI), DstReg)
21336     .addReg(mainDstReg).addMBB(mainMBB)
21337     .addReg(restoreDstReg).addMBB(restoreMBB);
21338
21339   // restoreMBB:
21340   if (RegInfo->hasBasePointer(*MF)) {
21341     const bool Uses64BitFramePtr =
21342         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21343     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21344     X86FI->setRestoreBasePointer(MF);
21345     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21346     unsigned BasePtr = RegInfo->getBaseRegister();
21347     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21348     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21349                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21350       .setMIFlag(MachineInstr::FrameSetup);
21351   }
21352   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21353   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21354   restoreMBB->addSuccessor(sinkMBB);
21355
21356   MI->eraseFromParent();
21357   return sinkMBB;
21358 }
21359
21360 MachineBasicBlock *
21361 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21362                                      MachineBasicBlock *MBB) const {
21363   DebugLoc DL = MI->getDebugLoc();
21364   MachineFunction *MF = MBB->getParent();
21365   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21366   MachineRegisterInfo &MRI = MF->getRegInfo();
21367
21368   // Memory Reference
21369   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21370   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21371
21372   MVT PVT = getPointerTy(MF->getDataLayout());
21373   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21374          "Invalid Pointer Size!");
21375
21376   const TargetRegisterClass *RC =
21377     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21378   unsigned Tmp = MRI.createVirtualRegister(RC);
21379   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21380   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21381   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21382   unsigned SP = RegInfo->getStackRegister();
21383
21384   MachineInstrBuilder MIB;
21385
21386   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21387   const int64_t SPOffset = 2 * PVT.getStoreSize();
21388
21389   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21390   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21391
21392   // Reload FP
21393   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21394   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21395     MIB.addOperand(MI->getOperand(i));
21396   MIB.setMemRefs(MMOBegin, MMOEnd);
21397   // Reload IP
21398   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21399   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21400     if (i == X86::AddrDisp)
21401       MIB.addDisp(MI->getOperand(i), LabelOffset);
21402     else
21403       MIB.addOperand(MI->getOperand(i));
21404   }
21405   MIB.setMemRefs(MMOBegin, MMOEnd);
21406   // Reload SP
21407   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21408   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21409     if (i == X86::AddrDisp)
21410       MIB.addDisp(MI->getOperand(i), SPOffset);
21411     else
21412       MIB.addOperand(MI->getOperand(i));
21413   }
21414   MIB.setMemRefs(MMOBegin, MMOEnd);
21415   // Jump
21416   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21417
21418   MI->eraseFromParent();
21419   return MBB;
21420 }
21421
21422 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21423 // accumulator loops. Writing back to the accumulator allows the coalescer
21424 // to remove extra copies in the loop.
21425 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21426 MachineBasicBlock *
21427 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21428                                  MachineBasicBlock *MBB) const {
21429   MachineOperand &AddendOp = MI->getOperand(3);
21430
21431   // Bail out early if the addend isn't a register - we can't switch these.
21432   if (!AddendOp.isReg())
21433     return MBB;
21434
21435   MachineFunction &MF = *MBB->getParent();
21436   MachineRegisterInfo &MRI = MF.getRegInfo();
21437
21438   // Check whether the addend is defined by a PHI:
21439   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21440   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21441   if (!AddendDef.isPHI())
21442     return MBB;
21443
21444   // Look for the following pattern:
21445   // loop:
21446   //   %addend = phi [%entry, 0], [%loop, %result]
21447   //   ...
21448   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21449
21450   // Replace with:
21451   //   loop:
21452   //   %addend = phi [%entry, 0], [%loop, %result]
21453   //   ...
21454   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21455
21456   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21457     assert(AddendDef.getOperand(i).isReg());
21458     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21459     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21460     if (&PHISrcInst == MI) {
21461       // Found a matching instruction.
21462       unsigned NewFMAOpc = 0;
21463       switch (MI->getOpcode()) {
21464         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21465         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21466         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21467         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21468         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21469         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21470         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21471         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21472         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21473         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21474         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21475         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21476         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21477         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21478         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21479         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21480         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21481         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21482         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21483         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21484
21485         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21486         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21487         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21488         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21489         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21490         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21491         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21492         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21493         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21494         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21495         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21496         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21497         default: llvm_unreachable("Unrecognized FMA variant.");
21498       }
21499
21500       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21501       MachineInstrBuilder MIB =
21502         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21503         .addOperand(MI->getOperand(0))
21504         .addOperand(MI->getOperand(3))
21505         .addOperand(MI->getOperand(2))
21506         .addOperand(MI->getOperand(1));
21507       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21508       MI->eraseFromParent();
21509     }
21510   }
21511
21512   return MBB;
21513 }
21514
21515 MachineBasicBlock *
21516 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21517                                                MachineBasicBlock *BB) const {
21518   switch (MI->getOpcode()) {
21519   default: llvm_unreachable("Unexpected instr type to insert");
21520   case X86::TAILJMPd64:
21521   case X86::TAILJMPr64:
21522   case X86::TAILJMPm64:
21523   case X86::TAILJMPd64_REX:
21524   case X86::TAILJMPr64_REX:
21525   case X86::TAILJMPm64_REX:
21526     llvm_unreachable("TAILJMP64 would not be touched here.");
21527   case X86::TCRETURNdi64:
21528   case X86::TCRETURNri64:
21529   case X86::TCRETURNmi64:
21530     return BB;
21531   case X86::WIN_ALLOCA:
21532     return EmitLoweredWinAlloca(MI, BB);
21533   case X86::SEG_ALLOCA_32:
21534   case X86::SEG_ALLOCA_64:
21535     return EmitLoweredSegAlloca(MI, BB);
21536   case X86::TLSCall_32:
21537   case X86::TLSCall_64:
21538     return EmitLoweredTLSCall(MI, BB);
21539   case X86::CMOV_FR32:
21540   case X86::CMOV_FR64:
21541   case X86::CMOV_GR8:
21542   case X86::CMOV_GR16:
21543   case X86::CMOV_GR32:
21544   case X86::CMOV_RFP32:
21545   case X86::CMOV_RFP64:
21546   case X86::CMOV_RFP80:
21547   case X86::CMOV_V2F64:
21548   case X86::CMOV_V2I64:
21549   case X86::CMOV_V4F32:
21550   case X86::CMOV_V4F64:
21551   case X86::CMOV_V4I64:
21552   case X86::CMOV_V16F32:
21553   case X86::CMOV_V8F32:
21554   case X86::CMOV_V8F64:
21555   case X86::CMOV_V8I64:
21556   case X86::CMOV_V8I1:
21557   case X86::CMOV_V16I1:
21558   case X86::CMOV_V32I1:
21559   case X86::CMOV_V64I1:
21560     return EmitLoweredSelect(MI, BB);
21561
21562   case X86::RELEASE_FADD32mr:
21563   case X86::RELEASE_FADD64mr:
21564     return EmitLoweredAtomicFP(MI, BB);
21565
21566   case X86::FP32_TO_INT16_IN_MEM:
21567   case X86::FP32_TO_INT32_IN_MEM:
21568   case X86::FP32_TO_INT64_IN_MEM:
21569   case X86::FP64_TO_INT16_IN_MEM:
21570   case X86::FP64_TO_INT32_IN_MEM:
21571   case X86::FP64_TO_INT64_IN_MEM:
21572   case X86::FP80_TO_INT16_IN_MEM:
21573   case X86::FP80_TO_INT32_IN_MEM:
21574   case X86::FP80_TO_INT64_IN_MEM: {
21575     MachineFunction *F = BB->getParent();
21576     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21577     DebugLoc DL = MI->getDebugLoc();
21578
21579     // Change the floating point control register to use "round towards zero"
21580     // mode when truncating to an integer value.
21581     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21582     addFrameReference(BuildMI(*BB, MI, DL,
21583                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21584
21585     // Load the old value of the high byte of the control word...
21586     unsigned OldCW =
21587       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21588     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21589                       CWFrameIdx);
21590
21591     // Set the high part to be round to zero...
21592     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21593       .addImm(0xC7F);
21594
21595     // Reload the modified control word now...
21596     addFrameReference(BuildMI(*BB, MI, DL,
21597                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21598
21599     // Restore the memory image of control word to original value
21600     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21601       .addReg(OldCW);
21602
21603     // Get the X86 opcode to use.
21604     unsigned Opc;
21605     switch (MI->getOpcode()) {
21606     default: llvm_unreachable("illegal opcode!");
21607     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21608     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21609     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21610     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21611     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21612     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21613     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21614     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21615     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21616     }
21617
21618     X86AddressMode AM;
21619     MachineOperand &Op = MI->getOperand(0);
21620     if (Op.isReg()) {
21621       AM.BaseType = X86AddressMode::RegBase;
21622       AM.Base.Reg = Op.getReg();
21623     } else {
21624       AM.BaseType = X86AddressMode::FrameIndexBase;
21625       AM.Base.FrameIndex = Op.getIndex();
21626     }
21627     Op = MI->getOperand(1);
21628     if (Op.isImm())
21629       AM.Scale = Op.getImm();
21630     Op = MI->getOperand(2);
21631     if (Op.isImm())
21632       AM.IndexReg = Op.getImm();
21633     Op = MI->getOperand(3);
21634     if (Op.isGlobal()) {
21635       AM.GV = Op.getGlobal();
21636     } else {
21637       AM.Disp = Op.getImm();
21638     }
21639     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21640                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21641
21642     // Reload the original control word now.
21643     addFrameReference(BuildMI(*BB, MI, DL,
21644                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21645
21646     MI->eraseFromParent();   // The pseudo instruction is gone now.
21647     return BB;
21648   }
21649     // String/text processing lowering.
21650   case X86::PCMPISTRM128REG:
21651   case X86::VPCMPISTRM128REG:
21652   case X86::PCMPISTRM128MEM:
21653   case X86::VPCMPISTRM128MEM:
21654   case X86::PCMPESTRM128REG:
21655   case X86::VPCMPESTRM128REG:
21656   case X86::PCMPESTRM128MEM:
21657   case X86::VPCMPESTRM128MEM:
21658     assert(Subtarget->hasSSE42() &&
21659            "Target must have SSE4.2 or AVX features enabled");
21660     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21661
21662   // String/text processing lowering.
21663   case X86::PCMPISTRIREG:
21664   case X86::VPCMPISTRIREG:
21665   case X86::PCMPISTRIMEM:
21666   case X86::VPCMPISTRIMEM:
21667   case X86::PCMPESTRIREG:
21668   case X86::VPCMPESTRIREG:
21669   case X86::PCMPESTRIMEM:
21670   case X86::VPCMPESTRIMEM:
21671     assert(Subtarget->hasSSE42() &&
21672            "Target must have SSE4.2 or AVX features enabled");
21673     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21674
21675   // Thread synchronization.
21676   case X86::MONITOR:
21677     return EmitMonitor(MI, BB, Subtarget);
21678
21679   // xbegin
21680   case X86::XBEGIN:
21681     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21682
21683   case X86::VASTART_SAVE_XMM_REGS:
21684     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21685
21686   case X86::VAARG_64:
21687     return EmitVAARG64WithCustomInserter(MI, BB);
21688
21689   case X86::EH_SjLj_SetJmp32:
21690   case X86::EH_SjLj_SetJmp64:
21691     return emitEHSjLjSetJmp(MI, BB);
21692
21693   case X86::EH_SjLj_LongJmp32:
21694   case X86::EH_SjLj_LongJmp64:
21695     return emitEHSjLjLongJmp(MI, BB);
21696
21697   case TargetOpcode::STATEPOINT:
21698     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21699     // this point in the process.  We diverge later.
21700     return emitPatchPoint(MI, BB);
21701
21702   case TargetOpcode::STACKMAP:
21703   case TargetOpcode::PATCHPOINT:
21704     return emitPatchPoint(MI, BB);
21705
21706   case X86::VFMADDPDr213r:
21707   case X86::VFMADDPSr213r:
21708   case X86::VFMADDSDr213r:
21709   case X86::VFMADDSSr213r:
21710   case X86::VFMSUBPDr213r:
21711   case X86::VFMSUBPSr213r:
21712   case X86::VFMSUBSDr213r:
21713   case X86::VFMSUBSSr213r:
21714   case X86::VFNMADDPDr213r:
21715   case X86::VFNMADDPSr213r:
21716   case X86::VFNMADDSDr213r:
21717   case X86::VFNMADDSSr213r:
21718   case X86::VFNMSUBPDr213r:
21719   case X86::VFNMSUBPSr213r:
21720   case X86::VFNMSUBSDr213r:
21721   case X86::VFNMSUBSSr213r:
21722   case X86::VFMADDSUBPDr213r:
21723   case X86::VFMADDSUBPSr213r:
21724   case X86::VFMSUBADDPDr213r:
21725   case X86::VFMSUBADDPSr213r:
21726   case X86::VFMADDPDr213rY:
21727   case X86::VFMADDPSr213rY:
21728   case X86::VFMSUBPDr213rY:
21729   case X86::VFMSUBPSr213rY:
21730   case X86::VFNMADDPDr213rY:
21731   case X86::VFNMADDPSr213rY:
21732   case X86::VFNMSUBPDr213rY:
21733   case X86::VFNMSUBPSr213rY:
21734   case X86::VFMADDSUBPDr213rY:
21735   case X86::VFMADDSUBPSr213rY:
21736   case X86::VFMSUBADDPDr213rY:
21737   case X86::VFMSUBADDPSr213rY:
21738     return emitFMA3Instr(MI, BB);
21739   }
21740 }
21741
21742 //===----------------------------------------------------------------------===//
21743 //                           X86 Optimization Hooks
21744 //===----------------------------------------------------------------------===//
21745
21746 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21747                                                       APInt &KnownZero,
21748                                                       APInt &KnownOne,
21749                                                       const SelectionDAG &DAG,
21750                                                       unsigned Depth) const {
21751   unsigned BitWidth = KnownZero.getBitWidth();
21752   unsigned Opc = Op.getOpcode();
21753   assert((Opc >= ISD::BUILTIN_OP_END ||
21754           Opc == ISD::INTRINSIC_WO_CHAIN ||
21755           Opc == ISD::INTRINSIC_W_CHAIN ||
21756           Opc == ISD::INTRINSIC_VOID) &&
21757          "Should use MaskedValueIsZero if you don't know whether Op"
21758          " is a target node!");
21759
21760   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21761   switch (Opc) {
21762   default: break;
21763   case X86ISD::ADD:
21764   case X86ISD::SUB:
21765   case X86ISD::ADC:
21766   case X86ISD::SBB:
21767   case X86ISD::SMUL:
21768   case X86ISD::UMUL:
21769   case X86ISD::INC:
21770   case X86ISD::DEC:
21771   case X86ISD::OR:
21772   case X86ISD::XOR:
21773   case X86ISD::AND:
21774     // These nodes' second result is a boolean.
21775     if (Op.getResNo() == 0)
21776       break;
21777     // Fallthrough
21778   case X86ISD::SETCC:
21779     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21780     break;
21781   case ISD::INTRINSIC_WO_CHAIN: {
21782     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21783     unsigned NumLoBits = 0;
21784     switch (IntId) {
21785     default: break;
21786     case Intrinsic::x86_sse_movmsk_ps:
21787     case Intrinsic::x86_avx_movmsk_ps_256:
21788     case Intrinsic::x86_sse2_movmsk_pd:
21789     case Intrinsic::x86_avx_movmsk_pd_256:
21790     case Intrinsic::x86_mmx_pmovmskb:
21791     case Intrinsic::x86_sse2_pmovmskb_128:
21792     case Intrinsic::x86_avx2_pmovmskb: {
21793       // High bits of movmskp{s|d}, pmovmskb are known zero.
21794       switch (IntId) {
21795         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21796         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21797         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21798         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21799         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21800         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21801         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21802         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21803       }
21804       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21805       break;
21806     }
21807     }
21808     break;
21809   }
21810   }
21811 }
21812
21813 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
21814   SDValue Op,
21815   const SelectionDAG &,
21816   unsigned Depth) const {
21817   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
21818   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
21819     return Op.getValueType().getScalarType().getSizeInBits();
21820
21821   // Fallback case.
21822   return 1;
21823 }
21824
21825 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
21826 /// node is a GlobalAddress + offset.
21827 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
21828                                        const GlobalValue* &GA,
21829                                        int64_t &Offset) const {
21830   if (N->getOpcode() == X86ISD::Wrapper) {
21831     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
21832       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
21833       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
21834       return true;
21835     }
21836   }
21837   return TargetLowering::isGAPlusOffset(N, GA, Offset);
21838 }
21839
21840 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
21841 /// same as extracting the high 128-bit part of 256-bit vector and then
21842 /// inserting the result into the low part of a new 256-bit vector
21843 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
21844   EVT VT = SVOp->getValueType(0);
21845   unsigned NumElems = VT.getVectorNumElements();
21846
21847   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21848   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
21849     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21850         SVOp->getMaskElt(j) >= 0)
21851       return false;
21852
21853   return true;
21854 }
21855
21856 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
21857 /// same as extracting the low 128-bit part of 256-bit vector and then
21858 /// inserting the result into the high part of a new 256-bit vector
21859 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
21860   EVT VT = SVOp->getValueType(0);
21861   unsigned NumElems = VT.getVectorNumElements();
21862
21863   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21864   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
21865     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21866         SVOp->getMaskElt(j) >= 0)
21867       return false;
21868
21869   return true;
21870 }
21871
21872 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
21873 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
21874                                         TargetLowering::DAGCombinerInfo &DCI,
21875                                         const X86Subtarget* Subtarget) {
21876   SDLoc dl(N);
21877   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21878   SDValue V1 = SVOp->getOperand(0);
21879   SDValue V2 = SVOp->getOperand(1);
21880   EVT VT = SVOp->getValueType(0);
21881   unsigned NumElems = VT.getVectorNumElements();
21882
21883   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
21884       V2.getOpcode() == ISD::CONCAT_VECTORS) {
21885     //
21886     //                   0,0,0,...
21887     //                      |
21888     //    V      UNDEF    BUILD_VECTOR    UNDEF
21889     //     \      /           \           /
21890     //  CONCAT_VECTOR         CONCAT_VECTOR
21891     //         \                  /
21892     //          \                /
21893     //          RESULT: V + zero extended
21894     //
21895     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
21896         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
21897         V1.getOperand(1).getOpcode() != ISD::UNDEF)
21898       return SDValue();
21899
21900     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
21901       return SDValue();
21902
21903     // To match the shuffle mask, the first half of the mask should
21904     // be exactly the first vector, and all the rest a splat with the
21905     // first element of the second one.
21906     for (unsigned i = 0; i != NumElems/2; ++i)
21907       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
21908           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
21909         return SDValue();
21910
21911     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
21912     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
21913       if (Ld->hasNUsesOfValue(1, 0)) {
21914         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
21915         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
21916         SDValue ResNode =
21917           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
21918                                   Ld->getMemoryVT(),
21919                                   Ld->getPointerInfo(),
21920                                   Ld->getAlignment(),
21921                                   false/*isVolatile*/, true/*ReadMem*/,
21922                                   false/*WriteMem*/);
21923
21924         // Make sure the newly-created LOAD is in the same position as Ld in
21925         // terms of dependency. We create a TokenFactor for Ld and ResNode,
21926         // and update uses of Ld's output chain to use the TokenFactor.
21927         if (Ld->hasAnyUseOfValue(1)) {
21928           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21929                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
21930           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
21931           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
21932                                  SDValue(ResNode.getNode(), 1));
21933         }
21934
21935         return DAG.getBitcast(VT, ResNode);
21936       }
21937     }
21938
21939     // Emit a zeroed vector and insert the desired subvector on its
21940     // first half.
21941     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
21942     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
21943     return DCI.CombineTo(N, InsV);
21944   }
21945
21946   //===--------------------------------------------------------------------===//
21947   // Combine some shuffles into subvector extracts and inserts:
21948   //
21949
21950   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21951   if (isShuffleHigh128VectorInsertLow(SVOp)) {
21952     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
21953     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
21954     return DCI.CombineTo(N, InsV);
21955   }
21956
21957   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21958   if (isShuffleLow128VectorInsertHigh(SVOp)) {
21959     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
21960     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
21961     return DCI.CombineTo(N, InsV);
21962   }
21963
21964   return SDValue();
21965 }
21966
21967 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
21968 /// possible.
21969 ///
21970 /// This is the leaf of the recursive combinine below. When we have found some
21971 /// chain of single-use x86 shuffle instructions and accumulated the combined
21972 /// shuffle mask represented by them, this will try to pattern match that mask
21973 /// into either a single instruction if there is a special purpose instruction
21974 /// for this operation, or into a PSHUFB instruction which is a fully general
21975 /// instruction but should only be used to replace chains over a certain depth.
21976 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
21977                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
21978                                    TargetLowering::DAGCombinerInfo &DCI,
21979                                    const X86Subtarget *Subtarget) {
21980   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
21981
21982   // Find the operand that enters the chain. Note that multiple uses are OK
21983   // here, we're not going to remove the operand we find.
21984   SDValue Input = Op.getOperand(0);
21985   while (Input.getOpcode() == ISD::BITCAST)
21986     Input = Input.getOperand(0);
21987
21988   MVT VT = Input.getSimpleValueType();
21989   MVT RootVT = Root.getSimpleValueType();
21990   SDLoc DL(Root);
21991
21992   // Just remove no-op shuffle masks.
21993   if (Mask.size() == 1) {
21994     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
21995                   /*AddTo*/ true);
21996     return true;
21997   }
21998
21999   // Use the float domain if the operand type is a floating point type.
22000   bool FloatDomain = VT.isFloatingPoint();
22001
22002   // For floating point shuffles, we don't have free copies in the shuffle
22003   // instructions or the ability to load as part of the instruction, so
22004   // canonicalize their shuffles to UNPCK or MOV variants.
22005   //
22006   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22007   // vectors because it can have a load folded into it that UNPCK cannot. This
22008   // doesn't preclude something switching to the shorter encoding post-RA.
22009   //
22010   // FIXME: Should teach these routines about AVX vector widths.
22011   if (FloatDomain && VT.getSizeInBits() == 128) {
22012     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22013       bool Lo = Mask.equals({0, 0});
22014       unsigned Shuffle;
22015       MVT ShuffleVT;
22016       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22017       // is no slower than UNPCKLPD but has the option to fold the input operand
22018       // into even an unaligned memory load.
22019       if (Lo && Subtarget->hasSSE3()) {
22020         Shuffle = X86ISD::MOVDDUP;
22021         ShuffleVT = MVT::v2f64;
22022       } else {
22023         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22024         // than the UNPCK variants.
22025         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22026         ShuffleVT = MVT::v4f32;
22027       }
22028       if (Depth == 1 && Root->getOpcode() == Shuffle)
22029         return false; // Nothing to do!
22030       Op = DAG.getBitcast(ShuffleVT, Input);
22031       DCI.AddToWorklist(Op.getNode());
22032       if (Shuffle == X86ISD::MOVDDUP)
22033         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22034       else
22035         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22036       DCI.AddToWorklist(Op.getNode());
22037       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22038                     /*AddTo*/ true);
22039       return true;
22040     }
22041     if (Subtarget->hasSSE3() &&
22042         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22043       bool Lo = Mask.equals({0, 0, 2, 2});
22044       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22045       MVT ShuffleVT = MVT::v4f32;
22046       if (Depth == 1 && Root->getOpcode() == Shuffle)
22047         return false; // Nothing to do!
22048       Op = DAG.getBitcast(ShuffleVT, Input);
22049       DCI.AddToWorklist(Op.getNode());
22050       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22051       DCI.AddToWorklist(Op.getNode());
22052       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22053                     /*AddTo*/ true);
22054       return true;
22055     }
22056     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22057       bool Lo = Mask.equals({0, 0, 1, 1});
22058       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22059       MVT ShuffleVT = MVT::v4f32;
22060       if (Depth == 1 && Root->getOpcode() == Shuffle)
22061         return false; // Nothing to do!
22062       Op = DAG.getBitcast(ShuffleVT, Input);
22063       DCI.AddToWorklist(Op.getNode());
22064       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22065       DCI.AddToWorklist(Op.getNode());
22066       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22067                     /*AddTo*/ true);
22068       return true;
22069     }
22070   }
22071
22072   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22073   // variants as none of these have single-instruction variants that are
22074   // superior to the UNPCK formulation.
22075   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22076       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22077        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22078        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22079        Mask.equals(
22080            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22081     bool Lo = Mask[0] == 0;
22082     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22083     if (Depth == 1 && Root->getOpcode() == Shuffle)
22084       return false; // Nothing to do!
22085     MVT ShuffleVT;
22086     switch (Mask.size()) {
22087     case 8:
22088       ShuffleVT = MVT::v8i16;
22089       break;
22090     case 16:
22091       ShuffleVT = MVT::v16i8;
22092       break;
22093     default:
22094       llvm_unreachable("Impossible mask size!");
22095     };
22096     Op = DAG.getBitcast(ShuffleVT, Input);
22097     DCI.AddToWorklist(Op.getNode());
22098     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22099     DCI.AddToWorklist(Op.getNode());
22100     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22101                   /*AddTo*/ true);
22102     return true;
22103   }
22104
22105   // Don't try to re-form single instruction chains under any circumstances now
22106   // that we've done encoding canonicalization for them.
22107   if (Depth < 2)
22108     return false;
22109
22110   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22111   // can replace them with a single PSHUFB instruction profitably. Intel's
22112   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22113   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22114   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22115     SmallVector<SDValue, 16> PSHUFBMask;
22116     int NumBytes = VT.getSizeInBits() / 8;
22117     int Ratio = NumBytes / Mask.size();
22118     for (int i = 0; i < NumBytes; ++i) {
22119       if (Mask[i / Ratio] == SM_SentinelUndef) {
22120         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22121         continue;
22122       }
22123       int M = Mask[i / Ratio] != SM_SentinelZero
22124                   ? Ratio * Mask[i / Ratio] + i % Ratio
22125                   : 255;
22126       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22127     }
22128     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22129     Op = DAG.getBitcast(ByteVT, Input);
22130     DCI.AddToWorklist(Op.getNode());
22131     SDValue PSHUFBMaskOp =
22132         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22133     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22134     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22135     DCI.AddToWorklist(Op.getNode());
22136     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22137                   /*AddTo*/ true);
22138     return true;
22139   }
22140
22141   // Failed to find any combines.
22142   return false;
22143 }
22144
22145 /// \brief Fully generic combining of x86 shuffle instructions.
22146 ///
22147 /// This should be the last combine run over the x86 shuffle instructions. Once
22148 /// they have been fully optimized, this will recursively consider all chains
22149 /// of single-use shuffle instructions, build a generic model of the cumulative
22150 /// shuffle operation, and check for simpler instructions which implement this
22151 /// operation. We use this primarily for two purposes:
22152 ///
22153 /// 1) Collapse generic shuffles to specialized single instructions when
22154 ///    equivalent. In most cases, this is just an encoding size win, but
22155 ///    sometimes we will collapse multiple generic shuffles into a single
22156 ///    special-purpose shuffle.
22157 /// 2) Look for sequences of shuffle instructions with 3 or more total
22158 ///    instructions, and replace them with the slightly more expensive SSSE3
22159 ///    PSHUFB instruction if available. We do this as the last combining step
22160 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22161 ///    a suitable short sequence of other instructions. The PHUFB will either
22162 ///    use a register or have to read from memory and so is slightly (but only
22163 ///    slightly) more expensive than the other shuffle instructions.
22164 ///
22165 /// Because this is inherently a quadratic operation (for each shuffle in
22166 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22167 /// This should never be an issue in practice as the shuffle lowering doesn't
22168 /// produce sequences of more than 8 instructions.
22169 ///
22170 /// FIXME: We will currently miss some cases where the redundant shuffling
22171 /// would simplify under the threshold for PSHUFB formation because of
22172 /// combine-ordering. To fix this, we should do the redundant instruction
22173 /// combining in this recursive walk.
22174 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22175                                           ArrayRef<int> RootMask,
22176                                           int Depth, bool HasPSHUFB,
22177                                           SelectionDAG &DAG,
22178                                           TargetLowering::DAGCombinerInfo &DCI,
22179                                           const X86Subtarget *Subtarget) {
22180   // Bound the depth of our recursive combine because this is ultimately
22181   // quadratic in nature.
22182   if (Depth > 8)
22183     return false;
22184
22185   // Directly rip through bitcasts to find the underlying operand.
22186   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22187     Op = Op.getOperand(0);
22188
22189   MVT VT = Op.getSimpleValueType();
22190   if (!VT.isVector())
22191     return false; // Bail if we hit a non-vector.
22192
22193   assert(Root.getSimpleValueType().isVector() &&
22194          "Shuffles operate on vector types!");
22195   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22196          "Can only combine shuffles of the same vector register size.");
22197
22198   if (!isTargetShuffle(Op.getOpcode()))
22199     return false;
22200   SmallVector<int, 16> OpMask;
22201   bool IsUnary;
22202   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22203   // We only can combine unary shuffles which we can decode the mask for.
22204   if (!HaveMask || !IsUnary)
22205     return false;
22206
22207   assert(VT.getVectorNumElements() == OpMask.size() &&
22208          "Different mask size from vector size!");
22209   assert(((RootMask.size() > OpMask.size() &&
22210            RootMask.size() % OpMask.size() == 0) ||
22211           (OpMask.size() > RootMask.size() &&
22212            OpMask.size() % RootMask.size() == 0) ||
22213           OpMask.size() == RootMask.size()) &&
22214          "The smaller number of elements must divide the larger.");
22215   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22216   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22217   assert(((RootRatio == 1 && OpRatio == 1) ||
22218           (RootRatio == 1) != (OpRatio == 1)) &&
22219          "Must not have a ratio for both incoming and op masks!");
22220
22221   SmallVector<int, 16> Mask;
22222   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22223
22224   // Merge this shuffle operation's mask into our accumulated mask. Note that
22225   // this shuffle's mask will be the first applied to the input, followed by the
22226   // root mask to get us all the way to the root value arrangement. The reason
22227   // for this order is that we are recursing up the operation chain.
22228   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22229     int RootIdx = i / RootRatio;
22230     if (RootMask[RootIdx] < 0) {
22231       // This is a zero or undef lane, we're done.
22232       Mask.push_back(RootMask[RootIdx]);
22233       continue;
22234     }
22235
22236     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22237     int OpIdx = RootMaskedIdx / OpRatio;
22238     if (OpMask[OpIdx] < 0) {
22239       // The incoming lanes are zero or undef, it doesn't matter which ones we
22240       // are using.
22241       Mask.push_back(OpMask[OpIdx]);
22242       continue;
22243     }
22244
22245     // Ok, we have non-zero lanes, map them through.
22246     Mask.push_back(OpMask[OpIdx] * OpRatio +
22247                    RootMaskedIdx % OpRatio);
22248   }
22249
22250   // See if we can recurse into the operand to combine more things.
22251   switch (Op.getOpcode()) {
22252   case X86ISD::PSHUFB:
22253     HasPSHUFB = true;
22254   case X86ISD::PSHUFD:
22255   case X86ISD::PSHUFHW:
22256   case X86ISD::PSHUFLW:
22257     if (Op.getOperand(0).hasOneUse() &&
22258         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22259                                       HasPSHUFB, DAG, DCI, Subtarget))
22260       return true;
22261     break;
22262
22263   case X86ISD::UNPCKL:
22264   case X86ISD::UNPCKH:
22265     assert(Op.getOperand(0) == Op.getOperand(1) &&
22266            "We only combine unary shuffles!");
22267     // We can't check for single use, we have to check that this shuffle is the
22268     // only user.
22269     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22270         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22271                                       HasPSHUFB, DAG, DCI, Subtarget))
22272       return true;
22273     break;
22274   }
22275
22276   // Minor canonicalization of the accumulated shuffle mask to make it easier
22277   // to match below. All this does is detect masks with squential pairs of
22278   // elements, and shrink them to the half-width mask. It does this in a loop
22279   // so it will reduce the size of the mask to the minimal width mask which
22280   // performs an equivalent shuffle.
22281   SmallVector<int, 16> WidenedMask;
22282   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22283     Mask = std::move(WidenedMask);
22284     WidenedMask.clear();
22285   }
22286
22287   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22288                                 Subtarget);
22289 }
22290
22291 /// \brief Get the PSHUF-style mask from PSHUF node.
22292 ///
22293 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22294 /// PSHUF-style masks that can be reused with such instructions.
22295 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22296   MVT VT = N.getSimpleValueType();
22297   SmallVector<int, 4> Mask;
22298   bool IsUnary;
22299   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22300   (void)HaveMask;
22301   assert(HaveMask);
22302
22303   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22304   // matter. Check that the upper masks are repeats and remove them.
22305   if (VT.getSizeInBits() > 128) {
22306     int LaneElts = 128 / VT.getScalarSizeInBits();
22307 #ifndef NDEBUG
22308     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22309       for (int j = 0; j < LaneElts; ++j)
22310         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22311                "Mask doesn't repeat in high 128-bit lanes!");
22312 #endif
22313     Mask.resize(LaneElts);
22314   }
22315
22316   switch (N.getOpcode()) {
22317   case X86ISD::PSHUFD:
22318     return Mask;
22319   case X86ISD::PSHUFLW:
22320     Mask.resize(4);
22321     return Mask;
22322   case X86ISD::PSHUFHW:
22323     Mask.erase(Mask.begin(), Mask.begin() + 4);
22324     for (int &M : Mask)
22325       M -= 4;
22326     return Mask;
22327   default:
22328     llvm_unreachable("No valid shuffle instruction found!");
22329   }
22330 }
22331
22332 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22333 ///
22334 /// We walk up the chain and look for a combinable shuffle, skipping over
22335 /// shuffles that we could hoist this shuffle's transformation past without
22336 /// altering anything.
22337 static SDValue
22338 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22339                              SelectionDAG &DAG,
22340                              TargetLowering::DAGCombinerInfo &DCI) {
22341   assert(N.getOpcode() == X86ISD::PSHUFD &&
22342          "Called with something other than an x86 128-bit half shuffle!");
22343   SDLoc DL(N);
22344
22345   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22346   // of the shuffles in the chain so that we can form a fresh chain to replace
22347   // this one.
22348   SmallVector<SDValue, 8> Chain;
22349   SDValue V = N.getOperand(0);
22350   for (; V.hasOneUse(); V = V.getOperand(0)) {
22351     switch (V.getOpcode()) {
22352     default:
22353       return SDValue(); // Nothing combined!
22354
22355     case ISD::BITCAST:
22356       // Skip bitcasts as we always know the type for the target specific
22357       // instructions.
22358       continue;
22359
22360     case X86ISD::PSHUFD:
22361       // Found another dword shuffle.
22362       break;
22363
22364     case X86ISD::PSHUFLW:
22365       // Check that the low words (being shuffled) are the identity in the
22366       // dword shuffle, and the high words are self-contained.
22367       if (Mask[0] != 0 || Mask[1] != 1 ||
22368           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22369         return SDValue();
22370
22371       Chain.push_back(V);
22372       continue;
22373
22374     case X86ISD::PSHUFHW:
22375       // Check that the high words (being shuffled) are the identity in the
22376       // dword shuffle, and the low words are self-contained.
22377       if (Mask[2] != 2 || Mask[3] != 3 ||
22378           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22379         return SDValue();
22380
22381       Chain.push_back(V);
22382       continue;
22383
22384     case X86ISD::UNPCKL:
22385     case X86ISD::UNPCKH:
22386       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22387       // shuffle into a preceding word shuffle.
22388       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22389           V.getSimpleValueType().getScalarType() != MVT::i16)
22390         return SDValue();
22391
22392       // Search for a half-shuffle which we can combine with.
22393       unsigned CombineOp =
22394           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22395       if (V.getOperand(0) != V.getOperand(1) ||
22396           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22397         return SDValue();
22398       Chain.push_back(V);
22399       V = V.getOperand(0);
22400       do {
22401         switch (V.getOpcode()) {
22402         default:
22403           return SDValue(); // Nothing to combine.
22404
22405         case X86ISD::PSHUFLW:
22406         case X86ISD::PSHUFHW:
22407           if (V.getOpcode() == CombineOp)
22408             break;
22409
22410           Chain.push_back(V);
22411
22412           // Fallthrough!
22413         case ISD::BITCAST:
22414           V = V.getOperand(0);
22415           continue;
22416         }
22417         break;
22418       } while (V.hasOneUse());
22419       break;
22420     }
22421     // Break out of the loop if we break out of the switch.
22422     break;
22423   }
22424
22425   if (!V.hasOneUse())
22426     // We fell out of the loop without finding a viable combining instruction.
22427     return SDValue();
22428
22429   // Merge this node's mask and our incoming mask.
22430   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22431   for (int &M : Mask)
22432     M = VMask[M];
22433   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22434                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22435
22436   // Rebuild the chain around this new shuffle.
22437   while (!Chain.empty()) {
22438     SDValue W = Chain.pop_back_val();
22439
22440     if (V.getValueType() != W.getOperand(0).getValueType())
22441       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22442
22443     switch (W.getOpcode()) {
22444     default:
22445       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22446
22447     case X86ISD::UNPCKL:
22448     case X86ISD::UNPCKH:
22449       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22450       break;
22451
22452     case X86ISD::PSHUFD:
22453     case X86ISD::PSHUFLW:
22454     case X86ISD::PSHUFHW:
22455       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22456       break;
22457     }
22458   }
22459   if (V.getValueType() != N.getValueType())
22460     V = DAG.getBitcast(N.getValueType(), V);
22461
22462   // Return the new chain to replace N.
22463   return V;
22464 }
22465
22466 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22467 /// pshufhw.
22468 ///
22469 /// We walk up the chain, skipping shuffles of the other half and looking
22470 /// through shuffles which switch halves trying to find a shuffle of the same
22471 /// pair of dwords.
22472 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22473                                         SelectionDAG &DAG,
22474                                         TargetLowering::DAGCombinerInfo &DCI) {
22475   assert(
22476       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22477       "Called with something other than an x86 128-bit half shuffle!");
22478   SDLoc DL(N);
22479   unsigned CombineOpcode = N.getOpcode();
22480
22481   // Walk up a single-use chain looking for a combinable shuffle.
22482   SDValue V = N.getOperand(0);
22483   for (; V.hasOneUse(); V = V.getOperand(0)) {
22484     switch (V.getOpcode()) {
22485     default:
22486       return false; // Nothing combined!
22487
22488     case ISD::BITCAST:
22489       // Skip bitcasts as we always know the type for the target specific
22490       // instructions.
22491       continue;
22492
22493     case X86ISD::PSHUFLW:
22494     case X86ISD::PSHUFHW:
22495       if (V.getOpcode() == CombineOpcode)
22496         break;
22497
22498       // Other-half shuffles are no-ops.
22499       continue;
22500     }
22501     // Break out of the loop if we break out of the switch.
22502     break;
22503   }
22504
22505   if (!V.hasOneUse())
22506     // We fell out of the loop without finding a viable combining instruction.
22507     return false;
22508
22509   // Combine away the bottom node as its shuffle will be accumulated into
22510   // a preceding shuffle.
22511   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22512
22513   // Record the old value.
22514   SDValue Old = V;
22515
22516   // Merge this node's mask and our incoming mask (adjusted to account for all
22517   // the pshufd instructions encountered).
22518   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22519   for (int &M : Mask)
22520     M = VMask[M];
22521   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22522                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22523
22524   // Check that the shuffles didn't cancel each other out. If not, we need to
22525   // combine to the new one.
22526   if (Old != V)
22527     // Replace the combinable shuffle with the combined one, updating all users
22528     // so that we re-evaluate the chain here.
22529     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22530
22531   return true;
22532 }
22533
22534 /// \brief Try to combine x86 target specific shuffles.
22535 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22536                                            TargetLowering::DAGCombinerInfo &DCI,
22537                                            const X86Subtarget *Subtarget) {
22538   SDLoc DL(N);
22539   MVT VT = N.getSimpleValueType();
22540   SmallVector<int, 4> Mask;
22541
22542   switch (N.getOpcode()) {
22543   case X86ISD::PSHUFD:
22544   case X86ISD::PSHUFLW:
22545   case X86ISD::PSHUFHW:
22546     Mask = getPSHUFShuffleMask(N);
22547     assert(Mask.size() == 4);
22548     break;
22549   default:
22550     return SDValue();
22551   }
22552
22553   // Nuke no-op shuffles that show up after combining.
22554   if (isNoopShuffleMask(Mask))
22555     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22556
22557   // Look for simplifications involving one or two shuffle instructions.
22558   SDValue V = N.getOperand(0);
22559   switch (N.getOpcode()) {
22560   default:
22561     break;
22562   case X86ISD::PSHUFLW:
22563   case X86ISD::PSHUFHW:
22564     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22565
22566     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22567       return SDValue(); // We combined away this shuffle, so we're done.
22568
22569     // See if this reduces to a PSHUFD which is no more expensive and can
22570     // combine with more operations. Note that it has to at least flip the
22571     // dwords as otherwise it would have been removed as a no-op.
22572     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22573       int DMask[] = {0, 1, 2, 3};
22574       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22575       DMask[DOffset + 0] = DOffset + 1;
22576       DMask[DOffset + 1] = DOffset + 0;
22577       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22578       V = DAG.getBitcast(DVT, V);
22579       DCI.AddToWorklist(V.getNode());
22580       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22581                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22582       DCI.AddToWorklist(V.getNode());
22583       return DAG.getBitcast(VT, V);
22584     }
22585
22586     // Look for shuffle patterns which can be implemented as a single unpack.
22587     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22588     // only works when we have a PSHUFD followed by two half-shuffles.
22589     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22590         (V.getOpcode() == X86ISD::PSHUFLW ||
22591          V.getOpcode() == X86ISD::PSHUFHW) &&
22592         V.getOpcode() != N.getOpcode() &&
22593         V.hasOneUse()) {
22594       SDValue D = V.getOperand(0);
22595       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22596         D = D.getOperand(0);
22597       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22598         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22599         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22600         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22601         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22602         int WordMask[8];
22603         for (int i = 0; i < 4; ++i) {
22604           WordMask[i + NOffset] = Mask[i] + NOffset;
22605           WordMask[i + VOffset] = VMask[i] + VOffset;
22606         }
22607         // Map the word mask through the DWord mask.
22608         int MappedMask[8];
22609         for (int i = 0; i < 8; ++i)
22610           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22611         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22612             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22613           // We can replace all three shuffles with an unpack.
22614           V = DAG.getBitcast(VT, D.getOperand(0));
22615           DCI.AddToWorklist(V.getNode());
22616           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22617                                                 : X86ISD::UNPCKH,
22618                              DL, VT, V, V);
22619         }
22620       }
22621     }
22622
22623     break;
22624
22625   case X86ISD::PSHUFD:
22626     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22627       return NewN;
22628
22629     break;
22630   }
22631
22632   return SDValue();
22633 }
22634
22635 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22636 ///
22637 /// We combine this directly on the abstract vector shuffle nodes so it is
22638 /// easier to generically match. We also insert dummy vector shuffle nodes for
22639 /// the operands which explicitly discard the lanes which are unused by this
22640 /// operation to try to flow through the rest of the combiner the fact that
22641 /// they're unused.
22642 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22643   SDLoc DL(N);
22644   EVT VT = N->getValueType(0);
22645
22646   // We only handle target-independent shuffles.
22647   // FIXME: It would be easy and harmless to use the target shuffle mask
22648   // extraction tool to support more.
22649   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22650     return SDValue();
22651
22652   auto *SVN = cast<ShuffleVectorSDNode>(N);
22653   ArrayRef<int> Mask = SVN->getMask();
22654   SDValue V1 = N->getOperand(0);
22655   SDValue V2 = N->getOperand(1);
22656
22657   // We require the first shuffle operand to be the SUB node, and the second to
22658   // be the ADD node.
22659   // FIXME: We should support the commuted patterns.
22660   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22661     return SDValue();
22662
22663   // If there are other uses of these operations we can't fold them.
22664   if (!V1->hasOneUse() || !V2->hasOneUse())
22665     return SDValue();
22666
22667   // Ensure that both operations have the same operands. Note that we can
22668   // commute the FADD operands.
22669   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22670   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22671       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22672     return SDValue();
22673
22674   // We're looking for blends between FADD and FSUB nodes. We insist on these
22675   // nodes being lined up in a specific expected pattern.
22676   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22677         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22678         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22679     return SDValue();
22680
22681   // Only specific types are legal at this point, assert so we notice if and
22682   // when these change.
22683   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22684           VT == MVT::v4f64) &&
22685          "Unknown vector type encountered!");
22686
22687   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22688 }
22689
22690 /// PerformShuffleCombine - Performs several different shuffle combines.
22691 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22692                                      TargetLowering::DAGCombinerInfo &DCI,
22693                                      const X86Subtarget *Subtarget) {
22694   SDLoc dl(N);
22695   SDValue N0 = N->getOperand(0);
22696   SDValue N1 = N->getOperand(1);
22697   EVT VT = N->getValueType(0);
22698
22699   // Don't create instructions with illegal types after legalize types has run.
22700   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22701   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22702     return SDValue();
22703
22704   // If we have legalized the vector types, look for blends of FADD and FSUB
22705   // nodes that we can fuse into an ADDSUB node.
22706   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22707     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22708       return AddSub;
22709
22710   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22711   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22712       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22713     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22714
22715   // During Type Legalization, when promoting illegal vector types,
22716   // the backend might introduce new shuffle dag nodes and bitcasts.
22717   //
22718   // This code performs the following transformation:
22719   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22720   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22721   //
22722   // We do this only if both the bitcast and the BINOP dag nodes have
22723   // one use. Also, perform this transformation only if the new binary
22724   // operation is legal. This is to avoid introducing dag nodes that
22725   // potentially need to be further expanded (or custom lowered) into a
22726   // less optimal sequence of dag nodes.
22727   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22728       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22729       N0.getOpcode() == ISD::BITCAST) {
22730     SDValue BC0 = N0.getOperand(0);
22731     EVT SVT = BC0.getValueType();
22732     unsigned Opcode = BC0.getOpcode();
22733     unsigned NumElts = VT.getVectorNumElements();
22734
22735     if (BC0.hasOneUse() && SVT.isVector() &&
22736         SVT.getVectorNumElements() * 2 == NumElts &&
22737         TLI.isOperationLegal(Opcode, VT)) {
22738       bool CanFold = false;
22739       switch (Opcode) {
22740       default : break;
22741       case ISD::ADD :
22742       case ISD::FADD :
22743       case ISD::SUB :
22744       case ISD::FSUB :
22745       case ISD::MUL :
22746       case ISD::FMUL :
22747         CanFold = true;
22748       }
22749
22750       unsigned SVTNumElts = SVT.getVectorNumElements();
22751       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22752       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22753         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22754       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22755         CanFold = SVOp->getMaskElt(i) < 0;
22756
22757       if (CanFold) {
22758         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22759         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22760         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22761         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22762       }
22763     }
22764   }
22765
22766   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22767   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22768   // consecutive, non-overlapping, and in the right order.
22769   SmallVector<SDValue, 16> Elts;
22770   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22771     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22772
22773   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22774     return LD;
22775
22776   if (isTargetShuffle(N->getOpcode())) {
22777     SDValue Shuffle =
22778         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22779     if (Shuffle.getNode())
22780       return Shuffle;
22781
22782     // Try recursively combining arbitrary sequences of x86 shuffle
22783     // instructions into higher-order shuffles. We do this after combining
22784     // specific PSHUF instruction sequences into their minimal form so that we
22785     // can evaluate how many specialized shuffle instructions are involved in
22786     // a particular chain.
22787     SmallVector<int, 1> NonceMask; // Just a placeholder.
22788     NonceMask.push_back(0);
22789     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22790                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22791                                       DCI, Subtarget))
22792       return SDValue(); // This routine will use CombineTo to replace N.
22793   }
22794
22795   return SDValue();
22796 }
22797
22798 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22799 /// specific shuffle of a load can be folded into a single element load.
22800 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
22801 /// shuffles have been custom lowered so we need to handle those here.
22802 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
22803                                          TargetLowering::DAGCombinerInfo &DCI) {
22804   if (DCI.isBeforeLegalizeOps())
22805     return SDValue();
22806
22807   SDValue InVec = N->getOperand(0);
22808   SDValue EltNo = N->getOperand(1);
22809
22810   if (!isa<ConstantSDNode>(EltNo))
22811     return SDValue();
22812
22813   EVT OriginalVT = InVec.getValueType();
22814
22815   if (InVec.getOpcode() == ISD::BITCAST) {
22816     // Don't duplicate a load with other uses.
22817     if (!InVec.hasOneUse())
22818       return SDValue();
22819     EVT BCVT = InVec.getOperand(0).getValueType();
22820     if (!BCVT.isVector() ||
22821         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
22822       return SDValue();
22823     InVec = InVec.getOperand(0);
22824   }
22825
22826   EVT CurrentVT = InVec.getValueType();
22827
22828   if (!isTargetShuffle(InVec.getOpcode()))
22829     return SDValue();
22830
22831   // Don't duplicate a load with other uses.
22832   if (!InVec.hasOneUse())
22833     return SDValue();
22834
22835   SmallVector<int, 16> ShuffleMask;
22836   bool UnaryShuffle;
22837   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
22838                             ShuffleMask, UnaryShuffle))
22839     return SDValue();
22840
22841   // Select the input vector, guarding against out of range extract vector.
22842   unsigned NumElems = CurrentVT.getVectorNumElements();
22843   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
22844   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
22845   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
22846                                          : InVec.getOperand(1);
22847
22848   // If inputs to shuffle are the same for both ops, then allow 2 uses
22849   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
22850                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
22851
22852   if (LdNode.getOpcode() == ISD::BITCAST) {
22853     // Don't duplicate a load with other uses.
22854     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
22855       return SDValue();
22856
22857     AllowedUses = 1; // only allow 1 load use if we have a bitcast
22858     LdNode = LdNode.getOperand(0);
22859   }
22860
22861   if (!ISD::isNormalLoad(LdNode.getNode()))
22862     return SDValue();
22863
22864   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
22865
22866   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
22867     return SDValue();
22868
22869   EVT EltVT = N->getValueType(0);
22870   // If there's a bitcast before the shuffle, check if the load type and
22871   // alignment is valid.
22872   unsigned Align = LN0->getAlignment();
22873   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22874   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
22875       EltVT.getTypeForEVT(*DAG.getContext()));
22876
22877   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
22878     return SDValue();
22879
22880   // All checks match so transform back to vector_shuffle so that DAG combiner
22881   // can finish the job
22882   SDLoc dl(N);
22883
22884   // Create shuffle node taking into account the case that its a unary shuffle
22885   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
22886                                    : InVec.getOperand(1);
22887   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
22888                                  InVec.getOperand(0), Shuffle,
22889                                  &ShuffleMask[0]);
22890   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
22891   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
22892                      EltNo);
22893 }
22894
22895 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
22896 /// special and don't usually play with other vector types, it's better to
22897 /// handle them early to be sure we emit efficient code by avoiding
22898 /// store-load conversions.
22899 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
22900   if (N->getValueType(0) != MVT::x86mmx ||
22901       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
22902       N->getOperand(0)->getValueType(0) != MVT::v2i32)
22903     return SDValue();
22904
22905   SDValue V = N->getOperand(0);
22906   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
22907   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
22908     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
22909                        N->getValueType(0), V.getOperand(0));
22910
22911   return SDValue();
22912 }
22913
22914 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
22915 /// generation and convert it from being a bunch of shuffles and extracts
22916 /// into a somewhat faster sequence. For i686, the best sequence is apparently
22917 /// storing the value and loading scalars back, while for x64 we should
22918 /// use 64-bit extracts and shifts.
22919 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
22920                                          TargetLowering::DAGCombinerInfo &DCI) {
22921   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
22922     return NewOp;
22923
22924   SDValue InputVector = N->getOperand(0);
22925   SDLoc dl(InputVector);
22926   // Detect mmx to i32 conversion through a v2i32 elt extract.
22927   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
22928       N->getValueType(0) == MVT::i32 &&
22929       InputVector.getValueType() == MVT::v2i32) {
22930
22931     // The bitcast source is a direct mmx result.
22932     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
22933     if (MMXSrc.getValueType() == MVT::x86mmx)
22934       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22935                          N->getValueType(0),
22936                          InputVector.getNode()->getOperand(0));
22937
22938     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
22939     SDValue MMXSrcOp = MMXSrc.getOperand(0);
22940     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
22941         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
22942         MMXSrcOp.getOpcode() == ISD::BITCAST &&
22943         MMXSrcOp.getValueType() == MVT::v1i64 &&
22944         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
22945       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22946                          N->getValueType(0),
22947                          MMXSrcOp.getOperand(0));
22948   }
22949
22950   EVT VT = N->getValueType(0);
22951
22952   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
22953       InputVector.getOpcode() == ISD::BITCAST &&
22954       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
22955     uint64_t ExtractedElt =
22956         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
22957     uint64_t InputValue =
22958         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
22959     uint64_t Res = (InputValue >> ExtractedElt) & 1;
22960     return DAG.getConstant(Res, dl, MVT::i1);
22961   }
22962   // Only operate on vectors of 4 elements, where the alternative shuffling
22963   // gets to be more expensive.
22964   if (InputVector.getValueType() != MVT::v4i32)
22965     return SDValue();
22966
22967   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
22968   // single use which is a sign-extend or zero-extend, and all elements are
22969   // used.
22970   SmallVector<SDNode *, 4> Uses;
22971   unsigned ExtractedElements = 0;
22972   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
22973        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
22974     if (UI.getUse().getResNo() != InputVector.getResNo())
22975       return SDValue();
22976
22977     SDNode *Extract = *UI;
22978     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
22979       return SDValue();
22980
22981     if (Extract->getValueType(0) != MVT::i32)
22982       return SDValue();
22983     if (!Extract->hasOneUse())
22984       return SDValue();
22985     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
22986         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
22987       return SDValue();
22988     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
22989       return SDValue();
22990
22991     // Record which element was extracted.
22992     ExtractedElements |=
22993       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
22994
22995     Uses.push_back(Extract);
22996   }
22997
22998   // If not all the elements were used, this may not be worthwhile.
22999   if (ExtractedElements != 15)
23000     return SDValue();
23001
23002   // Ok, we've now decided to do the transformation.
23003   // If 64-bit shifts are legal, use the extract-shift sequence,
23004   // otherwise bounce the vector off the cache.
23005   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23006   SDValue Vals[4];
23007
23008   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23009     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23010     auto &DL = DAG.getDataLayout();
23011     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23012     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23013       DAG.getConstant(0, dl, VecIdxTy));
23014     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23015       DAG.getConstant(1, dl, VecIdxTy));
23016
23017     SDValue ShAmt = DAG.getConstant(
23018         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23019     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23020     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23021       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23022     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23023     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23024       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23025   } else {
23026     // Store the value to a temporary stack slot.
23027     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23028     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23029       MachinePointerInfo(), false, false, 0);
23030
23031     EVT ElementType = InputVector.getValueType().getVectorElementType();
23032     unsigned EltSize = ElementType.getSizeInBits() / 8;
23033
23034     // Replace each use (extract) with a load of the appropriate element.
23035     for (unsigned i = 0; i < 4; ++i) {
23036       uint64_t Offset = EltSize * i;
23037       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23038       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23039
23040       SDValue ScalarAddr =
23041           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23042
23043       // Load the scalar.
23044       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23045                             ScalarAddr, MachinePointerInfo(),
23046                             false, false, false, 0);
23047
23048     }
23049   }
23050
23051   // Replace the extracts
23052   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23053     UE = Uses.end(); UI != UE; ++UI) {
23054     SDNode *Extract = *UI;
23055
23056     SDValue Idx = Extract->getOperand(1);
23057     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23058     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23059   }
23060
23061   // The replacement was made in place; don't return anything.
23062   return SDValue();
23063 }
23064
23065 static SDValue
23066 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23067                                       const X86Subtarget *Subtarget) {
23068   SDLoc dl(N);
23069   SDValue Cond = N->getOperand(0);
23070   SDValue LHS = N->getOperand(1);
23071   SDValue RHS = N->getOperand(2);
23072
23073   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23074     SDValue CondSrc = Cond->getOperand(0);
23075     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23076       Cond = CondSrc->getOperand(0);
23077   }
23078
23079   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23080     return SDValue();
23081
23082   // A vselect where all conditions and data are constants can be optimized into
23083   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23084   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23085       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23086     return SDValue();
23087
23088   unsigned MaskValue = 0;
23089   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23090     return SDValue();
23091
23092   MVT VT = N->getSimpleValueType(0);
23093   unsigned NumElems = VT.getVectorNumElements();
23094   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23095   for (unsigned i = 0; i < NumElems; ++i) {
23096     // Be sure we emit undef where we can.
23097     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23098       ShuffleMask[i] = -1;
23099     else
23100       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23101   }
23102
23103   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23104   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23105     return SDValue();
23106   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23107 }
23108
23109 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23110 /// nodes.
23111 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23112                                     TargetLowering::DAGCombinerInfo &DCI,
23113                                     const X86Subtarget *Subtarget) {
23114   SDLoc DL(N);
23115   SDValue Cond = N->getOperand(0);
23116   // Get the LHS/RHS of the select.
23117   SDValue LHS = N->getOperand(1);
23118   SDValue RHS = N->getOperand(2);
23119   EVT VT = LHS.getValueType();
23120   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23121
23122   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23123   // instructions match the semantics of the common C idiom x<y?x:y but not
23124   // x<=y?x:y, because of how they handle negative zero (which can be
23125   // ignored in unsafe-math mode).
23126   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23127   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23128       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23129       (Subtarget->hasSSE2() ||
23130        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23131     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23132
23133     unsigned Opcode = 0;
23134     // Check for x CC y ? x : y.
23135     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23136         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23137       switch (CC) {
23138       default: break;
23139       case ISD::SETULT:
23140         // Converting this to a min would handle NaNs incorrectly, and swapping
23141         // the operands would cause it to handle comparisons between positive
23142         // and negative zero incorrectly.
23143         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23144           if (!DAG.getTarget().Options.UnsafeFPMath &&
23145               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23146             break;
23147           std::swap(LHS, RHS);
23148         }
23149         Opcode = X86ISD::FMIN;
23150         break;
23151       case ISD::SETOLE:
23152         // Converting this to a min would handle comparisons between positive
23153         // and negative zero incorrectly.
23154         if (!DAG.getTarget().Options.UnsafeFPMath &&
23155             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23156           break;
23157         Opcode = X86ISD::FMIN;
23158         break;
23159       case ISD::SETULE:
23160         // Converting this to a min would handle both negative zeros and NaNs
23161         // incorrectly, but we can swap the operands to fix both.
23162         std::swap(LHS, RHS);
23163       case ISD::SETOLT:
23164       case ISD::SETLT:
23165       case ISD::SETLE:
23166         Opcode = X86ISD::FMIN;
23167         break;
23168
23169       case ISD::SETOGE:
23170         // Converting this to a max would handle comparisons between positive
23171         // and negative zero incorrectly.
23172         if (!DAG.getTarget().Options.UnsafeFPMath &&
23173             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23174           break;
23175         Opcode = X86ISD::FMAX;
23176         break;
23177       case ISD::SETUGT:
23178         // Converting this to a max would handle NaNs incorrectly, and swapping
23179         // the operands would cause it to handle comparisons between positive
23180         // and negative zero incorrectly.
23181         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23182           if (!DAG.getTarget().Options.UnsafeFPMath &&
23183               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23184             break;
23185           std::swap(LHS, RHS);
23186         }
23187         Opcode = X86ISD::FMAX;
23188         break;
23189       case ISD::SETUGE:
23190         // Converting this to a max would handle both negative zeros and NaNs
23191         // incorrectly, but we can swap the operands to fix both.
23192         std::swap(LHS, RHS);
23193       case ISD::SETOGT:
23194       case ISD::SETGT:
23195       case ISD::SETGE:
23196         Opcode = X86ISD::FMAX;
23197         break;
23198       }
23199     // Check for x CC y ? y : x -- a min/max with reversed arms.
23200     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23201                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23202       switch (CC) {
23203       default: break;
23204       case ISD::SETOGE:
23205         // Converting this to a min would handle comparisons between positive
23206         // and negative zero incorrectly, and swapping the operands would
23207         // cause it to handle NaNs incorrectly.
23208         if (!DAG.getTarget().Options.UnsafeFPMath &&
23209             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23210           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23211             break;
23212           std::swap(LHS, RHS);
23213         }
23214         Opcode = X86ISD::FMIN;
23215         break;
23216       case ISD::SETUGT:
23217         // Converting this to a min would handle NaNs incorrectly.
23218         if (!DAG.getTarget().Options.UnsafeFPMath &&
23219             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23220           break;
23221         Opcode = X86ISD::FMIN;
23222         break;
23223       case ISD::SETUGE:
23224         // Converting this to a min would handle both negative zeros and NaNs
23225         // incorrectly, but we can swap the operands to fix both.
23226         std::swap(LHS, RHS);
23227       case ISD::SETOGT:
23228       case ISD::SETGT:
23229       case ISD::SETGE:
23230         Opcode = X86ISD::FMIN;
23231         break;
23232
23233       case ISD::SETULT:
23234         // Converting this to a max would handle NaNs incorrectly.
23235         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23236           break;
23237         Opcode = X86ISD::FMAX;
23238         break;
23239       case ISD::SETOLE:
23240         // Converting this to a max would handle comparisons between positive
23241         // and negative zero incorrectly, and swapping the operands would
23242         // cause it to handle NaNs incorrectly.
23243         if (!DAG.getTarget().Options.UnsafeFPMath &&
23244             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23245           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23246             break;
23247           std::swap(LHS, RHS);
23248         }
23249         Opcode = X86ISD::FMAX;
23250         break;
23251       case ISD::SETULE:
23252         // Converting this to a max would handle both negative zeros and NaNs
23253         // incorrectly, but we can swap the operands to fix both.
23254         std::swap(LHS, RHS);
23255       case ISD::SETOLT:
23256       case ISD::SETLT:
23257       case ISD::SETLE:
23258         Opcode = X86ISD::FMAX;
23259         break;
23260       }
23261     }
23262
23263     if (Opcode)
23264       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23265   }
23266
23267   EVT CondVT = Cond.getValueType();
23268   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23269       CondVT.getVectorElementType() == MVT::i1) {
23270     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23271     // lowering on KNL. In this case we convert it to
23272     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23273     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23274     // Since SKX these selects have a proper lowering.
23275     EVT OpVT = LHS.getValueType();
23276     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23277         (OpVT.getVectorElementType() == MVT::i8 ||
23278          OpVT.getVectorElementType() == MVT::i16) &&
23279         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23280       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23281       DCI.AddToWorklist(Cond.getNode());
23282       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23283     }
23284   }
23285   // If this is a select between two integer constants, try to do some
23286   // optimizations.
23287   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23288     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23289       // Don't do this for crazy integer types.
23290       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23291         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23292         // so that TrueC (the true value) is larger than FalseC.
23293         bool NeedsCondInvert = false;
23294
23295         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23296             // Efficiently invertible.
23297             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23298              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23299               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23300           NeedsCondInvert = true;
23301           std::swap(TrueC, FalseC);
23302         }
23303
23304         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23305         if (FalseC->getAPIntValue() == 0 &&
23306             TrueC->getAPIntValue().isPowerOf2()) {
23307           if (NeedsCondInvert) // Invert the condition if needed.
23308             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23309                                DAG.getConstant(1, DL, Cond.getValueType()));
23310
23311           // Zero extend the condition if needed.
23312           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23313
23314           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23315           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23316                              DAG.getConstant(ShAmt, DL, MVT::i8));
23317         }
23318
23319         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23320         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23321           if (NeedsCondInvert) // Invert the condition if needed.
23322             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23323                                DAG.getConstant(1, DL, Cond.getValueType()));
23324
23325           // Zero extend the condition if needed.
23326           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23327                              FalseC->getValueType(0), Cond);
23328           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23329                              SDValue(FalseC, 0));
23330         }
23331
23332         // Optimize cases that will turn into an LEA instruction.  This requires
23333         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23334         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23335           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23336           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23337
23338           bool isFastMultiplier = false;
23339           if (Diff < 10) {
23340             switch ((unsigned char)Diff) {
23341               default: break;
23342               case 1:  // result = add base, cond
23343               case 2:  // result = lea base(    , cond*2)
23344               case 3:  // result = lea base(cond, cond*2)
23345               case 4:  // result = lea base(    , cond*4)
23346               case 5:  // result = lea base(cond, cond*4)
23347               case 8:  // result = lea base(    , cond*8)
23348               case 9:  // result = lea base(cond, cond*8)
23349                 isFastMultiplier = true;
23350                 break;
23351             }
23352           }
23353
23354           if (isFastMultiplier) {
23355             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23356             if (NeedsCondInvert) // Invert the condition if needed.
23357               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23358                                  DAG.getConstant(1, DL, Cond.getValueType()));
23359
23360             // Zero extend the condition if needed.
23361             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23362                                Cond);
23363             // Scale the condition by the difference.
23364             if (Diff != 1)
23365               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23366                                  DAG.getConstant(Diff, DL,
23367                                                  Cond.getValueType()));
23368
23369             // Add the base if non-zero.
23370             if (FalseC->getAPIntValue() != 0)
23371               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23372                                  SDValue(FalseC, 0));
23373             return Cond;
23374           }
23375         }
23376       }
23377   }
23378
23379   // Canonicalize max and min:
23380   // (x > y) ? x : y -> (x >= y) ? x : y
23381   // (x < y) ? x : y -> (x <= y) ? x : y
23382   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23383   // the need for an extra compare
23384   // against zero. e.g.
23385   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23386   // subl   %esi, %edi
23387   // testl  %edi, %edi
23388   // movl   $0, %eax
23389   // cmovgl %edi, %eax
23390   // =>
23391   // xorl   %eax, %eax
23392   // subl   %esi, $edi
23393   // cmovsl %eax, %edi
23394   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23395       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23396       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23397     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23398     switch (CC) {
23399     default: break;
23400     case ISD::SETLT:
23401     case ISD::SETGT: {
23402       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23403       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23404                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23405       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23406     }
23407     }
23408   }
23409
23410   // Early exit check
23411   if (!TLI.isTypeLegal(VT))
23412     return SDValue();
23413
23414   // Match VSELECTs into subs with unsigned saturation.
23415   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23416       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23417       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23418        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23419     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23420
23421     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23422     // left side invert the predicate to simplify logic below.
23423     SDValue Other;
23424     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23425       Other = RHS;
23426       CC = ISD::getSetCCInverse(CC, true);
23427     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23428       Other = LHS;
23429     }
23430
23431     if (Other.getNode() && Other->getNumOperands() == 2 &&
23432         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23433       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23434       SDValue CondRHS = Cond->getOperand(1);
23435
23436       // Look for a general sub with unsigned saturation first.
23437       // x >= y ? x-y : 0 --> subus x, y
23438       // x >  y ? x-y : 0 --> subus x, y
23439       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23440           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23441         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23442
23443       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23444         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23445           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23446             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23447               // If the RHS is a constant we have to reverse the const
23448               // canonicalization.
23449               // x > C-1 ? x+-C : 0 --> subus x, C
23450               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23451                   CondRHSConst->getAPIntValue() ==
23452                       (-OpRHSConst->getAPIntValue() - 1))
23453                 return DAG.getNode(
23454                     X86ISD::SUBUS, DL, VT, OpLHS,
23455                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23456
23457           // Another special case: If C was a sign bit, the sub has been
23458           // canonicalized into a xor.
23459           // FIXME: Would it be better to use computeKnownBits to determine
23460           //        whether it's safe to decanonicalize the xor?
23461           // x s< 0 ? x^C : 0 --> subus x, C
23462           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23463               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23464               OpRHSConst->getAPIntValue().isSignBit())
23465             // Note that we have to rebuild the RHS constant here to ensure we
23466             // don't rely on particular values of undef lanes.
23467             return DAG.getNode(
23468                 X86ISD::SUBUS, DL, VT, OpLHS,
23469                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23470         }
23471     }
23472   }
23473
23474   // Simplify vector selection if condition value type matches vselect
23475   // operand type
23476   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23477     assert(Cond.getValueType().isVector() &&
23478            "vector select expects a vector selector!");
23479
23480     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23481     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23482
23483     // Try invert the condition if true value is not all 1s and false value
23484     // is not all 0s.
23485     if (!TValIsAllOnes && !FValIsAllZeros &&
23486         // Check if the selector will be produced by CMPP*/PCMP*
23487         Cond.getOpcode() == ISD::SETCC &&
23488         // Check if SETCC has already been promoted
23489         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23490             CondVT) {
23491       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23492       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23493
23494       if (TValIsAllZeros || FValIsAllOnes) {
23495         SDValue CC = Cond.getOperand(2);
23496         ISD::CondCode NewCC =
23497           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23498                                Cond.getOperand(0).getValueType().isInteger());
23499         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23500         std::swap(LHS, RHS);
23501         TValIsAllOnes = FValIsAllOnes;
23502         FValIsAllZeros = TValIsAllZeros;
23503       }
23504     }
23505
23506     if (TValIsAllOnes || FValIsAllZeros) {
23507       SDValue Ret;
23508
23509       if (TValIsAllOnes && FValIsAllZeros)
23510         Ret = Cond;
23511       else if (TValIsAllOnes)
23512         Ret =
23513             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23514       else if (FValIsAllZeros)
23515         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23516                           DAG.getBitcast(CondVT, LHS));
23517
23518       return DAG.getBitcast(VT, Ret);
23519     }
23520   }
23521
23522   // We should generate an X86ISD::BLENDI from a vselect if its argument
23523   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23524   // constants. This specific pattern gets generated when we split a
23525   // selector for a 512 bit vector in a machine without AVX512 (but with
23526   // 256-bit vectors), during legalization:
23527   //
23528   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23529   //
23530   // Iff we find this pattern and the build_vectors are built from
23531   // constants, we translate the vselect into a shuffle_vector that we
23532   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23533   if ((N->getOpcode() == ISD::VSELECT ||
23534        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23535       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23536     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23537     if (Shuffle.getNode())
23538       return Shuffle;
23539   }
23540
23541   // If this is a *dynamic* select (non-constant condition) and we can match
23542   // this node with one of the variable blend instructions, restructure the
23543   // condition so that the blends can use the high bit of each element and use
23544   // SimplifyDemandedBits to simplify the condition operand.
23545   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23546       !DCI.isBeforeLegalize() &&
23547       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23548     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23549
23550     // Don't optimize vector selects that map to mask-registers.
23551     if (BitWidth == 1)
23552       return SDValue();
23553
23554     // We can only handle the cases where VSELECT is directly legal on the
23555     // subtarget. We custom lower VSELECT nodes with constant conditions and
23556     // this makes it hard to see whether a dynamic VSELECT will correctly
23557     // lower, so we both check the operation's status and explicitly handle the
23558     // cases where a *dynamic* blend will fail even though a constant-condition
23559     // blend could be custom lowered.
23560     // FIXME: We should find a better way to handle this class of problems.
23561     // Potentially, we should combine constant-condition vselect nodes
23562     // pre-legalization into shuffles and not mark as many types as custom
23563     // lowered.
23564     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23565       return SDValue();
23566     // FIXME: We don't support i16-element blends currently. We could and
23567     // should support them by making *all* the bits in the condition be set
23568     // rather than just the high bit and using an i8-element blend.
23569     if (VT.getScalarType() == MVT::i16)
23570       return SDValue();
23571     // Dynamic blending was only available from SSE4.1 onward.
23572     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23573       return SDValue();
23574     // Byte blends are only available in AVX2
23575     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23576         !Subtarget->hasAVX2())
23577       return SDValue();
23578
23579     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23580     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23581
23582     APInt KnownZero, KnownOne;
23583     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23584                                           DCI.isBeforeLegalizeOps());
23585     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23586         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23587                                  TLO)) {
23588       // If we changed the computation somewhere in the DAG, this change
23589       // will affect all users of Cond.
23590       // Make sure it is fine and update all the nodes so that we do not
23591       // use the generic VSELECT anymore. Otherwise, we may perform
23592       // wrong optimizations as we messed up with the actual expectation
23593       // for the vector boolean values.
23594       if (Cond != TLO.Old) {
23595         // Check all uses of that condition operand to check whether it will be
23596         // consumed by non-BLEND instructions, which may depend on all bits are
23597         // set properly.
23598         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23599              I != E; ++I)
23600           if (I->getOpcode() != ISD::VSELECT)
23601             // TODO: Add other opcodes eventually lowered into BLEND.
23602             return SDValue();
23603
23604         // Update all the users of the condition, before committing the change,
23605         // so that the VSELECT optimizations that expect the correct vector
23606         // boolean value will not be triggered.
23607         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23608              I != E; ++I)
23609           DAG.ReplaceAllUsesOfValueWith(
23610               SDValue(*I, 0),
23611               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23612                           Cond, I->getOperand(1), I->getOperand(2)));
23613         DCI.CommitTargetLoweringOpt(TLO);
23614         return SDValue();
23615       }
23616       // At this point, only Cond is changed. Change the condition
23617       // just for N to keep the opportunity to optimize all other
23618       // users their own way.
23619       DAG.ReplaceAllUsesOfValueWith(
23620           SDValue(N, 0),
23621           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23622                       TLO.New, N->getOperand(1), N->getOperand(2)));
23623       return SDValue();
23624     }
23625   }
23626
23627   return SDValue();
23628 }
23629
23630 // Check whether a boolean test is testing a boolean value generated by
23631 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23632 // code.
23633 //
23634 // Simplify the following patterns:
23635 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23636 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23637 // to (Op EFLAGS Cond)
23638 //
23639 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23640 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23641 // to (Op EFLAGS !Cond)
23642 //
23643 // where Op could be BRCOND or CMOV.
23644 //
23645 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23646   // Quit if not CMP and SUB with its value result used.
23647   if (Cmp.getOpcode() != X86ISD::CMP &&
23648       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23649       return SDValue();
23650
23651   // Quit if not used as a boolean value.
23652   if (CC != X86::COND_E && CC != X86::COND_NE)
23653     return SDValue();
23654
23655   // Check CMP operands. One of them should be 0 or 1 and the other should be
23656   // an SetCC or extended from it.
23657   SDValue Op1 = Cmp.getOperand(0);
23658   SDValue Op2 = Cmp.getOperand(1);
23659
23660   SDValue SetCC;
23661   const ConstantSDNode* C = nullptr;
23662   bool needOppositeCond = (CC == X86::COND_E);
23663   bool checkAgainstTrue = false; // Is it a comparison against 1?
23664
23665   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23666     SetCC = Op2;
23667   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23668     SetCC = Op1;
23669   else // Quit if all operands are not constants.
23670     return SDValue();
23671
23672   if (C->getZExtValue() == 1) {
23673     needOppositeCond = !needOppositeCond;
23674     checkAgainstTrue = true;
23675   } else if (C->getZExtValue() != 0)
23676     // Quit if the constant is neither 0 or 1.
23677     return SDValue();
23678
23679   bool truncatedToBoolWithAnd = false;
23680   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23681   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23682          SetCC.getOpcode() == ISD::TRUNCATE ||
23683          SetCC.getOpcode() == ISD::AND) {
23684     if (SetCC.getOpcode() == ISD::AND) {
23685       int OpIdx = -1;
23686       ConstantSDNode *CS;
23687       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23688           CS->getZExtValue() == 1)
23689         OpIdx = 1;
23690       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23691           CS->getZExtValue() == 1)
23692         OpIdx = 0;
23693       if (OpIdx == -1)
23694         break;
23695       SetCC = SetCC.getOperand(OpIdx);
23696       truncatedToBoolWithAnd = true;
23697     } else
23698       SetCC = SetCC.getOperand(0);
23699   }
23700
23701   switch (SetCC.getOpcode()) {
23702   case X86ISD::SETCC_CARRY:
23703     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23704     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23705     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23706     // truncated to i1 using 'and'.
23707     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23708       break;
23709     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23710            "Invalid use of SETCC_CARRY!");
23711     // FALL THROUGH
23712   case X86ISD::SETCC:
23713     // Set the condition code or opposite one if necessary.
23714     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23715     if (needOppositeCond)
23716       CC = X86::GetOppositeBranchCondition(CC);
23717     return SetCC.getOperand(1);
23718   case X86ISD::CMOV: {
23719     // Check whether false/true value has canonical one, i.e. 0 or 1.
23720     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23721     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23722     // Quit if true value is not a constant.
23723     if (!TVal)
23724       return SDValue();
23725     // Quit if false value is not a constant.
23726     if (!FVal) {
23727       SDValue Op = SetCC.getOperand(0);
23728       // Skip 'zext' or 'trunc' node.
23729       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23730           Op.getOpcode() == ISD::TRUNCATE)
23731         Op = Op.getOperand(0);
23732       // A special case for rdrand/rdseed, where 0 is set if false cond is
23733       // found.
23734       if ((Op.getOpcode() != X86ISD::RDRAND &&
23735            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23736         return SDValue();
23737     }
23738     // Quit if false value is not the constant 0 or 1.
23739     bool FValIsFalse = true;
23740     if (FVal && FVal->getZExtValue() != 0) {
23741       if (FVal->getZExtValue() != 1)
23742         return SDValue();
23743       // If FVal is 1, opposite cond is needed.
23744       needOppositeCond = !needOppositeCond;
23745       FValIsFalse = false;
23746     }
23747     // Quit if TVal is not the constant opposite of FVal.
23748     if (FValIsFalse && TVal->getZExtValue() != 1)
23749       return SDValue();
23750     if (!FValIsFalse && TVal->getZExtValue() != 0)
23751       return SDValue();
23752     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23753     if (needOppositeCond)
23754       CC = X86::GetOppositeBranchCondition(CC);
23755     return SetCC.getOperand(3);
23756   }
23757   }
23758
23759   return SDValue();
23760 }
23761
23762 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23763 /// Match:
23764 ///   (X86or (X86setcc) (X86setcc))
23765 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23766 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23767                                            X86::CondCode &CC1, SDValue &Flags,
23768                                            bool &isAnd) {
23769   if (Cond->getOpcode() == X86ISD::CMP) {
23770     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23771     if (!CondOp1C || !CondOp1C->isNullValue())
23772       return false;
23773
23774     Cond = Cond->getOperand(0);
23775   }
23776
23777   isAnd = false;
23778
23779   SDValue SetCC0, SetCC1;
23780   switch (Cond->getOpcode()) {
23781   default: return false;
23782   case ISD::AND:
23783   case X86ISD::AND:
23784     isAnd = true;
23785     // fallthru
23786   case ISD::OR:
23787   case X86ISD::OR:
23788     SetCC0 = Cond->getOperand(0);
23789     SetCC1 = Cond->getOperand(1);
23790     break;
23791   };
23792
23793   // Make sure we have SETCC nodes, using the same flags value.
23794   if (SetCC0.getOpcode() != X86ISD::SETCC ||
23795       SetCC1.getOpcode() != X86ISD::SETCC ||
23796       SetCC0->getOperand(1) != SetCC1->getOperand(1))
23797     return false;
23798
23799   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
23800   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
23801   Flags = SetCC0->getOperand(1);
23802   return true;
23803 }
23804
23805 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
23806 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
23807                                   TargetLowering::DAGCombinerInfo &DCI,
23808                                   const X86Subtarget *Subtarget) {
23809   SDLoc DL(N);
23810
23811   // If the flag operand isn't dead, don't touch this CMOV.
23812   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
23813     return SDValue();
23814
23815   SDValue FalseOp = N->getOperand(0);
23816   SDValue TrueOp = N->getOperand(1);
23817   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
23818   SDValue Cond = N->getOperand(3);
23819
23820   if (CC == X86::COND_E || CC == X86::COND_NE) {
23821     switch (Cond.getOpcode()) {
23822     default: break;
23823     case X86ISD::BSR:
23824     case X86ISD::BSF:
23825       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
23826       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
23827         return (CC == X86::COND_E) ? FalseOp : TrueOp;
23828     }
23829   }
23830
23831   SDValue Flags;
23832
23833   Flags = checkBoolTestSetCCCombine(Cond, CC);
23834   if (Flags.getNode() &&
23835       // Extra check as FCMOV only supports a subset of X86 cond.
23836       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
23837     SDValue Ops[] = { FalseOp, TrueOp,
23838                       DAG.getConstant(CC, DL, MVT::i8), Flags };
23839     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23840   }
23841
23842   // If this is a select between two integer constants, try to do some
23843   // optimizations.  Note that the operands are ordered the opposite of SELECT
23844   // operands.
23845   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
23846     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
23847       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
23848       // larger than FalseC (the false value).
23849       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
23850         CC = X86::GetOppositeBranchCondition(CC);
23851         std::swap(TrueC, FalseC);
23852         std::swap(TrueOp, FalseOp);
23853       }
23854
23855       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
23856       // This is efficient for any integer data type (including i8/i16) and
23857       // shift amount.
23858       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
23859         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23860                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23861
23862         // Zero extend the condition if needed.
23863         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
23864
23865         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23866         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
23867                            DAG.getConstant(ShAmt, DL, MVT::i8));
23868         if (N->getNumValues() == 2)  // Dead flag value?
23869           return DCI.CombineTo(N, Cond, SDValue());
23870         return Cond;
23871       }
23872
23873       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
23874       // for any integer data type, including i8/i16.
23875       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23876         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23877                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23878
23879         // Zero extend the condition if needed.
23880         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23881                            FalseC->getValueType(0), Cond);
23882         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23883                            SDValue(FalseC, 0));
23884
23885         if (N->getNumValues() == 2)  // Dead flag value?
23886           return DCI.CombineTo(N, Cond, SDValue());
23887         return Cond;
23888       }
23889
23890       // Optimize cases that will turn into an LEA instruction.  This requires
23891       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23892       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23893         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23894         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23895
23896         bool isFastMultiplier = false;
23897         if (Diff < 10) {
23898           switch ((unsigned char)Diff) {
23899           default: break;
23900           case 1:  // result = add base, cond
23901           case 2:  // result = lea base(    , cond*2)
23902           case 3:  // result = lea base(cond, cond*2)
23903           case 4:  // result = lea base(    , cond*4)
23904           case 5:  // result = lea base(cond, cond*4)
23905           case 8:  // result = lea base(    , cond*8)
23906           case 9:  // result = lea base(cond, cond*8)
23907             isFastMultiplier = true;
23908             break;
23909           }
23910         }
23911
23912         if (isFastMultiplier) {
23913           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23914           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23915                              DAG.getConstant(CC, DL, MVT::i8), Cond);
23916           // Zero extend the condition if needed.
23917           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23918                              Cond);
23919           // Scale the condition by the difference.
23920           if (Diff != 1)
23921             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23922                                DAG.getConstant(Diff, DL, Cond.getValueType()));
23923
23924           // Add the base if non-zero.
23925           if (FalseC->getAPIntValue() != 0)
23926             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23927                                SDValue(FalseC, 0));
23928           if (N->getNumValues() == 2)  // Dead flag value?
23929             return DCI.CombineTo(N, Cond, SDValue());
23930           return Cond;
23931         }
23932       }
23933     }
23934   }
23935
23936   // Handle these cases:
23937   //   (select (x != c), e, c) -> select (x != c), e, x),
23938   //   (select (x == c), c, e) -> select (x == c), x, e)
23939   // where the c is an integer constant, and the "select" is the combination
23940   // of CMOV and CMP.
23941   //
23942   // The rationale for this change is that the conditional-move from a constant
23943   // needs two instructions, however, conditional-move from a register needs
23944   // only one instruction.
23945   //
23946   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
23947   //  some instruction-combining opportunities. This opt needs to be
23948   //  postponed as late as possible.
23949   //
23950   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
23951     // the DCI.xxxx conditions are provided to postpone the optimization as
23952     // late as possible.
23953
23954     ConstantSDNode *CmpAgainst = nullptr;
23955     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
23956         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
23957         !isa<ConstantSDNode>(Cond.getOperand(0))) {
23958
23959       if (CC == X86::COND_NE &&
23960           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
23961         CC = X86::GetOppositeBranchCondition(CC);
23962         std::swap(TrueOp, FalseOp);
23963       }
23964
23965       if (CC == X86::COND_E &&
23966           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
23967         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
23968                           DAG.getConstant(CC, DL, MVT::i8), Cond };
23969         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
23970       }
23971     }
23972   }
23973
23974   // Fold and/or of setcc's to double CMOV:
23975   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
23976   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
23977   //
23978   // This combine lets us generate:
23979   //   cmovcc1 (jcc1 if we don't have CMOV)
23980   //   cmovcc2 (same)
23981   // instead of:
23982   //   setcc1
23983   //   setcc2
23984   //   and/or
23985   //   cmovne (jne if we don't have CMOV)
23986   // When we can't use the CMOV instruction, it might increase branch
23987   // mispredicts.
23988   // When we can use CMOV, or when there is no mispredict, this improves
23989   // throughput and reduces register pressure.
23990   //
23991   if (CC == X86::COND_NE) {
23992     SDValue Flags;
23993     X86::CondCode CC0, CC1;
23994     bool isAndSetCC;
23995     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
23996       if (isAndSetCC) {
23997         std::swap(FalseOp, TrueOp);
23998         CC0 = X86::GetOppositeBranchCondition(CC0);
23999         CC1 = X86::GetOppositeBranchCondition(CC1);
24000       }
24001
24002       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24003         Flags};
24004       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24005       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24006       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24007       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24008       return CMOV;
24009     }
24010   }
24011
24012   return SDValue();
24013 }
24014
24015 /// PerformMulCombine - Optimize a single multiply with constant into two
24016 /// in order to implement it with two cheaper instructions, e.g.
24017 /// LEA + SHL, LEA + LEA.
24018 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24019                                  TargetLowering::DAGCombinerInfo &DCI) {
24020   // An imul is usually smaller than the alternative sequence.
24021   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24022     return SDValue();
24023
24024   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24025     return SDValue();
24026
24027   EVT VT = N->getValueType(0);
24028   if (VT != MVT::i64 && VT != MVT::i32)
24029     return SDValue();
24030
24031   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24032   if (!C)
24033     return SDValue();
24034   uint64_t MulAmt = C->getZExtValue();
24035   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24036     return SDValue();
24037
24038   uint64_t MulAmt1 = 0;
24039   uint64_t MulAmt2 = 0;
24040   if ((MulAmt % 9) == 0) {
24041     MulAmt1 = 9;
24042     MulAmt2 = MulAmt / 9;
24043   } else if ((MulAmt % 5) == 0) {
24044     MulAmt1 = 5;
24045     MulAmt2 = MulAmt / 5;
24046   } else if ((MulAmt % 3) == 0) {
24047     MulAmt1 = 3;
24048     MulAmt2 = MulAmt / 3;
24049   }
24050   if (MulAmt2 &&
24051       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24052     SDLoc DL(N);
24053
24054     if (isPowerOf2_64(MulAmt2) &&
24055         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24056       // If second multiplifer is pow2, issue it first. We want the multiply by
24057       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24058       // is an add.
24059       std::swap(MulAmt1, MulAmt2);
24060
24061     SDValue NewMul;
24062     if (isPowerOf2_64(MulAmt1))
24063       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24064                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24065     else
24066       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24067                            DAG.getConstant(MulAmt1, DL, VT));
24068
24069     if (isPowerOf2_64(MulAmt2))
24070       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24071                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24072     else
24073       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24074                            DAG.getConstant(MulAmt2, DL, VT));
24075
24076     // Do not add new nodes to DAG combiner worklist.
24077     DCI.CombineTo(N, NewMul, false);
24078   }
24079   return SDValue();
24080 }
24081
24082 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24083   SDValue N0 = N->getOperand(0);
24084   SDValue N1 = N->getOperand(1);
24085   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24086   EVT VT = N0.getValueType();
24087
24088   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24089   // since the result of setcc_c is all zero's or all ones.
24090   if (VT.isInteger() && !VT.isVector() &&
24091       N1C && N0.getOpcode() == ISD::AND &&
24092       N0.getOperand(1).getOpcode() == ISD::Constant) {
24093     SDValue N00 = N0.getOperand(0);
24094     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24095     APInt ShAmt = N1C->getAPIntValue();
24096     Mask = Mask.shl(ShAmt);
24097     bool MaskOK = false;
24098     // We can handle cases concerning bit-widening nodes containing setcc_c if
24099     // we carefully interrogate the mask to make sure we are semantics
24100     // preserving.
24101     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24102     // of the underlying setcc_c operation if the setcc_c was zero extended.
24103     // Consider the following example:
24104     //   zext(setcc_c)                 -> i32 0x0000FFFF
24105     //   c1                            -> i32 0x0000FFFF
24106     //   c2                            -> i32 0x00000001
24107     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24108     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24109     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24110       MaskOK = true;
24111     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24112                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24113       MaskOK = true;
24114     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24115                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24116                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24117       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24118     }
24119     if (MaskOK && Mask != 0) {
24120       SDLoc DL(N);
24121       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24122     }
24123   }
24124
24125   // Hardware support for vector shifts is sparse which makes us scalarize the
24126   // vector operations in many cases. Also, on sandybridge ADD is faster than
24127   // shl.
24128   // (shl V, 1) -> add V,V
24129   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24130     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24131       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24132       // We shift all of the values by one. In many cases we do not have
24133       // hardware support for this operation. This is better expressed as an ADD
24134       // of two values.
24135       if (N1SplatC->getAPIntValue() == 1)
24136         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24137     }
24138
24139   return SDValue();
24140 }
24141
24142 /// \brief Returns a vector of 0s if the node in input is a vector logical
24143 /// shift by a constant amount which is known to be bigger than or equal
24144 /// to the vector element size in bits.
24145 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24146                                       const X86Subtarget *Subtarget) {
24147   EVT VT = N->getValueType(0);
24148
24149   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24150       (!Subtarget->hasInt256() ||
24151        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24152     return SDValue();
24153
24154   SDValue Amt = N->getOperand(1);
24155   SDLoc DL(N);
24156   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24157     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24158       APInt ShiftAmt = AmtSplat->getAPIntValue();
24159       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24160
24161       // SSE2/AVX2 logical shifts always return a vector of 0s
24162       // if the shift amount is bigger than or equal to
24163       // the element size. The constant shift amount will be
24164       // encoded as a 8-bit immediate.
24165       if (ShiftAmt.trunc(8).uge(MaxAmount))
24166         return getZeroVector(VT, Subtarget, DAG, DL);
24167     }
24168
24169   return SDValue();
24170 }
24171
24172 /// PerformShiftCombine - Combine shifts.
24173 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24174                                    TargetLowering::DAGCombinerInfo &DCI,
24175                                    const X86Subtarget *Subtarget) {
24176   if (N->getOpcode() == ISD::SHL)
24177     if (SDValue V = PerformSHLCombine(N, DAG))
24178       return V;
24179
24180   // Try to fold this logical shift into a zero vector.
24181   if (N->getOpcode() != ISD::SRA)
24182     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24183       return V;
24184
24185   return SDValue();
24186 }
24187
24188 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24189 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24190 // and friends.  Likewise for OR -> CMPNEQSS.
24191 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24192                             TargetLowering::DAGCombinerInfo &DCI,
24193                             const X86Subtarget *Subtarget) {
24194   unsigned opcode;
24195
24196   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24197   // we're requiring SSE2 for both.
24198   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24199     SDValue N0 = N->getOperand(0);
24200     SDValue N1 = N->getOperand(1);
24201     SDValue CMP0 = N0->getOperand(1);
24202     SDValue CMP1 = N1->getOperand(1);
24203     SDLoc DL(N);
24204
24205     // The SETCCs should both refer to the same CMP.
24206     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24207       return SDValue();
24208
24209     SDValue CMP00 = CMP0->getOperand(0);
24210     SDValue CMP01 = CMP0->getOperand(1);
24211     EVT     VT    = CMP00.getValueType();
24212
24213     if (VT == MVT::f32 || VT == MVT::f64) {
24214       bool ExpectingFlags = false;
24215       // Check for any users that want flags:
24216       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24217            !ExpectingFlags && UI != UE; ++UI)
24218         switch (UI->getOpcode()) {
24219         default:
24220         case ISD::BR_CC:
24221         case ISD::BRCOND:
24222         case ISD::SELECT:
24223           ExpectingFlags = true;
24224           break;
24225         case ISD::CopyToReg:
24226         case ISD::SIGN_EXTEND:
24227         case ISD::ZERO_EXTEND:
24228         case ISD::ANY_EXTEND:
24229           break;
24230         }
24231
24232       if (!ExpectingFlags) {
24233         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24234         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24235
24236         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24237           X86::CondCode tmp = cc0;
24238           cc0 = cc1;
24239           cc1 = tmp;
24240         }
24241
24242         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24243             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24244           // FIXME: need symbolic constants for these magic numbers.
24245           // See X86ATTInstPrinter.cpp:printSSECC().
24246           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24247           if (Subtarget->hasAVX512()) {
24248             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24249                                          CMP01,
24250                                          DAG.getConstant(x86cc, DL, MVT::i8));
24251             if (N->getValueType(0) != MVT::i1)
24252               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24253                                  FSetCC);
24254             return FSetCC;
24255           }
24256           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24257                                               CMP00.getValueType(), CMP00, CMP01,
24258                                               DAG.getConstant(x86cc, DL,
24259                                                               MVT::i8));
24260
24261           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24262           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24263
24264           if (is64BitFP && !Subtarget->is64Bit()) {
24265             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24266             // 64-bit integer, since that's not a legal type. Since
24267             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24268             // bits, but can do this little dance to extract the lowest 32 bits
24269             // and work with those going forward.
24270             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24271                                            OnesOrZeroesF);
24272             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24273             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24274                                         Vector32, DAG.getIntPtrConstant(0, DL));
24275             IntVT = MVT::i32;
24276           }
24277
24278           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24279           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24280                                       DAG.getConstant(1, DL, IntVT));
24281           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24282                                               ANDed);
24283           return OneBitOfTruth;
24284         }
24285       }
24286     }
24287   }
24288   return SDValue();
24289 }
24290
24291 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24292 /// so it can be folded inside ANDNP.
24293 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24294   EVT VT = N->getValueType(0);
24295
24296   // Match direct AllOnes for 128 and 256-bit vectors
24297   if (ISD::isBuildVectorAllOnes(N))
24298     return true;
24299
24300   // Look through a bit convert.
24301   if (N->getOpcode() == ISD::BITCAST)
24302     N = N->getOperand(0).getNode();
24303
24304   // Sometimes the operand may come from a insert_subvector building a 256-bit
24305   // allones vector
24306   if (VT.is256BitVector() &&
24307       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24308     SDValue V1 = N->getOperand(0);
24309     SDValue V2 = N->getOperand(1);
24310
24311     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24312         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24313         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24314         ISD::isBuildVectorAllOnes(V2.getNode()))
24315       return true;
24316   }
24317
24318   return false;
24319 }
24320
24321 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24322 // register. In most cases we actually compare or select YMM-sized registers
24323 // and mixing the two types creates horrible code. This method optimizes
24324 // some of the transition sequences.
24325 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24326                                  TargetLowering::DAGCombinerInfo &DCI,
24327                                  const X86Subtarget *Subtarget) {
24328   EVT VT = N->getValueType(0);
24329   if (!VT.is256BitVector())
24330     return SDValue();
24331
24332   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24333           N->getOpcode() == ISD::ZERO_EXTEND ||
24334           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24335
24336   SDValue Narrow = N->getOperand(0);
24337   EVT NarrowVT = Narrow->getValueType(0);
24338   if (!NarrowVT.is128BitVector())
24339     return SDValue();
24340
24341   if (Narrow->getOpcode() != ISD::XOR &&
24342       Narrow->getOpcode() != ISD::AND &&
24343       Narrow->getOpcode() != ISD::OR)
24344     return SDValue();
24345
24346   SDValue N0  = Narrow->getOperand(0);
24347   SDValue N1  = Narrow->getOperand(1);
24348   SDLoc DL(Narrow);
24349
24350   // The Left side has to be a trunc.
24351   if (N0.getOpcode() != ISD::TRUNCATE)
24352     return SDValue();
24353
24354   // The type of the truncated inputs.
24355   EVT WideVT = N0->getOperand(0)->getValueType(0);
24356   if (WideVT != VT)
24357     return SDValue();
24358
24359   // The right side has to be a 'trunc' or a constant vector.
24360   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24361   ConstantSDNode *RHSConstSplat = nullptr;
24362   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24363     RHSConstSplat = RHSBV->getConstantSplatNode();
24364   if (!RHSTrunc && !RHSConstSplat)
24365     return SDValue();
24366
24367   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24368
24369   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24370     return SDValue();
24371
24372   // Set N0 and N1 to hold the inputs to the new wide operation.
24373   N0 = N0->getOperand(0);
24374   if (RHSConstSplat) {
24375     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24376                      SDValue(RHSConstSplat, 0));
24377     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24378     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24379   } else if (RHSTrunc) {
24380     N1 = N1->getOperand(0);
24381   }
24382
24383   // Generate the wide operation.
24384   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24385   unsigned Opcode = N->getOpcode();
24386   switch (Opcode) {
24387   case ISD::ANY_EXTEND:
24388     return Op;
24389   case ISD::ZERO_EXTEND: {
24390     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24391     APInt Mask = APInt::getAllOnesValue(InBits);
24392     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24393     return DAG.getNode(ISD::AND, DL, VT,
24394                        Op, DAG.getConstant(Mask, DL, VT));
24395   }
24396   case ISD::SIGN_EXTEND:
24397     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24398                        Op, DAG.getValueType(NarrowVT));
24399   default:
24400     llvm_unreachable("Unexpected opcode");
24401   }
24402 }
24403
24404 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24405                                  TargetLowering::DAGCombinerInfo &DCI,
24406                                  const X86Subtarget *Subtarget) {
24407   SDValue N0 = N->getOperand(0);
24408   SDValue N1 = N->getOperand(1);
24409   SDLoc DL(N);
24410
24411   // A vector zext_in_reg may be represented as a shuffle,
24412   // feeding into a bitcast (this represents anyext) feeding into
24413   // an and with a mask.
24414   // We'd like to try to combine that into a shuffle with zero
24415   // plus a bitcast, removing the and.
24416   if (N0.getOpcode() != ISD::BITCAST ||
24417       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24418     return SDValue();
24419
24420   // The other side of the AND should be a splat of 2^C, where C
24421   // is the number of bits in the source type.
24422   if (N1.getOpcode() == ISD::BITCAST)
24423     N1 = N1.getOperand(0);
24424   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24425     return SDValue();
24426   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24427
24428   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24429   EVT SrcType = Shuffle->getValueType(0);
24430
24431   // We expect a single-source shuffle
24432   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24433     return SDValue();
24434
24435   unsigned SrcSize = SrcType.getScalarSizeInBits();
24436
24437   APInt SplatValue, SplatUndef;
24438   unsigned SplatBitSize;
24439   bool HasAnyUndefs;
24440   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24441                                 SplatBitSize, HasAnyUndefs))
24442     return SDValue();
24443
24444   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24445   // Make sure the splat matches the mask we expect
24446   if (SplatBitSize > ResSize ||
24447       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24448     return SDValue();
24449
24450   // Make sure the input and output size make sense
24451   if (SrcSize >= ResSize || ResSize % SrcSize)
24452     return SDValue();
24453
24454   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24455   // The number of u's between each two values depends on the ratio between
24456   // the source and dest type.
24457   unsigned ZextRatio = ResSize / SrcSize;
24458   bool IsZext = true;
24459   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24460     if (i % ZextRatio) {
24461       if (Shuffle->getMaskElt(i) > 0) {
24462         // Expected undef
24463         IsZext = false;
24464         break;
24465       }
24466     } else {
24467       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24468         // Expected element number
24469         IsZext = false;
24470         break;
24471       }
24472     }
24473   }
24474
24475   if (!IsZext)
24476     return SDValue();
24477
24478   // Ok, perform the transformation - replace the shuffle with
24479   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24480   // (instead of undef) where the k elements come from the zero vector.
24481   SmallVector<int, 8> Mask;
24482   unsigned NumElems = SrcType.getVectorNumElements();
24483   for (unsigned i = 0; i < NumElems; ++i)
24484     if (i % ZextRatio)
24485       Mask.push_back(NumElems);
24486     else
24487       Mask.push_back(i / ZextRatio);
24488
24489   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24490     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24491   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24492 }
24493
24494 /// If both input operands of a logic op are being cast from floating point
24495 /// types, try to convert this into a floating point logic node to avoid
24496 /// unnecessary moves from SSE to integer registers.
24497 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24498                                         const X86Subtarget *Subtarget) {
24499   unsigned FPOpcode = ISD::DELETED_NODE;
24500   if (N->getOpcode() == ISD::AND)
24501     FPOpcode = X86ISD::FAND;
24502   else if (N->getOpcode() == ISD::OR)
24503     FPOpcode = X86ISD::FOR;
24504   else if (N->getOpcode() == ISD::XOR)
24505     FPOpcode = X86ISD::FXOR;
24506
24507   assert(FPOpcode != ISD::DELETED_NODE &&
24508          "Unexpected input node for FP logic conversion");
24509
24510   EVT VT = N->getValueType(0);
24511   SDValue N0 = N->getOperand(0);
24512   SDValue N1 = N->getOperand(1);
24513   SDLoc DL(N);
24514   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24515       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24516        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24517     SDValue N00 = N0.getOperand(0);
24518     SDValue N10 = N1.getOperand(0);
24519     EVT N00Type = N00.getValueType();
24520     EVT N10Type = N10.getValueType();
24521     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24522       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24523       return DAG.getBitcast(VT, FPLogic);
24524     }
24525   }
24526   return SDValue();
24527 }
24528
24529 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24530                                  TargetLowering::DAGCombinerInfo &DCI,
24531                                  const X86Subtarget *Subtarget) {
24532   if (DCI.isBeforeLegalizeOps())
24533     return SDValue();
24534
24535   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24536     return Zext;
24537
24538   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24539     return R;
24540
24541   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24542     return FPLogic;
24543
24544   EVT VT = N->getValueType(0);
24545   SDValue N0 = N->getOperand(0);
24546   SDValue N1 = N->getOperand(1);
24547   SDLoc DL(N);
24548
24549   // Create BEXTR instructions
24550   // BEXTR is ((X >> imm) & (2**size-1))
24551   if (VT == MVT::i32 || VT == MVT::i64) {
24552     // Check for BEXTR.
24553     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24554         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24555       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24556       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24557       if (MaskNode && ShiftNode) {
24558         uint64_t Mask = MaskNode->getZExtValue();
24559         uint64_t Shift = ShiftNode->getZExtValue();
24560         if (isMask_64(Mask)) {
24561           uint64_t MaskSize = countPopulation(Mask);
24562           if (Shift + MaskSize <= VT.getSizeInBits())
24563             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24564                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24565                                                VT));
24566         }
24567       }
24568     } // BEXTR
24569
24570     return SDValue();
24571   }
24572
24573   // Want to form ANDNP nodes:
24574   // 1) In the hopes of then easily combining them with OR and AND nodes
24575   //    to form PBLEND/PSIGN.
24576   // 2) To match ANDN packed intrinsics
24577   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24578     return SDValue();
24579
24580   // Check LHS for vnot
24581   if (N0.getOpcode() == ISD::XOR &&
24582       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24583       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24584     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24585
24586   // Check RHS for vnot
24587   if (N1.getOpcode() == ISD::XOR &&
24588       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24589       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24590     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24591
24592   return SDValue();
24593 }
24594
24595 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24596                                 TargetLowering::DAGCombinerInfo &DCI,
24597                                 const X86Subtarget *Subtarget) {
24598   if (DCI.isBeforeLegalizeOps())
24599     return SDValue();
24600
24601   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24602     return R;
24603
24604   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24605     return FPLogic;
24606
24607   SDValue N0 = N->getOperand(0);
24608   SDValue N1 = N->getOperand(1);
24609   EVT VT = N->getValueType(0);
24610
24611   // look for psign/blend
24612   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24613     if (!Subtarget->hasSSSE3() ||
24614         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24615       return SDValue();
24616
24617     // Canonicalize pandn to RHS
24618     if (N0.getOpcode() == X86ISD::ANDNP)
24619       std::swap(N0, N1);
24620     // or (and (m, y), (pandn m, x))
24621     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24622       SDValue Mask = N1.getOperand(0);
24623       SDValue X    = N1.getOperand(1);
24624       SDValue Y;
24625       if (N0.getOperand(0) == Mask)
24626         Y = N0.getOperand(1);
24627       if (N0.getOperand(1) == Mask)
24628         Y = N0.getOperand(0);
24629
24630       // Check to see if the mask appeared in both the AND and ANDNP and
24631       if (!Y.getNode())
24632         return SDValue();
24633
24634       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24635       // Look through mask bitcast.
24636       if (Mask.getOpcode() == ISD::BITCAST)
24637         Mask = Mask.getOperand(0);
24638       if (X.getOpcode() == ISD::BITCAST)
24639         X = X.getOperand(0);
24640       if (Y.getOpcode() == ISD::BITCAST)
24641         Y = Y.getOperand(0);
24642
24643       EVT MaskVT = Mask.getValueType();
24644
24645       // Validate that the Mask operand is a vector sra node.
24646       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24647       // there is no psrai.b
24648       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24649       unsigned SraAmt = ~0;
24650       if (Mask.getOpcode() == ISD::SRA) {
24651         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24652           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24653             SraAmt = AmtConst->getZExtValue();
24654       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24655         SDValue SraC = Mask.getOperand(1);
24656         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24657       }
24658       if ((SraAmt + 1) != EltBits)
24659         return SDValue();
24660
24661       SDLoc DL(N);
24662
24663       // Now we know we at least have a plendvb with the mask val.  See if
24664       // we can form a psignb/w/d.
24665       // psign = x.type == y.type == mask.type && y = sub(0, x);
24666       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24667           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24668           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24669         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24670                "Unsupported VT for PSIGN");
24671         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24672         return DAG.getBitcast(VT, Mask);
24673       }
24674       // PBLENDVB only available on SSE 4.1
24675       if (!Subtarget->hasSSE41())
24676         return SDValue();
24677
24678       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24679
24680       X = DAG.getBitcast(BlendVT, X);
24681       Y = DAG.getBitcast(BlendVT, Y);
24682       Mask = DAG.getBitcast(BlendVT, Mask);
24683       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24684       return DAG.getBitcast(VT, Mask);
24685     }
24686   }
24687
24688   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24689     return SDValue();
24690
24691   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24692   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24693
24694   // SHLD/SHRD instructions have lower register pressure, but on some
24695   // platforms they have higher latency than the equivalent
24696   // series of shifts/or that would otherwise be generated.
24697   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24698   // have higher latencies and we are not optimizing for size.
24699   if (!OptForSize && Subtarget->isSHLDSlow())
24700     return SDValue();
24701
24702   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24703     std::swap(N0, N1);
24704   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24705     return SDValue();
24706   if (!N0.hasOneUse() || !N1.hasOneUse())
24707     return SDValue();
24708
24709   SDValue ShAmt0 = N0.getOperand(1);
24710   if (ShAmt0.getValueType() != MVT::i8)
24711     return SDValue();
24712   SDValue ShAmt1 = N1.getOperand(1);
24713   if (ShAmt1.getValueType() != MVT::i8)
24714     return SDValue();
24715   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24716     ShAmt0 = ShAmt0.getOperand(0);
24717   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24718     ShAmt1 = ShAmt1.getOperand(0);
24719
24720   SDLoc DL(N);
24721   unsigned Opc = X86ISD::SHLD;
24722   SDValue Op0 = N0.getOperand(0);
24723   SDValue Op1 = N1.getOperand(0);
24724   if (ShAmt0.getOpcode() == ISD::SUB) {
24725     Opc = X86ISD::SHRD;
24726     std::swap(Op0, Op1);
24727     std::swap(ShAmt0, ShAmt1);
24728   }
24729
24730   unsigned Bits = VT.getSizeInBits();
24731   if (ShAmt1.getOpcode() == ISD::SUB) {
24732     SDValue Sum = ShAmt1.getOperand(0);
24733     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24734       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24735       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24736         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24737       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24738         return DAG.getNode(Opc, DL, VT,
24739                            Op0, Op1,
24740                            DAG.getNode(ISD::TRUNCATE, DL,
24741                                        MVT::i8, ShAmt0));
24742     }
24743   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24744     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24745     if (ShAmt0C &&
24746         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24747       return DAG.getNode(Opc, DL, VT,
24748                          N0.getOperand(0), N1.getOperand(0),
24749                          DAG.getNode(ISD::TRUNCATE, DL,
24750                                        MVT::i8, ShAmt0));
24751   }
24752
24753   return SDValue();
24754 }
24755
24756 // Generate NEG and CMOV for integer abs.
24757 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24758   EVT VT = N->getValueType(0);
24759
24760   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24761   // 8-bit integer abs to NEG and CMOV.
24762   if (VT.isInteger() && VT.getSizeInBits() == 8)
24763     return SDValue();
24764
24765   SDValue N0 = N->getOperand(0);
24766   SDValue N1 = N->getOperand(1);
24767   SDLoc DL(N);
24768
24769   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24770   // and change it to SUB and CMOV.
24771   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24772       N0.getOpcode() == ISD::ADD &&
24773       N0.getOperand(1) == N1 &&
24774       N1.getOpcode() == ISD::SRA &&
24775       N1.getOperand(0) == N0.getOperand(0))
24776     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24777       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24778         // Generate SUB & CMOV.
24779         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24780                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
24781
24782         SDValue Ops[] = { N0.getOperand(0), Neg,
24783                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
24784                           SDValue(Neg.getNode(), 1) };
24785         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
24786       }
24787   return SDValue();
24788 }
24789
24790 // Try to turn tests against the signbit in the form of:
24791 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
24792 // into:
24793 //   SETGT(X, -1)
24794 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
24795   // This is only worth doing if the output type is i8.
24796   if (N->getValueType(0) != MVT::i8)
24797     return SDValue();
24798
24799   SDValue N0 = N->getOperand(0);
24800   SDValue N1 = N->getOperand(1);
24801
24802   // We should be performing an xor against a truncated shift.
24803   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
24804     return SDValue();
24805
24806   // Make sure we are performing an xor against one.
24807   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
24808     return SDValue();
24809
24810   // SetCC on x86 zero extends so only act on this if it's a logical shift.
24811   SDValue Shift = N0.getOperand(0);
24812   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
24813     return SDValue();
24814
24815   // Make sure we are truncating from one of i16, i32 or i64.
24816   EVT ShiftTy = Shift.getValueType();
24817   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
24818     return SDValue();
24819
24820   // Make sure the shift amount extracts the sign bit.
24821   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
24822       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
24823     return SDValue();
24824
24825   // Create a greater-than comparison against -1.
24826   // N.B. Using SETGE against 0 works but we want a canonical looking
24827   // comparison, using SETGT matches up with what TranslateX86CC.
24828   SDLoc DL(N);
24829   SDValue ShiftOp = Shift.getOperand(0);
24830   EVT ShiftOpTy = ShiftOp.getValueType();
24831   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
24832                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
24833   return Cond;
24834 }
24835
24836 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
24837                                  TargetLowering::DAGCombinerInfo &DCI,
24838                                  const X86Subtarget *Subtarget) {
24839   if (DCI.isBeforeLegalizeOps())
24840     return SDValue();
24841
24842   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
24843     return RV;
24844
24845   if (Subtarget->hasCMov())
24846     if (SDValue RV = performIntegerAbsCombine(N, DAG))
24847       return RV;
24848
24849   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24850     return FPLogic;
24851
24852   return SDValue();
24853 }
24854
24855 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
24856 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
24857                                   TargetLowering::DAGCombinerInfo &DCI,
24858                                   const X86Subtarget *Subtarget) {
24859   LoadSDNode *Ld = cast<LoadSDNode>(N);
24860   EVT RegVT = Ld->getValueType(0);
24861   EVT MemVT = Ld->getMemoryVT();
24862   SDLoc dl(Ld);
24863   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24864
24865   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
24866   // into two 16-byte operations.
24867   ISD::LoadExtType Ext = Ld->getExtensionType();
24868   bool Fast;
24869   unsigned AddressSpace = Ld->getAddressSpace();
24870   unsigned Alignment = Ld->getAlignment();
24871   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
24872       Ext == ISD::NON_EXTLOAD &&
24873       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
24874                              AddressSpace, Alignment, &Fast) && !Fast) {
24875     unsigned NumElems = RegVT.getVectorNumElements();
24876     if (NumElems < 2)
24877       return SDValue();
24878
24879     SDValue Ptr = Ld->getBasePtr();
24880     SDValue Increment =
24881         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
24882
24883     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
24884                                   NumElems/2);
24885     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24886                                 Ld->getPointerInfo(), Ld->isVolatile(),
24887                                 Ld->isNonTemporal(), Ld->isInvariant(),
24888                                 Alignment);
24889     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24890     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24891                                 Ld->getPointerInfo(), Ld->isVolatile(),
24892                                 Ld->isNonTemporal(), Ld->isInvariant(),
24893                                 std::min(16U, Alignment));
24894     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
24895                              Load1.getValue(1),
24896                              Load2.getValue(1));
24897
24898     SDValue NewVec = DAG.getUNDEF(RegVT);
24899     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
24900     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
24901     return DCI.CombineTo(N, NewVec, TF, true);
24902   }
24903
24904   return SDValue();
24905 }
24906
24907 /// PerformMLOADCombine - Resolve extending loads
24908 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
24909                                    TargetLowering::DAGCombinerInfo &DCI,
24910                                    const X86Subtarget *Subtarget) {
24911   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
24912   if (Mld->getExtensionType() != ISD::SEXTLOAD)
24913     return SDValue();
24914
24915   EVT VT = Mld->getValueType(0);
24916   unsigned NumElems = VT.getVectorNumElements();
24917   EVT LdVT = Mld->getMemoryVT();
24918   SDLoc dl(Mld);
24919
24920   assert(LdVT != VT && "Cannot extend to the same type");
24921   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
24922   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
24923   // From, To sizes and ElemCount must be pow of two
24924   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24925     "Unexpected size for extending masked load");
24926
24927   unsigned SizeRatio  = ToSz / FromSz;
24928   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
24929
24930   // Create a type on which we perform the shuffle
24931   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24932           LdVT.getScalarType(), NumElems*SizeRatio);
24933   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24934
24935   // Convert Src0 value
24936   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
24937   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
24938     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24939     for (unsigned i = 0; i != NumElems; ++i)
24940       ShuffleVec[i] = i * SizeRatio;
24941
24942     // Can't shuffle using an illegal type.
24943     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
24944            "WideVecVT should be legal");
24945     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
24946                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
24947   }
24948   // Prepare the new mask
24949   SDValue NewMask;
24950   SDValue Mask = Mld->getMask();
24951   if (Mask.getValueType() == VT) {
24952     // Mask and original value have the same type
24953     NewMask = DAG.getBitcast(WideVecVT, Mask);
24954     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24955     for (unsigned i = 0; i != NumElems; ++i)
24956       ShuffleVec[i] = i * SizeRatio;
24957     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24958       ShuffleVec[i] = NumElems*SizeRatio;
24959     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24960                                    DAG.getConstant(0, dl, WideVecVT),
24961                                    &ShuffleVec[0]);
24962   }
24963   else {
24964     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24965     unsigned WidenNumElts = NumElems*SizeRatio;
24966     unsigned MaskNumElts = VT.getVectorNumElements();
24967     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
24968                                      WidenNumElts);
24969
24970     unsigned NumConcat = WidenNumElts / MaskNumElts;
24971     SmallVector<SDValue, 16> Ops(NumConcat);
24972     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
24973     Ops[0] = Mask;
24974     for (unsigned i = 1; i != NumConcat; ++i)
24975       Ops[i] = ZeroVal;
24976
24977     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
24978   }
24979
24980   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
24981                                      Mld->getBasePtr(), NewMask, WideSrc0,
24982                                      Mld->getMemoryVT(), Mld->getMemOperand(),
24983                                      ISD::NON_EXTLOAD);
24984   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
24985   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
24986 }
24987 /// PerformMSTORECombine - Resolve truncating stores
24988 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
24989                                     const X86Subtarget *Subtarget) {
24990   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
24991   if (!Mst->isTruncatingStore())
24992     return SDValue();
24993
24994   EVT VT = Mst->getValue().getValueType();
24995   unsigned NumElems = VT.getVectorNumElements();
24996   EVT StVT = Mst->getMemoryVT();
24997   SDLoc dl(Mst);
24998
24999   assert(StVT != VT && "Cannot truncate to the same type");
25000   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25001   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25002
25003   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25004
25005   // The truncating store is legal in some cases. For example
25006   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25007   // are designated for truncate store.
25008   // In this case we don't need any further transformations.
25009   if (TLI.isTruncStoreLegal(VT, StVT))
25010     return SDValue();
25011
25012   // From, To sizes and ElemCount must be pow of two
25013   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25014     "Unexpected size for truncating masked store");
25015   // We are going to use the original vector elt for storing.
25016   // Accumulated smaller vector elements must be a multiple of the store size.
25017   assert (((NumElems * FromSz) % ToSz) == 0 &&
25018           "Unexpected ratio for truncating masked store");
25019
25020   unsigned SizeRatio  = FromSz / ToSz;
25021   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25022
25023   // Create a type on which we perform the shuffle
25024   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25025           StVT.getScalarType(), NumElems*SizeRatio);
25026
25027   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25028
25029   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25030   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25031   for (unsigned i = 0; i != NumElems; ++i)
25032     ShuffleVec[i] = i * SizeRatio;
25033
25034   // Can't shuffle using an illegal type.
25035   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25036          "WideVecVT should be legal");
25037
25038   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25039                                         DAG.getUNDEF(WideVecVT),
25040                                         &ShuffleVec[0]);
25041
25042   SDValue NewMask;
25043   SDValue Mask = Mst->getMask();
25044   if (Mask.getValueType() == VT) {
25045     // Mask and original value have the same type
25046     NewMask = DAG.getBitcast(WideVecVT, Mask);
25047     for (unsigned i = 0; i != NumElems; ++i)
25048       ShuffleVec[i] = i * SizeRatio;
25049     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25050       ShuffleVec[i] = NumElems*SizeRatio;
25051     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25052                                    DAG.getConstant(0, dl, WideVecVT),
25053                                    &ShuffleVec[0]);
25054   }
25055   else {
25056     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25057     unsigned WidenNumElts = NumElems*SizeRatio;
25058     unsigned MaskNumElts = VT.getVectorNumElements();
25059     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25060                                      WidenNumElts);
25061
25062     unsigned NumConcat = WidenNumElts / MaskNumElts;
25063     SmallVector<SDValue, 16> Ops(NumConcat);
25064     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25065     Ops[0] = Mask;
25066     for (unsigned i = 1; i != NumConcat; ++i)
25067       Ops[i] = ZeroVal;
25068
25069     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25070   }
25071
25072   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25073                             NewMask, StVT, Mst->getMemOperand(), false);
25074 }
25075 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25076 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25077                                    const X86Subtarget *Subtarget) {
25078   StoreSDNode *St = cast<StoreSDNode>(N);
25079   EVT VT = St->getValue().getValueType();
25080   EVT StVT = St->getMemoryVT();
25081   SDLoc dl(St);
25082   SDValue StoredVal = St->getOperand(1);
25083   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25084
25085   // If we are saving a concatenation of two XMM registers and 32-byte stores
25086   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25087   bool Fast;
25088   unsigned AddressSpace = St->getAddressSpace();
25089   unsigned Alignment = St->getAlignment();
25090   if (VT.is256BitVector() && StVT == VT &&
25091       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25092                              AddressSpace, Alignment, &Fast) && !Fast) {
25093     unsigned NumElems = VT.getVectorNumElements();
25094     if (NumElems < 2)
25095       return SDValue();
25096
25097     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25098     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25099
25100     SDValue Stride =
25101         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25102     SDValue Ptr0 = St->getBasePtr();
25103     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25104
25105     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25106                                 St->getPointerInfo(), St->isVolatile(),
25107                                 St->isNonTemporal(), Alignment);
25108     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25109                                 St->getPointerInfo(), St->isVolatile(),
25110                                 St->isNonTemporal(),
25111                                 std::min(16U, Alignment));
25112     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25113   }
25114
25115   // Optimize trunc store (of multiple scalars) to shuffle and store.
25116   // First, pack all of the elements in one place. Next, store to memory
25117   // in fewer chunks.
25118   if (St->isTruncatingStore() && VT.isVector()) {
25119     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25120     unsigned NumElems = VT.getVectorNumElements();
25121     assert(StVT != VT && "Cannot truncate to the same type");
25122     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25123     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25124
25125     // The truncating store is legal in some cases. For example
25126     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25127     // are designated for truncate store.
25128     // In this case we don't need any further transformations.
25129     if (TLI.isTruncStoreLegal(VT, StVT))
25130       return SDValue();
25131
25132     // From, To sizes and ElemCount must be pow of two
25133     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25134     // We are going to use the original vector elt for storing.
25135     // Accumulated smaller vector elements must be a multiple of the store size.
25136     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25137
25138     unsigned SizeRatio  = FromSz / ToSz;
25139
25140     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25141
25142     // Create a type on which we perform the shuffle
25143     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25144             StVT.getScalarType(), NumElems*SizeRatio);
25145
25146     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25147
25148     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25149     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25150     for (unsigned i = 0; i != NumElems; ++i)
25151       ShuffleVec[i] = i * SizeRatio;
25152
25153     // Can't shuffle using an illegal type.
25154     if (!TLI.isTypeLegal(WideVecVT))
25155       return SDValue();
25156
25157     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25158                                          DAG.getUNDEF(WideVecVT),
25159                                          &ShuffleVec[0]);
25160     // At this point all of the data is stored at the bottom of the
25161     // register. We now need to save it to mem.
25162
25163     // Find the largest store unit
25164     MVT StoreType = MVT::i8;
25165     for (MVT Tp : MVT::integer_valuetypes()) {
25166       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25167         StoreType = Tp;
25168     }
25169
25170     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25171     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25172         (64 <= NumElems * ToSz))
25173       StoreType = MVT::f64;
25174
25175     // Bitcast the original vector into a vector of store-size units
25176     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25177             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25178     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25179     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25180     SmallVector<SDValue, 8> Chains;
25181     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25182                                         TLI.getPointerTy(DAG.getDataLayout()));
25183     SDValue Ptr = St->getBasePtr();
25184
25185     // Perform one or more big stores into memory.
25186     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25187       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25188                                    StoreType, ShuffWide,
25189                                    DAG.getIntPtrConstant(i, dl));
25190       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25191                                 St->getPointerInfo(), St->isVolatile(),
25192                                 St->isNonTemporal(), St->getAlignment());
25193       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25194       Chains.push_back(Ch);
25195     }
25196
25197     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25198   }
25199
25200   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25201   // the FP state in cases where an emms may be missing.
25202   // A preferable solution to the general problem is to figure out the right
25203   // places to insert EMMS.  This qualifies as a quick hack.
25204
25205   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25206   if (VT.getSizeInBits() != 64)
25207     return SDValue();
25208
25209   const Function *F = DAG.getMachineFunction().getFunction();
25210   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25211   bool F64IsLegal =
25212       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25213   if ((VT.isVector() ||
25214        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25215       isa<LoadSDNode>(St->getValue()) &&
25216       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25217       St->getChain().hasOneUse() && !St->isVolatile()) {
25218     SDNode* LdVal = St->getValue().getNode();
25219     LoadSDNode *Ld = nullptr;
25220     int TokenFactorIndex = -1;
25221     SmallVector<SDValue, 8> Ops;
25222     SDNode* ChainVal = St->getChain().getNode();
25223     // Must be a store of a load.  We currently handle two cases:  the load
25224     // is a direct child, and it's under an intervening TokenFactor.  It is
25225     // possible to dig deeper under nested TokenFactors.
25226     if (ChainVal == LdVal)
25227       Ld = cast<LoadSDNode>(St->getChain());
25228     else if (St->getValue().hasOneUse() &&
25229              ChainVal->getOpcode() == ISD::TokenFactor) {
25230       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25231         if (ChainVal->getOperand(i).getNode() == LdVal) {
25232           TokenFactorIndex = i;
25233           Ld = cast<LoadSDNode>(St->getValue());
25234         } else
25235           Ops.push_back(ChainVal->getOperand(i));
25236       }
25237     }
25238
25239     if (!Ld || !ISD::isNormalLoad(Ld))
25240       return SDValue();
25241
25242     // If this is not the MMX case, i.e. we are just turning i64 load/store
25243     // into f64 load/store, avoid the transformation if there are multiple
25244     // uses of the loaded value.
25245     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25246       return SDValue();
25247
25248     SDLoc LdDL(Ld);
25249     SDLoc StDL(N);
25250     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25251     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25252     // pair instead.
25253     if (Subtarget->is64Bit() || F64IsLegal) {
25254       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25255       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25256                                   Ld->getPointerInfo(), Ld->isVolatile(),
25257                                   Ld->isNonTemporal(), Ld->isInvariant(),
25258                                   Ld->getAlignment());
25259       SDValue NewChain = NewLd.getValue(1);
25260       if (TokenFactorIndex != -1) {
25261         Ops.push_back(NewChain);
25262         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25263       }
25264       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25265                           St->getPointerInfo(),
25266                           St->isVolatile(), St->isNonTemporal(),
25267                           St->getAlignment());
25268     }
25269
25270     // Otherwise, lower to two pairs of 32-bit loads / stores.
25271     SDValue LoAddr = Ld->getBasePtr();
25272     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25273                                  DAG.getConstant(4, LdDL, MVT::i32));
25274
25275     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25276                                Ld->getPointerInfo(),
25277                                Ld->isVolatile(), Ld->isNonTemporal(),
25278                                Ld->isInvariant(), Ld->getAlignment());
25279     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25280                                Ld->getPointerInfo().getWithOffset(4),
25281                                Ld->isVolatile(), Ld->isNonTemporal(),
25282                                Ld->isInvariant(),
25283                                MinAlign(Ld->getAlignment(), 4));
25284
25285     SDValue NewChain = LoLd.getValue(1);
25286     if (TokenFactorIndex != -1) {
25287       Ops.push_back(LoLd);
25288       Ops.push_back(HiLd);
25289       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25290     }
25291
25292     LoAddr = St->getBasePtr();
25293     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25294                          DAG.getConstant(4, StDL, MVT::i32));
25295
25296     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25297                                 St->getPointerInfo(),
25298                                 St->isVolatile(), St->isNonTemporal(),
25299                                 St->getAlignment());
25300     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25301                                 St->getPointerInfo().getWithOffset(4),
25302                                 St->isVolatile(),
25303                                 St->isNonTemporal(),
25304                                 MinAlign(St->getAlignment(), 4));
25305     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25306   }
25307
25308   // This is similar to the above case, but here we handle a scalar 64-bit
25309   // integer store that is extracted from a vector on a 32-bit target.
25310   // If we have SSE2, then we can treat it like a floating-point double
25311   // to get past legalization. The execution dependencies fixup pass will
25312   // choose the optimal machine instruction for the store if this really is
25313   // an integer or v2f32 rather than an f64.
25314   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25315       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25316     SDValue OldExtract = St->getOperand(1);
25317     SDValue ExtOp0 = OldExtract.getOperand(0);
25318     unsigned VecSize = ExtOp0.getValueSizeInBits();
25319     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25320     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25321     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25322                                      BitCast, OldExtract.getOperand(1));
25323     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25324                         St->getPointerInfo(), St->isVolatile(),
25325                         St->isNonTemporal(), St->getAlignment());
25326   }
25327
25328   return SDValue();
25329 }
25330
25331 /// Return 'true' if this vector operation is "horizontal"
25332 /// and return the operands for the horizontal operation in LHS and RHS.  A
25333 /// horizontal operation performs the binary operation on successive elements
25334 /// of its first operand, then on successive elements of its second operand,
25335 /// returning the resulting values in a vector.  For example, if
25336 ///   A = < float a0, float a1, float a2, float a3 >
25337 /// and
25338 ///   B = < float b0, float b1, float b2, float b3 >
25339 /// then the result of doing a horizontal operation on A and B is
25340 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25341 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25342 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25343 /// set to A, RHS to B, and the routine returns 'true'.
25344 /// Note that the binary operation should have the property that if one of the
25345 /// operands is UNDEF then the result is UNDEF.
25346 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25347   // Look for the following pattern: if
25348   //   A = < float a0, float a1, float a2, float a3 >
25349   //   B = < float b0, float b1, float b2, float b3 >
25350   // and
25351   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25352   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25353   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25354   // which is A horizontal-op B.
25355
25356   // At least one of the operands should be a vector shuffle.
25357   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25358       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25359     return false;
25360
25361   MVT VT = LHS.getSimpleValueType();
25362
25363   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25364          "Unsupported vector type for horizontal add/sub");
25365
25366   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25367   // operate independently on 128-bit lanes.
25368   unsigned NumElts = VT.getVectorNumElements();
25369   unsigned NumLanes = VT.getSizeInBits()/128;
25370   unsigned NumLaneElts = NumElts / NumLanes;
25371   assert((NumLaneElts % 2 == 0) &&
25372          "Vector type should have an even number of elements in each lane");
25373   unsigned HalfLaneElts = NumLaneElts/2;
25374
25375   // View LHS in the form
25376   //   LHS = VECTOR_SHUFFLE A, B, LMask
25377   // If LHS is not a shuffle then pretend it is the shuffle
25378   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25379   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25380   // type VT.
25381   SDValue A, B;
25382   SmallVector<int, 16> LMask(NumElts);
25383   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25384     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25385       A = LHS.getOperand(0);
25386     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25387       B = LHS.getOperand(1);
25388     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25389     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25390   } else {
25391     if (LHS.getOpcode() != ISD::UNDEF)
25392       A = LHS;
25393     for (unsigned i = 0; i != NumElts; ++i)
25394       LMask[i] = i;
25395   }
25396
25397   // Likewise, view RHS in the form
25398   //   RHS = VECTOR_SHUFFLE C, D, RMask
25399   SDValue C, D;
25400   SmallVector<int, 16> RMask(NumElts);
25401   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25402     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25403       C = RHS.getOperand(0);
25404     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25405       D = RHS.getOperand(1);
25406     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25407     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25408   } else {
25409     if (RHS.getOpcode() != ISD::UNDEF)
25410       C = RHS;
25411     for (unsigned i = 0; i != NumElts; ++i)
25412       RMask[i] = i;
25413   }
25414
25415   // Check that the shuffles are both shuffling the same vectors.
25416   if (!(A == C && B == D) && !(A == D && B == C))
25417     return false;
25418
25419   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25420   if (!A.getNode() && !B.getNode())
25421     return false;
25422
25423   // If A and B occur in reverse order in RHS, then "swap" them (which means
25424   // rewriting the mask).
25425   if (A != C)
25426     ShuffleVectorSDNode::commuteMask(RMask);
25427
25428   // At this point LHS and RHS are equivalent to
25429   //   LHS = VECTOR_SHUFFLE A, B, LMask
25430   //   RHS = VECTOR_SHUFFLE A, B, RMask
25431   // Check that the masks correspond to performing a horizontal operation.
25432   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25433     for (unsigned i = 0; i != NumLaneElts; ++i) {
25434       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25435
25436       // Ignore any UNDEF components.
25437       if (LIdx < 0 || RIdx < 0 ||
25438           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25439           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25440         continue;
25441
25442       // Check that successive elements are being operated on.  If not, this is
25443       // not a horizontal operation.
25444       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25445       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25446       if (!(LIdx == Index && RIdx == Index + 1) &&
25447           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25448         return false;
25449     }
25450   }
25451
25452   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25453   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25454   return true;
25455 }
25456
25457 /// Do target-specific dag combines on floating point adds.
25458 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25459                                   const X86Subtarget *Subtarget) {
25460   EVT VT = N->getValueType(0);
25461   SDValue LHS = N->getOperand(0);
25462   SDValue RHS = N->getOperand(1);
25463
25464   // Try to synthesize horizontal adds from adds of shuffles.
25465   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25466        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25467       isHorizontalBinOp(LHS, RHS, true))
25468     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25469   return SDValue();
25470 }
25471
25472 /// Do target-specific dag combines on floating point subs.
25473 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25474                                   const X86Subtarget *Subtarget) {
25475   EVT VT = N->getValueType(0);
25476   SDValue LHS = N->getOperand(0);
25477   SDValue RHS = N->getOperand(1);
25478
25479   // Try to synthesize horizontal subs from subs of shuffles.
25480   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25481        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25482       isHorizontalBinOp(LHS, RHS, false))
25483     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25484   return SDValue();
25485 }
25486
25487 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25488 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25489                                  const X86Subtarget *Subtarget) {
25490   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25491
25492   // F[X]OR(0.0, x) -> x
25493   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25494     if (C->getValueAPF().isPosZero())
25495       return N->getOperand(1);
25496
25497   // F[X]OR(x, 0.0) -> x
25498   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25499     if (C->getValueAPF().isPosZero())
25500       return N->getOperand(0);
25501
25502   EVT VT = N->getValueType(0);
25503   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25504     SDLoc dl(N);
25505     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25506     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25507
25508     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25509     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25510     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25511     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25512     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25513   }
25514   return SDValue();
25515 }
25516
25517 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25518 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25519   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25520
25521   // Only perform optimizations if UnsafeMath is used.
25522   if (!DAG.getTarget().Options.UnsafeFPMath)
25523     return SDValue();
25524
25525   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25526   // into FMINC and FMAXC, which are Commutative operations.
25527   unsigned NewOp = 0;
25528   switch (N->getOpcode()) {
25529     default: llvm_unreachable("unknown opcode");
25530     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25531     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25532   }
25533
25534   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25535                      N->getOperand(0), N->getOperand(1));
25536 }
25537
25538 /// Do target-specific dag combines on X86ISD::FAND nodes.
25539 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25540   // FAND(0.0, x) -> 0.0
25541   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25542     if (C->getValueAPF().isPosZero())
25543       return N->getOperand(0);
25544
25545   // FAND(x, 0.0) -> 0.0
25546   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25547     if (C->getValueAPF().isPosZero())
25548       return N->getOperand(1);
25549
25550   return SDValue();
25551 }
25552
25553 /// Do target-specific dag combines on X86ISD::FANDN nodes
25554 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25555   // FANDN(0.0, x) -> x
25556   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25557     if (C->getValueAPF().isPosZero())
25558       return N->getOperand(1);
25559
25560   // FANDN(x, 0.0) -> 0.0
25561   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25562     if (C->getValueAPF().isPosZero())
25563       return N->getOperand(1);
25564
25565   return SDValue();
25566 }
25567
25568 static SDValue PerformBTCombine(SDNode *N,
25569                                 SelectionDAG &DAG,
25570                                 TargetLowering::DAGCombinerInfo &DCI) {
25571   // BT ignores high bits in the bit index operand.
25572   SDValue Op1 = N->getOperand(1);
25573   if (Op1.hasOneUse()) {
25574     unsigned BitWidth = Op1.getValueSizeInBits();
25575     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25576     APInt KnownZero, KnownOne;
25577     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25578                                           !DCI.isBeforeLegalizeOps());
25579     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25580     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25581         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25582       DCI.CommitTargetLoweringOpt(TLO);
25583   }
25584   return SDValue();
25585 }
25586
25587 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25588   SDValue Op = N->getOperand(0);
25589   if (Op.getOpcode() == ISD::BITCAST)
25590     Op = Op.getOperand(0);
25591   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25592   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25593       VT.getVectorElementType().getSizeInBits() ==
25594       OpVT.getVectorElementType().getSizeInBits()) {
25595     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25596   }
25597   return SDValue();
25598 }
25599
25600 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25601                                                const X86Subtarget *Subtarget) {
25602   EVT VT = N->getValueType(0);
25603   if (!VT.isVector())
25604     return SDValue();
25605
25606   SDValue N0 = N->getOperand(0);
25607   SDValue N1 = N->getOperand(1);
25608   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25609   SDLoc dl(N);
25610
25611   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25612   // both SSE and AVX2 since there is no sign-extended shift right
25613   // operation on a vector with 64-bit elements.
25614   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25615   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25616   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25617       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25618     SDValue N00 = N0.getOperand(0);
25619
25620     // EXTLOAD has a better solution on AVX2,
25621     // it may be replaced with X86ISD::VSEXT node.
25622     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25623       if (!ISD::isNormalLoad(N00.getNode()))
25624         return SDValue();
25625
25626     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25627         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25628                                   N00, N1);
25629       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25630     }
25631   }
25632   return SDValue();
25633 }
25634
25635 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25636                                   TargetLowering::DAGCombinerInfo &DCI,
25637                                   const X86Subtarget *Subtarget) {
25638   SDValue N0 = N->getOperand(0);
25639   EVT VT = N->getValueType(0);
25640   EVT SVT = VT.getScalarType();
25641   EVT InVT = N0.getValueType();
25642   EVT InSVT = InVT.getScalarType();
25643   SDLoc DL(N);
25644
25645   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25646   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25647   // This exposes the sext to the sdivrem lowering, so that it directly extends
25648   // from AH (which we otherwise need to do contortions to access).
25649   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25650       InVT == MVT::i8 && VT == MVT::i32) {
25651     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25652     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25653                             N0.getOperand(0), N0.getOperand(1));
25654     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25655     return R.getValue(1);
25656   }
25657
25658   if (!DCI.isBeforeLegalizeOps()) {
25659     if (InVT == MVT::i1) {
25660       SDValue Zero = DAG.getConstant(0, DL, VT);
25661       SDValue AllOnes =
25662         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25663       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25664     }
25665     return SDValue();
25666   }
25667
25668   if (VT.isVector() && Subtarget->hasSSE2()) {
25669     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25670       EVT InVT = N.getValueType();
25671       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25672                                    Size / InVT.getScalarSizeInBits());
25673       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25674                                     DAG.getUNDEF(InVT));
25675       Opnds[0] = N;
25676       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25677     };
25678
25679     // If target-size is less than 128-bits, extend to a type that would extend
25680     // to 128 bits, extend that and extract the original target vector.
25681     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25682         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25683         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25684       unsigned Scale = 128 / VT.getSizeInBits();
25685       EVT ExVT =
25686           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25687       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25688       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25689       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25690                          DAG.getIntPtrConstant(0, DL));
25691     }
25692
25693     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25694     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25695     if (VT.getSizeInBits() == 128 &&
25696         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25697         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25698       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25699       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25700     }
25701
25702     // On pre-AVX2 targets, split into 128-bit nodes of
25703     // ISD::SIGN_EXTEND_VECTOR_INREG.
25704     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25705         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25706         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25707       unsigned NumVecs = VT.getSizeInBits() / 128;
25708       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25709       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25710       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25711
25712       SmallVector<SDValue, 8> Opnds;
25713       for (unsigned i = 0, Offset = 0; i != NumVecs;
25714            ++i, Offset += NumSubElts) {
25715         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25716                                      DAG.getIntPtrConstant(Offset, DL));
25717         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25718         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25719         Opnds.push_back(SrcVec);
25720       }
25721       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
25722     }
25723   }
25724
25725   if (!Subtarget->hasFp256())
25726     return SDValue();
25727
25728   if (VT.isVector() && VT.getSizeInBits() == 256)
25729     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25730       return R;
25731
25732   return SDValue();
25733 }
25734
25735 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
25736                                  const X86Subtarget* Subtarget) {
25737   SDLoc dl(N);
25738   EVT VT = N->getValueType(0);
25739
25740   // Let legalize expand this if it isn't a legal type yet.
25741   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
25742     return SDValue();
25743
25744   EVT ScalarVT = VT.getScalarType();
25745   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
25746       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
25747        !Subtarget->hasAVX512()))
25748     return SDValue();
25749
25750   SDValue A = N->getOperand(0);
25751   SDValue B = N->getOperand(1);
25752   SDValue C = N->getOperand(2);
25753
25754   bool NegA = (A.getOpcode() == ISD::FNEG);
25755   bool NegB = (B.getOpcode() == ISD::FNEG);
25756   bool NegC = (C.getOpcode() == ISD::FNEG);
25757
25758   // Negative multiplication when NegA xor NegB
25759   bool NegMul = (NegA != NegB);
25760   if (NegA)
25761     A = A.getOperand(0);
25762   if (NegB)
25763     B = B.getOperand(0);
25764   if (NegC)
25765     C = C.getOperand(0);
25766
25767   unsigned Opcode;
25768   if (!NegMul)
25769     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
25770   else
25771     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
25772
25773   return DAG.getNode(Opcode, dl, VT, A, B, C);
25774 }
25775
25776 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
25777                                   TargetLowering::DAGCombinerInfo &DCI,
25778                                   const X86Subtarget *Subtarget) {
25779   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
25780   //           (and (i32 x86isd::setcc_carry), 1)
25781   // This eliminates the zext. This transformation is necessary because
25782   // ISD::SETCC is always legalized to i8.
25783   SDLoc dl(N);
25784   SDValue N0 = N->getOperand(0);
25785   EVT VT = N->getValueType(0);
25786
25787   if (N0.getOpcode() == ISD::AND &&
25788       N0.hasOneUse() &&
25789       N0.getOperand(0).hasOneUse()) {
25790     SDValue N00 = N0.getOperand(0);
25791     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25792       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25793       if (!C || C->getZExtValue() != 1)
25794         return SDValue();
25795       return DAG.getNode(ISD::AND, dl, VT,
25796                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25797                                      N00.getOperand(0), N00.getOperand(1)),
25798                          DAG.getConstant(1, dl, VT));
25799     }
25800   }
25801
25802   if (N0.getOpcode() == ISD::TRUNCATE &&
25803       N0.hasOneUse() &&
25804       N0.getOperand(0).hasOneUse()) {
25805     SDValue N00 = N0.getOperand(0);
25806     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25807       return DAG.getNode(ISD::AND, dl, VT,
25808                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25809                                      N00.getOperand(0), N00.getOperand(1)),
25810                          DAG.getConstant(1, dl, VT));
25811     }
25812   }
25813
25814   if (VT.is256BitVector())
25815     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25816       return R;
25817
25818   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
25819   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
25820   // This exposes the zext to the udivrem lowering, so that it directly extends
25821   // from AH (which we otherwise need to do contortions to access).
25822   if (N0.getOpcode() == ISD::UDIVREM &&
25823       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
25824       (VT == MVT::i32 || VT == MVT::i64)) {
25825     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25826     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
25827                             N0.getOperand(0), N0.getOperand(1));
25828     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25829     return R.getValue(1);
25830   }
25831
25832   return SDValue();
25833 }
25834
25835 // Optimize x == -y --> x+y == 0
25836 //          x != -y --> x+y != 0
25837 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
25838                                       const X86Subtarget* Subtarget) {
25839   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
25840   SDValue LHS = N->getOperand(0);
25841   SDValue RHS = N->getOperand(1);
25842   EVT VT = N->getValueType(0);
25843   SDLoc DL(N);
25844
25845   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
25846     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
25847       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
25848         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
25849                                    LHS.getOperand(1));
25850         return DAG.getSetCC(DL, N->getValueType(0), addV,
25851                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25852       }
25853   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
25854     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
25855       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
25856         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
25857                                    RHS.getOperand(1));
25858         return DAG.getSetCC(DL, N->getValueType(0), addV,
25859                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25860       }
25861
25862   if (VT.getScalarType() == MVT::i1 &&
25863       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
25864     bool IsSEXT0 =
25865         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25866         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25867     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25868
25869     if (!IsSEXT0 || !IsVZero1) {
25870       // Swap the operands and update the condition code.
25871       std::swap(LHS, RHS);
25872       CC = ISD::getSetCCSwappedOperands(CC);
25873
25874       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25875                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25876       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25877     }
25878
25879     if (IsSEXT0 && IsVZero1) {
25880       assert(VT == LHS.getOperand(0).getValueType() &&
25881              "Uexpected operand type");
25882       if (CC == ISD::SETGT)
25883         return DAG.getConstant(0, DL, VT);
25884       if (CC == ISD::SETLE)
25885         return DAG.getConstant(1, DL, VT);
25886       if (CC == ISD::SETEQ || CC == ISD::SETGE)
25887         return DAG.getNOT(DL, LHS.getOperand(0), VT);
25888
25889       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
25890              "Unexpected condition code!");
25891       return LHS.getOperand(0);
25892     }
25893   }
25894
25895   return SDValue();
25896 }
25897
25898 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
25899                                          SelectionDAG &DAG) {
25900   SDLoc dl(Load);
25901   MVT VT = Load->getSimpleValueType(0);
25902   MVT EVT = VT.getVectorElementType();
25903   SDValue Addr = Load->getOperand(1);
25904   SDValue NewAddr = DAG.getNode(
25905       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
25906       DAG.getConstant(Index * EVT.getStoreSize(), dl,
25907                       Addr.getSimpleValueType()));
25908
25909   SDValue NewLoad =
25910       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
25911                   DAG.getMachineFunction().getMachineMemOperand(
25912                       Load->getMemOperand(), 0, EVT.getStoreSize()));
25913   return NewLoad;
25914 }
25915
25916 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
25917                                       const X86Subtarget *Subtarget) {
25918   SDLoc dl(N);
25919   MVT VT = N->getOperand(1)->getSimpleValueType(0);
25920   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
25921          "X86insertps is only defined for v4x32");
25922
25923   SDValue Ld = N->getOperand(1);
25924   if (MayFoldLoad(Ld)) {
25925     // Extract the countS bits from the immediate so we can get the proper
25926     // address when narrowing the vector load to a specific element.
25927     // When the second source op is a memory address, insertps doesn't use
25928     // countS and just gets an f32 from that address.
25929     unsigned DestIndex =
25930         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
25931
25932     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
25933
25934     // Create this as a scalar to vector to match the instruction pattern.
25935     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
25936     // countS bits are ignored when loading from memory on insertps, which
25937     // means we don't need to explicitly set them to 0.
25938     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
25939                        LoadScalarToVector, N->getOperand(2));
25940   }
25941   return SDValue();
25942 }
25943
25944 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
25945   SDValue V0 = N->getOperand(0);
25946   SDValue V1 = N->getOperand(1);
25947   SDLoc DL(N);
25948   EVT VT = N->getValueType(0);
25949
25950   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
25951   // operands and changing the mask to 1. This saves us a bunch of
25952   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
25953   // x86InstrInfo knows how to commute this back after instruction selection
25954   // if it would help register allocation.
25955
25956   // TODO: If optimizing for size or a processor that doesn't suffer from
25957   // partial register update stalls, this should be transformed into a MOVSD
25958   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
25959
25960   if (VT == MVT::v2f64)
25961     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
25962       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
25963         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
25964         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
25965       }
25966
25967   return SDValue();
25968 }
25969
25970 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
25971 // as "sbb reg,reg", since it can be extended without zext and produces
25972 // an all-ones bit which is more useful than 0/1 in some cases.
25973 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
25974                                MVT VT) {
25975   if (VT == MVT::i8)
25976     return DAG.getNode(ISD::AND, DL, VT,
25977                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25978                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
25979                                    EFLAGS),
25980                        DAG.getConstant(1, DL, VT));
25981   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
25982   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
25983                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25984                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
25985                                  EFLAGS));
25986 }
25987
25988 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
25989 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
25990                                    TargetLowering::DAGCombinerInfo &DCI,
25991                                    const X86Subtarget *Subtarget) {
25992   SDLoc DL(N);
25993   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
25994   SDValue EFLAGS = N->getOperand(1);
25995
25996   if (CC == X86::COND_A) {
25997     // Try to convert COND_A into COND_B in an attempt to facilitate
25998     // materializing "setb reg".
25999     //
26000     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26001     // cannot take an immediate as its first operand.
26002     //
26003     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26004         EFLAGS.getValueType().isInteger() &&
26005         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26006       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26007                                    EFLAGS.getNode()->getVTList(),
26008                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26009       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26010       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26011     }
26012   }
26013
26014   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26015   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26016   // cases.
26017   if (CC == X86::COND_B)
26018     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26019
26020   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26021     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26022     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26023   }
26024
26025   return SDValue();
26026 }
26027
26028 // Optimize branch condition evaluation.
26029 //
26030 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26031                                     TargetLowering::DAGCombinerInfo &DCI,
26032                                     const X86Subtarget *Subtarget) {
26033   SDLoc DL(N);
26034   SDValue Chain = N->getOperand(0);
26035   SDValue Dest = N->getOperand(1);
26036   SDValue EFLAGS = N->getOperand(3);
26037   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26038
26039   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26040     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26041     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26042                        Flags);
26043   }
26044
26045   return SDValue();
26046 }
26047
26048 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26049                                                          SelectionDAG &DAG) {
26050   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26051   // optimize away operation when it's from a constant.
26052   //
26053   // The general transformation is:
26054   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26055   //       AND(VECTOR_CMP(x,y), constant2)
26056   //    constant2 = UNARYOP(constant)
26057
26058   // Early exit if this isn't a vector operation, the operand of the
26059   // unary operation isn't a bitwise AND, or if the sizes of the operations
26060   // aren't the same.
26061   EVT VT = N->getValueType(0);
26062   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26063       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26064       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26065     return SDValue();
26066
26067   // Now check that the other operand of the AND is a constant. We could
26068   // make the transformation for non-constant splats as well, but it's unclear
26069   // that would be a benefit as it would not eliminate any operations, just
26070   // perform one more step in scalar code before moving to the vector unit.
26071   if (BuildVectorSDNode *BV =
26072           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26073     // Bail out if the vector isn't a constant.
26074     if (!BV->isConstant())
26075       return SDValue();
26076
26077     // Everything checks out. Build up the new and improved node.
26078     SDLoc DL(N);
26079     EVT IntVT = BV->getValueType(0);
26080     // Create a new constant of the appropriate type for the transformed
26081     // DAG.
26082     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26083     // The AND node needs bitcasts to/from an integer vector type around it.
26084     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26085     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26086                                  N->getOperand(0)->getOperand(0), MaskConst);
26087     SDValue Res = DAG.getBitcast(VT, NewAnd);
26088     return Res;
26089   }
26090
26091   return SDValue();
26092 }
26093
26094 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26095                                         const X86Subtarget *Subtarget) {
26096   SDValue Op0 = N->getOperand(0);
26097   EVT VT = N->getValueType(0);
26098   EVT InVT = Op0.getValueType();
26099   EVT InSVT = InVT.getScalarType();
26100   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26101
26102   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26103   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26104   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26105     SDLoc dl(N);
26106     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26107                                  InVT.getVectorNumElements());
26108     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26109
26110     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26111       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26112
26113     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26114   }
26115
26116   return SDValue();
26117 }
26118
26119 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26120                                         const X86Subtarget *Subtarget) {
26121   // First try to optimize away the conversion entirely when it's
26122   // conditionally from a constant. Vectors only.
26123   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26124     return Res;
26125
26126   // Now move on to more general possibilities.
26127   SDValue Op0 = N->getOperand(0);
26128   EVT VT = N->getValueType(0);
26129   EVT InVT = Op0.getValueType();
26130   EVT InSVT = InVT.getScalarType();
26131
26132   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26133   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26134   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26135     SDLoc dl(N);
26136     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26137                                  InVT.getVectorNumElements());
26138     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26139     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26140   }
26141
26142   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26143   // a 32-bit target where SSE doesn't support i64->FP operations.
26144   if (Op0.getOpcode() == ISD::LOAD) {
26145     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26146     EVT LdVT = Ld->getValueType(0);
26147
26148     // This transformation is not supported if the result type is f16
26149     if (VT == MVT::f16)
26150       return SDValue();
26151
26152     if (!Ld->isVolatile() && !VT.isVector() &&
26153         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26154         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26155       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26156           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26157       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26158       return FILDChain;
26159     }
26160   }
26161   return SDValue();
26162 }
26163
26164 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26165 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26166                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26167   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26168   // the result is either zero or one (depending on the input carry bit).
26169   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26170   if (X86::isZeroNode(N->getOperand(0)) &&
26171       X86::isZeroNode(N->getOperand(1)) &&
26172       // We don't have a good way to replace an EFLAGS use, so only do this when
26173       // dead right now.
26174       SDValue(N, 1).use_empty()) {
26175     SDLoc DL(N);
26176     EVT VT = N->getValueType(0);
26177     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26178     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26179                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26180                                            DAG.getConstant(X86::COND_B, DL,
26181                                                            MVT::i8),
26182                                            N->getOperand(2)),
26183                                DAG.getConstant(1, DL, VT));
26184     return DCI.CombineTo(N, Res1, CarryOut);
26185   }
26186
26187   return SDValue();
26188 }
26189
26190 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26191 //      (add Y, (setne X, 0)) -> sbb -1, Y
26192 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26193 //      (sub (setne X, 0), Y) -> adc -1, Y
26194 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26195   SDLoc DL(N);
26196
26197   // Look through ZExts.
26198   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26199   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26200     return SDValue();
26201
26202   SDValue SetCC = Ext.getOperand(0);
26203   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26204     return SDValue();
26205
26206   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26207   if (CC != X86::COND_E && CC != X86::COND_NE)
26208     return SDValue();
26209
26210   SDValue Cmp = SetCC.getOperand(1);
26211   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26212       !X86::isZeroNode(Cmp.getOperand(1)) ||
26213       !Cmp.getOperand(0).getValueType().isInteger())
26214     return SDValue();
26215
26216   SDValue CmpOp0 = Cmp.getOperand(0);
26217   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26218                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26219
26220   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26221   if (CC == X86::COND_NE)
26222     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26223                        DL, OtherVal.getValueType(), OtherVal,
26224                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26225                        NewCmp);
26226   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26227                      DL, OtherVal.getValueType(), OtherVal,
26228                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26229 }
26230
26231 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26232 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26233                                  const X86Subtarget *Subtarget) {
26234   EVT VT = N->getValueType(0);
26235   SDValue Op0 = N->getOperand(0);
26236   SDValue Op1 = N->getOperand(1);
26237
26238   // Try to synthesize horizontal adds from adds of shuffles.
26239   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26240        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26241       isHorizontalBinOp(Op0, Op1, true))
26242     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26243
26244   return OptimizeConditionalInDecrement(N, DAG);
26245 }
26246
26247 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26248                                  const X86Subtarget *Subtarget) {
26249   SDValue Op0 = N->getOperand(0);
26250   SDValue Op1 = N->getOperand(1);
26251
26252   // X86 can't encode an immediate LHS of a sub. See if we can push the
26253   // negation into a preceding instruction.
26254   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26255     // If the RHS of the sub is a XOR with one use and a constant, invert the
26256     // immediate. Then add one to the LHS of the sub so we can turn
26257     // X-Y -> X+~Y+1, saving one register.
26258     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26259         isa<ConstantSDNode>(Op1.getOperand(1))) {
26260       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26261       EVT VT = Op0.getValueType();
26262       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26263                                    Op1.getOperand(0),
26264                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26265       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26266                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26267     }
26268   }
26269
26270   // Try to synthesize horizontal adds from adds of shuffles.
26271   EVT VT = N->getValueType(0);
26272   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26273        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26274       isHorizontalBinOp(Op0, Op1, true))
26275     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26276
26277   return OptimizeConditionalInDecrement(N, DAG);
26278 }
26279
26280 /// performVZEXTCombine - Performs build vector combines
26281 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26282                                    TargetLowering::DAGCombinerInfo &DCI,
26283                                    const X86Subtarget *Subtarget) {
26284   SDLoc DL(N);
26285   MVT VT = N->getSimpleValueType(0);
26286   SDValue Op = N->getOperand(0);
26287   MVT OpVT = Op.getSimpleValueType();
26288   MVT OpEltVT = OpVT.getVectorElementType();
26289   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26290
26291   // (vzext (bitcast (vzext (x)) -> (vzext x)
26292   SDValue V = Op;
26293   while (V.getOpcode() == ISD::BITCAST)
26294     V = V.getOperand(0);
26295
26296   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26297     MVT InnerVT = V.getSimpleValueType();
26298     MVT InnerEltVT = InnerVT.getVectorElementType();
26299
26300     // If the element sizes match exactly, we can just do one larger vzext. This
26301     // is always an exact type match as vzext operates on integer types.
26302     if (OpEltVT == InnerEltVT) {
26303       assert(OpVT == InnerVT && "Types must match for vzext!");
26304       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26305     }
26306
26307     // The only other way we can combine them is if only a single element of the
26308     // inner vzext is used in the input to the outer vzext.
26309     if (InnerEltVT.getSizeInBits() < InputBits)
26310       return SDValue();
26311
26312     // In this case, the inner vzext is completely dead because we're going to
26313     // only look at bits inside of the low element. Just do the outer vzext on
26314     // a bitcast of the input to the inner.
26315     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26316   }
26317
26318   // Check if we can bypass extracting and re-inserting an element of an input
26319   // vector. Essentially:
26320   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26321   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26322       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26323       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26324     SDValue ExtractedV = V.getOperand(0);
26325     SDValue OrigV = ExtractedV.getOperand(0);
26326     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26327       if (ExtractIdx->getZExtValue() == 0) {
26328         MVT OrigVT = OrigV.getSimpleValueType();
26329         // Extract a subvector if necessary...
26330         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26331           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26332           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26333                                     OrigVT.getVectorNumElements() / Ratio);
26334           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26335                               DAG.getIntPtrConstant(0, DL));
26336         }
26337         Op = DAG.getBitcast(OpVT, OrigV);
26338         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26339       }
26340   }
26341
26342   return SDValue();
26343 }
26344
26345 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26346                                              DAGCombinerInfo &DCI) const {
26347   SelectionDAG &DAG = DCI.DAG;
26348   switch (N->getOpcode()) {
26349   default: break;
26350   case ISD::EXTRACT_VECTOR_ELT:
26351     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26352   case ISD::VSELECT:
26353   case ISD::SELECT:
26354   case X86ISD::SHRUNKBLEND:
26355     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26356   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26357   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26358   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26359   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26360   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26361   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26362   case ISD::SHL:
26363   case ISD::SRA:
26364   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26365   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26366   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26367   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26368   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26369   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26370   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26371   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26372   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26373   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26374   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26375   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26376   case X86ISD::FXOR:
26377   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26378   case X86ISD::FMIN:
26379   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26380   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26381   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26382   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26383   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26384   case ISD::ANY_EXTEND:
26385   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26386   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26387   case ISD::SIGN_EXTEND_INREG:
26388     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26389   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26390   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26391   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26392   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26393   case X86ISD::SHUFP:       // Handle all target specific shuffles
26394   case X86ISD::PALIGNR:
26395   case X86ISD::UNPCKH:
26396   case X86ISD::UNPCKL:
26397   case X86ISD::MOVHLPS:
26398   case X86ISD::MOVLHPS:
26399   case X86ISD::PSHUFB:
26400   case X86ISD::PSHUFD:
26401   case X86ISD::PSHUFHW:
26402   case X86ISD::PSHUFLW:
26403   case X86ISD::MOVSS:
26404   case X86ISD::MOVSD:
26405   case X86ISD::VPERMILPI:
26406   case X86ISD::VPERM2X128:
26407   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26408   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26409   case X86ISD::INSERTPS: {
26410     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26411       return PerformINSERTPSCombine(N, DAG, Subtarget);
26412     break;
26413   }
26414   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26415   }
26416
26417   return SDValue();
26418 }
26419
26420 /// isTypeDesirableForOp - Return true if the target has native support for
26421 /// the specified value type and it is 'desirable' to use the type for the
26422 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26423 /// instruction encodings are longer and some i16 instructions are slow.
26424 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26425   if (!isTypeLegal(VT))
26426     return false;
26427   if (VT != MVT::i16)
26428     return true;
26429
26430   switch (Opc) {
26431   default:
26432     return true;
26433   case ISD::LOAD:
26434   case ISD::SIGN_EXTEND:
26435   case ISD::ZERO_EXTEND:
26436   case ISD::ANY_EXTEND:
26437   case ISD::SHL:
26438   case ISD::SRL:
26439   case ISD::SUB:
26440   case ISD::ADD:
26441   case ISD::MUL:
26442   case ISD::AND:
26443   case ISD::OR:
26444   case ISD::XOR:
26445     return false;
26446   }
26447 }
26448
26449 /// IsDesirableToPromoteOp - This method query the target whether it is
26450 /// beneficial for dag combiner to promote the specified node. If true, it
26451 /// should return the desired promotion type by reference.
26452 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26453   EVT VT = Op.getValueType();
26454   if (VT != MVT::i16)
26455     return false;
26456
26457   bool Promote = false;
26458   bool Commute = false;
26459   switch (Op.getOpcode()) {
26460   default: break;
26461   case ISD::LOAD: {
26462     LoadSDNode *LD = cast<LoadSDNode>(Op);
26463     // If the non-extending load has a single use and it's not live out, then it
26464     // might be folded.
26465     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26466                                                      Op.hasOneUse()*/) {
26467       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26468              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26469         // The only case where we'd want to promote LOAD (rather then it being
26470         // promoted as an operand is when it's only use is liveout.
26471         if (UI->getOpcode() != ISD::CopyToReg)
26472           return false;
26473       }
26474     }
26475     Promote = true;
26476     break;
26477   }
26478   case ISD::SIGN_EXTEND:
26479   case ISD::ZERO_EXTEND:
26480   case ISD::ANY_EXTEND:
26481     Promote = true;
26482     break;
26483   case ISD::SHL:
26484   case ISD::SRL: {
26485     SDValue N0 = Op.getOperand(0);
26486     // Look out for (store (shl (load), x)).
26487     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26488       return false;
26489     Promote = true;
26490     break;
26491   }
26492   case ISD::ADD:
26493   case ISD::MUL:
26494   case ISD::AND:
26495   case ISD::OR:
26496   case ISD::XOR:
26497     Commute = true;
26498     // fallthrough
26499   case ISD::SUB: {
26500     SDValue N0 = Op.getOperand(0);
26501     SDValue N1 = Op.getOperand(1);
26502     if (!Commute && MayFoldLoad(N1))
26503       return false;
26504     // Avoid disabling potential load folding opportunities.
26505     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26506       return false;
26507     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26508       return false;
26509     Promote = true;
26510   }
26511   }
26512
26513   PVT = MVT::i32;
26514   return Promote;
26515 }
26516
26517 //===----------------------------------------------------------------------===//
26518 //                           X86 Inline Assembly Support
26519 //===----------------------------------------------------------------------===//
26520
26521 // Helper to match a string separated by whitespace.
26522 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26523   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26524
26525   for (StringRef Piece : Pieces) {
26526     if (!S.startswith(Piece)) // Check if the piece matches.
26527       return false;
26528
26529     S = S.substr(Piece.size());
26530     StringRef::size_type Pos = S.find_first_not_of(" \t");
26531     if (Pos == 0) // We matched a prefix.
26532       return false;
26533
26534     S = S.substr(Pos);
26535   }
26536
26537   return S.empty();
26538 }
26539
26540 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26541
26542   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26543     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26544         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26545         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26546
26547       if (AsmPieces.size() == 3)
26548         return true;
26549       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26550         return true;
26551     }
26552   }
26553   return false;
26554 }
26555
26556 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26557   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26558
26559   std::string AsmStr = IA->getAsmString();
26560
26561   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26562   if (!Ty || Ty->getBitWidth() % 16 != 0)
26563     return false;
26564
26565   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26566   SmallVector<StringRef, 4> AsmPieces;
26567   SplitString(AsmStr, AsmPieces, ";\n");
26568
26569   switch (AsmPieces.size()) {
26570   default: return false;
26571   case 1:
26572     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26573     // we will turn this bswap into something that will be lowered to logical
26574     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26575     // lower so don't worry about this.
26576     // bswap $0
26577     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26578         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26579         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26580         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26581         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26582         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26583       // No need to check constraints, nothing other than the equivalent of
26584       // "=r,0" would be valid here.
26585       return IntrinsicLowering::LowerToByteSwap(CI);
26586     }
26587
26588     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26589     if (CI->getType()->isIntegerTy(16) &&
26590         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26591         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26592          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26593       AsmPieces.clear();
26594       StringRef ConstraintsStr = IA->getConstraintString();
26595       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26596       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26597       if (clobbersFlagRegisters(AsmPieces))
26598         return IntrinsicLowering::LowerToByteSwap(CI);
26599     }
26600     break;
26601   case 3:
26602     if (CI->getType()->isIntegerTy(32) &&
26603         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26604         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26605         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26606         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26607       AsmPieces.clear();
26608       StringRef ConstraintsStr = IA->getConstraintString();
26609       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26610       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26611       if (clobbersFlagRegisters(AsmPieces))
26612         return IntrinsicLowering::LowerToByteSwap(CI);
26613     }
26614
26615     if (CI->getType()->isIntegerTy(64)) {
26616       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26617       if (Constraints.size() >= 2 &&
26618           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26619           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26620         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26621         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26622             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26623             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26624           return IntrinsicLowering::LowerToByteSwap(CI);
26625       }
26626     }
26627     break;
26628   }
26629   return false;
26630 }
26631
26632 /// getConstraintType - Given a constraint letter, return the type of
26633 /// constraint it is for this target.
26634 X86TargetLowering::ConstraintType
26635 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26636   if (Constraint.size() == 1) {
26637     switch (Constraint[0]) {
26638     case 'R':
26639     case 'q':
26640     case 'Q':
26641     case 'f':
26642     case 't':
26643     case 'u':
26644     case 'y':
26645     case 'x':
26646     case 'Y':
26647     case 'l':
26648       return C_RegisterClass;
26649     case 'a':
26650     case 'b':
26651     case 'c':
26652     case 'd':
26653     case 'S':
26654     case 'D':
26655     case 'A':
26656       return C_Register;
26657     case 'I':
26658     case 'J':
26659     case 'K':
26660     case 'L':
26661     case 'M':
26662     case 'N':
26663     case 'G':
26664     case 'C':
26665     case 'e':
26666     case 'Z':
26667       return C_Other;
26668     default:
26669       break;
26670     }
26671   }
26672   return TargetLowering::getConstraintType(Constraint);
26673 }
26674
26675 /// Examine constraint type and operand type and determine a weight value.
26676 /// This object must already have been set up with the operand type
26677 /// and the current alternative constraint selected.
26678 TargetLowering::ConstraintWeight
26679   X86TargetLowering::getSingleConstraintMatchWeight(
26680     AsmOperandInfo &info, const char *constraint) const {
26681   ConstraintWeight weight = CW_Invalid;
26682   Value *CallOperandVal = info.CallOperandVal;
26683     // If we don't have a value, we can't do a match,
26684     // but allow it at the lowest weight.
26685   if (!CallOperandVal)
26686     return CW_Default;
26687   Type *type = CallOperandVal->getType();
26688   // Look at the constraint type.
26689   switch (*constraint) {
26690   default:
26691     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26692   case 'R':
26693   case 'q':
26694   case 'Q':
26695   case 'a':
26696   case 'b':
26697   case 'c':
26698   case 'd':
26699   case 'S':
26700   case 'D':
26701   case 'A':
26702     if (CallOperandVal->getType()->isIntegerTy())
26703       weight = CW_SpecificReg;
26704     break;
26705   case 'f':
26706   case 't':
26707   case 'u':
26708     if (type->isFloatingPointTy())
26709       weight = CW_SpecificReg;
26710     break;
26711   case 'y':
26712     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26713       weight = CW_SpecificReg;
26714     break;
26715   case 'x':
26716   case 'Y':
26717     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26718         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26719       weight = CW_Register;
26720     break;
26721   case 'I':
26722     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26723       if (C->getZExtValue() <= 31)
26724         weight = CW_Constant;
26725     }
26726     break;
26727   case 'J':
26728     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26729       if (C->getZExtValue() <= 63)
26730         weight = CW_Constant;
26731     }
26732     break;
26733   case 'K':
26734     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26735       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26736         weight = CW_Constant;
26737     }
26738     break;
26739   case 'L':
26740     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26741       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26742         weight = CW_Constant;
26743     }
26744     break;
26745   case 'M':
26746     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26747       if (C->getZExtValue() <= 3)
26748         weight = CW_Constant;
26749     }
26750     break;
26751   case 'N':
26752     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26753       if (C->getZExtValue() <= 0xff)
26754         weight = CW_Constant;
26755     }
26756     break;
26757   case 'G':
26758   case 'C':
26759     if (isa<ConstantFP>(CallOperandVal)) {
26760       weight = CW_Constant;
26761     }
26762     break;
26763   case 'e':
26764     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26765       if ((C->getSExtValue() >= -0x80000000LL) &&
26766           (C->getSExtValue() <= 0x7fffffffLL))
26767         weight = CW_Constant;
26768     }
26769     break;
26770   case 'Z':
26771     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26772       if (C->getZExtValue() <= 0xffffffff)
26773         weight = CW_Constant;
26774     }
26775     break;
26776   }
26777   return weight;
26778 }
26779
26780 /// LowerXConstraint - try to replace an X constraint, which matches anything,
26781 /// with another that has more specific requirements based on the type of the
26782 /// corresponding operand.
26783 const char *X86TargetLowering::
26784 LowerXConstraint(EVT ConstraintVT) const {
26785   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
26786   // 'f' like normal targets.
26787   if (ConstraintVT.isFloatingPoint()) {
26788     if (Subtarget->hasSSE2())
26789       return "Y";
26790     if (Subtarget->hasSSE1())
26791       return "x";
26792   }
26793
26794   return TargetLowering::LowerXConstraint(ConstraintVT);
26795 }
26796
26797 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
26798 /// vector.  If it is invalid, don't add anything to Ops.
26799 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
26800                                                      std::string &Constraint,
26801                                                      std::vector<SDValue>&Ops,
26802                                                      SelectionDAG &DAG) const {
26803   SDValue Result;
26804
26805   // Only support length 1 constraints for now.
26806   if (Constraint.length() > 1) return;
26807
26808   char ConstraintLetter = Constraint[0];
26809   switch (ConstraintLetter) {
26810   default: break;
26811   case 'I':
26812     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26813       if (C->getZExtValue() <= 31) {
26814         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26815                                        Op.getValueType());
26816         break;
26817       }
26818     }
26819     return;
26820   case 'J':
26821     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26822       if (C->getZExtValue() <= 63) {
26823         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26824                                        Op.getValueType());
26825         break;
26826       }
26827     }
26828     return;
26829   case 'K':
26830     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26831       if (isInt<8>(C->getSExtValue())) {
26832         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26833                                        Op.getValueType());
26834         break;
26835       }
26836     }
26837     return;
26838   case 'L':
26839     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26840       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
26841           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
26842         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
26843                                        Op.getValueType());
26844         break;
26845       }
26846     }
26847     return;
26848   case 'M':
26849     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26850       if (C->getZExtValue() <= 3) {
26851         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26852                                        Op.getValueType());
26853         break;
26854       }
26855     }
26856     return;
26857   case 'N':
26858     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26859       if (C->getZExtValue() <= 255) {
26860         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26861                                        Op.getValueType());
26862         break;
26863       }
26864     }
26865     return;
26866   case 'O':
26867     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26868       if (C->getZExtValue() <= 127) {
26869         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26870                                        Op.getValueType());
26871         break;
26872       }
26873     }
26874     return;
26875   case 'e': {
26876     // 32-bit signed value
26877     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26878       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26879                                            C->getSExtValue())) {
26880         // Widen to 64 bits here to get it sign extended.
26881         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
26882         break;
26883       }
26884     // FIXME gcc accepts some relocatable values here too, but only in certain
26885     // memory models; it's complicated.
26886     }
26887     return;
26888   }
26889   case 'Z': {
26890     // 32-bit unsigned value
26891     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26892       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26893                                            C->getZExtValue())) {
26894         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26895                                        Op.getValueType());
26896         break;
26897       }
26898     }
26899     // FIXME gcc accepts some relocatable values here too, but only in certain
26900     // memory models; it's complicated.
26901     return;
26902   }
26903   case 'i': {
26904     // Literal immediates are always ok.
26905     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
26906       // Widen to 64 bits here to get it sign extended.
26907       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
26908       break;
26909     }
26910
26911     // In any sort of PIC mode addresses need to be computed at runtime by
26912     // adding in a register or some sort of table lookup.  These can't
26913     // be used as immediates.
26914     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
26915       return;
26916
26917     // If we are in non-pic codegen mode, we allow the address of a global (with
26918     // an optional displacement) to be used with 'i'.
26919     GlobalAddressSDNode *GA = nullptr;
26920     int64_t Offset = 0;
26921
26922     // Match either (GA), (GA+C), (GA+C1+C2), etc.
26923     while (1) {
26924       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
26925         Offset += GA->getOffset();
26926         break;
26927       } else if (Op.getOpcode() == ISD::ADD) {
26928         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26929           Offset += C->getZExtValue();
26930           Op = Op.getOperand(0);
26931           continue;
26932         }
26933       } else if (Op.getOpcode() == ISD::SUB) {
26934         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26935           Offset += -C->getZExtValue();
26936           Op = Op.getOperand(0);
26937           continue;
26938         }
26939       }
26940
26941       // Otherwise, this isn't something we can handle, reject it.
26942       return;
26943     }
26944
26945     const GlobalValue *GV = GA->getGlobal();
26946     // If we require an extra load to get this address, as in PIC mode, we
26947     // can't accept it.
26948     if (isGlobalStubReference(
26949             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
26950       return;
26951
26952     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
26953                                         GA->getValueType(0), Offset);
26954     break;
26955   }
26956   }
26957
26958   if (Result.getNode()) {
26959     Ops.push_back(Result);
26960     return;
26961   }
26962   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
26963 }
26964
26965 std::pair<unsigned, const TargetRegisterClass *>
26966 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
26967                                                 StringRef Constraint,
26968                                                 MVT VT) const {
26969   // First, see if this is a constraint that directly corresponds to an LLVM
26970   // register class.
26971   if (Constraint.size() == 1) {
26972     // GCC Constraint Letters
26973     switch (Constraint[0]) {
26974     default: break;
26975       // TODO: Slight differences here in allocation order and leaving
26976       // RIP in the class. Do they matter any more here than they do
26977       // in the normal allocation?
26978     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
26979       if (Subtarget->is64Bit()) {
26980         if (VT == MVT::i32 || VT == MVT::f32)
26981           return std::make_pair(0U, &X86::GR32RegClass);
26982         if (VT == MVT::i16)
26983           return std::make_pair(0U, &X86::GR16RegClass);
26984         if (VT == MVT::i8 || VT == MVT::i1)
26985           return std::make_pair(0U, &X86::GR8RegClass);
26986         if (VT == MVT::i64 || VT == MVT::f64)
26987           return std::make_pair(0U, &X86::GR64RegClass);
26988         break;
26989       }
26990       // 32-bit fallthrough
26991     case 'Q':   // Q_REGS
26992       if (VT == MVT::i32 || VT == MVT::f32)
26993         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
26994       if (VT == MVT::i16)
26995         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
26996       if (VT == MVT::i8 || VT == MVT::i1)
26997         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
26998       if (VT == MVT::i64)
26999         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27000       break;
27001     case 'r':   // GENERAL_REGS
27002     case 'l':   // INDEX_REGS
27003       if (VT == MVT::i8 || VT == MVT::i1)
27004         return std::make_pair(0U, &X86::GR8RegClass);
27005       if (VT == MVT::i16)
27006         return std::make_pair(0U, &X86::GR16RegClass);
27007       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27008         return std::make_pair(0U, &X86::GR32RegClass);
27009       return std::make_pair(0U, &X86::GR64RegClass);
27010     case 'R':   // LEGACY_REGS
27011       if (VT == MVT::i8 || VT == MVT::i1)
27012         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27013       if (VT == MVT::i16)
27014         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27015       if (VT == MVT::i32 || !Subtarget->is64Bit())
27016         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27017       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27018     case 'f':  // FP Stack registers.
27019       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27020       // value to the correct fpstack register class.
27021       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27022         return std::make_pair(0U, &X86::RFP32RegClass);
27023       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27024         return std::make_pair(0U, &X86::RFP64RegClass);
27025       return std::make_pair(0U, &X86::RFP80RegClass);
27026     case 'y':   // MMX_REGS if MMX allowed.
27027       if (!Subtarget->hasMMX()) break;
27028       return std::make_pair(0U, &X86::VR64RegClass);
27029     case 'Y':   // SSE_REGS if SSE2 allowed
27030       if (!Subtarget->hasSSE2()) break;
27031       // FALL THROUGH.
27032     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27033       if (!Subtarget->hasSSE1()) break;
27034
27035       switch (VT.SimpleTy) {
27036       default: break;
27037       // Scalar SSE types.
27038       case MVT::f32:
27039       case MVT::i32:
27040         return std::make_pair(0U, &X86::FR32RegClass);
27041       case MVT::f64:
27042       case MVT::i64:
27043         return std::make_pair(0U, &X86::FR64RegClass);
27044       // Vector types.
27045       case MVT::v16i8:
27046       case MVT::v8i16:
27047       case MVT::v4i32:
27048       case MVT::v2i64:
27049       case MVT::v4f32:
27050       case MVT::v2f64:
27051         return std::make_pair(0U, &X86::VR128RegClass);
27052       // AVX types.
27053       case MVT::v32i8:
27054       case MVT::v16i16:
27055       case MVT::v8i32:
27056       case MVT::v4i64:
27057       case MVT::v8f32:
27058       case MVT::v4f64:
27059         return std::make_pair(0U, &X86::VR256RegClass);
27060       case MVT::v8f64:
27061       case MVT::v16f32:
27062       case MVT::v16i32:
27063       case MVT::v8i64:
27064         return std::make_pair(0U, &X86::VR512RegClass);
27065       }
27066       break;
27067     }
27068   }
27069
27070   // Use the default implementation in TargetLowering to convert the register
27071   // constraint into a member of a register class.
27072   std::pair<unsigned, const TargetRegisterClass*> Res;
27073   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27074
27075   // Not found as a standard register?
27076   if (!Res.second) {
27077     // Map st(0) -> st(7) -> ST0
27078     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27079         tolower(Constraint[1]) == 's' &&
27080         tolower(Constraint[2]) == 't' &&
27081         Constraint[3] == '(' &&
27082         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27083         Constraint[5] == ')' &&
27084         Constraint[6] == '}') {
27085
27086       Res.first = X86::FP0+Constraint[4]-'0';
27087       Res.second = &X86::RFP80RegClass;
27088       return Res;
27089     }
27090
27091     // GCC allows "st(0)" to be called just plain "st".
27092     if (StringRef("{st}").equals_lower(Constraint)) {
27093       Res.first = X86::FP0;
27094       Res.second = &X86::RFP80RegClass;
27095       return Res;
27096     }
27097
27098     // flags -> EFLAGS
27099     if (StringRef("{flags}").equals_lower(Constraint)) {
27100       Res.first = X86::EFLAGS;
27101       Res.second = &X86::CCRRegClass;
27102       return Res;
27103     }
27104
27105     // 'A' means EAX + EDX.
27106     if (Constraint == "A") {
27107       Res.first = X86::EAX;
27108       Res.second = &X86::GR32_ADRegClass;
27109       return Res;
27110     }
27111     return Res;
27112   }
27113
27114   // Otherwise, check to see if this is a register class of the wrong value
27115   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27116   // turn into {ax},{dx}.
27117   // MVT::Other is used to specify clobber names.
27118   if (Res.second->hasType(VT) || VT == MVT::Other)
27119     return Res;   // Correct type already, nothing to do.
27120
27121   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27122   // return "eax". This should even work for things like getting 64bit integer
27123   // registers when given an f64 type.
27124   const TargetRegisterClass *Class = Res.second;
27125   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27126       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27127     unsigned Size = VT.getSizeInBits();
27128     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27129                                   : Size == 16 ? MVT::i16
27130                                   : Size == 32 ? MVT::i32
27131                                   : Size == 64 ? MVT::i64
27132                                   : MVT::Other;
27133     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27134     if (DestReg > 0) {
27135       Res.first = DestReg;
27136       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27137                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27138                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27139                  : &X86::GR64RegClass;
27140       assert(Res.second->contains(Res.first) && "Register in register class");
27141     } else {
27142       // No register found/type mismatch.
27143       Res.first = 0;
27144       Res.second = nullptr;
27145     }
27146   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27147              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27148              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27149              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27150              Class == &X86::VR512RegClass) {
27151     // Handle references to XMM physical registers that got mapped into the
27152     // wrong class.  This can happen with constraints like {xmm0} where the
27153     // target independent register mapper will just pick the first match it can
27154     // find, ignoring the required type.
27155
27156     if (VT == MVT::f32 || VT == MVT::i32)
27157       Res.second = &X86::FR32RegClass;
27158     else if (VT == MVT::f64 || VT == MVT::i64)
27159       Res.second = &X86::FR64RegClass;
27160     else if (X86::VR128RegClass.hasType(VT))
27161       Res.second = &X86::VR128RegClass;
27162     else if (X86::VR256RegClass.hasType(VT))
27163       Res.second = &X86::VR256RegClass;
27164     else if (X86::VR512RegClass.hasType(VT))
27165       Res.second = &X86::VR512RegClass;
27166     else {
27167       // Type mismatch and not a clobber: Return an error;
27168       Res.first = 0;
27169       Res.second = nullptr;
27170     }
27171   }
27172
27173   return Res;
27174 }
27175
27176 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27177                                             const AddrMode &AM, Type *Ty,
27178                                             unsigned AS) const {
27179   // Scaling factors are not free at all.
27180   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27181   // will take 2 allocations in the out of order engine instead of 1
27182   // for plain addressing mode, i.e. inst (reg1).
27183   // E.g.,
27184   // vaddps (%rsi,%drx), %ymm0, %ymm1
27185   // Requires two allocations (one for the load, one for the computation)
27186   // whereas:
27187   // vaddps (%rsi), %ymm0, %ymm1
27188   // Requires just 1 allocation, i.e., freeing allocations for other operations
27189   // and having less micro operations to execute.
27190   //
27191   // For some X86 architectures, this is even worse because for instance for
27192   // stores, the complex addressing mode forces the instruction to use the
27193   // "load" ports instead of the dedicated "store" port.
27194   // E.g., on Haswell:
27195   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27196   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27197   if (isLegalAddressingMode(DL, AM, Ty, AS))
27198     // Scale represents reg2 * scale, thus account for 1
27199     // as soon as we use a second register.
27200     return AM.Scale != 0;
27201   return -1;
27202 }
27203
27204 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27205   // Integer division on x86 is expensive. However, when aggressively optimizing
27206   // for code size, we prefer to use a div instruction, as it is usually smaller
27207   // than the alternative sequence.
27208   // The exception to this is vector division. Since x86 doesn't have vector
27209   // integer division, leaving the division as-is is a loss even in terms of
27210   // size, because it will have to be scalarized, while the alternative code
27211   // sequence can be performed in vector form.
27212   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27213                                    Attribute::MinSize);
27214   return OptSize && !VT.isVector();
27215 }