lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/EHPersonalities.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::f128,  Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::f128,  Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 312   if (Subtarget->is64Bit())
 313     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 315   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 316   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 317   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 318
 319   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 320     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 321     // is. We should promote the value to 64-bits to solve this.
 322     // This is what the CRT headers do - `fmodf` is an inline header
 323     // function casting to f64 and calling `fmod`.
 324     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 325   } else {
 326     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 327   }
 328
 329   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 330   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 331   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 332
 333   // Promote the i8 variants and force them on up to i32 which has a shorter
 334   // encoding.
 335   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 337   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 338   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 339   if (Subtarget->hasBMI()) {
 340     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 342     if (Subtarget->is64Bit())
 343       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 344   } else {
 345     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 346     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 347     if (Subtarget->is64Bit())
 348       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 349   }
 350
 351   if (Subtarget->hasLZCNT()) {
 352     // When promoting the i8 variants, force them to i32 for a shorter
 353     // encoding.
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 357     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 360     if (Subtarget->is64Bit())
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 362   } else {
 363     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 364     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 365     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 367     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 368     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 369     if (Subtarget->is64Bit()) {
 370       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 371       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 372     }
 373   }
 374
 375   // Special handling for half-precision floating point conversions.
 376   // If we don't have F16C support, then lower half float conversions
 377   // into library calls.
 378   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 379     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 380     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 381   }
 382
 383   // There's never any support for operations beyond MVT::f32.
 384   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 385   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 386   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 387   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 388
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 390   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 391   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 393   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 394   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 395
 396   if (Subtarget->hasPOPCNT()) {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 398   } else {
 399     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 400     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 401     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 402     if (Subtarget->is64Bit())
 403       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 404   }
 405
 406   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 407
 408   if (!Subtarget->hasMOVBE())
 409     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 410
 411   // These should be promoted to a larger select which is supported.
 412   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 413   // X86 wants to expand cmov itself.
 414   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 418   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 419   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 420   setOperationAction(ISD::SELECT          , MVT::f128 , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 424   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 425   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 426   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 427   setOperationAction(ISD::SETCC           , MVT::f128 , Custom);
 428   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 429   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 430   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 431   if (Subtarget->is64Bit()) {
 432     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 433     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 434     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 435   }
 436   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 437   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 438   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 439   // support continuation, user-level threading, and etc.. As a result, no
 440   // other SjLj exception interfaces are implemented and please don't build
 441   // your own exception handling based on them.
 442   // LLVM/Clang supports zero-cost DWARF exception handling.
 443   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 444   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 445
 446   // Darwin ABI issue.
 447   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 448   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 449   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 450   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 451   if (Subtarget->is64Bit())
 452     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 453   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 454   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 455   if (Subtarget->is64Bit()) {
 456     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 457     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 458     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 459     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 460     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 461   }
 462   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 463   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 464   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 465   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 466   if (Subtarget->is64Bit()) {
 467     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 468     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 469     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 470   }
 471
 472   if (Subtarget->hasSSE1())
 473     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 474
 475   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 476
 477   // Expand certain atomics
 478   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 479     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 480     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 481     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 482   }
 483
 484   if (Subtarget->hasCmpxchg16b()) {
 485     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 486   }
 487
 488   // FIXME - use subtarget debug flags
 489   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 490       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 491     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 492   }
 493
 494   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 495   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 496
 497   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 498   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 499
 500   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 501   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 502
 503   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 504   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 505   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 506   if (Subtarget->is64Bit()) {
 507     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 509   } else {
 510     // TargetInfo::CharPtrBuiltinVaList
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517
 518   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 519
 520   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 521   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 522   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 523
 524   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 525     // f32 and f64 use SSE.
 526     // Set up the FP register classes.
 527     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 528     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 529
 530     // Use ANDPD to simulate FABS.
 531     setOperationAction(ISD::FABS , MVT::f64, Custom);
 532     setOperationAction(ISD::FABS , MVT::f32, Custom);
 533
 534     // Use XORP to simulate FNEG.
 535     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 536     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 537
 538     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 540     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 541
 542     // Lower this to FGETSIGNx86 plus an AND.
 543     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 544     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 545
 546     // We don't support sin/cos/fmod
 547     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 548     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 549     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 550     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 551     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 552     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 553
 554     // Expand FP immediates into loads from the stack, except for the special
 555     // cases we handle.
 556     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 557     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 558   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 559     // Use SSE for f32, x87 for f64.
 560     // Set up the FP register classes.
 561     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 562     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 563
 564     // Use ANDPS to simulate FABS.
 565     setOperationAction(ISD::FABS , MVT::f32, Custom);
 566
 567     // Use XORP to simulate FNEG.
 568     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 569
 570     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 571
 572     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 573     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 575
 576     // We don't support sin/cos/fmod
 577     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 578     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 579     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 580
 581     // Special cases we handle for FP constants.
 582     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 583     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 584     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 585     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 586     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 587
 588     if (!TM.Options.UnsafeFPMath) {
 589       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 590       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 591       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 592     }
 593   } else if (!Subtarget->useSoftFloat()) {
 594     // f32 and f64 in x87.
 595     // Set up the FP register classes.
 596     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 597     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 601     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 603
 604     if (!TM.Options.UnsafeFPMath) {
 605       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 606       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 607       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 608       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 609       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 610       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 611     }
 612     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 616     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 617     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 618     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 619     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 620   }
 621
 622   // We don't support FMA.
 623   setOperationAction(ISD::FMA, MVT::f64, Expand);
 624   setOperationAction(ISD::FMA, MVT::f32, Expand);
 625
 626   // Long double always uses X87, except f128 in MMX.
 627   if (!Subtarget->useSoftFloat()) {
 628     if (Subtarget->is64Bit() && Subtarget->hasMMX()) {
 629       addRegisterClass(MVT::f128, &X86::FR128RegClass);
 630       ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 631       setOperationAction(ISD::FABS , MVT::f128, Custom);
 632       setOperationAction(ISD::FNEG , MVT::f128, Custom);
 633       setOperationAction(ISD::FCOPYSIGN, MVT::f128, Custom);
 634     }
 635
 636     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 637     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 638     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 639     {
 640       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 641       addLegalFPImmediate(TmpFlt);  // FLD0
 642       TmpFlt.changeSign();
 643       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 644
 645       bool ignored;
 646       APFloat TmpFlt2(+1.0);
 647       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 648                       &ignored);
 649       addLegalFPImmediate(TmpFlt2);  // FLD1
 650       TmpFlt2.changeSign();
 651       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 652     }
 653
 654     if (!TM.Options.UnsafeFPMath) {
 655       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 656       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 657       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 658     }
 659
 660     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 661     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 662     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 663     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 664     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 665     setOperationAction(ISD::FMA, MVT::f80, Expand);
 666   }
 667
 668   // Always use a library call for pow.
 669   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 670   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 671   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 672
 673   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 674   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 675   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 676   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 677   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 678   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 679   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 680
 681   // First set operation action for all vector types to either promote
 682   // (for widening) or expand (for scalarization). Then we will selectively
 683   // turn on ones that can be effectively codegen'd.
 684   for (MVT VT : MVT::vector_valuetypes()) {
 685     setOperationAction(ISD::ADD , VT, Expand);
 686     setOperationAction(ISD::SUB , VT, Expand);
 687     setOperationAction(ISD::FADD, VT, Expand);
 688     setOperationAction(ISD::FNEG, VT, Expand);
 689     setOperationAction(ISD::FSUB, VT, Expand);
 690     setOperationAction(ISD::MUL , VT, Expand);
 691     setOperationAction(ISD::FMUL, VT, Expand);
 692     setOperationAction(ISD::SDIV, VT, Expand);
 693     setOperationAction(ISD::UDIV, VT, Expand);
 694     setOperationAction(ISD::FDIV, VT, Expand);
 695     setOperationAction(ISD::SREM, VT, Expand);
 696     setOperationAction(ISD::UREM, VT, Expand);
 697     setOperationAction(ISD::LOAD, VT, Expand);
 698     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 699     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 700     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 701     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 702     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 703     setOperationAction(ISD::FABS, VT, Expand);
 704     setOperationAction(ISD::FSIN, VT, Expand);
 705     setOperationAction(ISD::FSINCOS, VT, Expand);
 706     setOperationAction(ISD::FCOS, VT, Expand);
 707     setOperationAction(ISD::FSINCOS, VT, Expand);
 708     setOperationAction(ISD::FREM, VT, Expand);
 709     setOperationAction(ISD::FMA,  VT, Expand);
 710     setOperationAction(ISD::FPOWI, VT, Expand);
 711     setOperationAction(ISD::FSQRT, VT, Expand);
 712     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 713     setOperationAction(ISD::FFLOOR, VT, Expand);
 714     setOperationAction(ISD::FCEIL, VT, Expand);
 715     setOperationAction(ISD::FTRUNC, VT, Expand);
 716     setOperationAction(ISD::FRINT, VT, Expand);
 717     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 718     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 719     setOperationAction(ISD::MULHS, VT, Expand);
 720     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 721     setOperationAction(ISD::MULHU, VT, Expand);
 722     setOperationAction(ISD::SDIVREM, VT, Expand);
 723     setOperationAction(ISD::UDIVREM, VT, Expand);
 724     setOperationAction(ISD::FPOW, VT, Expand);
 725     setOperationAction(ISD::CTPOP, VT, Expand);
 726     setOperationAction(ISD::CTTZ, VT, Expand);
 727     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 728     setOperationAction(ISD::CTLZ, VT, Expand);
 729     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 730     setOperationAction(ISD::SHL, VT, Expand);
 731     setOperationAction(ISD::SRA, VT, Expand);
 732     setOperationAction(ISD::SRL, VT, Expand);
 733     setOperationAction(ISD::ROTL, VT, Expand);
 734     setOperationAction(ISD::ROTR, VT, Expand);
 735     setOperationAction(ISD::BSWAP, VT, Expand);
 736     setOperationAction(ISD::SETCC, VT, Expand);
 737     setOperationAction(ISD::FLOG, VT, Expand);
 738     setOperationAction(ISD::FLOG2, VT, Expand);
 739     setOperationAction(ISD::FLOG10, VT, Expand);
 740     setOperationAction(ISD::FEXP, VT, Expand);
 741     setOperationAction(ISD::FEXP2, VT, Expand);
 742     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 743     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 744     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 745     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 746     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 747     setOperationAction(ISD::TRUNCATE, VT, Expand);
 748     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 749     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 750     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 751     setOperationAction(ISD::VSELECT, VT, Expand);
 752     setOperationAction(ISD::SELECT_CC, VT, Expand);
 753     for (MVT InnerVT : MVT::vector_valuetypes()) {
 754       setTruncStoreAction(InnerVT, VT, Expand);
 755
 756       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 757       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 758
 759       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 760       // types, we have to deal with them whether we ask for Expansion or not.
 761       // Setting Expand causes its own optimisation problems though, so leave
 762       // them legal.
 763       if (VT.getVectorElementType() == MVT::i1)
 764         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 765
 766       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 767       // split/scalarized right now.
 768       if (VT.getVectorElementType() == MVT::f16)
 769         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 770     }
 771   }
 772
 773   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 774   // with -msoft-float, disable use of MMX as well.
 775   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 776     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 777     // No operations on x86mmx supported, everything uses intrinsics.
 778   }
 779
 780   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 781   // into smaller operations.
 782   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 783     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 784     setOperationAction(ISD::AND,                MMXTy,      Expand);
 785     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 786     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 787     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 788     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 789     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 790   }
 791   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 792
 793   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 794     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 795
 796     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 797     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 798     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 800     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 801     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 802     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 803     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 804     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 805     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 806     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 808     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 809     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 810   }
 811
 812   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 813     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 814
 815     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 816     // registers cannot be used even for integer operations.
 817     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 818     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 819     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 820     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 821
 822     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 823     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 824     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 825     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 826     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 827     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 828     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 829     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 830     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 831     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 832     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 833     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 834     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 835     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 836     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 837     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 838     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 839     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 840     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 841     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 842     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 843     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 844     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 845
 846     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 847     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 848     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 849     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 850
 851     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 852     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 853     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 854     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 855
 856     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 857     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 858     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 859     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 860     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 861
 862     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 863     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 864     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 865     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 866
 867     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 868     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 869     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 870     // ISD::CTTZ v2i64 - scalarization is faster.
 871     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 872     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 873     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 874     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 875
 876     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 877     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::VSELECT,            VT, Custom);
 881       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 882     }
 883
 884     // We support custom legalizing of sext and anyext loads for specific
 885     // memory vector types which we can load as a scalar (or sequence of
 886     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 887     // loads these must work with a single scalar load.
 888     for (MVT VT : MVT::integer_vector_valuetypes()) {
 889       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 892       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 893       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 894       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 895       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 896       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 897       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 898     }
 899
 900     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 901     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 902     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 903     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 904     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 905     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 907     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 908
 909     if (Subtarget->is64Bit()) {
 910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 912     }
 913
 914     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 915     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasAnyFMA()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1295       setOperationAction(ISD::AND,    VT, Promote);
1296       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1297       setOperationAction(ISD::OR,     VT, Promote);
1298       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1299       setOperationAction(ISD::XOR,    VT, Promote);
1300       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1301       setOperationAction(ISD::LOAD,   VT, Promote);
1302       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1303       setOperationAction(ISD::SELECT, VT, Promote);
1304       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1305     }
1306   }
1307
1308   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1309     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1310     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1311     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1312     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1313
1314     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1315     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1316     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1317
1318     for (MVT VT : MVT::fp_vector_valuetypes())
1319       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1320
1321     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1322     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1323     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1324     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1325     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1326     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1333
1334     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1335     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1336     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1337     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1338     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1339     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1340     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1341     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1342     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1343     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1346     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1347     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1348
1349     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1351     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1352     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1353     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1354     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1355     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1356
1357     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1358     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1359     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1360     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1361     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1362     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1363     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1364     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1365     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1366
1367     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1368     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1373     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1374     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1376     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1377     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1378     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1379     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1381     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1382     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1383
1384     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1385     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1386     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1387     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1388     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1389     if (Subtarget->hasVLX()){
1390       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1391       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1392       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1393       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1394       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1395
1396       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1397       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1398       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1399       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1400       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1401     } else {
1402       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1403       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1404       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1405       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1406     }
1407     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1409     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1411     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1412     if (Subtarget->hasDQI()) {
1413       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1414       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1415
1416       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1419       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1420       if (Subtarget->hasVLX()) {
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1422         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1424         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1426         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1428         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1429       }
1430     }
1431     if (Subtarget->hasVLX()) {
1432       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1436       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1439       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1440     }
1441     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1443     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1445     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1447     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1452     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1453     if (Subtarget->hasDQI()) {
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1455       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1456     }
1457     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1458     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1460     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1462     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1464     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1466     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1467
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1473
1474     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1475     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1476
1477     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1478
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1480     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1482     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1484     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1490     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1491
1492     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1498     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1499     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1500
1501     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1502     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1503
1504     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1508
1509     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1513     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1514
1515     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1516     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1517
1518     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1520     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1521     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1522     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1523     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1524
1525     if (Subtarget->hasCDI()) {
1526       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Expand);
1529       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Expand);
1530
1531       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1533       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1534       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Expand);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Expand);
1537       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Expand);
1538       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Expand);
1539
1540       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1541       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1542
1543       if (Subtarget->hasVLX()) {
1544         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1546         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1547         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1552
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1555         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1556         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1557       } else {
1558         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1560         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1561         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1564         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1565         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1566       }
1567     } // Subtarget->hasCDI()
1568
1569     if (Subtarget->hasDQI()) {
1570       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1571       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1572       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1573     }
1574     // Custom lower several nodes.
1575     for (MVT VT : MVT::vector_valuetypes()) {
1576       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1577       if (EltSize == 1) {
1578         setOperationAction(ISD::AND, VT, Legal);
1579         setOperationAction(ISD::OR,  VT, Legal);
1580         setOperationAction(ISD::XOR,  VT, Legal);
1581       }
1582       if ((VT.is128BitVector() || VT.is256BitVector()) && EltSize >= 32) {
1583         setOperationAction(ISD::MGATHER,  VT, Custom);
1584         setOperationAction(ISD::MSCATTER, VT, Custom);
1585       }
1586       // Extract subvector is special because the value type
1587       // (result) is 256/128-bit but the source is 512-bit wide.
1588       if (VT.is128BitVector() || VT.is256BitVector()) {
1589         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1590       }
1591       if (VT.getVectorElementType() == MVT::i1)
1592         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1593
1594       // Do not attempt to custom lower other non-512-bit vectors
1595       if (!VT.is512BitVector())
1596         continue;
1597
1598       if (EltSize >= 32) {
1599         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1600         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1601         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1602         setOperationAction(ISD::VSELECT,             VT, Legal);
1603         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1604         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1605         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1606         setOperationAction(ISD::MLOAD,               VT, Legal);
1607         setOperationAction(ISD::MSTORE,              VT, Legal);
1608         setOperationAction(ISD::MGATHER,  VT, Legal);
1609         setOperationAction(ISD::MSCATTER, VT, Custom);
1610       }
1611     }
1612     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1613       setOperationAction(ISD::SELECT, VT, Promote);
1614       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1615     }
1616   }// has  AVX-512
1617
1618   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1619     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1620     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1621
1622     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1623     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1624
1625     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1626     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1627     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1628     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1629     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1630     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1631     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1635     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1636     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1637     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1640     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1641     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1644     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1645     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1646     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1647     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1648     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1649     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1654     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1655     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1660     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1661     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1662     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1667
1668     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1669     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1670     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1672     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1674     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1676
1677     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1678     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1679     if (Subtarget->hasVLX())
1680       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1681
1682     if (Subtarget->hasCDI()) {
1683       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1684       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1685       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Expand);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Expand);
1687     }
1688
1689     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1690       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1691       setOperationAction(ISD::VSELECT,             VT, Legal);
1692       setOperationAction(ISD::SRL,                 VT, Custom);
1693       setOperationAction(ISD::SHL,                 VT, Custom);
1694       setOperationAction(ISD::SRA,                 VT, Custom);
1695
1696       setOperationAction(ISD::AND,    VT, Promote);
1697       AddPromotedToType (ISD::AND,    VT, MVT::v8i64);
1698       setOperationAction(ISD::OR,     VT, Promote);
1699       AddPromotedToType (ISD::OR,     VT, MVT::v8i64);
1700       setOperationAction(ISD::XOR,    VT, Promote);
1701       AddPromotedToType (ISD::XOR,    VT, MVT::v8i64);
1702     }
1703   }
1704
1705   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1706     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1707     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1708
1709     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1710     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1711     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1713     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1714     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1715     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1716     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1717     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1719     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1721
1722     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1723     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1724     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1725     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1726     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1727     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1728     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1729     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1730
1731     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1732     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1733     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1734     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1735     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1736     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1737     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1738     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1739   }
1740
1741   // We want to custom lower some of our intrinsics.
1742   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1743   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1744   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1745   if (!Subtarget->is64Bit()) {
1746     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1747     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1748   }
1749
1750   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1751   // handle type legalization for these operations here.
1752   //
1753   // FIXME: We really should do custom legalization for addition and
1754   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1755   // than generic legalization for 64-bit multiplication-with-overflow, though.
1756   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1757     if (VT == MVT::i64 && !Subtarget->is64Bit())
1758       continue;
1759     // Add/Sub/Mul with overflow operations are custom lowered.
1760     setOperationAction(ISD::SADDO, VT, Custom);
1761     setOperationAction(ISD::UADDO, VT, Custom);
1762     setOperationAction(ISD::SSUBO, VT, Custom);
1763     setOperationAction(ISD::USUBO, VT, Custom);
1764     setOperationAction(ISD::SMULO, VT, Custom);
1765     setOperationAction(ISD::UMULO, VT, Custom);
1766   }
1767
1768   if (!Subtarget->is64Bit()) {
1769     // These libcalls are not available in 32-bit.
1770     setLibcallName(RTLIB::SHL_I128, nullptr);
1771     setLibcallName(RTLIB::SRL_I128, nullptr);
1772     setLibcallName(RTLIB::SRA_I128, nullptr);
1773   }
1774
1775   // Combine sin / cos into one node or libcall if possible.
1776   if (Subtarget->hasSinCos()) {
1777     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1778     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1779     if (Subtarget->isTargetDarwin()) {
1780       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1781       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1782       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1783       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1784     }
1785   }
1786
1787   if (Subtarget->isTargetWin64()) {
1788     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1789     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1790     setOperationAction(ISD::SREM, MVT::i128, Custom);
1791     setOperationAction(ISD::UREM, MVT::i128, Custom);
1792     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1793     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1794   }
1795
1796   // We have target-specific dag combine patterns for the following nodes:
1797   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1798   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1799   setTargetDAGCombine(ISD::BITCAST);
1800   setTargetDAGCombine(ISD::VSELECT);
1801   setTargetDAGCombine(ISD::SELECT);
1802   setTargetDAGCombine(ISD::SHL);
1803   setTargetDAGCombine(ISD::SRA);
1804   setTargetDAGCombine(ISD::SRL);
1805   setTargetDAGCombine(ISD::OR);
1806   setTargetDAGCombine(ISD::AND);
1807   setTargetDAGCombine(ISD::ADD);
1808   setTargetDAGCombine(ISD::FADD);
1809   setTargetDAGCombine(ISD::FSUB);
1810   setTargetDAGCombine(ISD::FNEG);
1811   setTargetDAGCombine(ISD::FMA);
1812   setTargetDAGCombine(ISD::FMAXNUM);
1813   setTargetDAGCombine(ISD::SUB);
1814   setTargetDAGCombine(ISD::LOAD);
1815   setTargetDAGCombine(ISD::MLOAD);
1816   setTargetDAGCombine(ISD::STORE);
1817   setTargetDAGCombine(ISD::MSTORE);
1818   setTargetDAGCombine(ISD::TRUNCATE);
1819   setTargetDAGCombine(ISD::ZERO_EXTEND);
1820   setTargetDAGCombine(ISD::ANY_EXTEND);
1821   setTargetDAGCombine(ISD::SIGN_EXTEND);
1822   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1823   setTargetDAGCombine(ISD::SINT_TO_FP);
1824   setTargetDAGCombine(ISD::UINT_TO_FP);
1825   setTargetDAGCombine(ISD::SETCC);
1826   setTargetDAGCombine(ISD::BUILD_VECTOR);
1827   setTargetDAGCombine(ISD::MUL);
1828   setTargetDAGCombine(ISD::XOR);
1829   setTargetDAGCombine(ISD::MSCATTER);
1830   setTargetDAGCombine(ISD::MGATHER);
1831
1832   computeRegisterProperties(Subtarget->getRegisterInfo());
1833
1834   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1835   MaxStoresPerMemsetOptSize = 8;
1836   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1837   MaxStoresPerMemcpyOptSize = 4;
1838   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1839   MaxStoresPerMemmoveOptSize = 4;
1840   setPrefLoopAlignment(4); // 2^4 bytes.
1841
1842   // A predictable cmov does not hurt on an in-order CPU.
1843   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1844   PredictableSelectIsExpensive = !Subtarget->isAtom();
1845   EnableExtLdPromotion = true;
1846   setPrefFunctionAlignment(4); // 2^4 bytes.
1847
1848   verifyIntrinsicTables();
1849 }
1850
1851 // This has so far only been implemented for 64-bit MachO.
1852 bool X86TargetLowering::useLoadStackGuardNode() const {
1853   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1854 }
1855
1856 TargetLoweringBase::LegalizeTypeAction
1857 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1858   if (ExperimentalVectorWideningLegalization &&
1859       VT.getVectorNumElements() != 1 &&
1860       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1861     return TypeWidenVector;
1862
1863   return TargetLoweringBase::getPreferredVectorAction(VT);
1864 }
1865
1866 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1867                                           EVT VT) const {
1868   if (!VT.isVector())
1869     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1870
1871   if (VT.isSimple()) {
1872     MVT VVT = VT.getSimpleVT();
1873     const unsigned NumElts = VVT.getVectorNumElements();
1874     const MVT EltVT = VVT.getVectorElementType();
1875     if (VVT.is512BitVector()) {
1876       if (Subtarget->hasAVX512())
1877         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1878             EltVT == MVT::f32 || EltVT == MVT::f64)
1879           switch(NumElts) {
1880           case  8: return MVT::v8i1;
1881           case 16: return MVT::v16i1;
1882         }
1883       if (Subtarget->hasBWI())
1884         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1885           switch(NumElts) {
1886           case 32: return MVT::v32i1;
1887           case 64: return MVT::v64i1;
1888         }
1889     }
1890
1891     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1892       if (Subtarget->hasVLX())
1893         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1894             EltVT == MVT::f32 || EltVT == MVT::f64)
1895           switch(NumElts) {
1896           case 2: return MVT::v2i1;
1897           case 4: return MVT::v4i1;
1898           case 8: return MVT::v8i1;
1899         }
1900       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1901         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1902           switch(NumElts) {
1903           case  8: return MVT::v8i1;
1904           case 16: return MVT::v16i1;
1905           case 32: return MVT::v32i1;
1906         }
1907     }
1908   }
1909
1910   return VT.changeVectorElementTypeToInteger();
1911 }
1912
1913 /// Helper for getByValTypeAlignment to determine
1914 /// the desired ByVal argument alignment.
1915 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1916   if (MaxAlign == 16)
1917     return;
1918   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1919     if (VTy->getBitWidth() == 128)
1920       MaxAlign = 16;
1921   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1922     unsigned EltAlign = 0;
1923     getMaxByValAlign(ATy->getElementType(), EltAlign);
1924     if (EltAlign > MaxAlign)
1925       MaxAlign = EltAlign;
1926   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1927     for (auto *EltTy : STy->elements()) {
1928       unsigned EltAlign = 0;
1929       getMaxByValAlign(EltTy, EltAlign);
1930       if (EltAlign > MaxAlign)
1931         MaxAlign = EltAlign;
1932       if (MaxAlign == 16)
1933         break;
1934     }
1935   }
1936 }
1937
1938 /// Return the desired alignment for ByVal aggregate
1939 /// function arguments in the caller parameter area. For X86, aggregates
1940 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1941 /// are at 4-byte boundaries.
1942 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1943                                                   const DataLayout &DL) const {
1944   if (Subtarget->is64Bit()) {
1945     // Max of 8 and alignment of type.
1946     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1947     if (TyAlign > 8)
1948       return TyAlign;
1949     return 8;
1950   }
1951
1952   unsigned Align = 4;
1953   if (Subtarget->hasSSE1())
1954     getMaxByValAlign(Ty, Align);
1955   return Align;
1956 }
1957
1958 /// Returns the target specific optimal type for load
1959 /// and store operations as a result of memset, memcpy, and memmove
1960 /// lowering. If DstAlign is zero that means it's safe to destination
1961 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1962 /// means there isn't a need to check it against alignment requirement,
1963 /// probably because the source does not need to be loaded. If 'IsMemset' is
1964 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1965 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1966 /// source is constant so it does not need to be loaded.
1967 /// It returns EVT::Other if the type should be determined using generic
1968 /// target-independent logic.
1969 EVT
1970 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1971                                        unsigned DstAlign, unsigned SrcAlign,
1972                                        bool IsMemset, bool ZeroMemset,
1973                                        bool MemcpyStrSrc,
1974                                        MachineFunction &MF) const {
1975   const Function *F = MF.getFunction();
1976   if ((!IsMemset || ZeroMemset) &&
1977       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1978     if (Size >= 16 &&
1979         (!Subtarget->isUnalignedMem16Slow() ||
1980          ((DstAlign == 0 || DstAlign >= 16) &&
1981           (SrcAlign == 0 || SrcAlign >= 16)))) {
1982       if (Size >= 32) {
1983         // FIXME: Check if unaligned 32-byte accesses are slow.
1984         if (Subtarget->hasInt256())
1985           return MVT::v8i32;
1986         if (Subtarget->hasFp256())
1987           return MVT::v8f32;
1988       }
1989       if (Subtarget->hasSSE2())
1990         return MVT::v4i32;
1991       if (Subtarget->hasSSE1())
1992         return MVT::v4f32;
1993     } else if (!MemcpyStrSrc && Size >= 8 &&
1994                !Subtarget->is64Bit() &&
1995                Subtarget->hasSSE2()) {
1996       // Do not use f64 to lower memcpy if source is string constant. It's
1997       // better to use i32 to avoid the loads.
1998       return MVT::f64;
1999     }
2000   }
2001   // This is a compromise. If we reach here, unaligned accesses may be slow on
2002   // this target. However, creating smaller, aligned accesses could be even
2003   // slower and would certainly be a lot more code.
2004   if (Subtarget->is64Bit() && Size >= 8)
2005     return MVT::i64;
2006   return MVT::i32;
2007 }
2008
2009 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2010   if (VT == MVT::f32)
2011     return X86ScalarSSEf32;
2012   else if (VT == MVT::f64)
2013     return X86ScalarSSEf64;
2014   return true;
2015 }
2016
2017 bool
2018 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2019                                                   unsigned,
2020                                                   unsigned,
2021                                                   bool *Fast) const {
2022   if (Fast) {
2023     switch (VT.getSizeInBits()) {
2024     default:
2025       // 8-byte and under are always assumed to be fast.
2026       *Fast = true;
2027       break;
2028     case 128:
2029       *Fast = !Subtarget->isUnalignedMem16Slow();
2030       break;
2031     case 256:
2032       *Fast = !Subtarget->isUnalignedMem32Slow();
2033       break;
2034     // TODO: What about AVX-512 (512-bit) accesses?
2035     }
2036   }
2037   // Misaligned accesses of any size are always allowed.
2038   return true;
2039 }
2040
2041 /// Return the entry encoding for a jump table in the
2042 /// current function.  The returned value is a member of the
2043 /// MachineJumpTableInfo::JTEntryKind enum.
2044 unsigned X86TargetLowering::getJumpTableEncoding() const {
2045   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2046   // symbol.
2047   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2048       Subtarget->isPICStyleGOT())
2049     return MachineJumpTableInfo::EK_Custom32;
2050
2051   // Otherwise, use the normal jump table encoding heuristics.
2052   return TargetLowering::getJumpTableEncoding();
2053 }
2054
2055 bool X86TargetLowering::useSoftFloat() const {
2056   return Subtarget->useSoftFloat();
2057 }
2058
2059 const MCExpr *
2060 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2061                                              const MachineBasicBlock *MBB,
2062                                              unsigned uid,MCContext &Ctx) const{
2063   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2064          Subtarget->isPICStyleGOT());
2065   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2066   // entries.
2067   return MCSymbolRefExpr::create(MBB->getSymbol(),
2068                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2069 }
2070
2071 /// Returns relocation base for the given PIC jumptable.
2072 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2073                                                     SelectionDAG &DAG) const {
2074   if (!Subtarget->is64Bit())
2075     // This doesn't have SDLoc associated with it, but is not really the
2076     // same as a Register.
2077     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2078                        getPointerTy(DAG.getDataLayout()));
2079   return Table;
2080 }
2081
2082 /// This returns the relocation base for the given PIC jumptable,
2083 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2084 const MCExpr *X86TargetLowering::
2085 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2086                              MCContext &Ctx) const {
2087   // X86-64 uses RIP relative addressing based on the jump table label.
2088   if (Subtarget->isPICStyleRIPRel())
2089     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2090
2091   // Otherwise, the reference is relative to the PIC base.
2092   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2093 }
2094
2095 std::pair<const TargetRegisterClass *, uint8_t>
2096 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2097                                            MVT VT) const {
2098   const TargetRegisterClass *RRC = nullptr;
2099   uint8_t Cost = 1;
2100   switch (VT.SimpleTy) {
2101   default:
2102     return TargetLowering::findRepresentativeClass(TRI, VT);
2103   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2104     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2105     break;
2106   case MVT::x86mmx:
2107     RRC = &X86::VR64RegClass;
2108     break;
2109   case MVT::f32: case MVT::f64:
2110   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2111   case MVT::v4f32: case MVT::v2f64:
2112   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2113   case MVT::v4f64:
2114     RRC = &X86::VR128RegClass;
2115     break;
2116   }
2117   return std::make_pair(RRC, Cost);
2118 }
2119
2120 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2121                                                unsigned &Offset) const {
2122   if (!Subtarget->isTargetLinux())
2123     return false;
2124
2125   if (Subtarget->is64Bit()) {
2126     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2127     Offset = 0x28;
2128     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2129       AddressSpace = 256;
2130     else
2131       AddressSpace = 257;
2132   } else {
2133     // %gs:0x14 on i386
2134     Offset = 0x14;
2135     AddressSpace = 256;
2136   }
2137   return true;
2138 }
2139
2140 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2141   if (!Subtarget->isTargetAndroid())
2142     return TargetLowering::getSafeStackPointerLocation(IRB);
2143
2144   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2145   // definition of TLS_SLOT_SAFESTACK in
2146   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2147   unsigned AddressSpace, Offset;
2148   if (Subtarget->is64Bit()) {
2149     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2150     Offset = 0x48;
2151     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2152       AddressSpace = 256;
2153     else
2154       AddressSpace = 257;
2155   } else {
2156     // %gs:0x24 on i386
2157     Offset = 0x24;
2158     AddressSpace = 256;
2159   }
2160
2161   return ConstantExpr::getIntToPtr(
2162       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2163       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2164 }
2165
2166 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2167                                             unsigned DestAS) const {
2168   assert(SrcAS != DestAS && "Expected different address spaces!");
2169
2170   return SrcAS < 256 && DestAS < 256;
2171 }
2172
2173 //===----------------------------------------------------------------------===//
2174 //               Return Value Calling Convention Implementation
2175 //===----------------------------------------------------------------------===//
2176
2177 #include "X86GenCallingConv.inc"
2178
2179 bool X86TargetLowering::CanLowerReturn(
2180     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2181     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2182   SmallVector<CCValAssign, 16> RVLocs;
2183   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2184   return CCInfo.CheckReturn(Outs, RetCC_X86);
2185 }
2186
2187 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2188   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2189   return ScratchRegs;
2190 }
2191
2192 SDValue
2193 X86TargetLowering::LowerReturn(SDValue Chain,
2194                                CallingConv::ID CallConv, bool isVarArg,
2195                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2196                                const SmallVectorImpl<SDValue> &OutVals,
2197                                SDLoc dl, SelectionDAG &DAG) const {
2198   MachineFunction &MF = DAG.getMachineFunction();
2199   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2200
2201   if (CallConv == CallingConv::X86_INTR && !Outs.empty())
2202     report_fatal_error("X86 interrupts may not return any value");
2203
2204   SmallVector<CCValAssign, 16> RVLocs;
2205   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2206   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2207
2208   SDValue Flag;
2209   SmallVector<SDValue, 6> RetOps;
2210   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2211   // Operand #1 = Bytes To Pop
2212   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2213                    MVT::i16));
2214
2215   // Copy the result values into the output registers.
2216   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2217     CCValAssign &VA = RVLocs[i];
2218     assert(VA.isRegLoc() && "Can only return in registers!");
2219     SDValue ValToCopy = OutVals[i];
2220     EVT ValVT = ValToCopy.getValueType();
2221
2222     // Promote values to the appropriate types.
2223     if (VA.getLocInfo() == CCValAssign::SExt)
2224       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2225     else if (VA.getLocInfo() == CCValAssign::ZExt)
2226       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2227     else if (VA.getLocInfo() == CCValAssign::AExt) {
2228       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2229         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2230       else
2231         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2232     }
2233     else if (VA.getLocInfo() == CCValAssign::BCvt)
2234       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2235
2236     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2237            "Unexpected FP-extend for return value.");
2238
2239     // If this is x86-64, and we disabled SSE, we can't return FP values,
2240     // or SSE or MMX vectors.
2241     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2242          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2243           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2244       report_fatal_error("SSE register return with SSE disabled");
2245     }
2246     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2247     // llvm-gcc has never done it right and no one has noticed, so this
2248     // should be OK for now.
2249     if (ValVT == MVT::f64 &&
2250         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2251       report_fatal_error("SSE2 register return with SSE2 disabled");
2252
2253     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2254     // the RET instruction and handled by the FP Stackifier.
2255     if (VA.getLocReg() == X86::FP0 ||
2256         VA.getLocReg() == X86::FP1) {
2257       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2258       // change the value to the FP stack register class.
2259       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2260         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2261       RetOps.push_back(ValToCopy);
2262       // Don't emit a copytoreg.
2263       continue;
2264     }
2265
2266     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2267     // which is returned in RAX / RDX.
2268     if (Subtarget->is64Bit()) {
2269       if (ValVT == MVT::x86mmx) {
2270         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2271           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2272           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2273                                   ValToCopy);
2274           // If we don't have SSE2 available, convert to v4f32 so the generated
2275           // register is legal.
2276           if (!Subtarget->hasSSE2())
2277             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2278         }
2279       }
2280     }
2281
2282     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2283     Flag = Chain.getValue(1);
2284     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2285   }
2286
2287   // All x86 ABIs require that for returning structs by value we copy
2288   // the sret argument into %rax/%eax (depending on ABI) for the return.
2289   // We saved the argument into a virtual register in the entry block,
2290   // so now we copy the value out and into %rax/%eax.
2291   //
2292   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2293   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2294   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2295   // either case FuncInfo->setSRetReturnReg() will have been called.
2296   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2297     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2298                                      getPointerTy(MF.getDataLayout()));
2299
2300     unsigned RetValReg
2301         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2302           X86::RAX : X86::EAX;
2303     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2304     Flag = Chain.getValue(1);
2305
2306     // RAX/EAX now acts like a return value.
2307     RetOps.push_back(
2308         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2309   }
2310
2311   RetOps[0] = Chain;  // Update chain.
2312
2313   // Add the flag if we have it.
2314   if (Flag.getNode())
2315     RetOps.push_back(Flag);
2316
2317   X86ISD::NodeType opcode = X86ISD::RET_FLAG;
2318   if (CallConv == CallingConv::X86_INTR)
2319     opcode = X86ISD::IRET;
2320   return DAG.getNode(opcode, dl, MVT::Other, RetOps);
2321 }
2322
2323 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2324   if (N->getNumValues() != 1)
2325     return false;
2326   if (!N->hasNUsesOfValue(1, 0))
2327     return false;
2328
2329   SDValue TCChain = Chain;
2330   SDNode *Copy = *N->use_begin();
2331   if (Copy->getOpcode() == ISD::CopyToReg) {
2332     // If the copy has a glue operand, we conservatively assume it isn't safe to
2333     // perform a tail call.
2334     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2335       return false;
2336     TCChain = Copy->getOperand(0);
2337   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2338     return false;
2339
2340   bool HasRet = false;
2341   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2342        UI != UE; ++UI) {
2343     if (UI->getOpcode() != X86ISD::RET_FLAG)
2344       return false;
2345     // If we are returning more than one value, we can definitely
2346     // not make a tail call see PR19530
2347     if (UI->getNumOperands() > 4)
2348       return false;
2349     if (UI->getNumOperands() == 4 &&
2350         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2351       return false;
2352     HasRet = true;
2353   }
2354
2355   if (!HasRet)
2356     return false;
2357
2358   Chain = TCChain;
2359   return true;
2360 }
2361
2362 EVT
2363 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2364                                             ISD::NodeType ExtendKind) const {
2365   MVT ReturnMVT;
2366   // TODO: Is this also valid on 32-bit?
2367   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2368     ReturnMVT = MVT::i8;
2369   else
2370     ReturnMVT = MVT::i32;
2371
2372   EVT MinVT = getRegisterType(Context, ReturnMVT);
2373   return VT.bitsLT(MinVT) ? MinVT : VT;
2374 }
2375
2376 /// Lower the result values of a call into the
2377 /// appropriate copies out of appropriate physical registers.
2378 ///
2379 SDValue
2380 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2381                                    CallingConv::ID CallConv, bool isVarArg,
2382                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2383                                    SDLoc dl, SelectionDAG &DAG,
2384                                    SmallVectorImpl<SDValue> &InVals) const {
2385
2386   // Assign locations to each value returned by this call.
2387   SmallVector<CCValAssign, 16> RVLocs;
2388   bool Is64Bit = Subtarget->is64Bit();
2389   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2390                  *DAG.getContext());
2391   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2392
2393   // Copy all of the result registers out of their specified physreg.
2394   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2395     CCValAssign &VA = RVLocs[i];
2396     EVT CopyVT = VA.getLocVT();
2397
2398     // If this is x86-64, and we disabled SSE, we can't return FP values
2399     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64 || CopyVT == MVT::f128) &&
2400         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2401       report_fatal_error("SSE register return with SSE disabled");
2402     }
2403
2404     // If we prefer to use the value in xmm registers, copy it out as f80 and
2405     // use a truncate to move it from fp stack reg to xmm reg.
2406     bool RoundAfterCopy = false;
2407     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2408         isScalarFPTypeInSSEReg(VA.getValVT())) {
2409       CopyVT = MVT::f80;
2410       RoundAfterCopy = (CopyVT != VA.getLocVT());
2411     }
2412
2413     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2414                                CopyVT, InFlag).getValue(1);
2415     SDValue Val = Chain.getValue(0);
2416
2417     if (RoundAfterCopy)
2418       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2419                         // This truncation won't change the value.
2420                         DAG.getIntPtrConstant(1, dl));
2421
2422     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2423       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2424
2425     InFlag = Chain.getValue(2);
2426     InVals.push_back(Val);
2427   }
2428
2429   return Chain;
2430 }
2431
2432 //===----------------------------------------------------------------------===//
2433 //                C & StdCall & Fast Calling Convention implementation
2434 //===----------------------------------------------------------------------===//
2435 //  StdCall calling convention seems to be standard for many Windows' API
2436 //  routines and around. It differs from C calling convention just a little:
2437 //  callee should clean up the stack, not caller. Symbols should be also
2438 //  decorated in some fancy way :) It doesn't support any vector arguments.
2439 //  For info on fast calling convention see Fast Calling Convention (tail call)
2440 //  implementation LowerX86_32FastCCCallTo.
2441
2442 /// CallIsStructReturn - Determines whether a call uses struct return
2443 /// semantics.
2444 enum StructReturnType {
2445   NotStructReturn,
2446   RegStructReturn,
2447   StackStructReturn
2448 };
2449 static StructReturnType
2450 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs, bool IsMCU) {
2451   if (Outs.empty())
2452     return NotStructReturn;
2453
2454   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2455   if (!Flags.isSRet())
2456     return NotStructReturn;
2457   if (Flags.isInReg() || IsMCU)
2458     return RegStructReturn;
2459   return StackStructReturn;
2460 }
2461
2462 /// Determines whether a function uses struct return semantics.
2463 static StructReturnType
2464 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins, bool IsMCU) {
2465   if (Ins.empty())
2466     return NotStructReturn;
2467
2468   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2469   if (!Flags.isSRet())
2470     return NotStructReturn;
2471   if (Flags.isInReg() || IsMCU)
2472     return RegStructReturn;
2473   return StackStructReturn;
2474 }
2475
2476 /// Make a copy of an aggregate at address specified by "Src" to address
2477 /// "Dst" with size and alignment information specified by the specific
2478 /// parameter attribute. The copy will be passed as a byval function parameter.
2479 static SDValue
2480 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2481                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2482                           SDLoc dl) {
2483   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2484
2485   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2486                        /*isVolatile*/false, /*AlwaysInline=*/true,
2487                        /*isTailCall*/false,
2488                        MachinePointerInfo(), MachinePointerInfo());
2489 }
2490
2491 /// Return true if the calling convention is one that we can guarantee TCO for.
2492 static bool canGuaranteeTCO(CallingConv::ID CC) {
2493   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2494           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2495 }
2496
2497 /// Return true if we might ever do TCO for calls with this calling convention.
2498 static bool mayTailCallThisCC(CallingConv::ID CC) {
2499   switch (CC) {
2500   // C calling conventions:
2501   case CallingConv::C:
2502   case CallingConv::X86_64_Win64:
2503   case CallingConv::X86_64_SysV:
2504   // Callee pop conventions:
2505   case CallingConv::X86_ThisCall:
2506   case CallingConv::X86_StdCall:
2507   case CallingConv::X86_VectorCall:
2508   case CallingConv::X86_FastCall:
2509     return true;
2510   default:
2511     return canGuaranteeTCO(CC);
2512   }
2513 }
2514
2515 /// Return true if the function is being made into a tailcall target by
2516 /// changing its ABI.
2517 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2518   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2519 }
2520
2521 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2522   auto Attr =
2523       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2524   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2525     return false;
2526
2527   CallSite CS(CI);
2528   CallingConv::ID CalleeCC = CS.getCallingConv();
2529   if (!mayTailCallThisCC(CalleeCC))
2530     return false;
2531
2532   return true;
2533 }
2534
2535 SDValue
2536 X86TargetLowering::LowerMemArgument(SDValue Chain,
2537                                     CallingConv::ID CallConv,
2538                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2539                                     SDLoc dl, SelectionDAG &DAG,
2540                                     const CCValAssign &VA,
2541                                     MachineFrameInfo *MFI,
2542                                     unsigned i) const {
2543   // Create the nodes corresponding to a load from this parameter slot.
2544   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2545   bool AlwaysUseMutable = shouldGuaranteeTCO(
2546       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2547   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2548   EVT ValVT;
2549
2550   // If value is passed by pointer we have address passed instead of the value
2551   // itself.
2552   bool ExtendedInMem = VA.isExtInLoc() &&
2553     VA.getValVT().getScalarType() == MVT::i1;
2554
2555   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2556     ValVT = VA.getLocVT();
2557   else
2558     ValVT = VA.getValVT();
2559
2560   // Calculate SP offset of interrupt parameter, re-arrange the slot normally
2561   // taken by a return address.
2562   int Offset = 0;
2563   if (CallConv == CallingConv::X86_INTR) {
2564     const X86Subtarget& Subtarget =
2565         static_cast<const X86Subtarget&>(DAG.getSubtarget());
2566     // X86 interrupts may take one or two arguments.
2567     // On the stack there will be no return address as in regular call.
2568     // Offset of last argument need to be set to -4/-8 bytes.
2569     // Where offset of the first argument out of two, should be set to 0 bytes.
2570     Offset = (Subtarget.is64Bit() ? 8 : 4) * ((i + 1) % Ins.size() - 1);
2571   }
2572
2573   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2574   // changed with more analysis.
2575   // In case of tail call optimization mark all arguments mutable. Since they
2576   // could be overwritten by lowering of arguments in case of a tail call.
2577   if (Flags.isByVal()) {
2578     unsigned Bytes = Flags.getByValSize();
2579     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2580     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2581     // Adjust SP offset of interrupt parameter.
2582     if (CallConv == CallingConv::X86_INTR) {
2583       MFI->setObjectOffset(FI, Offset);
2584     }
2585     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2586   } else {
2587     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2588                                     VA.getLocMemOffset(), isImmutable);
2589     // Adjust SP offset of interrupt parameter.
2590     if (CallConv == CallingConv::X86_INTR) {
2591       MFI->setObjectOffset(FI, Offset);
2592     }
2593
2594     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2595     SDValue Val = DAG.getLoad(
2596         ValVT, dl, Chain, FIN,
2597         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2598         false, false, 0);
2599     return ExtendedInMem ?
2600       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2601   }
2602 }
2603
2604 // FIXME: Get this from tablegen.
2605 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2606                                                 const X86Subtarget *Subtarget) {
2607   assert(Subtarget->is64Bit());
2608
2609   if (Subtarget->isCallingConvWin64(CallConv)) {
2610     static const MCPhysReg GPR64ArgRegsWin64[] = {
2611       X86::RCX, X86::RDX, X86::R8,  X86::R9
2612     };
2613     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2614   }
2615
2616   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2617     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2618   };
2619   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2620 }
2621
2622 // FIXME: Get this from tablegen.
2623 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2624                                                 CallingConv::ID CallConv,
2625                                                 const X86Subtarget *Subtarget) {
2626   assert(Subtarget->is64Bit());
2627   if (Subtarget->isCallingConvWin64(CallConv)) {
2628     // The XMM registers which might contain var arg parameters are shadowed
2629     // in their paired GPR.  So we only need to save the GPR to their home
2630     // slots.
2631     // TODO: __vectorcall will change this.
2632     return None;
2633   }
2634
2635   const Function *Fn = MF.getFunction();
2636   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2637   bool isSoftFloat = Subtarget->useSoftFloat();
2638   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2639          "SSE register cannot be used when SSE is disabled!");
2640   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2641     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2642     // registers.
2643     return None;
2644
2645   static const MCPhysReg XMMArgRegs64Bit[] = {
2646     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2647     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2648   };
2649   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2650 }
2651
2652 SDValue X86TargetLowering::LowerFormalArguments(
2653     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2654     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2655     SmallVectorImpl<SDValue> &InVals) const {
2656   MachineFunction &MF = DAG.getMachineFunction();
2657   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2658   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2659
2660   const Function* Fn = MF.getFunction();
2661   if (Fn->hasExternalLinkage() &&
2662       Subtarget->isTargetCygMing() &&
2663       Fn->getName() == "main")
2664     FuncInfo->setForceFramePointer(true);
2665
2666   MachineFrameInfo *MFI = MF.getFrameInfo();
2667   bool Is64Bit = Subtarget->is64Bit();
2668   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2669
2670   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2671          "Var args not supported with calling convention fastcc, ghc or hipe");
2672
2673   if (CallConv == CallingConv::X86_INTR) {
2674     bool isLegal = Ins.size() == 1 ||
2675                    (Ins.size() == 2 && ((Is64Bit && Ins[1].VT == MVT::i64) ||
2676                                         (!Is64Bit && Ins[1].VT == MVT::i32)));
2677     if (!isLegal)
2678       report_fatal_error("X86 interrupts may take one or two arguments");
2679   }
2680
2681   // Assign locations to all of the incoming arguments.
2682   SmallVector<CCValAssign, 16> ArgLocs;
2683   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2684
2685   // Allocate shadow area for Win64
2686   if (IsWin64)
2687     CCInfo.AllocateStack(32, 8);
2688
2689   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2690
2691   unsigned LastVal = ~0U;
2692   SDValue ArgValue;
2693   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2694     CCValAssign &VA = ArgLocs[i];
2695     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2696     // places.
2697     assert(VA.getValNo() != LastVal &&
2698            "Don't support value assigned to multiple locs yet");
2699     (void)LastVal;
2700     LastVal = VA.getValNo();
2701
2702     if (VA.isRegLoc()) {
2703       EVT RegVT = VA.getLocVT();
2704       const TargetRegisterClass *RC;
2705       if (RegVT == MVT::i32)
2706         RC = &X86::GR32RegClass;
2707       else if (Is64Bit && RegVT == MVT::i64)
2708         RC = &X86::GR64RegClass;
2709       else if (RegVT == MVT::f32)
2710         RC = &X86::FR32RegClass;
2711       else if (RegVT == MVT::f64)
2712         RC = &X86::FR64RegClass;
2713       else if (RegVT == MVT::f128)
2714         RC = &X86::FR128RegClass;
2715       else if (RegVT.is512BitVector())
2716         RC = &X86::VR512RegClass;
2717       else if (RegVT.is256BitVector())
2718         RC = &X86::VR256RegClass;
2719       else if (RegVT.is128BitVector())
2720         RC = &X86::VR128RegClass;
2721       else if (RegVT == MVT::x86mmx)
2722         RC = &X86::VR64RegClass;
2723       else if (RegVT == MVT::i1)
2724         RC = &X86::VK1RegClass;
2725       else if (RegVT == MVT::v8i1)
2726         RC = &X86::VK8RegClass;
2727       else if (RegVT == MVT::v16i1)
2728         RC = &X86::VK16RegClass;
2729       else if (RegVT == MVT::v32i1)
2730         RC = &X86::VK32RegClass;
2731       else if (RegVT == MVT::v64i1)
2732         RC = &X86::VK64RegClass;
2733       else
2734         llvm_unreachable("Unknown argument type!");
2735
2736       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2737       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2738
2739       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2740       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2741       // right size.
2742       if (VA.getLocInfo() == CCValAssign::SExt)
2743         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2744                                DAG.getValueType(VA.getValVT()));
2745       else if (VA.getLocInfo() == CCValAssign::ZExt)
2746         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2747                                DAG.getValueType(VA.getValVT()));
2748       else if (VA.getLocInfo() == CCValAssign::BCvt)
2749         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2750
2751       if (VA.isExtInLoc()) {
2752         // Handle MMX values passed in XMM regs.
2753         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2754           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2755         else
2756           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2757       }
2758     } else {
2759       assert(VA.isMemLoc());
2760       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2761     }
2762
2763     // If value is passed via pointer - do a load.
2764     if (VA.getLocInfo() == CCValAssign::Indirect)
2765       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2766                              MachinePointerInfo(), false, false, false, 0);
2767
2768     InVals.push_back(ArgValue);
2769   }
2770
2771   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2772     // All x86 ABIs require that for returning structs by value we copy the
2773     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2774     // the argument into a virtual register so that we can access it from the
2775     // return points.
2776     if (Ins[i].Flags.isSRet()) {
2777       unsigned Reg = FuncInfo->getSRetReturnReg();
2778       if (!Reg) {
2779         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2780         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2781         FuncInfo->setSRetReturnReg(Reg);
2782       }
2783       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2784       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2785       break;
2786     }
2787   }
2788
2789   unsigned StackSize = CCInfo.getNextStackOffset();
2790   // Align stack specially for tail calls.
2791   if (shouldGuaranteeTCO(CallConv,
2792                          MF.getTarget().Options.GuaranteedTailCallOpt))
2793     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2794
2795   // If the function takes variable number of arguments, make a frame index for
2796   // the start of the first vararg value... for expansion of llvm.va_start. We
2797   // can skip this if there are no va_start calls.
2798   if (MFI->hasVAStart() &&
2799       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2800                    CallConv != CallingConv::X86_ThisCall))) {
2801     FuncInfo->setVarArgsFrameIndex(
2802         MFI->CreateFixedObject(1, StackSize, true));
2803   }
2804
2805   // Figure out if XMM registers are in use.
2806   assert(!(Subtarget->useSoftFloat() &&
2807            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2808          "SSE register cannot be used when SSE is disabled!");
2809
2810   // 64-bit calling conventions support varargs and register parameters, so we
2811   // have to do extra work to spill them in the prologue.
2812   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2813     // Find the first unallocated argument registers.
2814     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2815     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2816     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2817     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2818     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2819            "SSE register cannot be used when SSE is disabled!");
2820
2821     // Gather all the live in physical registers.
2822     SmallVector<SDValue, 6> LiveGPRs;
2823     SmallVector<SDValue, 8> LiveXMMRegs;
2824     SDValue ALVal;
2825     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2826       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2827       LiveGPRs.push_back(
2828           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2829     }
2830     if (!ArgXMMs.empty()) {
2831       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2832       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2833       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2834         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2835         LiveXMMRegs.push_back(
2836             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2837       }
2838     }
2839
2840     if (IsWin64) {
2841       // Get to the caller-allocated home save location.  Add 8 to account
2842       // for the return address.
2843       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2844       FuncInfo->setRegSaveFrameIndex(
2845           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2846       // Fixup to set vararg frame on shadow area (4 x i64).
2847       if (NumIntRegs < 4)
2848         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2849     } else {
2850       // For X86-64, if there are vararg parameters that are passed via
2851       // registers, then we must store them to their spots on the stack so
2852       // they may be loaded by deferencing the result of va_next.
2853       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2854       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2855       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2856           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2857     }
2858
2859     // Store the integer parameter registers.
2860     SmallVector<SDValue, 8> MemOps;
2861     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2862                                       getPointerTy(DAG.getDataLayout()));
2863     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2864     for (SDValue Val : LiveGPRs) {
2865       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2866                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2867       SDValue Store =
2868           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2869                        MachinePointerInfo::getFixedStack(
2870                            DAG.getMachineFunction(),
2871                            FuncInfo->getRegSaveFrameIndex(), Offset),
2872                        false, false, 0);
2873       MemOps.push_back(Store);
2874       Offset += 8;
2875     }
2876
2877     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2878       // Now store the XMM (fp + vector) parameter registers.
2879       SmallVector<SDValue, 12> SaveXMMOps;
2880       SaveXMMOps.push_back(Chain);
2881       SaveXMMOps.push_back(ALVal);
2882       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2883                              FuncInfo->getRegSaveFrameIndex(), dl));
2884       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2885                              FuncInfo->getVarArgsFPOffset(), dl));
2886       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2887                         LiveXMMRegs.end());
2888       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2889                                    MVT::Other, SaveXMMOps));
2890     }
2891
2892     if (!MemOps.empty())
2893       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2894   }
2895
2896   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2897     // Find the largest legal vector type.
2898     MVT VecVT = MVT::Other;
2899     // FIXME: Only some x86_32 calling conventions support AVX512.
2900     if (Subtarget->hasAVX512() &&
2901         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2902                      CallConv == CallingConv::Intel_OCL_BI)))
2903       VecVT = MVT::v16f32;
2904     else if (Subtarget->hasAVX())
2905       VecVT = MVT::v8f32;
2906     else if (Subtarget->hasSSE2())
2907       VecVT = MVT::v4f32;
2908
2909     // We forward some GPRs and some vector types.
2910     SmallVector<MVT, 2> RegParmTypes;
2911     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2912     RegParmTypes.push_back(IntVT);
2913     if (VecVT != MVT::Other)
2914       RegParmTypes.push_back(VecVT);
2915
2916     // Compute the set of forwarded registers. The rest are scratch.
2917     SmallVectorImpl<ForwardedRegister> &Forwards =
2918         FuncInfo->getForwardedMustTailRegParms();
2919     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2920
2921     // Conservatively forward AL on x86_64, since it might be used for varargs.
2922     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2923       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2924       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2925     }
2926
2927     // Copy all forwards from physical to virtual registers.
2928     for (ForwardedRegister &F : Forwards) {
2929       // FIXME: Can we use a less constrained schedule?
2930       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2931       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2932       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2933     }
2934   }
2935
2936   // Some CCs need callee pop.
2937   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2938                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2939     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2940   } else if (CallConv == CallingConv::X86_INTR && Ins.size() == 2) {
2941     // X86 interrupts must pop the error code if present
2942     FuncInfo->setBytesToPopOnReturn(Is64Bit ? 8 : 4);
2943   } else {
2944     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2945     // If this is an sret function, the return should pop the hidden pointer.
2946     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2947         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2948         argsAreStructReturn(Ins, Subtarget->isTargetMCU()) == StackStructReturn)
2949       FuncInfo->setBytesToPopOnReturn(4);
2950   }
2951
2952   if (!Is64Bit) {
2953     // RegSaveFrameIndex is X86-64 only.
2954     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2955     if (CallConv == CallingConv::X86_FastCall ||
2956         CallConv == CallingConv::X86_ThisCall)
2957       // fastcc functions can't have varargs.
2958       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2959   }
2960
2961   FuncInfo->setArgumentStackSize(StackSize);
2962
2963   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2964     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2965     if (Personality == EHPersonality::CoreCLR) {
2966       assert(Is64Bit);
2967       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2968       // that we'd prefer this slot be allocated towards the bottom of the frame
2969       // (i.e. near the stack pointer after allocating the frame).  Every
2970       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2971       // offset from the bottom of this and each funclet's frame must be the
2972       // same, so the size of funclets' (mostly empty) frames is dictated by
2973       // how far this slot is from the bottom (since they allocate just enough
2974       // space to accomodate holding this slot at the correct offset).
2975       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2976       EHInfo->PSPSymFrameIdx = PSPSymFI;
2977     }
2978   }
2979
2980   return Chain;
2981 }
2982
2983 SDValue
2984 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2985                                     SDValue StackPtr, SDValue Arg,
2986                                     SDLoc dl, SelectionDAG &DAG,
2987                                     const CCValAssign &VA,
2988                                     ISD::ArgFlagsTy Flags) const {
2989   unsigned LocMemOffset = VA.getLocMemOffset();
2990   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2991   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2992                        StackPtr, PtrOff);
2993   if (Flags.isByVal())
2994     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2995
2996   return DAG.getStore(
2997       Chain, dl, Arg, PtrOff,
2998       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2999       false, false, 0);
3000 }
3001
3002 /// Emit a load of return address if tail call
3003 /// optimization is performed and it is required.
3004 SDValue
3005 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
3006                                            SDValue &OutRetAddr, SDValue Chain,
3007                                            bool IsTailCall, bool Is64Bit,
3008                                            int FPDiff, SDLoc dl) const {
3009   // Adjust the Return address stack slot.
3010   EVT VT = getPointerTy(DAG.getDataLayout());
3011   OutRetAddr = getReturnAddressFrameIndex(DAG);
3012
3013   // Load the "old" Return address.
3014   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
3015                            false, false, false, 0);
3016   return SDValue(OutRetAddr.getNode(), 1);
3017 }
3018
3019 /// Emit a store of the return address if tail call
3020 /// optimization is performed and it is required (FPDiff!=0).
3021 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
3022                                         SDValue Chain, SDValue RetAddrFrIdx,
3023                                         EVT PtrVT, unsigned SlotSize,
3024                                         int FPDiff, SDLoc dl) {
3025   // Store the return address to the appropriate stack slot.
3026   if (!FPDiff) return Chain;
3027   // Calculate the new stack slot for the return address.
3028   int NewReturnAddrFI =
3029     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
3030                                          false);
3031   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
3032   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
3033                        MachinePointerInfo::getFixedStack(
3034                            DAG.getMachineFunction(), NewReturnAddrFI),
3035                        false, false, 0);
3036   return Chain;
3037 }
3038
3039 /// Returns a vector_shuffle mask for an movs{s|d}, movd
3040 /// operation of specified width.
3041 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
3042                        SDValue V2) {
3043   unsigned NumElems = VT.getVectorNumElements();
3044   SmallVector<int, 8> Mask;
3045   Mask.push_back(NumElems);
3046   for (unsigned i = 1; i != NumElems; ++i)
3047     Mask.push_back(i);
3048   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3049 }
3050
3051 SDValue
3052 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3053                              SmallVectorImpl<SDValue> &InVals) const {
3054   SelectionDAG &DAG                     = CLI.DAG;
3055   SDLoc &dl                             = CLI.DL;
3056   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3057   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3058   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3059   SDValue Chain                         = CLI.Chain;
3060   SDValue Callee                        = CLI.Callee;
3061   CallingConv::ID CallConv              = CLI.CallConv;
3062   bool &isTailCall                      = CLI.IsTailCall;
3063   bool isVarArg                         = CLI.IsVarArg;
3064
3065   MachineFunction &MF = DAG.getMachineFunction();
3066   bool Is64Bit        = Subtarget->is64Bit();
3067   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3068   StructReturnType SR = callIsStructReturn(Outs, Subtarget->isTargetMCU());
3069   bool IsSibcall      = false;
3070   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3071   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3072
3073   if (CallConv == CallingConv::X86_INTR)
3074     report_fatal_error("X86 interrupts may not be called directly");
3075
3076   if (Attr.getValueAsString() == "true")
3077     isTailCall = false;
3078
3079   if (Subtarget->isPICStyleGOT() &&
3080       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3081     // If we are using a GOT, disable tail calls to external symbols with
3082     // default visibility. Tail calling such a symbol requires using a GOT
3083     // relocation, which forces early binding of the symbol. This breaks code
3084     // that require lazy function symbol resolution. Using musttail or
3085     // GuaranteedTailCallOpt will override this.
3086     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3087     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3088                G->getGlobal()->hasDefaultVisibility()))
3089       isTailCall = false;
3090   }
3091
3092   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3093   if (IsMustTail) {
3094     // Force this to be a tail call.  The verifier rules are enough to ensure
3095     // that we can lower this successfully without moving the return address
3096     // around.
3097     isTailCall = true;
3098   } else if (isTailCall) {
3099     // Check if it's really possible to do a tail call.
3100     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3101                     isVarArg, SR != NotStructReturn,
3102                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3103                     Outs, OutVals, Ins, DAG);
3104
3105     // Sibcalls are automatically detected tailcalls which do not require
3106     // ABI changes.
3107     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3108       IsSibcall = true;
3109
3110     if (isTailCall)
3111       ++NumTailCalls;
3112   }
3113
3114   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3115          "Var args not supported with calling convention fastcc, ghc or hipe");
3116
3117   // Analyze operands of the call, assigning locations to each operand.
3118   SmallVector<CCValAssign, 16> ArgLocs;
3119   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3120
3121   // Allocate shadow area for Win64
3122   if (IsWin64)
3123     CCInfo.AllocateStack(32, 8);
3124
3125   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3126
3127   // Get a count of how many bytes are to be pushed on the stack.
3128   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3129   if (IsSibcall)
3130     // This is a sibcall. The memory operands are available in caller's
3131     // own caller's stack.
3132     NumBytes = 0;
3133   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3134            canGuaranteeTCO(CallConv))
3135     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3136
3137   int FPDiff = 0;
3138   if (isTailCall && !IsSibcall && !IsMustTail) {
3139     // Lower arguments at fp - stackoffset + fpdiff.
3140     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3141
3142     FPDiff = NumBytesCallerPushed - NumBytes;
3143
3144     // Set the delta of movement of the returnaddr stackslot.
3145     // But only set if delta is greater than previous delta.
3146     if (FPDiff < X86Info->getTCReturnAddrDelta())
3147       X86Info->setTCReturnAddrDelta(FPDiff);
3148   }
3149
3150   unsigned NumBytesToPush = NumBytes;
3151   unsigned NumBytesToPop = NumBytes;
3152
3153   // If we have an inalloca argument, all stack space has already been allocated
3154   // for us and be right at the top of the stack.  We don't support multiple
3155   // arguments passed in memory when using inalloca.
3156   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3157     NumBytesToPush = 0;
3158     if (!ArgLocs.back().isMemLoc())
3159       report_fatal_error("cannot use inalloca attribute on a register "
3160                          "parameter");
3161     if (ArgLocs.back().getLocMemOffset() != 0)
3162       report_fatal_error("any parameter with the inalloca attribute must be "
3163                          "the only memory argument");
3164   }
3165
3166   if (!IsSibcall)
3167     Chain = DAG.getCALLSEQ_START(
3168         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3169
3170   SDValue RetAddrFrIdx;
3171   // Load return address for tail calls.
3172   if (isTailCall && FPDiff)
3173     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3174                                     Is64Bit, FPDiff, dl);
3175
3176   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3177   SmallVector<SDValue, 8> MemOpChains;
3178   SDValue StackPtr;
3179
3180   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3181   // of tail call optimization arguments are handle later.
3182   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3183   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3184     // Skip inalloca arguments, they have already been written.
3185     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3186     if (Flags.isInAlloca())
3187       continue;
3188
3189     CCValAssign &VA = ArgLocs[i];
3190     EVT RegVT = VA.getLocVT();
3191     SDValue Arg = OutVals[i];
3192     bool isByVal = Flags.isByVal();
3193
3194     // Promote the value if needed.
3195     switch (VA.getLocInfo()) {
3196     default: llvm_unreachable("Unknown loc info!");
3197     case CCValAssign::Full: break;
3198     case CCValAssign::SExt:
3199       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3200       break;
3201     case CCValAssign::ZExt:
3202       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3203       break;
3204     case CCValAssign::AExt:
3205       if (Arg.getValueType().isVector() &&
3206           Arg.getValueType().getVectorElementType() == MVT::i1)
3207         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3208       else if (RegVT.is128BitVector()) {
3209         // Special case: passing MMX values in XMM registers.
3210         Arg = DAG.getBitcast(MVT::i64, Arg);
3211         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3212         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3213       } else
3214         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3215       break;
3216     case CCValAssign::BCvt:
3217       Arg = DAG.getBitcast(RegVT, Arg);
3218       break;
3219     case CCValAssign::Indirect: {
3220       // Store the argument.
3221       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3222       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3223       Chain = DAG.getStore(
3224           Chain, dl, Arg, SpillSlot,
3225           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3226           false, false, 0);
3227       Arg = SpillSlot;
3228       break;
3229     }
3230     }
3231
3232     if (VA.isRegLoc()) {
3233       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3234       if (isVarArg && IsWin64) {
3235         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3236         // shadow reg if callee is a varargs function.
3237         unsigned ShadowReg = 0;
3238         switch (VA.getLocReg()) {
3239         case X86::XMM0: ShadowReg = X86::RCX; break;
3240         case X86::XMM1: ShadowReg = X86::RDX; break;
3241         case X86::XMM2: ShadowReg = X86::R8; break;
3242         case X86::XMM3: ShadowReg = X86::R9; break;
3243         }
3244         if (ShadowReg)
3245           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3246       }
3247     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3248       assert(VA.isMemLoc());
3249       if (!StackPtr.getNode())
3250         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3251                                       getPointerTy(DAG.getDataLayout()));
3252       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3253                                              dl, DAG, VA, Flags));
3254     }
3255   }
3256
3257   if (!MemOpChains.empty())
3258     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3259
3260   if (Subtarget->isPICStyleGOT()) {
3261     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3262     // GOT pointer.
3263     if (!isTailCall) {
3264       RegsToPass.push_back(std::make_pair(
3265           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3266                                           getPointerTy(DAG.getDataLayout()))));
3267     } else {
3268       // If we are tail calling and generating PIC/GOT style code load the
3269       // address of the callee into ECX. The value in ecx is used as target of
3270       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3271       // for tail calls on PIC/GOT architectures. Normally we would just put the
3272       // address of GOT into ebx and then call target@PLT. But for tail calls
3273       // ebx would be restored (since ebx is callee saved) before jumping to the
3274       // target@PLT.
3275
3276       // Note: The actual moving to ECX is done further down.
3277       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3278       if (G && !G->getGlobal()->hasLocalLinkage() &&
3279           G->getGlobal()->hasDefaultVisibility())
3280         Callee = LowerGlobalAddress(Callee, DAG);
3281       else if (isa<ExternalSymbolSDNode>(Callee))
3282         Callee = LowerExternalSymbol(Callee, DAG);
3283     }
3284   }
3285
3286   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3287     // From AMD64 ABI document:
3288     // For calls that may call functions that use varargs or stdargs
3289     // (prototype-less calls or calls to functions containing ellipsis (...) in
3290     // the declaration) %al is used as hidden argument to specify the number
3291     // of SSE registers used. The contents of %al do not need to match exactly
3292     // the number of registers, but must be an ubound on the number of SSE
3293     // registers used and is in the range 0 - 8 inclusive.
3294
3295     // Count the number of XMM registers allocated.
3296     static const MCPhysReg XMMArgRegs[] = {
3297       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3298       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3299     };
3300     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3301     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3302            && "SSE registers cannot be used when SSE is disabled");
3303
3304     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3305                                         DAG.getConstant(NumXMMRegs, dl,
3306                                                         MVT::i8)));
3307   }
3308
3309   if (isVarArg && IsMustTail) {
3310     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3311     for (const auto &F : Forwards) {
3312       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3313       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3314     }
3315   }
3316
3317   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3318   // don't need this because the eligibility check rejects calls that require
3319   // shuffling arguments passed in memory.
3320   if (!IsSibcall && isTailCall) {
3321     // Force all the incoming stack arguments to be loaded from the stack
3322     // before any new outgoing arguments are stored to the stack, because the
3323     // outgoing stack slots may alias the incoming argument stack slots, and
3324     // the alias isn't otherwise explicit. This is slightly more conservative
3325     // than necessary, because it means that each store effectively depends
3326     // on every argument instead of just those arguments it would clobber.
3327     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3328
3329     SmallVector<SDValue, 8> MemOpChains2;
3330     SDValue FIN;
3331     int FI = 0;
3332     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3333       CCValAssign &VA = ArgLocs[i];
3334       if (VA.isRegLoc())
3335         continue;
3336       assert(VA.isMemLoc());
3337       SDValue Arg = OutVals[i];
3338       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3339       // Skip inalloca arguments.  They don't require any work.
3340       if (Flags.isInAlloca())
3341         continue;
3342       // Create frame index.
3343       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3344       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3345       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3346       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3347
3348       if (Flags.isByVal()) {
3349         // Copy relative to framepointer.
3350         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3351         if (!StackPtr.getNode())
3352           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3353                                         getPointerTy(DAG.getDataLayout()));
3354         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3355                              StackPtr, Source);
3356
3357         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3358                                                          ArgChain,
3359                                                          Flags, DAG, dl));
3360       } else {
3361         // Store relative to framepointer.
3362         MemOpChains2.push_back(DAG.getStore(
3363             ArgChain, dl, Arg, FIN,
3364             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3365             false, false, 0));
3366       }
3367     }
3368
3369     if (!MemOpChains2.empty())
3370       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3371
3372     // Store the return address to the appropriate stack slot.
3373     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3374                                      getPointerTy(DAG.getDataLayout()),
3375                                      RegInfo->getSlotSize(), FPDiff, dl);
3376   }
3377
3378   // Build a sequence of copy-to-reg nodes chained together with token chain
3379   // and flag operands which copy the outgoing args into registers.
3380   SDValue InFlag;
3381   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3382     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3383                              RegsToPass[i].second, InFlag);
3384     InFlag = Chain.getValue(1);
3385   }
3386
3387   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3388     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3389     // In the 64-bit large code model, we have to make all calls
3390     // through a register, since the call instruction's 32-bit
3391     // pc-relative offset may not be large enough to hold the whole
3392     // address.
3393   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3394     // If the callee is a GlobalAddress node (quite common, every direct call
3395     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3396     // it.
3397     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3398
3399     // We should use extra load for direct calls to dllimported functions in
3400     // non-JIT mode.
3401     const GlobalValue *GV = G->getGlobal();
3402     if (!GV->hasDLLImportStorageClass()) {
3403       unsigned char OpFlags = 0;
3404       bool ExtraLoad = false;
3405       unsigned WrapperKind = ISD::DELETED_NODE;
3406
3407       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3408       // external symbols most go through the PLT in PIC mode.  If the symbol
3409       // has hidden or protected visibility, or if it is static or local, then
3410       // we don't need to use the PLT - we can directly call it.
3411       if (Subtarget->isTargetELF() &&
3412           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3413           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3414         OpFlags = X86II::MO_PLT;
3415       } else if (Subtarget->isPICStyleStubAny() &&
3416                  !GV->isStrongDefinitionForLinker() &&
3417                  (!Subtarget->getTargetTriple().isMacOSX() ||
3418                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3419         // PC-relative references to external symbols should go through $stub,
3420         // unless we're building with the leopard linker or later, which
3421         // automatically synthesizes these stubs.
3422         OpFlags = X86II::MO_DARWIN_STUB;
3423       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3424                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3425         // If the function is marked as non-lazy, generate an indirect call
3426         // which loads from the GOT directly. This avoids runtime overhead
3427         // at the cost of eager binding (and one extra byte of encoding).
3428         OpFlags = X86II::MO_GOTPCREL;
3429         WrapperKind = X86ISD::WrapperRIP;
3430         ExtraLoad = true;
3431       }
3432
3433       Callee = DAG.getTargetGlobalAddress(
3434           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3435
3436       // Add a wrapper if needed.
3437       if (WrapperKind != ISD::DELETED_NODE)
3438         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3439                              getPointerTy(DAG.getDataLayout()), Callee);
3440       // Add extra indirection if needed.
3441       if (ExtraLoad)
3442         Callee = DAG.getLoad(
3443             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3444             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3445             false, 0);
3446     }
3447   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3448     unsigned char OpFlags = 0;
3449
3450     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3451     // external symbols should go through the PLT.
3452     if (Subtarget->isTargetELF() &&
3453         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3454       OpFlags = X86II::MO_PLT;
3455     } else if (Subtarget->isPICStyleStubAny() &&
3456                (!Subtarget->getTargetTriple().isMacOSX() ||
3457                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3458       // PC-relative references to external symbols should go through $stub,
3459       // unless we're building with the leopard linker or later, which
3460       // automatically synthesizes these stubs.
3461       OpFlags = X86II::MO_DARWIN_STUB;
3462     }
3463
3464     Callee = DAG.getTargetExternalSymbol(
3465         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3466   } else if (Subtarget->isTarget64BitILP32() &&
3467              Callee->getValueType(0) == MVT::i32) {
3468     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3469     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3470   }
3471
3472   // Returns a chain & a flag for retval copy to use.
3473   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3474   SmallVector<SDValue, 8> Ops;
3475
3476   if (!IsSibcall && isTailCall) {
3477     Chain = DAG.getCALLSEQ_END(Chain,
3478                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3479                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3480     InFlag = Chain.getValue(1);
3481   }
3482
3483   Ops.push_back(Chain);
3484   Ops.push_back(Callee);
3485
3486   if (isTailCall)
3487     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3488
3489   // Add argument registers to the end of the list so that they are known live
3490   // into the call.
3491   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3492     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3493                                   RegsToPass[i].second.getValueType()));
3494
3495   // Add a register mask operand representing the call-preserved registers.
3496   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3497   assert(Mask && "Missing call preserved mask for calling convention");
3498
3499   // If this is an invoke in a 32-bit function using a funclet-based
3500   // personality, assume the function clobbers all registers. If an exception
3501   // is thrown, the runtime will not restore CSRs.
3502   // FIXME: Model this more precisely so that we can register allocate across
3503   // the normal edge and spill and fill across the exceptional edge.
3504   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3505     const Function *CallerFn = MF.getFunction();
3506     EHPersonality Pers =
3507         CallerFn->hasPersonalityFn()
3508             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3509             : EHPersonality::Unknown;
3510     if (isFuncletEHPersonality(Pers))
3511       Mask = RegInfo->getNoPreservedMask();
3512   }
3513
3514   Ops.push_back(DAG.getRegisterMask(Mask));
3515
3516   if (InFlag.getNode())
3517     Ops.push_back(InFlag);
3518
3519   if (isTailCall) {
3520     // We used to do:
3521     //// If this is the first return lowered for this function, add the regs
3522     //// to the liveout set for the function.
3523     // This isn't right, although it's probably harmless on x86; liveouts
3524     // should be computed from returns not tail calls.  Consider a void
3525     // function making a tail call to a function returning int.
3526     MF.getFrameInfo()->setHasTailCall();
3527     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3528   }
3529
3530   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3531   InFlag = Chain.getValue(1);
3532
3533   // Create the CALLSEQ_END node.
3534   unsigned NumBytesForCalleeToPop;
3535   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3536                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3537     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3538   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3539            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3540            SR == StackStructReturn)
3541     // If this is a call to a struct-return function, the callee
3542     // pops the hidden struct pointer, so we have to push it back.
3543     // This is common for Darwin/X86, Linux & Mingw32 targets.
3544     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3545     NumBytesForCalleeToPop = 4;
3546   else
3547     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3548
3549   // Returns a flag for retval copy to use.
3550   if (!IsSibcall) {
3551     Chain = DAG.getCALLSEQ_END(Chain,
3552                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3553                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3554                                                      true),
3555                                InFlag, dl);
3556     InFlag = Chain.getValue(1);
3557   }
3558
3559   // Handle result values, copying them out of physregs into vregs that we
3560   // return.
3561   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3562                          Ins, dl, DAG, InVals);
3563 }
3564
3565 //===----------------------------------------------------------------------===//
3566 //                Fast Calling Convention (tail call) implementation
3567 //===----------------------------------------------------------------------===//
3568
3569 //  Like std call, callee cleans arguments, convention except that ECX is
3570 //  reserved for storing the tail called function address. Only 2 registers are
3571 //  free for argument passing (inreg). Tail call optimization is performed
3572 //  provided:
3573 //                * tailcallopt is enabled
3574 //                * caller/callee are fastcc
3575 //  On X86_64 architecture with GOT-style position independent code only local
3576 //  (within module) calls are supported at the moment.
3577 //  To keep the stack aligned according to platform abi the function
3578 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3579 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3580 //  If a tail called function callee has more arguments than the caller the
3581 //  caller needs to make sure that there is room to move the RETADDR to. This is
3582 //  achieved by reserving an area the size of the argument delta right after the
3583 //  original RETADDR, but before the saved framepointer or the spilled registers
3584 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3585 //  stack layout:
3586 //    arg1
3587 //    arg2
3588 //    RETADDR
3589 //    [ new RETADDR
3590 //      move area ]
3591 //    (possible EBP)
3592 //    ESI
3593 //    EDI
3594 //    local1 ..
3595
3596 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3597 /// requirement.
3598 unsigned
3599 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3600                                                SelectionDAG& DAG) const {
3601   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3602   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3603   unsigned StackAlignment = TFI.getStackAlignment();
3604   uint64_t AlignMask = StackAlignment - 1;
3605   int64_t Offset = StackSize;
3606   unsigned SlotSize = RegInfo->getSlotSize();
3607   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3608     // Number smaller than 12 so just add the difference.
3609     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3610   } else {
3611     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3612     Offset = ((~AlignMask) & Offset) + StackAlignment +
3613       (StackAlignment-SlotSize);
3614   }
3615   return Offset;
3616 }
3617
3618 /// Return true if the given stack call argument is already available in the
3619 /// same position (relatively) of the caller's incoming argument stack.
3620 static
3621 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3622                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3623                          const X86InstrInfo *TII) {
3624   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3625   int FI = INT_MAX;
3626   if (Arg.getOpcode() == ISD::CopyFromReg) {
3627     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3628     if (!TargetRegisterInfo::isVirtualRegister(VR))
3629       return false;
3630     MachineInstr *Def = MRI->getVRegDef(VR);
3631     if (!Def)
3632       return false;
3633     if (!Flags.isByVal()) {
3634       if (!TII->isLoadFromStackSlot(Def, FI))
3635         return false;
3636     } else {
3637       unsigned Opcode = Def->getOpcode();
3638       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3639            Opcode == X86::LEA64_32r) &&
3640           Def->getOperand(1).isFI()) {
3641         FI = Def->getOperand(1).getIndex();
3642         Bytes = Flags.getByValSize();
3643       } else
3644         return false;
3645     }
3646   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3647     if (Flags.isByVal())
3648       // ByVal argument is passed in as a pointer but it's now being
3649       // dereferenced. e.g.
3650       // define @foo(%struct.X* %A) {
3651       //   tail call @bar(%struct.X* byval %A)
3652       // }
3653       return false;
3654     SDValue Ptr = Ld->getBasePtr();
3655     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3656     if (!FINode)
3657       return false;
3658     FI = FINode->getIndex();
3659   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3660     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3661     FI = FINode->getIndex();
3662     Bytes = Flags.getByValSize();
3663   } else
3664     return false;
3665
3666   assert(FI != INT_MAX);
3667   if (!MFI->isFixedObjectIndex(FI))
3668     return false;
3669   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3670 }
3671
3672 /// Check whether the call is eligible for tail call optimization. Targets
3673 /// that want to do tail call optimization should implement this function.
3674 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3675     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3676     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3677     const SmallVectorImpl<ISD::OutputArg> &Outs,
3678     const SmallVectorImpl<SDValue> &OutVals,
3679     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3680   if (!mayTailCallThisCC(CalleeCC))
3681     return false;
3682
3683   // If -tailcallopt is specified, make fastcc functions tail-callable.
3684   MachineFunction &MF = DAG.getMachineFunction();
3685   const Function *CallerF = MF.getFunction();
3686
3687   // If the function return type is x86_fp80 and the callee return type is not,
3688   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3689   // perform a tailcall optimization here.
3690   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3691     return false;
3692
3693   CallingConv::ID CallerCC = CallerF->getCallingConv();
3694   bool CCMatch = CallerCC == CalleeCC;
3695   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3696   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3697
3698   // Win64 functions have extra shadow space for argument homing. Don't do the
3699   // sibcall if the caller and callee have mismatched expectations for this
3700   // space.
3701   if (IsCalleeWin64 != IsCallerWin64)
3702     return false;
3703
3704   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3705     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3706       return true;
3707     return false;
3708   }
3709
3710   // Look for obvious safe cases to perform tail call optimization that do not
3711   // require ABI changes. This is what gcc calls sibcall.
3712
3713   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3714   // emit a special epilogue.
3715   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3716   if (RegInfo->needsStackRealignment(MF))
3717     return false;
3718
3719   // Also avoid sibcall optimization if either caller or callee uses struct
3720   // return semantics.
3721   if (isCalleeStructRet || isCallerStructRet)
3722     return false;
3723
3724   // Do not sibcall optimize vararg calls unless all arguments are passed via
3725   // registers.
3726   if (isVarArg && !Outs.empty()) {
3727     // Optimizing for varargs on Win64 is unlikely to be safe without
3728     // additional testing.
3729     if (IsCalleeWin64 || IsCallerWin64)
3730       return false;
3731
3732     SmallVector<CCValAssign, 16> ArgLocs;
3733     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3734                    *DAG.getContext());
3735
3736     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3737     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3738       if (!ArgLocs[i].isRegLoc())
3739         return false;
3740   }
3741
3742   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3743   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3744   // this into a sibcall.
3745   bool Unused = false;
3746   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3747     if (!Ins[i].Used) {
3748       Unused = true;
3749       break;
3750     }
3751   }
3752   if (Unused) {
3753     SmallVector<CCValAssign, 16> RVLocs;
3754     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3755                    *DAG.getContext());
3756     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3757     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3758       CCValAssign &VA = RVLocs[i];
3759       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3760         return false;
3761     }
3762   }
3763
3764   // If the calling conventions do not match, then we'd better make sure the
3765   // results are returned in the same way as what the caller expects.
3766   if (!CCMatch) {
3767     SmallVector<CCValAssign, 16> RVLocs1;
3768     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3769                     *DAG.getContext());
3770     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3771
3772     SmallVector<CCValAssign, 16> RVLocs2;
3773     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3774                     *DAG.getContext());
3775     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3776
3777     if (RVLocs1.size() != RVLocs2.size())
3778       return false;
3779     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3780       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3781         return false;
3782       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3783         return false;
3784       if (RVLocs1[i].isRegLoc()) {
3785         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3786           return false;
3787       } else {
3788         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3789           return false;
3790       }
3791     }
3792   }
3793
3794   unsigned StackArgsSize = 0;
3795
3796   // If the callee takes no arguments then go on to check the results of the
3797   // call.
3798   if (!Outs.empty()) {
3799     // Check if stack adjustment is needed. For now, do not do this if any
3800     // argument is passed on the stack.
3801     SmallVector<CCValAssign, 16> ArgLocs;
3802     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3803                    *DAG.getContext());
3804
3805     // Allocate shadow area for Win64
3806     if (IsCalleeWin64)
3807       CCInfo.AllocateStack(32, 8);
3808
3809     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3810     StackArgsSize = CCInfo.getNextStackOffset();
3811
3812     if (CCInfo.getNextStackOffset()) {
3813       // Check if the arguments are already laid out in the right way as
3814       // the caller's fixed stack objects.
3815       MachineFrameInfo *MFI = MF.getFrameInfo();
3816       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3817       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3818       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3819         CCValAssign &VA = ArgLocs[i];
3820         SDValue Arg = OutVals[i];
3821         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3822         if (VA.getLocInfo() == CCValAssign::Indirect)
3823           return false;
3824         if (!VA.isRegLoc()) {
3825           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3826                                    MFI, MRI, TII))
3827             return false;
3828         }
3829       }
3830     }
3831
3832     // If the tailcall address may be in a register, then make sure it's
3833     // possible to register allocate for it. In 32-bit, the call address can
3834     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3835     // callee-saved registers are restored. These happen to be the same
3836     // registers used to pass 'inreg' arguments so watch out for those.
3837     if (!Subtarget->is64Bit() &&
3838         ((!isa<GlobalAddressSDNode>(Callee) &&
3839           !isa<ExternalSymbolSDNode>(Callee)) ||
3840          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3841       unsigned NumInRegs = 0;
3842       // In PIC we need an extra register to formulate the address computation
3843       // for the callee.
3844       unsigned MaxInRegs =
3845         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3846
3847       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3848         CCValAssign &VA = ArgLocs[i];
3849         if (!VA.isRegLoc())
3850           continue;
3851         unsigned Reg = VA.getLocReg();
3852         switch (Reg) {
3853         default: break;
3854         case X86::EAX: case X86::EDX: case X86::ECX:
3855           if (++NumInRegs == MaxInRegs)
3856             return false;
3857           break;
3858         }
3859       }
3860     }
3861   }
3862
3863   bool CalleeWillPop =
3864       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3865                        MF.getTarget().Options.GuaranteedTailCallOpt);
3866
3867   if (unsigned BytesToPop =
3868           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3869     // If we have bytes to pop, the callee must pop them.
3870     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3871     if (!CalleePopMatches)
3872       return false;
3873   } else if (CalleeWillPop && StackArgsSize > 0) {
3874     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3875     return false;
3876   }
3877
3878   return true;
3879 }
3880
3881 FastISel *
3882 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3883                                   const TargetLibraryInfo *libInfo) const {
3884   return X86::createFastISel(funcInfo, libInfo);
3885 }
3886
3887 //===----------------------------------------------------------------------===//
3888 //                           Other Lowering Hooks
3889 //===----------------------------------------------------------------------===//
3890
3891 static bool MayFoldLoad(SDValue Op) {
3892   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3893 }
3894
3895 static bool MayFoldIntoStore(SDValue Op) {
3896   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3897 }
3898
3899 static bool isTargetShuffle(unsigned Opcode) {
3900   switch(Opcode) {
3901   default: return false;
3902   case X86ISD::BLENDI:
3903   case X86ISD::PSHUFB:
3904   case X86ISD::PSHUFD:
3905   case X86ISD::PSHUFHW:
3906   case X86ISD::PSHUFLW:
3907   case X86ISD::SHUFP:
3908   case X86ISD::PALIGNR:
3909   case X86ISD::MOVLHPS:
3910   case X86ISD::MOVLHPD:
3911   case X86ISD::MOVHLPS:
3912   case X86ISD::MOVLPS:
3913   case X86ISD::MOVLPD:
3914   case X86ISD::MOVSHDUP:
3915   case X86ISD::MOVSLDUP:
3916   case X86ISD::MOVDDUP:
3917   case X86ISD::MOVSS:
3918   case X86ISD::MOVSD:
3919   case X86ISD::UNPCKL:
3920   case X86ISD::UNPCKH:
3921   case X86ISD::VPERMILPI:
3922   case X86ISD::VPERM2X128:
3923   case X86ISD::VPERMI:
3924   case X86ISD::VPERMV:
3925   case X86ISD::VPERMV3:
3926     return true;
3927   }
3928 }
3929
3930 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3931                                     SDValue V1, unsigned TargetMask,
3932                                     SelectionDAG &DAG) {
3933   switch(Opc) {
3934   default: llvm_unreachable("Unknown x86 shuffle node");
3935   case X86ISD::PSHUFD:
3936   case X86ISD::PSHUFHW:
3937   case X86ISD::PSHUFLW:
3938   case X86ISD::VPERMILPI:
3939   case X86ISD::VPERMI:
3940     return DAG.getNode(Opc, dl, VT, V1,
3941                        DAG.getConstant(TargetMask, dl, MVT::i8));
3942   }
3943 }
3944
3945 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3946                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3947   switch(Opc) {
3948   default: llvm_unreachable("Unknown x86 shuffle node");
3949   case X86ISD::MOVLHPS:
3950   case X86ISD::MOVLHPD:
3951   case X86ISD::MOVHLPS:
3952   case X86ISD::MOVLPS:
3953   case X86ISD::MOVLPD:
3954   case X86ISD::MOVSS:
3955   case X86ISD::MOVSD:
3956   case X86ISD::UNPCKL:
3957   case X86ISD::UNPCKH:
3958     return DAG.getNode(Opc, dl, VT, V1, V2);
3959   }
3960 }
3961
3962 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3963   MachineFunction &MF = DAG.getMachineFunction();
3964   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3965   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3966   int ReturnAddrIndex = FuncInfo->getRAIndex();
3967
3968   if (ReturnAddrIndex == 0) {
3969     // Set up a frame object for the return address.
3970     unsigned SlotSize = RegInfo->getSlotSize();
3971     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3972                                                            -(int64_t)SlotSize,
3973                                                            false);
3974     FuncInfo->setRAIndex(ReturnAddrIndex);
3975   }
3976
3977   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3978 }
3979
3980 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3981                                        bool hasSymbolicDisplacement) {
3982   // Offset should fit into 32 bit immediate field.
3983   if (!isInt<32>(Offset))
3984     return false;
3985
3986   // If we don't have a symbolic displacement - we don't have any extra
3987   // restrictions.
3988   if (!hasSymbolicDisplacement)
3989     return true;
3990
3991   // FIXME: Some tweaks might be needed for medium code model.
3992   if (M != CodeModel::Small && M != CodeModel::Kernel)
3993     return false;
3994
3995   // For small code model we assume that latest object is 16MB before end of 31
3996   // bits boundary. We may also accept pretty large negative constants knowing
3997   // that all objects are in the positive half of address space.
3998   if (M == CodeModel::Small && Offset < 16*1024*1024)
3999     return true;
4000
4001   // For kernel code model we know that all object resist in the negative half
4002   // of 32bits address space. We may not accept negative offsets, since they may
4003   // be just off and we may accept pretty large positive ones.
4004   if (M == CodeModel::Kernel && Offset >= 0)
4005     return true;
4006
4007   return false;
4008 }
4009
4010 /// Determines whether the callee is required to pop its own arguments.
4011 /// Callee pop is necessary to support tail calls.
4012 bool X86::isCalleePop(CallingConv::ID CallingConv,
4013                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
4014   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
4015   // can guarantee TCO.
4016   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
4017     return true;
4018
4019   switch (CallingConv) {
4020   default:
4021     return false;
4022   case CallingConv::X86_StdCall:
4023   case CallingConv::X86_FastCall:
4024   case CallingConv::X86_ThisCall:
4025   case CallingConv::X86_VectorCall:
4026     return !is64Bit;
4027   }
4028 }
4029
4030 /// \brief Return true if the condition is an unsigned comparison operation.
4031 static bool isX86CCUnsigned(unsigned X86CC) {
4032   switch (X86CC) {
4033   default: llvm_unreachable("Invalid integer condition!");
4034   case X86::COND_E:     return true;
4035   case X86::COND_G:     return false;
4036   case X86::COND_GE:    return false;
4037   case X86::COND_L:     return false;
4038   case X86::COND_LE:    return false;
4039   case X86::COND_NE:    return true;
4040   case X86::COND_B:     return true;
4041   case X86::COND_A:     return true;
4042   case X86::COND_BE:    return true;
4043   case X86::COND_AE:    return true;
4044   }
4045 }
4046
4047 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
4048   switch (SetCCOpcode) {
4049   default: llvm_unreachable("Invalid integer condition!");
4050   case ISD::SETEQ:  return X86::COND_E;
4051   case ISD::SETGT:  return X86::COND_G;
4052   case ISD::SETGE:  return X86::COND_GE;
4053   case ISD::SETLT:  return X86::COND_L;
4054   case ISD::SETLE:  return X86::COND_LE;
4055   case ISD::SETNE:  return X86::COND_NE;
4056   case ISD::SETULT: return X86::COND_B;
4057   case ISD::SETUGT: return X86::COND_A;
4058   case ISD::SETULE: return X86::COND_BE;
4059   case ISD::SETUGE: return X86::COND_AE;
4060   }
4061 }
4062
4063 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
4064 /// condition code, returning the condition code and the LHS/RHS of the
4065 /// comparison to make.
4066 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
4067                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4068   if (!isFP) {
4069     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4070       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4071         // X > -1   -> X == 0, jump !sign.
4072         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4073         return X86::COND_NS;
4074       }
4075       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4076         // X < 0   -> X == 0, jump on sign.
4077         return X86::COND_S;
4078       }
4079       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4080         // X < 1   -> X <= 0
4081         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4082         return X86::COND_LE;
4083       }
4084     }
4085
4086     return TranslateIntegerX86CC(SetCCOpcode);
4087   }
4088
4089   // First determine if it is required or is profitable to flip the operands.
4090
4091   // If LHS is a foldable load, but RHS is not, flip the condition.
4092   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4093       !ISD::isNON_EXTLoad(RHS.getNode())) {
4094     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4095     std::swap(LHS, RHS);
4096   }
4097
4098   switch (SetCCOpcode) {
4099   default: break;
4100   case ISD::SETOLT:
4101   case ISD::SETOLE:
4102   case ISD::SETUGT:
4103   case ISD::SETUGE:
4104     std::swap(LHS, RHS);
4105     break;
4106   }
4107
4108   // On a floating point condition, the flags are set as follows:
4109   // ZF  PF  CF   op
4110   //  0 | 0 | 0 | X > Y
4111   //  0 | 0 | 1 | X < Y
4112   //  1 | 0 | 0 | X == Y
4113   //  1 | 1 | 1 | unordered
4114   switch (SetCCOpcode) {
4115   default: llvm_unreachable("Condcode should be pre-legalized away");
4116   case ISD::SETUEQ:
4117   case ISD::SETEQ:   return X86::COND_E;
4118   case ISD::SETOLT:              // flipped
4119   case ISD::SETOGT:
4120   case ISD::SETGT:   return X86::COND_A;
4121   case ISD::SETOLE:              // flipped
4122   case ISD::SETOGE:
4123   case ISD::SETGE:   return X86::COND_AE;
4124   case ISD::SETUGT:              // flipped
4125   case ISD::SETULT:
4126   case ISD::SETLT:   return X86::COND_B;
4127   case ISD::SETUGE:              // flipped
4128   case ISD::SETULE:
4129   case ISD::SETLE:   return X86::COND_BE;
4130   case ISD::SETONE:
4131   case ISD::SETNE:   return X86::COND_NE;
4132   case ISD::SETUO:   return X86::COND_P;
4133   case ISD::SETO:    return X86::COND_NP;
4134   case ISD::SETOEQ:
4135   case ISD::SETUNE:  return X86::COND_INVALID;
4136   }
4137 }
4138
4139 /// Is there a floating point cmov for the specific X86 condition code?
4140 /// Current x86 isa includes the following FP cmov instructions:
4141 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4142 static bool hasFPCMov(unsigned X86CC) {
4143   switch (X86CC) {
4144   default:
4145     return false;
4146   case X86::COND_B:
4147   case X86::COND_BE:
4148   case X86::COND_E:
4149   case X86::COND_P:
4150   case X86::COND_A:
4151   case X86::COND_AE:
4152   case X86::COND_NE:
4153   case X86::COND_NP:
4154     return true;
4155   }
4156 }
4157
4158 /// Returns true if the target can instruction select the
4159 /// specified FP immediate natively. If false, the legalizer will
4160 /// materialize the FP immediate as a load from a constant pool.
4161 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4162   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4163     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4164       return true;
4165   }
4166   return false;
4167 }
4168
4169 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4170                                               ISD::LoadExtType ExtTy,
4171                                               EVT NewVT) const {
4172   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4173   // relocation target a movq or addq instruction: don't let the load shrink.
4174   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4175   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4176     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4177       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4178   return true;
4179 }
4180
4181 /// \brief Returns true if it is beneficial to convert a load of a constant
4182 /// to just the constant itself.
4183 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4184                                                           Type *Ty) const {
4185   assert(Ty->isIntegerTy());
4186
4187   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4188   if (BitSize == 0 || BitSize > 64)
4189     return false;
4190   return true;
4191 }
4192
4193 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4194                                                 unsigned Index) const {
4195   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4196     return false;
4197
4198   return (Index == 0 || Index == ResVT.getVectorNumElements());
4199 }
4200
4201 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4202   // Speculate cttz only if we can directly use TZCNT.
4203   return Subtarget->hasBMI();
4204 }
4205
4206 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4207   // Speculate ctlz only if we can directly use LZCNT.
4208   return Subtarget->hasLZCNT();
4209 }
4210
4211 /// Return true if every element in Mask, beginning
4212 /// from position Pos and ending in Pos+Size is undef.
4213 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4214   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4215     if (0 <= Mask[i])
4216       return false;
4217   return true;
4218 }
4219
4220 /// Return true if Val is undef or if its value falls within the
4221 /// specified range (L, H].
4222 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4223   return (Val < 0) || (Val >= Low && Val < Hi);
4224 }
4225
4226 /// Val is either less than zero (undef) or equal to the specified value.
4227 static bool isUndefOrEqual(int Val, int CmpVal) {
4228   return (Val < 0 || Val == CmpVal);
4229 }
4230
4231 /// Return true if every element in Mask, beginning
4232 /// from position Pos and ending in Pos+Size, falls within the specified
4233 /// sequential range (Low, Low+Size]. or is undef.
4234 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4235                                        unsigned Pos, unsigned Size, int Low) {
4236   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4237     if (!isUndefOrEqual(Mask[i], Low))
4238       return false;
4239   return true;
4240 }
4241
4242 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4243 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4244 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4245   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4246   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4247     return false;
4248
4249   // The index should be aligned on a vecWidth-bit boundary.
4250   uint64_t Index =
4251     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4252
4253   MVT VT = N->getSimpleValueType(0);
4254   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4255   bool Result = (Index * ElSize) % vecWidth == 0;
4256
4257   return Result;
4258 }
4259
4260 /// Return true if the specified INSERT_SUBVECTOR
4261 /// operand specifies a subvector insert that is suitable for input to
4262 /// insertion of 128 or 256-bit subvectors
4263 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4264   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4265   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4266     return false;
4267   // The index should be aligned on a vecWidth-bit boundary.
4268   uint64_t Index =
4269     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4270
4271   MVT VT = N->getSimpleValueType(0);
4272   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4273   bool Result = (Index * ElSize) % vecWidth == 0;
4274
4275   return Result;
4276 }
4277
4278 bool X86::isVINSERT128Index(SDNode *N) {
4279   return isVINSERTIndex(N, 128);
4280 }
4281
4282 bool X86::isVINSERT256Index(SDNode *N) {
4283   return isVINSERTIndex(N, 256);
4284 }
4285
4286 bool X86::isVEXTRACT128Index(SDNode *N) {
4287   return isVEXTRACTIndex(N, 128);
4288 }
4289
4290 bool X86::isVEXTRACT256Index(SDNode *N) {
4291   return isVEXTRACTIndex(N, 256);
4292 }
4293
4294 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4295   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4296   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4297          "Illegal extract subvector for VEXTRACT");
4298
4299   uint64_t Index =
4300     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4301
4302   MVT VecVT = N->getOperand(0).getSimpleValueType();
4303   MVT ElVT = VecVT.getVectorElementType();
4304
4305   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4306   return Index / NumElemsPerChunk;
4307 }
4308
4309 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4310   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4311   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4312          "Illegal insert subvector for VINSERT");
4313
4314   uint64_t Index =
4315     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4316
4317   MVT VecVT = N->getSimpleValueType(0);
4318   MVT ElVT = VecVT.getVectorElementType();
4319
4320   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4321   return Index / NumElemsPerChunk;
4322 }
4323
4324 /// Return the appropriate immediate to extract the specified
4325 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4326 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4327   return getExtractVEXTRACTImmediate(N, 128);
4328 }
4329
4330 /// Return the appropriate immediate to extract the specified
4331 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4332 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4333   return getExtractVEXTRACTImmediate(N, 256);
4334 }
4335
4336 /// Return the appropriate immediate to insert at the specified
4337 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4338 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4339   return getInsertVINSERTImmediate(N, 128);
4340 }
4341
4342 /// Return the appropriate immediate to insert at the specified
4343 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4344 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4345   return getInsertVINSERTImmediate(N, 256);
4346 }
4347
4348 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4349 bool X86::isZeroNode(SDValue Elt) {
4350   return isNullConstant(Elt) || isNullFPConstant(Elt);
4351 }
4352
4353 // Build a vector of constants
4354 // Use an UNDEF node if MaskElt == -1.
4355 // Spilt 64-bit constants in the 32-bit mode.
4356 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4357                               SelectionDAG &DAG,
4358                               SDLoc dl, bool IsMask = false) {
4359
4360   SmallVector<SDValue, 32>  Ops;
4361   bool Split = false;
4362
4363   MVT ConstVecVT = VT;
4364   unsigned NumElts = VT.getVectorNumElements();
4365   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4366   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4367     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4368     Split = true;
4369   }
4370
4371   MVT EltVT = ConstVecVT.getVectorElementType();
4372   for (unsigned i = 0; i < NumElts; ++i) {
4373     bool IsUndef = Values[i] < 0 && IsMask;
4374     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4375       DAG.getConstant(Values[i], dl, EltVT);
4376     Ops.push_back(OpNode);
4377     if (Split)
4378       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4379                     DAG.getConstant(0, dl, EltVT));
4380   }
4381   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4382   if (Split)
4383     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4384   return ConstsNode;
4385 }
4386
4387 /// Returns a vector of specified type with all zero elements.
4388 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4389                              SelectionDAG &DAG, SDLoc dl) {
4390   assert(VT.isVector() && "Expected a vector type");
4391
4392   // Always build SSE zero vectors as <4 x i32> bitcasted
4393   // to their dest type. This ensures they get CSE'd.
4394   SDValue Vec;
4395   if (VT.is128BitVector()) {  // SSE
4396     if (Subtarget->hasSSE2()) {  // SSE2
4397       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4398       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4399     } else { // SSE1
4400       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4401       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4402     }
4403   } else if (VT.is256BitVector()) { // AVX
4404     if (Subtarget->hasInt256()) { // AVX2
4405       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4406       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4407       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4408     } else {
4409       // 256-bit logic and arithmetic instructions in AVX are all
4410       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4411       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4412       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4413       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4414     }
4415   } else if (VT.is512BitVector()) { // AVX-512
4416       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4417       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4418                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4419       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4420   } else if (VT.getVectorElementType() == MVT::i1) {
4421
4422     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4423             && "Unexpected vector type");
4424     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4425             && "Unexpected vector type");
4426     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4427     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4428     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4429   } else
4430     llvm_unreachable("Unexpected vector type");
4431
4432   return DAG.getBitcast(VT, Vec);
4433 }
4434
4435 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4436                                 SelectionDAG &DAG, SDLoc dl,
4437                                 unsigned vectorWidth) {
4438   assert((vectorWidth == 128 || vectorWidth == 256) &&
4439          "Unsupported vector width");
4440   EVT VT = Vec.getValueType();
4441   EVT ElVT = VT.getVectorElementType();
4442   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4443   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4444                                   VT.getVectorNumElements()/Factor);
4445
4446   // Extract from UNDEF is UNDEF.
4447   if (Vec.getOpcode() == ISD::UNDEF)
4448     return DAG.getUNDEF(ResultVT);
4449
4450   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4451   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4452   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4453
4454   // This is the index of the first element of the vectorWidth-bit chunk
4455   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4456   IdxVal &= ~(ElemsPerChunk - 1);
4457
4458   // If the input is a buildvector just emit a smaller one.
4459   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4460     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4461                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4462
4463   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4464   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4465 }
4466
4467 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4468 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4469 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4470 /// instructions or a simple subregister reference. Idx is an index in the
4471 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4472 /// lowering EXTRACT_VECTOR_ELT operations easier.
4473 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4474                                    SelectionDAG &DAG, SDLoc dl) {
4475   assert((Vec.getValueType().is256BitVector() ||
4476           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4477   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4478 }
4479
4480 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4481 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4482                                    SelectionDAG &DAG, SDLoc dl) {
4483   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4484   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4485 }
4486
4487 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4488                                unsigned IdxVal, SelectionDAG &DAG,
4489                                SDLoc dl, unsigned vectorWidth) {
4490   assert((vectorWidth == 128 || vectorWidth == 256) &&
4491          "Unsupported vector width");
4492   // Inserting UNDEF is Result
4493   if (Vec.getOpcode() == ISD::UNDEF)
4494     return Result;
4495   EVT VT = Vec.getValueType();
4496   EVT ElVT = VT.getVectorElementType();
4497   EVT ResultVT = Result.getValueType();
4498
4499   // Insert the relevant vectorWidth bits.
4500   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4501   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4502
4503   // This is the index of the first element of the vectorWidth-bit chunk
4504   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4505   IdxVal &= ~(ElemsPerChunk - 1);
4506
4507   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4508   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4509 }
4510
4511 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4512 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4513 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4514 /// simple superregister reference.  Idx is an index in the 128 bits
4515 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4516 /// lowering INSERT_VECTOR_ELT operations easier.
4517 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4518                                   SelectionDAG &DAG, SDLoc dl) {
4519   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4520
4521   // For insertion into the zero index (low half) of a 256-bit vector, it is
4522   // more efficient to generate a blend with immediate instead of an insert*128.
4523   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4524   // extend the subvector to the size of the result vector. Make sure that
4525   // we are not recursing on that node by checking for undef here.
4526   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4527       Result.getOpcode() != ISD::UNDEF) {
4528     EVT ResultVT = Result.getValueType();
4529     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4530     SDValue Undef = DAG.getUNDEF(ResultVT);
4531     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4532                                  Vec, ZeroIndex);
4533
4534     // The blend instruction, and therefore its mask, depend on the data type.
4535     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4536     if (ScalarType.isFloatingPoint()) {
4537       // Choose either vblendps (float) or vblendpd (double).
4538       unsigned ScalarSize = ScalarType.getSizeInBits();
4539       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4540       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4541       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4542       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4543     }
4544
4545     const X86Subtarget &Subtarget =
4546     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4547
4548     // AVX2 is needed for 256-bit integer blend support.
4549     // Integers must be cast to 32-bit because there is only vpblendd;
4550     // vpblendw can't be used for this because it has a handicapped mask.
4551
4552     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4553     // is still more efficient than using the wrong domain vinsertf128 that
4554     // will be created by InsertSubVector().
4555     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4556
4557     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4558     Vec256 = DAG.getBitcast(CastVT, Vec256);
4559     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4560     return DAG.getBitcast(ResultVT, Vec256);
4561   }
4562
4563   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4564 }
4565
4566 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4567                                   SelectionDAG &DAG, SDLoc dl) {
4568   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4569   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4570 }
4571
4572 /// Insert i1-subvector to i1-vector.
4573 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4574
4575   SDLoc dl(Op);
4576   SDValue Vec = Op.getOperand(0);
4577   SDValue SubVec = Op.getOperand(1);
4578   SDValue Idx = Op.getOperand(2);
4579
4580   if (!isa<ConstantSDNode>(Idx))
4581     return SDValue();
4582
4583   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4584   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4585     return Op;
4586
4587   MVT OpVT = Op.getSimpleValueType();
4588   MVT SubVecVT = SubVec.getSimpleValueType();
4589   unsigned NumElems = OpVT.getVectorNumElements();
4590   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4591
4592   assert(IdxVal + SubVecNumElems <= NumElems &&
4593          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4594          "Unexpected index value in INSERT_SUBVECTOR");
4595
4596   // There are 3 possible cases:
4597   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4598   // 2. Subvector should be inserted in the upper part
4599   //    (IdxVal + SubVecNumElems == NumElems)
4600   // 3. Subvector should be inserted in the middle (for example v2i1
4601   //    to v16i1, index 2)
4602
4603   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4604   SDValue Undef = DAG.getUNDEF(OpVT);
4605   SDValue WideSubVec =
4606     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4607   if (Vec.isUndef())
4608     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4609       DAG.getConstant(IdxVal, dl, MVT::i8));
4610
4611   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4612     unsigned ShiftLeft = NumElems - SubVecNumElems;
4613     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4614     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4615       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4616     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4617       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4618   }
4619
4620   if (IdxVal == 0) {
4621     // Zero lower bits of the Vec
4622     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4623     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4624     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4625     // Merge them together
4626     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4627   }
4628
4629   // Simple case when we put subvector in the upper part
4630   if (IdxVal + SubVecNumElems == NumElems) {
4631     // Zero upper bits of the Vec
4632     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4633                         DAG.getConstant(IdxVal, dl, MVT::i8));
4634     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4635     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4636     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4637     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4638   }
4639   // Subvector should be inserted in the middle - use shuffle
4640   SmallVector<int, 64> Mask;
4641   for (unsigned i = 0; i < NumElems; ++i)
4642     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4643                     i : i + NumElems);
4644   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4645 }
4646
4647 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4648 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4649 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4650 /// large BUILD_VECTORS.
4651 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4652                                    unsigned NumElems, SelectionDAG &DAG,
4653                                    SDLoc dl) {
4654   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4655   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4656 }
4657
4658 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4659                                    unsigned NumElems, SelectionDAG &DAG,
4660                                    SDLoc dl) {
4661   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4662   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4663 }
4664
4665 /// Returns a vector of specified type with all bits set.
4666 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4667 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4668 /// Then bitcast to their original type, ensuring they get CSE'd.
4669 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4670                              SelectionDAG &DAG, SDLoc dl) {
4671   assert(VT.isVector() && "Expected a vector type");
4672
4673   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4674   SDValue Vec;
4675   if (VT.is512BitVector()) {
4676     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4677                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4678     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4679   } else if (VT.is256BitVector()) {
4680     if (Subtarget->hasInt256()) { // AVX2
4681       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4682       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4683     } else { // AVX
4684       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4685       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4686     }
4687   } else if (VT.is128BitVector()) {
4688     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4689   } else
4690     llvm_unreachable("Unexpected vector type");
4691
4692   return DAG.getBitcast(VT, Vec);
4693 }
4694
4695 /// Returns a vector_shuffle node for an unpackl operation.
4696 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4697                           SDValue V2) {
4698   unsigned NumElems = VT.getVectorNumElements();
4699   SmallVector<int, 8> Mask;
4700   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4701     Mask.push_back(i);
4702     Mask.push_back(i + NumElems);
4703   }
4704   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4705 }
4706
4707 /// Returns a vector_shuffle node for an unpackh operation.
4708 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4709                           SDValue V2) {
4710   unsigned NumElems = VT.getVectorNumElements();
4711   SmallVector<int, 8> Mask;
4712   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4713     Mask.push_back(i + Half);
4714     Mask.push_back(i + NumElems + Half);
4715   }
4716   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4717 }
4718
4719 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4720 /// This produces a shuffle where the low element of V2 is swizzled into the
4721 /// zero/undef vector, landing at element Idx.
4722 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4723 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4724                                            bool IsZero,
4725                                            const X86Subtarget *Subtarget,
4726                                            SelectionDAG &DAG) {
4727   MVT VT = V2.getSimpleValueType();
4728   SDValue V1 = IsZero
4729     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4730   unsigned NumElems = VT.getVectorNumElements();
4731   SmallVector<int, 16> MaskVec;
4732   for (unsigned i = 0; i != NumElems; ++i)
4733     // If this is the insertion idx, put the low elt of V2 here.
4734     MaskVec.push_back(i == Idx ? NumElems : i);
4735   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4736 }
4737
4738 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4739 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4740 /// uses one source. Note that this will set IsUnary for shuffles which use a
4741 /// single input multiple times, and in those cases it will
4742 /// adjust the mask to only have indices within that single input.
4743 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4744 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4745                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4746   unsigned NumElems = VT.getVectorNumElements();
4747   SDValue ImmN;
4748
4749   IsUnary = false;
4750   bool IsFakeUnary = false;
4751   switch(N->getOpcode()) {
4752   case X86ISD::BLENDI:
4753     ImmN = N->getOperand(N->getNumOperands()-1);
4754     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4755     break;
4756   case X86ISD::SHUFP:
4757     ImmN = N->getOperand(N->getNumOperands()-1);
4758     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4759     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4760     break;
4761   case X86ISD::UNPCKH:
4762     DecodeUNPCKHMask(VT, Mask);
4763     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4764     break;
4765   case X86ISD::UNPCKL:
4766     DecodeUNPCKLMask(VT, Mask);
4767     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4768     break;
4769   case X86ISD::MOVHLPS:
4770     DecodeMOVHLPSMask(NumElems, Mask);
4771     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4772     break;
4773   case X86ISD::MOVLHPS:
4774     DecodeMOVLHPSMask(NumElems, Mask);
4775     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4776     break;
4777   case X86ISD::PALIGNR:
4778     ImmN = N->getOperand(N->getNumOperands()-1);
4779     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4780     break;
4781   case X86ISD::PSHUFD:
4782   case X86ISD::VPERMILPI:
4783     ImmN = N->getOperand(N->getNumOperands()-1);
4784     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4785     IsUnary = true;
4786     break;
4787   case X86ISD::PSHUFHW:
4788     ImmN = N->getOperand(N->getNumOperands()-1);
4789     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4790     IsUnary = true;
4791     break;
4792   case X86ISD::PSHUFLW:
4793     ImmN = N->getOperand(N->getNumOperands()-1);
4794     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4795     IsUnary = true;
4796     break;
4797   case X86ISD::PSHUFB: {
4798     IsUnary = true;
4799     SDValue MaskNode = N->getOperand(1);
4800     while (MaskNode->getOpcode() == ISD::BITCAST)
4801       MaskNode = MaskNode->getOperand(0);
4802
4803     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4804       // If we have a build-vector, then things are easy.
4805       MVT VT = MaskNode.getSimpleValueType();
4806       assert(VT.isVector() &&
4807              "Can't produce a non-vector with a build_vector!");
4808       if (!VT.isInteger())
4809         return false;
4810
4811       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4812
4813       SmallVector<uint64_t, 32> RawMask;
4814       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4815         SDValue Op = MaskNode->getOperand(i);
4816         if (Op->getOpcode() == ISD::UNDEF) {
4817           RawMask.push_back((uint64_t)SM_SentinelUndef);
4818           continue;
4819         }
4820         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4821         if (!CN)
4822           return false;
4823         APInt MaskElement = CN->getAPIntValue();
4824
4825         // We now have to decode the element which could be any integer size and
4826         // extract each byte of it.
4827         for (int j = 0; j < NumBytesPerElement; ++j) {
4828           // Note that this is x86 and so always little endian: the low byte is
4829           // the first byte of the mask.
4830           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4831           MaskElement = MaskElement.lshr(8);
4832         }
4833       }
4834       DecodePSHUFBMask(RawMask, Mask);
4835       break;
4836     }
4837
4838     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4839     if (!MaskLoad)
4840       return false;
4841
4842     SDValue Ptr = MaskLoad->getBasePtr();
4843     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4844         Ptr->getOpcode() == X86ISD::WrapperRIP)
4845       Ptr = Ptr->getOperand(0);
4846
4847     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4848     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4849       return false;
4850
4851     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4852       DecodePSHUFBMask(C, Mask);
4853       if (Mask.empty())
4854         return false;
4855       break;
4856     }
4857
4858     return false;
4859   }
4860   case X86ISD::VPERMI:
4861     ImmN = N->getOperand(N->getNumOperands()-1);
4862     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4863     IsUnary = true;
4864     break;
4865   case X86ISD::MOVSS:
4866   case X86ISD::MOVSD:
4867     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4868     break;
4869   case X86ISD::VPERM2X128:
4870     ImmN = N->getOperand(N->getNumOperands()-1);
4871     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4872     if (Mask.empty()) return false;
4873     // Mask only contains negative index if an element is zero.
4874     if (std::any_of(Mask.begin(), Mask.end(),
4875                     [](int M){ return M == SM_SentinelZero; }))
4876       return false;
4877     break;
4878   case X86ISD::MOVSLDUP:
4879     DecodeMOVSLDUPMask(VT, Mask);
4880     IsUnary = true;
4881     break;
4882   case X86ISD::MOVSHDUP:
4883     DecodeMOVSHDUPMask(VT, Mask);
4884     IsUnary = true;
4885     break;
4886   case X86ISD::MOVDDUP:
4887     DecodeMOVDDUPMask(VT, Mask);
4888     IsUnary = true;
4889     break;
4890   case X86ISD::MOVLHPD:
4891   case X86ISD::MOVLPD:
4892   case X86ISD::MOVLPS:
4893     // Not yet implemented
4894     return false;
4895   case X86ISD::VPERMV: {
4896     IsUnary = true;
4897     SDValue MaskNode = N->getOperand(0);
4898     while (MaskNode->getOpcode() == ISD::BITCAST)
4899       MaskNode = MaskNode->getOperand(0);
4900
4901     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4902     SmallVector<uint64_t, 32> RawMask;
4903     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4904       // If we have a build-vector, then things are easy.
4905       assert(MaskNode.getSimpleValueType().isInteger() &&
4906              MaskNode.getSimpleValueType().getVectorNumElements() ==
4907              VT.getVectorNumElements());
4908
4909       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4910         SDValue Op = MaskNode->getOperand(i);
4911         if (Op->getOpcode() == ISD::UNDEF)
4912           RawMask.push_back((uint64_t)SM_SentinelUndef);
4913         else if (isa<ConstantSDNode>(Op)) {
4914           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4915           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4916         } else
4917           return false;
4918       }
4919       DecodeVPERMVMask(RawMask, Mask);
4920       break;
4921     }
4922     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4923       unsigned NumEltsInMask = MaskNode->getNumOperands();
4924       MaskNode = MaskNode->getOperand(0);
4925       if (auto *CN = dyn_cast<ConstantSDNode>(MaskNode)) {
4926         APInt MaskEltValue = CN->getAPIntValue();
4927         for (unsigned i = 0; i < NumEltsInMask; ++i)
4928           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4929         DecodeVPERMVMask(RawMask, Mask);
4930         break;
4931       }
4932       // It may be a scalar load
4933     }
4934
4935     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4936     if (!MaskLoad)
4937       return false;
4938
4939     SDValue Ptr = MaskLoad->getBasePtr();
4940     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4941         Ptr->getOpcode() == X86ISD::WrapperRIP)
4942       Ptr = Ptr->getOperand(0);
4943
4944     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4945     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4946       return false;
4947
4948     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4949       DecodeVPERMVMask(C, VT, Mask);
4950       if (Mask.empty())
4951         return false;
4952       break;
4953     }
4954     return false;
4955   }
4956   case X86ISD::VPERMV3: {
4957     IsUnary = false;
4958     SDValue MaskNode = N->getOperand(1);
4959     while (MaskNode->getOpcode() == ISD::BITCAST)
4960       MaskNode = MaskNode->getOperand(1);
4961
4962     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4963       // If we have a build-vector, then things are easy.
4964       assert(MaskNode.getSimpleValueType().isInteger() &&
4965              MaskNode.getSimpleValueType().getVectorNumElements() ==
4966              VT.getVectorNumElements());
4967
4968       SmallVector<uint64_t, 32> RawMask;
4969       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4970
4971       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4972         SDValue Op = MaskNode->getOperand(i);
4973         if (Op->getOpcode() == ISD::UNDEF)
4974           RawMask.push_back((uint64_t)SM_SentinelUndef);
4975         else {
4976           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4977           if (!CN)
4978             return false;
4979           APInt MaskElement = CN->getAPIntValue();
4980           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4981         }
4982       }
4983       DecodeVPERMV3Mask(RawMask, Mask);
4984       break;
4985     }
4986
4987     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4988     if (!MaskLoad)
4989       return false;
4990
4991     SDValue Ptr = MaskLoad->getBasePtr();
4992     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4993         Ptr->getOpcode() == X86ISD::WrapperRIP)
4994       Ptr = Ptr->getOperand(0);
4995
4996     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4997     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4998       return false;
4999
5000     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
5001       DecodeVPERMV3Mask(C, VT, Mask);
5002       if (Mask.empty())
5003         return false;
5004       break;
5005     }
5006     return false;
5007   }
5008   default: llvm_unreachable("unknown target shuffle node");
5009   }
5010
5011   // If we have a fake unary shuffle, the shuffle mask is spread across two
5012   // inputs that are actually the same node. Re-map the mask to always point
5013   // into the first input.
5014   if (IsFakeUnary)
5015     for (int &M : Mask)
5016       if (M >= (int)Mask.size())
5017         M -= Mask.size();
5018
5019   return true;
5020 }
5021
5022 /// Returns the scalar element that will make up the ith
5023 /// element of the result of the vector shuffle.
5024 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
5025                                    unsigned Depth) {
5026   if (Depth == 6)
5027     return SDValue();  // Limit search depth.
5028
5029   SDValue V = SDValue(N, 0);
5030   EVT VT = V.getValueType();
5031   unsigned Opcode = V.getOpcode();
5032
5033   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
5034   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
5035     int Elt = SV->getMaskElt(Index);
5036
5037     if (Elt < 0)
5038       return DAG.getUNDEF(VT.getVectorElementType());
5039
5040     unsigned NumElems = VT.getVectorNumElements();
5041     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
5042                                          : SV->getOperand(1);
5043     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
5044   }
5045
5046   // Recurse into target specific vector shuffles to find scalars.
5047   if (isTargetShuffle(Opcode)) {
5048     MVT ShufVT = V.getSimpleValueType();
5049     unsigned NumElems = ShufVT.getVectorNumElements();
5050     SmallVector<int, 16> ShuffleMask;
5051     bool IsUnary;
5052
5053     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
5054       return SDValue();
5055
5056     int Elt = ShuffleMask[Index];
5057     if (Elt < 0)
5058       return DAG.getUNDEF(ShufVT.getVectorElementType());
5059
5060     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
5061                                          : N->getOperand(1);
5062     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5063                                Depth+1);
5064   }
5065
5066   // Actual nodes that may contain scalar elements
5067   if (Opcode == ISD::BITCAST) {
5068     V = V.getOperand(0);
5069     EVT SrcVT = V.getValueType();
5070     unsigned NumElems = VT.getVectorNumElements();
5071
5072     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5073       return SDValue();
5074   }
5075
5076   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5077     return (Index == 0) ? V.getOperand(0)
5078                         : DAG.getUNDEF(VT.getVectorElementType());
5079
5080   if (V.getOpcode() == ISD::BUILD_VECTOR)
5081     return V.getOperand(Index);
5082
5083   return SDValue();
5084 }
5085
5086 /// Custom lower build_vector of v16i8.
5087 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5088                                        unsigned NumNonZero, unsigned NumZero,
5089                                        SelectionDAG &DAG,
5090                                        const X86Subtarget* Subtarget,
5091                                        const TargetLowering &TLI) {
5092   if (NumNonZero > 8)
5093     return SDValue();
5094
5095   SDLoc dl(Op);
5096   SDValue V;
5097   bool First = true;
5098
5099   // SSE4.1 - use PINSRB to insert each byte directly.
5100   if (Subtarget->hasSSE41()) {
5101     for (unsigned i = 0; i < 16; ++i) {
5102       bool isNonZero = (NonZeros & (1 << i)) != 0;
5103       if (isNonZero) {
5104         if (First) {
5105           if (NumZero)
5106             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5107           else
5108             V = DAG.getUNDEF(MVT::v16i8);
5109           First = false;
5110         }
5111         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5112                         MVT::v16i8, V, Op.getOperand(i),
5113                         DAG.getIntPtrConstant(i, dl));
5114       }
5115     }
5116
5117     return V;
5118   }
5119
5120   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5121   for (unsigned i = 0; i < 16; ++i) {
5122     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5123     if (ThisIsNonZero && First) {
5124       if (NumZero)
5125         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5126       else
5127         V = DAG.getUNDEF(MVT::v8i16);
5128       First = false;
5129     }
5130
5131     if ((i & 1) != 0) {
5132       SDValue ThisElt, LastElt;
5133       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5134       if (LastIsNonZero) {
5135         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5136                               MVT::i16, Op.getOperand(i-1));
5137       }
5138       if (ThisIsNonZero) {
5139         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5140         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5141                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5142         if (LastIsNonZero)
5143           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5144       } else
5145         ThisElt = LastElt;
5146
5147       if (ThisElt.getNode())
5148         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5149                         DAG.getIntPtrConstant(i/2, dl));
5150     }
5151   }
5152
5153   return DAG.getBitcast(MVT::v16i8, V);
5154 }
5155
5156 /// Custom lower build_vector of v8i16.
5157 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5158                                      unsigned NumNonZero, unsigned NumZero,
5159                                      SelectionDAG &DAG,
5160                                      const X86Subtarget* Subtarget,
5161                                      const TargetLowering &TLI) {
5162   if (NumNonZero > 4)
5163     return SDValue();
5164
5165   SDLoc dl(Op);
5166   SDValue V;
5167   bool First = true;
5168   for (unsigned i = 0; i < 8; ++i) {
5169     bool isNonZero = (NonZeros & (1 << i)) != 0;
5170     if (isNonZero) {
5171       if (First) {
5172         if (NumZero)
5173           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5174         else
5175           V = DAG.getUNDEF(MVT::v8i16);
5176         First = false;
5177       }
5178       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5179                       MVT::v8i16, V, Op.getOperand(i),
5180                       DAG.getIntPtrConstant(i, dl));
5181     }
5182   }
5183
5184   return V;
5185 }
5186
5187 /// Custom lower build_vector of v4i32 or v4f32.
5188 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5189                                      const X86Subtarget *Subtarget,
5190                                      const TargetLowering &TLI) {
5191   // Find all zeroable elements.
5192   std::bitset<4> Zeroable;
5193   for (int i=0; i < 4; ++i) {
5194     SDValue Elt = Op->getOperand(i);
5195     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5196   }
5197   assert(Zeroable.size() - Zeroable.count() > 1 &&
5198          "We expect at least two non-zero elements!");
5199
5200   // We only know how to deal with build_vector nodes where elements are either
5201   // zeroable or extract_vector_elt with constant index.
5202   SDValue FirstNonZero;
5203   unsigned FirstNonZeroIdx;
5204   for (unsigned i=0; i < 4; ++i) {
5205     if (Zeroable[i])
5206       continue;
5207     SDValue Elt = Op->getOperand(i);
5208     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5209         !isa<ConstantSDNode>(Elt.getOperand(1)))
5210       return SDValue();
5211     // Make sure that this node is extracting from a 128-bit vector.
5212     MVT VT = Elt.getOperand(0).getSimpleValueType();
5213     if (!VT.is128BitVector())
5214       return SDValue();
5215     if (!FirstNonZero.getNode()) {
5216       FirstNonZero = Elt;
5217       FirstNonZeroIdx = i;
5218     }
5219   }
5220
5221   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5222   SDValue V1 = FirstNonZero.getOperand(0);
5223   MVT VT = V1.getSimpleValueType();
5224
5225   // See if this build_vector can be lowered as a blend with zero.
5226   SDValue Elt;
5227   unsigned EltMaskIdx, EltIdx;
5228   int Mask[4];
5229   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5230     if (Zeroable[EltIdx]) {
5231       // The zero vector will be on the right hand side.
5232       Mask[EltIdx] = EltIdx+4;
5233       continue;
5234     }
5235
5236     Elt = Op->getOperand(EltIdx);
5237     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5238     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5239     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5240       break;
5241     Mask[EltIdx] = EltIdx;
5242   }
5243
5244   if (EltIdx == 4) {
5245     // Let the shuffle legalizer deal with blend operations.
5246     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5247     if (V1.getSimpleValueType() != VT)
5248       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5249     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5250   }
5251
5252   // See if we can lower this build_vector to a INSERTPS.
5253   if (!Subtarget->hasSSE41())
5254     return SDValue();
5255
5256   SDValue V2 = Elt.getOperand(0);
5257   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5258     V1 = SDValue();
5259
5260   bool CanFold = true;
5261   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5262     if (Zeroable[i])
5263       continue;
5264
5265     SDValue Current = Op->getOperand(i);
5266     SDValue SrcVector = Current->getOperand(0);
5267     if (!V1.getNode())
5268       V1 = SrcVector;
5269     CanFold = SrcVector == V1 &&
5270       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5271   }
5272
5273   if (!CanFold)
5274     return SDValue();
5275
5276   assert(V1.getNode() && "Expected at least two non-zero elements!");
5277   if (V1.getSimpleValueType() != MVT::v4f32)
5278     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5279   if (V2.getSimpleValueType() != MVT::v4f32)
5280     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5281
5282   // Ok, we can emit an INSERTPS instruction.
5283   unsigned ZMask = Zeroable.to_ulong();
5284
5285   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5286   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5287   SDLoc DL(Op);
5288   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5289                                DAG.getIntPtrConstant(InsertPSMask, DL));
5290   return DAG.getBitcast(VT, Result);
5291 }
5292
5293 /// Return a vector logical shift node.
5294 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5295                          unsigned NumBits, SelectionDAG &DAG,
5296                          const TargetLowering &TLI, SDLoc dl) {
5297   assert(VT.is128BitVector() && "Unknown type for VShift");
5298   MVT ShVT = MVT::v2i64;
5299   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5300   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5301   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5302   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5303   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5304   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5305 }
5306
5307 static SDValue
5308 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5309
5310   // Check if the scalar load can be widened into a vector load. And if
5311   // the address is "base + cst" see if the cst can be "absorbed" into
5312   // the shuffle mask.
5313   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5314     SDValue Ptr = LD->getBasePtr();
5315     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5316       return SDValue();
5317     EVT PVT = LD->getValueType(0);
5318     if (PVT != MVT::i32 && PVT != MVT::f32)
5319       return SDValue();
5320
5321     int FI = -1;
5322     int64_t Offset = 0;
5323     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5324       FI = FINode->getIndex();
5325       Offset = 0;
5326     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5327                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5328       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5329       Offset = Ptr.getConstantOperandVal(1);
5330       Ptr = Ptr.getOperand(0);
5331     } else {
5332       return SDValue();
5333     }
5334
5335     // FIXME: 256-bit vector instructions don't require a strict alignment,
5336     // improve this code to support it better.
5337     unsigned RequiredAlign = VT.getSizeInBits()/8;
5338     SDValue Chain = LD->getChain();
5339     // Make sure the stack object alignment is at least 16 or 32.
5340     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5341     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5342       if (MFI->isFixedObjectIndex(FI)) {
5343         // Can't change the alignment. FIXME: It's possible to compute
5344         // the exact stack offset and reference FI + adjust offset instead.
5345         // If someone *really* cares about this. That's the way to implement it.
5346         return SDValue();
5347       } else {
5348         MFI->setObjectAlignment(FI, RequiredAlign);
5349       }
5350     }
5351
5352     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5353     // Ptr + (Offset & ~15).
5354     if (Offset < 0)
5355       return SDValue();
5356     if ((Offset % RequiredAlign) & 3)
5357       return SDValue();
5358     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5359     if (StartOffset) {
5360       SDLoc DL(Ptr);
5361       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5362                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5363     }
5364
5365     int EltNo = (Offset - StartOffset) >> 2;
5366     unsigned NumElems = VT.getVectorNumElements();
5367
5368     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5369     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5370                              LD->getPointerInfo().getWithOffset(StartOffset),
5371                              false, false, false, 0);
5372
5373     SmallVector<int, 8> Mask(NumElems, EltNo);
5374
5375     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5376   }
5377
5378   return SDValue();
5379 }
5380
5381 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5382 /// elements can be replaced by a single large load which has the same value as
5383 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5384 ///
5385 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5386 ///
5387 /// FIXME: we'd also like to handle the case where the last elements are zero
5388 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5389 /// There's even a handy isZeroNode for that purpose.
5390 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5391                                         SDLoc &DL, SelectionDAG &DAG,
5392                                         bool isAfterLegalize) {
5393   unsigned NumElems = Elts.size();
5394
5395   LoadSDNode *LDBase = nullptr;
5396   unsigned LastLoadedElt = -1U;
5397
5398   // For each element in the initializer, see if we've found a load or an undef.
5399   // If we don't find an initial load element, or later load elements are
5400   // non-consecutive, bail out.
5401   for (unsigned i = 0; i < NumElems; ++i) {
5402     SDValue Elt = Elts[i];
5403     // Look through a bitcast.
5404     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5405       Elt = Elt.getOperand(0);
5406     if (!Elt.getNode() ||
5407         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5408       return SDValue();
5409     if (!LDBase) {
5410       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5411         return SDValue();
5412       LDBase = cast<LoadSDNode>(Elt.getNode());
5413       LastLoadedElt = i;
5414       continue;
5415     }
5416     if (Elt.getOpcode() == ISD::UNDEF)
5417       continue;
5418
5419     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5420     EVT LdVT = Elt.getValueType();
5421     // Each loaded element must be the correct fractional portion of the
5422     // requested vector load.
5423     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5424       return SDValue();
5425     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5426       return SDValue();
5427     LastLoadedElt = i;
5428   }
5429
5430   // If we have found an entire vector of loads and undefs, then return a large
5431   // load of the entire vector width starting at the base pointer.  If we found
5432   // consecutive loads for the low half, generate a vzext_load node.
5433   if (LastLoadedElt == NumElems - 1) {
5434     assert(LDBase && "Did not find base load for merging consecutive loads");
5435     EVT EltVT = LDBase->getValueType(0);
5436     // Ensure that the input vector size for the merged loads matches the
5437     // cumulative size of the input elements.
5438     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5439       return SDValue();
5440
5441     if (isAfterLegalize &&
5442         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5443       return SDValue();
5444
5445     SDValue NewLd = SDValue();
5446
5447     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5448                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5449                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5450                         LDBase->getAlignment());
5451
5452     if (LDBase->hasAnyUseOfValue(1)) {
5453       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5454                                      SDValue(LDBase, 1),
5455                                      SDValue(NewLd.getNode(), 1));
5456       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5457       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5458                              SDValue(NewLd.getNode(), 1));
5459     }
5460
5461     return NewLd;
5462   }
5463
5464   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5465   //of a v4i32 / v4f32. It's probably worth generalizing.
5466   EVT EltVT = VT.getVectorElementType();
5467   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5468       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5469     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5470     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5471     SDValue ResNode =
5472         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5473                                 LDBase->getPointerInfo(),
5474                                 LDBase->getAlignment(),
5475                                 false/*isVolatile*/, true/*ReadMem*/,
5476                                 false/*WriteMem*/);
5477
5478     // Make sure the newly-created LOAD is in the same position as LDBase in
5479     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5480     // update uses of LDBase's output chain to use the TokenFactor.
5481     if (LDBase->hasAnyUseOfValue(1)) {
5482       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5483                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5484       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5485       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5486                              SDValue(ResNode.getNode(), 1));
5487     }
5488
5489     return DAG.getBitcast(VT, ResNode);
5490   }
5491   return SDValue();
5492 }
5493
5494 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5495 /// to generate a splat value for the following cases:
5496 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5497 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5498 /// a scalar load, or a constant.
5499 /// The VBROADCAST node is returned when a pattern is found,
5500 /// or SDValue() otherwise.
5501 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5502                                     SelectionDAG &DAG) {
5503   // VBROADCAST requires AVX.
5504   // TODO: Splats could be generated for non-AVX CPUs using SSE
5505   // instructions, but there's less potential gain for only 128-bit vectors.
5506   if (!Subtarget->hasAVX())
5507     return SDValue();
5508
5509   MVT VT = Op.getSimpleValueType();
5510   SDLoc dl(Op);
5511
5512   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5513          "Unsupported vector type for broadcast.");
5514
5515   SDValue Ld;
5516   bool ConstSplatVal;
5517
5518   switch (Op.getOpcode()) {
5519     default:
5520       // Unknown pattern found.
5521       return SDValue();
5522
5523     case ISD::BUILD_VECTOR: {
5524       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5525       BitVector UndefElements;
5526       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5527
5528       // We need a splat of a single value to use broadcast, and it doesn't
5529       // make any sense if the value is only in one element of the vector.
5530       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5531         return SDValue();
5532
5533       Ld = Splat;
5534       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5535                        Ld.getOpcode() == ISD::ConstantFP);
5536
5537       // Make sure that all of the users of a non-constant load are from the
5538       // BUILD_VECTOR node.
5539       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5540         return SDValue();
5541       break;
5542     }
5543
5544     case ISD::VECTOR_SHUFFLE: {
5545       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5546
5547       // Shuffles must have a splat mask where the first element is
5548       // broadcasted.
5549       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5550         return SDValue();
5551
5552       SDValue Sc = Op.getOperand(0);
5553       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5554           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5555
5556         if (!Subtarget->hasInt256())
5557           return SDValue();
5558
5559         // Use the register form of the broadcast instruction available on AVX2.
5560         if (VT.getSizeInBits() >= 256)
5561           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5562         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5563       }
5564
5565       Ld = Sc.getOperand(0);
5566       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5567                        Ld.getOpcode() == ISD::ConstantFP);
5568
5569       // The scalar_to_vector node and the suspected
5570       // load node must have exactly one user.
5571       // Constants may have multiple users.
5572
5573       // AVX-512 has register version of the broadcast
5574       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5575         Ld.getValueType().getSizeInBits() >= 32;
5576       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5577           !hasRegVer))
5578         return SDValue();
5579       break;
5580     }
5581   }
5582
5583   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5584   bool IsGE256 = (VT.getSizeInBits() >= 256);
5585
5586   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5587   // instruction to save 8 or more bytes of constant pool data.
5588   // TODO: If multiple splats are generated to load the same constant,
5589   // it may be detrimental to overall size. There needs to be a way to detect
5590   // that condition to know if this is truly a size win.
5591   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5592
5593   // Handle broadcasting a single constant scalar from the constant pool
5594   // into a vector.
5595   // On Sandybridge (no AVX2), it is still better to load a constant vector
5596   // from the constant pool and not to broadcast it from a scalar.
5597   // But override that restriction when optimizing for size.
5598   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5599   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5600     EVT CVT = Ld.getValueType();
5601     assert(!CVT.isVector() && "Must not broadcast a vector type");
5602
5603     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5604     // For size optimization, also splat v2f64 and v2i64, and for size opt
5605     // with AVX2, also splat i8 and i16.
5606     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5607     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5608         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5609       const Constant *C = nullptr;
5610       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5611         C = CI->getConstantIntValue();
5612       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5613         C = CF->getConstantFPValue();
5614
5615       assert(C && "Invalid constant type");
5616
5617       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5618       SDValue CP =
5619           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5620       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5621       Ld = DAG.getLoad(
5622           CVT, dl, DAG.getEntryNode(), CP,
5623           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5624           false, false, Alignment);
5625
5626       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5627     }
5628   }
5629
5630   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5631
5632   // Handle AVX2 in-register broadcasts.
5633   if (!IsLoad && Subtarget->hasInt256() &&
5634       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5635     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5636
5637   // The scalar source must be a normal load.
5638   if (!IsLoad)
5639     return SDValue();
5640
5641   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5642       (Subtarget->hasVLX() && ScalarSize == 64))
5643     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5644
5645   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5646   // double since there is no vbroadcastsd xmm
5647   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5648     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5649       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5650   }
5651
5652   // Unsupported broadcast.
5653   return SDValue();
5654 }
5655
5656 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5657 /// underlying vector and index.
5658 ///
5659 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5660 /// index.
5661 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5662                                          SDValue ExtIdx) {
5663   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5664   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5665     return Idx;
5666
5667   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5668   // lowered this:
5669   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5670   // to:
5671   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5672   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5673   //                           undef)
5674   //                       Constant<0>)
5675   // In this case the vector is the extract_subvector expression and the index
5676   // is 2, as specified by the shuffle.
5677   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5678   SDValue ShuffleVec = SVOp->getOperand(0);
5679   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5680   assert(ShuffleVecVT.getVectorElementType() ==
5681          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5682
5683   int ShuffleIdx = SVOp->getMaskElt(Idx);
5684   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5685     ExtractedFromVec = ShuffleVec;
5686     return ShuffleIdx;
5687   }
5688   return Idx;
5689 }
5690
5691 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5692   MVT VT = Op.getSimpleValueType();
5693
5694   // Skip if insert_vec_elt is not supported.
5695   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5696   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5697     return SDValue();
5698
5699   SDLoc DL(Op);
5700   unsigned NumElems = Op.getNumOperands();
5701
5702   SDValue VecIn1;
5703   SDValue VecIn2;
5704   SmallVector<unsigned, 4> InsertIndices;
5705   SmallVector<int, 8> Mask(NumElems, -1);
5706
5707   for (unsigned i = 0; i != NumElems; ++i) {
5708     unsigned Opc = Op.getOperand(i).getOpcode();
5709
5710     if (Opc == ISD::UNDEF)
5711       continue;
5712
5713     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5714       // Quit if more than 1 elements need inserting.
5715       if (InsertIndices.size() > 1)
5716         return SDValue();
5717
5718       InsertIndices.push_back(i);
5719       continue;
5720     }
5721
5722     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5723     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5724     // Quit if non-constant index.
5725     if (!isa<ConstantSDNode>(ExtIdx))
5726       return SDValue();
5727     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5728
5729     // Quit if extracted from vector of different type.
5730     if (ExtractedFromVec.getValueType() != VT)
5731       return SDValue();
5732
5733     if (!VecIn1.getNode())
5734       VecIn1 = ExtractedFromVec;
5735     else if (VecIn1 != ExtractedFromVec) {
5736       if (!VecIn2.getNode())
5737         VecIn2 = ExtractedFromVec;
5738       else if (VecIn2 != ExtractedFromVec)
5739         // Quit if more than 2 vectors to shuffle
5740         return SDValue();
5741     }
5742
5743     if (ExtractedFromVec == VecIn1)
5744       Mask[i] = Idx;
5745     else if (ExtractedFromVec == VecIn2)
5746       Mask[i] = Idx + NumElems;
5747   }
5748
5749   if (!VecIn1.getNode())
5750     return SDValue();
5751
5752   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5753   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5754   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5755     unsigned Idx = InsertIndices[i];
5756     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5757                      DAG.getIntPtrConstant(Idx, DL));
5758   }
5759
5760   return NV;
5761 }
5762
5763 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5764   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5765          Op.getScalarValueSizeInBits() == 1 &&
5766          "Can not convert non-constant vector");
5767   uint64_t Immediate = 0;
5768   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5769     SDValue In = Op.getOperand(idx);
5770     if (In.getOpcode() != ISD::UNDEF)
5771       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5772   }
5773   SDLoc dl(Op);
5774   MVT VT =
5775    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5776   return DAG.getConstant(Immediate, dl, VT);
5777 }
5778 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5779 SDValue
5780 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5781
5782   MVT VT = Op.getSimpleValueType();
5783   assert((VT.getVectorElementType() == MVT::i1) &&
5784          "Unexpected type in LowerBUILD_VECTORvXi1!");
5785
5786   SDLoc dl(Op);
5787   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5788     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5789     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5790     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5791   }
5792
5793   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5794     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5795     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5796     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5797   }
5798
5799   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5800     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5801     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5802       return DAG.getBitcast(VT, Imm);
5803     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5804     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5805                         DAG.getIntPtrConstant(0, dl));
5806   }
5807
5808   // Vector has one or more non-const elements
5809   uint64_t Immediate = 0;
5810   SmallVector<unsigned, 16> NonConstIdx;
5811   bool IsSplat = true;
5812   bool HasConstElts = false;
5813   int SplatIdx = -1;
5814   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5815     SDValue In = Op.getOperand(idx);
5816     if (In.getOpcode() == ISD::UNDEF)
5817       continue;
5818     if (!isa<ConstantSDNode>(In))
5819       NonConstIdx.push_back(idx);
5820     else {
5821       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5822       HasConstElts = true;
5823     }
5824     if (SplatIdx == -1)
5825       SplatIdx = idx;
5826     else if (In != Op.getOperand(SplatIdx))
5827       IsSplat = false;
5828   }
5829
5830   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5831   if (IsSplat)
5832     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5833                        DAG.getConstant(1, dl, VT),
5834                        DAG.getConstant(0, dl, VT));
5835
5836   // insert elements one by one
5837   SDValue DstVec;
5838   SDValue Imm;
5839   if (Immediate) {
5840     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5841     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5842   }
5843   else if (HasConstElts)
5844     Imm = DAG.getConstant(0, dl, VT);
5845   else
5846     Imm = DAG.getUNDEF(VT);
5847   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5848     DstVec = DAG.getBitcast(VT, Imm);
5849   else {
5850     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5851     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5852                          DAG.getIntPtrConstant(0, dl));
5853   }
5854
5855   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5856     unsigned InsertIdx = NonConstIdx[i];
5857     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5858                          Op.getOperand(InsertIdx),
5859                          DAG.getIntPtrConstant(InsertIdx, dl));
5860   }
5861   return DstVec;
5862 }
5863
5864 /// \brief Return true if \p N implements a horizontal binop and return the
5865 /// operands for the horizontal binop into V0 and V1.
5866 ///
5867 /// This is a helper function of LowerToHorizontalOp().
5868 /// This function checks that the build_vector \p N in input implements a
5869 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5870 /// operation to match.
5871 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5872 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5873 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5874 /// arithmetic sub.
5875 ///
5876 /// This function only analyzes elements of \p N whose indices are
5877 /// in range [BaseIdx, LastIdx).
5878 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5879                               SelectionDAG &DAG,
5880                               unsigned BaseIdx, unsigned LastIdx,
5881                               SDValue &V0, SDValue &V1) {
5882   EVT VT = N->getValueType(0);
5883
5884   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5885   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5886          "Invalid Vector in input!");
5887
5888   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5889   bool CanFold = true;
5890   unsigned ExpectedVExtractIdx = BaseIdx;
5891   unsigned NumElts = LastIdx - BaseIdx;
5892   V0 = DAG.getUNDEF(VT);
5893   V1 = DAG.getUNDEF(VT);
5894
5895   // Check if N implements a horizontal binop.
5896   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5897     SDValue Op = N->getOperand(i + BaseIdx);
5898
5899     // Skip UNDEFs.
5900     if (Op->getOpcode() == ISD::UNDEF) {
5901       // Update the expected vector extract index.
5902       if (i * 2 == NumElts)
5903         ExpectedVExtractIdx = BaseIdx;
5904       ExpectedVExtractIdx += 2;
5905       continue;
5906     }
5907
5908     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5909
5910     if (!CanFold)
5911       break;
5912
5913     SDValue Op0 = Op.getOperand(0);
5914     SDValue Op1 = Op.getOperand(1);
5915
5916     // Try to match the following pattern:
5917     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5918     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5919         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5920         Op0.getOperand(0) == Op1.getOperand(0) &&
5921         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5922         isa<ConstantSDNode>(Op1.getOperand(1)));
5923     if (!CanFold)
5924       break;
5925
5926     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5927     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5928
5929     if (i * 2 < NumElts) {
5930       if (V0.getOpcode() == ISD::UNDEF) {
5931         V0 = Op0.getOperand(0);
5932         if (V0.getValueType() != VT)
5933           return false;
5934       }
5935     } else {
5936       if (V1.getOpcode() == ISD::UNDEF) {
5937         V1 = Op0.getOperand(0);
5938         if (V1.getValueType() != VT)
5939           return false;
5940       }
5941       if (i * 2 == NumElts)
5942         ExpectedVExtractIdx = BaseIdx;
5943     }
5944
5945     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5946     if (I0 == ExpectedVExtractIdx)
5947       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5948     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5949       // Try to match the following dag sequence:
5950       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5951       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5952     } else
5953       CanFold = false;
5954
5955     ExpectedVExtractIdx += 2;
5956   }
5957
5958   return CanFold;
5959 }
5960
5961 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5962 /// a concat_vector.
5963 ///
5964 /// This is a helper function of LowerToHorizontalOp().
5965 /// This function expects two 256-bit vectors called V0 and V1.
5966 /// At first, each vector is split into two separate 128-bit vectors.
5967 /// Then, the resulting 128-bit vectors are used to implement two
5968 /// horizontal binary operations.
5969 ///
5970 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5971 ///
5972 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5973 /// the two new horizontal binop.
5974 /// When Mode is set, the first horizontal binop dag node would take as input
5975 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5976 /// horizontal binop dag node would take as input the lower 128-bit of V1
5977 /// and the upper 128-bit of V1.
5978 ///   Example:
5979 ///     HADD V0_LO, V0_HI
5980 ///     HADD V1_LO, V1_HI
5981 ///
5982 /// Otherwise, the first horizontal binop dag node takes as input the lower
5983 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5984 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5985 ///   Example:
5986 ///     HADD V0_LO, V1_LO
5987 ///     HADD V0_HI, V1_HI
5988 ///
5989 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5990 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5991 /// the upper 128-bits of the result.
5992 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5993                                      SDLoc DL, SelectionDAG &DAG,
5994                                      unsigned X86Opcode, bool Mode,
5995                                      bool isUndefLO, bool isUndefHI) {
5996   EVT VT = V0.getValueType();
5997   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5998          "Invalid nodes in input!");
5999
6000   unsigned NumElts = VT.getVectorNumElements();
6001   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
6002   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
6003   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
6004   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
6005   EVT NewVT = V0_LO.getValueType();
6006
6007   SDValue LO = DAG.getUNDEF(NewVT);
6008   SDValue HI = DAG.getUNDEF(NewVT);
6009
6010   if (Mode) {
6011     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6012     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
6013       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
6014     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
6015       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
6016   } else {
6017     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6018     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
6019                        V1_LO->getOpcode() != ISD::UNDEF))
6020       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
6021
6022     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
6023                        V1_HI->getOpcode() != ISD::UNDEF))
6024       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
6025   }
6026
6027   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
6028 }
6029
6030 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
6031 /// node.
6032 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
6033                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6034   MVT VT = BV->getSimpleValueType(0);
6035   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
6036       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
6037     return SDValue();
6038
6039   SDLoc DL(BV);
6040   unsigned NumElts = VT.getVectorNumElements();
6041   SDValue InVec0 = DAG.getUNDEF(VT);
6042   SDValue InVec1 = DAG.getUNDEF(VT);
6043
6044   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
6045           VT == MVT::v2f64) && "build_vector with an invalid type found!");
6046
6047   // Odd-numbered elements in the input build vector are obtained from
6048   // adding two integer/float elements.
6049   // Even-numbered elements in the input build vector are obtained from
6050   // subtracting two integer/float elements.
6051   unsigned ExpectedOpcode = ISD::FSUB;
6052   unsigned NextExpectedOpcode = ISD::FADD;
6053   bool AddFound = false;
6054   bool SubFound = false;
6055
6056   for (unsigned i = 0, e = NumElts; i != e; ++i) {
6057     SDValue Op = BV->getOperand(i);
6058
6059     // Skip 'undef' values.
6060     unsigned Opcode = Op.getOpcode();
6061     if (Opcode == ISD::UNDEF) {
6062       std::swap(ExpectedOpcode, NextExpectedOpcode);
6063       continue;
6064     }
6065
6066     // Early exit if we found an unexpected opcode.
6067     if (Opcode != ExpectedOpcode)
6068       return SDValue();
6069
6070     SDValue Op0 = Op.getOperand(0);
6071     SDValue Op1 = Op.getOperand(1);
6072
6073     // Try to match the following pattern:
6074     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6075     // Early exit if we cannot match that sequence.
6076     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6077         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6078         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6079         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6080         Op0.getOperand(1) != Op1.getOperand(1))
6081       return SDValue();
6082
6083     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6084     if (I0 != i)
6085       return SDValue();
6086
6087     // We found a valid add/sub node. Update the information accordingly.
6088     if (i & 1)
6089       AddFound = true;
6090     else
6091       SubFound = true;
6092
6093     // Update InVec0 and InVec1.
6094     if (InVec0.getOpcode() == ISD::UNDEF) {
6095       InVec0 = Op0.getOperand(0);
6096       if (InVec0.getSimpleValueType() != VT)
6097         return SDValue();
6098     }
6099     if (InVec1.getOpcode() == ISD::UNDEF) {
6100       InVec1 = Op1.getOperand(0);
6101       if (InVec1.getSimpleValueType() != VT)
6102         return SDValue();
6103     }
6104
6105     // Make sure that operands in input to each add/sub node always
6106     // come from a same pair of vectors.
6107     if (InVec0 != Op0.getOperand(0)) {
6108       if (ExpectedOpcode == ISD::FSUB)
6109         return SDValue();
6110
6111       // FADD is commutable. Try to commute the operands
6112       // and then test again.
6113       std::swap(Op0, Op1);
6114       if (InVec0 != Op0.getOperand(0))
6115         return SDValue();
6116     }
6117
6118     if (InVec1 != Op1.getOperand(0))
6119       return SDValue();
6120
6121     // Update the pair of expected opcodes.
6122     std::swap(ExpectedOpcode, NextExpectedOpcode);
6123   }
6124
6125   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6126   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6127       InVec1.getOpcode() != ISD::UNDEF)
6128     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6129
6130   return SDValue();
6131 }
6132
6133 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6134 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6135                                    const X86Subtarget *Subtarget,
6136                                    SelectionDAG &DAG) {
6137   MVT VT = BV->getSimpleValueType(0);
6138   unsigned NumElts = VT.getVectorNumElements();
6139   unsigned NumUndefsLO = 0;
6140   unsigned NumUndefsHI = 0;
6141   unsigned Half = NumElts/2;
6142
6143   // Count the number of UNDEF operands in the build_vector in input.
6144   for (unsigned i = 0, e = Half; i != e; ++i)
6145     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6146       NumUndefsLO++;
6147
6148   for (unsigned i = Half, e = NumElts; i != e; ++i)
6149     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6150       NumUndefsHI++;
6151
6152   // Early exit if this is either a build_vector of all UNDEFs or all the
6153   // operands but one are UNDEF.
6154   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6155     return SDValue();
6156
6157   SDLoc DL(BV);
6158   SDValue InVec0, InVec1;
6159   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6160     // Try to match an SSE3 float HADD/HSUB.
6161     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6162       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6163
6164     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6165       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6166   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6167     // Try to match an SSSE3 integer HADD/HSUB.
6168     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6169       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6170
6171     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6172       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6173   }
6174
6175   if (!Subtarget->hasAVX())
6176     return SDValue();
6177
6178   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6179     // Try to match an AVX horizontal add/sub of packed single/double
6180     // precision floating point values from 256-bit vectors.
6181     SDValue InVec2, InVec3;
6182     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6183         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6184         ((InVec0.getOpcode() == ISD::UNDEF ||
6185           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6186         ((InVec1.getOpcode() == ISD::UNDEF ||
6187           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6188       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6189
6190     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6191         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6192         ((InVec0.getOpcode() == ISD::UNDEF ||
6193           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6194         ((InVec1.getOpcode() == ISD::UNDEF ||
6195           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6196       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6197   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6198     // Try to match an AVX2 horizontal add/sub of signed integers.
6199     SDValue InVec2, InVec3;
6200     unsigned X86Opcode;
6201     bool CanFold = true;
6202
6203     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6204         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6205         ((InVec0.getOpcode() == ISD::UNDEF ||
6206           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6207         ((InVec1.getOpcode() == ISD::UNDEF ||
6208           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6209       X86Opcode = X86ISD::HADD;
6210     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6211         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6212         ((InVec0.getOpcode() == ISD::UNDEF ||
6213           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6214         ((InVec1.getOpcode() == ISD::UNDEF ||
6215           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6216       X86Opcode = X86ISD::HSUB;
6217     else
6218       CanFold = false;
6219
6220     if (CanFold) {
6221       // Fold this build_vector into a single horizontal add/sub.
6222       // Do this only if the target has AVX2.
6223       if (Subtarget->hasAVX2())
6224         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6225
6226       // Do not try to expand this build_vector into a pair of horizontal
6227       // add/sub if we can emit a pair of scalar add/sub.
6228       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6229         return SDValue();
6230
6231       // Convert this build_vector into a pair of horizontal binop followed by
6232       // a concat vector.
6233       bool isUndefLO = NumUndefsLO == Half;
6234       bool isUndefHI = NumUndefsHI == Half;
6235       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6236                                    isUndefLO, isUndefHI);
6237     }
6238   }
6239
6240   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6241        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6242     unsigned X86Opcode;
6243     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6244       X86Opcode = X86ISD::HADD;
6245     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6246       X86Opcode = X86ISD::HSUB;
6247     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6248       X86Opcode = X86ISD::FHADD;
6249     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6250       X86Opcode = X86ISD::FHSUB;
6251     else
6252       return SDValue();
6253
6254     // Don't try to expand this build_vector into a pair of horizontal add/sub
6255     // if we can simply emit a pair of scalar add/sub.
6256     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6257       return SDValue();
6258
6259     // Convert this build_vector into two horizontal add/sub followed by
6260     // a concat vector.
6261     bool isUndefLO = NumUndefsLO == Half;
6262     bool isUndefHI = NumUndefsHI == Half;
6263     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6264                                  isUndefLO, isUndefHI);
6265   }
6266
6267   return SDValue();
6268 }
6269
6270 SDValue
6271 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6272   SDLoc dl(Op);
6273
6274   MVT VT = Op.getSimpleValueType();
6275   MVT ExtVT = VT.getVectorElementType();
6276   unsigned NumElems = Op.getNumOperands();
6277
6278   // Generate vectors for predicate vectors.
6279   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6280     return LowerBUILD_VECTORvXi1(Op, DAG);
6281
6282   // Vectors containing all zeros can be matched by pxor and xorps later
6283   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6284     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6285     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6286     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6287       return Op;
6288
6289     return getZeroVector(VT, Subtarget, DAG, dl);
6290   }
6291
6292   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6293   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6294   // vpcmpeqd on 256-bit vectors.
6295   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6296     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6297       return Op;
6298
6299     if (!VT.is512BitVector())
6300       return getOnesVector(VT, Subtarget, DAG, dl);
6301   }
6302
6303   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6304   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6305     return AddSub;
6306   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6307     return HorizontalOp;
6308   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6309     return Broadcast;
6310
6311   unsigned EVTBits = ExtVT.getSizeInBits();
6312
6313   unsigned NumZero  = 0;
6314   unsigned NumNonZero = 0;
6315   uint64_t NonZeros = 0;
6316   bool IsAllConstants = true;
6317   SmallSet<SDValue, 8> Values;
6318   for (unsigned i = 0; i < NumElems; ++i) {
6319     SDValue Elt = Op.getOperand(i);
6320     if (Elt.getOpcode() == ISD::UNDEF)
6321       continue;
6322     Values.insert(Elt);
6323     if (Elt.getOpcode() != ISD::Constant &&
6324         Elt.getOpcode() != ISD::ConstantFP)
6325       IsAllConstants = false;
6326     if (X86::isZeroNode(Elt))
6327       NumZero++;
6328     else {
6329       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6330       NonZeros |= ((uint64_t)1 << i);
6331       NumNonZero++;
6332     }
6333   }
6334
6335   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6336   if (NumNonZero == 0)
6337     return DAG.getUNDEF(VT);
6338
6339   // Special case for single non-zero, non-undef, element.
6340   if (NumNonZero == 1) {
6341     unsigned Idx = countTrailingZeros(NonZeros);
6342     SDValue Item = Op.getOperand(Idx);
6343
6344     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6345     // the value are obviously zero, truncate the value to i32 and do the
6346     // insertion that way.  Only do this if the value is non-constant or if the
6347     // value is a constant being inserted into element 0.  It is cheaper to do
6348     // a constant pool load than it is to do a movd + shuffle.
6349     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6350         (!IsAllConstants || Idx == 0)) {
6351       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6352         // Handle SSE only.
6353         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6354         MVT VecVT = MVT::v4i32;
6355
6356         // Truncate the value (which may itself be a constant) to i32, and
6357         // convert it to a vector with movd (S2V+shuffle to zero extend).
6358         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6359         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6360         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6361                                       Item, Idx * 2, true, Subtarget, DAG));
6362       }
6363     }
6364
6365     // If we have a constant or non-constant insertion into the low element of
6366     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6367     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6368     // depending on what the source datatype is.
6369     if (Idx == 0) {
6370       if (NumZero == 0)
6371         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6372
6373       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6374           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6375         if (VT.is512BitVector()) {
6376           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6377           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6378                              Item, DAG.getIntPtrConstant(0, dl));
6379         }
6380         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6381                "Expected an SSE value type!");
6382         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6383         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6384         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6385       }
6386
6387       // We can't directly insert an i8 or i16 into a vector, so zero extend
6388       // it to i32 first.
6389       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6390         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6391         if (VT.is256BitVector()) {
6392           if (Subtarget->hasAVX()) {
6393             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6394             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6395           } else {
6396             // Without AVX, we need to extend to a 128-bit vector and then
6397             // insert into the 256-bit vector.
6398             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6399             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6400             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6401           }
6402         } else {
6403           assert(VT.is128BitVector() && "Expected an SSE value type!");
6404           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6405           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6406         }
6407         return DAG.getBitcast(VT, Item);
6408       }
6409     }
6410
6411     // Is it a vector logical left shift?
6412     if (NumElems == 2 && Idx == 1 &&
6413         X86::isZeroNode(Op.getOperand(0)) &&
6414         !X86::isZeroNode(Op.getOperand(1))) {
6415       unsigned NumBits = VT.getSizeInBits();
6416       return getVShift(true, VT,
6417                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6418                                    VT, Op.getOperand(1)),
6419                        NumBits/2, DAG, *this, dl);
6420     }
6421
6422     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6423       return SDValue();
6424
6425     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6426     // is a non-constant being inserted into an element other than the low one,
6427     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6428     // movd/movss) to move this into the low element, then shuffle it into
6429     // place.
6430     if (EVTBits == 32) {
6431       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6432       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6433     }
6434   }
6435
6436   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6437   if (Values.size() == 1) {
6438     if (EVTBits == 32) {
6439       // Instead of a shuffle like this:
6440       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6441       // Check if it's possible to issue this instead.
6442       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6443       unsigned Idx = countTrailingZeros(NonZeros);
6444       SDValue Item = Op.getOperand(Idx);
6445       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6446         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6447     }
6448     return SDValue();
6449   }
6450
6451   // A vector full of immediates; various special cases are already
6452   // handled, so this is best done with a single constant-pool load.
6453   if (IsAllConstants)
6454     return SDValue();
6455
6456   // For AVX-length vectors, see if we can use a vector load to get all of the
6457   // elements, otherwise build the individual 128-bit pieces and use
6458   // shuffles to put them in place.
6459   if (VT.is256BitVector() || VT.is512BitVector()) {
6460     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6461
6462     // Check for a build vector of consecutive loads.
6463     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6464       return LD;
6465
6466     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6467
6468     // Build both the lower and upper subvector.
6469     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6470                                 makeArrayRef(&V[0], NumElems/2));
6471     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6472                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6473
6474     // Recreate the wider vector with the lower and upper part.
6475     if (VT.is256BitVector())
6476       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6477     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6478   }
6479
6480   // Let legalizer expand 2-wide build_vectors.
6481   if (EVTBits == 64) {
6482     if (NumNonZero == 1) {
6483       // One half is zero or undef.
6484       unsigned Idx = countTrailingZeros(NonZeros);
6485       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6486                                Op.getOperand(Idx));
6487       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6488     }
6489     return SDValue();
6490   }
6491
6492   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6493   if (EVTBits == 8 && NumElems == 16)
6494     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6495                                           DAG, Subtarget, *this))
6496       return V;
6497
6498   if (EVTBits == 16 && NumElems == 8)
6499     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6500                                           DAG, Subtarget, *this))
6501       return V;
6502
6503   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6504   if (EVTBits == 32 && NumElems == 4)
6505     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6506       return V;
6507
6508   // If element VT is == 32 bits, turn it into a number of shuffles.
6509   SmallVector<SDValue, 8> V(NumElems);
6510   if (NumElems == 4 && NumZero > 0) {
6511     for (unsigned i = 0; i < 4; ++i) {
6512       bool isZero = !(NonZeros & (1ULL << i));
6513       if (isZero)
6514         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6515       else
6516         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6517     }
6518
6519     for (unsigned i = 0; i < 2; ++i) {
6520       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6521         default: break;
6522         case 0:
6523           V[i] = V[i*2];  // Must be a zero vector.
6524           break;
6525         case 1:
6526           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6527           break;
6528         case 2:
6529           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6530           break;
6531         case 3:
6532           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6533           break;
6534       }
6535     }
6536
6537     bool Reverse1 = (NonZeros & 0x3) == 2;
6538     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6539     int MaskVec[] = {
6540       Reverse1 ? 1 : 0,
6541       Reverse1 ? 0 : 1,
6542       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6543       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6544     };
6545     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6546   }
6547
6548   if (Values.size() > 1 && VT.is128BitVector()) {
6549     // Check for a build vector of consecutive loads.
6550     for (unsigned i = 0; i < NumElems; ++i)
6551       V[i] = Op.getOperand(i);
6552
6553     // Check for elements which are consecutive loads.
6554     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6555       return LD;
6556
6557     // Check for a build vector from mostly shuffle plus few inserting.
6558     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6559       return Sh;
6560
6561     // For SSE 4.1, use insertps to put the high elements into the low element.
6562     if (Subtarget->hasSSE41()) {
6563       SDValue Result;
6564       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6565         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6566       else
6567         Result = DAG.getUNDEF(VT);
6568
6569       for (unsigned i = 1; i < NumElems; ++i) {
6570         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6571         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6572                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6573       }
6574       return Result;
6575     }
6576
6577     // Otherwise, expand into a number of unpckl*, start by extending each of
6578     // our (non-undef) elements to the full vector width with the element in the
6579     // bottom slot of the vector (which generates no code for SSE).
6580     for (unsigned i = 0; i < NumElems; ++i) {
6581       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6582         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6583       else
6584         V[i] = DAG.getUNDEF(VT);
6585     }
6586
6587     // Next, we iteratively mix elements, e.g. for v4f32:
6588     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6589     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6590     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6591     unsigned EltStride = NumElems >> 1;
6592     while (EltStride != 0) {
6593       for (unsigned i = 0; i < EltStride; ++i) {
6594         // If V[i+EltStride] is undef and this is the first round of mixing,
6595         // then it is safe to just drop this shuffle: V[i] is already in the
6596         // right place, the one element (since it's the first round) being
6597         // inserted as undef can be dropped.  This isn't safe for successive
6598         // rounds because they will permute elements within both vectors.
6599         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6600             EltStride == NumElems/2)
6601           continue;
6602
6603         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6604       }
6605       EltStride >>= 1;
6606     }
6607     return V[0];
6608   }
6609   return SDValue();
6610 }
6611
6612 // 256-bit AVX can use the vinsertf128 instruction
6613 // to create 256-bit vectors from two other 128-bit ones.
6614 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6615   SDLoc dl(Op);
6616   MVT ResVT = Op.getSimpleValueType();
6617
6618   assert((ResVT.is256BitVector() ||
6619           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6620
6621   SDValue V1 = Op.getOperand(0);
6622   SDValue V2 = Op.getOperand(1);
6623   unsigned NumElems = ResVT.getVectorNumElements();
6624   if (ResVT.is256BitVector())
6625     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6626
6627   if (Op.getNumOperands() == 4) {
6628     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6629                                   ResVT.getVectorNumElements()/2);
6630     SDValue V3 = Op.getOperand(2);
6631     SDValue V4 = Op.getOperand(3);
6632     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6633       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6634   }
6635   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6636 }
6637
6638 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6639                                        const X86Subtarget *Subtarget,
6640                                        SelectionDAG & DAG) {
6641   SDLoc dl(Op);
6642   MVT ResVT = Op.getSimpleValueType();
6643   unsigned NumOfOperands = Op.getNumOperands();
6644
6645   assert(isPowerOf2_32(NumOfOperands) &&
6646          "Unexpected number of operands in CONCAT_VECTORS");
6647
6648   SDValue Undef = DAG.getUNDEF(ResVT);
6649   if (NumOfOperands > 2) {
6650     // Specialize the cases when all, or all but one, of the operands are undef.
6651     unsigned NumOfDefinedOps = 0;
6652     unsigned OpIdx = 0;
6653     for (unsigned i = 0; i < NumOfOperands; i++)
6654       if (!Op.getOperand(i).isUndef()) {
6655         NumOfDefinedOps++;
6656         OpIdx = i;
6657       }
6658     if (NumOfDefinedOps == 0)
6659       return Undef;
6660     if (NumOfDefinedOps == 1) {
6661       unsigned SubVecNumElts =
6662         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6663       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6664       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6665                          Op.getOperand(OpIdx), IdxVal);
6666     }
6667
6668     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6669                                   ResVT.getVectorNumElements()/2);
6670     SmallVector<SDValue, 2> Ops;
6671     for (unsigned i = 0; i < NumOfOperands/2; i++)
6672       Ops.push_back(Op.getOperand(i));
6673     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6674     Ops.clear();
6675     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6676       Ops.push_back(Op.getOperand(i));
6677     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6678     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6679   }
6680
6681   // 2 operands
6682   SDValue V1 = Op.getOperand(0);
6683   SDValue V2 = Op.getOperand(1);
6684   unsigned NumElems = ResVT.getVectorNumElements();
6685   assert(V1.getValueType() == V2.getValueType() &&
6686          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6687          "Unexpected operands in CONCAT_VECTORS");
6688
6689   if (ResVT.getSizeInBits() >= 16)
6690     return Op; // The operation is legal with KUNPCK
6691
6692   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6693   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6694   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6695   if (IsZeroV1 && IsZeroV2)
6696     return ZeroVec;
6697
6698   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6699   if (V2.isUndef())
6700     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6701   if (IsZeroV2)
6702     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6703
6704   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6705   if (V1.isUndef())
6706     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6707
6708   if (IsZeroV1)
6709     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6710
6711   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6712   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6713 }
6714
6715 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6716                                    const X86Subtarget *Subtarget,
6717                                    SelectionDAG &DAG) {
6718   MVT VT = Op.getSimpleValueType();
6719   if (VT.getVectorElementType() == MVT::i1)
6720     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6721
6722   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6723          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6724           Op.getNumOperands() == 4)));
6725
6726   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6727   // from two other 128-bit ones.
6728
6729   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6730   return LowerAVXCONCAT_VECTORS(Op, DAG);
6731 }
6732
6733 //===----------------------------------------------------------------------===//
6734 // Vector shuffle lowering
6735 //
6736 // This is an experimental code path for lowering vector shuffles on x86. It is
6737 // designed to handle arbitrary vector shuffles and blends, gracefully
6738 // degrading performance as necessary. It works hard to recognize idiomatic
6739 // shuffles and lower them to optimal instruction patterns without leaving
6740 // a framework that allows reasonably efficient handling of all vector shuffle
6741 // patterns.
6742 //===----------------------------------------------------------------------===//
6743
6744 /// \brief Tiny helper function to identify a no-op mask.
6745 ///
6746 /// This is a somewhat boring predicate function. It checks whether the mask
6747 /// array input, which is assumed to be a single-input shuffle mask of the kind
6748 /// used by the X86 shuffle instructions (not a fully general
6749 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6750 /// in-place shuffle are 'no-op's.
6751 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6752   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6753     if (Mask[i] != -1 && Mask[i] != i)
6754       return false;
6755   return true;
6756 }
6757
6758 /// \brief Helper function to classify a mask as a single-input mask.
6759 ///
6760 /// This isn't a generic single-input test because in the vector shuffle
6761 /// lowering we canonicalize single inputs to be the first input operand. This
6762 /// means we can more quickly test for a single input by only checking whether
6763 /// an input from the second operand exists. We also assume that the size of
6764 /// mask corresponds to the size of the input vectors which isn't true in the
6765 /// fully general case.
6766 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6767   for (int M : Mask)
6768     if (M >= (int)Mask.size())
6769       return false;
6770   return true;
6771 }
6772
6773 /// \brief Test whether there are elements crossing 128-bit lanes in this
6774 /// shuffle mask.
6775 ///
6776 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6777 /// and we routinely test for these.
6778 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6779   int LaneSize = 128 / VT.getScalarSizeInBits();
6780   int Size = Mask.size();
6781   for (int i = 0; i < Size; ++i)
6782     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6783       return true;
6784   return false;
6785 }
6786
6787 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6788 ///
6789 /// This checks a shuffle mask to see if it is performing the same
6790 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6791 /// that it is also not lane-crossing. It may however involve a blend from the
6792 /// same lane of a second vector.
6793 ///
6794 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6795 /// non-trivial to compute in the face of undef lanes. The representation is
6796 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6797 /// entries from both V1 and V2 inputs to the wider mask.
6798 static bool
6799 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6800                                 SmallVectorImpl<int> &RepeatedMask) {
6801   int LaneSize = 128 / VT.getScalarSizeInBits();
6802   RepeatedMask.resize(LaneSize, -1);
6803   int Size = Mask.size();
6804   for (int i = 0; i < Size; ++i) {
6805     if (Mask[i] < 0)
6806       continue;
6807     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6808       // This entry crosses lanes, so there is no way to model this shuffle.
6809       return false;
6810
6811     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6812     if (RepeatedMask[i % LaneSize] == -1)
6813       // This is the first non-undef entry in this slot of a 128-bit lane.
6814       RepeatedMask[i % LaneSize] =
6815           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6816     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6817       // Found a mismatch with the repeated mask.
6818       return false;
6819   }
6820   return true;
6821 }
6822
6823 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6824 /// arguments.
6825 ///
6826 /// This is a fast way to test a shuffle mask against a fixed pattern:
6827 ///
6828 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6829 ///
6830 /// It returns true if the mask is exactly as wide as the argument list, and
6831 /// each element of the mask is either -1 (signifying undef) or the value given
6832 /// in the argument.
6833 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6834                                 ArrayRef<int> ExpectedMask) {
6835   if (Mask.size() != ExpectedMask.size())
6836     return false;
6837
6838   int Size = Mask.size();
6839
6840   // If the values are build vectors, we can look through them to find
6841   // equivalent inputs that make the shuffles equivalent.
6842   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6843   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6844
6845   for (int i = 0; i < Size; ++i)
6846     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6847       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6848       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6849       if (!MaskBV || !ExpectedBV ||
6850           MaskBV->getOperand(Mask[i] % Size) !=
6851               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6852         return false;
6853     }
6854
6855   return true;
6856 }
6857
6858 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6859 ///
6860 /// This helper function produces an 8-bit shuffle immediate corresponding to
6861 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6862 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6863 /// example.
6864 ///
6865 /// NB: We rely heavily on "undef" masks preserving the input lane.
6866 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6867                                           SelectionDAG &DAG) {
6868   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6869   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6870   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6871   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6872   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6873
6874   unsigned Imm = 0;
6875   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6876   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6877   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6878   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6879   return DAG.getConstant(Imm, DL, MVT::i8);
6880 }
6881
6882 /// \brief Compute whether each element of a shuffle is zeroable.
6883 ///
6884 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6885 /// Either it is an undef element in the shuffle mask, the element of the input
6886 /// referenced is undef, or the element of the input referenced is known to be
6887 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6888 /// as many lanes with this technique as possible to simplify the remaining
6889 /// shuffle.
6890 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6891                                                      SDValue V1, SDValue V2) {
6892   SmallBitVector Zeroable(Mask.size(), false);
6893
6894   while (V1.getOpcode() == ISD::BITCAST)
6895     V1 = V1->getOperand(0);
6896   while (V2.getOpcode() == ISD::BITCAST)
6897     V2 = V2->getOperand(0);
6898
6899   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6900   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6901
6902   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6903     int M = Mask[i];
6904     // Handle the easy cases.
6905     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6906       Zeroable[i] = true;
6907       continue;
6908     }
6909
6910     // If this is an index into a build_vector node (which has the same number
6911     // of elements), dig out the input value and use it.
6912     SDValue V = M < Size ? V1 : V2;
6913     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6914       continue;
6915
6916     SDValue Input = V.getOperand(M % Size);
6917     // The UNDEF opcode check really should be dead code here, but not quite
6918     // worth asserting on (it isn't invalid, just unexpected).
6919     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6920       Zeroable[i] = true;
6921   }
6922
6923   return Zeroable;
6924 }
6925
6926 // X86 has dedicated unpack instructions that can handle specific blend
6927 // operations: UNPCKH and UNPCKL.
6928 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6929                                            SDValue V1, SDValue V2,
6930                                            SelectionDAG &DAG) {
6931   int NumElts = VT.getVectorNumElements();
6932   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6933   SmallVector<int, 8> Unpckl;
6934   SmallVector<int, 8> Unpckh;
6935
6936   for (int i = 0; i < NumElts; ++i) {
6937     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6938     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6939     int HiPos = LoPos + NumEltsInLane / 2;
6940     Unpckl.push_back(LoPos);
6941     Unpckh.push_back(HiPos);
6942   }
6943
6944   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6945     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6946   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6947     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6948
6949   // Commute and try again.
6950   ShuffleVectorSDNode::commuteMask(Unpckl);
6951   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6952     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6953
6954   ShuffleVectorSDNode::commuteMask(Unpckh);
6955   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6956     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6957
6958   return SDValue();
6959 }
6960
6961 /// \brief Try to emit a bitmask instruction for a shuffle.
6962 ///
6963 /// This handles cases where we can model a blend exactly as a bitmask due to
6964 /// one of the inputs being zeroable.
6965 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6966                                            SDValue V2, ArrayRef<int> Mask,
6967                                            SelectionDAG &DAG) {
6968   MVT EltVT = VT.getVectorElementType();
6969   int NumEltBits = EltVT.getSizeInBits();
6970   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6971   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6972   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6973                                     IntEltVT);
6974   if (EltVT.isFloatingPoint()) {
6975     Zero = DAG.getBitcast(EltVT, Zero);
6976     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6977   }
6978   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6979   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6980   SDValue V;
6981   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6982     if (Zeroable[i])
6983       continue;
6984     if (Mask[i] % Size != i)
6985       return SDValue(); // Not a blend.
6986     if (!V)
6987       V = Mask[i] < Size ? V1 : V2;
6988     else if (V != (Mask[i] < Size ? V1 : V2))
6989       return SDValue(); // Can only let one input through the mask.
6990
6991     VMaskOps[i] = AllOnes;
6992   }
6993   if (!V)
6994     return SDValue(); // No non-zeroable elements!
6995
6996   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6997   V = DAG.getNode(VT.isFloatingPoint()
6998                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6999                   DL, VT, V, VMask);
7000   return V;
7001 }
7002
7003 /// \brief Try to emit a blend instruction for a shuffle using bit math.
7004 ///
7005 /// This is used as a fallback approach when first class blend instructions are
7006 /// unavailable. Currently it is only suitable for integer vectors, but could
7007 /// be generalized for floating point vectors if desirable.
7008 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
7009                                             SDValue V2, ArrayRef<int> Mask,
7010                                             SelectionDAG &DAG) {
7011   assert(VT.isInteger() && "Only supports integer vector types!");
7012   MVT EltVT = VT.getVectorElementType();
7013   int NumEltBits = EltVT.getSizeInBits();
7014   SDValue Zero = DAG.getConstant(0, DL, EltVT);
7015   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
7016                                     EltVT);
7017   SmallVector<SDValue, 16> MaskOps;
7018   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7019     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
7020       return SDValue(); // Shuffled input!
7021     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
7022   }
7023
7024   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
7025   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
7026   // We have to cast V2 around.
7027   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
7028   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
7029                                       DAG.getBitcast(MaskVT, V1Mask),
7030                                       DAG.getBitcast(MaskVT, V2)));
7031   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
7032 }
7033
7034 /// \brief Try to emit a blend instruction for a shuffle.
7035 ///
7036 /// This doesn't do any checks for the availability of instructions for blending
7037 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
7038 /// be matched in the backend with the type given. What it does check for is
7039 /// that the shuffle mask is a blend, or convertible into a blend with zero.
7040 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
7041                                          SDValue V2, ArrayRef<int> Original,
7042                                          const X86Subtarget *Subtarget,
7043                                          SelectionDAG &DAG) {
7044   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
7045   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
7046   SmallVector<int, 8> Mask(Original.begin(), Original.end());
7047   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7048   bool ForceV1Zero = false, ForceV2Zero = false;
7049
7050   // Attempt to generate the binary blend mask. If an input is zero then
7051   // we can use any lane.
7052   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
7053   unsigned BlendMask = 0;
7054   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7055     int M = Mask[i];
7056     if (M < 0)
7057       continue;
7058     if (M == i)
7059       continue;
7060     if (M == i + Size) {
7061       BlendMask |= 1u << i;
7062       continue;
7063     }
7064     if (Zeroable[i]) {
7065       if (V1IsZero) {
7066         ForceV1Zero = true;
7067         Mask[i] = i;
7068         continue;
7069       }
7070       if (V2IsZero) {
7071         ForceV2Zero = true;
7072         BlendMask |= 1u << i;
7073         Mask[i] = i + Size;
7074         continue;
7075       }
7076     }
7077     return SDValue(); // Shuffled input!
7078   }
7079
7080   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7081   if (ForceV1Zero)
7082     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7083   if (ForceV2Zero)
7084     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7085
7086   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7087     unsigned ScaledMask = 0;
7088     for (int i = 0; i != Size; ++i)
7089       if (BlendMask & (1u << i))
7090         for (int j = 0; j != Scale; ++j)
7091           ScaledMask |= 1u << (i * Scale + j);
7092     return ScaledMask;
7093   };
7094
7095   switch (VT.SimpleTy) {
7096   case MVT::v2f64:
7097   case MVT::v4f32:
7098   case MVT::v4f64:
7099   case MVT::v8f32:
7100     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7101                        DAG.getConstant(BlendMask, DL, MVT::i8));
7102
7103   case MVT::v4i64:
7104   case MVT::v8i32:
7105     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7106     // FALLTHROUGH
7107   case MVT::v2i64:
7108   case MVT::v4i32:
7109     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7110     // that instruction.
7111     if (Subtarget->hasAVX2()) {
7112       // Scale the blend by the number of 32-bit dwords per element.
7113       int Scale =  VT.getScalarSizeInBits() / 32;
7114       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7115       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7116       V1 = DAG.getBitcast(BlendVT, V1);
7117       V2 = DAG.getBitcast(BlendVT, V2);
7118       return DAG.getBitcast(
7119           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7120                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7121     }
7122     // FALLTHROUGH
7123   case MVT::v8i16: {
7124     // For integer shuffles we need to expand the mask and cast the inputs to
7125     // v8i16s prior to blending.
7126     int Scale = 8 / VT.getVectorNumElements();
7127     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7128     V1 = DAG.getBitcast(MVT::v8i16, V1);
7129     V2 = DAG.getBitcast(MVT::v8i16, V2);
7130     return DAG.getBitcast(VT,
7131                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7132                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7133   }
7134
7135   case MVT::v16i16: {
7136     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7137     SmallVector<int, 8> RepeatedMask;
7138     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7139       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7140       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7141       BlendMask = 0;
7142       for (int i = 0; i < 8; ++i)
7143         if (RepeatedMask[i] >= 16)
7144           BlendMask |= 1u << i;
7145       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7146                          DAG.getConstant(BlendMask, DL, MVT::i8));
7147     }
7148   }
7149     // FALLTHROUGH
7150   case MVT::v16i8:
7151   case MVT::v32i8: {
7152     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7153            "256-bit byte-blends require AVX2 support!");
7154
7155     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7156     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7157       return Masked;
7158
7159     // Scale the blend by the number of bytes per element.
7160     int Scale = VT.getScalarSizeInBits() / 8;
7161
7162     // This form of blend is always done on bytes. Compute the byte vector
7163     // type.
7164     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7165
7166     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7167     // mix of LLVM's code generator and the x86 backend. We tell the code
7168     // generator that boolean values in the elements of an x86 vector register
7169     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7170     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7171     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7172     // of the element (the remaining are ignored) and 0 in that high bit would
7173     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7174     // the LLVM model for boolean values in vector elements gets the relevant
7175     // bit set, it is set backwards and over constrained relative to x86's
7176     // actual model.
7177     SmallVector<SDValue, 32> VSELECTMask;
7178     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7179       for (int j = 0; j < Scale; ++j)
7180         VSELECTMask.push_back(
7181             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7182                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7183                                           MVT::i8));
7184
7185     V1 = DAG.getBitcast(BlendVT, V1);
7186     V2 = DAG.getBitcast(BlendVT, V2);
7187     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7188                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7189                                                       BlendVT, VSELECTMask),
7190                                           V1, V2));
7191   }
7192
7193   default:
7194     llvm_unreachable("Not a supported integer vector type!");
7195   }
7196 }
7197
7198 /// \brief Try to lower as a blend of elements from two inputs followed by
7199 /// a single-input permutation.
7200 ///
7201 /// This matches the pattern where we can blend elements from two inputs and
7202 /// then reduce the shuffle to a single-input permutation.
7203 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7204                                                    SDValue V2,
7205                                                    ArrayRef<int> Mask,
7206                                                    SelectionDAG &DAG) {
7207   // We build up the blend mask while checking whether a blend is a viable way
7208   // to reduce the shuffle.
7209   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7210   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7211
7212   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7213     if (Mask[i] < 0)
7214       continue;
7215
7216     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7217
7218     if (BlendMask[Mask[i] % Size] == -1)
7219       BlendMask[Mask[i] % Size] = Mask[i];
7220     else if (BlendMask[Mask[i] % Size] != Mask[i])
7221       return SDValue(); // Can't blend in the needed input!
7222
7223     PermuteMask[i] = Mask[i] % Size;
7224   }
7225
7226   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7227   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7228 }
7229
7230 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7231 /// blends and permutes.
7232 ///
7233 /// This matches the extremely common pattern for handling combined
7234 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7235 /// operations. It will try to pick the best arrangement of shuffles and
7236 /// blends.
7237 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7238                                                           SDValue V1,
7239                                                           SDValue V2,
7240                                                           ArrayRef<int> Mask,
7241                                                           SelectionDAG &DAG) {
7242   // Shuffle the input elements into the desired positions in V1 and V2 and
7243   // blend them together.
7244   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7245   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7246   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7247   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7248     if (Mask[i] >= 0 && Mask[i] < Size) {
7249       V1Mask[i] = Mask[i];
7250       BlendMask[i] = i;
7251     } else if (Mask[i] >= Size) {
7252       V2Mask[i] = Mask[i] - Size;
7253       BlendMask[i] = i + Size;
7254     }
7255
7256   // Try to lower with the simpler initial blend strategy unless one of the
7257   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7258   // shuffle may be able to fold with a load or other benefit. However, when
7259   // we'll have to do 2x as many shuffles in order to achieve this, blending
7260   // first is a better strategy.
7261   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7262     if (SDValue BlendPerm =
7263             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7264       return BlendPerm;
7265
7266   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7267   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7268   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7269 }
7270
7271 /// \brief Try to lower a vector shuffle as a byte rotation.
7272 ///
7273 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7274 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7275 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7276 /// try to generically lower a vector shuffle through such an pattern. It
7277 /// does not check for the profitability of lowering either as PALIGNR or
7278 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7279 /// This matches shuffle vectors that look like:
7280 ///
7281 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7282 ///
7283 /// Essentially it concatenates V1 and V2, shifts right by some number of
7284 /// elements, and takes the low elements as the result. Note that while this is
7285 /// specified as a *right shift* because x86 is little-endian, it is a *left
7286 /// rotate* of the vector lanes.
7287 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7288                                               SDValue V2,
7289                                               ArrayRef<int> Mask,
7290                                               const X86Subtarget *Subtarget,
7291                                               SelectionDAG &DAG) {
7292   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7293
7294   int NumElts = Mask.size();
7295   int NumLanes = VT.getSizeInBits() / 128;
7296   int NumLaneElts = NumElts / NumLanes;
7297
7298   // We need to detect various ways of spelling a rotation:
7299   //   [11, 12, 13, 14, 15,  0,  1,  2]
7300   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7301   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7302   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7303   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7304   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7305   int Rotation = 0;
7306   SDValue Lo, Hi;
7307   for (int l = 0; l < NumElts; l += NumLaneElts) {
7308     for (int i = 0; i < NumLaneElts; ++i) {
7309       if (Mask[l + i] == -1)
7310         continue;
7311       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7312
7313       // Get the mod-Size index and lane correct it.
7314       int LaneIdx = (Mask[l + i] % NumElts) - l;
7315       // Make sure it was in this lane.
7316       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7317         return SDValue();
7318
7319       // Determine where a rotated vector would have started.
7320       int StartIdx = i - LaneIdx;
7321       if (StartIdx == 0)
7322         // The identity rotation isn't interesting, stop.
7323         return SDValue();
7324
7325       // If we found the tail of a vector the rotation must be the missing
7326       // front. If we found the head of a vector, it must be how much of the
7327       // head.
7328       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7329
7330       if (Rotation == 0)
7331         Rotation = CandidateRotation;
7332       else if (Rotation != CandidateRotation)
7333         // The rotations don't match, so we can't match this mask.
7334         return SDValue();
7335
7336       // Compute which value this mask is pointing at.
7337       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7338
7339       // Compute which of the two target values this index should be assigned
7340       // to. This reflects whether the high elements are remaining or the low
7341       // elements are remaining.
7342       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7343
7344       // Either set up this value if we've not encountered it before, or check
7345       // that it remains consistent.
7346       if (!TargetV)
7347         TargetV = MaskV;
7348       else if (TargetV != MaskV)
7349         // This may be a rotation, but it pulls from the inputs in some
7350         // unsupported interleaving.
7351         return SDValue();
7352     }
7353   }
7354
7355   // Check that we successfully analyzed the mask, and normalize the results.
7356   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7357   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7358   if (!Lo)
7359     Lo = Hi;
7360   else if (!Hi)
7361     Hi = Lo;
7362
7363   // The actual rotate instruction rotates bytes, so we need to scale the
7364   // rotation based on how many bytes are in the vector lane.
7365   int Scale = 16 / NumLaneElts;
7366
7367   // SSSE3 targets can use the palignr instruction.
7368   if (Subtarget->hasSSSE3()) {
7369     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7370     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7371     Lo = DAG.getBitcast(AlignVT, Lo);
7372     Hi = DAG.getBitcast(AlignVT, Hi);
7373
7374     return DAG.getBitcast(
7375         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7376                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7377   }
7378
7379   assert(VT.is128BitVector() &&
7380          "Rotate-based lowering only supports 128-bit lowering!");
7381   assert(Mask.size() <= 16 &&
7382          "Can shuffle at most 16 bytes in a 128-bit vector!");
7383
7384   // Default SSE2 implementation
7385   int LoByteShift = 16 - Rotation * Scale;
7386   int HiByteShift = Rotation * Scale;
7387
7388   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7389   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7390   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7391
7392   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7393                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7394   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7395                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7396   return DAG.getBitcast(VT,
7397                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7398 }
7399
7400 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7401 ///
7402 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7403 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7404 /// matches elements from one of the input vectors shuffled to the left or
7405 /// right with zeroable elements 'shifted in'. It handles both the strictly
7406 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7407 /// quad word lane.
7408 ///
7409 /// PSHL : (little-endian) left bit shift.
7410 /// [ zz, 0, zz,  2 ]
7411 /// [ -1, 4, zz, -1 ]
7412 /// PSRL : (little-endian) right bit shift.
7413 /// [  1, zz,  3, zz]
7414 /// [ -1, -1,  7, zz]
7415 /// PSLLDQ : (little-endian) left byte shift
7416 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7417 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7418 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7419 /// PSRLDQ : (little-endian) right byte shift
7420 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7421 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7422 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7423 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7424                                          SDValue V2, ArrayRef<int> Mask,
7425                                          SelectionDAG &DAG) {
7426   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7427
7428   int Size = Mask.size();
7429   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7430
7431   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7432     for (int i = 0; i < Size; i += Scale)
7433       for (int j = 0; j < Shift; ++j)
7434         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7435           return false;
7436
7437     return true;
7438   };
7439
7440   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7441     for (int i = 0; i != Size; i += Scale) {
7442       unsigned Pos = Left ? i + Shift : i;
7443       unsigned Low = Left ? i : i + Shift;
7444       unsigned Len = Scale - Shift;
7445       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7446                                       Low + (V == V1 ? 0 : Size)))
7447         return SDValue();
7448     }
7449
7450     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7451     bool ByteShift = ShiftEltBits > 64;
7452     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7453                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7454     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7455
7456     // Normalize the scale for byte shifts to still produce an i64 element
7457     // type.
7458     Scale = ByteShift ? Scale / 2 : Scale;
7459
7460     // We need to round trip through the appropriate type for the shift.
7461     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7462     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7463     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7464            "Illegal integer vector type");
7465     V = DAG.getBitcast(ShiftVT, V);
7466
7467     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7468                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7469     return DAG.getBitcast(VT, V);
7470   };
7471
7472   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7473   // keep doubling the size of the integer elements up to that. We can
7474   // then shift the elements of the integer vector by whole multiples of
7475   // their width within the elements of the larger integer vector. Test each
7476   // multiple to see if we can find a match with the moved element indices
7477   // and that the shifted in elements are all zeroable.
7478   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7479     for (int Shift = 1; Shift != Scale; ++Shift)
7480       for (bool Left : {true, false})
7481         if (CheckZeros(Shift, Scale, Left))
7482           for (SDValue V : {V1, V2})
7483             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7484               return Match;
7485
7486   // no match
7487   return SDValue();
7488 }
7489
7490 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7491 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7492                                            SDValue V2, ArrayRef<int> Mask,
7493                                            SelectionDAG &DAG) {
7494   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7495   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7496
7497   int Size = Mask.size();
7498   int HalfSize = Size / 2;
7499   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7500
7501   // Upper half must be undefined.
7502   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7503     return SDValue();
7504
7505   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7506   // Remainder of lower half result is zero and upper half is all undef.
7507   auto LowerAsEXTRQ = [&]() {
7508     // Determine the extraction length from the part of the
7509     // lower half that isn't zeroable.
7510     int Len = HalfSize;
7511     for (; Len > 0; --Len)
7512       if (!Zeroable[Len - 1])
7513         break;
7514     assert(Len > 0 && "Zeroable shuffle mask");
7515
7516     // Attempt to match first Len sequential elements from the lower half.
7517     SDValue Src;
7518     int Idx = -1;
7519     for (int i = 0; i != Len; ++i) {
7520       int M = Mask[i];
7521       if (M < 0)
7522         continue;
7523       SDValue &V = (M < Size ? V1 : V2);
7524       M = M % Size;
7525
7526       // The extracted elements must start at a valid index and all mask
7527       // elements must be in the lower half.
7528       if (i > M || M >= HalfSize)
7529         return SDValue();
7530
7531       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7532         Src = V;
7533         Idx = M - i;
7534         continue;
7535       }
7536       return SDValue();
7537     }
7538
7539     if (Idx < 0)
7540       return SDValue();
7541
7542     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7543     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7544     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7545     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7546                        DAG.getConstant(BitLen, DL, MVT::i8),
7547                        DAG.getConstant(BitIdx, DL, MVT::i8));
7548   };
7549
7550   if (SDValue ExtrQ = LowerAsEXTRQ())
7551     return ExtrQ;
7552
7553   // INSERTQ: Extract lowest Len elements from lower half of second source and
7554   // insert over first source, starting at Idx.
7555   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7556   auto LowerAsInsertQ = [&]() {
7557     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7558       SDValue Base;
7559
7560       // Attempt to match first source from mask before insertion point.
7561       if (isUndefInRange(Mask, 0, Idx)) {
7562         /* EMPTY */
7563       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7564         Base = V1;
7565       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7566         Base = V2;
7567       } else {
7568         continue;
7569       }
7570
7571       // Extend the extraction length looking to match both the insertion of
7572       // the second source and the remaining elements of the first.
7573       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7574         SDValue Insert;
7575         int Len = Hi - Idx;
7576
7577         // Match insertion.
7578         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7579           Insert = V1;
7580         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7581           Insert = V2;
7582         } else {
7583           continue;
7584         }
7585
7586         // Match the remaining elements of the lower half.
7587         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7588           /* EMPTY */
7589         } else if ((!Base || (Base == V1)) &&
7590                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7591           Base = V1;
7592         } else if ((!Base || (Base == V2)) &&
7593                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7594                                               Size + Hi)) {
7595           Base = V2;
7596         } else {
7597           continue;
7598         }
7599
7600         // We may not have a base (first source) - this can safely be undefined.
7601         if (!Base)
7602           Base = DAG.getUNDEF(VT);
7603
7604         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7605         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7606         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7607                            DAG.getConstant(BitLen, DL, MVT::i8),
7608                            DAG.getConstant(BitIdx, DL, MVT::i8));
7609       }
7610     }
7611
7612     return SDValue();
7613   };
7614
7615   if (SDValue InsertQ = LowerAsInsertQ())
7616     return InsertQ;
7617
7618   return SDValue();
7619 }
7620
7621 /// \brief Lower a vector shuffle as a zero or any extension.
7622 ///
7623 /// Given a specific number of elements, element bit width, and extension
7624 /// stride, produce either a zero or any extension based on the available
7625 /// features of the subtarget. The extended elements are consecutive and
7626 /// begin and can start from an offseted element index in the input; to
7627 /// avoid excess shuffling the offset must either being in the bottom lane
7628 /// or at the start of a higher lane. All extended elements must be from
7629 /// the same lane.
7630 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7631     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7632     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7633   assert(Scale > 1 && "Need a scale to extend.");
7634   int EltBits = VT.getScalarSizeInBits();
7635   int NumElements = VT.getVectorNumElements();
7636   int NumEltsPerLane = 128 / EltBits;
7637   int OffsetLane = Offset / NumEltsPerLane;
7638   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7639          "Only 8, 16, and 32 bit elements can be extended.");
7640   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7641   assert(0 <= Offset && "Extension offset must be positive.");
7642   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7643          "Extension offset must be in the first lane or start an upper lane.");
7644
7645   // Check that an index is in same lane as the base offset.
7646   auto SafeOffset = [&](int Idx) {
7647     return OffsetLane == (Idx / NumEltsPerLane);
7648   };
7649
7650   // Shift along an input so that the offset base moves to the first element.
7651   auto ShuffleOffset = [&](SDValue V) {
7652     if (!Offset)
7653       return V;
7654
7655     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7656     for (int i = 0; i * Scale < NumElements; ++i) {
7657       int SrcIdx = i + Offset;
7658       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7659     }
7660     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7661   };
7662
7663   // Found a valid zext mask! Try various lowering strategies based on the
7664   // input type and available ISA extensions.
7665   if (Subtarget->hasSSE41()) {
7666     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7667     // PUNPCK will catch this in a later shuffle match.
7668     if (Offset && Scale == 2 && VT.is128BitVector())
7669       return SDValue();
7670     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7671                                  NumElements / Scale);
7672     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7673     return DAG.getBitcast(VT, InputV);
7674   }
7675
7676   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7677
7678   // For any extends we can cheat for larger element sizes and use shuffle
7679   // instructions that can fold with a load and/or copy.
7680   if (AnyExt && EltBits == 32) {
7681     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7682                          -1};
7683     return DAG.getBitcast(
7684         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7685                         DAG.getBitcast(MVT::v4i32, InputV),
7686                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7687   }
7688   if (AnyExt && EltBits == 16 && Scale > 2) {
7689     int PSHUFDMask[4] = {Offset / 2, -1,
7690                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7691     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7692                          DAG.getBitcast(MVT::v4i32, InputV),
7693                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7694     int PSHUFWMask[4] = {1, -1, -1, -1};
7695     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7696     return DAG.getBitcast(
7697         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7698                         DAG.getBitcast(MVT::v8i16, InputV),
7699                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7700   }
7701
7702   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7703   // to 64-bits.
7704   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7705     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7706     assert(VT.is128BitVector() && "Unexpected vector width!");
7707
7708     int LoIdx = Offset * EltBits;
7709     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7710                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7711                                          DAG.getConstant(EltBits, DL, MVT::i8),
7712                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7713
7714     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7715         !SafeOffset(Offset + 1))
7716       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7717
7718     int HiIdx = (Offset + 1) * EltBits;
7719     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7720                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7721                                          DAG.getConstant(EltBits, DL, MVT::i8),
7722                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7723     return DAG.getNode(ISD::BITCAST, DL, VT,
7724                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7725   }
7726
7727   // If this would require more than 2 unpack instructions to expand, use
7728   // pshufb when available. We can only use more than 2 unpack instructions
7729   // when zero extending i8 elements which also makes it easier to use pshufb.
7730   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7731     assert(NumElements == 16 && "Unexpected byte vector width!");
7732     SDValue PSHUFBMask[16];
7733     for (int i = 0; i < 16; ++i) {
7734       int Idx = Offset + (i / Scale);
7735       PSHUFBMask[i] = DAG.getConstant(
7736           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7737     }
7738     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7739     return DAG.getBitcast(VT,
7740                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7741                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7742                                                   MVT::v16i8, PSHUFBMask)));
7743   }
7744
7745   // If we are extending from an offset, ensure we start on a boundary that
7746   // we can unpack from.
7747   int AlignToUnpack = Offset % (NumElements / Scale);
7748   if (AlignToUnpack) {
7749     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7750     for (int i = AlignToUnpack; i < NumElements; ++i)
7751       ShMask[i - AlignToUnpack] = i;
7752     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7753     Offset -= AlignToUnpack;
7754   }
7755
7756   // Otherwise emit a sequence of unpacks.
7757   do {
7758     unsigned UnpackLoHi = X86ISD::UNPCKL;
7759     if (Offset >= (NumElements / 2)) {
7760       UnpackLoHi = X86ISD::UNPCKH;
7761       Offset -= (NumElements / 2);
7762     }
7763
7764     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7765     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7766                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7767     InputV = DAG.getBitcast(InputVT, InputV);
7768     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7769     Scale /= 2;
7770     EltBits *= 2;
7771     NumElements /= 2;
7772   } while (Scale > 1);
7773   return DAG.getBitcast(VT, InputV);
7774 }
7775
7776 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7777 ///
7778 /// This routine will try to do everything in its power to cleverly lower
7779 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7780 /// check for the profitability of this lowering,  it tries to aggressively
7781 /// match this pattern. It will use all of the micro-architectural details it
7782 /// can to emit an efficient lowering. It handles both blends with all-zero
7783 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7784 /// masking out later).
7785 ///
7786 /// The reason we have dedicated lowering for zext-style shuffles is that they
7787 /// are both incredibly common and often quite performance sensitive.
7788 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7789     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7790     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7791   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7792
7793   int Bits = VT.getSizeInBits();
7794   int NumLanes = Bits / 128;
7795   int NumElements = VT.getVectorNumElements();
7796   int NumEltsPerLane = NumElements / NumLanes;
7797   assert(VT.getScalarSizeInBits() <= 32 &&
7798          "Exceeds 32-bit integer zero extension limit");
7799   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7800
7801   // Define a helper function to check a particular ext-scale and lower to it if
7802   // valid.
7803   auto Lower = [&](int Scale) -> SDValue {
7804     SDValue InputV;
7805     bool AnyExt = true;
7806     int Offset = 0;
7807     int Matches = 0;
7808     for (int i = 0; i < NumElements; ++i) {
7809       int M = Mask[i];
7810       if (M == -1)
7811         continue; // Valid anywhere but doesn't tell us anything.
7812       if (i % Scale != 0) {
7813         // Each of the extended elements need to be zeroable.
7814         if (!Zeroable[i])
7815           return SDValue();
7816
7817         // We no longer are in the anyext case.
7818         AnyExt = false;
7819         continue;
7820       }
7821
7822       // Each of the base elements needs to be consecutive indices into the
7823       // same input vector.
7824       SDValue V = M < NumElements ? V1 : V2;
7825       M = M % NumElements;
7826       if (!InputV) {
7827         InputV = V;
7828         Offset = M - (i / Scale);
7829       } else if (InputV != V)
7830         return SDValue(); // Flip-flopping inputs.
7831
7832       // Offset must start in the lowest 128-bit lane or at the start of an
7833       // upper lane.
7834       // FIXME: Is it ever worth allowing a negative base offset?
7835       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7836             (Offset % NumEltsPerLane) == 0))
7837         return SDValue();
7838
7839       // If we are offsetting, all referenced entries must come from the same
7840       // lane.
7841       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7842         return SDValue();
7843
7844       if ((M % NumElements) != (Offset + (i / Scale)))
7845         return SDValue(); // Non-consecutive strided elements.
7846       Matches++;
7847     }
7848
7849     // If we fail to find an input, we have a zero-shuffle which should always
7850     // have already been handled.
7851     // FIXME: Maybe handle this here in case during blending we end up with one?
7852     if (!InputV)
7853       return SDValue();
7854
7855     // If we are offsetting, don't extend if we only match a single input, we
7856     // can always do better by using a basic PSHUF or PUNPCK.
7857     if (Offset != 0 && Matches < 2)
7858       return SDValue();
7859
7860     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7861         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7862   };
7863
7864   // The widest scale possible for extending is to a 64-bit integer.
7865   assert(Bits % 64 == 0 &&
7866          "The number of bits in a vector must be divisible by 64 on x86!");
7867   int NumExtElements = Bits / 64;
7868
7869   // Each iteration, try extending the elements half as much, but into twice as
7870   // many elements.
7871   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7872     assert(NumElements % NumExtElements == 0 &&
7873            "The input vector size must be divisible by the extended size.");
7874     if (SDValue V = Lower(NumElements / NumExtElements))
7875       return V;
7876   }
7877
7878   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7879   if (Bits != 128)
7880     return SDValue();
7881
7882   // Returns one of the source operands if the shuffle can be reduced to a
7883   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7884   auto CanZExtLowHalf = [&]() {
7885     for (int i = NumElements / 2; i != NumElements; ++i)
7886       if (!Zeroable[i])
7887         return SDValue();
7888     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7889       return V1;
7890     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7891       return V2;
7892     return SDValue();
7893   };
7894
7895   if (SDValue V = CanZExtLowHalf()) {
7896     V = DAG.getBitcast(MVT::v2i64, V);
7897     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7898     return DAG.getBitcast(VT, V);
7899   }
7900
7901   // No viable ext lowering found.
7902   return SDValue();
7903 }
7904
7905 /// \brief Try to get a scalar value for a specific element of a vector.
7906 ///
7907 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7908 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7909                                               SelectionDAG &DAG) {
7910   MVT VT = V.getSimpleValueType();
7911   MVT EltVT = VT.getVectorElementType();
7912   while (V.getOpcode() == ISD::BITCAST)
7913     V = V.getOperand(0);
7914   // If the bitcasts shift the element size, we can't extract an equivalent
7915   // element from it.
7916   MVT NewVT = V.getSimpleValueType();
7917   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7918     return SDValue();
7919
7920   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7921       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7922     // Ensure the scalar operand is the same size as the destination.
7923     // FIXME: Add support for scalar truncation where possible.
7924     SDValue S = V.getOperand(Idx);
7925     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7926       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7927   }
7928
7929   return SDValue();
7930 }
7931
7932 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7933 ///
7934 /// This is particularly important because the set of instructions varies
7935 /// significantly based on whether the operand is a load or not.
7936 static bool isShuffleFoldableLoad(SDValue V) {
7937   while (V.getOpcode() == ISD::BITCAST)
7938     V = V.getOperand(0);
7939
7940   return ISD::isNON_EXTLoad(V.getNode());
7941 }
7942
7943 /// \brief Try to lower insertion of a single element into a zero vector.
7944 ///
7945 /// This is a common pattern that we have especially efficient patterns to lower
7946 /// across all subtarget feature sets.
7947 static SDValue lowerVectorShuffleAsElementInsertion(
7948     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7949     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7950   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7951   MVT ExtVT = VT;
7952   MVT EltVT = VT.getVectorElementType();
7953
7954   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7955                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7956                 Mask.begin();
7957   bool IsV1Zeroable = true;
7958   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7959     if (i != V2Index && !Zeroable[i]) {
7960       IsV1Zeroable = false;
7961       break;
7962     }
7963
7964   // Check for a single input from a SCALAR_TO_VECTOR node.
7965   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7966   // all the smarts here sunk into that routine. However, the current
7967   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7968   // vector shuffle lowering is dead.
7969   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7970                                                DAG);
7971   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7972     // We need to zext the scalar if it is smaller than an i32.
7973     V2S = DAG.getBitcast(EltVT, V2S);
7974     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7975       // Using zext to expand a narrow element won't work for non-zero
7976       // insertions.
7977       if (!IsV1Zeroable)
7978         return SDValue();
7979
7980       // Zero-extend directly to i32.
7981       ExtVT = MVT::v4i32;
7982       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7983     }
7984     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7985   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7986              EltVT == MVT::i16) {
7987     // Either not inserting from the low element of the input or the input
7988     // element size is too small to use VZEXT_MOVL to clear the high bits.
7989     return SDValue();
7990   }
7991
7992   if (!IsV1Zeroable) {
7993     // If V1 can't be treated as a zero vector we have fewer options to lower
7994     // this. We can't support integer vectors or non-zero targets cheaply, and
7995     // the V1 elements can't be permuted in any way.
7996     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7997     if (!VT.isFloatingPoint() || V2Index != 0)
7998       return SDValue();
7999     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
8000     V1Mask[V2Index] = -1;
8001     if (!isNoopShuffleMask(V1Mask))
8002       return SDValue();
8003     // This is essentially a special case blend operation, but if we have
8004     // general purpose blend operations, they are always faster. Bail and let
8005     // the rest of the lowering handle these as blends.
8006     if (Subtarget->hasSSE41())
8007       return SDValue();
8008
8009     // Otherwise, use MOVSD or MOVSS.
8010     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
8011            "Only two types of floating point element types to handle!");
8012     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
8013                        ExtVT, V1, V2);
8014   }
8015
8016   // This lowering only works for the low element with floating point vectors.
8017   if (VT.isFloatingPoint() && V2Index != 0)
8018     return SDValue();
8019
8020   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
8021   if (ExtVT != VT)
8022     V2 = DAG.getBitcast(VT, V2);
8023
8024   if (V2Index != 0) {
8025     // If we have 4 or fewer lanes we can cheaply shuffle the element into
8026     // the desired position. Otherwise it is more efficient to do a vector
8027     // shift left. We know that we can do a vector shift left because all
8028     // the inputs are zero.
8029     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
8030       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
8031       V2Shuffle[V2Index] = 0;
8032       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
8033     } else {
8034       V2 = DAG.getBitcast(MVT::v2i64, V2);
8035       V2 = DAG.getNode(
8036           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
8037           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
8038                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
8039                               DAG.getDataLayout(), VT)));
8040       V2 = DAG.getBitcast(VT, V2);
8041     }
8042   }
8043   return V2;
8044 }
8045
8046 /// \brief Try to lower broadcast of a single - truncated - integer element,
8047 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
8048 ///
8049 /// This assumes we have AVX2.
8050 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
8051                                                   int BroadcastIdx,
8052                                                   const X86Subtarget *Subtarget,
8053                                                   SelectionDAG &DAG) {
8054   assert(Subtarget->hasAVX2() &&
8055          "We can only lower integer broadcasts with AVX2!");
8056
8057   EVT EltVT = VT.getVectorElementType();
8058   EVT V0VT = V0.getValueType();
8059
8060   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
8061   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
8062
8063   EVT V0EltVT = V0VT.getVectorElementType();
8064   if (!V0EltVT.isInteger())
8065     return SDValue();
8066
8067   const unsigned EltSize = EltVT.getSizeInBits();
8068   const unsigned V0EltSize = V0EltVT.getSizeInBits();
8069
8070   // This is only a truncation if the original element type is larger.
8071   if (V0EltSize <= EltSize)
8072     return SDValue();
8073
8074   assert(((V0EltSize % EltSize) == 0) &&
8075          "Scalar type sizes must all be powers of 2 on x86!");
8076
8077   const unsigned V0Opc = V0.getOpcode();
8078   const unsigned Scale = V0EltSize / EltSize;
8079   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8080
8081   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8082       V0Opc != ISD::BUILD_VECTOR)
8083     return SDValue();
8084
8085   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8086
8087   // If we're extracting non-least-significant bits, shift so we can truncate.
8088   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8089   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8090   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8091   if (const int OffsetIdx = BroadcastIdx % Scale)
8092     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8093             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8094
8095   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8096                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8097 }
8098
8099 /// \brief Try to lower broadcast of a single element.
8100 ///
8101 /// For convenience, this code also bundles all of the subtarget feature set
8102 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8103 /// a convenient way to factor it out.
8104 /// FIXME: This is very similar to LowerVectorBroadcast - can we merge them?
8105 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8106                                              ArrayRef<int> Mask,
8107                                              const X86Subtarget *Subtarget,
8108                                              SelectionDAG &DAG) {
8109   if (!Subtarget->hasAVX())
8110     return SDValue();
8111   if (VT.isInteger() && !Subtarget->hasAVX2())
8112     return SDValue();
8113
8114   // Check that the mask is a broadcast.
8115   int BroadcastIdx = -1;
8116   for (int M : Mask)
8117     if (M >= 0 && BroadcastIdx == -1)
8118       BroadcastIdx = M;
8119     else if (M >= 0 && M != BroadcastIdx)
8120       return SDValue();
8121
8122   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8123                                             "a sorted mask where the broadcast "
8124                                             "comes from V1.");
8125
8126   // Go up the chain of (vector) values to find a scalar load that we can
8127   // combine with the broadcast.
8128   for (;;) {
8129     switch (V.getOpcode()) {
8130     case ISD::CONCAT_VECTORS: {
8131       int OperandSize = Mask.size() / V.getNumOperands();
8132       V = V.getOperand(BroadcastIdx / OperandSize);
8133       BroadcastIdx %= OperandSize;
8134       continue;
8135     }
8136
8137     case ISD::INSERT_SUBVECTOR: {
8138       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8139       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8140       if (!ConstantIdx)
8141         break;
8142
8143       int BeginIdx = (int)ConstantIdx->getZExtValue();
8144       int EndIdx =
8145           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8146       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8147         BroadcastIdx -= BeginIdx;
8148         V = VInner;
8149       } else {
8150         V = VOuter;
8151       }
8152       continue;
8153     }
8154     }
8155     break;
8156   }
8157
8158   // Check if this is a broadcast of a scalar. We special case lowering
8159   // for scalars so that we can more effectively fold with loads.
8160   // First, look through bitcast: if the original value has a larger element
8161   // type than the shuffle, the broadcast element is in essence truncated.
8162   // Make that explicit to ease folding.
8163   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8164     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8165             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8166       return TruncBroadcast;
8167
8168   // Also check the simpler case, where we can directly reuse the scalar.
8169   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8170       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8171     V = V.getOperand(BroadcastIdx);
8172
8173     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8174     // Only AVX2 has register broadcasts.
8175     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8176       return SDValue();
8177   } else if (MayFoldLoad(V) && !cast<LoadSDNode>(V)->isVolatile()) {
8178     // If we are broadcasting a load that is only used by the shuffle
8179     // then we can reduce the vector load to the broadcasted scalar load.
8180     LoadSDNode *Ld = cast<LoadSDNode>(V);
8181     SDValue BaseAddr = Ld->getOperand(1);
8182     EVT AddrVT = BaseAddr.getValueType();
8183     EVT SVT = VT.getScalarType();
8184     unsigned Offset = BroadcastIdx * SVT.getStoreSize();
8185     SDValue NewAddr = DAG.getNode(
8186         ISD::ADD, DL, AddrVT, BaseAddr,
8187         DAG.getConstant(Offset, DL, AddrVT));
8188     V = DAG.getLoad(SVT, DL, Ld->getChain(), NewAddr,
8189                     DAG.getMachineFunction().getMachineMemOperand(
8190                         Ld->getMemOperand(), Offset, SVT.getStoreSize()));
8191   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8192     // We can't broadcast from a vector register without AVX2, and we can only
8193     // broadcast from the zero-element of a vector register.
8194     return SDValue();
8195   }
8196
8197   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8198 }
8199
8200 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8201 // INSERTPS when the V1 elements are already in the correct locations
8202 // because otherwise we can just always use two SHUFPS instructions which
8203 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8204 // perform INSERTPS if a single V1 element is out of place and all V2
8205 // elements are zeroable.
8206 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8207                                             ArrayRef<int> Mask,
8208                                             SelectionDAG &DAG) {
8209   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8210   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8211   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8212   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8213
8214   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8215
8216   unsigned ZMask = 0;
8217   int V1DstIndex = -1;
8218   int V2DstIndex = -1;
8219   bool V1UsedInPlace = false;
8220
8221   for (int i = 0; i < 4; ++i) {
8222     // Synthesize a zero mask from the zeroable elements (includes undefs).
8223     if (Zeroable[i]) {
8224       ZMask |= 1 << i;
8225       continue;
8226     }
8227
8228     // Flag if we use any V1 inputs in place.
8229     if (i == Mask[i]) {
8230       V1UsedInPlace = true;
8231       continue;
8232     }
8233
8234     // We can only insert a single non-zeroable element.
8235     if (V1DstIndex != -1 || V2DstIndex != -1)
8236       return SDValue();
8237
8238     if (Mask[i] < 4) {
8239       // V1 input out of place for insertion.
8240       V1DstIndex = i;
8241     } else {
8242       // V2 input for insertion.
8243       V2DstIndex = i;
8244     }
8245   }
8246
8247   // Don't bother if we have no (non-zeroable) element for insertion.
8248   if (V1DstIndex == -1 && V2DstIndex == -1)
8249     return SDValue();
8250
8251   // Determine element insertion src/dst indices. The src index is from the
8252   // start of the inserted vector, not the start of the concatenated vector.
8253   unsigned V2SrcIndex = 0;
8254   if (V1DstIndex != -1) {
8255     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8256     // and don't use the original V2 at all.
8257     V2SrcIndex = Mask[V1DstIndex];
8258     V2DstIndex = V1DstIndex;
8259     V2 = V1;
8260   } else {
8261     V2SrcIndex = Mask[V2DstIndex] - 4;
8262   }
8263
8264   // If no V1 inputs are used in place, then the result is created only from
8265   // the zero mask and the V2 insertion - so remove V1 dependency.
8266   if (!V1UsedInPlace)
8267     V1 = DAG.getUNDEF(MVT::v4f32);
8268
8269   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8270   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8271
8272   // Insert the V2 element into the desired position.
8273   SDLoc DL(Op);
8274   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8275                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8276 }
8277
8278 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8279 /// UNPCK instruction.
8280 ///
8281 /// This specifically targets cases where we end up with alternating between
8282 /// the two inputs, and so can permute them into something that feeds a single
8283 /// UNPCK instruction. Note that this routine only targets integer vectors
8284 /// because for floating point vectors we have a generalized SHUFPS lowering
8285 /// strategy that handles everything that doesn't *exactly* match an unpack,
8286 /// making this clever lowering unnecessary.
8287 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8288                                                     SDValue V1, SDValue V2,
8289                                                     ArrayRef<int> Mask,
8290                                                     SelectionDAG &DAG) {
8291   assert(!VT.isFloatingPoint() &&
8292          "This routine only supports integer vectors.");
8293   assert(!isSingleInputShuffleMask(Mask) &&
8294          "This routine should only be used when blending two inputs.");
8295   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8296
8297   int Size = Mask.size();
8298
8299   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8300     return M >= 0 && M % Size < Size / 2;
8301   });
8302   int NumHiInputs = std::count_if(
8303       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8304
8305   bool UnpackLo = NumLoInputs >= NumHiInputs;
8306
8307   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8308     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8309     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8310
8311     for (int i = 0; i < Size; ++i) {
8312       if (Mask[i] < 0)
8313         continue;
8314
8315       // Each element of the unpack contains Scale elements from this mask.
8316       int UnpackIdx = i / Scale;
8317
8318       // We only handle the case where V1 feeds the first slots of the unpack.
8319       // We rely on canonicalization to ensure this is the case.
8320       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8321         return SDValue();
8322
8323       // Setup the mask for this input. The indexing is tricky as we have to
8324       // handle the unpack stride.
8325       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8326       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8327           Mask[i] % Size;
8328     }
8329
8330     // If we will have to shuffle both inputs to use the unpack, check whether
8331     // we can just unpack first and shuffle the result. If so, skip this unpack.
8332     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8333         !isNoopShuffleMask(V2Mask))
8334       return SDValue();
8335
8336     // Shuffle the inputs into place.
8337     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8338     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8339
8340     // Cast the inputs to the type we will use to unpack them.
8341     V1 = DAG.getBitcast(UnpackVT, V1);
8342     V2 = DAG.getBitcast(UnpackVT, V2);
8343
8344     // Unpack the inputs and cast the result back to the desired type.
8345     return DAG.getBitcast(
8346         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8347                         UnpackVT, V1, V2));
8348   };
8349
8350   // We try each unpack from the largest to the smallest to try and find one
8351   // that fits this mask.
8352   int OrigNumElements = VT.getVectorNumElements();
8353   int OrigScalarSize = VT.getScalarSizeInBits();
8354   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8355     int Scale = ScalarSize / OrigScalarSize;
8356     int NumElements = OrigNumElements / Scale;
8357     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8358     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8359       return Unpack;
8360   }
8361
8362   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8363   // initial unpack.
8364   if (NumLoInputs == 0 || NumHiInputs == 0) {
8365     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8366            "We have to have *some* inputs!");
8367     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8368
8369     // FIXME: We could consider the total complexity of the permute of each
8370     // possible unpacking. Or at the least we should consider how many
8371     // half-crossings are created.
8372     // FIXME: We could consider commuting the unpacks.
8373
8374     SmallVector<int, 32> PermMask;
8375     PermMask.assign(Size, -1);
8376     for (int i = 0; i < Size; ++i) {
8377       if (Mask[i] < 0)
8378         continue;
8379
8380       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8381
8382       PermMask[i] =
8383           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8384     }
8385     return DAG.getVectorShuffle(
8386         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8387                             DL, VT, V1, V2),
8388         DAG.getUNDEF(VT), PermMask);
8389   }
8390
8391   return SDValue();
8392 }
8393
8394 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8395 ///
8396 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8397 /// support for floating point shuffles but not integer shuffles. These
8398 /// instructions will incur a domain crossing penalty on some chips though so
8399 /// it is better to avoid lowering through this for integer vectors where
8400 /// possible.
8401 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8402                                        const X86Subtarget *Subtarget,
8403                                        SelectionDAG &DAG) {
8404   SDLoc DL(Op);
8405   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8406   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8407   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8408   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8409   ArrayRef<int> Mask = SVOp->getMask();
8410   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8411
8412   if (isSingleInputShuffleMask(Mask)) {
8413     // Use low duplicate instructions for masks that match their pattern.
8414     if (Subtarget->hasSSE3())
8415       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8416         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8417
8418     // Straight shuffle of a single input vector. Simulate this by using the
8419     // single input as both of the "inputs" to this instruction..
8420     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8421
8422     if (Subtarget->hasAVX()) {
8423       // If we have AVX, we can use VPERMILPS which will allow folding a load
8424       // into the shuffle.
8425       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8426                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8427     }
8428
8429     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8430                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8431   }
8432   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8433   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8434
8435   // If we have a single input, insert that into V1 if we can do so cheaply.
8436   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8437     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8438             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8439       return Insertion;
8440     // Try inverting the insertion since for v2 masks it is easy to do and we
8441     // can't reliably sort the mask one way or the other.
8442     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8443                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8444     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8445             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8446       return Insertion;
8447   }
8448
8449   // Try to use one of the special instruction patterns to handle two common
8450   // blend patterns if a zero-blend above didn't work.
8451   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8452       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8453     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8454       // We can either use a special instruction to load over the low double or
8455       // to move just the low double.
8456       return DAG.getNode(
8457           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8458           DL, MVT::v2f64, V2,
8459           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8460
8461   if (Subtarget->hasSSE41())
8462     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8463                                                   Subtarget, DAG))
8464       return Blend;
8465
8466   // Use dedicated unpack instructions for masks that match their pattern.
8467   if (SDValue V =
8468           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8469     return V;
8470
8471   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8472   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8473                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8474 }
8475
8476 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8477 ///
8478 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8479 /// the integer unit to minimize domain crossing penalties. However, for blends
8480 /// it falls back to the floating point shuffle operation with appropriate bit
8481 /// casting.
8482 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8483                                        const X86Subtarget *Subtarget,
8484                                        SelectionDAG &DAG) {
8485   SDLoc DL(Op);
8486   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8487   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8488   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8489   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8490   ArrayRef<int> Mask = SVOp->getMask();
8491   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8492
8493   if (isSingleInputShuffleMask(Mask)) {
8494     // Check for being able to broadcast a single element.
8495     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8496                                                           Mask, Subtarget, DAG))
8497       return Broadcast;
8498
8499     // Straight shuffle of a single input vector. For everything from SSE2
8500     // onward this has a single fast instruction with no scary immediates.
8501     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8502     V1 = DAG.getBitcast(MVT::v4i32, V1);
8503     int WidenedMask[4] = {
8504         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8505         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8506     return DAG.getBitcast(
8507         MVT::v2i64,
8508         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8509                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8510   }
8511   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8512   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8513   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8514   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8515
8516   // If we have a blend of two PACKUS operations an the blend aligns with the
8517   // low and half halves, we can just merge the PACKUS operations. This is
8518   // particularly important as it lets us merge shuffles that this routine itself
8519   // creates.
8520   auto GetPackNode = [](SDValue V) {
8521     while (V.getOpcode() == ISD::BITCAST)
8522       V = V.getOperand(0);
8523
8524     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8525   };
8526   if (SDValue V1Pack = GetPackNode(V1))
8527     if (SDValue V2Pack = GetPackNode(V2))
8528       return DAG.getBitcast(MVT::v2i64,
8529                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8530                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8531                                                      : V1Pack.getOperand(1),
8532                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8533                                                      : V2Pack.getOperand(1)));
8534
8535   // Try to use shift instructions.
8536   if (SDValue Shift =
8537           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8538     return Shift;
8539
8540   // When loading a scalar and then shuffling it into a vector we can often do
8541   // the insertion cheaply.
8542   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8543           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8544     return Insertion;
8545   // Try inverting the insertion since for v2 masks it is easy to do and we
8546   // can't reliably sort the mask one way or the other.
8547   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8548   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8549           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8550     return Insertion;
8551
8552   // We have different paths for blend lowering, but they all must use the
8553   // *exact* same predicate.
8554   bool IsBlendSupported = Subtarget->hasSSE41();
8555   if (IsBlendSupported)
8556     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8557                                                   Subtarget, DAG))
8558       return Blend;
8559
8560   // Use dedicated unpack instructions for masks that match their pattern.
8561   if (SDValue V =
8562           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8563     return V;
8564
8565   // Try to use byte rotation instructions.
8566   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8567   if (Subtarget->hasSSSE3())
8568     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8569             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8570       return Rotate;
8571
8572   // If we have direct support for blends, we should lower by decomposing into
8573   // a permute. That will be faster than the domain cross.
8574   if (IsBlendSupported)
8575     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8576                                                       Mask, DAG);
8577
8578   // We implement this with SHUFPD which is pretty lame because it will likely
8579   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8580   // However, all the alternatives are still more cycles and newer chips don't
8581   // have this problem. It would be really nice if x86 had better shuffles here.
8582   V1 = DAG.getBitcast(MVT::v2f64, V1);
8583   V2 = DAG.getBitcast(MVT::v2f64, V2);
8584   return DAG.getBitcast(MVT::v2i64,
8585                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8586 }
8587
8588 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8589 ///
8590 /// This is used to disable more specialized lowerings when the shufps lowering
8591 /// will happen to be efficient.
8592 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8593   // This routine only handles 128-bit shufps.
8594   assert(Mask.size() == 4 && "Unsupported mask size!");
8595
8596   // To lower with a single SHUFPS we need to have the low half and high half
8597   // each requiring a single input.
8598   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8599     return false;
8600   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8601     return false;
8602
8603   return true;
8604 }
8605
8606 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8607 ///
8608 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8609 /// It makes no assumptions about whether this is the *best* lowering, it simply
8610 /// uses it.
8611 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8612                                             ArrayRef<int> Mask, SDValue V1,
8613                                             SDValue V2, SelectionDAG &DAG) {
8614   SDValue LowV = V1, HighV = V2;
8615   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8616
8617   int NumV2Elements =
8618       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8619
8620   if (NumV2Elements == 1) {
8621     int V2Index =
8622         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8623         Mask.begin();
8624
8625     // Compute the index adjacent to V2Index and in the same half by toggling
8626     // the low bit.
8627     int V2AdjIndex = V2Index ^ 1;
8628
8629     if (Mask[V2AdjIndex] == -1) {
8630       // Handles all the cases where we have a single V2 element and an undef.
8631       // This will only ever happen in the high lanes because we commute the
8632       // vector otherwise.
8633       if (V2Index < 2)
8634         std::swap(LowV, HighV);
8635       NewMask[V2Index] -= 4;
8636     } else {
8637       // Handle the case where the V2 element ends up adjacent to a V1 element.
8638       // To make this work, blend them together as the first step.
8639       int V1Index = V2AdjIndex;
8640       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8641       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8642                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8643
8644       // Now proceed to reconstruct the final blend as we have the necessary
8645       // high or low half formed.
8646       if (V2Index < 2) {
8647         LowV = V2;
8648         HighV = V1;
8649       } else {
8650         HighV = V2;
8651       }
8652       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8653       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8654     }
8655   } else if (NumV2Elements == 2) {
8656     if (Mask[0] < 4 && Mask[1] < 4) {
8657       // Handle the easy case where we have V1 in the low lanes and V2 in the
8658       // high lanes.
8659       NewMask[2] -= 4;
8660       NewMask[3] -= 4;
8661     } else if (Mask[2] < 4 && Mask[3] < 4) {
8662       // We also handle the reversed case because this utility may get called
8663       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8664       // arrange things in the right direction.
8665       NewMask[0] -= 4;
8666       NewMask[1] -= 4;
8667       HighV = V1;
8668       LowV = V2;
8669     } else {
8670       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8671       // trying to place elements directly, just blend them and set up the final
8672       // shuffle to place them.
8673
8674       // The first two blend mask elements are for V1, the second two are for
8675       // V2.
8676       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8677                           Mask[2] < 4 ? Mask[2] : Mask[3],
8678                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8679                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8680       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8681                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8682
8683       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8684       // a blend.
8685       LowV = HighV = V1;
8686       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8687       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8688       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8689       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8690     }
8691   }
8692   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8693                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8694 }
8695
8696 /// \brief Lower 4-lane 32-bit floating point shuffles.
8697 ///
8698 /// Uses instructions exclusively from the floating point unit to minimize
8699 /// domain crossing penalties, as these are sufficient to implement all v4f32
8700 /// shuffles.
8701 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8702                                        const X86Subtarget *Subtarget,
8703                                        SelectionDAG &DAG) {
8704   SDLoc DL(Op);
8705   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8706   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8707   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8708   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8709   ArrayRef<int> Mask = SVOp->getMask();
8710   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8711
8712   int NumV2Elements =
8713       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8714
8715   if (NumV2Elements == 0) {
8716     // Check for being able to broadcast a single element.
8717     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8718                                                           Mask, Subtarget, DAG))
8719       return Broadcast;
8720
8721     // Use even/odd duplicate instructions for masks that match their pattern.
8722     if (Subtarget->hasSSE3()) {
8723       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8724         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8725       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8726         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8727     }
8728
8729     if (Subtarget->hasAVX()) {
8730       // If we have AVX, we can use VPERMILPS which will allow folding a load
8731       // into the shuffle.
8732       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8733                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8734     }
8735
8736     // Otherwise, use a straight shuffle of a single input vector. We pass the
8737     // input vector to both operands to simulate this with a SHUFPS.
8738     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8739                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8740   }
8741
8742   // There are special ways we can lower some single-element blends. However, we
8743   // have custom ways we can lower more complex single-element blends below that
8744   // we defer to if both this and BLENDPS fail to match, so restrict this to
8745   // when the V2 input is targeting element 0 of the mask -- that is the fast
8746   // case here.
8747   if (NumV2Elements == 1 && Mask[0] >= 4)
8748     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8749                                                          Mask, Subtarget, DAG))
8750       return V;
8751
8752   if (Subtarget->hasSSE41()) {
8753     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8754                                                   Subtarget, DAG))
8755       return Blend;
8756
8757     // Use INSERTPS if we can complete the shuffle efficiently.
8758     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8759       return V;
8760
8761     if (!isSingleSHUFPSMask(Mask))
8762       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8763               DL, MVT::v4f32, V1, V2, Mask, DAG))
8764         return BlendPerm;
8765   }
8766
8767   // Use dedicated unpack instructions for masks that match their pattern.
8768   if (SDValue V =
8769           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8770     return V;
8771
8772   // Otherwise fall back to a SHUFPS lowering strategy.
8773   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8774 }
8775
8776 /// \brief Lower 4-lane i32 vector shuffles.
8777 ///
8778 /// We try to handle these with integer-domain shuffles where we can, but for
8779 /// blends we use the floating point domain blend instructions.
8780 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8781                                        const X86Subtarget *Subtarget,
8782                                        SelectionDAG &DAG) {
8783   SDLoc DL(Op);
8784   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8785   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8786   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8787   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8788   ArrayRef<int> Mask = SVOp->getMask();
8789   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8790
8791   // Whenever we can lower this as a zext, that instruction is strictly faster
8792   // than any alternative. It also allows us to fold memory operands into the
8793   // shuffle in many cases.
8794   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8795                                                          Mask, Subtarget, DAG))
8796     return ZExt;
8797
8798   int NumV2Elements =
8799       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8800
8801   if (NumV2Elements == 0) {
8802     // Check for being able to broadcast a single element.
8803     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8804                                                           Mask, Subtarget, DAG))
8805       return Broadcast;
8806
8807     // Straight shuffle of a single input vector. For everything from SSE2
8808     // onward this has a single fast instruction with no scary immediates.
8809     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8810     // but we aren't actually going to use the UNPCK instruction because doing
8811     // so prevents folding a load into this instruction or making a copy.
8812     const int UnpackLoMask[] = {0, 0, 1, 1};
8813     const int UnpackHiMask[] = {2, 2, 3, 3};
8814     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8815       Mask = UnpackLoMask;
8816     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8817       Mask = UnpackHiMask;
8818
8819     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8820                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8821   }
8822
8823   // Try to use shift instructions.
8824   if (SDValue Shift =
8825           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8826     return Shift;
8827
8828   // There are special ways we can lower some single-element blends.
8829   if (NumV2Elements == 1)
8830     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8831                                                          Mask, Subtarget, DAG))
8832       return V;
8833
8834   // We have different paths for blend lowering, but they all must use the
8835   // *exact* same predicate.
8836   bool IsBlendSupported = Subtarget->hasSSE41();
8837   if (IsBlendSupported)
8838     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8839                                                   Subtarget, DAG))
8840       return Blend;
8841
8842   if (SDValue Masked =
8843           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8844     return Masked;
8845
8846   // Use dedicated unpack instructions for masks that match their pattern.
8847   if (SDValue V =
8848           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8849     return V;
8850
8851   // Try to use byte rotation instructions.
8852   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8853   if (Subtarget->hasSSSE3())
8854     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8855             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8856       return Rotate;
8857
8858   // If we have direct support for blends, we should lower by decomposing into
8859   // a permute. That will be faster than the domain cross.
8860   if (IsBlendSupported)
8861     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8862                                                       Mask, DAG);
8863
8864   // Try to lower by permuting the inputs into an unpack instruction.
8865   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8866                                                             V2, Mask, DAG))
8867     return Unpack;
8868
8869   // We implement this with SHUFPS because it can blend from two vectors.
8870   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8871   // up the inputs, bypassing domain shift penalties that we would encur if we
8872   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8873   // relevant.
8874   return DAG.getBitcast(
8875       MVT::v4i32,
8876       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8877                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8878 }
8879
8880 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8881 /// shuffle lowering, and the most complex part.
8882 ///
8883 /// The lowering strategy is to try to form pairs of input lanes which are
8884 /// targeted at the same half of the final vector, and then use a dword shuffle
8885 /// to place them onto the right half, and finally unpack the paired lanes into
8886 /// their final position.
8887 ///
8888 /// The exact breakdown of how to form these dword pairs and align them on the
8889 /// correct sides is really tricky. See the comments within the function for
8890 /// more of the details.
8891 ///
8892 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8893 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8894 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8895 /// vector, form the analogous 128-bit 8-element Mask.
8896 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8897     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8898     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8899   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8900   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8901
8902   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8903   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8904   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8905
8906   SmallVector<int, 4> LoInputs;
8907   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8908                [](int M) { return M >= 0; });
8909   std::sort(LoInputs.begin(), LoInputs.end());
8910   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8911   SmallVector<int, 4> HiInputs;
8912   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8913                [](int M) { return M >= 0; });
8914   std::sort(HiInputs.begin(), HiInputs.end());
8915   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8916   int NumLToL =
8917       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8918   int NumHToL = LoInputs.size() - NumLToL;
8919   int NumLToH =
8920       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8921   int NumHToH = HiInputs.size() - NumLToH;
8922   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8923   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8924   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8925   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8926
8927   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8928   // such inputs we can swap two of the dwords across the half mark and end up
8929   // with <=2 inputs to each half in each half. Once there, we can fall through
8930   // to the generic code below. For example:
8931   //
8932   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8933   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8934   //
8935   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8936   // and an existing 2-into-2 on the other half. In this case we may have to
8937   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8938   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8939   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8940   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8941   // half than the one we target for fixing) will be fixed when we re-enter this
8942   // path. We will also combine away any sequence of PSHUFD instructions that
8943   // result into a single instruction. Here is an example of the tricky case:
8944   //
8945   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8946   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8947   //
8948   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8949   //
8950   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8951   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8952   //
8953   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8954   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8955   //
8956   // The result is fine to be handled by the generic logic.
8957   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8958                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8959                           int AOffset, int BOffset) {
8960     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8961            "Must call this with A having 3 or 1 inputs from the A half.");
8962     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8963            "Must call this with B having 1 or 3 inputs from the B half.");
8964     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8965            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8966
8967     bool ThreeAInputs = AToAInputs.size() == 3;
8968
8969     // Compute the index of dword with only one word among the three inputs in
8970     // a half by taking the sum of the half with three inputs and subtracting
8971     // the sum of the actual three inputs. The difference is the remaining
8972     // slot.
8973     int ADWord, BDWord;
8974     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8975     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8976     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8977     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8978     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8979     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8980     int TripleNonInputIdx =
8981         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8982     TripleDWord = TripleNonInputIdx / 2;
8983
8984     // We use xor with one to compute the adjacent DWord to whichever one the
8985     // OneInput is in.
8986     OneInputDWord = (OneInput / 2) ^ 1;
8987
8988     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8989     // and BToA inputs. If there is also such a problem with the BToB and AToB
8990     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8991     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8992     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8993     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8994       // Compute how many inputs will be flipped by swapping these DWords. We
8995       // need
8996       // to balance this to ensure we don't form a 3-1 shuffle in the other
8997       // half.
8998       int NumFlippedAToBInputs =
8999           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
9000           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
9001       int NumFlippedBToBInputs =
9002           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
9003           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
9004       if ((NumFlippedAToBInputs == 1 &&
9005            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
9006           (NumFlippedBToBInputs == 1 &&
9007            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
9008         // We choose whether to fix the A half or B half based on whether that
9009         // half has zero flipped inputs. At zero, we may not be able to fix it
9010         // with that half. We also bias towards fixing the B half because that
9011         // will more commonly be the high half, and we have to bias one way.
9012         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
9013                                                        ArrayRef<int> Inputs) {
9014           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
9015           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
9016                                          PinnedIdx ^ 1) != Inputs.end();
9017           // Determine whether the free index is in the flipped dword or the
9018           // unflipped dword based on where the pinned index is. We use this bit
9019           // in an xor to conditionally select the adjacent dword.
9020           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
9021           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
9022                                              FixFreeIdx) != Inputs.end();
9023           if (IsFixIdxInput == IsFixFreeIdxInput)
9024             FixFreeIdx += 1;
9025           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
9026                                         FixFreeIdx) != Inputs.end();
9027           assert(IsFixIdxInput != IsFixFreeIdxInput &&
9028                  "We need to be changing the number of flipped inputs!");
9029           int PSHUFHalfMask[] = {0, 1, 2, 3};
9030           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
9031           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
9032                           MVT::v8i16, V,
9033                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
9034
9035           for (int &M : Mask)
9036             if (M != -1 && M == FixIdx)
9037               M = FixFreeIdx;
9038             else if (M != -1 && M == FixFreeIdx)
9039               M = FixIdx;
9040         };
9041         if (NumFlippedBToBInputs != 0) {
9042           int BPinnedIdx =
9043               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
9044           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
9045         } else {
9046           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
9047           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
9048           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
9049         }
9050       }
9051     }
9052
9053     int PSHUFDMask[] = {0, 1, 2, 3};
9054     PSHUFDMask[ADWord] = BDWord;
9055     PSHUFDMask[BDWord] = ADWord;
9056     V = DAG.getBitcast(
9057         VT,
9058         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9059                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9060
9061     // Adjust the mask to match the new locations of A and B.
9062     for (int &M : Mask)
9063       if (M != -1 && M/2 == ADWord)
9064         M = 2 * BDWord + M % 2;
9065       else if (M != -1 && M/2 == BDWord)
9066         M = 2 * ADWord + M % 2;
9067
9068     // Recurse back into this routine to re-compute state now that this isn't
9069     // a 3 and 1 problem.
9070     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
9071                                                      DAG);
9072   };
9073   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
9074     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
9075   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
9076     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
9077
9078   // At this point there are at most two inputs to the low and high halves from
9079   // each half. That means the inputs can always be grouped into dwords and
9080   // those dwords can then be moved to the correct half with a dword shuffle.
9081   // We use at most one low and one high word shuffle to collect these paired
9082   // inputs into dwords, and finally a dword shuffle to place them.
9083   int PSHUFLMask[4] = {-1, -1, -1, -1};
9084   int PSHUFHMask[4] = {-1, -1, -1, -1};
9085   int PSHUFDMask[4] = {-1, -1, -1, -1};
9086
9087   // First fix the masks for all the inputs that are staying in their
9088   // original halves. This will then dictate the targets of the cross-half
9089   // shuffles.
9090   auto fixInPlaceInputs =
9091       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
9092                     MutableArrayRef<int> SourceHalfMask,
9093                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9094     if (InPlaceInputs.empty())
9095       return;
9096     if (InPlaceInputs.size() == 1) {
9097       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9098           InPlaceInputs[0] - HalfOffset;
9099       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9100       return;
9101     }
9102     if (IncomingInputs.empty()) {
9103       // Just fix all of the in place inputs.
9104       for (int Input : InPlaceInputs) {
9105         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9106         PSHUFDMask[Input / 2] = Input / 2;
9107       }
9108       return;
9109     }
9110
9111     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9112     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9113         InPlaceInputs[0] - HalfOffset;
9114     // Put the second input next to the first so that they are packed into
9115     // a dword. We find the adjacent index by toggling the low bit.
9116     int AdjIndex = InPlaceInputs[0] ^ 1;
9117     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9118     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9119     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9120   };
9121   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9122   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9123
9124   // Now gather the cross-half inputs and place them into a free dword of
9125   // their target half.
9126   // FIXME: This operation could almost certainly be simplified dramatically to
9127   // look more like the 3-1 fixing operation.
9128   auto moveInputsToRightHalf = [&PSHUFDMask](
9129       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9130       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9131       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9132       int DestOffset) {
9133     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9134       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9135     };
9136     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9137                                                int Word) {
9138       int LowWord = Word & ~1;
9139       int HighWord = Word | 1;
9140       return isWordClobbered(SourceHalfMask, LowWord) ||
9141              isWordClobbered(SourceHalfMask, HighWord);
9142     };
9143
9144     if (IncomingInputs.empty())
9145       return;
9146
9147     if (ExistingInputs.empty()) {
9148       // Map any dwords with inputs from them into the right half.
9149       for (int Input : IncomingInputs) {
9150         // If the source half mask maps over the inputs, turn those into
9151         // swaps and use the swapped lane.
9152         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9153           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9154             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9155                 Input - SourceOffset;
9156             // We have to swap the uses in our half mask in one sweep.
9157             for (int &M : HalfMask)
9158               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9159                 M = Input;
9160               else if (M == Input)
9161                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9162           } else {
9163             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9164                        Input - SourceOffset &&
9165                    "Previous placement doesn't match!");
9166           }
9167           // Note that this correctly re-maps both when we do a swap and when
9168           // we observe the other side of the swap above. We rely on that to
9169           // avoid swapping the members of the input list directly.
9170           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9171         }
9172
9173         // Map the input's dword into the correct half.
9174         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9175           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9176         else
9177           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9178                      Input / 2 &&
9179                  "Previous placement doesn't match!");
9180       }
9181
9182       // And just directly shift any other-half mask elements to be same-half
9183       // as we will have mirrored the dword containing the element into the
9184       // same position within that half.
9185       for (int &M : HalfMask)
9186         if (M >= SourceOffset && M < SourceOffset + 4) {
9187           M = M - SourceOffset + DestOffset;
9188           assert(M >= 0 && "This should never wrap below zero!");
9189         }
9190       return;
9191     }
9192
9193     // Ensure we have the input in a viable dword of its current half. This
9194     // is particularly tricky because the original position may be clobbered
9195     // by inputs being moved and *staying* in that half.
9196     if (IncomingInputs.size() == 1) {
9197       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9198         int InputFixed = std::find(std::begin(SourceHalfMask),
9199                                    std::end(SourceHalfMask), -1) -
9200                          std::begin(SourceHalfMask) + SourceOffset;
9201         SourceHalfMask[InputFixed - SourceOffset] =
9202             IncomingInputs[0] - SourceOffset;
9203         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9204                      InputFixed);
9205         IncomingInputs[0] = InputFixed;
9206       }
9207     } else if (IncomingInputs.size() == 2) {
9208       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9209           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9210         // We have two non-adjacent or clobbered inputs we need to extract from
9211         // the source half. To do this, we need to map them into some adjacent
9212         // dword slot in the source mask.
9213         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9214                               IncomingInputs[1] - SourceOffset};
9215
9216         // If there is a free slot in the source half mask adjacent to one of
9217         // the inputs, place the other input in it. We use (Index XOR 1) to
9218         // compute an adjacent index.
9219         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9220             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9221           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9222           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9223           InputsFixed[1] = InputsFixed[0] ^ 1;
9224         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9225                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9226           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9227           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9228           InputsFixed[0] = InputsFixed[1] ^ 1;
9229         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9230                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9231           // The two inputs are in the same DWord but it is clobbered and the
9232           // adjacent DWord isn't used at all. Move both inputs to the free
9233           // slot.
9234           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9235           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9236           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9237           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9238         } else {
9239           // The only way we hit this point is if there is no clobbering
9240           // (because there are no off-half inputs to this half) and there is no
9241           // free slot adjacent to one of the inputs. In this case, we have to
9242           // swap an input with a non-input.
9243           for (int i = 0; i < 4; ++i)
9244             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9245                    "We can't handle any clobbers here!");
9246           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9247                  "Cannot have adjacent inputs here!");
9248
9249           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9250           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9251
9252           // We also have to update the final source mask in this case because
9253           // it may need to undo the above swap.
9254           for (int &M : FinalSourceHalfMask)
9255             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9256               M = InputsFixed[1] + SourceOffset;
9257             else if (M == InputsFixed[1] + SourceOffset)
9258               M = (InputsFixed[0] ^ 1) + SourceOffset;
9259
9260           InputsFixed[1] = InputsFixed[0] ^ 1;
9261         }
9262
9263         // Point everything at the fixed inputs.
9264         for (int &M : HalfMask)
9265           if (M == IncomingInputs[0])
9266             M = InputsFixed[0] + SourceOffset;
9267           else if (M == IncomingInputs[1])
9268             M = InputsFixed[1] + SourceOffset;
9269
9270         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9271         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9272       }
9273     } else {
9274       llvm_unreachable("Unhandled input size!");
9275     }
9276
9277     // Now hoist the DWord down to the right half.
9278     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9279     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9280     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9281     for (int &M : HalfMask)
9282       for (int Input : IncomingInputs)
9283         if (M == Input)
9284           M = FreeDWord * 2 + Input % 2;
9285   };
9286   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9287                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9288   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9289                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9290
9291   // Now enact all the shuffles we've computed to move the inputs into their
9292   // target half.
9293   if (!isNoopShuffleMask(PSHUFLMask))
9294     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9295                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9296   if (!isNoopShuffleMask(PSHUFHMask))
9297     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9298                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9299   if (!isNoopShuffleMask(PSHUFDMask))
9300     V = DAG.getBitcast(
9301         VT,
9302         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9303                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9304
9305   // At this point, each half should contain all its inputs, and we can then
9306   // just shuffle them into their final position.
9307   assert(std::count_if(LoMask.begin(), LoMask.end(),
9308                        [](int M) { return M >= 4; }) == 0 &&
9309          "Failed to lift all the high half inputs to the low mask!");
9310   assert(std::count_if(HiMask.begin(), HiMask.end(),
9311                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9312          "Failed to lift all the low half inputs to the high mask!");
9313
9314   // Do a half shuffle for the low mask.
9315   if (!isNoopShuffleMask(LoMask))
9316     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9317                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9318
9319   // Do a half shuffle with the high mask after shifting its values down.
9320   for (int &M : HiMask)
9321     if (M >= 0)
9322       M -= 4;
9323   if (!isNoopShuffleMask(HiMask))
9324     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9325                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9326
9327   return V;
9328 }
9329
9330 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9331 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9332                                           SDValue V2, ArrayRef<int> Mask,
9333                                           SelectionDAG &DAG, bool &V1InUse,
9334                                           bool &V2InUse) {
9335   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9336   SDValue V1Mask[16];
9337   SDValue V2Mask[16];
9338   V1InUse = false;
9339   V2InUse = false;
9340
9341   int Size = Mask.size();
9342   int Scale = 16 / Size;
9343   for (int i = 0; i < 16; ++i) {
9344     if (Mask[i / Scale] == -1) {
9345       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9346     } else {
9347       const int ZeroMask = 0x80;
9348       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9349                                           : ZeroMask;
9350       int V2Idx = Mask[i / Scale] < Size
9351                       ? ZeroMask
9352                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9353       if (Zeroable[i / Scale])
9354         V1Idx = V2Idx = ZeroMask;
9355       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9356       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9357       V1InUse |= (ZeroMask != V1Idx);
9358       V2InUse |= (ZeroMask != V2Idx);
9359     }
9360   }
9361
9362   if (V1InUse)
9363     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9364                      DAG.getBitcast(MVT::v16i8, V1),
9365                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9366   if (V2InUse)
9367     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9368                      DAG.getBitcast(MVT::v16i8, V2),
9369                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9370
9371   // If we need shuffled inputs from both, blend the two.
9372   SDValue V;
9373   if (V1InUse && V2InUse)
9374     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9375   else
9376     V = V1InUse ? V1 : V2;
9377
9378   // Cast the result back to the correct type.
9379   return DAG.getBitcast(VT, V);
9380 }
9381
9382 /// \brief Generic lowering of 8-lane i16 shuffles.
9383 ///
9384 /// This handles both single-input shuffles and combined shuffle/blends with
9385 /// two inputs. The single input shuffles are immediately delegated to
9386 /// a dedicated lowering routine.
9387 ///
9388 /// The blends are lowered in one of three fundamental ways. If there are few
9389 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9390 /// of the input is significantly cheaper when lowered as an interleaving of
9391 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9392 /// halves of the inputs separately (making them have relatively few inputs)
9393 /// and then concatenate them.
9394 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9395                                        const X86Subtarget *Subtarget,
9396                                        SelectionDAG &DAG) {
9397   SDLoc DL(Op);
9398   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9399   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9400   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9401   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9402   ArrayRef<int> OrigMask = SVOp->getMask();
9403   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9404                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9405   MutableArrayRef<int> Mask(MaskStorage);
9406
9407   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9408
9409   // Whenever we can lower this as a zext, that instruction is strictly faster
9410   // than any alternative.
9411   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9412           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9413     return ZExt;
9414
9415   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9416   (void)isV1;
9417   auto isV2 = [](int M) { return M >= 8; };
9418
9419   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9420
9421   if (NumV2Inputs == 0) {
9422     // Check for being able to broadcast a single element.
9423     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9424                                                           Mask, Subtarget, DAG))
9425       return Broadcast;
9426
9427     // Try to use shift instructions.
9428     if (SDValue Shift =
9429             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9430       return Shift;
9431
9432     // Use dedicated unpack instructions for masks that match their pattern.
9433     if (SDValue V =
9434             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9435       return V;
9436
9437     // Try to use byte rotation instructions.
9438     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9439                                                         Mask, Subtarget, DAG))
9440       return Rotate;
9441
9442     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9443                                                      Subtarget, DAG);
9444   }
9445
9446   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9447          "All single-input shuffles should be canonicalized to be V1-input "
9448          "shuffles.");
9449
9450   // Try to use shift instructions.
9451   if (SDValue Shift =
9452           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9453     return Shift;
9454
9455   // See if we can use SSE4A Extraction / Insertion.
9456   if (Subtarget->hasSSE4A())
9457     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9458       return V;
9459
9460   // There are special ways we can lower some single-element blends.
9461   if (NumV2Inputs == 1)
9462     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9463                                                          Mask, Subtarget, DAG))
9464       return V;
9465
9466   // We have different paths for blend lowering, but they all must use the
9467   // *exact* same predicate.
9468   bool IsBlendSupported = Subtarget->hasSSE41();
9469   if (IsBlendSupported)
9470     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9471                                                   Subtarget, DAG))
9472       return Blend;
9473
9474   if (SDValue Masked =
9475           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9476     return Masked;
9477
9478   // Use dedicated unpack instructions for masks that match their pattern.
9479   if (SDValue V =
9480           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9481     return V;
9482
9483   // Try to use byte rotation instructions.
9484   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9485           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9486     return Rotate;
9487
9488   if (SDValue BitBlend =
9489           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9490     return BitBlend;
9491
9492   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9493                                                             V2, Mask, DAG))
9494     return Unpack;
9495
9496   // If we can't directly blend but can use PSHUFB, that will be better as it
9497   // can both shuffle and set up the inefficient blend.
9498   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9499     bool V1InUse, V2InUse;
9500     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9501                                       V1InUse, V2InUse);
9502   }
9503
9504   // We can always bit-blend if we have to so the fallback strategy is to
9505   // decompose into single-input permutes and blends.
9506   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9507                                                       Mask, DAG);
9508 }
9509
9510 /// \brief Check whether a compaction lowering can be done by dropping even
9511 /// elements and compute how many times even elements must be dropped.
9512 ///
9513 /// This handles shuffles which take every Nth element where N is a power of
9514 /// two. Example shuffle masks:
9515 ///
9516 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9517 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9518 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9519 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9520 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9521 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9522 ///
9523 /// Any of these lanes can of course be undef.
9524 ///
9525 /// This routine only supports N <= 3.
9526 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9527 /// for larger N.
9528 ///
9529 /// \returns N above, or the number of times even elements must be dropped if
9530 /// there is such a number. Otherwise returns zero.
9531 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9532   // Figure out whether we're looping over two inputs or just one.
9533   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9534
9535   // The modulus for the shuffle vector entries is based on whether this is
9536   // a single input or not.
9537   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9538   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9539          "We should only be called with masks with a power-of-2 size!");
9540
9541   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9542
9543   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9544   // and 2^3 simultaneously. This is because we may have ambiguity with
9545   // partially undef inputs.
9546   bool ViableForN[3] = {true, true, true};
9547
9548   for (int i = 0, e = Mask.size(); i < e; ++i) {
9549     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9550     // want.
9551     if (Mask[i] == -1)
9552       continue;
9553
9554     bool IsAnyViable = false;
9555     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9556       if (ViableForN[j]) {
9557         uint64_t N = j + 1;
9558
9559         // The shuffle mask must be equal to (i * 2^N) % M.
9560         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9561           IsAnyViable = true;
9562         else
9563           ViableForN[j] = false;
9564       }
9565     // Early exit if we exhaust the possible powers of two.
9566     if (!IsAnyViable)
9567       break;
9568   }
9569
9570   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9571     if (ViableForN[j])
9572       return j + 1;
9573
9574   // Return 0 as there is no viable power of two.
9575   return 0;
9576 }
9577
9578 /// \brief Generic lowering of v16i8 shuffles.
9579 ///
9580 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9581 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9582 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9583 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9584 /// back together.
9585 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9586                                        const X86Subtarget *Subtarget,
9587                                        SelectionDAG &DAG) {
9588   SDLoc DL(Op);
9589   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9590   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9591   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9592   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9593   ArrayRef<int> Mask = SVOp->getMask();
9594   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9595
9596   // Try to use shift instructions.
9597   if (SDValue Shift =
9598           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9599     return Shift;
9600
9601   // Try to use byte rotation instructions.
9602   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9603           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9604     return Rotate;
9605
9606   // Try to use a zext lowering.
9607   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9608           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9609     return ZExt;
9610
9611   // See if we can use SSE4A Extraction / Insertion.
9612   if (Subtarget->hasSSE4A())
9613     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9614       return V;
9615
9616   int NumV2Elements =
9617       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9618
9619   // For single-input shuffles, there are some nicer lowering tricks we can use.
9620   if (NumV2Elements == 0) {
9621     // Check for being able to broadcast a single element.
9622     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9623                                                           Mask, Subtarget, DAG))
9624       return Broadcast;
9625
9626     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9627     // Notably, this handles splat and partial-splat shuffles more efficiently.
9628     // However, it only makes sense if the pre-duplication shuffle simplifies
9629     // things significantly. Currently, this means we need to be able to
9630     // express the pre-duplication shuffle as an i16 shuffle.
9631     //
9632     // FIXME: We should check for other patterns which can be widened into an
9633     // i16 shuffle as well.
9634     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9635       for (int i = 0; i < 16; i += 2)
9636         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9637           return false;
9638
9639       return true;
9640     };
9641     auto tryToWidenViaDuplication = [&]() -> SDValue {
9642       if (!canWidenViaDuplication(Mask))
9643         return SDValue();
9644       SmallVector<int, 4> LoInputs;
9645       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9646                    [](int M) { return M >= 0 && M < 8; });
9647       std::sort(LoInputs.begin(), LoInputs.end());
9648       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9649                      LoInputs.end());
9650       SmallVector<int, 4> HiInputs;
9651       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9652                    [](int M) { return M >= 8; });
9653       std::sort(HiInputs.begin(), HiInputs.end());
9654       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9655                      HiInputs.end());
9656
9657       bool TargetLo = LoInputs.size() >= HiInputs.size();
9658       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9659       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9660
9661       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9662       SmallDenseMap<int, int, 8> LaneMap;
9663       for (int I : InPlaceInputs) {
9664         PreDupI16Shuffle[I/2] = I/2;
9665         LaneMap[I] = I;
9666       }
9667       int j = TargetLo ? 0 : 4, je = j + 4;
9668       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9669         // Check if j is already a shuffle of this input. This happens when
9670         // there are two adjacent bytes after we move the low one.
9671         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9672           // If we haven't yet mapped the input, search for a slot into which
9673           // we can map it.
9674           while (j < je && PreDupI16Shuffle[j] != -1)
9675             ++j;
9676
9677           if (j == je)
9678             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9679             return SDValue();
9680
9681           // Map this input with the i16 shuffle.
9682           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9683         }
9684
9685         // Update the lane map based on the mapping we ended up with.
9686         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9687       }
9688       V1 = DAG.getBitcast(
9689           MVT::v16i8,
9690           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9691                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9692
9693       // Unpack the bytes to form the i16s that will be shuffled into place.
9694       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9695                        MVT::v16i8, V1, V1);
9696
9697       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9698       for (int i = 0; i < 16; ++i)
9699         if (Mask[i] != -1) {
9700           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9701           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9702           if (PostDupI16Shuffle[i / 2] == -1)
9703             PostDupI16Shuffle[i / 2] = MappedMask;
9704           else
9705             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9706                    "Conflicting entrties in the original shuffle!");
9707         }
9708       return DAG.getBitcast(
9709           MVT::v16i8,
9710           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9711                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9712     };
9713     if (SDValue V = tryToWidenViaDuplication())
9714       return V;
9715   }
9716
9717   if (SDValue Masked =
9718           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9719     return Masked;
9720
9721   // Use dedicated unpack instructions for masks that match their pattern.
9722   if (SDValue V =
9723           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9724     return V;
9725
9726   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9727   // with PSHUFB. It is important to do this before we attempt to generate any
9728   // blends but after all of the single-input lowerings. If the single input
9729   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9730   // want to preserve that and we can DAG combine any longer sequences into
9731   // a PSHUFB in the end. But once we start blending from multiple inputs,
9732   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9733   // and there are *very* few patterns that would actually be faster than the
9734   // PSHUFB approach because of its ability to zero lanes.
9735   //
9736   // FIXME: The only exceptions to the above are blends which are exact
9737   // interleavings with direct instructions supporting them. We currently don't
9738   // handle those well here.
9739   if (Subtarget->hasSSSE3()) {
9740     bool V1InUse = false;
9741     bool V2InUse = false;
9742
9743     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9744                                                 DAG, V1InUse, V2InUse);
9745
9746     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9747     // do so. This avoids using them to handle blends-with-zero which is
9748     // important as a single pshufb is significantly faster for that.
9749     if (V1InUse && V2InUse) {
9750       if (Subtarget->hasSSE41())
9751         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9752                                                       Mask, Subtarget, DAG))
9753           return Blend;
9754
9755       // We can use an unpack to do the blending rather than an or in some
9756       // cases. Even though the or may be (very minorly) more efficient, we
9757       // preference this lowering because there are common cases where part of
9758       // the complexity of the shuffles goes away when we do the final blend as
9759       // an unpack.
9760       // FIXME: It might be worth trying to detect if the unpack-feeding
9761       // shuffles will both be pshufb, in which case we shouldn't bother with
9762       // this.
9763       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9764               DL, MVT::v16i8, V1, V2, Mask, DAG))
9765         return Unpack;
9766     }
9767
9768     return PSHUFB;
9769   }
9770
9771   // There are special ways we can lower some single-element blends.
9772   if (NumV2Elements == 1)
9773     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9774                                                          Mask, Subtarget, DAG))
9775       return V;
9776
9777   if (SDValue BitBlend =
9778           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9779     return BitBlend;
9780
9781   // Check whether a compaction lowering can be done. This handles shuffles
9782   // which take every Nth element for some even N. See the helper function for
9783   // details.
9784   //
9785   // We special case these as they can be particularly efficiently handled with
9786   // the PACKUSB instruction on x86 and they show up in common patterns of
9787   // rearranging bytes to truncate wide elements.
9788   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9789     // NumEvenDrops is the power of two stride of the elements. Another way of
9790     // thinking about it is that we need to drop the even elements this many
9791     // times to get the original input.
9792     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9793
9794     // First we need to zero all the dropped bytes.
9795     assert(NumEvenDrops <= 3 &&
9796            "No support for dropping even elements more than 3 times.");
9797     // We use the mask type to pick which bytes are preserved based on how many
9798     // elements are dropped.
9799     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9800     SDValue ByteClearMask = DAG.getBitcast(
9801         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9802     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9803     if (!IsSingleInput)
9804       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9805
9806     // Now pack things back together.
9807     V1 = DAG.getBitcast(MVT::v8i16, V1);
9808     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9809     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9810     for (int i = 1; i < NumEvenDrops; ++i) {
9811       Result = DAG.getBitcast(MVT::v8i16, Result);
9812       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9813     }
9814
9815     return Result;
9816   }
9817
9818   // Handle multi-input cases by blending single-input shuffles.
9819   if (NumV2Elements > 0)
9820     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9821                                                       Mask, DAG);
9822
9823   // The fallback path for single-input shuffles widens this into two v8i16
9824   // vectors with unpacks, shuffles those, and then pulls them back together
9825   // with a pack.
9826   SDValue V = V1;
9827
9828   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9829   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9830   for (int i = 0; i < 16; ++i)
9831     if (Mask[i] >= 0)
9832       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9833
9834   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9835
9836   SDValue VLoHalf, VHiHalf;
9837   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9838   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9839   // i16s.
9840   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9841                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9842       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9843                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9844     // Use a mask to drop the high bytes.
9845     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9846     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9847                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9848
9849     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9850     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9851
9852     // Squash the masks to point directly into VLoHalf.
9853     for (int &M : LoBlendMask)
9854       if (M >= 0)
9855         M /= 2;
9856     for (int &M : HiBlendMask)
9857       if (M >= 0)
9858         M /= 2;
9859   } else {
9860     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9861     // VHiHalf so that we can blend them as i16s.
9862     VLoHalf = DAG.getBitcast(
9863         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9864     VHiHalf = DAG.getBitcast(
9865         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9866   }
9867
9868   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9869   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9870
9871   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9872 }
9873
9874 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9875 ///
9876 /// This routine breaks down the specific type of 128-bit shuffle and
9877 /// dispatches to the lowering routines accordingly.
9878 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9879                                         MVT VT, const X86Subtarget *Subtarget,
9880                                         SelectionDAG &DAG) {
9881   switch (VT.SimpleTy) {
9882   case MVT::v2i64:
9883     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9884   case MVT::v2f64:
9885     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9886   case MVT::v4i32:
9887     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9888   case MVT::v4f32:
9889     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9890   case MVT::v8i16:
9891     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9892   case MVT::v16i8:
9893     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9894
9895   default:
9896     llvm_unreachable("Unimplemented!");
9897   }
9898 }
9899
9900 /// \brief Helper function to test whether a shuffle mask could be
9901 /// simplified by widening the elements being shuffled.
9902 ///
9903 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9904 /// leaves it in an unspecified state.
9905 ///
9906 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9907 /// shuffle masks. The latter have the special property of a '-2' representing
9908 /// a zero-ed lane of a vector.
9909 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9910                                     SmallVectorImpl<int> &WidenedMask) {
9911   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9912     // If both elements are undef, its trivial.
9913     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9914       WidenedMask.push_back(SM_SentinelUndef);
9915       continue;
9916     }
9917
9918     // Check for an undef mask and a mask value properly aligned to fit with
9919     // a pair of values. If we find such a case, use the non-undef mask's value.
9920     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9921       WidenedMask.push_back(Mask[i + 1] / 2);
9922       continue;
9923     }
9924     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9925       WidenedMask.push_back(Mask[i] / 2);
9926       continue;
9927     }
9928
9929     // When zeroing, we need to spread the zeroing across both lanes to widen.
9930     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9931       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9932           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9933         WidenedMask.push_back(SM_SentinelZero);
9934         continue;
9935       }
9936       return false;
9937     }
9938
9939     // Finally check if the two mask values are adjacent and aligned with
9940     // a pair.
9941     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9942       WidenedMask.push_back(Mask[i] / 2);
9943       continue;
9944     }
9945
9946     // Otherwise we can't safely widen the elements used in this shuffle.
9947     return false;
9948   }
9949   assert(WidenedMask.size() == Mask.size() / 2 &&
9950          "Incorrect size of mask after widening the elements!");
9951
9952   return true;
9953 }
9954
9955 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9956 ///
9957 /// This routine just extracts two subvectors, shuffles them independently, and
9958 /// then concatenates them back together. This should work effectively with all
9959 /// AVX vector shuffle types.
9960 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9961                                           SDValue V2, ArrayRef<int> Mask,
9962                                           SelectionDAG &DAG) {
9963   assert(VT.getSizeInBits() >= 256 &&
9964          "Only for 256-bit or wider vector shuffles!");
9965   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9966   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9967
9968   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9969   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9970
9971   int NumElements = VT.getVectorNumElements();
9972   int SplitNumElements = NumElements / 2;
9973   MVT ScalarVT = VT.getVectorElementType();
9974   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9975
9976   // Rather than splitting build-vectors, just build two narrower build
9977   // vectors. This helps shuffling with splats and zeros.
9978   auto SplitVector = [&](SDValue V) {
9979     while (V.getOpcode() == ISD::BITCAST)
9980       V = V->getOperand(0);
9981
9982     MVT OrigVT = V.getSimpleValueType();
9983     int OrigNumElements = OrigVT.getVectorNumElements();
9984     int OrigSplitNumElements = OrigNumElements / 2;
9985     MVT OrigScalarVT = OrigVT.getVectorElementType();
9986     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9987
9988     SDValue LoV, HiV;
9989
9990     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9991     if (!BV) {
9992       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9993                         DAG.getIntPtrConstant(0, DL));
9994       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9995                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9996     } else {
9997
9998       SmallVector<SDValue, 16> LoOps, HiOps;
9999       for (int i = 0; i < OrigSplitNumElements; ++i) {
10000         LoOps.push_back(BV->getOperand(i));
10001         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
10002       }
10003       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
10004       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
10005     }
10006     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
10007                           DAG.getBitcast(SplitVT, HiV));
10008   };
10009
10010   SDValue LoV1, HiV1, LoV2, HiV2;
10011   std::tie(LoV1, HiV1) = SplitVector(V1);
10012   std::tie(LoV2, HiV2) = SplitVector(V2);
10013
10014   // Now create two 4-way blends of these half-width vectors.
10015   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
10016     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
10017     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
10018     for (int i = 0; i < SplitNumElements; ++i) {
10019       int M = HalfMask[i];
10020       if (M >= NumElements) {
10021         if (M >= NumElements + SplitNumElements)
10022           UseHiV2 = true;
10023         else
10024           UseLoV2 = true;
10025         V2BlendMask.push_back(M - NumElements);
10026         V1BlendMask.push_back(-1);
10027         BlendMask.push_back(SplitNumElements + i);
10028       } else if (M >= 0) {
10029         if (M >= SplitNumElements)
10030           UseHiV1 = true;
10031         else
10032           UseLoV1 = true;
10033         V2BlendMask.push_back(-1);
10034         V1BlendMask.push_back(M);
10035         BlendMask.push_back(i);
10036       } else {
10037         V2BlendMask.push_back(-1);
10038         V1BlendMask.push_back(-1);
10039         BlendMask.push_back(-1);
10040       }
10041     }
10042
10043     // Because the lowering happens after all combining takes place, we need to
10044     // manually combine these blend masks as much as possible so that we create
10045     // a minimal number of high-level vector shuffle nodes.
10046
10047     // First try just blending the halves of V1 or V2.
10048     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
10049       return DAG.getUNDEF(SplitVT);
10050     if (!UseLoV2 && !UseHiV2)
10051       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10052     if (!UseLoV1 && !UseHiV1)
10053       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10054
10055     SDValue V1Blend, V2Blend;
10056     if (UseLoV1 && UseHiV1) {
10057       V1Blend =
10058         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10059     } else {
10060       // We only use half of V1 so map the usage down into the final blend mask.
10061       V1Blend = UseLoV1 ? LoV1 : HiV1;
10062       for (int i = 0; i < SplitNumElements; ++i)
10063         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
10064           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
10065     }
10066     if (UseLoV2 && UseHiV2) {
10067       V2Blend =
10068         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10069     } else {
10070       // We only use half of V2 so map the usage down into the final blend mask.
10071       V2Blend = UseLoV2 ? LoV2 : HiV2;
10072       for (int i = 0; i < SplitNumElements; ++i)
10073         if (BlendMask[i] >= SplitNumElements)
10074           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
10075     }
10076     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
10077   };
10078   SDValue Lo = HalfBlend(LoMask);
10079   SDValue Hi = HalfBlend(HiMask);
10080   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
10081 }
10082
10083 /// \brief Either split a vector in halves or decompose the shuffles and the
10084 /// blend.
10085 ///
10086 /// This is provided as a good fallback for many lowerings of non-single-input
10087 /// shuffles with more than one 128-bit lane. In those cases, we want to select
10088 /// between splitting the shuffle into 128-bit components and stitching those
10089 /// back together vs. extracting the single-input shuffles and blending those
10090 /// results.
10091 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
10092                                                 SDValue V2, ArrayRef<int> Mask,
10093                                                 SelectionDAG &DAG) {
10094   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10095                                             "lower single-input shuffles as it "
10096                                             "could then recurse on itself.");
10097   int Size = Mask.size();
10098
10099   // If this can be modeled as a broadcast of two elements followed by a blend,
10100   // prefer that lowering. This is especially important because broadcasts can
10101   // often fold with memory operands.
10102   auto DoBothBroadcast = [&] {
10103     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10104     for (int M : Mask)
10105       if (M >= Size) {
10106         if (V2BroadcastIdx == -1)
10107           V2BroadcastIdx = M - Size;
10108         else if (M - Size != V2BroadcastIdx)
10109           return false;
10110       } else if (M >= 0) {
10111         if (V1BroadcastIdx == -1)
10112           V1BroadcastIdx = M;
10113         else if (M != V1BroadcastIdx)
10114           return false;
10115       }
10116     return true;
10117   };
10118   if (DoBothBroadcast())
10119     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10120                                                       DAG);
10121
10122   // If the inputs all stem from a single 128-bit lane of each input, then we
10123   // split them rather than blending because the split will decompose to
10124   // unusually few instructions.
10125   int LaneCount = VT.getSizeInBits() / 128;
10126   int LaneSize = Size / LaneCount;
10127   SmallBitVector LaneInputs[2];
10128   LaneInputs[0].resize(LaneCount, false);
10129   LaneInputs[1].resize(LaneCount, false);
10130   for (int i = 0; i < Size; ++i)
10131     if (Mask[i] >= 0)
10132       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10133   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10134     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10135
10136   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10137   // that the decomposed single-input shuffles don't end up here.
10138   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10139 }
10140
10141 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10142 /// a permutation and blend of those lanes.
10143 ///
10144 /// This essentially blends the out-of-lane inputs to each lane into the lane
10145 /// from a permuted copy of the vector. This lowering strategy results in four
10146 /// instructions in the worst case for a single-input cross lane shuffle which
10147 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10148 /// of. Special cases for each particular shuffle pattern should be handled
10149 /// prior to trying this lowering.
10150 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10151                                                        SDValue V1, SDValue V2,
10152                                                        ArrayRef<int> Mask,
10153                                                        SelectionDAG &DAG) {
10154   // FIXME: This should probably be generalized for 512-bit vectors as well.
10155   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10156   int LaneSize = Mask.size() / 2;
10157
10158   // If there are only inputs from one 128-bit lane, splitting will in fact be
10159   // less expensive. The flags track whether the given lane contains an element
10160   // that crosses to another lane.
10161   bool LaneCrossing[2] = {false, false};
10162   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10163     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10164       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10165   if (!LaneCrossing[0] || !LaneCrossing[1])
10166     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10167
10168   if (isSingleInputShuffleMask(Mask)) {
10169     SmallVector<int, 32> FlippedBlendMask;
10170     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10171       FlippedBlendMask.push_back(
10172           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10173                                   ? Mask[i]
10174                                   : Mask[i] % LaneSize +
10175                                         (i / LaneSize) * LaneSize + Size));
10176
10177     // Flip the vector, and blend the results which should now be in-lane. The
10178     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10179     // 5 for the high source. The value 3 selects the high half of source 2 and
10180     // the value 2 selects the low half of source 2. We only use source 2 to
10181     // allow folding it into a memory operand.
10182     unsigned PERMMask = 3 | 2 << 4;
10183     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10184                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10185     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10186   }
10187
10188   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10189   // will be handled by the above logic and a blend of the results, much like
10190   // other patterns in AVX.
10191   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10192 }
10193
10194 /// \brief Handle lowering 2-lane 128-bit shuffles.
10195 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10196                                         SDValue V2, ArrayRef<int> Mask,
10197                                         const X86Subtarget *Subtarget,
10198                                         SelectionDAG &DAG) {
10199   // TODO: If minimizing size and one of the inputs is a zero vector and the
10200   // the zero vector has only one use, we could use a VPERM2X128 to save the
10201   // instruction bytes needed to explicitly generate the zero vector.
10202
10203   // Blends are faster and handle all the non-lane-crossing cases.
10204   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10205                                                 Subtarget, DAG))
10206     return Blend;
10207
10208   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10209   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10210
10211   // If either input operand is a zero vector, use VPERM2X128 because its mask
10212   // allows us to replace the zero input with an implicit zero.
10213   if (!IsV1Zero && !IsV2Zero) {
10214     // Check for patterns which can be matched with a single insert of a 128-bit
10215     // subvector.
10216     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10217     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10218       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10219                                    VT.getVectorNumElements() / 2);
10220       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10221                                 DAG.getIntPtrConstant(0, DL));
10222       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10223                                 OnlyUsesV1 ? V1 : V2,
10224                                 DAG.getIntPtrConstant(0, DL));
10225       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10226     }
10227   }
10228
10229   // Otherwise form a 128-bit permutation. After accounting for undefs,
10230   // convert the 64-bit shuffle mask selection values into 128-bit
10231   // selection bits by dividing the indexes by 2 and shifting into positions
10232   // defined by a vperm2*128 instruction's immediate control byte.
10233
10234   // The immediate permute control byte looks like this:
10235   //    [1:0] - select 128 bits from sources for low half of destination
10236   //    [2]   - ignore
10237   //    [3]   - zero low half of destination
10238   //    [5:4] - select 128 bits from sources for high half of destination
10239   //    [6]   - ignore
10240   //    [7]   - zero high half of destination
10241
10242   int MaskLO = Mask[0];
10243   if (MaskLO == SM_SentinelUndef)
10244     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10245
10246   int MaskHI = Mask[2];
10247   if (MaskHI == SM_SentinelUndef)
10248     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10249
10250   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10251
10252   // If either input is a zero vector, replace it with an undef input.
10253   // Shuffle mask values <  4 are selecting elements of V1.
10254   // Shuffle mask values >= 4 are selecting elements of V2.
10255   // Adjust each half of the permute mask by clearing the half that was
10256   // selecting the zero vector and setting the zero mask bit.
10257   if (IsV1Zero) {
10258     V1 = DAG.getUNDEF(VT);
10259     if (MaskLO < 4)
10260       PermMask = (PermMask & 0xf0) | 0x08;
10261     if (MaskHI < 4)
10262       PermMask = (PermMask & 0x0f) | 0x80;
10263   }
10264   if (IsV2Zero) {
10265     V2 = DAG.getUNDEF(VT);
10266     if (MaskLO >= 4)
10267       PermMask = (PermMask & 0xf0) | 0x08;
10268     if (MaskHI >= 4)
10269       PermMask = (PermMask & 0x0f) | 0x80;
10270   }
10271
10272   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10273                      DAG.getConstant(PermMask, DL, MVT::i8));
10274 }
10275
10276 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10277 /// shuffling each lane.
10278 ///
10279 /// This will only succeed when the result of fixing the 128-bit lanes results
10280 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10281 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10282 /// the lane crosses early and then use simpler shuffles within each lane.
10283 ///
10284 /// FIXME: It might be worthwhile at some point to support this without
10285 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10286 /// in x86 only floating point has interesting non-repeating shuffles, and even
10287 /// those are still *marginally* more expensive.
10288 static SDValue lowerVectorShuffleByMerging128BitLanes(
10289     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10290     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10291   assert(!isSingleInputShuffleMask(Mask) &&
10292          "This is only useful with multiple inputs.");
10293
10294   int Size = Mask.size();
10295   int LaneSize = 128 / VT.getScalarSizeInBits();
10296   int NumLanes = Size / LaneSize;
10297   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10298
10299   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10300   // check whether the in-128-bit lane shuffles share a repeating pattern.
10301   SmallVector<int, 4> Lanes;
10302   Lanes.resize(NumLanes, -1);
10303   SmallVector<int, 4> InLaneMask;
10304   InLaneMask.resize(LaneSize, -1);
10305   for (int i = 0; i < Size; ++i) {
10306     if (Mask[i] < 0)
10307       continue;
10308
10309     int j = i / LaneSize;
10310
10311     if (Lanes[j] < 0) {
10312       // First entry we've seen for this lane.
10313       Lanes[j] = Mask[i] / LaneSize;
10314     } else if (Lanes[j] != Mask[i] / LaneSize) {
10315       // This doesn't match the lane selected previously!
10316       return SDValue();
10317     }
10318
10319     // Check that within each lane we have a consistent shuffle mask.
10320     int k = i % LaneSize;
10321     if (InLaneMask[k] < 0) {
10322       InLaneMask[k] = Mask[i] % LaneSize;
10323     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10324       // This doesn't fit a repeating in-lane mask.
10325       return SDValue();
10326     }
10327   }
10328
10329   // First shuffle the lanes into place.
10330   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10331                                 VT.getSizeInBits() / 64);
10332   SmallVector<int, 8> LaneMask;
10333   LaneMask.resize(NumLanes * 2, -1);
10334   for (int i = 0; i < NumLanes; ++i)
10335     if (Lanes[i] >= 0) {
10336       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10337       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10338     }
10339
10340   V1 = DAG.getBitcast(LaneVT, V1);
10341   V2 = DAG.getBitcast(LaneVT, V2);
10342   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10343
10344   // Cast it back to the type we actually want.
10345   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10346
10347   // Now do a simple shuffle that isn't lane crossing.
10348   SmallVector<int, 8> NewMask;
10349   NewMask.resize(Size, -1);
10350   for (int i = 0; i < Size; ++i)
10351     if (Mask[i] >= 0)
10352       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10353   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10354          "Must not introduce lane crosses at this point!");
10355
10356   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10357 }
10358
10359 /// Lower shuffles where an entire half of a 256-bit vector is UNDEF.
10360 /// This allows for fast cases such as subvector extraction/insertion
10361 /// or shuffling smaller vector types which can lower more efficiently.
10362 static SDValue lowerVectorShuffleWithUndefHalf(SDLoc DL, MVT VT, SDValue V1,
10363                                                SDValue V2, ArrayRef<int> Mask,
10364                                                const X86Subtarget *Subtarget,
10365                                                SelectionDAG &DAG) {
10366   assert(VT.getSizeInBits() == 256 && "Expected 256-bit vector");
10367
10368   unsigned NumElts = VT.getVectorNumElements();
10369   unsigned HalfNumElts = NumElts / 2;
10370   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(), HalfNumElts);
10371
10372   bool UndefLower = isUndefInRange(Mask, 0, HalfNumElts);
10373   bool UndefUpper = isUndefInRange(Mask, HalfNumElts, HalfNumElts);
10374   if (!UndefLower && !UndefUpper)
10375     return SDValue();
10376
10377   // Upper half is undef and lower half is whole upper subvector.
10378   // e.g. vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
10379   if (UndefUpper &&
10380       isSequentialOrUndefInRange(Mask, 0, HalfNumElts, HalfNumElts)) {
10381     SDValue Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V1,
10382                              DAG.getIntPtrConstant(HalfNumElts, DL));
10383     return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), Hi,
10384                        DAG.getIntPtrConstant(0, DL));
10385   }
10386
10387   // Lower half is undef and upper half is whole lower subvector.
10388   // e.g. vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
10389   if (UndefLower &&
10390       isSequentialOrUndefInRange(Mask, HalfNumElts, HalfNumElts, 0)) {
10391     SDValue Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V1,
10392                              DAG.getIntPtrConstant(0, DL));
10393     return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), Hi,
10394                        DAG.getIntPtrConstant(HalfNumElts, DL));
10395   }
10396
10397   // AVX2 supports efficient immediate 64-bit element cross-lane shuffles.
10398   if (UndefLower && Subtarget->hasAVX2() &&
10399       (VT == MVT::v4f64 || VT == MVT::v4i64))
10400     return SDValue();
10401
10402   // If the shuffle only uses the lower halves of the input operands,
10403   // then extract them and perform the 'half' shuffle at half width.
10404   // e.g. vector_shuffle <X, X, X, X, u, u, u, u> or <X, X, u, u>
10405   int HalfIdx1 = -1, HalfIdx2 = -1;
10406   SmallVector<int, 8> HalfMask;
10407   unsigned Offset = UndefLower ? HalfNumElts : 0;
10408   for (unsigned i = 0; i != HalfNumElts; ++i) {
10409     int M = Mask[i + Offset];
10410     if (M < 0) {
10411       HalfMask.push_back(M);
10412       continue;
10413     }
10414
10415     // Determine which of the 4 half vectors this element is from.
10416     // i.e. 0 = Lower V1, 1 = Upper V1, 2 = Lower V2, 3 = Upper V2.
10417     int HalfIdx = M / HalfNumElts;
10418
10419     // Only shuffle using the lower halves of the inputs.
10420     // TODO: Investigate usefulness of shuffling with upper halves.
10421     if (HalfIdx != 0 && HalfIdx != 2)
10422       return SDValue();
10423
10424     // Determine the element index into its half vector source.
10425     int HalfElt = M % HalfNumElts;
10426
10427     // We can shuffle with up to 2 half vectors, set the new 'half'
10428     // shuffle mask accordingly.
10429     if (-1 == HalfIdx1 || HalfIdx1 == HalfIdx) {
10430       HalfMask.push_back(HalfElt);
10431       HalfIdx1 = HalfIdx;
10432       continue;
10433     }
10434     if (-1 == HalfIdx2 || HalfIdx2 == HalfIdx) {
10435       HalfMask.push_back(HalfElt + HalfNumElts);
10436       HalfIdx2 = HalfIdx;
10437       continue;
10438     }
10439
10440     // Too many half vectors referenced.
10441     return SDValue();
10442   }
10443   assert(HalfMask.size() == HalfNumElts && "Unexpected shuffle mask length");
10444
10445   auto GetHalfVector = [&](int HalfIdx) {
10446     if (HalfIdx < 0)
10447       return DAG.getUNDEF(HalfVT);
10448     SDValue V = (HalfIdx < 2 ? V1 : V2);
10449     HalfIdx = (HalfIdx % 2) * HalfNumElts;
10450     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V,
10451                        DAG.getIntPtrConstant(HalfIdx, DL));
10452   };
10453
10454   SDValue Half1 = GetHalfVector(HalfIdx1);
10455   SDValue Half2 = GetHalfVector(HalfIdx2);
10456   SDValue V = DAG.getVectorShuffle(HalfVT, DL, Half1, Half2, HalfMask);
10457   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), V,
10458                      DAG.getIntPtrConstant(Offset, DL));
10459 }
10460
10461 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10462 /// given mask.
10463 ///
10464 /// This returns true if the elements from a particular input are already in the
10465 /// slot required by the given mask and require no permutation.
10466 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10467   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10468   int Size = Mask.size();
10469   for (int i = 0; i < Size; ++i)
10470     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10471       return false;
10472
10473   return true;
10474 }
10475
10476 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10477                                             ArrayRef<int> Mask, SDValue V1,
10478                                             SDValue V2, SelectionDAG &DAG) {
10479
10480   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10481   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10482   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10483   int NumElts = VT.getVectorNumElements();
10484   bool ShufpdMask = true;
10485   bool CommutableMask = true;
10486   unsigned Immediate = 0;
10487   for (int i = 0; i < NumElts; ++i) {
10488     if (Mask[i] < 0)
10489       continue;
10490     int Val = (i & 6) + NumElts * (i & 1);
10491     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10492     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10493       ShufpdMask = false;
10494     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10495       CommutableMask = false;
10496     Immediate |= (Mask[i] % 2) << i;
10497   }
10498   if (ShufpdMask)
10499     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10500                        DAG.getConstant(Immediate, DL, MVT::i8));
10501   if (CommutableMask)
10502     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10503                        DAG.getConstant(Immediate, DL, MVT::i8));
10504   return SDValue();
10505 }
10506
10507 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10508 ///
10509 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10510 /// isn't available.
10511 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10512                                        const X86Subtarget *Subtarget,
10513                                        SelectionDAG &DAG) {
10514   SDLoc DL(Op);
10515   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10516   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10517   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10518   ArrayRef<int> Mask = SVOp->getMask();
10519   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10520
10521   SmallVector<int, 4> WidenedMask;
10522   if (canWidenShuffleElements(Mask, WidenedMask))
10523     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10524                                     DAG);
10525
10526   if (isSingleInputShuffleMask(Mask)) {
10527     // Check for being able to broadcast a single element.
10528     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10529                                                           Mask, Subtarget, DAG))
10530       return Broadcast;
10531
10532     // Use low duplicate instructions for masks that match their pattern.
10533     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10534       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10535
10536     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10537       // Non-half-crossing single input shuffles can be lowerid with an
10538       // interleaved permutation.
10539       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10540                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10541       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10542                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10543     }
10544
10545     // With AVX2 we have direct support for this permutation.
10546     if (Subtarget->hasAVX2())
10547       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10548                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10549
10550     // Otherwise, fall back.
10551     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10552                                                    DAG);
10553   }
10554
10555   // Use dedicated unpack instructions for masks that match their pattern.
10556   if (SDValue V =
10557           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10558     return V;
10559
10560   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10561                                                 Subtarget, DAG))
10562     return Blend;
10563
10564   // Check if the blend happens to exactly fit that of SHUFPD.
10565   if (SDValue Op =
10566       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10567     return Op;
10568
10569   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10570   // shuffle. However, if we have AVX2 and either inputs are already in place,
10571   // we will be able to shuffle even across lanes the other input in a single
10572   // instruction so skip this pattern.
10573   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10574                                  isShuffleMaskInputInPlace(1, Mask))))
10575     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10576             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10577       return Result;
10578
10579   // If we have AVX2 then we always want to lower with a blend because an v4 we
10580   // can fully permute the elements.
10581   if (Subtarget->hasAVX2())
10582     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10583                                                       Mask, DAG);
10584
10585   // Otherwise fall back on generic lowering.
10586   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10587 }
10588
10589 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10590 ///
10591 /// This routine is only called when we have AVX2 and thus a reasonable
10592 /// instruction set for v4i64 shuffling..
10593 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10594                                        const X86Subtarget *Subtarget,
10595                                        SelectionDAG &DAG) {
10596   SDLoc DL(Op);
10597   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10598   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10599   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10600   ArrayRef<int> Mask = SVOp->getMask();
10601   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10602   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10603
10604   SmallVector<int, 4> WidenedMask;
10605   if (canWidenShuffleElements(Mask, WidenedMask))
10606     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10607                                     DAG);
10608
10609   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10610                                                 Subtarget, DAG))
10611     return Blend;
10612
10613   // Check for being able to broadcast a single element.
10614   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10615                                                         Mask, Subtarget, DAG))
10616     return Broadcast;
10617
10618   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10619   // use lower latency instructions that will operate on both 128-bit lanes.
10620   SmallVector<int, 2> RepeatedMask;
10621   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10622     if (isSingleInputShuffleMask(Mask)) {
10623       int PSHUFDMask[] = {-1, -1, -1, -1};
10624       for (int i = 0; i < 2; ++i)
10625         if (RepeatedMask[i] >= 0) {
10626           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10627           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10628         }
10629       return DAG.getBitcast(
10630           MVT::v4i64,
10631           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10632                       DAG.getBitcast(MVT::v8i32, V1),
10633                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10634     }
10635   }
10636
10637   // AVX2 provides a direct instruction for permuting a single input across
10638   // lanes.
10639   if (isSingleInputShuffleMask(Mask))
10640     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10641                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10642
10643   // Try to use shift instructions.
10644   if (SDValue Shift =
10645           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10646     return Shift;
10647
10648   // Use dedicated unpack instructions for masks that match their pattern.
10649   if (SDValue V =
10650           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10651     return V;
10652
10653   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10654   // shuffle. However, if we have AVX2 and either inputs are already in place,
10655   // we will be able to shuffle even across lanes the other input in a single
10656   // instruction so skip this pattern.
10657   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10658                                  isShuffleMaskInputInPlace(1, Mask))))
10659     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10660             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10661       return Result;
10662
10663   // Otherwise fall back on generic blend lowering.
10664   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10665                                                     Mask, DAG);
10666 }
10667
10668 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10669 ///
10670 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10671 /// isn't available.
10672 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10673                                        const X86Subtarget *Subtarget,
10674                                        SelectionDAG &DAG) {
10675   SDLoc DL(Op);
10676   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10677   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10678   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10679   ArrayRef<int> Mask = SVOp->getMask();
10680   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10681
10682   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10683                                                 Subtarget, DAG))
10684     return Blend;
10685
10686   // Check for being able to broadcast a single element.
10687   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10688                                                         Mask, Subtarget, DAG))
10689     return Broadcast;
10690
10691   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10692   // options to efficiently lower the shuffle.
10693   SmallVector<int, 4> RepeatedMask;
10694   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10695     assert(RepeatedMask.size() == 4 &&
10696            "Repeated masks must be half the mask width!");
10697
10698     // Use even/odd duplicate instructions for masks that match their pattern.
10699     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10700       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10701     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10702       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10703
10704     if (isSingleInputShuffleMask(Mask))
10705       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10706                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10707
10708     // Use dedicated unpack instructions for masks that match their pattern.
10709     if (SDValue V =
10710             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10711       return V;
10712
10713     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10714     // have already handled any direct blends. We also need to squash the
10715     // repeated mask into a simulated v4f32 mask.
10716     for (int i = 0; i < 4; ++i)
10717       if (RepeatedMask[i] >= 8)
10718         RepeatedMask[i] -= 4;
10719     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10720   }
10721
10722   // If we have a single input shuffle with different shuffle patterns in the
10723   // two 128-bit lanes use the variable mask to VPERMILPS.
10724   if (isSingleInputShuffleMask(Mask)) {
10725     SDValue VPermMask[8];
10726     for (int i = 0; i < 8; ++i)
10727       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10728                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10729     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10730       return DAG.getNode(
10731           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10732           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10733
10734     if (Subtarget->hasAVX2())
10735       return DAG.getNode(
10736           X86ISD::VPERMV, DL, MVT::v8f32,
10737           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10738
10739     // Otherwise, fall back.
10740     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10741                                                    DAG);
10742   }
10743
10744   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10745   // shuffle.
10746   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10747           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10748     return Result;
10749
10750   // If we have AVX2 then we always want to lower with a blend because at v8 we
10751   // can fully permute the elements.
10752   if (Subtarget->hasAVX2())
10753     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10754                                                       Mask, DAG);
10755
10756   // Otherwise fall back on generic lowering.
10757   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10758 }
10759
10760 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10761 ///
10762 /// This routine is only called when we have AVX2 and thus a reasonable
10763 /// instruction set for v8i32 shuffling..
10764 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10765                                        const X86Subtarget *Subtarget,
10766                                        SelectionDAG &DAG) {
10767   SDLoc DL(Op);
10768   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10769   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10770   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10771   ArrayRef<int> Mask = SVOp->getMask();
10772   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10773   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10774
10775   // Whenever we can lower this as a zext, that instruction is strictly faster
10776   // than any alternative. It also allows us to fold memory operands into the
10777   // shuffle in many cases.
10778   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10779                                                          Mask, Subtarget, DAG))
10780     return ZExt;
10781
10782   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10783                                                 Subtarget, DAG))
10784     return Blend;
10785
10786   // Check for being able to broadcast a single element.
10787   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10788                                                         Mask, Subtarget, DAG))
10789     return Broadcast;
10790
10791   // If the shuffle mask is repeated in each 128-bit lane we can use more
10792   // efficient instructions that mirror the shuffles across the two 128-bit
10793   // lanes.
10794   SmallVector<int, 4> RepeatedMask;
10795   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10796     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10797     if (isSingleInputShuffleMask(Mask))
10798       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10799                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10800
10801     // Use dedicated unpack instructions for masks that match their pattern.
10802     if (SDValue V =
10803             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10804       return V;
10805   }
10806
10807   // Try to use shift instructions.
10808   if (SDValue Shift =
10809           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10810     return Shift;
10811
10812   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10813           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10814     return Rotate;
10815
10816   // If the shuffle patterns aren't repeated but it is a single input, directly
10817   // generate a cross-lane VPERMD instruction.
10818   if (isSingleInputShuffleMask(Mask)) {
10819     SDValue VPermMask[8];
10820     for (int i = 0; i < 8; ++i)
10821       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10822                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10823     return DAG.getNode(
10824         X86ISD::VPERMV, DL, MVT::v8i32,
10825         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10826   }
10827
10828   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10829   // shuffle.
10830   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10831           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10832     return Result;
10833
10834   // Otherwise fall back on generic blend lowering.
10835   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10836                                                     Mask, DAG);
10837 }
10838
10839 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10840 ///
10841 /// This routine is only called when we have AVX2 and thus a reasonable
10842 /// instruction set for v16i16 shuffling..
10843 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10844                                         const X86Subtarget *Subtarget,
10845                                         SelectionDAG &DAG) {
10846   SDLoc DL(Op);
10847   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10848   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10849   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10850   ArrayRef<int> Mask = SVOp->getMask();
10851   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10852   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10853
10854   // Whenever we can lower this as a zext, that instruction is strictly faster
10855   // than any alternative. It also allows us to fold memory operands into the
10856   // shuffle in many cases.
10857   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10858                                                          Mask, Subtarget, DAG))
10859     return ZExt;
10860
10861   // Check for being able to broadcast a single element.
10862   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10863                                                         Mask, Subtarget, DAG))
10864     return Broadcast;
10865
10866   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10867                                                 Subtarget, DAG))
10868     return Blend;
10869
10870   // Use dedicated unpack instructions for masks that match their pattern.
10871   if (SDValue V =
10872           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10873     return V;
10874
10875   // Try to use shift instructions.
10876   if (SDValue Shift =
10877           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10878     return Shift;
10879
10880   // Try to use byte rotation instructions.
10881   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10882           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10883     return Rotate;
10884
10885   if (isSingleInputShuffleMask(Mask)) {
10886     // There are no generalized cross-lane shuffle operations available on i16
10887     // element types.
10888     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10889       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10890                                                      Mask, DAG);
10891
10892     SmallVector<int, 8> RepeatedMask;
10893     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10894       // As this is a single-input shuffle, the repeated mask should be
10895       // a strictly valid v8i16 mask that we can pass through to the v8i16
10896       // lowering to handle even the v16 case.
10897       return lowerV8I16GeneralSingleInputVectorShuffle(
10898           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10899     }
10900
10901     SDValue PSHUFBMask[32];
10902     for (int i = 0; i < 16; ++i) {
10903       if (Mask[i] == -1) {
10904         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10905         continue;
10906       }
10907
10908       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10909       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10910       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10911       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10912     }
10913     return DAG.getBitcast(MVT::v16i16,
10914                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10915                                       DAG.getBitcast(MVT::v32i8, V1),
10916                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10917                                                   MVT::v32i8, PSHUFBMask)));
10918   }
10919
10920   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10921   // shuffle.
10922   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10923           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10924     return Result;
10925
10926   // Otherwise fall back on generic lowering.
10927   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10928 }
10929
10930 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10931 ///
10932 /// This routine is only called when we have AVX2 and thus a reasonable
10933 /// instruction set for v32i8 shuffling..
10934 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10935                                        const X86Subtarget *Subtarget,
10936                                        SelectionDAG &DAG) {
10937   SDLoc DL(Op);
10938   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10939   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10940   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10941   ArrayRef<int> Mask = SVOp->getMask();
10942   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10943   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10944
10945   // Whenever we can lower this as a zext, that instruction is strictly faster
10946   // than any alternative. It also allows us to fold memory operands into the
10947   // shuffle in many cases.
10948   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10949                                                          Mask, Subtarget, DAG))
10950     return ZExt;
10951
10952   // Check for being able to broadcast a single element.
10953   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10954                                                         Mask, Subtarget, DAG))
10955     return Broadcast;
10956
10957   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10958                                                 Subtarget, DAG))
10959     return Blend;
10960
10961   // Use dedicated unpack instructions for masks that match their pattern.
10962   if (SDValue V =
10963           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10964     return V;
10965
10966   // Try to use shift instructions.
10967   if (SDValue Shift =
10968           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10969     return Shift;
10970
10971   // Try to use byte rotation instructions.
10972   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10973           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10974     return Rotate;
10975
10976   if (isSingleInputShuffleMask(Mask)) {
10977     // There are no generalized cross-lane shuffle operations available on i8
10978     // element types.
10979     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10980       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10981                                                      Mask, DAG);
10982
10983     SDValue PSHUFBMask[32];
10984     for (int i = 0; i < 32; ++i)
10985       PSHUFBMask[i] =
10986           Mask[i] < 0
10987               ? DAG.getUNDEF(MVT::i8)
10988               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10989                                 MVT::i8);
10990
10991     return DAG.getNode(
10992         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10993         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10994   }
10995
10996   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10997   // shuffle.
10998   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10999           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
11000     return Result;
11001
11002   // Otherwise fall back on generic lowering.
11003   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
11004 }
11005
11006 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
11007 ///
11008 /// This routine either breaks down the specific type of a 256-bit x86 vector
11009 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
11010 /// together based on the available instructions.
11011 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11012                                         MVT VT, const X86Subtarget *Subtarget,
11013                                         SelectionDAG &DAG) {
11014   SDLoc DL(Op);
11015   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11016   ArrayRef<int> Mask = SVOp->getMask();
11017
11018   // If we have a single input to the zero element, insert that into V1 if we
11019   // can do so cheaply.
11020   int NumElts = VT.getVectorNumElements();
11021   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
11022     return M >= NumElts;
11023   });
11024
11025   if (NumV2Elements == 1 && Mask[0] >= NumElts)
11026     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
11027                               DL, VT, V1, V2, Mask, Subtarget, DAG))
11028       return Insertion;
11029
11030   // Handle special cases where the lower or upper half is UNDEF.
11031   if (SDValue V =
11032           lowerVectorShuffleWithUndefHalf(DL, VT, V1, V2, Mask, Subtarget, DAG))
11033     return V;
11034
11035   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
11036   // can check for those subtargets here and avoid much of the subtarget
11037   // querying in the per-vector-type lowering routines. With AVX1 we have
11038   // essentially *zero* ability to manipulate a 256-bit vector with integer
11039   // types. Since we'll use floating point types there eventually, just
11040   // immediately cast everything to a float and operate entirely in that domain.
11041   if (VT.isInteger() && !Subtarget->hasAVX2()) {
11042     int ElementBits = VT.getScalarSizeInBits();
11043     if (ElementBits < 32)
11044       // No floating point type available, decompose into 128-bit vectors.
11045       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11046
11047     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
11048                                 VT.getVectorNumElements());
11049     V1 = DAG.getBitcast(FpVT, V1);
11050     V2 = DAG.getBitcast(FpVT, V2);
11051     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
11052   }
11053
11054   switch (VT.SimpleTy) {
11055   case MVT::v4f64:
11056     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11057   case MVT::v4i64:
11058     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11059   case MVT::v8f32:
11060     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11061   case MVT::v8i32:
11062     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11063   case MVT::v16i16:
11064     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11065   case MVT::v32i8:
11066     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11067
11068   default:
11069     llvm_unreachable("Not a valid 256-bit x86 vector type!");
11070   }
11071 }
11072
11073 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
11074 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
11075                                         ArrayRef<int> Mask,
11076                                         SDValue V1, SDValue V2,
11077                                         SelectionDAG &DAG) {
11078   assert(VT.getScalarSizeInBits() == 64 &&
11079          "Unexpected element type size for 128bit shuffle.");
11080
11081   // To handle 256 bit vector requires VLX and most probably
11082   // function lowerV2X128VectorShuffle() is better solution.
11083   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
11084
11085   SmallVector<int, 4> WidenedMask;
11086   if (!canWidenShuffleElements(Mask, WidenedMask))
11087     return SDValue();
11088
11089   // Form a 128-bit permutation.
11090   // Convert the 64-bit shuffle mask selection values into 128-bit selection
11091   // bits defined by a vshuf64x2 instruction's immediate control byte.
11092   unsigned PermMask = 0, Imm = 0;
11093   unsigned ControlBitsNum = WidenedMask.size() / 2;
11094
11095   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
11096     if (WidenedMask[i] == SM_SentinelZero)
11097       return SDValue();
11098
11099     // Use first element in place of undef mask.
11100     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
11101     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
11102   }
11103
11104   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
11105                      DAG.getConstant(PermMask, DL, MVT::i8));
11106 }
11107
11108 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
11109                                            ArrayRef<int> Mask, SDValue V1,
11110                                            SDValue V2, SelectionDAG &DAG) {
11111
11112   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
11113
11114   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
11115   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
11116
11117   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
11118   if (isSingleInputShuffleMask(Mask))
11119     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
11120
11121   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
11122 }
11123
11124 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
11125 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11126                                        const X86Subtarget *Subtarget,
11127                                        SelectionDAG &DAG) {
11128   SDLoc DL(Op);
11129   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
11130   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
11131   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11132   ArrayRef<int> Mask = SVOp->getMask();
11133   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11134
11135   if (SDValue Shuf128 =
11136           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
11137     return Shuf128;
11138
11139   if (SDValue Unpck =
11140           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
11141     return Unpck;
11142
11143   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
11144 }
11145
11146 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
11147 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11148                                         const X86Subtarget *Subtarget,
11149                                         SelectionDAG &DAG) {
11150   SDLoc DL(Op);
11151   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
11152   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
11153   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11154   ArrayRef<int> Mask = SVOp->getMask();
11155   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11156
11157   if (SDValue Unpck =
11158           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
11159     return Unpck;
11160
11161   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
11162 }
11163
11164 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
11165 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11166                                        const X86Subtarget *Subtarget,
11167                                        SelectionDAG &DAG) {
11168   SDLoc DL(Op);
11169   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11170   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11171   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11172   ArrayRef<int> Mask = SVOp->getMask();
11173   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11174
11175   if (SDValue Shuf128 =
11176           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
11177     return Shuf128;
11178
11179   if (SDValue Unpck =
11180           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
11181     return Unpck;
11182
11183   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
11184 }
11185
11186 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
11187 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11188                                         const X86Subtarget *Subtarget,
11189                                         SelectionDAG &DAG) {
11190   SDLoc DL(Op);
11191   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11192   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11193   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11194   ArrayRef<int> Mask = SVOp->getMask();
11195   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11196
11197   if (SDValue Unpck =
11198           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
11199     return Unpck;
11200
11201   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11202 }
11203
11204 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11205 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11206                                         const X86Subtarget *Subtarget,
11207                                         SelectionDAG &DAG) {
11208   SDLoc DL(Op);
11209   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11210   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11211   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11212   ArrayRef<int> Mask = SVOp->getMask();
11213   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11214   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11215
11216   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11217 }
11218
11219 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11220 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11221                                        const X86Subtarget *Subtarget,
11222                                        SelectionDAG &DAG) {
11223   SDLoc DL(Op);
11224   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11225   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11226   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11227   ArrayRef<int> Mask = SVOp->getMask();
11228   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11229   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11230
11231   // FIXME: Implement direct support for this type!
11232   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11233 }
11234
11235 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11236 ///
11237 /// This routine either breaks down the specific type of a 512-bit x86 vector
11238 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11239 /// together based on the available instructions.
11240 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11241                                         MVT VT, const X86Subtarget *Subtarget,
11242                                         SelectionDAG &DAG) {
11243   SDLoc DL(Op);
11244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11245   ArrayRef<int> Mask = SVOp->getMask();
11246   assert(Subtarget->hasAVX512() &&
11247          "Cannot lower 512-bit vectors w/ basic ISA!");
11248
11249   // Check for being able to broadcast a single element.
11250   if (SDValue Broadcast =
11251           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11252     return Broadcast;
11253
11254   // Dispatch to each element type for lowering. If we don't have supprot for
11255   // specific element type shuffles at 512 bits, immediately split them and
11256   // lower them. Each lowering routine of a given type is allowed to assume that
11257   // the requisite ISA extensions for that element type are available.
11258   switch (VT.SimpleTy) {
11259   case MVT::v8f64:
11260     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11261   case MVT::v16f32:
11262     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11263   case MVT::v8i64:
11264     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11265   case MVT::v16i32:
11266     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11267   case MVT::v32i16:
11268     if (Subtarget->hasBWI())
11269       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11270     break;
11271   case MVT::v64i8:
11272     if (Subtarget->hasBWI())
11273       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11274     break;
11275
11276   default:
11277     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11278   }
11279
11280   // Otherwise fall back on splitting.
11281   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11282 }
11283
11284 // Lower vXi1 vector shuffles.
11285 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11286 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11287 // vector, shuffle and then truncate it back.
11288 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11289                                       MVT VT, const X86Subtarget *Subtarget,
11290                                       SelectionDAG &DAG) {
11291   SDLoc DL(Op);
11292   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11293   ArrayRef<int> Mask = SVOp->getMask();
11294   assert(Subtarget->hasAVX512() &&
11295          "Cannot lower 512-bit vectors w/o basic ISA!");
11296   MVT ExtVT;
11297   switch (VT.SimpleTy) {
11298   default:
11299     llvm_unreachable("Expected a vector of i1 elements");
11300   case MVT::v2i1:
11301     ExtVT = MVT::v2i64;
11302     break;
11303   case MVT::v4i1:
11304     ExtVT = MVT::v4i32;
11305     break;
11306   case MVT::v8i1:
11307     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11308     break;
11309   case MVT::v16i1:
11310     ExtVT = MVT::v16i32;
11311     break;
11312   case MVT::v32i1:
11313     ExtVT = MVT::v32i16;
11314     break;
11315   case MVT::v64i1:
11316     ExtVT = MVT::v64i8;
11317     break;
11318   }
11319
11320   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11321     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11322   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11323     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11324   else
11325     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11326
11327   if (V2.isUndef())
11328     V2 = DAG.getUNDEF(ExtVT);
11329   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11330     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11331   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11332     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11333   else
11334     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11335   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11336                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11337 }
11338 /// \brief Top-level lowering for x86 vector shuffles.
11339 ///
11340 /// This handles decomposition, canonicalization, and lowering of all x86
11341 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11342 /// above in helper routines. The canonicalization attempts to widen shuffles
11343 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11344 /// s.t. only one of the two inputs needs to be tested, etc.
11345 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11346                                   SelectionDAG &DAG) {
11347   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11348   ArrayRef<int> Mask = SVOp->getMask();
11349   SDValue V1 = Op.getOperand(0);
11350   SDValue V2 = Op.getOperand(1);
11351   MVT VT = Op.getSimpleValueType();
11352   int NumElements = VT.getVectorNumElements();
11353   SDLoc dl(Op);
11354   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11355
11356   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11357          "Can't lower MMX shuffles");
11358
11359   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11360   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11361   if (V1IsUndef && V2IsUndef)
11362     return DAG.getUNDEF(VT);
11363
11364   // When we create a shuffle node we put the UNDEF node to second operand,
11365   // but in some cases the first operand may be transformed to UNDEF.
11366   // In this case we should just commute the node.
11367   if (V1IsUndef)
11368     return DAG.getCommutedVectorShuffle(*SVOp);
11369
11370   // Check for non-undef masks pointing at an undef vector and make the masks
11371   // undef as well. This makes it easier to match the shuffle based solely on
11372   // the mask.
11373   if (V2IsUndef)
11374     for (int M : Mask)
11375       if (M >= NumElements) {
11376         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11377         for (int &M : NewMask)
11378           if (M >= NumElements)
11379             M = -1;
11380         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11381       }
11382
11383   // We actually see shuffles that are entirely re-arrangements of a set of
11384   // zero inputs. This mostly happens while decomposing complex shuffles into
11385   // simple ones. Directly lower these as a buildvector of zeros.
11386   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11387   if (Zeroable.all())
11388     return getZeroVector(VT, Subtarget, DAG, dl);
11389
11390   // Try to collapse shuffles into using a vector type with fewer elements but
11391   // wider element types. We cap this to not form integers or floating point
11392   // elements wider than 64 bits, but it might be interesting to form i128
11393   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11394   SmallVector<int, 16> WidenedMask;
11395   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11396       canWidenShuffleElements(Mask, WidenedMask)) {
11397     MVT NewEltVT = VT.isFloatingPoint()
11398                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11399                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11400     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11401     // Make sure that the new vector type is legal. For example, v2f64 isn't
11402     // legal on SSE1.
11403     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11404       V1 = DAG.getBitcast(NewVT, V1);
11405       V2 = DAG.getBitcast(NewVT, V2);
11406       return DAG.getBitcast(
11407           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11408     }
11409   }
11410
11411   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11412   for (int M : SVOp->getMask())
11413     if (M < 0)
11414       ++NumUndefElements;
11415     else if (M < NumElements)
11416       ++NumV1Elements;
11417     else
11418       ++NumV2Elements;
11419
11420   // Commute the shuffle as needed such that more elements come from V1 than
11421   // V2. This allows us to match the shuffle pattern strictly on how many
11422   // elements come from V1 without handling the symmetric cases.
11423   if (NumV2Elements > NumV1Elements)
11424     return DAG.getCommutedVectorShuffle(*SVOp);
11425
11426   // When the number of V1 and V2 elements are the same, try to minimize the
11427   // number of uses of V2 in the low half of the vector. When that is tied,
11428   // ensure that the sum of indices for V1 is equal to or lower than the sum
11429   // indices for V2. When those are equal, try to ensure that the number of odd
11430   // indices for V1 is lower than the number of odd indices for V2.
11431   if (NumV1Elements == NumV2Elements) {
11432     int LowV1Elements = 0, LowV2Elements = 0;
11433     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11434       if (M >= NumElements)
11435         ++LowV2Elements;
11436       else if (M >= 0)
11437         ++LowV1Elements;
11438     if (LowV2Elements > LowV1Elements) {
11439       return DAG.getCommutedVectorShuffle(*SVOp);
11440     } else if (LowV2Elements == LowV1Elements) {
11441       int SumV1Indices = 0, SumV2Indices = 0;
11442       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11443         if (SVOp->getMask()[i] >= NumElements)
11444           SumV2Indices += i;
11445         else if (SVOp->getMask()[i] >= 0)
11446           SumV1Indices += i;
11447       if (SumV2Indices < SumV1Indices) {
11448         return DAG.getCommutedVectorShuffle(*SVOp);
11449       } else if (SumV2Indices == SumV1Indices) {
11450         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11451         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11452           if (SVOp->getMask()[i] >= NumElements)
11453             NumV2OddIndices += i % 2;
11454           else if (SVOp->getMask()[i] >= 0)
11455             NumV1OddIndices += i % 2;
11456         if (NumV2OddIndices < NumV1OddIndices)
11457           return DAG.getCommutedVectorShuffle(*SVOp);
11458       }
11459     }
11460   }
11461
11462   // For each vector width, delegate to a specialized lowering routine.
11463   if (VT.is128BitVector())
11464     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11465
11466   if (VT.is256BitVector())
11467     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11468
11469   if (VT.is512BitVector())
11470     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11471
11472   if (Is1BitVector)
11473     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11474   llvm_unreachable("Unimplemented!");
11475 }
11476
11477 // This function assumes its argument is a BUILD_VECTOR of constants or
11478 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11479 // true.
11480 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11481                                     unsigned &MaskValue) {
11482   MaskValue = 0;
11483   unsigned NumElems = BuildVector->getNumOperands();
11484
11485   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11486   // We don't handle the >2 lanes case right now.
11487   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11488   if (NumLanes > 2)
11489     return false;
11490
11491   unsigned NumElemsInLane = NumElems / NumLanes;
11492
11493   // Blend for v16i16 should be symmetric for the both lanes.
11494   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11495     SDValue EltCond = BuildVector->getOperand(i);
11496     SDValue SndLaneEltCond =
11497         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11498
11499     int Lane1Cond = -1, Lane2Cond = -1;
11500     if (isa<ConstantSDNode>(EltCond))
11501       Lane1Cond = !isNullConstant(EltCond);
11502     if (isa<ConstantSDNode>(SndLaneEltCond))
11503       Lane2Cond = !isNullConstant(SndLaneEltCond);
11504
11505     unsigned LaneMask = 0;
11506     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11507       // Lane1Cond != 0, means we want the first argument.
11508       // Lane1Cond == 0, means we want the second argument.
11509       // The encoding of this argument is 0 for the first argument, 1
11510       // for the second. Therefore, invert the condition.
11511       LaneMask = !Lane1Cond << i;
11512     else if (Lane1Cond < 0)
11513       LaneMask = !Lane2Cond << i;
11514     else
11515       return false;
11516
11517     MaskValue |= LaneMask;
11518     if (NumLanes == 2)
11519       MaskValue |= LaneMask << NumElemsInLane;
11520   }
11521   return true;
11522 }
11523
11524 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11525 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11526                                            const X86Subtarget *Subtarget,
11527                                            SelectionDAG &DAG) {
11528   SDValue Cond = Op.getOperand(0);
11529   SDValue LHS = Op.getOperand(1);
11530   SDValue RHS = Op.getOperand(2);
11531   SDLoc dl(Op);
11532   MVT VT = Op.getSimpleValueType();
11533
11534   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11535     return SDValue();
11536   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11537
11538   // Only non-legal VSELECTs reach this lowering, convert those into generic
11539   // shuffles and re-use the shuffle lowering path for blends.
11540   SmallVector<int, 32> Mask;
11541   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11542     SDValue CondElt = CondBV->getOperand(i);
11543     Mask.push_back(
11544         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11545                                      : -1);
11546   }
11547   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11548 }
11549
11550 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11551   // A vselect where all conditions and data are constants can be optimized into
11552   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11553   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11554       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11555       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11556     return SDValue();
11557
11558   // Try to lower this to a blend-style vector shuffle. This can handle all
11559   // constant condition cases.
11560   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11561     return BlendOp;
11562
11563   // Variable blends are only legal from SSE4.1 onward.
11564   if (!Subtarget->hasSSE41())
11565     return SDValue();
11566
11567   // Only some types will be legal on some subtargets. If we can emit a legal
11568   // VSELECT-matching blend, return Op, and but if we need to expand, return
11569   // a null value.
11570   switch (Op.getSimpleValueType().SimpleTy) {
11571   default:
11572     // Most of the vector types have blends past SSE4.1.
11573     return Op;
11574
11575   case MVT::v32i8:
11576     // The byte blends for AVX vectors were introduced only in AVX2.
11577     if (Subtarget->hasAVX2())
11578       return Op;
11579
11580     return SDValue();
11581
11582   case MVT::v8i16:
11583   case MVT::v16i16:
11584     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11585     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11586       return Op;
11587
11588     // FIXME: We should custom lower this by fixing the condition and using i8
11589     // blends.
11590     return SDValue();
11591   }
11592 }
11593
11594 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11595   MVT VT = Op.getSimpleValueType();
11596   SDLoc dl(Op);
11597
11598   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11599     return SDValue();
11600
11601   if (VT.getSizeInBits() == 8) {
11602     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11603                                   Op.getOperand(0), Op.getOperand(1));
11604     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11605                                   DAG.getValueType(VT));
11606     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11607   }
11608
11609   if (VT.getSizeInBits() == 16) {
11610     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11611     if (isNullConstant(Op.getOperand(1)))
11612       return DAG.getNode(
11613           ISD::TRUNCATE, dl, MVT::i16,
11614           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11615                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11616                       Op.getOperand(1)));
11617     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11618                                   Op.getOperand(0), Op.getOperand(1));
11619     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11620                                   DAG.getValueType(VT));
11621     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11622   }
11623
11624   if (VT == MVT::f32) {
11625     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11626     // the result back to FR32 register. It's only worth matching if the
11627     // result has a single use which is a store or a bitcast to i32.  And in
11628     // the case of a store, it's not worth it if the index is a constant 0,
11629     // because a MOVSSmr can be used instead, which is smaller and faster.
11630     if (!Op.hasOneUse())
11631       return SDValue();
11632     SDNode *User = *Op.getNode()->use_begin();
11633     if ((User->getOpcode() != ISD::STORE ||
11634          isNullConstant(Op.getOperand(1))) &&
11635         (User->getOpcode() != ISD::BITCAST ||
11636          User->getValueType(0) != MVT::i32))
11637       return SDValue();
11638     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11639                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11640                                   Op.getOperand(1));
11641     return DAG.getBitcast(MVT::f32, Extract);
11642   }
11643
11644   if (VT == MVT::i32 || VT == MVT::i64) {
11645     // ExtractPS/pextrq works with constant index.
11646     if (isa<ConstantSDNode>(Op.getOperand(1)))
11647       return Op;
11648   }
11649   return SDValue();
11650 }
11651
11652 /// Extract one bit from mask vector, like v16i1 or v8i1.
11653 /// AVX-512 feature.
11654 SDValue
11655 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11656   SDValue Vec = Op.getOperand(0);
11657   SDLoc dl(Vec);
11658   MVT VecVT = Vec.getSimpleValueType();
11659   SDValue Idx = Op.getOperand(1);
11660   MVT EltVT = Op.getSimpleValueType();
11661
11662   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11663   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11664          "Unexpected vector type in ExtractBitFromMaskVector");
11665
11666   // variable index can't be handled in mask registers,
11667   // extend vector to VR512
11668   if (!isa<ConstantSDNode>(Idx)) {
11669     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11670     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11671     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11672                               ExtVT.getVectorElementType(), Ext, Idx);
11673     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11674   }
11675
11676   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11677   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11678   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11679     rc = getRegClassFor(MVT::v16i1);
11680   unsigned MaxSift = rc->getSize()*8 - 1;
11681   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11682                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11683   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11684                     DAG.getConstant(MaxSift, dl, MVT::i8));
11685   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11686                        DAG.getIntPtrConstant(0, dl));
11687 }
11688
11689 SDValue
11690 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11691                                            SelectionDAG &DAG) const {
11692   SDLoc dl(Op);
11693   SDValue Vec = Op.getOperand(0);
11694   MVT VecVT = Vec.getSimpleValueType();
11695   SDValue Idx = Op.getOperand(1);
11696
11697   if (Op.getSimpleValueType() == MVT::i1)
11698     return ExtractBitFromMaskVector(Op, DAG);
11699
11700   if (!isa<ConstantSDNode>(Idx)) {
11701     if (VecVT.is512BitVector() ||
11702         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11703          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11704
11705       MVT MaskEltVT =
11706         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11707       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11708                                     MaskEltVT.getSizeInBits());
11709
11710       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11711       auto PtrVT = getPointerTy(DAG.getDataLayout());
11712       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11713                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11714                                  DAG.getConstant(0, dl, PtrVT));
11715       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11716       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11717                          DAG.getConstant(0, dl, PtrVT));
11718     }
11719     return SDValue();
11720   }
11721
11722   // If this is a 256-bit vector result, first extract the 128-bit vector and
11723   // then extract the element from the 128-bit vector.
11724   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11725
11726     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11727     // Get the 128-bit vector.
11728     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11729     MVT EltVT = VecVT.getVectorElementType();
11730
11731     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11732     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11733
11734     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11735     // this can be done with a mask.
11736     IdxVal &= ElemsPerChunk - 1;
11737     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11738                        DAG.getConstant(IdxVal, dl, MVT::i32));
11739   }
11740
11741   assert(VecVT.is128BitVector() && "Unexpected vector length");
11742
11743   if (Subtarget->hasSSE41())
11744     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11745       return Res;
11746
11747   MVT VT = Op.getSimpleValueType();
11748   // TODO: handle v16i8.
11749   if (VT.getSizeInBits() == 16) {
11750     SDValue Vec = Op.getOperand(0);
11751     if (isNullConstant(Op.getOperand(1)))
11752       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11753                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11754                                      DAG.getBitcast(MVT::v4i32, Vec),
11755                                      Op.getOperand(1)));
11756     // Transform it so it match pextrw which produces a 32-bit result.
11757     MVT EltVT = MVT::i32;
11758     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11759                                   Op.getOperand(0), Op.getOperand(1));
11760     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11761                                   DAG.getValueType(VT));
11762     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11763   }
11764
11765   if (VT.getSizeInBits() == 32) {
11766     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11767     if (Idx == 0)
11768       return Op;
11769
11770     // SHUFPS the element to the lowest double word, then movss.
11771     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11772     MVT VVT = Op.getOperand(0).getSimpleValueType();
11773     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11774                                        DAG.getUNDEF(VVT), Mask);
11775     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11776                        DAG.getIntPtrConstant(0, dl));
11777   }
11778
11779   if (VT.getSizeInBits() == 64) {
11780     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11781     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11782     //        to match extract_elt for f64.
11783     if (isNullConstant(Op.getOperand(1)))
11784       return Op;
11785
11786     // UNPCKHPD the element to the lowest double word, then movsd.
11787     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11788     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11789     int Mask[2] = { 1, -1 };
11790     MVT VVT = Op.getOperand(0).getSimpleValueType();
11791     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11792                                        DAG.getUNDEF(VVT), Mask);
11793     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11794                        DAG.getIntPtrConstant(0, dl));
11795   }
11796
11797   return SDValue();
11798 }
11799
11800 /// Insert one bit to mask vector, like v16i1 or v8i1.
11801 /// AVX-512 feature.
11802 SDValue
11803 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11804   SDLoc dl(Op);
11805   SDValue Vec = Op.getOperand(0);
11806   SDValue Elt = Op.getOperand(1);
11807   SDValue Idx = Op.getOperand(2);
11808   MVT VecVT = Vec.getSimpleValueType();
11809
11810   if (!isa<ConstantSDNode>(Idx)) {
11811     // Non constant index. Extend source and destination,
11812     // insert element and then truncate the result.
11813     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11814     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11815     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11816       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11817       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11818     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11819   }
11820
11821   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11822   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11823   if (IdxVal)
11824     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11825                            DAG.getConstant(IdxVal, dl, MVT::i8));
11826   if (Vec.getOpcode() == ISD::UNDEF)
11827     return EltInVec;
11828   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11829 }
11830
11831 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11832                                                   SelectionDAG &DAG) const {
11833   MVT VT = Op.getSimpleValueType();
11834   MVT EltVT = VT.getVectorElementType();
11835
11836   if (EltVT == MVT::i1)
11837     return InsertBitToMaskVector(Op, DAG);
11838
11839   SDLoc dl(Op);
11840   SDValue N0 = Op.getOperand(0);
11841   SDValue N1 = Op.getOperand(1);
11842   SDValue N2 = Op.getOperand(2);
11843   if (!isa<ConstantSDNode>(N2))
11844     return SDValue();
11845   auto *N2C = cast<ConstantSDNode>(N2);
11846   unsigned IdxVal = N2C->getZExtValue();
11847
11848   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11849   // into that, and then insert the subvector back into the result.
11850   if (VT.is256BitVector() || VT.is512BitVector()) {
11851     // With a 256-bit vector, we can insert into the zero element efficiently
11852     // using a blend if we have AVX or AVX2 and the right data type.
11853     if (VT.is256BitVector() && IdxVal == 0) {
11854       // TODO: It is worthwhile to cast integer to floating point and back
11855       // and incur a domain crossing penalty if that's what we'll end up
11856       // doing anyway after extracting to a 128-bit vector.
11857       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11858           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11859         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11860         N2 = DAG.getIntPtrConstant(1, dl);
11861         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11862       }
11863     }
11864
11865     // Get the desired 128-bit vector chunk.
11866     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11867
11868     // Insert the element into the desired chunk.
11869     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11870     assert(isPowerOf2_32(NumEltsIn128));
11871     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11872     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11873
11874     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11875                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11876
11877     // Insert the changed part back into the bigger vector
11878     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11879   }
11880   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11881
11882   if (Subtarget->hasSSE41()) {
11883     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11884       unsigned Opc;
11885       if (VT == MVT::v8i16) {
11886         Opc = X86ISD::PINSRW;
11887       } else {
11888         assert(VT == MVT::v16i8);
11889         Opc = X86ISD::PINSRB;
11890       }
11891
11892       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11893       // argument.
11894       if (N1.getValueType() != MVT::i32)
11895         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11896       if (N2.getValueType() != MVT::i32)
11897         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11898       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11899     }
11900
11901     if (EltVT == MVT::f32) {
11902       // Bits [7:6] of the constant are the source select. This will always be
11903       //   zero here. The DAG Combiner may combine an extract_elt index into
11904       //   these bits. For example (insert (extract, 3), 2) could be matched by
11905       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11906       // Bits [5:4] of the constant are the destination select. This is the
11907       //   value of the incoming immediate.
11908       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11909       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11910
11911       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11912       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11913         // If this is an insertion of 32-bits into the low 32-bits of
11914         // a vector, we prefer to generate a blend with immediate rather
11915         // than an insertps. Blends are simpler operations in hardware and so
11916         // will always have equal or better performance than insertps.
11917         // But if optimizing for size and there's a load folding opportunity,
11918         // generate insertps because blendps does not have a 32-bit memory
11919         // operand form.
11920         N2 = DAG.getIntPtrConstant(1, dl);
11921         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11922         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11923       }
11924       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11925       // Create this as a scalar to vector..
11926       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11927       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11928     }
11929
11930     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11931       // PINSR* works with constant index.
11932       return Op;
11933     }
11934   }
11935
11936   if (EltVT == MVT::i8)
11937     return SDValue();
11938
11939   if (EltVT.getSizeInBits() == 16) {
11940     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11941     // as its second argument.
11942     if (N1.getValueType() != MVT::i32)
11943       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11944     if (N2.getValueType() != MVT::i32)
11945       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11946     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11947   }
11948   return SDValue();
11949 }
11950
11951 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11952   SDLoc dl(Op);
11953   MVT OpVT = Op.getSimpleValueType();
11954
11955   // If this is a 256-bit vector result, first insert into a 128-bit
11956   // vector and then insert into the 256-bit vector.
11957   if (!OpVT.is128BitVector()) {
11958     // Insert into a 128-bit vector.
11959     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11960     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11961                                  OpVT.getVectorNumElements() / SizeFactor);
11962
11963     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11964
11965     // Insert the 128-bit vector.
11966     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11967   }
11968
11969   if (OpVT == MVT::v1i64 &&
11970       Op.getOperand(0).getValueType() == MVT::i64)
11971     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11972
11973   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11974   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11975   return DAG.getBitcast(
11976       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11977 }
11978
11979 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11980 // a simple subregister reference or explicit instructions to grab
11981 // upper bits of a vector.
11982 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11983                                       SelectionDAG &DAG) {
11984   SDLoc dl(Op);
11985   SDValue In =  Op.getOperand(0);
11986   SDValue Idx = Op.getOperand(1);
11987   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11988   MVT ResVT   = Op.getSimpleValueType();
11989   MVT InVT    = In.getSimpleValueType();
11990
11991   if (Subtarget->hasFp256()) {
11992     if (ResVT.is128BitVector() &&
11993         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11994         isa<ConstantSDNode>(Idx)) {
11995       return Extract128BitVector(In, IdxVal, DAG, dl);
11996     }
11997     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11998         isa<ConstantSDNode>(Idx)) {
11999       return Extract256BitVector(In, IdxVal, DAG, dl);
12000     }
12001   }
12002   return SDValue();
12003 }
12004
12005 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
12006 // simple superregister reference or explicit instructions to insert
12007 // the upper bits of a vector.
12008 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
12009                                      SelectionDAG &DAG) {
12010   if (!Subtarget->hasAVX())
12011     return SDValue();
12012
12013   SDLoc dl(Op);
12014   SDValue Vec = Op.getOperand(0);
12015   SDValue SubVec = Op.getOperand(1);
12016   SDValue Idx = Op.getOperand(2);
12017
12018   if (!isa<ConstantSDNode>(Idx))
12019     return SDValue();
12020
12021   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12022   MVT OpVT = Op.getSimpleValueType();
12023   MVT SubVecVT = SubVec.getSimpleValueType();
12024
12025   // Fold two 16-byte subvector loads into one 32-byte load:
12026   // (insert_subvector (insert_subvector undef, (load addr), 0),
12027   //                   (load addr + 16), Elts/2)
12028   // --> load32 addr
12029   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
12030       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
12031       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
12032     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
12033     if (Idx2 && Idx2->getZExtValue() == 0) {
12034       SDValue SubVec2 = Vec.getOperand(1);
12035       // If needed, look through a bitcast to get to the load.
12036       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
12037         SubVec2 = SubVec2.getOperand(0);
12038
12039       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
12040         bool Fast;
12041         unsigned Alignment = FirstLd->getAlignment();
12042         unsigned AS = FirstLd->getAddressSpace();
12043         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
12044         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
12045                                     OpVT, AS, Alignment, &Fast) && Fast) {
12046           SDValue Ops[] = { SubVec2, SubVec };
12047           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
12048             return Ld;
12049         }
12050       }
12051     }
12052   }
12053
12054   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
12055       SubVecVT.is128BitVector())
12056     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
12057
12058   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
12059     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
12060
12061   if (OpVT.getVectorElementType() == MVT::i1)
12062     return Insert1BitVector(Op, DAG);
12063
12064   return SDValue();
12065 }
12066
12067 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
12068 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
12069 // one of the above mentioned nodes. It has to be wrapped because otherwise
12070 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
12071 // be used to form addressing mode. These wrapped nodes will be selected
12072 // into MOV32ri.
12073 SDValue
12074 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
12075   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
12076
12077   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12078   // global base reg.
12079   unsigned char OpFlag = 0;
12080   unsigned WrapperKind = X86ISD::Wrapper;
12081   CodeModel::Model M = DAG.getTarget().getCodeModel();
12082
12083   if (Subtarget->isPICStyleRIPRel() &&
12084       (M == CodeModel::Small || M == CodeModel::Kernel))
12085     WrapperKind = X86ISD::WrapperRIP;
12086   else if (Subtarget->isPICStyleGOT())
12087     OpFlag = X86II::MO_GOTOFF;
12088   else if (Subtarget->isPICStyleStubPIC())
12089     OpFlag = X86II::MO_PIC_BASE_OFFSET;
12090
12091   auto PtrVT = getPointerTy(DAG.getDataLayout());
12092   SDValue Result = DAG.getTargetConstantPool(
12093       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
12094   SDLoc DL(CP);
12095   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12096   // With PIC, the address is actually $g + Offset.
12097   if (OpFlag) {
12098     Result =
12099         DAG.getNode(ISD::ADD, DL, PtrVT,
12100                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12101   }
12102
12103   return Result;
12104 }
12105
12106 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
12107   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
12108
12109   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12110   // global base reg.
12111   unsigned char OpFlag = 0;
12112   unsigned WrapperKind = X86ISD::Wrapper;
12113   CodeModel::Model M = DAG.getTarget().getCodeModel();
12114
12115   if (Subtarget->isPICStyleRIPRel() &&
12116       (M == CodeModel::Small || M == CodeModel::Kernel))
12117     WrapperKind = X86ISD::WrapperRIP;
12118   else if (Subtarget->isPICStyleGOT())
12119     OpFlag = X86II::MO_GOTOFF;
12120   else if (Subtarget->isPICStyleStubPIC())
12121     OpFlag = X86II::MO_PIC_BASE_OFFSET;
12122
12123   auto PtrVT = getPointerTy(DAG.getDataLayout());
12124   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
12125   SDLoc DL(JT);
12126   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12127
12128   // With PIC, the address is actually $g + Offset.
12129   if (OpFlag)
12130     Result =
12131         DAG.getNode(ISD::ADD, DL, PtrVT,
12132                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12133
12134   return Result;
12135 }
12136
12137 SDValue
12138 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
12139   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
12140
12141   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12142   // global base reg.
12143   unsigned char OpFlag = 0;
12144   unsigned WrapperKind = X86ISD::Wrapper;
12145   CodeModel::Model M = DAG.getTarget().getCodeModel();
12146
12147   if (Subtarget->isPICStyleRIPRel() &&
12148       (M == CodeModel::Small || M == CodeModel::Kernel)) {
12149     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
12150       OpFlag = X86II::MO_GOTPCREL;
12151     WrapperKind = X86ISD::WrapperRIP;
12152   } else if (Subtarget->isPICStyleGOT()) {
12153     OpFlag = X86II::MO_GOT;
12154   } else if (Subtarget->isPICStyleStubPIC()) {
12155     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
12156   } else if (Subtarget->isPICStyleStubNoDynamic()) {
12157     OpFlag = X86II::MO_DARWIN_NONLAZY;
12158   }
12159
12160   auto PtrVT = getPointerTy(DAG.getDataLayout());
12161   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
12162
12163   SDLoc DL(Op);
12164   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12165
12166   // With PIC, the address is actually $g + Offset.
12167   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
12168       !Subtarget->is64Bit()) {
12169     Result =
12170         DAG.getNode(ISD::ADD, DL, PtrVT,
12171                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12172   }
12173
12174   // For symbols that require a load from a stub to get the address, emit the
12175   // load.
12176   if (isGlobalStubReference(OpFlag))
12177     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
12178                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12179                          false, false, false, 0);
12180
12181   return Result;
12182 }
12183
12184 SDValue
12185 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
12186   // Create the TargetBlockAddressAddress node.
12187   unsigned char OpFlags =
12188     Subtarget->ClassifyBlockAddressReference();
12189   CodeModel::Model M = DAG.getTarget().getCodeModel();
12190   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
12191   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
12192   SDLoc dl(Op);
12193   auto PtrVT = getPointerTy(DAG.getDataLayout());
12194   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
12195
12196   if (Subtarget->isPICStyleRIPRel() &&
12197       (M == CodeModel::Small || M == CodeModel::Kernel))
12198     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12199   else
12200     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12201
12202   // With PIC, the address is actually $g + Offset.
12203   if (isGlobalRelativeToPICBase(OpFlags)) {
12204     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12205                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12206   }
12207
12208   return Result;
12209 }
12210
12211 SDValue
12212 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12213                                       int64_t Offset, SelectionDAG &DAG) const {
12214   // Create the TargetGlobalAddress node, folding in the constant
12215   // offset if it is legal.
12216   unsigned char OpFlags =
12217       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12218   CodeModel::Model M = DAG.getTarget().getCodeModel();
12219   auto PtrVT = getPointerTy(DAG.getDataLayout());
12220   SDValue Result;
12221   if (OpFlags == X86II::MO_NO_FLAG &&
12222       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12223     // A direct static reference to a global.
12224     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12225     Offset = 0;
12226   } else {
12227     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12228   }
12229
12230   if (Subtarget->isPICStyleRIPRel() &&
12231       (M == CodeModel::Small || M == CodeModel::Kernel))
12232     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12233   else
12234     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12235
12236   // With PIC, the address is actually $g + Offset.
12237   if (isGlobalRelativeToPICBase(OpFlags)) {
12238     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12239                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12240   }
12241
12242   // For globals that require a load from a stub to get the address, emit the
12243   // load.
12244   if (isGlobalStubReference(OpFlags))
12245     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12246                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12247                          false, false, false, 0);
12248
12249   // If there was a non-zero offset that we didn't fold, create an explicit
12250   // addition for it.
12251   if (Offset != 0)
12252     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12253                          DAG.getConstant(Offset, dl, PtrVT));
12254
12255   return Result;
12256 }
12257
12258 SDValue
12259 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12260   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12261   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12262   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12263 }
12264
12265 static SDValue
12266 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12267            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12268            unsigned char OperandFlags, bool LocalDynamic = false) {
12269   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12270   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12271   SDLoc dl(GA);
12272   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12273                                            GA->getValueType(0),
12274                                            GA->getOffset(),
12275                                            OperandFlags);
12276
12277   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12278                                            : X86ISD::TLSADDR;
12279
12280   if (InFlag) {
12281     SDValue Ops[] = { Chain,  TGA, *InFlag };
12282     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12283   } else {
12284     SDValue Ops[]  = { Chain, TGA };
12285     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12286   }
12287
12288   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12289   MFI->setAdjustsStack(true);
12290   MFI->setHasCalls(true);
12291
12292   SDValue Flag = Chain.getValue(1);
12293   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12294 }
12295
12296 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12297 static SDValue
12298 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12299                                 const EVT PtrVT) {
12300   SDValue InFlag;
12301   SDLoc dl(GA);  // ? function entry point might be better
12302   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12303                                    DAG.getNode(X86ISD::GlobalBaseReg,
12304                                                SDLoc(), PtrVT), InFlag);
12305   InFlag = Chain.getValue(1);
12306
12307   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12308 }
12309
12310 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12311 static SDValue
12312 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12313                                 const EVT PtrVT) {
12314   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12315                     X86::RAX, X86II::MO_TLSGD);
12316 }
12317
12318 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12319                                            SelectionDAG &DAG,
12320                                            const EVT PtrVT,
12321                                            bool is64Bit) {
12322   SDLoc dl(GA);
12323
12324   // Get the start address of the TLS block for this module.
12325   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12326       .getInfo<X86MachineFunctionInfo>();
12327   MFI->incNumLocalDynamicTLSAccesses();
12328
12329   SDValue Base;
12330   if (is64Bit) {
12331     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12332                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12333   } else {
12334     SDValue InFlag;
12335     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12336         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12337     InFlag = Chain.getValue(1);
12338     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12339                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12340   }
12341
12342   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12343   // of Base.
12344
12345   // Build x@dtpoff.
12346   unsigned char OperandFlags = X86II::MO_DTPOFF;
12347   unsigned WrapperKind = X86ISD::Wrapper;
12348   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12349                                            GA->getValueType(0),
12350                                            GA->getOffset(), OperandFlags);
12351   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12352
12353   // Add x@dtpoff with the base.
12354   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12355 }
12356
12357 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12358 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12359                                    const EVT PtrVT, TLSModel::Model model,
12360                                    bool is64Bit, bool isPIC) {
12361   SDLoc dl(GA);
12362
12363   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12364   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12365                                                          is64Bit ? 257 : 256));
12366
12367   SDValue ThreadPointer =
12368       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12369                   MachinePointerInfo(Ptr), false, false, false, 0);
12370
12371   unsigned char OperandFlags = 0;
12372   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12373   // initialexec.
12374   unsigned WrapperKind = X86ISD::Wrapper;
12375   if (model == TLSModel::LocalExec) {
12376     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12377   } else if (model == TLSModel::InitialExec) {
12378     if (is64Bit) {
12379       OperandFlags = X86II::MO_GOTTPOFF;
12380       WrapperKind = X86ISD::WrapperRIP;
12381     } else {
12382       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12383     }
12384   } else {
12385     llvm_unreachable("Unexpected model");
12386   }
12387
12388   // emit "addl x@ntpoff,%eax" (local exec)
12389   // or "addl x@indntpoff,%eax" (initial exec)
12390   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12391   SDValue TGA =
12392       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12393                                  GA->getOffset(), OperandFlags);
12394   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12395
12396   if (model == TLSModel::InitialExec) {
12397     if (isPIC && !is64Bit) {
12398       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12399                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12400                            Offset);
12401     }
12402
12403     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12404                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12405                          false, false, false, 0);
12406   }
12407
12408   // The address of the thread local variable is the add of the thread
12409   // pointer with the offset of the variable.
12410   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12411 }
12412
12413 SDValue
12414 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12415
12416   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12417
12418   // Cygwin uses emutls.
12419   // FIXME: It may be EmulatedTLS-generic also for X86-Android.
12420   if (Subtarget->isTargetWindowsCygwin())
12421     return LowerToTLSEmulatedModel(GA, DAG);
12422
12423   const GlobalValue *GV = GA->getGlobal();
12424   auto PtrVT = getPointerTy(DAG.getDataLayout());
12425
12426   if (Subtarget->isTargetELF()) {
12427     if (DAG.getTarget().Options.EmulatedTLS)
12428       return LowerToTLSEmulatedModel(GA, DAG);
12429     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12430     switch (model) {
12431       case TLSModel::GeneralDynamic:
12432         if (Subtarget->is64Bit())
12433           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12434         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12435       case TLSModel::LocalDynamic:
12436         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12437                                            Subtarget->is64Bit());
12438       case TLSModel::InitialExec:
12439       case TLSModel::LocalExec:
12440         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12441                                    DAG.getTarget().getRelocationModel() ==
12442                                        Reloc::PIC_);
12443     }
12444     llvm_unreachable("Unknown TLS model.");
12445   }
12446
12447   if (Subtarget->isTargetDarwin()) {
12448     // Darwin only has one model of TLS.  Lower to that.
12449     unsigned char OpFlag = 0;
12450     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12451                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12452
12453     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12454     // global base reg.
12455     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12456                  !Subtarget->is64Bit();
12457     if (PIC32)
12458       OpFlag = X86II::MO_TLVP_PIC_BASE;
12459     else
12460       OpFlag = X86II::MO_TLVP;
12461     SDLoc DL(Op);
12462     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12463                                                 GA->getValueType(0),
12464                                                 GA->getOffset(), OpFlag);
12465     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12466
12467     // With PIC32, the address is actually $g + Offset.
12468     if (PIC32)
12469       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12470                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12471                            Offset);
12472
12473     // Lowering the machine isd will make sure everything is in the right
12474     // location.
12475     SDValue Chain = DAG.getEntryNode();
12476     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12477     SDValue Args[] = { Chain, Offset };
12478     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12479
12480     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12481     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12482     MFI->setAdjustsStack(true);
12483
12484     // And our return value (tls address) is in the standard call return value
12485     // location.
12486     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12487     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12488   }
12489
12490   if (Subtarget->isTargetKnownWindowsMSVC() ||
12491       Subtarget->isTargetWindowsGNU()) {
12492     // Just use the implicit TLS architecture
12493     // Need to generate someting similar to:
12494     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12495     //                                  ; from TEB
12496     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12497     //   mov     rcx, qword [rdx+rcx*8]
12498     //   mov     eax, .tls$:tlsvar
12499     //   [rax+rcx] contains the address
12500     // Windows 64bit: gs:0x58
12501     // Windows 32bit: fs:__tls_array
12502
12503     SDLoc dl(GA);
12504     SDValue Chain = DAG.getEntryNode();
12505
12506     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12507     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12508     // use its literal value of 0x2C.
12509     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12510                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12511                                                              256)
12512                                         : Type::getInt32PtrTy(*DAG.getContext(),
12513                                                               257));
12514
12515     SDValue TlsArray = Subtarget->is64Bit()
12516                            ? DAG.getIntPtrConstant(0x58, dl)
12517                            : (Subtarget->isTargetWindowsGNU()
12518                                   ? DAG.getIntPtrConstant(0x2C, dl)
12519                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12520
12521     SDValue ThreadPointer =
12522         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12523                     false, false, 0);
12524
12525     SDValue res;
12526     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12527       res = ThreadPointer;
12528     } else {
12529       // Load the _tls_index variable
12530       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12531       if (Subtarget->is64Bit())
12532         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12533                              MachinePointerInfo(), MVT::i32, false, false,
12534                              false, 0);
12535       else
12536         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12537                           false, false, 0);
12538
12539       auto &DL = DAG.getDataLayout();
12540       SDValue Scale =
12541           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12542       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12543
12544       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12545     }
12546
12547     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12548                       false, 0);
12549
12550     // Get the offset of start of .tls section
12551     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12552                                              GA->getValueType(0),
12553                                              GA->getOffset(), X86II::MO_SECREL);
12554     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12555
12556     // The address of the thread local variable is the add of the thread
12557     // pointer with the offset of the variable.
12558     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12559   }
12560
12561   llvm_unreachable("TLS not implemented for this target.");
12562 }
12563
12564 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12565 /// and take a 2 x i32 value to shift plus a shift amount.
12566 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12567   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12568   MVT VT = Op.getSimpleValueType();
12569   unsigned VTBits = VT.getSizeInBits();
12570   SDLoc dl(Op);
12571   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12572   SDValue ShOpLo = Op.getOperand(0);
12573   SDValue ShOpHi = Op.getOperand(1);
12574   SDValue ShAmt  = Op.getOperand(2);
12575   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12576   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12577   // during isel.
12578   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12579                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12580   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12581                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12582                        : DAG.getConstant(0, dl, VT);
12583
12584   SDValue Tmp2, Tmp3;
12585   if (Op.getOpcode() == ISD::SHL_PARTS) {
12586     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12587     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12588   } else {
12589     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12590     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12591   }
12592
12593   // If the shift amount is larger or equal than the width of a part we can't
12594   // rely on the results of shld/shrd. Insert a test and select the appropriate
12595   // values for large shift amounts.
12596   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12597                                 DAG.getConstant(VTBits, dl, MVT::i8));
12598   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12599                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12600
12601   SDValue Hi, Lo;
12602   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12603   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12604   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12605
12606   if (Op.getOpcode() == ISD::SHL_PARTS) {
12607     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12608     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12609   } else {
12610     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12611     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12612   }
12613
12614   SDValue Ops[2] = { Lo, Hi };
12615   return DAG.getMergeValues(Ops, dl);
12616 }
12617
12618 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12619                                            SelectionDAG &DAG) const {
12620   SDValue Src = Op.getOperand(0);
12621   MVT SrcVT = Src.getSimpleValueType();
12622   MVT VT = Op.getSimpleValueType();
12623   SDLoc dl(Op);
12624
12625   if (SrcVT.isVector()) {
12626     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12627       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12628                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12629                          DAG.getUNDEF(SrcVT)));
12630     }
12631     if (SrcVT.getVectorElementType() == MVT::i1) {
12632       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12633       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12634                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12635     }
12636     return SDValue();
12637   }
12638
12639   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12640          "Unknown SINT_TO_FP to lower!");
12641
12642   // These are really Legal; return the operand so the caller accepts it as
12643   // Legal.
12644   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12645     return Op;
12646   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12647       Subtarget->is64Bit()) {
12648     return Op;
12649   }
12650
12651   unsigned Size = SrcVT.getSizeInBits()/8;
12652   MachineFunction &MF = DAG.getMachineFunction();
12653   auto PtrVT = getPointerTy(MF.getDataLayout());
12654   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12655   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12656   SDValue Chain = DAG.getStore(
12657       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12658       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12659       false, 0);
12660   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12661 }
12662
12663 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12664                                      SDValue StackSlot,
12665                                      SelectionDAG &DAG) const {
12666   // Build the FILD
12667   SDLoc DL(Op);
12668   SDVTList Tys;
12669   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12670   if (useSSE)
12671     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12672   else
12673     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12674
12675   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12676
12677   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12678   MachineMemOperand *MMO;
12679   if (FI) {
12680     int SSFI = FI->getIndex();
12681     MMO = DAG.getMachineFunction().getMachineMemOperand(
12682         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12683         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12684   } else {
12685     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12686     StackSlot = StackSlot.getOperand(1);
12687   }
12688   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12689   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12690                                            X86ISD::FILD, DL,
12691                                            Tys, Ops, SrcVT, MMO);
12692
12693   if (useSSE) {
12694     Chain = Result.getValue(1);
12695     SDValue InFlag = Result.getValue(2);
12696
12697     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12698     // shouldn't be necessary except that RFP cannot be live across
12699     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12700     MachineFunction &MF = DAG.getMachineFunction();
12701     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12702     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12703     auto PtrVT = getPointerTy(MF.getDataLayout());
12704     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12705     Tys = DAG.getVTList(MVT::Other);
12706     SDValue Ops[] = {
12707       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12708     };
12709     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12710         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12711         MachineMemOperand::MOStore, SSFISize, SSFISize);
12712
12713     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12714                                     Ops, Op.getValueType(), MMO);
12715     Result = DAG.getLoad(
12716         Op.getValueType(), DL, Chain, StackSlot,
12717         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12718         false, false, false, 0);
12719   }
12720
12721   return Result;
12722 }
12723
12724 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12725 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12726                                                SelectionDAG &DAG) const {
12727   // This algorithm is not obvious. Here it is what we're trying to output:
12728   /*
12729      movq       %rax,  %xmm0
12730      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12731      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12732      #ifdef __SSE3__
12733        haddpd   %xmm0, %xmm0
12734      #else
12735        pshufd   $0x4e, %xmm0, %xmm1
12736        addpd    %xmm1, %xmm0
12737      #endif
12738   */
12739
12740   SDLoc dl(Op);
12741   LLVMContext *Context = DAG.getContext();
12742
12743   // Build some magic constants.
12744   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12745   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12746   auto PtrVT = getPointerTy(DAG.getDataLayout());
12747   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12748
12749   SmallVector<Constant*,2> CV1;
12750   CV1.push_back(
12751     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12752                                       APInt(64, 0x4330000000000000ULL))));
12753   CV1.push_back(
12754     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12755                                       APInt(64, 0x4530000000000000ULL))));
12756   Constant *C1 = ConstantVector::get(CV1);
12757   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12758
12759   // Load the 64-bit value into an XMM register.
12760   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12761                             Op.getOperand(0));
12762   SDValue CLod0 =
12763       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12764                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12765                   false, false, false, 16);
12766   SDValue Unpck1 =
12767       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12768
12769   SDValue CLod1 =
12770       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12771                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12772                   false, false, false, 16);
12773   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12774   // TODO: Are there any fast-math-flags to propagate here?
12775   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12776   SDValue Result;
12777
12778   if (Subtarget->hasSSE3()) {
12779     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12780     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12781   } else {
12782     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12783     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12784                                            S2F, 0x4E, DAG);
12785     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12786                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12787   }
12788
12789   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12790                      DAG.getIntPtrConstant(0, dl));
12791 }
12792
12793 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12794 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12795                                                SelectionDAG &DAG) const {
12796   SDLoc dl(Op);
12797   // FP constant to bias correct the final result.
12798   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12799                                    MVT::f64);
12800
12801   // Load the 32-bit value into an XMM register.
12802   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12803                              Op.getOperand(0));
12804
12805   // Zero out the upper parts of the register.
12806   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12807
12808   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12809                      DAG.getBitcast(MVT::v2f64, Load),
12810                      DAG.getIntPtrConstant(0, dl));
12811
12812   // Or the load with the bias.
12813   SDValue Or = DAG.getNode(
12814       ISD::OR, dl, MVT::v2i64,
12815       DAG.getBitcast(MVT::v2i64,
12816                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12817       DAG.getBitcast(MVT::v2i64,
12818                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12819   Or =
12820       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12821                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12822
12823   // Subtract the bias.
12824   // TODO: Are there any fast-math-flags to propagate here?
12825   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12826
12827   // Handle final rounding.
12828   MVT DestVT = Op.getSimpleValueType();
12829
12830   if (DestVT.bitsLT(MVT::f64))
12831     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12832                        DAG.getIntPtrConstant(0, dl));
12833   if (DestVT.bitsGT(MVT::f64))
12834     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12835
12836   // Handle final rounding.
12837   return Sub;
12838 }
12839
12840 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12841                                      const X86Subtarget &Subtarget) {
12842   // The algorithm is the following:
12843   // #ifdef __SSE4_1__
12844   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12845   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12846   //                                 (uint4) 0x53000000, 0xaa);
12847   // #else
12848   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12849   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12850   // #endif
12851   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12852   //     return (float4) lo + fhi;
12853
12854   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12855   // reassociate the two FADDs, and if we do that, the algorithm fails
12856   // spectacularly (PR24512).
12857   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12858   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12859   // there's also the MachineCombiner reassociations happening on Machine IR.
12860   if (DAG.getTarget().Options.UnsafeFPMath)
12861     return SDValue();
12862
12863   SDLoc DL(Op);
12864   SDValue V = Op->getOperand(0);
12865   MVT VecIntVT = V.getSimpleValueType();
12866   bool Is128 = VecIntVT == MVT::v4i32;
12867   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12868   // If we convert to something else than the supported type, e.g., to v4f64,
12869   // abort early.
12870   if (VecFloatVT != Op->getSimpleValueType(0))
12871     return SDValue();
12872
12873   unsigned NumElts = VecIntVT.getVectorNumElements();
12874   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12875          "Unsupported custom type");
12876   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12877
12878   // In the #idef/#else code, we have in common:
12879   // - The vector of constants:
12880   // -- 0x4b000000
12881   // -- 0x53000000
12882   // - A shift:
12883   // -- v >> 16
12884
12885   // Create the splat vector for 0x4b000000.
12886   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12887   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12888                            CstLow, CstLow, CstLow, CstLow};
12889   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12890                                   makeArrayRef(&CstLowArray[0], NumElts));
12891   // Create the splat vector for 0x53000000.
12892   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12893   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12894                             CstHigh, CstHigh, CstHigh, CstHigh};
12895   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12896                                    makeArrayRef(&CstHighArray[0], NumElts));
12897
12898   // Create the right shift.
12899   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12900   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12901                              CstShift, CstShift, CstShift, CstShift};
12902   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12903                                     makeArrayRef(&CstShiftArray[0], NumElts));
12904   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12905
12906   SDValue Low, High;
12907   if (Subtarget.hasSSE41()) {
12908     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12909     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12910     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12911     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12912     // Low will be bitcasted right away, so do not bother bitcasting back to its
12913     // original type.
12914     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12915                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12916     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12917     //                                 (uint4) 0x53000000, 0xaa);
12918     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12919     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12920     // High will be bitcasted right away, so do not bother bitcasting back to
12921     // its original type.
12922     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12923                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12924   } else {
12925     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12926     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12927                                      CstMask, CstMask, CstMask);
12928     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12929     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12930     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12931
12932     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12933     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12934   }
12935
12936   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12937   SDValue CstFAdd = DAG.getConstantFP(
12938       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12939   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12940                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12941   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12942                                    makeArrayRef(&CstFAddArray[0], NumElts));
12943
12944   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12945   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12946   // TODO: Are there any fast-math-flags to propagate here?
12947   SDValue FHigh =
12948       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12949   //     return (float4) lo + fhi;
12950   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12951   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12952 }
12953
12954 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12955                                                SelectionDAG &DAG) const {
12956   SDValue N0 = Op.getOperand(0);
12957   MVT SVT = N0.getSimpleValueType();
12958   SDLoc dl(Op);
12959
12960   switch (SVT.SimpleTy) {
12961   default:
12962     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12963   case MVT::v4i8:
12964   case MVT::v4i16:
12965   case MVT::v8i8:
12966   case MVT::v8i16: {
12967     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12968     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12969                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12970   }
12971   case MVT::v4i32:
12972   case MVT::v8i32:
12973     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12974   case MVT::v16i8:
12975   case MVT::v16i16:
12976     assert(Subtarget->hasAVX512());
12977     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12978                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12979   }
12980 }
12981
12982 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12983                                            SelectionDAG &DAG) const {
12984   SDValue N0 = Op.getOperand(0);
12985   SDLoc dl(Op);
12986   auto PtrVT = getPointerTy(DAG.getDataLayout());
12987
12988   if (Op.getSimpleValueType().isVector())
12989     return lowerUINT_TO_FP_vec(Op, DAG);
12990
12991   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12992   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12993   // the optimization here.
12994   if (DAG.SignBitIsZero(N0))
12995     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12996
12997   MVT SrcVT = N0.getSimpleValueType();
12998   MVT DstVT = Op.getSimpleValueType();
12999
13000   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
13001       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
13002     // Conversions from unsigned i32 to f32/f64 are legal,
13003     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
13004     return Op;
13005   }
13006
13007   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
13008     return LowerUINT_TO_FP_i64(Op, DAG);
13009   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
13010     return LowerUINT_TO_FP_i32(Op, DAG);
13011   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
13012     return SDValue();
13013
13014   // Make a 64-bit buffer, and use it to build an FILD.
13015   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
13016   if (SrcVT == MVT::i32) {
13017     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
13018     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
13019     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
13020                                   StackSlot, MachinePointerInfo(),
13021                                   false, false, 0);
13022     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
13023                                   OffsetSlot, MachinePointerInfo(),
13024                                   false, false, 0);
13025     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
13026     return Fild;
13027   }
13028
13029   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
13030   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
13031                                StackSlot, MachinePointerInfo(),
13032                                false, false, 0);
13033   // For i64 source, we need to add the appropriate power of 2 if the input
13034   // was negative.  This is the same as the optimization in
13035   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
13036   // we must be careful to do the computation in x87 extended precision, not
13037   // in SSE. (The generic code can't know it's OK to do this, or how to.)
13038   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
13039   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
13040       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
13041       MachineMemOperand::MOLoad, 8, 8);
13042
13043   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
13044   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
13045   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
13046                                          MVT::i64, MMO);
13047
13048   APInt FF(32, 0x5F800000ULL);
13049
13050   // Check whether the sign bit is set.
13051   SDValue SignSet = DAG.getSetCC(
13052       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
13053       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
13054
13055   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
13056   SDValue FudgePtr = DAG.getConstantPool(
13057       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
13058
13059   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
13060   SDValue Zero = DAG.getIntPtrConstant(0, dl);
13061   SDValue Four = DAG.getIntPtrConstant(4, dl);
13062   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
13063                                Zero, Four);
13064   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
13065
13066   // Load the value out, extending it from f32 to f80.
13067   // FIXME: Avoid the extend by constructing the right constant pool?
13068   SDValue Fudge = DAG.getExtLoad(
13069       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
13070       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
13071       false, false, false, 4);
13072   // Extend everything to 80 bits to force it to be done on x87.
13073   // TODO: Are there any fast-math-flags to propagate here?
13074   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
13075   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
13076                      DAG.getIntPtrConstant(0, dl));
13077 }
13078
13079 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
13080 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
13081 // just return an <SDValue(), SDValue()> pair.
13082 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
13083 // to i16, i32 or i64, and we lower it to a legal sequence.
13084 // If lowered to the final integer result we return a <result, SDValue()> pair.
13085 // Otherwise we lower it to a sequence ending with a FIST, return a
13086 // <FIST, StackSlot> pair, and the caller is responsible for loading
13087 // the final integer result from StackSlot.
13088 std::pair<SDValue,SDValue>
13089 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
13090                                    bool IsSigned, bool IsReplace) const {
13091   SDLoc DL(Op);
13092
13093   EVT DstTy = Op.getValueType();
13094   EVT TheVT = Op.getOperand(0).getValueType();
13095   auto PtrVT = getPointerTy(DAG.getDataLayout());
13096
13097   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
13098     // f16 must be promoted before using the lowering in this routine.
13099     // fp128 does not use this lowering.
13100     return std::make_pair(SDValue(), SDValue());
13101   }
13102
13103   // If using FIST to compute an unsigned i64, we'll need some fixup
13104   // to handle values above the maximum signed i64.  A FIST is always
13105   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
13106   bool UnsignedFixup = !IsSigned &&
13107                        DstTy == MVT::i64 &&
13108                        (!Subtarget->is64Bit() ||
13109                         !isScalarFPTypeInSSEReg(TheVT));
13110
13111   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
13112     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
13113     // The low 32 bits of the fist result will have the correct uint32 result.
13114     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
13115     DstTy = MVT::i64;
13116   }
13117
13118   assert(DstTy.getSimpleVT() <= MVT::i64 &&
13119          DstTy.getSimpleVT() >= MVT::i16 &&
13120          "Unknown FP_TO_INT to lower!");
13121
13122   // These are really Legal.
13123   if (DstTy == MVT::i32 &&
13124       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
13125     return std::make_pair(SDValue(), SDValue());
13126   if (Subtarget->is64Bit() &&
13127       DstTy == MVT::i64 &&
13128       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
13129     return std::make_pair(SDValue(), SDValue());
13130
13131   // We lower FP->int64 into FISTP64 followed by a load from a temporary
13132   // stack slot.
13133   MachineFunction &MF = DAG.getMachineFunction();
13134   unsigned MemSize = DstTy.getSizeInBits()/8;
13135   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13136   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13137
13138   unsigned Opc;
13139   switch (DstTy.getSimpleVT().SimpleTy) {
13140   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
13141   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
13142   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
13143   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
13144   }
13145
13146   SDValue Chain = DAG.getEntryNode();
13147   SDValue Value = Op.getOperand(0);
13148   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
13149
13150   if (UnsignedFixup) {
13151     //
13152     // Conversion to unsigned i64 is implemented with a select,
13153     // depending on whether the source value fits in the range
13154     // of a signed i64.  Let Thresh be the FP equivalent of
13155     // 0x8000000000000000ULL.
13156     //
13157     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
13158     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
13159     //  Fist-to-mem64 FistSrc
13160     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
13161     //  to XOR'ing the high 32 bits with Adjust.
13162     //
13163     // Being a power of 2, Thresh is exactly representable in all FP formats.
13164     // For X87 we'd like to use the smallest FP type for this constant, but
13165     // for DAG type consistency we have to match the FP operand type.
13166
13167     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
13168     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
13169     bool LosesInfo = false;
13170     if (TheVT == MVT::f64)
13171       // The rounding mode is irrelevant as the conversion should be exact.
13172       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
13173                               &LosesInfo);
13174     else if (TheVT == MVT::f80)
13175       Status = Thresh.convert(APFloat::x87DoubleExtended,
13176                               APFloat::rmNearestTiesToEven, &LosesInfo);
13177
13178     assert(Status == APFloat::opOK && !LosesInfo &&
13179            "FP conversion should have been exact");
13180
13181     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
13182
13183     SDValue Cmp = DAG.getSetCC(DL,
13184                                getSetCCResultType(DAG.getDataLayout(),
13185                                                   *DAG.getContext(), TheVT),
13186                                Value, ThreshVal, ISD::SETLT);
13187     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
13188                            DAG.getConstant(0, DL, MVT::i32),
13189                            DAG.getConstant(0x80000000, DL, MVT::i32));
13190     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
13191     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
13192                                               *DAG.getContext(), TheVT),
13193                        Value, ThreshVal, ISD::SETLT);
13194     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
13195   }
13196
13197   // FIXME This causes a redundant load/store if the SSE-class value is already
13198   // in memory, such as if it is on the callstack.
13199   if (isScalarFPTypeInSSEReg(TheVT)) {
13200     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
13201     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
13202                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
13203                          false, 0);
13204     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
13205     SDValue Ops[] = {
13206       Chain, StackSlot, DAG.getValueType(TheVT)
13207     };
13208
13209     MachineMemOperand *MMO =
13210         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13211                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13212     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13213     Chain = Value.getValue(1);
13214     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13215     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13216   }
13217
13218   MachineMemOperand *MMO =
13219       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13220                               MachineMemOperand::MOStore, MemSize, MemSize);
13221
13222   if (UnsignedFixup) {
13223
13224     // Insert the FIST, load its result as two i32's,
13225     // and XOR the high i32 with Adjust.
13226
13227     SDValue FistOps[] = { Chain, Value, StackSlot };
13228     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13229                                            FistOps, DstTy, MMO);
13230
13231     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13232                                 MachinePointerInfo(),
13233                                 false, false, false, 0);
13234     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13235                                    DAG.getConstant(4, DL, PtrVT));
13236
13237     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13238                                  MachinePointerInfo(),
13239                                  false, false, false, 0);
13240     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13241
13242     if (Subtarget->is64Bit()) {
13243       // Join High32 and Low32 into a 64-bit result.
13244       // (High32 << 32) | Low32
13245       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13246       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13247       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13248                            DAG.getConstant(32, DL, MVT::i8));
13249       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13250       return std::make_pair(Result, SDValue());
13251     }
13252
13253     SDValue ResultOps[] = { Low32, High32 };
13254
13255     SDValue pair = IsReplace
13256       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13257       : DAG.getMergeValues(ResultOps, DL);
13258     return std::make_pair(pair, SDValue());
13259   } else {
13260     // Build the FP_TO_INT*_IN_MEM
13261     SDValue Ops[] = { Chain, Value, StackSlot };
13262     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13263                                            Ops, DstTy, MMO);
13264     return std::make_pair(FIST, StackSlot);
13265   }
13266 }
13267
13268 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13269                               const X86Subtarget *Subtarget) {
13270   MVT VT = Op->getSimpleValueType(0);
13271   SDValue In = Op->getOperand(0);
13272   MVT InVT = In.getSimpleValueType();
13273   SDLoc dl(Op);
13274
13275   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13276     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13277
13278   // Optimize vectors in AVX mode:
13279   //
13280   //   v8i16 -> v8i32
13281   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13282   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13283   //   Concat upper and lower parts.
13284   //
13285   //   v4i32 -> v4i64
13286   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13287   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13288   //   Concat upper and lower parts.
13289   //
13290
13291   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13292       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13293       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13294     return SDValue();
13295
13296   if (Subtarget->hasInt256())
13297     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13298
13299   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13300   SDValue Undef = DAG.getUNDEF(InVT);
13301   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13302   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13303   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13304
13305   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13306                              VT.getVectorNumElements()/2);
13307
13308   OpLo = DAG.getBitcast(HVT, OpLo);
13309   OpHi = DAG.getBitcast(HVT, OpHi);
13310
13311   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13312 }
13313
13314 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13315                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13316   MVT VT = Op->getSimpleValueType(0);
13317   SDValue In = Op->getOperand(0);
13318   MVT InVT = In.getSimpleValueType();
13319   SDLoc DL(Op);
13320   unsigned int NumElts = VT.getVectorNumElements();
13321   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13322     return SDValue();
13323
13324   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13325     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13326
13327   assert(InVT.getVectorElementType() == MVT::i1);
13328   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13329   SDValue One =
13330    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13331   SDValue Zero =
13332    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13333
13334   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13335   if (VT.is512BitVector())
13336     return V;
13337   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13338 }
13339
13340 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13341                                SelectionDAG &DAG) {
13342   if (Subtarget->hasFp256())
13343     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13344       return Res;
13345
13346   return SDValue();
13347 }
13348
13349 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13350                                 SelectionDAG &DAG) {
13351   SDLoc DL(Op);
13352   MVT VT = Op.getSimpleValueType();
13353   SDValue In = Op.getOperand(0);
13354   MVT SVT = In.getSimpleValueType();
13355
13356   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13357     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13358
13359   if (Subtarget->hasFp256())
13360     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13361       return Res;
13362
13363   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13364          VT.getVectorNumElements() != SVT.getVectorNumElements());
13365   return SDValue();
13366 }
13367
13368 static SDValue LowerTruncateVecI1(SDValue Op, SelectionDAG &DAG,
13369                                   const X86Subtarget *Subtarget) {
13370
13371   SDLoc DL(Op);
13372   MVT VT = Op.getSimpleValueType();
13373   SDValue In = Op.getOperand(0);
13374   MVT InVT = In.getSimpleValueType();
13375
13376   assert(VT.getVectorElementType() == MVT::i1 && "Unexected vector type.");
13377
13378   // Shift LSB to MSB and use VPMOVB2M - SKX.
13379   unsigned ShiftInx = InVT.getScalarSizeInBits() - 1;
13380   if ((InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13381          Subtarget->hasBWI()) ||     // legal, will go to VPMOVB2M, VPMOVW2M
13382       ((InVT.is256BitVector() || InVT.is128BitVector()) &&
13383              InVT.getScalarSizeInBits() <= 16 && Subtarget->hasBWI() &&
13384              Subtarget->hasVLX())) { // legal, will go to VPMOVB2M, VPMOVW2M
13385     // Shift packed bytes not supported natively, bitcast to dword
13386     MVT ExtVT = MVT::getVectorVT(MVT::i16, InVT.getSizeInBits()/16);
13387     SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, ExtVT,
13388                                      DAG.getBitcast(ExtVT, In),
13389                                      DAG.getConstant(ShiftInx, DL, ExtVT));
13390     ShiftNode = DAG.getBitcast(InVT, ShiftNode);
13391     return DAG.getNode(X86ISD::CVT2MASK, DL, VT, ShiftNode);
13392   }
13393   if ((InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13394          Subtarget->hasDQI()) ||  // legal, will go to VPMOVD2M, VPMOVQ2M
13395       ((InVT.is256BitVector() || InVT.is128BitVector()) &&
13396          InVT.getScalarSizeInBits() >= 32 && Subtarget->hasDQI() &&
13397          Subtarget->hasVLX())) {  // legal, will go to VPMOVD2M, VPMOVQ2M
13398
13399     SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, InVT, In,
13400                                      DAG.getConstant(ShiftInx, DL, InVT));
13401     return DAG.getNode(X86ISD::CVT2MASK, DL, VT, ShiftNode);
13402   }
13403
13404   // Shift LSB to MSB, extend if necessary and use TESTM.
13405   unsigned NumElts = InVT.getVectorNumElements();
13406   if (InVT.getSizeInBits() < 512 &&
13407       (InVT.getScalarType() == MVT::i8 || InVT.getScalarType() == MVT::i16 ||
13408        !Subtarget->hasVLX())) {
13409     assert((NumElts == 8 || NumElts == 16) && "Unexected vector type.");
13410
13411     // TESTD/Q should be used (if BW supported we use CVT2MASK above),
13412     // so vector should be extended to packed dword/qword.
13413     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(512/NumElts), NumElts);
13414     In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13415     InVT = ExtVT;
13416     ShiftInx = InVT.getScalarSizeInBits() - 1;
13417   }
13418
13419   SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, InVT, In,
13420                                    DAG.getConstant(ShiftInx, DL, InVT));
13421   return DAG.getNode(X86ISD::TESTM, DL, VT, ShiftNode, ShiftNode);
13422 }
13423
13424 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13425   SDLoc DL(Op);
13426   MVT VT = Op.getSimpleValueType();
13427   SDValue In = Op.getOperand(0);
13428   MVT InVT = In.getSimpleValueType();
13429
13430   if (VT == MVT::i1) {
13431     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13432            "Invalid scalar TRUNCATE operation");
13433     if (InVT.getSizeInBits() >= 32)
13434       return SDValue();
13435     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13436     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13437   }
13438   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13439          "Invalid TRUNCATE operation");
13440
13441   if (VT.getVectorElementType() == MVT::i1)
13442     return LowerTruncateVecI1(Op, DAG, Subtarget);
13443
13444   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13445   if (Subtarget->hasAVX512()) {
13446     // word to byte only under BWI
13447     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13448       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13449                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13450     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13451   }
13452   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13453     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13454     if (Subtarget->hasInt256()) {
13455       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13456       In = DAG.getBitcast(MVT::v8i32, In);
13457       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13458                                 ShufMask);
13459       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13460                          DAG.getIntPtrConstant(0, DL));
13461     }
13462
13463     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13464                                DAG.getIntPtrConstant(0, DL));
13465     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13466                                DAG.getIntPtrConstant(2, DL));
13467     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13468     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13469     static const int ShufMask[] = {0, 2, 4, 6};
13470     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13471   }
13472
13473   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13474     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13475     if (Subtarget->hasInt256()) {
13476       In = DAG.getBitcast(MVT::v32i8, In);
13477
13478       SmallVector<SDValue,32> pshufbMask;
13479       for (unsigned i = 0; i < 2; ++i) {
13480         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13481         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13482         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13483         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13484         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13485         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13486         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13487         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13488         for (unsigned j = 0; j < 8; ++j)
13489           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13490       }
13491       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13492       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13493       In = DAG.getBitcast(MVT::v4i64, In);
13494
13495       static const int ShufMask[] = {0,  2,  -1,  -1};
13496       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13497                                 &ShufMask[0]);
13498       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13499                        DAG.getIntPtrConstant(0, DL));
13500       return DAG.getBitcast(VT, In);
13501     }
13502
13503     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13504                                DAG.getIntPtrConstant(0, DL));
13505
13506     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13507                                DAG.getIntPtrConstant(4, DL));
13508
13509     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13510     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13511
13512     // The PSHUFB mask:
13513     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13514                                    -1, -1, -1, -1, -1, -1, -1, -1};
13515
13516     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13517     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13518     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13519
13520     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13521     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13522
13523     // The MOVLHPS Mask:
13524     static const int ShufMask2[] = {0, 1, 4, 5};
13525     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13526     return DAG.getBitcast(MVT::v8i16, res);
13527   }
13528
13529   // Handle truncation of V256 to V128 using shuffles.
13530   if (!VT.is128BitVector() || !InVT.is256BitVector())
13531     return SDValue();
13532
13533   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13534
13535   unsigned NumElems = VT.getVectorNumElements();
13536   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13537
13538   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13539   // Prepare truncation shuffle mask
13540   for (unsigned i = 0; i != NumElems; ++i)
13541     MaskVec[i] = i * 2;
13542   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13543                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13544   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13545                      DAG.getIntPtrConstant(0, DL));
13546 }
13547
13548 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13549                                            SelectionDAG &DAG) const {
13550   assert(!Op.getSimpleValueType().isVector());
13551
13552   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13553     /*IsSigned=*/ true, /*IsReplace=*/ false);
13554   SDValue FIST = Vals.first, StackSlot = Vals.second;
13555   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13556   if (!FIST.getNode())
13557     return Op;
13558
13559   if (StackSlot.getNode())
13560     // Load the result.
13561     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13562                        FIST, StackSlot, MachinePointerInfo(),
13563                        false, false, false, 0);
13564
13565   // The node is the result.
13566   return FIST;
13567 }
13568
13569 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13570                                            SelectionDAG &DAG) const {
13571   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13572     /*IsSigned=*/ false, /*IsReplace=*/ false);
13573   SDValue FIST = Vals.first, StackSlot = Vals.second;
13574   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13575   if (!FIST.getNode())
13576     return Op;
13577
13578   if (StackSlot.getNode())
13579     // Load the result.
13580     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13581                        FIST, StackSlot, MachinePointerInfo(),
13582                        false, false, false, 0);
13583
13584   // The node is the result.
13585   return FIST;
13586 }
13587
13588 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13589   SDLoc DL(Op);
13590   MVT VT = Op.getSimpleValueType();
13591   SDValue In = Op.getOperand(0);
13592   MVT SVT = In.getSimpleValueType();
13593
13594   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13595
13596   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13597                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13598                                  In, DAG.getUNDEF(SVT)));
13599 }
13600
13601 /// The only differences between FABS and FNEG are the mask and the logic op.
13602 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13603 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13604   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13605          "Wrong opcode for lowering FABS or FNEG.");
13606
13607   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13608
13609   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13610   // into an FNABS. We'll lower the FABS after that if it is still in use.
13611   if (IsFABS)
13612     for (SDNode *User : Op->uses())
13613       if (User->getOpcode() == ISD::FNEG)
13614         return Op;
13615
13616   SDLoc dl(Op);
13617   MVT VT = Op.getSimpleValueType();
13618
13619   bool IsF128 = (VT == MVT::f128);
13620
13621   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13622   // decide if we should generate a 16-byte constant mask when we only need 4 or
13623   // 8 bytes for the scalar case.
13624
13625   MVT LogicVT;
13626   MVT EltVT;
13627   unsigned NumElts;
13628
13629   if (VT.isVector()) {
13630     LogicVT = VT;
13631     EltVT = VT.getVectorElementType();
13632     NumElts = VT.getVectorNumElements();
13633   } else if (IsF128) {
13634     // SSE instructions are used for optimized f128 logical operations.
13635     LogicVT = MVT::f128;
13636     EltVT = VT;
13637     NumElts = 1;
13638   } else {
13639     // There are no scalar bitwise logical SSE/AVX instructions, so we
13640     // generate a 16-byte vector constant and logic op even for the scalar case.
13641     // Using a 16-byte mask allows folding the load of the mask with
13642     // the logic op, so it can save (~4 bytes) on code size.
13643     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13644     EltVT = VT;
13645     NumElts = (VT == MVT::f64) ? 2 : 4;
13646   }
13647
13648   unsigned EltBits = EltVT.getSizeInBits();
13649   LLVMContext *Context = DAG.getContext();
13650   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13651   APInt MaskElt =
13652     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13653   Constant *C = ConstantInt::get(*Context, MaskElt);
13654   C = ConstantVector::getSplat(NumElts, C);
13655   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13656   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13657   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13658   SDValue Mask =
13659       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13660                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13661                   false, false, false, Alignment);
13662
13663   SDValue Op0 = Op.getOperand(0);
13664   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13665   unsigned LogicOp =
13666     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13667   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13668
13669   if (VT.isVector() || IsF128)
13670     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13671
13672   // For the scalar case extend to a 128-bit vector, perform the logic op,
13673   // and extract the scalar result back out.
13674   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13675   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13676   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13677                      DAG.getIntPtrConstant(0, dl));
13678 }
13679
13680 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13681   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13682   LLVMContext *Context = DAG.getContext();
13683   SDValue Op0 = Op.getOperand(0);
13684   SDValue Op1 = Op.getOperand(1);
13685   SDLoc dl(Op);
13686   MVT VT = Op.getSimpleValueType();
13687   MVT SrcVT = Op1.getSimpleValueType();
13688   bool IsF128 = (VT == MVT::f128);
13689
13690   // If second operand is smaller, extend it first.
13691   if (SrcVT.bitsLT(VT)) {
13692     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13693     SrcVT = VT;
13694   }
13695   // And if it is bigger, shrink it first.
13696   if (SrcVT.bitsGT(VT)) {
13697     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13698     SrcVT = VT;
13699   }
13700
13701   // At this point the operands and the result should have the same
13702   // type, and that won't be f80 since that is not custom lowered.
13703   assert((VT == MVT::f64 || VT == MVT::f32 || IsF128) &&
13704          "Unexpected type in LowerFCOPYSIGN");
13705
13706   const fltSemantics &Sem =
13707       VT == MVT::f64 ? APFloat::IEEEdouble :
13708           (IsF128 ? APFloat::IEEEquad : APFloat::IEEEsingle);
13709   const unsigned SizeInBits = VT.getSizeInBits();
13710
13711   SmallVector<Constant *, 4> CV(
13712       VT == MVT::f64 ? 2 : (IsF128 ? 1 : 4),
13713       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13714
13715   // First, clear all bits but the sign bit from the second operand (sign).
13716   CV[0] = ConstantFP::get(*Context,
13717                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13718   Constant *C = ConstantVector::get(CV);
13719   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13720   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13721
13722   // Perform all logic operations as 16-byte vectors because there are no
13723   // scalar FP logic instructions in SSE. This allows load folding of the
13724   // constants into the logic instructions.
13725   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : (IsF128 ? MVT::f128 : MVT::v4f32);
13726   SDValue Mask1 =
13727       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13728                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13729                   false, false, false, 16);
13730   if (!IsF128)
13731     Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13732   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13733
13734   // Next, clear the sign bit from the first operand (magnitude).
13735   // If it's a constant, we can clear it here.
13736   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13737     APFloat APF = Op0CN->getValueAPF();
13738     // If the magnitude is a positive zero, the sign bit alone is enough.
13739     if (APF.isPosZero())
13740       return IsF128 ? SignBit :
13741           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13742                       DAG.getIntPtrConstant(0, dl));
13743     APF.clearSign();
13744     CV[0] = ConstantFP::get(*Context, APF);
13745   } else {
13746     CV[0] = ConstantFP::get(
13747         *Context,
13748         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13749   }
13750   C = ConstantVector::get(CV);
13751   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13752   SDValue Val =
13753       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13754                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13755                   false, false, false, 16);
13756   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13757   if (!isa<ConstantFPSDNode>(Op0)) {
13758     if (!IsF128)
13759       Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13760     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13761   }
13762   // OR the magnitude value with the sign bit.
13763   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13764   return IsF128 ? Val :
13765       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13766                   DAG.getIntPtrConstant(0, dl));
13767 }
13768
13769 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13770   SDValue N0 = Op.getOperand(0);
13771   SDLoc dl(Op);
13772   MVT VT = Op.getSimpleValueType();
13773
13774   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13775   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13776                                   DAG.getConstant(1, dl, VT));
13777   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13778 }
13779
13780 // Check whether an OR'd tree is PTEST-able.
13781 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13782                                       SelectionDAG &DAG) {
13783   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13784
13785   if (!Subtarget->hasSSE41())
13786     return SDValue();
13787
13788   if (!Op->hasOneUse())
13789     return SDValue();
13790
13791   SDNode *N = Op.getNode();
13792   SDLoc DL(N);
13793
13794   SmallVector<SDValue, 8> Opnds;
13795   DenseMap<SDValue, unsigned> VecInMap;
13796   SmallVector<SDValue, 8> VecIns;
13797   EVT VT = MVT::Other;
13798
13799   // Recognize a special case where a vector is casted into wide integer to
13800   // test all 0s.
13801   Opnds.push_back(N->getOperand(0));
13802   Opnds.push_back(N->getOperand(1));
13803
13804   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13805     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13806     // BFS traverse all OR'd operands.
13807     if (I->getOpcode() == ISD::OR) {
13808       Opnds.push_back(I->getOperand(0));
13809       Opnds.push_back(I->getOperand(1));
13810       // Re-evaluate the number of nodes to be traversed.
13811       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13812       continue;
13813     }
13814
13815     // Quit if a non-EXTRACT_VECTOR_ELT
13816     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13817       return SDValue();
13818
13819     // Quit if without a constant index.
13820     SDValue Idx = I->getOperand(1);
13821     if (!isa<ConstantSDNode>(Idx))
13822       return SDValue();
13823
13824     SDValue ExtractedFromVec = I->getOperand(0);
13825     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13826     if (M == VecInMap.end()) {
13827       VT = ExtractedFromVec.getValueType();
13828       // Quit if not 128/256-bit vector.
13829       if (!VT.is128BitVector() && !VT.is256BitVector())
13830         return SDValue();
13831       // Quit if not the same type.
13832       if (VecInMap.begin() != VecInMap.end() &&
13833           VT != VecInMap.begin()->first.getValueType())
13834         return SDValue();
13835       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13836       VecIns.push_back(ExtractedFromVec);
13837     }
13838     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13839   }
13840
13841   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13842          "Not extracted from 128-/256-bit vector.");
13843
13844   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13845
13846   for (DenseMap<SDValue, unsigned>::const_iterator
13847         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13848     // Quit if not all elements are used.
13849     if (I->second != FullMask)
13850       return SDValue();
13851   }
13852
13853   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13854
13855   // Cast all vectors into TestVT for PTEST.
13856   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13857     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13858
13859   // If more than one full vectors are evaluated, OR them first before PTEST.
13860   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13861     // Each iteration will OR 2 nodes and append the result until there is only
13862     // 1 node left, i.e. the final OR'd value of all vectors.
13863     SDValue LHS = VecIns[Slot];
13864     SDValue RHS = VecIns[Slot + 1];
13865     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13866   }
13867
13868   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13869                      VecIns.back(), VecIns.back());
13870 }
13871
13872 /// \brief return true if \c Op has a use that doesn't just read flags.
13873 static bool hasNonFlagsUse(SDValue Op) {
13874   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13875        ++UI) {
13876     SDNode *User = *UI;
13877     unsigned UOpNo = UI.getOperandNo();
13878     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13879       // Look pass truncate.
13880       UOpNo = User->use_begin().getOperandNo();
13881       User = *User->use_begin();
13882     }
13883
13884     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13885         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13886       return true;
13887   }
13888   return false;
13889 }
13890
13891 /// Emit nodes that will be selected as "test Op0,Op0", or something
13892 /// equivalent.
13893 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13894                                     SelectionDAG &DAG) const {
13895   if (Op.getValueType() == MVT::i1) {
13896     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13897     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13898                        DAG.getConstant(0, dl, MVT::i8));
13899   }
13900   // CF and OF aren't always set the way we want. Determine which
13901   // of these we need.
13902   bool NeedCF = false;
13903   bool NeedOF = false;
13904   switch (X86CC) {
13905   default: break;
13906   case X86::COND_A: case X86::COND_AE:
13907   case X86::COND_B: case X86::COND_BE:
13908     NeedCF = true;
13909     break;
13910   case X86::COND_G: case X86::COND_GE:
13911   case X86::COND_L: case X86::COND_LE:
13912   case X86::COND_O: case X86::COND_NO: {
13913     // Check if we really need to set the
13914     // Overflow flag. If NoSignedWrap is present
13915     // that is not actually needed.
13916     switch (Op->getOpcode()) {
13917     case ISD::ADD:
13918     case ISD::SUB:
13919     case ISD::MUL:
13920     case ISD::SHL: {
13921       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13922       if (BinNode->Flags.hasNoSignedWrap())
13923         break;
13924     }
13925     default:
13926       NeedOF = true;
13927       break;
13928     }
13929     break;
13930   }
13931   }
13932   // See if we can use the EFLAGS value from the operand instead of
13933   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13934   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13935   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13936     // Emit a CMP with 0, which is the TEST pattern.
13937     //if (Op.getValueType() == MVT::i1)
13938     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13939     //                     DAG.getConstant(0, MVT::i1));
13940     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13941                        DAG.getConstant(0, dl, Op.getValueType()));
13942   }
13943   unsigned Opcode = 0;
13944   unsigned NumOperands = 0;
13945
13946   // Truncate operations may prevent the merge of the SETCC instruction
13947   // and the arithmetic instruction before it. Attempt to truncate the operands
13948   // of the arithmetic instruction and use a reduced bit-width instruction.
13949   bool NeedTruncation = false;
13950   SDValue ArithOp = Op;
13951   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13952     SDValue Arith = Op->getOperand(0);
13953     // Both the trunc and the arithmetic op need to have one user each.
13954     if (Arith->hasOneUse())
13955       switch (Arith.getOpcode()) {
13956         default: break;
13957         case ISD::ADD:
13958         case ISD::SUB:
13959         case ISD::AND:
13960         case ISD::OR:
13961         case ISD::XOR: {
13962           NeedTruncation = true;
13963           ArithOp = Arith;
13964         }
13965       }
13966   }
13967
13968   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13969   // which may be the result of a CAST.  We use the variable 'Op', which is the
13970   // non-casted variable when we check for possible users.
13971   switch (ArithOp.getOpcode()) {
13972   case ISD::ADD:
13973     // Due to an isel shortcoming, be conservative if this add is likely to be
13974     // selected as part of a load-modify-store instruction. When the root node
13975     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13976     // uses of other nodes in the match, such as the ADD in this case. This
13977     // leads to the ADD being left around and reselected, with the result being
13978     // two adds in the output.  Alas, even if none our users are stores, that
13979     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13980     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13981     // climbing the DAG back to the root, and it doesn't seem to be worth the
13982     // effort.
13983     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13984          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13985       if (UI->getOpcode() != ISD::CopyToReg &&
13986           UI->getOpcode() != ISD::SETCC &&
13987           UI->getOpcode() != ISD::STORE)
13988         goto default_case;
13989
13990     if (ConstantSDNode *C =
13991         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13992       // An add of one will be selected as an INC.
13993       if (C->isOne() && !Subtarget->slowIncDec()) {
13994         Opcode = X86ISD::INC;
13995         NumOperands = 1;
13996         break;
13997       }
13998
13999       // An add of negative one (subtract of one) will be selected as a DEC.
14000       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
14001         Opcode = X86ISD::DEC;
14002         NumOperands = 1;
14003         break;
14004       }
14005     }
14006
14007     // Otherwise use a regular EFLAGS-setting add.
14008     Opcode = X86ISD::ADD;
14009     NumOperands = 2;
14010     break;
14011   case ISD::SHL:
14012   case ISD::SRL:
14013     // If we have a constant logical shift that's only used in a comparison
14014     // against zero turn it into an equivalent AND. This allows turning it into
14015     // a TEST instruction later.
14016     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
14017         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
14018       EVT VT = Op.getValueType();
14019       unsigned BitWidth = VT.getSizeInBits();
14020       unsigned ShAmt = Op->getConstantOperandVal(1);
14021       if (ShAmt >= BitWidth) // Avoid undefined shifts.
14022         break;
14023       APInt Mask = ArithOp.getOpcode() == ISD::SRL
14024                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
14025                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
14026       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
14027         break;
14028       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
14029                                 DAG.getConstant(Mask, dl, VT));
14030       DAG.ReplaceAllUsesWith(Op, New);
14031       Op = New;
14032     }
14033     break;
14034
14035   case ISD::AND:
14036     // If the primary and result isn't used, don't bother using X86ISD::AND,
14037     // because a TEST instruction will be better.
14038     if (!hasNonFlagsUse(Op))
14039       break;
14040     // FALL THROUGH
14041   case ISD::SUB:
14042   case ISD::OR:
14043   case ISD::XOR:
14044     // Due to the ISEL shortcoming noted above, be conservative if this op is
14045     // likely to be selected as part of a load-modify-store instruction.
14046     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
14047            UE = Op.getNode()->use_end(); UI != UE; ++UI)
14048       if (UI->getOpcode() == ISD::STORE)
14049         goto default_case;
14050
14051     // Otherwise use a regular EFLAGS-setting instruction.
14052     switch (ArithOp.getOpcode()) {
14053     default: llvm_unreachable("unexpected operator!");
14054     case ISD::SUB: Opcode = X86ISD::SUB; break;
14055     case ISD::XOR: Opcode = X86ISD::XOR; break;
14056     case ISD::AND: Opcode = X86ISD::AND; break;
14057     case ISD::OR: {
14058       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
14059         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
14060         if (EFLAGS.getNode())
14061           return EFLAGS;
14062       }
14063       Opcode = X86ISD::OR;
14064       break;
14065     }
14066     }
14067
14068     NumOperands = 2;
14069     break;
14070   case X86ISD::ADD:
14071   case X86ISD::SUB:
14072   case X86ISD::INC:
14073   case X86ISD::DEC:
14074   case X86ISD::OR:
14075   case X86ISD::XOR:
14076   case X86ISD::AND:
14077     return SDValue(Op.getNode(), 1);
14078   default:
14079   default_case:
14080     break;
14081   }
14082
14083   // If we found that truncation is beneficial, perform the truncation and
14084   // update 'Op'.
14085   if (NeedTruncation) {
14086     EVT VT = Op.getValueType();
14087     SDValue WideVal = Op->getOperand(0);
14088     EVT WideVT = WideVal.getValueType();
14089     unsigned ConvertedOp = 0;
14090     // Use a target machine opcode to prevent further DAGCombine
14091     // optimizations that may separate the arithmetic operations
14092     // from the setcc node.
14093     switch (WideVal.getOpcode()) {
14094       default: break;
14095       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
14096       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
14097       case ISD::AND: ConvertedOp = X86ISD::AND; break;
14098       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
14099       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
14100     }
14101
14102     if (ConvertedOp) {
14103       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14104       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
14105         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
14106         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
14107         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
14108       }
14109     }
14110   }
14111
14112   if (Opcode == 0)
14113     // Emit a CMP with 0, which is the TEST pattern.
14114     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
14115                        DAG.getConstant(0, dl, Op.getValueType()));
14116
14117   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14118   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
14119
14120   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
14121   DAG.ReplaceAllUsesWith(Op, New);
14122   return SDValue(New.getNode(), 1);
14123 }
14124
14125 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
14126 /// equivalent.
14127 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
14128                                    SDLoc dl, SelectionDAG &DAG) const {
14129   if (isNullConstant(Op1))
14130     return EmitTest(Op0, X86CC, dl, DAG);
14131
14132   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
14133          "Unexpected comparison operation for MVT::i1 operands");
14134
14135   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
14136        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
14137     // Do the comparison at i32 if it's smaller, besides the Atom case.
14138     // This avoids subregister aliasing issues. Keep the smaller reference
14139     // if we're optimizing for size, however, as that'll allow better folding
14140     // of memory operations.
14141     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
14142         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
14143         !Subtarget->isAtom()) {
14144       unsigned ExtendOp =
14145           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
14146       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
14147       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
14148     }
14149     // Use SUB instead of CMP to enable CSE between SUB and CMP.
14150     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
14151     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
14152                               Op0, Op1);
14153     return SDValue(Sub.getNode(), 1);
14154   }
14155   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
14156 }
14157
14158 /// Convert a comparison if required by the subtarget.
14159 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
14160                                                  SelectionDAG &DAG) const {
14161   // If the subtarget does not support the FUCOMI instruction, floating-point
14162   // comparisons have to be converted.
14163   if (Subtarget->hasCMov() ||
14164       Cmp.getOpcode() != X86ISD::CMP ||
14165       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
14166       !Cmp.getOperand(1).getValueType().isFloatingPoint())
14167     return Cmp;
14168
14169   // The instruction selector will select an FUCOM instruction instead of
14170   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
14171   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
14172   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
14173   SDLoc dl(Cmp);
14174   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
14175   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
14176   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
14177                             DAG.getConstant(8, dl, MVT::i8));
14178   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
14179
14180   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
14181   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
14182   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
14183 }
14184
14185 /// The minimum architected relative accuracy is 2^-12. We need one
14186 /// Newton-Raphson step to have a good float result (24 bits of precision).
14187 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
14188                                             DAGCombinerInfo &DCI,
14189                                             unsigned &RefinementSteps,
14190                                             bool &UseOneConstNR) const {
14191   EVT VT = Op.getValueType();
14192   const char *RecipOp;
14193
14194   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
14195   // TODO: Add support for AVX512 (v16f32).
14196   // It is likely not profitable to do this for f64 because a double-precision
14197   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
14198   // instructions: convert to single, rsqrtss, convert back to double, refine
14199   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
14200   // along with FMA, this could be a throughput win.
14201   if (VT == MVT::f32 && Subtarget->hasSSE1())
14202     RecipOp = "sqrtf";
14203   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14204            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14205     RecipOp = "vec-sqrtf";
14206   else
14207     return SDValue();
14208
14209   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14210   if (!Recips.isEnabled(RecipOp))
14211     return SDValue();
14212
14213   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14214   UseOneConstNR = false;
14215   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
14216 }
14217
14218 /// The minimum architected relative accuracy is 2^-12. We need one
14219 /// Newton-Raphson step to have a good float result (24 bits of precision).
14220 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
14221                                             DAGCombinerInfo &DCI,
14222                                             unsigned &RefinementSteps) const {
14223   EVT VT = Op.getValueType();
14224   const char *RecipOp;
14225
14226   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
14227   // TODO: Add support for AVX512 (v16f32).
14228   // It is likely not profitable to do this for f64 because a double-precision
14229   // reciprocal estimate with refinement on x86 prior to FMA requires
14230   // 15 instructions: convert to single, rcpss, convert back to double, refine
14231   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
14232   // along with FMA, this could be a throughput win.
14233   if (VT == MVT::f32 && Subtarget->hasSSE1())
14234     RecipOp = "divf";
14235   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14236            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14237     RecipOp = "vec-divf";
14238   else
14239     return SDValue();
14240
14241   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14242   if (!Recips.isEnabled(RecipOp))
14243     return SDValue();
14244
14245   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14246   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14247 }
14248
14249 /// If we have at least two divisions that use the same divisor, convert to
14250 /// multplication by a reciprocal. This may need to be adjusted for a given
14251 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14252 /// This is because we still need one division to calculate the reciprocal and
14253 /// then we need two multiplies by that reciprocal as replacements for the
14254 /// original divisions.
14255 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14256   return 2;
14257 }
14258
14259 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14260 /// if it's possible.
14261 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14262                                      SDLoc dl, SelectionDAG &DAG) const {
14263   SDValue Op0 = And.getOperand(0);
14264   SDValue Op1 = And.getOperand(1);
14265   if (Op0.getOpcode() == ISD::TRUNCATE)
14266     Op0 = Op0.getOperand(0);
14267   if (Op1.getOpcode() == ISD::TRUNCATE)
14268     Op1 = Op1.getOperand(0);
14269
14270   SDValue LHS, RHS;
14271   if (Op1.getOpcode() == ISD::SHL)
14272     std::swap(Op0, Op1);
14273   if (Op0.getOpcode() == ISD::SHL) {
14274     if (isOneConstant(Op0.getOperand(0))) {
14275         // If we looked past a truncate, check that it's only truncating away
14276         // known zeros.
14277         unsigned BitWidth = Op0.getValueSizeInBits();
14278         unsigned AndBitWidth = And.getValueSizeInBits();
14279         if (BitWidth > AndBitWidth) {
14280           APInt Zeros, Ones;
14281           DAG.computeKnownBits(Op0, Zeros, Ones);
14282           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14283             return SDValue();
14284         }
14285         LHS = Op1;
14286         RHS = Op0.getOperand(1);
14287       }
14288   } else if (Op1.getOpcode() == ISD::Constant) {
14289     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14290     uint64_t AndRHSVal = AndRHS->getZExtValue();
14291     SDValue AndLHS = Op0;
14292
14293     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14294       LHS = AndLHS.getOperand(0);
14295       RHS = AndLHS.getOperand(1);
14296     }
14297
14298     // Use BT if the immediate can't be encoded in a TEST instruction.
14299     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14300       LHS = AndLHS;
14301       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14302     }
14303   }
14304
14305   if (LHS.getNode()) {
14306     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14307     // instruction.  Since the shift amount is in-range-or-undefined, we know
14308     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14309     // the encoding for the i16 version is larger than the i32 version.
14310     // Also promote i16 to i32 for performance / code size reason.
14311     if (LHS.getValueType() == MVT::i8 ||
14312         LHS.getValueType() == MVT::i16)
14313       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14314
14315     // If the operand types disagree, extend the shift amount to match.  Since
14316     // BT ignores high bits (like shifts) we can use anyextend.
14317     if (LHS.getValueType() != RHS.getValueType())
14318       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14319
14320     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14321     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14322     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14323                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14324   }
14325
14326   return SDValue();
14327 }
14328
14329 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14330 /// mask CMPs.
14331 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14332                               SDValue &Op1) {
14333   unsigned SSECC;
14334   bool Swap = false;
14335
14336   // SSE Condition code mapping:
14337   //  0 - EQ
14338   //  1 - LT
14339   //  2 - LE
14340   //  3 - UNORD
14341   //  4 - NEQ
14342   //  5 - NLT
14343   //  6 - NLE
14344   //  7 - ORD
14345   switch (SetCCOpcode) {
14346   default: llvm_unreachable("Unexpected SETCC condition");
14347   case ISD::SETOEQ:
14348   case ISD::SETEQ:  SSECC = 0; break;
14349   case ISD::SETOGT:
14350   case ISD::SETGT:  Swap = true; // Fallthrough
14351   case ISD::SETLT:
14352   case ISD::SETOLT: SSECC = 1; break;
14353   case ISD::SETOGE:
14354   case ISD::SETGE:  Swap = true; // Fallthrough
14355   case ISD::SETLE:
14356   case ISD::SETOLE: SSECC = 2; break;
14357   case ISD::SETUO:  SSECC = 3; break;
14358   case ISD::SETUNE:
14359   case ISD::SETNE:  SSECC = 4; break;
14360   case ISD::SETULE: Swap = true; // Fallthrough
14361   case ISD::SETUGE: SSECC = 5; break;
14362   case ISD::SETULT: Swap = true; // Fallthrough
14363   case ISD::SETUGT: SSECC = 6; break;
14364   case ISD::SETO:   SSECC = 7; break;
14365   case ISD::SETUEQ:
14366   case ISD::SETONE: SSECC = 8; break;
14367   }
14368   if (Swap)
14369     std::swap(Op0, Op1);
14370
14371   return SSECC;
14372 }
14373
14374 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14375 // ones, and then concatenate the result back.
14376 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14377   MVT VT = Op.getSimpleValueType();
14378
14379   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14380          "Unsupported value type for operation");
14381
14382   unsigned NumElems = VT.getVectorNumElements();
14383   SDLoc dl(Op);
14384   SDValue CC = Op.getOperand(2);
14385
14386   // Extract the LHS vectors
14387   SDValue LHS = Op.getOperand(0);
14388   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14389   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14390
14391   // Extract the RHS vectors
14392   SDValue RHS = Op.getOperand(1);
14393   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14394   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14395
14396   // Issue the operation on the smaller types and concatenate the result back
14397   MVT EltVT = VT.getVectorElementType();
14398   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14399   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14400                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14401                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14402 }
14403
14404 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14405   SDValue Op0 = Op.getOperand(0);
14406   SDValue Op1 = Op.getOperand(1);
14407   SDValue CC = Op.getOperand(2);
14408   MVT VT = Op.getSimpleValueType();
14409   SDLoc dl(Op);
14410
14411   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14412          "Unexpected type for boolean compare operation");
14413   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14414   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14415                                DAG.getConstant(-1, dl, VT));
14416   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14417                                DAG.getConstant(-1, dl, VT));
14418   switch (SetCCOpcode) {
14419   default: llvm_unreachable("Unexpected SETCC condition");
14420   case ISD::SETEQ:
14421     // (x == y) -> ~(x ^ y)
14422     return DAG.getNode(ISD::XOR, dl, VT,
14423                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14424                        DAG.getConstant(-1, dl, VT));
14425   case ISD::SETNE:
14426     // (x != y) -> (x ^ y)
14427     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14428   case ISD::SETUGT:
14429   case ISD::SETGT:
14430     // (x > y) -> (x & ~y)
14431     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14432   case ISD::SETULT:
14433   case ISD::SETLT:
14434     // (x < y) -> (~x & y)
14435     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14436   case ISD::SETULE:
14437   case ISD::SETLE:
14438     // (x <= y) -> (~x | y)
14439     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14440   case ISD::SETUGE:
14441   case ISD::SETGE:
14442     // (x >=y) -> (x | ~y)
14443     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14444   }
14445 }
14446
14447 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14448                                      const X86Subtarget *Subtarget) {
14449   SDValue Op0 = Op.getOperand(0);
14450   SDValue Op1 = Op.getOperand(1);
14451   SDValue CC = Op.getOperand(2);
14452   MVT VT = Op.getSimpleValueType();
14453   SDLoc dl(Op);
14454
14455   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14456          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14457          "Cannot set masked compare for this operation");
14458
14459   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14460   unsigned  Opc = 0;
14461   bool Unsigned = false;
14462   bool Swap = false;
14463   unsigned SSECC;
14464   switch (SetCCOpcode) {
14465   default: llvm_unreachable("Unexpected SETCC condition");
14466   case ISD::SETNE:  SSECC = 4; break;
14467   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14468   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14469   case ISD::SETLT:  Swap = true; //fall-through
14470   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14471   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14472   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14473   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14474   case ISD::SETULE: Unsigned = true; //fall-through
14475   case ISD::SETLE:  SSECC = 2; break;
14476   }
14477
14478   if (Swap)
14479     std::swap(Op0, Op1);
14480   if (Opc)
14481     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14482   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14483   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14484                      DAG.getConstant(SSECC, dl, MVT::i8));
14485 }
14486
14487 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14488 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14489 /// return an empty value.
14490 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14491 {
14492   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14493   if (!BV)
14494     return SDValue();
14495
14496   MVT VT = Op1.getSimpleValueType();
14497   MVT EVT = VT.getVectorElementType();
14498   unsigned n = VT.getVectorNumElements();
14499   SmallVector<SDValue, 8> ULTOp1;
14500
14501   for (unsigned i = 0; i < n; ++i) {
14502     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14503     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14504       return SDValue();
14505
14506     // Avoid underflow.
14507     APInt Val = Elt->getAPIntValue();
14508     if (Val == 0)
14509       return SDValue();
14510
14511     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14512   }
14513
14514   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14515 }
14516
14517 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14518                            SelectionDAG &DAG) {
14519   SDValue Op0 = Op.getOperand(0);
14520   SDValue Op1 = Op.getOperand(1);
14521   SDValue CC = Op.getOperand(2);
14522   MVT VT = Op.getSimpleValueType();
14523   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14524   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14525   SDLoc dl(Op);
14526
14527   if (isFP) {
14528 #ifndef NDEBUG
14529     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14530     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14531 #endif
14532
14533     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14534     unsigned Opc = X86ISD::CMPP;
14535     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14536       assert(VT.getVectorNumElements() <= 16);
14537       Opc = X86ISD::CMPM;
14538     }
14539     // In the two special cases we can't handle, emit two comparisons.
14540     if (SSECC == 8) {
14541       unsigned CC0, CC1;
14542       unsigned CombineOpc;
14543       if (SetCCOpcode == ISD::SETUEQ) {
14544         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14545       } else {
14546         assert(SetCCOpcode == ISD::SETONE);
14547         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14548       }
14549
14550       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14551                                  DAG.getConstant(CC0, dl, MVT::i8));
14552       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14553                                  DAG.getConstant(CC1, dl, MVT::i8));
14554       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14555     }
14556     // Handle all other FP comparisons here.
14557     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14558                        DAG.getConstant(SSECC, dl, MVT::i8));
14559   }
14560
14561   MVT VTOp0 = Op0.getSimpleValueType();
14562   assert(VTOp0 == Op1.getSimpleValueType() &&
14563          "Expected operands with same type!");
14564   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14565          "Invalid number of packed elements for source and destination!");
14566
14567   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14568     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14569     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14570     // legalizer firstly checks if the first operand in input to the setcc has
14571     // a legal type. If so, then it promotes the return type to that same type.
14572     // Otherwise, the return type is promoted to the 'next legal type' which,
14573     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14574     //
14575     // We reach this code only if the following two conditions are met:
14576     // 1. Both return type and operand type have been promoted to wider types
14577     //    by the type legalizer.
14578     // 2. The original operand type has been promoted to a 256-bit vector.
14579     //
14580     // Note that condition 2. only applies for AVX targets.
14581     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14582     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14583   }
14584
14585   // The non-AVX512 code below works under the assumption that source and
14586   // destination types are the same.
14587   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14588          "Value types for source and destination must be the same!");
14589
14590   // Break 256-bit integer vector compare into smaller ones.
14591   if (VT.is256BitVector() && !Subtarget->hasInt256())
14592     return Lower256IntVSETCC(Op, DAG);
14593
14594   MVT OpVT = Op1.getSimpleValueType();
14595   if (OpVT.getVectorElementType() == MVT::i1)
14596     return LowerBoolVSETCC_AVX512(Op, DAG);
14597
14598   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14599   if (Subtarget->hasAVX512()) {
14600     if (Op1.getSimpleValueType().is512BitVector() ||
14601         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14602         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14603       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14604
14605     // In AVX-512 architecture setcc returns mask with i1 elements,
14606     // But there is no compare instruction for i8 and i16 elements in KNL.
14607     // We are not talking about 512-bit operands in this case, these
14608     // types are illegal.
14609     if (MaskResult &&
14610         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14611          OpVT.getVectorElementType().getSizeInBits() >= 8))
14612       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14613                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14614   }
14615
14616   // Lower using XOP integer comparisons.
14617   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14618        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14619     // Translate compare code to XOP PCOM compare mode.
14620     unsigned CmpMode = 0;
14621     switch (SetCCOpcode) {
14622     default: llvm_unreachable("Unexpected SETCC condition");
14623     case ISD::SETULT:
14624     case ISD::SETLT: CmpMode = 0x00; break;
14625     case ISD::SETULE:
14626     case ISD::SETLE: CmpMode = 0x01; break;
14627     case ISD::SETUGT:
14628     case ISD::SETGT: CmpMode = 0x02; break;
14629     case ISD::SETUGE:
14630     case ISD::SETGE: CmpMode = 0x03; break;
14631     case ISD::SETEQ: CmpMode = 0x04; break;
14632     case ISD::SETNE: CmpMode = 0x05; break;
14633     }
14634
14635     // Are we comparing unsigned or signed integers?
14636     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14637       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14638
14639     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14640                        DAG.getConstant(CmpMode, dl, MVT::i8));
14641   }
14642
14643   // We are handling one of the integer comparisons here.  Since SSE only has
14644   // GT and EQ comparisons for integer, swapping operands and multiple
14645   // operations may be required for some comparisons.
14646   unsigned Opc;
14647   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14648   bool Subus = false;
14649
14650   switch (SetCCOpcode) {
14651   default: llvm_unreachable("Unexpected SETCC condition");
14652   case ISD::SETNE:  Invert = true;
14653   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14654   case ISD::SETLT:  Swap = true;
14655   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14656   case ISD::SETGE:  Swap = true;
14657   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14658                     Invert = true; break;
14659   case ISD::SETULT: Swap = true;
14660   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14661                     FlipSigns = true; break;
14662   case ISD::SETUGE: Swap = true;
14663   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14664                     FlipSigns = true; Invert = true; break;
14665   }
14666
14667   // Special case: Use min/max operations for SETULE/SETUGE
14668   MVT VET = VT.getVectorElementType();
14669   bool hasMinMax =
14670        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14671     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14672
14673   if (hasMinMax) {
14674     switch (SetCCOpcode) {
14675     default: break;
14676     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14677     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14678     }
14679
14680     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14681   }
14682
14683   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14684   if (!MinMax && hasSubus) {
14685     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14686     // Op0 u<= Op1:
14687     //   t = psubus Op0, Op1
14688     //   pcmpeq t, <0..0>
14689     switch (SetCCOpcode) {
14690     default: break;
14691     case ISD::SETULT: {
14692       // If the comparison is against a constant we can turn this into a
14693       // setule.  With psubus, setule does not require a swap.  This is
14694       // beneficial because the constant in the register is no longer
14695       // destructed as the destination so it can be hoisted out of a loop.
14696       // Only do this pre-AVX since vpcmp* is no longer destructive.
14697       if (Subtarget->hasAVX())
14698         break;
14699       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14700       if (ULEOp1.getNode()) {
14701         Op1 = ULEOp1;
14702         Subus = true; Invert = false; Swap = false;
14703       }
14704       break;
14705     }
14706     // Psubus is better than flip-sign because it requires no inversion.
14707     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14708     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14709     }
14710
14711     if (Subus) {
14712       Opc = X86ISD::SUBUS;
14713       FlipSigns = false;
14714     }
14715   }
14716
14717   if (Swap)
14718     std::swap(Op0, Op1);
14719
14720   // Check that the operation in question is available (most are plain SSE2,
14721   // but PCMPGTQ and PCMPEQQ have different requirements).
14722   if (VT == MVT::v2i64) {
14723     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14724       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14725
14726       // First cast everything to the right type.
14727       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14728       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14729
14730       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14731       // bits of the inputs before performing those operations. The lower
14732       // compare is always unsigned.
14733       SDValue SB;
14734       if (FlipSigns) {
14735         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14736       } else {
14737         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14738         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14739         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14740                          Sign, Zero, Sign, Zero);
14741       }
14742       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14743       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14744
14745       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14746       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14747       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14748
14749       // Create masks for only the low parts/high parts of the 64 bit integers.
14750       static const int MaskHi[] = { 1, 1, 3, 3 };
14751       static const int MaskLo[] = { 0, 0, 2, 2 };
14752       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14753       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14754       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14755
14756       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14757       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14758
14759       if (Invert)
14760         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14761
14762       return DAG.getBitcast(VT, Result);
14763     }
14764
14765     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14766       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14767       // pcmpeqd + pshufd + pand.
14768       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14769
14770       // First cast everything to the right type.
14771       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14772       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14773
14774       // Do the compare.
14775       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14776
14777       // Make sure the lower and upper halves are both all-ones.
14778       static const int Mask[] = { 1, 0, 3, 2 };
14779       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14780       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14781
14782       if (Invert)
14783         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14784
14785       return DAG.getBitcast(VT, Result);
14786     }
14787   }
14788
14789   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14790   // bits of the inputs before performing those operations.
14791   if (FlipSigns) {
14792     MVT EltVT = VT.getVectorElementType();
14793     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14794                                  VT);
14795     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14796     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14797   }
14798
14799   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14800
14801   // If the logical-not of the result is required, perform that now.
14802   if (Invert)
14803     Result = DAG.getNOT(dl, Result, VT);
14804
14805   if (MinMax)
14806     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14807
14808   if (Subus)
14809     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14810                          getZeroVector(VT, Subtarget, DAG, dl));
14811
14812   return Result;
14813 }
14814
14815 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14816
14817   MVT VT = Op.getSimpleValueType();
14818
14819   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14820
14821   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14822          && "SetCC type must be 8-bit or 1-bit integer");
14823   SDValue Op0 = Op.getOperand(0);
14824   SDValue Op1 = Op.getOperand(1);
14825   SDLoc dl(Op);
14826   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14827
14828   // Optimize to BT if possible.
14829   // Lower (X & (1 << N)) == 0 to BT(X, N).
14830   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14831   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14832   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14833       isNullConstant(Op1) &&
14834       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14835     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14836       if (VT == MVT::i1)
14837         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14838       return NewSetCC;
14839     }
14840   }
14841
14842   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14843   // these.
14844   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14845       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14846
14847     // If the input is a setcc, then reuse the input setcc or use a new one with
14848     // the inverted condition.
14849     if (Op0.getOpcode() == X86ISD::SETCC) {
14850       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14851       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14852       if (!Invert)
14853         return Op0;
14854
14855       CCode = X86::GetOppositeBranchCondition(CCode);
14856       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14857                                   DAG.getConstant(CCode, dl, MVT::i8),
14858                                   Op0.getOperand(1));
14859       if (VT == MVT::i1)
14860         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14861       return SetCC;
14862     }
14863   }
14864   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14865       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14866
14867     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14868     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14869   }
14870
14871   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14872   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14873   if (X86CC == X86::COND_INVALID)
14874     return SDValue();
14875
14876   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14877   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14878   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14879                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14880   if (VT == MVT::i1)
14881     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14882   return SetCC;
14883 }
14884
14885 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14886   SDValue LHS = Op.getOperand(0);
14887   SDValue RHS = Op.getOperand(1);
14888   SDValue Carry = Op.getOperand(2);
14889   SDValue Cond = Op.getOperand(3);
14890   SDLoc DL(Op);
14891
14892   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14893   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14894
14895   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14896   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14897   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14898   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14899                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14900 }
14901
14902 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14903 static bool isX86LogicalCmp(SDValue Op) {
14904   unsigned Opc = Op.getNode()->getOpcode();
14905   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14906       Opc == X86ISD::SAHF)
14907     return true;
14908   if (Op.getResNo() == 1 &&
14909       (Opc == X86ISD::ADD ||
14910        Opc == X86ISD::SUB ||
14911        Opc == X86ISD::ADC ||
14912        Opc == X86ISD::SBB ||
14913        Opc == X86ISD::SMUL ||
14914        Opc == X86ISD::UMUL ||
14915        Opc == X86ISD::INC ||
14916        Opc == X86ISD::DEC ||
14917        Opc == X86ISD::OR ||
14918        Opc == X86ISD::XOR ||
14919        Opc == X86ISD::AND))
14920     return true;
14921
14922   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14923     return true;
14924
14925   return false;
14926 }
14927
14928 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14929   if (V.getOpcode() != ISD::TRUNCATE)
14930     return false;
14931
14932   SDValue VOp0 = V.getOperand(0);
14933   unsigned InBits = VOp0.getValueSizeInBits();
14934   unsigned Bits = V.getValueSizeInBits();
14935   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14936 }
14937
14938 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14939   bool addTest = true;
14940   SDValue Cond  = Op.getOperand(0);
14941   SDValue Op1 = Op.getOperand(1);
14942   SDValue Op2 = Op.getOperand(2);
14943   SDLoc DL(Op);
14944   MVT VT = Op1.getSimpleValueType();
14945   SDValue CC;
14946
14947   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14948   // are available or VBLENDV if AVX is available.
14949   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14950   if (Cond.getOpcode() == ISD::SETCC &&
14951       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14952        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14953       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14954     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14955     int SSECC = translateX86FSETCC(
14956         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14957
14958     if (SSECC != 8) {
14959       if (Subtarget->hasAVX512()) {
14960         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14961                                   DAG.getConstant(SSECC, DL, MVT::i8));
14962         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14963       }
14964
14965       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14966                                 DAG.getConstant(SSECC, DL, MVT::i8));
14967
14968       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14969       // of 3 logic instructions for size savings and potentially speed.
14970       // Unfortunately, there is no scalar form of VBLENDV.
14971
14972       // If either operand is a constant, don't try this. We can expect to
14973       // optimize away at least one of the logic instructions later in that
14974       // case, so that sequence would be faster than a variable blend.
14975
14976       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14977       // uses XMM0 as the selection register. That may need just as many
14978       // instructions as the AND/ANDN/OR sequence due to register moves, so
14979       // don't bother.
14980
14981       if (Subtarget->hasAVX() &&
14982           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14983
14984         // Convert to vectors, do a VSELECT, and convert back to scalar.
14985         // All of the conversions should be optimized away.
14986
14987         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14988         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14989         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14990         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14991
14992         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14993         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14994
14995         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14996
14997         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14998                            VSel, DAG.getIntPtrConstant(0, DL));
14999       }
15000       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
15001       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
15002       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
15003     }
15004   }
15005
15006   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
15007     SDValue Op1Scalar;
15008     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
15009       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
15010     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
15011       Op1Scalar = Op1.getOperand(0);
15012     SDValue Op2Scalar;
15013     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
15014       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
15015     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
15016       Op2Scalar = Op2.getOperand(0);
15017     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
15018       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
15019                                       Op1Scalar.getValueType(),
15020                                       Cond, Op1Scalar, Op2Scalar);
15021       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
15022         return DAG.getBitcast(VT, newSelect);
15023       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
15024       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
15025                          DAG.getIntPtrConstant(0, DL));
15026     }
15027   }
15028
15029   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
15030     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
15031     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
15032                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
15033     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
15034                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
15035     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
15036                                     Cond, Op1, Op2);
15037     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
15038   }
15039
15040   if (Cond.getOpcode() == ISD::SETCC) {
15041     SDValue NewCond = LowerSETCC(Cond, DAG);
15042     if (NewCond.getNode())
15043       Cond = NewCond;
15044   }
15045
15046   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
15047   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
15048   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
15049   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
15050   if (Cond.getOpcode() == X86ISD::SETCC &&
15051       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
15052       isNullConstant(Cond.getOperand(1).getOperand(1))) {
15053     SDValue Cmp = Cond.getOperand(1);
15054
15055     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
15056
15057     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15058         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
15059       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
15060
15061       SDValue CmpOp0 = Cmp.getOperand(0);
15062       // Apply further optimizations for special cases
15063       // (select (x != 0), -1, 0) -> neg & sbb
15064       // (select (x == 0), 0, -1) -> neg & sbb
15065       if (isNullConstant(Y) &&
15066             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
15067           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
15068           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
15069                                     DAG.getConstant(0, DL,
15070                                                     CmpOp0.getValueType()),
15071                                     CmpOp0);
15072           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15073                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
15074                                     SDValue(Neg.getNode(), 1));
15075           return Res;
15076         }
15077
15078       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
15079                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
15080       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15081
15082       SDValue Res =   // Res = 0 or -1.
15083         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15084                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
15085
15086       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
15087         Res = DAG.getNOT(DL, Res, Res.getValueType());
15088
15089       if (!isNullConstant(Op2))
15090         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
15091       return Res;
15092     }
15093   }
15094
15095   // Look past (and (setcc_carry (cmp ...)), 1).
15096   if (Cond.getOpcode() == ISD::AND &&
15097       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15098       isOneConstant(Cond.getOperand(1)))
15099     Cond = Cond.getOperand(0);
15100
15101   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15102   // setting operand in place of the X86ISD::SETCC.
15103   unsigned CondOpcode = Cond.getOpcode();
15104   if (CondOpcode == X86ISD::SETCC ||
15105       CondOpcode == X86ISD::SETCC_CARRY) {
15106     CC = Cond.getOperand(0);
15107
15108     SDValue Cmp = Cond.getOperand(1);
15109     unsigned Opc = Cmp.getOpcode();
15110     MVT VT = Op.getSimpleValueType();
15111
15112     bool IllegalFPCMov = false;
15113     if (VT.isFloatingPoint() && !VT.isVector() &&
15114         !isScalarFPTypeInSSEReg(VT))  // FPStack?
15115       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
15116
15117     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
15118         Opc == X86ISD::BT) { // FIXME
15119       Cond = Cmp;
15120       addTest = false;
15121     }
15122   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15123              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15124              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15125               Cond.getOperand(0).getValueType() != MVT::i8)) {
15126     SDValue LHS = Cond.getOperand(0);
15127     SDValue RHS = Cond.getOperand(1);
15128     unsigned X86Opcode;
15129     unsigned X86Cond;
15130     SDVTList VTs;
15131     switch (CondOpcode) {
15132     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15133     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15134     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15135     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15136     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15137     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15138     default: llvm_unreachable("unexpected overflowing operator");
15139     }
15140     if (CondOpcode == ISD::UMULO)
15141       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15142                           MVT::i32);
15143     else
15144       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15145
15146     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
15147
15148     if (CondOpcode == ISD::UMULO)
15149       Cond = X86Op.getValue(2);
15150     else
15151       Cond = X86Op.getValue(1);
15152
15153     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
15154     addTest = false;
15155   }
15156
15157   if (addTest) {
15158     // Look past the truncate if the high bits are known zero.
15159     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15160       Cond = Cond.getOperand(0);
15161
15162     // We know the result of AND is compared against zero. Try to match
15163     // it to BT.
15164     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15165       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
15166         CC = NewSetCC.getOperand(0);
15167         Cond = NewSetCC.getOperand(1);
15168         addTest = false;
15169       }
15170     }
15171   }
15172
15173   if (addTest) {
15174     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
15175     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
15176   }
15177
15178   // a <  b ? -1 :  0 -> RES = ~setcc_carry
15179   // a <  b ?  0 : -1 -> RES = setcc_carry
15180   // a >= b ? -1 :  0 -> RES = setcc_carry
15181   // a >= b ?  0 : -1 -> RES = ~setcc_carry
15182   if (Cond.getOpcode() == X86ISD::SUB) {
15183     Cond = ConvertCmpIfNecessary(Cond, DAG);
15184     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
15185
15186     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
15187         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15188         (isNullConstant(Op1) || isNullConstant(Op2))) {
15189       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15190                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
15191                                 Cond);
15192       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
15193         return DAG.getNOT(DL, Res, Res.getValueType());
15194       return Res;
15195     }
15196   }
15197
15198   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
15199   // widen the cmov and push the truncate through. This avoids introducing a new
15200   // branch during isel and doesn't add any extensions.
15201   if (Op.getValueType() == MVT::i8 &&
15202       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
15203     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
15204     if (T1.getValueType() == T2.getValueType() &&
15205         // Blacklist CopyFromReg to avoid partial register stalls.
15206         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
15207       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
15208       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
15209       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
15210     }
15211   }
15212
15213   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
15214   // condition is true.
15215   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
15216   SDValue Ops[] = { Op2, Op1, CC, Cond };
15217   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
15218 }
15219
15220 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
15221                                        const X86Subtarget *Subtarget,
15222                                        SelectionDAG &DAG) {
15223   MVT VT = Op->getSimpleValueType(0);
15224   SDValue In = Op->getOperand(0);
15225   MVT InVT = In.getSimpleValueType();
15226   MVT VTElt = VT.getVectorElementType();
15227   MVT InVTElt = InVT.getVectorElementType();
15228   SDLoc dl(Op);
15229
15230   // SKX processor
15231   if ((InVTElt == MVT::i1) &&
15232       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15233         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15234
15235        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15236         VTElt.getSizeInBits() <= 16)) ||
15237
15238        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15239         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15240
15241        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15242         VTElt.getSizeInBits() >= 32))))
15243     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15244
15245   unsigned int NumElts = VT.getVectorNumElements();
15246
15247   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15248     return SDValue();
15249
15250   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15251     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15252       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15253     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15254   }
15255
15256   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15257   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15258   SDValue NegOne =
15259    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15260                    ExtVT);
15261   SDValue Zero =
15262    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15263
15264   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15265   if (VT.is512BitVector())
15266     return V;
15267   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15268 }
15269
15270 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15271                                              const X86Subtarget *Subtarget,
15272                                              SelectionDAG &DAG) {
15273   SDValue In = Op->getOperand(0);
15274   MVT VT = Op->getSimpleValueType(0);
15275   MVT InVT = In.getSimpleValueType();
15276   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15277
15278   MVT InSVT = InVT.getVectorElementType();
15279   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15280
15281   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15282     return SDValue();
15283   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15284     return SDValue();
15285
15286   SDLoc dl(Op);
15287
15288   // SSE41 targets can use the pmovsx* instructions directly.
15289   if (Subtarget->hasSSE41())
15290     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15291
15292   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15293   SDValue Curr = In;
15294   MVT CurrVT = InVT;
15295
15296   // As SRAI is only available on i16/i32 types, we expand only up to i32
15297   // and handle i64 separately.
15298   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15299     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15300     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15301     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15302     Curr = DAG.getBitcast(CurrVT, Curr);
15303   }
15304
15305   SDValue SignExt = Curr;
15306   if (CurrVT != InVT) {
15307     unsigned SignExtShift =
15308         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15309     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15310                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15311   }
15312
15313   if (CurrVT == VT)
15314     return SignExt;
15315
15316   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15317     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15318                                DAG.getConstant(31, dl, MVT::i8));
15319     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15320     return DAG.getBitcast(VT, Ext);
15321   }
15322
15323   return SDValue();
15324 }
15325
15326 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15327                                 SelectionDAG &DAG) {
15328   MVT VT = Op->getSimpleValueType(0);
15329   SDValue In = Op->getOperand(0);
15330   MVT InVT = In.getSimpleValueType();
15331   SDLoc dl(Op);
15332
15333   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15334     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15335
15336   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15337       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15338       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15339     return SDValue();
15340
15341   if (Subtarget->hasInt256())
15342     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15343
15344   // Optimize vectors in AVX mode
15345   // Sign extend  v8i16 to v8i32 and
15346   //              v4i32 to v4i64
15347   //
15348   // Divide input vector into two parts
15349   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15350   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15351   // concat the vectors to original VT
15352
15353   unsigned NumElems = InVT.getVectorNumElements();
15354   SDValue Undef = DAG.getUNDEF(InVT);
15355
15356   SmallVector<int,8> ShufMask1(NumElems, -1);
15357   for (unsigned i = 0; i != NumElems/2; ++i)
15358     ShufMask1[i] = i;
15359
15360   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15361
15362   SmallVector<int,8> ShufMask2(NumElems, -1);
15363   for (unsigned i = 0; i != NumElems/2; ++i)
15364     ShufMask2[i] = i + NumElems/2;
15365
15366   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15367
15368   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15369                                 VT.getVectorNumElements()/2);
15370
15371   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15372   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15373
15374   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15375 }
15376
15377 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15378 // may emit an illegal shuffle but the expansion is still better than scalar
15379 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15380 // we'll emit a shuffle and a arithmetic shift.
15381 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15382 // TODO: It is possible to support ZExt by zeroing the undef values during
15383 // the shuffle phase or after the shuffle.
15384 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15385                                  SelectionDAG &DAG) {
15386   MVT RegVT = Op.getSimpleValueType();
15387   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15388   assert(RegVT.isInteger() &&
15389          "We only custom lower integer vector sext loads.");
15390
15391   // Nothing useful we can do without SSE2 shuffles.
15392   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15393
15394   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15395   SDLoc dl(Ld);
15396   EVT MemVT = Ld->getMemoryVT();
15397   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15398   unsigned RegSz = RegVT.getSizeInBits();
15399
15400   ISD::LoadExtType Ext = Ld->getExtensionType();
15401
15402   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15403          && "Only anyext and sext are currently implemented.");
15404   assert(MemVT != RegVT && "Cannot extend to the same type");
15405   assert(MemVT.isVector() && "Must load a vector from memory");
15406
15407   unsigned NumElems = RegVT.getVectorNumElements();
15408   unsigned MemSz = MemVT.getSizeInBits();
15409   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15410
15411   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15412     // The only way in which we have a legal 256-bit vector result but not the
15413     // integer 256-bit operations needed to directly lower a sextload is if we
15414     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15415     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15416     // correctly legalized. We do this late to allow the canonical form of
15417     // sextload to persist throughout the rest of the DAG combiner -- it wants
15418     // to fold together any extensions it can, and so will fuse a sign_extend
15419     // of an sextload into a sextload targeting a wider value.
15420     SDValue Load;
15421     if (MemSz == 128) {
15422       // Just switch this to a normal load.
15423       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15424                                        "it must be a legal 128-bit vector "
15425                                        "type!");
15426       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15427                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15428                   Ld->isInvariant(), Ld->getAlignment());
15429     } else {
15430       assert(MemSz < 128 &&
15431              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15432       // Do an sext load to a 128-bit vector type. We want to use the same
15433       // number of elements, but elements half as wide. This will end up being
15434       // recursively lowered by this routine, but will succeed as we definitely
15435       // have all the necessary features if we're using AVX1.
15436       EVT HalfEltVT =
15437           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15438       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15439       Load =
15440           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15441                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15442                          Ld->isNonTemporal(), Ld->isInvariant(),
15443                          Ld->getAlignment());
15444     }
15445
15446     // Replace chain users with the new chain.
15447     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15448     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15449
15450     // Finally, do a normal sign-extend to the desired register.
15451     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15452   }
15453
15454   // All sizes must be a power of two.
15455   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15456          "Non-power-of-two elements are not custom lowered!");
15457
15458   // Attempt to load the original value using scalar loads.
15459   // Find the largest scalar type that divides the total loaded size.
15460   MVT SclrLoadTy = MVT::i8;
15461   for (MVT Tp : MVT::integer_valuetypes()) {
15462     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15463       SclrLoadTy = Tp;
15464     }
15465   }
15466
15467   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15468   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15469       (64 <= MemSz))
15470     SclrLoadTy = MVT::f64;
15471
15472   // Calculate the number of scalar loads that we need to perform
15473   // in order to load our vector from memory.
15474   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15475
15476   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15477          "Can only lower sext loads with a single scalar load!");
15478
15479   unsigned loadRegZize = RegSz;
15480   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15481     loadRegZize = 128;
15482
15483   // Represent our vector as a sequence of elements which are the
15484   // largest scalar that we can load.
15485   EVT LoadUnitVecVT = EVT::getVectorVT(
15486       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15487
15488   // Represent the data using the same element type that is stored in
15489   // memory. In practice, we ''widen'' MemVT.
15490   EVT WideVecVT =
15491       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15492                        loadRegZize / MemVT.getScalarSizeInBits());
15493
15494   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15495          "Invalid vector type");
15496
15497   // We can't shuffle using an illegal type.
15498   assert(TLI.isTypeLegal(WideVecVT) &&
15499          "We only lower types that form legal widened vector types");
15500
15501   SmallVector<SDValue, 8> Chains;
15502   SDValue Ptr = Ld->getBasePtr();
15503   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15504                                       TLI.getPointerTy(DAG.getDataLayout()));
15505   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15506
15507   for (unsigned i = 0; i < NumLoads; ++i) {
15508     // Perform a single load.
15509     SDValue ScalarLoad =
15510         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15511                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15512                     Ld->getAlignment());
15513     Chains.push_back(ScalarLoad.getValue(1));
15514     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15515     // another round of DAGCombining.
15516     if (i == 0)
15517       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15518     else
15519       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15520                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15521
15522     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15523   }
15524
15525   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15526
15527   // Bitcast the loaded value to a vector of the original element type, in
15528   // the size of the target vector type.
15529   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15530   unsigned SizeRatio = RegSz / MemSz;
15531
15532   if (Ext == ISD::SEXTLOAD) {
15533     // If we have SSE4.1, we can directly emit a VSEXT node.
15534     if (Subtarget->hasSSE41()) {
15535       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15536       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15537       return Sext;
15538     }
15539
15540     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15541     // lanes.
15542     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15543            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15544
15545     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15546     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15547     return Shuff;
15548   }
15549
15550   // Redistribute the loaded elements into the different locations.
15551   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15552   for (unsigned i = 0; i != NumElems; ++i)
15553     ShuffleVec[i * SizeRatio] = i;
15554
15555   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15556                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15557
15558   // Bitcast to the requested type.
15559   Shuff = DAG.getBitcast(RegVT, Shuff);
15560   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15561   return Shuff;
15562 }
15563
15564 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15565 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15566 // from the AND / OR.
15567 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15568   Opc = Op.getOpcode();
15569   if (Opc != ISD::OR && Opc != ISD::AND)
15570     return false;
15571   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15572           Op.getOperand(0).hasOneUse() &&
15573           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15574           Op.getOperand(1).hasOneUse());
15575 }
15576
15577 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15578 // 1 and that the SETCC node has a single use.
15579 static bool isXor1OfSetCC(SDValue Op) {
15580   if (Op.getOpcode() != ISD::XOR)
15581     return false;
15582   if (isOneConstant(Op.getOperand(1)))
15583     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15584            Op.getOperand(0).hasOneUse();
15585   return false;
15586 }
15587
15588 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15589   bool addTest = true;
15590   SDValue Chain = Op.getOperand(0);
15591   SDValue Cond  = Op.getOperand(1);
15592   SDValue Dest  = Op.getOperand(2);
15593   SDLoc dl(Op);
15594   SDValue CC;
15595   bool Inverted = false;
15596
15597   if (Cond.getOpcode() == ISD::SETCC) {
15598     // Check for setcc([su]{add,sub,mul}o == 0).
15599     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15600         isNullConstant(Cond.getOperand(1)) &&
15601         Cond.getOperand(0).getResNo() == 1 &&
15602         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15603          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15604          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15605          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15606          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15607          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15608       Inverted = true;
15609       Cond = Cond.getOperand(0);
15610     } else {
15611       SDValue NewCond = LowerSETCC(Cond, DAG);
15612       if (NewCond.getNode())
15613         Cond = NewCond;
15614     }
15615   }
15616 #if 0
15617   // FIXME: LowerXALUO doesn't handle these!!
15618   else if (Cond.getOpcode() == X86ISD::ADD  ||
15619            Cond.getOpcode() == X86ISD::SUB  ||
15620            Cond.getOpcode() == X86ISD::SMUL ||
15621            Cond.getOpcode() == X86ISD::UMUL)
15622     Cond = LowerXALUO(Cond, DAG);
15623 #endif
15624
15625   // Look pass (and (setcc_carry (cmp ...)), 1).
15626   if (Cond.getOpcode() == ISD::AND &&
15627       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15628       isOneConstant(Cond.getOperand(1)))
15629     Cond = Cond.getOperand(0);
15630
15631   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15632   // setting operand in place of the X86ISD::SETCC.
15633   unsigned CondOpcode = Cond.getOpcode();
15634   if (CondOpcode == X86ISD::SETCC ||
15635       CondOpcode == X86ISD::SETCC_CARRY) {
15636     CC = Cond.getOperand(0);
15637
15638     SDValue Cmp = Cond.getOperand(1);
15639     unsigned Opc = Cmp.getOpcode();
15640     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15641     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15642       Cond = Cmp;
15643       addTest = false;
15644     } else {
15645       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15646       default: break;
15647       case X86::COND_O:
15648       case X86::COND_B:
15649         // These can only come from an arithmetic instruction with overflow,
15650         // e.g. SADDO, UADDO.
15651         Cond = Cond.getNode()->getOperand(1);
15652         addTest = false;
15653         break;
15654       }
15655     }
15656   }
15657   CondOpcode = Cond.getOpcode();
15658   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15659       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15660       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15661        Cond.getOperand(0).getValueType() != MVT::i8)) {
15662     SDValue LHS = Cond.getOperand(0);
15663     SDValue RHS = Cond.getOperand(1);
15664     unsigned X86Opcode;
15665     unsigned X86Cond;
15666     SDVTList VTs;
15667     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15668     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15669     // X86ISD::INC).
15670     switch (CondOpcode) {
15671     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15672     case ISD::SADDO:
15673       if (isOneConstant(RHS)) {
15674           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15675           break;
15676         }
15677       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15678     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15679     case ISD::SSUBO:
15680       if (isOneConstant(RHS)) {
15681           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15682           break;
15683         }
15684       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15685     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15686     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15687     default: llvm_unreachable("unexpected overflowing operator");
15688     }
15689     if (Inverted)
15690       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15691     if (CondOpcode == ISD::UMULO)
15692       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15693                           MVT::i32);
15694     else
15695       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15696
15697     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15698
15699     if (CondOpcode == ISD::UMULO)
15700       Cond = X86Op.getValue(2);
15701     else
15702       Cond = X86Op.getValue(1);
15703
15704     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15705     addTest = false;
15706   } else {
15707     unsigned CondOpc;
15708     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15709       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15710       if (CondOpc == ISD::OR) {
15711         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15712         // two branches instead of an explicit OR instruction with a
15713         // separate test.
15714         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15715             isX86LogicalCmp(Cmp)) {
15716           CC = Cond.getOperand(0).getOperand(0);
15717           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15718                               Chain, Dest, CC, Cmp);
15719           CC = Cond.getOperand(1).getOperand(0);
15720           Cond = Cmp;
15721           addTest = false;
15722         }
15723       } else { // ISD::AND
15724         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15725         // two branches instead of an explicit AND instruction with a
15726         // separate test. However, we only do this if this block doesn't
15727         // have a fall-through edge, because this requires an explicit
15728         // jmp when the condition is false.
15729         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15730             isX86LogicalCmp(Cmp) &&
15731             Op.getNode()->hasOneUse()) {
15732           X86::CondCode CCode =
15733             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15734           CCode = X86::GetOppositeBranchCondition(CCode);
15735           CC = DAG.getConstant(CCode, dl, MVT::i8);
15736           SDNode *User = *Op.getNode()->use_begin();
15737           // Look for an unconditional branch following this conditional branch.
15738           // We need this because we need to reverse the successors in order
15739           // to implement FCMP_OEQ.
15740           if (User->getOpcode() == ISD::BR) {
15741             SDValue FalseBB = User->getOperand(1);
15742             SDNode *NewBR =
15743               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15744             assert(NewBR == User);
15745             (void)NewBR;
15746             Dest = FalseBB;
15747
15748             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15749                                 Chain, Dest, CC, Cmp);
15750             X86::CondCode CCode =
15751               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15752             CCode = X86::GetOppositeBranchCondition(CCode);
15753             CC = DAG.getConstant(CCode, dl, MVT::i8);
15754             Cond = Cmp;
15755             addTest = false;
15756           }
15757         }
15758       }
15759     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15760       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15761       // It should be transformed during dag combiner except when the condition
15762       // is set by a arithmetics with overflow node.
15763       X86::CondCode CCode =
15764         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15765       CCode = X86::GetOppositeBranchCondition(CCode);
15766       CC = DAG.getConstant(CCode, dl, MVT::i8);
15767       Cond = Cond.getOperand(0).getOperand(1);
15768       addTest = false;
15769     } else if (Cond.getOpcode() == ISD::SETCC &&
15770                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15771       // For FCMP_OEQ, we can emit
15772       // two branches instead of an explicit AND instruction with a
15773       // separate test. However, we only do this if this block doesn't
15774       // have a fall-through edge, because this requires an explicit
15775       // jmp when the condition is false.
15776       if (Op.getNode()->hasOneUse()) {
15777         SDNode *User = *Op.getNode()->use_begin();
15778         // Look for an unconditional branch following this conditional branch.
15779         // We need this because we need to reverse the successors in order
15780         // to implement FCMP_OEQ.
15781         if (User->getOpcode() == ISD::BR) {
15782           SDValue FalseBB = User->getOperand(1);
15783           SDNode *NewBR =
15784             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15785           assert(NewBR == User);
15786           (void)NewBR;
15787           Dest = FalseBB;
15788
15789           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15790                                     Cond.getOperand(0), Cond.getOperand(1));
15791           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15792           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15793           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15794                               Chain, Dest, CC, Cmp);
15795           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15796           Cond = Cmp;
15797           addTest = false;
15798         }
15799       }
15800     } else if (Cond.getOpcode() == ISD::SETCC &&
15801                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15802       // For FCMP_UNE, we can emit
15803       // two branches instead of an explicit AND instruction with a
15804       // separate test. However, we only do this if this block doesn't
15805       // have a fall-through edge, because this requires an explicit
15806       // jmp when the condition is false.
15807       if (Op.getNode()->hasOneUse()) {
15808         SDNode *User = *Op.getNode()->use_begin();
15809         // Look for an unconditional branch following this conditional branch.
15810         // We need this because we need to reverse the successors in order
15811         // to implement FCMP_UNE.
15812         if (User->getOpcode() == ISD::BR) {
15813           SDValue FalseBB = User->getOperand(1);
15814           SDNode *NewBR =
15815             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15816           assert(NewBR == User);
15817           (void)NewBR;
15818
15819           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15820                                     Cond.getOperand(0), Cond.getOperand(1));
15821           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15822           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15823           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15824                               Chain, Dest, CC, Cmp);
15825           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15826           Cond = Cmp;
15827           addTest = false;
15828           Dest = FalseBB;
15829         }
15830       }
15831     }
15832   }
15833
15834   if (addTest) {
15835     // Look pass the truncate if the high bits are known zero.
15836     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15837         Cond = Cond.getOperand(0);
15838
15839     // We know the result of AND is compared against zero. Try to match
15840     // it to BT.
15841     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15842       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15843         CC = NewSetCC.getOperand(0);
15844         Cond = NewSetCC.getOperand(1);
15845         addTest = false;
15846       }
15847     }
15848   }
15849
15850   if (addTest) {
15851     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15852     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15853     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15854   }
15855   Cond = ConvertCmpIfNecessary(Cond, DAG);
15856   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15857                      Chain, Dest, CC, Cond);
15858 }
15859
15860 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15861 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15862 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15863 // that the guard pages used by the OS virtual memory manager are allocated in
15864 // correct sequence.
15865 SDValue
15866 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15867                                            SelectionDAG &DAG) const {
15868   MachineFunction &MF = DAG.getMachineFunction();
15869   bool SplitStack = MF.shouldSplitStack();
15870   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15871                SplitStack;
15872   SDLoc dl(Op);
15873
15874   // Get the inputs.
15875   SDNode *Node = Op.getNode();
15876   SDValue Chain = Op.getOperand(0);
15877   SDValue Size  = Op.getOperand(1);
15878   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15879   EVT VT = Node->getValueType(0);
15880
15881   // Chain the dynamic stack allocation so that it doesn't modify the stack
15882   // pointer when other instructions are using the stack.
15883   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15884
15885   bool Is64Bit = Subtarget->is64Bit();
15886   MVT SPTy = getPointerTy(DAG.getDataLayout());
15887
15888   SDValue Result;
15889   if (!Lower) {
15890     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15891     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15892     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15893                     " not tell us which reg is the stack pointer!");
15894     EVT VT = Node->getValueType(0);
15895     SDValue Tmp3 = Node->getOperand(2);
15896
15897     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15898     Chain = SP.getValue(1);
15899     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15900     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15901     unsigned StackAlign = TFI.getStackAlignment();
15902     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15903     if (Align > StackAlign)
15904       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15905                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15906     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15907   } else if (SplitStack) {
15908     MachineRegisterInfo &MRI = MF.getRegInfo();
15909
15910     if (Is64Bit) {
15911       // The 64 bit implementation of segmented stacks needs to clobber both r10
15912       // r11. This makes it impossible to use it along with nested parameters.
15913       const Function *F = MF.getFunction();
15914
15915       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15916            I != E; ++I)
15917         if (I->hasNestAttr())
15918           report_fatal_error("Cannot use segmented stacks with functions that "
15919                              "have nested arguments.");
15920     }
15921
15922     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15923     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15924     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15925     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15926                                 DAG.getRegister(Vreg, SPTy));
15927   } else {
15928     SDValue Flag;
15929     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15930
15931     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15932     Flag = Chain.getValue(1);
15933     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15934
15935     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15936
15937     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15938     unsigned SPReg = RegInfo->getStackRegister();
15939     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15940     Chain = SP.getValue(1);
15941
15942     if (Align) {
15943       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15944                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15945       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15946     }
15947
15948     Result = SP;
15949   }
15950
15951   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15952                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15953
15954   SDValue Ops[2] = {Result, Chain};
15955   return DAG.getMergeValues(Ops, dl);
15956 }
15957
15958 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15959   MachineFunction &MF = DAG.getMachineFunction();
15960   auto PtrVT = getPointerTy(MF.getDataLayout());
15961   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15962
15963   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15964   SDLoc DL(Op);
15965
15966   if (!Subtarget->is64Bit() ||
15967       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15968     // vastart just stores the address of the VarArgsFrameIndex slot into the
15969     // memory location argument.
15970     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15971     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15972                         MachinePointerInfo(SV), false, false, 0);
15973   }
15974
15975   // __va_list_tag:
15976   //   gp_offset         (0 - 6 * 8)
15977   //   fp_offset         (48 - 48 + 8 * 16)
15978   //   overflow_arg_area (point to parameters coming in memory).
15979   //   reg_save_area
15980   SmallVector<SDValue, 8> MemOps;
15981   SDValue FIN = Op.getOperand(1);
15982   // Store gp_offset
15983   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15984                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15985                                                DL, MVT::i32),
15986                                FIN, MachinePointerInfo(SV), false, false, 0);
15987   MemOps.push_back(Store);
15988
15989   // Store fp_offset
15990   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15991   Store = DAG.getStore(Op.getOperand(0), DL,
15992                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15993                                        MVT::i32),
15994                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15995   MemOps.push_back(Store);
15996
15997   // Store ptr to overflow_arg_area
15998   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15999   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
16000   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
16001                        MachinePointerInfo(SV, 8),
16002                        false, false, 0);
16003   MemOps.push_back(Store);
16004
16005   // Store ptr to reg_save_area.
16006   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
16007       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
16008   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
16009   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
16010       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
16011   MemOps.push_back(Store);
16012   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
16013 }
16014
16015 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
16016   assert(Subtarget->is64Bit() &&
16017          "LowerVAARG only handles 64-bit va_arg!");
16018   assert(Op.getNode()->getNumOperands() == 4);
16019
16020   MachineFunction &MF = DAG.getMachineFunction();
16021   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
16022     // The Win64 ABI uses char* instead of a structure.
16023     return DAG.expandVAArg(Op.getNode());
16024
16025   SDValue Chain = Op.getOperand(0);
16026   SDValue SrcPtr = Op.getOperand(1);
16027   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
16028   unsigned Align = Op.getConstantOperandVal(3);
16029   SDLoc dl(Op);
16030
16031   EVT ArgVT = Op.getNode()->getValueType(0);
16032   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16033   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
16034   uint8_t ArgMode;
16035
16036   // Decide which area this value should be read from.
16037   // TODO: Implement the AMD64 ABI in its entirety. This simple
16038   // selection mechanism works only for the basic types.
16039   if (ArgVT == MVT::f80) {
16040     llvm_unreachable("va_arg for f80 not yet implemented");
16041   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
16042     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
16043   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
16044     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
16045   } else {
16046     llvm_unreachable("Unhandled argument type in LowerVAARG");
16047   }
16048
16049   if (ArgMode == 2) {
16050     // Sanity Check: Make sure using fp_offset makes sense.
16051     assert(!Subtarget->useSoftFloat() &&
16052            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
16053            Subtarget->hasSSE1());
16054   }
16055
16056   // Insert VAARG_64 node into the DAG
16057   // VAARG_64 returns two values: Variable Argument Address, Chain
16058   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
16059                        DAG.getConstant(ArgMode, dl, MVT::i8),
16060                        DAG.getConstant(Align, dl, MVT::i32)};
16061   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
16062   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
16063                                           VTs, InstOps, MVT::i64,
16064                                           MachinePointerInfo(SV),
16065                                           /*Align=*/0,
16066                                           /*Volatile=*/false,
16067                                           /*ReadMem=*/true,
16068                                           /*WriteMem=*/true);
16069   Chain = VAARG.getValue(1);
16070
16071   // Load the next argument and return it
16072   return DAG.getLoad(ArgVT, dl,
16073                      Chain,
16074                      VAARG,
16075                      MachinePointerInfo(),
16076                      false, false, false, 0);
16077 }
16078
16079 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
16080                            SelectionDAG &DAG) {
16081   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
16082   // where a va_list is still an i8*.
16083   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
16084   if (Subtarget->isCallingConvWin64(
16085         DAG.getMachineFunction().getFunction()->getCallingConv()))
16086     // Probably a Win64 va_copy.
16087     return DAG.expandVACopy(Op.getNode());
16088
16089   SDValue Chain = Op.getOperand(0);
16090   SDValue DstPtr = Op.getOperand(1);
16091   SDValue SrcPtr = Op.getOperand(2);
16092   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
16093   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
16094   SDLoc DL(Op);
16095
16096   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
16097                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
16098                        false, false,
16099                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
16100 }
16101
16102 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
16103 // amount is a constant. Takes immediate version of shift as input.
16104 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
16105                                           SDValue SrcOp, uint64_t ShiftAmt,
16106                                           SelectionDAG &DAG) {
16107   MVT ElementType = VT.getVectorElementType();
16108
16109   // Fold this packed shift into its first operand if ShiftAmt is 0.
16110   if (ShiftAmt == 0)
16111     return SrcOp;
16112
16113   // Check for ShiftAmt >= element width
16114   if (ShiftAmt >= ElementType.getSizeInBits()) {
16115     if (Opc == X86ISD::VSRAI)
16116       ShiftAmt = ElementType.getSizeInBits() - 1;
16117     else
16118       return DAG.getConstant(0, dl, VT);
16119   }
16120
16121   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
16122          && "Unknown target vector shift-by-constant node");
16123
16124   // Fold this packed vector shift into a build vector if SrcOp is a
16125   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
16126   if (VT == SrcOp.getSimpleValueType() &&
16127       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
16128     SmallVector<SDValue, 8> Elts;
16129     unsigned NumElts = SrcOp->getNumOperands();
16130     ConstantSDNode *ND;
16131
16132     switch(Opc) {
16133     default: llvm_unreachable(nullptr);
16134     case X86ISD::VSHLI:
16135       for (unsigned i=0; i!=NumElts; ++i) {
16136         SDValue CurrentOp = SrcOp->getOperand(i);
16137         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16138           Elts.push_back(CurrentOp);
16139           continue;
16140         }
16141         ND = cast<ConstantSDNode>(CurrentOp);
16142         const APInt &C = ND->getAPIntValue();
16143         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
16144       }
16145       break;
16146     case X86ISD::VSRLI:
16147       for (unsigned i=0; i!=NumElts; ++i) {
16148         SDValue CurrentOp = SrcOp->getOperand(i);
16149         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16150           Elts.push_back(CurrentOp);
16151           continue;
16152         }
16153         ND = cast<ConstantSDNode>(CurrentOp);
16154         const APInt &C = ND->getAPIntValue();
16155         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
16156       }
16157       break;
16158     case X86ISD::VSRAI:
16159       for (unsigned i=0; i!=NumElts; ++i) {
16160         SDValue CurrentOp = SrcOp->getOperand(i);
16161         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16162           Elts.push_back(CurrentOp);
16163           continue;
16164         }
16165         ND = cast<ConstantSDNode>(CurrentOp);
16166         const APInt &C = ND->getAPIntValue();
16167         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
16168       }
16169       break;
16170     }
16171
16172     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16173   }
16174
16175   return DAG.getNode(Opc, dl, VT, SrcOp,
16176                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
16177 }
16178
16179 // getTargetVShiftNode - Handle vector element shifts where the shift amount
16180 // may or may not be a constant. Takes immediate version of shift as input.
16181 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
16182                                    SDValue SrcOp, SDValue ShAmt,
16183                                    SelectionDAG &DAG) {
16184   MVT SVT = ShAmt.getSimpleValueType();
16185   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
16186
16187   // Catch shift-by-constant.
16188   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
16189     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
16190                                       CShAmt->getZExtValue(), DAG);
16191
16192   // Change opcode to non-immediate version
16193   switch (Opc) {
16194     default: llvm_unreachable("Unknown target vector shift node");
16195     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
16196     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
16197     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
16198   }
16199
16200   const X86Subtarget &Subtarget =
16201       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16202   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
16203       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
16204     // Let the shuffle legalizer expand this shift amount node.
16205     SDValue Op0 = ShAmt.getOperand(0);
16206     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
16207     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
16208   } else {
16209     // Need to build a vector containing shift amount.
16210     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
16211     SmallVector<SDValue, 4> ShOps;
16212     ShOps.push_back(ShAmt);
16213     if (SVT == MVT::i32) {
16214       ShOps.push_back(DAG.getConstant(0, dl, SVT));
16215       ShOps.push_back(DAG.getUNDEF(SVT));
16216     }
16217     ShOps.push_back(DAG.getUNDEF(SVT));
16218
16219     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
16220     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16221   }
16222
16223   // The return type has to be a 128-bit type with the same element
16224   // type as the input type.
16225   MVT EltVT = VT.getVectorElementType();
16226   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16227
16228   ShAmt = DAG.getBitcast(ShVT, ShAmt);
16229   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16230 }
16231
16232 /// \brief Return Mask with the necessary casting or extending
16233 /// for \p Mask according to \p MaskVT when lowering masking intrinsics
16234 static SDValue getMaskNode(SDValue Mask, MVT MaskVT,
16235                            const X86Subtarget *Subtarget,
16236                            SelectionDAG &DAG, SDLoc dl) {
16237
16238   if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16239     // Mask should be extended
16240     Mask = DAG.getNode(ISD::ANY_EXTEND, dl,
16241                        MVT::getIntegerVT(MaskVT.getSizeInBits()), Mask);
16242   }
16243
16244   if (Mask.getSimpleValueType() == MVT::i64 && Subtarget->is32Bit()) {
16245     if (MaskVT == MVT::v64i1) {
16246       assert(Subtarget->hasBWI() && "Expected AVX512BW target!");
16247       // In case 32bit mode, bitcast i64 is illegal, extend/split it.
16248       SDValue Lo, Hi;
16249       Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16250                           DAG.getConstant(0, dl, MVT::i32));
16251       Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16252                           DAG.getConstant(1, dl, MVT::i32));
16253
16254       Lo = DAG.getBitcast(MVT::v32i1, Lo);
16255       Hi = DAG.getBitcast(MVT::v32i1, Hi);
16256
16257       return DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v64i1, Lo, Hi);
16258     } else {
16259       // MaskVT require < 64bit. Truncate mask (should succeed in any case),
16260       // and bitcast.
16261       MVT TruncVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16262       return DAG.getBitcast(MaskVT,
16263                             DAG.getNode(ISD::TRUNCATE, dl, TruncVT, Mask));
16264     }
16265
16266   } else {
16267     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16268                                      Mask.getSimpleValueType().getSizeInBits());
16269     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16270     // are extracted by EXTRACT_SUBVECTOR.
16271     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16272                        DAG.getBitcast(BitcastVT, Mask),
16273                        DAG.getIntPtrConstant(0, dl));
16274   }
16275 }
16276
16277 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16278 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16279 /// necessary casting or extending for \p Mask when lowering masking intrinsics
16280 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16281                   SDValue PreservedSrc,
16282                   const X86Subtarget *Subtarget,
16283                   SelectionDAG &DAG) {
16284   MVT VT = Op.getSimpleValueType();
16285   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16286   unsigned OpcodeSelect = ISD::VSELECT;
16287   SDLoc dl(Op);
16288
16289   if (isAllOnesConstant(Mask))
16290     return Op;
16291
16292   SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16293
16294   switch (Op.getOpcode()) {
16295   default: break;
16296   case X86ISD::PCMPEQM:
16297   case X86ISD::PCMPGTM:
16298   case X86ISD::CMPM:
16299   case X86ISD::CMPMU:
16300     return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16301   case X86ISD::VFPCLASS:
16302     case X86ISD::VFPCLASSS:
16303     return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16304   case X86ISD::VTRUNC:
16305   case X86ISD::VTRUNCS:
16306   case X86ISD::VTRUNCUS:
16307     // We can't use ISD::VSELECT here because it is not always "Legal"
16308     // for the destination type. For example vpmovqb require only AVX512
16309     // and vselect that can operate on byte element type require BWI
16310     OpcodeSelect = X86ISD::SELECT;
16311     break;
16312   }
16313   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16314     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16315   return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16316 }
16317
16318 /// \brief Creates an SDNode for a predicated scalar operation.
16319 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16320 /// The mask is coming as MVT::i8 and it should be truncated
16321 /// to MVT::i1 while lowering masking intrinsics.
16322 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16323 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16324 /// for a scalar instruction.
16325 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16326                                     SDValue PreservedSrc,
16327                                     const X86Subtarget *Subtarget,
16328                                     SelectionDAG &DAG) {
16329   if (isAllOnesConstant(Mask))
16330     return Op;
16331
16332   MVT VT = Op.getSimpleValueType();
16333   SDLoc dl(Op);
16334   // The mask should be of type MVT::i1
16335   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16336
16337   if (Op.getOpcode() == X86ISD::FSETCC)
16338     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16339   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16340       Op.getOpcode() == X86ISD::VFPCLASSS)
16341     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16342
16343   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16344     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16345   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16346 }
16347
16348 static int getSEHRegistrationNodeSize(const Function *Fn) {
16349   if (!Fn->hasPersonalityFn())
16350     report_fatal_error(
16351         "querying registration node size for function without personality");
16352   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16353   // WinEHStatePass for the full struct definition.
16354   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16355   case EHPersonality::MSVC_X86SEH: return 24;
16356   case EHPersonality::MSVC_CXX: return 16;
16357   default: break;
16358   }
16359   report_fatal_error(
16360       "can only recover FP for 32-bit MSVC EH personality functions");
16361 }
16362
16363 /// When the MSVC runtime transfers control to us, either to an outlined
16364 /// function or when returning to a parent frame after catching an exception, we
16365 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16366 /// Here's the math:
16367 ///   RegNodeBase = EntryEBP - RegNodeSize
16368 ///   ParentFP = RegNodeBase - ParentFrameOffset
16369 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16370 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16371 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16372                                    SDValue EntryEBP) {
16373   MachineFunction &MF = DAG.getMachineFunction();
16374   SDLoc dl;
16375
16376   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16377   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16378
16379   // It's possible that the parent function no longer has a personality function
16380   // if the exceptional code was optimized away, in which case we just return
16381   // the incoming EBP.
16382   if (!Fn->hasPersonalityFn())
16383     return EntryEBP;
16384
16385   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16386   // registration, or the .set_setframe offset.
16387   MCSymbol *OffsetSym =
16388       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16389           GlobalValue::getRealLinkageName(Fn->getName()));
16390   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16391   SDValue ParentFrameOffset =
16392       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16393
16394   // Return EntryEBP + ParentFrameOffset for x64. This adjusts from RSP after
16395   // prologue to RBP in the parent function.
16396   const X86Subtarget &Subtarget =
16397       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16398   if (Subtarget.is64Bit())
16399     return DAG.getNode(ISD::ADD, dl, PtrVT, EntryEBP, ParentFrameOffset);
16400
16401   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16402   // RegNodeBase = EntryEBP - RegNodeSize
16403   // ParentFP = RegNodeBase - ParentFrameOffset
16404   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16405                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16406   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, ParentFrameOffset);
16407 }
16408
16409 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16410                                        SelectionDAG &DAG) {
16411   SDLoc dl(Op);
16412   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16413   MVT VT = Op.getSimpleValueType();
16414   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16415   if (IntrData) {
16416     switch(IntrData->Type) {
16417     case INTR_TYPE_1OP:
16418       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16419     case INTR_TYPE_2OP:
16420       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16421         Op.getOperand(2));
16422     case INTR_TYPE_2OP_IMM8:
16423       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16424                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16425     case INTR_TYPE_3OP:
16426       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16427         Op.getOperand(2), Op.getOperand(3));
16428     case INTR_TYPE_4OP:
16429       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16430         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16431     case INTR_TYPE_1OP_MASK_RM: {
16432       SDValue Src = Op.getOperand(1);
16433       SDValue PassThru = Op.getOperand(2);
16434       SDValue Mask = Op.getOperand(3);
16435       SDValue RoundingMode;
16436       // We allways add rounding mode to the Node.
16437       // If the rounding mode is not specified, we add the
16438       // "current direction" mode.
16439       if (Op.getNumOperands() == 4)
16440         RoundingMode =
16441           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16442       else
16443         RoundingMode = Op.getOperand(4);
16444       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16445       if (IntrWithRoundingModeOpcode != 0)
16446         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16447             X86::STATIC_ROUNDING::CUR_DIRECTION)
16448           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16449                                       dl, Op.getValueType(), Src, RoundingMode),
16450                                       Mask, PassThru, Subtarget, DAG);
16451       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16452                                               RoundingMode),
16453                                   Mask, PassThru, Subtarget, DAG);
16454     }
16455     case INTR_TYPE_1OP_MASK: {
16456       SDValue Src = Op.getOperand(1);
16457       SDValue PassThru = Op.getOperand(2);
16458       SDValue Mask = Op.getOperand(3);
16459       // We add rounding mode to the Node when
16460       //   - RM Opcode is specified and
16461       //   - RM is not "current direction".
16462       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16463       if (IntrWithRoundingModeOpcode != 0) {
16464         SDValue Rnd = Op.getOperand(4);
16465         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16466         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16467           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16468                                       dl, Op.getValueType(),
16469                                       Src, Rnd),
16470                                       Mask, PassThru, Subtarget, DAG);
16471         }
16472       }
16473       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16474                                   Mask, PassThru, Subtarget, DAG);
16475     }
16476     case INTR_TYPE_SCALAR_MASK: {
16477       SDValue Src1 = Op.getOperand(1);
16478       SDValue Src2 = Op.getOperand(2);
16479       SDValue passThru = Op.getOperand(3);
16480       SDValue Mask = Op.getOperand(4);
16481       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16482                                   Mask, passThru, Subtarget, DAG);
16483     }
16484     case INTR_TYPE_SCALAR_MASK_RM: {
16485       SDValue Src1 = Op.getOperand(1);
16486       SDValue Src2 = Op.getOperand(2);
16487       SDValue Src0 = Op.getOperand(3);
16488       SDValue Mask = Op.getOperand(4);
16489       // There are 2 kinds of intrinsics in this group:
16490       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16491       // (2) With rounding mode and sae - 7 operands.
16492       if (Op.getNumOperands() == 6) {
16493         SDValue Sae  = Op.getOperand(5);
16494         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16495         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16496                                                 Sae),
16497                                     Mask, Src0, Subtarget, DAG);
16498       }
16499       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16500       SDValue RoundingMode  = Op.getOperand(5);
16501       SDValue Sae  = Op.getOperand(6);
16502       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16503                                               RoundingMode, Sae),
16504                                   Mask, Src0, Subtarget, DAG);
16505     }
16506     case INTR_TYPE_2OP_MASK:
16507     case INTR_TYPE_2OP_IMM8_MASK: {
16508       SDValue Src1 = Op.getOperand(1);
16509       SDValue Src2 = Op.getOperand(2);
16510       SDValue PassThru = Op.getOperand(3);
16511       SDValue Mask = Op.getOperand(4);
16512
16513       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16514         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16515
16516       // We specify 2 possible opcodes for intrinsics with rounding modes.
16517       // First, we check if the intrinsic may have non-default rounding mode,
16518       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16519       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16520       if (IntrWithRoundingModeOpcode != 0) {
16521         SDValue Rnd = Op.getOperand(5);
16522         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16523         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16524           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16525                                       dl, Op.getValueType(),
16526                                       Src1, Src2, Rnd),
16527                                       Mask, PassThru, Subtarget, DAG);
16528         }
16529       }
16530       // TODO: Intrinsics should have fast-math-flags to propagate.
16531       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16532                                   Mask, PassThru, Subtarget, DAG);
16533     }
16534     case INTR_TYPE_2OP_MASK_RM: {
16535       SDValue Src1 = Op.getOperand(1);
16536       SDValue Src2 = Op.getOperand(2);
16537       SDValue PassThru = Op.getOperand(3);
16538       SDValue Mask = Op.getOperand(4);
16539       // We specify 2 possible modes for intrinsics, with/without rounding
16540       // modes.
16541       // First, we check if the intrinsic have rounding mode (6 operands),
16542       // if not, we set rounding mode to "current".
16543       SDValue Rnd;
16544       if (Op.getNumOperands() == 6)
16545         Rnd = Op.getOperand(5);
16546       else
16547         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16548       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16549                                               Src1, Src2, Rnd),
16550                                   Mask, PassThru, Subtarget, DAG);
16551     }
16552     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16553       SDValue Src1 = Op.getOperand(1);
16554       SDValue Src2 = Op.getOperand(2);
16555       SDValue Src3 = Op.getOperand(3);
16556       SDValue PassThru = Op.getOperand(4);
16557       SDValue Mask = Op.getOperand(5);
16558       SDValue Sae  = Op.getOperand(6);
16559
16560       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16561                                               Src2, Src3, Sae),
16562                                   Mask, PassThru, Subtarget, DAG);
16563     }
16564     case INTR_TYPE_3OP_MASK_RM: {
16565       SDValue Src1 = Op.getOperand(1);
16566       SDValue Src2 = Op.getOperand(2);
16567       SDValue Imm = Op.getOperand(3);
16568       SDValue PassThru = Op.getOperand(4);
16569       SDValue Mask = Op.getOperand(5);
16570       // We specify 2 possible modes for intrinsics, with/without rounding
16571       // modes.
16572       // First, we check if the intrinsic have rounding mode (7 operands),
16573       // if not, we set rounding mode to "current".
16574       SDValue Rnd;
16575       if (Op.getNumOperands() == 7)
16576         Rnd = Op.getOperand(6);
16577       else
16578         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16579       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16580         Src1, Src2, Imm, Rnd),
16581         Mask, PassThru, Subtarget, DAG);
16582     }
16583     case INTR_TYPE_3OP_IMM8_MASK:
16584     case INTR_TYPE_3OP_MASK:
16585     case INSERT_SUBVEC: {
16586       SDValue Src1 = Op.getOperand(1);
16587       SDValue Src2 = Op.getOperand(2);
16588       SDValue Src3 = Op.getOperand(3);
16589       SDValue PassThru = Op.getOperand(4);
16590       SDValue Mask = Op.getOperand(5);
16591
16592       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16593         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16594       else if (IntrData->Type == INSERT_SUBVEC) {
16595         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16596         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16597         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16598         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16599         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16600       }
16601
16602       // We specify 2 possible opcodes for intrinsics with rounding modes.
16603       // First, we check if the intrinsic may have non-default rounding mode,
16604       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16605       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16606       if (IntrWithRoundingModeOpcode != 0) {
16607         SDValue Rnd = Op.getOperand(6);
16608         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16609         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16610           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16611                                       dl, Op.getValueType(),
16612                                       Src1, Src2, Src3, Rnd),
16613                                       Mask, PassThru, Subtarget, DAG);
16614         }
16615       }
16616       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16617                                               Src1, Src2, Src3),
16618                                   Mask, PassThru, Subtarget, DAG);
16619     }
16620     case VPERM_3OP_MASKZ:
16621     case VPERM_3OP_MASK:{
16622       // Src2 is the PassThru
16623       SDValue Src1 = Op.getOperand(1);
16624       SDValue Src2 = Op.getOperand(2);
16625       SDValue Src3 = Op.getOperand(3);
16626       SDValue Mask = Op.getOperand(4);
16627       MVT VT = Op.getSimpleValueType();
16628       SDValue PassThru = SDValue();
16629
16630       // set PassThru element
16631       if (IntrData->Type == VPERM_3OP_MASKZ)
16632         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16633       else
16634         PassThru = DAG.getBitcast(VT, Src2);
16635
16636       // Swap Src1 and Src2 in the node creation
16637       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16638                                               dl, Op.getValueType(),
16639                                               Src2, Src1, Src3),
16640                                   Mask, PassThru, Subtarget, DAG);
16641     }
16642     case FMA_OP_MASK3:
16643     case FMA_OP_MASKZ:
16644     case FMA_OP_MASK: {
16645       SDValue Src1 = Op.getOperand(1);
16646       SDValue Src2 = Op.getOperand(2);
16647       SDValue Src3 = Op.getOperand(3);
16648       SDValue Mask = Op.getOperand(4);
16649       MVT VT = Op.getSimpleValueType();
16650       SDValue PassThru = SDValue();
16651
16652       // set PassThru element
16653       if (IntrData->Type == FMA_OP_MASKZ)
16654         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16655       else if (IntrData->Type == FMA_OP_MASK3)
16656         PassThru = Src3;
16657       else
16658         PassThru = Src1;
16659
16660       // We specify 2 possible opcodes for intrinsics with rounding modes.
16661       // First, we check if the intrinsic may have non-default rounding mode,
16662       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16663       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16664       if (IntrWithRoundingModeOpcode != 0) {
16665         SDValue Rnd = Op.getOperand(5);
16666         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16667             X86::STATIC_ROUNDING::CUR_DIRECTION)
16668           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16669                                                   dl, Op.getValueType(),
16670                                                   Src1, Src2, Src3, Rnd),
16671                                       Mask, PassThru, Subtarget, DAG);
16672       }
16673       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16674                                               dl, Op.getValueType(),
16675                                               Src1, Src2, Src3),
16676                                   Mask, PassThru, Subtarget, DAG);
16677     }
16678     case TERLOG_OP_MASK:
16679     case TERLOG_OP_MASKZ: {
16680       SDValue Src1 = Op.getOperand(1);
16681       SDValue Src2 = Op.getOperand(2);
16682       SDValue Src3 = Op.getOperand(3);
16683       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16684       SDValue Mask = Op.getOperand(5);
16685       MVT VT = Op.getSimpleValueType();
16686       SDValue PassThru = Src1;
16687       // Set PassThru element.
16688       if (IntrData->Type == TERLOG_OP_MASKZ)
16689         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16690
16691       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16692                                               Src1, Src2, Src3, Src4),
16693                                   Mask, PassThru, Subtarget, DAG);
16694     }
16695     case FPCLASS: {
16696       // FPclass intrinsics with mask
16697        SDValue Src1 = Op.getOperand(1);
16698        MVT VT = Src1.getSimpleValueType();
16699        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16700        SDValue Imm = Op.getOperand(2);
16701        SDValue Mask = Op.getOperand(3);
16702        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16703                                      Mask.getSimpleValueType().getSizeInBits());
16704        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16705        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16706                                                  DAG.getTargetConstant(0, dl, MaskVT),
16707                                                  Subtarget, DAG);
16708        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16709                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16710                                  DAG.getIntPtrConstant(0, dl));
16711        return DAG.getBitcast(Op.getValueType(), Res);
16712     }
16713     case FPCLASSS: {
16714       SDValue Src1 = Op.getOperand(1);
16715       SDValue Imm = Op.getOperand(2);
16716       SDValue Mask = Op.getOperand(3);
16717       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16718       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16719         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16720       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16721     }
16722     case CMP_MASK:
16723     case CMP_MASK_CC: {
16724       // Comparison intrinsics with masks.
16725       // Example of transformation:
16726       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16727       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16728       // (i8 (bitcast
16729       //   (v8i1 (insert_subvector undef,
16730       //           (v2i1 (and (PCMPEQM %a, %b),
16731       //                      (extract_subvector
16732       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16733       MVT VT = Op.getOperand(1).getSimpleValueType();
16734       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16735       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16736       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16737                                        Mask.getSimpleValueType().getSizeInBits());
16738       SDValue Cmp;
16739       if (IntrData->Type == CMP_MASK_CC) {
16740         SDValue CC = Op.getOperand(3);
16741         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16742         // We specify 2 possible opcodes for intrinsics with rounding modes.
16743         // First, we check if the intrinsic may have non-default rounding mode,
16744         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16745         if (IntrData->Opc1 != 0) {
16746           SDValue Rnd = Op.getOperand(5);
16747           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16748               X86::STATIC_ROUNDING::CUR_DIRECTION)
16749             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16750                               Op.getOperand(2), CC, Rnd);
16751         }
16752         //default rounding mode
16753         if(!Cmp.getNode())
16754             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16755                               Op.getOperand(2), CC);
16756
16757       } else {
16758         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16759         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16760                           Op.getOperand(2));
16761       }
16762       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16763                                              DAG.getTargetConstant(0, dl,
16764                                                                    MaskVT),
16765                                              Subtarget, DAG);
16766       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16767                                 DAG.getUNDEF(BitcastVT), CmpMask,
16768                                 DAG.getIntPtrConstant(0, dl));
16769       return DAG.getBitcast(Op.getValueType(), Res);
16770     }
16771     case CMP_MASK_SCALAR_CC: {
16772       SDValue Src1 = Op.getOperand(1);
16773       SDValue Src2 = Op.getOperand(2);
16774       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16775       SDValue Mask = Op.getOperand(4);
16776
16777       SDValue Cmp;
16778       if (IntrData->Opc1 != 0) {
16779         SDValue Rnd = Op.getOperand(5);
16780         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16781             X86::STATIC_ROUNDING::CUR_DIRECTION)
16782           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16783       }
16784       //default rounding mode
16785       if(!Cmp.getNode())
16786         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16787
16788       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16789                                              DAG.getTargetConstant(0, dl,
16790                                                                    MVT::i1),
16791                                              Subtarget, DAG);
16792
16793       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16794                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16795                          DAG.getValueType(MVT::i1));
16796     }
16797     case COMI: { // Comparison intrinsics
16798       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16799       SDValue LHS = Op.getOperand(1);
16800       SDValue RHS = Op.getOperand(2);
16801       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16802       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16803       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16804       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16805                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16806       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16807     }
16808     case COMI_RM: { // Comparison intrinsics with Sae
16809       SDValue LHS = Op.getOperand(1);
16810       SDValue RHS = Op.getOperand(2);
16811       SDValue CC = Op.getOperand(3);
16812       SDValue Sae = Op.getOperand(4);
16813       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16814       // choose between ordered and unordered (comi/ucomi)
16815       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16816       SDValue Cond;
16817       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16818                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16819         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16820       else
16821         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16822       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16823         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16824       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16825     }
16826     case VSHIFT:
16827       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16828                                  Op.getOperand(1), Op.getOperand(2), DAG);
16829     case VSHIFT_MASK:
16830       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16831                                                       Op.getSimpleValueType(),
16832                                                       Op.getOperand(1),
16833                                                       Op.getOperand(2), DAG),
16834                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16835                                   DAG);
16836     case COMPRESS_EXPAND_IN_REG: {
16837       SDValue Mask = Op.getOperand(3);
16838       SDValue DataToCompress = Op.getOperand(1);
16839       SDValue PassThru = Op.getOperand(2);
16840       if (isAllOnesConstant(Mask)) // return data as is
16841         return Op.getOperand(1);
16842
16843       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16844                                               DataToCompress),
16845                                   Mask, PassThru, Subtarget, DAG);
16846     }
16847     case BROADCASTM: {
16848       SDValue Mask = Op.getOperand(1);
16849       MVT MaskVT = MVT::getVectorVT(MVT::i1,
16850                                     Mask.getSimpleValueType().getSizeInBits());
16851       Mask = DAG.getBitcast(MaskVT, Mask);
16852       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16853     }
16854     case BLEND: {
16855       SDValue Mask = Op.getOperand(3);
16856       MVT VT = Op.getSimpleValueType();
16857       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16858       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16859       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16860                          Op.getOperand(2));
16861     }
16862     case KUNPCK: {
16863       MVT VT = Op.getSimpleValueType();
16864       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits()/2);
16865
16866       SDValue Src1 = getMaskNode(Op.getOperand(1), MaskVT, Subtarget, DAG, dl);
16867       SDValue Src2 = getMaskNode(Op.getOperand(2), MaskVT, Subtarget, DAG, dl);
16868       // Arguments should be swapped.
16869       SDValue Res = DAG.getNode(IntrData->Opc0, dl,
16870                                 MVT::getVectorVT(MVT::i1, VT.getSizeInBits()),
16871                                 Src2, Src1);
16872       return DAG.getBitcast(VT, Res);
16873     }
16874     case CONVERT_TO_MASK: {
16875       MVT SrcVT = Op.getOperand(1).getSimpleValueType();
16876       MVT MaskVT = MVT::getVectorVT(MVT::i1, SrcVT.getVectorNumElements());
16877       MVT BitcastVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits());
16878
16879       SDValue CvtMask = DAG.getNode(IntrData->Opc0, dl, MaskVT,
16880                                     Op.getOperand(1));
16881       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16882                                 DAG.getUNDEF(BitcastVT), CvtMask,
16883                                 DAG.getIntPtrConstant(0, dl));
16884       return DAG.getBitcast(Op.getValueType(), Res);
16885     }
16886     case CONVERT_MASK_TO_VEC: {
16887       SDValue Mask = Op.getOperand(1);
16888       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16889       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16890       return DAG.getNode(IntrData->Opc0, dl, VT, VMask);
16891     }
16892     case BRCST_SUBVEC_TO_VEC: {
16893       SDValue Src = Op.getOperand(1);
16894       SDValue Passthru = Op.getOperand(2);
16895       SDValue Mask = Op.getOperand(3);
16896       EVT resVT = Passthru.getValueType();
16897       SDValue subVec = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, resVT,
16898                                        DAG.getUNDEF(resVT), Src,
16899                                        DAG.getIntPtrConstant(0, dl));
16900       SDValue immVal;
16901       if (Src.getSimpleValueType().is256BitVector() && resVT.is512BitVector())
16902         immVal = DAG.getConstant(0x44, dl, MVT::i8);
16903       else
16904         immVal = DAG.getConstant(0, dl, MVT::i8);
16905       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16906                                               subVec, subVec, immVal),
16907                                   Mask, Passthru, Subtarget, DAG);
16908     }
16909     default:
16910       break;
16911     }
16912   }
16913
16914   switch (IntNo) {
16915   default: return SDValue();    // Don't custom lower most intrinsics.
16916
16917   case Intrinsic::x86_avx2_permd:
16918   case Intrinsic::x86_avx2_permps:
16919     // Operands intentionally swapped. Mask is last operand to intrinsic,
16920     // but second operand for node/instruction.
16921     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16922                        Op.getOperand(2), Op.getOperand(1));
16923
16924   // ptest and testp intrinsics. The intrinsic these come from are designed to
16925   // return an integer value, not just an instruction so lower it to the ptest
16926   // or testp pattern and a setcc for the result.
16927   case Intrinsic::x86_sse41_ptestz:
16928   case Intrinsic::x86_sse41_ptestc:
16929   case Intrinsic::x86_sse41_ptestnzc:
16930   case Intrinsic::x86_avx_ptestz_256:
16931   case Intrinsic::x86_avx_ptestc_256:
16932   case Intrinsic::x86_avx_ptestnzc_256:
16933   case Intrinsic::x86_avx_vtestz_ps:
16934   case Intrinsic::x86_avx_vtestc_ps:
16935   case Intrinsic::x86_avx_vtestnzc_ps:
16936   case Intrinsic::x86_avx_vtestz_pd:
16937   case Intrinsic::x86_avx_vtestc_pd:
16938   case Intrinsic::x86_avx_vtestnzc_pd:
16939   case Intrinsic::x86_avx_vtestz_ps_256:
16940   case Intrinsic::x86_avx_vtestc_ps_256:
16941   case Intrinsic::x86_avx_vtestnzc_ps_256:
16942   case Intrinsic::x86_avx_vtestz_pd_256:
16943   case Intrinsic::x86_avx_vtestc_pd_256:
16944   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16945     bool IsTestPacked = false;
16946     unsigned X86CC;
16947     switch (IntNo) {
16948     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16949     case Intrinsic::x86_avx_vtestz_ps:
16950     case Intrinsic::x86_avx_vtestz_pd:
16951     case Intrinsic::x86_avx_vtestz_ps_256:
16952     case Intrinsic::x86_avx_vtestz_pd_256:
16953       IsTestPacked = true; // Fallthrough
16954     case Intrinsic::x86_sse41_ptestz:
16955     case Intrinsic::x86_avx_ptestz_256:
16956       // ZF = 1
16957       X86CC = X86::COND_E;
16958       break;
16959     case Intrinsic::x86_avx_vtestc_ps:
16960     case Intrinsic::x86_avx_vtestc_pd:
16961     case Intrinsic::x86_avx_vtestc_ps_256:
16962     case Intrinsic::x86_avx_vtestc_pd_256:
16963       IsTestPacked = true; // Fallthrough
16964     case Intrinsic::x86_sse41_ptestc:
16965     case Intrinsic::x86_avx_ptestc_256:
16966       // CF = 1
16967       X86CC = X86::COND_B;
16968       break;
16969     case Intrinsic::x86_avx_vtestnzc_ps:
16970     case Intrinsic::x86_avx_vtestnzc_pd:
16971     case Intrinsic::x86_avx_vtestnzc_ps_256:
16972     case Intrinsic::x86_avx_vtestnzc_pd_256:
16973       IsTestPacked = true; // Fallthrough
16974     case Intrinsic::x86_sse41_ptestnzc:
16975     case Intrinsic::x86_avx_ptestnzc_256:
16976       // ZF and CF = 0
16977       X86CC = X86::COND_A;
16978       break;
16979     }
16980
16981     SDValue LHS = Op.getOperand(1);
16982     SDValue RHS = Op.getOperand(2);
16983     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16984     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16985     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16986     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16987     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16988   }
16989   case Intrinsic::x86_avx512_kortestz_w:
16990   case Intrinsic::x86_avx512_kortestc_w: {
16991     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16992     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16993     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16994     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16995     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16996     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16997     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16998   }
16999
17000   case Intrinsic::x86_sse42_pcmpistria128:
17001   case Intrinsic::x86_sse42_pcmpestria128:
17002   case Intrinsic::x86_sse42_pcmpistric128:
17003   case Intrinsic::x86_sse42_pcmpestric128:
17004   case Intrinsic::x86_sse42_pcmpistrio128:
17005   case Intrinsic::x86_sse42_pcmpestrio128:
17006   case Intrinsic::x86_sse42_pcmpistris128:
17007   case Intrinsic::x86_sse42_pcmpestris128:
17008   case Intrinsic::x86_sse42_pcmpistriz128:
17009   case Intrinsic::x86_sse42_pcmpestriz128: {
17010     unsigned Opcode;
17011     unsigned X86CC;
17012     switch (IntNo) {
17013     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
17014     case Intrinsic::x86_sse42_pcmpistria128:
17015       Opcode = X86ISD::PCMPISTRI;
17016       X86CC = X86::COND_A;
17017       break;
17018     case Intrinsic::x86_sse42_pcmpestria128:
17019       Opcode = X86ISD::PCMPESTRI;
17020       X86CC = X86::COND_A;
17021       break;
17022     case Intrinsic::x86_sse42_pcmpistric128:
17023       Opcode = X86ISD::PCMPISTRI;
17024       X86CC = X86::COND_B;
17025       break;
17026     case Intrinsic::x86_sse42_pcmpestric128:
17027       Opcode = X86ISD::PCMPESTRI;
17028       X86CC = X86::COND_B;
17029       break;
17030     case Intrinsic::x86_sse42_pcmpistrio128:
17031       Opcode = X86ISD::PCMPISTRI;
17032       X86CC = X86::COND_O;
17033       break;
17034     case Intrinsic::x86_sse42_pcmpestrio128:
17035       Opcode = X86ISD::PCMPESTRI;
17036       X86CC = X86::COND_O;
17037       break;
17038     case Intrinsic::x86_sse42_pcmpistris128:
17039       Opcode = X86ISD::PCMPISTRI;
17040       X86CC = X86::COND_S;
17041       break;
17042     case Intrinsic::x86_sse42_pcmpestris128:
17043       Opcode = X86ISD::PCMPESTRI;
17044       X86CC = X86::COND_S;
17045       break;
17046     case Intrinsic::x86_sse42_pcmpistriz128:
17047       Opcode = X86ISD::PCMPISTRI;
17048       X86CC = X86::COND_E;
17049       break;
17050     case Intrinsic::x86_sse42_pcmpestriz128:
17051       Opcode = X86ISD::PCMPESTRI;
17052       X86CC = X86::COND_E;
17053       break;
17054     }
17055     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17056     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17057     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
17058     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17059                                 DAG.getConstant(X86CC, dl, MVT::i8),
17060                                 SDValue(PCMP.getNode(), 1));
17061     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17062   }
17063
17064   case Intrinsic::x86_sse42_pcmpistri128:
17065   case Intrinsic::x86_sse42_pcmpestri128: {
17066     unsigned Opcode;
17067     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
17068       Opcode = X86ISD::PCMPISTRI;
17069     else
17070       Opcode = X86ISD::PCMPESTRI;
17071
17072     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17073     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17074     return DAG.getNode(Opcode, dl, VTs, NewOps);
17075   }
17076
17077   case Intrinsic::x86_seh_lsda: {
17078     // Compute the symbol for the LSDA. We know it'll get emitted later.
17079     MachineFunction &MF = DAG.getMachineFunction();
17080     SDValue Op1 = Op.getOperand(1);
17081     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
17082     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
17083         GlobalValue::getRealLinkageName(Fn->getName()));
17084
17085     // Generate a simple absolute symbol reference. This intrinsic is only
17086     // supported on 32-bit Windows, which isn't PIC.
17087     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
17088     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
17089   }
17090
17091   case Intrinsic::x86_seh_recoverfp: {
17092     SDValue FnOp = Op.getOperand(1);
17093     SDValue IncomingFPOp = Op.getOperand(2);
17094     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
17095     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
17096     if (!Fn)
17097       report_fatal_error(
17098           "llvm.x86.seh.recoverfp must take a function as the first argument");
17099     return recoverFramePointer(DAG, Fn, IncomingFPOp);
17100   }
17101
17102   case Intrinsic::localaddress: {
17103     // Returns one of the stack, base, or frame pointer registers, depending on
17104     // which is used to reference local variables.
17105     MachineFunction &MF = DAG.getMachineFunction();
17106     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17107     unsigned Reg;
17108     if (RegInfo->hasBasePointer(MF))
17109       Reg = RegInfo->getBaseRegister();
17110     else // This function handles the SP or FP case.
17111       Reg = RegInfo->getPtrSizedFrameRegister(MF);
17112     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
17113   }
17114   }
17115 }
17116
17117 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17118                               SDValue Src, SDValue Mask, SDValue Base,
17119                               SDValue Index, SDValue ScaleOp, SDValue Chain,
17120                               const X86Subtarget * Subtarget) {
17121   SDLoc dl(Op);
17122   auto *C = cast<ConstantSDNode>(ScaleOp);
17123   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17124   MVT MaskVT = MVT::getVectorVT(MVT::i1,
17125                              Index.getSimpleValueType().getVectorNumElements());
17126   SDValue MaskInReg;
17127   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17128   if (MaskC)
17129     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17130   else {
17131     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17132                                      Mask.getSimpleValueType().getSizeInBits());
17133
17134     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17135     // are extracted by EXTRACT_SUBVECTOR.
17136     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17137                             DAG.getBitcast(BitcastVT, Mask),
17138                             DAG.getIntPtrConstant(0, dl));
17139   }
17140   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
17141   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17142   SDValue Segment = DAG.getRegister(0, MVT::i32);
17143   if (Src.getOpcode() == ISD::UNDEF)
17144     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
17145   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17146   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17147   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
17148   return DAG.getMergeValues(RetOps, dl);
17149 }
17150
17151 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17152                                SDValue Src, SDValue Mask, SDValue Base,
17153                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
17154   SDLoc dl(Op);
17155   auto *C = cast<ConstantSDNode>(ScaleOp);
17156   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17157   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17158   SDValue Segment = DAG.getRegister(0, MVT::i32);
17159   MVT MaskVT = MVT::getVectorVT(MVT::i1,
17160                              Index.getSimpleValueType().getVectorNumElements());
17161   SDValue MaskInReg;
17162   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17163   if (MaskC)
17164     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17165   else {
17166     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17167                                      Mask.getSimpleValueType().getSizeInBits());
17168
17169     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17170     // are extracted by EXTRACT_SUBVECTOR.
17171     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17172                             DAG.getBitcast(BitcastVT, Mask),
17173                             DAG.getIntPtrConstant(0, dl));
17174   }
17175   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
17176   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
17177   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17178   return SDValue(Res, 1);
17179 }
17180
17181 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17182                                SDValue Mask, SDValue Base, SDValue Index,
17183                                SDValue ScaleOp, SDValue Chain) {
17184   SDLoc dl(Op);
17185   auto *C = cast<ConstantSDNode>(ScaleOp);
17186   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17187   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17188   SDValue Segment = DAG.getRegister(0, MVT::i32);
17189   MVT MaskVT =
17190     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
17191   SDValue MaskInReg;
17192   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17193   if (MaskC)
17194     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17195   else
17196     MaskInReg = DAG.getBitcast(MaskVT, Mask);
17197   //SDVTList VTs = DAG.getVTList(MVT::Other);
17198   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17199   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
17200   return SDValue(Res, 0);
17201 }
17202
17203 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
17204 // read performance monitor counters (x86_rdpmc).
17205 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
17206                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17207                               SmallVectorImpl<SDValue> &Results) {
17208   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17209   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17210   SDValue LO, HI;
17211
17212   // The ECX register is used to select the index of the performance counter
17213   // to read.
17214   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
17215                                    N->getOperand(2));
17216   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
17217
17218   // Reads the content of a 64-bit performance counter and returns it in the
17219   // registers EDX:EAX.
17220   if (Subtarget->is64Bit()) {
17221     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17222     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17223                             LO.getValue(2));
17224   } else {
17225     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17226     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17227                             LO.getValue(2));
17228   }
17229   Chain = HI.getValue(1);
17230
17231   if (Subtarget->is64Bit()) {
17232     // The EAX register is loaded with the low-order 32 bits. The EDX register
17233     // is loaded with the supported high-order bits of the counter.
17234     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17235                               DAG.getConstant(32, DL, MVT::i8));
17236     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17237     Results.push_back(Chain);
17238     return;
17239   }
17240
17241   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17242   SDValue Ops[] = { LO, HI };
17243   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17244   Results.push_back(Pair);
17245   Results.push_back(Chain);
17246 }
17247
17248 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
17249 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
17250 // also used to custom lower READCYCLECOUNTER nodes.
17251 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
17252                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17253                               SmallVectorImpl<SDValue> &Results) {
17254   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17255   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
17256   SDValue LO, HI;
17257
17258   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
17259   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
17260   // and the EAX register is loaded with the low-order 32 bits.
17261   if (Subtarget->is64Bit()) {
17262     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17263     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17264                             LO.getValue(2));
17265   } else {
17266     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17267     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17268                             LO.getValue(2));
17269   }
17270   SDValue Chain = HI.getValue(1);
17271
17272   if (Opcode == X86ISD::RDTSCP_DAG) {
17273     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17274
17275     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17276     // the ECX register. Add 'ecx' explicitly to the chain.
17277     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17278                                      HI.getValue(2));
17279     // Explicitly store the content of ECX at the location passed in input
17280     // to the 'rdtscp' intrinsic.
17281     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17282                          MachinePointerInfo(), false, false, 0);
17283   }
17284
17285   if (Subtarget->is64Bit()) {
17286     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17287     // the EAX register is loaded with the low-order 32 bits.
17288     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17289                               DAG.getConstant(32, DL, MVT::i8));
17290     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17291     Results.push_back(Chain);
17292     return;
17293   }
17294
17295   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17296   SDValue Ops[] = { LO, HI };
17297   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17298   Results.push_back(Pair);
17299   Results.push_back(Chain);
17300 }
17301
17302 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17303                                      SelectionDAG &DAG) {
17304   SmallVector<SDValue, 2> Results;
17305   SDLoc DL(Op);
17306   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17307                           Results);
17308   return DAG.getMergeValues(Results, DL);
17309 }
17310
17311 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17312   MachineFunction &MF = DAG.getMachineFunction();
17313   SDValue Chain = Op.getOperand(0);
17314   SDValue RegNode = Op.getOperand(2);
17315   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17316   if (!EHInfo)
17317     report_fatal_error("EH registrations only live in functions using WinEH");
17318
17319   // Cast the operand to an alloca, and remember the frame index.
17320   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17321   if (!FINode)
17322     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17323   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17324
17325   // Return the chain operand without making any DAG nodes.
17326   return Chain;
17327 }
17328
17329 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17330 /// return truncate Store/MaskedStore Node
17331 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17332                                                SelectionDAG &DAG,
17333                                                MVT ElementType) {
17334   SDLoc dl(Op);
17335   SDValue Mask = Op.getOperand(4);
17336   SDValue DataToTruncate = Op.getOperand(3);
17337   SDValue Addr = Op.getOperand(2);
17338   SDValue Chain = Op.getOperand(0);
17339
17340   MVT VT  = DataToTruncate.getSimpleValueType();
17341   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17342
17343   if (isAllOnesConstant(Mask)) // return just a truncate store
17344     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17345                              MachinePointerInfo(), SVT, false, false,
17346                              SVT.getScalarSizeInBits()/8);
17347
17348   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17349   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17350                                    Mask.getSimpleValueType().getSizeInBits());
17351   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17352   // are extracted by EXTRACT_SUBVECTOR.
17353   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17354                               DAG.getBitcast(BitcastVT, Mask),
17355                               DAG.getIntPtrConstant(0, dl));
17356
17357   MachineMemOperand *MMO = DAG.getMachineFunction().
17358     getMachineMemOperand(MachinePointerInfo(),
17359                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17360                          SVT.getScalarSizeInBits()/8);
17361
17362   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17363                             VMask, SVT, MMO, true);
17364 }
17365
17366 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17367                                       SelectionDAG &DAG) {
17368   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17369
17370   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17371   if (!IntrData) {
17372     if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17373       return MarkEHRegistrationNode(Op, DAG);
17374     return SDValue();
17375   }
17376
17377   SDLoc dl(Op);
17378   switch(IntrData->Type) {
17379   default: llvm_unreachable("Unknown Intrinsic Type");
17380   case RDSEED:
17381   case RDRAND: {
17382     // Emit the node with the right value type.
17383     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17384     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17385
17386     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17387     // Otherwise return the value from Rand, which is always 0, casted to i32.
17388     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17389                       DAG.getConstant(1, dl, Op->getValueType(1)),
17390                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17391                       SDValue(Result.getNode(), 1) };
17392     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17393                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17394                                   Ops);
17395
17396     // Return { result, isValid, chain }.
17397     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17398                        SDValue(Result.getNode(), 2));
17399   }
17400   case GATHER: {
17401   //gather(v1, mask, index, base, scale);
17402     SDValue Chain = Op.getOperand(0);
17403     SDValue Src   = Op.getOperand(2);
17404     SDValue Base  = Op.getOperand(3);
17405     SDValue Index = Op.getOperand(4);
17406     SDValue Mask  = Op.getOperand(5);
17407     SDValue Scale = Op.getOperand(6);
17408     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17409                          Chain, Subtarget);
17410   }
17411   case SCATTER: {
17412   //scatter(base, mask, index, v1, scale);
17413     SDValue Chain = Op.getOperand(0);
17414     SDValue Base  = Op.getOperand(2);
17415     SDValue Mask  = Op.getOperand(3);
17416     SDValue Index = Op.getOperand(4);
17417     SDValue Src   = Op.getOperand(5);
17418     SDValue Scale = Op.getOperand(6);
17419     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17420                           Scale, Chain);
17421   }
17422   case PREFETCH: {
17423     SDValue Hint = Op.getOperand(6);
17424     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17425     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17426     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17427     SDValue Chain = Op.getOperand(0);
17428     SDValue Mask  = Op.getOperand(2);
17429     SDValue Index = Op.getOperand(3);
17430     SDValue Base  = Op.getOperand(4);
17431     SDValue Scale = Op.getOperand(5);
17432     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17433   }
17434   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17435   case RDTSC: {
17436     SmallVector<SDValue, 2> Results;
17437     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17438                             Results);
17439     return DAG.getMergeValues(Results, dl);
17440   }
17441   // Read Performance Monitoring Counters.
17442   case RDPMC: {
17443     SmallVector<SDValue, 2> Results;
17444     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17445     return DAG.getMergeValues(Results, dl);
17446   }
17447   // XTEST intrinsics.
17448   case XTEST: {
17449     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17450     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17451     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17452                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17453                                 InTrans);
17454     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17455     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17456                        Ret, SDValue(InTrans.getNode(), 1));
17457   }
17458   // ADC/ADCX/SBB
17459   case ADX: {
17460     SmallVector<SDValue, 2> Results;
17461     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17462     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17463     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17464                                 DAG.getConstant(-1, dl, MVT::i8));
17465     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17466                               Op.getOperand(4), GenCF.getValue(1));
17467     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17468                                  Op.getOperand(5), MachinePointerInfo(),
17469                                  false, false, 0);
17470     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17471                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17472                                 Res.getValue(1));
17473     Results.push_back(SetCC);
17474     Results.push_back(Store);
17475     return DAG.getMergeValues(Results, dl);
17476   }
17477   case COMPRESS_TO_MEM: {
17478     SDLoc dl(Op);
17479     SDValue Mask = Op.getOperand(4);
17480     SDValue DataToCompress = Op.getOperand(3);
17481     SDValue Addr = Op.getOperand(2);
17482     SDValue Chain = Op.getOperand(0);
17483
17484     MVT VT = DataToCompress.getSimpleValueType();
17485     if (isAllOnesConstant(Mask)) // return just a store
17486       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17487                           MachinePointerInfo(), false, false,
17488                           VT.getScalarSizeInBits()/8);
17489
17490     SDValue Compressed =
17491       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17492                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17493     return DAG.getStore(Chain, dl, Compressed, Addr,
17494                         MachinePointerInfo(), false, false,
17495                         VT.getScalarSizeInBits()/8);
17496   }
17497   case TRUNCATE_TO_MEM_VI8:
17498     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17499   case TRUNCATE_TO_MEM_VI16:
17500     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17501   case TRUNCATE_TO_MEM_VI32:
17502     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17503   case EXPAND_FROM_MEM: {
17504     SDLoc dl(Op);
17505     SDValue Mask = Op.getOperand(4);
17506     SDValue PassThru = Op.getOperand(3);
17507     SDValue Addr = Op.getOperand(2);
17508     SDValue Chain = Op.getOperand(0);
17509     MVT VT = Op.getSimpleValueType();
17510
17511     if (isAllOnesConstant(Mask)) // return just a load
17512       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17513                          false, VT.getScalarSizeInBits()/8);
17514
17515     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17516                                        false, false, false,
17517                                        VT.getScalarSizeInBits()/8);
17518
17519     SDValue Results[] = {
17520       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17521                            Mask, PassThru, Subtarget, DAG), Chain};
17522     return DAG.getMergeValues(Results, dl);
17523   }
17524   }
17525 }
17526
17527 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17528                                            SelectionDAG &DAG) const {
17529   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17530   MFI->setReturnAddressIsTaken(true);
17531
17532   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17533     return SDValue();
17534
17535   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17536   SDLoc dl(Op);
17537   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17538
17539   if (Depth > 0) {
17540     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17541     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17542     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17543     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17544                        DAG.getNode(ISD::ADD, dl, PtrVT,
17545                                    FrameAddr, Offset),
17546                        MachinePointerInfo(), false, false, false, 0);
17547   }
17548
17549   // Just load the return address.
17550   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17551   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17552                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17553 }
17554
17555 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17556   MachineFunction &MF = DAG.getMachineFunction();
17557   MachineFrameInfo *MFI = MF.getFrameInfo();
17558   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17559   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17560   EVT VT = Op.getValueType();
17561
17562   MFI->setFrameAddressIsTaken(true);
17563
17564   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17565     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17566     // is not possible to crawl up the stack without looking at the unwind codes
17567     // simultaneously.
17568     int FrameAddrIndex = FuncInfo->getFAIndex();
17569     if (!FrameAddrIndex) {
17570       // Set up a frame object for the return address.
17571       unsigned SlotSize = RegInfo->getSlotSize();
17572       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17573           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17574       FuncInfo->setFAIndex(FrameAddrIndex);
17575     }
17576     return DAG.getFrameIndex(FrameAddrIndex, VT);
17577   }
17578
17579   unsigned FrameReg =
17580       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17581   SDLoc dl(Op);  // FIXME probably not meaningful
17582   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17583   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17584           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17585          "Invalid Frame Register!");
17586   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17587   while (Depth--)
17588     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17589                             MachinePointerInfo(),
17590                             false, false, false, 0);
17591   return FrameAddr;
17592 }
17593
17594 // FIXME? Maybe this could be a TableGen attribute on some registers and
17595 // this table could be generated automatically from RegInfo.
17596 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17597                                               SelectionDAG &DAG) const {
17598   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17599   const MachineFunction &MF = DAG.getMachineFunction();
17600
17601   unsigned Reg = StringSwitch<unsigned>(RegName)
17602                        .Case("esp", X86::ESP)
17603                        .Case("rsp", X86::RSP)
17604                        .Case("ebp", X86::EBP)
17605                        .Case("rbp", X86::RBP)
17606                        .Default(0);
17607
17608   if (Reg == X86::EBP || Reg == X86::RBP) {
17609     if (!TFI.hasFP(MF))
17610       report_fatal_error("register " + StringRef(RegName) +
17611                          " is allocatable: function has no frame pointer");
17612 #ifndef NDEBUG
17613     else {
17614       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17615       unsigned FrameReg =
17616           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17617       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17618              "Invalid Frame Register!");
17619     }
17620 #endif
17621   }
17622
17623   if (Reg)
17624     return Reg;
17625
17626   report_fatal_error("Invalid register name global variable");
17627 }
17628
17629 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17630                                                      SelectionDAG &DAG) const {
17631   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17632   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17633 }
17634
17635 unsigned X86TargetLowering::getExceptionPointerRegister(
17636     const Constant *PersonalityFn) const {
17637   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17638     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17639
17640   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17641 }
17642
17643 unsigned X86TargetLowering::getExceptionSelectorRegister(
17644     const Constant *PersonalityFn) const {
17645   // Funclet personalities don't use selectors (the runtime does the selection).
17646   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17647   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17648 }
17649
17650 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17651   SDValue Chain     = Op.getOperand(0);
17652   SDValue Offset    = Op.getOperand(1);
17653   SDValue Handler   = Op.getOperand(2);
17654   SDLoc dl      (Op);
17655
17656   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17657   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17658   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17659   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17660           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17661          "Invalid Frame Register!");
17662   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17663   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17664
17665   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17666                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17667                                                        dl));
17668   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17669   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17670                        false, false, 0);
17671   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17672
17673   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17674                      DAG.getRegister(StoreAddrReg, PtrVT));
17675 }
17676
17677 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17678                                                SelectionDAG &DAG) const {
17679   SDLoc DL(Op);
17680   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17681                      DAG.getVTList(MVT::i32, MVT::Other),
17682                      Op.getOperand(0), Op.getOperand(1));
17683 }
17684
17685 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17686                                                 SelectionDAG &DAG) const {
17687   SDLoc DL(Op);
17688   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17689                      Op.getOperand(0), Op.getOperand(1));
17690 }
17691
17692 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17693   return Op.getOperand(0);
17694 }
17695
17696 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17697                                                 SelectionDAG &DAG) const {
17698   SDValue Root = Op.getOperand(0);
17699   SDValue Trmp = Op.getOperand(1); // trampoline
17700   SDValue FPtr = Op.getOperand(2); // nested function
17701   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17702   SDLoc dl (Op);
17703
17704   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17705   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17706
17707   if (Subtarget->is64Bit()) {
17708     SDValue OutChains[6];
17709
17710     // Large code-model.
17711     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17712     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17713
17714     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17715     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17716
17717     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17718
17719     // Load the pointer to the nested function into R11.
17720     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17721     SDValue Addr = Trmp;
17722     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17723                                 Addr, MachinePointerInfo(TrmpAddr),
17724                                 false, false, 0);
17725
17726     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17727                        DAG.getConstant(2, dl, MVT::i64));
17728     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17729                                 MachinePointerInfo(TrmpAddr, 2),
17730                                 false, false, 2);
17731
17732     // Load the 'nest' parameter value into R10.
17733     // R10 is specified in X86CallingConv.td
17734     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17735     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17736                        DAG.getConstant(10, dl, MVT::i64));
17737     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17738                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17739                                 false, false, 0);
17740
17741     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17742                        DAG.getConstant(12, dl, MVT::i64));
17743     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17744                                 MachinePointerInfo(TrmpAddr, 12),
17745                                 false, false, 2);
17746
17747     // Jump to the nested function.
17748     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17749     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17750                        DAG.getConstant(20, dl, MVT::i64));
17751     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17752                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17753                                 false, false, 0);
17754
17755     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17756     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17757                        DAG.getConstant(22, dl, MVT::i64));
17758     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17759                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17760                                 false, false, 0);
17761
17762     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17763   } else {
17764     const Function *Func =
17765       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17766     CallingConv::ID CC = Func->getCallingConv();
17767     unsigned NestReg;
17768
17769     switch (CC) {
17770     default:
17771       llvm_unreachable("Unsupported calling convention");
17772     case CallingConv::C:
17773     case CallingConv::X86_StdCall: {
17774       // Pass 'nest' parameter in ECX.
17775       // Must be kept in sync with X86CallingConv.td
17776       NestReg = X86::ECX;
17777
17778       // Check that ECX wasn't needed by an 'inreg' parameter.
17779       FunctionType *FTy = Func->getFunctionType();
17780       const AttributeSet &Attrs = Func->getAttributes();
17781
17782       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17783         unsigned InRegCount = 0;
17784         unsigned Idx = 1;
17785
17786         for (FunctionType::param_iterator I = FTy->param_begin(),
17787              E = FTy->param_end(); I != E; ++I, ++Idx)
17788           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17789             auto &DL = DAG.getDataLayout();
17790             // FIXME: should only count parameters that are lowered to integers.
17791             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17792           }
17793
17794         if (InRegCount > 2) {
17795           report_fatal_error("Nest register in use - reduce number of inreg"
17796                              " parameters!");
17797         }
17798       }
17799       break;
17800     }
17801     case CallingConv::X86_FastCall:
17802     case CallingConv::X86_ThisCall:
17803     case CallingConv::Fast:
17804       // Pass 'nest' parameter in EAX.
17805       // Must be kept in sync with X86CallingConv.td
17806       NestReg = X86::EAX;
17807       break;
17808     }
17809
17810     SDValue OutChains[4];
17811     SDValue Addr, Disp;
17812
17813     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17814                        DAG.getConstant(10, dl, MVT::i32));
17815     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17816
17817     // This is storing the opcode for MOV32ri.
17818     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17819     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17820     OutChains[0] = DAG.getStore(Root, dl,
17821                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17822                                 Trmp, MachinePointerInfo(TrmpAddr),
17823                                 false, false, 0);
17824
17825     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17826                        DAG.getConstant(1, dl, MVT::i32));
17827     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17828                                 MachinePointerInfo(TrmpAddr, 1),
17829                                 false, false, 1);
17830
17831     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17832     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17833                        DAG.getConstant(5, dl, MVT::i32));
17834     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17835                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17836                                 false, false, 1);
17837
17838     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17839                        DAG.getConstant(6, dl, MVT::i32));
17840     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17841                                 MachinePointerInfo(TrmpAddr, 6),
17842                                 false, false, 1);
17843
17844     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17845   }
17846 }
17847
17848 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17849                                             SelectionDAG &DAG) const {
17850   /*
17851    The rounding mode is in bits 11:10 of FPSR, and has the following
17852    settings:
17853      00 Round to nearest
17854      01 Round to -inf
17855      10 Round to +inf
17856      11 Round to 0
17857
17858   FLT_ROUNDS, on the other hand, expects the following:
17859     -1 Undefined
17860      0 Round to 0
17861      1 Round to nearest
17862      2 Round to +inf
17863      3 Round to -inf
17864
17865   To perform the conversion, we do:
17866     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17867   */
17868
17869   MachineFunction &MF = DAG.getMachineFunction();
17870   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17871   unsigned StackAlignment = TFI.getStackAlignment();
17872   MVT VT = Op.getSimpleValueType();
17873   SDLoc DL(Op);
17874
17875   // Save FP Control Word to stack slot
17876   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17877   SDValue StackSlot =
17878       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17879
17880   MachineMemOperand *MMO =
17881       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17882                               MachineMemOperand::MOStore, 2, 2);
17883
17884   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17885   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17886                                           DAG.getVTList(MVT::Other),
17887                                           Ops, MVT::i16, MMO);
17888
17889   // Load FP Control Word from stack slot
17890   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17891                             MachinePointerInfo(), false, false, false, 0);
17892
17893   // Transform as necessary
17894   SDValue CWD1 =
17895     DAG.getNode(ISD::SRL, DL, MVT::i16,
17896                 DAG.getNode(ISD::AND, DL, MVT::i16,
17897                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17898                 DAG.getConstant(11, DL, MVT::i8));
17899   SDValue CWD2 =
17900     DAG.getNode(ISD::SRL, DL, MVT::i16,
17901                 DAG.getNode(ISD::AND, DL, MVT::i16,
17902                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17903                 DAG.getConstant(9, DL, MVT::i8));
17904
17905   SDValue RetVal =
17906     DAG.getNode(ISD::AND, DL, MVT::i16,
17907                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17908                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17909                             DAG.getConstant(1, DL, MVT::i16)),
17910                 DAG.getConstant(3, DL, MVT::i16));
17911
17912   return DAG.getNode((VT.getSizeInBits() < 16 ?
17913                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17914 }
17915
17916 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17917 //
17918 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17919 //    to 512-bit vector.
17920 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17921 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17922 //    split the vector, perform operation on it's Lo a Hi part and
17923 //    concatenate the results.
17924 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17925   SDLoc dl(Op);
17926   MVT VT = Op.getSimpleValueType();
17927   MVT EltVT = VT.getVectorElementType();
17928   unsigned NumElems = VT.getVectorNumElements();
17929
17930   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17931     // Extend to 512 bit vector.
17932     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17933               "Unsupported value type for operation");
17934
17935     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17936     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17937                                  DAG.getUNDEF(NewVT),
17938                                  Op.getOperand(0),
17939                                  DAG.getIntPtrConstant(0, dl));
17940     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17941
17942     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17943                        DAG.getIntPtrConstant(0, dl));
17944   }
17945
17946   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17947           "Unsupported element type");
17948
17949   if (16 < NumElems) {
17950     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17951     SDValue Lo, Hi;
17952     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17953     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17954
17955     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17956     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17957
17958     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17959   }
17960
17961   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17962
17963   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17964           "Unsupported value type for operation");
17965
17966   // Use native supported vector instruction vplzcntd.
17967   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17968   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17969   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17970   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17971
17972   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17973 }
17974
17975 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17976                          SelectionDAG &DAG) {
17977   MVT VT = Op.getSimpleValueType();
17978   MVT OpVT = VT;
17979   unsigned NumBits = VT.getSizeInBits();
17980   SDLoc dl(Op);
17981
17982   if (VT.isVector() && Subtarget->hasAVX512())
17983     return LowerVectorCTLZ_AVX512(Op, DAG);
17984
17985   Op = Op.getOperand(0);
17986   if (VT == MVT::i8) {
17987     // Zero extend to i32 since there is not an i8 bsr.
17988     OpVT = MVT::i32;
17989     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17990   }
17991
17992   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17993   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17994   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17995
17996   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17997   SDValue Ops[] = {
17998     Op,
17999     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
18000     DAG.getConstant(X86::COND_E, dl, MVT::i8),
18001     Op.getValue(1)
18002   };
18003   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
18004
18005   // Finally xor with NumBits-1.
18006   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
18007                    DAG.getConstant(NumBits - 1, dl, OpVT));
18008
18009   if (VT == MVT::i8)
18010     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18011   return Op;
18012 }
18013
18014 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
18015                                     SelectionDAG &DAG) {
18016   MVT VT = Op.getSimpleValueType();
18017   EVT OpVT = VT;
18018   unsigned NumBits = VT.getSizeInBits();
18019   SDLoc dl(Op);
18020
18021   Op = Op.getOperand(0);
18022   if (VT == MVT::i8) {
18023     // Zero extend to i32 since there is not an i8 bsr.
18024     OpVT = MVT::i32;
18025     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
18026   }
18027
18028   // Issue a bsr (scan bits in reverse).
18029   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
18030   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
18031
18032   // And xor with NumBits-1.
18033   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
18034                    DAG.getConstant(NumBits - 1, dl, OpVT));
18035
18036   if (VT == MVT::i8)
18037     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18038   return Op;
18039 }
18040
18041 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
18042   MVT VT = Op.getSimpleValueType();
18043   unsigned NumBits = VT.getScalarSizeInBits();
18044   SDLoc dl(Op);
18045
18046   if (VT.isVector()) {
18047     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
18048
18049     SDValue N0 = Op.getOperand(0);
18050     SDValue Zero = DAG.getConstant(0, dl, VT);
18051
18052     // lsb(x) = (x & -x)
18053     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
18054                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
18055
18056     // cttz_undef(x) = (width - 1) - ctlz(lsb)
18057     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
18058         TLI.isOperationLegal(ISD::CTLZ, VT)) {
18059       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
18060       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
18061                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
18062     }
18063
18064     // cttz(x) = ctpop(lsb - 1)
18065     SDValue One = DAG.getConstant(1, dl, VT);
18066     return DAG.getNode(ISD::CTPOP, dl, VT,
18067                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
18068   }
18069
18070   assert(Op.getOpcode() == ISD::CTTZ &&
18071          "Only scalar CTTZ requires custom lowering");
18072
18073   // Issue a bsf (scan bits forward) which also sets EFLAGS.
18074   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
18075   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
18076
18077   // If src is zero (i.e. bsf sets ZF), returns NumBits.
18078   SDValue Ops[] = {
18079     Op,
18080     DAG.getConstant(NumBits, dl, VT),
18081     DAG.getConstant(X86::COND_E, dl, MVT::i8),
18082     Op.getValue(1)
18083   };
18084   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
18085 }
18086
18087 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
18088 // ones, and then concatenate the result back.
18089 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
18090   MVT VT = Op.getSimpleValueType();
18091
18092   assert(VT.is256BitVector() && VT.isInteger() &&
18093          "Unsupported value type for operation");
18094
18095   unsigned NumElems = VT.getVectorNumElements();
18096   SDLoc dl(Op);
18097
18098   // Extract the LHS vectors
18099   SDValue LHS = Op.getOperand(0);
18100   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
18101   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
18102
18103   // Extract the RHS vectors
18104   SDValue RHS = Op.getOperand(1);
18105   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
18106   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
18107
18108   MVT EltVT = VT.getVectorElementType();
18109   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18110
18111   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18112                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
18113                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
18114 }
18115
18116 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
18117   if (Op.getValueType() == MVT::i1)
18118     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
18119                        Op.getOperand(0), Op.getOperand(1));
18120   assert(Op.getSimpleValueType().is256BitVector() &&
18121          Op.getSimpleValueType().isInteger() &&
18122          "Only handle AVX 256-bit vector integer operation");
18123   return Lower256IntArith(Op, DAG);
18124 }
18125
18126 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
18127   if (Op.getValueType() == MVT::i1)
18128     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
18129                        Op.getOperand(0), Op.getOperand(1));
18130   assert(Op.getSimpleValueType().is256BitVector() &&
18131          Op.getSimpleValueType().isInteger() &&
18132          "Only handle AVX 256-bit vector integer operation");
18133   return Lower256IntArith(Op, DAG);
18134 }
18135
18136 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
18137   assert(Op.getSimpleValueType().is256BitVector() &&
18138          Op.getSimpleValueType().isInteger() &&
18139          "Only handle AVX 256-bit vector integer operation");
18140   return Lower256IntArith(Op, DAG);
18141 }
18142
18143 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
18144                         SelectionDAG &DAG) {
18145   SDLoc dl(Op);
18146   MVT VT = Op.getSimpleValueType();
18147
18148   if (VT == MVT::i1)
18149     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
18150
18151   // Decompose 256-bit ops into smaller 128-bit ops.
18152   if (VT.is256BitVector() && !Subtarget->hasInt256())
18153     return Lower256IntArith(Op, DAG);
18154
18155   SDValue A = Op.getOperand(0);
18156   SDValue B = Op.getOperand(1);
18157
18158   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
18159   // pairs, multiply and truncate.
18160   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
18161     if (Subtarget->hasInt256()) {
18162       if (VT == MVT::v32i8) {
18163         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
18164         SDValue Lo = DAG.getIntPtrConstant(0, dl);
18165         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
18166         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
18167         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
18168         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
18169         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
18170         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18171                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
18172                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
18173       }
18174
18175       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
18176       return DAG.getNode(
18177           ISD::TRUNCATE, dl, VT,
18178           DAG.getNode(ISD::MUL, dl, ExVT,
18179                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
18180                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
18181     }
18182
18183     assert(VT == MVT::v16i8 &&
18184            "Pre-AVX2 support only supports v16i8 multiplication");
18185     MVT ExVT = MVT::v8i16;
18186
18187     // Extract the lo parts and sign extend to i16
18188     SDValue ALo, BLo;
18189     if (Subtarget->hasSSE41()) {
18190       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
18191       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
18192     } else {
18193       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
18194                               -1, 4, -1, 5, -1, 6, -1, 7};
18195       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18196       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18197       ALo = DAG.getBitcast(ExVT, ALo);
18198       BLo = DAG.getBitcast(ExVT, BLo);
18199       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
18200       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
18201     }
18202
18203     // Extract the hi parts and sign extend to i16
18204     SDValue AHi, BHi;
18205     if (Subtarget->hasSSE41()) {
18206       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
18207                               -1, -1, -1, -1, -1, -1, -1, -1};
18208       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18209       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18210       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
18211       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
18212     } else {
18213       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
18214                               -1, 12, -1, 13, -1, 14, -1, 15};
18215       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18216       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18217       AHi = DAG.getBitcast(ExVT, AHi);
18218       BHi = DAG.getBitcast(ExVT, BHi);
18219       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
18220       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
18221     }
18222
18223     // Multiply, mask the lower 8bits of the lo/hi results and pack
18224     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
18225     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
18226     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
18227     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
18228     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18229   }
18230
18231   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18232   if (VT == MVT::v4i32) {
18233     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18234            "Should not custom lower when pmuldq is available!");
18235
18236     // Extract the odd parts.
18237     static const int UnpackMask[] = { 1, -1, 3, -1 };
18238     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18239     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18240
18241     // Multiply the even parts.
18242     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18243     // Now multiply odd parts.
18244     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18245
18246     Evens = DAG.getBitcast(VT, Evens);
18247     Odds = DAG.getBitcast(VT, Odds);
18248
18249     // Merge the two vectors back together with a shuffle. This expands into 2
18250     // shuffles.
18251     static const int ShufMask[] = { 0, 4, 2, 6 };
18252     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18253   }
18254
18255   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18256          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18257
18258   //  Ahi = psrlqi(a, 32);
18259   //  Bhi = psrlqi(b, 32);
18260   //
18261   //  AloBlo = pmuludq(a, b);
18262   //  AloBhi = pmuludq(a, Bhi);
18263   //  AhiBlo = pmuludq(Ahi, b);
18264
18265   //  AloBhi = psllqi(AloBhi, 32);
18266   //  AhiBlo = psllqi(AhiBlo, 32);
18267   //  return AloBlo + AloBhi + AhiBlo;
18268
18269   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18270   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18271
18272   SDValue AhiBlo = Ahi;
18273   SDValue AloBhi = Bhi;
18274   // Bit cast to 32-bit vectors for MULUDQ
18275   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18276                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18277   A = DAG.getBitcast(MulVT, A);
18278   B = DAG.getBitcast(MulVT, B);
18279   Ahi = DAG.getBitcast(MulVT, Ahi);
18280   Bhi = DAG.getBitcast(MulVT, Bhi);
18281
18282   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18283   // After shifting right const values the result may be all-zero.
18284   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18285     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18286     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18287   }
18288   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18289     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18290     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18291   }
18292
18293   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18294   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18295 }
18296
18297 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18298   assert(Subtarget->isTargetWin64() && "Unexpected target");
18299   EVT VT = Op.getValueType();
18300   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18301          "Unexpected return type for lowering");
18302
18303   RTLIB::Libcall LC;
18304   bool isSigned;
18305   switch (Op->getOpcode()) {
18306   default: llvm_unreachable("Unexpected request for libcall!");
18307   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18308   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18309   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18310   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18311   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18312   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18313   }
18314
18315   SDLoc dl(Op);
18316   SDValue InChain = DAG.getEntryNode();
18317
18318   TargetLowering::ArgListTy Args;
18319   TargetLowering::ArgListEntry Entry;
18320   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18321     EVT ArgVT = Op->getOperand(i).getValueType();
18322     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18323            "Unexpected argument type for lowering");
18324     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18325     Entry.Node = StackPtr;
18326     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18327                            false, false, 16);
18328     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18329     Entry.Ty = PointerType::get(ArgTy,0);
18330     Entry.isSExt = false;
18331     Entry.isZExt = false;
18332     Args.push_back(Entry);
18333   }
18334
18335   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18336                                          getPointerTy(DAG.getDataLayout()));
18337
18338   TargetLowering::CallLoweringInfo CLI(DAG);
18339   CLI.setDebugLoc(dl).setChain(InChain)
18340     .setCallee(getLibcallCallingConv(LC),
18341                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18342                Callee, std::move(Args), 0)
18343     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18344
18345   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18346   return DAG.getBitcast(VT, CallInfo.first);
18347 }
18348
18349 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18350                              SelectionDAG &DAG) {
18351   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18352   MVT VT = Op0.getSimpleValueType();
18353   SDLoc dl(Op);
18354
18355   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18356          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18357
18358   // PMULxD operations multiply each even value (starting at 0) of LHS with
18359   // the related value of RHS and produce a widen result.
18360   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18361   // => <2 x i64> <ae|cg>
18362   //
18363   // In other word, to have all the results, we need to perform two PMULxD:
18364   // 1. one with the even values.
18365   // 2. one with the odd values.
18366   // To achieve #2, with need to place the odd values at an even position.
18367   //
18368   // Place the odd value at an even position (basically, shift all values 1
18369   // step to the left):
18370   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18371   // <a|b|c|d> => <b|undef|d|undef>
18372   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18373   // <e|f|g|h> => <f|undef|h|undef>
18374   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18375
18376   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18377   // ints.
18378   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18379   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18380   unsigned Opcode =
18381       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18382   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18383   // => <2 x i64> <ae|cg>
18384   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18385   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18386   // => <2 x i64> <bf|dh>
18387   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18388
18389   // Shuffle it back into the right order.
18390   SDValue Highs, Lows;
18391   if (VT == MVT::v8i32) {
18392     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18393     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18394     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18395     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18396   } else {
18397     const int HighMask[] = {1, 5, 3, 7};
18398     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18399     const int LowMask[] = {0, 4, 2, 6};
18400     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18401   }
18402
18403   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18404   // unsigned multiply.
18405   if (IsSigned && !Subtarget->hasSSE41()) {
18406     SDValue ShAmt = DAG.getConstant(
18407         31, dl,
18408         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18409     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18410                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18411     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18412                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18413
18414     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18415     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18416   }
18417
18418   // The first result of MUL_LOHI is actually the low value, followed by the
18419   // high value.
18420   SDValue Ops[] = {Lows, Highs};
18421   return DAG.getMergeValues(Ops, dl);
18422 }
18423
18424 // Return true if the required (according to Opcode) shift-imm form is natively
18425 // supported by the Subtarget
18426 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18427                                         unsigned Opcode) {
18428   if (VT.getScalarSizeInBits() < 16)
18429     return false;
18430
18431   if (VT.is512BitVector() &&
18432       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18433     return true;
18434
18435   bool LShift = VT.is128BitVector() ||
18436     (VT.is256BitVector() && Subtarget->hasInt256());
18437
18438   bool AShift = LShift && (Subtarget->hasVLX() ||
18439     (VT != MVT::v2i64 && VT != MVT::v4i64));
18440   return (Opcode == ISD::SRA) ? AShift : LShift;
18441 }
18442
18443 // The shift amount is a variable, but it is the same for all vector lanes.
18444 // These instructions are defined together with shift-immediate.
18445 static
18446 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18447                                       unsigned Opcode) {
18448   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18449 }
18450
18451 // Return true if the required (according to Opcode) variable-shift form is
18452 // natively supported by the Subtarget
18453 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18454                                     unsigned Opcode) {
18455
18456   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18457     return false;
18458
18459   // vXi16 supported only on AVX-512, BWI
18460   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18461     return false;
18462
18463   if (VT.is512BitVector() || Subtarget->hasVLX())
18464     return true;
18465
18466   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18467   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18468   return (Opcode == ISD::SRA) ? AShift : LShift;
18469 }
18470
18471 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18472                                          const X86Subtarget *Subtarget) {
18473   MVT VT = Op.getSimpleValueType();
18474   SDLoc dl(Op);
18475   SDValue R = Op.getOperand(0);
18476   SDValue Amt = Op.getOperand(1);
18477
18478   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18479     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18480
18481   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18482     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18483     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18484     SDValue Ex = DAG.getBitcast(ExVT, R);
18485
18486     if (ShiftAmt >= 32) {
18487       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18488       SDValue Upper =
18489           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18490       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18491                                                  ShiftAmt - 32, DAG);
18492       if (VT == MVT::v2i64)
18493         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18494       if (VT == MVT::v4i64)
18495         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18496                                   {9, 1, 11, 3, 13, 5, 15, 7});
18497     } else {
18498       // SRA upper i32, SHL whole i64 and select lower i32.
18499       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18500                                                  ShiftAmt, DAG);
18501       SDValue Lower =
18502           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18503       Lower = DAG.getBitcast(ExVT, Lower);
18504       if (VT == MVT::v2i64)
18505         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18506       if (VT == MVT::v4i64)
18507         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18508                                   {8, 1, 10, 3, 12, 5, 14, 7});
18509     }
18510     return DAG.getBitcast(VT, Ex);
18511   };
18512
18513   // Optimize shl/srl/sra with constant shift amount.
18514   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18515     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18516       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18517
18518       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18519         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18520
18521       // i64 SRA needs to be performed as partial shifts.
18522       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18523           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18524         return ArithmeticShiftRight64(ShiftAmt);
18525
18526       if (VT == MVT::v16i8 ||
18527           (Subtarget->hasInt256() && VT == MVT::v32i8) ||
18528           VT == MVT::v64i8) {
18529         unsigned NumElts = VT.getVectorNumElements();
18530         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18531
18532         // Simple i8 add case
18533         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18534           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18535
18536         // ashr(R, 7)  === cmp_slt(R, 0)
18537         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18538           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18539           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18540         }
18541
18542         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18543         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18544           return SDValue();
18545
18546         if (Op.getOpcode() == ISD::SHL) {
18547           // Make a large shift.
18548           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18549                                                    R, ShiftAmt, DAG);
18550           SHL = DAG.getBitcast(VT, SHL);
18551           // Zero out the rightmost bits.
18552           return DAG.getNode(ISD::AND, dl, VT, SHL,
18553                              DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, VT));
18554         }
18555         if (Op.getOpcode() == ISD::SRL) {
18556           // Make a large shift.
18557           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18558                                                    R, ShiftAmt, DAG);
18559           SRL = DAG.getBitcast(VT, SRL);
18560           // Zero out the leftmost bits.
18561           return DAG.getNode(ISD::AND, dl, VT, SRL,
18562                              DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, VT));
18563         }
18564         if (Op.getOpcode() == ISD::SRA) {
18565           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18566           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18567
18568           SDValue Mask = DAG.getConstant(128 >> ShiftAmt, dl, VT);
18569           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18570           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18571           return Res;
18572         }
18573         llvm_unreachable("Unknown shift opcode.");
18574       }
18575     }
18576   }
18577
18578   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18579   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18580       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18581
18582     // Peek through any splat that was introduced for i64 shift vectorization.
18583     int SplatIndex = -1;
18584     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18585       if (SVN->isSplat()) {
18586         SplatIndex = SVN->getSplatIndex();
18587         Amt = Amt.getOperand(0);
18588         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18589                "Splat shuffle referencing second operand");
18590       }
18591
18592     if (Amt.getOpcode() != ISD::BITCAST ||
18593         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18594       return SDValue();
18595
18596     Amt = Amt.getOperand(0);
18597     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18598                      VT.getVectorNumElements();
18599     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18600     uint64_t ShiftAmt = 0;
18601     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18602     for (unsigned i = 0; i != Ratio; ++i) {
18603       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18604       if (!C)
18605         return SDValue();
18606       // 6 == Log2(64)
18607       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18608     }
18609
18610     // Check remaining shift amounts (if not a splat).
18611     if (SplatIndex < 0) {
18612       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18613         uint64_t ShAmt = 0;
18614         for (unsigned j = 0; j != Ratio; ++j) {
18615           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18616           if (!C)
18617             return SDValue();
18618           // 6 == Log2(64)
18619           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18620         }
18621         if (ShAmt != ShiftAmt)
18622           return SDValue();
18623       }
18624     }
18625
18626     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18627       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18628
18629     if (Op.getOpcode() == ISD::SRA)
18630       return ArithmeticShiftRight64(ShiftAmt);
18631   }
18632
18633   return SDValue();
18634 }
18635
18636 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18637                                         const X86Subtarget* Subtarget) {
18638   MVT VT = Op.getSimpleValueType();
18639   SDLoc dl(Op);
18640   SDValue R = Op.getOperand(0);
18641   SDValue Amt = Op.getOperand(1);
18642
18643   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18644     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18645
18646   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18647     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18648
18649   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18650     SDValue BaseShAmt;
18651     MVT EltVT = VT.getVectorElementType();
18652
18653     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18654       // Check if this build_vector node is doing a splat.
18655       // If so, then set BaseShAmt equal to the splat value.
18656       BaseShAmt = BV->getSplatValue();
18657       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18658         BaseShAmt = SDValue();
18659     } else {
18660       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18661         Amt = Amt.getOperand(0);
18662
18663       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18664       if (SVN && SVN->isSplat()) {
18665         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18666         SDValue InVec = Amt.getOperand(0);
18667         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18668           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18669                  "Unexpected shuffle index found!");
18670           BaseShAmt = InVec.getOperand(SplatIdx);
18671         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18672            if (ConstantSDNode *C =
18673                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18674              if (C->getZExtValue() == SplatIdx)
18675                BaseShAmt = InVec.getOperand(1);
18676            }
18677         }
18678
18679         if (!BaseShAmt)
18680           // Avoid introducing an extract element from a shuffle.
18681           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18682                                   DAG.getIntPtrConstant(SplatIdx, dl));
18683       }
18684     }
18685
18686     if (BaseShAmt.getNode()) {
18687       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18688       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18689         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18690       else if (EltVT.bitsLT(MVT::i32))
18691         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18692
18693       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18694     }
18695   }
18696
18697   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18698   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18699       Amt.getOpcode() == ISD::BITCAST &&
18700       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18701     Amt = Amt.getOperand(0);
18702     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18703                      VT.getVectorNumElements();
18704     std::vector<SDValue> Vals(Ratio);
18705     for (unsigned i = 0; i != Ratio; ++i)
18706       Vals[i] = Amt.getOperand(i);
18707     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18708       for (unsigned j = 0; j != Ratio; ++j)
18709         if (Vals[j] != Amt.getOperand(i + j))
18710           return SDValue();
18711     }
18712
18713     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18714       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18715   }
18716   return SDValue();
18717 }
18718
18719 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18720                           SelectionDAG &DAG) {
18721   MVT VT = Op.getSimpleValueType();
18722   SDLoc dl(Op);
18723   SDValue R = Op.getOperand(0);
18724   SDValue Amt = Op.getOperand(1);
18725
18726   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18727   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18728
18729   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18730     return V;
18731
18732   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18733     return V;
18734
18735   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18736     return Op;
18737
18738   // XOP has 128-bit variable logical/arithmetic shifts.
18739   // +ve/-ve Amt = shift left/right.
18740   if (Subtarget->hasXOP() &&
18741       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18742        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18743     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18744       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18745       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18746     }
18747     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18748       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18749     if (Op.getOpcode() == ISD::SRA)
18750       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18751   }
18752
18753   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18754   // shifts per-lane and then shuffle the partial results back together.
18755   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18756     // Splat the shift amounts so the scalar shifts above will catch it.
18757     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18758     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18759     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18760     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18761     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18762   }
18763
18764   // i64 vector arithmetic shift can be emulated with the transform:
18765   // M = lshr(SIGN_BIT, Amt)
18766   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18767   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18768       Op.getOpcode() == ISD::SRA) {
18769     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18770     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18771     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18772     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18773     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18774     return R;
18775   }
18776
18777   // If possible, lower this packed shift into a vector multiply instead of
18778   // expanding it into a sequence of scalar shifts.
18779   // Do this only if the vector shift count is a constant build_vector.
18780   if (Op.getOpcode() == ISD::SHL &&
18781       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18782        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18783       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18784     SmallVector<SDValue, 8> Elts;
18785     MVT SVT = VT.getVectorElementType();
18786     unsigned SVTBits = SVT.getSizeInBits();
18787     APInt One(SVTBits, 1);
18788     unsigned NumElems = VT.getVectorNumElements();
18789
18790     for (unsigned i=0; i !=NumElems; ++i) {
18791       SDValue Op = Amt->getOperand(i);
18792       if (Op->getOpcode() == ISD::UNDEF) {
18793         Elts.push_back(Op);
18794         continue;
18795       }
18796
18797       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18798       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18799       uint64_t ShAmt = C.getZExtValue();
18800       if (ShAmt >= SVTBits) {
18801         Elts.push_back(DAG.getUNDEF(SVT));
18802         continue;
18803       }
18804       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18805     }
18806     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18807     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18808   }
18809
18810   // Lower SHL with variable shift amount.
18811   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18812     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18813
18814     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18815                      DAG.getConstant(0x3f800000U, dl, VT));
18816     Op = DAG.getBitcast(MVT::v4f32, Op);
18817     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18818     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18819   }
18820
18821   // If possible, lower this shift as a sequence of two shifts by
18822   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18823   // Example:
18824   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18825   //
18826   // Could be rewritten as:
18827   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18828   //
18829   // The advantage is that the two shifts from the example would be
18830   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18831   // the vector shift into four scalar shifts plus four pairs of vector
18832   // insert/extract.
18833   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18834       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18835     unsigned TargetOpcode = X86ISD::MOVSS;
18836     bool CanBeSimplified;
18837     // The splat value for the first packed shift (the 'X' from the example).
18838     SDValue Amt1 = Amt->getOperand(0);
18839     // The splat value for the second packed shift (the 'Y' from the example).
18840     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18841                                         Amt->getOperand(2);
18842
18843     // See if it is possible to replace this node with a sequence of
18844     // two shifts followed by a MOVSS/MOVSD
18845     if (VT == MVT::v4i32) {
18846       // Check if it is legal to use a MOVSS.
18847       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18848                         Amt2 == Amt->getOperand(3);
18849       if (!CanBeSimplified) {
18850         // Otherwise, check if we can still simplify this node using a MOVSD.
18851         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18852                           Amt->getOperand(2) == Amt->getOperand(3);
18853         TargetOpcode = X86ISD::MOVSD;
18854         Amt2 = Amt->getOperand(2);
18855       }
18856     } else {
18857       // Do similar checks for the case where the machine value type
18858       // is MVT::v8i16.
18859       CanBeSimplified = Amt1 == Amt->getOperand(1);
18860       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18861         CanBeSimplified = Amt2 == Amt->getOperand(i);
18862
18863       if (!CanBeSimplified) {
18864         TargetOpcode = X86ISD::MOVSD;
18865         CanBeSimplified = true;
18866         Amt2 = Amt->getOperand(4);
18867         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18868           CanBeSimplified = Amt1 == Amt->getOperand(i);
18869         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18870           CanBeSimplified = Amt2 == Amt->getOperand(j);
18871       }
18872     }
18873
18874     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18875         isa<ConstantSDNode>(Amt2)) {
18876       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18877       MVT CastVT = MVT::v4i32;
18878       SDValue Splat1 =
18879         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18880       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18881       SDValue Splat2 =
18882         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18883       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18884       if (TargetOpcode == X86ISD::MOVSD)
18885         CastVT = MVT::v2i64;
18886       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18887       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18888       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18889                                             BitCast1, DAG);
18890       return DAG.getBitcast(VT, Result);
18891     }
18892   }
18893
18894   // v4i32 Non Uniform Shifts.
18895   // If the shift amount is constant we can shift each lane using the SSE2
18896   // immediate shifts, else we need to zero-extend each lane to the lower i64
18897   // and shift using the SSE2 variable shifts.
18898   // The separate results can then be blended together.
18899   if (VT == MVT::v4i32) {
18900     unsigned Opc = Op.getOpcode();
18901     SDValue Amt0, Amt1, Amt2, Amt3;
18902     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18903       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18904       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18905       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18906       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18907     } else {
18908       // ISD::SHL is handled above but we include it here for completeness.
18909       switch (Opc) {
18910       default:
18911         llvm_unreachable("Unknown target vector shift node");
18912       case ISD::SHL:
18913         Opc = X86ISD::VSHL;
18914         break;
18915       case ISD::SRL:
18916         Opc = X86ISD::VSRL;
18917         break;
18918       case ISD::SRA:
18919         Opc = X86ISD::VSRA;
18920         break;
18921       }
18922       // The SSE2 shifts use the lower i64 as the same shift amount for
18923       // all lanes and the upper i64 is ignored. These shuffle masks
18924       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18925       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18926       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18927       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18928       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18929       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18930     }
18931
18932     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18933     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18934     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18935     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18936     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18937     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18938     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18939   }
18940
18941   if (VT == MVT::v16i8 ||
18942       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18943     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18944     unsigned ShiftOpcode = Op->getOpcode();
18945
18946     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18947       // On SSE41 targets we make use of the fact that VSELECT lowers
18948       // to PBLENDVB which selects bytes based just on the sign bit.
18949       if (Subtarget->hasSSE41()) {
18950         V0 = DAG.getBitcast(VT, V0);
18951         V1 = DAG.getBitcast(VT, V1);
18952         Sel = DAG.getBitcast(VT, Sel);
18953         return DAG.getBitcast(SelVT,
18954                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18955       }
18956       // On pre-SSE41 targets we test for the sign bit by comparing to
18957       // zero - a negative value will set all bits of the lanes to true
18958       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18959       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18960       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18961       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18962     };
18963
18964     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18965     // We can safely do this using i16 shifts as we're only interested in
18966     // the 3 lower bits of each byte.
18967     Amt = DAG.getBitcast(ExtVT, Amt);
18968     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18969     Amt = DAG.getBitcast(VT, Amt);
18970
18971     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18972       // r = VSELECT(r, shift(r, 4), a);
18973       SDValue M =
18974           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18975       R = SignBitSelect(VT, Amt, M, R);
18976
18977       // a += a
18978       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18979
18980       // r = VSELECT(r, shift(r, 2), a);
18981       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18982       R = SignBitSelect(VT, Amt, M, R);
18983
18984       // a += a
18985       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18986
18987       // return VSELECT(r, shift(r, 1), a);
18988       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18989       R = SignBitSelect(VT, Amt, M, R);
18990       return R;
18991     }
18992
18993     if (Op->getOpcode() == ISD::SRA) {
18994       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18995       // so we can correctly sign extend. We don't care what happens to the
18996       // lower byte.
18997       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18998       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18999       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
19000       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
19001       ALo = DAG.getBitcast(ExtVT, ALo);
19002       AHi = DAG.getBitcast(ExtVT, AHi);
19003       RLo = DAG.getBitcast(ExtVT, RLo);
19004       RHi = DAG.getBitcast(ExtVT, RHi);
19005
19006       // r = VSELECT(r, shift(r, 4), a);
19007       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19008                                 DAG.getConstant(4, dl, ExtVT));
19009       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19010                                 DAG.getConstant(4, dl, ExtVT));
19011       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19012       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19013
19014       // a += a
19015       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
19016       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
19017
19018       // r = VSELECT(r, shift(r, 2), a);
19019       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19020                         DAG.getConstant(2, dl, ExtVT));
19021       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19022                         DAG.getConstant(2, dl, ExtVT));
19023       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19024       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19025
19026       // a += a
19027       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
19028       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
19029
19030       // r = VSELECT(r, shift(r, 1), a);
19031       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19032                         DAG.getConstant(1, dl, ExtVT));
19033       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19034                         DAG.getConstant(1, dl, ExtVT));
19035       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19036       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19037
19038       // Logical shift the result back to the lower byte, leaving a zero upper
19039       // byte
19040       // meaning that we can safely pack with PACKUSWB.
19041       RLo =
19042           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
19043       RHi =
19044           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
19045       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
19046     }
19047   }
19048
19049   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
19050   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
19051   // solution better.
19052   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
19053     MVT ExtVT = MVT::v8i32;
19054     unsigned ExtOpc =
19055         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
19056     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
19057     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
19058     return DAG.getNode(ISD::TRUNCATE, dl, VT,
19059                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
19060   }
19061
19062   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
19063     MVT ExtVT = MVT::v8i32;
19064     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
19065     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
19066     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
19067     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
19068     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
19069     ALo = DAG.getBitcast(ExtVT, ALo);
19070     AHi = DAG.getBitcast(ExtVT, AHi);
19071     RLo = DAG.getBitcast(ExtVT, RLo);
19072     RHi = DAG.getBitcast(ExtVT, RHi);
19073     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
19074     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
19075     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
19076     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
19077     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
19078   }
19079
19080   if (VT == MVT::v8i16) {
19081     unsigned ShiftOpcode = Op->getOpcode();
19082
19083     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
19084       // On SSE41 targets we make use of the fact that VSELECT lowers
19085       // to PBLENDVB which selects bytes based just on the sign bit.
19086       if (Subtarget->hasSSE41()) {
19087         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
19088         V0 = DAG.getBitcast(ExtVT, V0);
19089         V1 = DAG.getBitcast(ExtVT, V1);
19090         Sel = DAG.getBitcast(ExtVT, Sel);
19091         return DAG.getBitcast(
19092             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
19093       }
19094       // On pre-SSE41 targets we splat the sign bit - a negative value will
19095       // set all bits of the lanes to true and VSELECT uses that in
19096       // its OR(AND(V0,C),AND(V1,~C)) lowering.
19097       SDValue C =
19098           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
19099       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
19100     };
19101
19102     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
19103     if (Subtarget->hasSSE41()) {
19104       // On SSE41 targets we need to replicate the shift mask in both
19105       // bytes for PBLENDVB.
19106       Amt = DAG.getNode(
19107           ISD::OR, dl, VT,
19108           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
19109           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
19110     } else {
19111       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
19112     }
19113
19114     // r = VSELECT(r, shift(r, 8), a);
19115     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
19116     R = SignBitSelect(Amt, M, R);
19117
19118     // a += a
19119     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19120
19121     // r = VSELECT(r, shift(r, 4), a);
19122     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
19123     R = SignBitSelect(Amt, M, R);
19124
19125     // a += a
19126     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19127
19128     // r = VSELECT(r, shift(r, 2), a);
19129     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
19130     R = SignBitSelect(Amt, M, R);
19131
19132     // a += a
19133     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19134
19135     // return VSELECT(r, shift(r, 1), a);
19136     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
19137     R = SignBitSelect(Amt, M, R);
19138     return R;
19139   }
19140
19141   // Decompose 256-bit shifts into smaller 128-bit shifts.
19142   if (VT.is256BitVector()) {
19143     unsigned NumElems = VT.getVectorNumElements();
19144     MVT EltVT = VT.getVectorElementType();
19145     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
19146
19147     // Extract the two vectors
19148     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
19149     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
19150
19151     // Recreate the shift amount vectors
19152     SDValue Amt1, Amt2;
19153     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
19154       // Constant shift amount
19155       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
19156       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
19157       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
19158
19159       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
19160       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
19161     } else {
19162       // Variable shift amount
19163       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
19164       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
19165     }
19166
19167     // Issue new vector shifts for the smaller types
19168     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
19169     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
19170
19171     // Concatenate the result back
19172     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
19173   }
19174
19175   return SDValue();
19176 }
19177
19178 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
19179                            SelectionDAG &DAG) {
19180   MVT VT = Op.getSimpleValueType();
19181   SDLoc DL(Op);
19182   SDValue R = Op.getOperand(0);
19183   SDValue Amt = Op.getOperand(1);
19184
19185   assert(VT.isVector() && "Custom lowering only for vector rotates!");
19186   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
19187   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
19188
19189   // XOP has 128-bit vector variable + immediate rotates.
19190   // +ve/-ve Amt = rotate left/right.
19191
19192   // Split 256-bit integers.
19193   if (VT.is256BitVector())
19194     return Lower256IntArith(Op, DAG);
19195
19196   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
19197
19198   // Attempt to rotate by immediate.
19199   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
19200     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
19201       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
19202       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
19203       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
19204                          DAG.getConstant(RotateAmt, DL, MVT::i8));
19205     }
19206   }
19207
19208   // Use general rotate by variable (per-element).
19209   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
19210 }
19211
19212 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
19213   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
19214   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
19215   // looks for this combo and may remove the "setcc" instruction if the "setcc"
19216   // has only one use.
19217   SDNode *N = Op.getNode();
19218   SDValue LHS = N->getOperand(0);
19219   SDValue RHS = N->getOperand(1);
19220   unsigned BaseOp = 0;
19221   unsigned Cond = 0;
19222   SDLoc DL(Op);
19223   switch (Op.getOpcode()) {
19224   default: llvm_unreachable("Unknown ovf instruction!");
19225   case ISD::SADDO:
19226     // A subtract of one will be selected as a INC. Note that INC doesn't
19227     // set CF, so we can't do this for UADDO.
19228     if (isOneConstant(RHS)) {
19229         BaseOp = X86ISD::INC;
19230         Cond = X86::COND_O;
19231         break;
19232       }
19233     BaseOp = X86ISD::ADD;
19234     Cond = X86::COND_O;
19235     break;
19236   case ISD::UADDO:
19237     BaseOp = X86ISD::ADD;
19238     Cond = X86::COND_B;
19239     break;
19240   case ISD::SSUBO:
19241     // A subtract of one will be selected as a DEC. Note that DEC doesn't
19242     // set CF, so we can't do this for USUBO.
19243     if (isOneConstant(RHS)) {
19244         BaseOp = X86ISD::DEC;
19245         Cond = X86::COND_O;
19246         break;
19247       }
19248     BaseOp = X86ISD::SUB;
19249     Cond = X86::COND_O;
19250     break;
19251   case ISD::USUBO:
19252     BaseOp = X86ISD::SUB;
19253     Cond = X86::COND_B;
19254     break;
19255   case ISD::SMULO:
19256     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
19257     Cond = X86::COND_O;
19258     break;
19259   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19260     if (N->getValueType(0) == MVT::i8) {
19261       BaseOp = X86ISD::UMUL8;
19262       Cond = X86::COND_O;
19263       break;
19264     }
19265     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19266                                  MVT::i32);
19267     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19268
19269     SDValue SetCC =
19270       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19271                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19272                   SDValue(Sum.getNode(), 2));
19273
19274     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19275   }
19276   }
19277
19278   // Also sets EFLAGS.
19279   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19280   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19281
19282   SDValue SetCC =
19283     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19284                 DAG.getConstant(Cond, DL, MVT::i32),
19285                 SDValue(Sum.getNode(), 1));
19286
19287   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19288 }
19289
19290 /// Returns true if the operand type is exactly twice the native width, and
19291 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19292 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19293 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19294 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19295   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19296
19297   if (OpWidth == 64)
19298     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19299   else if (OpWidth == 128)
19300     return Subtarget->hasCmpxchg16b();
19301   else
19302     return false;
19303 }
19304
19305 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19306   return needsCmpXchgNb(SI->getValueOperand()->getType());
19307 }
19308
19309 // Note: this turns large loads into lock cmpxchg8b/16b.
19310 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19311 TargetLowering::AtomicExpansionKind
19312 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19313   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19314   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19315                                                : AtomicExpansionKind::None;
19316 }
19317
19318 TargetLowering::AtomicExpansionKind
19319 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19320   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19321   Type *MemType = AI->getType();
19322
19323   // If the operand is too big, we must see if cmpxchg8/16b is available
19324   // and default to library calls otherwise.
19325   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19326     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19327                                    : AtomicExpansionKind::None;
19328   }
19329
19330   AtomicRMWInst::BinOp Op = AI->getOperation();
19331   switch (Op) {
19332   default:
19333     llvm_unreachable("Unknown atomic operation");
19334   case AtomicRMWInst::Xchg:
19335   case AtomicRMWInst::Add:
19336   case AtomicRMWInst::Sub:
19337     // It's better to use xadd, xsub or xchg for these in all cases.
19338     return AtomicExpansionKind::None;
19339   case AtomicRMWInst::Or:
19340   case AtomicRMWInst::And:
19341   case AtomicRMWInst::Xor:
19342     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19343     // prefix to a normal instruction for these operations.
19344     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19345                             : AtomicExpansionKind::None;
19346   case AtomicRMWInst::Nand:
19347   case AtomicRMWInst::Max:
19348   case AtomicRMWInst::Min:
19349   case AtomicRMWInst::UMax:
19350   case AtomicRMWInst::UMin:
19351     // These always require a non-trivial set of data operations on x86. We must
19352     // use a cmpxchg loop.
19353     return AtomicExpansionKind::CmpXChg;
19354   }
19355 }
19356
19357 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19358   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19359   // no-sse2). There isn't any reason to disable it if the target processor
19360   // supports it.
19361   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19362 }
19363
19364 LoadInst *
19365 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19366   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19367   Type *MemType = AI->getType();
19368   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19369   // there is no benefit in turning such RMWs into loads, and it is actually
19370   // harmful as it introduces a mfence.
19371   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19372     return nullptr;
19373
19374   auto Builder = IRBuilder<>(AI);
19375   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19376   auto SynchScope = AI->getSynchScope();
19377   // We must restrict the ordering to avoid generating loads with Release or
19378   // ReleaseAcquire orderings.
19379   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19380   auto Ptr = AI->getPointerOperand();
19381
19382   // Before the load we need a fence. Here is an example lifted from
19383   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19384   // is required:
19385   // Thread 0:
19386   //   x.store(1, relaxed);
19387   //   r1 = y.fetch_add(0, release);
19388   // Thread 1:
19389   //   y.fetch_add(42, acquire);
19390   //   r2 = x.load(relaxed);
19391   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19392   // lowered to just a load without a fence. A mfence flushes the store buffer,
19393   // making the optimization clearly correct.
19394   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19395   // otherwise, we might be able to be more aggressive on relaxed idempotent
19396   // rmw. In practice, they do not look useful, so we don't try to be
19397   // especially clever.
19398   if (SynchScope == SingleThread)
19399     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19400     // the IR level, so we must wrap it in an intrinsic.
19401     return nullptr;
19402
19403   if (!hasMFENCE(*Subtarget))
19404     // FIXME: it might make sense to use a locked operation here but on a
19405     // different cache-line to prevent cache-line bouncing. In practice it
19406     // is probably a small win, and x86 processors without mfence are rare
19407     // enough that we do not bother.
19408     return nullptr;
19409
19410   Function *MFence =
19411       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19412   Builder.CreateCall(MFence, {});
19413
19414   // Finally we can emit the atomic load.
19415   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19416           AI->getType()->getPrimitiveSizeInBits());
19417   Loaded->setAtomic(Order, SynchScope);
19418   AI->replaceAllUsesWith(Loaded);
19419   AI->eraseFromParent();
19420   return Loaded;
19421 }
19422
19423 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19424                                  SelectionDAG &DAG) {
19425   SDLoc dl(Op);
19426   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19427     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19428   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19429     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19430
19431   // The only fence that needs an instruction is a sequentially-consistent
19432   // cross-thread fence.
19433   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19434     if (hasMFENCE(*Subtarget))
19435       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19436
19437     SDValue Chain = Op.getOperand(0);
19438     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19439     SDValue Ops[] = {
19440       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19441       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19442       DAG.getRegister(0, MVT::i32),            // Index
19443       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19444       DAG.getRegister(0, MVT::i32),            // Segment.
19445       Zero,
19446       Chain
19447     };
19448     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19449     return SDValue(Res, 0);
19450   }
19451
19452   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19453   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19454 }
19455
19456 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19457                              SelectionDAG &DAG) {
19458   MVT T = Op.getSimpleValueType();
19459   SDLoc DL(Op);
19460   unsigned Reg = 0;
19461   unsigned size = 0;
19462   switch(T.SimpleTy) {
19463   default: llvm_unreachable("Invalid value type!");
19464   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19465   case MVT::i16: Reg = X86::AX;  size = 2; break;
19466   case MVT::i32: Reg = X86::EAX; size = 4; break;
19467   case MVT::i64:
19468     assert(Subtarget->is64Bit() && "Node not type legal!");
19469     Reg = X86::RAX; size = 8;
19470     break;
19471   }
19472   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19473                                   Op.getOperand(2), SDValue());
19474   SDValue Ops[] = { cpIn.getValue(0),
19475                     Op.getOperand(1),
19476                     Op.getOperand(3),
19477                     DAG.getTargetConstant(size, DL, MVT::i8),
19478                     cpIn.getValue(1) };
19479   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19480   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19481   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19482                                            Ops, T, MMO);
19483
19484   SDValue cpOut =
19485     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19486   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19487                                       MVT::i32, cpOut.getValue(2));
19488   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19489                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19490                                 EFLAGS);
19491
19492   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19493   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19494   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19495   return SDValue();
19496 }
19497
19498 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19499                             SelectionDAG &DAG) {
19500   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19501   MVT DstVT = Op.getSimpleValueType();
19502
19503   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19504     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19505     if (DstVT != MVT::f64)
19506       // This conversion needs to be expanded.
19507       return SDValue();
19508
19509     SDValue InVec = Op->getOperand(0);
19510     SDLoc dl(Op);
19511     unsigned NumElts = SrcVT.getVectorNumElements();
19512     MVT SVT = SrcVT.getVectorElementType();
19513
19514     // Widen the vector in input in the case of MVT::v2i32.
19515     // Example: from MVT::v2i32 to MVT::v4i32.
19516     SmallVector<SDValue, 16> Elts;
19517     for (unsigned i = 0, e = NumElts; i != e; ++i)
19518       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19519                                  DAG.getIntPtrConstant(i, dl)));
19520
19521     // Explicitly mark the extra elements as Undef.
19522     Elts.append(NumElts, DAG.getUNDEF(SVT));
19523
19524     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19525     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19526     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19527     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19528                        DAG.getIntPtrConstant(0, dl));
19529   }
19530
19531   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19532          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19533   assert((DstVT == MVT::i64 ||
19534           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19535          "Unexpected custom BITCAST");
19536   // i64 <=> MMX conversions are Legal.
19537   if (SrcVT==MVT::i64 && DstVT.isVector())
19538     return Op;
19539   if (DstVT==MVT::i64 && SrcVT.isVector())
19540     return Op;
19541   // MMX <=> MMX conversions are Legal.
19542   if (SrcVT.isVector() && DstVT.isVector())
19543     return Op;
19544   // All other conversions need to be expanded.
19545   return SDValue();
19546 }
19547
19548 /// Compute the horizontal sum of bytes in V for the elements of VT.
19549 ///
19550 /// Requires V to be a byte vector and VT to be an integer vector type with
19551 /// wider elements than V's type. The width of the elements of VT determines
19552 /// how many bytes of V are summed horizontally to produce each element of the
19553 /// result.
19554 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19555                                       const X86Subtarget *Subtarget,
19556                                       SelectionDAG &DAG) {
19557   SDLoc DL(V);
19558   MVT ByteVecVT = V.getSimpleValueType();
19559   MVT EltVT = VT.getVectorElementType();
19560   int NumElts = VT.getVectorNumElements();
19561   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19562          "Expected value to have byte element type.");
19563   assert(EltVT != MVT::i8 &&
19564          "Horizontal byte sum only makes sense for wider elements!");
19565   unsigned VecSize = VT.getSizeInBits();
19566   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19567
19568   // PSADBW instruction horizontally add all bytes and leave the result in i64
19569   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19570   if (EltVT == MVT::i64) {
19571     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19572     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19573     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19574     return DAG.getBitcast(VT, V);
19575   }
19576
19577   if (EltVT == MVT::i32) {
19578     // We unpack the low half and high half into i32s interleaved with zeros so
19579     // that we can use PSADBW to horizontally sum them. The most useful part of
19580     // this is that it lines up the results of two PSADBW instructions to be
19581     // two v2i64 vectors which concatenated are the 4 population counts. We can
19582     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19583     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19584     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19585     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19586
19587     // Do the horizontal sums into two v2i64s.
19588     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19589     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19590     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19591                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19592     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19593                        DAG.getBitcast(ByteVecVT, High), Zeros);
19594
19595     // Merge them together.
19596     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19597     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19598                     DAG.getBitcast(ShortVecVT, Low),
19599                     DAG.getBitcast(ShortVecVT, High));
19600
19601     return DAG.getBitcast(VT, V);
19602   }
19603
19604   // The only element type left is i16.
19605   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19606
19607   // To obtain pop count for each i16 element starting from the pop count for
19608   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19609   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19610   // directly supported.
19611   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19612   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19613   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19614   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19615                   DAG.getBitcast(ByteVecVT, V));
19616   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19617 }
19618
19619 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19620                                         const X86Subtarget *Subtarget,
19621                                         SelectionDAG &DAG) {
19622   MVT VT = Op.getSimpleValueType();
19623   MVT EltVT = VT.getVectorElementType();
19624   unsigned VecSize = VT.getSizeInBits();
19625
19626   // Implement a lookup table in register by using an algorithm based on:
19627   // http://wm.ite.pl/articles/sse-popcount.html
19628   //
19629   // The general idea is that every lower byte nibble in the input vector is an
19630   // index into a in-register pre-computed pop count table. We then split up the
19631   // input vector in two new ones: (1) a vector with only the shifted-right
19632   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19633   // masked out higher ones) for each byte. PSHUB is used separately with both
19634   // to index the in-register table. Next, both are added and the result is a
19635   // i8 vector where each element contains the pop count for input byte.
19636   //
19637   // To obtain the pop count for elements != i8, we follow up with the same
19638   // approach and use additional tricks as described below.
19639   //
19640   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19641                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19642                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19643                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19644
19645   int NumByteElts = VecSize / 8;
19646   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19647   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19648   SmallVector<SDValue, 16> LUTVec;
19649   for (int i = 0; i < NumByteElts; ++i)
19650     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19651   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19652   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19653                                   DAG.getConstant(0x0F, DL, MVT::i8));
19654   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19655
19656   // High nibbles
19657   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19658   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19659   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19660
19661   // Low nibbles
19662   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19663
19664   // The input vector is used as the shuffle mask that index elements into the
19665   // LUT. After counting low and high nibbles, add the vector to obtain the
19666   // final pop count per i8 element.
19667   SDValue HighPopCnt =
19668       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19669   SDValue LowPopCnt =
19670       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19671   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19672
19673   if (EltVT == MVT::i8)
19674     return PopCnt;
19675
19676   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19677 }
19678
19679 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19680                                        const X86Subtarget *Subtarget,
19681                                        SelectionDAG &DAG) {
19682   MVT VT = Op.getSimpleValueType();
19683   assert(VT.is128BitVector() &&
19684          "Only 128-bit vector bitmath lowering supported.");
19685
19686   int VecSize = VT.getSizeInBits();
19687   MVT EltVT = VT.getVectorElementType();
19688   int Len = EltVT.getSizeInBits();
19689
19690   // This is the vectorized version of the "best" algorithm from
19691   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19692   // with a minor tweak to use a series of adds + shifts instead of vector
19693   // multiplications. Implemented for all integer vector types. We only use
19694   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19695   // much faster, even faster than using native popcnt instructions.
19696
19697   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19698     MVT VT = V.getSimpleValueType();
19699     SmallVector<SDValue, 32> Shifters(
19700         VT.getVectorNumElements(),
19701         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19702     return DAG.getNode(OpCode, DL, VT, V,
19703                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19704   };
19705   auto GetMask = [&](SDValue V, APInt Mask) {
19706     MVT VT = V.getSimpleValueType();
19707     SmallVector<SDValue, 32> Masks(
19708         VT.getVectorNumElements(),
19709         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19710     return DAG.getNode(ISD::AND, DL, VT, V,
19711                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19712   };
19713
19714   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19715   // x86, so set the SRL type to have elements at least i16 wide. This is
19716   // correct because all of our SRLs are followed immediately by a mask anyways
19717   // that handles any bits that sneak into the high bits of the byte elements.
19718   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19719
19720   SDValue V = Op;
19721
19722   // v = v - ((v >> 1) & 0x55555555...)
19723   SDValue Srl =
19724       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19725   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19726   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19727
19728   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19729   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19730   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19731   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19732   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19733
19734   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19735   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19736   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19737   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19738
19739   // At this point, V contains the byte-wise population count, and we are
19740   // merely doing a horizontal sum if necessary to get the wider element
19741   // counts.
19742   if (EltVT == MVT::i8)
19743     return V;
19744
19745   return LowerHorizontalByteSum(
19746       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19747       DAG);
19748 }
19749
19750 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19751                                 SelectionDAG &DAG) {
19752   MVT VT = Op.getSimpleValueType();
19753   // FIXME: Need to add AVX-512 support here!
19754   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19755          "Unknown CTPOP type to handle");
19756   SDLoc DL(Op.getNode());
19757   SDValue Op0 = Op.getOperand(0);
19758
19759   if (!Subtarget->hasSSSE3()) {
19760     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19761     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19762     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19763   }
19764
19765   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19766     unsigned NumElems = VT.getVectorNumElements();
19767
19768     // Extract each 128-bit vector, compute pop count and concat the result.
19769     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19770     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19771
19772     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19773                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19774                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19775   }
19776
19777   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19778 }
19779
19780 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19781                           SelectionDAG &DAG) {
19782   assert(Op.getSimpleValueType().isVector() &&
19783          "We only do custom lowering for vector population count.");
19784   return LowerVectorCTPOP(Op, Subtarget, DAG);
19785 }
19786
19787 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19788   SDNode *Node = Op.getNode();
19789   SDLoc dl(Node);
19790   EVT T = Node->getValueType(0);
19791   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19792                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19793   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19794                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19795                        Node->getOperand(0),
19796                        Node->getOperand(1), negOp,
19797                        cast<AtomicSDNode>(Node)->getMemOperand(),
19798                        cast<AtomicSDNode>(Node)->getOrdering(),
19799                        cast<AtomicSDNode>(Node)->getSynchScope());
19800 }
19801
19802 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19803   SDNode *Node = Op.getNode();
19804   SDLoc dl(Node);
19805   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19806
19807   // Convert seq_cst store -> xchg
19808   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19809   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19810   //        (The only way to get a 16-byte store is cmpxchg16b)
19811   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19812   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19813       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19814     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19815                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19816                                  Node->getOperand(0),
19817                                  Node->getOperand(1), Node->getOperand(2),
19818                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19819                                  cast<AtomicSDNode>(Node)->getOrdering(),
19820                                  cast<AtomicSDNode>(Node)->getSynchScope());
19821     return Swap.getValue(1);
19822   }
19823   // Other atomic stores have a simple pattern.
19824   return Op;
19825 }
19826
19827 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19828   MVT VT = Op.getNode()->getSimpleValueType(0);
19829
19830   // Let legalize expand this if it isn't a legal type yet.
19831   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19832     return SDValue();
19833
19834   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19835
19836   unsigned Opc;
19837   bool ExtraOp = false;
19838   switch (Op.getOpcode()) {
19839   default: llvm_unreachable("Invalid code");
19840   case ISD::ADDC: Opc = X86ISD::ADD; break;
19841   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19842   case ISD::SUBC: Opc = X86ISD::SUB; break;
19843   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19844   }
19845
19846   if (!ExtraOp)
19847     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19848                        Op.getOperand(1));
19849   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19850                      Op.getOperand(1), Op.getOperand(2));
19851 }
19852
19853 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19854                             SelectionDAG &DAG) {
19855   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19856
19857   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19858   // which returns the values as { float, float } (in XMM0) or
19859   // { double, double } (which is returned in XMM0, XMM1).
19860   SDLoc dl(Op);
19861   SDValue Arg = Op.getOperand(0);
19862   EVT ArgVT = Arg.getValueType();
19863   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19864
19865   TargetLowering::ArgListTy Args;
19866   TargetLowering::ArgListEntry Entry;
19867
19868   Entry.Node = Arg;
19869   Entry.Ty = ArgTy;
19870   Entry.isSExt = false;
19871   Entry.isZExt = false;
19872   Args.push_back(Entry);
19873
19874   bool isF64 = ArgVT == MVT::f64;
19875   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19876   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19877   // the results are returned via SRet in memory.
19878   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19879   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19880   SDValue Callee =
19881       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19882
19883   Type *RetTy = isF64
19884     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19885     : (Type*)VectorType::get(ArgTy, 4);
19886
19887   TargetLowering::CallLoweringInfo CLI(DAG);
19888   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19889     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19890
19891   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19892
19893   if (isF64)
19894     // Returned in xmm0 and xmm1.
19895     return CallResult.first;
19896
19897   // Returned in bits 0:31 and 32:64 xmm0.
19898   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19899                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19900   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19901                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19902   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19903   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19904 }
19905
19906 /// Widen a vector input to a vector of NVT.  The
19907 /// input vector must have the same element type as NVT.
19908 static SDValue ExtendToType(SDValue InOp, MVT NVT, SelectionDAG &DAG,
19909                             bool FillWithZeroes = false) {
19910   // Check if InOp already has the right width.
19911   MVT InVT = InOp.getSimpleValueType();
19912   if (InVT == NVT)
19913     return InOp;
19914
19915   if (InOp.isUndef())
19916     return DAG.getUNDEF(NVT);
19917
19918   assert(InVT.getVectorElementType() == NVT.getVectorElementType() &&
19919          "input and widen element type must match");
19920
19921   unsigned InNumElts = InVT.getVectorNumElements();
19922   unsigned WidenNumElts = NVT.getVectorNumElements();
19923   assert(WidenNumElts > InNumElts && WidenNumElts % InNumElts == 0 &&
19924          "Unexpected request for vector widening");
19925
19926   EVT EltVT = NVT.getVectorElementType();
19927
19928   SDLoc dl(InOp);
19929   if (InOp.getOpcode() == ISD::CONCAT_VECTORS &&
19930       InOp.getNumOperands() == 2) {
19931     SDValue N1 = InOp.getOperand(1);
19932     if ((ISD::isBuildVectorAllZeros(N1.getNode()) && FillWithZeroes) ||
19933         N1.isUndef()) {
19934       InOp = InOp.getOperand(0);
19935       InVT = InOp.getSimpleValueType();
19936       InNumElts = InVT.getVectorNumElements();
19937     }
19938   }
19939   if (ISD::isBuildVectorOfConstantSDNodes(InOp.getNode()) ||
19940       ISD::isBuildVectorOfConstantFPSDNodes(InOp.getNode())) {
19941     SmallVector<SDValue, 16> Ops;
19942     for (unsigned i = 0; i < InNumElts; ++i)
19943       Ops.push_back(InOp.getOperand(i));
19944
19945     SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, EltVT) :
19946       DAG.getUNDEF(EltVT);
19947     for (unsigned i = 0; i < WidenNumElts - InNumElts; ++i)
19948       Ops.push_back(FillVal);
19949     return DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Ops);
19950   }
19951   SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, NVT) :
19952     DAG.getUNDEF(NVT);
19953   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NVT, FillVal,
19954                      InOp, DAG.getIntPtrConstant(0, dl));
19955 }
19956
19957 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19958                              SelectionDAG &DAG) {
19959   assert(Subtarget->hasAVX512() &&
19960          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19961
19962   // X86 scatter kills mask register, so its type should be added to
19963   // the list of return values.
19964   // If the "scatter" has 2 return values, it is already handled.
19965   if (Op.getNode()->getNumValues() == 2)
19966     return Op;
19967
19968   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19969   SDValue Src = N->getValue();
19970   MVT VT = Src.getSimpleValueType();
19971   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19972   SDLoc dl(Op);
19973
19974   SDValue NewScatter;
19975   SDValue Index = N->getIndex();
19976   SDValue Mask = N->getMask();
19977   SDValue Chain = N->getChain();
19978   SDValue BasePtr = N->getBasePtr();
19979   MVT MemVT = N->getMemoryVT().getSimpleVT();
19980   MVT IndexVT = Index.getSimpleValueType();
19981   MVT MaskVT = Mask.getSimpleValueType();
19982
19983   if (MemVT.getScalarSizeInBits() < VT.getScalarSizeInBits()) {
19984     // The v2i32 value was promoted to v2i64.
19985     // Now we "redo" the type legalizer's work and widen the original
19986     // v2i32 value to v4i32. The original v2i32 is retrieved from v2i64
19987     // with a shuffle.
19988     assert((MemVT == MVT::v2i32 && VT == MVT::v2i64) &&
19989            "Unexpected memory type");
19990     int ShuffleMask[] = {0, 2, -1, -1};
19991     Src = DAG.getVectorShuffle(MVT::v4i32, dl, DAG.getBitcast(MVT::v4i32, Src),
19992                                DAG.getUNDEF(MVT::v4i32), ShuffleMask);
19993     // Now we have 4 elements instead of 2.
19994     // Expand the index.
19995     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), 4);
19996     Index = ExtendToType(Index, NewIndexVT, DAG);
19997
19998     // Expand the mask with zeroes
19999     // Mask may be <2 x i64> or <2 x i1> at this moment
20000     assert((MaskVT == MVT::v2i1 || MaskVT == MVT::v2i64) &&
20001            "Unexpected mask type");
20002     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), 4);
20003     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
20004     VT = MVT::v4i32;
20005   }
20006
20007   unsigned NumElts = VT.getVectorNumElements();
20008   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
20009       !Index.getSimpleValueType().is512BitVector()) {
20010     // AVX512F supports only 512-bit vectors. Or data or index should
20011     // be 512 bit wide. If now the both index and data are 256-bit, but
20012     // the vector contains 8 elements, we just sign-extend the index
20013     if (IndexVT == MVT::v8i32)
20014       // Just extend index
20015       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20016     else {
20017       // The minimal number of elts in scatter is 8
20018       NumElts = 8;
20019       // Index
20020       MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
20021       // Use original index here, do not modify the index twice
20022       Index = ExtendToType(N->getIndex(), NewIndexVT, DAG);
20023       if (IndexVT.getScalarType() == MVT::i32)
20024         Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20025
20026       // Mask
20027       // At this point we have promoted mask operand
20028       assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
20029       MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
20030       // Use the original mask here, do not modify the mask twice
20031       Mask = ExtendToType(N->getMask(), ExtMaskVT, DAG, true);
20032
20033       // The value that should be stored
20034       MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
20035       Src = ExtendToType(Src, NewVT, DAG);
20036     }
20037   }
20038   // If the mask is "wide" at this point - truncate it to i1 vector
20039   MVT BitMaskVT = MVT::getVectorVT(MVT::i1, NumElts);
20040   Mask = DAG.getNode(ISD::TRUNCATE, dl, BitMaskVT, Mask);
20041
20042   // The mask is killed by scatter, add it to the values
20043   SDVTList VTs = DAG.getVTList(BitMaskVT, MVT::Other);
20044   SDValue Ops[] = {Chain, Src, Mask, BasePtr, Index};
20045   NewScatter = DAG.getMaskedScatter(VTs, N->getMemoryVT(), dl, Ops,
20046                                     N->getMemOperand());
20047   DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
20048   return SDValue(NewScatter.getNode(), 0);
20049 }
20050
20051 static SDValue LowerMLOAD(SDValue Op, const X86Subtarget *Subtarget,
20052                           SelectionDAG &DAG) {
20053
20054   MaskedLoadSDNode *N = cast<MaskedLoadSDNode>(Op.getNode());
20055   MVT VT = Op.getSimpleValueType();
20056   SDValue Mask = N->getMask();
20057   SDLoc dl(Op);
20058
20059   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
20060       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
20061     // This operation is legal for targets with VLX, but without
20062     // VLX the vector should be widened to 512 bit
20063     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
20064     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
20065     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
20066     SDValue Src0 = N->getSrc0();
20067     Src0 = ExtendToType(Src0, WideDataVT, DAG);
20068     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
20069     SDValue NewLoad = DAG.getMaskedLoad(WideDataVT, dl, N->getChain(),
20070                                         N->getBasePtr(), Mask, Src0,
20071                                         N->getMemoryVT(), N->getMemOperand(),
20072                                         N->getExtensionType());
20073
20074     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
20075                                  NewLoad.getValue(0),
20076                                  DAG.getIntPtrConstant(0, dl));
20077     SDValue RetOps[] = {Exract, NewLoad.getValue(1)};
20078     return DAG.getMergeValues(RetOps, dl);
20079   }
20080   return Op;
20081 }
20082
20083 static SDValue LowerMSTORE(SDValue Op, const X86Subtarget *Subtarget,
20084                            SelectionDAG &DAG) {
20085   MaskedStoreSDNode *N = cast<MaskedStoreSDNode>(Op.getNode());
20086   SDValue DataToStore = N->getValue();
20087   MVT VT = DataToStore.getSimpleValueType();
20088   SDValue Mask = N->getMask();
20089   SDLoc dl(Op);
20090
20091   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
20092       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
20093     // This operation is legal for targets with VLX, but without
20094     // VLX the vector should be widened to 512 bit
20095     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
20096     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
20097     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
20098     DataToStore = ExtendToType(DataToStore, WideDataVT, DAG);
20099     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
20100     return DAG.getMaskedStore(N->getChain(), dl, DataToStore, N->getBasePtr(),
20101                               Mask, N->getMemoryVT(), N->getMemOperand(),
20102                               N->isTruncatingStore());
20103   }
20104   return Op;
20105 }
20106
20107 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
20108                             SelectionDAG &DAG) {
20109   assert(Subtarget->hasAVX512() &&
20110          "MGATHER/MSCATTER are supported on AVX-512 arch only");
20111
20112   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
20113   SDLoc dl(Op);
20114   MVT VT = Op.getSimpleValueType();
20115   SDValue Index = N->getIndex();
20116   SDValue Mask = N->getMask();
20117   SDValue Src0 = N->getValue();
20118   MVT IndexVT = Index.getSimpleValueType();
20119   MVT MaskVT = Mask.getSimpleValueType();
20120
20121   unsigned NumElts = VT.getVectorNumElements();
20122   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
20123
20124   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
20125       !Index.getSimpleValueType().is512BitVector()) {
20126     // AVX512F supports only 512-bit vectors. Or data or index should
20127     // be 512 bit wide. If now the both index and data are 256-bit, but
20128     // the vector contains 8 elements, we just sign-extend the index
20129     if (NumElts == 8) {
20130       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20131       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
20132                         N->getOperand(3), Index };
20133       DAG.UpdateNodeOperands(N, Ops);
20134       return Op;
20135     }
20136
20137     // Minimal number of elements in Gather
20138     NumElts = 8;
20139     // Index
20140     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
20141     Index = ExtendToType(Index, NewIndexVT, DAG);
20142     if (IndexVT.getScalarType() == MVT::i32)
20143       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20144
20145     // Mask
20146     MVT MaskBitVT = MVT::getVectorVT(MVT::i1, NumElts);
20147     // At this point we have promoted mask operand
20148     assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
20149     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
20150     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
20151     Mask = DAG.getNode(ISD::TRUNCATE, dl, MaskBitVT, Mask);
20152
20153     // The pass-thru value
20154     MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
20155     Src0 = ExtendToType(Src0, NewVT, DAG);
20156
20157     SDValue Ops[] = { N->getChain(), Src0, Mask, N->getBasePtr(), Index };
20158     SDValue NewGather = DAG.getMaskedGather(DAG.getVTList(NewVT, MVT::Other),
20159                                             N->getMemoryVT(), dl, Ops,
20160                                             N->getMemOperand());
20161     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
20162                                  NewGather.getValue(0),
20163                                  DAG.getIntPtrConstant(0, dl));
20164     SDValue RetOps[] = {Exract, NewGather.getValue(1)};
20165     return DAG.getMergeValues(RetOps, dl);
20166   }
20167   return Op;
20168 }
20169
20170 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
20171                                                     SelectionDAG &DAG) const {
20172   // TODO: Eventually, the lowering of these nodes should be informed by or
20173   // deferred to the GC strategy for the function in which they appear. For
20174   // now, however, they must be lowered to something. Since they are logically
20175   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20176   // require special handling for these nodes), lower them as literal NOOPs for
20177   // the time being.
20178   SmallVector<SDValue, 2> Ops;
20179
20180   Ops.push_back(Op.getOperand(0));
20181   if (Op->getGluedNode())
20182     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20183
20184   SDLoc OpDL(Op);
20185   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20186   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20187
20188   return NOOP;
20189 }
20190
20191 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
20192                                                   SelectionDAG &DAG) const {
20193   // TODO: Eventually, the lowering of these nodes should be informed by or
20194   // deferred to the GC strategy for the function in which they appear. For
20195   // now, however, they must be lowered to something. Since they are logically
20196   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20197   // require special handling for these nodes), lower them as literal NOOPs for
20198   // the time being.
20199   SmallVector<SDValue, 2> Ops;
20200
20201   Ops.push_back(Op.getOperand(0));
20202   if (Op->getGluedNode())
20203     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20204
20205   SDLoc OpDL(Op);
20206   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20207   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20208
20209   return NOOP;
20210 }
20211
20212 /// LowerOperation - Provide custom lowering hooks for some operations.
20213 ///
20214 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
20215   switch (Op.getOpcode()) {
20216   default: llvm_unreachable("Should not custom lower this!");
20217   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
20218   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
20219     return LowerCMP_SWAP(Op, Subtarget, DAG);
20220   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
20221   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
20222   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
20223   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
20224   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
20225   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
20226   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
20227   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
20228   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
20229   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
20230   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
20231   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
20232   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
20233   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
20234   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
20235   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
20236   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
20237   case ISD::SHL_PARTS:
20238   case ISD::SRA_PARTS:
20239   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
20240   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
20241   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
20242   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
20243   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
20244   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
20245   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
20246   case ISD::SIGN_EXTEND_VECTOR_INREG:
20247     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
20248   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
20249   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
20250   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
20251   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
20252   case ISD::FABS:
20253   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
20254   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
20255   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
20256   case ISD::SETCC:              return LowerSETCC(Op, DAG);
20257   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
20258   case ISD::SELECT:             return LowerSELECT(Op, DAG);
20259   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
20260   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
20261   case ISD::VASTART:            return LowerVASTART(Op, DAG);
20262   case ISD::VAARG:              return LowerVAARG(Op, DAG);
20263   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
20264   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
20265   case ISD::INTRINSIC_VOID:
20266   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
20267   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
20268   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
20269   case ISD::FRAME_TO_ARGS_OFFSET:
20270                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
20271   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
20272   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
20273   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
20274   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
20275   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
20276   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
20277   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
20278   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
20279   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
20280   case ISD::CTTZ:
20281   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
20282   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
20283   case ISD::UMUL_LOHI:
20284   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
20285   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
20286   case ISD::SRA:
20287   case ISD::SRL:
20288   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
20289   case ISD::SADDO:
20290   case ISD::UADDO:
20291   case ISD::SSUBO:
20292   case ISD::USUBO:
20293   case ISD::SMULO:
20294   case ISD::UMULO:              return LowerXALUO(Op, DAG);
20295   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
20296   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
20297   case ISD::ADDC:
20298   case ISD::ADDE:
20299   case ISD::SUBC:
20300   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
20301   case ISD::ADD:                return LowerADD(Op, DAG);
20302   case ISD::SUB:                return LowerSUB(Op, DAG);
20303   case ISD::SMAX:
20304   case ISD::SMIN:
20305   case ISD::UMAX:
20306   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
20307   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
20308   case ISD::MLOAD:              return LowerMLOAD(Op, Subtarget, DAG);
20309   case ISD::MSTORE:             return LowerMSTORE(Op, Subtarget, DAG);
20310   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
20311   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
20312   case ISD::GC_TRANSITION_START:
20313                                 return LowerGC_TRANSITION_START(Op, DAG);
20314   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
20315   }
20316 }
20317
20318 /// ReplaceNodeResults - Replace a node with an illegal result type
20319 /// with a new node built out of custom code.
20320 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
20321                                            SmallVectorImpl<SDValue>&Results,
20322                                            SelectionDAG &DAG) const {
20323   SDLoc dl(N);
20324   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20325   switch (N->getOpcode()) {
20326   default:
20327     llvm_unreachable("Do not know how to custom type legalize this operation!");
20328   case X86ISD::AVG: {
20329     // Legalize types for X86ISD::AVG by expanding vectors.
20330     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20331
20332     auto InVT = N->getValueType(0);
20333     auto InVTSize = InVT.getSizeInBits();
20334     const unsigned RegSize =
20335         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
20336     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
20337            "512-bit vector requires AVX512");
20338     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
20339            "256-bit vector requires AVX2");
20340
20341     auto ElemVT = InVT.getVectorElementType();
20342     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
20343                                   RegSize / ElemVT.getSizeInBits());
20344     assert(RegSize % InVT.getSizeInBits() == 0);
20345     unsigned NumConcat = RegSize / InVT.getSizeInBits();
20346
20347     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
20348     Ops[0] = N->getOperand(0);
20349     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20350     Ops[0] = N->getOperand(1);
20351     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20352
20353     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
20354     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
20355                                   DAG.getIntPtrConstant(0, dl)));
20356     return;
20357   }
20358   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
20359   case X86ISD::FMINC:
20360   case X86ISD::FMIN:
20361   case X86ISD::FMAXC:
20362   case X86ISD::FMAX: {
20363     EVT VT = N->getValueType(0);
20364     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
20365     SDValue UNDEF = DAG.getUNDEF(VT);
20366     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20367                               N->getOperand(0), UNDEF);
20368     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20369                               N->getOperand(1), UNDEF);
20370     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
20371     return;
20372   }
20373   case ISD::SIGN_EXTEND_INREG:
20374   case ISD::ADDC:
20375   case ISD::ADDE:
20376   case ISD::SUBC:
20377   case ISD::SUBE:
20378     // We don't want to expand or promote these.
20379     return;
20380   case ISD::SDIV:
20381   case ISD::UDIV:
20382   case ISD::SREM:
20383   case ISD::UREM:
20384   case ISD::SDIVREM:
20385   case ISD::UDIVREM: {
20386     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
20387     Results.push_back(V);
20388     return;
20389   }
20390   case ISD::FP_TO_SINT:
20391   case ISD::FP_TO_UINT: {
20392     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
20393
20394     std::pair<SDValue,SDValue> Vals =
20395         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
20396     SDValue FIST = Vals.first, StackSlot = Vals.second;
20397     if (FIST.getNode()) {
20398       EVT VT = N->getValueType(0);
20399       // Return a load from the stack slot.
20400       if (StackSlot.getNode())
20401         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
20402                                       MachinePointerInfo(),
20403                                       false, false, false, 0));
20404       else
20405         Results.push_back(FIST);
20406     }
20407     return;
20408   }
20409   case ISD::UINT_TO_FP: {
20410     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20411     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
20412         N->getValueType(0) != MVT::v2f32)
20413       return;
20414     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
20415                                  N->getOperand(0));
20416     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
20417                                      MVT::f64);
20418     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
20419     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
20420                              DAG.getBitcast(MVT::v2i64, VBias));
20421     Or = DAG.getBitcast(MVT::v2f64, Or);
20422     // TODO: Are there any fast-math-flags to propagate here?
20423     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
20424     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
20425     return;
20426   }
20427   case ISD::FP_ROUND: {
20428     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
20429         return;
20430     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
20431     Results.push_back(V);
20432     return;
20433   }
20434   case ISD::FP_EXTEND: {
20435     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
20436     // No other ValueType for FP_EXTEND should reach this point.
20437     assert(N->getValueType(0) == MVT::v2f32 &&
20438            "Do not know how to legalize this Node");
20439     return;
20440   }
20441   case ISD::INTRINSIC_W_CHAIN: {
20442     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
20443     switch (IntNo) {
20444     default : llvm_unreachable("Do not know how to custom type "
20445                                "legalize this intrinsic operation!");
20446     case Intrinsic::x86_rdtsc:
20447       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20448                                      Results);
20449     case Intrinsic::x86_rdtscp:
20450       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
20451                                      Results);
20452     case Intrinsic::x86_rdpmc:
20453       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
20454     }
20455   }
20456   case ISD::INTRINSIC_WO_CHAIN: {
20457     if (SDValue V = LowerINTRINSIC_WO_CHAIN(SDValue(N, 0), Subtarget, DAG))
20458       Results.push_back(V);
20459     return;
20460   }
20461   case ISD::READCYCLECOUNTER: {
20462     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20463                                    Results);
20464   }
20465   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
20466     EVT T = N->getValueType(0);
20467     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
20468     bool Regs64bit = T == MVT::i128;
20469     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
20470     SDValue cpInL, cpInH;
20471     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20472                         DAG.getConstant(0, dl, HalfT));
20473     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20474                         DAG.getConstant(1, dl, HalfT));
20475     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
20476                              Regs64bit ? X86::RAX : X86::EAX,
20477                              cpInL, SDValue());
20478     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
20479                              Regs64bit ? X86::RDX : X86::EDX,
20480                              cpInH, cpInL.getValue(1));
20481     SDValue swapInL, swapInH;
20482     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20483                           DAG.getConstant(0, dl, HalfT));
20484     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20485                           DAG.getConstant(1, dl, HalfT));
20486     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20487                                Regs64bit ? X86::RBX : X86::EBX,
20488                                swapInL, cpInH.getValue(1));
20489     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20490                                Regs64bit ? X86::RCX : X86::ECX,
20491                                swapInH, swapInL.getValue(1));
20492     SDValue Ops[] = { swapInH.getValue(0),
20493                       N->getOperand(1),
20494                       swapInH.getValue(1) };
20495     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20496     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20497     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20498                                   X86ISD::LCMPXCHG8_DAG;
20499     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20500     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20501                                         Regs64bit ? X86::RAX : X86::EAX,
20502                                         HalfT, Result.getValue(1));
20503     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20504                                         Regs64bit ? X86::RDX : X86::EDX,
20505                                         HalfT, cpOutL.getValue(2));
20506     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20507
20508     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20509                                         MVT::i32, cpOutH.getValue(2));
20510     SDValue Success =
20511         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20512                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20513     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20514
20515     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20516     Results.push_back(Success);
20517     Results.push_back(EFLAGS.getValue(1));
20518     return;
20519   }
20520   case ISD::ATOMIC_SWAP:
20521   case ISD::ATOMIC_LOAD_ADD:
20522   case ISD::ATOMIC_LOAD_SUB:
20523   case ISD::ATOMIC_LOAD_AND:
20524   case ISD::ATOMIC_LOAD_OR:
20525   case ISD::ATOMIC_LOAD_XOR:
20526   case ISD::ATOMIC_LOAD_NAND:
20527   case ISD::ATOMIC_LOAD_MIN:
20528   case ISD::ATOMIC_LOAD_MAX:
20529   case ISD::ATOMIC_LOAD_UMIN:
20530   case ISD::ATOMIC_LOAD_UMAX:
20531   case ISD::ATOMIC_LOAD: {
20532     // Delegate to generic TypeLegalization. Situations we can really handle
20533     // should have already been dealt with by AtomicExpandPass.cpp.
20534     break;
20535   }
20536   case ISD::BITCAST: {
20537     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20538     EVT DstVT = N->getValueType(0);
20539     EVT SrcVT = N->getOperand(0)->getValueType(0);
20540
20541     if (SrcVT != MVT::f64 ||
20542         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20543       return;
20544
20545     unsigned NumElts = DstVT.getVectorNumElements();
20546     EVT SVT = DstVT.getVectorElementType();
20547     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20548     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20549                                    MVT::v2f64, N->getOperand(0));
20550     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20551
20552     if (ExperimentalVectorWideningLegalization) {
20553       // If we are legalizing vectors by widening, we already have the desired
20554       // legal vector type, just return it.
20555       Results.push_back(ToVecInt);
20556       return;
20557     }
20558
20559     SmallVector<SDValue, 8> Elts;
20560     for (unsigned i = 0, e = NumElts; i != e; ++i)
20561       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20562                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20563
20564     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20565   }
20566   }
20567 }
20568
20569 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20570   switch ((X86ISD::NodeType)Opcode) {
20571   case X86ISD::FIRST_NUMBER:       break;
20572   case X86ISD::BSF:                return "X86ISD::BSF";
20573   case X86ISD::BSR:                return "X86ISD::BSR";
20574   case X86ISD::SHLD:               return "X86ISD::SHLD";
20575   case X86ISD::SHRD:               return "X86ISD::SHRD";
20576   case X86ISD::FAND:               return "X86ISD::FAND";
20577   case X86ISD::FANDN:              return "X86ISD::FANDN";
20578   case X86ISD::FOR:                return "X86ISD::FOR";
20579   case X86ISD::FXOR:               return "X86ISD::FXOR";
20580   case X86ISD::FILD:               return "X86ISD::FILD";
20581   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20582   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20583   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20584   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20585   case X86ISD::FLD:                return "X86ISD::FLD";
20586   case X86ISD::FST:                return "X86ISD::FST";
20587   case X86ISD::CALL:               return "X86ISD::CALL";
20588   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20589   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20590   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20591   case X86ISD::BT:                 return "X86ISD::BT";
20592   case X86ISD::CMP:                return "X86ISD::CMP";
20593   case X86ISD::COMI:               return "X86ISD::COMI";
20594   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20595   case X86ISD::CMPM:               return "X86ISD::CMPM";
20596   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20597   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20598   case X86ISD::SETCC:              return "X86ISD::SETCC";
20599   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20600   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20601   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20602   case X86ISD::CMOV:               return "X86ISD::CMOV";
20603   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20604   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20605   case X86ISD::IRET:               return "X86ISD::IRET";
20606   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20607   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20608   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20609   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20610   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20611   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20612   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20613   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20614   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20615   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20616   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20617   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20618   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20619   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20620   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20621   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20622   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20623   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20624   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20625   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20626   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20627   case X86ISD::HADD:               return "X86ISD::HADD";
20628   case X86ISD::HSUB:               return "X86ISD::HSUB";
20629   case X86ISD::FHADD:              return "X86ISD::FHADD";
20630   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20631   case X86ISD::ABS:                return "X86ISD::ABS";
20632   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20633   case X86ISD::FMAX:               return "X86ISD::FMAX";
20634   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20635   case X86ISD::FMIN:               return "X86ISD::FMIN";
20636   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20637   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20638   case X86ISD::FMINC:              return "X86ISD::FMINC";
20639   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20640   case X86ISD::FRCP:               return "X86ISD::FRCP";
20641   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20642   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20643   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20644   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20645   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20646   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20647   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20648   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20649   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20650   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20651   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20652   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20653   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20654   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20655   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20656   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20657   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20658   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20659   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20660   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20661   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20662   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20663   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20664   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20665   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20666   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20667   case X86ISD::CVT2MASK:           return "X86ISD::CVT2MASK";
20668   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20669   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20670   case X86ISD::VSHL:               return "X86ISD::VSHL";
20671   case X86ISD::VSRL:               return "X86ISD::VSRL";
20672   case X86ISD::VSRA:               return "X86ISD::VSRA";
20673   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20674   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20675   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20676   case X86ISD::CMPP:               return "X86ISD::CMPP";
20677   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20678   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20679   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20680   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20681   case X86ISD::ADD:                return "X86ISD::ADD";
20682   case X86ISD::SUB:                return "X86ISD::SUB";
20683   case X86ISD::ADC:                return "X86ISD::ADC";
20684   case X86ISD::SBB:                return "X86ISD::SBB";
20685   case X86ISD::SMUL:               return "X86ISD::SMUL";
20686   case X86ISD::UMUL:               return "X86ISD::UMUL";
20687   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20688   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20689   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20690   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20691   case X86ISD::INC:                return "X86ISD::INC";
20692   case X86ISD::DEC:                return "X86ISD::DEC";
20693   case X86ISD::OR:                 return "X86ISD::OR";
20694   case X86ISD::XOR:                return "X86ISD::XOR";
20695   case X86ISD::AND:                return "X86ISD::AND";
20696   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20697   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20698   case X86ISD::PTEST:              return "X86ISD::PTEST";
20699   case X86ISD::TESTP:              return "X86ISD::TESTP";
20700   case X86ISD::TESTM:              return "X86ISD::TESTM";
20701   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20702   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20703   case X86ISD::KTEST:              return "X86ISD::KTEST";
20704   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20705   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20706   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20707   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20708   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20709   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20710   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20711   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20712   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20713   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20714   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20715   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20716   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20717   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20718   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20719   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20720   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20721   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20722   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20723   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20724   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20725   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20726   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20727   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20728   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20729   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20730   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20731   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20732   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20733   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20734   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20735   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20736   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20737   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20738   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20739   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20740   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20741   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20742   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20743   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20744   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20745   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20746   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20747   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20748   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20749   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20750   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20751   case X86ISD::SAHF:               return "X86ISD::SAHF";
20752   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20753   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20754   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20755   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20756   case X86ISD::VPROT:              return "X86ISD::VPROT";
20757   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20758   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20759   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20760   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20761   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20762   case X86ISD::FMADD:              return "X86ISD::FMADD";
20763   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20764   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20765   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20766   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20767   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20768   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20769   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20770   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20771   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20772   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20773   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20774   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20775   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20776   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20777   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20778   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20779   case X86ISD::XTEST:              return "X86ISD::XTEST";
20780   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20781   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20782   case X86ISD::SELECT:             return "X86ISD::SELECT";
20783   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20784   case X86ISD::RCP28:              return "X86ISD::RCP28";
20785   case X86ISD::EXP2:               return "X86ISD::EXP2";
20786   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20787   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20788   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20789   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20790   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20791   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20792   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20793   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20794   case X86ISD::ADDS:               return "X86ISD::ADDS";
20795   case X86ISD::SUBS:               return "X86ISD::SUBS";
20796   case X86ISD::AVG:                return "X86ISD::AVG";
20797   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20798   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20799   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20800   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20801   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20802   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20803   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20804   }
20805   return nullptr;
20806 }
20807
20808 // isLegalAddressingMode - Return true if the addressing mode represented
20809 // by AM is legal for this target, for a load/store of the specified type.
20810 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20811                                               const AddrMode &AM, Type *Ty,
20812                                               unsigned AS) const {
20813   // X86 supports extremely general addressing modes.
20814   CodeModel::Model M = getTargetMachine().getCodeModel();
20815   Reloc::Model R = getTargetMachine().getRelocationModel();
20816
20817   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20818   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20819     return false;
20820
20821   if (AM.BaseGV) {
20822     unsigned GVFlags =
20823       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20824
20825     // If a reference to this global requires an extra load, we can't fold it.
20826     if (isGlobalStubReference(GVFlags))
20827       return false;
20828
20829     // If BaseGV requires a register for the PIC base, we cannot also have a
20830     // BaseReg specified.
20831     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20832       return false;
20833
20834     // If lower 4G is not available, then we must use rip-relative addressing.
20835     if ((M != CodeModel::Small || R != Reloc::Static) &&
20836         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20837       return false;
20838   }
20839
20840   switch (AM.Scale) {
20841   case 0:
20842   case 1:
20843   case 2:
20844   case 4:
20845   case 8:
20846     // These scales always work.
20847     break;
20848   case 3:
20849   case 5:
20850   case 9:
20851     // These scales are formed with basereg+scalereg.  Only accept if there is
20852     // no basereg yet.
20853     if (AM.HasBaseReg)
20854       return false;
20855     break;
20856   default:  // Other stuff never works.
20857     return false;
20858   }
20859
20860   return true;
20861 }
20862
20863 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20864   unsigned Bits = Ty->getScalarSizeInBits();
20865
20866   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20867   // particularly cheaper than those without.
20868   if (Bits == 8)
20869     return false;
20870
20871   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20872   // variable shifts just as cheap as scalar ones.
20873   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20874     return false;
20875
20876   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20877   // fully general vector.
20878   return true;
20879 }
20880
20881 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20882   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20883     return false;
20884   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20885   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20886   return NumBits1 > NumBits2;
20887 }
20888
20889 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20890   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20891     return false;
20892
20893   if (!isTypeLegal(EVT::getEVT(Ty1)))
20894     return false;
20895
20896   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20897
20898   // Assuming the caller doesn't have a zeroext or signext return parameter,
20899   // truncation all the way down to i1 is valid.
20900   return true;
20901 }
20902
20903 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20904   return isInt<32>(Imm);
20905 }
20906
20907 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20908   // Can also use sub to handle negated immediates.
20909   return isInt<32>(Imm);
20910 }
20911
20912 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20913   if (!VT1.isInteger() || !VT2.isInteger())
20914     return false;
20915   unsigned NumBits1 = VT1.getSizeInBits();
20916   unsigned NumBits2 = VT2.getSizeInBits();
20917   return NumBits1 > NumBits2;
20918 }
20919
20920 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20921   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20922   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20923 }
20924
20925 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20926   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20927   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20928 }
20929
20930 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20931   EVT VT1 = Val.getValueType();
20932   if (isZExtFree(VT1, VT2))
20933     return true;
20934
20935   if (Val.getOpcode() != ISD::LOAD)
20936     return false;
20937
20938   if (!VT1.isSimple() || !VT1.isInteger() ||
20939       !VT2.isSimple() || !VT2.isInteger())
20940     return false;
20941
20942   switch (VT1.getSimpleVT().SimpleTy) {
20943   default: break;
20944   case MVT::i8:
20945   case MVT::i16:
20946   case MVT::i32:
20947     // X86 has 8, 16, and 32-bit zero-extending loads.
20948     return true;
20949   }
20950
20951   return false;
20952 }
20953
20954 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20955
20956 bool
20957 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20958   if (!Subtarget->hasAnyFMA())
20959     return false;
20960
20961   VT = VT.getScalarType();
20962
20963   if (!VT.isSimple())
20964     return false;
20965
20966   switch (VT.getSimpleVT().SimpleTy) {
20967   case MVT::f32:
20968   case MVT::f64:
20969     return true;
20970   default:
20971     break;
20972   }
20973
20974   return false;
20975 }
20976
20977 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20978   // i16 instructions are longer (0x66 prefix) and potentially slower.
20979   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20980 }
20981
20982 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20983 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20984 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20985 /// are assumed to be legal.
20986 bool
20987 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20988                                       EVT VT) const {
20989   if (!VT.isSimple())
20990     return false;
20991
20992   // Not for i1 vectors
20993   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20994     return false;
20995
20996   // Very little shuffling can be done for 64-bit vectors right now.
20997   if (VT.getSimpleVT().getSizeInBits() == 64)
20998     return false;
20999
21000   // We only care that the types being shuffled are legal. The lowering can
21001   // handle any possible shuffle mask that results.
21002   return isTypeLegal(VT.getSimpleVT());
21003 }
21004
21005 bool
21006 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
21007                                           EVT VT) const {
21008   // Just delegate to the generic legality, clear masks aren't special.
21009   return isShuffleMaskLegal(Mask, VT);
21010 }
21011
21012 //===----------------------------------------------------------------------===//
21013 //                           X86 Scheduler Hooks
21014 //===----------------------------------------------------------------------===//
21015
21016 /// Utility function to emit xbegin specifying the start of an RTM region.
21017 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
21018                                      const TargetInstrInfo *TII) {
21019   DebugLoc DL = MI->getDebugLoc();
21020
21021   const BasicBlock *BB = MBB->getBasicBlock();
21022   MachineFunction::iterator I = ++MBB->getIterator();
21023
21024   // For the v = xbegin(), we generate
21025   //
21026   // thisMBB:
21027   //  xbegin sinkMBB
21028   //
21029   // mainMBB:
21030   //  eax = -1
21031   //
21032   // sinkMBB:
21033   //  v = eax
21034
21035   MachineBasicBlock *thisMBB = MBB;
21036   MachineFunction *MF = MBB->getParent();
21037   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21038   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21039   MF->insert(I, mainMBB);
21040   MF->insert(I, sinkMBB);
21041
21042   // Transfer the remainder of BB and its successor edges to sinkMBB.
21043   sinkMBB->splice(sinkMBB->begin(), MBB,
21044                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21045   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21046
21047   // thisMBB:
21048   //  xbegin sinkMBB
21049   //  # fallthrough to mainMBB
21050   //  # abortion to sinkMBB
21051   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
21052   thisMBB->addSuccessor(mainMBB);
21053   thisMBB->addSuccessor(sinkMBB);
21054
21055   // mainMBB:
21056   //  EAX = -1
21057   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
21058   mainMBB->addSuccessor(sinkMBB);
21059
21060   // sinkMBB:
21061   // EAX is live into the sinkMBB
21062   sinkMBB->addLiveIn(X86::EAX);
21063   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21064           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21065     .addReg(X86::EAX);
21066
21067   MI->eraseFromParent();
21068   return sinkMBB;
21069 }
21070
21071 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
21072 // or XMM0_V32I8 in AVX all of this code can be replaced with that
21073 // in the .td file.
21074 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
21075                                        const TargetInstrInfo *TII) {
21076   unsigned Opc;
21077   switch (MI->getOpcode()) {
21078   default: llvm_unreachable("illegal opcode!");
21079   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
21080   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
21081   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
21082   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
21083   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
21084   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
21085   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
21086   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
21087   }
21088
21089   DebugLoc dl = MI->getDebugLoc();
21090   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
21091
21092   unsigned NumArgs = MI->getNumOperands();
21093   for (unsigned i = 1; i < NumArgs; ++i) {
21094     MachineOperand &Op = MI->getOperand(i);
21095     if (!(Op.isReg() && Op.isImplicit()))
21096       MIB.addOperand(Op);
21097   }
21098   if (MI->hasOneMemOperand())
21099     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
21100
21101   BuildMI(*BB, MI, dl,
21102     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21103     .addReg(X86::XMM0);
21104
21105   MI->eraseFromParent();
21106   return BB;
21107 }
21108
21109 // FIXME: Custom handling because TableGen doesn't support multiple implicit
21110 // defs in an instruction pattern
21111 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
21112                                        const TargetInstrInfo *TII) {
21113   unsigned Opc;
21114   switch (MI->getOpcode()) {
21115   default: llvm_unreachable("illegal opcode!");
21116   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
21117   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
21118   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
21119   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
21120   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
21121   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
21122   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
21123   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
21124   }
21125
21126   DebugLoc dl = MI->getDebugLoc();
21127   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
21128
21129   unsigned NumArgs = MI->getNumOperands(); // remove the results
21130   for (unsigned i = 1; i < NumArgs; ++i) {
21131     MachineOperand &Op = MI->getOperand(i);
21132     if (!(Op.isReg() && Op.isImplicit()))
21133       MIB.addOperand(Op);
21134   }
21135   if (MI->hasOneMemOperand())
21136     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
21137
21138   BuildMI(*BB, MI, dl,
21139     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21140     .addReg(X86::ECX);
21141
21142   MI->eraseFromParent();
21143   return BB;
21144 }
21145
21146 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
21147                                       const X86Subtarget *Subtarget) {
21148   DebugLoc dl = MI->getDebugLoc();
21149   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21150   // Address into RAX/EAX, other two args into ECX, EDX.
21151   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
21152   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
21153   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
21154   for (int i = 0; i < X86::AddrNumOperands; ++i)
21155     MIB.addOperand(MI->getOperand(i));
21156
21157   unsigned ValOps = X86::AddrNumOperands;
21158   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
21159     .addReg(MI->getOperand(ValOps).getReg());
21160   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
21161     .addReg(MI->getOperand(ValOps+1).getReg());
21162
21163   // The instruction doesn't actually take any operands though.
21164   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
21165
21166   MI->eraseFromParent(); // The pseudo is gone now.
21167   return BB;
21168 }
21169
21170 MachineBasicBlock *
21171 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
21172                                                  MachineBasicBlock *MBB) const {
21173   // Emit va_arg instruction on X86-64.
21174
21175   // Operands to this pseudo-instruction:
21176   // 0  ) Output        : destination address (reg)
21177   // 1-5) Input         : va_list address (addr, i64mem)
21178   // 6  ) ArgSize       : Size (in bytes) of vararg type
21179   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
21180   // 8  ) Align         : Alignment of type
21181   // 9  ) EFLAGS (implicit-def)
21182
21183   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
21184   static_assert(X86::AddrNumOperands == 5,
21185                 "VAARG_64 assumes 5 address operands");
21186
21187   unsigned DestReg = MI->getOperand(0).getReg();
21188   MachineOperand &Base = MI->getOperand(1);
21189   MachineOperand &Scale = MI->getOperand(2);
21190   MachineOperand &Index = MI->getOperand(3);
21191   MachineOperand &Disp = MI->getOperand(4);
21192   MachineOperand &Segment = MI->getOperand(5);
21193   unsigned ArgSize = MI->getOperand(6).getImm();
21194   unsigned ArgMode = MI->getOperand(7).getImm();
21195   unsigned Align = MI->getOperand(8).getImm();
21196
21197   // Memory Reference
21198   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
21199   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21200   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21201
21202   // Machine Information
21203   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21204   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
21205   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
21206   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
21207   DebugLoc DL = MI->getDebugLoc();
21208
21209   // struct va_list {
21210   //   i32   gp_offset
21211   //   i32   fp_offset
21212   //   i64   overflow_area (address)
21213   //   i64   reg_save_area (address)
21214   // }
21215   // sizeof(va_list) = 24
21216   // alignment(va_list) = 8
21217
21218   unsigned TotalNumIntRegs = 6;
21219   unsigned TotalNumXMMRegs = 8;
21220   bool UseGPOffset = (ArgMode == 1);
21221   bool UseFPOffset = (ArgMode == 2);
21222   unsigned MaxOffset = TotalNumIntRegs * 8 +
21223                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
21224
21225   /* Align ArgSize to a multiple of 8 */
21226   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
21227   bool NeedsAlign = (Align > 8);
21228
21229   MachineBasicBlock *thisMBB = MBB;
21230   MachineBasicBlock *overflowMBB;
21231   MachineBasicBlock *offsetMBB;
21232   MachineBasicBlock *endMBB;
21233
21234   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
21235   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
21236   unsigned OffsetReg = 0;
21237
21238   if (!UseGPOffset && !UseFPOffset) {
21239     // If we only pull from the overflow region, we don't create a branch.
21240     // We don't need to alter control flow.
21241     OffsetDestReg = 0; // unused
21242     OverflowDestReg = DestReg;
21243
21244     offsetMBB = nullptr;
21245     overflowMBB = thisMBB;
21246     endMBB = thisMBB;
21247   } else {
21248     // First emit code to check if gp_offset (or fp_offset) is below the bound.
21249     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
21250     // If not, pull from overflow_area. (branch to overflowMBB)
21251     //
21252     //       thisMBB
21253     //         |     .
21254     //         |        .
21255     //     offsetMBB   overflowMBB
21256     //         |        .
21257     //         |     .
21258     //        endMBB
21259
21260     // Registers for the PHI in endMBB
21261     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
21262     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
21263
21264     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21265     MachineFunction *MF = MBB->getParent();
21266     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21267     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21268     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21269
21270     MachineFunction::iterator MBBIter = ++MBB->getIterator();
21271
21272     // Insert the new basic blocks
21273     MF->insert(MBBIter, offsetMBB);
21274     MF->insert(MBBIter, overflowMBB);
21275     MF->insert(MBBIter, endMBB);
21276
21277     // Transfer the remainder of MBB and its successor edges to endMBB.
21278     endMBB->splice(endMBB->begin(), thisMBB,
21279                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
21280     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
21281
21282     // Make offsetMBB and overflowMBB successors of thisMBB
21283     thisMBB->addSuccessor(offsetMBB);
21284     thisMBB->addSuccessor(overflowMBB);
21285
21286     // endMBB is a successor of both offsetMBB and overflowMBB
21287     offsetMBB->addSuccessor(endMBB);
21288     overflowMBB->addSuccessor(endMBB);
21289
21290     // Load the offset value into a register
21291     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21292     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
21293       .addOperand(Base)
21294       .addOperand(Scale)
21295       .addOperand(Index)
21296       .addDisp(Disp, UseFPOffset ? 4 : 0)
21297       .addOperand(Segment)
21298       .setMemRefs(MMOBegin, MMOEnd);
21299
21300     // Check if there is enough room left to pull this argument.
21301     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
21302       .addReg(OffsetReg)
21303       .addImm(MaxOffset + 8 - ArgSizeA8);
21304
21305     // Branch to "overflowMBB" if offset >= max
21306     // Fall through to "offsetMBB" otherwise
21307     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
21308       .addMBB(overflowMBB);
21309   }
21310
21311   // In offsetMBB, emit code to use the reg_save_area.
21312   if (offsetMBB) {
21313     assert(OffsetReg != 0);
21314
21315     // Read the reg_save_area address.
21316     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
21317     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
21318       .addOperand(Base)
21319       .addOperand(Scale)
21320       .addOperand(Index)
21321       .addDisp(Disp, 16)
21322       .addOperand(Segment)
21323       .setMemRefs(MMOBegin, MMOEnd);
21324
21325     // Zero-extend the offset
21326     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
21327       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
21328         .addImm(0)
21329         .addReg(OffsetReg)
21330         .addImm(X86::sub_32bit);
21331
21332     // Add the offset to the reg_save_area to get the final address.
21333     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
21334       .addReg(OffsetReg64)
21335       .addReg(RegSaveReg);
21336
21337     // Compute the offset for the next argument
21338     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21339     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
21340       .addReg(OffsetReg)
21341       .addImm(UseFPOffset ? 16 : 8);
21342
21343     // Store it back into the va_list.
21344     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
21345       .addOperand(Base)
21346       .addOperand(Scale)
21347       .addOperand(Index)
21348       .addDisp(Disp, UseFPOffset ? 4 : 0)
21349       .addOperand(Segment)
21350       .addReg(NextOffsetReg)
21351       .setMemRefs(MMOBegin, MMOEnd);
21352
21353     // Jump to endMBB
21354     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
21355       .addMBB(endMBB);
21356   }
21357
21358   //
21359   // Emit code to use overflow area
21360   //
21361
21362   // Load the overflow_area address into a register.
21363   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
21364   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
21365     .addOperand(Base)
21366     .addOperand(Scale)
21367     .addOperand(Index)
21368     .addDisp(Disp, 8)
21369     .addOperand(Segment)
21370     .setMemRefs(MMOBegin, MMOEnd);
21371
21372   // If we need to align it, do so. Otherwise, just copy the address
21373   // to OverflowDestReg.
21374   if (NeedsAlign) {
21375     // Align the overflow address
21376     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
21377     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
21378
21379     // aligned_addr = (addr + (align-1)) & ~(align-1)
21380     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
21381       .addReg(OverflowAddrReg)
21382       .addImm(Align-1);
21383
21384     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
21385       .addReg(TmpReg)
21386       .addImm(~(uint64_t)(Align-1));
21387   } else {
21388     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
21389       .addReg(OverflowAddrReg);
21390   }
21391
21392   // Compute the next overflow address after this argument.
21393   // (the overflow address should be kept 8-byte aligned)
21394   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
21395   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
21396     .addReg(OverflowDestReg)
21397     .addImm(ArgSizeA8);
21398
21399   // Store the new overflow address.
21400   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
21401     .addOperand(Base)
21402     .addOperand(Scale)
21403     .addOperand(Index)
21404     .addDisp(Disp, 8)
21405     .addOperand(Segment)
21406     .addReg(NextAddrReg)
21407     .setMemRefs(MMOBegin, MMOEnd);
21408
21409   // If we branched, emit the PHI to the front of endMBB.
21410   if (offsetMBB) {
21411     BuildMI(*endMBB, endMBB->begin(), DL,
21412             TII->get(X86::PHI), DestReg)
21413       .addReg(OffsetDestReg).addMBB(offsetMBB)
21414       .addReg(OverflowDestReg).addMBB(overflowMBB);
21415   }
21416
21417   // Erase the pseudo instruction
21418   MI->eraseFromParent();
21419
21420   return endMBB;
21421 }
21422
21423 MachineBasicBlock *
21424 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
21425                                                  MachineInstr *MI,
21426                                                  MachineBasicBlock *MBB) const {
21427   // Emit code to save XMM registers to the stack. The ABI says that the
21428   // number of registers to save is given in %al, so it's theoretically
21429   // possible to do an indirect jump trick to avoid saving all of them,
21430   // however this code takes a simpler approach and just executes all
21431   // of the stores if %al is non-zero. It's less code, and it's probably
21432   // easier on the hardware branch predictor, and stores aren't all that
21433   // expensive anyway.
21434
21435   // Create the new basic blocks. One block contains all the XMM stores,
21436   // and one block is the final destination regardless of whether any
21437   // stores were performed.
21438   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21439   MachineFunction *F = MBB->getParent();
21440   MachineFunction::iterator MBBIter = ++MBB->getIterator();
21441   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
21442   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
21443   F->insert(MBBIter, XMMSaveMBB);
21444   F->insert(MBBIter, EndMBB);
21445
21446   // Transfer the remainder of MBB and its successor edges to EndMBB.
21447   EndMBB->splice(EndMBB->begin(), MBB,
21448                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21449   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
21450
21451   // The original block will now fall through to the XMM save block.
21452   MBB->addSuccessor(XMMSaveMBB);
21453   // The XMMSaveMBB will fall through to the end block.
21454   XMMSaveMBB->addSuccessor(EndMBB);
21455
21456   // Now add the instructions.
21457   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21458   DebugLoc DL = MI->getDebugLoc();
21459
21460   unsigned CountReg = MI->getOperand(0).getReg();
21461   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
21462   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
21463
21464   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
21465     // If %al is 0, branch around the XMM save block.
21466     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
21467     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
21468     MBB->addSuccessor(EndMBB);
21469   }
21470
21471   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
21472   // that was just emitted, but clearly shouldn't be "saved".
21473   assert((MI->getNumOperands() <= 3 ||
21474           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
21475           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
21476          && "Expected last argument to be EFLAGS");
21477   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
21478   // In the XMM save block, save all the XMM argument registers.
21479   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
21480     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
21481     MachineMemOperand *MMO = F->getMachineMemOperand(
21482         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21483         MachineMemOperand::MOStore,
21484         /*Size=*/16, /*Align=*/16);
21485     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21486       .addFrameIndex(RegSaveFrameIndex)
21487       .addImm(/*Scale=*/1)
21488       .addReg(/*IndexReg=*/0)
21489       .addImm(/*Disp=*/Offset)
21490       .addReg(/*Segment=*/0)
21491       .addReg(MI->getOperand(i).getReg())
21492       .addMemOperand(MMO);
21493   }
21494
21495   MI->eraseFromParent();   // The pseudo instruction is gone now.
21496
21497   return EndMBB;
21498 }
21499
21500 // The EFLAGS operand of SelectItr might be missing a kill marker
21501 // because there were multiple uses of EFLAGS, and ISel didn't know
21502 // which to mark. Figure out whether SelectItr should have had a
21503 // kill marker, and set it if it should. Returns the correct kill
21504 // marker value.
21505 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21506                                      MachineBasicBlock* BB,
21507                                      const TargetRegisterInfo* TRI) {
21508   // Scan forward through BB for a use/def of EFLAGS.
21509   MachineBasicBlock::iterator miI(std::next(SelectItr));
21510   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21511     const MachineInstr& mi = *miI;
21512     if (mi.readsRegister(X86::EFLAGS))
21513       return false;
21514     if (mi.definesRegister(X86::EFLAGS))
21515       break; // Should have kill-flag - update below.
21516   }
21517
21518   // If we hit the end of the block, check whether EFLAGS is live into a
21519   // successor.
21520   if (miI == BB->end()) {
21521     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21522                                           sEnd = BB->succ_end();
21523          sItr != sEnd; ++sItr) {
21524       MachineBasicBlock* succ = *sItr;
21525       if (succ->isLiveIn(X86::EFLAGS))
21526         return false;
21527     }
21528   }
21529
21530   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21531   // out. SelectMI should have a kill flag on EFLAGS.
21532   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21533   return true;
21534 }
21535
21536 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21537 // together with other CMOV pseudo-opcodes into a single basic-block with
21538 // conditional jump around it.
21539 static bool isCMOVPseudo(MachineInstr *MI) {
21540   switch (MI->getOpcode()) {
21541   case X86::CMOV_FR32:
21542   case X86::CMOV_FR64:
21543   case X86::CMOV_GR8:
21544   case X86::CMOV_GR16:
21545   case X86::CMOV_GR32:
21546   case X86::CMOV_RFP32:
21547   case X86::CMOV_RFP64:
21548   case X86::CMOV_RFP80:
21549   case X86::CMOV_V2F64:
21550   case X86::CMOV_V2I64:
21551   case X86::CMOV_V4F32:
21552   case X86::CMOV_V4F64:
21553   case X86::CMOV_V4I64:
21554   case X86::CMOV_V16F32:
21555   case X86::CMOV_V8F32:
21556   case X86::CMOV_V8F64:
21557   case X86::CMOV_V8I64:
21558   case X86::CMOV_V8I1:
21559   case X86::CMOV_V16I1:
21560   case X86::CMOV_V32I1:
21561   case X86::CMOV_V64I1:
21562     return true;
21563
21564   default:
21565     return false;
21566   }
21567 }
21568
21569 MachineBasicBlock *
21570 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21571                                      MachineBasicBlock *BB) const {
21572   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21573   DebugLoc DL = MI->getDebugLoc();
21574
21575   // To "insert" a SELECT_CC instruction, we actually have to insert the
21576   // diamond control-flow pattern.  The incoming instruction knows the
21577   // destination vreg to set, the condition code register to branch on, the
21578   // true/false values to select between, and a branch opcode to use.
21579   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21580   MachineFunction::iterator It = ++BB->getIterator();
21581
21582   //  thisMBB:
21583   //  ...
21584   //   TrueVal = ...
21585   //   cmpTY ccX, r1, r2
21586   //   bCC copy1MBB
21587   //   fallthrough --> copy0MBB
21588   MachineBasicBlock *thisMBB = BB;
21589   MachineFunction *F = BB->getParent();
21590
21591   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21592   // as described above, by inserting a BB, and then making a PHI at the join
21593   // point to select the true and false operands of the CMOV in the PHI.
21594   //
21595   // The code also handles two different cases of multiple CMOV opcodes
21596   // in a row.
21597   //
21598   // Case 1:
21599   // In this case, there are multiple CMOVs in a row, all which are based on
21600   // the same condition setting (or the exact opposite condition setting).
21601   // In this case we can lower all the CMOVs using a single inserted BB, and
21602   // then make a number of PHIs at the join point to model the CMOVs. The only
21603   // trickiness here, is that in a case like:
21604   //
21605   // t2 = CMOV cond1 t1, f1
21606   // t3 = CMOV cond1 t2, f2
21607   //
21608   // when rewriting this into PHIs, we have to perform some renaming on the
21609   // temps since you cannot have a PHI operand refer to a PHI result earlier
21610   // in the same block.  The "simple" but wrong lowering would be:
21611   //
21612   // t2 = PHI t1(BB1), f1(BB2)
21613   // t3 = PHI t2(BB1), f2(BB2)
21614   //
21615   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21616   // renaming is to note that on the path through BB1, t2 is really just a
21617   // copy of t1, and do that renaming, properly generating:
21618   //
21619   // t2 = PHI t1(BB1), f1(BB2)
21620   // t3 = PHI t1(BB1), f2(BB2)
21621   //
21622   // Case 2, we lower cascaded CMOVs such as
21623   //
21624   //   (CMOV (CMOV F, T, cc1), T, cc2)
21625   //
21626   // to two successives branches.  For that, we look for another CMOV as the
21627   // following instruction.
21628   //
21629   // Without this, we would add a PHI between the two jumps, which ends up
21630   // creating a few copies all around. For instance, for
21631   //
21632   //    (sitofp (zext (fcmp une)))
21633   //
21634   // we would generate:
21635   //
21636   //         ucomiss %xmm1, %xmm0
21637   //         movss  <1.0f>, %xmm0
21638   //         movaps  %xmm0, %xmm1
21639   //         jne     .LBB5_2
21640   //         xorps   %xmm1, %xmm1
21641   // .LBB5_2:
21642   //         jp      .LBB5_4
21643   //         movaps  %xmm1, %xmm0
21644   // .LBB5_4:
21645   //         retq
21646   //
21647   // because this custom-inserter would have generated:
21648   //
21649   //   A
21650   //   | \
21651   //   |  B
21652   //   | /
21653   //   C
21654   //   | \
21655   //   |  D
21656   //   | /
21657   //   E
21658   //
21659   // A: X = ...; Y = ...
21660   // B: empty
21661   // C: Z = PHI [X, A], [Y, B]
21662   // D: empty
21663   // E: PHI [X, C], [Z, D]
21664   //
21665   // If we lower both CMOVs in a single step, we can instead generate:
21666   //
21667   //   A
21668   //   | \
21669   //   |  C
21670   //   | /|
21671   //   |/ |
21672   //   |  |
21673   //   |  D
21674   //   | /
21675   //   E
21676   //
21677   // A: X = ...; Y = ...
21678   // D: empty
21679   // E: PHI [X, A], [X, C], [Y, D]
21680   //
21681   // Which, in our sitofp/fcmp example, gives us something like:
21682   //
21683   //         ucomiss %xmm1, %xmm0
21684   //         movss  <1.0f>, %xmm0
21685   //         jne     .LBB5_4
21686   //         jp      .LBB5_4
21687   //         xorps   %xmm0, %xmm0
21688   // .LBB5_4:
21689   //         retq
21690   //
21691   MachineInstr *CascadedCMOV = nullptr;
21692   MachineInstr *LastCMOV = MI;
21693   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21694   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21695   MachineBasicBlock::iterator NextMIIt =
21696       std::next(MachineBasicBlock::iterator(MI));
21697
21698   // Check for case 1, where there are multiple CMOVs with the same condition
21699   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21700   // number of jumps the most.
21701
21702   if (isCMOVPseudo(MI)) {
21703     // See if we have a string of CMOVS with the same condition.
21704     while (NextMIIt != BB->end() &&
21705            isCMOVPseudo(NextMIIt) &&
21706            (NextMIIt->getOperand(3).getImm() == CC ||
21707             NextMIIt->getOperand(3).getImm() == OppCC)) {
21708       LastCMOV = &*NextMIIt;
21709       ++NextMIIt;
21710     }
21711   }
21712
21713   // This checks for case 2, but only do this if we didn't already find
21714   // case 1, as indicated by LastCMOV == MI.
21715   if (LastCMOV == MI &&
21716       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21717       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21718       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21719     CascadedCMOV = &*NextMIIt;
21720   }
21721
21722   MachineBasicBlock *jcc1MBB = nullptr;
21723
21724   // If we have a cascaded CMOV, we lower it to two successive branches to
21725   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21726   if (CascadedCMOV) {
21727     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21728     F->insert(It, jcc1MBB);
21729     jcc1MBB->addLiveIn(X86::EFLAGS);
21730   }
21731
21732   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21733   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21734   F->insert(It, copy0MBB);
21735   F->insert(It, sinkMBB);
21736
21737   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21738   // live into the sink and copy blocks.
21739   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21740
21741   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21742   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21743       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21744     copy0MBB->addLiveIn(X86::EFLAGS);
21745     sinkMBB->addLiveIn(X86::EFLAGS);
21746   }
21747
21748   // Transfer the remainder of BB and its successor edges to sinkMBB.
21749   sinkMBB->splice(sinkMBB->begin(), BB,
21750                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21751   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21752
21753   // Add the true and fallthrough blocks as its successors.
21754   if (CascadedCMOV) {
21755     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21756     BB->addSuccessor(jcc1MBB);
21757
21758     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21759     // jump to the sinkMBB.
21760     jcc1MBB->addSuccessor(copy0MBB);
21761     jcc1MBB->addSuccessor(sinkMBB);
21762   } else {
21763     BB->addSuccessor(copy0MBB);
21764   }
21765
21766   // The true block target of the first (or only) branch is always sinkMBB.
21767   BB->addSuccessor(sinkMBB);
21768
21769   // Create the conditional branch instruction.
21770   unsigned Opc = X86::GetCondBranchFromCond(CC);
21771   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21772
21773   if (CascadedCMOV) {
21774     unsigned Opc2 = X86::GetCondBranchFromCond(
21775         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21776     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21777   }
21778
21779   //  copy0MBB:
21780   //   %FalseValue = ...
21781   //   # fallthrough to sinkMBB
21782   copy0MBB->addSuccessor(sinkMBB);
21783
21784   //  sinkMBB:
21785   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21786   //  ...
21787   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21788   MachineBasicBlock::iterator MIItEnd =
21789     std::next(MachineBasicBlock::iterator(LastCMOV));
21790   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21791   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21792   MachineInstrBuilder MIB;
21793
21794   // As we are creating the PHIs, we have to be careful if there is more than
21795   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21796   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21797   // That also means that PHI construction must work forward from earlier to
21798   // later, and that the code must maintain a mapping from earlier PHI's
21799   // destination registers, and the registers that went into the PHI.
21800
21801   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21802     unsigned DestReg = MIIt->getOperand(0).getReg();
21803     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21804     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21805
21806     // If this CMOV we are generating is the opposite condition from
21807     // the jump we generated, then we have to swap the operands for the
21808     // PHI that is going to be generated.
21809     if (MIIt->getOperand(3).getImm() == OppCC)
21810         std::swap(Op1Reg, Op2Reg);
21811
21812     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21813       Op1Reg = RegRewriteTable[Op1Reg].first;
21814
21815     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21816       Op2Reg = RegRewriteTable[Op2Reg].second;
21817
21818     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21819                   TII->get(X86::PHI), DestReg)
21820           .addReg(Op1Reg).addMBB(copy0MBB)
21821           .addReg(Op2Reg).addMBB(thisMBB);
21822
21823     // Add this PHI to the rewrite table.
21824     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21825   }
21826
21827   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21828   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21829   if (CascadedCMOV) {
21830     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21831     // Copy the PHI result to the register defined by the second CMOV.
21832     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21833             DL, TII->get(TargetOpcode::COPY),
21834             CascadedCMOV->getOperand(0).getReg())
21835         .addReg(MI->getOperand(0).getReg());
21836     CascadedCMOV->eraseFromParent();
21837   }
21838
21839   // Now remove the CMOV(s).
21840   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21841     (MIIt++)->eraseFromParent();
21842
21843   return sinkMBB;
21844 }
21845
21846 MachineBasicBlock *
21847 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21848                                        MachineBasicBlock *BB) const {
21849   // Combine the following atomic floating-point modification pattern:
21850   //   a.store(reg OP a.load(acquire), release)
21851   // Transform them into:
21852   //   OPss (%gpr), %xmm
21853   //   movss %xmm, (%gpr)
21854   // Or sd equivalent for 64-bit operations.
21855   unsigned MOp, FOp;
21856   switch (MI->getOpcode()) {
21857   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21858   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21859   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21860   }
21861   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21862   DebugLoc DL = MI->getDebugLoc();
21863   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21864   MachineOperand MSrc = MI->getOperand(0);
21865   unsigned VSrc = MI->getOperand(5).getReg();
21866   const MachineOperand &Disp = MI->getOperand(3);
21867   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21868   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21869   if (hasDisp && MSrc.isReg())
21870     MSrc.setIsKill(false);
21871   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21872                                 .addOperand(/*Base=*/MSrc)
21873                                 .addImm(/*Scale=*/1)
21874                                 .addReg(/*Index=*/0)
21875                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21876                                 .addReg(0);
21877   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21878                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21879                           .addReg(VSrc)
21880                           .addOperand(/*Base=*/MSrc)
21881                           .addImm(/*Scale=*/1)
21882                           .addReg(/*Index=*/0)
21883                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21884                           .addReg(/*Segment=*/0);
21885   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21886   MI->eraseFromParent(); // The pseudo instruction is gone now.
21887   return BB;
21888 }
21889
21890 MachineBasicBlock *
21891 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21892                                         MachineBasicBlock *BB) const {
21893   MachineFunction *MF = BB->getParent();
21894   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21895   DebugLoc DL = MI->getDebugLoc();
21896   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21897
21898   assert(MF->shouldSplitStack());
21899
21900   const bool Is64Bit = Subtarget->is64Bit();
21901   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21902
21903   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21904   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21905
21906   // BB:
21907   //  ... [Till the alloca]
21908   // If stacklet is not large enough, jump to mallocMBB
21909   //
21910   // bumpMBB:
21911   //  Allocate by subtracting from RSP
21912   //  Jump to continueMBB
21913   //
21914   // mallocMBB:
21915   //  Allocate by call to runtime
21916   //
21917   // continueMBB:
21918   //  ...
21919   //  [rest of original BB]
21920   //
21921
21922   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21923   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21924   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21925
21926   MachineRegisterInfo &MRI = MF->getRegInfo();
21927   const TargetRegisterClass *AddrRegClass =
21928       getRegClassFor(getPointerTy(MF->getDataLayout()));
21929
21930   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21931     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21932     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21933     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21934     sizeVReg = MI->getOperand(1).getReg(),
21935     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21936
21937   MachineFunction::iterator MBBIter = ++BB->getIterator();
21938
21939   MF->insert(MBBIter, bumpMBB);
21940   MF->insert(MBBIter, mallocMBB);
21941   MF->insert(MBBIter, continueMBB);
21942
21943   continueMBB->splice(continueMBB->begin(), BB,
21944                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21945   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21946
21947   // Add code to the main basic block to check if the stack limit has been hit,
21948   // and if so, jump to mallocMBB otherwise to bumpMBB.
21949   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21950   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21951     .addReg(tmpSPVReg).addReg(sizeVReg);
21952   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21953     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21954     .addReg(SPLimitVReg);
21955   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21956
21957   // bumpMBB simply decreases the stack pointer, since we know the current
21958   // stacklet has enough space.
21959   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21960     .addReg(SPLimitVReg);
21961   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21962     .addReg(SPLimitVReg);
21963   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21964
21965   // Calls into a routine in libgcc to allocate more space from the heap.
21966   const uint32_t *RegMask =
21967       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21968   if (IsLP64) {
21969     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21970       .addReg(sizeVReg);
21971     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21972       .addExternalSymbol("__morestack_allocate_stack_space")
21973       .addRegMask(RegMask)
21974       .addReg(X86::RDI, RegState::Implicit)
21975       .addReg(X86::RAX, RegState::ImplicitDefine);
21976   } else if (Is64Bit) {
21977     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21978       .addReg(sizeVReg);
21979     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21980       .addExternalSymbol("__morestack_allocate_stack_space")
21981       .addRegMask(RegMask)
21982       .addReg(X86::EDI, RegState::Implicit)
21983       .addReg(X86::EAX, RegState::ImplicitDefine);
21984   } else {
21985     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21986       .addImm(12);
21987     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21988     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21989       .addExternalSymbol("__morestack_allocate_stack_space")
21990       .addRegMask(RegMask)
21991       .addReg(X86::EAX, RegState::ImplicitDefine);
21992   }
21993
21994   if (!Is64Bit)
21995     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21996       .addImm(16);
21997
21998   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21999     .addReg(IsLP64 ? X86::RAX : X86::EAX);
22000   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
22001
22002   // Set up the CFG correctly.
22003   BB->addSuccessor(bumpMBB);
22004   BB->addSuccessor(mallocMBB);
22005   mallocMBB->addSuccessor(continueMBB);
22006   bumpMBB->addSuccessor(continueMBB);
22007
22008   // Take care of the PHI nodes.
22009   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
22010           MI->getOperand(0).getReg())
22011     .addReg(mallocPtrVReg).addMBB(mallocMBB)
22012     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
22013
22014   // Delete the original pseudo instruction.
22015   MI->eraseFromParent();
22016
22017   // And we're done.
22018   return continueMBB;
22019 }
22020
22021 MachineBasicBlock *
22022 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
22023                                         MachineBasicBlock *BB) const {
22024   assert(!Subtarget->isTargetMachO());
22025   DebugLoc DL = MI->getDebugLoc();
22026   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
22027       *BB->getParent(), *BB, MI, DL, false);
22028   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
22029   MI->eraseFromParent(); // The pseudo instruction is gone now.
22030   return ResumeBB;
22031 }
22032
22033 MachineBasicBlock *
22034 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
22035                                        MachineBasicBlock *BB) const {
22036   MachineFunction *MF = BB->getParent();
22037   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22038   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
22039   DebugLoc DL = MI->getDebugLoc();
22040
22041   assert(!isAsynchronousEHPersonality(
22042              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
22043          "SEH does not use catchret!");
22044
22045   // Only 32-bit EH needs to worry about manually restoring stack pointers.
22046   if (!Subtarget->is32Bit())
22047     return BB;
22048
22049   // C++ EH creates a new target block to hold the restore code, and wires up
22050   // the new block to the return destination with a normal JMP_4.
22051   MachineBasicBlock *RestoreMBB =
22052       MF->CreateMachineBasicBlock(BB->getBasicBlock());
22053   assert(BB->succ_size() == 1);
22054   MF->insert(std::next(BB->getIterator()), RestoreMBB);
22055   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
22056   BB->addSuccessor(RestoreMBB);
22057   MI->getOperand(0).setMBB(RestoreMBB);
22058
22059   auto RestoreMBBI = RestoreMBB->begin();
22060   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
22061   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
22062   return BB;
22063 }
22064
22065 MachineBasicBlock *
22066 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
22067                                        MachineBasicBlock *BB) const {
22068   MachineFunction *MF = BB->getParent();
22069   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
22070   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
22071   // Only 32-bit SEH requires special handling for catchpad.
22072   if (IsSEH && Subtarget->is32Bit()) {
22073     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22074     DebugLoc DL = MI->getDebugLoc();
22075     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
22076   }
22077   MI->eraseFromParent();
22078   return BB;
22079 }
22080
22081 MachineBasicBlock *
22082 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
22083                                       MachineBasicBlock *BB) const {
22084   // This is pretty easy.  We're taking the value that we received from
22085   // our load from the relocation, sticking it in either RDI (x86-64)
22086   // or EAX and doing an indirect call.  The return value will then
22087   // be in the normal return register.
22088   MachineFunction *F = BB->getParent();
22089   const X86InstrInfo *TII = Subtarget->getInstrInfo();
22090   DebugLoc DL = MI->getDebugLoc();
22091
22092   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
22093   assert(MI->getOperand(3).isGlobal() && "This should be a global");
22094
22095   // Get a register mask for the lowered call.
22096   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
22097   // proper register mask.
22098   const uint32_t *RegMask =
22099       Subtarget->is64Bit() ?
22100       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
22101       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
22102   if (Subtarget->is64Bit()) {
22103     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22104                                       TII->get(X86::MOV64rm), X86::RDI)
22105     .addReg(X86::RIP)
22106     .addImm(0).addReg(0)
22107     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22108                       MI->getOperand(3).getTargetFlags())
22109     .addReg(0);
22110     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
22111     addDirectMem(MIB, X86::RDI);
22112     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
22113   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
22114     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22115                                       TII->get(X86::MOV32rm), X86::EAX)
22116     .addReg(0)
22117     .addImm(0).addReg(0)
22118     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22119                       MI->getOperand(3).getTargetFlags())
22120     .addReg(0);
22121     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
22122     addDirectMem(MIB, X86::EAX);
22123     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
22124   } else {
22125     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22126                                       TII->get(X86::MOV32rm), X86::EAX)
22127     .addReg(TII->getGlobalBaseReg(F))
22128     .addImm(0).addReg(0)
22129     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22130                       MI->getOperand(3).getTargetFlags())
22131     .addReg(0);
22132     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
22133     addDirectMem(MIB, X86::EAX);
22134     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
22135   }
22136
22137   MI->eraseFromParent(); // The pseudo instruction is gone now.
22138   return BB;
22139 }
22140
22141 MachineBasicBlock *
22142 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
22143                                     MachineBasicBlock *MBB) const {
22144   DebugLoc DL = MI->getDebugLoc();
22145   MachineFunction *MF = MBB->getParent();
22146   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22147   MachineRegisterInfo &MRI = MF->getRegInfo();
22148
22149   const BasicBlock *BB = MBB->getBasicBlock();
22150   MachineFunction::iterator I = ++MBB->getIterator();
22151
22152   // Memory Reference
22153   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22154   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22155
22156   unsigned DstReg;
22157   unsigned MemOpndSlot = 0;
22158
22159   unsigned CurOp = 0;
22160
22161   DstReg = MI->getOperand(CurOp++).getReg();
22162   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
22163   assert(RC->hasType(MVT::i32) && "Invalid destination!");
22164   unsigned mainDstReg = MRI.createVirtualRegister(RC);
22165   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
22166
22167   MemOpndSlot = CurOp;
22168
22169   MVT PVT = getPointerTy(MF->getDataLayout());
22170   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22171          "Invalid Pointer Size!");
22172
22173   // For v = setjmp(buf), we generate
22174   //
22175   // thisMBB:
22176   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
22177   //  SjLjSetup restoreMBB
22178   //
22179   // mainMBB:
22180   //  v_main = 0
22181   //
22182   // sinkMBB:
22183   //  v = phi(main, restore)
22184   //
22185   // restoreMBB:
22186   //  if base pointer being used, load it from frame
22187   //  v_restore = 1
22188
22189   MachineBasicBlock *thisMBB = MBB;
22190   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
22191   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
22192   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
22193   MF->insert(I, mainMBB);
22194   MF->insert(I, sinkMBB);
22195   MF->push_back(restoreMBB);
22196   restoreMBB->setHasAddressTaken();
22197
22198   MachineInstrBuilder MIB;
22199
22200   // Transfer the remainder of BB and its successor edges to sinkMBB.
22201   sinkMBB->splice(sinkMBB->begin(), MBB,
22202                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
22203   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
22204
22205   // thisMBB:
22206   unsigned PtrStoreOpc = 0;
22207   unsigned LabelReg = 0;
22208   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22209   Reloc::Model RM = MF->getTarget().getRelocationModel();
22210   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
22211                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
22212
22213   // Prepare IP either in reg or imm.
22214   if (!UseImmLabel) {
22215     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
22216     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
22217     LabelReg = MRI.createVirtualRegister(PtrRC);
22218     if (Subtarget->is64Bit()) {
22219       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
22220               .addReg(X86::RIP)
22221               .addImm(0)
22222               .addReg(0)
22223               .addMBB(restoreMBB)
22224               .addReg(0);
22225     } else {
22226       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
22227       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
22228               .addReg(XII->getGlobalBaseReg(MF))
22229               .addImm(0)
22230               .addReg(0)
22231               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
22232               .addReg(0);
22233     }
22234   } else
22235     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
22236   // Store IP
22237   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
22238   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22239     if (i == X86::AddrDisp)
22240       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
22241     else
22242       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
22243   }
22244   if (!UseImmLabel)
22245     MIB.addReg(LabelReg);
22246   else
22247     MIB.addMBB(restoreMBB);
22248   MIB.setMemRefs(MMOBegin, MMOEnd);
22249   // Setup
22250   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
22251           .addMBB(restoreMBB);
22252
22253   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22254   MIB.addRegMask(RegInfo->getNoPreservedMask());
22255   thisMBB->addSuccessor(mainMBB);
22256   thisMBB->addSuccessor(restoreMBB);
22257
22258   // mainMBB:
22259   //  EAX = 0
22260   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
22261   mainMBB->addSuccessor(sinkMBB);
22262
22263   // sinkMBB:
22264   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
22265           TII->get(X86::PHI), DstReg)
22266     .addReg(mainDstReg).addMBB(mainMBB)
22267     .addReg(restoreDstReg).addMBB(restoreMBB);
22268
22269   // restoreMBB:
22270   if (RegInfo->hasBasePointer(*MF)) {
22271     const bool Uses64BitFramePtr =
22272         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
22273     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
22274     X86FI->setRestoreBasePointer(MF);
22275     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
22276     unsigned BasePtr = RegInfo->getBaseRegister();
22277     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
22278     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
22279                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
22280       .setMIFlag(MachineInstr::FrameSetup);
22281   }
22282   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
22283   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
22284   restoreMBB->addSuccessor(sinkMBB);
22285
22286   MI->eraseFromParent();
22287   return sinkMBB;
22288 }
22289
22290 MachineBasicBlock *
22291 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
22292                                      MachineBasicBlock *MBB) const {
22293   DebugLoc DL = MI->getDebugLoc();
22294   MachineFunction *MF = MBB->getParent();
22295   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22296   MachineRegisterInfo &MRI = MF->getRegInfo();
22297
22298   // Memory Reference
22299   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22300   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22301
22302   MVT PVT = getPointerTy(MF->getDataLayout());
22303   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22304          "Invalid Pointer Size!");
22305
22306   const TargetRegisterClass *RC =
22307     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
22308   unsigned Tmp = MRI.createVirtualRegister(RC);
22309   // Since FP is only updated here but NOT referenced, it's treated as GPR.
22310   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22311   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
22312   unsigned SP = RegInfo->getStackRegister();
22313
22314   MachineInstrBuilder MIB;
22315
22316   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22317   const int64_t SPOffset = 2 * PVT.getStoreSize();
22318
22319   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
22320   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
22321
22322   // Reload FP
22323   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
22324   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
22325     MIB.addOperand(MI->getOperand(i));
22326   MIB.setMemRefs(MMOBegin, MMOEnd);
22327   // Reload IP
22328   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
22329   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22330     if (i == X86::AddrDisp)
22331       MIB.addDisp(MI->getOperand(i), LabelOffset);
22332     else
22333       MIB.addOperand(MI->getOperand(i));
22334   }
22335   MIB.setMemRefs(MMOBegin, MMOEnd);
22336   // Reload SP
22337   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
22338   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22339     if (i == X86::AddrDisp)
22340       MIB.addDisp(MI->getOperand(i), SPOffset);
22341     else
22342       MIB.addOperand(MI->getOperand(i));
22343   }
22344   MIB.setMemRefs(MMOBegin, MMOEnd);
22345   // Jump
22346   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
22347
22348   MI->eraseFromParent();
22349   return MBB;
22350 }
22351
22352 // Replace 213-type (isel default) FMA3 instructions with 231-type for
22353 // accumulator loops. Writing back to the accumulator allows the coalescer
22354 // to remove extra copies in the loop.
22355 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
22356 MachineBasicBlock *
22357 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
22358                                  MachineBasicBlock *MBB) const {
22359   MachineOperand &AddendOp = MI->getOperand(3);
22360
22361   // Bail out early if the addend isn't a register - we can't switch these.
22362   if (!AddendOp.isReg())
22363     return MBB;
22364
22365   MachineFunction &MF = *MBB->getParent();
22366   MachineRegisterInfo &MRI = MF.getRegInfo();
22367
22368   // Check whether the addend is defined by a PHI:
22369   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
22370   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
22371   if (!AddendDef.isPHI())
22372     return MBB;
22373
22374   // Look for the following pattern:
22375   // loop:
22376   //   %addend = phi [%entry, 0], [%loop, %result]
22377   //   ...
22378   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
22379
22380   // Replace with:
22381   //   loop:
22382   //   %addend = phi [%entry, 0], [%loop, %result]
22383   //   ...
22384   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
22385
22386   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
22387     assert(AddendDef.getOperand(i).isReg());
22388     MachineOperand PHISrcOp = AddendDef.getOperand(i);
22389     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
22390     if (&PHISrcInst == MI) {
22391       // Found a matching instruction.
22392       unsigned NewFMAOpc = 0;
22393       switch (MI->getOpcode()) {
22394         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
22395         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
22396         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
22397         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
22398         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
22399         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
22400         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
22401         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
22402         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
22403         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
22404         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
22405         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
22406         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
22407         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
22408         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
22409         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
22410         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
22411         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
22412         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
22413         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
22414
22415         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
22416         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
22417         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
22418         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
22419         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
22420         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
22421         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
22422         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
22423         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
22424         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
22425         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
22426         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
22427         default: llvm_unreachable("Unrecognized FMA variant.");
22428       }
22429
22430       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22431       MachineInstrBuilder MIB =
22432         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
22433         .addOperand(MI->getOperand(0))
22434         .addOperand(MI->getOperand(3))
22435         .addOperand(MI->getOperand(2))
22436         .addOperand(MI->getOperand(1));
22437       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
22438       MI->eraseFromParent();
22439     }
22440   }
22441
22442   return MBB;
22443 }
22444
22445 MachineBasicBlock *
22446 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
22447                                                MachineBasicBlock *BB) const {
22448   switch (MI->getOpcode()) {
22449   default: llvm_unreachable("Unexpected instr type to insert");
22450   case X86::TAILJMPd64:
22451   case X86::TAILJMPr64:
22452   case X86::TAILJMPm64:
22453   case X86::TAILJMPd64_REX:
22454   case X86::TAILJMPr64_REX:
22455   case X86::TAILJMPm64_REX:
22456     llvm_unreachable("TAILJMP64 would not be touched here.");
22457   case X86::TCRETURNdi64:
22458   case X86::TCRETURNri64:
22459   case X86::TCRETURNmi64:
22460     return BB;
22461   case X86::WIN_ALLOCA:
22462     return EmitLoweredWinAlloca(MI, BB);
22463   case X86::CATCHRET:
22464     return EmitLoweredCatchRet(MI, BB);
22465   case X86::CATCHPAD:
22466     return EmitLoweredCatchPad(MI, BB);
22467   case X86::SEG_ALLOCA_32:
22468   case X86::SEG_ALLOCA_64:
22469     return EmitLoweredSegAlloca(MI, BB);
22470   case X86::TLSCall_32:
22471   case X86::TLSCall_64:
22472     return EmitLoweredTLSCall(MI, BB);
22473   case X86::CMOV_FR32:
22474   case X86::CMOV_FR64:
22475   case X86::CMOV_FR128:
22476   case X86::CMOV_GR8:
22477   case X86::CMOV_GR16:
22478   case X86::CMOV_GR32:
22479   case X86::CMOV_RFP32:
22480   case X86::CMOV_RFP64:
22481   case X86::CMOV_RFP80:
22482   case X86::CMOV_V2F64:
22483   case X86::CMOV_V2I64:
22484   case X86::CMOV_V4F32:
22485   case X86::CMOV_V4F64:
22486   case X86::CMOV_V4I64:
22487   case X86::CMOV_V16F32:
22488   case X86::CMOV_V8F32:
22489   case X86::CMOV_V8F64:
22490   case X86::CMOV_V8I64:
22491   case X86::CMOV_V8I1:
22492   case X86::CMOV_V16I1:
22493   case X86::CMOV_V32I1:
22494   case X86::CMOV_V64I1:
22495     return EmitLoweredSelect(MI, BB);
22496
22497   case X86::RELEASE_FADD32mr:
22498   case X86::RELEASE_FADD64mr:
22499     return EmitLoweredAtomicFP(MI, BB);
22500
22501   case X86::FP32_TO_INT16_IN_MEM:
22502   case X86::FP32_TO_INT32_IN_MEM:
22503   case X86::FP32_TO_INT64_IN_MEM:
22504   case X86::FP64_TO_INT16_IN_MEM:
22505   case X86::FP64_TO_INT32_IN_MEM:
22506   case X86::FP64_TO_INT64_IN_MEM:
22507   case X86::FP80_TO_INT16_IN_MEM:
22508   case X86::FP80_TO_INT32_IN_MEM:
22509   case X86::FP80_TO_INT64_IN_MEM: {
22510     MachineFunction *F = BB->getParent();
22511     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22512     DebugLoc DL = MI->getDebugLoc();
22513
22514     // Change the floating point control register to use "round towards zero"
22515     // mode when truncating to an integer value.
22516     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22517     addFrameReference(BuildMI(*BB, MI, DL,
22518                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22519
22520     // Load the old value of the high byte of the control word...
22521     unsigned OldCW =
22522       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22523     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22524                       CWFrameIdx);
22525
22526     // Set the high part to be round to zero...
22527     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22528       .addImm(0xC7F);
22529
22530     // Reload the modified control word now...
22531     addFrameReference(BuildMI(*BB, MI, DL,
22532                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22533
22534     // Restore the memory image of control word to original value
22535     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22536       .addReg(OldCW);
22537
22538     // Get the X86 opcode to use.
22539     unsigned Opc;
22540     switch (MI->getOpcode()) {
22541     default: llvm_unreachable("illegal opcode!");
22542     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22543     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22544     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22545     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22546     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22547     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22548     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22549     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22550     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22551     }
22552
22553     X86AddressMode AM;
22554     MachineOperand &Op = MI->getOperand(0);
22555     if (Op.isReg()) {
22556       AM.BaseType = X86AddressMode::RegBase;
22557       AM.Base.Reg = Op.getReg();
22558     } else {
22559       AM.BaseType = X86AddressMode::FrameIndexBase;
22560       AM.Base.FrameIndex = Op.getIndex();
22561     }
22562     Op = MI->getOperand(1);
22563     if (Op.isImm())
22564       AM.Scale = Op.getImm();
22565     Op = MI->getOperand(2);
22566     if (Op.isImm())
22567       AM.IndexReg = Op.getImm();
22568     Op = MI->getOperand(3);
22569     if (Op.isGlobal()) {
22570       AM.GV = Op.getGlobal();
22571     } else {
22572       AM.Disp = Op.getImm();
22573     }
22574     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22575                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22576
22577     // Reload the original control word now.
22578     addFrameReference(BuildMI(*BB, MI, DL,
22579                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22580
22581     MI->eraseFromParent();   // The pseudo instruction is gone now.
22582     return BB;
22583   }
22584     // String/text processing lowering.
22585   case X86::PCMPISTRM128REG:
22586   case X86::VPCMPISTRM128REG:
22587   case X86::PCMPISTRM128MEM:
22588   case X86::VPCMPISTRM128MEM:
22589   case X86::PCMPESTRM128REG:
22590   case X86::VPCMPESTRM128REG:
22591   case X86::PCMPESTRM128MEM:
22592   case X86::VPCMPESTRM128MEM:
22593     assert(Subtarget->hasSSE42() &&
22594            "Target must have SSE4.2 or AVX features enabled");
22595     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22596
22597   // String/text processing lowering.
22598   case X86::PCMPISTRIREG:
22599   case X86::VPCMPISTRIREG:
22600   case X86::PCMPISTRIMEM:
22601   case X86::VPCMPISTRIMEM:
22602   case X86::PCMPESTRIREG:
22603   case X86::VPCMPESTRIREG:
22604   case X86::PCMPESTRIMEM:
22605   case X86::VPCMPESTRIMEM:
22606     assert(Subtarget->hasSSE42() &&
22607            "Target must have SSE4.2 or AVX features enabled");
22608     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22609
22610   // Thread synchronization.
22611   case X86::MONITOR:
22612     return EmitMonitor(MI, BB, Subtarget);
22613
22614   // xbegin
22615   case X86::XBEGIN:
22616     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22617
22618   case X86::VASTART_SAVE_XMM_REGS:
22619     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22620
22621   case X86::VAARG_64:
22622     return EmitVAARG64WithCustomInserter(MI, BB);
22623
22624   case X86::EH_SjLj_SetJmp32:
22625   case X86::EH_SjLj_SetJmp64:
22626     return emitEHSjLjSetJmp(MI, BB);
22627
22628   case X86::EH_SjLj_LongJmp32:
22629   case X86::EH_SjLj_LongJmp64:
22630     return emitEHSjLjLongJmp(MI, BB);
22631
22632   case TargetOpcode::STATEPOINT:
22633     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22634     // this point in the process.  We diverge later.
22635     return emitPatchPoint(MI, BB);
22636
22637   case TargetOpcode::STACKMAP:
22638   case TargetOpcode::PATCHPOINT:
22639     return emitPatchPoint(MI, BB);
22640
22641   case X86::VFMADDPDr213r:
22642   case X86::VFMADDPSr213r:
22643   case X86::VFMADDSDr213r:
22644   case X86::VFMADDSSr213r:
22645   case X86::VFMSUBPDr213r:
22646   case X86::VFMSUBPSr213r:
22647   case X86::VFMSUBSDr213r:
22648   case X86::VFMSUBSSr213r:
22649   case X86::VFNMADDPDr213r:
22650   case X86::VFNMADDPSr213r:
22651   case X86::VFNMADDSDr213r:
22652   case X86::VFNMADDSSr213r:
22653   case X86::VFNMSUBPDr213r:
22654   case X86::VFNMSUBPSr213r:
22655   case X86::VFNMSUBSDr213r:
22656   case X86::VFNMSUBSSr213r:
22657   case X86::VFMADDSUBPDr213r:
22658   case X86::VFMADDSUBPSr213r:
22659   case X86::VFMSUBADDPDr213r:
22660   case X86::VFMSUBADDPSr213r:
22661   case X86::VFMADDPDr213rY:
22662   case X86::VFMADDPSr213rY:
22663   case X86::VFMSUBPDr213rY:
22664   case X86::VFMSUBPSr213rY:
22665   case X86::VFNMADDPDr213rY:
22666   case X86::VFNMADDPSr213rY:
22667   case X86::VFNMSUBPDr213rY:
22668   case X86::VFNMSUBPSr213rY:
22669   case X86::VFMADDSUBPDr213rY:
22670   case X86::VFMADDSUBPSr213rY:
22671   case X86::VFMSUBADDPDr213rY:
22672   case X86::VFMSUBADDPSr213rY:
22673     return emitFMA3Instr(MI, BB);
22674   }
22675 }
22676
22677 //===----------------------------------------------------------------------===//
22678 //                           X86 Optimization Hooks
22679 //===----------------------------------------------------------------------===//
22680
22681 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22682                                                       APInt &KnownZero,
22683                                                       APInt &KnownOne,
22684                                                       const SelectionDAG &DAG,
22685                                                       unsigned Depth) const {
22686   unsigned BitWidth = KnownZero.getBitWidth();
22687   unsigned Opc = Op.getOpcode();
22688   assert((Opc >= ISD::BUILTIN_OP_END ||
22689           Opc == ISD::INTRINSIC_WO_CHAIN ||
22690           Opc == ISD::INTRINSIC_W_CHAIN ||
22691           Opc == ISD::INTRINSIC_VOID) &&
22692          "Should use MaskedValueIsZero if you don't know whether Op"
22693          " is a target node!");
22694
22695   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22696   switch (Opc) {
22697   default: break;
22698   case X86ISD::ADD:
22699   case X86ISD::SUB:
22700   case X86ISD::ADC:
22701   case X86ISD::SBB:
22702   case X86ISD::SMUL:
22703   case X86ISD::UMUL:
22704   case X86ISD::INC:
22705   case X86ISD::DEC:
22706   case X86ISD::OR:
22707   case X86ISD::XOR:
22708   case X86ISD::AND:
22709     // These nodes' second result is a boolean.
22710     if (Op.getResNo() == 0)
22711       break;
22712     // Fallthrough
22713   case X86ISD::SETCC:
22714     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22715     break;
22716   case ISD::INTRINSIC_WO_CHAIN: {
22717     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22718     unsigned NumLoBits = 0;
22719     switch (IntId) {
22720     default: break;
22721     case Intrinsic::x86_sse_movmsk_ps:
22722     case Intrinsic::x86_avx_movmsk_ps_256:
22723     case Intrinsic::x86_sse2_movmsk_pd:
22724     case Intrinsic::x86_avx_movmsk_pd_256:
22725     case Intrinsic::x86_mmx_pmovmskb:
22726     case Intrinsic::x86_sse2_pmovmskb_128:
22727     case Intrinsic::x86_avx2_pmovmskb: {
22728       // High bits of movmskp{s|d}, pmovmskb are known zero.
22729       switch (IntId) {
22730         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22731         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22732         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22733         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22734         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22735         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22736         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22737         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22738       }
22739       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22740       break;
22741     }
22742     }
22743     break;
22744   }
22745   }
22746 }
22747
22748 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22749   SDValue Op,
22750   const SelectionDAG &,
22751   unsigned Depth) const {
22752   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22753   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22754     return Op.getValueType().getScalarSizeInBits();
22755
22756   // Fallback case.
22757   return 1;
22758 }
22759
22760 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22761 /// node is a GlobalAddress + offset.
22762 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22763                                        const GlobalValue* &GA,
22764                                        int64_t &Offset) const {
22765   if (N->getOpcode() == X86ISD::Wrapper) {
22766     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22767       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22768       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22769       return true;
22770     }
22771   }
22772   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22773 }
22774
22775 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22776 /// FIXME: This could be expanded to support 512 bit vectors as well.
22777 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22778                                         TargetLowering::DAGCombinerInfo &DCI,
22779                                         const X86Subtarget* Subtarget) {
22780   SDLoc dl(N);
22781   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22782   SDValue V1 = SVOp->getOperand(0);
22783   SDValue V2 = SVOp->getOperand(1);
22784   MVT VT = SVOp->getSimpleValueType(0);
22785   unsigned NumElems = VT.getVectorNumElements();
22786
22787   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22788       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22789     //
22790     //                   0,0,0,...
22791     //                      |
22792     //    V      UNDEF    BUILD_VECTOR    UNDEF
22793     //     \      /           \           /
22794     //  CONCAT_VECTOR         CONCAT_VECTOR
22795     //         \                  /
22796     //          \                /
22797     //          RESULT: V + zero extended
22798     //
22799     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22800         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22801         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22802       return SDValue();
22803
22804     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22805       return SDValue();
22806
22807     // To match the shuffle mask, the first half of the mask should
22808     // be exactly the first vector, and all the rest a splat with the
22809     // first element of the second one.
22810     for (unsigned i = 0; i != NumElems/2; ++i)
22811       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22812           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22813         return SDValue();
22814
22815     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22816     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22817       if (Ld->hasNUsesOfValue(1, 0)) {
22818         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22819         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22820         SDValue ResNode =
22821           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22822                                   Ld->getMemoryVT(),
22823                                   Ld->getPointerInfo(),
22824                                   Ld->getAlignment(),
22825                                   false/*isVolatile*/, true/*ReadMem*/,
22826                                   false/*WriteMem*/);
22827
22828         // Make sure the newly-created LOAD is in the same position as Ld in
22829         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22830         // and update uses of Ld's output chain to use the TokenFactor.
22831         if (Ld->hasAnyUseOfValue(1)) {
22832           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22833                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22834           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22835           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22836                                  SDValue(ResNode.getNode(), 1));
22837         }
22838
22839         return DAG.getBitcast(VT, ResNode);
22840       }
22841     }
22842
22843     // Emit a zeroed vector and insert the desired subvector on its
22844     // first half.
22845     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22846     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22847     return DCI.CombineTo(N, InsV);
22848   }
22849
22850   return SDValue();
22851 }
22852
22853 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22854 /// possible.
22855 ///
22856 /// This is the leaf of the recursive combinine below. When we have found some
22857 /// chain of single-use x86 shuffle instructions and accumulated the combined
22858 /// shuffle mask represented by them, this will try to pattern match that mask
22859 /// into either a single instruction if there is a special purpose instruction
22860 /// for this operation, or into a PSHUFB instruction which is a fully general
22861 /// instruction but should only be used to replace chains over a certain depth.
22862 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22863                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22864                                    TargetLowering::DAGCombinerInfo &DCI,
22865                                    const X86Subtarget *Subtarget) {
22866   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22867
22868   // Find the operand that enters the chain. Note that multiple uses are OK
22869   // here, we're not going to remove the operand we find.
22870   SDValue Input = Op.getOperand(0);
22871   while (Input.getOpcode() == ISD::BITCAST)
22872     Input = Input.getOperand(0);
22873
22874   MVT VT = Input.getSimpleValueType();
22875   MVT RootVT = Root.getSimpleValueType();
22876   SDLoc DL(Root);
22877
22878   if (Mask.size() == 1) {
22879     int Index = Mask[0];
22880     assert((Index >= 0 || Index == SM_SentinelUndef ||
22881             Index == SM_SentinelZero) &&
22882            "Invalid shuffle index found!");
22883
22884     // We may end up with an accumulated mask of size 1 as a result of
22885     // widening of shuffle operands (see function canWidenShuffleElements).
22886     // If the only shuffle index is equal to SM_SentinelZero then propagate
22887     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22888     // mask, and therefore the entire chain of shuffles can be folded away.
22889     if (Index == SM_SentinelZero)
22890       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22891     else
22892       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22893                     /*AddTo*/ true);
22894     return true;
22895   }
22896
22897   // Use the float domain if the operand type is a floating point type.
22898   bool FloatDomain = VT.isFloatingPoint();
22899
22900   // For floating point shuffles, we don't have free copies in the shuffle
22901   // instructions or the ability to load as part of the instruction, so
22902   // canonicalize their shuffles to UNPCK or MOV variants.
22903   //
22904   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22905   // vectors because it can have a load folded into it that UNPCK cannot. This
22906   // doesn't preclude something switching to the shorter encoding post-RA.
22907   //
22908   // FIXME: Should teach these routines about AVX vector widths.
22909   if (FloatDomain && VT.is128BitVector()) {
22910     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22911       bool Lo = Mask.equals({0, 0});
22912       unsigned Shuffle;
22913       MVT ShuffleVT;
22914       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22915       // is no slower than UNPCKLPD but has the option to fold the input operand
22916       // into even an unaligned memory load.
22917       if (Lo && Subtarget->hasSSE3()) {
22918         Shuffle = X86ISD::MOVDDUP;
22919         ShuffleVT = MVT::v2f64;
22920       } else {
22921         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22922         // than the UNPCK variants.
22923         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22924         ShuffleVT = MVT::v4f32;
22925       }
22926       if (Depth == 1 && Root->getOpcode() == Shuffle)
22927         return false; // Nothing to do!
22928       Op = DAG.getBitcast(ShuffleVT, Input);
22929       DCI.AddToWorklist(Op.getNode());
22930       if (Shuffle == X86ISD::MOVDDUP)
22931         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22932       else
22933         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22934       DCI.AddToWorklist(Op.getNode());
22935       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22936                     /*AddTo*/ true);
22937       return true;
22938     }
22939     if (Subtarget->hasSSE3() &&
22940         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22941       bool Lo = Mask.equals({0, 0, 2, 2});
22942       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22943       MVT ShuffleVT = MVT::v4f32;
22944       if (Depth == 1 && Root->getOpcode() == Shuffle)
22945         return false; // Nothing to do!
22946       Op = DAG.getBitcast(ShuffleVT, Input);
22947       DCI.AddToWorklist(Op.getNode());
22948       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22949       DCI.AddToWorklist(Op.getNode());
22950       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22951                     /*AddTo*/ true);
22952       return true;
22953     }
22954     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22955       bool Lo = Mask.equals({0, 0, 1, 1});
22956       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22957       MVT ShuffleVT = MVT::v4f32;
22958       if (Depth == 1 && Root->getOpcode() == Shuffle)
22959         return false; // Nothing to do!
22960       Op = DAG.getBitcast(ShuffleVT, Input);
22961       DCI.AddToWorklist(Op.getNode());
22962       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22963       DCI.AddToWorklist(Op.getNode());
22964       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22965                     /*AddTo*/ true);
22966       return true;
22967     }
22968   }
22969
22970   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22971   // variants as none of these have single-instruction variants that are
22972   // superior to the UNPCK formulation.
22973   if (!FloatDomain && VT.is128BitVector() &&
22974       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22975        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22976        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22977        Mask.equals(
22978            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22979     bool Lo = Mask[0] == 0;
22980     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22981     if (Depth == 1 && Root->getOpcode() == Shuffle)
22982       return false; // Nothing to do!
22983     MVT ShuffleVT;
22984     switch (Mask.size()) {
22985     case 8:
22986       ShuffleVT = MVT::v8i16;
22987       break;
22988     case 16:
22989       ShuffleVT = MVT::v16i8;
22990       break;
22991     default:
22992       llvm_unreachable("Impossible mask size!");
22993     };
22994     Op = DAG.getBitcast(ShuffleVT, Input);
22995     DCI.AddToWorklist(Op.getNode());
22996     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22997     DCI.AddToWorklist(Op.getNode());
22998     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22999                   /*AddTo*/ true);
23000     return true;
23001   }
23002
23003   // Don't try to re-form single instruction chains under any circumstances now
23004   // that we've done encoding canonicalization for them.
23005   if (Depth < 2)
23006     return false;
23007
23008   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
23009   // can replace them with a single PSHUFB instruction profitably. Intel's
23010   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
23011   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
23012   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
23013     SmallVector<SDValue, 16> PSHUFBMask;
23014     int NumBytes = VT.getSizeInBits() / 8;
23015     int Ratio = NumBytes / Mask.size();
23016     for (int i = 0; i < NumBytes; ++i) {
23017       if (Mask[i / Ratio] == SM_SentinelUndef) {
23018         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
23019         continue;
23020       }
23021       int M = Mask[i / Ratio] != SM_SentinelZero
23022                   ? Ratio * Mask[i / Ratio] + i % Ratio
23023                   : 255;
23024       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
23025     }
23026     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
23027     Op = DAG.getBitcast(ByteVT, Input);
23028     DCI.AddToWorklist(Op.getNode());
23029     SDValue PSHUFBMaskOp =
23030         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
23031     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
23032     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
23033     DCI.AddToWorklist(Op.getNode());
23034     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23035                   /*AddTo*/ true);
23036     return true;
23037   }
23038
23039   // Failed to find any combines.
23040   return false;
23041 }
23042
23043 /// \brief Fully generic combining of x86 shuffle instructions.
23044 ///
23045 /// This should be the last combine run over the x86 shuffle instructions. Once
23046 /// they have been fully optimized, this will recursively consider all chains
23047 /// of single-use shuffle instructions, build a generic model of the cumulative
23048 /// shuffle operation, and check for simpler instructions which implement this
23049 /// operation. We use this primarily for two purposes:
23050 ///
23051 /// 1) Collapse generic shuffles to specialized single instructions when
23052 ///    equivalent. In most cases, this is just an encoding size win, but
23053 ///    sometimes we will collapse multiple generic shuffles into a single
23054 ///    special-purpose shuffle.
23055 /// 2) Look for sequences of shuffle instructions with 3 or more total
23056 ///    instructions, and replace them with the slightly more expensive SSSE3
23057 ///    PSHUFB instruction if available. We do this as the last combining step
23058 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
23059 ///    a suitable short sequence of other instructions. The PHUFB will either
23060 ///    use a register or have to read from memory and so is slightly (but only
23061 ///    slightly) more expensive than the other shuffle instructions.
23062 ///
23063 /// Because this is inherently a quadratic operation (for each shuffle in
23064 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
23065 /// This should never be an issue in practice as the shuffle lowering doesn't
23066 /// produce sequences of more than 8 instructions.
23067 ///
23068 /// FIXME: We will currently miss some cases where the redundant shuffling
23069 /// would simplify under the threshold for PSHUFB formation because of
23070 /// combine-ordering. To fix this, we should do the redundant instruction
23071 /// combining in this recursive walk.
23072 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
23073                                           ArrayRef<int> RootMask,
23074                                           int Depth, bool HasPSHUFB,
23075                                           SelectionDAG &DAG,
23076                                           TargetLowering::DAGCombinerInfo &DCI,
23077                                           const X86Subtarget *Subtarget) {
23078   // Bound the depth of our recursive combine because this is ultimately
23079   // quadratic in nature.
23080   if (Depth > 8)
23081     return false;
23082
23083   // Directly rip through bitcasts to find the underlying operand.
23084   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
23085     Op = Op.getOperand(0);
23086
23087   MVT VT = Op.getSimpleValueType();
23088   if (!VT.isVector())
23089     return false; // Bail if we hit a non-vector.
23090
23091   assert(Root.getSimpleValueType().isVector() &&
23092          "Shuffles operate on vector types!");
23093   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
23094          "Can only combine shuffles of the same vector register size.");
23095
23096   if (!isTargetShuffle(Op.getOpcode()))
23097     return false;
23098   SmallVector<int, 16> OpMask;
23099   bool IsUnary;
23100   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
23101   // We only can combine unary shuffles which we can decode the mask for.
23102   if (!HaveMask || !IsUnary)
23103     return false;
23104
23105   assert(VT.getVectorNumElements() == OpMask.size() &&
23106          "Different mask size from vector size!");
23107   assert(((RootMask.size() > OpMask.size() &&
23108            RootMask.size() % OpMask.size() == 0) ||
23109           (OpMask.size() > RootMask.size() &&
23110            OpMask.size() % RootMask.size() == 0) ||
23111           OpMask.size() == RootMask.size()) &&
23112          "The smaller number of elements must divide the larger.");
23113   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
23114   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
23115   assert(((RootRatio == 1 && OpRatio == 1) ||
23116           (RootRatio == 1) != (OpRatio == 1)) &&
23117          "Must not have a ratio for both incoming and op masks!");
23118
23119   SmallVector<int, 16> Mask;
23120   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
23121
23122   // Merge this shuffle operation's mask into our accumulated mask. Note that
23123   // this shuffle's mask will be the first applied to the input, followed by the
23124   // root mask to get us all the way to the root value arrangement. The reason
23125   // for this order is that we are recursing up the operation chain.
23126   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
23127     int RootIdx = i / RootRatio;
23128     if (RootMask[RootIdx] < 0) {
23129       // This is a zero or undef lane, we're done.
23130       Mask.push_back(RootMask[RootIdx]);
23131       continue;
23132     }
23133
23134     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
23135     int OpIdx = RootMaskedIdx / OpRatio;
23136     if (OpMask[OpIdx] < 0) {
23137       // The incoming lanes are zero or undef, it doesn't matter which ones we
23138       // are using.
23139       Mask.push_back(OpMask[OpIdx]);
23140       continue;
23141     }
23142
23143     // Ok, we have non-zero lanes, map them through.
23144     Mask.push_back(OpMask[OpIdx] * OpRatio +
23145                    RootMaskedIdx % OpRatio);
23146   }
23147
23148   // See if we can recurse into the operand to combine more things.
23149   switch (Op.getOpcode()) {
23150   case X86ISD::PSHUFB:
23151     HasPSHUFB = true;
23152   case X86ISD::PSHUFD:
23153   case X86ISD::PSHUFHW:
23154   case X86ISD::PSHUFLW:
23155     if (Op.getOperand(0).hasOneUse() &&
23156         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23157                                       HasPSHUFB, DAG, DCI, Subtarget))
23158       return true;
23159     break;
23160
23161   case X86ISD::UNPCKL:
23162   case X86ISD::UNPCKH:
23163     assert(Op.getOperand(0) == Op.getOperand(1) &&
23164            "We only combine unary shuffles!");
23165     // We can't check for single use, we have to check that this shuffle is the
23166     // only user.
23167     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
23168         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23169                                       HasPSHUFB, DAG, DCI, Subtarget))
23170       return true;
23171     break;
23172   }
23173
23174   // Minor canonicalization of the accumulated shuffle mask to make it easier
23175   // to match below. All this does is detect masks with squential pairs of
23176   // elements, and shrink them to the half-width mask. It does this in a loop
23177   // so it will reduce the size of the mask to the minimal width mask which
23178   // performs an equivalent shuffle.
23179   SmallVector<int, 16> WidenedMask;
23180   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
23181     Mask = std::move(WidenedMask);
23182     WidenedMask.clear();
23183   }
23184
23185   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
23186                                 Subtarget);
23187 }
23188
23189 /// \brief Get the PSHUF-style mask from PSHUF node.
23190 ///
23191 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
23192 /// PSHUF-style masks that can be reused with such instructions.
23193 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
23194   MVT VT = N.getSimpleValueType();
23195   SmallVector<int, 4> Mask;
23196   bool IsUnary;
23197   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
23198   (void)HaveMask;
23199   assert(HaveMask);
23200
23201   // If we have more than 128-bits, only the low 128-bits of shuffle mask
23202   // matter. Check that the upper masks are repeats and remove them.
23203   if (VT.getSizeInBits() > 128) {
23204     int LaneElts = 128 / VT.getScalarSizeInBits();
23205 #ifndef NDEBUG
23206     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
23207       for (int j = 0; j < LaneElts; ++j)
23208         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
23209                "Mask doesn't repeat in high 128-bit lanes!");
23210 #endif
23211     Mask.resize(LaneElts);
23212   }
23213
23214   switch (N.getOpcode()) {
23215   case X86ISD::PSHUFD:
23216     return Mask;
23217   case X86ISD::PSHUFLW:
23218     Mask.resize(4);
23219     return Mask;
23220   case X86ISD::PSHUFHW:
23221     Mask.erase(Mask.begin(), Mask.begin() + 4);
23222     for (int &M : Mask)
23223       M -= 4;
23224     return Mask;
23225   default:
23226     llvm_unreachable("No valid shuffle instruction found!");
23227   }
23228 }
23229
23230 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
23231 ///
23232 /// We walk up the chain and look for a combinable shuffle, skipping over
23233 /// shuffles that we could hoist this shuffle's transformation past without
23234 /// altering anything.
23235 static SDValue
23236 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
23237                              SelectionDAG &DAG,
23238                              TargetLowering::DAGCombinerInfo &DCI) {
23239   assert(N.getOpcode() == X86ISD::PSHUFD &&
23240          "Called with something other than an x86 128-bit half shuffle!");
23241   SDLoc DL(N);
23242
23243   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
23244   // of the shuffles in the chain so that we can form a fresh chain to replace
23245   // this one.
23246   SmallVector<SDValue, 8> Chain;
23247   SDValue V = N.getOperand(0);
23248   for (; V.hasOneUse(); V = V.getOperand(0)) {
23249     switch (V.getOpcode()) {
23250     default:
23251       return SDValue(); // Nothing combined!
23252
23253     case ISD::BITCAST:
23254       // Skip bitcasts as we always know the type for the target specific
23255       // instructions.
23256       continue;
23257
23258     case X86ISD::PSHUFD:
23259       // Found another dword shuffle.
23260       break;
23261
23262     case X86ISD::PSHUFLW:
23263       // Check that the low words (being shuffled) are the identity in the
23264       // dword shuffle, and the high words are self-contained.
23265       if (Mask[0] != 0 || Mask[1] != 1 ||
23266           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
23267         return SDValue();
23268
23269       Chain.push_back(V);
23270       continue;
23271
23272     case X86ISD::PSHUFHW:
23273       // Check that the high words (being shuffled) are the identity in the
23274       // dword shuffle, and the low words are self-contained.
23275       if (Mask[2] != 2 || Mask[3] != 3 ||
23276           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
23277         return SDValue();
23278
23279       Chain.push_back(V);
23280       continue;
23281
23282     case X86ISD::UNPCKL:
23283     case X86ISD::UNPCKH:
23284       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
23285       // shuffle into a preceding word shuffle.
23286       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
23287           V.getSimpleValueType().getVectorElementType() != MVT::i16)
23288         return SDValue();
23289
23290       // Search for a half-shuffle which we can combine with.
23291       unsigned CombineOp =
23292           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
23293       if (V.getOperand(0) != V.getOperand(1) ||
23294           !V->isOnlyUserOf(V.getOperand(0).getNode()))
23295         return SDValue();
23296       Chain.push_back(V);
23297       V = V.getOperand(0);
23298       do {
23299         switch (V.getOpcode()) {
23300         default:
23301           return SDValue(); // Nothing to combine.
23302
23303         case X86ISD::PSHUFLW:
23304         case X86ISD::PSHUFHW:
23305           if (V.getOpcode() == CombineOp)
23306             break;
23307
23308           Chain.push_back(V);
23309
23310           // Fallthrough!
23311         case ISD::BITCAST:
23312           V = V.getOperand(0);
23313           continue;
23314         }
23315         break;
23316       } while (V.hasOneUse());
23317       break;
23318     }
23319     // Break out of the loop if we break out of the switch.
23320     break;
23321   }
23322
23323   if (!V.hasOneUse())
23324     // We fell out of the loop without finding a viable combining instruction.
23325     return SDValue();
23326
23327   // Merge this node's mask and our incoming mask.
23328   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23329   for (int &M : Mask)
23330     M = VMask[M];
23331   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
23332                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23333
23334   // Rebuild the chain around this new shuffle.
23335   while (!Chain.empty()) {
23336     SDValue W = Chain.pop_back_val();
23337
23338     if (V.getValueType() != W.getOperand(0).getValueType())
23339       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
23340
23341     switch (W.getOpcode()) {
23342     default:
23343       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
23344
23345     case X86ISD::UNPCKL:
23346     case X86ISD::UNPCKH:
23347       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
23348       break;
23349
23350     case X86ISD::PSHUFD:
23351     case X86ISD::PSHUFLW:
23352     case X86ISD::PSHUFHW:
23353       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
23354       break;
23355     }
23356   }
23357   if (V.getValueType() != N.getValueType())
23358     V = DAG.getBitcast(N.getValueType(), V);
23359
23360   // Return the new chain to replace N.
23361   return V;
23362 }
23363
23364 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
23365 /// pshufhw.
23366 ///
23367 /// We walk up the chain, skipping shuffles of the other half and looking
23368 /// through shuffles which switch halves trying to find a shuffle of the same
23369 /// pair of dwords.
23370 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
23371                                         SelectionDAG &DAG,
23372                                         TargetLowering::DAGCombinerInfo &DCI) {
23373   assert(
23374       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
23375       "Called with something other than an x86 128-bit half shuffle!");
23376   SDLoc DL(N);
23377   unsigned CombineOpcode = N.getOpcode();
23378
23379   // Walk up a single-use chain looking for a combinable shuffle.
23380   SDValue V = N.getOperand(0);
23381   for (; V.hasOneUse(); V = V.getOperand(0)) {
23382     switch (V.getOpcode()) {
23383     default:
23384       return false; // Nothing combined!
23385
23386     case ISD::BITCAST:
23387       // Skip bitcasts as we always know the type for the target specific
23388       // instructions.
23389       continue;
23390
23391     case X86ISD::PSHUFLW:
23392     case X86ISD::PSHUFHW:
23393       if (V.getOpcode() == CombineOpcode)
23394         break;
23395
23396       // Other-half shuffles are no-ops.
23397       continue;
23398     }
23399     // Break out of the loop if we break out of the switch.
23400     break;
23401   }
23402
23403   if (!V.hasOneUse())
23404     // We fell out of the loop without finding a viable combining instruction.
23405     return false;
23406
23407   // Combine away the bottom node as its shuffle will be accumulated into
23408   // a preceding shuffle.
23409   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23410
23411   // Record the old value.
23412   SDValue Old = V;
23413
23414   // Merge this node's mask and our incoming mask (adjusted to account for all
23415   // the pshufd instructions encountered).
23416   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23417   for (int &M : Mask)
23418     M = VMask[M];
23419   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
23420                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23421
23422   // Check that the shuffles didn't cancel each other out. If not, we need to
23423   // combine to the new one.
23424   if (Old != V)
23425     // Replace the combinable shuffle with the combined one, updating all users
23426     // so that we re-evaluate the chain here.
23427     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
23428
23429   return true;
23430 }
23431
23432 /// \brief Try to combine x86 target specific shuffles.
23433 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23434                                            TargetLowering::DAGCombinerInfo &DCI,
23435                                            const X86Subtarget *Subtarget) {
23436   SDLoc DL(N);
23437   MVT VT = N.getSimpleValueType();
23438   SmallVector<int, 4> Mask;
23439
23440   switch (N.getOpcode()) {
23441   case X86ISD::PSHUFD:
23442   case X86ISD::PSHUFLW:
23443   case X86ISD::PSHUFHW:
23444     Mask = getPSHUFShuffleMask(N);
23445     assert(Mask.size() == 4);
23446     break;
23447   case X86ISD::UNPCKL: {
23448     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23449     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23450     // moves upper half elements into the lower half part. For example:
23451     //
23452     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23453     //     undef:v16i8
23454     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23455     //
23456     // will be combined to:
23457     //
23458     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23459
23460     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23461     // happen due to advanced instructions.
23462     if (!VT.is128BitVector())
23463       return SDValue();
23464
23465     auto Op0 = N.getOperand(0);
23466     auto Op1 = N.getOperand(1);
23467     if (Op0.getOpcode() == ISD::UNDEF &&
23468         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23469       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23470
23471       unsigned NumElts = VT.getVectorNumElements();
23472       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23473       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23474                 NumElts / 2);
23475
23476       auto ShufOp = Op1.getOperand(0);
23477       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23478         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23479     }
23480     return SDValue();
23481   }
23482   default:
23483     return SDValue();
23484   }
23485
23486   // Nuke no-op shuffles that show up after combining.
23487   if (isNoopShuffleMask(Mask))
23488     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23489
23490   // Look for simplifications involving one or two shuffle instructions.
23491   SDValue V = N.getOperand(0);
23492   switch (N.getOpcode()) {
23493   default:
23494     break;
23495   case X86ISD::PSHUFLW:
23496   case X86ISD::PSHUFHW:
23497     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23498
23499     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23500       return SDValue(); // We combined away this shuffle, so we're done.
23501
23502     // See if this reduces to a PSHUFD which is no more expensive and can
23503     // combine with more operations. Note that it has to at least flip the
23504     // dwords as otherwise it would have been removed as a no-op.
23505     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23506       int DMask[] = {0, 1, 2, 3};
23507       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23508       DMask[DOffset + 0] = DOffset + 1;
23509       DMask[DOffset + 1] = DOffset + 0;
23510       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23511       V = DAG.getBitcast(DVT, V);
23512       DCI.AddToWorklist(V.getNode());
23513       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23514                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23515       DCI.AddToWorklist(V.getNode());
23516       return DAG.getBitcast(VT, V);
23517     }
23518
23519     // Look for shuffle patterns which can be implemented as a single unpack.
23520     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23521     // only works when we have a PSHUFD followed by two half-shuffles.
23522     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23523         (V.getOpcode() == X86ISD::PSHUFLW ||
23524          V.getOpcode() == X86ISD::PSHUFHW) &&
23525         V.getOpcode() != N.getOpcode() &&
23526         V.hasOneUse()) {
23527       SDValue D = V.getOperand(0);
23528       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23529         D = D.getOperand(0);
23530       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23531         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23532         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23533         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23534         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23535         int WordMask[8];
23536         for (int i = 0; i < 4; ++i) {
23537           WordMask[i + NOffset] = Mask[i] + NOffset;
23538           WordMask[i + VOffset] = VMask[i] + VOffset;
23539         }
23540         // Map the word mask through the DWord mask.
23541         int MappedMask[8];
23542         for (int i = 0; i < 8; ++i)
23543           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23544         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23545             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23546           // We can replace all three shuffles with an unpack.
23547           V = DAG.getBitcast(VT, D.getOperand(0));
23548           DCI.AddToWorklist(V.getNode());
23549           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23550                                                 : X86ISD::UNPCKH,
23551                              DL, VT, V, V);
23552         }
23553       }
23554     }
23555
23556     break;
23557
23558   case X86ISD::PSHUFD:
23559     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23560       return NewN;
23561
23562     break;
23563   }
23564
23565   return SDValue();
23566 }
23567
23568 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23569 ///
23570 /// We combine this directly on the abstract vector shuffle nodes so it is
23571 /// easier to generically match. We also insert dummy vector shuffle nodes for
23572 /// the operands which explicitly discard the lanes which are unused by this
23573 /// operation to try to flow through the rest of the combiner the fact that
23574 /// they're unused.
23575 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23576   SDLoc DL(N);
23577   EVT VT = N->getValueType(0);
23578
23579   // We only handle target-independent shuffles.
23580   // FIXME: It would be easy and harmless to use the target shuffle mask
23581   // extraction tool to support more.
23582   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23583     return SDValue();
23584
23585   auto *SVN = cast<ShuffleVectorSDNode>(N);
23586   SmallVector<int, 8> Mask;
23587   for (int M : SVN->getMask())
23588     Mask.push_back(M);
23589
23590   SDValue V1 = N->getOperand(0);
23591   SDValue V2 = N->getOperand(1);
23592
23593   // We require the first shuffle operand to be the FSUB node, and the second to
23594   // be the FADD node.
23595   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23596     ShuffleVectorSDNode::commuteMask(Mask);
23597     std::swap(V1, V2);
23598   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23599     return SDValue();
23600
23601   // If there are other uses of these operations we can't fold them.
23602   if (!V1->hasOneUse() || !V2->hasOneUse())
23603     return SDValue();
23604
23605   // Ensure that both operations have the same operands. Note that we can
23606   // commute the FADD operands.
23607   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23608   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23609       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23610     return SDValue();
23611
23612   // We're looking for blends between FADD and FSUB nodes. We insist on these
23613   // nodes being lined up in a specific expected pattern.
23614   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23615         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23616         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23617     return SDValue();
23618
23619   // Only specific types are legal at this point, assert so we notice if and
23620   // when these change.
23621   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23622           VT == MVT::v4f64) &&
23623          "Unknown vector type encountered!");
23624
23625   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23626 }
23627
23628 /// PerformShuffleCombine - Performs several different shuffle combines.
23629 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23630                                      TargetLowering::DAGCombinerInfo &DCI,
23631                                      const X86Subtarget *Subtarget) {
23632   SDLoc dl(N);
23633   SDValue N0 = N->getOperand(0);
23634   SDValue N1 = N->getOperand(1);
23635   EVT VT = N->getValueType(0);
23636
23637   // Don't create instructions with illegal types after legalize types has run.
23638   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23639   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23640     return SDValue();
23641
23642   // If we have legalized the vector types, look for blends of FADD and FSUB
23643   // nodes that we can fuse into an ADDSUB node.
23644   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23645     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23646       return AddSub;
23647
23648   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23649   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23650       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23651     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23652
23653   // During Type Legalization, when promoting illegal vector types,
23654   // the backend might introduce new shuffle dag nodes and bitcasts.
23655   //
23656   // This code performs the following transformation:
23657   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23658   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23659   //
23660   // We do this only if both the bitcast and the BINOP dag nodes have
23661   // one use. Also, perform this transformation only if the new binary
23662   // operation is legal. This is to avoid introducing dag nodes that
23663   // potentially need to be further expanded (or custom lowered) into a
23664   // less optimal sequence of dag nodes.
23665   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23666       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23667       N0.getOpcode() == ISD::BITCAST) {
23668     SDValue BC0 = N0.getOperand(0);
23669     EVT SVT = BC0.getValueType();
23670     unsigned Opcode = BC0.getOpcode();
23671     unsigned NumElts = VT.getVectorNumElements();
23672
23673     if (BC0.hasOneUse() && SVT.isVector() &&
23674         SVT.getVectorNumElements() * 2 == NumElts &&
23675         TLI.isOperationLegal(Opcode, VT)) {
23676       bool CanFold = false;
23677       switch (Opcode) {
23678       default : break;
23679       case ISD::ADD :
23680       case ISD::FADD :
23681       case ISD::SUB :
23682       case ISD::FSUB :
23683       case ISD::MUL :
23684       case ISD::FMUL :
23685         CanFold = true;
23686       }
23687
23688       unsigned SVTNumElts = SVT.getVectorNumElements();
23689       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23690       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23691         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23692       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23693         CanFold = SVOp->getMaskElt(i) < 0;
23694
23695       if (CanFold) {
23696         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23697         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23698         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23699         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23700       }
23701     }
23702   }
23703
23704   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23705   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23706   // consecutive, non-overlapping, and in the right order.
23707   SmallVector<SDValue, 16> Elts;
23708   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23709     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23710
23711   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23712     return LD;
23713
23714   if (isTargetShuffle(N->getOpcode())) {
23715     SDValue Shuffle =
23716         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23717     if (Shuffle.getNode())
23718       return Shuffle;
23719
23720     // Try recursively combining arbitrary sequences of x86 shuffle
23721     // instructions into higher-order shuffles. We do this after combining
23722     // specific PSHUF instruction sequences into their minimal form so that we
23723     // can evaluate how many specialized shuffle instructions are involved in
23724     // a particular chain.
23725     SmallVector<int, 1> NonceMask; // Just a placeholder.
23726     NonceMask.push_back(0);
23727     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23728                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23729                                       DCI, Subtarget))
23730       return SDValue(); // This routine will use CombineTo to replace N.
23731   }
23732
23733   return SDValue();
23734 }
23735
23736 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23737 /// specific shuffle of a load can be folded into a single element load.
23738 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23739 /// shuffles have been custom lowered so we need to handle those here.
23740 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23741                                          TargetLowering::DAGCombinerInfo &DCI) {
23742   if (DCI.isBeforeLegalizeOps())
23743     return SDValue();
23744
23745   SDValue InVec = N->getOperand(0);
23746   SDValue EltNo = N->getOperand(1);
23747
23748   if (!isa<ConstantSDNode>(EltNo))
23749     return SDValue();
23750
23751   EVT OriginalVT = InVec.getValueType();
23752
23753   if (InVec.getOpcode() == ISD::BITCAST) {
23754     // Don't duplicate a load with other uses.
23755     if (!InVec.hasOneUse())
23756       return SDValue();
23757     EVT BCVT = InVec.getOperand(0).getValueType();
23758     if (!BCVT.isVector() ||
23759         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23760       return SDValue();
23761     InVec = InVec.getOperand(0);
23762   }
23763
23764   EVT CurrentVT = InVec.getValueType();
23765
23766   if (!isTargetShuffle(InVec.getOpcode()))
23767     return SDValue();
23768
23769   // Don't duplicate a load with other uses.
23770   if (!InVec.hasOneUse())
23771     return SDValue();
23772
23773   SmallVector<int, 16> ShuffleMask;
23774   bool UnaryShuffle;
23775   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23776                             ShuffleMask, UnaryShuffle))
23777     return SDValue();
23778
23779   // Select the input vector, guarding against out of range extract vector.
23780   unsigned NumElems = CurrentVT.getVectorNumElements();
23781   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23782   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23783   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23784                                          : InVec.getOperand(1);
23785
23786   // If inputs to shuffle are the same for both ops, then allow 2 uses
23787   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23788                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23789
23790   if (LdNode.getOpcode() == ISD::BITCAST) {
23791     // Don't duplicate a load with other uses.
23792     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23793       return SDValue();
23794
23795     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23796     LdNode = LdNode.getOperand(0);
23797   }
23798
23799   if (!ISD::isNormalLoad(LdNode.getNode()))
23800     return SDValue();
23801
23802   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23803
23804   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23805     return SDValue();
23806
23807   EVT EltVT = N->getValueType(0);
23808   // If there's a bitcast before the shuffle, check if the load type and
23809   // alignment is valid.
23810   unsigned Align = LN0->getAlignment();
23811   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23812   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23813       EltVT.getTypeForEVT(*DAG.getContext()));
23814
23815   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23816     return SDValue();
23817
23818   // All checks match so transform back to vector_shuffle so that DAG combiner
23819   // can finish the job
23820   SDLoc dl(N);
23821
23822   // Create shuffle node taking into account the case that its a unary shuffle
23823   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23824                                    : InVec.getOperand(1);
23825   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23826                                  InVec.getOperand(0), Shuffle,
23827                                  &ShuffleMask[0]);
23828   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23829   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23830                      EltNo);
23831 }
23832
23833 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23834                                      const X86Subtarget *Subtarget) {
23835   SDValue N0 = N->getOperand(0);
23836   EVT VT = N->getValueType(0);
23837
23838   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23839   // special and don't usually play with other vector types, it's better to
23840   // handle them early to be sure we emit efficient code by avoiding
23841   // store-load conversions.
23842   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23843       N0.getValueType() == MVT::v2i32 &&
23844       isNullConstant(N0.getOperand(1))) {
23845     SDValue N00 = N0->getOperand(0);
23846     if (N00.getValueType() == MVT::i32)
23847       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23848   }
23849
23850   // Convert a bitcasted integer logic operation that has one bitcasted
23851   // floating-point operand and one constant operand into a floating-point
23852   // logic operation. This may create a load of the constant, but that is
23853   // cheaper than materializing the constant in an integer register and
23854   // transferring it to an SSE register or transferring the SSE operand to
23855   // integer register and back.
23856   unsigned FPOpcode;
23857   switch (N0.getOpcode()) {
23858     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23859     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23860     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23861     default: return SDValue();
23862   }
23863   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23864        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23865       isa<ConstantSDNode>(N0.getOperand(1)) &&
23866       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23867       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23868     SDValue N000 = N0.getOperand(0).getOperand(0);
23869     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23870     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23871   }
23872
23873   return SDValue();
23874 }
23875
23876 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23877 /// generation and convert it from being a bunch of shuffles and extracts
23878 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23879 /// storing the value and loading scalars back, while for x64 we should
23880 /// use 64-bit extracts and shifts.
23881 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23882                                          TargetLowering::DAGCombinerInfo &DCI) {
23883   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23884     return NewOp;
23885
23886   SDValue InputVector = N->getOperand(0);
23887   SDLoc dl(InputVector);
23888   // Detect mmx to i32 conversion through a v2i32 elt extract.
23889   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23890       N->getValueType(0) == MVT::i32 &&
23891       InputVector.getValueType() == MVT::v2i32) {
23892
23893     // The bitcast source is a direct mmx result.
23894     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23895     if (MMXSrc.getValueType() == MVT::x86mmx)
23896       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23897                          N->getValueType(0),
23898                          InputVector.getNode()->getOperand(0));
23899
23900     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23901     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23902         MMXSrc.getValueType() == MVT::i64) {
23903       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23904       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23905           MMXSrcOp.getValueType() == MVT::v1i64 &&
23906           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23907         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23908                            N->getValueType(0), MMXSrcOp.getOperand(0));
23909     }
23910   }
23911
23912   EVT VT = N->getValueType(0);
23913
23914   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23915       InputVector.getOpcode() == ISD::BITCAST &&
23916       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23917     uint64_t ExtractedElt =
23918         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23919     uint64_t InputValue =
23920         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23921     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23922     return DAG.getConstant(Res, dl, MVT::i1);
23923   }
23924   // Only operate on vectors of 4 elements, where the alternative shuffling
23925   // gets to be more expensive.
23926   if (InputVector.getValueType() != MVT::v4i32)
23927     return SDValue();
23928
23929   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23930   // single use which is a sign-extend or zero-extend, and all elements are
23931   // used.
23932   SmallVector<SDNode *, 4> Uses;
23933   unsigned ExtractedElements = 0;
23934   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23935        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23936     if (UI.getUse().getResNo() != InputVector.getResNo())
23937       return SDValue();
23938
23939     SDNode *Extract = *UI;
23940     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23941       return SDValue();
23942
23943     if (Extract->getValueType(0) != MVT::i32)
23944       return SDValue();
23945     if (!Extract->hasOneUse())
23946       return SDValue();
23947     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23948         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23949       return SDValue();
23950     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23951       return SDValue();
23952
23953     // Record which element was extracted.
23954     ExtractedElements |=
23955       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23956
23957     Uses.push_back(Extract);
23958   }
23959
23960   // If not all the elements were used, this may not be worthwhile.
23961   if (ExtractedElements != 15)
23962     return SDValue();
23963
23964   // Ok, we've now decided to do the transformation.
23965   // If 64-bit shifts are legal, use the extract-shift sequence,
23966   // otherwise bounce the vector off the cache.
23967   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23968   SDValue Vals[4];
23969
23970   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23971     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23972     auto &DL = DAG.getDataLayout();
23973     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23974     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23975       DAG.getConstant(0, dl, VecIdxTy));
23976     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23977       DAG.getConstant(1, dl, VecIdxTy));
23978
23979     SDValue ShAmt = DAG.getConstant(
23980         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23981     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23982     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23983       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23984     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23985     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23986       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23987   } else {
23988     // Store the value to a temporary stack slot.
23989     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23990     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23991       MachinePointerInfo(), false, false, 0);
23992
23993     EVT ElementType = InputVector.getValueType().getVectorElementType();
23994     unsigned EltSize = ElementType.getSizeInBits() / 8;
23995
23996     // Replace each use (extract) with a load of the appropriate element.
23997     for (unsigned i = 0; i < 4; ++i) {
23998       uint64_t Offset = EltSize * i;
23999       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
24000       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
24001
24002       SDValue ScalarAddr =
24003           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
24004
24005       // Load the scalar.
24006       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
24007                             ScalarAddr, MachinePointerInfo(),
24008                             false, false, false, 0);
24009
24010     }
24011   }
24012
24013   // Replace the extracts
24014   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
24015     UE = Uses.end(); UI != UE; ++UI) {
24016     SDNode *Extract = *UI;
24017
24018     SDValue Idx = Extract->getOperand(1);
24019     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
24020     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
24021   }
24022
24023   // The replacement was made in place; don't return anything.
24024   return SDValue();
24025 }
24026
24027 static SDValue
24028 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
24029                                       const X86Subtarget *Subtarget) {
24030   SDLoc dl(N);
24031   SDValue Cond = N->getOperand(0);
24032   SDValue LHS = N->getOperand(1);
24033   SDValue RHS = N->getOperand(2);
24034
24035   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
24036     SDValue CondSrc = Cond->getOperand(0);
24037     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
24038       Cond = CondSrc->getOperand(0);
24039   }
24040
24041   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
24042     return SDValue();
24043
24044   // A vselect where all conditions and data are constants can be optimized into
24045   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
24046   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
24047       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
24048     return SDValue();
24049
24050   unsigned MaskValue = 0;
24051   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
24052     return SDValue();
24053
24054   MVT VT = N->getSimpleValueType(0);
24055   unsigned NumElems = VT.getVectorNumElements();
24056   SmallVector<int, 8> ShuffleMask(NumElems, -1);
24057   for (unsigned i = 0; i < NumElems; ++i) {
24058     // Be sure we emit undef where we can.
24059     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
24060       ShuffleMask[i] = -1;
24061     else
24062       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
24063   }
24064
24065   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24066   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
24067     return SDValue();
24068   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
24069 }
24070
24071 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
24072 /// nodes.
24073 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
24074                                     TargetLowering::DAGCombinerInfo &DCI,
24075                                     const X86Subtarget *Subtarget) {
24076   SDLoc DL(N);
24077   SDValue Cond = N->getOperand(0);
24078   // Get the LHS/RHS of the select.
24079   SDValue LHS = N->getOperand(1);
24080   SDValue RHS = N->getOperand(2);
24081   EVT VT = LHS.getValueType();
24082   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24083
24084   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
24085   // instructions match the semantics of the common C idiom x<y?x:y but not
24086   // x<=y?x:y, because of how they handle negative zero (which can be
24087   // ignored in unsafe-math mode).
24088   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
24089   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
24090       VT != MVT::f80 && VT != MVT::f128 &&
24091       (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
24092       (Subtarget->hasSSE2() ||
24093        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
24094     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24095
24096     unsigned Opcode = 0;
24097     // Check for x CC y ? x : y.
24098     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24099         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24100       switch (CC) {
24101       default: break;
24102       case ISD::SETULT:
24103         // Converting this to a min would handle NaNs incorrectly, and swapping
24104         // the operands would cause it to handle comparisons between positive
24105         // and negative zero incorrectly.
24106         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
24107           if (!DAG.getTarget().Options.UnsafeFPMath &&
24108               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
24109             break;
24110           std::swap(LHS, RHS);
24111         }
24112         Opcode = X86ISD::FMIN;
24113         break;
24114       case ISD::SETOLE:
24115         // Converting this to a min would handle comparisons between positive
24116         // and negative zero incorrectly.
24117         if (!DAG.getTarget().Options.UnsafeFPMath &&
24118             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24119           break;
24120         Opcode = X86ISD::FMIN;
24121         break;
24122       case ISD::SETULE:
24123         // Converting this to a min would handle both negative zeros and NaNs
24124         // incorrectly, but we can swap the operands to fix both.
24125         std::swap(LHS, RHS);
24126       case ISD::SETOLT:
24127       case ISD::SETLT:
24128       case ISD::SETLE:
24129         Opcode = X86ISD::FMIN;
24130         break;
24131
24132       case ISD::SETOGE:
24133         // Converting this to a max would handle comparisons between positive
24134         // and negative zero incorrectly.
24135         if (!DAG.getTarget().Options.UnsafeFPMath &&
24136             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24137           break;
24138         Opcode = X86ISD::FMAX;
24139         break;
24140       case ISD::SETUGT:
24141         // Converting this to a max would handle NaNs incorrectly, and swapping
24142         // the operands would cause it to handle comparisons between positive
24143         // and negative zero incorrectly.
24144         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
24145           if (!DAG.getTarget().Options.UnsafeFPMath &&
24146               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
24147             break;
24148           std::swap(LHS, RHS);
24149         }
24150         Opcode = X86ISD::FMAX;
24151         break;
24152       case ISD::SETUGE:
24153         // Converting this to a max would handle both negative zeros and NaNs
24154         // incorrectly, but we can swap the operands to fix both.
24155         std::swap(LHS, RHS);
24156       case ISD::SETOGT:
24157       case ISD::SETGT:
24158       case ISD::SETGE:
24159         Opcode = X86ISD::FMAX;
24160         break;
24161       }
24162     // Check for x CC y ? y : x -- a min/max with reversed arms.
24163     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
24164                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
24165       switch (CC) {
24166       default: break;
24167       case ISD::SETOGE:
24168         // Converting this to a min would handle comparisons between positive
24169         // and negative zero incorrectly, and swapping the operands would
24170         // cause it to handle NaNs incorrectly.
24171         if (!DAG.getTarget().Options.UnsafeFPMath &&
24172             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
24173           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24174             break;
24175           std::swap(LHS, RHS);
24176         }
24177         Opcode = X86ISD::FMIN;
24178         break;
24179       case ISD::SETUGT:
24180         // Converting this to a min would handle NaNs incorrectly.
24181         if (!DAG.getTarget().Options.UnsafeFPMath &&
24182             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
24183           break;
24184         Opcode = X86ISD::FMIN;
24185         break;
24186       case ISD::SETUGE:
24187         // Converting this to a min would handle both negative zeros and NaNs
24188         // incorrectly, but we can swap the operands to fix both.
24189         std::swap(LHS, RHS);
24190       case ISD::SETOGT:
24191       case ISD::SETGT:
24192       case ISD::SETGE:
24193         Opcode = X86ISD::FMIN;
24194         break;
24195
24196       case ISD::SETULT:
24197         // Converting this to a max would handle NaNs incorrectly.
24198         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24199           break;
24200         Opcode = X86ISD::FMAX;
24201         break;
24202       case ISD::SETOLE:
24203         // Converting this to a max would handle comparisons between positive
24204         // and negative zero incorrectly, and swapping the operands would
24205         // cause it to handle NaNs incorrectly.
24206         if (!DAG.getTarget().Options.UnsafeFPMath &&
24207             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
24208           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24209             break;
24210           std::swap(LHS, RHS);
24211         }
24212         Opcode = X86ISD::FMAX;
24213         break;
24214       case ISD::SETULE:
24215         // Converting this to a max would handle both negative zeros and NaNs
24216         // incorrectly, but we can swap the operands to fix both.
24217         std::swap(LHS, RHS);
24218       case ISD::SETOLT:
24219       case ISD::SETLT:
24220       case ISD::SETLE:
24221         Opcode = X86ISD::FMAX;
24222         break;
24223       }
24224     }
24225
24226     if (Opcode)
24227       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
24228   }
24229
24230   EVT CondVT = Cond.getValueType();
24231   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
24232       CondVT.getVectorElementType() == MVT::i1) {
24233     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
24234     // lowering on KNL. In this case we convert it to
24235     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
24236     // The same situation for all 128 and 256-bit vectors of i8 and i16.
24237     // Since SKX these selects have a proper lowering.
24238     EVT OpVT = LHS.getValueType();
24239     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
24240         (OpVT.getVectorElementType() == MVT::i8 ||
24241          OpVT.getVectorElementType() == MVT::i16) &&
24242         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
24243       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
24244       DCI.AddToWorklist(Cond.getNode());
24245       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
24246     }
24247   }
24248   // If this is a select between two integer constants, try to do some
24249   // optimizations.
24250   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
24251     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
24252       // Don't do this for crazy integer types.
24253       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
24254         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
24255         // so that TrueC (the true value) is larger than FalseC.
24256         bool NeedsCondInvert = false;
24257
24258         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
24259             // Efficiently invertible.
24260             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
24261              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
24262               isa<ConstantSDNode>(Cond.getOperand(1))))) {
24263           NeedsCondInvert = true;
24264           std::swap(TrueC, FalseC);
24265         }
24266
24267         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
24268         if (FalseC->getAPIntValue() == 0 &&
24269             TrueC->getAPIntValue().isPowerOf2()) {
24270           if (NeedsCondInvert) // Invert the condition if needed.
24271             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24272                                DAG.getConstant(1, DL, Cond.getValueType()));
24273
24274           // Zero extend the condition if needed.
24275           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
24276
24277           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24278           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
24279                              DAG.getConstant(ShAmt, DL, MVT::i8));
24280         }
24281
24282         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
24283         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24284           if (NeedsCondInvert) // Invert the condition if needed.
24285             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24286                                DAG.getConstant(1, DL, Cond.getValueType()));
24287
24288           // Zero extend the condition if needed.
24289           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24290                              FalseC->getValueType(0), Cond);
24291           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24292                              SDValue(FalseC, 0));
24293         }
24294
24295         // Optimize cases that will turn into an LEA instruction.  This requires
24296         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24297         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24298           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24299           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24300
24301           bool isFastMultiplier = false;
24302           if (Diff < 10) {
24303             switch ((unsigned char)Diff) {
24304               default: break;
24305               case 1:  // result = add base, cond
24306               case 2:  // result = lea base(    , cond*2)
24307               case 3:  // result = lea base(cond, cond*2)
24308               case 4:  // result = lea base(    , cond*4)
24309               case 5:  // result = lea base(cond, cond*4)
24310               case 8:  // result = lea base(    , cond*8)
24311               case 9:  // result = lea base(cond, cond*8)
24312                 isFastMultiplier = true;
24313                 break;
24314             }
24315           }
24316
24317           if (isFastMultiplier) {
24318             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24319             if (NeedsCondInvert) // Invert the condition if needed.
24320               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24321                                  DAG.getConstant(1, DL, Cond.getValueType()));
24322
24323             // Zero extend the condition if needed.
24324             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24325                                Cond);
24326             // Scale the condition by the difference.
24327             if (Diff != 1)
24328               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24329                                  DAG.getConstant(Diff, DL,
24330                                                  Cond.getValueType()));
24331
24332             // Add the base if non-zero.
24333             if (FalseC->getAPIntValue() != 0)
24334               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24335                                  SDValue(FalseC, 0));
24336             return Cond;
24337           }
24338         }
24339       }
24340   }
24341
24342   // Canonicalize max and min:
24343   // (x > y) ? x : y -> (x >= y) ? x : y
24344   // (x < y) ? x : y -> (x <= y) ? x : y
24345   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
24346   // the need for an extra compare
24347   // against zero. e.g.
24348   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
24349   // subl   %esi, %edi
24350   // testl  %edi, %edi
24351   // movl   $0, %eax
24352   // cmovgl %edi, %eax
24353   // =>
24354   // xorl   %eax, %eax
24355   // subl   %esi, $edi
24356   // cmovsl %eax, %edi
24357   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
24358       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24359       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24360     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24361     switch (CC) {
24362     default: break;
24363     case ISD::SETLT:
24364     case ISD::SETGT: {
24365       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
24366       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
24367                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
24368       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
24369     }
24370     }
24371   }
24372
24373   // Early exit check
24374   if (!TLI.isTypeLegal(VT))
24375     return SDValue();
24376
24377   // Match VSELECTs into subs with unsigned saturation.
24378   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
24379       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
24380       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
24381        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
24382     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24383
24384     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
24385     // left side invert the predicate to simplify logic below.
24386     SDValue Other;
24387     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
24388       Other = RHS;
24389       CC = ISD::getSetCCInverse(CC, true);
24390     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
24391       Other = LHS;
24392     }
24393
24394     if (Other.getNode() && Other->getNumOperands() == 2 &&
24395         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
24396       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
24397       SDValue CondRHS = Cond->getOperand(1);
24398
24399       // Look for a general sub with unsigned saturation first.
24400       // x >= y ? x-y : 0 --> subus x, y
24401       // x >  y ? x-y : 0 --> subus x, y
24402       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
24403           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
24404         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
24405
24406       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
24407         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
24408           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
24409             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
24410               // If the RHS is a constant we have to reverse the const
24411               // canonicalization.
24412               // x > C-1 ? x+-C : 0 --> subus x, C
24413               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
24414                   CondRHSConst->getAPIntValue() ==
24415                       (-OpRHSConst->getAPIntValue() - 1))
24416                 return DAG.getNode(
24417                     X86ISD::SUBUS, DL, VT, OpLHS,
24418                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
24419
24420           // Another special case: If C was a sign bit, the sub has been
24421           // canonicalized into a xor.
24422           // FIXME: Would it be better to use computeKnownBits to determine
24423           //        whether it's safe to decanonicalize the xor?
24424           // x s< 0 ? x^C : 0 --> subus x, C
24425           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
24426               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
24427               OpRHSConst->getAPIntValue().isSignBit())
24428             // Note that we have to rebuild the RHS constant here to ensure we
24429             // don't rely on particular values of undef lanes.
24430             return DAG.getNode(
24431                 X86ISD::SUBUS, DL, VT, OpLHS,
24432                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
24433         }
24434     }
24435   }
24436
24437   // Simplify vector selection if condition value type matches vselect
24438   // operand type
24439   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24440     assert(Cond.getValueType().isVector() &&
24441            "vector select expects a vector selector!");
24442
24443     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24444     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24445
24446     // Try invert the condition if true value is not all 1s and false value
24447     // is not all 0s.
24448     if (!TValIsAllOnes && !FValIsAllZeros &&
24449         // Check if the selector will be produced by CMPP*/PCMP*
24450         Cond.getOpcode() == ISD::SETCC &&
24451         // Check if SETCC has already been promoted
24452         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24453             CondVT) {
24454       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24455       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24456
24457       if (TValIsAllZeros || FValIsAllOnes) {
24458         SDValue CC = Cond.getOperand(2);
24459         ISD::CondCode NewCC =
24460           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24461                                Cond.getOperand(0).getValueType().isInteger());
24462         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24463         std::swap(LHS, RHS);
24464         TValIsAllOnes = FValIsAllOnes;
24465         FValIsAllZeros = TValIsAllZeros;
24466       }
24467     }
24468
24469     if (TValIsAllOnes || FValIsAllZeros) {
24470       SDValue Ret;
24471
24472       if (TValIsAllOnes && FValIsAllZeros)
24473         Ret = Cond;
24474       else if (TValIsAllOnes)
24475         Ret =
24476             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24477       else if (FValIsAllZeros)
24478         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24479                           DAG.getBitcast(CondVT, LHS));
24480
24481       return DAG.getBitcast(VT, Ret);
24482     }
24483   }
24484
24485   // We should generate an X86ISD::BLENDI from a vselect if its argument
24486   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24487   // constants. This specific pattern gets generated when we split a
24488   // selector for a 512 bit vector in a machine without AVX512 (but with
24489   // 256-bit vectors), during legalization:
24490   //
24491   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24492   //
24493   // Iff we find this pattern and the build_vectors are built from
24494   // constants, we translate the vselect into a shuffle_vector that we
24495   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24496   if ((N->getOpcode() == ISD::VSELECT ||
24497        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24498       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24499     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24500     if (Shuffle.getNode())
24501       return Shuffle;
24502   }
24503
24504   // If this is a *dynamic* select (non-constant condition) and we can match
24505   // this node with one of the variable blend instructions, restructure the
24506   // condition so that the blends can use the high bit of each element and use
24507   // SimplifyDemandedBits to simplify the condition operand.
24508   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24509       !DCI.isBeforeLegalize() &&
24510       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24511     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24512
24513     // Don't optimize vector selects that map to mask-registers.
24514     if (BitWidth == 1)
24515       return SDValue();
24516
24517     // We can only handle the cases where VSELECT is directly legal on the
24518     // subtarget. We custom lower VSELECT nodes with constant conditions and
24519     // this makes it hard to see whether a dynamic VSELECT will correctly
24520     // lower, so we both check the operation's status and explicitly handle the
24521     // cases where a *dynamic* blend will fail even though a constant-condition
24522     // blend could be custom lowered.
24523     // FIXME: We should find a better way to handle this class of problems.
24524     // Potentially, we should combine constant-condition vselect nodes
24525     // pre-legalization into shuffles and not mark as many types as custom
24526     // lowered.
24527     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24528       return SDValue();
24529     // FIXME: We don't support i16-element blends currently. We could and
24530     // should support them by making *all* the bits in the condition be set
24531     // rather than just the high bit and using an i8-element blend.
24532     if (VT.getVectorElementType() == MVT::i16)
24533       return SDValue();
24534     // Dynamic blending was only available from SSE4.1 onward.
24535     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24536       return SDValue();
24537     // Byte blends are only available in AVX2
24538     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24539       return SDValue();
24540
24541     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24542     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24543
24544     APInt KnownZero, KnownOne;
24545     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24546                                           DCI.isBeforeLegalizeOps());
24547     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24548         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24549                                  TLO)) {
24550       // If we changed the computation somewhere in the DAG, this change
24551       // will affect all users of Cond.
24552       // Make sure it is fine and update all the nodes so that we do not
24553       // use the generic VSELECT anymore. Otherwise, we may perform
24554       // wrong optimizations as we messed up with the actual expectation
24555       // for the vector boolean values.
24556       if (Cond != TLO.Old) {
24557         // Check all uses of that condition operand to check whether it will be
24558         // consumed by non-BLEND instructions, which may depend on all bits are
24559         // set properly.
24560         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24561              I != E; ++I)
24562           if (I->getOpcode() != ISD::VSELECT)
24563             // TODO: Add other opcodes eventually lowered into BLEND.
24564             return SDValue();
24565
24566         // Update all the users of the condition, before committing the change,
24567         // so that the VSELECT optimizations that expect the correct vector
24568         // boolean value will not be triggered.
24569         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24570              I != E; ++I)
24571           DAG.ReplaceAllUsesOfValueWith(
24572               SDValue(*I, 0),
24573               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24574                           Cond, I->getOperand(1), I->getOperand(2)));
24575         DCI.CommitTargetLoweringOpt(TLO);
24576         return SDValue();
24577       }
24578       // At this point, only Cond is changed. Change the condition
24579       // just for N to keep the opportunity to optimize all other
24580       // users their own way.
24581       DAG.ReplaceAllUsesOfValueWith(
24582           SDValue(N, 0),
24583           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24584                       TLO.New, N->getOperand(1), N->getOperand(2)));
24585       return SDValue();
24586     }
24587   }
24588
24589   return SDValue();
24590 }
24591
24592 // Check whether a boolean test is testing a boolean value generated by
24593 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24594 // code.
24595 //
24596 // Simplify the following patterns:
24597 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24598 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24599 // to (Op EFLAGS Cond)
24600 //
24601 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24602 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24603 // to (Op EFLAGS !Cond)
24604 //
24605 // where Op could be BRCOND or CMOV.
24606 //
24607 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24608   // Quit if not CMP and SUB with its value result used.
24609   if (Cmp.getOpcode() != X86ISD::CMP &&
24610       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24611       return SDValue();
24612
24613   // Quit if not used as a boolean value.
24614   if (CC != X86::COND_E && CC != X86::COND_NE)
24615     return SDValue();
24616
24617   // Check CMP operands. One of them should be 0 or 1 and the other should be
24618   // an SetCC or extended from it.
24619   SDValue Op1 = Cmp.getOperand(0);
24620   SDValue Op2 = Cmp.getOperand(1);
24621
24622   SDValue SetCC;
24623   const ConstantSDNode* C = nullptr;
24624   bool needOppositeCond = (CC == X86::COND_E);
24625   bool checkAgainstTrue = false; // Is it a comparison against 1?
24626
24627   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24628     SetCC = Op2;
24629   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24630     SetCC = Op1;
24631   else // Quit if all operands are not constants.
24632     return SDValue();
24633
24634   if (C->getZExtValue() == 1) {
24635     needOppositeCond = !needOppositeCond;
24636     checkAgainstTrue = true;
24637   } else if (C->getZExtValue() != 0)
24638     // Quit if the constant is neither 0 or 1.
24639     return SDValue();
24640
24641   bool truncatedToBoolWithAnd = false;
24642   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24643   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24644          SetCC.getOpcode() == ISD::TRUNCATE ||
24645          SetCC.getOpcode() == ISD::AND) {
24646     if (SetCC.getOpcode() == ISD::AND) {
24647       int OpIdx = -1;
24648       if (isOneConstant(SetCC.getOperand(0)))
24649         OpIdx = 1;
24650       if (isOneConstant(SetCC.getOperand(1)))
24651         OpIdx = 0;
24652       if (OpIdx == -1)
24653         break;
24654       SetCC = SetCC.getOperand(OpIdx);
24655       truncatedToBoolWithAnd = true;
24656     } else
24657       SetCC = SetCC.getOperand(0);
24658   }
24659
24660   switch (SetCC.getOpcode()) {
24661   case X86ISD::SETCC_CARRY:
24662     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24663     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24664     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24665     // truncated to i1 using 'and'.
24666     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24667       break;
24668     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24669            "Invalid use of SETCC_CARRY!");
24670     // FALL THROUGH
24671   case X86ISD::SETCC:
24672     // Set the condition code or opposite one if necessary.
24673     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24674     if (needOppositeCond)
24675       CC = X86::GetOppositeBranchCondition(CC);
24676     return SetCC.getOperand(1);
24677   case X86ISD::CMOV: {
24678     // Check whether false/true value has canonical one, i.e. 0 or 1.
24679     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24680     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24681     // Quit if true value is not a constant.
24682     if (!TVal)
24683       return SDValue();
24684     // Quit if false value is not a constant.
24685     if (!FVal) {
24686       SDValue Op = SetCC.getOperand(0);
24687       // Skip 'zext' or 'trunc' node.
24688       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24689           Op.getOpcode() == ISD::TRUNCATE)
24690         Op = Op.getOperand(0);
24691       // A special case for rdrand/rdseed, where 0 is set if false cond is
24692       // found.
24693       if ((Op.getOpcode() != X86ISD::RDRAND &&
24694            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24695         return SDValue();
24696     }
24697     // Quit if false value is not the constant 0 or 1.
24698     bool FValIsFalse = true;
24699     if (FVal && FVal->getZExtValue() != 0) {
24700       if (FVal->getZExtValue() != 1)
24701         return SDValue();
24702       // If FVal is 1, opposite cond is needed.
24703       needOppositeCond = !needOppositeCond;
24704       FValIsFalse = false;
24705     }
24706     // Quit if TVal is not the constant opposite of FVal.
24707     if (FValIsFalse && TVal->getZExtValue() != 1)
24708       return SDValue();
24709     if (!FValIsFalse && TVal->getZExtValue() != 0)
24710       return SDValue();
24711     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24712     if (needOppositeCond)
24713       CC = X86::GetOppositeBranchCondition(CC);
24714     return SetCC.getOperand(3);
24715   }
24716   }
24717
24718   return SDValue();
24719 }
24720
24721 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24722 /// Match:
24723 ///   (X86or (X86setcc) (X86setcc))
24724 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24725 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24726                                            X86::CondCode &CC1, SDValue &Flags,
24727                                            bool &isAnd) {
24728   if (Cond->getOpcode() == X86ISD::CMP) {
24729     if (!isNullConstant(Cond->getOperand(1)))
24730       return false;
24731
24732     Cond = Cond->getOperand(0);
24733   }
24734
24735   isAnd = false;
24736
24737   SDValue SetCC0, SetCC1;
24738   switch (Cond->getOpcode()) {
24739   default: return false;
24740   case ISD::AND:
24741   case X86ISD::AND:
24742     isAnd = true;
24743     // fallthru
24744   case ISD::OR:
24745   case X86ISD::OR:
24746     SetCC0 = Cond->getOperand(0);
24747     SetCC1 = Cond->getOperand(1);
24748     break;
24749   };
24750
24751   // Make sure we have SETCC nodes, using the same flags value.
24752   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24753       SetCC1.getOpcode() != X86ISD::SETCC ||
24754       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24755     return false;
24756
24757   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24758   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24759   Flags = SetCC0->getOperand(1);
24760   return true;
24761 }
24762
24763 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24764 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24765                                   TargetLowering::DAGCombinerInfo &DCI,
24766                                   const X86Subtarget *Subtarget) {
24767   SDLoc DL(N);
24768
24769   // If the flag operand isn't dead, don't touch this CMOV.
24770   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24771     return SDValue();
24772
24773   SDValue FalseOp = N->getOperand(0);
24774   SDValue TrueOp = N->getOperand(1);
24775   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24776   SDValue Cond = N->getOperand(3);
24777
24778   if (CC == X86::COND_E || CC == X86::COND_NE) {
24779     switch (Cond.getOpcode()) {
24780     default: break;
24781     case X86ISD::BSR:
24782     case X86ISD::BSF:
24783       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24784       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24785         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24786     }
24787   }
24788
24789   SDValue Flags;
24790
24791   Flags = checkBoolTestSetCCCombine(Cond, CC);
24792   if (Flags.getNode() &&
24793       // Extra check as FCMOV only supports a subset of X86 cond.
24794       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24795     SDValue Ops[] = { FalseOp, TrueOp,
24796                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24797     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24798   }
24799
24800   // If this is a select between two integer constants, try to do some
24801   // optimizations.  Note that the operands are ordered the opposite of SELECT
24802   // operands.
24803   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24804     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24805       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24806       // larger than FalseC (the false value).
24807       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24808         CC = X86::GetOppositeBranchCondition(CC);
24809         std::swap(TrueC, FalseC);
24810         std::swap(TrueOp, FalseOp);
24811       }
24812
24813       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24814       // This is efficient for any integer data type (including i8/i16) and
24815       // shift amount.
24816       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24817         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24818                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24819
24820         // Zero extend the condition if needed.
24821         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24822
24823         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24824         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24825                            DAG.getConstant(ShAmt, DL, MVT::i8));
24826         if (N->getNumValues() == 2)  // Dead flag value?
24827           return DCI.CombineTo(N, Cond, SDValue());
24828         return Cond;
24829       }
24830
24831       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24832       // for any integer data type, including i8/i16.
24833       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24834         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24835                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24836
24837         // Zero extend the condition if needed.
24838         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24839                            FalseC->getValueType(0), Cond);
24840         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24841                            SDValue(FalseC, 0));
24842
24843         if (N->getNumValues() == 2)  // Dead flag value?
24844           return DCI.CombineTo(N, Cond, SDValue());
24845         return Cond;
24846       }
24847
24848       // Optimize cases that will turn into an LEA instruction.  This requires
24849       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24850       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24851         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24852         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24853
24854         bool isFastMultiplier = false;
24855         if (Diff < 10) {
24856           switch ((unsigned char)Diff) {
24857           default: break;
24858           case 1:  // result = add base, cond
24859           case 2:  // result = lea base(    , cond*2)
24860           case 3:  // result = lea base(cond, cond*2)
24861           case 4:  // result = lea base(    , cond*4)
24862           case 5:  // result = lea base(cond, cond*4)
24863           case 8:  // result = lea base(    , cond*8)
24864           case 9:  // result = lea base(cond, cond*8)
24865             isFastMultiplier = true;
24866             break;
24867           }
24868         }
24869
24870         if (isFastMultiplier) {
24871           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24872           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24873                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24874           // Zero extend the condition if needed.
24875           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24876                              Cond);
24877           // Scale the condition by the difference.
24878           if (Diff != 1)
24879             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24880                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24881
24882           // Add the base if non-zero.
24883           if (FalseC->getAPIntValue() != 0)
24884             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24885                                SDValue(FalseC, 0));
24886           if (N->getNumValues() == 2)  // Dead flag value?
24887             return DCI.CombineTo(N, Cond, SDValue());
24888           return Cond;
24889         }
24890       }
24891     }
24892   }
24893
24894   // Handle these cases:
24895   //   (select (x != c), e, c) -> select (x != c), e, x),
24896   //   (select (x == c), c, e) -> select (x == c), x, e)
24897   // where the c is an integer constant, and the "select" is the combination
24898   // of CMOV and CMP.
24899   //
24900   // The rationale for this change is that the conditional-move from a constant
24901   // needs two instructions, however, conditional-move from a register needs
24902   // only one instruction.
24903   //
24904   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24905   //  some instruction-combining opportunities. This opt needs to be
24906   //  postponed as late as possible.
24907   //
24908   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24909     // the DCI.xxxx conditions are provided to postpone the optimization as
24910     // late as possible.
24911
24912     ConstantSDNode *CmpAgainst = nullptr;
24913     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24914         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24915         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24916
24917       if (CC == X86::COND_NE &&
24918           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24919         CC = X86::GetOppositeBranchCondition(CC);
24920         std::swap(TrueOp, FalseOp);
24921       }
24922
24923       if (CC == X86::COND_E &&
24924           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24925         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24926                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24927         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24928       }
24929     }
24930   }
24931
24932   // Fold and/or of setcc's to double CMOV:
24933   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24934   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24935   //
24936   // This combine lets us generate:
24937   //   cmovcc1 (jcc1 if we don't have CMOV)
24938   //   cmovcc2 (same)
24939   // instead of:
24940   //   setcc1
24941   //   setcc2
24942   //   and/or
24943   //   cmovne (jne if we don't have CMOV)
24944   // When we can't use the CMOV instruction, it might increase branch
24945   // mispredicts.
24946   // When we can use CMOV, or when there is no mispredict, this improves
24947   // throughput and reduces register pressure.
24948   //
24949   if (CC == X86::COND_NE) {
24950     SDValue Flags;
24951     X86::CondCode CC0, CC1;
24952     bool isAndSetCC;
24953     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24954       if (isAndSetCC) {
24955         std::swap(FalseOp, TrueOp);
24956         CC0 = X86::GetOppositeBranchCondition(CC0);
24957         CC1 = X86::GetOppositeBranchCondition(CC1);
24958       }
24959
24960       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24961         Flags};
24962       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24963       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24964       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24965       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24966       return CMOV;
24967     }
24968   }
24969
24970   return SDValue();
24971 }
24972
24973 /// PerformMulCombine - Optimize a single multiply with constant into two
24974 /// in order to implement it with two cheaper instructions, e.g.
24975 /// LEA + SHL, LEA + LEA.
24976 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24977                                  TargetLowering::DAGCombinerInfo &DCI) {
24978   // An imul is usually smaller than the alternative sequence.
24979   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24980     return SDValue();
24981
24982   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24983     return SDValue();
24984
24985   EVT VT = N->getValueType(0);
24986   if (VT != MVT::i64 && VT != MVT::i32)
24987     return SDValue();
24988
24989   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24990   if (!C)
24991     return SDValue();
24992   uint64_t MulAmt = C->getZExtValue();
24993   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24994     return SDValue();
24995
24996   uint64_t MulAmt1 = 0;
24997   uint64_t MulAmt2 = 0;
24998   if ((MulAmt % 9) == 0) {
24999     MulAmt1 = 9;
25000     MulAmt2 = MulAmt / 9;
25001   } else if ((MulAmt % 5) == 0) {
25002     MulAmt1 = 5;
25003     MulAmt2 = MulAmt / 5;
25004   } else if ((MulAmt % 3) == 0) {
25005     MulAmt1 = 3;
25006     MulAmt2 = MulAmt / 3;
25007   }
25008
25009   SDLoc DL(N);
25010   SDValue NewMul;
25011   if (MulAmt2 &&
25012       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
25013
25014     if (isPowerOf2_64(MulAmt2) &&
25015         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
25016       // If second multiplifer is pow2, issue it first. We want the multiply by
25017       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
25018       // is an add.
25019       std::swap(MulAmt1, MulAmt2);
25020
25021     if (isPowerOf2_64(MulAmt1))
25022       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
25023                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
25024     else
25025       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
25026                            DAG.getConstant(MulAmt1, DL, VT));
25027
25028     if (isPowerOf2_64(MulAmt2))
25029       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
25030                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
25031     else
25032       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
25033                            DAG.getConstant(MulAmt2, DL, VT));
25034   }
25035
25036   if (!NewMul) {
25037     assert(MulAmt != 0 && MulAmt != (VT == MVT::i64 ? UINT64_MAX : UINT32_MAX)
25038            && "Both cases that could cause potential overflows should have "
25039               "already been handled.");
25040     if (isPowerOf2_64(MulAmt - 1))
25041       // (mul x, 2^N + 1) => (add (shl x, N), x)
25042       NewMul = DAG.getNode(ISD::ADD, DL, VT, N->getOperand(0),
25043                                 DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
25044                                 DAG.getConstant(Log2_64(MulAmt - 1), DL,
25045                                 MVT::i8)));
25046
25047     else if (isPowerOf2_64(MulAmt + 1))
25048       // (mul x, 2^N - 1) => (sub (shl x, N), x)
25049       NewMul = DAG.getNode(ISD::SUB, DL, VT, DAG.getNode(ISD::SHL, DL, VT,
25050                                 N->getOperand(0),
25051                                 DAG.getConstant(Log2_64(MulAmt + 1),
25052                                 DL, MVT::i8)), N->getOperand(0));
25053   }
25054
25055   if (NewMul)
25056     // Do not add new nodes to DAG combiner worklist.
25057     DCI.CombineTo(N, NewMul, false);
25058
25059   return SDValue();
25060 }
25061
25062 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
25063   SDValue N0 = N->getOperand(0);
25064   SDValue N1 = N->getOperand(1);
25065   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
25066   EVT VT = N0.getValueType();
25067
25068   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
25069   // since the result of setcc_c is all zero's or all ones.
25070   if (VT.isInteger() && !VT.isVector() &&
25071       N1C && N0.getOpcode() == ISD::AND &&
25072       N0.getOperand(1).getOpcode() == ISD::Constant) {
25073     SDValue N00 = N0.getOperand(0);
25074     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
25075     APInt ShAmt = N1C->getAPIntValue();
25076     Mask = Mask.shl(ShAmt);
25077     bool MaskOK = false;
25078     // We can handle cases concerning bit-widening nodes containing setcc_c if
25079     // we carefully interrogate the mask to make sure we are semantics
25080     // preserving.
25081     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
25082     // of the underlying setcc_c operation if the setcc_c was zero extended.
25083     // Consider the following example:
25084     //   zext(setcc_c)                 -> i32 0x0000FFFF
25085     //   c1                            -> i32 0x0000FFFF
25086     //   c2                            -> i32 0x00000001
25087     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
25088     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
25089     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25090       MaskOK = true;
25091     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
25092                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
25093       MaskOK = true;
25094     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
25095                 N00.getOpcode() == ISD::ANY_EXTEND) &&
25096                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
25097       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
25098     }
25099     if (MaskOK && Mask != 0) {
25100       SDLoc DL(N);
25101       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
25102     }
25103   }
25104
25105   // Hardware support for vector shifts is sparse which makes us scalarize the
25106   // vector operations in many cases. Also, on sandybridge ADD is faster than
25107   // shl.
25108   // (shl V, 1) -> add V,V
25109   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
25110     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
25111       assert(N0.getValueType().isVector() && "Invalid vector shift type");
25112       // We shift all of the values by one. In many cases we do not have
25113       // hardware support for this operation. This is better expressed as an ADD
25114       // of two values.
25115       if (N1SplatC->getAPIntValue() == 1)
25116         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
25117     }
25118
25119   return SDValue();
25120 }
25121
25122 static SDValue PerformSRACombine(SDNode *N, SelectionDAG &DAG) {
25123   SDValue N0 = N->getOperand(0);
25124   SDValue N1 = N->getOperand(1);
25125   EVT VT = N0.getValueType();
25126   unsigned Size = VT.getSizeInBits();
25127
25128   // fold (ashr (shl, a, [56,48,32,24,16]), SarConst)
25129   // into (shl, (sext (a), [56,48,32,24,16] - SarConst)) or
25130   // into (lshr, (sext (a), SarConst - [56,48,32,24,16]))
25131   // depending on sign of (SarConst - [56,48,32,24,16])
25132
25133   // sexts in X86 are MOVs. The MOVs have the same code size
25134   // as above SHIFTs (only SHIFT on 1 has lower code size).
25135   // However the MOVs have 2 advantages to a SHIFT:
25136   // 1. MOVs can write to a register that differs from source
25137   // 2. MOVs accept memory operands
25138
25139   if (!VT.isInteger() || VT.isVector() || N1.getOpcode() != ISD::Constant ||
25140       N0.getOpcode() != ISD::SHL || !N0.hasOneUse() ||
25141       N0.getOperand(1).getOpcode() != ISD::Constant)
25142     return SDValue();
25143
25144   SDValue N00 = N0.getOperand(0);
25145   SDValue N01 = N0.getOperand(1);
25146   APInt ShlConst = (cast<ConstantSDNode>(N01))->getAPIntValue();
25147   APInt SarConst = (cast<ConstantSDNode>(N1))->getAPIntValue();
25148   EVT CVT = N1.getValueType();
25149
25150   if (SarConst.isNegative())
25151     return SDValue();
25152
25153   for (MVT SVT : MVT::integer_valuetypes()) {
25154     unsigned ShiftSize = SVT.getSizeInBits();
25155     // skipping types without corresponding sext/zext and
25156     // ShlConst that is not one of [56,48,32,24,16]
25157     if (ShiftSize < 8 || ShiftSize > 64 || ShlConst != Size - ShiftSize)
25158       continue;
25159     SDLoc DL(N);
25160     SDValue NN =
25161         DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, N00, DAG.getValueType(SVT));
25162     SarConst = SarConst - (Size - ShiftSize);
25163     if (SarConst == 0)
25164       return NN;
25165     else if (SarConst.isNegative())
25166       return DAG.getNode(ISD::SHL, DL, VT, NN,
25167                          DAG.getConstant(-SarConst, DL, CVT));
25168     else
25169       return DAG.getNode(ISD::SRA, DL, VT, NN,
25170                          DAG.getConstant(SarConst, DL, CVT));
25171   }
25172   return SDValue();
25173 }
25174
25175 /// \brief Returns a vector of 0s if the node in input is a vector logical
25176 /// shift by a constant amount which is known to be bigger than or equal
25177 /// to the vector element size in bits.
25178 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
25179                                       const X86Subtarget *Subtarget) {
25180   EVT VT = N->getValueType(0);
25181
25182   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
25183       (!Subtarget->hasInt256() ||
25184        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
25185     return SDValue();
25186
25187   SDValue Amt = N->getOperand(1);
25188   SDLoc DL(N);
25189   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
25190     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
25191       APInt ShiftAmt = AmtSplat->getAPIntValue();
25192       unsigned MaxAmount =
25193         VT.getSimpleVT().getVectorElementType().getSizeInBits();
25194
25195       // SSE2/AVX2 logical shifts always return a vector of 0s
25196       // if the shift amount is bigger than or equal to
25197       // the element size. The constant shift amount will be
25198       // encoded as a 8-bit immediate.
25199       if (ShiftAmt.trunc(8).uge(MaxAmount))
25200         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
25201     }
25202
25203   return SDValue();
25204 }
25205
25206 /// PerformShiftCombine - Combine shifts.
25207 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
25208                                    TargetLowering::DAGCombinerInfo &DCI,
25209                                    const X86Subtarget *Subtarget) {
25210   if (N->getOpcode() == ISD::SHL)
25211     if (SDValue V = PerformSHLCombine(N, DAG))
25212       return V;
25213
25214   if (N->getOpcode() == ISD::SRA)
25215     if (SDValue V = PerformSRACombine(N, DAG))
25216       return V;
25217
25218   // Try to fold this logical shift into a zero vector.
25219   if (N->getOpcode() != ISD::SRA)
25220     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
25221       return V;
25222
25223   return SDValue();
25224 }
25225
25226 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
25227 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
25228 // and friends.  Likewise for OR -> CMPNEQSS.
25229 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
25230                             TargetLowering::DAGCombinerInfo &DCI,
25231                             const X86Subtarget *Subtarget) {
25232   unsigned opcode;
25233
25234   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
25235   // we're requiring SSE2 for both.
25236   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
25237     SDValue N0 = N->getOperand(0);
25238     SDValue N1 = N->getOperand(1);
25239     SDValue CMP0 = N0->getOperand(1);
25240     SDValue CMP1 = N1->getOperand(1);
25241     SDLoc DL(N);
25242
25243     // The SETCCs should both refer to the same CMP.
25244     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
25245       return SDValue();
25246
25247     SDValue CMP00 = CMP0->getOperand(0);
25248     SDValue CMP01 = CMP0->getOperand(1);
25249     EVT     VT    = CMP00.getValueType();
25250
25251     if (VT == MVT::f32 || VT == MVT::f64) {
25252       bool ExpectingFlags = false;
25253       // Check for any users that want flags:
25254       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
25255            !ExpectingFlags && UI != UE; ++UI)
25256         switch (UI->getOpcode()) {
25257         default:
25258         case ISD::BR_CC:
25259         case ISD::BRCOND:
25260         case ISD::SELECT:
25261           ExpectingFlags = true;
25262           break;
25263         case ISD::CopyToReg:
25264         case ISD::SIGN_EXTEND:
25265         case ISD::ZERO_EXTEND:
25266         case ISD::ANY_EXTEND:
25267           break;
25268         }
25269
25270       if (!ExpectingFlags) {
25271         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
25272         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
25273
25274         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
25275           X86::CondCode tmp = cc0;
25276           cc0 = cc1;
25277           cc1 = tmp;
25278         }
25279
25280         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
25281             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
25282           // FIXME: need symbolic constants for these magic numbers.
25283           // See X86ATTInstPrinter.cpp:printSSECC().
25284           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
25285           if (Subtarget->hasAVX512()) {
25286             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
25287                                          CMP01,
25288                                          DAG.getConstant(x86cc, DL, MVT::i8));
25289             if (N->getValueType(0) != MVT::i1)
25290               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
25291                                  FSetCC);
25292             return FSetCC;
25293           }
25294           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
25295                                               CMP00.getValueType(), CMP00, CMP01,
25296                                               DAG.getConstant(x86cc, DL,
25297                                                               MVT::i8));
25298
25299           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
25300           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
25301
25302           if (is64BitFP && !Subtarget->is64Bit()) {
25303             // On a 32-bit target, we cannot bitcast the 64-bit float to a
25304             // 64-bit integer, since that's not a legal type. Since
25305             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
25306             // bits, but can do this little dance to extract the lowest 32 bits
25307             // and work with those going forward.
25308             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
25309                                            OnesOrZeroesF);
25310             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
25311             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
25312                                         Vector32, DAG.getIntPtrConstant(0, DL));
25313             IntVT = MVT::i32;
25314           }
25315
25316           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
25317           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
25318                                       DAG.getConstant(1, DL, IntVT));
25319           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
25320                                               ANDed);
25321           return OneBitOfTruth;
25322         }
25323       }
25324     }
25325   }
25326   return SDValue();
25327 }
25328
25329 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
25330 /// so it can be folded inside ANDNP.
25331 static bool CanFoldXORWithAllOnes(const SDNode *N) {
25332   EVT VT = N->getValueType(0);
25333
25334   // Match direct AllOnes for 128 and 256-bit vectors
25335   if (ISD::isBuildVectorAllOnes(N))
25336     return true;
25337
25338   // Look through a bit convert.
25339   if (N->getOpcode() == ISD::BITCAST)
25340     N = N->getOperand(0).getNode();
25341
25342   // Sometimes the operand may come from a insert_subvector building a 256-bit
25343   // allones vector
25344   if (VT.is256BitVector() &&
25345       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
25346     SDValue V1 = N->getOperand(0);
25347     SDValue V2 = N->getOperand(1);
25348
25349     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
25350         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
25351         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
25352         ISD::isBuildVectorAllOnes(V2.getNode()))
25353       return true;
25354   }
25355
25356   return false;
25357 }
25358
25359 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
25360 // register. In most cases we actually compare or select YMM-sized registers
25361 // and mixing the two types creates horrible code. This method optimizes
25362 // some of the transition sequences.
25363 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
25364                                  TargetLowering::DAGCombinerInfo &DCI,
25365                                  const X86Subtarget *Subtarget) {
25366   EVT VT = N->getValueType(0);
25367   if (!VT.is256BitVector())
25368     return SDValue();
25369
25370   assert((N->getOpcode() == ISD::ANY_EXTEND ||
25371           N->getOpcode() == ISD::ZERO_EXTEND ||
25372           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
25373
25374   SDValue Narrow = N->getOperand(0);
25375   EVT NarrowVT = Narrow->getValueType(0);
25376   if (!NarrowVT.is128BitVector())
25377     return SDValue();
25378
25379   if (Narrow->getOpcode() != ISD::XOR &&
25380       Narrow->getOpcode() != ISD::AND &&
25381       Narrow->getOpcode() != ISD::OR)
25382     return SDValue();
25383
25384   SDValue N0  = Narrow->getOperand(0);
25385   SDValue N1  = Narrow->getOperand(1);
25386   SDLoc DL(Narrow);
25387
25388   // The Left side has to be a trunc.
25389   if (N0.getOpcode() != ISD::TRUNCATE)
25390     return SDValue();
25391
25392   // The type of the truncated inputs.
25393   EVT WideVT = N0->getOperand(0)->getValueType(0);
25394   if (WideVT != VT)
25395     return SDValue();
25396
25397   // The right side has to be a 'trunc' or a constant vector.
25398   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
25399   ConstantSDNode *RHSConstSplat = nullptr;
25400   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
25401     RHSConstSplat = RHSBV->getConstantSplatNode();
25402   if (!RHSTrunc && !RHSConstSplat)
25403     return SDValue();
25404
25405   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25406
25407   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
25408     return SDValue();
25409
25410   // Set N0 and N1 to hold the inputs to the new wide operation.
25411   N0 = N0->getOperand(0);
25412   if (RHSConstSplat) {
25413     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
25414                      SDValue(RHSConstSplat, 0));
25415     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
25416     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
25417   } else if (RHSTrunc) {
25418     N1 = N1->getOperand(0);
25419   }
25420
25421   // Generate the wide operation.
25422   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
25423   unsigned Opcode = N->getOpcode();
25424   switch (Opcode) {
25425   case ISD::ANY_EXTEND:
25426     return Op;
25427   case ISD::ZERO_EXTEND: {
25428     unsigned InBits = NarrowVT.getScalarSizeInBits();
25429     APInt Mask = APInt::getAllOnesValue(InBits);
25430     Mask = Mask.zext(VT.getScalarSizeInBits());
25431     return DAG.getNode(ISD::AND, DL, VT,
25432                        Op, DAG.getConstant(Mask, DL, VT));
25433   }
25434   case ISD::SIGN_EXTEND:
25435     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
25436                        Op, DAG.getValueType(NarrowVT));
25437   default:
25438     llvm_unreachable("Unexpected opcode");
25439   }
25440 }
25441
25442 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
25443                                  TargetLowering::DAGCombinerInfo &DCI,
25444                                  const X86Subtarget *Subtarget) {
25445   SDValue N0 = N->getOperand(0);
25446   SDValue N1 = N->getOperand(1);
25447   SDLoc DL(N);
25448
25449   // A vector zext_in_reg may be represented as a shuffle,
25450   // feeding into a bitcast (this represents anyext) feeding into
25451   // an and with a mask.
25452   // We'd like to try to combine that into a shuffle with zero
25453   // plus a bitcast, removing the and.
25454   if (N0.getOpcode() != ISD::BITCAST ||
25455       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
25456     return SDValue();
25457
25458   // The other side of the AND should be a splat of 2^C, where C
25459   // is the number of bits in the source type.
25460   if (N1.getOpcode() == ISD::BITCAST)
25461     N1 = N1.getOperand(0);
25462   if (N1.getOpcode() != ISD::BUILD_VECTOR)
25463     return SDValue();
25464   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
25465
25466   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
25467   EVT SrcType = Shuffle->getValueType(0);
25468
25469   // We expect a single-source shuffle
25470   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
25471     return SDValue();
25472
25473   unsigned SrcSize = SrcType.getScalarSizeInBits();
25474
25475   APInt SplatValue, SplatUndef;
25476   unsigned SplatBitSize;
25477   bool HasAnyUndefs;
25478   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
25479                                 SplatBitSize, HasAnyUndefs))
25480     return SDValue();
25481
25482   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
25483   // Make sure the splat matches the mask we expect
25484   if (SplatBitSize > ResSize ||
25485       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
25486     return SDValue();
25487
25488   // Make sure the input and output size make sense
25489   if (SrcSize >= ResSize || ResSize % SrcSize)
25490     return SDValue();
25491
25492   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
25493   // The number of u's between each two values depends on the ratio between
25494   // the source and dest type.
25495   unsigned ZextRatio = ResSize / SrcSize;
25496   bool IsZext = true;
25497   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
25498     if (i % ZextRatio) {
25499       if (Shuffle->getMaskElt(i) > 0) {
25500         // Expected undef
25501         IsZext = false;
25502         break;
25503       }
25504     } else {
25505       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
25506         // Expected element number
25507         IsZext = false;
25508         break;
25509       }
25510     }
25511   }
25512
25513   if (!IsZext)
25514     return SDValue();
25515
25516   // Ok, perform the transformation - replace the shuffle with
25517   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25518   // (instead of undef) where the k elements come from the zero vector.
25519   SmallVector<int, 8> Mask;
25520   unsigned NumElems = SrcType.getVectorNumElements();
25521   for (unsigned i = 0; i < NumElems; ++i)
25522     if (i % ZextRatio)
25523       Mask.push_back(NumElems);
25524     else
25525       Mask.push_back(i / ZextRatio);
25526
25527   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25528     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25529   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25530 }
25531
25532 /// If both input operands of a logic op are being cast from floating point
25533 /// types, try to convert this into a floating point logic node to avoid
25534 /// unnecessary moves from SSE to integer registers.
25535 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25536                                         const X86Subtarget *Subtarget) {
25537   unsigned FPOpcode = ISD::DELETED_NODE;
25538   if (N->getOpcode() == ISD::AND)
25539     FPOpcode = X86ISD::FAND;
25540   else if (N->getOpcode() == ISD::OR)
25541     FPOpcode = X86ISD::FOR;
25542   else if (N->getOpcode() == ISD::XOR)
25543     FPOpcode = X86ISD::FXOR;
25544
25545   assert(FPOpcode != ISD::DELETED_NODE &&
25546          "Unexpected input node for FP logic conversion");
25547
25548   EVT VT = N->getValueType(0);
25549   SDValue N0 = N->getOperand(0);
25550   SDValue N1 = N->getOperand(1);
25551   SDLoc DL(N);
25552   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25553       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25554        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25555     SDValue N00 = N0.getOperand(0);
25556     SDValue N10 = N1.getOperand(0);
25557     EVT N00Type = N00.getValueType();
25558     EVT N10Type = N10.getValueType();
25559     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25560       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25561       return DAG.getBitcast(VT, FPLogic);
25562     }
25563   }
25564   return SDValue();
25565 }
25566
25567 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25568                                  TargetLowering::DAGCombinerInfo &DCI,
25569                                  const X86Subtarget *Subtarget) {
25570   if (DCI.isBeforeLegalizeOps())
25571     return SDValue();
25572
25573   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25574     return Zext;
25575
25576   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25577     return R;
25578
25579   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25580     return FPLogic;
25581
25582   EVT VT = N->getValueType(0);
25583   SDValue N0 = N->getOperand(0);
25584   SDValue N1 = N->getOperand(1);
25585   SDLoc DL(N);
25586
25587   // Create BEXTR instructions
25588   // BEXTR is ((X >> imm) & (2**size-1))
25589   if (VT == MVT::i32 || VT == MVT::i64) {
25590     // Check for BEXTR.
25591     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25592         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25593       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25594       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25595       if (MaskNode && ShiftNode) {
25596         uint64_t Mask = MaskNode->getZExtValue();
25597         uint64_t Shift = ShiftNode->getZExtValue();
25598         if (isMask_64(Mask)) {
25599           uint64_t MaskSize = countPopulation(Mask);
25600           if (Shift + MaskSize <= VT.getSizeInBits())
25601             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25602                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25603                                                VT));
25604         }
25605       }
25606     } // BEXTR
25607
25608     return SDValue();
25609   }
25610
25611   // Want to form ANDNP nodes:
25612   // 1) In the hopes of then easily combining them with OR and AND nodes
25613   //    to form PBLEND/PSIGN.
25614   // 2) To match ANDN packed intrinsics
25615   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25616     return SDValue();
25617
25618   // Check LHS for vnot
25619   if (N0.getOpcode() == ISD::XOR &&
25620       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25621       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25622     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25623
25624   // Check RHS for vnot
25625   if (N1.getOpcode() == ISD::XOR &&
25626       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25627       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25628     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25629
25630   return SDValue();
25631 }
25632
25633 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25634                                 TargetLowering::DAGCombinerInfo &DCI,
25635                                 const X86Subtarget *Subtarget) {
25636   if (DCI.isBeforeLegalizeOps())
25637     return SDValue();
25638
25639   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25640     return R;
25641
25642   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25643     return FPLogic;
25644
25645   SDValue N0 = N->getOperand(0);
25646   SDValue N1 = N->getOperand(1);
25647   EVT VT = N->getValueType(0);
25648
25649   // look for psign/blend
25650   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25651     if (!Subtarget->hasSSSE3() ||
25652         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25653       return SDValue();
25654
25655     // Canonicalize pandn to RHS
25656     if (N0.getOpcode() == X86ISD::ANDNP)
25657       std::swap(N0, N1);
25658     // or (and (m, y), (pandn m, x))
25659     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25660       SDValue Mask = N1.getOperand(0);
25661       SDValue X    = N1.getOperand(1);
25662       SDValue Y;
25663       if (N0.getOperand(0) == Mask)
25664         Y = N0.getOperand(1);
25665       if (N0.getOperand(1) == Mask)
25666         Y = N0.getOperand(0);
25667
25668       // Check to see if the mask appeared in both the AND and ANDNP and
25669       if (!Y.getNode())
25670         return SDValue();
25671
25672       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25673       // Look through mask bitcast.
25674       if (Mask.getOpcode() == ISD::BITCAST)
25675         Mask = Mask.getOperand(0);
25676       if (X.getOpcode() == ISD::BITCAST)
25677         X = X.getOperand(0);
25678       if (Y.getOpcode() == ISD::BITCAST)
25679         Y = Y.getOperand(0);
25680
25681       EVT MaskVT = Mask.getValueType();
25682
25683       // Validate that the Mask operand is a vector sra node.
25684       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25685       // there is no psrai.b
25686       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25687       unsigned SraAmt = ~0;
25688       if (Mask.getOpcode() == ISD::SRA) {
25689         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25690           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25691             SraAmt = AmtConst->getZExtValue();
25692       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25693         SDValue SraC = Mask.getOperand(1);
25694         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25695       }
25696       if ((SraAmt + 1) != EltBits)
25697         return SDValue();
25698
25699       SDLoc DL(N);
25700
25701       // Now we know we at least have a plendvb with the mask val.  See if
25702       // we can form a psignb/w/d.
25703       // psign = x.type == y.type == mask.type && y = sub(0, x);
25704       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25705           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25706           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25707         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25708                "Unsupported VT for PSIGN");
25709         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25710         return DAG.getBitcast(VT, Mask);
25711       }
25712       // PBLENDVB only available on SSE 4.1
25713       if (!Subtarget->hasSSE41())
25714         return SDValue();
25715
25716       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25717
25718       X = DAG.getBitcast(BlendVT, X);
25719       Y = DAG.getBitcast(BlendVT, Y);
25720       Mask = DAG.getBitcast(BlendVT, Mask);
25721       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25722       return DAG.getBitcast(VT, Mask);
25723     }
25724   }
25725
25726   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25727     return SDValue();
25728
25729   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25730   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25731
25732   // SHLD/SHRD instructions have lower register pressure, but on some
25733   // platforms they have higher latency than the equivalent
25734   // series of shifts/or that would otherwise be generated.
25735   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25736   // have higher latencies and we are not optimizing for size.
25737   if (!OptForSize && Subtarget->isSHLDSlow())
25738     return SDValue();
25739
25740   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25741     std::swap(N0, N1);
25742   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25743     return SDValue();
25744   if (!N0.hasOneUse() || !N1.hasOneUse())
25745     return SDValue();
25746
25747   SDValue ShAmt0 = N0.getOperand(1);
25748   if (ShAmt0.getValueType() != MVT::i8)
25749     return SDValue();
25750   SDValue ShAmt1 = N1.getOperand(1);
25751   if (ShAmt1.getValueType() != MVT::i8)
25752     return SDValue();
25753   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25754     ShAmt0 = ShAmt0.getOperand(0);
25755   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25756     ShAmt1 = ShAmt1.getOperand(0);
25757
25758   SDLoc DL(N);
25759   unsigned Opc = X86ISD::SHLD;
25760   SDValue Op0 = N0.getOperand(0);
25761   SDValue Op1 = N1.getOperand(0);
25762   if (ShAmt0.getOpcode() == ISD::SUB) {
25763     Opc = X86ISD::SHRD;
25764     std::swap(Op0, Op1);
25765     std::swap(ShAmt0, ShAmt1);
25766   }
25767
25768   unsigned Bits = VT.getSizeInBits();
25769   if (ShAmt1.getOpcode() == ISD::SUB) {
25770     SDValue Sum = ShAmt1.getOperand(0);
25771     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25772       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25773       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25774         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25775       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25776         return DAG.getNode(Opc, DL, VT,
25777                            Op0, Op1,
25778                            DAG.getNode(ISD::TRUNCATE, DL,
25779                                        MVT::i8, ShAmt0));
25780     }
25781   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25782     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25783     if (ShAmt0C &&
25784         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25785       return DAG.getNode(Opc, DL, VT,
25786                          N0.getOperand(0), N1.getOperand(0),
25787                          DAG.getNode(ISD::TRUNCATE, DL,
25788                                        MVT::i8, ShAmt0));
25789   }
25790
25791   return SDValue();
25792 }
25793
25794 // Generate NEG and CMOV for integer abs.
25795 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25796   EVT VT = N->getValueType(0);
25797
25798   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25799   // 8-bit integer abs to NEG and CMOV.
25800   if (VT.isInteger() && VT.getSizeInBits() == 8)
25801     return SDValue();
25802
25803   SDValue N0 = N->getOperand(0);
25804   SDValue N1 = N->getOperand(1);
25805   SDLoc DL(N);
25806
25807   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25808   // and change it to SUB and CMOV.
25809   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25810       N0.getOpcode() == ISD::ADD &&
25811       N0.getOperand(1) == N1 &&
25812       N1.getOpcode() == ISD::SRA &&
25813       N1.getOperand(0) == N0.getOperand(0))
25814     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25815       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25816         // Generate SUB & CMOV.
25817         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25818                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25819
25820         SDValue Ops[] = { N0.getOperand(0), Neg,
25821                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25822                           SDValue(Neg.getNode(), 1) };
25823         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25824       }
25825   return SDValue();
25826 }
25827
25828 // Try to turn tests against the signbit in the form of:
25829 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25830 // into:
25831 //   SETGT(X, -1)
25832 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25833   // This is only worth doing if the output type is i8.
25834   if (N->getValueType(0) != MVT::i8)
25835     return SDValue();
25836
25837   SDValue N0 = N->getOperand(0);
25838   SDValue N1 = N->getOperand(1);
25839
25840   // We should be performing an xor against a truncated shift.
25841   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25842     return SDValue();
25843
25844   // Make sure we are performing an xor against one.
25845   if (!isOneConstant(N1))
25846     return SDValue();
25847
25848   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25849   SDValue Shift = N0.getOperand(0);
25850   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25851     return SDValue();
25852
25853   // Make sure we are truncating from one of i16, i32 or i64.
25854   EVT ShiftTy = Shift.getValueType();
25855   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25856     return SDValue();
25857
25858   // Make sure the shift amount extracts the sign bit.
25859   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25860       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25861     return SDValue();
25862
25863   // Create a greater-than comparison against -1.
25864   // N.B. Using SETGE against 0 works but we want a canonical looking
25865   // comparison, using SETGT matches up with what TranslateX86CC.
25866   SDLoc DL(N);
25867   SDValue ShiftOp = Shift.getOperand(0);
25868   EVT ShiftOpTy = ShiftOp.getValueType();
25869   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25870                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25871   return Cond;
25872 }
25873
25874 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25875                                  TargetLowering::DAGCombinerInfo &DCI,
25876                                  const X86Subtarget *Subtarget) {
25877   if (DCI.isBeforeLegalizeOps())
25878     return SDValue();
25879
25880   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25881     return RV;
25882
25883   if (Subtarget->hasCMov())
25884     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25885       return RV;
25886
25887   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25888     return FPLogic;
25889
25890   return SDValue();
25891 }
25892
25893 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
25894 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
25895 /// X86ISD::AVG instruction.
25896 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
25897                                 const X86Subtarget *Subtarget, SDLoc DL) {
25898   if (!VT.isVector() || !VT.isSimple())
25899     return SDValue();
25900   EVT InVT = In.getValueType();
25901   unsigned NumElems = VT.getVectorNumElements();
25902
25903   EVT ScalarVT = VT.getVectorElementType();
25904   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
25905         isPowerOf2_32(NumElems)))
25906     return SDValue();
25907
25908   // InScalarVT is the intermediate type in AVG pattern and it should be greater
25909   // than the original input type (i8/i16).
25910   EVT InScalarVT = InVT.getVectorElementType();
25911   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
25912     return SDValue();
25913
25914   if (Subtarget->hasAVX512()) {
25915     if (VT.getSizeInBits() > 512)
25916       return SDValue();
25917   } else if (Subtarget->hasAVX2()) {
25918     if (VT.getSizeInBits() > 256)
25919       return SDValue();
25920   } else {
25921     if (VT.getSizeInBits() > 128)
25922       return SDValue();
25923   }
25924
25925   // Detect the following pattern:
25926   //
25927   //   %1 = zext <N x i8> %a to <N x i32>
25928   //   %2 = zext <N x i8> %b to <N x i32>
25929   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
25930   //   %4 = add nuw nsw <N x i32> %3, %2
25931   //   %5 = lshr <N x i32> %N, <i32 1 x N>
25932   //   %6 = trunc <N x i32> %5 to <N x i8>
25933   //
25934   // In AVX512, the last instruction can also be a trunc store.
25935
25936   if (In.getOpcode() != ISD::SRL)
25937     return SDValue();
25938
25939   // A lambda checking the given SDValue is a constant vector and each element
25940   // is in the range [Min, Max].
25941   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
25942     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
25943     if (!BV || !BV->isConstant())
25944       return false;
25945     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
25946       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
25947       if (!C)
25948         return false;
25949       uint64_t Val = C->getZExtValue();
25950       if (Val < Min || Val > Max)
25951         return false;
25952     }
25953     return true;
25954   };
25955
25956   // Check if each element of the vector is left-shifted by one.
25957   auto LHS = In.getOperand(0);
25958   auto RHS = In.getOperand(1);
25959   if (!IsConstVectorInRange(RHS, 1, 1))
25960     return SDValue();
25961   if (LHS.getOpcode() != ISD::ADD)
25962     return SDValue();
25963
25964   // Detect a pattern of a + b + 1 where the order doesn't matter.
25965   SDValue Operands[3];
25966   Operands[0] = LHS.getOperand(0);
25967   Operands[1] = LHS.getOperand(1);
25968
25969   // Take care of the case when one of the operands is a constant vector whose
25970   // element is in the range [1, 256].
25971   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
25972       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
25973       Operands[0].getOperand(0).getValueType() == VT) {
25974     // The pattern is detected. Subtract one from the constant vector, then
25975     // demote it and emit X86ISD::AVG instruction.
25976     SDValue One = DAG.getConstant(1, DL, InScalarVT);
25977     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
25978                                SmallVector<SDValue, 8>(NumElems, One));
25979     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
25980     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
25981     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25982                        Operands[1]);
25983   }
25984
25985   if (Operands[0].getOpcode() == ISD::ADD)
25986     std::swap(Operands[0], Operands[1]);
25987   else if (Operands[1].getOpcode() != ISD::ADD)
25988     return SDValue();
25989   Operands[2] = Operands[1].getOperand(0);
25990   Operands[1] = Operands[1].getOperand(1);
25991
25992   // Now we have three operands of two additions. Check that one of them is a
25993   // constant vector with ones, and the other two are promoted from i8/i16.
25994   for (int i = 0; i < 3; ++i) {
25995     if (!IsConstVectorInRange(Operands[i], 1, 1))
25996       continue;
25997     std::swap(Operands[i], Operands[2]);
25998
25999     // Check if Operands[0] and Operands[1] are results of type promotion.
26000     for (int j = 0; j < 2; ++j)
26001       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
26002           Operands[j].getOperand(0).getValueType() != VT)
26003         return SDValue();
26004
26005     // The pattern is detected, emit X86ISD::AVG instruction.
26006     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
26007                        Operands[1].getOperand(0));
26008   }
26009
26010   return SDValue();
26011 }
26012
26013 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
26014 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
26015                                   TargetLowering::DAGCombinerInfo &DCI,
26016                                   const X86Subtarget *Subtarget) {
26017   LoadSDNode *Ld = cast<LoadSDNode>(N);
26018   EVT RegVT = Ld->getValueType(0);
26019   EVT MemVT = Ld->getMemoryVT();
26020   SDLoc dl(Ld);
26021   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26022
26023   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
26024   // into two 16-byte operations.
26025   ISD::LoadExtType Ext = Ld->getExtensionType();
26026   bool Fast;
26027   unsigned AddressSpace = Ld->getAddressSpace();
26028   unsigned Alignment = Ld->getAlignment();
26029   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
26030       Ext == ISD::NON_EXTLOAD &&
26031       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
26032                              AddressSpace, Alignment, &Fast) && !Fast) {
26033     unsigned NumElems = RegVT.getVectorNumElements();
26034     if (NumElems < 2)
26035       return SDValue();
26036
26037     SDValue Ptr = Ld->getBasePtr();
26038     SDValue Increment =
26039         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26040
26041     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
26042                                   NumElems/2);
26043     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
26044                                 Ld->getPointerInfo(), Ld->isVolatile(),
26045                                 Ld->isNonTemporal(), Ld->isInvariant(),
26046                                 Alignment);
26047     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26048     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
26049                                 Ld->getPointerInfo(), Ld->isVolatile(),
26050                                 Ld->isNonTemporal(), Ld->isInvariant(),
26051                                 std::min(16U, Alignment));
26052     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
26053                              Load1.getValue(1),
26054                              Load2.getValue(1));
26055
26056     SDValue NewVec = DAG.getUNDEF(RegVT);
26057     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
26058     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
26059     return DCI.CombineTo(N, NewVec, TF, true);
26060   }
26061
26062   return SDValue();
26063 }
26064
26065 /// PerformMLOADCombine - Resolve extending loads
26066 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
26067                                    TargetLowering::DAGCombinerInfo &DCI,
26068                                    const X86Subtarget *Subtarget) {
26069   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
26070   if (Mld->getExtensionType() != ISD::SEXTLOAD)
26071     return SDValue();
26072
26073   EVT VT = Mld->getValueType(0);
26074   unsigned NumElems = VT.getVectorNumElements();
26075   EVT LdVT = Mld->getMemoryVT();
26076   SDLoc dl(Mld);
26077
26078   assert(LdVT != VT && "Cannot extend to the same type");
26079   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
26080   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
26081   // From, To sizes and ElemCount must be pow of two
26082   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26083     "Unexpected size for extending masked load");
26084
26085   unsigned SizeRatio  = ToSz / FromSz;
26086   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
26087
26088   // Create a type on which we perform the shuffle
26089   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26090           LdVT.getScalarType(), NumElems*SizeRatio);
26091   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26092
26093   // Convert Src0 value
26094   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
26095   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
26096     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26097     for (unsigned i = 0; i != NumElems; ++i)
26098       ShuffleVec[i] = i * SizeRatio;
26099
26100     // Can't shuffle using an illegal type.
26101     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26102            "WideVecVT should be legal");
26103     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
26104                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
26105   }
26106   // Prepare the new mask
26107   SDValue NewMask;
26108   SDValue Mask = Mld->getMask();
26109   if (Mask.getValueType() == VT) {
26110     // Mask and original value have the same type
26111     NewMask = DAG.getBitcast(WideVecVT, Mask);
26112     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26113     for (unsigned i = 0; i != NumElems; ++i)
26114       ShuffleVec[i] = i * SizeRatio;
26115     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
26116       ShuffleVec[i] = NumElems * SizeRatio;
26117     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26118                                    DAG.getConstant(0, dl, WideVecVT),
26119                                    &ShuffleVec[0]);
26120   }
26121   else {
26122     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26123     unsigned WidenNumElts = NumElems*SizeRatio;
26124     unsigned MaskNumElts = VT.getVectorNumElements();
26125     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26126                                      WidenNumElts);
26127
26128     unsigned NumConcat = WidenNumElts / MaskNumElts;
26129     SmallVector<SDValue, 16> Ops(NumConcat);
26130     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26131     Ops[0] = Mask;
26132     for (unsigned i = 1; i != NumConcat; ++i)
26133       Ops[i] = ZeroVal;
26134
26135     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26136   }
26137
26138   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
26139                                      Mld->getBasePtr(), NewMask, WideSrc0,
26140                                      Mld->getMemoryVT(), Mld->getMemOperand(),
26141                                      ISD::NON_EXTLOAD);
26142   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
26143   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
26144 }
26145 /// PerformMSTORECombine - Resolve truncating stores
26146 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
26147                                     const X86Subtarget *Subtarget) {
26148   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
26149   if (!Mst->isTruncatingStore())
26150     return SDValue();
26151
26152   EVT VT = Mst->getValue().getValueType();
26153   unsigned NumElems = VT.getVectorNumElements();
26154   EVT StVT = Mst->getMemoryVT();
26155   SDLoc dl(Mst);
26156
26157   assert(StVT != VT && "Cannot truncate to the same type");
26158   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26159   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26160
26161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26162
26163   // The truncating store is legal in some cases. For example
26164   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26165   // are designated for truncate store.
26166   // In this case we don't need any further transformations.
26167   if (TLI.isTruncStoreLegal(VT, StVT))
26168     return SDValue();
26169
26170   // From, To sizes and ElemCount must be pow of two
26171   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26172     "Unexpected size for truncating masked store");
26173   // We are going to use the original vector elt for storing.
26174   // Accumulated smaller vector elements must be a multiple of the store size.
26175   assert (((NumElems * FromSz) % ToSz) == 0 &&
26176           "Unexpected ratio for truncating masked store");
26177
26178   unsigned SizeRatio  = FromSz / ToSz;
26179   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26180
26181   // Create a type on which we perform the shuffle
26182   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26183           StVT.getScalarType(), NumElems*SizeRatio);
26184
26185   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26186
26187   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
26188   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26189   for (unsigned i = 0; i != NumElems; ++i)
26190     ShuffleVec[i] = i * SizeRatio;
26191
26192   // Can't shuffle using an illegal type.
26193   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26194          "WideVecVT should be legal");
26195
26196   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26197                                               DAG.getUNDEF(WideVecVT),
26198                                               &ShuffleVec[0]);
26199
26200   SDValue NewMask;
26201   SDValue Mask = Mst->getMask();
26202   if (Mask.getValueType() == VT) {
26203     // Mask and original value have the same type
26204     NewMask = DAG.getBitcast(WideVecVT, Mask);
26205     for (unsigned i = 0; i != NumElems; ++i)
26206       ShuffleVec[i] = i * SizeRatio;
26207     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
26208       ShuffleVec[i] = NumElems*SizeRatio;
26209     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26210                                    DAG.getConstant(0, dl, WideVecVT),
26211                                    &ShuffleVec[0]);
26212   }
26213   else {
26214     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26215     unsigned WidenNumElts = NumElems*SizeRatio;
26216     unsigned MaskNumElts = VT.getVectorNumElements();
26217     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26218                                      WidenNumElts);
26219
26220     unsigned NumConcat = WidenNumElts / MaskNumElts;
26221     SmallVector<SDValue, 16> Ops(NumConcat);
26222     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26223     Ops[0] = Mask;
26224     for (unsigned i = 1; i != NumConcat; ++i)
26225       Ops[i] = ZeroVal;
26226
26227     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26228   }
26229
26230   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
26231                             Mst->getBasePtr(), NewMask, StVT,
26232                             Mst->getMemOperand(), false);
26233 }
26234 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
26235 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
26236                                    const X86Subtarget *Subtarget) {
26237   StoreSDNode *St = cast<StoreSDNode>(N);
26238   EVT VT = St->getValue().getValueType();
26239   EVT StVT = St->getMemoryVT();
26240   SDLoc dl(St);
26241   SDValue StoredVal = St->getOperand(1);
26242   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26243
26244   // If we are saving a concatenation of two XMM registers and 32-byte stores
26245   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
26246   bool Fast;
26247   unsigned AddressSpace = St->getAddressSpace();
26248   unsigned Alignment = St->getAlignment();
26249   if (VT.is256BitVector() && StVT == VT &&
26250       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
26251                              AddressSpace, Alignment, &Fast) && !Fast) {
26252     unsigned NumElems = VT.getVectorNumElements();
26253     if (NumElems < 2)
26254       return SDValue();
26255
26256     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
26257     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
26258
26259     SDValue Stride =
26260         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26261     SDValue Ptr0 = St->getBasePtr();
26262     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
26263
26264     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
26265                                 St->getPointerInfo(), St->isVolatile(),
26266                                 St->isNonTemporal(), Alignment);
26267     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
26268                                 St->getPointerInfo(), St->isVolatile(),
26269                                 St->isNonTemporal(),
26270                                 std::min(16U, Alignment));
26271     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
26272   }
26273
26274   // Optimize trunc store (of multiple scalars) to shuffle and store.
26275   // First, pack all of the elements in one place. Next, store to memory
26276   // in fewer chunks.
26277   if (St->isTruncatingStore() && VT.isVector()) {
26278     // Check if we can detect an AVG pattern from the truncation. If yes,
26279     // replace the trunc store by a normal store with the result of X86ISD::AVG
26280     // instruction.
26281     SDValue Avg =
26282         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
26283     if (Avg.getNode())
26284       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
26285                           St->getPointerInfo(), St->isVolatile(),
26286                           St->isNonTemporal(), St->getAlignment());
26287
26288     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26289     unsigned NumElems = VT.getVectorNumElements();
26290     assert(StVT != VT && "Cannot truncate to the same type");
26291     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26292     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26293
26294     // The truncating store is legal in some cases. For example
26295     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26296     // are designated for truncate store.
26297     // In this case we don't need any further transformations.
26298     if (TLI.isTruncStoreLegal(VT, StVT))
26299       return SDValue();
26300
26301     // From, To sizes and ElemCount must be pow of two
26302     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
26303     // We are going to use the original vector elt for storing.
26304     // Accumulated smaller vector elements must be a multiple of the store size.
26305     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
26306
26307     unsigned SizeRatio  = FromSz / ToSz;
26308
26309     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26310
26311     // Create a type on which we perform the shuffle
26312     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26313             StVT.getScalarType(), NumElems*SizeRatio);
26314
26315     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26316
26317     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
26318     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
26319     for (unsigned i = 0; i != NumElems; ++i)
26320       ShuffleVec[i] = i * SizeRatio;
26321
26322     // Can't shuffle using an illegal type.
26323     if (!TLI.isTypeLegal(WideVecVT))
26324       return SDValue();
26325
26326     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26327                                          DAG.getUNDEF(WideVecVT),
26328                                          &ShuffleVec[0]);
26329     // At this point all of the data is stored at the bottom of the
26330     // register. We now need to save it to mem.
26331
26332     // Find the largest store unit
26333     MVT StoreType = MVT::i8;
26334     for (MVT Tp : MVT::integer_valuetypes()) {
26335       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
26336         StoreType = Tp;
26337     }
26338
26339     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
26340     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
26341         (64 <= NumElems * ToSz))
26342       StoreType = MVT::f64;
26343
26344     // Bitcast the original vector into a vector of store-size units
26345     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
26346             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
26347     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
26348     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
26349     SmallVector<SDValue, 8> Chains;
26350     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
26351                                         TLI.getPointerTy(DAG.getDataLayout()));
26352     SDValue Ptr = St->getBasePtr();
26353
26354     // Perform one or more big stores into memory.
26355     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
26356       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
26357                                    StoreType, ShuffWide,
26358                                    DAG.getIntPtrConstant(i, dl));
26359       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
26360                                 St->getPointerInfo(), St->isVolatile(),
26361                                 St->isNonTemporal(), St->getAlignment());
26362       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26363       Chains.push_back(Ch);
26364     }
26365
26366     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
26367   }
26368
26369   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
26370   // the FP state in cases where an emms may be missing.
26371   // A preferable solution to the general problem is to figure out the right
26372   // places to insert EMMS.  This qualifies as a quick hack.
26373
26374   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
26375   if (VT.getSizeInBits() != 64)
26376     return SDValue();
26377
26378   const Function *F = DAG.getMachineFunction().getFunction();
26379   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
26380   bool F64IsLegal =
26381       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
26382   if ((VT.isVector() ||
26383        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
26384       isa<LoadSDNode>(St->getValue()) &&
26385       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
26386       St->getChain().hasOneUse() && !St->isVolatile()) {
26387     SDNode* LdVal = St->getValue().getNode();
26388     LoadSDNode *Ld = nullptr;
26389     int TokenFactorIndex = -1;
26390     SmallVector<SDValue, 8> Ops;
26391     SDNode* ChainVal = St->getChain().getNode();
26392     // Must be a store of a load.  We currently handle two cases:  the load
26393     // is a direct child, and it's under an intervening TokenFactor.  It is
26394     // possible to dig deeper under nested TokenFactors.
26395     if (ChainVal == LdVal)
26396       Ld = cast<LoadSDNode>(St->getChain());
26397     else if (St->getValue().hasOneUse() &&
26398              ChainVal->getOpcode() == ISD::TokenFactor) {
26399       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
26400         if (ChainVal->getOperand(i).getNode() == LdVal) {
26401           TokenFactorIndex = i;
26402           Ld = cast<LoadSDNode>(St->getValue());
26403         } else
26404           Ops.push_back(ChainVal->getOperand(i));
26405       }
26406     }
26407
26408     if (!Ld || !ISD::isNormalLoad(Ld))
26409       return SDValue();
26410
26411     // If this is not the MMX case, i.e. we are just turning i64 load/store
26412     // into f64 load/store, avoid the transformation if there are multiple
26413     // uses of the loaded value.
26414     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
26415       return SDValue();
26416
26417     SDLoc LdDL(Ld);
26418     SDLoc StDL(N);
26419     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
26420     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
26421     // pair instead.
26422     if (Subtarget->is64Bit() || F64IsLegal) {
26423       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
26424       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
26425                                   Ld->getPointerInfo(), Ld->isVolatile(),
26426                                   Ld->isNonTemporal(), Ld->isInvariant(),
26427                                   Ld->getAlignment());
26428       SDValue NewChain = NewLd.getValue(1);
26429       if (TokenFactorIndex != -1) {
26430         Ops.push_back(NewChain);
26431         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26432       }
26433       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
26434                           St->getPointerInfo(),
26435                           St->isVolatile(), St->isNonTemporal(),
26436                           St->getAlignment());
26437     }
26438
26439     // Otherwise, lower to two pairs of 32-bit loads / stores.
26440     SDValue LoAddr = Ld->getBasePtr();
26441     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
26442                                  DAG.getConstant(4, LdDL, MVT::i32));
26443
26444     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
26445                                Ld->getPointerInfo(),
26446                                Ld->isVolatile(), Ld->isNonTemporal(),
26447                                Ld->isInvariant(), Ld->getAlignment());
26448     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
26449                                Ld->getPointerInfo().getWithOffset(4),
26450                                Ld->isVolatile(), Ld->isNonTemporal(),
26451                                Ld->isInvariant(),
26452                                MinAlign(Ld->getAlignment(), 4));
26453
26454     SDValue NewChain = LoLd.getValue(1);
26455     if (TokenFactorIndex != -1) {
26456       Ops.push_back(LoLd);
26457       Ops.push_back(HiLd);
26458       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26459     }
26460
26461     LoAddr = St->getBasePtr();
26462     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
26463                          DAG.getConstant(4, StDL, MVT::i32));
26464
26465     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
26466                                 St->getPointerInfo(),
26467                                 St->isVolatile(), St->isNonTemporal(),
26468                                 St->getAlignment());
26469     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
26470                                 St->getPointerInfo().getWithOffset(4),
26471                                 St->isVolatile(),
26472                                 St->isNonTemporal(),
26473                                 MinAlign(St->getAlignment(), 4));
26474     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
26475   }
26476
26477   // This is similar to the above case, but here we handle a scalar 64-bit
26478   // integer store that is extracted from a vector on a 32-bit target.
26479   // If we have SSE2, then we can treat it like a floating-point double
26480   // to get past legalization. The execution dependencies fixup pass will
26481   // choose the optimal machine instruction for the store if this really is
26482   // an integer or v2f32 rather than an f64.
26483   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
26484       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
26485     SDValue OldExtract = St->getOperand(1);
26486     SDValue ExtOp0 = OldExtract.getOperand(0);
26487     unsigned VecSize = ExtOp0.getValueSizeInBits();
26488     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
26489     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
26490     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
26491                                      BitCast, OldExtract.getOperand(1));
26492     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
26493                         St->getPointerInfo(), St->isVolatile(),
26494                         St->isNonTemporal(), St->getAlignment());
26495   }
26496
26497   return SDValue();
26498 }
26499
26500 /// Return 'true' if this vector operation is "horizontal"
26501 /// and return the operands for the horizontal operation in LHS and RHS.  A
26502 /// horizontal operation performs the binary operation on successive elements
26503 /// of its first operand, then on successive elements of its second operand,
26504 /// returning the resulting values in a vector.  For example, if
26505 ///   A = < float a0, float a1, float a2, float a3 >
26506 /// and
26507 ///   B = < float b0, float b1, float b2, float b3 >
26508 /// then the result of doing a horizontal operation on A and B is
26509 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26510 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26511 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26512 /// set to A, RHS to B, and the routine returns 'true'.
26513 /// Note that the binary operation should have the property that if one of the
26514 /// operands is UNDEF then the result is UNDEF.
26515 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26516   // Look for the following pattern: if
26517   //   A = < float a0, float a1, float a2, float a3 >
26518   //   B = < float b0, float b1, float b2, float b3 >
26519   // and
26520   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26521   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26522   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26523   // which is A horizontal-op B.
26524
26525   // At least one of the operands should be a vector shuffle.
26526   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26527       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26528     return false;
26529
26530   MVT VT = LHS.getSimpleValueType();
26531
26532   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26533          "Unsupported vector type for horizontal add/sub");
26534
26535   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26536   // operate independently on 128-bit lanes.
26537   unsigned NumElts = VT.getVectorNumElements();
26538   unsigned NumLanes = VT.getSizeInBits()/128;
26539   unsigned NumLaneElts = NumElts / NumLanes;
26540   assert((NumLaneElts % 2 == 0) &&
26541          "Vector type should have an even number of elements in each lane");
26542   unsigned HalfLaneElts = NumLaneElts/2;
26543
26544   // View LHS in the form
26545   //   LHS = VECTOR_SHUFFLE A, B, LMask
26546   // If LHS is not a shuffle then pretend it is the shuffle
26547   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26548   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26549   // type VT.
26550   SDValue A, B;
26551   SmallVector<int, 16> LMask(NumElts);
26552   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26553     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26554       A = LHS.getOperand(0);
26555     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26556       B = LHS.getOperand(1);
26557     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26558     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26559   } else {
26560     if (LHS.getOpcode() != ISD::UNDEF)
26561       A = LHS;
26562     for (unsigned i = 0; i != NumElts; ++i)
26563       LMask[i] = i;
26564   }
26565
26566   // Likewise, view RHS in the form
26567   //   RHS = VECTOR_SHUFFLE C, D, RMask
26568   SDValue C, D;
26569   SmallVector<int, 16> RMask(NumElts);
26570   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26571     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26572       C = RHS.getOperand(0);
26573     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26574       D = RHS.getOperand(1);
26575     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26576     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26577   } else {
26578     if (RHS.getOpcode() != ISD::UNDEF)
26579       C = RHS;
26580     for (unsigned i = 0; i != NumElts; ++i)
26581       RMask[i] = i;
26582   }
26583
26584   // Check that the shuffles are both shuffling the same vectors.
26585   if (!(A == C && B == D) && !(A == D && B == C))
26586     return false;
26587
26588   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26589   if (!A.getNode() && !B.getNode())
26590     return false;
26591
26592   // If A and B occur in reverse order in RHS, then "swap" them (which means
26593   // rewriting the mask).
26594   if (A != C)
26595     ShuffleVectorSDNode::commuteMask(RMask);
26596
26597   // At this point LHS and RHS are equivalent to
26598   //   LHS = VECTOR_SHUFFLE A, B, LMask
26599   //   RHS = VECTOR_SHUFFLE A, B, RMask
26600   // Check that the masks correspond to performing a horizontal operation.
26601   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26602     for (unsigned i = 0; i != NumLaneElts; ++i) {
26603       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26604
26605       // Ignore any UNDEF components.
26606       if (LIdx < 0 || RIdx < 0 ||
26607           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26608           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26609         continue;
26610
26611       // Check that successive elements are being operated on.  If not, this is
26612       // not a horizontal operation.
26613       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26614       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26615       if (!(LIdx == Index && RIdx == Index + 1) &&
26616           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26617         return false;
26618     }
26619   }
26620
26621   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26622   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26623   return true;
26624 }
26625
26626 /// Do target-specific dag combines on floating point adds.
26627 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26628                                   const X86Subtarget *Subtarget) {
26629   EVT VT = N->getValueType(0);
26630   SDValue LHS = N->getOperand(0);
26631   SDValue RHS = N->getOperand(1);
26632
26633   // Try to synthesize horizontal adds from adds of shuffles.
26634   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26635        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26636       isHorizontalBinOp(LHS, RHS, true))
26637     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26638   return SDValue();
26639 }
26640
26641 /// Do target-specific dag combines on floating point subs.
26642 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26643                                   const X86Subtarget *Subtarget) {
26644   EVT VT = N->getValueType(0);
26645   SDValue LHS = N->getOperand(0);
26646   SDValue RHS = N->getOperand(1);
26647
26648   // Try to synthesize horizontal subs from subs of shuffles.
26649   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26650        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26651       isHorizontalBinOp(LHS, RHS, false))
26652     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26653   return SDValue();
26654 }
26655
26656 /// Truncate a group of v4i32 into v16i8/v8i16 using X86ISD::PACKUS.
26657 static SDValue
26658 combineVectorTruncationWithPACKUS(SDNode *N, SelectionDAG &DAG,
26659                                   SmallVector<SDValue, 8> &Regs) {
26660   assert(Regs.size() > 0 && (Regs[0].getValueType() == MVT::v4i32 ||
26661                              Regs[0].getValueType() == MVT::v2i64));
26662   EVT OutVT = N->getValueType(0);
26663   EVT OutSVT = OutVT.getVectorElementType();
26664   EVT InVT = Regs[0].getValueType();
26665   EVT InSVT = InVT.getVectorElementType();
26666   SDLoc DL(N);
26667
26668   // First, use mask to unset all bits that won't appear in the result.
26669   assert((OutSVT == MVT::i8 || OutSVT == MVT::i16) &&
26670          "OutSVT can only be either i8 or i16.");
26671   SDValue MaskVal =
26672       DAG.getConstant(OutSVT == MVT::i8 ? 0xFF : 0xFFFF, DL, InSVT);
26673   SDValue MaskVec = DAG.getNode(
26674       ISD::BUILD_VECTOR, DL, InVT,
26675       SmallVector<SDValue, 8>(InVT.getVectorNumElements(), MaskVal));
26676   for (auto &Reg : Regs)
26677     Reg = DAG.getNode(ISD::AND, DL, InVT, MaskVec, Reg);
26678
26679   MVT UnpackedVT, PackedVT;
26680   if (OutSVT == MVT::i8) {
26681     UnpackedVT = MVT::v8i16;
26682     PackedVT = MVT::v16i8;
26683   } else {
26684     UnpackedVT = MVT::v4i32;
26685     PackedVT = MVT::v8i16;
26686   }
26687
26688   // In each iteration, truncate the type by a half size.
26689   auto RegNum = Regs.size();
26690   for (unsigned j = 1, e = InSVT.getSizeInBits() / OutSVT.getSizeInBits();
26691        j < e; j *= 2, RegNum /= 2) {
26692     for (unsigned i = 0; i < RegNum; i++)
26693       Regs[i] = DAG.getNode(ISD::BITCAST, DL, UnpackedVT, Regs[i]);
26694     for (unsigned i = 0; i < RegNum / 2; i++)
26695       Regs[i] = DAG.getNode(X86ISD::PACKUS, DL, PackedVT, Regs[i * 2],
26696                             Regs[i * 2 + 1]);
26697   }
26698
26699   // If the type of the result is v8i8, we need do one more X86ISD::PACKUS, and
26700   // then extract a subvector as the result since v8i8 is not a legal type.
26701   if (OutVT == MVT::v8i8) {
26702     Regs[0] = DAG.getNode(X86ISD::PACKUS, DL, PackedVT, Regs[0], Regs[0]);
26703     Regs[0] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OutVT, Regs[0],
26704                           DAG.getIntPtrConstant(0, DL));
26705     return Regs[0];
26706   } else if (RegNum > 1) {
26707     Regs.resize(RegNum);
26708     return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Regs);
26709   } else
26710     return Regs[0];
26711 }
26712
26713 /// Truncate a group of v4i32 into v8i16 using X86ISD::PACKSS.
26714 static SDValue
26715 combineVectorTruncationWithPACKSS(SDNode *N, SelectionDAG &DAG,
26716                                   SmallVector<SDValue, 8> &Regs) {
26717   assert(Regs.size() > 0 && Regs[0].getValueType() == MVT::v4i32);
26718   EVT OutVT = N->getValueType(0);
26719   SDLoc DL(N);
26720
26721   // Shift left by 16 bits, then arithmetic-shift right by 16 bits.
26722   SDValue ShAmt = DAG.getConstant(16, DL, MVT::i32);
26723   for (auto &Reg : Regs) {
26724     Reg = getTargetVShiftNode(X86ISD::VSHLI, DL, MVT::v4i32, Reg, ShAmt, DAG);
26725     Reg = getTargetVShiftNode(X86ISD::VSRAI, DL, MVT::v4i32, Reg, ShAmt, DAG);
26726   }
26727
26728   for (unsigned i = 0, e = Regs.size() / 2; i < e; i++)
26729     Regs[i] = DAG.getNode(X86ISD::PACKSS, DL, MVT::v8i16, Regs[i * 2],
26730                           Regs[i * 2 + 1]);
26731
26732   if (Regs.size() > 2) {
26733     Regs.resize(Regs.size() / 2);
26734     return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Regs);
26735   } else
26736     return Regs[0];
26737 }
26738
26739 /// This function transforms truncation from vXi32/vXi64 to vXi8/vXi16 into
26740 /// X86ISD::PACKUS/X86ISD::PACKSS operations. We do it here because after type
26741 /// legalization the truncation will be translated into a BUILD_VECTOR with each
26742 /// element that is extracted from a vector and then truncated, and it is
26743 /// diffcult to do this optimization based on them.
26744 static SDValue combineVectorTruncation(SDNode *N, SelectionDAG &DAG,
26745                                        const X86Subtarget *Subtarget) {
26746   EVT OutVT = N->getValueType(0);
26747   if (!OutVT.isVector())
26748     return SDValue();
26749
26750   SDValue In = N->getOperand(0);
26751   if (!In.getValueType().isSimple())
26752     return SDValue();
26753
26754   EVT InVT = In.getValueType();
26755   unsigned NumElems = OutVT.getVectorNumElements();
26756
26757   // TODO: On AVX2, the behavior of X86ISD::PACKUS is different from that on
26758   // SSE2, and we need to take care of it specially.
26759   // AVX512 provides vpmovdb.
26760   if (!Subtarget->hasSSE2() || Subtarget->hasAVX2())
26761     return SDValue();
26762
26763   EVT OutSVT = OutVT.getVectorElementType();
26764   EVT InSVT = InVT.getVectorElementType();
26765   if (!((InSVT == MVT::i32 || InSVT == MVT::i64) &&
26766         (OutSVT == MVT::i8 || OutSVT == MVT::i16) && isPowerOf2_32(NumElems) &&
26767         NumElems >= 8))
26768     return SDValue();
26769
26770   // SSSE3's pshufb results in less instructions in the cases below.
26771   if (Subtarget->hasSSSE3() && NumElems == 8 &&
26772       ((OutSVT == MVT::i8 && InSVT != MVT::i64) ||
26773        (InSVT == MVT::i32 && OutSVT == MVT::i16)))
26774     return SDValue();
26775
26776   SDLoc DL(N);
26777
26778   // Split a long vector into vectors of legal type.
26779   unsigned RegNum = InVT.getSizeInBits() / 128;
26780   SmallVector<SDValue, 8> SubVec(RegNum);
26781   if (InSVT == MVT::i32) {
26782     for (unsigned i = 0; i < RegNum; i++)
26783       SubVec[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
26784                               DAG.getIntPtrConstant(i * 4, DL));
26785   } else {
26786     for (unsigned i = 0; i < RegNum; i++)
26787       SubVec[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
26788                               DAG.getIntPtrConstant(i * 2, DL));
26789   }
26790
26791   // SSE2 provides PACKUS for only 2 x v8i16 -> v16i8 and SSE4.1 provides PAKCUS
26792   // for 2 x v4i32 -> v8i16. For SSSE3 and below, we need to use PACKSS to
26793   // truncate 2 x v4i32 to v8i16.
26794   if (Subtarget->hasSSE41() || OutSVT == MVT::i8)
26795     return combineVectorTruncationWithPACKUS(N, DAG, SubVec);
26796   else if (InSVT == MVT::i32)
26797     return combineVectorTruncationWithPACKSS(N, DAG, SubVec);
26798   else
26799     return SDValue();
26800 }
26801
26802 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
26803                                       const X86Subtarget *Subtarget) {
26804   // Try to detect AVG pattern first.
26805   SDValue Avg = detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG,
26806                                  Subtarget, SDLoc(N));
26807   if (Avg.getNode())
26808     return Avg;
26809
26810   return combineVectorTruncation(N, DAG, Subtarget);
26811 }
26812
26813 /// Do target-specific dag combines on floating point negations.
26814 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26815                                   const X86Subtarget *Subtarget) {
26816   EVT VT = N->getValueType(0);
26817   EVT SVT = VT.getScalarType();
26818   SDValue Arg = N->getOperand(0);
26819   SDLoc DL(N);
26820
26821   // Let legalize expand this if it isn't a legal type yet.
26822   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26823     return SDValue();
26824
26825   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26826   // use of a constant by performing (-0 - A*B) instead.
26827   // FIXME: Check rounding control flags as well once it becomes available.
26828   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26829       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26830     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26831     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26832                        Arg.getOperand(1), Zero);
26833   }
26834
26835   // If we're negating a FMA node, then we can adjust the
26836   // instruction to include the extra negation.
26837   if (Arg.hasOneUse()) {
26838     switch (Arg.getOpcode()) {
26839     case X86ISD::FMADD:
26840       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26841                          Arg.getOperand(1), Arg.getOperand(2));
26842     case X86ISD::FMSUB:
26843       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26844                          Arg.getOperand(1), Arg.getOperand(2));
26845     case X86ISD::FNMADD:
26846       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26847                          Arg.getOperand(1), Arg.getOperand(2));
26848     case X86ISD::FNMSUB:
26849       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26850                          Arg.getOperand(1), Arg.getOperand(2));
26851     }
26852   }
26853   return SDValue();
26854 }
26855
26856 static SDValue lowerX86FPLogicOp(SDNode *N, SelectionDAG &DAG,
26857                               const X86Subtarget *Subtarget) {
26858   EVT VT = N->getValueType(0);
26859   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26860     // VXORPS, VORPS, VANDPS, VANDNPS are supported only under DQ extention.
26861     // These logic operations may be executed in the integer domain.
26862     SDLoc dl(N);
26863     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
26864     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
26865
26866     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
26867     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
26868     unsigned IntOpcode = 0;
26869     switch (N->getOpcode()) {
26870       default: llvm_unreachable("Unexpected FP logic op");
26871       case X86ISD::FOR: IntOpcode = ISD::OR; break;
26872       case X86ISD::FXOR: IntOpcode = ISD::XOR; break;
26873       case X86ISD::FAND: IntOpcode = ISD::AND; break;
26874       case X86ISD::FANDN: IntOpcode = X86ISD::ANDNP; break;
26875     }
26876     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
26877     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
26878   }
26879   return SDValue();
26880 }
26881 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
26882 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
26883                                  const X86Subtarget *Subtarget) {
26884   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
26885
26886   // F[X]OR(0.0, x) -> x
26887   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26888     if (C->getValueAPF().isPosZero())
26889       return N->getOperand(1);
26890
26891   // F[X]OR(x, 0.0) -> x
26892   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26893     if (C->getValueAPF().isPosZero())
26894       return N->getOperand(0);
26895
26896   return lowerX86FPLogicOp(N, DAG, Subtarget);
26897 }
26898
26899 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
26900 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
26901   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
26902
26903   // Only perform optimizations if UnsafeMath is used.
26904   if (!DAG.getTarget().Options.UnsafeFPMath)
26905     return SDValue();
26906
26907   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
26908   // into FMINC and FMAXC, which are Commutative operations.
26909   unsigned NewOp = 0;
26910   switch (N->getOpcode()) {
26911     default: llvm_unreachable("unknown opcode");
26912     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
26913     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
26914   }
26915
26916   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
26917                      N->getOperand(0), N->getOperand(1));
26918 }
26919
26920 static SDValue performFMaxNumCombine(SDNode *N, SelectionDAG &DAG,
26921                                      const X86Subtarget *Subtarget) {
26922   if (Subtarget->useSoftFloat())
26923     return SDValue();
26924
26925   // TODO: Check for global or instruction-level "nnan". In that case, we
26926   //       should be able to lower to FMAX/FMIN alone.
26927   // TODO: If an operand is already known to be a NaN or not a NaN, this
26928   //       should be an optional swap and FMAX/FMIN.
26929   // TODO: Allow f64, vectors, and fminnum.
26930
26931   EVT VT = N->getValueType(0);
26932   if (!(Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)))
26933     return SDValue();
26934
26935   // This takes at least 3 instructions, so favor a library call when operating
26936   // on a scalar and minimizing code size.
26937   if (!VT.isVector() && DAG.getMachineFunction().getFunction()->optForMinSize())
26938     return SDValue();
26939
26940   SDValue Op0 = N->getOperand(0);
26941   SDValue Op1 = N->getOperand(1);
26942   SDLoc DL(N);
26943   EVT SetCCType = DAG.getTargetLoweringInfo().getSetCCResultType(
26944       DAG.getDataLayout(), *DAG.getContext(), VT);
26945
26946   // There are 4 possibilities involving NaN inputs, and these are the required
26947   // outputs:
26948   //                   Op1
26949   //               Num     NaN
26950   //            ----------------
26951   //       Num  |  Max  |  Op0 |
26952   // Op0        ----------------
26953   //       NaN  |  Op1  |  NaN |
26954   //            ----------------
26955   //
26956   // The SSE FP max/min instructions were not designed for this case, but rather
26957   // to implement:
26958   //   Max = Op1 > Op0 ? Op1 : Op0
26959   //
26960   // So they always return Op0 if either input is a NaN. However, we can still
26961   // use those instructions for fmaxnum by selecting away a NaN input.
26962
26963   // If either operand is NaN, the 2nd source operand (Op0) is passed through.
26964   SDValue Max = DAG.getNode(X86ISD::FMAX, DL, VT, Op1, Op0);
26965   SDValue IsOp0Nan = DAG.getSetCC(DL, SetCCType , Op0, Op0, ISD::SETUO);
26966
26967   // If Op0 is a NaN, select Op1. Otherwise, select the max. If both operands
26968   // are NaN, the NaN value of Op1 is the result.
26969   auto SelectOpcode = VT.isVector() ? ISD::VSELECT : ISD::SELECT;
26970   return DAG.getNode(SelectOpcode, DL, VT, IsOp0Nan, Op1, Max);
26971 }
26972
26973 /// Do target-specific dag combines on X86ISD::FAND nodes.
26974 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG,
26975                                   const X86Subtarget *Subtarget) {
26976   // FAND(0.0, x) -> 0.0
26977   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26978     if (C->getValueAPF().isPosZero())
26979       return N->getOperand(0);
26980
26981   // FAND(x, 0.0) -> 0.0
26982   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26983     if (C->getValueAPF().isPosZero())
26984       return N->getOperand(1);
26985
26986   return lowerX86FPLogicOp(N, DAG, Subtarget);
26987 }
26988
26989 /// Do target-specific dag combines on X86ISD::FANDN nodes
26990 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG,
26991                                    const X86Subtarget *Subtarget) {
26992   // FANDN(0.0, x) -> x
26993   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26994     if (C->getValueAPF().isPosZero())
26995       return N->getOperand(1);
26996
26997   // FANDN(x, 0.0) -> 0.0
26998   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26999     if (C->getValueAPF().isPosZero())
27000       return N->getOperand(1);
27001
27002   return lowerX86FPLogicOp(N, DAG, Subtarget);
27003 }
27004
27005 static SDValue PerformBTCombine(SDNode *N,
27006                                 SelectionDAG &DAG,
27007                                 TargetLowering::DAGCombinerInfo &DCI) {
27008   // BT ignores high bits in the bit index operand.
27009   SDValue Op1 = N->getOperand(1);
27010   if (Op1.hasOneUse()) {
27011     unsigned BitWidth = Op1.getValueSizeInBits();
27012     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
27013     APInt KnownZero, KnownOne;
27014     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
27015                                           !DCI.isBeforeLegalizeOps());
27016     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27017     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
27018         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
27019       DCI.CommitTargetLoweringOpt(TLO);
27020   }
27021   return SDValue();
27022 }
27023
27024 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
27025   SDValue Op = N->getOperand(0);
27026   if (Op.getOpcode() == ISD::BITCAST)
27027     Op = Op.getOperand(0);
27028   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
27029   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
27030       VT.getVectorElementType().getSizeInBits() ==
27031       OpVT.getVectorElementType().getSizeInBits()) {
27032     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
27033   }
27034   return SDValue();
27035 }
27036
27037 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
27038                                                const X86Subtarget *Subtarget) {
27039   EVT VT = N->getValueType(0);
27040   if (!VT.isVector())
27041     return SDValue();
27042
27043   SDValue N0 = N->getOperand(0);
27044   SDValue N1 = N->getOperand(1);
27045   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
27046   SDLoc dl(N);
27047
27048   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
27049   // both SSE and AVX2 since there is no sign-extended shift right
27050   // operation on a vector with 64-bit elements.
27051   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
27052   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
27053   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
27054       N0.getOpcode() == ISD::SIGN_EXTEND)) {
27055     SDValue N00 = N0.getOperand(0);
27056
27057     // EXTLOAD has a better solution on AVX2,
27058     // it may be replaced with X86ISD::VSEXT node.
27059     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
27060       if (!ISD::isNormalLoad(N00.getNode()))
27061         return SDValue();
27062
27063     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
27064         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
27065                                   N00, N1);
27066       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
27067     }
27068   }
27069   return SDValue();
27070 }
27071
27072 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
27073 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
27074 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
27075 /// eliminate extend, add, and shift instructions.
27076 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
27077                                        const X86Subtarget *Subtarget) {
27078   // TODO: This should be valid for other integer types.
27079   EVT VT = Sext->getValueType(0);
27080   if (VT != MVT::i64)
27081     return SDValue();
27082
27083   // We need an 'add nsw' feeding into the 'sext'.
27084   SDValue Add = Sext->getOperand(0);
27085   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
27086     return SDValue();
27087
27088   // Having a constant operand to the 'add' ensures that we are not increasing
27089   // the instruction count because the constant is extended for free below.
27090   // A constant operand can also become the displacement field of an LEA.
27091   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
27092   if (!AddOp1)
27093     return SDValue();
27094
27095   // Don't make the 'add' bigger if there's no hope of combining it with some
27096   // other 'add' or 'shl' instruction.
27097   // TODO: It may be profitable to generate simpler LEA instructions in place
27098   // of single 'add' instructions, but the cost model for selecting an LEA
27099   // currently has a high threshold.
27100   bool HasLEAPotential = false;
27101   for (auto *User : Sext->uses()) {
27102     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
27103       HasLEAPotential = true;
27104       break;
27105     }
27106   }
27107   if (!HasLEAPotential)
27108     return SDValue();
27109
27110   // Everything looks good, so pull the 'sext' ahead of the 'add'.
27111   int64_t AddConstant = AddOp1->getSExtValue();
27112   SDValue AddOp0 = Add.getOperand(0);
27113   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
27114   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
27115
27116   // The wider add is guaranteed to not wrap because both operands are
27117   // sign-extended.
27118   SDNodeFlags Flags;
27119   Flags.setNoSignedWrap(true);
27120   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
27121 }
27122
27123 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
27124                                   TargetLowering::DAGCombinerInfo &DCI,
27125                                   const X86Subtarget *Subtarget) {
27126   SDValue N0 = N->getOperand(0);
27127   EVT VT = N->getValueType(0);
27128   EVT SVT = VT.getScalarType();
27129   EVT InVT = N0.getValueType();
27130   EVT InSVT = InVT.getScalarType();
27131   SDLoc DL(N);
27132
27133   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
27134   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
27135   // This exposes the sext to the sdivrem lowering, so that it directly extends
27136   // from AH (which we otherwise need to do contortions to access).
27137   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
27138       InVT == MVT::i8 && VT == MVT::i32) {
27139     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
27140     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
27141                             N0.getOperand(0), N0.getOperand(1));
27142     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
27143     return R.getValue(1);
27144   }
27145
27146   if (!DCI.isBeforeLegalizeOps()) {
27147     if (InVT == MVT::i1) {
27148       SDValue Zero = DAG.getConstant(0, DL, VT);
27149       SDValue AllOnes =
27150         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
27151       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
27152     }
27153     return SDValue();
27154   }
27155
27156   if (VT.isVector() && Subtarget->hasSSE2()) {
27157     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
27158       EVT InVT = N.getValueType();
27159       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
27160                                    Size / InVT.getScalarSizeInBits());
27161       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
27162                                     DAG.getUNDEF(InVT));
27163       Opnds[0] = N;
27164       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
27165     };
27166
27167     // If target-size is less than 128-bits, extend to a type that would extend
27168     // to 128 bits, extend that and extract the original target vector.
27169     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
27170         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27171         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27172       unsigned Scale = 128 / VT.getSizeInBits();
27173       EVT ExVT =
27174           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
27175       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
27176       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
27177       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
27178                          DAG.getIntPtrConstant(0, DL));
27179     }
27180
27181     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
27182     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
27183     if (VT.getSizeInBits() == 128 &&
27184         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27185         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27186       SDValue ExOp = ExtendVecSize(DL, N0, 128);
27187       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
27188     }
27189
27190     // On pre-AVX2 targets, split into 128-bit nodes of
27191     // ISD::SIGN_EXTEND_VECTOR_INREG.
27192     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
27193         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27194         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27195       unsigned NumVecs = VT.getSizeInBits() / 128;
27196       unsigned NumSubElts = 128 / SVT.getSizeInBits();
27197       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
27198       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
27199
27200       SmallVector<SDValue, 8> Opnds;
27201       for (unsigned i = 0, Offset = 0; i != NumVecs;
27202            ++i, Offset += NumSubElts) {
27203         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
27204                                      DAG.getIntPtrConstant(Offset, DL));
27205         SrcVec = ExtendVecSize(DL, SrcVec, 128);
27206         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
27207         Opnds.push_back(SrcVec);
27208       }
27209       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
27210     }
27211   }
27212
27213   if (Subtarget->hasAVX() && VT.is256BitVector())
27214     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
27215       return R;
27216
27217   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
27218     return NewAdd;
27219
27220   return SDValue();
27221 }
27222
27223 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
27224                                  const X86Subtarget* Subtarget) {
27225   SDLoc dl(N);
27226   EVT VT = N->getValueType(0);
27227
27228   // Let legalize expand this if it isn't a legal type yet.
27229   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
27230     return SDValue();
27231
27232   EVT ScalarVT = VT.getScalarType();
27233   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
27234     return SDValue();
27235
27236   SDValue A = N->getOperand(0);
27237   SDValue B = N->getOperand(1);
27238   SDValue C = N->getOperand(2);
27239
27240   bool NegA = (A.getOpcode() == ISD::FNEG);
27241   bool NegB = (B.getOpcode() == ISD::FNEG);
27242   bool NegC = (C.getOpcode() == ISD::FNEG);
27243
27244   // Negative multiplication when NegA xor NegB
27245   bool NegMul = (NegA != NegB);
27246   if (NegA)
27247     A = A.getOperand(0);
27248   if (NegB)
27249     B = B.getOperand(0);
27250   if (NegC)
27251     C = C.getOperand(0);
27252
27253   unsigned Opcode;
27254   if (!NegMul)
27255     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
27256   else
27257     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
27258
27259   return DAG.getNode(Opcode, dl, VT, A, B, C);
27260 }
27261
27262 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
27263                                   TargetLowering::DAGCombinerInfo &DCI,
27264                                   const X86Subtarget *Subtarget) {
27265   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
27266   //           (and (i32 x86isd::setcc_carry), 1)
27267   // This eliminates the zext. This transformation is necessary because
27268   // ISD::SETCC is always legalized to i8.
27269   SDLoc dl(N);
27270   SDValue N0 = N->getOperand(0);
27271   EVT VT = N->getValueType(0);
27272
27273   if (N0.getOpcode() == ISD::AND &&
27274       N0.hasOneUse() &&
27275       N0.getOperand(0).hasOneUse()) {
27276     SDValue N00 = N0.getOperand(0);
27277     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
27278       if (!isOneConstant(N0.getOperand(1)))
27279         return SDValue();
27280       return DAG.getNode(ISD::AND, dl, VT,
27281                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
27282                                      N00.getOperand(0), N00.getOperand(1)),
27283                          DAG.getConstant(1, dl, VT));
27284     }
27285   }
27286
27287   if (N0.getOpcode() == ISD::TRUNCATE &&
27288       N0.hasOneUse() &&
27289       N0.getOperand(0).hasOneUse()) {
27290     SDValue N00 = N0.getOperand(0);
27291     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
27292       return DAG.getNode(ISD::AND, dl, VT,
27293                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
27294                                      N00.getOperand(0), N00.getOperand(1)),
27295                          DAG.getConstant(1, dl, VT));
27296     }
27297   }
27298
27299   if (VT.is256BitVector())
27300     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
27301       return R;
27302
27303   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
27304   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
27305   // This exposes the zext to the udivrem lowering, so that it directly extends
27306   // from AH (which we otherwise need to do contortions to access).
27307   if (N0.getOpcode() == ISD::UDIVREM &&
27308       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
27309       (VT == MVT::i32 || VT == MVT::i64)) {
27310     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
27311     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
27312                             N0.getOperand(0), N0.getOperand(1));
27313     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
27314     return R.getValue(1);
27315   }
27316
27317   return SDValue();
27318 }
27319
27320 // Optimize x == -y --> x+y == 0
27321 //          x != -y --> x+y != 0
27322 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
27323                                       const X86Subtarget* Subtarget) {
27324   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
27325   SDValue LHS = N->getOperand(0);
27326   SDValue RHS = N->getOperand(1);
27327   EVT VT = N->getValueType(0);
27328   SDLoc DL(N);
27329
27330   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
27331     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
27332       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
27333                                  LHS.getOperand(1));
27334       return DAG.getSetCC(DL, N->getValueType(0), addV,
27335                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27336     }
27337   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
27338     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
27339       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
27340                                  RHS.getOperand(1));
27341       return DAG.getSetCC(DL, N->getValueType(0), addV,
27342                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27343     }
27344
27345   if (VT.getScalarType() == MVT::i1 &&
27346       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
27347     bool IsSEXT0 =
27348         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27349         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27350     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27351
27352     if (!IsSEXT0 || !IsVZero1) {
27353       // Swap the operands and update the condition code.
27354       std::swap(LHS, RHS);
27355       CC = ISD::getSetCCSwappedOperands(CC);
27356
27357       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27358                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27359       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27360     }
27361
27362     if (IsSEXT0 && IsVZero1) {
27363       assert(VT == LHS.getOperand(0).getValueType() &&
27364              "Uexpected operand type");
27365       if (CC == ISD::SETGT)
27366         return DAG.getConstant(0, DL, VT);
27367       if (CC == ISD::SETLE)
27368         return DAG.getConstant(1, DL, VT);
27369       if (CC == ISD::SETEQ || CC == ISD::SETGE)
27370         return DAG.getNOT(DL, LHS.getOperand(0), VT);
27371
27372       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
27373              "Unexpected condition code!");
27374       return LHS.getOperand(0);
27375     }
27376   }
27377
27378   return SDValue();
27379 }
27380
27381 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
27382   SDValue V0 = N->getOperand(0);
27383   SDValue V1 = N->getOperand(1);
27384   SDLoc DL(N);
27385   EVT VT = N->getValueType(0);
27386
27387   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
27388   // operands and changing the mask to 1. This saves us a bunch of
27389   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
27390   // x86InstrInfo knows how to commute this back after instruction selection
27391   // if it would help register allocation.
27392
27393   // TODO: If optimizing for size or a processor that doesn't suffer from
27394   // partial register update stalls, this should be transformed into a MOVSD
27395   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
27396
27397   if (VT == MVT::v2f64)
27398     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
27399       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
27400         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
27401         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
27402       }
27403
27404   return SDValue();
27405 }
27406
27407 static SDValue PerformGatherScatterCombine(SDNode *N, SelectionDAG &DAG) {
27408   SDLoc DL(N);
27409   // Gather and Scatter instructions use k-registers for masks. The type of
27410   // the masks is v*i1. So the mask will be truncated anyway.
27411   // The SIGN_EXTEND_INREG my be dropped.
27412   SDValue Mask = N->getOperand(2);
27413   if (Mask.getOpcode() == ISD::SIGN_EXTEND_INREG) {
27414     SmallVector<SDValue, 5> NewOps(N->op_begin(), N->op_end());
27415     NewOps[2] = Mask.getOperand(0);
27416     DAG.UpdateNodeOperands(N, NewOps);
27417   }
27418   return SDValue();
27419 }
27420
27421 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
27422 // as "sbb reg,reg", since it can be extended without zext and produces
27423 // an all-ones bit which is more useful than 0/1 in some cases.
27424 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
27425                                MVT VT) {
27426   if (VT == MVT::i8)
27427     return DAG.getNode(ISD::AND, DL, VT,
27428                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27429                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
27430                                    EFLAGS),
27431                        DAG.getConstant(1, DL, VT));
27432   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
27433   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
27434                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27435                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
27436                                  EFLAGS));
27437 }
27438
27439 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
27440 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
27441                                    TargetLowering::DAGCombinerInfo &DCI,
27442                                    const X86Subtarget *Subtarget) {
27443   SDLoc DL(N);
27444   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
27445   SDValue EFLAGS = N->getOperand(1);
27446
27447   if (CC == X86::COND_A) {
27448     // Try to convert COND_A into COND_B in an attempt to facilitate
27449     // materializing "setb reg".
27450     //
27451     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
27452     // cannot take an immediate as its first operand.
27453     //
27454     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
27455         EFLAGS.getValueType().isInteger() &&
27456         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
27457       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
27458                                    EFLAGS.getNode()->getVTList(),
27459                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
27460       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
27461       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
27462     }
27463   }
27464
27465   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
27466   // a zext and produces an all-ones bit which is more useful than 0/1 in some
27467   // cases.
27468   if (CC == X86::COND_B)
27469     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
27470
27471   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27472     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27473     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
27474   }
27475
27476   return SDValue();
27477 }
27478
27479 // Optimize branch condition evaluation.
27480 //
27481 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
27482                                     TargetLowering::DAGCombinerInfo &DCI,
27483                                     const X86Subtarget *Subtarget) {
27484   SDLoc DL(N);
27485   SDValue Chain = N->getOperand(0);
27486   SDValue Dest = N->getOperand(1);
27487   SDValue EFLAGS = N->getOperand(3);
27488   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
27489
27490   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27491     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27492     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
27493                        Flags);
27494   }
27495
27496   return SDValue();
27497 }
27498
27499 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
27500                                                          SelectionDAG &DAG) {
27501   // Take advantage of vector comparisons producing 0 or -1 in each lane to
27502   // optimize away operation when it's from a constant.
27503   //
27504   // The general transformation is:
27505   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
27506   //       AND(VECTOR_CMP(x,y), constant2)
27507   //    constant2 = UNARYOP(constant)
27508
27509   // Early exit if this isn't a vector operation, the operand of the
27510   // unary operation isn't a bitwise AND, or if the sizes of the operations
27511   // aren't the same.
27512   EVT VT = N->getValueType(0);
27513   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
27514       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
27515       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
27516     return SDValue();
27517
27518   // Now check that the other operand of the AND is a constant. We could
27519   // make the transformation for non-constant splats as well, but it's unclear
27520   // that would be a benefit as it would not eliminate any operations, just
27521   // perform one more step in scalar code before moving to the vector unit.
27522   if (BuildVectorSDNode *BV =
27523           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
27524     // Bail out if the vector isn't a constant.
27525     if (!BV->isConstant())
27526       return SDValue();
27527
27528     // Everything checks out. Build up the new and improved node.
27529     SDLoc DL(N);
27530     EVT IntVT = BV->getValueType(0);
27531     // Create a new constant of the appropriate type for the transformed
27532     // DAG.
27533     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
27534     // The AND node needs bitcasts to/from an integer vector type around it.
27535     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
27536     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
27537                                  N->getOperand(0)->getOperand(0), MaskConst);
27538     SDValue Res = DAG.getBitcast(VT, NewAnd);
27539     return Res;
27540   }
27541
27542   return SDValue();
27543 }
27544
27545 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27546                                         const X86Subtarget *Subtarget) {
27547   SDValue Op0 = N->getOperand(0);
27548   EVT VT = N->getValueType(0);
27549   EVT InVT = Op0.getValueType();
27550   EVT InSVT = InVT.getScalarType();
27551   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27552
27553   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
27554   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
27555   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27556     SDLoc dl(N);
27557     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27558                                  InVT.getVectorNumElements());
27559     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
27560
27561     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
27562       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
27563
27564     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27565   }
27566
27567   return SDValue();
27568 }
27569
27570 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27571                                         const X86Subtarget *Subtarget) {
27572   // First try to optimize away the conversion entirely when it's
27573   // conditionally from a constant. Vectors only.
27574   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
27575     return Res;
27576
27577   // Now move on to more general possibilities.
27578   SDValue Op0 = N->getOperand(0);
27579   EVT VT = N->getValueType(0);
27580   EVT InVT = Op0.getValueType();
27581   EVT InSVT = InVT.getScalarType();
27582
27583   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
27584   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
27585   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27586     SDLoc dl(N);
27587     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27588                                  InVT.getVectorNumElements());
27589     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
27590     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27591   }
27592
27593   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
27594   // a 32-bit target where SSE doesn't support i64->FP operations.
27595   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
27596     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
27597     EVT LdVT = Ld->getValueType(0);
27598
27599     // This transformation is not supported if the result type is f16
27600     if (VT == MVT::f16)
27601       return SDValue();
27602
27603     if (!Ld->isVolatile() && !VT.isVector() &&
27604         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
27605         !Subtarget->is64Bit() && LdVT == MVT::i64) {
27606       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
27607           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
27608       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
27609       return FILDChain;
27610     }
27611   }
27612   return SDValue();
27613 }
27614
27615 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
27616 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
27617                                  X86TargetLowering::DAGCombinerInfo &DCI) {
27618   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
27619   // the result is either zero or one (depending on the input carry bit).
27620   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
27621   if (X86::isZeroNode(N->getOperand(0)) &&
27622       X86::isZeroNode(N->getOperand(1)) &&
27623       // We don't have a good way to replace an EFLAGS use, so only do this when
27624       // dead right now.
27625       SDValue(N, 1).use_empty()) {
27626     SDLoc DL(N);
27627     EVT VT = N->getValueType(0);
27628     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
27629     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
27630                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
27631                                            DAG.getConstant(X86::COND_B, DL,
27632                                                            MVT::i8),
27633                                            N->getOperand(2)),
27634                                DAG.getConstant(1, DL, VT));
27635     return DCI.CombineTo(N, Res1, CarryOut);
27636   }
27637
27638   return SDValue();
27639 }
27640
27641 // fold (add Y, (sete  X, 0)) -> adc  0, Y
27642 //      (add Y, (setne X, 0)) -> sbb -1, Y
27643 //      (sub (sete  X, 0), Y) -> sbb  0, Y
27644 //      (sub (setne X, 0), Y) -> adc -1, Y
27645 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
27646   SDLoc DL(N);
27647
27648   // Look through ZExts.
27649   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
27650   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
27651     return SDValue();
27652
27653   SDValue SetCC = Ext.getOperand(0);
27654   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
27655     return SDValue();
27656
27657   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
27658   if (CC != X86::COND_E && CC != X86::COND_NE)
27659     return SDValue();
27660
27661   SDValue Cmp = SetCC.getOperand(1);
27662   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
27663       !X86::isZeroNode(Cmp.getOperand(1)) ||
27664       !Cmp.getOperand(0).getValueType().isInteger())
27665     return SDValue();
27666
27667   SDValue CmpOp0 = Cmp.getOperand(0);
27668   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
27669                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
27670
27671   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
27672   if (CC == X86::COND_NE)
27673     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
27674                        DL, OtherVal.getValueType(), OtherVal,
27675                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
27676                        NewCmp);
27677   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
27678                      DL, OtherVal.getValueType(), OtherVal,
27679                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
27680 }
27681
27682 /// PerformADDCombine - Do target-specific dag combines on integer adds.
27683 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
27684                                  const X86Subtarget *Subtarget) {
27685   EVT VT = N->getValueType(0);
27686   SDValue Op0 = N->getOperand(0);
27687   SDValue Op1 = N->getOperand(1);
27688
27689   // Try to synthesize horizontal adds from adds of shuffles.
27690   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27691        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27692       isHorizontalBinOp(Op0, Op1, true))
27693     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
27694
27695   return OptimizeConditionalInDecrement(N, DAG);
27696 }
27697
27698 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
27699                                  const X86Subtarget *Subtarget) {
27700   SDValue Op0 = N->getOperand(0);
27701   SDValue Op1 = N->getOperand(1);
27702
27703   // X86 can't encode an immediate LHS of a sub. See if we can push the
27704   // negation into a preceding instruction.
27705   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
27706     // If the RHS of the sub is a XOR with one use and a constant, invert the
27707     // immediate. Then add one to the LHS of the sub so we can turn
27708     // X-Y -> X+~Y+1, saving one register.
27709     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
27710         isa<ConstantSDNode>(Op1.getOperand(1))) {
27711       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
27712       EVT VT = Op0.getValueType();
27713       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
27714                                    Op1.getOperand(0),
27715                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
27716       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
27717                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
27718     }
27719   }
27720
27721   // Try to synthesize horizontal adds from adds of shuffles.
27722   EVT VT = N->getValueType(0);
27723   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27724        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27725       isHorizontalBinOp(Op0, Op1, true))
27726     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
27727
27728   return OptimizeConditionalInDecrement(N, DAG);
27729 }
27730
27731 /// performVZEXTCombine - Performs build vector combines
27732 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
27733                                    TargetLowering::DAGCombinerInfo &DCI,
27734                                    const X86Subtarget *Subtarget) {
27735   SDLoc DL(N);
27736   MVT VT = N->getSimpleValueType(0);
27737   SDValue Op = N->getOperand(0);
27738   MVT OpVT = Op.getSimpleValueType();
27739   MVT OpEltVT = OpVT.getVectorElementType();
27740   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
27741
27742   // (vzext (bitcast (vzext (x)) -> (vzext x)
27743   SDValue V = Op;
27744   while (V.getOpcode() == ISD::BITCAST)
27745     V = V.getOperand(0);
27746
27747   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27748     MVT InnerVT = V.getSimpleValueType();
27749     MVT InnerEltVT = InnerVT.getVectorElementType();
27750
27751     // If the element sizes match exactly, we can just do one larger vzext. This
27752     // is always an exact type match as vzext operates on integer types.
27753     if (OpEltVT == InnerEltVT) {
27754       assert(OpVT == InnerVT && "Types must match for vzext!");
27755       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27756     }
27757
27758     // The only other way we can combine them is if only a single element of the
27759     // inner vzext is used in the input to the outer vzext.
27760     if (InnerEltVT.getSizeInBits() < InputBits)
27761       return SDValue();
27762
27763     // In this case, the inner vzext is completely dead because we're going to
27764     // only look at bits inside of the low element. Just do the outer vzext on
27765     // a bitcast of the input to the inner.
27766     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27767   }
27768
27769   // Check if we can bypass extracting and re-inserting an element of an input
27770   // vector. Essentially:
27771   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27772   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27773       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27774       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27775     SDValue ExtractedV = V.getOperand(0);
27776     SDValue OrigV = ExtractedV.getOperand(0);
27777     if (isNullConstant(ExtractedV.getOperand(1))) {
27778         MVT OrigVT = OrigV.getSimpleValueType();
27779         // Extract a subvector if necessary...
27780         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27781           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27782           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27783                                     OrigVT.getVectorNumElements() / Ratio);
27784           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27785                               DAG.getIntPtrConstant(0, DL));
27786         }
27787         Op = DAG.getBitcast(OpVT, OrigV);
27788         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27789       }
27790   }
27791
27792   return SDValue();
27793 }
27794
27795 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27796                                              DAGCombinerInfo &DCI) const {
27797   SelectionDAG &DAG = DCI.DAG;
27798   switch (N->getOpcode()) {
27799   default: break;
27800   case ISD::EXTRACT_VECTOR_ELT:
27801     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27802   case ISD::VSELECT:
27803   case ISD::SELECT:
27804   case X86ISD::SHRUNKBLEND:
27805     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27806   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27807   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27808   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27809   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27810   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27811   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27812   case ISD::SHL:
27813   case ISD::SRA:
27814   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27815   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27816   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27817   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27818   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27819   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27820   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27821   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27822   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27823   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27824   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27825   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27826   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27827   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27828   case X86ISD::FXOR:
27829   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27830   case X86ISD::FMIN:
27831   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27832   case ISD::FMAXNUM:        return performFMaxNumCombine(N, DAG, Subtarget);
27833   case X86ISD::FAND:        return PerformFANDCombine(N, DAG, Subtarget);
27834   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG, Subtarget);
27835   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27836   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27837   case ISD::ANY_EXTEND:
27838   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27839   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27840   case ISD::SIGN_EXTEND_INREG:
27841     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27842   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27843   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27844   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27845   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27846   case X86ISD::SHUFP:       // Handle all target specific shuffles
27847   case X86ISD::PALIGNR:
27848   case X86ISD::UNPCKH:
27849   case X86ISD::UNPCKL:
27850   case X86ISD::MOVHLPS:
27851   case X86ISD::MOVLHPS:
27852   case X86ISD::PSHUFB:
27853   case X86ISD::PSHUFD:
27854   case X86ISD::PSHUFHW:
27855   case X86ISD::PSHUFLW:
27856   case X86ISD::MOVSS:
27857   case X86ISD::MOVSD:
27858   case X86ISD::VPERMILPI:
27859   case X86ISD::VPERM2X128:
27860   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27861   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27862   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
27863   case ISD::MGATHER:
27864   case ISD::MSCATTER:       return PerformGatherScatterCombine(N, DAG);
27865   }
27866
27867   return SDValue();
27868 }
27869
27870 /// isTypeDesirableForOp - Return true if the target has native support for
27871 /// the specified value type and it is 'desirable' to use the type for the
27872 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27873 /// instruction encodings are longer and some i16 instructions are slow.
27874 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27875   if (!isTypeLegal(VT))
27876     return false;
27877   if (VT != MVT::i16)
27878     return true;
27879
27880   switch (Opc) {
27881   default:
27882     return true;
27883   case ISD::LOAD:
27884   case ISD::SIGN_EXTEND:
27885   case ISD::ZERO_EXTEND:
27886   case ISD::ANY_EXTEND:
27887   case ISD::SHL:
27888   case ISD::SRL:
27889   case ISD::SUB:
27890   case ISD::ADD:
27891   case ISD::MUL:
27892   case ISD::AND:
27893   case ISD::OR:
27894   case ISD::XOR:
27895     return false;
27896   }
27897 }
27898
27899 /// IsDesirableToPromoteOp - This method query the target whether it is
27900 /// beneficial for dag combiner to promote the specified node. If true, it
27901 /// should return the desired promotion type by reference.
27902 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
27903   EVT VT = Op.getValueType();
27904   if (VT != MVT::i16)
27905     return false;
27906
27907   bool Promote = false;
27908   bool Commute = false;
27909   switch (Op.getOpcode()) {
27910   default: break;
27911   case ISD::LOAD: {
27912     LoadSDNode *LD = cast<LoadSDNode>(Op);
27913     // If the non-extending load has a single use and it's not live out, then it
27914     // might be folded.
27915     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
27916                                                      Op.hasOneUse()*/) {
27917       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
27918              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
27919         // The only case where we'd want to promote LOAD (rather then it being
27920         // promoted as an operand is when it's only use is liveout.
27921         if (UI->getOpcode() != ISD::CopyToReg)
27922           return false;
27923       }
27924     }
27925     Promote = true;
27926     break;
27927   }
27928   case ISD::SIGN_EXTEND:
27929   case ISD::ZERO_EXTEND:
27930   case ISD::ANY_EXTEND:
27931     Promote = true;
27932     break;
27933   case ISD::SHL:
27934   case ISD::SRL: {
27935     SDValue N0 = Op.getOperand(0);
27936     // Look out for (store (shl (load), x)).
27937     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
27938       return false;
27939     Promote = true;
27940     break;
27941   }
27942   case ISD::ADD:
27943   case ISD::MUL:
27944   case ISD::AND:
27945   case ISD::OR:
27946   case ISD::XOR:
27947     Commute = true;
27948     // fallthrough
27949   case ISD::SUB: {
27950     SDValue N0 = Op.getOperand(0);
27951     SDValue N1 = Op.getOperand(1);
27952     if (!Commute && MayFoldLoad(N1))
27953       return false;
27954     // Avoid disabling potential load folding opportunities.
27955     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
27956       return false;
27957     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
27958       return false;
27959     Promote = true;
27960   }
27961   }
27962
27963   PVT = MVT::i32;
27964   return Promote;
27965 }
27966
27967 //===----------------------------------------------------------------------===//
27968 //                           X86 Inline Assembly Support
27969 //===----------------------------------------------------------------------===//
27970
27971 // Helper to match a string separated by whitespace.
27972 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
27973   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
27974
27975   for (StringRef Piece : Pieces) {
27976     if (!S.startswith(Piece)) // Check if the piece matches.
27977       return false;
27978
27979     S = S.substr(Piece.size());
27980     StringRef::size_type Pos = S.find_first_not_of(" \t");
27981     if (Pos == 0) // We matched a prefix.
27982       return false;
27983
27984     S = S.substr(Pos);
27985   }
27986
27987   return S.empty();
27988 }
27989
27990 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
27991
27992   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
27993     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
27994         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
27995         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
27996
27997       if (AsmPieces.size() == 3)
27998         return true;
27999       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
28000         return true;
28001     }
28002   }
28003   return false;
28004 }
28005
28006 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
28007   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
28008
28009   std::string AsmStr = IA->getAsmString();
28010
28011   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
28012   if (!Ty || Ty->getBitWidth() % 16 != 0)
28013     return false;
28014
28015   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
28016   SmallVector<StringRef, 4> AsmPieces;
28017   SplitString(AsmStr, AsmPieces, ";\n");
28018
28019   switch (AsmPieces.size()) {
28020   default: return false;
28021   case 1:
28022     // FIXME: this should verify that we are targeting a 486 or better.  If not,
28023     // we will turn this bswap into something that will be lowered to logical
28024     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
28025     // lower so don't worry about this.
28026     // bswap $0
28027     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
28028         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
28029         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
28030         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
28031         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
28032         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
28033       // No need to check constraints, nothing other than the equivalent of
28034       // "=r,0" would be valid here.
28035       return IntrinsicLowering::LowerToByteSwap(CI);
28036     }
28037
28038     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
28039     if (CI->getType()->isIntegerTy(16) &&
28040         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
28041         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
28042          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
28043       AsmPieces.clear();
28044       StringRef ConstraintsStr = IA->getConstraintString();
28045       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
28046       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
28047       if (clobbersFlagRegisters(AsmPieces))
28048         return IntrinsicLowering::LowerToByteSwap(CI);
28049     }
28050     break;
28051   case 3:
28052     if (CI->getType()->isIntegerTy(32) &&
28053         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
28054         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
28055         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
28056         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
28057       AsmPieces.clear();
28058       StringRef ConstraintsStr = IA->getConstraintString();
28059       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
28060       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
28061       if (clobbersFlagRegisters(AsmPieces))
28062         return IntrinsicLowering::LowerToByteSwap(CI);
28063     }
28064
28065     if (CI->getType()->isIntegerTy(64)) {
28066       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
28067       if (Constraints.size() >= 2 &&
28068           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
28069           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
28070         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
28071         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
28072             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
28073             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
28074           return IntrinsicLowering::LowerToByteSwap(CI);
28075       }
28076     }
28077     break;
28078   }
28079   return false;
28080 }
28081
28082 /// getConstraintType - Given a constraint letter, return the type of
28083 /// constraint it is for this target.
28084 X86TargetLowering::ConstraintType
28085 X86TargetLowering::getConstraintType(StringRef Constraint) const {
28086   if (Constraint.size() == 1) {
28087     switch (Constraint[0]) {
28088     case 'R':
28089     case 'q':
28090     case 'Q':
28091     case 'f':
28092     case 't':
28093     case 'u':
28094     case 'y':
28095     case 'x':
28096     case 'Y':
28097     case 'l':
28098       return C_RegisterClass;
28099     case 'a':
28100     case 'b':
28101     case 'c':
28102     case 'd':
28103     case 'S':
28104     case 'D':
28105     case 'A':
28106       return C_Register;
28107     case 'I':
28108     case 'J':
28109     case 'K':
28110     case 'L':
28111     case 'M':
28112     case 'N':
28113     case 'G':
28114     case 'C':
28115     case 'e':
28116     case 'Z':
28117       return C_Other;
28118     default:
28119       break;
28120     }
28121   }
28122   return TargetLowering::getConstraintType(Constraint);
28123 }
28124
28125 /// Examine constraint type and operand type and determine a weight value.
28126 /// This object must already have been set up with the operand type
28127 /// and the current alternative constraint selected.
28128 TargetLowering::ConstraintWeight
28129   X86TargetLowering::getSingleConstraintMatchWeight(
28130     AsmOperandInfo &info, const char *constraint) const {
28131   ConstraintWeight weight = CW_Invalid;
28132   Value *CallOperandVal = info.CallOperandVal;
28133     // If we don't have a value, we can't do a match,
28134     // but allow it at the lowest weight.
28135   if (!CallOperandVal)
28136     return CW_Default;
28137   Type *type = CallOperandVal->getType();
28138   // Look at the constraint type.
28139   switch (*constraint) {
28140   default:
28141     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
28142   case 'R':
28143   case 'q':
28144   case 'Q':
28145   case 'a':
28146   case 'b':
28147   case 'c':
28148   case 'd':
28149   case 'S':
28150   case 'D':
28151   case 'A':
28152     if (CallOperandVal->getType()->isIntegerTy())
28153       weight = CW_SpecificReg;
28154     break;
28155   case 'f':
28156   case 't':
28157   case 'u':
28158     if (type->isFloatingPointTy())
28159       weight = CW_SpecificReg;
28160     break;
28161   case 'y':
28162     if (type->isX86_MMXTy() && Subtarget->hasMMX())
28163       weight = CW_SpecificReg;
28164     break;
28165   case 'x':
28166   case 'Y':
28167     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
28168         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
28169       weight = CW_Register;
28170     break;
28171   case 'I':
28172     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
28173       if (C->getZExtValue() <= 31)
28174         weight = CW_Constant;
28175     }
28176     break;
28177   case 'J':
28178     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28179       if (C->getZExtValue() <= 63)
28180         weight = CW_Constant;
28181     }
28182     break;
28183   case 'K':
28184     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28185       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
28186         weight = CW_Constant;
28187     }
28188     break;
28189   case 'L':
28190     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28191       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
28192         weight = CW_Constant;
28193     }
28194     break;
28195   case 'M':
28196     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28197       if (C->getZExtValue() <= 3)
28198         weight = CW_Constant;
28199     }
28200     break;
28201   case 'N':
28202     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28203       if (C->getZExtValue() <= 0xff)
28204         weight = CW_Constant;
28205     }
28206     break;
28207   case 'G':
28208   case 'C':
28209     if (isa<ConstantFP>(CallOperandVal)) {
28210       weight = CW_Constant;
28211     }
28212     break;
28213   case 'e':
28214     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28215       if ((C->getSExtValue() >= -0x80000000LL) &&
28216           (C->getSExtValue() <= 0x7fffffffLL))
28217         weight = CW_Constant;
28218     }
28219     break;
28220   case 'Z':
28221     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28222       if (C->getZExtValue() <= 0xffffffff)
28223         weight = CW_Constant;
28224     }
28225     break;
28226   }
28227   return weight;
28228 }
28229
28230 /// LowerXConstraint - try to replace an X constraint, which matches anything,
28231 /// with another that has more specific requirements based on the type of the
28232 /// corresponding operand.
28233 const char *X86TargetLowering::
28234 LowerXConstraint(EVT ConstraintVT) const {
28235   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
28236   // 'f' like normal targets.
28237   if (ConstraintVT.isFloatingPoint()) {
28238     if (Subtarget->hasSSE2())
28239       return "Y";
28240     if (Subtarget->hasSSE1())
28241       return "x";
28242   }
28243
28244   return TargetLowering::LowerXConstraint(ConstraintVT);
28245 }
28246
28247 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
28248 /// vector.  If it is invalid, don't add anything to Ops.
28249 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
28250                                                      std::string &Constraint,
28251                                                      std::vector<SDValue>&Ops,
28252                                                      SelectionDAG &DAG) const {
28253   SDValue Result;
28254
28255   // Only support length 1 constraints for now.
28256   if (Constraint.length() > 1) return;
28257
28258   char ConstraintLetter = Constraint[0];
28259   switch (ConstraintLetter) {
28260   default: break;
28261   case 'I':
28262     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28263       if (C->getZExtValue() <= 31) {
28264         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28265                                        Op.getValueType());
28266         break;
28267       }
28268     }
28269     return;
28270   case 'J':
28271     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28272       if (C->getZExtValue() <= 63) {
28273         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28274                                        Op.getValueType());
28275         break;
28276       }
28277     }
28278     return;
28279   case 'K':
28280     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28281       if (isInt<8>(C->getSExtValue())) {
28282         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28283                                        Op.getValueType());
28284         break;
28285       }
28286     }
28287     return;
28288   case 'L':
28289     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28290       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
28291           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
28292         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
28293                                        Op.getValueType());
28294         break;
28295       }
28296     }
28297     return;
28298   case 'M':
28299     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28300       if (C->getZExtValue() <= 3) {
28301         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28302                                        Op.getValueType());
28303         break;
28304       }
28305     }
28306     return;
28307   case 'N':
28308     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28309       if (C->getZExtValue() <= 255) {
28310         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28311                                        Op.getValueType());
28312         break;
28313       }
28314     }
28315     return;
28316   case 'O':
28317     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28318       if (C->getZExtValue() <= 127) {
28319         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28320                                        Op.getValueType());
28321         break;
28322       }
28323     }
28324     return;
28325   case 'e': {
28326     // 32-bit signed value
28327     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28328       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28329                                            C->getSExtValue())) {
28330         // Widen to 64 bits here to get it sign extended.
28331         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
28332         break;
28333       }
28334     // FIXME gcc accepts some relocatable values here too, but only in certain
28335     // memory models; it's complicated.
28336     }
28337     return;
28338   }
28339   case 'Z': {
28340     // 32-bit unsigned value
28341     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28342       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28343                                            C->getZExtValue())) {
28344         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28345                                        Op.getValueType());
28346         break;
28347       }
28348     }
28349     // FIXME gcc accepts some relocatable values here too, but only in certain
28350     // memory models; it's complicated.
28351     return;
28352   }
28353   case 'i': {
28354     // Literal immediates are always ok.
28355     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
28356       // Widen to 64 bits here to get it sign extended.
28357       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
28358       break;
28359     }
28360
28361     // In any sort of PIC mode addresses need to be computed at runtime by
28362     // adding in a register or some sort of table lookup.  These can't
28363     // be used as immediates.
28364     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
28365       return;
28366
28367     // If we are in non-pic codegen mode, we allow the address of a global (with
28368     // an optional displacement) to be used with 'i'.
28369     GlobalAddressSDNode *GA = nullptr;
28370     int64_t Offset = 0;
28371
28372     // Match either (GA), (GA+C), (GA+C1+C2), etc.
28373     while (1) {
28374       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
28375         Offset += GA->getOffset();
28376         break;
28377       } else if (Op.getOpcode() == ISD::ADD) {
28378         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28379           Offset += C->getZExtValue();
28380           Op = Op.getOperand(0);
28381           continue;
28382         }
28383       } else if (Op.getOpcode() == ISD::SUB) {
28384         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28385           Offset += -C->getZExtValue();
28386           Op = Op.getOperand(0);
28387           continue;
28388         }
28389       }
28390
28391       // Otherwise, this isn't something we can handle, reject it.
28392       return;
28393     }
28394
28395     const GlobalValue *GV = GA->getGlobal();
28396     // If we require an extra load to get this address, as in PIC mode, we
28397     // can't accept it.
28398     if (isGlobalStubReference(
28399             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
28400       return;
28401
28402     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
28403                                         GA->getValueType(0), Offset);
28404     break;
28405   }
28406   }
28407
28408   if (Result.getNode()) {
28409     Ops.push_back(Result);
28410     return;
28411   }
28412   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
28413 }
28414
28415 std::pair<unsigned, const TargetRegisterClass *>
28416 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
28417                                                 StringRef Constraint,
28418                                                 MVT VT) const {
28419   // First, see if this is a constraint that directly corresponds to an LLVM
28420   // register class.
28421   if (Constraint.size() == 1) {
28422     // GCC Constraint Letters
28423     switch (Constraint[0]) {
28424     default: break;
28425       // TODO: Slight differences here in allocation order and leaving
28426       // RIP in the class. Do they matter any more here than they do
28427       // in the normal allocation?
28428     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
28429       if (Subtarget->is64Bit()) {
28430         if (VT == MVT::i32 || VT == MVT::f32)
28431           return std::make_pair(0U, &X86::GR32RegClass);
28432         if (VT == MVT::i16)
28433           return std::make_pair(0U, &X86::GR16RegClass);
28434         if (VT == MVT::i8 || VT == MVT::i1)
28435           return std::make_pair(0U, &X86::GR8RegClass);
28436         if (VT == MVT::i64 || VT == MVT::f64)
28437           return std::make_pair(0U, &X86::GR64RegClass);
28438         break;
28439       }
28440       // 32-bit fallthrough
28441     case 'Q':   // Q_REGS
28442       if (VT == MVT::i32 || VT == MVT::f32)
28443         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
28444       if (VT == MVT::i16)
28445         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
28446       if (VT == MVT::i8 || VT == MVT::i1)
28447         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
28448       if (VT == MVT::i64)
28449         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
28450       break;
28451     case 'r':   // GENERAL_REGS
28452     case 'l':   // INDEX_REGS
28453       if (VT == MVT::i8 || VT == MVT::i1)
28454         return std::make_pair(0U, &X86::GR8RegClass);
28455       if (VT == MVT::i16)
28456         return std::make_pair(0U, &X86::GR16RegClass);
28457       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
28458         return std::make_pair(0U, &X86::GR32RegClass);
28459       return std::make_pair(0U, &X86::GR64RegClass);
28460     case 'R':   // LEGACY_REGS
28461       if (VT == MVT::i8 || VT == MVT::i1)
28462         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
28463       if (VT == MVT::i16)
28464         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
28465       if (VT == MVT::i32 || !Subtarget->is64Bit())
28466         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
28467       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
28468     case 'f':  // FP Stack registers.
28469       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
28470       // value to the correct fpstack register class.
28471       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
28472         return std::make_pair(0U, &X86::RFP32RegClass);
28473       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
28474         return std::make_pair(0U, &X86::RFP64RegClass);
28475       return std::make_pair(0U, &X86::RFP80RegClass);
28476     case 'y':   // MMX_REGS if MMX allowed.
28477       if (!Subtarget->hasMMX()) break;
28478       return std::make_pair(0U, &X86::VR64RegClass);
28479     case 'Y':   // SSE_REGS if SSE2 allowed
28480       if (!Subtarget->hasSSE2()) break;
28481       // FALL THROUGH.
28482     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
28483       if (!Subtarget->hasSSE1()) break;
28484
28485       switch (VT.SimpleTy) {
28486       default: break;
28487       // Scalar SSE types.
28488       case MVT::f32:
28489       case MVT::i32:
28490         return std::make_pair(0U, &X86::FR32RegClass);
28491       case MVT::f64:
28492       case MVT::i64:
28493         return std::make_pair(0U, &X86::FR64RegClass);
28494       // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28495       // Vector types.
28496       case MVT::v16i8:
28497       case MVT::v8i16:
28498       case MVT::v4i32:
28499       case MVT::v2i64:
28500       case MVT::v4f32:
28501       case MVT::v2f64:
28502         return std::make_pair(0U, &X86::VR128RegClass);
28503       // AVX types.
28504       case MVT::v32i8:
28505       case MVT::v16i16:
28506       case MVT::v8i32:
28507       case MVT::v4i64:
28508       case MVT::v8f32:
28509       case MVT::v4f64:
28510         return std::make_pair(0U, &X86::VR256RegClass);
28511       case MVT::v8f64:
28512       case MVT::v16f32:
28513       case MVT::v16i32:
28514       case MVT::v8i64:
28515         return std::make_pair(0U, &X86::VR512RegClass);
28516       }
28517       break;
28518     }
28519   }
28520
28521   // Use the default implementation in TargetLowering to convert the register
28522   // constraint into a member of a register class.
28523   std::pair<unsigned, const TargetRegisterClass*> Res;
28524   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
28525
28526   // Not found as a standard register?
28527   if (!Res.second) {
28528     // Map st(0) -> st(7) -> ST0
28529     if (Constraint.size() == 7 && Constraint[0] == '{' &&
28530         tolower(Constraint[1]) == 's' &&
28531         tolower(Constraint[2]) == 't' &&
28532         Constraint[3] == '(' &&
28533         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
28534         Constraint[5] == ')' &&
28535         Constraint[6] == '}') {
28536
28537       Res.first = X86::FP0+Constraint[4]-'0';
28538       Res.second = &X86::RFP80RegClass;
28539       return Res;
28540     }
28541
28542     // GCC allows "st(0)" to be called just plain "st".
28543     if (StringRef("{st}").equals_lower(Constraint)) {
28544       Res.first = X86::FP0;
28545       Res.second = &X86::RFP80RegClass;
28546       return Res;
28547     }
28548
28549     // flags -> EFLAGS
28550     if (StringRef("{flags}").equals_lower(Constraint)) {
28551       Res.first = X86::EFLAGS;
28552       Res.second = &X86::CCRRegClass;
28553       return Res;
28554     }
28555
28556     // 'A' means EAX + EDX.
28557     if (Constraint == "A") {
28558       Res.first = X86::EAX;
28559       Res.second = &X86::GR32_ADRegClass;
28560       return Res;
28561     }
28562     return Res;
28563   }
28564
28565   // Otherwise, check to see if this is a register class of the wrong value
28566   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
28567   // turn into {ax},{dx}.
28568   // MVT::Other is used to specify clobber names.
28569   if (Res.second->hasType(VT) || VT == MVT::Other)
28570     return Res;   // Correct type already, nothing to do.
28571
28572   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
28573   // return "eax". This should even work for things like getting 64bit integer
28574   // registers when given an f64 type.
28575   const TargetRegisterClass *Class = Res.second;
28576   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
28577       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
28578     unsigned Size = VT.getSizeInBits();
28579     if (Size == 1) Size = 8;
28580     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, Size);
28581     if (DestReg > 0) {
28582       Res.first = DestReg;
28583       Res.second = Size == 8 ? &X86::GR8RegClass
28584                  : Size == 16 ? &X86::GR16RegClass
28585                  : Size == 32 ? &X86::GR32RegClass
28586                  : &X86::GR64RegClass;
28587       assert(Res.second->contains(Res.first) && "Register in register class");
28588     } else {
28589       // No register found/type mismatch.
28590       Res.first = 0;
28591       Res.second = nullptr;
28592     }
28593   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
28594              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
28595              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
28596              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
28597              Class == &X86::VR512RegClass) {
28598     // Handle references to XMM physical registers that got mapped into the
28599     // wrong class.  This can happen with constraints like {xmm0} where the
28600     // target independent register mapper will just pick the first match it can
28601     // find, ignoring the required type.
28602
28603     // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28604     if (VT == MVT::f32 || VT == MVT::i32)
28605       Res.second = &X86::FR32RegClass;
28606     else if (VT == MVT::f64 || VT == MVT::i64)
28607       Res.second = &X86::FR64RegClass;
28608     else if (X86::VR128RegClass.hasType(VT))
28609       Res.second = &X86::VR128RegClass;
28610     else if (X86::VR256RegClass.hasType(VT))
28611       Res.second = &X86::VR256RegClass;
28612     else if (X86::VR512RegClass.hasType(VT))
28613       Res.second = &X86::VR512RegClass;
28614     else {
28615       // Type mismatch and not a clobber: Return an error;
28616       Res.first = 0;
28617       Res.second = nullptr;
28618     }
28619   }
28620
28621   return Res;
28622 }
28623
28624 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
28625                                             const AddrMode &AM, Type *Ty,
28626                                             unsigned AS) const {
28627   // Scaling factors are not free at all.
28628   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
28629   // will take 2 allocations in the out of order engine instead of 1
28630   // for plain addressing mode, i.e. inst (reg1).
28631   // E.g.,
28632   // vaddps (%rsi,%drx), %ymm0, %ymm1
28633   // Requires two allocations (one for the load, one for the computation)
28634   // whereas:
28635   // vaddps (%rsi), %ymm0, %ymm1
28636   // Requires just 1 allocation, i.e., freeing allocations for other operations
28637   // and having less micro operations to execute.
28638   //
28639   // For some X86 architectures, this is even worse because for instance for
28640   // stores, the complex addressing mode forces the instruction to use the
28641   // "load" ports instead of the dedicated "store" port.
28642   // E.g., on Haswell:
28643   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
28644   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
28645   if (isLegalAddressingMode(DL, AM, Ty, AS))
28646     // Scale represents reg2 * scale, thus account for 1
28647     // as soon as we use a second register.
28648     return AM.Scale != 0;
28649   return -1;
28650 }
28651
28652 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
28653   // Integer division on x86 is expensive. However, when aggressively optimizing
28654   // for code size, we prefer to use a div instruction, as it is usually smaller
28655   // than the alternative sequence.
28656   // The exception to this is vector division. Since x86 doesn't have vector
28657   // integer division, leaving the division as-is is a loss even in terms of
28658   // size, because it will have to be scalarized, while the alternative code
28659   // sequence can be performed in vector form.
28660   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
28661                                    Attribute::MinSize);
28662   return OptSize && !VT.isVector();
28663 }